(57)【要約】【課題】チャージポンプの出力部分に残った電荷を逃がすことのできる高耐圧のディスチャージ回路を提供する。【解決手段】  ＮＰＮトランジスタ３６のコレクタをチャージポンプ３１の最終段、すなわちローパスフィルタ３３に接続し、エミッタを接地する。ＮＰＮトランジスタ３６のベースには、電源リセット回路３４につながったトランジスタ駆動回路３５が接続される。電源オフ時（電源電圧の立ち下がり時）に電源リセット回路３４からトランジスタ駆動回路３５にクリア信号が出力されると、トランジスタ駆動回路３５によってＮＰＮトランジスタ３６のベース・エミッタ間に電流が流されてＮＰＮトランジスタ３６がオンとなり、チャージポンプ３１に残っていた電荷がグランドへ逃げる。【選択図】図５
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【特許請求の範囲】
【請求項１】
コレクタが昇圧回路の出力部分に接続され、エミッタが接地されたＮＰＮトランジスタと、
前記ＮＰＮトランジスタのベースに接続されていて、電源電圧の立ち下がり時に前記ＮＰＮトランジスタのベースに電流を流して前記ＮＰＮトランジスタをオンにするトランジスタ駆動回路と、
を備えたディスチャージ回路。
【請求項２】
前記トランジスタ駆動回路は、電源リセット回路から出力されるクリア信号によって前記ＮＰＮトランジスタをオンにすることを特徴とする、請求項１に記載のディスチャージ回路。
【請求項３】
前記ＮＰＮトランジスタは、
Ｐ型半導体基板内に埋め込まれた第１のＮ層をコレクタとし、
前記第１のＮ層に埋め込まれたＰ層をベースとし、
前記Ｐ層に埋め込まれた第２のＮ層をエミッタとする、
ことを特徴とする、請求項１に記載のディスチャージ回路。
【請求項４】
前記ＮＰＮトランジスタのコネクタが、昇圧回路の出力端子に最も近いコンデンサに接続されていることを特徴とする、請求項１に記載のディスチャージ回路。
【請求項５】
主電源電圧を昇圧して静電容量型トランスデューサに印加するための昇圧回路と、
前記静電容量型トランスデューサの出力信号を増幅するためのアンプと、
コレクタが前記昇圧回路の出力部分に接続され、エミッタが接地されたＮＰＮトランジスタ、および前記ＮＰＮトランジスタのベースに接続されていて、電源電圧の立ち下がり時に前記ＮＰＮトランジスタのベースに電流を流して前記ＮＰＮトランジスタをオンにするトランジスタ駆動回路を備えたディスチャージ回路と、
を有する静電容量型トランスデューサのための出力装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディスチャージ回路に関し、具体的には、電源をオフにした直後に昇圧回路内に残っている電荷を除去するためのディスチャージ回路に関する。
【背景技術】
【０００２】
従来より、携帯電話機などの携帯機器では、内蔵バッテリーの電圧を昇圧させてＩＣなどに供給している。たとえば、携帯電話機に内蔵されているマイクロフォンでは、内蔵バッテリーの電圧をチャージポンプで昇圧させ、チャージポンプの出力をバイアス電圧として音響トランスデューサに印加し、またその他のプリアンプ回路などにも出力電圧を供給している。チャージポンプとしては、特許文献１に開示されたものがある。
【０００３】
図１は、従来のチャージポンプ１１を示すブロック図である。このチャージポンプ１１は、４相クロック駆動チャージポンプであって、ｎ段のポンプユニット１２（１）、１２（２）、…、１２（ｎ）と最終段のローパスフィルタ１３とからなる。各ポンプユニット１２（１）、１２（２）、…、１２（ｎ）は、図２に示すように構成されている。ｋ段目（ただし、ｋ＝１、２、…、ｎ）のポンプユニット１２（ｋ）は、主として２つのＰＭＯＳ１８及び１９と、２本の駆動信号線２２、２３によって構成されている。ＰＭＯＳ１８のゲートＧは、ｋ段目のポンプユニット１２（ｋ）の入力端子unit_in(k)に接続され、ＰＭＯＳ１８のドレインＤは駆動信号線２２に接続され、ＰＭＯＳ１８のソースＳはｋ段目のポンプユニット１２（ｋ）の出力端子unit_out(k)に接続されている。ＰＭＯＳ１９のゲートには、駆動信号線２２が接続され、ＰＭＯＳ１９のドレインＤはunit_in(k)に接続され、ＰＭＯＳ１９のソースＳはunit_out(k)に接続されている。駆動信号線２３は、unit_out(k)に接続されている。奇数段のポンプユニット１２（ｋ）〔ｋが奇数〕では、駆動信号線２２には、コンデンサ２０を介して図３に示すクロック信号φ２が入力され、駆動信号線２３には、コンデンサ２１を介して図３に示すクロック信号φ１が入力される。また、偶数段のポンプユニット１２（ｋ）〔ｋが偶数〕では、駆動信号線２２には、コンデンサ２０を介して図３に示すクロック信号φ４が入力され、駆動信号線２３には、コンデンサ２１を介して図３に示すクロック信号φ３が入力される。ｋ段目のポンプユニット１２（ｋ）のunit_in(k)には、ｋ−１段目のポンプユニット１２（ｋ−１）のunit_out(k-1)が接続され、ｋ段目のポンプユニット１２（ｋ）のunit_out(k)は、k+1段目のポンプユニット１２（ｋ＋１）のunit_in(k+1)に接続される。初段のポンプユニット１２（１）のunit_in(1)にはクロック信号φ３が入力され、ｎ段目のポンプユニット１２（ｎ）のunit_out(n)はローパスフィルタ１３に接続される。
【０００４】
このポンプユニット１２（ｋ）の動作を簡単に説明すると、以下のとおりである。奇数段のポンプユニット１２（ｋ）においては、図３に示すようにクロック信号φ１のハイ（Ｈ）とクロック信号φ２のロー（Ｌ）は交互に発生している。クロック信号φ２がローになったとき（このとき、クロック信号φ１もローである。）には、ＰＭＯＳ１９のゲートがローになるので、ＰＭＯＳ１９がオンになり、unit_in(k)の電圧Ｖk-1がunit_out(k)へ出力される。クロック信号φ２がハイになるとＰＭＯＳ１９がオフになる。ついで、クロック信号φ２がハイに保たれたままでクロック信号φ１もハイになると、ＰＭＯＳ１８がオンになり、ＰＭＯＳ１８を通じてunit_out(k)の電圧Ｖk-1がφ１の波高値電圧分Ｖoだけ昇圧され、unit_out(k)の出力電圧がＶk＝Ｖk-1＋Ｖoとなる。
【０００５】
上記のようにして奇数段のポンプユニット１２（ｋ）でクロック信号φ１、φ２がハイに保たれているときに次段（偶数段）のポンプユニット１２（ｋ＋１）でクロック信号φ４がローになると、ポンプユニット１２（ｋ＋１）のＰＭＯＳ１９がオンになり、unit_in(k)の電圧Ｖk＝Ｖk-1＋Ｖoがunit_out(k)へ出力される。ついで、次段のポンプユニットでクロック信号φ４がハイになり、さらにクロック信号φ３もハイになると、ポンプユニット１２（ｋ＋１）のＰＭＯＳ１８がオンになり、unit_out(k+1)の電圧Ｖkがφ３の波高値電圧分Ｖoだけ昇圧され、次段（偶数段）におけるunit_out(k+1)の出力電圧がＶk+1＝Ｖk＋Ｖo＝Ｖk-1＋２Ｖoとなる。
【０００６】
このようにしてチャージポンプ１１においては、ポンプユニット１２（ｋ）の段数分だけ昇圧されて出力端子OUTから昇圧された高電圧が出力される。
【０００７】
チャージポンプでは、電源をオンにしたときには、上記のような動作により電源電圧を昇圧させて電源電圧以上の高電圧を出力する。また、電源をオフにしたときには、チャージポンプ回路の出力は０ボルトまで低下する。しかし、従来においては、電源をオフにしてチャージポンプの出力を停止させてもチャージポンプの出力部分、特に最終段のローパスフィルタには電荷が残っているため、図４に示すように、チャージポンプの出力電圧が０ボルトまで下がるのに長い時間を要していた。
【０００８】
一方、チャージポンプに使用するものと同じ低耐圧のＭＯＳトランジスタを使用したディスチャージ回路では、チャージポンプの出力電圧が高圧（たとえば、１５ボルト）であるため、電源オフの直後にチャージポンプに残った電荷を強制的に放出させようとすると、低耐圧であるためにディスチャージ用のＭＯＳトランジスタが破損してしまう。そのため、従来の一般的なディスチャージ回路は、チャージポンプの残留電荷を逃がす用途には使用することができなかった。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００６−４２０１５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明の目的とするところは、チャージポンプの出力部分に残った電荷を逃がすことのできる高耐圧のディスチャージ回路を提供することにある。
【課題を解決するための手段】
【００１１】
本発明に係るディスチャージ回路は、コレクタが昇圧回路の出力部分に接続され、エミッタが接地されたＮＰＮトランジスタと、前記ＮＰＮトランジスタのベースに接続されていて、電源電圧の立ち下がり時に前記ＮＰＮトランジスタのベースに電流を流して前記ＮＰＮトランジスタをオンにするトランジスタ駆動回路とを備えたことを特徴としている。  
【００１２】
本発明のディスチャージ回路によれば、電源電圧の立ち下がり時にＮＰＮトランジスタをオンにして昇圧回路に残っている電荷をグランドに逃がすことができる。しかも、ＮＰＮトランジスタは耐電圧性が高いので、昇圧回路の出力部分の高電圧が加わっても破損しにくい。
【００１３】
特に、プレーナ形のＮＰＮトランジスタは、Ｐ型半導体基板内に埋め込まれた第１のＮ層をコレクタとし、前記第１のＮ層に埋め込まれたＰ層をベースとし、前記Ｐ層に埋め込まれた第２のＮ層をエミッタとして構成されており、第１のＮ層とＰ層の間の耐圧性が高いので、コレクタ（第１のＮ層）に昇圧回路の高電圧が加わっても破損しにくい。
【００１４】
また、電源電圧の立ち下がりを検知する機能はトランジスタ回路が備えていてもよいが、電源リセット回路から出力されるクリア信号によって、前記トランジスタ駆動回路が前記ＮＰＮトランジスタをオンにするようにすれば、トランジスタ駆動回路の構成を簡略にすることができる。
【００１５】
また、電荷は昇圧回路のコンデンサに溜まっているので、前記ＮＰＮトランジスタのコネクタは、昇圧回路の出力端子に最も近いコンデンサに接続することが望ましい。
【００１６】
本発明に係る静電容量型トランスデューサのための出力装置は、主電源電圧を昇圧して静電容量型トランスデューサに印加するための昇圧回路と、前記静電容量型トランスデューサの出力信号を増幅するためのアンプと、コレクタが前記昇圧回路の出力部分に接続され、エミッタが接地されたＮＰＮトランジスタ、および前記ＮＰＮトランジスタのベースに接続されていて、電源電圧の立ち下がり時に前記ＮＰＮトランジスタのベースに電流を流して前記ＮＰＮトランジスタをオンにするトランジスタ駆動回路を備えたディスチャージ回路とを有することを特徴としている。
【００１７】
本発明の静電容量型トランスデューサのための出力装置にあっては、ディスチャージ回路の働きにより、電源電圧の立ち下がり時にＮＰＮトランジスタをオンにして昇圧回路に残っている電荷をグランドに逃がすことができる。しかも、ＮＰＮトランジスタは耐電圧性が高いので、昇圧回路の出力部分の高電圧が加わっても破損しにくい。
【００１８】
なお、本発明における前記課題を解決するための手段は、以上説明した構成要素を適宜組み合せた特徴を有するものであり、本発明はかかる構成要素の組合せによる多くのバリエーションを可能とするものである。
【図面の簡単な説明】
【００１９】
【図１】図１は、従来のチャージポンプの構成を示す概略ブロック図である。
【図２】図２は、チャージポンプを構成するポンプユニットの一例を示す回路図である。
【図３】図３は、図２のポンプユニットを制御する４相のクロック信号を示す図である。
【図４】図４は、電源をオフにしたときのチャージポンプの出力電圧の時間変化を示す図である。
【図５】図５は、チャージポンプと本発明の実施形態１によるディスチャージ回路の構成を示すブロック図である。
【図６】図６は、図５のチャージポンプ内のローパスフィルタとディスチャージ回路を具体的に示す回路図である。
【図７】図７は、ＮＰＮトランジスタの構造を示す概略断面図である。
【図８】図８は、図５のディスチャージ回路を使用したマイクロフォンを示す回路図である。
【発明を実施するための形態】
【００２０】
以下、添付図面を参照しながら本発明の好適な実施形態を説明する。但し、本発明は以下の実施形態に限定されるものでなく、本発明の要旨を逸脱しない範囲において種々設計変更することができる。
【００２１】
（ディスチャージ回路）
以下、図５〜図７を参照して本発明の一実施形態を説明する。図５は、チャージポンプ３１（昇圧回路）、電源リセット回路３４及び本発明の一実施形態によるディスチャージ回路４０の構成を表したブロック図である。チャージポンプ３１は、ｎ段のポンプユニット３２（１）、３２（２）、…、３２（ｎ）と最終段のローパスフィルタ３３とからなる。チャージポンプ３１では、各段のポンプユニット３２（ｋ）〔ただし、ｋ＝１、２、…、ｎ〕で順次昇圧され、昇圧された電圧がローパスフィルタ３３で平滑化されて出力される。ここに示すチャージポンプ３１又はポンプユニット３２（ｋ）は、従来例において説明したような４相クロック駆動チャージポンプでもよく、２相クロック駆動チャージポンプでもよく、その他の方式のチャージポンプであってもよい。
【００２２】
チャージポンプ３１の出力部分、すなわち図５のチャージポンプ３１では最終段のローパスフィルタ３３は、電荷を逃がすためのＮＰＮトランジスタ３６を介してグランドに接続されている。ＮＰＮトランジスタ３６は、コレクタをローパスフィルタ３３に接続され、エミッタをグランドに接続されている。
【００２３】
ディスチャージ回路４０はトランジスタ駆動回路３５とＮＰＮトランジスタ３６からなる。トランジスタ駆動回路３５の入力端子には、電源のオフ時にクリア信号を出力する電源リセット回路３４の出力が接続されており、トランジスタ駆動回路３５の出力端子はＮＰＮトランジスタ３６のベースに接続されている。
【００２４】
図６は、ローパスフィルタ３３とディスチャージ回路４０の具体回路を示す図である。ローパスフィルタ３３は、ダイオード３７ａ、３７ｂ、３９ａ、３９ｂ及びコンデンサ３８からなる。ダイオード３７ａとダイオード３７ｂは逆並列に接続されており、逆並列に接続されたダイオード３７ａ、３７ｂの一端はポンプユニット３２（ｎ）の出力に接続されている。逆並列に接続されたダイオード３７ａ、３７ｂの他端は、同じく逆並列に接続されたダイオード３９ａ、３９ｂの一端に接続されている。また、逆並列に接続されたダイオード３９ａ、３９ｂの他端がチャージポンプ３１の出力端子OUTとなっている。コンデンサ３８は、逆並列に接続されたダイオード３７ａ、３７ｂの他端と逆並列に接続されたダイオード３９ａ、３９ｂの一端との接続点（ノード）に一端を接続され、他端をグランドに接続されている。
【００２５】
ＮＰＮトランジスタ３６のコレクタは、ローパスフィルタ３３のうちで電源オフ時に電荷の溜まる箇所に接続される。すなわち、図６に示すローパスフィルタ３３では、コンデンサ３８の高電位側に接続される。
【００２６】
電源リセット回路３４は、マイクロフォンなどの機器の電源がオンやオフになったときに、ＣＰＵやロジック回路のリセット端子にクリア信号を出力してリセットするものであり、マイコン機器やロジック回路などには必ず備えられている。たとえば、電源オン時には、電源電圧が正常に立ち上がって周辺回路が安定するまでクリア信号を出力してＣＰＵやマイコンをリセット状態に維持し、あるいは電源オフ時にクリア信号を出力して瞬時にＣＰＵやロジック回路を初期状態に戻す。
【００２７】
トランジスタ駆動回路３５は、電源オフ時に電源リセット回路３４からクリア信号を受け取ると、ＮＰＮトランジスタ３６のベースからエミッタに電流を流してＮＰＮトランジスタ３６をオンにし、ローパスフィルタ３３に残っている電荷をグランドへ逃す。ここでトランジスタ駆動回路３５を用いているのは、電源リセット回路３４の出力電流が小さいため、電源リセット回路３４を直接ＮＰＮトランジスタ３６のベースに接続してもＮＰＮトランジスタ３６をドライブできないためである。
【００２８】
トランジスタ駆動回路３５は、図６に示すように、２つの定電流源４１、４５、１つのＰＭＯＳ４４および１つのＮＭＯＳ４３で構成されている。定電流源４１とＮＭＯＳ４３は直列に接続されており、定電流源４１の電流流出側とＮＭＯＳ４３のドレインが接続されている。定電流源４１の電流流入側は電源電圧Ｖddのラインに接続されており、ＮＭＯＳ４３のソースはグランドに接続されている。ＮＭＯＳ４３のゲートは、入力端子DCC_inに接続されている。また、ＰＭＯＳ４４と定電流源４５も直列に接続されており、ＰＭＯＳ４４のドレインと定電流源４５の電流流入側が接続されている。ＰＭＯＳ４４のソースは電源電圧Ｖddのラインに接続されており、定電流源４５の電流流出側はグランドに接続されている。さらに、ＰＭＯＳ４４のゲートは、定電流源４１の電流流出側とＮＭＯＳ４３のドレインとの接続点に接続されている。ＰＭＯＳ４４のドレインと定電流源４５の電流流入側との接続点は、出力端子DCC_outに接続されている。
【００２９】
しかして、電源が定常的に電源電圧を出力しているときには、電源リセット回路３４からトランジスタ駆動回路３５にロー（Ｌレベル）の信号が出力されているので、ＮＭＯＳ４３はオフとなっている。したがって、ＰＭＯＳ４４のゲートがハイ（Ｈレベル）となり、ＰＭＯＳ４４はオフとなる。その結果、ＮＰＮトランジスタ３６のベース−エミッタ間には定電流源４５が逆方向に接続された状態となってＮＰＮトランジスタ３６はオフに保たれている。よって、電流は、ローパスフィルタ３３からＮＰＮトランジスタ３６へ流れない。
【００３０】
これに対し、電源オフ時に、電源リセット回路３４からトランジスタ駆動回路３５へハイのクリア信号ＣＬが出力されると、ＮＭＯＳ４３がオンになり、ＮＭＯＳ４３のドレイン電圧がローになる。ＮＭＯＳ４３のドレイン電圧がローになると、ＰＭＯＳ４４のゲート電圧がローになるので、ＰＭＯＳ４４がオンになる。ＰＭＯＳ４４がオンになるとＮＰＮトランジスタ３６のゲートがハイになるので、電圧Ｖddの電源から供給された電流の一部がＮＰＮトランジスタ３６のベースからエミッタに流れてＮＰＮトランジスタ３６がオンになる。こうしてＮＰＮトランジスタ３６がオンになると、ローパスフィルタ３３内に残っていた電荷は、ＮＰＮトランジスタ３６を通してグランドへ逃がされる。
【００３１】
上記のような構成のディスチャージ回路４０では、電源電圧ＶddのラインとＮＰＮトランジスタ３６のベースとの間にはＰＭＯＳ４４が存在しているだけであって、抵抗が用いられていないので、ＮＰＮトランジスタ３６のベースに大きな電流を流すことができ、ＮＰＮトランジスタ３６のドライブが可能になる。
【００３２】
図７は、集積回路内に作製されたプレーナ形のＮＰＮトランジスタ３６の構造を示す。Ｐ型Ｓｉ基板５１の表層部にＮ層５２が形成され、その内側にＰ層５３が形成され、さらにＰ層５３の内側にＮ層５４が形成されている。ＮＰＮトランジスタ３６は、Ｎ層５２をコレクタＣとし、Ｎ層５４をエミッタＥとし、Ｐ層５３をベースＢとして構成されている。
【００３３】
図７のようなトランジスタ構造では、Ｐ型Ｓｉ基板５１とＮ層５２の間における耐圧は高く、Ｎ層５２とＰ層５３の間の耐圧も高いが、Ｐ層５３とＮ層５４の間の耐圧は低い。このＮＰＮトランジスタ３６を図６のような回路に用いた場合には、エミッタＥ（Ｎ層５４）はグランド電位となり、ベースＢ（Ｐ層５３）にはトランジスタ駆動回路３５からの出力電圧が加わるので、その電圧は数ボルト（ベースＢがハイのとき）又は０ボルト（ベースＢがローのとき）である。よって、Ｐ層５３とＮ層５４の間の低耐圧は問題とならない。一方、コレクタＣ（Ｎ層５２）はチャージポンプ３１の出力部分に接続されるので、ここには高電圧（たとえば、１５ボルト）が加わるが、Ｎ層５２とＰ層５３の界面は高耐圧であるため、Ｎ層５２に高電圧が加わっても問題ない。
【００３４】
ところで、従来より、回路内の電荷を逃がすためにダイオードが用いられることがあった。すなわち、図７のＰ層５３をアノードとし、Ｎ層５４をカソードとして、Ｐ層５３とＮ層５４の間をダイオードとして用いることがあった。このようなダイオードは、一般的な用途には用いることができるが、耐圧が低いために高電圧の部分には使用することができない。すなわち、耐圧の低いＰ層５３とＮ層５４の間をダイオードとするので、チャージポンプの出力部分などに用いる場合には、Ｐ層５３が高電圧（たとえば、１５ボルト）となり、Ｎ層５４がグランド電位となり、高電圧によって破損するおそれがある。これに対し、図７のような構造のＮＰＮトランジスタ３６を用いれば高電圧による破損のおそれがなく、チャージポンプの出力部分に残った電荷を逃がす用途にも使用することができる。
【００３５】
図６のようなディスチャージ回路４０の構成によれば、ＮＰＮトランジスタ３６が高耐圧であってチャージポンプ３１の高電圧にも耐えることができるので、トランジスタ駆動回路３５内の素子には素子サイズの大きな高耐圧素子を使用する必要がなくなる。そのため、ディスチャージ回路４０（あるいは、チャージポンプ用のＡＳＩＣなどの集積回路）を小型化し、かつ、低コスト化することができる。また、トランジスタ駆動回路３５を定耐圧かつ特殊形状でない、スタンダードなＣＭＯＳプロセスで構成することにより、マスク枚数や製造工程の削減をすることができ、製造コストも安価にできる。
【００３６】
（音響トランスデューサ）
つぎに、図８を参照して、上記ディスチャージ回路４０を使用したマイクロフォン６１を説明する。図８に示すは、音響信号を検知して電気信号に変換する音響トランスデューサ６４と、音響トランスデューサ６４から出力された微弱な信号を増幅して外部へ出力する信号出力装置６２とからなる。
【００３７】
静電容量型トランスデューサ、すなわち音響トランスデューサ６４は、音圧により変形するダイアフラム（可動電極）と固定電極とが対向していて、両者によって可変コンデンサが構成されている。図８では可変コンデンサのシンボルで表している。この音響トランスデューサ６４に音響振動が入射すると、音圧によってダイアフラムと固定電極の間の静電容量が変化し、音響振動が静電容量の変化に変換される。音響トランスデューサ６４のダイアフラム（可動電極）は信号出力装置６２のバイアス端子６５に接続され、固定電極は信号出力装置６２のグランド端子６６に接続されている。
【００３８】
信号出力装置６２は、チャージポンプ３１、プリアンプ回路６３、電源リセット回路３４及びディスチャージ回路４０（トランジスタ駆動回路３５、ＮＰＮトランジスタ３６）よりなる。チャージポンプ３１（昇圧回路）は、その出力端子outをバイアス端子６５に接続されている。チャージポンプ３１は、主電源の電圧Ｖddを数倍から数十倍の電圧に昇圧させ、昇圧させた出力電圧（バイアス電圧）Ｖｂをバイアス端子６５に付与している。音響トランスデューサ６４により検知された音響振動（すなわち、キャパシタンスの変化）を電気信号として出力できるようにするため、チャージポンプ３１は、音響トランスデューサ６４の一方の電極（通常は、ダイアフラム）に高圧のバイアス電圧Ｖｂを印加する。
【００３９】
なお、チャージポンプ３１の残留電荷を逃がすためのディスチャージ回路４０と電源リセット回路３４については既に説明しているので、これらの構成については説明を省略する。
【００４０】
プリアンプ回路６３は、バイアス端子６５を介して出力される音響トランスデューサ６４の出力信号を増幅して信号出力装置６２の出力Ｓoutから外部へ出力するための回路である。
【符号の説明】
【００４１】
３１      チャージポンプ
３２（１）、３２（２）、…、３２（ｎ）      ポンプユニット
３３      ローパスフィルタ
３４      電源リセット回路
３５      トランジスタ駆動回路
３６      ＮＰＮトランジスタ
４０      ディスチャージ回路
４１、４５      定電流源
４３      ＮＭＯＳ
４４      ＰＭＯＳ
６１      マイクロフォン
６２      信号出力装置
６３      プリアンプ回路
６４      音響トランスデューサ
【図１】
2015097443.tif 000003
【図２】
2015097443.tif 000004
【図３】
2015097443.tif 000005
【図４】
2015097443.tif 000006
【図５】
2015097443.tif 000007
【図６】
2015097443.tif 000008
【図７】
2015097443.tif 000009
【図８】
2015097443.tif 000010