(57)【要約】【課題】ＦＥＴのドレインに接続した第１の電圧源の出力側にコンデンサを接続した場合に、ゲートに接続した第２の電圧源が先に遮断されてもＦＥＴの破損を防止する。【解決手段】コンデンサ４は、ＦＥＴ１２のドレインに接続した正極性電圧源１の出力側に接続される。スイッチ１５は、負極性電圧源２の出力電圧が印加されないと正極性電圧源１の出力を遮断する。抵抗７は、ＦＥＴ１２のゲートに接続される負極性電圧源２によって駆動されるゲートバイアス回路１１と、負極性電圧源２との間に接続され、コンデンサ８は、ゲートバイアス回路１１および抵抗７と並列に接続される。抵抗７およびコンデンサ８は、負極性電圧源２が遮断された場合に、コンデンサ８ならびに抵抗７およびＦＥＴ１２のゲート抵抗で決まるゲート電圧において、コンデンサ４から流れるドレイン電流で生じる温度上昇が、ＦＥＴ１２のジャンクション温度の最大定格を越えない値である。【選択図】図１
2015053785.tif 000002
【特許請求の範囲】
【請求項１】
ＦＥＴのドレインに接続され正極性の第１の電圧源によって駆動される第１の負荷と、
前記第１の負荷に並列に接続された第１の容量素子と、
前記ＦＥＴのゲートに接続され負極性の第２の電圧源によって駆動される第２の負荷と、
前記第２の電圧源の出力電圧が印加されないと前記第１の電圧源の出力を遮断する第１のスイッチと、
前記第２の電圧源と前記第２の負荷との間に接続された第１の抵抗と、
前記第２の負荷および前記第１の抵抗と並列に接続された第２の容量素子と、
を備え、
前記第１の抵抗および前記第２の容量素子は、前記第２の電圧源が遮断された場合に、前記第２の容量素子ならびに前記第１の抵抗および前記ＦＥＴのゲート抵抗で決まるゲート電圧において、前記第１の容量素子から流れるドレイン電流で生じる温度上昇が、前記ＦＥＴのジャンクション温度の最大定格を越えない値である、電源シーケンス回路。
【請求項２】
前記第２の負荷と前記第１の抵抗の接続点と、基準電位との間に第２のスイッチを介して接続された第２の抵抗を備え、
前記第２のスイッチは、前記第２の電圧源の出力電圧が印加されなくなると開放され、
前記第２の電圧源から供給される電圧は前記ＦＥＴのピンチオフ電圧以下であり、前記第１の抵抗と前記第２の抵抗で分圧された電圧は前記ＦＥＴのピンチオフ電圧より高い、請求項１に記載の電源シーケンス回路。
【請求項３】
前記第２の容量素子と前記第１の抵抗の間に接続される第３の負荷を備え、
前記第２の電圧源が遮断された場合に、前記ゲート電圧に前記第２の容量素子から前記第３の負荷に流れる電流の影響を加えても、前記第１の容量素子から流れるドレイン電流が、前記ＦＥＴのジャンクション温度の最大定格を越えない、請求項１または２に記載の電源シーケンス回路。
【請求項４】
前記第２の電圧源を入力として該第２の電圧源と前記第１の抵抗との間に接続された安定化回路を備え、
前記安定化回路の出力側から入力側を見たインピーダンスが、前記第２の負荷と前記第１の抵抗の合成インピーダンスに比べて無視できるほど小さい、請求項１ないし３のいずれか１項に記載の電源シーケンス回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１つの電界効果トランジスタ（以下、ＦＥＴと称する。）を駆動する、２種類の電源の投入または遮断を行う電源シーケンス回路に関する。
【背景技術】
【０００２】
一般に電界効果トランジスタ（ＦＥＴ）を駆動する場合、ドレインに接続した第１の電圧源とゲートに接続した第２の電圧源より電圧を供給するとき、電源投入時は、第２の電圧源をオン状態にすることでゲート電圧を供給し、ドレイン電流が流れないピンチオフ状態とした後、第１の電圧源をオン状態にしてドレイン電圧を供給する。また、電源遮断時は、電源投入時と逆順に電源をオフ状態にする。このような順序で２種類の電圧源の投入と遮断を行うことによって、ドレイン電流とドレイン−ソース間抵抗で消費されるＦＥＴの消費電力で、ジャンクション温度が最大定格を超えて破損するのを防いでいる（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開昭６２−２２７２１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
レーダー用の送信機電源などで、大電力かつ安定した電源を確保するため、ＦＥＴを駆動する第１の電圧源に電源安定化回路を採用し、その出力側に大容量のコンデンサバンクを接続する場合がある。そのような電源供給回路では、電源遮断の順序を誤ったり、停電などで電源が遮断された際に、第２の電圧源が遮断されると、第１の電圧源が第２の電圧源と同時に遮断されても、第１の電圧源に接続されているコンデンサバンクに充電された電荷が電圧源となってＦＥＴのドレインに瞬時に大電流が流れる。その結果、瞬時消費電力による発熱でジャンクション温度が最大定格を超え、ＦＥＴを破損させることがある。
【０００５】
本発明は、ＦＥＴのドレインに接続した第１の電圧源とゲートに接続した第２の電圧源により電圧を供給する回路で、第１の電圧源の出力側にコンデンサを接続した場合に、第２の電圧源が先に遮断されてもＦＥＴの破損を防止することを目的とする。
【課題を解決するための手段】
【０００６】
上述の目的を達成するため、本発明に係る電源シーケンス回路は、ＦＥＴのドレインに接続され正極性の第１の電圧源によって駆動される第１の負荷と、第１の負荷に並列に接続された第１の容量素子と、ＦＥＴのゲートに接続され負極性の第２の電圧源によって駆動される第２の負荷と、第２の電圧源の出力電圧が印加されないと第１の電圧源の出力を遮断する第１のスイッチと、第２の電圧源と第２の負荷との間に接続された第１の抵抗と、第２の負荷および第１の抵抗と並列に接続された第２の容量素子と、を備える。第１の抵抗および第２の容量素子は、第２の電圧源が遮断された場合に、第２の容量素子ならびに第１の抵抗およびＦＥＴのゲート抵抗で決まるゲート電圧において、第１の容量素子から流れるドレイン電流で生じる温度上昇が、ＦＥＴのジャンクション温度の最大定格を越えない値である。
【発明の効果】
【０００７】
本発明によれば、ＦＥＴのドレインに接続した第１の電圧源とゲートに接続した第２の電圧源により電圧を供給する回路で、第１の電圧源の出力側にコンデンサを接続した場合に、第２の電圧源が先に遮断されてもＦＥＴの破損を防止することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施の形態１に係る電源シーケンス回路の構成を示すブロック図である。
【図２】実施の形態１に係る電源遮断時のＦＥＴのゲート電圧、ドレイン電圧、ドレイン電流波形およびＦＥＴの瞬時消費電力の例を示す図である。
【図３】本発明の実施の形態２に係る電源シーケンス回路の構成を示すブロック図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当する部分には同じ符号を付す。
【００１０】
実施の形態１．
図１は、実施の形態１に係る電源シーケンス回路の構成を示すブロック図である。図１に示す電源シーケンス回路おいて、ＦＥＴ（電界効果トランジスタ：Field Effect Transistor）１２とそれに接続される負荷は、基準電位に対して正極性の電圧を供給する正極性電圧源（第１の電圧源）１、および、負極性の電圧を供給する負極性電圧源（第２の電圧源）２で駆動される。
【００１１】
ＦＥＴ１２のドレインに接続される回路は、安定化回路３、スイッチ１５（第１のスイッチ）およびドレインバイアス回路５（第１の負荷）である。そして、ドレインバイアス回路５に並列に、コンデンサ４（第１の容量素子）が接続されている。ドレインバイアス回路５は、電波周波数（ＲＦ）を遮断するよう構成されている。
【００１２】
スイッチ１５は、負極性電圧源２からの電圧が印加されると、回路を閉じる。電圧が印加されなくなると回路を開く。すなわち、第２の電圧源（負極性電圧源２）の出力電圧が印加されないと第１の電圧源（正極性電圧源１）の出力を遮断する。スイッチ１５は、正極性電圧源１と安定化回路３の間に接続されてもよい。
【００１３】
ＦＥＴ１２のゲートに接続される回路は、負極性電圧源２、安定化回路６、抵抗７（第１の抵抗）およびゲートバイアス回路１１（第２の負荷）である。抵抗７およびゲートバイアス回路１１に並列に、コンデンサ８（第２の容量素子）が接続されている。そして、ゲートバイアス回路１１と抵抗７の接続点と、基準電位との間にスイッチ９（第２のスイッチ）を介して抵抗１０（第２の抵抗）が接続されている。
【００１４】
ゲートバイアス回路１１は、電波周波数（ＲＦ）を遮断するよう構成されている。安定化回路６は、入力側（負極性電圧源２）から出力側（抵抗７）を見たインピーダンスは低く、出力側から入力側を見たインピーダンスは高い。安定化回路６の出力側から入力側を見たインピーダンスは、例えば、ゲートバイアス回路１１と抵抗７の合成インピーダンスに比べて無視できるほど小さい。
【００１５】
スイッチ９は、ＡＮＤ回路１６の出力が真の場合に、回路を閉じ、偽の場合に回路を開く。ＡＮＤ回路１６は、安定化回路６とオン・オフ入力１７を入力として、それらの両方が共に真の場合に出力が真になる。ここでは、安定化回路６の出力（負電圧）があるときを真とする。安定化回路６の出力電圧が印加されない場合に、スイッチ９は開放される。また、オン・オフ入力１７からのオン・オフ制御は、安定化回路６からの電圧出力がある場合に可能となる。
【００１６】
スイッチ９がオンのときは、抵抗７と抵抗１０により分圧された電圧が、ＦＥＴ１２のゲートに印加される。スイッチ９がオフのときは、安定化回路６の出力電圧がＦＥＴ１２のゲートに印加される。スイッチ９がオフしているときは、ＦＥＴ１２がピンチオフ状態となるよう負極性電圧源２の値を設定する。また、抵抗７と抵抗１０で分圧された電圧を、ＦＥＴ１２が動作するゲート電圧となるよう設定する。すなわち、負極性電圧源２から供給される電圧はＦＥＴ１２のピンチオフ電圧以下であり、抵抗７と抵抗１０で分圧された電圧はＦＥＴ１２のピンチオフ電圧より高い。ＦＥＴ１２は、ゲートバイアス回路１１の出力でオン・オフ動作する。以下、電源シーケンス回路の作用を説明する。
【００１７】
まず、電源投入時は、正極性電圧源１より電圧が加えられても、負極性電圧源２の電圧が印加されなければ、スイッチ１５はオフなので、ドレインバイアス回路５には電圧が印加されない。負極性電圧源２の電圧が印加されて、オン・オフ入力１７がオフ状態であると、ＦＥＴ１２のゲートにピンチオフ電圧以下の電圧が印加され、ＦＥＴ１２はピンチオフ状態になる。このとき、スイッチ１５はオンになって、ＦＥＴ１２のドレインにドレインバイアス回路５から電圧が印加される。この状態で、オン・オフ入力１７からのオン・オフ制御に従って、ＦＥＴ１２はオン・オフ動作する。
【００１８】
次に、電源遮断時は、負極性電圧源２が遮断されると、正極性電圧源１が遮断されていなくても、スイッチ１５がオフになって安定化回路３の出力が遮断される。ＦＥＴ１２のドレイン側には、コンデンサ４に充電された電荷による電圧のみが印加される。一方、安定化回路６の出力も遮断されて、ＦＥＴのオン・オフを制御するスイッチ９が開放されるため、ＦＥＴ１２のゲートには安定化回路６の出力側に接続されたコンデンサ８に充電された電荷による電圧のみが印加される。この電圧は、電源が遮断されたときにピンチオフ電圧以下である。ゲート電流によってコンデンサ８が放電するにつれて、ゲート電圧は高くなる。コンデンサ８の電荷の一部は、安定化回路６の出力側から、負極性電圧源２へ向けて流れ出すが、安定化回路６は出力側から入力側を見たインピーダンスが高いため、負極性電圧源２への電流は、ゲート電流と比較してほぼ無視できる。
【００１９】
負極性電圧源２への電流を無視すると、ゲート電圧は、コンデンサ８の容量Ｃと抵抗７の抵抗値Ｒおよびゲート抵抗ｒｇから次の式（１）で近似される値で変化する。
Ｅ０・ｅｘｐ［（−１／（Ｃ・（Ｒ＋ｒｇ）））ｔ］          （１）
ただし、Ｅ０：安定化回路６の出力電圧、C：コンデンサ８の容量、Ｒ：抵抗７の抵抗値、ｒｇ：ＦＥＴ１２のゲート抵抗値、ｔ：負極性電圧源２が遮断されてからの経過時間である。Ｅ０は負の値である。
【００２０】
ゲート電圧の上昇につれてドレイン電流が大きくなるが、コンデンサ４の放電に伴って、ドレイン電圧も低下する。コンデンサ８の容量Ｃと抵抗７の抵抗値Ｒを適切に大きくして、ゲート電圧をゆっくり上昇させれば、コンデンサ４の放電によるドレイン電流の瞬時消費電力のピークを規定の値以下に抑えることができる。
【００２１】
スイッチ１５を、コンデンサ４の接続点とドレインバイアス回路５の間に設ければ、コンデンサ４が放電することによるドレイン電流はなくなるが、スイッチ１５をオン・オフにしたときに発生する突入電流と過電圧を吸収することができない。過電圧によってノイズが発生し、また過電圧でＦＥＴ１２が損傷する可能性がある。
【００２２】
図２は、実施の形態１に係る電源遮断時のＦＥＴのゲート電圧、ドレイン電圧、ドレイン電流波形およびＦＥＴの瞬時消費電力の例を示す図である。コンデンサ８は、ＦＥＴ１２のゲート電流により緩やかに放電し、ＦＥＴ１２はピンチオフ電圧よりもゲート電圧が高くなった時点で、ピンチオフ状態から動作状態に移行する（図２（ａ））。
【００２３】
動作状態に移行するとＦＥＴ１２のドレイン電流が流れ始め、ドレイン側のコンデンサ４に充電された電荷は放電し、ＦＥＴ１２で消費される。このとき、コンデンサ４が放電してドレイン電流が流れる間のゲート電圧の変化を適度に小さくして、ＦＥＴ１２の瞬時消費電力(図２（ｂ）)で生じる温度上昇が、ジャンクション温度の最大定格を越えないようにする。すなわち、電源遮断時にゲート側コンデンサ８から流れるゲート電流値を抵抗７で調整すること、または、ゲート側コンデンサ８の容量を調整することで、瞬時消費電力を規定の値以下に抑える。
【００２４】
抵抗７の抵抗値Ｒおよびコンデンサ８の容量Ｃは、例えば、次のようにして決定できる。まず、シミュレーション等により、瞬時消費電力による発熱によりジャンクション温度が最大定格を超えないように、ゲート電流波形を算出する。そして、算出したゲート電流波形を実現する容量Ｃおよび抵抗値Ｒを決定する。
【００２５】
以上説明したように、本実施の形態１の電源シーケンス回路によれば、先に負極性電圧源２を遮断したり、停電時のように正極性電圧源１と負極性電圧源２が同時に遮断されても、ＦＥＴ１２を破損させることがない。
【００２６】
実施の形態２．
図３は、本発明の実施の形態２に係る電源シーケンス回路の構成を示すブロック図である。実施の形態２では、安定化回路３の出力と安定化回路６の出力が、ＦＥＴ１２のドレインバイアス回路５およびゲートバイアス回路１１以外に、負荷回路１３、負荷回路（第３の負荷）１４にも接続される。
【００２７】
実施の形態１では、安定化回路６の出力がＦＥＴ１２のゲート端子にのみ接続され、安定化回路６に流れる電流は無視できるので、安定化回路６の出力が遮断された際にコンデンサ８からはゲート電流だけを考慮すればよかった。実施の形態２では、安定化回路６の出力が遮断された際にゲート側のコンデンサ８から流れ出す電流は、ＦＥＴのゲート電流だけではなく、負荷回路１４にも流れる。そのため、接続したその負荷回路１４へ供給される電流を考慮してゲート側コンデンサ８の容量Ｃを決定する必要がある。
【００２８】
負荷回路１４の抵抗値をＲＬとすると、抵抗７の抵抗値Ｒおよびゲート抵抗ｒｇと、負荷回路１４の合成抵抗Ｒtotalは、Ｒtotal＝（（Ｒ＋ｒｇ）・ＲＬ）／（Ｒ＋ｒｇ＋ＲＬ）である。式（１）と同じように、ゲート電圧は、以下の式（２）で表せる。
Ｅ０・ｅｘｐ［（−１／（Ｃ・Ｒtotal）ｔ］          （２）
【００２９】
ドレイン側では、コンデンサ４から、ドレイン電流だけでなく負荷回路１３にも電流が流れるので、それを差し引いてドレイン電流を算出する。負荷回路１３に流れる分を引いたドレイン電流で、瞬時消費電力による発熱によりジャンクション温度が最大定格を超えないように、ゲート電流波形を算出する。そして、算出したゲート電流波形を実現する容量Ｃおよび合成抵抗Ｒtotalを決定する。負荷回路１４の抵抗値ＲＬは既知なので、合成抵抗Ｒtotalから抵抗７の抵抗値Ｒを決定することができる。
【００３０】
実施の形態２の電源シーケンス回路によれば、負荷回路１３および負荷回路１４を接続することによって、ＦＥＴ以外の回路に対して、実施の形態１と同様の電源シーケンスを実現することができる。また、安定化回路の使用数を増やすことなく、その他の負荷回路の電源安定化が図れる。
【符号の説明】
【００３１】
１  正極性電圧源（第１の電圧源）、２  負極性電圧源（第２の電圧源）、３  安定化回路、４  コンデンサ（第１の容量素子）、５  ドレインバイアス回路（第１の負荷）、６  安定化回路、７  抵抗（第１の抵抗）、８  コンデンサ（第２の容量素子）、９  スイッチ（第２のスイッチ）、１０  抵抗（第２の抵抗）、１１  ゲートバイアス回路（第２の負荷）、１２  ＦＥＴ、１３  負荷回路、１４  負荷回路（第３の負荷）、１５  スイッチ（第１のスイッチ）、１６  ＡＮＤ回路、１７  オン・オフ入力
【図１】
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【図２】
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【図３】
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