(57)【要約】【課題】実装面積を縮小できる半導体装置を提供する。また、その半導体装置を用いた電子機器を提供する。【解決手段】半導体装置は、所望の回路を有する半導体基板と、半導体基板の中央部に配置された接続端子領域とを含む半導体チップを備える。接続端子領域は、その長辺が、半導体基板の所定の辺に対して０度よりも大きく９０度よりも小さい角度で傾くように配置されている。また、接続端子領域は、半導体基板に設けられた貫通孔に導電材料が埋め込まれた複数の接続端子を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
所望の回路を有する半導体基板と、前記半導体基板に設けられた貫通孔に導電材料が埋め込まれた複数の接続端子を有し、前記半導体基板に配置された接続端子領域とを含み、
前記接続端子領域は、所定方向に延在して形成され、その長辺が前記半導体基板の所定の辺に対して０度よりも大きく９０度よりも小さい角度で傾くように配置された半導体チップ
を備える半導体装置。
【請求項２】
前記接続端子領域は、長方形状である
請求項１に記載の半導体装置。
【請求項３】
前記半導体基板は、正方形状又は長方形状であり、
前記接続端子領域は、前記接続端子領域の長辺が前記半導体基板の一方の対角線に平行になるように、前記半導体基板に配置されている
請求項２に記載の半導体装置。
【請求項４】
前記半導体チップに積層され、前記接続端子を介して前記半導体チップと電気的に接続された他の半導体チップを備える
請求項３に記載の半導体装置。
【請求項５】
前記半導体チップと前記他の半導体チップとは、前記半導体チップの外形の辺が、前記他の半導体チップの外形の辺に対して傾くように積層されている
請求項４に記載の半導体装置。
【請求項６】
前記接続端子領域は一方の方向に延在する多角形状であり、前記接続端子領域の短軸方向の幅が前記接続端子領域の長軸方向の端部側にかけて小さくなるように形成されている
請求項１に記載の半導体装置。
【請求項７】
前記半導体チップと前記他の半導体チップとは、前記半導体チップの外形の辺が、前記他の半導体チップの外形の辺に対して平行となるように積層されている
請求項４に記載の半導体装置。
【請求項８】
所望の回路を有する半導体基板と、前記半導体基板に設けられた貫通孔に導電材料が埋め込まれた複数の接続端子を有し、前記半導体基板に配置された接続端子領域とを含み、
前記接続端子領域は、所定方向に延在して形成され、その長辺が前記半導体基板の所定の辺に対して０度よりも大きく９０度よりも小さい角度で傾くように配置された半導体チップを有する半導体装置
を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置に関し、特に、基板を貫通する接続電極を有する半導体装置に関する。また、本開示は、その半導体装置を備える電子機器に関する。
【背景技術】
【０００２】
近年、デジタルカメラ、ビデオレコーダ、携帯電話、タブレット端末、ネットワーク端末などの様々なデジタル機器で、より高精細な画像処理や、高音質・高機能な音声処理や、複雑なデータ処理などが求められている。このような信号処理及びソフトウエアの実行の為、大容量で広帯域のメモリが組み込まれた半導体基板と所望の回路が組み込まれた半導体基板とを互いに接続する技術や、所望の回路が組み込まれた２つ以上の半導体基板を互いに接続する技術などが求められている。
【０００３】
これを実現する技術の一つとして、スルーシリコンビア（ＴＳＶ：Through Silicon Via）を利用した３次元のチップ接続技術（チップ積層技術）がある。ＴＳＶは、半導体基板を貫通する極小の孔に導電材料を埋め込むことによって構成される配線である。従来、半導体装置の内部では、平面方向に配線を設けて各回路を接続していた。これに対し、この３次元のチップ接続技術では、複数の半導体チップを積層し、上下に積層した半導体チップ間をＴＳＶを介して電気的に接続することで、各半導体チップに設けられた回路が接続される。
【０００４】
特許文献１では、ＴＳＶを有する半導体チップを、他の半導体チップに積層して搭載する技術が開示されている。また、近年、ＴＳＶを有し、３次元実装が可能な半導体メモリとして、ＪＥＤＥＣ規格の「ＪＥＳＤ２２９  Ｗｉｄｅ  Ｉ／Ｏ  ＳＤＲ（Single Date Rate）」と呼ばれる新規格のモバイルＤＲＡＭが提唱されている。このＷｉｄｅ  Ｉ／Ｏ  ＳＤＲでは、１２００本の信号線を使って、１２８ｂｉｔ×４系統のメモリセルに対し、各メモリセルを２００ＭＨｚ動作のＳＤＲＡＭとしてそれぞれ独立にアクセスすることができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−５０３１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
このような、複数の半導体チップを積層し、ＴＳＶを用いて積層した半導体チップ間を電気的に接続した構造を有する半導体装置において、実装面積の更なる縮小化が望まれている。
【０００７】
上述の点に鑑み、本開示は、実装面積を縮小できる半導体装置を提供する。また、本開示は、その半導体装置を用いた電子機器を提供する。
【課題を解決するための手段】
【０００８】
本開示の半導体装置は、所望の回路を有する半導体基板と、半導体基板に配置された接続端子領域とを含む半導体チップを備える。接続端子領域は、その長辺が、半導体基板の所定の辺に対して０度よりも大きく９０度よりも小さい角度で傾くように配置されている。また、接続端子領域は、半導体基板に設けられた貫通孔に導電材料が埋め込まれた複数の接続端子を有する。
【０００９】
本開示の半導体装置では、接続端子領域の長辺が半導体基板の所定の辺に対して傾くように接続端子領域が半導体基板の中央部に配置されている。これにより、半導体基板の接続端子領域の周辺領域を、配線等に有効に用いることができる。
【００１０】
本開示の電子機器は、上記半導体装置を有する。
【００１１】
本開示の電子機器では、半導体装置を構成する半導体基板において、接続端子領域の周辺領域を、配線等に有効に用いることができるため、駆動動作の高速化が図られる。
【発明の効果】
【００１２】
本開示によれば、実装面積が縮小された半導体装置が得られる。また、その半導体装置を用いることにより、駆動動作に優れた電子機器が得られる。
【図面の簡単な説明】
【００１３】
【図１】本開示の第１の実施形態に係る半導体装置の概略構成図である。
【図２】本開示の第１の実施形態に係る半導体装置を構成する第１半導体チップの概略構成図である。
【図３】本開示の第１の実施形態に係る半導体装置を構成する第２半導体チップの概略構成図である。
【図４】比較例に係る半導体装置の概略構成図である。
【図５】比較例に係る第１半導体チップの概略構成図である。
【図６】比較例の第１半導体チップに、回路Ｉと回路ＩＩとを設けた場合の模式図である。
【図７】図７Ａは、比較例に係る第１半導体チップの概略構成図であり、図７Ｂは、本開示の第１の実施形態で用いられる第１半導体チップの概略構成図である。
【図８】図８Ａ及び図８Ｂは、本開示の第１の実施形態に適用可能な接続端子領域の他の例を示した図である。
【図９】本開示の第２の実施形態に係る半導体装置の概略構成図である。
【図１０】図１０Ａは、本開示の第２の実施形態に係る半導体装置を構成する第１半導体チップの概略構成図であり、図１０Ｂは、本開示の第２の実施形態に係る半導体装置を構成する第２半導体チップの概略構成図である。
【図１１】第１半導体チップと第２半導体チップとが積層された半導体装置において、第１半導体チップが第２半導体チップからはみ出た場合の概略構成を示す。
【図１２】本開示の第３の実施形態に係る半導体装置の概略構成図である。
【図１３】図１３Ａは、本開示の第４の実施形態に係る半導体装置の概略構成図であり、図１３Ｂは、要部の拡大図である。
【図１４】本開示の第４の実施形態に係る半導体装置の第１半導体チップに設けられる接続端子領域の他の例を示した図である。
【発明を実施するための形態】
【００１４】
以下に、本開示の実施形態に係る半導体装置の一例を、図面を参照しながら説明する。本開示の実施形態は以下の順で説明する。なお、本開示の技術は、以下の例に限定されるものではない。
１．第１の実施形態：接続端子領域の長辺が半導体基板の辺に対して傾いて配置された半導体チップを用いる例（その１）
１−１．第１半導体チップの構成
１−２．第２半導体チップの構成
１−３．比較例に係る半導体装置
２．第２の実施形態：接続端子領域の長辺が半導体基板の辺に対して傾いて配置された半導体チップを用いる例（その２）
２−１．第１半導体チップの構成
２−２．第２半導体チップの構成
３．第３の実施形態：四角形状の半導体基板の頂点を切り取られた半導体チップを用いる例
４．第４の実施形態：接続端子領域の長辺方向の端部が三角形状である半導体チップを用いる例
【００１５】
〈１．第１の実施形態：接続端子領域の長辺が半導体基板の辺に対して傾いて配置された半導体チップを用いる例（その１）〉
図１は、本開示の第１の実施形態に係る半導体装置の概略構成図である。図１に示すように、本実施形態の半導体装置１は、第１半導体チップ２と、第１半導体チップ２に積層された第２半導体チップ６とを有する。第１半導体チップ２は、本開示に特有の半導体チップであり、第２半導体チップ６は、既存の半導体チップを想定している。
【００１６】
［１−１．第１半導体チップの構成］
まず、本実施形態の半導体装置１を構成する第１半導体チップ２について説明する。図２は、本実施形態の半導体装置１を構成する第１半導体チップ２の概略構成図である。
【００１７】
図２に示すように、本実施形態の第１半導体チップ２は、外形が四角形状（図２では正方形状）の半導体基板３で構成され、図示を省略するが、半導体基板３の表面には所望の回路を構成する配線層が設けられている。また、第１半導体チップ２を構成する半導体基板３の対角方向の長さは、後述する第２半導体チップ６を構成する半導体基板７の一辺の長さよりも短く設定されている。
【００１８】
また、第１半導体チップ２の中央部分には、複数の接続端子５を有する接続端子領域４が設けられている。接続端子５は、半導体基板３を貫通する貫通孔に導電材料が埋め込まれた、いわゆるスルーシリコンビア（ＴＳＶ）である。この接続端子５によって、第１半導体チップ２に設けられた回路が、第１半導体チップ２に積層された第２半導体チップ６等、他の半導体チップの回路と電気的に接続される。
【００１９】
複数の接続端子５が設けられる接続端子領域４の半導体基板３の面における形状は長方形である。そして、接続端子領域４内において、複数の接続端子５は２次元状にアレイ配列されており、接続端子領域４の長辺方向にはｘ個（ｘは任意の数）の接続端子５が配列され、短辺方向にはｙ個（ｙはｘよりも小さい任意の数）の接続端子５が配列されている。すなわち、接続端子領域４内において、複数の接続端子５は、ｘ列×ｙ行の形態で配列される。また、接続端子領域４の各辺の長さは、半導体基板３の各辺の長さよりも十分に短い。
【００２０】
そして、本実施形態の第１半導体チップ２では、正方形状の半導体基板３の一方の対角線（図２では左右方向の対角線）が接続端子領域４の長辺と平行となり、かつ、半導体基板３の中心が接続端子領域４の中心と一致するように接続端子領域４が配置されている。すなわち、第１半導体チップ２では、接続端子領域４の長辺が半導体基板３の辺に対して約４５度傾くように配置されている。
【００２１】
［１−２．第２半導体チップの構成］
次に、本実施形態の半導体装置１を構成する第２半導体チップ６について説明する。図３は、本実施形態の半導体装置１を構成する第２半導体チップ６の概略構成図である。なお、第２半導体チップ６は、既存の半導体チップを想定しており、この既存の半導体チップとしては、例えば、ＪＥＤＥＣ規格のＪＥＳＤ２２９  Ｗｉｄｅ  Ｉ／Ｏ  ＳＤＲに対応する半導体チップが該当する。
【００２２】
図３に示すように、第２半導体チップ６は、外形が四角形状（図３では正方形状）の半導体基板７で構成され、図示を省略するが、半導体基板７の表面には所望の回路を構成する配線層が設けられている。また、本実施形態では、第２半導体チップ６の一辺の長さは、第１半導体チップ２の対角方向の長さよりも長い。
【００２３】
また、第２半導体チップ６の中央部分には、複数の接続端子９を有する接続端子領域８が設けられている。接続端子９は、半導体基板７を貫通する貫通孔に導電材料が埋め込まれた、いわゆるスルーシリコンビア（ＴＳＶ）である。この接続端子９によって、第２半導体チップ６に設けられた回路が、第２半導体チップ６に積層される第１半導体チップ２等、他の半導体チップの回路と電気的に接続される。
【００２４】
複数の接続端子９が設けられる接続端子領域８の半導体基板７の面における形状は長方形である。そして、接続端子領域８内において、複数の接続端子９は２次元状にアレイ配列されており、接続端子領域８の長辺方向にはｘ個（ｘは任意の数）の接続端子９が配列され、短辺方向にはｙ個（ｙはｘよりも小さい任意の数）の接続端子９が配列されている。すなわち、接続端子領域８内において、複数の接続端子９は、ｘ列×ｙ行の形態で配列される。また、接続端子領域８の各辺の長さは、半導体基板７の各辺の長さよりも十分に短い。この接続端子領域８の範囲、接続端子領域８に設けられる接続端子９の数、及び、接続端子９の間隔（ピッチ）は、第１半導体チップ２のそれらと同じである。
【００２５】
そして、第２半導体チップ６では、正方形状の半導体基板７の所定の一辺（図３では上辺又は下辺）が、接続端子領域８の長辺と平行となり、かつ、半導体基板７の中心が接続端子領域８の中心と一致するように、接続端子領域８が配置されている。
【００２６】
本実施形態では、第１半導体チップ２及び第２半導体チップ６のそれぞれの接続端子領域４，８の位置が両者の接続界面で一致するように、第１半導体チップ２が第２半導体チップ６上に積層される。そして、それぞれの接続端子領域４，８に設けられた接続端子５，９を介して、第１半導体チップ２と第２半導体チップ６とが互いに電気的に接続される。
【００２７】
本実施形態の半導体装置１では、第１半導体チップ２の接続端子領域４は、その長辺が、第１半導体チップ２を構成する半導体基板３の辺に対して４５度傾くように配置されている。このため、第１半導体チップ２を第２半導体チップ６上に積層した場合に、図１に示すように、第１半導体チップ２の辺は、第２半導体チップ６の辺に対して４５度傾いた状態となる。
【００２８】
本実施形態の半導体装置１では、第１半導体チップ２の対角方向の長さが、第２半導体チップ６の一辺の長さよりも短く設定されているため、第１半導体チップ２が第２半導体チップ６からはみ出ることがない。
【００２９】
そして、本実施形態の半導体装置１に用いた第１半導体チップ２では、半導体基板３の辺に対して、接続端子領域４の辺が傾くように接続端子領域４を配置することにより、半導体基板３上に配置する回路や配線の配置可能領域を確保しやすくなる。本実施形態の半導体装置１に用いた第１半導体チップ２では、さらに、回路や配線の配置可能領域を確保した上で、半導体基板３の小型化を図ることができる。この点について、以下に、比較例に係る半導体チップを用いて説明する。
【００３０】
［１−３．比較例に係る半導体装置］
図４は、比較例に係る半導体装置１０の概略構成図である。比較例に係る半導体装置１０は、第１半導体チップの構成が第１の実施形態と異なる。したがって、図４において、図１に対応する部分には同一符号を付し重複説明を省略する。
【００３１】
図４に示すように、比較例の半導体装置１０は、第１半導体チップ１１と、第１半導体チップ１１に積層された第２半導体チップ６とを有する。図５は、比較例に係る第１半導体チップ１１の概略構成図である。
【００３２】
第１半導体チップ１１は、外形が四角形状（図５では正方形状）の半導体基板１２で構成され、図示を省略するが、半導体基板１２の表面には所望の回路を構成する配線層が設けられている。また、第１半導体チップ１１を構成する半導体基板１２の一辺の長さは、第２半導体チップ６を構成する半導体基板７の一辺の長さよりも短く設定されている。
【００３３】
また、第１半導体チップ１１の中央部分には、複数の接続端子１４を有する接続端子領域１３が設けられている。接続端子１４は、半導体基板１２を貫通する貫通孔に導電材料が埋め込まれた、いわゆるスルーシリコンビアである。この接続端子１４により、第１半導体チップ１１に設けられた回路が、第１半導体チップ１１に積層された第２半導体チップ６等、他の半導体チップの回路と電気的に接続される。
【００３４】
複数の接続端子１４が設けられる接続端子領域１３の半導体基板１２の面における形状は長方形である。そして、接続端子領域１３内において、複数の接続端子１４は２次元状にアレイ配列されており、接続端子領域１３の長辺方向にはｘ個（ｘは任意の数）の接続端子１４が配列され、短辺方向にはｙ個（ｙはｘよりも小さい任意の数）の接続端子１４が配列されている。すなわち、接続端子領域１３内において、複数の接続端子１４は、ｘ列×ｙ行の形態で配列される。また、接続端子領域１３の各辺は半導体基板１２の各辺よりも十分に小さい。
【００３５】
比較例に係る第１半導体チップ１１では、正方形状の半導体基板１２の所定の一辺（図３では上方又は下方）が接続端子領域１３の長辺と平行となり、かつ、半導体基板１２の中心が接続端子領域１３の中心と一致するように接続端子領域１３が配置されている。
【００３６】
比較例に係る半導体装置１０においても、第１半導体チップ１１が第２半導体チップ６上に、それぞれの接続端子領域１３，８の位置が両者の接続界面で一致するように積層される。そして、それぞれの接続端子領域１３，８に設けられた接続端子１４，９を介して、第１半導体チップ１１と第２半導体チップ６とが互いに電気的に接続される。
【００３７】
比較例に係る半導体装置１０では、第１半導体チップ１１の接続端子領域１３は、その長辺が、第１半導体チップ１１の所定の辺に平行となるように設けられている。したがって、第１半導体チップ１１の辺は、第２半導体チップ６の辺と平行となる。
【００３８】
ところで、図４に示したように、第２半導体チップ６に接続する第１半導体チップ１１を作製する場合、第１半導体チップ１１の一辺は、接続端子領域１３の長辺方向の幅以下にすることはできない。
【００３９】
また、複数の微小な接続端子を有する半導体チップでは、多数の極小の孔及び電極を設けるため、半導体チップが小型化するにつれて、接続端子の周辺に、配線や回路等を配置することが物理的に不可能になるという問題がある。
【００４０】
さらに、微小な接続端子が複数配列される接続端子領域を有する半導体チップでは、接続端子領域を跨ぐような配線はできない。このため、接続端子領域の外形は、一方の方向に細長い形状となる。このように、接続端子が設けられる接続端子領域が細長い形状である場合、必要な回路配置面積を大きくしなければならない可能性がある。
【００４１】
図６に、比較例の第１半導体チップ１１に、回路Ｉと回路ＩＩとを設けた場合の模式図を示す。ここでは、図６に示すように、半導体基板１２上において、回路Ｉが接続端子領域１３の一方の長辺の外側の基板領域に配置され、回路ＩＩが接続端子領域１３の他方の長辺の外側の基板領域に配置された例を説明する。すなわち、半導体基板１２上において、回路Ｉ及び回路ＩＩが間に接続端子領域１３を挟んで配置されている例を説明する。
【００４２】
回路Ｉを回路ＩＩと、第１半導体チップ１１内において接続する場合、回路Ｉと回路ＩＩとを接続する配線を半導体基板１２上に設ける必要がある。しかしながら、同一の半導体チップ内で、複数の回路を電気的に接続する場合、接続端子領域１３を跨いで配線（図６中の破線矢印）を配置することはできない。このため、図６の矢印ａに示すように、接続端子１４が形成された領域を避けるように、配線を設けなければならないという要請がある。
【００４３】
この場合、比較例の半導体装置１０では、配線経路が長くなり、駆動のタイミングが合わなくなるため、高速駆動できなくなるという問題がある。また、図６の矢印ａに示すように配線を設ける場合、接続端子領域１３の短辺の外側に位置する基板領域の面積が狭いと配線密度が高くなり、所望数の配線を形成することが難しくなる。このため、必要とする配線分だけ、接続端子領域１３の短辺の外側に位置する基板領域の面積を確保する必要がある。そうすると、最終的に、実装面積の増加によりコストが高くなるという可能性がある。
【００４４】
図７Ａ及び図７Ｂに、比較例の第１半導体チップ１１と、本実施形態の第１半導体チップ２とを並べて図示する。ここでは、図７Ａ及び図７Ｂに示すように、比較例の第１半導体チップ１１の接続端子領域１３の長辺方向の幅Ａは、本実施形態の第１半導体チップ２
の接続端子領域４とのそれと同じとする。また、比較例の第１半導体チップ１１の接続端子領域１３の短辺の外側の配線領域（基板領域）の幅Ｂが、本実施形態の第１半導体チップの接続端子領域４のそれと同じである。この場合、比較例に係る第１半導体チップ１１の面積は、（Ａ＋２Ｂ）×（Ａ＋２Ｂ）であるのに対し、本実施形態に係る第１半導体チップ２の面積は、（Ａ＋２Ｂ）×（Ａ＋２Ｂ）÷２となる。
【００４５】
したがって、本実施形態の第１半導体チップ２では、比較例の第１半導体チップ１１と同じ幅Ｂの配線領域を確保しながらも、チップ面積の縮小化を図ることができる。また、本実施形態の第１半導体チップ２を比較例の第１半導体チップ１１と同じ面積とした場合には、本実施形態の第１半導体チップ２において、接続端子領域４を拡大することができるため、接続端子５の本数を増やすこともできる。
【００４６】
本実施形態では、第１半導体チップ２の外形を正方形状としたが、長方形状としてもよい。その場合にも、接続端子領域４の長辺が長方形状の半導体基板の一方の対角線と平行となるように接続端子領域４を配置することで、本実施形態と同様の効果を得ることができる。
【００４７】
なお、本実施形態では、接続端子領域４を長方形状とし、その長方形状の接続端子領域４内に接続端子５を二次元マトリクス状に配列する例としたが、これに限られるものではない。図８Ａ及び図８Ｂに、本実施形態に適用可能な接続端子領域の他の例を示す。
【００４８】
図８Ａは、複数の接続端子５が配列される接続端子領域１５の形状を、一方の方向に延在する多角形状とした例である。この例では、特に、長軸方向に延在する２つの辺がジグザグ状に設けられている。そして、一方の方向に延在する多角形状の接続端子領域１５内に、接続端子５が設けられている。
【００４９】
図８Ａに示すように、接続端子領域１５の辺をジグザグ状に設けることにより、接続端子領域５のジグザグ状の領域の凸部分にも接続端子５を配置することができるため、端子数をより多く設けることができる。
【００５０】
図８Ｂは、長方形状の接続端子領域１６内に配列される接続端子５を、千鳥状に配置する例である。図８Ｂでは、図面の関係上、隣り合う接続端子５間の距離が、図８Ａのように、接続端子５を二次元マトリクス状に配列する例に比較して大きく図示されているが、実際には、接続端子５を千鳥状に配列することで、接続端子５間の距離を小さくすることができる。これにより、図８Ｂに示す例では、同じ面積内であれば、二次元マトリクス状に接続端子５を配列する例に比較して、接続端子５の数を増やすことができる。
【００５１】
以上のように、接続端子領域の形状は長方形状に限られるものではなく、一方の方向に延在する形状であれば、本実施形態と同様の効果を得ることができる。さらに、接続端子領域内に設けられる接続端子の配列についても、種々の変形が可能である。
【００５２】
また、本実施形態では、接続端子領域４は、第１半導体チップ２の中央部分に配置される例としたが、これに限られるものではない。接続端子領域が半導体チップの中央部分から多少ずれた位置に配置される場合でも、本実施形態と同様の効果を得ることができる。
【００５３】
〈２．第２の実施形態：接続端子領域の長辺が半導体基板の辺に対して傾いて配置された半導体チップを用いる例（その２）〉
次に、本開示の第２の実施形態に係る半導体装置について説明する。図９は、本実施形態の半導体装置の概略構成図である。本実施形態の半導体装置２０は、第１半導体チップ２１及び第２半導体チップ２５の積層関係、及び、それぞれの接続端子領域２３，２７の構成が第１の実施形態のそれと異なる。したがって、図９において、図１に対応する部分には同一符号を付し、重複説明を省略する。
【００５４】
図９に示すように、本実施形態の半導体装置２０は、第１半導体チップ２１と、第１半導体チップ２１に積層される第２半導体チップ２５とを有する。図１０Ａは、本実施形態に係る半導体装置２０を構成する第１半導体チップ２１の概略構成図であり、図１０Ｂは、本実施形態に係る半導体装置２０を構成する第２半導体チップ２５の概略構成図である
【００５５】
［２−１．第１半導体チップの構成］
まず、本実施形態の半導体装置２０を構成する第１半導体チップ２１について説明する。図１０Ａに示すように、本実施形態の第１半導体チップ２１は、外形が四角形状（図１０Ａでは正方形状）の半導体基板３で構成され、図示を省略するが、半導体基板３の表面には所望の回路を構成する配線層が設けられている。また、第１半導体チップ２１を構成する半導体基板３の辺の長さは、後述する第２半導体チップ２５を構成する半導体基板７の辺の長さよりも小さく設定されている。
【００５６】
また、第１半導体チップ２１の中央部分には、複数の接続端子２４を有する接続端子領域２３が設けられている。接続端子２４は、半導体基板３を貫通する貫通孔に導電材料が埋め込まれた、いわゆるスルーシリコンビアである。この接続端子２４により、第１半導体チップ２１に設けられた回路が、第１半導体チップ２１に積層される第２半導体チップ２５等、他の半導体チップの回路と電気的に接続される。
【００５７】
複数の接続端子２４が設けられる接続端子領域２３は、第１接続端子領域２３ａと第２接続端子領域２３ｂとで構成されている。第１接続端子領域２３ａ及び第２接続端子領域２３ｂの半導体基板３の面におけるそれぞれの形状は長方形である。そして、接続端子領域２３では、それらの第１接続端子領域２３ａ及び第２接続端子領域２３ｂがそれぞれの長辺方向に隣り合って配置されている。
【００５８】
第１接続端子領域２３ａ内、及び、第２接続端子領域２３ｂ内においては、それぞれ、複数の接続端子２４が２次元状にアレイ配列されている。そして、第１接続端子領域２３ａ及び第２接続端子領域２３ｂのそれぞれの長辺方向にはｘ個（ｘは任意の数）の接続端子２４が配列され、それぞれの短辺方向にはｙ個（ｙはｘよりも小さい任意の数）の接続端子２４が配列されている。すなわち、第１接続端子領域２３ａ及び第２接続端子領域２３ｂ内において、複数の接続端子２４は、それぞれ、ｘ列×ｙ行の形態で配列される。また、接続端子領域２３の各辺は半導体基板３の対角線の長さよりも十分に小さい。
【００５９】
そして、本実施形態の第１半導体チップ２１では、接続端子領域２３は、正方形状の半導体基板３の一方の対角線（図１０Ａでは左上角及び右下角間の対角線）が、接続端子領域２３の長辺と平行となるように配置されている。さらに、接続端子領域２３は、半導体基板３の中心が接続端子領域２３の中心と一致するように配置されている。すなわち、本実施形態における第１半導体チップ２１では、接続端子領域２３の長辺が半導体基板３の辺に対して約４５度傾くように配置されている。
【００６０】
［２−２．第２半導体チップの構成］
次に、本実施形態の半導体装置２０を構成する第２半導体チップ２５について説明する。図１０Ｂに示すように、第２半導体チップ２５は、外形が四角形状（図１０Ｂでは正方形状）の半導体基板７で構成され、図示を省略するが、半導体基板７の表面には所望の回路を構成する配線層が設けられている。また、本実施形態では、第２半導体チップ２５の一辺の長さは、第１半導体チップ２１のそれよりも長く構成されている。
【００６１】
また、第２半導体チップ２５の中央部分には、複数の接続端子２８を有する接続端子領域２７が設けられている。接続端子２８は、半導体基板７を貫通する貫通孔に導電材料が埋め込まれた、いわゆるスルーシリコンビアである。この接続端子２８により、第２半導体チップ２５に設けられた回路が、第２半導体チップ２５に積層される第１半導体チップ２１等、他の半導体チップの回路と電気的に接続される。
【００６２】
複数の接続端子２８が設けられる接続端子領域２７は、第１接続端子領域２７ａと第２接続端子領域２７ｂとで構成されている。第１接続端子領域２７ａ及び第２接続端子領域２７ｂの半導体基板７の面におけるそれぞれの形状は長方形である。そして、接続端子領域２７では、それらの第１接続端子領域２７ａ及び第２接続端子領域２７ｂがそれぞれの長辺方向に隣り合って配置されている。
【００６３】
第１接続端子領域２７ａ内、及び、第２接続端子領域２７ｂ内においては、それぞれ、複数の接続端子２８が２次元状にアレイ配列されている。そして、第１接続端子領域２７ａ及び第２接続端子領域２７ｂのそれぞれの長辺方向にはｘ個（ｘは任意の数）の接続端子２８が配列され、それぞれの短辺方向にはｙ個（ｙはｘよりも小さい任意の数）の接続端子２８が配列されている。すなわち、第１接続端子領域２７ａ及び第２接続端子領域２７ｂ内において、複数の接続端子２８は、それぞれ、ｘ列×ｙ行の形態で配列される。また、接続端子領域２７の各辺は半導体基板７の対角線の長さよりも十分に小さい。
【００６４】
そして、本実施形態の第２半導体チップ２５では、接続端子領域２７は、正方形状の半導体基板７の一方の対角線（図１０Ｂでは左上角及び右下角間の対角線）が、接続端子領域２７の長辺と平行となるように配置されている。さらに、接続端子領域２７は、半導体基板７の中心が接続端子領域２７の中心と一致するように配置されている。すなわち、本実施形態における第２半導体チップ２５では、接続端子領域２７の長辺が半導体基板７の辺に対して約４５度傾くように配置されている。
【００６５】
そして、本実施形態の半導体装置２０では、第１半導体チップ２１と第２半導体チップ２５とは、それぞれの接続端子領域２３，２７が両者の界面で一致するように互いに積層される。そして、それぞれの接続端子領域２３，２７に設けられた接続端子２４，２８を介して、第１半導体チップ２１が第２半導体チップ２５と電気的に接続される。
【００６６】
このように、本実施形態では、積層する第１半導体チップ２１と第２半導体チップ２５との両方において、接続端子領域２３，２７の外形を、それぞれ半導体基板３，７に対して斜めに（対角線上に）配置する。これにより、第１半導体チップ２１及び第２半導体チップでは、それぞれ、半導体基板３，７の面積を縮小しながらも、接続端子領域２３，２７の短辺の外側に位置する基板領域の面積を確保することができる。その他、本実施形態においても、第１の実施形態と同様の効果を得ることができる。
【００６７】
〈３．第３の実施形態：四角形状の半導体基板の頂点を切り取られた半導体チップを用いる例〉
ところで、第１の実施形態の半導体装置１のように、第１半導体チップ２をベースとなる第２半導体チップ６に対して回転させて積層させる場合、第１半導体チップ２の面積が大きくなると、第１半導体チップ２の角部が第２半導体チップ６からはみ出る場合がある。
【００６８】
図１１に、第１半導体チップ３１ａが第２半導体チップ６と積層された半導体装置３０ａにおいて、第１半導体チップ３１ａの角部が第２半導体チップ６からはみ出た場合の概略構成を示す。図１１において、図１に対応する部分には同一符号を付し重複説明を省略する。
【００６９】
図１１に示すように、第１半導体チップ３１ａは、外形が四角形状（図１１では正方形状）の半導体基板３２ａで構成され、図示を省略するが、半導体基板３２ａの表面には所望の回路を構成する配線層が設けられている。また、第１半導体チップ３１ａを構成する半導体基板３２ａの対角方向の長さは、第２半導体チップ６を構成する半導体基板７の一辺の長さよりも長く設定されている。
【００７０】
図１１に示す半導体装置３０ａでは、第１半導体チップ３１ａの半導体基板３２ａの対角方向の幅が、第２半導体チップ６の半導体基板７の一辺の長さよりも長い。このため、第１半導体チップ３１ａと第２半導体チップ６とをそれぞれの接続端子領域３３，８が両者の界面で互いに一致するように積層した場合、第１半導体チップ３１ａの頂点領域の角部が、第２半導体チップ６からはみ出る。
【００７１】
以下に、本開示の第３の実施形態として、第１半導体チップが第２半導体チップからはみ出ることなく、第２半導体チップ上に積層される例を説明する。
【００７２】
図１２は、本開示の第３の実施形態に係る半導体装置の概略構成図である。本実施形態の半導体装置３０では、第１半導体チップ３１の構成が、図１１に示した半導体装置３０ａの第１半導体チップ３１ａと一部異なる。したがって、図１２において、図１１に対応する部分には同一符号を付し、重複説明を省略する。
【００７３】
図１２に示すように、本実施形態の半導体装置３０は、第１半導体チップ３１と、第１半導体チップ３１に積層される第２半導体チップ６とを有する。
【００７４】
第１半導体チップ３１は、外形が八角形状の半導体基板３２で構成され、図示を省略するが、半導体基板３２の表面には所望の回路を構成する配線層が設けられている。また、第１半導体チップ３１を構成する半導体基板３２は、第１半導体チップ３１を第２半導体チップ６上に積層したときに、第１半導体チップ３１が第２半導体チップ６を構成する半導体基板７からはみ出さない大きさに設定されている。この第１半導体チップ３１は、図１１に示した第１半導体チップ３１ａの第２半導体チップ６からはみ出た頂点部分（角部）を切り取った形状の半導体チップである。
【００７５】
図１１に示すように、第１半導体チップ３１ａの頂点部分が第２半導体チップ６からはみ出る場合には、その第１半導体チップ３１ａの頂点部分に回路や配線等を設けないことにより、必要に応じて切り取ることができる。本実施形態の半導体装置３０のように、第１半導体チップ３１を、余分な頂点部分を切り落とした半導体基板３２で構成することにより、チップ面積をより小さくすることができる。その他、本実施形態においても第１の実施形態と同様の効果を得ることができる。
【００７６】
なお、本実施形態では、第１半導体チップ３１の外形は八角形状としたが、第１半導体チップ３１の形状は、第２半導体チップ６からはみ出ない形状であればよいため、必ずしも八角形状である必要はない。例えば、図１１において、第２半導体チップ６が長方形状であり、第１半導体チップ３１ａの対向する一対の頂点部分のみが第２半導体チップ６からはみ出るような場合には、第１半導体チップを６角形状とすることで、本実施形態と同様の効果をえることができる。
【００７７】
〈４．第４の実施形態：接続端子領域の長辺方向の端部が三角形状である半導体チップを用いる例〉
次に、本開示の第４の実施形態に係る半導体装置について説明する。図１３Ａは、本実施形態の半導体装置４０の概略構成図であり、図１３Ｂは、要部の拡大図である。本実施形態の半導体装置４０は、第１半導体チップ４３における接続端子領域４１の構成が、第１の実施形態における第１半導体チップ２のそれと異なる。したがって、図１３Ａにおいて、図１に対応する部分には同一符号を付し、重複説明を省略する。
【００７８】
図１３Ａに示すように、本実施形態の第１半導体チップ４３は、外形が四角形状（図１３Ａでは正方形状）の半導体基板３で構成され、第１半導体チップ４３の中央部分には、複数の接続端子４２を有する接続端子領域４１が設けられている。接続端子４２は、半導体基板３を貫通する貫通孔に導電材料が埋め込まれた、いわゆるスルーシリコンビア（ＴＳＶ）である。この接続端子４２により、第１半導体チップ４３に設けられた回路が、第１半導体チップ４３に積層される第２半導体チップ６等、他の半導体チップの回路と電気的に接続される。
【００７９】
図１３Ｂに示すように、本実施形態の第１半導体チップ４３では、接続端子領域４１の形状は六角形であり、そのうち一組の対向する頂点間の対角線に沿って延在した形状を有し、その頂点の角度は、約９０度に形成されている。すなわち、接続端子領域４１は、図１に示した外形が長方形状の接続端子領域４内に配列された接続端子５のうち、各短辺付近に位置する接続端子５のうち、頂点に対応する接続端子５のみを残した形状である。
【００８０】
そして、本実施形態の第１半導体チップ４３では、接続端子領域４１は、正方形状の半導体基板３の一方の対角線（図１３では左右方向の対角線）が、接続端子領域４１の長辺と平行となるように配置されている。さらに、接続端子領域４１は、半導体基板３の中心が接続端子領域４１の中心と一致するように、接続端子領域４１が配置されている。
【００８１】
本実施形態では、接続端子領域４１の頂点を含む端部の形状を、頂角がほぼ９０度の三角形状とすることで、図１３Ａに示すように、接続端子領域４１の端部から半導体基板３の対応する辺までの距離ｗ１，ｗ２をほぼ一定とすることができる。これにより、接続端子４２を迂回するように設けられる配線や、回路の配置を効率よく行うことができる。その他、本実施形態においても、第１の実施形態と同様の効果を得ることができる。
【００８２】
図１４に、第１半導体チップ４３に設けられる接続端子領域４１の他の例を示す。図１４に示すように、長方形状の領域内に配列された接続端子４２のうち、角部付近に位置する接続端子４２ａをチップ間の接続に用いないようにしてもよい。この場合にも、実際に接続に用いられる接続端子領域４１の頂点を含む端部形状を三角形状とすることができる。接続に用いない接続端子４２ａは、貫通孔に導電材料を埋め込まないことで構成することができる。図１４に示す構成とした場合でも、本実施形態と同様の効果を得ることができる。
【００８３】
本実施形態では、接続端子領域４１が、一組の対向する頂点間の対角線に沿って延在した六角形状である例を説明したが、本実施形態の効果を発揮できる例はこれに限られるものではない。接続端子領域が、一方の方向に延在する多角形状であり、接続端子領域の短軸方向の幅が接続端子領域の長軸方向の端部側にかけて小さくなるように形成されている場合においては、本実施形態と同様の効果を得ることができる。
【００８４】
以上、第１〜第４の実施形態では、接続端子領域を、その長辺が、半導体基板の一方の対角線と平行になるように半導体基板に設ける構成としたが、これに限られるものではない。接続端子領域の長辺が、半導体基板の所定の辺に対して０度より大きく９０度よりも小さい角度で傾くように接続端子領域を半導体基板上に設けることで、第１の実施形態と同様の効果を得ることができる。第１〜第４の実施形態のように、接続端子領域を、その長辺が、半導体基板の一方の対角線と平行になるように設けた場合には、接続端子領域の端辺の外側に位置する基板領域の面積をより広く確保することができる。
【００８５】
第１〜第４の実施形態に係る半導体装置は、第１半導体チップと第２半導体チップとを積層した構造としたが、２つ以上の複数の半導体チップを積層する構造を有する半導体装置にも本開示の技術を適用することができる。その場合は、積層される半導体チップの少なくとも１つを、第１〜第４の実施形態における第１半導体チップの構成とすることで、第１〜第４の実施形態と同様の効果を得ることができる。
【００８６】
以上、第１〜第４の実施形態に本開示の実施形態を示したが、本開示は上述の例に限られるものではなく、趣旨を逸脱しない範囲内において種々の変更が可能である。また、第１〜第４の実施形態に係る構成を組み合わせて構成することも可能である。
【００８７】
また、以上で説明した半導体装置は、撮像装置、コンピュータ、画像表示装置等、様々な電子機器に適用することができ、本開示の半導体チップが組み込まれた半導体装置を用いることで、駆動速度の向上が図られる。
【００８８】
なお、本開示は、以下のような構成を取ることもできる。
（１）
所望の回路を有する半導体基板と、前記半導体基板に設けられた貫通孔に導電材料が埋め込まれた複数の接続端子を有し、前記半導体基板に配置された接続端子領域とを含み、
前記接続端子領域は、所定方向に延在して形成され、その長辺が前記半導体基板の所定の辺に対して０度よりも大きく９０度よりも小さい角度で傾くように配置された半導体チップ
を備える半導体装置。
（２）
前記接続端子領域は、長方形状である
（１）に記載の半導体装置。
（３）
前記半導体基板は、正方形状又は長方形状であり、
前記接続端子領域は、前記接続端子領域の長辺が前記半導体基板の一方の対角線に平行になるように、前記半導体基板に配置されている
（１）又は（２）に記載の半導体装置。
（４）
前記半導体チップに積層され、前記接続端子を介して前記半導体チップと電気的に接続された他の半導体チップを備える
（１）〜（３）のいずれかに記載の半導体装置。
（５）
前記半導体チップと前記他の半導体チップとは、前記半導体チップの外形の辺が、前記他の半導体チップの外形の辺に対して傾くように積層されている
（１）〜（４）のいずれかに記載の半導体装置。
（６）
前記接続端子領域は一方の方向に延在する多角形状であり、前記接続端子領域の短軸方向の幅が前記接続端子領域の長軸方向の端部側にかけて小さくなるように形成されている
（１）〜（５）のいずれかに記載の半導体装置。
（７）
前記半導体チップと前記他の半導体チップとは、前記半導体チップの外形の辺が、前記他の半導体チップの外形の辺に対して平行となるように積層されている
（１）〜（４）のいずれかに記載の半導体装置。
（８）
所望の回路を有する半導体基板と、前記半導体基板に設けられた貫通孔に導電材料が埋め込まれた複数の接続端子を有し、前記半導体基板に配置された接続端子領域とを含み、
前記接続端子領域は、所定方向に延在して形成され、その長辺が前記半導体基板の所定の辺に対して０度よりも大きく９０度よりも小さい角度で傾くように配置された半導体チップを有する半導体装置
を備える電子機器。
【符号の説明】
【００８９】
１，１０，２０，３０，４０・・・半導体装置、２，１１，２１，３１，４３・・・第１半導体チップ、３，７，１２，３２・・・半導体基板、４，８，１３，２３，２７，３３，４１・・・接続端子領域、５，９，１４，２４，２８，３４，４２・・・接続端子、６，２５・・・第２半導体チップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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