(57)【要約】【課題】電磁シールドを半導体パッケージの表面に形成する際に、半導体パッケージの外縁にシールド材料のバリが発生することを抑制し、かつ、半導体パッケージの裏面の端子間のショートを抑制することができる半導体装置およびその製造方法を提供する。【解決手段】本実施形態による半導体装置は、基板を備える。半導体チップは、基板の第１の面上に配置されている。封止材は、半導体チップを被覆する。導電膜は、封止材の表面および側面を被覆する。半導体装置の基板側の外縁に、段差、テーパーまたは溝が設けられている。【選択図】図２
2015115552.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の第１の面上に配置された半導体チップと、
前記半導体チップを被覆する封止材と、
前記封止材の表面および側面を被覆する導電膜とを備えた半導体装置であって、
前記半導体装置の前記基板側の外縁に、段差、テーパーまたは溝が設けられていることを特徴とする半導体装置。
【請求項２】
前記基板の外縁が前記封止材の外縁よりも内側にあり、前記段差は、前記基板と前記封止材とによって形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記基板は前記第２の面を被覆する絶縁膜を含み、
前記第２の面の外縁において前記絶縁膜が除去されており、前記段差は、前記絶縁膜と前記基板とによって形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記基板は前記第２の面を被覆する絶縁膜を含み、
前記絶縁膜は、前記基板の前記第２の面の外縁に沿って環状の溝を有することを特徴とする請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記導電膜は、前記封止材の上面から側面に連続して設けられており、前記段差、前記テーパーまたは前記溝において途切れていることを特徴とする請求項１から請求項４のいずれか一項に記載の半導体装置。
【請求項６】
基板の第１の面上に配置された半導体チップを封止材で被覆することによって前記基板上に複数の半導体パッケージを形成し、
第１の幅を有する第１のブレードを用いて前記基板の前記第１の面とは反対側の第２の面から前記基板に第１の深さまで切込みを入れ、
前記第１の幅よりも狭い第２の幅を有する第２のブレードを用いて前記切込みに沿って前記封止材を切断することによって前記半導体パッケージを個片化することを具備した半導体装置の製造方法。
【請求項７】
前記半導体パッケージの個片化後、
前記第２の面をキャリアに向けた状態で複数の前記半導体パッケージを該キャリアに搭載し、
前記半導体パッケージの前記封止材の上面および側面に導電膜を形成することをさらに具備したことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記切込みは、先細り形状を有する前記第１のブレードを用いて形成されることを特徴とする請求項６または請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置から発生するＥＭＩ(Electro Magnetic Interference)を抑制するために、半導体パッケージの表面に電磁シールドを形成することがある。半導体パッケージに電磁シールドを形成する際には、半導体パッケージは、その裏面（基板側の面）を搬送キャリア側に向けて搬送キャリ上に搭載される。電磁シールドの材料が半導体パッケージの表面に形成されるとき、電磁シールドの材料は、隣接する複数の半導体パッケージ間の搬送キャリアの表面にも形成される。従って、電磁シールドは、半導体パッケージの表面および搬送キャリアの表面に連続膜として形成される。このような場合、電磁シールドの形成後、半導体パッケージを搬送キャリアから引き離すときに、電磁シールド材料のバリが半導体パッケージの外縁に発生する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−３９１０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
電磁シールドを半導体パッケージの表面に形成する際に、半導体パッケージの外縁にシールド材料のバリが発生することを抑制することができる半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本実施形態による半導体装置は、基板を備える。半導体チップは、基板の第１の面上に配置されている。封止材は、半導体チップを被覆する。導電膜は、封止材の表面および側面を被覆する。半導体装置の基板側の外縁に、段差、テーパーまたは溝が設けられている。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態による複数の半導体装置１０が搬送キャリア１上に搭載されている状態を示す図。
【図２】半導体装置１０の表面に電磁シールド４０が形成された状態を示す断面図。
【図３】第１の実施形態による半導体装置１０の製造方法を示す断面図。
【図４】図３に続く、半導体装置１０の製造方法を示す断面図。
【図５】図４に続く、半導体装置１０の製造方法を示す断面図。
【図６】半導体パッケージのダイシング工程を示す図。
【図７】電磁シールド４０の形成後の半導体装置１０を示す図。
【図８】第１の実施形態の変形例１による半導体装置１０および搬送キャリア１の構成の一例を示す断面図。
【図９】第１の実施形態の変形例２による半導体装置１０および搬送キャリア１の構成の一例を示す断面図。
【図１０】第２の実施形態に従った半導体装置１１の表面に電磁シールド４０が形成された状態を示す図。
【図１１】第２の実施形態による半導体装置１１の断面図および裏面図。
【図１２】第３の実施形態による半導体装置１２の断面図および裏面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、基板の上下方向は、半導体チップが設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。
【０００８】
（第１の実施形態）
図１（Ａ）および図１（Ｂ）は、第１の実施形態による複数の半導体装置１０が搬送キャリア１上に搭載されている状態を示す図である。半導体装置１０（以下、半導体パッケージともいう）は、搬送キャリア１に搭載された状態でスパッタ装置に搬入される。スパッタ装置において、電磁シールドの材料が半導体装置１０の表面に形成される。半導体装置１０は、例えば、ＮＡＮＤ型メモリでよいが、特に限定しない。電磁シールドの形成方法は、スパッタ法の他、めっき法、蒸着法、イオンプレーティング法等でもよい。
【０００９】
図２（Ａ）は、搬送キャリア１上に搭載された状態における、半導体装置１０の表面に電磁シールド４０が形成された状態を示す断面図である。図２（Ｂ）は、図２（Ａ）の破線枠Ｃの部分の拡大図である。
【００１０】
搬送キャリア１上に搭載された半導体装置１０は、基板２０と、封止材３０と、電磁シールド４０とを備えている。基板２０は、例えば、ＰＷＢ（Printed Wiring Board）等の基板でよい。基板２０は、コア材２１と、ソルダーレジスト２２、２３と、端子２５と、図示しない配線とを備えている。コア材２１は、例えば、ガラス、樹脂、テフロン（登録商標）、セラミック等の材料を用いて形成されている。ソルダーレジスト２２は、コア材２１の上面（第１の面）と配線とを被覆し、ソルダーレジスト２３は、コア材２１の裏面（第１の面とは反対側の第２の面）を被覆している。端子２５は、コア材２１の裏面に設けられている。尚、ソルダーレジスト２３は、コア材２１の裏面のうち端子２５以外の領域に設けられている。
【００１１】
封止材３０は、例えば、モールド用樹脂等を用いて形成されている。封止材３０は、基板２０の上面（第１の面）に配置された単数または複数の半導体チップ（図２では図示せず）を被覆し保護している。
【００１２】
導電膜としての電磁シールド４０は、封止材３０の表面および側面を被覆している。電磁シールド４０は、例えば、Ｃｕ、Ｎｉ、Ｔｉ、Ａｕ、Ａｇ、Ｐｄ、Ｐｔ、Ｆｅ、Ｃｒ、ＳＵＳ等の金属材料を用いて形成される。また、電磁シールド４０は、例えば、上記金属材料のいずれか複数の材料を用いた合金、あるいは、上記金属材料のいずれか複数の材料を用いた積層膜でもよい。
【００１３】
電磁シールド４０は、半導体装置１０のパッケージ側面（基板２０の側面）に設けられた接地電極５０に電気的に接続されている。電磁シールド４０は、半導体装置１０のパッケージ内部で発生する電磁波がパッケージ外部へ漏出することを抑制するために設けられている。即ち、電磁シールド４０は、半導体装置１０の周囲に与えるＥＭＩを抑制するために設けられている。尚、接地電極５０は、いずれかの端子２５（接地端子）を介して外部のグランドに電気的に接続される。
【００１４】
本実施形態による半導体装置１０は、基板２０および封止材３０を有する半導体パッケージの基板２０側の外縁に、段差ＳＴが設けられている。より詳細には、図２（Ｂ）に示すように、基板２０の外縁Ｅ２０が封止材３０の外縁Ｅ３０よりも内側にある。これにより、段差ＳＴは、基板２０の側面と封止材３０の側面とによって形成されている。
【００１５】
このように、段差ＳＴが半導体パッケージの基板２０側の外縁に設けられていることによって、半導体装置１０が搬送キャリア１に搭載された際に、図２（Ａ）に示すように、半導体装置１０の段差ＳＴと搬送キャリア１の表面とが横方向に開口する溝ＴＲを形成する。これにより、電磁シールド４０の材料をスパッタする際に、電磁シールド４０の材料が溝ＴＲ内に入り込むことを抑制することができる。
【００１６】
勿論、電磁シールド４０の材料は、裏面側へ或る程度周り込むため、溝ＴＲ内にも幾分進入する。従って、溝ＴＲは、電磁シールド４０の材料が溝ＴＲ内に進入することを完全には防ぐことはできない。しかし、基板２０と搬送キャリア１との間に形成される電磁シールド４０の連続膜は、ほとんど無いか、あるいは、非常に薄い。このため、電磁シールド４０の形成後、半導体装置１０を搬送キャリア１から取り上げるとき、電磁シールド４０のバリは発生しないか、あるいは、非常に小さい。
【００１７】
また、溝ＳＴの深さを深くすることによって、電磁シールド４０の材料が、溝ＳＴ内へ入り込むことを抑制することができる。溝ＳＴの深さは、基板２０のサイズを小さくし、あるいは、封止材３０のサイズを大きくすることによって実現できる。
【００１８】
このように、本実施形態による半導体装置１０は、半導体パッケージの基板２０側の外縁に段差ＳＴを設けることによって、電磁シールド４０の形成時に基板２０の側面に電磁シールド４０の連続膜が形成されることを抑制することができる。これにより、半導体装置１０を搬送キャリアから取り上げたときに、半導体装置１０の外縁にバリが発生することを抑制することができる。
【００１９】
また、基板２０の歪みまたは搬送キャリアの歪みによって、基板２０の裏面と搬送キャリア１の表面との間に隙間が存在しても、段差ＳＴは、基板２０と搬送キャリア１との間へ電磁シールド４０の材料が入り込むことを抑制することができる。従って、本実施形態によれば、端子２５同士が電磁シールド４０の材料によってショートすることを抑制することができる。
【００２０】
尚、搬送キャリアに半導体パッケージの中心部を支持する突出部を設けることによって、段差ＳＴおよび溝ＴＲを形成することも考えられる。しかし、搬送キャリアに突出部を設けることは、コスト高になる。また、基板１０と同じかそれ以下の高さの突出部を搬送キャリアに設けることは困難である。さらに、突出部に半導体パッケージを正確に位置づけることも困難である。従って、搬送キャリアに突出部を設けることによって段差ＳＴおよび溝ＴＲを形成することに比べ、本実施形態による半導体装置１０の段差ＳＴは、以下のように比較的容易に形成可能である。
【００２１】
図３〜図７は、第１の実施形態による半導体装置１０の製造方法を示す断面図である。図３〜図５は、封止材３０による樹脂封止までの工程を示す。図６は、半導体パッケージのダイシング工程を示す。図７は、電磁シールド４０の形成後の半導体装置１０を示す。尚、図３〜図５に示す工程では、基板２０または半導体パッケージはまだ個片化されていない。従って、基板２０または複数の半導体パッケージは繋がった状態である。図示しないが、例えば、複数の半導体パッケージは、マトリクス状に二次元配置されるように基板２０上に形成される。
【００２２】
まず、図３に示すように、基板２０上に半導体チップ６０を搭載する。このとき、半導体チップ６０は、ダイアタッチ材料７０によって基板２０上に接着される。ダイアタッチ材料７０は、シート状またはペースト状のいずれでもよい。ダイアタッチ材料７０がダイシングテープ付きのダイアタッチフィルムの場合、ダイシングテープを半導体ウェハに貼り付けた後、半導体ウェハのダイシングを行う。個片化された半導体チップ６０をダイシングテープから取り外すと、ダイアタッチフィルムが半導体チップ６０の裏面に残る。ダイアタッチフィルムを有する半導体チップ６０を基板２０上に搭載する。複数の半導体チップ６０を積層する場合、半導体チップ６０上に他の半導体チップ６０を順次搭載すればよい。
【００２３】
一方、ダイアタッチ材料７０としてダイアタッチペーストを用いる場合、基板２０上にダイアタッチペーストを塗布し、その上に半導体チップ６０を搭載すればよい。複数の半導体チップ６０を積層する場合、基板２０上に半導体チップ６０を搭載した後、その半導体チップ６０上にダイアタッチペーストをさらに塗布し、他の半導体チップ６０を搭載する。これにより、図３に示す構造が得られる。
【００２４】
次に、基板２０と半導体チップ６０との接着、並びに、半導体チップ６０同士の接着を確実にするために、基板２０および半導体チップ６０を熱処理する。次に、半導体チップ６０をプラズマ洗浄し、半導体チップ６０のパッド表面を洗浄する。プラズマ処理はＡｒ、Ｏ２、Ｈ２またはＡｒ＋Ｈ２等を用いて実行される。
【００２５】
次に、図４に示すように、半導体チップ６０のパッドと基板２０のパッドとの間をワイヤ８０でボンディングする。ワイヤ８０は、例えば、Ａｕ、ＡｇまたはＣｕ等を用いて形成されている。さらに、ワイヤ８０は、ＰｄをコーティングしたＣｕであってもよい。
【００２６】
次に、プラズマ洗浄を実行した後、図５に示すように、半導体チップ６０およびワイヤ８０を樹脂で封止する。樹脂封止方法は、例えば、トランスファーモールド法、圧縮成形法、シートモールド法、インジェクションモールド法等でよい。
【００２７】
次に、図６（Ａ）および図６（Ｂ）に示すように、パッケージダイシングを行う。パッケージダイシングでは、図５に示す半導体パッケージ１０をブレードＢＬ１およびＢＬ２を用いて個片化する。
【００２８】
パッケージダイシングでは、まず、図６（Ａ）に示すように、第１の幅Ｗ１を有する第１のブレードＢＬ１を用いて基板２０の裏面（半導体チップ６０の搭載面と反対側の面）から切込みを入れる（部分カット）。このとき、切込みの深さＤ１（図６（Ｂ）参照）は、基板２０と略等しい深さでよい。即ち、第１のブレードＢＬ１は、基板２０と樹脂材３０との界面まで切込みを入れ、基板２０を切断してもよい。基板２０は切断されても樹脂材３０は繋がっているので、半導体パッケージ同士は繋がったままである。このように、第１のブレードＢＬ１を用いて、マトリクス状に二次元配置された複数の半導体パッケージ間に、第１の幅Ｗ１および深さＤ１を有する溝が形成される。
【００２９】
尚、電磁シールド４０の材料がトレンチＴＲに入り込むことを抑制することができる限りにおいて、深さＤ１は、基板２０の厚みよりも小さくてもよい。逆に、深さＤ１は、基板２０の厚みよりも大きくてよい場合もあるが、電磁シールド４０の材料がトレンチＴＲに入り込むことを抑制するためには、深さＤ１が深過ぎることは好ましくない。
【００３０】
次に、図６（Ｂ）に示すように、第２のブレードＢＬ２を用いて上記切込みに沿って封止材３０を切断する（フルカット）。即ち、第２のブレードＢＬ２は、第１のブレードＢＬ１によって形成された溝に沿って半導体パッケージ１０間の樹脂材３０を切断する。これにより、複数の半導体パッケージ１０が個片化される。このとき、第２のブレードＢＬ２は、第１の幅Ｗ１よりも狭い第２の幅Ｗ２を有する。第２のブレードＢＬ２は、第１のブレードＢＬ１によって形成された切込みの略中心部の樹脂材３０を切断していく。これにより、個片化された半導体パッケージの基板２０側の外縁に段差ＳＴが形成される。即ち、図６（Ａ）および図６（Ｂ）に示すように、幅の異なる複数のブレードＢＬ１、ＢＬ２を用いて、半導体パッケージ１０をダイシングすることによって、段差ＳＴが基板２０の裏面の外縁に形成される。尚、図６（Ａ）および図６（Ｂ）では図示していないが、ダイシングにより、基板２０のダイシングラインに形成された接地端子５０（図２（Ａ）参照）が露出される。接地端子５０は、次に説明する電磁シールド４０に電気的に接続される。
【００３１】
次に、電磁シールド４０を半導体パッケージ１０の表面に形成するために、図１に示すように、半導体パッケージ１０を搬送キャリア１に搭載する。半導体パッケージ１０は、基板２０側の面（基板２０の裏面）を搬送キャリア１に向けて搭載される。
【００３２】
次に、図２に示すように、半導体パッケージ１０の封止材３０の上面および側面に電磁シールド４０を形成する。このとき、電磁シールド４０は、スパッタ法、めっき法、蒸着法、イオンプレーティング法等を用いて半導体パッケージ１０の上面および側面を被覆する。
【００３３】
電磁シールド４０の一例としては、例えば、Ｃｕ膜およびＳＵＳ膜の積層膜が考えられる。ＳＵＳ膜は、Ｃｕが腐食することを抑制するための保護膜である。Ｃｕ膜の厚みは、例えば、０．１μｍ〜２０μｍであることが好ましい。Ｃｕ膜の厚みが０．１μｍ未満の場合、電磁シールドの効果が弱くなる。Ｃｕ膜の厚みが２０μｍを超える場合、Ｃｕ膜が剥がれるという問題が発生する。ＳＵＳ層の膜厚は、例えば、０．０１μｍ〜５μｍであることが好ましい。ＳＵＳ層の膜厚が０．０１μｍ未満の場合、保護層としての効果が弱くなる。ＳＵＳ層の膜厚が５μｍ以上の場合、やなりＳＵＳ膜が剥がれるという問題が発生する。また、ＳＵＳ材料が大量に必要となるので、コストが高くなる。尚、保護層は、ＳＵＳ等の金属膜に限らず、樹脂、セラミック、金属酸化膜、金属窒化膜等であってもよい。
【００３４】
電磁ノイズは、半導体パッケージの表面から多く発生する。従って、樹脂材３０の上面に設けられた電磁シールド４０の厚みは、封止材３０の側面に設けられた電磁シールド４０の厚みよりも厚いことが好ましい。樹脂材３０の上面に設けられた電磁シールド４０を厚くすることによって、ＥＭＩを効果的に抑制することができる。
【００３５】
その後、半導体パッケージ１０を搬送キャリア１から取り出すことによって、図７に示す半導体装置１０が完成する。
【００３６】
本実施形態によれば、段差ＳＴが半導体パッケージ１０の基板２０側の外縁に設けられている。これにより、電磁シールド４０の材料をスパッタする際に、半導体装置１０の段差ＳＴと搬送キャリア１の表面とが溝ＴＲを形成し、溝ＴＲが電磁シールド４０の材料が基板２０の側面へ向かって入り込むことを抑制する。その結果、電磁シールド４０の形成後、半導体パッケージ１０を搬送キャリア１から取り上げるとき、電磁シールド４０のバリは発生しないか、あるいは、非常に小さい。
【００３７】
本実施形態による半導体パッケージ１０は、幅の異なる２つのダイシングブレードがあれば形成可能であり、ダイシング工程の変更だけで実現可能である。従って、本実施形態による半導体パッケージ１０は、特殊な形状をした搬送キャリアまたはトレイの作成を必要とせず、容易かつ安価に製造可能である。
【００３８】
（変形例１）
図８は、第１の実施形態の変形例１による半導体装置１０および搬送キャリア１の構成の一例を示す断面図である。変形例１の基板２０の側面は、基板２０のチップ搭載面（第１の面）の面積が基板２０の裏面（第２の面）の面積よりも広くなるようにテーパーＴＰを有する。このように、基板２０の側面が順テーパーＴＰの形状であっても、電磁シールド４０の材料が基板２０の側面に形成され難くなる。従って、変形例１による半導体装置１０も、第１の実施形態と同様の効果を得ることができる。
【００３９】
基板２０の側面を順テーパーＴＰの形状にするためには、図６（Ａ）を参照して説明した第１のブレードＢＬ１の刃先を先細り形状にすればよい。これにより、第１のブレードＢＬ１が基板２０をダイシングした後、基板２０の側面が図８に示すように順テーパー形状になる。
【００４０】
変形例１のその他の構成および製造方法は、第１の実施形態の対応する構成および製造方法と同様でよい。これにより、変形例１は、第１の実施形態と同様の効果を得ることができる。
【００４１】
（変形例２）
図９は、第１の実施形態の変形例２による半導体装置１０および搬送キャリア１の構成の一例を示す断面図である。変形例２の基板２０の側面は、基板２０の裏面（第２の面）の面積がチップ搭載面（第１の面）の面積よりも広くなるようにテーパーＴＰｒを有する。このように、基板２０の側面が逆テーパーＴＰｒの形状であっても、電磁シールド４０の材料が基板２０の側面に形成され難い。従って、変形例２による半導体装置１０も、第１の実施形態と同様の効果を得ることができる。
【００４２】
基板２０の側面を逆テーパーＴＰｒの形状にするためには、図６（Ａ）を参照して説明した工程の際に、第１のブレードＢＬ１を斜めに傾斜させればよい。あるいは、図６（Ｂ）を参照して説明した工程の後、他のブレードを用いて、基板２０の側面を横方向から削ればよい。これにより、基板２０の側面が図９に示すように順テーパー形状になる。
【００４３】
変形例２のその他の構成および製造方法は、第１の実施形態の対応する構成および製造方法と同様でよい。これにより、変形例２は、第１の実施形態と同様の効果を得ることができる。
【００４４】
（第２の実施形態）
図１０（Ａ）は、第２の実施形態に従った半導体装置１１の表面に電磁シールド４０が形成された状態を示す図である。図１０（Ｂ）は、図１０（Ａ）の破線枠Ｃ１０の部分の拡大図である。第２の実施形態による半導体装置１１では、基板２０の裏面（第２の面）の外縁においてソルダーレジスト２３が除去されている。これにより、段差ＳＴは、ソルダーレジスト２３と基板２０とによって形成されている。即ち、コア材２１およびソルダーレジスト２２は、封止材３０の外縁まで達しており、ソルダーレジスト２１の外縁がコア材２１の外縁の内側にある。第２の実施形態のその他の構成は、第１の実施形態の対応する構成と同様でよい。
【００４５】
図１１（Ａ）および図１１（Ｂ）は、第２の実施形態による半導体装置１１の断面図および裏面図である。図１１（Ａ）は、図１１（Ｂ）のＡ−Ａ線に沿った断面図である。尚、樹脂材３０内の半導体チップの図示は省略されている。
【００４６】
図１１（Ａ）および図１１（Ｂ）に示すように、第２の実施形態による半導体装置１１は、半導体パッケージの基板２０の裏面の外周において、段差ＳＴが設けられている。段差ＳＴは、コア材２１とソルダーレジスト２３との間に設けられている。従って、半導体装置１１は、図１０（Ｂ）に示すように、半導体パッケージと搬送キャリア１との間の溝ＴＲが非常に狭くなる。よって、電磁シールド４０の形成時に、電磁シールド４０の材料が溝ＴＲ内に入り込むことをさらに抑制することができ、ソルダーレジスト２３の側面に電磁シールド４０の連続膜が形成されることをさらに抑制することができる。その結果、半導体装置１０を搬送キャリアから取り上げたときに、半導体装置１０の外縁にバリが発生することをより効果的に抑制することができる。さらに、第２の実施形態による半導体装置１１は、第１の実施形態と同様の効果を得ることができる。
【００４７】
半導体装置１１は、基板２０の裏面のソルダーレジスト２３を加工すれば足りる。例えば、図１１（Ｂ）に示す端子２５の領域において、ソルダーレジスト２３は、リソグラフィを用いて除去される。このとき、半導体パッケージの外縁のソルダーレジスト２３も同時に除去すればよい。また、ソルダーレジスト２３を印刷法により形成する場合、半導体パッケージの外縁にソルダーレジスト２３を塗布しなければよい。即ち、第２の実施形態の段差ＳＴは、複数のダイシングブレードを用いることなく、ソルダーレジスト２３形成時のリソグラフィ技術または印刷法を用いて形成可能である。よって、第２の実施形態による半導体装置１１は、さらに容易にかつ安価に製造することができる。
【００４８】
尚、第２の実施形態による段差ＳＴは、第１の実施形態と同様にダイシング工程で形成してもよい。例えば、図６（Ａ）に示す第１のブレードＢＬ１による部分カットの深さＤ１をソルダーレジスト２３の厚みと略等しい深さにすればよい。これにより、コア材２１およびソルダーレジスト２２を維持したまま、第１のブレードＢＬ１はソルダーレジスト２３をカットすることができる。このように深さＤ１を浅くすれば、ダイシング工程で第２の実施形態による段差ＳＴを形成することができる。
【００４９】
（第３の実施形態）
図１２（Ａ）および図１２（Ｂ）は、第３の実施形態による半導体装置１２の断面図および裏面図である。尚、図１２（Ａ）は、図１２（Ｂ）のＡ−Ａ線に沿った断面図である。図１２（Ａ）および図１２（Ｂ）に示すように、第３の実施形態による半導体装置１２は、半導体パッケージの基板２０の裏面の外周に沿って環状の溝９０を有する。溝９０は、ソルダーレジスト２３をリソグラフィによって加工することにより形成されている。
【００５０】
溝９０は、基板２０の端から１０μｍ〜５００μｍの位置に設けられることが好ましい。例えば、溝９０の位置が基板２０の端から１０μｍ未満の場合、リソグラフィを用いて溝９０を精度よく形成することが困難になる。一方、溝９０の位置が基板２０の端から５００μｍを超えると、溝９０が端子２５に重複してしまう。
【００５１】
基板２０の裏面に溝９０が設けられていることによって、電磁シールド４０の形成時に、電磁シールド４０の材料が裏面に回り込むことを抑制することができる。例えば、基板２０または搬送キャリア１が歪んでいる場合、基板２０の裏面と搬送キャリア１の表面との間には隙間ができる。この隙間に入り込む電磁シールド４０の材料は、溝９０の空間に滞留する。従って、電磁シールド４０の材料は、溝９０の空間に捕捉され、端子２５までほとんど到達しない。これにより、互いに隣接する端子２５が電気的にショートすることを抑制できる。
【００５２】
一方、電磁シールド４０は、樹脂材３０の上面および側面を被覆し、基板２０の裏面を溝９０の手前まで被覆している。従って、電磁シールド４０は、ＥＭＩをより効果的に抑制し、かつ、ソルダーレジスト２３とコア材２１との密着性を向上させることができる。
【００５３】
尚、半導体チップ６０および封止材３０の形態は、特に限定しない。図示しないが、例えば、半導体チップ６０は、金属バンプを有する形態であってもよい。この場合、半導体ウェハのダイシング後、個片化された半導体チップ６０を基板２０上にフリップチップ実装する。次に、半導体チップ６０と基板２０間に樹脂を塗布する。次に、半導体チップを封止材３０で被覆する。その後の工程は、上記実施形態と同様でよい。これにより、金属バンプを有する半導体チップ６０であっても、上記実施形態の効果を得ることができる。
【００５４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５５】
１…搬送キャリア、１０…半導体装置、２０…基板、２１…コア材、２２、２３…ソルダーレジスト、２５…端子、３０…封止材、４０…電磁シールド、ＳＴ…段差、ＴＲ…溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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