(57)【要約】      （修正有）【課題】性能を向上させるメモリ素子を有する半導体装置を提供する。【解決手段】半導体基板ＳＢ上にメモリ素子用のゲート絶縁膜である絶縁膜ＭＺが形成され、絶縁膜ＭＺ上にメモリ素子用のゲート電極ＭＧが形成されている。絶縁膜ＭＺは、第１絶縁膜ＡＯＸ１と、その上の第２絶縁膜ＨＳＯと、その上の第３絶縁膜ＡＯＸ２とを有しており、第２絶縁膜ＨＳＯは、電荷蓄積機能を有する高誘電率絶縁膜であり、ハフニウムとシリコンと酸素とを含有している。第１絶縁膜ＡＯＸ１および第３絶縁膜ＡＯＸ２のそれぞれのバンドギャップは、第２絶縁膜ＨＳＯのバンドギャップよりも大きい。【選択図】図２
2015053474.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された、メモリ素子用のゲート絶縁膜と、
前記ゲート絶縁膜上に形成された、前記メモリ素子用のゲート電極と、
を有し、
前記ゲート絶縁膜は、第１絶縁膜と、前記第１絶縁膜上の第２絶縁膜と、前記第２絶縁膜上の第３絶縁膜とを有し、
前記第２絶縁膜は、電荷蓄積機能を有する高誘電率絶縁膜であり、ハフニウムとシリコンと酸素とを含有し、
前記第１絶縁膜および前記第３絶縁膜のそれぞれのバンドギャップは、前記第２絶縁膜のバンドギャップよりも大きい、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第２絶縁膜におけるハフニウムとシリコンの原子比をｘ：ｙとしたときに、０．７７≦ｘ／（ｘ＋ｙ）≦０．９１が成り立つ、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１絶縁膜と前記第３絶縁膜とは、それぞれ高誘電率膜である、半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第１絶縁膜と前記第３絶縁膜は、それぞれ酸化アルミニウム膜である、半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記ゲート絶縁膜と前記半導体基板との界面に形成された、酸化シリコンまたは酸窒化シリコンからなる界面層を更に有する、半導体装置。
【請求項６】
請求項２記載の半導体装置において、
前記第２絶縁膜は、ハフニウムシリケート膜である、半導体装置。
【請求項７】
請求項２記載の半導体装置において、
前記半導体基板に形成された、前記メモリ素子用のソースまたはドレイン用の半導体領域を有する、半導体装置。
【請求項８】
メモリ素子を有する半導体装置の製造方法であって、
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板上に、前記メモリ素子のゲート絶縁膜用の積層膜であって、第１絶縁膜と、前記第１絶縁膜上の第２絶縁膜と、前記第２絶縁膜上の第３絶縁膜との前記積層膜を形成する工程、
（ｃ）前記積層膜上に、前記メモリ素子用のゲート電極を形成する工程、
を有し、
前記第２絶縁膜は、電荷蓄積機能を有する高誘電率絶縁膜であり、ハフニウムとシリコンと酸素とを含有し、
前記第１絶縁膜および前記第３絶縁膜のそれぞれのバンドギャップは、前記第２絶縁膜のバンドギャップよりも大きい、半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記第２絶縁膜におけるハフニウムとシリコンの原子比をｘ：ｙとしたときに、０．７７≦ｘ／（ｘ＋ｙ）≦０．９１が成り立つ、半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記第１絶縁膜と前記第３絶縁膜とは、それぞれ高誘電率膜である、半導体装置の製造方法。
【請求項１１】
請求項９記載の半導体装置の製造方法において、
前記第１絶縁膜と前記第３絶縁膜は、それぞれ酸化アルミニウム膜である、半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記（ａ）工程後で、前記（ｂ）工程前に、
（ｂ１）前記半導体基板上に、酸化シリコンまたは酸窒化シリコンからなる絶縁層を形成する工程、
を更に有し、
前記（ｂ）工程では、前記絶縁層上に前記積層膜が形成される、半導体装置の製造方法。
【請求項１３】
請求項９記載の半導体装置の製造方法において、
前記第２絶縁膜は、ハフニウムシリケート膜である、半導体装置の製造方法。
【請求項１４】
請求項９記載の半導体装置の製造方法において、
前記（ｂ）工程において、
前記第２絶縁膜を形成した後でかつ前記第３絶縁膜を形成する前に、あるいは、前記第３絶縁膜を形成した後に、熱処理を行う、半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記熱処理により、前記第２絶縁膜が結晶化される、半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記熱処理の熱処理温度は、８００℃以上である、半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
前記熱処理の熱処理温度は、１０５０℃以下である、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、メモリ素子を有する半導体装置およびその製造方法に好適に利用できるものである。
【背景技術】
【０００２】
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置は、ＭＩＳＦＥＴのゲート電極の下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などがあげられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のしきい値をシフトさせ記憶素子として動作させる。電荷蓄積領域として窒化シリコン膜などのトラップ性絶縁膜を用いた場合は、電荷蓄積領域として導電性の浮遊ゲート膜を用いた場合と比べ、離散的に電荷を蓄積するためにデータ保持の信頼性に優れ、また、データ保持の信頼性に優れているために窒化シリコン膜の上下の酸化膜を薄膜化でき、書込み・消去動作の低電圧化が可能である、等の利点を有する。
【０００３】
特開２００８−２４４１６３号公報（特許文献１）には、チャネル領域上に、酸窒化シリコン膜から構成されるトンネル絶縁膜１０２と、ハフニウム酸窒化膜から構成される電荷蓄積層１０３と、アルミナ膜から構成されるブロック絶縁膜１０４とが順に配置され、ブロック絶縁膜１０４上に制御ゲート電極１０５が配置された、不揮発性メモリのメモリセルに関する技術が記載されている。
【０００４】
特開２００４−３３６０４４号公報（特許文献２）には、図２などに、チャネル領域上にゲート積層物を設け、このゲート積層物を、シリコン酸化膜からなるトンネリング酸化膜４２と、ＨｆＯ２などからなる第１トラップ物質膜４４と、アルミニウム酸化物から構成される第１絶縁膜４６と、ゲート電極４８とを順次積層して形成する技術が記載されている。また、図３などに、トンネリング酸化膜４２と第１トラップ物質膜４４との間に、アルミニウム酸化膜である第１酸化膜５０を設け、第１トラップ物質膜４４と第１絶縁膜４６との間に、アルミニウム酸化膜である第２酸化膜５２を設け、第１絶縁膜４６はＨｆＯ２などにより形成する技術が記載されている。
【０００５】
特開２０１０−１０５６６号公報（特許文献３）には、図６などに、シリコン基板２３上に、シリコン酸化膜２５と酸化アルミニウム膜２７とＬａＨｆＯ膜２８と酸化アルミニウム膜２９と、ゲート電極用のｐｏｌｙ−Ｓｉ膜３０とを順に形成してから、これらの積層膜をリソグラフィ技術およびＲＩＥ技術を用いて加工することで、ゲート電極を形成する技術が記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２４４１６３号公報
【特許文献２】特開２００４−３３６０４４号公報
【特許文献３】特開２０１０−１０５６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
メモリ素子を有する半導体装置においても、できるだけ性能を向上させることが望まれる。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態によれば、半導体装置は、メモリ素子を含み、前記メモリ素子用のゲート絶縁膜は、第１絶縁膜と、前記第１絶縁膜上の第２絶縁膜と、前記第２絶縁膜上の第３絶縁膜とを有している。前記第２絶縁膜は、電荷蓄積機能を有する高誘電率絶縁膜であり、ハフニウムとシリコンと酸素とを含有している。前記第１絶縁膜および前記第３絶縁膜のそれぞれのバンドギャップは、前記第２絶縁膜のバンドギャップよりも大きい。
【００１０】
また、一実施の形態によれば、メモリ素子を含む半導体装置の製造方法は、半導体基板上に前記メモリ素子のゲート絶縁膜用の積層膜を形成する工程と、前記積層膜上に前記メモリ素子用のゲート電極を形成する工程とを有している。前記積層膜は、第１絶縁膜と、前記第１絶縁膜上の第２絶縁膜と、前記第２絶縁膜上の第３絶縁膜との積層膜である。前記第２絶縁膜は、電荷蓄積機能を有する高誘電率絶縁膜であり、ハフニウムとシリコンと酸素とを含有している。前記第１絶縁膜および前記第３絶縁膜のそれぞれのバンドギャップは、前記第２絶縁膜のバンドギャップよりも大きい。
【発明の効果】
【００１１】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】一実施の形態の半導体装置の要部断面図である。
【図２】図１の半導体装置の部分拡大断面図である。
【図３】一実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。
【図４】一実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。
【図５】一実施の形態の半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】ハフニウムシリケート膜におけるＨｆ濃度とトラップ電荷密度との相関を示すグラフである。
【図１８】Ｓｉ基板上に酸化アルミニウム膜とハフニウムシリケート膜と酸化アルミニウム膜とを積層した積層膜からなるゲート絶縁膜を形成し、そのゲート絶縁膜上にポリシリコンゲート電極を形成した場合の、断面ＴＥＭ写真を示す説明図である。
【図１９】Ｘ線回折の結果を示す説明図である。
【図２０】Ｘ線回折の結果を示す説明図である。
【図２１】他の実施の形態の半導体装置の要部断面図である。
【図２２】メモリセルの等価回路図である。
【図２３】「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。
【図２４】他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中の要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中の要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中の要部断面図である。
【図３２】図３１に続く半導体装置の製造工程中の要部断面図である。
【図３３】図３２に続く半導体装置の製造工程中の要部断面図である。
【図３４】図３３に続く半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００１３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１４】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１５】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１６】
（実施の形態１）
＜半導体装置の構造について＞
本実施の形態の半導体装置を図面を参照して説明する。図１は、本実施の形態の半導体装置の要部断面図である。図２は、図１の半導体装置の一部を拡大して示した部分拡大断面図である。
【００１７】
本実施の形態の半導体装置は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置である。図１には、不揮発性メモリを構成するメモリ素子（記憶素子）ＭＣが形成された領域であるメモリ素子形成領域の要部断面図が示されている。なお、図１は、メモリ素子ＭＣを構成するゲート電極ＭＧの延在方向（図１の紙面に垂直な方向）に垂直な断面が示されている。また、図２には、図１のうち、半導体基板ＳＢとゲート電極ＭＧとそれらの間の絶縁膜ＭＺ，ＯＸ１とが拡大して示されている。
【００１８】
メモリ素子ＭＣは、電荷蓄積部にトラップ性絶縁膜（電荷を蓄積可能な絶縁膜）を用いたものである。また、メモリ素子ＭＣは、ｎチャネル型のトランジスタ（すなわちｎチャネル型のＭＩＳＦＥＴ）であるとして説明するが、導電型を反対にして、ｐチャネル型のトランジスタ（すなわちｐチャネル型のＭＩＳＦＥＴ）とすることもできる。
【００１９】
図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢには、素子を分離するための素子分離領域（図示せず）が形成されており、この素子分離領域で分離（規定）された活性領域に、ｐ型ウエルＰＷが形成されている。ｐ型ウエルは、ｐ型不純物が導入されたｐ型の半導体領域である。ｐ型ウエルＰＷは、主としてメモリ素子形成領域の半導体基板ＳＢに形成されている。メモリ素子形成領域のｐ型ウエルＰＷには、図１に示されるようなメモリ素子ＭＣが形成されている。
【００２０】
以下、メモリ素子形成領域に形成されたメモリ素子ＭＣの構成を具体的に説明する。
【００２１】
図１に示されるように、メモリ素子ＭＣは、半導体基板ＳＢ上（すなわちｐ型ウエルＰＷ上）に形成された絶縁膜ＭＺと、絶縁膜ＭＺ上に形成されたゲート電極ＭＧと、ゲート電極ＭＧの側壁上に形成されたサイドウォールスペーサＳＷと、半導体基板ＳＢのｐ型ウエルＰＷ中に形成されたソースまたはドレイン用のｎ型の半導体領域（ＥＸ，ＳＤ）とを有している。すなわち、ｐ型ウエルＰＷの表面上には、電荷蓄積部を有するゲート絶縁膜として機能する絶縁膜ＭＺを介して、ゲート電極ＭＧが形成されている。
【００２２】
絶縁膜ＭＺは、半導体基板ＳＢ（ｐ型ウエルＰＷ）とゲート電極ＭＧとの間に介在しており、ゲート絶縁膜として機能する膜であるが、内部に電荷蓄積部を有する絶縁膜である。この絶縁膜ＭＺは、複数の絶縁膜を積層した積層絶縁膜である。具体的には、絶縁膜ＭＺは、酸化アルミニウム膜ＡＯＸ１（第１絶縁膜、ボトム絶縁膜）と、酸化アルミニウム膜ＡＯＸ１上に形成されたハフニウムシリケート膜ＨＳＯ（第２絶縁膜）と、ハフニウムシリケート膜ＨＳＯ上に形成された酸化アルミニウム膜ＡＯＸ２（第３絶縁膜、トップ絶縁膜）との積層膜からなる。酸化アルミニウム膜ＡＯＸ１とハフニウムシリケート膜ＨＳＯと酸化アルミニウム膜ＡＯＸ２とは、いずれも絶縁膜である。
【００２３】
酸化アルミニウム膜ＡＯＸ１とハフニウムシリケート膜ＨＳＯと酸化アルミニウム膜ＡＯＸ２との積層膜からなる絶縁膜ＭＺにおいて、酸化アルミニウム膜ＡＯＸ１は、ボトム絶縁膜とみなすことができ、酸化アルミニウム膜ＡＯＸ２は、トップ絶縁膜とみなすことができる。このため、絶縁膜ＭＺは、ボトム絶縁膜である酸化アルミニウム膜ＡＯＸ１とトップ絶縁膜である酸化アルミニウム膜ＡＯＸ２との間に、ハフニウムシリケート膜ＨＳＯが介在した構造を有している。
【００２４】
絶縁膜ＭＺは、半導体基板ＳＢ（ｐ型ウエルＰＷ）の表面（シリコン面）上に直接的に形成する（すなわち界面層ＯＸ１を省略する）こともできる。しかしながら、絶縁膜ＭＺと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間の界面、すなわち、酸化アルミニウム膜ＡＯＸ１と半導体基板ＳＢ（ｐ型ウエルＰＷ）との間の界面に、薄い酸化シリコン膜または酸窒化シリコン膜からなる絶縁性の界面層（絶縁層、絶縁膜）ＯＸ１を設ければ、より好ましい。すなわち、絶縁膜ＭＺと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間に、薄い酸化シリコン膜または酸窒化シリコン膜からなる界面層ＯＸ１が介在していれば、より好ましい。酸化シリコンまたは酸窒化シリコンからなる界面層ＯＸ１を設けることで、ゲート絶縁膜と半導体基板（のシリコン面）との界面をＳｉＯ２／ＳｉまたはＳｉＯＮ／Ｓｉ構造にし、この界面におけるトラップ準位などの欠陥数を減らして、駆動能力や信頼性を向上させることができる。
【００２５】
なお、図面を見やすくするために、図１では、酸化アルミニウム膜ＡＯＸ１とハフニウムシリケート膜ＨＳＯと酸化アルミニウム膜ＡＯＸ２との積層膜からなる絶縁膜ＭＺを、単に絶縁膜ＭＺとして図示している。実際には、図２の拡大図に示されるように、絶縁膜ＭＺは、酸化アルミニウム膜ＡＯＸ１とハフニウムシリケート膜ＨＳＯと酸化アルミニウム膜ＡＯＸ２との積層膜からなる。
【００２６】
絶縁膜ＭＺのうち、ハフニウムシリケート膜ＨＳＯは、電荷蓄積機能を有する絶縁膜である。すなわち、絶縁膜ＭＺのうち、ハフニウムシリケート膜ＨＳＯは、電荷を蓄積するための絶縁膜であり、電荷蓄積層（電荷蓄積部）として機能する。つまり、ハフニウムシリケート膜ＨＳＯは、絶縁膜ＭＺ中に形成されたトラップ性絶縁膜である。このように、本実施の形態においては、トラップ準位を有する絶縁膜（電荷蓄積層）として、ハフニウムシリケート膜ＨＳＯを採用している。このため、絶縁膜ＭＺは、その内部に電荷蓄積部（ここではハフニウムシリケート膜ＨＳＯ）を有する絶縁膜とみなすことができる。
【００２７】
絶縁膜ＭＺのうち、ハフニウムシリケート膜ＨＳＯの上下に位置する酸化アルミニウム膜ＡＯＸ２と酸化アルミニウム膜ＡＯＸ１は、電荷ブロック層または電荷閉じ込め層として機能することができる。ゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間の絶縁膜ＭＺにおいて、ハフニウムシリケート膜ＨＳＯを酸化アルミニウム膜ＡＯＸ２と酸化アルミニウム膜ＡＯＸ１とで挟んだ構造とすることで、ハフニウムシリケート膜ＨＳＯへの電荷の蓄積が可能となる。
【００２８】
メモリ素子形成領域に形成された絶縁膜ＭＺは、メモリ素子ＭＣのゲート絶縁膜として機能し、電荷保持（電荷蓄積）機能を有している。従って、絶縁膜ＭＺは、メモリトランジスタの電荷保持機能を有するゲート絶縁膜として機能できるように、少なくとも３層の積層構造を有し、電荷ブロック層として機能する外側の層（ここでは酸化アルミニウム膜ＡＯＸ１，ＡＯＸ２）のポテンシャル障壁高さに比べ、電荷蓄積部として機能する内側の層（ここではハフニウムシリケート膜ＨＳＯ）のポテンシャル障壁高さが低くなる。これは、本実施の形態のように、絶縁膜ＭＺを、酸化アルミニウム膜ＡＯＸ１と、酸化アルミニウム膜ＡＯＸ１上のハフニウムシリケート膜ＨＳＯと、ハフニウムシリケート膜ＨＳＯ上の酸化アルミニウム膜ＡＯＸ２とを有する積層膜とすることで達成できる。
【００２９】
絶縁膜ＭＺは、電荷蓄積層（ここではハフニウムシリケート膜ＨＳＯ）をトップ絶縁膜とボトム絶縁膜とで挟んだ積層構造を有しており、ここでは、トップ絶縁膜として酸化アルミニウム膜ＡＯＸ２を用い、ボトム絶縁膜として、酸化アルミニウム膜ＡＯＸ１を用いている。酸化アルミニウム膜ＡＯＸ２の代わりに、酸化シリコン膜、酸窒化シリコン膜（ＳｉＯＮ膜）、酸窒化アルミニウム膜（ＡｌＯＮ膜）、アルミニウムシリケート膜（ＡｌＳｉＯ膜）、またはハフニウムアルミネート膜（ＨｆＡｌＯ膜）を、絶縁膜ＭＺのトップ絶縁膜として用いることもできる。また、酸化アルミニウム膜ＡＯＸ１の代わりに、酸化シリコン膜、酸窒化シリコン膜（ＳｉＯＮ膜）、酸窒化アルミニウム膜（ＡｌＯＮ膜）、アルミニウムシリケート膜（ＡｌＳｉＯ膜）、またはハフニウムアルミネート膜（ＨｆＡｌＯ膜）を、絶縁膜ＭＺのボトム絶縁膜として用いることもできる。
【００３０】
絶縁膜ＭＺのトップ絶縁膜とボトム絶縁膜のそれぞれのバンドギャップは、トップ絶縁膜とボトム絶縁膜との間の電荷蓄積層（ここではハフニウムシリケート膜ＨＳＯ）のバンドギャップよりも大きい必要がある。そうすることで、トップ絶縁膜とボトム絶縁膜とが、それぞれ電荷ブロック層（または電荷閉じ込め層）として機能することができる。酸化アルミニウム膜、酸化シリコン膜、酸窒化シリコン膜（ＳｉＯＮ膜）、酸窒化アルミニウム膜（ＡｌＯＮ膜）、アルミニウムシリケート膜（ＡｌＳｉＯ膜）、およびハフニウムアルミネート膜（ＨｆＡｌＯ膜）は、ハフニウムシリケート膜のバンドギャップよりも大きなバンドギャップを有しているため、絶縁膜ＭＺのトップ絶縁膜またはボトム絶縁膜として採用することができる。
【００３１】
但し、絶縁膜ＭＺのボトム絶縁膜としては、酸化アルミニウム膜ＡＯＸ１が最も好ましく、絶縁膜ＭＺのトップ絶縁膜としては、酸化アルミニウム膜ＡＯＸ２が最も好ましい。絶縁膜ＭＺのボトム絶縁膜およびトップ絶縁膜として酸化アルミニウム膜ＡＯＸ１および酸化アルミニウム膜ＡＯＸ２を用いれば、ボトム絶縁膜およびトップ絶縁膜が電荷ブロック層（または電荷閉じ込め層）として、より的確に機能できるとともに、ボトム絶縁膜およびトップ絶縁膜の誘電率を、より的確に高くすることができる。
【００３２】
酸化アルミニウム膜ＡＯＸ１とハフニウムシリケート膜ＨＳＯと酸化アルミニウム膜ＡＯＸ２とは、それぞれ酸化シリコンよりも誘電率（比誘電率）が高い絶縁材料膜、いわゆるＨｉｇｈ−ｋ膜（高誘電率膜、高誘電率絶縁膜）である。なお、本願において、Ｈｉｇｈ−ｋ膜、高誘電率膜、高誘電率絶縁膜、あるいは高誘電率ゲート絶縁膜と言うときは、酸化シリコン（ＳｉＯｘ、代表的にはＳｉＯ２）よりも誘電率（比誘電率）が高い膜を意味する。
【００３３】
また、酸化アルミニウム膜ＡＯＸ１とハフニウムシリケート膜ＨＳＯと酸化アルミニウム膜ＡＯＸ２は、いずれも高誘電率絶縁膜であり、酸化シリコンよりも誘電率（比誘電率）が高いが、窒化シリコンと比べても、誘電率（比誘電率）が高い。すなわち、酸化アルミニウム膜ＡＯＸ１とハフニウムシリケート膜ＨＳＯと酸化アルミニウム膜ＡＯＸ２は、それぞれ、窒化シリコンよりも誘電率（比誘電率）が高い。
【００３４】
ハフニウムシリケート膜ＨＳＯは、Ｈｆ（ハフニウム）とＳｉ（シリコン、ケイ素）とＯ（酸素）とを主成分として含有する絶縁材料からなる。すなわち、ハフニウムシリケート膜ＨＳＯは、ハフニウム（Ｈｆ）とシリコン（Ｓｉ）と酸素（Ｏ）とで構成された絶縁材料膜であり、ＨｆＳｉＯ膜と表記することもできる。
【００３５】
そして、ハフニウムシリケート膜ＨＳＯの組成は、次のようになっている。ハフニウムシリケート膜ＨＳＯにおいて、Ｈｆ（ハフニウム）とＳｉ（シリコン）の合計の原子数に占めるＨｆ（ハフニウム）の原子数の割合が、７７〜９１原子％の範囲内にある。すなわち、ハフニウムシリケート膜ＨＳＯにおいて、Ｈｆ（ハフニウム）の原子数を、Ｈｆ（ハフニウム）の原子数とＳｉ（シリコン）の原子数との和で割った値が、０．７７〜０．９１の範囲内にある。つまり、ハフニウムシリケート膜ＨＳＯにおいて、Ｈｆ（ハフニウム）の原子数をＮＨｆとし、Ｓｉ（シリコン）の原子数をＮＳｉとしたときに、０．７７≦ＮＨｆ／（ＮＨｆ＋ＮＳｉ）≦０．９１が成り立つ。別の言い方をすれば、ハフニウムシリケート膜ＨＳＯの組成（組成比）をＨｆｘＳｉｙＯｚと表記したときに、０．７７≦ｘ／（ｘ＋ｙ）≦０．９１が成り立つ。つまり、ハフニウムシリケート膜ＨＳＯにおけるＨｆ（ハフニウム）とＳｉ（シリコン）とＯ（酸素）の原子比（原子数の比）をｘ：ｙ：ｚとしたときに、０．７７≦ｘ／（ｘ＋ｙ）≦０．９１が成り立つ。従って、ハフニウムシリケート膜ＨＳＯにおけるＨｆ（ハフニウム）とＳｉ（シリコン）との原子比をｘ：ｙとしたときに、０．７７≦ｘ／（ｘ＋ｙ）≦０．９１が成り立つ。なお、ｘとｙとｚは、整数であっても、整数でなくてもよい。ハフニウムシリケート膜ＨＳＯの組成を、このような範囲に設定したのは、トラップ性絶縁膜を高誘電率絶縁膜にするとともに、トラップ電荷密度を高めるためであり、それについては後でより詳細に説明する。
【００３６】
このような絶縁膜ＭＺについて、まとめると次のようになる。
【００３７】
本実施の形態では、半導体基板ＳＢとゲート電極ＭＧとの間に、ゲート絶縁膜として機能する絶縁膜ＭＺが介在しており、この絶縁膜ＭＺは、積層絶縁膜であり、第１絶縁膜（ボトム絶縁膜）と、その第１絶縁膜上の第２絶縁膜と、その第２絶縁膜上の第３絶縁膜（トップ絶縁膜）とを有している。酸化アルミニウム膜ＡＯＸ１が第１絶縁膜に対応し、ハフニウムシリケート膜ＨＳＯが第２絶縁膜に対応し、酸化アルミニウム膜ＡＯＸ２が第３絶縁膜に対応している。中間層である第２絶縁膜は高誘電率絶縁膜であるが、第１絶縁膜と第３絶縁膜も高誘電率絶縁膜であれば、より好ましい。中間層である第２絶縁膜（ここではハフニウムシリケート膜ＨＳＯ）は、電荷蓄積機能を有する絶縁膜であり、いわゆるトラップ性絶縁膜である。ここで、トラップ性絶縁膜とは、電荷の蓄積が可能な絶縁膜を指す。トラップ性絶縁膜である第２絶縁膜は、本実施の形態では、ハフニウム（Ｈｆ）とシリコン（Ｓｉ）と酸素（Ｏ）とを構成元素として含有しており、ハフニウム（Ｈｆ）とシリコン（Ｓｉ）の原子比（原子数の比）をｘ：ｙとしたときに、０．７７≦ｘ／（ｘ＋ｙ）≦０．９１が成り立つことが好ましい。なお、ｘとｙは、整数であっても、整数でなくてもよい。
【００３８】
トラップ性絶縁膜である第２絶縁膜の上下に位置する第３絶縁膜と第１絶縁膜とは、トラップ性絶縁膜に電荷を閉じ込めるための電荷ブロック層または電荷閉じ込め層として機能することができる。このため、第１絶縁膜と第３絶縁膜のそれぞれのバンドギャップは、トラップ性絶縁膜である第２絶縁膜のバンドギャップよりも大きいことが望ましい。ハフニウム（Ｈｆ）とシリコン（Ｓｉ）と酸素（Ｏ）とを構成元素として含有する第２絶縁膜よりもバンドギャップを大きくすることを考慮すると、第１絶縁膜と第３絶縁膜とは、酸化アルミニウム膜、酸化シリコン膜、酸窒化シリコン膜、酸窒化アルミニウム膜、アルミニウムシリケート膜またはハフニウムアルミネート膜などを用いることができる。このうち、酸化アルミニウム膜が、第１絶縁膜および第３絶縁膜として最も好ましい。すなわち、第１絶縁膜として酸化アルミニウム膜ＡＯＸ１は好適であり、第３絶縁膜として酸化アルミニウム膜ＡＯＸ２は好適である。また、トラップ性絶縁膜である第２絶縁膜は、ハフニウム（Ｈｆ）とシリコン（Ｓｉ）と酸素（Ｏ）とを構成元素として含有しているが、ハフニウムシリケート膜（すなわちＨｆＳｉＯ膜）であれば、更に好適である。このため、第２絶縁膜として、ハフニウムシリケート膜ＨＳＯは好適である。
【００３９】
ゲート電極ＭＧは、導電膜からなるが、ここではシリコン膜により形成されており、このシリコン膜は、好ましくはポリシリコン（多結晶シリコン）膜である。ゲート電極ＭＧを構成するシリコン膜は、好ましくは、ｎ型不純物が導入されたドープトポリシリコン膜とすることができる。
【００４０】
他の形態として、ゲート電極ＭＧを、メタルゲート電極とすることもできる。その場合、ゲート電極ＭＧは、金属膜により構成される。ゲート電極ＭＧを構成する金属膜としては、例えば、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜、窒化炭化タンタル（ＴａＣＮ）膜、チタン（Ｔｉ）膜、タンタル（Ｔａ）膜、チタンアルミニウム（ＴｉＡｌ）膜またはアルミニウム（Ａｌ）膜などを用いることができる。なお、ゲート電極ＭＧを構成する金属膜は、金属伝導を示す導電膜であり、単体の金属膜（純金属膜）や合金膜に限定されず、金属伝導を示す金属化合物膜（窒化金属膜や炭化金属膜など）であってもよい。また、ゲート電極ＭＧをメタルゲート電極とする場合、積層膜によりゲート電極ＭＧを形成することもできるが、その積層膜の最下層は金属膜（金属伝導を示す導電膜）とする。また、その積層膜は、複数の金属膜（金属伝導を示す導電膜）の積層膜とすることもでき、あるいは、金属膜（金属伝導を示す導電膜）とその金属膜上のシリコン膜（多結晶シリコン膜）との積層膜とすることもできる。すなわち、ゲート電極ＭＧを、金属膜（金属伝導を示す導電膜）とその金属膜上のシリコン膜（多結晶シリコン膜）との積層膜により形成することもできる。
【００４１】
ゲート電極ＭＧをメタルゲート電極とした場合には、ゲート電極ＭＧの空乏化現象を抑制し、寄生容量をなくすことができるという利点を得られる。また、メモリ素子ＭＣの小型化（ゲート絶縁膜の薄膜化）も可能になるという利点も得られる。
【００４２】
ゲート電極ＭＧの側壁上には、側壁絶縁膜としてサイドウォールスペーサ（側壁絶縁膜、サイドウォール）ＳＷが形成されている。サイドウォールスペーサＳＷは、絶縁膜により形成されており、例えば、酸化シリコン膜、または窒化シリコン膜、あるいはそれらの積層膜により形成されている。
【００４３】
メモリ素子形成領域のｐ型ウエルＰＷには、メモリ素子ＭＣ用のＬＤＤ（Lightly doped Drain）構造のソース・ドレイン領域（ソースまたはドレイン用の半導体領域）として、ｎ−型半導体領域（エクステンション領域、ＬＤＤ領域）ＥＸとそれよりも高不純物濃度のｎ＋型半導体領域（ソース・ドレイン領域）ＳＤとが形成されている。ｎ＋型半導体領域ＳＤは、ｎ−型半導体領域ＥＸよりも不純物濃度が高くかつ接合深さが深い。
【００４４】
ｎ−型半導体領域ＥＸはゲート電極ＭＧに自己整合的に形成され、ｎ＋型半導体領域ＳＤはゲート電極ＭＧの側壁上に設けられたサイドウォールスペーサＳＷに自己整合的に形成されている。このため、低濃度のｎ−型半導体領域ＥＸはゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷの下に形成され、高濃度のｎ＋型半導体領域ＳＤは低濃度のｎ−型半導体領域ＥＸの外側に形成されている。すなわち、ｎ−型半導体領域ＥＸは、ゲート電極ＭＧの側壁上に形成されたサイドウォールスペーサＳＷの下に位置して、チャネル形成領域とｎ＋型半導体領域ＳＤとの間に介在している。
【００４５】
半導体基板ＳＢ（ｐ型ウエルＰＷ）における、ゲート電極ＭＧの下の領域が、チャネルが形成される領域、すなわちチャネル形成領域となる。ゲート電極ＭＧ下の絶縁膜ＭＺの下のチャネル形成領域には、しきい値電圧調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成されている。
【００４６】
メモリ素子形成領域の半導体基板ＳＢ（ｐ型ウエルＰＷ）において、チャネル形成領域を挟んで互いに離間する領域に、ｎ−型半導体領域ＥＸが形成され、ｎ−型半導体領域ＥＸの外側（チャネル形成領域から離れる側）に、ｎ＋型半導体領域ＳＤが形成されている。つまり、ｎ−型半導体領域ＥＸは、チャネル形成領域に隣接しており、ｎ＋型半導体領域ＳＤは、チャネル形成領域からｎ−型半導体領域ＥＸの分だけ離間し（チャネル長方向に離間し）、かつｎ−型半導体領域ＥＸに接する位置に形成されている。
【００４７】
ｎ＋型半導体領域ＳＤおよびゲート電極ＭＧの表面（上面）上には、サリサイド（Salicide：Self Aligned Silicide）技術を用いて、金属シリサイド層ＳＬが形成されていれば、より好ましい。金属シリサイド層ＳＬは、コバルトシリサイド層、ニッケルシリサイド層または白金添加ニッケルシリサイド層などとすることができる。
【００４８】
他の形態として、ゲート電極ＭＧをメタルゲート電極とした場合には、ゲート電極ＭＧ上に金属シリサイド層ＳＬを形成できる場合と形成できない場合とがある。例えば、ゲート電極ＭＧを金属膜（金属伝導を示す導電膜）とその金属膜上のシリコン膜（多結晶シリコン膜）との積層膜とした場合には、そのシリコン膜上にサリサイド技術を用いて金属シリサイド層ＳＬを形成することができる。一方、ゲート電極ＭＧ全体を金属膜（金属伝導を示す導電膜）の単層膜または積層膜により形成した場合は、ゲート電極ＭＧ上には金属シリサイド層ＳＬはサリサイド技術を用いても形成されない。
【００４９】
次に、メモリ素子ＭＣよりも上層の構造について説明する。
【００５０】
半導体基板ＳＢ上には、ゲート電極ＭＧおよびサイドウォールスペーサＳＷを覆うように、層間絶縁膜として絶縁膜ＩＬ１が形成されている。絶縁膜ＩＬ１は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなる。絶縁膜ＩＬ１の上面は平坦化されている。
【００５１】
絶縁膜ＩＬ１にはコンタクトホール（開口部、貫通孔）ＣＴが形成されており、コンタクトホールＣＴ内に、導電体部（接続用導体部）として導電性のプラグＰＧが埋め込まれている。
【００５２】
プラグＰＧは、コンタクトホールＣＴの底部および側壁（側面）上に形成された薄いバリア導体膜と、このバリア導体膜上にコンタクトホールＣＴを埋め込むように形成された主導体膜とで形成されているが、図面の簡略化のために、図１では、プラグＰＧを構成するバリア導体膜と主導体膜（タングステン膜）とを一体化して示してある。なお、プラグＰＧを構成するバリア導体膜は、例えば、チタン膜、窒化チタン膜、あるいはそれらの積層膜とすることができ、プラグＰＧを構成する主導体膜は、タングステン膜とすることができる。
【００５３】
コンタクトホールＣＴおよびそれに埋め込まれたプラグＰＧは、ｎ＋型半導体領域ＳＤの上部や、ゲート電極ＭＧの上部などに形成される。コンタクトホールＣＴの底部では、半導体基板ＳＢの主面の一部、例えばｎ＋型半導体領域ＳＤ（の表面上の金属シリサイド層ＳＬ）の一部や、ゲート電極ＭＧ（の表面上の金属シリサイド層ＳＬ）の一部などが露出される。そして、その露出部（コンタクトホールＣＴの底部の露出部）にプラグＰＧが接続される。なお、図１においては、ｎ＋型半導体領域ＳＤ（の表面上の金属シリサイド層ＳＬ）の一部が、コンタクトホールＣＴの底部で露出して、そのコンタクトホールＣＴを埋めるプラグＰＧと電気的に接続された断面が示されている。
【００５４】
プラグＰＧが埋め込まれた絶縁膜ＩＬ１上には配線（配線層）Ｍ１が形成されている。配線Ｍ１は、例えばダマシン配線（埋込配線）であり、絶縁膜ＩＬ１上に形成された絶縁膜ＩＬ２に設けられた配線溝に埋め込まれている。配線Ｍ１は、プラグＰＧを介して、ｎ＋型半導体領域ＳＤまたはゲート電極ＭＧなどと電気的に接続される。なお、図１においては、配線Ｍ１の例として、ｎ＋型半導体領域ＳＤにプラグＰＧを介して電気的に接続された配線Ｍ１が示されている。更に上層の配線および絶縁膜も形成されているが、ここではその図示および説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線（埋込配線）に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【００５５】
メモリ素子ＭＣは、内部に電荷蓄積部を有するゲート絶縁膜（ここでは絶縁膜ＭＺ）を備えた電界効果トランジスタである。メモリ素子ＭＣは、絶縁膜ＭＺ中の電荷蓄積層（電荷蓄積部）であるハフニウムシリケート膜ＨＳＯに電荷を蓄積または保持することにより、情報の記憶が可能である。
【００５６】
例えば、メモリ素子ＭＣの書き込み動作時には、絶縁膜ＭＺ中のハフニウムシリケート膜ＨＳＯに電子を注入することによりメモリ素子ＭＣを書き込み状態とする。また、メモリ素子ＭＣの消去動作時には、絶縁膜ＭＺ中のハフニウムシリケート膜ＨＳＯから電子を引き抜くか、あるいは絶縁膜ＭＺ中のハフニウムシリケート膜ＨＳＯにホール（正孔）を注入することにより、メモリ素子ＭＣを消去状態とする。メモリ素子ＭＣの読み出し動作時には、メモリ素子ＭＣのしきい値電圧が書き込み状態と消去状態とで異なることを利用して、メモリ素子ＭＣが書き込み状態と消去状態のいずれの状態であるかを判別することができる。
【００５７】
＜半導体装置の製造工程について＞
次に、本実施の形態の半導体装置の製造方法について説明する。
【００５８】
図３および図４は、本実施の形態の半導体装置の製造工程の一部を示すプロセスフロー図である。図５〜図１６は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図１に相当する領域の断面図が示されている。
【００５９】
半導体装置を製造するには、図５に示されるように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを用意（準備）する（図３のステップＳ１）。それから、半導体基板ＳＢの主面に、活性領域を規定（画定）する素子分離領域（図示せず）を形成する。この素子分離領域は、酸化シリコンなどの絶縁膜からなり、例えばＳＴＩ（Shallow Trench Isolation）法などを用いて形成することができる。例えば、半導体基板ＳＢの主面に素子分離用の溝を形成した後、この素子分離用の溝内に、例えば酸化シリコンなどからなる絶縁膜を埋め込むことで、素子分離領域を形成することができる。
【００６０】
次に、図６に示されるように、メモリ素子形成領域の半導体基板ＳＢにｐ型ウエルＰＷを形成する（図３のステップＳ２）。
【００６１】
ｐ型ウエルＰＷは、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板ＳＢにイオン注入することなどによって形成することができる。ｐ型ウエルＰＷは、半導体基板ＳＢの主面から所定の深さにわたって形成される。
【００６２】
次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板ＳＢの表面の自然酸化膜を除去することによって、半導体基板ＳＢの表面を洗浄して清浄化する。これにより、半導体基板ＳＢ（ｐ型ウエルＰＷ）の表面（シリコン面）が露出される。
【００６３】
次に、半導体基板ＳＢの表面上に、すなわちｐ型ウエルＰＷの表面上に、絶縁層として、酸化シリコン膜または酸窒化シリコン膜からなる界面層（絶縁層、絶縁膜）ＯＸ１を形成する（図３のステップＳ３）。
【００６４】
界面層ＯＸ１の膜厚は薄く、好ましくは０．５〜２ｎｍ、例えば１ｎｍ程度とすることができる。界面層ＯＸ１が酸化シリコン膜の場合は、例えば熱酸化法などを用いて界面層ＯＸ１を形成することができる。また、界面層ＯＸ１を酸窒化シリコン膜とする場合は、例えば、Ｎ２ＯとＯ２とＨ２とを用いた高温短時間酸化法、あるいは、酸化シリコン膜を形成した後にプラズマ中で窒化処理（プラズマ窒化）を行う手法などにより、界面層ＯＸ１を形成することができる。
【００６５】
ステップＳ３で界面層ＯＸ１を形成してから、この界面層ＯＸ１上に絶縁膜ＭＺを形成することで、ゲート絶縁膜と半導体基板（のシリコン面）との界面をＳｉＯ２／ＳｉまたはＳｉＯＮ／Ｓｉ構造にし、この界面におけるトラップ準位などの欠陥数を減らして、駆動能力や信頼性を向上させることができる。
【００６６】
次に、図７に示されるように、半導体基板ＳＢの主面上に、すなわち界面層ＯＸ１上に、絶縁膜ＭＺを形成する（図３のステップＳ４）。絶縁膜ＭＺは、メモリ素子ＭＣのゲート絶縁膜用の絶縁膜であり、内部に電荷蓄積部を有する絶縁膜である。
【００６７】
なお、図面を見やすくするために、図７では、酸化アルミニウム膜ＡＯＸ１とハフニウムシリケート膜ＨＳＯと酸化アルミニウム膜ＡＯＸ２とからなる絶縁膜ＭＺを、単に絶縁膜ＭＺとして図示している。実際には、図７において点線の円で囲まれた領域の拡大図に示されるように、絶縁膜ＭＺは、酸化アルミニウム膜ＡＯＸ１と、酸化アルミニウム膜ＡＯＸ１上のハフニウムシリケート膜ＨＳＯと、ハフニウムシリケート膜ＨＳＯ上の酸化アルミニウム膜ＡＯＸ２との積層膜からなる。
【００６８】
このため、ステップＳ４の絶縁膜ＭＺ形成工程は、酸化アルミニウム膜ＡＯＸ１形成工程と、ハフニウムシリケート膜ＨＳＯ形成工程と、酸化アルミニウム膜ＡＯＸ２形成工程とを含んでいる。ステップＳ４では、酸化アルミニウム膜ＡＯＸ１形成工程の後にハフニウムシリケート膜ＨＳＯ形成工程が行われ、更にその後に酸化アルミニウム膜ＡＯＸ２形成工程が行われる。ステップＳ４は、具体的には、次のようにして行うことができる。
【００６９】
すなわち、ステップＳ４では、まず、半導体基板ＳＢの主面（主面全面）上に、すなわち界面層ＯＸ１上に、第１絶縁膜として酸化アルミニウム膜ＡＯＸ１を形成する。酸化アルミニウム膜ＡＯＸ１は、例えば、ＡＬＤ（Atomic Layer Deposition：原子層堆積）法またはＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。酸化アルミニウム膜ＡＯＸ１の膜厚は、好ましくは１〜６ｎｍ、例えば４ｎｍ程度とすることができる。酸化アルミニウム膜ＡＯＸ１は、代表的にはＡｌ２Ｏ３膜であるが、Ａｌ（アルミニウム）とＯ（酸素）の原子比は、２：３以外の場合もあり得る。
【００７０】
それから、ステップＳ４では、半導体基板ＳＢの主面（主面全面）上に、すなわち酸化アルミニウム膜ＡＯＸ１上に、第２絶縁膜としてハフニウムシリケート膜ＨＳＯを形成する。ハフニウムシリケート膜ＨＳＯは、例えば、ＡＬＤ法またはＣＶＤ法などを用いて形成することができる。ハフニウムシリケート膜ＨＳＯの膜厚は、好ましくは２〜１５ｎｍ、例えば１０ｎｍ程度とすることができる。
【００７１】
ハフニウムシリケート膜ＨＳＯ膜は、ハフニウム（Ｈｆ）とシリコン（ケイ素、Ｓｉ）と酸素（Ｏ）とで構成された絶縁材料膜（すなわちＨｆＳｉＯ膜）である。また、ハフニウムシリケート膜ＨＳＯ膜は、ＨｆＳｉＯ膜と表記することもできるが、ＨｆとＳｉとＯの原子比は１：１：１ではなく、ハフニウムシリケート膜ＨＳＯにおけるＨｆ（ハフニウム）とＳｉ（シリコン）の原子比をｘ：ｙとしたときに、０．７７≦ｘ／（ｘ＋ｙ）≦０．９１が成り立つ。
【００７２】
それから、ステップＳ４では、半導体基板ＳＢの主面（主面全面）上に、すなわちハフニウムシリケート膜ＨＳＯ上に、第３絶縁膜として酸化アルミニウム膜ＡＯＸ２を形成する。酸化アルミニウム膜ＡＯＸ２は、例えば、ＡＬＤ法またはＣＶＤ法などを用いて形成することができる。酸化アルミニウム膜ＡＯＸ２の膜厚は、好ましくは４〜１２ｎｍ、例えば８ｎｍ程度とすることができる。酸化アルミニウム膜ＡＯＸ２は、代表的にはＡｌ２Ｏ３膜であるが、Ａｌ（アルミニウム）とＯ（酸素）の原子比は、２：３以外の場合もあり得る。
【００７３】
このようにしてステップＳ４が行われ、メモリ素子形成領域において、半導体基板ＳＢ（ｐ型ウエルＰＷ）上に、界面層ＯＸ１、酸化アルミニウム膜ＡＯＸ１、ハフニウムシリケート膜ＨＳＯおよび酸化アルミニウム膜ＡＯＸ２が下から順に積層された状態となる。酸化アルミニウム膜ＡＯＸ１とハフニウムシリケート膜ＨＳＯと酸化アルミニウム膜ＡＯＸ２とは、いずれも高誘電率絶縁膜であり、酸化シリコンよりも誘電率（比誘電率）が高く、また、窒化シリコンよりも誘電率（比誘電率）が高い。
【００７４】
ハフニウムシリケート膜ＨＳＯの組成は、次のようになっている。すなわち、ハフニウムシリケート膜ＨＳＯにおいて、Ｈｆ（ハフニウム）とＳｉ（シリコン）の合計の原子数に占めるＨｆ（ハフニウム）の原子数の割合が、７７〜９１原子％の範囲内にある。つまり、ハフニウムシリケート膜ＨＳＯにおいて、Ｈｆ（ハフニウム）の原子数をＮＨｆとし、Ｓｉ（シリコン）の原子数をＮＳｉとしたときに、０．７７≦ＮＨｆ／（ＮＨｆ＋ＮＳｉ）≦０．９１が成り立つ。別の言い方をすれば、ハフニウムシリケート膜ＨＳＯの組成（組成比）をＨｆｘＳｉｙＯｚと表記したときに、０．７７≦ｘ／（ｘ＋ｙ）≦０．９１が成り立つ。つまり、ハフニウムシリケート膜ＨＳＯにおけるＨｆ（ハフニウム）とＳｉ（シリコン）とＯ（酸素）の原子比をｘ：ｙ：ｚとしたときに、０．７７≦ｘ／（ｘ＋ｙ）≦０．９１が成り立つ。従って、ハフニウムシリケート膜ＨＳＯにおけるＨｆ（ハフニウム）とＳｉ（シリコン）の原子比をｘ：ｙとしたときに、０．７７≦ｘ／（ｘ＋ｙ）≦０．９１が成り立つ。なお、ｘとｙとｚは、整数であっても、整数でなくてもよい。
【００７５】
ハフニウムシリケート膜ＨＳＯの組成は、ハフニウムシリケート膜ＨＳＯを形成する際のガスの種類や流量などを調整することなどにより、制御することができる。
【００７６】
なお、上述のように、ステップＳ４で、酸化アルミニウム膜ＡＯＸ１の代わりに、酸化シリコン膜、酸窒化シリコン膜（ＳｉＯＮ膜）、酸窒化アルミニウム膜（ＡｌＯＮ膜）、アルミニウムシリケート膜（ＡｌＳｉＯ膜）、またはハフニウムアルミネート膜（ＨｆＡｌＯ膜）を、絶縁膜ＭＺのボトム絶縁膜として形成することも可能である。また、酸化アルミニウム膜ＡＯＸ２の代わりに、酸化シリコン膜、酸窒化シリコン膜（ＳｉＯＮ膜）、酸窒化アルミニウム膜（ＡｌＯＮ膜）、アルミニウムシリケート膜（ＡｌＳｉＯ膜）、またはハフニウムアルミネート膜（ＨｆＡｌＯ膜）を、絶縁膜ＭＺのトップ絶縁膜として形成することも可能である。
【００７７】
次に、熱処理（アニール処理）を行う（図３のステップＳ５）。このステップＳ５の熱処理は、絶縁膜ＭＺを構成する各膜（酸化アルミニウム膜ＡＯＸ１、ハフニウムシリケート膜ＨＳＯ、酸化アルミニウム膜ＡＯＸ２）の結晶化、特にハフニウムシリケート膜ＨＳＯの結晶化のために行われる。すなわち、ステップＳ５は、結晶化のための熱処理であり、結晶化アニール処理とみなすこともできる。ステップＳ５の熱処理により、ハフニウムシリケート膜ＨＳＯを結晶化することができる。
【００７８】
ステップＳ５の熱処理の熱処理温度は、好ましくは８００〜１０５０℃の範囲内、例えば９５０℃程度とすることができ、熱処理時間は、例えば５秒程度とすることができる。
【００７９】
また、ステップＳ５では、半導体基板ＳＢに対して熱処理を行うが、熱処理装置としては、例えばランプアニール装置などを用いることができる。
【００８０】
他の形態として、ステップＳ５の熱処理（結晶化のための熱処理）を、他の工程段階、例えば、後述のシリコン膜ＰＳ形成直後（すなわち後述のシリコン膜ＰＳ形成後でシリコン膜ＰＳのパターニング工程前）に行うこともでき、また、後述のソース・ドレイン領域形成後の活性化アニールに兼ねさせることもできる。
【００８１】
但し、ステップＳ５の熱処理（結晶化のための熱処理）は、酸化アルミニウム膜ＡＯＸ２形成直後（すなわち酸化アルミニウム膜ＡＯＸ２形成後で後述のシリコン膜ＰＳ形成前）に行うか、あるいは、ハフニウムシリケート膜ＨＳＯ形成直後（すなわちハフニウムシリケート膜ＨＳＯ形成後で酸化アルミニウム膜ＡＯＸ２形成前）に行えば、より好ましい。そうすることにより、ハフニウムシリケート膜ＨＳＯのトラップ電荷密度の増大効果を、より大きくすることができる。
【００８２】
なお、ステップＳ５の熱処理は、絶縁膜ＭＺを構成する各膜の結晶化、特にハフニウムシリケート膜ＨＳＯの結晶化のために行うため、少なくとも、ハフニウムシリケート膜ＨＳＯを形成した後に行う必要がある。
【００８３】
次に、図８に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち絶縁膜ＭＺ上に、ゲート電極ＭＧ形成用の導電膜として、シリコン膜ＰＳを形成する（図３のステップＳ６）。
【００８４】
シリコン膜ＰＳは、多結晶シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。シリコン膜ＰＳの膜厚は、好ましくは３０〜２００ｎｍ、例えば１００ｎｍ程度とすることができる。成膜時はシリコン膜ＰＳをアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
【００８５】
また、シリコン膜ＰＳは、成膜時に不純物を導入するか、あるいは成膜後に不純物をイオン注入することなどにより、不純物が導入されて低抵抗の半導体膜（ドープトポリシリコン膜）とされている。メモリ素子形成領域におけるシリコン膜ＰＳは、好ましくは、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が導入されたｎ型のシリコン膜である。シリコン膜ＰＳの成膜時にｎ型不純物を導入する場合には、シリコン膜ＰＳの成膜用のガスにドーピングガス（ｎ型不純物添加用のガス）を含ませることで、ｎ型不純物が導入されたシリコン膜ＰＳを成膜することができる。また、シリコン膜ＰＳの成膜後にシリコン膜ＰＳにイオン注入で不純物を導入する場合は、シリコン膜ＰＳ全体に対してイオン注入を行うか、あるいはイオン注入阻止マスクとしてのフォトレジスト層をシリコン膜ＰＳ上に形成してから、メモリ素子形成領域のシリコン膜ＰＳに対してイオン注入を行うことができる。いずれにしても、メモリ素子形成領域のシリコン膜ＰＳは、不純物が導入されて低抵抗の半導体膜とされている。
【００８６】
次に、図９に示されるように、シリコン膜ＰＳをフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、ゲート電極ＭＧを形成する（図３のステップＳ７）。このステップＳ７のパターニング工程は、例えば次のようにして行うことができる。
【００８７】
すなわち、まず、シリコン膜ＰＳ上にフォトレジストパターン（図示せず）をフォトリソグラフィ法を用いて形成する。このフォトレジストパターンは、メモリ素子形成領域におけるゲート電極ＭＧ形成予定領域に形成される。それから、このフォトレジストパターンをエッチングマスクとして用いて、シリコン膜ＰＳをエッチング（好ましくはドライエッチング）してパターニングする。その後、このフォトレジストパターンを除去し、図９には、この状態が示されている。
【００８８】
このようにして、ステップＳ７でシリコン膜ＰＳがパターニングされ、図９に示されるように、パターニングされたシリコン膜ＰＳからなるゲート電極ＭＧが形成される。つまり、メモリ素子形成領域では、ゲート電極ＭＧとなる部分以外のシリコン膜ＰＳがエッチングされて除去されることで、ゲート電極ＭＧが形成される。ゲート電極ＭＧは、絶縁膜ＭＺ上に形成される。すなわち、パターニングされたシリコン膜ＰＳからなるゲート電極ＭＧが、ｐ型ウエルＰＷの表面上に、絶縁膜ＭＺ（界面層ＯＸ１および絶縁膜ＭＺ）を介して形成される。
【００８９】
また、他の形態として、ゲート電極ＭＧをメタルゲート電極とする場合は、シリコン膜ＰＳの代わりに、金属膜を用いるか、あるいは、金属膜とその金属膜上のシリコン膜との積層膜を用いるなど、すればよい。この場合、ゲート電極ＭＧは、金属膜がパターニングされたものか、あるいは、金属膜とその金属膜上のシリコン膜との積層膜がパターニングされたものとなる。なお、ここで言う金属膜は、金属伝導を示す導電膜のことであり、単体の金属膜（純金属膜）や合金膜に限定されず、金属伝導を示す金属化合物膜（窒化金属膜や炭化金属膜など）であってもよい。
【００９０】
次に、図１０に示されるように、絶縁膜ＭＺのうち、ゲート電極ＭＧで覆われずに露出する部分をエッチングによって除去する（図３のステップＳ８）。このステップＳ８では、好ましくはウェットエッチングを用いることができる。エッチング液としては、例えばフッ酸溶液などを用いることができる。
【００９１】
ステップＳ８では、ゲート電極ＭＧの下に位置する絶縁膜ＭＺは、除去されずに残存して、メモリ素子ＭＣの高誘電率ゲート絶縁膜となる。すなわち、ゲート電極ＭＧの下に残存する絶縁膜ＭＺが、メモリ素子ＭＣのゲート絶縁膜（電荷蓄積部を有するゲート絶縁膜）となり、高誘電率ゲート絶縁膜として機能する。つまり、ステップＳ８で、ゲート電極ＭＧの下に残存してゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間に介在する絶縁膜ＭＺが、メモリ素子ＭＣのゲート絶縁膜（電荷蓄積部を有するゲート絶縁膜）となり、高誘電率ゲート絶縁膜として機能する。なお、界面層ＯＸ１を形成していた場合は、ゲート電極ＭＧの下に残存する絶縁膜ＭＺと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間に界面層ＯＸ１が介在することになり、この界面層ＯＸ１と絶縁膜ＭＺとの積層膜が、メモリ素子ＭＣのゲート絶縁膜として機能することになる。
【００９２】
また、ステップＳ７でシリコン膜ＰＳをパターニングする際のドライエッチングによってゲート電極ＭＧで覆われない部分の絶縁膜ＭＺの一部がエッチングされる場合もあり得る。すなわち、ステップＳ７でシリコン膜ＰＳをパターニングする際のドライエッチングと、ステップＳ８のエッチング（好ましくはウェットエッチング）とにより、ゲート電極ＭＧで覆われない部分の絶縁膜ＭＺが除去される場合もあり得る。
【００９３】
なお、図面を見やすくするために、図１０でも、酸化アルミニウム膜ＡＯＸ１とハフニウムシリケート膜ＨＳＯと酸化アルミニウム膜ＡＯＸ２とからなる絶縁膜ＭＺを、単に絶縁膜ＭＺとして図示している。実際には、図１０において点線の円で囲まれた領域の拡大図に示されるように、絶縁膜ＭＺは、酸化アルミニウム膜ＡＯＸ１と、酸化アルミニウム膜ＡＯＸ１上のハフニウムシリケート膜ＨＳＯと、ハフニウムシリケート膜ＨＳＯ上の酸化アルミニウム膜ＡＯＸ２との積層膜からなる。
【００９４】
次に、図１１に示されるように、イオン注入法などにより、メモリ素子形成領域の半導体基板ＳＢ（ｐ型ウエルＰＷ）にｎ−型半導体領域ＥＸを形成する（図３のステップＳ９）。
【００９５】
すなわち、ステップＳ９では、メモリ素子形成領域におけるｐ型ウエルＰＷのゲート電極ＭＧの両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物をイオン注入することにより、ｎ−型半導体領域ＥＸを形成する。このｎ−型半導体領域ＥＸを形成するためのイオン注入の際には、ゲート電極ＭＧがマスク（イオン注入阻止マスク）として機能することができるため、ｎ−型半導体領域ＥＸは、ゲート電極ＭＧの側壁に自己整合して形成される。従って、メモリ素子形成領域の半導体基板ＳＢ（ｐ型ウエルＰＷ）において、ゲート電極ＭＧの両側（ゲート長方向での両側）にｎ−型半導体領域ＥＸが形成されることになる。
【００９６】
次に、図１２に示されるように、ゲート電極ＭＧの側壁上に、側壁絶縁膜として、絶縁膜からなるサイドウォールスペーサＳＷを形成する（図４のステップＳ１０）。
【００９７】
ステップＳ１０のサイドウォールスペーサＳＷ形成工程は、例えば次のようにして行うことができる。すなわち、半導体基板ＳＢの主面全面上に、ゲート電極ＭＧを覆うように、サイドウォールスペーサＳＷ形成用の絶縁膜を形成する。このサイドウォールスペーサＳＷ形成用の絶縁膜は、例えば、酸化シリコン膜または窒化シリコン膜、あるいはそれらの積層膜などからなり、ＣＶＤ法などを用いて形成することができる。それから、このサイドウォールスペーサＳＷ形成用の絶縁膜を、異方性エッチング技術によりエッチバック（エッチング、ドライエッチング、異方性エッチング）する。これにより、図１２に示されるように、ゲート電極ＭＧの側壁上に選択的にサイドウォールスペーサＳＷ形成用の絶縁膜が残存して、サイドウォールスペーサＳＷが形成される。
【００９８】
次に、イオン注入法などにより、メモリ素子形成領域の半導体基板ＳＢ（ｐ型ウエルＰＷ）にｎ＋型半導体領域ＳＤを形成する（図４のステップＳ１１）。
【００９９】
すなわち、ステップＳ１１では、メモリ素子形成領域におけるｐ型ウエルＰＷのゲート電極ＭＧおよびサイドウォールスペーサＳＷの両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物をイオン注入することにより、ｎ＋型半導体領域ＳＤを形成する。このｎ＋型半導体領域ＳＤを形成するためのイオン注入の際には、ゲート電極ＭＧとその側壁上のサイドウォールスペーサＳＷとがマスク（イオン注入阻止マスク）として機能することができるため、ｎ＋型半導体領域ＳＤは、ゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷの側面に自己整合して形成される。従って、メモリ素子形成領域の半導体基板ＳＢ（ｐ型ウエルＰＷ）において、ゲート電極ＭＧとその側壁上のサイドウォールスペーサＳＷとからなる構造体の両側（ゲート長方向での両側）にｎ＋型半導体領域ＳＤが形成されることになる。ｎ＋型半導体領域ＳＤは、ｎ−型半導体領域ＥＸよりも不純物濃度が高くかつ接合深さが深い。
【０１００】
このようにして、ｎ−型半導体領域ＥＸとそれよりも高不純物濃度のｎ＋型半導体領域ＳＤとにより、メモリ素子形成領域の半導体基板ＳＢ（ｐ型ウエルＰＷ）に、メモリ素子ＭＣのソースまたはドレイン用の半導体領域（ソース・ドレイン領域）として機能するｎ型の半導体領域が形成される。ｎ＋型半導体領域ＳＤは、ｎ−型半導体領域ＥＸよりも不純物濃度が高くかつ接合深さが深い。
【０１０１】
また、ゲート電極ＭＧを構成するシリコン膜は、ｎ−型半導体領域ＥＸ形成用のイオン注入工程やｎ＋型半導体領域ＳＤ形成用のイオン注入工程でｎ型の不純物が導入され得る。
【０１０２】
次に、ソースまたはドレイン用の半導体領域（ｎ−型半導体領域ＥＸおよびｎ＋型半導体領域ＳＤ）などに導入された不純物を活性化するための熱処理である活性化アニールを行う（図４のステップＳ１２）。ステップＳ１２の熱処理は、例えば、９００℃〜１１００℃の熱処理温度で、不活性ガス雰囲気中、より好ましくは窒素雰囲気中で行うことができる。
【０１０３】
このようにして、メモリ素子ＭＣが形成される。ゲート電極ＭＧがメモリ素子ＭＣのゲート電極として機能し、ゲート電極ＭＧの下の絶縁膜ＭＺ（およびその下の界面層ＯＸ１）が、メモリ素子ＭＣのゲート絶縁膜として機能する。そして、メモリ素子ＭＣのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域ＳＤおよびｎ−型半導体領域ＥＸにより形成される。
【０１０４】
次に、サリサイド（Salicide：Self Aligned Silicide）プロセスにより、金属シリサイド層ＳＬを形成する（図４のステップＳ１３）。金属シリサイド層ＳＬは、次のようにして形成することができる。
【０１０５】
まず、必要に応じてエッチング（例えば希フッ酸などを用いたウェットエッチング）を行う。これにより、ｎ＋型半導体領域ＳＤの上面（表面）とゲート電極ＭＧの上面とを清浄化（露出）させる。このときのエッチングは、自然酸化膜を除去する程度の軽いエッチングとすることができる。それから、図１３に示されるように、ｎ＋型半導体領域ＳＤおよびゲート電極ＭＧの各上面（表面）上を含む半導体基板ＳＢの主面全面上に、ゲート電極ＭＧおよびサイドウォールスペーサＳＷを覆うように、金属膜ＭＥを形成（堆積）する。金属膜ＭＥは、単体の金属膜（純金属膜）または合金膜とすることができ、例えばコバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、または、ニッケル白金合金膜などからなる。金属膜ＭＥは、スパッタリング法などを用いて形成することができる。
【０１０６】
次に、半導体基板ＳＢに対して熱処理を施すことによって、ｎ＋型半導体領域ＳＤおよびゲート電極ＭＧの各上層部分（表層部分）を金属膜ＭＥと反応させる。これにより、図１４に示されるように、ｎ＋型半導体領域ＳＤおよびゲート電極ＭＧの各上部（上面、表面、上層部）に、シリコンと金属の反応層である金属シリサイド層ＳＬがそれぞれ形成される。金属シリサイド層ＳＬは、例えばコバルトシリサイド層（金属膜ＭＥがコバルト膜の場合）、ニッケルシリサイド層（金属膜ＭＥがニッケル膜の場合）、または、白金添加ニッケルシリサイド層（金属膜ＭＥがニッケル白金合金膜の場合）とすることができる。ここで、白金添加ニッケルシリサイドとは、白金を含有するニッケルシリサイド、すなわちニッケル白金シリサイドに対応している。その後、未反応の金属膜ＭＥを除去する。図１４には、この段階の断面図が示されている。未反応の金属膜ＭＥを除去した後に、更に熱処理を行うこともできる。
【０１０７】
このように、いわゆるサリサイドプロセスを行うことによって、金属シリサイド層ＳＬを形成することができる。ｎ＋型半導体領域ＳＤおよびゲート電極ＭＧの上部に金属シリサイド層ＳＬを形成することによって、ソース、ドレインやゲート電極の抵抗（拡散抵抗やコンタクト抵抗など）を低抵抗化することができる。
【０１０８】
また、ゲート電極ＭＧをメタルゲート電極にするとともに、ゲート電極ＭＧ全体を金属（金属伝導を示す導体）により形成した場合は、ゲート電極ＭＧ上には金属シリサイド層ＳＬは形成されない。
【０１０９】
次に、図１５に示されるように、半導体基板ＳＢの主面全面上に、ゲート電極ＭＧおよびサイドウォールスペーサＳＷを覆うように、層間絶縁膜として絶縁膜（層間絶縁膜）ＩＬ１を形成（堆積）する（図４のステップＳ１４）。
【０１１０】
絶縁膜ＩＬ１は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなり、例えばＣＶＤ法などを用いて形成することができる。絶縁膜ＩＬ１の形成後、必要に応じてＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて絶縁膜ＩＬ１の上面を平坦化する。
【０１１１】
次に、フォトリソグラフィ法を用いて絶縁膜ＩＬ１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜ＩＬ１をドライエッチングすることにより、絶縁膜ＩＬ１にコンタクトホール（開口部、貫通孔）ＣＴを形成する（図４のステップＳ１５）。コンタクトホールＣＴは、絶縁膜ＩＬ１を貫通するように形成される。
【０１１２】
次に、コンタクトホールＣＴ内に、接続用の導電体部として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する（図４のステップＳ１６）。
【０１１３】
プラグＰＧを形成するには、例えば、コンタクトホールＣＴの内部（底部および側壁上）を含む絶縁膜ＩＬ１上に、バリア導体膜を形成する。このバリア導体膜は、例えば、チタン膜、窒化チタン膜、あるいはそれらの積層膜からなる。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホールＣＴを埋めるように形成してから、絶縁膜ＩＬ１上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。なお、図面の簡略化のために、図１５では、プラグＰＧを構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示してある。
【０１１４】
コンタクトホールＣＴおよびそれに埋め込まれたプラグＰＧは、ｎ＋型半導体領域ＳＤおよびゲート電極ＭＧの上部などに形成される。コンタクトホールＣＴの底部では、半導体基板ＳＢの主面の一部が露出される。例えば、ｎ＋型半導体領域ＳＤ（の表面上の金属シリサイド層ＳＬ）の一部、ゲート電極ＭＧ（の表面上の金属シリサイド層ＳＬ）の一部などが露出される。なお、図１５においては、ｎ＋型半導体領域ＳＤ（の表面上の金属シリサイド層ＳＬ）の一部が、コンタクトホールＣＴの底部で露出して、そのコンタクトホールＣＴを埋めるプラグＰＧと電気的に接続された断面が示されている。
【０１１５】
次に、プラグＰＧが埋め込まれた絶縁膜ＩＬ１上に第１層目の配線である配線（配線層）Ｍ１を形成する（図４のステップＳ１７）。この配線Ｍ１を、ダマシン技術（ここではシングルダマシン技術）を用いて形成する場合について説明する。
【０１１６】
まず、図１６に示されるように、プラグＰＧが埋め込まれた絶縁膜ＩＬ１上に、絶縁膜ＩＬ２を形成する。絶縁膜ＩＬ２は、複数の絶縁膜の積層膜で形成することもできる。それから、フォトレジストパターン（図示せず）をエッチングマスクとしたドライエッチングによって絶縁膜ＩＬ２の所定の領域に配線溝（配線用の溝）を形成した後、配線溝の底部および側壁上を含む絶縁膜ＩＬ２上にバリア導体膜を形成する。このバリア導体膜は、例えば、窒化チタン膜、タンタル膜または窒化タンタル膜などからなる。それから、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜（銅めっき膜およびシード層）とバリア導体膜をＣＭＰ法により除去して、配線溝に埋め込まれた銅を主導電材料とする第１層目の配線Ｍ１を形成する。図１６では、図面の簡略化のために、配線Ｍ１は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。
【０１１７】
配線Ｍ１は、プラグＰＧを介して、メモリ素子ＭＣのソース・ドレイン領域（ｎ＋型半導体領域ＳＤ）や、メモリ素子ＭＣのゲート電極ＭＧなどと電気的に接続される。
【０１１８】
その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【０１１９】
以上のようにして、本実施の形態の半導体装置が製造される。
【０１２０】
＜主要な特徴と効果について＞
本実施の形態の半導体装置は、半導体基板ＳＢと、半導体基板ＳＢ上に形成された、メモリ素子ＭＣ用のゲート絶縁膜（ここでは絶縁膜ＭＺ）と、そのゲート絶縁膜上に形成された、メモリ素子ＭＣ用のゲート電極ＭＧとを有している。このメモリ素子ＭＣのゲート絶縁膜（ここでは絶縁膜ＭＺ）は、第１絶縁膜（ここでは酸化アルミニウム膜ＡＯＸ１）と、その第１絶縁膜上の第２絶縁膜（ここではハフニウムシリケート膜ＨＳＯ）と、その第２絶縁膜上の第３絶縁膜（ここでは酸化アルミニウム膜ＡＯＸ２）とを有している。この第２絶縁膜（ここではハフニウムシリケート膜ＨＳＯ）は、電荷蓄積機能を有する高誘電率絶縁膜（すなわち高誘電率膜からなるトラップ性絶縁膜）であり、ハフニウムとシリコンと酸素とを含有している。第１絶縁膜（ここでは酸化アルミニウム膜ＡＯＸ１）および第３絶縁膜（ここでは酸化アルミニウム膜ＡＯＸ２）のそれぞれのバンドギャップは、第２絶縁膜（ここではハフニウムシリケート膜ＨＳＯ）のバンドギャップよりも大きい。第２絶縁膜（ここではハフニウムシリケート膜ＨＳＯ）におけるハフニウムとシリコンの原子比（原子数の比）をｘ：ｙとしたときに、０．７７≦ｘ／（ｘ＋ｙ）≦０．９１が成り立つ。なお、ｘとｙは、整数であっても、整数でなくてもよい。
【０１２１】
本実施の形態の半導体装置は、不揮発性メモリを有する半導体装置である。すなわち、本実施の形態の半導体装置は、メモリ素子ＭＣを有しており、そのメモリ素子ＭＣのゲート絶縁膜（ここでは絶縁膜ＭＺ）は、電荷蓄積機能を有する絶縁膜（ここではハフニウムシリケート膜ＨＳＯ）を含んでいる。この電荷蓄積機能を有する絶縁膜に電荷を蓄積または保持することにより、情報の記憶が可能である。
【０１２２】
本実施の形態の半導体装置の主要な特徴のうちの一つは、メモリ素子ＭＣ用のゲート絶縁膜（ここでは絶縁膜ＭＺ）における電荷蓄積機能を有する絶縁膜（トラップ性絶縁膜）が、高誘電率絶縁膜であり、ハフニウムとシリコンと酸素とを含有していることである。
【０１２３】
メモリ素子ＭＣ用のゲート絶縁膜（ここでは絶縁膜ＭＺ）におけるトラップ性絶縁膜（ここではハフニウムシリケート膜ＨＳＯ）を、ハフニウムとシリコンと酸素とを含有する高誘電率絶縁膜とすることで、トラップ性絶縁膜（ここではハフニウムシリケート膜ＨＳＯ）のＥＯＴ（酸化膜換算膜厚）を抑制しながら、トラップ性絶縁膜の物理的膜厚を大きく（厚く）することができる。ハフニウムとシリコンと酸素とを含有する高誘電率絶縁膜（ここではハフニウムシリケート膜ＨＳＯ）は、窒化シリコンよりも誘電率（比誘電率）が高い。メモリ素子用のゲート絶縁膜におけるトラップ性絶縁膜は、電荷保持特性を向上させる観点で、物理的膜厚を厚くしておくことが望ましい。
【０１２４】
電荷は、トラップ性絶縁膜中のトラップ準位に離散的にトラップ（捕獲）されるが、トラップ性絶縁膜に電子あるいは正孔を注入してメモリ素子の閾値電圧を制御する間に、電荷がトラップ性絶縁膜の内部を移動する。但し、トラップ性絶縁膜中におけるトラップされる位置がトラップ性絶縁膜の表面（上面および下面）から遠いほど、トラップ性絶縁膜中にトラップされた電荷はトラップ性絶縁膜から抜けにくくなる。すなわち、トラップ性絶縁膜が厚い程、トラップ性絶縁膜中において、トラップ性絶縁膜の表面から遠い位置に電荷をトラップすることができるため、トラップ性絶縁膜にトラップされた電荷がトラップ性絶縁膜から抜けにくくなる。トラップ性絶縁膜から電荷が抜けにくくなると、メモリ素子（メモリセル）の電荷保持特性が向上する。従って、トラップ性絶縁膜の物理膜厚は厚くしておく方が望ましい。
【０１２５】
そこで、本実施の形態では、メモリ素子ＭＣ用のゲート絶縁膜（ここでは絶縁膜ＭＺ）におけるトラップ性絶縁膜（ここではハフニウムシリケート膜ＨＳＯ）を、ハフニウムとシリコンと酸素とを含有する高誘電率絶縁膜とすることで、トラップ性絶縁膜のＥＯＴを抑制しながら、トラップ性絶縁膜の物理的膜厚を大きく（厚く）することができる。これにより、メモリ素子の電荷保持特性を向上させることができる。従って、半導体装置の性能を向上させることができる。
【０１２６】
また、トラップ性絶縁膜のＥＯＴを抑制できることで、メモリ素子ＭＣ用のゲート絶縁膜（ここでは絶縁膜ＭＺ）のＥＯＴを抑制できるため、動作電圧（書き込み電圧または消去電圧）の低減などが可能になる。また、メモリ素子の動作速度の向上を図ることができる。また、消費電力を低減することができる。また、低い駆動電圧でもデータの書き込み時間や消去時間を短縮させることができるため、データ処理速度を高めることができる。従って、半導体装置の性能を向上させることができる。
【０１２７】
また、本実施の形態では、メモリ素子ＭＣ用のゲート絶縁膜（ここでは絶縁膜ＭＺ）を、高誘電率ゲート絶縁膜とすることが、より好ましい。すなわち、メモリ素子のゲート絶縁膜（ここでは絶縁膜ＭＺ）は、第１絶縁膜（ここでは酸化アルミニウム膜ＡＯＸ１）と、その第１絶縁膜上の第２絶縁膜（ここではハフニウムシリケート膜ＨＳＯ）と、その第２絶縁膜上の第３絶縁膜（ここでは酸化アルミニウム膜ＡＯＸ２）とを有しているが、それら第１絶縁膜、第２絶縁膜および第３絶縁膜を、それぞれ高誘電率絶縁膜とすることが好ましい。つまり、メモリ素子ＭＣのゲート絶縁膜（ここでは絶縁膜ＭＺ）は、電荷蓄積機能を有する第２高誘電率絶縁膜（ここではハフニウムシリケート膜ＨＳＯ）を、第３高誘電率絶縁膜（ここでは酸化アルミニウム膜ＡＯＸ２）と第１高誘電率絶縁膜（ここでは酸化アルミニウム膜ＡＯＸ１）とで挟んだ積層構造を有していることが好ましい。これら第１高誘電率絶縁膜と第２高誘電率絶縁膜と第３高誘電率絶縁膜は、いずれも、酸化シリコンより誘電率が高い高誘電率絶縁膜である。
【０１２８】
本実施の形態とは異なり、メモリ素子用のゲート絶縁膜として高誘電率ゲート絶縁膜を採用せずに、メモリ素子用のゲート絶縁膜として、酸化シリコン膜と窒化シリコン膜と酸化シリコン膜との積層膜（すなわちＯＮＯ膜）を用いる場合を比較例として仮定する。ここで、酸化シリコン膜と窒化シリコン膜と酸化シリコン膜とを順に積層した積層膜を、ＯＮＯ（Oxide-Nitride-Oxide）膜と称する。ＯＮＯ膜は、窒化シリコン膜を酸化シリコン膜で挟んだ積層膜とみなすこともできる。
【０１２９】
メモリ素子用のゲート絶縁膜として、ＯＮＯ膜を採用した場合は、誘電率が比較的低いことから、ゲート絶縁膜のＥＯＴ（Equivalent Oxide Thickness：酸化膜換算膜厚）が大きくなってしまう。このため、ゲート絶縁膜のＥＯＴが大きくなることで動作電圧が高くなる懸念がある。また、ゲート絶縁膜のＥＯＴを小さくするために物理的膜厚を薄くしようとすると、リークによる保持特性（リテンション特性）の劣化が生じる懸念がある。これらは、半導体装置の性能を低下させてしまう。
【０１３０】
本実施の形態では、メモリ素子ＭＣ用のゲート絶縁膜（ここでは絶縁膜ＭＺ）として、高誘電率ゲート絶縁膜を採用することにより、高誘電率ゲート絶縁膜を採用しない場合（すなわちＯＮＯ膜を採用した場合）に比べて、誘電率が高い分、ゲート絶縁膜のＥＯＴを小さくすることができる。これにより、メモリ素子ＭＣ用のゲート絶縁膜（ここでは絶縁膜ＭＺ）の各膜のＥＯＴを抑制しながら物理的膜厚を増加させることができるため、リークによる保持特性（リテンション特性）の劣化を防止し、保持特性の向上を図ることができる。また、メモリ素子ＭＣ用のゲート絶縁膜（ここでは絶縁膜ＭＺ）の各膜の物理的膜厚を確保しながらＥＯＴを低減できるため、リークによる保持特性（リテンション特性）の劣化を防止しながら、動作電圧（書き込み電圧または消去電圧）の低減などが可能になる。また、メモリ素子の動作速度の向上を図ることができる。また、消費電力を低減することができる。また、低い駆動電圧でもデータの書き込み時間や消去時間を短縮させることができるため、データ処理速度を高めることができる。従って、半導体装置の性能を向上させることができる。
【０１３１】
上述のように、トラップ性絶縁膜である第２絶縁膜（ここではハフニウムシリケート膜ＨＳＯ）の上下に位置する第３絶縁膜と第１絶縁膜とは、それぞれ、トラップ性絶縁膜に電荷を閉じ込めるための電荷ブロック層（または電荷閉じ込め層）として機能できるように、トラップ性絶縁膜である第２絶縁膜のバンドギャップよりも大きなバンドギャップを有している必要がある。この観点で、電荷ブロック層（または電荷閉じ込め層）として機能する第１絶縁膜および第３絶縁膜として、酸化アルミニウム膜、酸化シリコン膜、酸窒化シリコン膜（ＳｉＯＮ膜）、酸窒化アルミニウム膜（ＡｌＯＮ膜）、アルミニウムシリケート膜（ＡｌＳｉＯ膜）またはハフニウムアルミネート膜（ＨｆＡｌＯ膜）を好適に用いることができる。
【０１３２】
そして、上述のように、電荷ブロック層（または電荷閉じ込め層）として機能する第１絶縁膜および第３絶縁膜についても、誘電率が高いことが好ましい。そうすることで、電荷ブロック層（または電荷閉じ込め層）として機能する第１絶縁膜および第３絶縁膜のＥＯＴを抑制しながら第１絶縁膜および第３絶縁膜の物理的膜厚を増加させることができるため、上述のように、リークによる保持特性（リテンション特性）の劣化を防止し、保持特性の向上を図ることができる。また、第１絶縁膜および第３絶縁膜の物理的膜厚を確保しながらＥＯＴを低減できるため、上述のように、メモリ素子の動作電圧の低減や動作速度の向上などを図ることができる。この観点で、電荷ブロック層（または電荷閉じ込め層）として機能する第１絶縁膜および第３絶縁膜として、酸化アルミニウム膜、酸窒化アルミニウム膜（ＡｌＯＮ膜）、アルミニウムシリケート膜（ＡｌＳｉＯ膜）、またはハフニウムアルミネート膜（ＨｆＡｌＯ膜）を用いることがより好ましく、これにより、第１絶縁膜および第３絶縁膜の誘電率を的確に高めることができる。酸化アルミニウム膜、酸窒化アルミニウム膜（ＡｌＯＮ膜）、アルミニウムシリケート膜（ＡｌＳｉＯ膜）、およびハフニウムアルミネート膜（ＨｆＡｌＯ膜）は、いずれも高誘電率絶縁膜であり、酸化シリコンよりも誘電率（比誘電率）が高いが、窒化シリコンと比べても、誘電率が高い。
【０１３３】
更に、電荷ブロック層（または電荷閉じ込め層）として機能する第１絶縁膜および第３絶縁膜としては、酸化アルミニウム膜が最も好ましい。すなわち、第１絶縁膜としては、酸化アルミニウム膜ＡＯＸ１が最も好ましく、第３絶縁膜としては、酸化アルミニウム膜ＡＯＸ２が最も好ましい。電荷ブロック層（または電荷閉じ込め層）として機能する第１絶縁膜および第３絶縁膜として、酸化アルミニウム膜ＡＯＸ１および酸化アルミニウム膜ＡＯＸ２を用いれば、第１絶縁膜および第３絶縁膜が、それぞれ電荷ブロック層（または電荷閉じ込め層）として、より的確に機能することができ、また、第１絶縁膜および第３絶縁膜の誘電率を、より的確に高くすることができる。すなわち、電荷蓄積機能を有する第２絶縁膜に、ハフニウムとシリコンと酸素とを含有する高誘電率絶縁膜（好ましくはハフニウムシリケート膜）を用いる場合には、電荷ブロック層（または電荷閉じ込め層）としての機能の観点と、誘電率を高くするという観点で、第１絶縁膜および第３絶縁膜のそれぞれに酸化アルミニウム膜を用いることが最も好ましい。
【０１３４】
本実施の形態の半導体装置の主要な特徴のうちの他の一つは、電荷蓄積機能を有する第２絶縁膜（ここではハフニウムシリケート膜ＨＳＯ）が、ハフニウムとシリコンと酸素とを含有しており、この第２絶縁膜におけるハフニウムとシリコンの原子比をｘ：ｙとしたときに、０．７７≦ｘ／（ｘ＋ｙ）≦０．９１が成り立つことである。なお、ｘとｙは、整数であっても、整数でなくてもよい。
【０１３５】
Ｈｆを含有する絶縁膜であるＨｆ系絶縁膜は、電荷蓄積機能を有する高誘電率絶縁膜として好適である。このため、酸化アルミニウム膜と酸化ハフニウム膜と酸化アルミニウム膜とを順に積層した積層膜（すなわちＡＨＡ膜）をメモリ素子用のゲート絶縁膜として用い、酸化ハフニウム膜を、電荷蓄積機能を有する絶縁膜、すなわちトラップ性絶縁膜として機能させることができる。しかしながら、トラップ性絶縁膜におけるトラップ電荷密度（トラップ可能な電荷の面密度）は、できるだけ大きい方が好ましい。ここで、酸化アルミニウム膜と酸化ハフニウム膜と酸化アルミニウム膜とを順に積層した積層膜を、ＡＨＡ（Aluminium oxide - Hafnium oxide - Aluminium oxide）膜と称することとする。ＡＨＡ膜は、酸化ハフニウム膜を酸化アルミニウム膜で挟んだ積層膜とみなすこともできる。
【０１３６】
本発明者の検討によれば、以下のことが分かった。ＯＮＯ膜をメモリ素子用のゲート絶縁膜として採用した場合について、トラップ性絶縁膜（ここではＯＮＯ膜における窒化シリコン膜）におけるトラップ電荷密度を評価したところ、２．１×１０−６Ｃ／ｃｍ２程度であった。それに対して、このＯＮＯ膜と同等の物理的膜厚を有するＡＨＡ膜を、メモリ素子用のゲート絶縁膜として採用した場合について、トラップ性絶縁膜（ここではＡＨＡ膜における酸化ハフニウム膜）におけるトラップ電荷密度を評価したところ、３．２×１０−６Ｃ／ｃｍ２程度であった。このため、メモリ素子用のゲート絶縁膜として、ＡＨＡ膜を採用することにより、ＯＮＯ膜を採用した場合に比べて、トラップ電荷密度を１．５倍程度に増加させることができる。しかしながら、トラップ性絶縁膜におけるトラップ電荷密度は、できるだけ大きい方が好ましい。
【０１３７】
また、ＯＮＯ膜と同等の物理的膜厚を有するＡＨＡ膜を、メモリ素子用のゲート絶縁膜として採用した場合、ＯＮＯ膜のＥＯＴに比べて、ＡＨＡ膜のＥＯＴは小さくなる（例えば半分程度になる）。このため、メモリ素子用のゲート絶縁膜としてＡＨＡ膜などの高誘電率ゲート絶縁膜を採用した場合は、ＯＮＯ膜を採用した場合に比べて、ゲート絶縁膜中の蓄積電荷量が同じであれば、メモリ素子の書き込み時と消去時でのしきい値電圧の差が小さくなってしまう。メモリ素子を有する半導体装置の性能向上のためには、メモリ素子に記憶された情報を正確かつ容易に読み出せるように、メモリ素子の書き込み時と消去時でのしきい値電圧の差は大きいことが好ましい。メモリ素子の書き込み時と消去時でのしきい値電圧の差を大きくするためには、メモリ素子用のゲート絶縁膜において、トラップ性絶縁膜におけるトラップ電荷密度を大きくして、書き込み時にゲート絶縁膜中に蓄積される電荷量を大きくすることが有効である。このため、メモリ素子用のゲート絶縁膜としてＡＨＡ膜などの高誘電率ゲート絶縁膜を採用する場合は、トラップ性絶縁膜におけるトラップ電荷密度をできるだけ大きくすることが、メモリ素子を有する半導体装置の性能向上を図る上で、重要である。例えば、メモリ素子用のゲート絶縁膜としてＡＨＡ膜などの高誘電率ゲート絶縁膜を採用する場合は、メモリ素子の書き込み時と消去時でのしきい値電圧の差をゲート絶縁膜にＯＮＯ膜を採用した場合と同程度にするには、高誘電率ゲート絶縁膜のトラップ電荷密度を、ＯＮＯ膜のトラップ電荷密度の２倍程度以上にすることが望ましい。
【０１３８】
そこで、本実施の形態では、メモリ素子ＭＣのゲート絶縁膜におけるトラップ性絶縁膜（ここではハフニウムシリケート膜ＨＳＯ）として、Ｈｆ（ハフニウム）を含むＨｆ系絶縁膜を用いるが、Ｓｉ（シリコン）を所定の濃度、含有させている。すなわち、メモリ素子ＭＣのゲート絶縁膜において、トラップ性絶縁膜である第２絶縁膜（ここではハフニウムシリケート膜ＨＳＯ）が、ハフニウム（Ｈｆ）とシリコン（Ｓｉ）と酸素（Ｏ）とを含有している。そして、この第２絶縁膜（ここではハフニウムシリケート膜ＨＳＯ）におけるハフニウム（Ｈｆ）とシリコン（Ｓｉ）の原子比をｘ：ｙとしたときに、０．７７≦ｘ／（ｘ＋ｙ）≦０．９１が成り立つようにしている。なお、ｘとｙは、整数であっても、整数でなくてもよい。このようにすることで、図１７などを参照して以下に説明するように、トラップ性絶縁膜である第２絶縁膜（ここではハフニウムシリケート膜ＨＳＯ）のトラップ電荷密度を高めることができる。
【０１３９】
図１７は、酸化アルミニウム膜とハフニウムシリケート膜と酸化アルミニウム膜とを順に積層した積層膜を、メモリ素子のゲート絶縁膜として採用した場合について、ハフニウムシリケート膜におけるＨｆ（ハフニウム）濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）と、ハフニウムシリケート膜におけるトラップ電荷密度Ｑｔｒａｐとの相関を示すグラフである。図１７のグラフの横軸は、ハフニウムシリケート膜におけるＨｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）に対応し、図１７のグラフの縦軸は、ハフニウムシリケート膜におけるトラップ電荷密度Ｑｔｒａｐに対応している。なお、Ｈｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）の単位を％で表しているが、これは原子％のことである。
【０１４０】
ここで、トラップ電荷密度Ｑｔｒａｐは、トラップ可能な電荷の面密度に対応しており、例えば、Ｑｔｒａｐ＝３×１０−６Ｃ／ｃｍ２の場合は、１ｃｍ２当たり３×１０−６Ｃ（クーロン）の電荷をトラップ（捕獲）できることを意味している。図１７では、ハフニウムシリケート膜におけるＨｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）を、３６．３％、５３．９％、６５．０％、７０．９％、７６．７％、７９．５％、８１．７％、８２．７％、８７．１％、９１．３％、１００％とした場合のそれぞれについてトラップ電荷密度Ｑｔｒａｐを調べ、その結果を黒丸（●）でプロットしてある。図１７のグラフにおいて、各黒丸（●）に対して付された％表示の数値は、その黒丸（●）におけるＨｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）に対応している。
【０１４１】
Ｈｆ濃度の測定は、例えば、エネルギー分散型Ｘ線分析(EDX：Energy dispersive X-ray spectrometry)を用いて行うことができる。
【０１４２】
また、図１７のグラフの横軸は、Ｈｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）に対応しているが、このＨｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）は、ハフニウムシリケート膜における、Ｈｆ（ハフニウム）とＳｉ（シリコン）の合計の原子数に占めるＨｆ（ハフニウム）の原子数の割合を原子％で示した値である。すなわち、Ｈｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）は、ハフニウムシリケート膜において、Ｈｆ（ハフニウム）の原子数を、Ｈｆ（ハフニウム）の原子数とＳｉ（シリコン）の原子数との和で割った値を、％表示（原子％）で示した値である。別の言い方をすれば、ハフニウムシリケート膜の組成（組成比）をＨｆｘＳｉｙＯｚと表記したときに、ｘ／（ｘ＋ｙ）の値を％表示で示したものが、Ｈｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）である。このため、ＣＨｆ／（Ｈｆ＋Ｓｉ）＝７９．５％の場合は、ハフニウムシリケート膜の組成（組成比）をＨｆｘＳｉｙＯｚと表記したときにｘ／（ｘ＋ｙ）＝０．７９５となることに対応している。
【０１４３】
なお、Ｈｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）が１００％である場合は、ＨｆｘＳｉｙＯｚにおけるｙがゼロである場合、すなわちＳｉ（シリコン）を含有していない場合に対応しているため、トラップ性絶縁膜は、ハフニウムシリケート膜ではなく酸化ハフニウムということになる。すなわち、ＣＨｆ／（Ｈｆ＋Ｓｉ）＝１００％は、Ｓｉ（シリコン）を含有しない酸化ハフニウムに対応している。
【０１４４】
また、図１７のグラフにおいて、参考として、ＯＮＯ膜をメモリ素子のゲート絶縁膜として採用した場合のＯＮＯ膜中の窒化シリコン膜におけるトラップ電荷密度Ｑｔｒａｐを、白丸（○）で示すとともに、その白丸（○）に対して「ＯＮＯ膜」と付してある。
【０１４５】
図１７のグラフからも分かるように、ハフニウムシリケート膜におけるトラップ電荷密度Ｑｔｒａｐを高めるためには、ハフニウムシリケート膜におけるＨｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）を７７〜９１原子％の範囲内（すなわち７７原子％≦ＣＨｆ／（Ｈｆ＋Ｓｉ）≦９１原子％）に設定することが極めて有効である。
【０１４６】
すなわち、図１７のグラフに示されるように、Ｈｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）が７７原子％よりも小さいときは、トラップ電荷密度ＱｔｒａｐのＨｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）に対する依存性はそれ程大きくはなく、Ｈｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）の増加とともにトラップ電荷密度Ｑｔｒａｐが比較的なだらかに増加している。しかしながら、Ｈｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）が７７原子％以上になると、トラップ電荷密度Ｑｔｒａｐは急激に増加し、Ｈｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）が約８２原子％のときに、トラップ電荷密度Ｑｔｒａｐはピーク値（最大値）を示す。このピーク値のトラップ電荷密度Ｑｔｒａｐは５．５×１０−６Ｃ／ｃｍ２であり、Ｈｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）が１００原子％の場合（すなわちハフニウムシリケート膜ではなく酸化ハフニウム膜の場合）のトラップ電荷密度Ｑｔｒａｐが３．２×１０−６Ｃ／ｃｍ２であることに比べて、トラップ電荷密度Ｑｔｒａｐが大きく増大している。また、このピーク値のトラップ電荷密度Ｑｔｒａｐは、ＯＮＯ膜を採用した場合のトラップ電荷密度Ｑｔｒａｐである２．１×１０−６Ｃ／ｃｍ２に比べても十分に大きく、２倍以上になっている。
【０１４７】
そして、Ｈｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）が約８２原子％のときに、トラップ電荷密度Ｑｔｒａｐがピーク値（最大値）を示した後、Ｈｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）を更に増加させると、トラップ電荷密度Ｑｔｒａｐは減少する。Ｈｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）が９１原子％よりも大きくなると、トラップ電荷密度Ｑｔｒａｐは低い値となり、Ｈｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）が７７原子％未満のときのトラップ電荷密度Ｑｔｒａｐの値とあまり変わらなくなる。つまり、図１７のグラフに示されるように、Ｈｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）の値が７７〜９１原子％の範囲は、それ以外の範囲に比べて、トラップ電荷密度Ｑｔｒａｐが特異的に増加している。すなわち、図１７のグラフに示されるように、トラップ電荷密度Ｑｔｒａｐは、Ｈｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）が７７〜９１原子％となる範囲で特異的に増加しており、７９〜８７原子％の範囲でトラップ電荷密度Ｑｔｒａｐが最も高くなっている。
【０１４８】
従って、トラップ電荷密度Ｑｔｒａｐを向上させるためには、ハフニウムシリケート膜（ＨＳＯ）におけるＨｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）を７７〜９１原子％の範囲内とする（すなわち７７原子％≦ＣＨｆ／（Ｈｆ＋Ｓｉ）≦９１原子％とする）ことが極めて有効であり、その範囲内でも特に、７９〜８７原子％とする（すなわち７９原子％≦ＣＨｆ／（Ｈｆ＋Ｓｉ）≦８７原子％とする）ことが最も有効である。
【０１４９】
そこで、本実施の形態では、メモリ素子ＭＣのゲート絶縁膜におけるトラップ性絶縁膜（ここではハフニウムシリケート膜ＨＳＯ）として、ハフニウム（Ｈｆ）とシリコン（Ｓｉ）と酸素（Ｏ）とを含有する絶縁膜を用い、この絶縁膜におけるＨｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）を７７〜９１原子％の範囲内にしている。これは、この絶縁膜において、Ｈｆ（ハフニウム）とＳｉ（シリコン）の原子比をｘ：ｙとしたときに、０．７７≦ｘ／（ｘ＋ｙ）≦０．９１が成り立つようにすることと同義である。なお、ｘとｙは、整数であっても、整数でなくてもよい。また、このＨｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）を７９〜８７原子％の範囲内にすれば、更に好ましく、これは、ハフニウム（Ｈｆ）とシリコン（Ｓｉ）と酸素（Ｏ）とを含有するトラップ性絶縁膜（ここではハフニウムシリケート膜ＨＳＯ）において、Ｈｆ（ハフニウム）とＳｉ（シリコン）の原子比をｘ：ｙとしたときに、０．７９≦ｘ／（ｘ＋ｙ）≦０．８７が成り立つことに対応している。
【０１５０】
これにより、メモリ素子ＭＣのゲート絶縁膜におけるトラップ性絶縁膜（ここではハフニウムシリケート膜ＨＳＯ）について、トラップ電荷密度（Ｑｔｒａｐ）を高めることができ、それによって、メモリ素子を有する半導体装置の性能を向上させることができる。例えば、メモリ素子のゲート絶縁膜に蓄積できる電荷量を大きくすることができるので、メモリ素子の書き込み時と消去時でのしきい値電圧の差を大きくすることができる。このため、メモリ素子に記憶された情報を、より正確かつ容易に読み出すことができるようになる。また、面密度であるトラップ電荷密度（Ｑｔｒａｐ）を高くすれば、メモリ素子の寸法を小さくしても、メモリ素子のゲート絶縁膜に蓄積する電荷量を確保することができるようになる。このため、半導体装置の小型化にも有利となる。
【０１５１】
また、メモリ素子用のゲート絶縁膜として高誘電率ゲート絶縁膜を採用した場合は、メモリ素子の書き込み時と消去時でのしきい値電圧の差が小さくなりやすい。それに対して、本実施の形態では、上述のようにメモリ素子のゲート絶縁膜におけるトラップ性絶縁膜（ここではハフニウムシリケート膜ＨＳＯ）のトラップ電荷密度（Ｑｔｒａｐ）を高めることができるため、メモリ素子用のゲート絶縁膜として高誘電率ゲート絶縁膜を採用しても、メモリ素子の書き込み時と消去時でのしきい値電圧の差を、十分に確保することができる。このため、メモリ素子用のゲート絶縁膜として高誘電率ゲート絶縁膜を用いたことによる効果を享受しながら、その高誘電率ゲート絶縁膜におけるトラップ性絶縁膜のトラップ電荷密度を高めたことによる効果も得ることができる。
【０１５２】
図１８は、Ｓｉ基板（単結晶シリコンからなる半導体基板）上に、下から順に酸化アルミニウム膜とハフニウムシリケート膜と酸化アルミニウム膜とを積層した積層膜からなるゲート絶縁膜を形成し、そのゲート絶縁膜上にポリシリコンゲート電極を形成した場合の、断面ＴＥＭ写真を示す説明図である。ここで、ポリシリコンゲート電極とは、ポリシリコンからなるゲート電極のことである。また、ＴＥＭ（Transmission Electron Microscope）とは、透過型電子顕微鏡のことである。
【０１５３】
図１８の（ａ）は、トラップ性絶縁膜であるハフニウムシリケート膜におけるＨｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）が５４原子％の場合に対応し、図１８の（ｂ）は、トラップ性絶縁膜であるハフニウムシリケート膜におけるＨｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）が８０原子％の場合に対応している。図１８の（ｃ）は、ハフニウムシリケート膜におけるＨｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）が１００原子％の場合、すなわち、トラップ性絶縁膜が、ハフニウムシリケート膜ではなく酸化ハフニウム膜の場合に対応している。
【０１５４】
図１８の（ａ）と（ｂ）と（ｃ）のそれぞれにおいて、上側のＴＥＭ写真が、Ｓｉ基板と下層側の酸化アルミニウム膜（Ａｌ２Ｏ３膜）とトラップ性絶縁膜と上層側の酸化アルミニウム膜（Ａｌ２Ｏ３膜）とポリシリコンゲート電極（ポリＳｉ膜）との積層構造の断面を示すＴＥＭ写真である。また、図１８の（ａ）と（ｂ）と（ｃ）のそれぞれにおいて、下側のＴＥＭ写真が、トラップ性絶縁膜の断面の一部を拡大して示したＴＥＭ写真である。ここで、図１８の（ａ）の場合と（ｂ）の場合は、トラップ性絶縁膜はハフニウムシリケート膜に対応し、図１８の（ｃ）の場合は、トラップ性絶縁膜は酸化ハフニウム膜に対応している。
【０１５５】
図１８の（ａ）の場合は、トラップ性絶縁膜は、Ｈｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）が５４原子％のハフニウムシリケート膜であるが、このトラップ性絶縁膜はアモルファス状態であった。一方、図１８の（ｂ）の場合は、トラップ性絶縁膜は、Ｈｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）が８０原子％のハフニウムシリケート膜であるが、このトラップ性絶縁膜は、一部（図１８の（ｂ）の下側のＴＥＭ写真において点線の楕円で囲まれた部分）が結晶化していた。そして、図１８の（ｃ）の場合は、トラップ性絶縁膜は、酸化ハフニウム膜であるが、このトラップ性絶縁膜は、全体が結晶化していた。
【０１５６】
図１９は、トラップ性絶縁膜であるハフニウムシリケート膜におけるＨｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）を変えた場合の、Ｘ線回折の結果を示す説明図である。図１９の横軸はＸ線回折におけるＸ線の入射角に対応し、図１９の縦軸は回折強度に対応している。図１９では、ハフニウムシリケート膜におけるＨｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）が６５．４％の場合と、７２．５％の場合と、７６．７％の場合と、８１．７％の場合と、８７．１％の場合と、９１．３％の場合と、１００％の場合とについて、それぞれＸ線回折の結果が示されているが、図面を見やすくするために、縦軸方向にずらして回折パターン同士が重ならないようにしている。図１９において、各回折パターンの横に付された％表記の数値は、その回折パターンを調べた膜におけるＨｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）の値である。なお、Ｈｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）の単位を％で表しているが、これは原子％のことである。また、Ｈｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）が１００％である場合は、Ｓｉを含有していない場合に対応しているため、トラップ性絶縁膜はハフニウムシリケート膜ではなく酸化ハフニウムということになる。
【０１５７】
図１９からも分かるように、Ｈｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）が６５．４％の場合と７２．５％の場合と７６．７％の場合では、Ｘ線回折のピークは見られず、ハフニウムシリケート膜がアモルファス状態にあることを示している。一方、Ｈｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）が８１．７％の場合と８７．１％の場合と９１．３％の場合と１００％の場合では、Ｘ線回折のピークが観察され、ハフニウムシリケート膜（但しＨｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）が１００％の場合は酸化ハフニウム膜）が結晶化していることを示している。
【０１５８】
また、Ｈｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）が８１．７％の場合と８７．１％の場合とでは、Ｘ線回折パターンのピーク位置はほぼ同じである。このため、Ｈｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）が８１．７％の場合と８７．１％の場合とでは、ハフニウムシリケート膜の結晶構造（結晶相）はほぼ同じであると考えられ、後述するように斜方晶（オルソロンビック）のＨｆＯ２の結晶構造とほぼ同じと考えられる。
【０１５９】
しかしながら、Ｈｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）が１００％の場合、すなわち酸化ハフニウム膜の場合は、Ｈｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）が８１．７％の場合および８７．１％の場合とは、Ｘ線回折パターンのピーク位置が相違している。このため、Ｈｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）が１００％の場合の結晶構造（結晶相）は、Ｈｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）が８１．７％の場合および８７．１％の場合の結晶構造（結晶相）とは相違していると考えられ、後述するように単斜晶（モノシリック）のＨｆＯ２の結晶構造とほぼ同じであると考えられる。
【０１６０】
また、Ｈｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）が９１．３％の場合の回折パターンは、Ｈｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）が８１．７％の場合および８７．１％の場合の回折パターン（すなわち斜方晶の回折パターン）に、Ｈｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）が１００％の場合の回折パターン（すなわち単斜晶の回折パターン）が混在したような回折パターンとなっている。このため、Ｈｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）が９１．３％の場合、ハフニウムシリケート膜は、Ｈｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）が８１．７％の場合および８７．１％の場合と同様の結晶相（すなわち斜方晶の結晶相）に、Ｈｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）が１００％の場合の結晶相（すなわち単斜晶の結晶相）が混じったものとなっていると考えられる。
【０１６１】
図２０は、トラップ性絶縁膜であるハフニウムシリケート膜におけるＨｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）を変えた場合の、Ｘ線回折の結果を示す説明図である。図２０の横軸はＸ線回折におけるＸ線の入射角に対応し、図２０の縦軸は回折強度に対応している。図２０では、図１９におけるＨｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）が６５．４％の場合と８１．７％の場合と１００％の場合の３つの回折パターンを取り出して示すとともに、斜方晶（オルソロンビック）のＨｆＯ２の場合の回折ピーク位置を３つの回折パターンの下側に示し、単斜晶（モノシリック）のＨｆＯ２の場合の回折ピーク位置を３つの回折パターンの上側に示してある。
【０１６２】
図２０からも分かるように、Ｈｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）が６５．４％の場合は、Ｘ線回折のピークは見られず、ハフニウムシリケート膜がアモルファス状態にあることを示している。一方、Ｈｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）が８１．７％の場合は、斜方晶（オルソロンビック）のＨｆＯ２の回折ピーク位置に相当する位置にピークを有する回折パターンとなっており、ハフニウムシリケート膜の結晶構造が、斜方晶（オルソロンビック）のＨｆＯ２の結晶構造とほぼ同じであることを示している。Ｈｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）が１００％の場合、すなわち酸化ハフニウム膜の場合は、単斜晶（モノシリック）のＨｆＯ２の回折ピーク位置に相当する位置にピークを有する回折パターンとなっており、酸化ハフニウム膜の結晶構造が、単斜晶（モノシリック）のＨｆＯ２の結晶構造とほぼ同じであることを示している。
【０１６３】
これらの図１８と図１９と図２０とを合わせて考えると、Ｈｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）が７７〜９１％の範囲内にある場合は、ハフニウムシリケート膜には、単斜晶（モノシリック）の酸化ハフニウム結晶はほとんど生成されずに、斜方晶（オルソロンビック）の酸化ハフニウム結晶が生成されていると考えられる。一方、Ｈｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）が７７％未満の場合は、ハフニウムシリケート膜はアモルファス状態となり、また、Ｈｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）が９１％よりも大きくなると、単斜晶（モノシリック）の酸化ハフニウム結晶が生成されると考えられる。このため、トラップ電荷密度Ｑｔｒａｐが高くなるＨｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）の範囲と、斜方晶（オルソロンビック）の酸化ハフニウム結晶が生成されるＨｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）の範囲とが、ほぼ一致しており、いずれも７７％≦ＣＨｆ／（Ｈｆ＋Ｓｉ）≦９１％となる範囲である。このことから、Ｈｆ濃度ＣＨｆ／（Ｈｆ＋Ｓｉ）が７７〜９１％の範囲内にある場合は、斜方晶（オルソロンビック）の酸化ハフニウム結晶が生成され、これがトラップ電荷密度Ｑｔｒａｐの増加に寄与しているものと推察される。
【０１６４】
このように、本実施の形態では、メモリ素子のゲート絶縁膜におけるトラップ性絶縁膜が、ハフニウム（Ｈｆ）とシリコン（Ｓｉ）と酸素（Ｏ）とを含有し、このトラップ性絶縁膜におけるハフニウム（Ｈｆ）とシリコン（Ｓｉ）の原子比をｘ：ｙとしたときに、０．７７≦ｘ／（ｘ＋ｙ）≦０．９１が成り立つようにすることで、トラップ性絶縁膜のトラップ電荷密度を高めることができる。これにより、メモリ素子を有する半導体装置の性能を向上させることができる。
【０１６５】
また、ハフニウムシリケート膜ＨＳＯを結晶化させることでハフニウムシリケート膜ＨＳＯのトラップ電荷密度Ｑｔｒａｐが増加しているため、上記ステップＳ５の熱処理の熱処理温度をある程度高くしてハフニウムシリケート膜ＨＳＯの結晶成長を促進させることが好ましい。この観点で、上記ステップＳ５の熱処理の熱処理温度は、８００℃以上が好ましく、これにより、ハフニウムシリケート膜ＨＳＯのトラップ電荷密度を、より的確に高めることができる。一方、上記ステップＳ５の熱処理の熱処理温度を高くすると、トラップ電荷密度の向上効果を高められるが、熱処理温度が高すぎると、半導体基板ＳＢとゲート絶縁膜との界面の特性が劣化する懸念がある。この観点で、上記ステップＳ５の熱処理の熱処理温度は、１０５０℃以下にすれば更に好ましく、これにより、半導体基板ＳＢとゲート絶縁膜との界面の特性が劣化するのを的確に防止することができる。従って、上記ステップＳ５の熱処理の熱処理温度は、８００〜１０５０℃の範囲内に設定することが、より好ましい。
【０１６６】
（実施の形態２）
上記実施の形態１は、シングルゲート型のメモリ素子に適用した場合について説明した。本実施の形態２は、スプリットゲート型のメモリ素子に適用した場合について説明する。
【０１６７】
図２１は、本実施の形態２の半導体装置の要部断面図であり、不揮発性メモリのメモリセル領域の要部断面図が示されている。図２２は、メモリ素子ＭＣ１の等価回路図である。なお、図２１では、絶縁膜ＩＬ１，ＩＬ２、コンタクトホールＣＴ、プラグＰＧおよび配線Ｍ１については、図示を省略している。
【０１６８】
図２１に示されるように、半導体基板ＳＢには、メモリトランジスタおよび制御トランジスタからなる不揮発性メモリのメモリ素子（メモリセル）ＭＣ１が形成されている。実際には、半導体基板ＳＢには、複数のメモリ素子ＭＣ１がアレイ状に形成されている。
【０１６９】
図２１および図２２に示されるように、本実施の形態２の半導体装置における不揮発性メモリのメモリ素子（メモリセル）ＭＣ１は、スプリットゲート型のメモリ素子（メモリセル）であり、制御ゲート電極ＣＧを有する制御トランジスタとメモリゲート電極ＭＧ１を有するメモリトランジスタとの２つのＭＩＳＦＥＴを接続したものである。
【０１７０】
ここで、電荷蓄積部（電荷蓄積層）を含むゲート絶縁膜およびメモリゲート電極ＭＧ１を備えるＭＩＳＦＥＴをメモリトランジスタといい、また、ゲート絶縁膜および制御ゲート電極ＣＧを備えるＭＩＳＦＥＴを制御トランジスタという。なお、制御トランジスタは、メモリセル選択用トランジスタであるため、選択トランジスタとみなすこともできる。メモリトランジスタは、記憶用トランジスタである。
【０１７１】
以下に、メモリ素子ＭＣ１の構成を具体的に説明する。
【０１７２】
図２１に示されるように、不揮発性メモリのメモリ素子ＭＣ１は、半導体基板ＳＢのｐ型ウエルＰＷ１中に形成されたソースおよびドレイン用のｎ型の半導体領域ＭＳ，ＭＤと、半導体基板ＳＢ（ｐ型ウエルＰＷ１）の上部に形成された制御ゲート電極ＣＧと、半導体基板ＳＢ（ｐ型ウエルＰＷ１）の上部に形成されて制御ゲート電極ＣＧと隣合うメモリゲート電極ＭＧ１とを有している。そして、不揮発性メモリのメモリ素子ＭＣ１は、更に、制御ゲート電極ＣＧおよび半導体基板ＳＢ（ｐ型ウエルＰＷ１）間に形成された絶縁膜（ゲート絶縁膜）ＧＩと、メモリゲート電極ＭＧ１および半導体基板ＳＢ（ｐ型ウエルＰＷ１）間とメモリゲート電極ＭＧ１および制御ゲート電極ＣＧ間とに形成された絶縁膜ＺＦとを有している。
【０１７３】
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ１は、それらの対向側面の間に絶縁膜ＺＦを介した状態で、半導体基板ＳＢの主面に沿って延在し、並んで配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ１は、半導体領域ＭＤおよび半導体領域ＭＳ間の半導体基板ＳＢ（ｐ型ウエルＰＷ１）の上部に絶縁膜ＧＩまたは絶縁膜ＺＦを介して形成されており、半導体領域ＭＳ側にメモリゲート電極ＭＧ１が位置し、半導体領域ＭＤ側に制御ゲート電極ＣＧが位置している。但し、制御ゲート電極ＣＧは絶縁膜ＧＩを介し、メモリゲート電極ＭＧ１は絶縁膜ＺＦを介して、半導体基板ＳＢ上に形成されている。
【０１７４】
制御ゲート電極ＣＧとメモリゲート電極ＭＧ１とは、間に絶縁膜ＺＦを介在して互いに隣合っている。絶縁膜ＺＦは、メモリゲート電極ＭＧ１と半導体基板ＳＢ（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧ１と制御ゲート電極ＣＧの間の領域の、両領域にわたって延在している。
【０１７５】
制御ゲート電極ＣＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）の間に形成された絶縁膜ＧＩ、すなわち制御ゲート電極ＣＧの下の絶縁膜ＧＩが、制御トランジスタのゲート絶縁膜として機能する。絶縁膜ＧＩは、例えば酸化シリコン膜または酸窒化シリコン膜などにより形成することができる。
【０１７６】
また、メモリゲート電極ＭＧ１と半導体基板ＳＢ（ｐ型ウエルＰＷ１）の間の絶縁膜ＺＦ、すなわちメモリゲート電極ＭＧ１の下の絶縁膜ＺＦが、メモリトランジスタのゲート絶縁膜（内部に電荷蓄積部を有するゲート絶縁膜）として機能する。絶縁膜ＺＦ（特に絶縁膜ＭＺ）は、その内部に電荷蓄積部（ここではハフニウムシリケート膜ＨＳＯ）を有する絶縁膜とみなすことができる。なお、メモリゲート電極ＭＧ１と半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間の絶縁膜ＺＦは、メモリトランジスタのゲート絶縁膜として機能するが、メモリゲート電極ＭＧ１と制御ゲート電極ＣＧとの間の絶縁膜ＭＺは、メモリゲート電極ＭＧ１と制御ゲート電極ＣＧとの間を絶縁（電気的に分離）するための絶縁膜として機能する。
【０１７７】
絶縁膜ＺＦは、上記実施形態１の上記界面層ＯＸ１に相当する絶縁膜ＯＸ１ａと、上記実施の形態１と同様の構成を有する絶縁膜ＭＺとの積層膜である。すなわち、絶縁膜ＺＦは、絶縁膜ＯＸ１ａと絶縁膜ＯＸ１ａ上の絶縁膜ＭＺとの積層膜からなる。つまり、上記実施形態１の上記界面層ＯＸ１と上記絶縁膜ＭＺとを合わせたものが、絶縁膜ＺＦに対応している。
【０１７８】
つまり、上記実施の形態１では、界面層ＯＸ１と絶縁膜ＭＺとの積層膜が半導体基板ＳＢ（ｐ型ウエルＰＷ）とゲート電極ＭＧとの間に介在していた。一方、本実施の形態２では、界面層ＯＸ１に相当する絶縁膜ＯＸ１ａと絶縁膜ＭＺとの積層膜である絶縁膜ＺＦが、メモリゲート電極ＭＧ１と半導体基板ＳＢ（ｐ型ウエルＰＷ１）の間と、メモリゲート電極ＭＧ１と制御ゲート電極ＣＧの間に介在している。
【０１７９】
絶縁膜ＭＺの構成については、本実施の形態２においても、上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。簡単に述べると、絶縁膜ＭＺは、酸化アルミニウム膜ＡＯＸ１と、酸化アルミニウム膜ＡＯＸ１上に形成されたハフニウムシリケート膜ＨＳＯと、ハフニウムシリケート膜ＨＳＯ上に形成された酸化アルミニウム膜ＡＯＸ２との積層膜からなる。酸化アルミニウム膜ＡＯＸ１とハフニウムシリケート膜ＨＳＯと酸化アルミニウム膜ＡＯＸ２のそれぞれの組成、誘電率および機能などについては、上記実施の形態１と同様である。簡単に述べると、ハフニウムシリケート膜ＨＳＯは、電荷蓄積機能を有する絶縁膜、すなわちトラップ性絶縁膜であり、酸化アルミニウム膜ＡＯＸ２と酸化アルミニウム膜ＡＯＸ１とは、電荷ブロック層または電荷閉じ込め層として機能する絶縁膜である。
【０１８０】
なお、図面を見やすくするために、図２１では、酸化アルミニウム膜ＡＯＸ１とハフニウムシリケート膜ＨＳＯと酸化アルミニウム膜ＡＯＸ２との積層膜からなる絶縁膜ＭＺを、単に絶縁膜ＭＺとして図示している。実際には、図２１において点線の円で囲まれた領域の拡大図に示されるように、絶縁膜ＭＺは、酸化アルミニウム膜ＡＯＸ１とハフニウムシリケート膜ＨＳＯと酸化アルミニウム膜ＡＯＸ２との積層膜からなる。
【０１８１】
また、上記実施の形態１でも述べたように、本実施の形態２においても、酸化アルミニウム膜ＡＯＸ１の代わりに、酸化シリコン膜、酸窒化シリコン膜（ＳｉＯＮ膜）、酸窒化アルミニウム膜（ＡｌＯＮ膜）、アルミニウムシリケート膜（ＡｌＳｉＯ膜）、またはハフニウムアルミネート膜（ＨｆＡｌＯ膜）を、絶縁膜ＭＺのボトム絶縁膜として用いることができる。また、酸化アルミニウム膜ＡＯＸ２の代わりに、酸化シリコン膜、酸窒化シリコン膜（ＳｉＯＮ膜）、酸窒化アルミニウム膜（ＡｌＯＮ膜）、アルミニウムシリケート膜（ＡｌＳｉＯ膜）、またはハフニウムアルミネート膜（ＨｆＡｌＯ膜）を、絶縁膜ＭＺのトップ絶縁膜として用いることができる。
【０１８２】
但し、上記実施の形態１と同様、本実施の形態２でも、絶縁膜ＭＺのボトム絶縁膜としては、酸化アルミニウム膜ＡＯＸ１が最も好ましく、絶縁膜ＭＺのトップ絶縁膜としては、酸化アルミニウム膜ＡＯＸ２が最も好ましい。
【０１８３】
上記界面層ＯＸ１と同様に、絶縁膜ＯＸ１ａは、酸化シリコン膜または酸窒化シリコン膜からなる。本実施の形態２において、絶縁膜ＯＸ１ａを省略することもできるが、絶縁膜ＯＸ１ａを形成した方がより好ましい。酸化シリコンまたは酸窒化シリコンからなる絶縁膜ＯＸ１ａを設けることで、メモリトランジスタのゲート絶縁膜と半導体基板（のシリコン面）との界面をＳｉＯ２／ＳｉまたはＳｉＯＮ／Ｓｉ構造にし、この界面におけるトラップ準位などの欠陥数を減らして、駆動能力や信頼性を向上させることができる。
【０１８４】
また、製造工程上、絶縁膜ＯＸ１ａは、半導体基板ＳＢ（ｐ型ウエルＰＷ１）とメモリゲート電極ＭＧ１との間と、メモリゲート電極ＭＧ１と制御ゲート電極ＣＧとの間に形成されている。しかしながら、絶縁膜ＯＸ１ａが、半導体基板ＳＢ（ｐ型ウエルＰＷ１）とメモリゲート電極ＭＧ１との間には形成されているが、メモリゲート電極ＭＧ１と制御ゲート電極ＣＧとの間には形成されていない場合も許容できる。
【０１８５】
半導体領域ＭＳおよび半導体領域ＭＤは、ソースまたはドレイン用の半導体領域である。すなわち、半導体領域ＭＳは、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域ＭＤは、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域ＭＳはソース領域として機能する半導体領域、半導体領域ＭＤはドレイン領域として機能する半導体領域である。半導体領域ＭＳ，ＭＤは、ｎ型の不純物が導入された半導体領域よりなり、それぞれＬＤＤ構造を備えている。すなわち、ソース用の半導体領域ＭＳは、ｎ−型半導体領域ＥＸ１（エクステンション領域）と、ｎ−型半導体領域ＥＸ１よりも高い不純物濃度を有するｎ＋型半導体領域ＳＤ１（ソース領域）とを有している。また、ドレイン用の半導体領域ＭＤは、ｎ−型半導体領域ＥＸ２（エクステンション領域）と、ｎ−型半導体領域ＥＸ２よりも高い不純物濃度を有するｎ＋型半導体領域ＳＤ２（ドレイン領域）とを有している。
【０１８６】
半導体領域ＭＳは、ソースまたはドレイン用の半導体領域であり、メモリゲート電極ＭＧ１とゲート長方向（メモリゲート電極ＭＧ１のゲート長方向）に隣接する位置の半導体基板ＳＢに形成されている。また、半導体領域ＭＤは、ソースまたはドレイン用の半導体領域であり、制御ゲート電極ＣＧとゲート長方向（制御ゲート電極ＣＧのゲート長方向）に隣接する位置の半導体基板ＳＢに形成されている。
【０１８７】
メモリゲート電極ＭＧ１および制御ゲート電極ＣＧの互いに隣接していない側の側壁上には、絶縁体（絶縁膜）からなるサイドウォールスペーサＳＷが形成されている。
【０１８８】
ソース部のｎ−型半導体領域ＥＸ１はメモリゲート電極ＭＧ１に対して自己整合的に形成され、ｎ＋型半導体領域ＳＤ１はメモリゲート電極ＭＧ１の側壁上のサイドウォールスペーサＳＷに対して自己整合的に形成されている。このため、製造された半導体装置においては、低濃度のｎ−型半導体領域ＥＸ１は、メモリゲート電極ＭＧ１の側壁上のサイドウォールスペーサＳＷの下方に形成され、高濃度のｎ＋型半導体領域ＳＤ１は、低濃度のｎ−型半導体領域ＥＸ１の外側に形成されている。従って、低濃度のｎ−型半導体領域ＥＸ１は、メモリトランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域ＳＤ１は、低濃度のｎ−型半導体領域ＥＸ１に隣接し、メモリトランジスタのチャネル領域からｎ−型半導体領域ＥＸ１の分だけ離間するように形成されている。
【０１８９】
ドレイン部のｎ−型半導体領域ＥＸ２は制御ゲート電極ＣＧに対して自己整合的に形成され、ｎ＋型半導体領域ＳＤ２は制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷに対して自己整合的に形成されている。このため、製造された半導体装置においては、低濃度のｎ−型半導体領域ＥＸ２は、制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷの下方に形成され、高濃度のｎ＋型半導体領域ＳＤ２は、低濃度のｎ−型半導体領域ＥＸ２の外側に形成されている。従って、低濃度のｎ−型半導体領域ＥＸ２は、制御トランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域ＳＤ２は、低濃度のｎ−型半導体領域ＥＸ２に隣接し、制御トランジスタのチャネル領域からｎ−型半導体領域ＥＸ２の分だけ離間するように形成されている。
【０１９０】
メモリゲート電極ＭＧ１下の絶縁膜ＭＺの下にメモリトランジスタのチャネル領域が形成され、制御ゲート電極ＣＧ下の絶縁膜ＧＩの下に制御トランジスタのチャネル領域が形成される。
【０１９１】
ｎ＋型半導体領域ＳＤ１，ＳＤ２の上部とメモリゲート電極ＭＧ１の上部と制御ゲート電極ＣＧの上部には、サリサイド技術などにより、金属シリサイド層ＳＬが形成されている。
【０１９２】
また、図２１では図示を省略しているが、後述の図３４に示されるように、半導体基板ＳＢ上には、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ１およびサイドウォールスペーサＳＷを覆うように、層間絶縁膜として絶縁膜ＩＬ１が形成されている。そして、絶縁膜ＩＬ１にはコンタクトホールＣＴが形成され、コンタクトホールＣＴ内にプラグＰＧが埋め込まれている。プラグＰＧが埋め込まれた絶縁膜ＩＬ１上には絶縁膜ＩＬ２および配線Ｍ１が形成されている。
【０１９３】
次に、本実施の形態２における不揮発性メモリの動作例について、図２３を参照して説明する。
【０１９４】
図２３は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図２３の表には、「書込」、「消去」、「読出」時のそれぞれにおいて、図２１と図２２に示すようなメモリセル（選択メモリセル）のメモリゲート電極ＭＧ１に印加する電圧Ｖｍｇ、ソース領域（半導体領域ＭＳ）に印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域（半導体領域ＭＤ）に印加する電圧Ｖｄ、及びｐ型ウエルＰＷ１に印加する電圧Ｖｂが記載されている。なお、図２３の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態２では、メモリトランジスタの絶縁膜ＺＦ中の電荷蓄積層（電荷蓄積部）であるハフニウムシリケート膜ＨＳＯへの電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
【０１９５】
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれる、ソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）を用いることができる。例えば図２３の「書込」の欄に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜ＺＦ中のハフニウムシリケート膜ＨＳＯ中に電子を注入することで書込みを行う。この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧ１および制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧ１の下の絶縁膜ＺＦ中の電荷蓄積層（電荷蓄積部）であるハフニウムシリケート膜ＨＳＯにホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、絶縁膜ＺＦ中のハフニウムシリケート膜ＨＳＯ中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【０１９６】
消去方法は、いわゆるＢＴＢＴ方式と呼ばれる、ＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式（ホットホール注入消去方式）を用いることができる。すなわち、ＢＴＢＴ（バンド間トンネル現象）により発生したホール（正孔）を電荷蓄積部（絶縁膜ＺＦ中のハフニウムシリケート膜ＨＳＯ）に注入することにより消去を行う。例えば図２３の「消去」の欄に示されるような電圧を、消去を行う選択メモリセルの各部位に印加し、ＢＴＢＴ現象によりホール（正孔）を発生させ電界加速することで選択メモリセルの絶縁膜ＺＦ中のハフニウムシリケート膜ＨＳＯ中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
【０１９７】
読出し時には、例えば図２３の「読出」の欄に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧ１に印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるメモリトランジスタのしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
【０１９８】
次に、本実施の形態２の半導体装置の製造方法について説明する。
【０１９９】
図２４〜図３４は、本実施の形態の半導体装置の製造工程中の要部断面図である。
【０２００】
図２４に示されるように、まず、上記実施の形態１と同様の半導体基板ＳＢを用意する。それから、半導体基板ＳＢの主面に、活性領域を規定する素子分離領域（図示せず）を形成する。
【０２０１】
次に、図２５に示されるように、メモリセル形成領域の半導体基板ＳＢにｐ型ウエルＰＷ１を形成する。ｐ型ウエルＰＷ１は、イオン注入法により形成することができ、半導体基板ＳＢの主面から所定の深さにわたって形成される。
【０２０２】
次に、希釈フッ酸洗浄などによって半導体基板ＳＢ（ｐ型ウエルＰＷ１）の表面を清浄化した後、半導体基板ＳＢの主面（ｐ型ウエルＰＷ１の表面）に、制御トランジスタのゲート絶縁膜用の絶縁膜ＧＩを形成する。それから、半導体基板ＳＢの主面（主面全面）上に、すなわち絶縁膜ＧＩ上に、制御ゲート電極ＣＧ形成用の導電体膜としてシリコン膜ＰＳ１を形成（堆積）してから、このシリコン膜ＰＳ１をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、パターニングされたシリコン膜ＰＳ１からなる制御ゲート電極ＣＧを形成する。
【０２０３】
シリコン膜ＰＳ１は、多結晶シリコン膜（ポリシリコン膜）からなり、ＣＶＤ法などを用いて形成することができるが、成膜時はシリコン膜ＰＳ１をアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。シリコン膜ＰＳ１は、ｎ型不純物が導入されて低抵抗率とされている。シリコン膜ＰＳ１は、成膜時の段階ではノンドープのシリコン膜とし、成膜後に不純物をイオン注入で導入することができる。このため、制御ゲート電極ＣＧは、ｎ型のドープトポリシリコン膜により形成される。
【０２０４】
メモリセルを形成する領域において、制御ゲート電極ＣＧで覆われた部分以外の絶縁膜ＧＩ（すなわちゲート絶縁膜となる部分以外の絶縁膜ＧＩ）は、シリコン膜ＰＳ１のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
【０２０５】
次に、洗浄処理を行って、半導体基板ＳＢの主面を清浄化処理した後、図２４に示されるように、半導体基板ＳＢの主面全面に、すなわち、半導体基板ＳＢの主面（表面）上と制御ゲート電極ＣＧの表面（上面および側面）上に、メモリトランジスタのゲート絶縁膜用の絶縁膜ＺＦを形成する。
【０２０６】
この絶縁膜ＺＦは、酸化シリコン膜または酸窒化シリコン膜からなる絶縁膜ＯＸ１ａと、絶縁膜ＯＸ１ａ上の絶縁膜ＭＺとの積層膜からなる。
【０２０７】
なお、図面を見やすくするために、図２６では、酸化アルミニウム膜ＡＯＸ１とハフニウムシリケート膜ＨＳＯと酸化アルミニウム膜ＡＯＸ２とからなる絶縁膜ＭＺを、単に絶縁膜ＭＺとして図示している。実際には、図２６において点線の円で囲まれた領域の拡大図に示されるように、絶縁膜ＭＺは、酸化アルミニウム膜ＡＯＸ１と、酸化アルミニウム膜ＡＯＸ１上のハフニウムシリケート膜ＨＳＯと、ハフニウムシリケート膜ＨＳＯ上の酸化アルミニウム膜ＡＯＸ２との積層膜からなる。従って、絶縁膜ＺＦは、絶縁膜ＯＸ１ａと、絶縁膜ＯＸ１ａ上の酸化アルミニウム膜ＡＯＸ１と、酸化アルミニウム膜ＡＯＸ１上のハフニウムシリケート膜ＨＳＯと、ハフニウムシリケート膜ＨＳＯ上の酸化アルミニウム膜ＡＯＸ２との積層膜からなる。
【０２０８】
このため、絶縁膜ＺＦ形成工程は、絶縁膜ＯＸ１ａ形成工程と、酸化アルミニウム膜ＡＯＸ１形成工程と、ハフニウムシリケート膜ＨＳＯ形成工程と、酸化アルミニウム膜ＡＯＸ２形成工程とを含んでいる。絶縁膜ＧＩ形成工程の後に酸化アルミニウム膜ＡＯＸ１形成工程が行われ、その後にハフニウムシリケート膜ＨＳＯ形成工程が行われ、更にその後に酸化アルミニウム膜ＡＯＸ２形成工程が行われる。酸化アルミニウム膜ＡＯＸ１形成工程と、ハフニウムシリケート膜ＨＳＯ形成工程と、酸化アルミニウム膜ＡＯＸ２形成工程とについては、本実施の形態２も上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。本実施の形態２においても、上記ステップＳ５の熱処理と同様の熱処理（結晶化のための熱処理）を行うことが望ましい。また、絶縁膜ＯＸ１ａ形成工程についても、例えば、上記実施の形態１の界面層ＯＸ１形成工程と同様の手法を用いることができる。なお、上述したように、絶縁膜ＯＸ１ａの形成を省略することもできるが、絶縁膜ＯＸ１ａも形成した方がより望ましい。
【０２０９】
従って、本実施の形態２では、絶縁膜ＺＦ形成工程として、上記実施の形態１の上記ステップＳ３，Ｓ４，Ｓ５と同様の工程を行うが、半導体基板ＳＢの主面（表面）上だけでなく、制御ゲート電極ＣＧの表面（上面および側面）上にも絶縁膜ＺＦが形成される点が、上記実施の形態１と相違している。
【０２１０】
また、上記実施の形態１でも述べたように、本実施の形態２においても、酸化アルミニウム膜ＡＯＸ１の代わりに、酸化シリコン膜、酸窒化シリコン膜（ＳｉＯＮ膜）、酸窒化アルミニウム膜（ＡｌＯＮ膜）、アルミニウムシリケート膜（ＡｌＳｉＯ膜）、またはハフニウムアルミネート膜（ＨｆＡｌＯ膜）を、絶縁膜ＭＺのボトム絶縁膜として形成することができる。また、酸化アルミニウム膜ＡＯＸ２の代わりに、酸化シリコン膜、酸窒化シリコン膜（ＳｉＯＮ膜）、酸窒化アルミニウム膜（ＡｌＯＮ膜）、アルミニウムシリケート膜（ＡｌＳｉＯ膜）、またはハフニウムアルミネート膜（ＨｆＡｌＯ膜）を、絶縁膜ＭＺのトップ絶縁膜として形成することができる。
【０２１１】
次に、図２７に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち絶縁膜ＺＦ上に、制御ゲート電極ＣＧを覆うように、メモリゲート電極ＭＧ１形成用の導電体膜としてシリコン膜ＰＳ２を形成（堆積）する。
【０２１２】
シリコン膜ＰＳ２は、多結晶シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。成膜時はシリコン膜ＰＳ２をアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。シリコン膜ＰＳ２は、ｎ型不純物が導入されて低抵抗率とされている。シリコン膜ＰＳ２の成膜後のイオン注入でシリコン膜ＰＳ２にｎ型不純物を導入することもできるが、シリコン膜ＰＳ２の成膜時にシリコン膜ＰＳ２にｎ型不純物を導入することもできる。
【０２１３】
次に、異方性エッチング技術により、シリコン膜ＰＳ２をエッチバック（エッチング、ドライエッチング、異方性エッチング）する。このエッチバック工程では、シリコン膜ＰＳ２の堆積膜厚の分だけシリコン膜ＰＳ２を異方性エッチングによりエッチバックすることで、制御ゲート電極ＣＧの両方の側壁上に（絶縁膜ＺＦを介して）シリコン膜ＰＳ２をサイドウォールスペーサ状に残し、他の領域のシリコン膜ＰＳ２を除去する。これにより、図２８に示されるように、制御ゲート電極ＣＧの両方の側壁のうち、一方の側壁上に絶縁膜ＺＦを介してサイドウォールスペーサ状に残存したシリコン膜ＰＳ２により、メモリゲート電極ＭＧ１が形成され、また、他方の側壁上に絶縁膜ＺＦを介してサイドウォールスペーサ状に残存したシリコン膜ＰＳ２により、シリコンスペーサＰＳ２ａが形成される。メモリゲート電極ＭＧ１は、絶縁膜ＺＦ上に、制御ゲート電極ＣＧと絶縁膜ＺＦを介して隣り合うように形成される。シリコン膜ＰＳ２のエッチバック工程を行ってメモリゲート電極ＭＧ１およびシリコンスペーサＰＳ２ａを形成すると、メモリゲート電極ＭＧ１とシリコンスペーサＰＳ２ａで覆われていない領域の絶縁膜ＺＦが露出される。
【０２１４】
次に、フォトリソグラフィ技術を用いて、メモリゲート電極ＭＧ１が覆われかつシリコンスペーサＰＳ２ａが露出されるようなフォトレジストパターン（図示せず）を半導体基板ＳＢ上に形成してから、このフォトレジストパターンをエッチングマスクとしたドライエッチングにより、シリコンスペーサＰＳ２ａを除去する。その後、このフォトレジストパターンを除去し、図２９には、この段階が示されている。このエッチング工程により、図２９に示されるように、シリコンスペーサＰＳ２ａが除去されるが、メモリゲート電極ＭＧ１は、フォトレジストパターンで覆われていたので、エッチングされずに残存する。
【０２１５】
次に、図３０に示されるように、絶縁膜ＺＦのうち、メモリゲート電極ＭＧ１で覆われずに露出する部分をエッチング（例えばウェットエッチング）によって除去する。この際、メモリゲート電極ＭＧ１の下とメモリゲート電極ＭＧ１および制御ゲート電極ＣＧ間とに位置する絶縁膜ＺＦは、除去されずに残存し、他の領域の絶縁膜ＺＦは除去される。図３０からも分かるように、メモリゲート電極ＭＧ１と半導体基板ＳＢ（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧ１と制御ゲート電極ＣＧの間の領域の、両領域にわたって絶縁膜ＺＦが連続的に延在している。
【０２１６】
次に、イオン注入法などを用いてｎ型の不純物を、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ１をマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢ（ｐ型ウエルＰＷ１）に導入することで、図３１に示されるように、ｎ−型半導体領域（不純物拡散層）ＥＸ１，ＥＸ２を形成する。
【０２１７】
この際、ｎ−型半導体領域ＥＸ１は、メモリゲート電極ＭＧ１の側壁（絶縁膜ＺＦを介して制御ゲート電極ＣＧに隣接している側とは反対側の側壁）に自己整合して形成される。また、ｎ−型半導体領域ＥＸ２は、制御ゲート電極ＣＧの側壁（絶縁膜ＺＦを介してメモリゲート電極ＭＧ１に隣接している側とは反対側の側壁）に自己整合して形成される。ｎ−型半導体領域ＥＸ１とｎ−型半導体領域ＥＸ２とは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
【０２１８】
次に、図３２に示されるように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ１の側壁（絶縁膜ＺＦを介して互いに隣合う側とは反対側の側壁）上に、側壁絶縁膜として、絶縁膜からなるサイドウォールスペーサＳＷを形成する。サイドウォールスペーサＳＷは、例えば、半導体基板ＳＢの主面全面上に、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ１を覆うように、サイドウォールスペーサＳＷ形成用の絶縁膜を形成してから、この絶縁膜を、異方性エッチング技術によりエッチバックすることにより、形成することができる。サイドウォールスペーサＳＷは、制御ゲート電極ＣＧの側壁のうち、絶縁膜ＺＦを介してメモリゲート電極ＭＧ１に隣接している側の側壁とは反対側の側壁上と、メモリゲート電極ＭＧ１の側壁のうち、絶縁膜ＺＦを介して制御ゲート電極ＣＧに隣接している側の側壁とは反対側の側壁上とに形成される。
【０２１９】
次に、イオン注入法などを用いてｎ型の不純物を、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ１とそれらの側壁上のサイドウォールスペーサＳＷとをマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢ（ｐ型ウエルＰＷ１）に導入することで、ｎ＋型半導体領域ＳＤ１，ＳＤ２を形成する。
【０２２０】
この際、ｎ＋型半導体領域ＳＤ１は、メモリゲート電極ＭＧ１の側壁上のサイドウォールスペーサＳＷに自己整合して形成され、ｎ＋型半導体領域ＳＤ２は、制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷに自己整合して形成される。これにより、ＬＤＤ構造が形成される。ｎ＋型半導体領域ＳＤ１とｎ＋型半導体領域ＳＤ２とは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
【０２２１】
このようにして、ｎ−型半導体領域ＥＸ１とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ１とにより、メモリトランジスタのソース領域として機能するｎ型の半導体領域ＭＳが形成され、ｎ−型半導体領域ＥＸ２とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ２とにより、制御トランジスタのドレイン領域として機能するｎ型の半導体領域ＭＤが形成される。
【０２２２】
次に、ソースおよびドレイン用の半導体領域（ｎ−型半導体領域ＥＸ１，ＥＸ２およびｎ＋型半導体領域ＳＤ１，ＳＤ２）などに導入された不純物を活性化するための熱処理である活性化アニールを行う。
【０２２３】
このようにして、不揮発性メモリのメモリ素子ＭＣ１が形成される。
【０２２４】
次に、上記実施の形態１で説明したようなサリサイドプロセスを行うことにより、図３３に示されるように、金属シリサイド層ＳＬを形成する。金属シリサイド層ＳＬは、ｎ＋型半導体領域ＳＤ１，ＳＤ２、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ１の上部に形成することができ、それによって、ソース、ドレインや各ゲート電極（ＣＧ，ＭＧ１）の抵抗を低抵抗化することができる。
【０２２５】
以降の工程は、本実施の形態２も、上記実施の形態１と基本的には同じである。
【０２２６】
すなわち、図３４に示されるように、半導体基板ＳＢの主面全面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ１およびサイドウォールスペーサＳＷを覆うように、層間絶縁膜として絶縁膜ＩＬ１を形成する。絶縁膜ＩＬ１の形成後、必要に応じてＣＭＰ法などを用いて絶縁膜ＩＬ１の上面を平坦化する。それから、フォトリソグラフィ技術およびドライエッチング技術を用いて、絶縁膜ＩＬ１にコンタクトホールＣＴを形成してから、上記実施の形態１と同様にしてコンタクトホールＣＴ内に導電性のプラグＰＧを形成する。それから、上記実施の形態１と同様に、プラグＰＧが埋め込まれた絶縁膜ＩＬ１上に絶縁膜ＩＬ２を形成してから、この絶縁膜ＩＬ２に配線溝を形成した後、配線溝内に配線Ｍ１を形成する。
【０２２７】
その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【０２２８】
以上のようにして、本実施の形態２の半導体装置が製造される。
【０２２９】
本実施の形態２の半導体装置の主要な特徴のうちの一つは、メモリトランジスタのゲート絶縁膜（ここでは絶縁膜ＺＦまたは絶縁膜ＭＺ）における電荷蓄積機能を有する絶縁膜（トラップ性絶縁膜）が、高誘電率絶縁膜であり、ハフニウムとシリコンと酸素とを含有していることである。すなわち、メモリトランジスタのゲート絶縁膜（ここでは絶縁膜ＺＦまたは絶縁膜ＭＺ）は、第１絶縁膜（ここでは酸化アルミニウム膜ＡＯＸ１）と、その第１絶縁膜上の第２絶縁膜（ここではハフニウムシリケート膜ＨＳＯ）と、その第２絶縁膜上の第３絶縁膜（ここでは酸化アルミニウム膜ＡＯＸ２）とを有している。そして、その第２絶縁膜（ここではハフニウムシリケート膜ＨＳＯ）は、電荷蓄積機能を有する高誘電率絶縁膜（すなわち高誘電率膜からなるトラップ性絶縁膜）であり、ハフニウムとシリコンと酸素とを含有している。なお、第１絶縁膜（ここでは酸化アルミニウム膜ＡＯＸ１）および第３絶縁膜（ここでは酸化アルミニウム膜ＡＯＸ２）のそれぞれのバンドギャップは、第２絶縁膜（ここではハフニウムシリケート膜ＨＳＯ）のバンドギャップよりも大きい。
【０２３０】
本実施の形態２では、メモリトランジスタのゲート絶縁膜（ここでは絶縁膜ＺＦまたは絶縁膜ＭＺ）におけるトラップ性絶縁膜（ここではハフニウムシリケート膜ＨＳＯ）を、ハフニウムとシリコンと酸素とを含有する高誘電率絶縁膜とすることで、トラップ性絶縁膜のＥＯＴを抑制しながら、トラップ性絶縁膜の物理的膜厚を大きく（厚く）することができる。これにより、上記実施の形態１でも説明したように、メモリ素子の電荷保持特性を向上させることができる。従って、半導体装置の性能を向上させることができる。なお、ハフニウムとシリコンと酸素とを含有する高誘電率絶縁膜（ここではハフニウムシリケート膜ＨＳＯ）は、窒化シリコンよりも誘電率（比誘電率）が高い。
【０２３１】
また、トラップ性絶縁膜のＥＯＴを抑制できることで、メモリトランジスタのゲート絶縁膜（ここでは絶縁膜ＺＦまたは絶縁膜ＭＺ）のＥＯＴを抑制できるため、動作電圧（書き込み電圧または消去電圧）の低減などが可能になる。また、メモリ素子の動作速度の向上を図ることができる。また、消費電力を低減することができる。また、低い駆動電圧でもデータの書き込み時間や消去時間を短縮させることができるため、データ処理速度を高めることができる。従って、半導体装置の性能を向上させることができる。
【０２３２】
また、本実施の形態２では、メモリトランジスタのゲート絶縁膜を、高誘電率ゲート絶縁膜とすることが、より好ましい。すなわち、メモリトランジスタのゲート絶縁膜は、第１絶縁膜（ここでは酸化アルミニウム膜ＡＯＸ１）と、その第１絶縁膜上の第２絶縁膜（ここではハフニウムシリケート膜ＨＳＯ）と、その第２絶縁膜上の第３絶縁膜（ここでは酸化アルミニウム膜ＡＯＸ２）とを有しているが、それら第１絶縁膜、第２絶縁膜および第３絶縁膜を、それぞれ高誘電率絶縁膜とすることが好ましい。つまり、メモリトランジスタのゲート絶縁膜は、電荷蓄積機能を有する第２高誘電率絶縁膜（ここではハフニウムシリケート膜ＨＳＯ）を、第３高誘電率絶縁膜（ここでは酸化アルミニウム膜ＡＯＸ２）と第１高誘電率絶縁膜（ここでは酸化アルミニウム膜ＡＯＸ１）とで挟んだ積層構造を有していることが好ましい。これら第１高誘電率絶縁膜と第２高誘電率絶縁膜と第３高誘電率絶縁膜は、いずれも、酸化シリコンより誘電率が高い高誘電率絶縁膜である。
【０２３３】
本実施の形態２とは異なり、メモリトランジスタのゲート絶縁膜としてＯＮＯ膜を採用した場合は、誘電率が比較的低いことから、ゲート絶縁膜のＥＯＴが大きくなってしまう。
【０２３４】
本実施の形態２では、メモリトランジスタのゲート絶縁膜として、高誘電率ゲート絶縁膜を採用したことにより、高誘電率ゲート絶縁膜を採用しない場合（すなわちＯＮＯ膜を採用した場合）に比べて、誘電率が高い分、ゲート絶縁膜のＥＯＴを小さくすることができる。このため、メモリトランジスタのゲート絶縁膜の各膜のＥＯＴを抑制しながら物理的膜厚を増加させることができる。これにより、リークによる保持特性（リテンション特性）の劣化を防止し、保持特性の向上を図ることができる。また、メモリトランジスタのゲート絶縁膜の各膜の物理的膜厚を確保しながらＥＯＴを低減させることができる。これにより、リークによる保持特性（リテンション特性）の劣化を防止しながら、動作電圧の低減などが可能になる。また、動作速度の向上を図ることができる。また、消費電力を低減することができる。また、低い駆動電圧でもデータの書き込み時間や消去時間を短縮させることができるため、データ処理速度を高めることができる。従って、半導体装置の性能を向上させることができる。
【０２３５】
また、本実施の形態２のメモリ素子ＭＣ１においては、絶縁膜ＭＺは、半導体基板ＳＢ（ｐ型ウエルＰＷ１）とメモリゲート電極ＭＧ１との間だけでなく、制御ゲート電極ＣＧとメモリゲート電極ＭＧ１との間にも延在している。このため、絶縁膜ＭＺが高誘電率絶縁膜であることにより、制御ゲート電極ＣＧとメモリゲート電極ＭＧ１との間に介在する絶縁膜のＥＯＴを抑制しながら物理的膜厚を増加させることができるため、制御ゲート電極ＣＧとメモリゲート電極ＭＧ１との間の耐圧を向上させることができる。
【０２３６】
すなわち、本実施の形態２と、メモリトランジスタのゲート絶縁膜に高誘電率ゲート絶縁膜を採用しない場合（すなわちＯＮＯ膜を採用した場合）とを、ゲート絶縁膜のＥＯＴが同じであると仮定した比べたときに、ゲート絶縁膜の物理的膜厚は本実施の形態２の方が厚くなるため、制御ゲート電極ＣＧとメモリゲート電極ＭＧ１との間に介在する絶縁膜の厚みも、本実施の形態２の方が厚くなる。制御ゲート電極ＣＧとメモリゲート電極ＭＧ１との間に介在する絶縁膜の物理的膜厚が厚くなることは、制御ゲート電極ＣＧとメモリゲート電極ＭＧ１との間の耐圧が高くなることにつながる。このため、本実施の形態２では、絶縁膜ＭＺが高誘電率絶縁膜であることにより、制御ゲート電極ＣＧとメモリゲート電極ＭＧ１との間に介在する絶縁膜のＥＯＴを抑制しながら物理的膜厚を増加させることができるため、制御ゲート電極ＣＧとメモリゲート電極ＭＧ１との間の耐圧を向上させることができる。
【０２３７】
また、本実施の形態２では、絶縁膜ＭＺが高誘電率絶縁膜であることにより、半導体基板ＳＢ（ｐ型ウエルＰＷ１）とメモリゲート電極ＭＧ１との間に介在する絶縁膜のＥＯＴを抑制しながら物理的膜厚を増加させることができるため、メモリゲート電極ＭＧ１とソース領域（半導体領域ＭＳ）との間の耐圧を向上させることができる。
【０２３８】
メモリトランジスタのゲート絶縁膜において、電荷蓄積機能を有する第２絶縁膜（ここではハフニウムシリケート膜ＨＳＯ）の上下に位置する第３絶縁膜（ここでは酸化アルミニウム膜ＡＯＸ２）と第１絶縁膜（ここでは酸化アルミニウム膜ＡＯＸ１）とは、それぞれ、電荷ブロック層として機能できるように、第２絶縁膜のバンドギャップよりも大きなバンドギャップを有している必要がある。このことは、本実施の形態２においても、上記実施の形態１と同様である。このため、上記実施の形態１と同様に、本実施の形態２においても、電荷ブロック層（または電荷閉じ込め層）として機能する第１絶縁膜および第３絶縁膜として、酸化アルミニウム膜、酸化シリコン膜、酸窒化シリコン膜（ＳｉＯＮ膜）、酸窒化アルミニウム膜（ＡｌＯＮ膜）、アルミニウムシリケート膜（ＡｌＳｉＯ膜）またはハフニウムアルミネート膜（ＨｆＡｌＯ膜）を好適に用いることができる。
【０２３９】
そして、本実施の形態２においても、電荷ブロック層（または電荷閉じ込め層）として機能する第１絶縁膜および第３絶縁膜は、誘電率が高いことが好ましく、そうすることで、第１絶縁膜および第３絶縁膜のＥＯＴを抑制しながら第１絶縁膜および第３絶縁膜物理的膜厚を増加させることができるため、上述のような効果を的確に得ることができる。この観点で、本実施の形態２においても、電荷ブロック層（または電荷閉じ込め層）として機能する第１絶縁膜および第３絶縁膜として、酸化アルミニウム膜、酸窒化アルミニウム膜（ＡｌＯＮ膜）、アルミニウムシリケート膜（ＡｌＳｉＯ膜）、またはハフニウムアルミネート膜（ＨｆＡｌＯ膜）を用いることがより好ましく、これにより、第１絶縁膜および第３絶縁膜の誘電率を的確に高めることができる。
【０２４０】
更に、本実施の形態２においても、上記実施の形態１と同様に、電荷ブロック層（または電荷閉じ込め層）として機能する第１絶縁膜および第３絶縁膜としては、酸化アルミニウム膜が最も好ましい。すなわち、第１絶縁膜としては、酸化アルミニウム膜ＡＯＸ１が最も好ましく、第３絶縁膜としては、酸化アルミニウム膜ＡＯＸ２が最も好ましい。これにより、第１絶縁膜および第３絶縁膜が、それぞれ電荷ブロック層（または電荷閉じ込め層）として、より的確に機能することができ、また、第１絶縁膜および第３絶縁膜の誘電率を、より的確に高くすることができる。
【０２４１】
また、本実施の形態２の半導体装置の主要な特徴のうちの他の一つは、電荷蓄積機能を有する第２絶縁膜（ここではハフニウムシリケート膜ＨＳＯ）の組成についてであるが、これについては、上記実施の形態１と同様であり、これにより、上記実施の形態１とほぼ同様の効果を得ることができる。
【０２４２】
すなわち、本実施の形態２においても、メモリトランジスタにおけるトラップ性絶縁膜（ここではハフニウムシリケート膜ＨＳＯ）の組成を、上記実施の形態１と同様とすることで、トラップ性絶縁膜のトラップ電荷密度を高めることができる。これにより、不揮発性メモリを有する半導体装置の性能を向上させることができる。
【０２４３】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０２４４】
ＡＯＸ１，ＡＯＸ２  酸化アルミニウム膜
ＣＧ  制御ゲート電極
ＣＴ  コンタクトホール
ＥＸ，ＥＸ１，ＥＸ２  ｎ−型半導体領域
ＧＩ  絶縁膜
ＨＳＯ  ハフニウムシリケート膜
ＩＬ１，ＩＬ２  絶縁膜
ＭＧ  ゲート電極
ＭＧ１  メモリゲート電極
ＭＺ  絶縁膜
ＯＸ１  界面層
ＯＸ１ａ  絶縁膜
ＰＧ  プラグ
ＰＳ，ＰＳ１，ＰＳ２  シリコン膜
ＰＳ２ａ  シリコンスペーサ
ＰＷ，ＰＷ１  ｐ型ウエル
Ｍ１  配線
ＭＣ，ＭＣ１  メモリ素子
ＭＤ  半導体領域
ＭＳ  半導体領域
ＳＢ  半導体基板
ＳＤ，ＳＤ１，ＳＤ２  ｎ＋型半導体領域
ＳＬ  金属シリサイド層
ＳＷ  サイドウォールスペーサ
ＺＦ  絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図１８】
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