(57)【要約】【課題】アナログ入力値をデジタル値に変換するＡＤ変換装置において、入出力特性の補正を実行中であってもアナログ入力値のＡＤ変換を実施できるようにする。【解決手段】ＡＤ変換装置１においては、ＴＡＤ［Ａ］２６と、参照電圧を入力し、参照電圧をデジタル値に変換した参照値を出力するＴＡＤ［Ｂ］２７と、参照値に従って、ＴＡＤ［Ａ］２６がアナログ入力値をデジタル値に変換する際の特性である入出力特性を補正する補正ロジック部４０とを備えている。このようなＡＤ変換装置１によれば、アナログ入力値をＡＤ変換するＴＡＤ［Ａ］２６と、参照電圧をＡＤ変換するＴＡＤ［Ｂ］２７とを備えているので、ＴＡＤ［Ｂ］２７で入出力補正の実行中にＴＡＤ［Ａ］２６の入出力特性を補正しているときであってもアナログ入力値のＡＤ変換を実施できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
アナログ入力値をデジタル値に変換するＡＤ変換装置（１）であって、
前記アナログ入力値を入力し、前記アナログ入力値をデジタル値に変換した出力値を出力する１または複数の第１ＡＤ変換器（２６）と、
参照電圧を入力し、前記参照電圧をデジタル値に変換した参照値を出力する１または複数の第２ＡＤ変換器（２７）と、
前記参照値に従って、前記第１ＡＤ変換器が前記アナログ入力値をデジタル値に変換する際の特性である入出力特性を補正する出力補正手段（４０）と、
を備えたことを特徴とするＡＤ変換装置。
【請求項２】
請求項１に記載のＡＤ変換装置において、
前記各ＡＤ変換器は、パルス遅延回路を備えた時間ＡＤ変換器として構成されていること
を特徴とするＡＤ変換装置。
【請求項３】
請求項１または請求項２に記載のＡＤ変換装置において、
前記第２ＡＤ変換器は、複数の参照電圧を入力して、各参照電圧に応じた参照値を出力し、
前記出力補正手段は、複数の参照値に基づいて近似曲線を生成し、前記出力値を前記近似曲線に合致するよう補正すること
を特徴とするＡＤ変換装置。
【請求項４】
請求項１〜請求項３に記載のＡＤ変換装置において、
前記第２ＡＤ変換器に入力される参照電圧を前記アナログ入力値に換えて前記第１ＡＤ変換器にも入力させる参照電圧入力制御手段（２３、５１）と、
各ＡＤ変換器から出力される参照値を比較することによって、前記各ＡＤ変換器のうちのあるＡＤ変換器の入出力特性に他のＡＤ変換器の入出力特性を補正する参照補正手段（５２）と、
を備えたことを特徴とするＡＤ変換装置。
【請求項５】
請求項１〜請求項４の何れか１項に記載のＡＤ変換装置において、
前記第２ＡＤ変換器に参照電圧を入力するタイミングを制御し、前記第２ＡＤ変換器に参照電圧を入力しないときに前記第１ＡＤ変換器に入力されるアナログ入力値を入力させる入力制御手段（２３、６１）と、
前記第２ＡＤ変換器にアナログ入力値が入力されている際に、各ＡＤ変換器から出力される出力値を加算する加算手段（６２）と、
を備えたことを特徴とするＡＤ変換装置。
【請求項６】
請求項５に記載のＡＤ変換装置において、
前記第２ＡＤ変換器に参照値が入力されている際に、各ＡＤ変換手段による出力を定数倍して出力する乗算手段（６３，６５）、
を備えたことを特徴とするＡＤ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ入力値をデジタル値に変換するＡＤ変換装置に関する。
【背景技術】
【０００２】
上記のＡＤ変換装置として、複数の参照電圧を定期的に順次入力し、アナログ入力値とデジタル値との関係を示す入出力特性を補正するものが知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２７４１５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記ＡＤ変換装置では、上記の補正を行っている間、アナログ入力値のＡＤ変換を実施できないという問題点があった。
そこで、このような問題点を鑑み、アナログ入力値をデジタル値に変換するＡＤ変換装置において、入出力特性の補正を実行中であってもアナログ入力値のＡＤ変換を実施できるようにすることを本発明の目的とする。
【課題を解決するための手段】
【０００５】
本発明のＡＤ変換装置において、１または複数の第１ＡＤ変換器はアナログ入力値を入力し、アナログ入力値をデジタル値に変換した出力値を出力し、１または複数の第２ＡＤ変換器は参照電圧を入力し、参照電圧をデジタル値に変換した参照値を出力する。そして、出力補正手段は、参照値に従って、第１ＡＤ変換器がアナログ入力値をデジタル値に変換する際の特性である入出力特性を補正する。
【０００６】
このようなＡＤ変換装置によれば、アナログ入力値をＡＤ変換する第１ＡＤ変換器と、参照電圧をＡＤ変換する第２ＡＤ変換器とを備えているので、第２ＡＤ変換器で入出力補正の実行中に第１ＡＤ変換器の入出力特性を補正しているときであってもアナログ入力値のＡＤ変換を実施できる。
【０００７】
なお、各請求項の記載は、可能な限りにおいて任意に組み合わせることができる。この際、発明の目的を達成できる範囲内において一部構成を除外してもよい。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態のＡＤ変換装置１の概略構成を示すブロック図である。
【図２】第１実施形態のＡＤ変換装置１においてＡＤ変換を行う際のタイミングチャートである。
【図３】第２実施形態のＡＤ変換装置２の概略構成を示すブロック図である。
【図４】第２実施形態のＡＤ変換装置２においてＡＤ変換を行う際のタイミングチャートである。
【図５】ＴＡＤ２６，２７の入出力特性補正を示すグラフである。
【図６】第３実施形態のＡＤ変換装置３の概略構成を示すブロック図である。
【図７】第３実施形態のＡＤ変換装置３においてＡＤ変換を行う際のタイミングチャートである。
【図８】第４実施形態のＡＤ変換装置４の概略構成を示すブロック図である。
【図９】第４実施形態のＡＤ変換装置４においてＡＤ変換を行う際のタイミングチャートである。
【発明を実施するための形態】
【０００９】
以下に本発明にかかる実施の形態を図面と共に説明する。
［第１実施形態］
図１は、本実施形態のＡＤ変換装置の概略構成を示すブロック図である。図１に示す如く、本実施形態のＡＤ変換装置１は、複数（本実施形態では２つ）のＡＤ変換器（ＴＡＤ）２６，２７と、基準電圧入力部１０と、切替ロジック２３と、補正部８とを備えている。
【００１０】
ＡＤ変換装置１は、ＴＡＤ［Ａ］２６に入力されるアナログ信号Ｖｉｎに対するＡＤ変換結果としてのデジタルデータ（非直線特性）を直線補正して出力する。なお、本実施形態においてアナログ信号ＶｉｎはＴＡＤ［Ａ］２６に入力され、後述する基準電圧はＴＡＤ［Ｂ］２７に入力される。
【００１１】
ＴＡＤ２６，２７は、例えば特開２００４−２７４１５７号公報の図２０に開示されているように、複数の遅延ユニットを有しスタートパルスＳＰを周回させるパルス遅延回路を備えている。そして、ＴＡＤ２６，２７は、入力された電圧に応じてスタートパルスが通過する遅延ユニットの数が変化するよう設定されており、この数をカウントすることで入力された電圧に応じたデジタル値を出力するよう構成されている。
【００１２】
ここで、補正部８内のクロック発生部２１は、所定周期（サンプリング周期）のサンプリングクロック（クロックパルス）ＣＬＫを生成し、ＴＡＤ２６，２７へ入力させる。また、ＴＡＤ２６，２７には、外部の図示しない制御回路（ＣＰＵ等）からスタートパルスＳＰ（パルス信号）が入力され、このスタートパルスによってＴＡＤ２６，２７の動作が開始されることになる。
【００１３】
基準電圧入力部１０は、補正式設定部４１にて直線補正式を設定するために必要なデータを得るための基準電圧を順次ＴＡＤ［Ｂ］２７へ入力するためのものであり、本実施形態では、基準電圧として、最小電圧生成部１１からの最小電圧Ｖｍｉｎと、中心電圧生成部１２からの中心電圧Ｖｃと、最大電圧生成部１３からの最大電圧Ｖｍａｘとが、それぞれ３ステートアナログスイッチ１４，１５，１６を介してＴＡＤ［Ｂ］２７に入力される。
【００１４】
本実施形態のＴＡＤ２６，２７では、共に、入力電圧範囲のスペック（スケール）が最小電圧Ｖｍｉｎ〜最大電圧Ｖｍａｘに設定されており、この範囲内の入力電圧をデジタルデータに変換して出力する。また、中心電圧Ｖｃは、最小電圧Ｖｍｉｎと最大電圧Ｖｍａｘの中間値である。これら３つの電圧を順次ＴＡＤ［Ｂ］２７へ入力してそれぞれＡＤ変換し、そのＡＤ変換結果に基づいて、後述するように直線補正式を設定する。
【００１５】
なお、各電圧生成部１１，１２，１３は、それぞれ所望の電圧（Ｖｍｉｎ，Ｖｃ，Ｖｍａｘ）を生成できるあらゆる構成にて実現できる。例えば、ある一定の電圧値を複数の抵抗にて分圧する分圧回路を構成することより、これら各電圧を得ることができる。また、以下の説明において、最小電圧Ｖｍｉｎ，中心電圧Ｖｃ，最大電圧Ｖｍａｘに対するデジタルデータを「参照値」、実際のＡＤ変換対象電圧に対するデジタルデータを「出力値」ともいう。
【００１６】
切替ロジック２３は、補正部８内の参照電圧選択部２２からの指示に従って、各３ステートアナログスイッチ１４，１５，１６のいずれか１つを有効にするための信号を出力する。本実施形態では、最小電圧Ｖｍｉｎ，中心電圧Ｖｃ，最大電圧Ｖｍａｘに対応する各３ステートアナログスイッチ１４，１５，１６のいずれか１つを順次有効にすることによりこれら各電圧を順次ＴＡＤ［Ｂ］２７に入力し、対応する参照値を得る。その後、補正式設定部４１にて直線補正式が設定される。
【００１７】
補正部８は、直線補正式を設定すると共にその直線補正式にて出力値を直線補正するためのものであり、本実施形態では１つのＦＰＧＡ（Field Programmable Gate Array ）にて構成されている。この補正部８は、クロック発生部２１と、レジスタ３０と、補正ロジック部４０と、参照電圧選択部２２とを備えている。
【００１８】
クロック発生部２１は、サンプリングクロックＣＬＫを生成して出力する。レジスタ３０は、参照値を一時的に記憶する。補正ロジック部４０は、レジスタ３０の記憶内容に基づいて直線補正式を設定すると共にその直線補正式によって出力値を直線補正する。
【００１９】
以下、図２を参照しつつ、ＡＤ変換装置１の作動について説明する。まず、図２に示すｂｏｏｔ期間において、参照電圧側のＴＡＤ［Ｂ］２７を用いて非直線性補正を行う。この際、ＡＤ変換対象電圧（Ｖｉｎ）側のＴＡＤ［Ａ］２６については作動を休止する。
【００２０】
ｂｏｏｔ期間において、参照電圧選択部２２は、サンプリングクロックＣＬＫに従って各３ステートアナログスイッチ１４，１５，１６のうちいずれか１つのみを有効にするための指示（信号）を切替ロジック２３へ出力する。参照電圧選択部２２は、例えば、まず最小電圧Ｖｍｉｎに対応する３ステートアナログスイッチ８のみを有効にする指令を出力し、このＶｍｉｎに対する参照値ＭＩＮが入力されレジスタ３０内の最小データ記憶部３２に記憶されたことを確認すると、次に中心電圧Ｖｃに対応する３ステートアナログスイッチ９のみを有効にする指令を出力する。
【００２１】
そして、中心電圧Ｖｃに対する参照値Ｃがレジスタ３０内の中心データ記憶部３３に記憶されたことを確認すると、次に最大電圧Ｖｍａｘに対応する３ステートアナログスイッチ１０のみを有効にする指令を出力する。つまり、参照電圧選択部２２が３ステートアナログスイッチ１４，１５，１６を順次切り換える指令を出力することにより、各電圧Ｖｍｉｎ，Ｖｃ，Ｖｍａｘに対する参照値をそれぞれ最小データ記憶部３２，中心データ記憶部３３，最大データ記憶部３４に記憶する。
【００２２】
ここで、補正ロジック部４０は、直線補正式が設定される補正式設定部４１と、その直線補正式に従って出力値の変換（補正演算）を行う補正演算部４２とを備える。補正式設定部４１は、レジスタ３０内の各記憶部３２〜３４にそれぞれ記憶されたＭＩＮ、Ｃ、ＭＡＸに基づいて、直線補正式を設定する。この直線補正式の設定については、例えば特開２００４−２７４１５７号公報（図２等および段落［００８８］〜［０１００］の記載等）に開示された手法を用いればよい。
【００２３】
そして、補正式設定部４１にて直線補正式が設定されると、この直線補正式に従って補正演算部４２がＴＡＤ［Ａ］２６による出力値を直線補正して出力できる状態となる。
このようなｂｏｏｔ期間が終了すると、ＴＡＤ［Ａ］２６によるＡＤ変換を開始する。入力電圧（Ｖｉｎ）に対する出力値ＤＴ［Ａ］は、レジスタ３０内の信号出力部３１に一時記憶され、記憶された出力値が補正演算部４２にて直線補正される。補正演算部４２による直線補正は、補正式設定部４１にて設定された直線補正式に従って行われ、出力値ＤＴ［Ａ］が補正値ＤＴｃに補正される。
【００２４】
ここで、サンプリングクロックＣＬＫや現在温度に対する情報は、そのままこの３つの参照値（ＭＩＮ，Ｃ，ＭＡＸ）に反映されているため、上記による直線補正は、そのときのサンプリングクロックＣＬＫや現在温度に対応した適切な補正となる。
【００２５】
本実施形態では、この参照値を定期的に取り込む構成にすることにより、サンプリングクロックＣＬＫや周囲温度の変動に即対応した直線補正式が設定され、適切な直線補正が行われるようにしている。定期的な取り込みの具体例としては、例えばＴＡＤ［Ａ］２６が設置される環境において予め予想される温度変化状況を考慮し、予想される温度変動より短い周期で取り込む方法が考えられる。
【００２６】
参照値を定期的に取り込む際には、ＴＡＤ［Ａ］２６による出力値を生成しつつ、ＴＡＤ［Ｂ］２７側ではｂｏｏｔ期間と同様の作動を行う。つまり、図２に示す「補正演算部の構築」を定期的に実施する。
【００２７】
ＴＡＤ［Ａ］２６による出力値は、補正式設定部４１での直線補正式が変更され次第、新たな直線補正式で補正されることになる。なお、本実施形態においては、図２に示すＶｉｎ信号参照期間において「補正演算部の構築」を実施しない期間では、ＴＡＤ［Ｂ］２７は休止状態とされる。
【００２８】
［本実施形態による効果］
以上のように詳述したＡＤ変換装置１においては、アナログ入力値（ＡＤ変換対象電圧）を入力し、アナログ入力値をデジタル値に変換した出力値を出力する１または複数のＴＡＤ［Ａ］２６と、参照電圧を入力し、参照電圧をデジタル値に変換した参照値を出力する１または複数のＴＡＤ［Ｂ］２７と、参照値に従って、ＴＡＤ［Ａ］２６がアナログ入力値をデジタル値に変換する際の特性である入出力特性を補正する補正ロジック部４０とを備えている。
【００２９】
このようなＡＤ変換装置１によれば、アナログ入力値をＡＤ変換するＴＡＤ［Ａ］２６と、参照電圧をＡＤ変換するＴＡＤ［Ｂ］２７とを備えているので、ＴＡＤ［Ｂ］２７で入出力補正の実行中にＴＡＤ［Ａ］２６の入出力特性を補正しているときであってもアナログ入力値のＡＤ変換を実施できる。
【００３０】
また、上記のＡＤ変換装置１において、各ＴＡＤ２６，２７は、パルス遅延回路を備えた時間ＡＤ変換器として構成されている。
このようなＡＤ変換装置１によれば、パルス遅延回路を備えた時間ＡＤ変換器では温度特性の補正を行うためにアナログ入力値のＡＤ変換中に入出力特性の補正を行う必要があるが、この際、アナログ入力値のＡＤ変換を中断することなく入出力特性の補正を行うことができる。
【００３１】
さらに、上記ＡＤ変換装置１において、ＴＡＤ［Ｂ］２７は、複数の参照電圧を入力して、各参照電圧に応じた参照値を出力し、補正ロジック部４０は、複数の参照値に基づいて近似曲線を生成し、出力値を近似曲線に合致するよう補正する。
【００３２】
このようなＡＤ変換装置１によれば、入出力特性が非直線性を有する場合であっても非直線性の補正を行うことができる。
［第２実施形態］
次に、別形態のＡＤ変換装置２について説明する。本実施形態（第２実施形態）では、第１実施形態のＡＤ変換装置１と異なる箇所のみを詳述し、第１実施形態のＡＤ変換装置１と同様の箇所については、同一の符号を付して説明を省略する。
【００３３】
本実施形態のＡＤ変換装置２は、図３に示すように、ＡＤ変換装置１の構成に加えて、切替部５１および入出力特性補正部５２を備えている。切替部５１は、ＴＡＤ［Ａ］２６に、ＡＤ変換対象電圧を入力するか、参照電圧を入力するかを切り替えるスイッチとして構成されている。この切替部５１は、各３ステートアナログスイッチ１４，１５，１６と同様に、切替ロジック２３によって作動制御される。
【００３４】
入出力特性補正部５２は、ＴＡＤ［Ｂ］２７とレジスタ３０との経路上に配置されており、ＴＡＤ［Ａ］２６からの出力も入力されるよう設定されている。入出力特性補正部５２は、ｂｏｏｔ期間においてＴＡＤ［Ａ］２６とＴＡＤ［Ｂ］２７との間の特性差を補正する機能を有する。すなわち、図４に示すように、第１実施形態の構成ではｂｏｏｔ期間において利用されていなかったＴＡＤ［Ａ］２６を有効に利用できるようにしている。
【００３５】
ｂｏｏｔ期間においてＴＡＤ［Ａ］２６は、切替部５１を介してＴＡＤ［Ｂ］２７に入力される参照電圧と同様の参照電圧を入力する。そして、入出力特性補正部５２は各ＴＡＤ２６，２７からの出力ＤＴ［Ａ］，ＤＴ［Ｂ］を比較する。入出力特性補正部５２には、例えば図５に示すように、複数の参照電圧に対する参照値が各ＴＡＤ２６，２７から同時に入力される。
【００３６】
そして、入出力特性補正部５２は、ＴＡＤ［Ｂ］２７の出力特性をＴＡＤ［Ａ］２６の出力特性に合致させるための補正係数（デジタル値に応じた関数）を設定し、この補正係数に基づいて、図４に示すように、ｂｏｏｔ期間後（Ｖｉｎ信号参照期間）にＴＡＤ［Ｂ］２７から出力される参照値を補正する。
【００３７】
このようなＡＤ変換装置２によれば、複数のＡＤ変換器から出力される参照値同士を比較することができるので、ＡＤ変換器同士の特性差を補正することができる。なお、ＴＡＤ［Ａ］２６に参照電圧を入力するタイミングは、本実施形態のようにアナログ入力値のＡＤ変換を行う必要がないタイミングに限られていることが好ましい。
【００３８】
［第３実施形態］
次に、さらに別形態のＡＤ変換装置３について説明する。本実施形態のＡＤ変換装置３は、図６に示すように、ＡＤ変換装置１の構成に加えて、切替部６１，６４、加算部６２、乗算部６３，６５、を備えている。
【００３９】
切替部６１，６４は、各３ステートアナログスイッチ１４，１５，１６等と同様に、切替ロジック２３によって作動制御される。特に、切替部６１は、ＴＡＤ［Ｂ］２７に、ＡＤ変換対象電圧を入力するか、参照電圧を入力するかを切り替えるスイッチとして構成されている。また、切替部６４は、レジスタ３０への入力を、後述する加算部６２からの出力とするか、後述する乗算部６３からの出力とするかを切り替えるスイッチとして構成されている。
【００４０】
加算部６２は、各ＴＡＤ２６，２７からの出力を加算して切替部６４に送る。
乗算部６３，６５は、入力される値を定数倍（本実施形態では２倍）して出力する。乗算部６３はＴＡＤ［Ａ］２６からの出力を定数倍して切替部６４に出力し、乗算部６５はＴＡＤ［Ｂ］２７からの出力を定数倍してレジスタ３０に出力する。
【００４１】
このようなＡＤ変換装置３において切替ロジック２３は、図７に示すように、ｂｏｏｔ期間終了後において、補正ロジック部４０に参照電圧を入力する必要がない時期（つまり、図７に示す「補正演算部の構築」を実施しないタイミング）に、ＴＡＤ［Ｂ］２７にもＡＤ変換対象電圧を入力し、各ＴＡＤ２６，２７による出力値を加算部６２で加算してレジスタに入力させる。
【００４２】
このようなＡＤ変換装置３によれば、アナログ入力値を各ＡＤ変換器（ＴＡＤ［Ａ］２６およびＴＡＤ［Ｂ］２７）に入力し、それぞれ出力値を加算するので精度を上げることができる。なお、各ＴＡＤ２６，２７からの出力値の大きさの比が１対１である場合、精度は√２倍になることが統計学上知られている。
【００４３】
さらに、上記のＡＤ変換装置３においては、ＴＡＤ［Ｂ］２７に参照値が入力されている際には、各ＴＡＤ２６，２７による出力を乗算部６３，６５にて定数倍するので、加算部６２にて加算された出力値とデータの大きさ（スケール）を一致させることができる。
【００４４】
［第４実施形態］
次に、さらに別形態のＡＤ変換装置４について説明する。本実施形態のＡＤ変換装置４は、図８に示すように、第１実施形態のＡＤ変換装置１の構成に対して、前述の切替部５１、入出力特性補正部５２、切替部６１，６４、加算部６２、乗算部６３，６５を備えている。
【００４５】
入出力特性補正部５２は、ＴＡＤ［Ｂ］２７と乗算部６５との間に配置される。この構成においては、図９に示すように、ｂｏｏｔ期間においては各ＴＡＤ２６，２７に参照電圧が入力され、ｂｏｏｔ期間終了後において「補正演算部の構築」を実施しないときには、各ＴＡＤ２６，２７にＡＤ変換対象電圧が入力されるよう切替部５１，６１，６４が作動する。
【００４６】
そして、ｂｏｏｔ期間終了後において「補正演算部の構築」を実施する際には、ＴＡＤ［Ａ］２６にＡＤ変換対象電圧が入力され、ＴＡＤ［Ｂ］２７に参照電圧が入力される。つまり、各ＴＡＤ２６，２７を常に利用することで、ハードウェアを効率的に利用できるよう設定されている。
【００４７】
［その他の実施形態］
本発明は、上記の実施形態によって何ら限定して解釈されない。また、上記の実施形態の構成の一部を、課題を解決できる限りにおいて省略した態様も本発明の実施形態である。また、上記の複数の実施形態を適宜組み合わせて構成される態様も本発明の実施形態である。また、特許請求の範囲に記載した文言のみによって特定される発明の本質を逸脱しない限度において考え得るあらゆる態様も本発明の実施形態である。また、上記の実施形態の説明で用いる符号を特許請求の範囲にも適宜使用しているが、各請求項に係る発明の理解を容易にする目的で使用しており、各請求項に係る発明の技術的範囲を限定する意図ではない。
【００４８】
例えば、上記実施形態においては、サンプリングクロックＣＬＫに従って各部が作動するよう構成したが、ＣＰＵを有する制御装置等による指令を受けて作動するよう構成してもよい。また、上記実施形態においては、２つのＡＤ変換器（ＴＡＤ２６，２７）を利用したが、３つ以上のＡＤ変換器を用いてもよい。
【００４９】
さらに、上記実施形態においてはＡＤ変換器としてＴＡＤを採用したが、ＴＡＤ以外のＡＤ変換器を採用してもよい。
［実施形態の構成と本発明の手段との対応関係］
上記実施形態におけるＴＡＤ［Ａ］２６は、本発明でいう第１ＡＤ変換器に相当し、上記実施形態におけるＴＡＤ［Ｂ］２７は、本発明でいう第２ＡＤ変換器に相当する。また、上記実施形態における補正ロジック部４０は、本発明でいう出力補正手段に相当し、上記実施形態における切替ロジック２３、切替部５１は、本発明でいう参照電圧入力制御手段に相当する。
【００５０】
さらに、上記実施形態における入出力特性補正部５２は、本発明でいう参照補正手段に相当し、上記実施形態における切替ロジック２３、切替部６１は、本発明でいう入力制御手段に相当する。また、上記実施形態における加算部６２は、本発明でいう加算手段に相当し、上記実施形態における乗算部６３，６５は、本発明でいう乗算手段に相当する。
【符号の説明】
【００５１】
１〜４…ＡＤ変換装置、８…補正部、１０…基準電圧入力部、１１…最小電圧生成部、１２…中心電圧生成部、１３…最大電圧生成部、１４，１５，１６…３ステートアナログスイッチ、１９…信号出力部、２１…クロック発生部、２２…参照電圧選択部、２３…切替ロジック、２６…ＴＡＤ［Ａ］、２７…ＴＡＤ［Ｂ］、３０…レジスタ、３２…最小データ記憶部、３３…中心データ記憶部、３４…最大データ記憶部、４０…補正ロジック部、４１…補正式設定部、４２…補正演算部、５１…切替部、５２…入出力特性補正部、６１…切替部、６２…加算部、６３…乗算部、６４…切替部、６５…乗算部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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