(57)【要約】【課題】開口率を１００パーセントあるいは可能な限り１００パーセントに近づけて、受光効率あるいは画面の明るさを向上させる。【解決手段】実施形態のアクティブマトリクスアレイ基板は、スイッチング素子を介して接続される画素電極が二次元配置されている。そして、アクティブマトリクスアレイ基板は、一の画素電極と、当該一の画素電極に対してゲートラインの延在方向あるいはソースラインの延在方向に隣接配置される他の画素電極と、を層間絶縁層を介して積層された相異なる層にそれぞれ形成されている。【選択図】図１
2015119113.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング素子を介して接続される画素電極が二次元配置されたアクティブマトリクスアレイ基板において、
一の画素電極と、当該一の画素電極に対してゲートラインの延在方向あるいはソースラインの延在方向に隣接配置される他の画素電極と、を層間絶縁層を介して積層された相異なる層にそれぞれ形成した、
アクティブマトリクスアレイ基板。
【請求項２】
前記画素電極は平面視長方形形状を有し、
前記画素電極が形成された複数の層のうち最上部の層に形成された画素電極以外の画素電極を平面視した場合に、より上層に位置する他の画素電極との重なり部分を除く電極面積が前記最上部の層に形成された画素電極の電極面積と等しくなるように前記重なり部分を設けた、
請求項１記載のアクティブマトリクスアレイ基板。
【請求項３】
前記一の画素電極を第１の画素電極とし、当該第１の画素電極に対してゲートライン延在方向に隣接された第２の画素電極と、前記第１の画素電極に対して前記ソースライン延在方向に隣接された第３の画素電極と、前記第１の画素電極に対して対角線方向に隣接配置された第４の画素電極と、を互いに相異なる層にそれぞれ形成した、
請求項１または請求項２に記載のアクティブマトリクスアレイ基板。
【請求項４】
前記画素電極は平面視長方形形状を有し、
前記一の画素電極を第１の画素電極とし、当該第１の画素電極に対してゲートラインの延在方向に隣接された第２の画素電極と、前記第２の画素電極に対して前記ゲートラインの延在方向に隣接された第３の画素電極と、を互いに相異なる層にそれぞれ形成し、
隣接する他のゲートラインに接続されている同一の層に形成されている電極をゲートライン方向に半画素分ずらして接続している、
請求項１または請求項２記載のアクティブマトリクスアレイ基板。
【請求項５】
前記画素電極は平面視長方形形状を有し、
前記一の画素電極を第１の画素電極とし、当該第１の画素電極に対してゲートラインの延在方向に隣接された第２の画素電極と、を互いに相異なる層にそれぞれ形成し、
各前記画素電極の対角線方向の角部にコーナー部をそれぞれ形成した、
請求項１または請求項２記載のアクティブマトリクスアレイ基板。
【請求項６】
前記画素電極上にそれぞれ光電変換素子層を設けた、
請求項１乃至請求項５のいずれかに記載のアクティブマトリクスアレイ基板。
【請求項７】
前記画素電極上にそれぞれ表示素子層を設けた、
請求項１乃至請求項５のいずれかに記載のアクティブマトリクスアレイ基板。
【請求項８】
請求項１乃至請求項７のいずれかに記載のアクティブマトリクスアレイ基板と、
前記アクティブマトリクスアレイ基板から信号を読み出す信号読出部と、
前記信号読出部により読み出された出力信号を処理する信号処理部と、
前記信号処理部に同期させて前記信号読出部を制御する制御部と、
を備えた信号処理装置。
【請求項９】
請求項６記載のアクティブマトリクスアレイ基板と、
前記アクティブマトリクスアレイ基板の受光面上に結像させる光学系と、
前記アクティブマトリクスアレイ基板から信号を読み出す信号読出部と、
前記信号読出部により読み出された出力信号を処理する信号処理部と、
備えた受光装置。
【請求項１０】
請求項７記載のアクティブマトリクスアレイ基板と、
外部から入力された表示データに基づいて、画像データの信号処理（を行う信号処理部と、
信号処理部が出力した画像データに基づいてアクティブマトリクスアレイ基板に画像を表示する表示制御部と、
を備えた表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクスアレイ基板、信号処理装置、受光装置及び表示装置に関する。
【背景技術】
【０００２】
複数のデータ線、ゲート線を有するアクティブマトリクスアレイにおいては、高精細化に伴い画素ピッチ間が狭くなると、開口率が減少してしまう。
ここで、画素電極とデータ線が同層もしくは別層に設けられているが、層間絶縁膜が薄いので、容量負荷を低減するため、データ線及びゲート線と画素電極は重ならないように配置されていた。
【０００３】
このため、液晶ディスプレイ等の表示装置では透過率が減少し、Ｘ線用ディテクター等の受光装置ではＤＱＥ（Detective Quantum Efficiency）の減少を引き起こしてしまうという虞があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−２１５６１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
そこで、従来において、分厚い層間絶縁膜を形成し、その上に画素電極を別途設けることで、開口率の減少を小さくする手法が提案されている。
上記構成によれば、データ線、ゲート線とのカップリング容量は小さくなるが、隣接する画素電極は同層に形成されているため、画素電極間の距離をある程度とる必要が有り、開口率１００パーセントには遠く及ばなかった。
【０００６】
本発明は、上記に鑑みてなされたものであって、開口率を１００パーセントあるいは可能な限り１００パーセントに近づけて、受光効率あるいは画面の明るさを向上させることが可能なアクティブマトリクスアレイ基板、信号処理装置、受光装置及び表示装置を提供することにある。
【課題を解決するための手段】
【０００７】
上述した課題を解決し、目的を達成するために、実施形態のアクティブマトリクスアレイ基板は、スイッチング素子を介して接続される画素電極が二次元配置されたアクティブマトリクスアレイ基板において、一の画素電極と、当該一の画素電極に対してゲートラインの延在方向あるいはソースラインの延在方向に隣接配置される他の画素電極と、を層間絶縁層を介して積層された相異なる層にそれぞれ形成している。
【発明の効果】
【０００８】
実施形態のアクティブマトリクスアレイ基板によれば、画素電極間の距離を実効的に０とし、あるいは、ほぼ０とすることが可能となるので、開口率を１００パーセントあるいは可能な限り１００パーセントに近づけて、受光効率あるいは画面の明るさ等を向上できる。
【図面の簡単な説明】
【０００９】
【図１】図１は、第１実施形態の光電変換素子アレイユニットの断面構造説明図である。
【図２】図２は、第１実施形態の光電変換素子アレイユニットにおける画素電極の平面配置説明図である。
【図３】図３は、第１実施形態の第１変形例のイメージセンサの概要構成ブロック図である。
【図４】図４は、第１実施形態の第２変形例の電子機器の概要構成ブロック図である。
【図５】図５は、第２実施形態の光電変換素子アレイユニットの断面構造説明図である。
【図６】図６は、第２実施形態の光電変換素子アレイユニットにおける画素電極の平面配置説明図である。
【図７】図７は、第３実施形態の光電変換素子アレイユニットの断面構造説明図である。
【図８】図８は、第３実施形態の光電変換素子アレイユニットにおける画素電極の平面配置説明図である。
【図９】図９は、第３実施形態の変形例のイメージセンサの製造工程説明図（その１）である。
【図１０】図１０は、第３実施形態の変形例のイメージセンサの製造工程説明図（その２）である。
【図１１】図１１は、第３実施形態の変形例のイメージセンサの製造工程説明図（その３）である。
【図１２】図１２は、第３実施形態の変形例のイメージセンサの製造工程説明図（その４）である。
【図１３】図１３は、第３実施形態の変形例のイメージセンサの製造工程説明図（その５）である。
【図１４】図１４は、第３実施形態の変形例のイメージセンサの製造工程説明図（その６）である。
【図１５】図１５は、第３実施形態の変形例のイメージセンサの製造工程説明図（その７）である。
【図１６】図１６は、第３実施形態の変形例のイメージセンサの製造工程説明図（その８）である。
【図１７】図１７は、第３実施形態の変形例のイメージセンサの製造工程説明図（その９）である。
【発明を実施するための形態】
【００１０】
次に図面を参照して、実施形態について説明する。
［１］第１実施形態
図１は、第１実施形態の光電変換素子アレイユニットの断面構造説明図である。
図２は、第１実施形態の光電変換素子アレイユニットにおける画素電極の平面配置説明図である。
ここで、図１は、図２のＡ−Ａ断面矢視図に相当している。
【００１１】
光電変換素子アレイユニット１０は、ガラス基板１１を備えている。このガラス基板１１上には、複数のゲート電極１２が形成されている。
ガラス基板１１及びゲート電極１２の上面には、絶縁層１３が形成されている。この絶縁層１３としては、窒化ケイ素（ＳｉＮ）が用いられる。
【００１２】
絶縁層１３上には、それぞれの画素電極に対応するスイッチング素子であるＴＦＴ１４が複数形成されている。
ＴＦＴ１４は、半導体層として構成されたアモルファスシリコン（ａ−Ｓｉ）層１４Ａと、ソース電極１４Ｓと、ドレイン電極１４Ｄと、を備えている。
【００１３】
そして、ＴＦＴ１４及び絶縁層１３上には、第１層間絶縁膜１５が積層されている。この第１層間絶縁膜１５としては、例えば、窒化シリコン（ＳｉＮ）が用いられる。
さらに第１層間絶縁膜１５の上面には、第２層間絶縁膜１６が積層されている。この第２層間絶縁膜１６としては、例えば、透明な樹脂保護膜が用いられる。
【００１４】
そして、上記第１層間絶縁膜１５及び第２層間絶縁膜１６を貫通するｖｉａホールを介してＴＦＴ１４のドレイン電極１４Ｄに導通する第１下部画素電極ＢＥ１が形成され、この第１下部画素電極ＢＥ１には、光電変換素子としてのアモルファスシリコン（ａ−Ｓｉ）フォトダイオード層１７が積層されている。
【００１５】
アモルファスシリコンフォトダイオード層１７としては、ｐｎ接合の間にｉ型半導体（Ｉｎｔｒｉｎｓｉｃ  Ｌａｙｅｒ）を挟み込んだｐｉｎフォトダイオードが用いられている。より詳細には、（ｎ＋層／ｉ層／ｐ＋層）構成あるいは（ｐ＋層／ｉ層／ｎ＋層）構成のｐｉｎフォトダイオードが用いられる。
【００１６】
さらにアモルファスシリコンフォトダイオード層１７の上面には、上部透明電極としての第１ＩＴＯ層１８が積層されている。
第１ＩＴＯ層１８の上面及び第２層間絶縁膜１６の上面には、第３層間絶縁膜１９が積層されている。この第３層間絶縁膜１９としては、例えば、窒化シリコン（ＳｉＮ）が用いられる。
【００１７】
そして、第３層間絶縁膜１９の上面には、第２下部画素電極ＢＥ２を形成するための平面を構築するために第４層間絶縁膜２０が形成されている。この第４層間絶縁膜２０としては、例えば、第２層間絶縁膜１６と同様に、透明な樹脂保護膜が用いられる。ここで、「透明な」という用語の意味は、受光対象の光の通過を阻害しない（透過率が高い）という意味であり、必ずしも可視光域における透明を意味しない。
【００１８】
そして、第２下部画素電極ＢＥ２は、上記第１層間絶縁膜１５、第３層間絶縁膜１９及び第４層間絶縁膜２０を貫通するｖｉａホールを介してＴＦＴ１４のドレイン電極１４Ｄに導通している。さらに第２下部画素電極ＢＥ２には、光電変換素子としてのアモルファスシリコン（ａ−Ｓｉ）フォトダイオード層２１が積層されている。
【００１９】
さらにアモルファスシリコンフォトダイオード層２１の上面には、上部透明電極としての第２ＩＴＯ層２２が積層されている。
第２ＩＴＯ層２２の上面及び第４層間絶縁膜２０の上面には、第５層間絶縁膜２３が積層されている。この第５層間絶縁膜２３としては、例えば、窒化シリコン（ＳｉＮ）が用いられる。
【００２０】
そして、第５層間絶縁膜２３の上面には、第３下部画素電極ＢＥ３を形成するための平面を構築するために第６層間絶縁膜２４が形成されている。この第６層間絶縁膜２４としては、例えば、第２層間絶縁膜と同様に、透明な樹脂保護膜が用いられる。
【００２１】
そして、第３下部画素電極ＢＥ３は、上記第１層間絶縁膜、第３層間絶縁膜、第５層間絶縁膜及び第６層間絶縁膜２４を貫通するｖｉａホールを介してＴＦＴのドレイン電極（あるいはソース電極）に導通している。さらに第３下部画素電極ＢＥ３には、光電変換素子としてのアモルファスシリコン（ａ−Ｓｉ）フォトダイオード層２５が積層されている。
【００２２】
さらにアモルファスシリコンフォトダイオード層２５の上面には、上部透明電極としての第３ＩＴＯ層２６が積層されている。
第３ＩＴＯ層２６の上面及び第６層間絶縁膜２４の上面には、第７層間絶縁膜２７が積層されている。この第７層間絶縁膜２７としては、例えば、窒化シリコン（ＳｉＮ）が用いられる。
【００２３】
そして、第７層間絶縁膜２７の上面には、第４下部画素電極ＢＥ４を形成するための平面を構築するために第８層間絶縁膜２８が形成されている。この第８層間絶縁膜２８としては、例えば、第２層間絶縁膜と同様に、樹脂保護膜が用いられる。
【００２４】
そして、第４下部画素電極ＢＥ４は、上記第１層間絶縁膜、第３層間絶縁膜、第５層間絶縁膜、第７層間絶縁膜及び第８層間絶縁膜を貫通するｖｉａホールを介してＴＦＴ１４のドレイン電極１４Ｄに導通している。さらに第４下部画素電極ＢＥ４には、光電変換素子としてのアモルファスシリコン（ａ−Ｓｉ）フォトダイオード層２９が積層されている。
【００２５】
さらにアモルファスシリコンフォトダイオード層２９の上面には、上部透明電極としての第４ＩＴＯ層３０が積層され、さらに第８層間絶縁膜２８及び第４ＩＴＯ層３０の上面を含む最表面には、最表面全体を覆う絶縁膜３１が積層されている。この絶縁膜３１としては、例えば、窒化シリコン（ＳｉＮ）、樹脂保護膜等が用いられる。
【００２６】
光電変換素子アレイユニット１０において、第１下部画素電極ＢＥ１〜第３下部画素電極ＢＥ３を平面視した場合に、図２に示すように、それぞれ上層に位置する他の下部画素電極との重なり部分ＯＬを除く電極面積、すなわち、実効的な電極面積が第４下部画素電極ＢＥ４の電極面積と等しくなるようにされている。
【００２７】
この結果、第１下部画素電極ＢＥ１〜第４下部画素電極ＢＥ４の実効的な電極面積（実効開口面積）は等しくなるとともに、受光面の全受光面積＝全ての第１下部画素電極ＢＥ１〜第４下部画素電極ＢＥ４の実効的な電極面積の和となり、開口率＝１００パーセントを実現できる。
したがって、受光面全体で無駄なく受光することが可能となる。
以上の説明のように、本第１実施形態によれば、開口率１００パーセントの受光素子を製造することが可能となる。
【００２８】
［１．１］第１実施形態の第１変形例
次に第１実施形態の光電変換素子アレイユニットを用いたイメージセンサについて説明する。
図３は、第１実施形態の第１変形例のイメージセンサの概要構成ブロック図である。
【００２９】
イメージセンサ４０は、図３に示すように、第１実施形態の光電変換素子アレイユニット１０と、垂直駆動部４１と、カラム処理部４２と、水平駆動部４３と、制御部４４と、信号処理部４５と、データ記憶部４６と、を備えている。ここで、垂直駆動部４１、カラム処理部４２及び水平駆動部４３は、信号読出部を構成している。
【００３０】
垂直駆動部４１は、シフトレジスタやアドレスデコーダ等によって構成されており、光電変換素子アレイユニット１０の各下部画素電極ＢＥ１〜ＢＥ４をゲートラインＧＬ単位で駆動する。
【００３１】
垂直駆動部４１によって選択走査された画素行の各単位画素から出力される画素信号は、ソースラインＳＬを介してカラム処理部４２に供給される。
カラム処理部４２は、光電変換素子アレイユニット１０の画素列ごとに、選択行の各画素からソースラインＳＬを介して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。具体的には、カラム処理部４２は、信号処理として少なくとも、ノイズ除去処理を行う。
【００３２】
水平駆動部４３は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部４２の画素列に対応する単位回路を順番に選択する。この水平駆動部４３による選択走査により、カラム処理部４２で信号処理された画素信号が順に信号処理部４５に出力される。
【００３３】
また、制御部４４は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、生成した各種のタイミング信号に基づいて垂直駆動部４１、カラム処理部４２及び水平駆動部４３の駆動制御を行う。
【００３４】
信号処理部４５は、カラム処理部４２から出力される画素信号に対して加算処理等の種々の信号処理を行い、データ記憶部４６は、信号処理部４５における信号処理に必要なデータを一時的に記憶するワークエリアとして機能する。
さらに図示しないバイアス電源からバイアスラインＢＬを介して各画素にバイアス電圧Ｖｂｉａｓが印加されている。
以上の構成を有する第１実施形態の変形例のイメージセンサによれば、開口率１００パーセントの光電変換素子アレイユニット１０を用いて、画像出力を行うことができ、高効率で画像形成を行うことができる。
【００３５】
［１．２］第１実施形態の第２変形例
次に第１実施形態の第１変形例のイメージセンサを用い、撮影装置として構成された電子機器について説明する。
【００３６】
図４は、第１実施形態の第２変形例の電子機器の概要構成ブロック図である。
電子機器５０は、図４に示すように、複数のレンズを有する光学系５１と、第１変形例のイメージセンサ４０と、イメージセンサ４０が出力した画像データの信号処理（エッジ強調、ガンマ補正など）を行う信号処理回路５２と、信号処理回路５２が出力した画像データに基づいて画像を表示するモニタ５３と、信号処理回路５２による信号処理が施された画像データを記憶するメモリ５４と、を備えている。
【００３７】
電子機器５０の光学系５１により、イメージセンサ４０の光電変換素子アレイユニット１０の受光面に画像が結像されることにより、イメージセンサ４０は、画像データを信号処理回路５２に出力する。
【００３８】
これにより信号処理回路５２は、イメージセンサ４０が出力した画像データの信号処理（エッジ強調、ガンマ補正など）を行ってモニタ５３及びメモリ５４に出力する。
この結果、モニタ５３の表示画面上には、画像データに基づく画像が表示される。
また、メモリ５４は、信号処理回路５２による信号処理が施された画像データを記憶する。
【００３９】
以上の説明のように、本第１実施形態の第２変形例の電子機器によれば、開口率１００パーセントの光電変換素子アレイユニット１０を用いて画像データを生成しているので、高効率で明るい画像の画像データの記憶あるいは表示を行うことができる。
【００４０】
［２］第２実施形態
図５は、第２実施形態の光電変換素子アレイユニットの断面構造説明図である。
図６は、第２実施形態の光電変換素子アレイユニットにおける画素電極の平面配置説明図である。
ここで、図５は、図６のＡ−Ａ断面矢視図に相当している。
【００４１】
光電変換素子アレイユニット１０Ａは、図１の第１実施形態におけるガラス基板１１から第３下部画素電極ＢＥ３に積層されたアモルファスシリコンフォトダイオード層２５及び第３ＩＴＯ層２６までの構成と同様であるので、その詳細な説明を援用するものとする。
【００４２】
さらに、本第２実施形態の光電変換素子アレイユニット１０Ａの第３ＩＴＯ層２６の上面及び第６層間絶縁膜２４の上面を含む最表面には、最表面全体を覆う絶縁膜２７（＝第７層間絶縁膜２７と同一構成）が積層されている。この絶縁膜２７としては、例えば、窒化シリコン（ＳｉＮ）が用いられる。
【００４３】
第２実施形態の光電変換素子アレイユニット１０Ａにおいては、図６に示すように、ゲートラインＧＬ毎に半画素分ずらすように、第１下部画素電極ＢＥ１〜第３下部画素電極ＢＥ３を形成している。
【００４４】
この場合においても、第１実施形態と同様に、光電変換素子アレイユニット１０Ａにおいて、第１下部画素電極ＢＥ１〜第２下部画素電極ＢＥ２を平面視した場合に、図２に示すように、それぞれ上層に位置する他の下部画素電極との重なり部分ＯＬを除く電極面積、すなわち、実効的な電極面積が第３下部画素電極ＢＥ３の電極面積と等しくなるようにされている。
【００４５】
この結果、第１下部画素電極ＢＥ１〜第３下部画素電極ＢＥ３の実効的な電極面積（実効開口面積）は等しくなるとともに、受光面の全受光面積＝全ての第１下部画素電極ＢＥ１〜第３下部画素電極ＢＥ４の実効的な電極面積の和となり、開口率＝１００パーセントを実現できる。
【００４６】
したがって、受光面全体で無駄なく受光することが可能となる。
以上の説明のように、本第２実施形態によっても、開口率１００パーセントの受光素子を製造することが可能となる。
【００４７】
［３］第３実施形態
図７は、第３実施形態の光電変換素子アレイユニットの断面構造説明図である。
図８は、第３実施形態の光電変換素子アレイユニットにおける画素電極の平面配置説明図である。
ここで、図７は、図８のＡ−Ａ断面矢視図に相当している。
【００４８】
光電変換素子アレイユニット１０Ａは、図１の第１実施形態におけるガラス基板１１から第２下部画素電極ＢＥ２に積層されたアモルファスシリコンフォトダイオード層２１及び第２ＩＴＯ層２２までの構成と同様であるので、その詳細な説明を援用するものとする。
【００４９】
なお、図７及び図８においては、第１下部画素電極ＢＥ１及び第２下部画素電極ＢＥ１を含む最表面に、第３第３ＩＴＯ層２６がバイアスラインＢＬとして機能すべく、全面を覆うように形成されている。
【００５０】
第３実施形態の光電変換素子アレイユニット１０Ｂにおいては、図８に示すように、ゲートラインＧＬ毎に半画素分ずらすように、第１下部画素電極ＢＥ１及び第２下部画素電極ＢＥ２はそれぞれ別の層に形成され、第１下部画素電極ＢＥ１及び第２下部画素電極ＢＥ２は、それぞれ千鳥足状に配置され、全体として格子模様の一種である市松模様状に配置されている。
【００５１】
したがって、第１実施形態と同様に、光電変換素子アレイユニット１０Ｂにおいて、第１下部画素電極ＢＥ１を平面視した場合に、図８に示すように、上層に位置する第２部電極との重なり部分ＯＬを除く電極面積、すなわち、実効的な電極面積が第２下部画素電極ＢＥ２の電極面積と等しくなるようにされている。
【００５２】
この結果、第１下部画素電極ＢＥ１及び第２下部画素電極ＢＥ２の実効的な電極面積（実効開口面積）は等しくなる。
しかしながら、第１下部画素電極ＢＥ１同士及び第２下部画素電極ＢＥ２同士は、同層に形成されているため、対角線方向の他の電極と電気的に干渉する虞がある。
【００５３】
そこで、本第３実施形態においては、第１下部画素電極ＢＥ１及び第２下部画素電極ＢＥ２の対角線方向にコーナー部（Ｒ部）ＣＲを設けて第１下部画素電極ＢＥ１同士あるいは第２下部画素電極ＢＥ２同士を電気的に互いに絶縁を確保するようにしている。
【００５４】
したがって、受光面の全受光面積＝全ての第１下部画素電極ＢＥ１及び第２下部画素電極ＢＥ２の実効的な電極面積の和は、理論的な開口率＝１００パーセントよりコーナー部ＣＲを設けた分だけ低下することとなるが、ほぼ開口率１００パーセントを実現できている。
【００５５】
すなわち、受光面全体で無駄なく受光することが可能となり、受光効率、ひいては、変換効率の向上が図れる。
以上の説明のように、本第３実施形態によっても、開口率がほぼ１００パーセントの受光素子を製造することが可能となる。
【００５６】
［３．１］第３実施形態の変形例
次に第３実施形態の変形例のイメージセンサについて説明する。
図９は、第３実施形態の変形例のイメージセンサの製造工程説明図（その１）である。
【００５７】
図９に示すように、まずガラス基板１１上には、複数のゲートラインＧＬと、ソースラインＳＬと、バイアス電圧印加端子ＢＬＴを有するバイアスラインＢＬと、半導体層として構成されたアモルファスシリコン（ａ−Ｓｉ）層１４Ａ、ソース電極１４Ｓ及びドレイン電極１４Ｄを備えたＴＦＴ１４と、がそれぞれが複数形成されている。
【００５８】
図１０は、第３実施形態の変形例のイメージセンサの製造工程説明図（その２）である。
そして、図１０に示すように、ＴＦＴ１４上には、第１層間絶縁膜１５が積層されるが、コンタクト領域ＣＡとしてのドレイン電極１４Ｄ及びバイアス電圧印加端子ＢＬＴに対応する領域は第１層間絶縁膜１５が設けられていない開口部となっている。
なお、以下の図１１〜図１８の図面においては、図示の簡略化のため、第１層間絶縁膜１５は図示しないものとする。
【００５９】
図１１は、第３実施形態の変形例のイメージセンサの製造工程説明図（その３）である。
図１１に示すように、第２層間絶縁膜１６には、コンタクトホールＣＨのみが開口するようにされる。
【００６０】
図１２は、第３実施形態の変形例のイメージセンサの製造工程説明図（その４）である。
そして、画素部分及びバイアスラインＢＬのびバイアス電圧印加端子ＢＬＴに対応する部分に第１下部画素電極ＢＥ１が形成される。
【００６１】
図１３は、第３実施形態の変形例のイメージセンサの製造工程説明図（その５）である。
続いて、第１下部画素電極ＢＥ１上に光電変換素子としてのアモルファスシリコン（ａ−Ｓｉ）フォトダイオード層１７及び上部透明電極としての第１ＩＴＯ層１８が積層される。
【００６２】
図１３においては、アモルファスシリコン（ａ−Ｓｉ）フォトダイオード層１７及び上部透明電極としての第１ＩＴＯ層１８は、理解の容易のため、第１下部画素電極ＢＥ１よりも小さな寸法で図示しているが、実際には、第１下部画素電極ＢＥ１、アモルファスシリコン（ａ−Ｓｉ）フォトダイオード層１７及び第１ＩＴＯ層１８はほぼ同一の大きさで積層される。
【００６３】
図１４は、第３実施形態の変形例のイメージセンサの製造工程説明図（その６）である。
次に第２ＩＴＯ層２２により、第１下部画素電極ＢＥ１上の第１ＩＴＯ層１８と、バイアスラインＢＬと、がバイアス電圧印加端子ＢＬＴを介して電気的に接続される。
【００６４】
図１５は、第３実施形態の変形例のイメージセンサの製造工程説明図（その７）である。
そして、第２ＩＴＯ層２２の上面に積層された第４層間絶縁膜２０においては、第１下部画素電極ＢＥ１上の画素領域ＡＲ１及び第２下部画素電極ＢＥ２とのコンタクト端子（コンタクトパッド）領域ＡＲ２のみ開口状態とする。
【００６５】
図１６は、第３実施形態の変形例のイメージセンサの製造工程説明図（その８）である。
そして、第４層間絶縁膜２０の上面に積層された第５層間絶縁膜２３においては、第２下部画素電極ＢＥ２とのコンタクト端子（コンタクトパッド）領域ＡＲ３のみ開口状態とする。
【００６６】
図１７は、第３実施形態の変形例のイメージセンサの製造工程説明図（その９）である。
そして、第５層間絶縁膜２３上に、第２下部画素電極ＢＥ２を積層し、さらに第１下部画素電極ＢＥ１及び第２下部画素電極ＢＥ１を含む最表面に、第３第３ＩＴＯ層２６がバイアスラインＢＬとして機能すべく、全面を覆うように形成される。
【００６７】
本第３実施形態の変形例においても、第１下部画素電極ＢＥ１及び第２下部画素電極ＢＥ２の対角線方向にコーナー部（Ｒ部）ＣＲを設けて第１下部画素電極ＢＥ１同士あるいは第２下部画素電極ＢＥ２同士を電気的に互いに絶縁を確保し、ほぼ開口率１００パーセントを実現できている。
【００６８】
すなわち、受光面全体で無駄なく受光することが可能となり、受光効率、ひいては、変換効率の向上が図れる。
以上の説明のように、本第３実施形態の変形例によっても、開口率がほぼ１００パーセントの受光素子を製造することが可能となる。
【００６９】
［４］実施形態の変形例
以上の各実施形態は、光電変換素子アレイのものであったが、液晶ディスプレイ、有機ＥＬディスプレイ等についても表示素子アレイを構成して同様に適用が可能である。
【００７０】
この場合においては、上記第１実施形態〜第３実施形態におけるアモルファスシリコンフォトダイオード層１７、２１、２５、２９に代えて液晶層、有機ＥＬ層など表示素子層を設けるようにすればよい。
【００７１】
ここで、表示素子層として、反射型液晶層、有機ＥＬ層等のバックライトを必要としない表示素子層の場合には、上記第１実施形態〜第３実施形態と、同様に、重なり部分ＯＬを設ける構成を採ることが可能である。したがって、この場合には、開口率を理論的な開口率に対して１００パーセント（第３実施形態と同一の構成の場合には、ほぼ１００パーセント）とすることができる。
【００７２】
一方、透過型液晶層のように、下部画素電極も透明な場合には、重なり部分ＯＬを設けない構成を採る必要があるとともに、ＴＦＴ１４及び配線部材が開口率の低下に寄与することととなるので、その分、開口率が低下することとなる。
しかしながら、構造上の理論開口率に対しては、同様に、１００パーセント（第３実施形態と同一の構成の場合には、ほぼ１００パーセント）とすることができる。
【００７３】
また、表示装置として構成する場合には、外部から入力された表示データに基づいて、画像データの信号処理（エッジ強調、ガンマ補正など）を行う信号処理部と、信号処理部が出力した画像データに基づいて表示素子アレイに画像を表示する表示制御部と、を備えるようにすればよい。
以上の説明においては、画素電極をＴＦＴ１４のドレイン電極１４Ｄに接続さする場合について説明したが、ソース電極１４Ｓに接続するように構成することも可能である。
【００７４】
［５］実施形態の効果
以上の説明のように、各実施形態によれば、電極同士の電気的な干渉を排除しつつ、開口率を１００パーセントあるいはほぼ１００パーセントとすることができるアクティブマトリクスアレイ基板を得ることができる。
ひいては、受光面積あるいは表示面積を最大限大きくとることが可能なイメージセンサ、ディスプレイパネル、電子機器（撮影装置、撮像装置、表示装置等）を構成できる。
【００７５】
［６］実施形態の他の態様
実施形態の他の第１態様としては、アクティブマトリクスアレイ基板において、スイッチング素子（ＴＦＴ等）を介して接続される画素電極が二次元配置されたアクティブマトリクスアレイ基板において、一の画素電極と、当該一の画素電極に対してゲートラインの延在方向あるいはソースラインの延在方向に隣接配置される他の画素電極と、を層間絶縁層を介して積層された相異なる層にそれぞれ形成するようにしてもよい。
【００７６】
また、実施形態の他の第２態様は、実施形態の他の第１の態様において、画素電極は平面視長方形形状を有し、画素電極が形成された複数の層のうち最上部の層に形成された画素電極以外の画素電極を平面視した場合に、より上層に位置する他の画素電極との重なり部分を除く電極面積が前記最上部の層に形成された画素電極の電極面積と等しくなるように重なり部分を設けるようにしてもよい。
【００７７】
さらに、実施形態の他の第３態様は、実施形態の他の第１の態様または第２の態様において、一の画素電極を第１の画素電極とし、当該第１の画素電極に対してゲートライン延在方向に隣接された第２の画素電極と、第１の画素電極に対してソースライン延在方向に隣接された第３の画素電極と、第１の画素電極に対して対角線方向に隣接配置された第４の画素電極と、を互いに相異なる層にそれぞれ形成するようにしてもよい。
【００７８】
さらに、実施形態の他の第４態様は、実施形態の他の第１の態様または第２の他の態様において、画素電極は平面視長方形形状を有し、一の画素電極を第１の画素電極とし、当該第１の画素電極に対してゲートラインの延在方向に隣接された第２の画素電極と、前記第２の画素電極に対して前記ゲートラインの延在方向に隣接された第３の画素電極と、を互いに相異なる層にそれぞれ形成し、隣接する他のゲートラインに接続されている同一の層に形成されている電極をゲートライン方向に半画素分ずらして接続しているようにしてもよい。
【００７９】
また、実施形態の他の第５態様は、実施形態の他の第１の態様または第２の態様において、画素電極は平面視長方形形状を有し、一の画素電極を第１の画素電極とし、当該第１の画素電極に対してゲートラインの延在方向に隣接された第２の画素電極と、を互いに相異なる層にそれぞれ形成し、各画素電極の対角線方向の角部にコーナー部をそれぞれ形成するようにしてもよい。
【００８０】
また、実施形態の他の第６の態様は、実施形態の他の第１の態様乃至第５の態様のいずれかにおいて、画素電極上にそれぞれ光電変換素子層を設けるようにしてもよい。
また、実施形態の他の第７の態様は、第１の他の態様乃至第５の他の態様のいずれかにおいて、画素電極上にそれぞれ表示素子層を設けるようにしてもよい。
【００８１】
さらに、実施形態の他の第８の態様の信号処理装置は、上記実施形態の他の第１の態様乃至第６の態様のいずれかに記載のアクティブマトリクスアレイ基板と、アクティブマトリクスアレイ基板から信号を読み出す信号読出部と、信号読出部により読み出された出力信号を処理する信号処理部と、信号処理部に同期させて信号読出部を制御する制御部と、を備えるようにしてもよい。
【００８２】
さらに、実施形態の他の第９の態様の受光装置は、実施形態の他の第６の態様のアクティブマトリクスアレイ基板と、アクティブマトリクスアレイ基板の受光面上に結像させる光学系と、アクティブマトリクスアレイ基板から信号を読み出す信号読出部と、信号読出部により読み出された出力信号を処理する信号処理部と、備えるようにしてもよい。
【００８３】
さらに、実施形態の他の第１０の態様の表示装置は、実施形態の他の第７の態様のアクティブマトリクスアレイ基板と、外部から入力された表示データに基づいて、画像データの信号処理（を行う信号処理部と、信号処理部が出力した画像データに基づいてアクティブマトリクスアレイ基板に画像を表示する表示制御部と、を備えるようにしてもよい。
【符号の説明】
【００８４】
１０、１０Ａ、１０Ｂ    光電変換素子アレイユニット
１１    ガラス基板
１２    ゲート電極
１３    絶縁層
１４    ＴＦＴ
１４Ａ  アモルファスシリコン層
１４Ｄ  ドレイン電極
１４Ｓ  ソース電極
１５    第１層間絶縁膜
１６    第２層間絶縁膜
１７、２１、２５、２９    アモルファスシリコンフォトダイオード層
１８    第１ＩＴＯ層
１９    第３層間絶縁膜
２０    第４層間絶縁膜
２２    第２ＩＴＯ層
２３    第５層間絶縁膜
２４    第６層間絶縁膜
２６    第３ＩＴＯ層
２７    第７層間絶縁膜
２８    第８層間絶縁膜
３０    第４ＩＴＯ層
３１    絶縁膜
４０    イメージセンサ（受光装置）
４１    垂直駆動部
４２    カラム処理部
４３    水平駆動部
４４    制御部
４５    信号処理部
４６    データ記憶部
５０    電子機器
５１    光学系
５２    信号処理回路
５３    モニタ
５４    メモリ
ＣＲ    コーナー部
ＧＬ    ゲートライン
ＯＬ    重なり部分
ＳＬ    ソースライン
ＢＥ１〜ＢＥ４  第１下部画素電極〜第４下部画素電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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