(57)【要約】【課題】耐圧が低下することを抑制することができ、かつオン抵抗が増加することを抑制することができる炭化珪素半導体装置を提供すること。【解決手段】ｎ型ＳｉＣ基板１のおもて面には積層されたｎ-型ＳｉＣ層２の、ｎ型ＳｉＣ基板１側に対して反対側の表面層に、ｐ型ベース領域となる複数のｐ型領域３が選択的に設けられている。ｐ型領域３は、ｎ型ＳｉＣ基板１側よりもゲート電極７側の不純物濃度が低いのが好ましい。隣り合うｐ型領域３間の間隔Ｌは、所定耐圧を確保可能な３μｍ以下であるのがよい。ｎ-型ＳｉＣ層２の、隣り合うｐ型領域３間に挟まれた領域には、ｎ-型ＳｉＣ層２よりも不純物濃度が高いｎ型領域２１が設けられている。ｎ型領域２１は、ｎ型ＳｉＣ基板１側の部分２１ｂよりもゲート電極７側の部分２１ａの不純物濃度が高くなっている。【選択図】図１
2015115375.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の炭化珪素基板と、
前記炭化珪素基板のおもて面に設けられた、前記炭化珪素基板よりも不純物濃度が低い第１導電型炭化珪素層と、
前記第１導電型炭化珪素層の、前記炭化珪素基板側に対して反対側の表面層に選択的に設けられた第２導電型のベース領域と、
前記ベース領域の内部に選択的に設けられた第１導電型のソース領域と、
前記ベース領域の内部に選択的に設けられた第２導電型のコンタクト領域と、
前記ベース領域の、前記ソース領域と前記第１導電型炭化珪素層とに挟まれた部分の表面上から前記第１導電型炭化珪素層の表面上にわたって設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ソース領域および前記コンタクト領域に接するソース電極と、
前記炭化珪素基板の裏面に設けられたドレイン電極と、
を備え、
隣り合う前記ベース領域間の間隔は、所定耐圧を確保可能な所定間隔以下であり、
前記第１導電型炭化珪素層の、隣り合う前記ベース領域間に挟まれた部分に、前記第１導電型炭化珪素層よりも不純物濃度が高い第１導電型半導体領域が設けられており、
前記第１導電型半導体領域は、前記炭化珪素基板側よりも前記ゲート電極側の不純物濃度が高いことを特徴とする炭化珪素半導体装置。
【請求項２】
前記ベース領域は、前記炭化珪素基板側よりも前記ゲート電極側の不純物濃度が低いことを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
隣り合う前記ベース領域間の間隔は、３μｍ以下であることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記第１導電型半導体領域は、前記第１導電型炭化珪素層に第１導電型不純物がイオン注入されてなる領域であることを特徴とする請求項１〜３のいずれか一つに記載の炭化珪素半導体装置。
【請求項５】
第１導電型の炭化珪素基板と、
前記炭化珪素基板のおもて面に設けられた、前記炭化珪素基板よりも不純物濃度が低い第１導電型炭化珪素層と、
前記第１導電型炭化珪素層の、前記炭化珪素基板側に対して反対側の表面層に選択的に設けられた第２導電型の第１ベース領域と、
前記第１導電型炭化珪素層の、前記炭化珪素基板側に対して反対側の表面に設けられた第２導電型炭化珪素層と、
前記第２導電型炭化珪素層を深さ方向に貫通して前記第１導電型炭化珪素層に達する第１導電型ウェル領域と、
前記第２導電型炭化珪素層の、前記第１導電型ウェル領域を除いた領域である第２導電型の第２ベース領域と、
前記第２ベース領域の内部に選択的に設けられた第１導電型のソース領域と、
前記第２ベース領域の内部に選択的に設けられた第２導電型のコンタクト領域と、
前記第２ベース領域の、前記ソース領域と前記第１導電型ウェル領域とに挟まれた部分の表面上から前記第２導電型炭化珪素層の表面上にわたって設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ソース領域および前記コンタクト領域に接するソース電極と、
前記炭化珪素基板の裏面に設けられたドレイン電極と、
を備え、
隣り合う前記第１ベース領域間の間隔は、所定耐圧を確保可能な所定間隔以下であり、
前記第１導電型炭化珪素層の、隣り合う前記第１ベース領域間に挟まれた部分に、前記第１導電型炭化珪素層よりも不純物濃度が高い第１導電型半導体領域が設けられており、
前記第１導電型半導体領域は、前記炭化珪素基板側よりも前記ゲート電極側の不純物濃度が高いことを特徴とする炭化珪素半導体装置。
【請求項６】
前記第１導電型ウェル領域は、前記炭化珪素基板側よりも前記ゲート電極側の不純物濃度が高いことを特徴とする請求項５に記載の炭化珪素半導体装置。
【請求項７】
前記第２ベース領域の不純物濃度は、前記第１ベース領域の不純物濃度よりも低いことを特徴とする請求項５または６に記載の炭化珪素半導体装置。
【請求項８】
隣り合う前記第１ベース領域間の間隔は、３μｍ以下であることを特徴とする請求項５〜７のいずれか一つに記載の炭化珪素半導体装置。
【請求項９】
前記第１導電型半導体領域は、前記第１導電型炭化珪素層に第１導電型不純物がイオン注入されてなる領域であることを特徴とする請求項５〜８のいずれか一つに記載の炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化珪素半導体装置に関する。
【背景技術】
【０００２】
従来、半導体材料として炭化珪素（ＳｉＣ）を用いたスイッチングデバイスとなる半導体装置（以下、炭化珪素半導体装置とする）として、絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）が公知である。従来の炭化珪素ＭＯＳＦＥＴの構造について、ｎチャネル型ＭＯＳＦＥＴを例に説明する。図７は、従来の炭化珪素ＭＯＳＦＥＴの構造を示す断面図である。図８は、従来の炭化珪素ＭＯＳＦＥＴの構造の別の一例を示す断面図である。図７に示すように、炭化珪素からなるｎ型半導体基板（以下、ｎ型ＳｉＣ基板とする）１０１のおもて面には、炭化珪素からなるｎ-型半導体層（以下、ｎ-型ＳｉＣ層とする）１０２が設けられている。
【０００３】
ｎ-型ＳｉＣ層１０２の、ｎ型ＳｉＣ基板１０１側に対して反対側の表面層には、複数のｐ型領域１０３が選択的に設けられている。ｐ型領域１０３の内部には、ｎ+型ソース領域１０４およびｐ+型コンタクト領域１０５がそれぞれ選択的に設けられている。ｐ型領域１０３の、ｎ+型ソース領域１０４とｎ-型ＳｉＣ層１０２とに挟まれた部分の表面上から、ｎ-型ＳｉＣ層１０２の表面上にわたってゲート絶縁膜１０６が設けられている。ゲート絶縁膜１０６の表面には、ゲート電極１０７が設けられている。ソース電極１０８は、ｎ+型ソース領域１０４およびｐ+型コンタクト領域１０５に接する。ｎ型ＳｉＣ基板１０１の裏面には、ドレイン電極１０９が形成されている。
【０００４】
また、別の一例として、図８に示すように、ｎ-型ＳｉＣ層１０２の、ｎ型ＳｉＣ基板１０１側に対して反対側の表面に、炭化珪素からなるｐ型半導体層（以下、ｐ型ＳｉＣ層とする）１１１を設けた構造のＭＯＳＦＥＴも提案されている。具体的には、ｎ-型ＳｉＣ層１０２の表面層には、複数のｐ型領域１１０が選択的に設けられている。ｐ型ＳｉＣ層１１１は、ｐ型領域１１０およびｎ-型ＳｉＣ層１０２の表面に設けられている。ｐ型領域１１０が設けられていない部分におけるｎ-型ＳｉＣ層１０２上のｐ型ＳｉＣ層１１１には、深さ方向にｐ型ＳｉＣ層１１１を貫通してｎ-型ＳｉＣ層１０２に達するｎ型領域１１２が設けられている。
【０００５】
また、ｐ型領域１１０上のｐ型ＳｉＣ層１１１の内部には、ｎ型領域１１２と離れて、ｎ+型ソース領域１０４およびｐ+型コンタクト領域１０５がそれぞれ選択的に設けられている。ｐ型ＳｉＣ層１１１の、ｎ+型ソース領域１０４とｎ型領域１１２とに挟まれた部分の表面上から、ｎ型領域１１２の表面上にわたってゲート絶縁膜１０６が設けられている。ゲート絶縁膜１０６の表面には、ゲート電極１０７が設けられている。ソース電極１０８は、ｎ+型ソース領域１０４およびｐ+型コンタクト領域１０５に接する。ｎ型ＳｉＣ基板１０１の裏面には、ドレイン電極１０９が形成されている。
【０００６】
ドレイン電極１０９にソース電極１０８に対して正の電圧が印加された状態で、ゲート電極１０７に印加する電圧をゲート閾値以下とした場合、図７に示すＭＯＳＦＥＴでは、ｐ型領域１０３とｎ-型ＳｉＣ層１０２との間のｐｎ接合が逆バイアスされた状態であるため、電流は流れない。図８に示すＭＯＳＦＥＴでは、ｐ型ＳｉＣ層１１１とｎ型領域１１２との間のｐｎ接合が逆バイアスされた状態であるため、電流は流れない。すなわち、ＭＯＳＦＥＴのソース・ドレイン間がオフ状態となっている。
【０００７】
一方、ゲート電極１０７に印加する電圧をゲート閾値以上とした場合、図７に示すＭＯＳＦＥＴでは、ゲート電極１０７直下のｐ型領域１０３に、ゲート電極１０７に沿ってｎ型の反転層が形成される。また、図８に示すＭＯＳＦＥＴでは、ゲート電極１０７直下のｐ型ＳｉＣ層１１１に、ゲート電極１０７に沿ってｎ型の反転層（チャネル）が形成される。このｎ型の反転層が電流路となり、ＭＯＳＦＥＴのソース・ドレイン間がオン状態となる。このように、ゲート電極１０７に印加する電圧によってＭＯＳＦＥＴのスイッチング動作を制御することができる。
【０００８】
しかしながら、ゲート電極の直下のｐ型ベース領域間（図７のｐ型領域１０３間や、図８のｐ型ＳｉＣ層１１１間）の間隔が広い場合、ゲート絶縁膜にかかる電界が強くなり耐圧が低下するという問題がある。また、耐圧を低下させないように、ゲート電極の直下のｐ型ベース領域間の間隔を狭くした場合、オン抵抗Ｒｏｎが増加するという問題がある。この問題を解決するために、ゲート電極直下のｐ型ベース領域間に挟まれた領域のｎ型不純物濃度を高くすることで、耐圧の低下を抑制し、かつオン抵抗Ｒｏｎを低減する方法が提案されている。
【０００９】
このような従来の電力用半導体装置として、次の装置が提案されている。ｎ型半導体層の一対のｐウェルに挟まれる領域であるＪＦＥＴ領域の長さ、すなわち一対のｐウェル間の間隔を３μｍ以下、好ましくは０．８μｍ以上３μｍ以下とする。また、ＪＦＥＴ領域の不純物密度を、ドリフト層の不純物密度以上であって１×１０16／ｃｍ3以上とする。好ましくは、ＪＦＥＴ領域の不純物密度とＪＦＥＴ領域の長さとは、（ＪＦＥＴ領域の不純物密度）≧６．５×１０16×（ＪＦＥＴ領域の長さ）-1.7の関係を満たす（例えば、下記特許文献１参照。）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１１−１５９７９７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記特許文献１では、低オン抵抗Ｒｏｎとするために、ゲート電極直下のｐ型ベース領域間に挟まれた領域（ＪＦＥＴ領域）のｎ型不純物濃度を高くする場合、ある程度までは耐圧の低下を抑制することができるが、ｎ型不純物濃度の増加に伴って耐圧が低下するという問題がある。
【００１２】
この発明は、上述した従来技術による問題点を解消するため、耐圧が低下することを抑制することができ、かつオン抵抗が増加することを抑制することができる炭化珪素半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。第１導電型の炭化珪素基板のおもて面に、前記炭化珪素基板よりも不純物濃度が低い第１導電型炭化珪素層が設けられている。前記第１導電型炭化珪素層の、前記炭化珪素基板側に対して反対側の表面層に、第２導電型のベース領域が選択的に設けられている。前記ベース領域の内部に、第１導電型のソース領域および第２導電型のコンタクト領域がそれぞれ選択的に設けられている。前記ベース領域の、前記ソース領域と前記第１導電型炭化珪素層とに挟まれた部分の表面上から前記第１導電型炭化珪素層の表面上にわたってゲート絶縁膜が設けられている。前記ゲート絶縁膜上には、ゲート電極が設けられている。前記ソース領域および前記コンタクト領域に接するソース電極が設けられている。前記炭化珪素基板の裏面にドレイン電極が設けられている。そして、隣り合う前記ベース領域間の間隔は、所定耐圧を確保可能な所定間隔以下である。前記第１導電型炭化珪素層の、隣り合う前記ベース領域間に挟まれた部分に、前記第１導電型炭化珪素層よりも不純物濃度が高い第１導電型半導体領域が設けられている。前記第１導電型半導体領域は、前記炭化珪素基板側よりも前記ゲート電極側の不純物濃度が高い。
【００１４】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記ベース領域は、前記炭化珪素基板側よりも前記ゲート電極側の不純物濃度が低いことを特徴とする。
【００１５】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、隣り合う前記ベース領域間の間隔は、３μｍ以下であることを特徴とする。
【００１６】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１導電型半導体領域は、前記第１導電型炭化珪素層に第１導電型不純物がイオン注入されてなる領域であることを特徴とする。
【００１７】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。第１導電型の炭化珪素基板のおもて面に、前記炭化珪素基板よりも不純物濃度が低い第１導電型炭化珪素層が設けられている。前記第１導電型炭化珪素層の、前記炭化珪素基板側に対して反対側の表面層に、第２導電型の第１ベース領域が選択的に設けられている。前記第１導電型炭化珪素層の、前記炭化珪素基板側に対して反対側の表面に、第２導電型炭化珪素層が設けられている。前記第２導電型炭化珪素層に、前記第２導電型炭化珪素層を深さ方向に貫通して前記第１導電型炭化珪素層に達する第１導電型ウェル領域が設けられている。前記第２導電型炭化珪素層の、前記第１導電型ウェル領域を除いた領域が第２導電型の第２ベース領域となる。前記第２ベース領域の内部に、第１導電型のソース領域および第２導電型のコンタクト領域がそれぞれ選択的に設けられている。前記第２ベース領域の、前記ソース領域と前記第１導電型ウェル領域とに挟まれた部分の表面上から前記第２導電型炭化珪素層の表面上にわたってゲート絶縁膜が設けられている。前記ゲート絶縁膜上にゲート電極が設けられている。前記ソース領域および前記コンタクト領域に接するソース電極が設けられている。前記炭化珪素基板の裏面にドレイン電極が設けられている。そして、隣り合う前記第１ベース領域間の間隔は、所定耐圧を確保可能な所定間隔以下である。前記第１導電型炭化珪素層の、隣り合う前記第１ベース領域間に挟まれた部分に、前記第１導電型炭化珪素層よりも不純物濃度が高い第１導電型半導体領域が設けられている。前記第１導電型半導体領域は、前記炭化珪素基板側よりも前記ゲート電極側の不純物濃度が高い。
【００１８】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１導電型ウェル領域は、前記炭化珪素基板側よりも前記ゲート電極側の不純物濃度が高いことを特徴とする。
【００１９】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２ベース領域の不純物濃度は、前記第１ベース領域の不純物濃度よりも低いことを特徴とする。
【００２０】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、隣り合う前記第１ベース領域間の間隔は、３μｍ以下であることを特徴とする。
【００２１】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１導電型半導体領域は、前記第１導電型炭化珪素層に第１導電型不純物がイオン注入されてなる領域であることを特徴とする。
【００２２】
上述した発明によれば、隣り合うベース領域間に、第１導電型炭化珪素層よりも不純物濃度が高い第１導電型半導体領域を設け、この第１導電型半導体領域の、ゲート電極側の不純物濃度を炭化珪素基板側の不純物濃度よりも高くすることで、オン抵抗Ｒｏｎを低減することができるとともに、耐圧が低下することを抑制することができる。これにより、ベース領域間の間隔を３μｍ以下に狭くしてゲート絶縁膜への電界緩和を行い、所定耐圧を確保することでゲート絶縁膜の信頼性を向上させるとともに、オン抵抗が増加することを抑制することができる。
【発明の効果】
【００２３】
本発明にかかる炭化珪素半導体装置によれば、耐圧が低下することを抑制することができ、かつオン抵抗が増加することを抑制することができるという効果を奏する。
【図面の簡単な説明】
【００２４】
【図１】実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。
【図２】実施例１にかかるＭＯＳＦＥＴの耐圧とオン抵抗との関係を示す特性図である。
【図３】実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。
【図４】実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。
【図５】実施例３にかかるＭＯＳＦＥＴの耐圧とオン抵抗との関係を示す特性図である。
【図６】実施の形態４にかかる炭化珪素半導体装置の構造を示す断面図である。
【図７】従来の炭化珪素ＭＯＳＦＥＴの構造を示す断面図である。
【図８】従来の炭化珪素ＭＯＳＦＥＴの構造の別の一例を示す断面図である。
【発明を実施するための形態】
【００２５】
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００２６】
（実施の形態１）
実施の形態１にかかる炭化珪素半導体装置の構造について、ｎチャネル型の縦型ＭＯＳＦＥＴを例に説明する。図１は、実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。図１に示すように、実施の形態１にかかる炭化珪素半導体装置において、炭化珪素からなるｎ型半導体基板（ｎ型ＳｉＣ基板：炭化珪素基板）１のおもて面には、ｎ-型ドリフト領域となる炭化珪素からなるｎ-型半導体層（ｎ-型ＳｉＣ層：第１導電型炭化珪素層）２が例えば１０μｍの厚さで積層されている。ｎ型ＳｉＣ基板１は、例えば１．０×１０19／ｃｍ3程度の不純物濃度で窒素（Ｎ）がドーピングされてなる。ｎ-型ＳｉＣ層２は、例えば１．０×１０16／ｃｍ3程度の不純物濃度で窒素がドーピングされてなるエピタキシャル層である。
【００２７】
ｎ-型ＳｉＣ層２の、ｎ型ＳｉＣ基板１側に対して反対側の表面層には、ｐ型ベース領域となる複数のｐ型領域（ベース領域）３が選択的に設けられている。ｐ型領域３は、例えばイオン注入により３．０×１０17／ｃｍ3程度の不純物濃度でアルミニウム（Ａｌ）がドーピングされてなる。隣り合うｐ型領域３間の間隔Ｌは、下記（１）式を満たすのが好ましい。下記（１）式において、εsは炭化珪素（ＳｉＣ）の誘電率であり、ｑは電気素量であり、Ｖbiはｐ型領域３と後述するｎ型領域２１との間のｐｎ接合のビルトイン電圧（例えば２．５Ｖ程度）である。また、ＮAはｐ型領域３の多数キャリア濃度であり、ＮDは後述する第２ｎ型領域２１ｂの多数キャリア濃度である。
【００２８】
２×（２εs／ｑ・Ｖbi・ＮA／ＮD／（ＮA＋ＮD））1/2［μｍ］≦Ｌ≦３［μｍ］  ・・・（１）
【００２９】
隣り合うｐ型領域３間の間隔Ｌを上記（１）式の範囲内に設定する理由は、次の通りである。上記（１）式の左辺は、印加電圧が０Ｖであるときに第２ｎ型領域２１ｂが完全に空乏化する幅の上限値である。ｐ型領域３、ｎ+型ソース領域４、ゲート絶縁膜６およびゲート電極７からなるＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）を動作させるためには、隣り合うｐ型領域３間の間隔Ｌを上記（１）式の左辺の値以上に設定する必要がある。実施の形態１に示す各領域の諸条件においては、隣り合うｐ型領域３間の間隔Ｌの下限値（すなわち上記（１）式の左辺の値）は例えば０．７μｍ程度となる。また、１２００Ｖ以上の耐圧を得るためには、隣り合うｐ型領域３間の間隔Ｌを３μｍ以下にする必要がある。
【００３０】
ｎ-型ＳｉＣ層２の、隣り合うｐ型領域３間に挟まれた領域には、ｎ-型ＳｉＣ層２よりも不純物濃度が高いｎ型領域（第１導電型半導体領域）２１が設けられている。ｎ型領域２１を設けることにより、隣り合うｐ型領域３間に挟まれた領域のｎ型不純物濃度がｎ-型ＳｉＣ層２よりも高くなるため、隣り合うｐ型領域３間の間隔Ｌが上記（１）式を満たす程度に狭い場合であっても、オン抵抗Ｒｏｎが増加することを抑制することができる。ｎ型領域２１は、ｐ型領域３の、電界が集中しやすいｎ型ＳｉＣ基板１側の角部（コーナー部）３ａを覆わないように設けられている。これにより、十分に高い耐圧を保持することができる。
【００３１】
また、ｎ型領域２１は、ｎ型ＳｉＣ基板１側の部分（以下、第２ｎ型領域とする）２１ｂよりも後述するゲート電極７側の部分（以下、第１ｎ型領域とする）２１ａの不純物濃度が高くなっている。これにより、オン抵抗Ｒｏｎを低減することができるとともに、耐圧が低下することを抑制することができる。具体的には、第１ｎ型領域２１ａは、例えばイオン注入により４．０×１０16／ｃｍ3程度の不純物濃度で窒素がドーピングされてなる。第２ｎ型領域２１ｂは、例えばイオン注入により２．５×１０16／ｃｍ3程度の不純物濃度で窒素がドーピングされてなる。
【００３２】
また、第１ｎ型領域２１ａの不純物濃度は、例えば、第２ｎ型領域２１ｂの不純物濃度の１．５倍以上５倍以下程度であるのが望ましい。また、第１ｎ型領域２１ａと第２ｎ型領域２１ｂとの平均不純物濃度は、例えば、ｎ-型ＳｉＣ層２の不純物濃度の１．５倍以上７．５倍以下程度であるのが望ましい。その理由は、オン抵抗Ｒｏｎを低減することができ、かつ耐圧の低下を抑制することができるという効果をより高めることができるからである。
【００３３】
ｐ型領域３の内部には、ｎ+型ソース領域４およびｐ+型コンタクト領域５がそれぞれ選択的に設けられている。ｎ+型ソース領域４は、例えばイオン注入により２．０×１０20／ｃｍ3程度の不純物濃度でリン（Ｐ）がドーピングされてなる。ｐ+型コンタクト領域５は、ｎ+型ソース領域４の、ｎ型領域２１側に対して反対側に配置されている。ｐ+型コンタクト領域５は、例えばイオン注入により３．０×１０20／ｃｍ3程度の不純物濃度でアルミニウムがドーピングされてなる。
【００３４】
ｐ型領域３の、ｎ+型ソース領域４とｎ-型ＳｉＣ層２とに挟まれた領域の表面上から、ｎ型領域２１の表面上にわたってゲート絶縁膜６が設けられ、ゲート絶縁膜６の表面にゲート電極７が設けられている。ソース電極８は、ｎ+型ソース領域４およびｐ+型コンタクト領域５に接するとともに、層間絶縁膜（不図示）によってゲート電極７と電気的に絶縁されている。ｎ型ドレイン領域となるｎ型ＳｉＣ基板１の裏面には、ドレイン電極９が形成されている。
【００３５】
次に、実施の形態１にかかる炭化珪素半導体装置の動作について説明する。実施の形態１にかかる炭化珪素半導体装置の動作は、従来の炭化珪素半導体装置（図７参照）と同様である。すなわち、ゲート電極７に閾値電圧以上の電圧を印加し、ゲート電極７直下のｐ型領域３にゲート電極７に沿ってｎ型の反転層を形成することにより、縦型ＭＯＳＦＥＴのソース・ドレイン間がオン状態となる。一方、ゲート電極７に印加する電圧を閾値以下とすることにより、ｐ型領域３のｎ型の反転層がなくなり、縦型ＭＯＳＦＥＴのソース・ドレイン間がオフ状態となる。
【００３６】
実施の形態１にかかる炭化珪素半導体装置の耐圧およびオン抵抗Ｒｏｎについて検証したシミュレーション結果を図２に示す。ここで、オン抵抗Ｒｏｎの計算のために活性部の面積を０．１２１ｃｍ2として計算した。図２は、実施例１にかかるＭＯＳＦＥＴの耐圧とオン抵抗との関係を示す特性図である。図２には、実施の形態１にかかる炭化珪素半導体装置の構造を備えたＭＯＳＦＥＴ（以下、実施例１とする）の耐圧およびオン抵抗Ｒｏｎを右側に示す。実施例１においては、第１ｎ型領域２１ａの不純物濃度を４．０×１０16／ｃｍ3とし、第２ｎ型領域２１ｂの不純物濃度を２．５×１０16／ｃｍ3としている。また、比較例１として、第１ｎ型領域２１ａおよび第２ｎ型領域２１ｂの不純物濃度をともに２．５×１０16／ｃｍ3にしたときの耐圧およびオン抵抗Ｒｏｎを左側に示す。比較例２として、第１ｎ型領域２１ａおよび第２ｎ型領域２１ｂの不純物濃度をともに３．５×１０16／ｃｍ3にしたときの耐圧およびオン抵抗Ｒｏｎを中央に示す。比較例１，２の第１，２ｎ型領域２１ａ，２１ｂの不純物濃度以外の構成は実施例１と同様である。
【００３７】
図２に示す結果より、第１，２ｎ型領域２１ａ，２１ｂの不純物濃度をともに比較例１よりも高くした比較例２では、比較例１よりも、オン抵抗Ｒｏｎは１割程度低減されるが、耐圧は３０Ｖ程度低下してしまうことが確認された。すなわち、オン抵抗Ｒｏｎを低減させるために、第１，２ｎ型領域２１ａ，２１ｂの不純物濃度をともに同程度高くした場合、耐圧が低下することが確認された。それに対して、第１ｎ型領域２１ａ（ｎ型領域２１のゲート電極７側の部分）の不純物濃度のみを比較例１よりも高くした実施例１においては、耐圧を比較例１と同程度に維持しつつ、オン抵抗Ｒｏｎを比較例１よりも１割程度低減させることができることが確認された。
【００３８】
以上、説明したように、実施の形態１によれば、ｐ型ベース領域間に設けられたｎ型領域の、ゲート電極側の部分（第１ｎ型領域）の不純物濃度をｎ型ＳｉＣ基板側の部分（第２ｎ型領域）の不純物濃度よりも高くすることで、オン抵抗Ｒｏｎを低減することができるとともに、耐圧が低下することを抑制することができる。これにより、ｐ型ベース領域間の間隔を上記（１）式を満たす所定間隔に狭くしてゲート絶縁膜への電界緩和を行い、所定耐圧を確保することでゲート絶縁膜の信頼性を向上させるとともに、オン抵抗が増加することを抑制することができる。したがって、ドレイン電極に高電圧が印加されるスイッチング動作時においても、耐圧を十分に確保することができ、かつオン抵抗が増加することを抑制することができる。
【００３９】
（実施の形態２）
次に、実施の形態２にかかる炭化珪素半導体装置の構造について説明する。図３は、実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態２にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なる点は、ｐ型ベース領域の、ソース電極８側の不純物濃度がｎ型ＳｉＣ基板１側の不純物濃度よりも低い点である。
【００４０】
具体的には、図３に示すように、ｎ-型ＳｉＣ層２の、ｎ型ＳｉＣ基板１側に対して反対側の表面層には、複数のｐ型領域（第１ベース領域）１０が選択的に設けられている。ｐ型領域１０は、ｐ型ベース領域として機能する。ｐ型領域１０は、例えばイオン注入により３．０×１０18／ｃｍ3程度の不純物濃度でアルミニウムがドーピングされてなる。隣り合うｐ型領域１０間の間隔（ゲート電極７直下のｐ型領域１０間に挟まれた領域の幅）Ｌは、上記（１）式を満たすのが好ましい。その理由は、実施の形態１と同様である。
【００４１】
ｎ-型ＳｉＣ層２の、隣り合うｐ型領域１０間に挟まれた領域には、ｎ-型ＳｉＣ層２よりも不純物濃度の高いｎ型領域（第１導電型半導体領域）２２が設けられている。ｎ型領域２２は、ｐ型領域１０の、電界が集中しやすいｎ型ＳｉＣ基板１側の角部１０ａを覆わないように設けられている。これにより、実施の形態１と同様に、十分に高い耐圧を保持することができる。
【００４２】
ｐ型領域１０およびｎ型領域２２（すなわちｎ-型ＳｉＣ層２の、ｐ型領域１０が設けられていない部分）の表面には、炭化珪素からなるｐ型半導体層（ｐ型ＳｉＣ層：第２導電型炭化珪素層）１１が例えば０．５μｍの厚さで積層されている。ｐ型ＳｉＣ層１１の不純物濃度は、ｐ型領域１０の不純物濃度よりも低い。具体的には、ｐ型ＳｉＣ層１１は、例えば５．０×１０15／ｃｍ3の不純物濃度でアルミニウムがドーピングされてなるエピタキシャル層である。
【００４３】
ｐ型ＳｉＣ層１１のｎ型領域２２上の部分には、深さ方向にｐ型ＳｉＣ層１１を貫通してｎ型領域２２に達するｎ型領域（第１導電型ウェル領域）１２が設けられている。ｎ型領域１２は、ｎ-型ＳｉＣ層２側の部分（以下、第４ｎ型領域とする）１２ｂよりもゲート電極７側の部分（以下、第３ｎ型領域とする）１２ａの不純物濃度が高くてもよい。ｎ型領域２２は、ｎ型ＳｉＣ基板１側の部分（第２ｎ型領域）２２ｂよりもゲート電極７側の部分（第１ｎ型領域）２２ａの不純物濃度が高くてもよい。上記条件を満たせば、接する第４ｎ型領域１２ｂと第１ｎ型領域２２ａの不純物濃度の関係は同等でも大小を問わず異なっていてもよい。
【００４４】
具体的には、第３ｎ型領域１２ａは、例えばイオン注入により４．０×１０16／ｃｍ3程度の不純物濃度で窒素がドーピングされており、第４ｎ型領域１２ｂは、例えばイオン注入により１．５×１０16／ｃｍ3程度の不純物濃度で窒素がドーピングされており、第１ｎ型領域２２ａは、例えばイオン注入により２．５×１０16／ｃｍ3程度の不純物濃度で窒素がドーピングされており、第２ｎ型領域２２ｂは、例えばイオン注入により２．０×１０16／ｃｍ3程度の不純物濃度で窒素がドーピングされてなる。
【００４５】
また、第１〜４ｎ型領域２２ａ，２２ｂ，１２ａ，１２ｂは、上記条件を満たせば種々変更可能であり、例えばそれぞれ異なる不純物濃度であってもよいし、深さ方向に隣り合うｎ型領域と同じ不純物濃度であってもよい。具体的には、第１〜４ｎ型領域２２ａ，２２ｂ，１２ａ，１２ｂの不純物濃度は、設計条件（所望する耐圧とオン抵抗Ｒｏｎとの兼ね合いなど）に合わせて種々変更可能である。例えば、第１，３，４ｎ型領域２２ａ，１２ａ，１２ｂはともに同じ不純物濃度で、かつ第２ｎ型領域２２ｂよりも高不純物濃度となる条件も可能である。また、第１，２ｎ型領域２２ａ，２２ｂはともに同じ不純物濃度で、かつ第４ｎ型領域１２ｂよりも高不純物濃度となり、第３ｎ型領域１２ａは第４ｎ型領域１２ｂよりも高不純物濃度となる条件も可能である。
【００４６】
また、第１，３，４ｎ型領域２２ａ，１２ａ，１２ｂのうち、任意の一つの領域または複数の領域の不純物濃度は、第２ｎ型領域２２ｂの不純物濃度の１．５倍以上５倍以下程度であるのが望ましい。また、第１〜４ｎ型領域２２ａ，２２ｂ，１２ａ，１２ｂの平均不純物濃度は、ｎ-型ＳｉＣ層２の不純物濃度の１．５倍以上７．５倍以下程度であるのが望ましい。その理由は、オン抵抗Ｒｏｎを低減することができ、かつ耐圧の低下を抑制することができるという効果をより高めることができるからである。
【００４７】
ｐ型ＳｉＣ層１１のｎ型領域１２以外の部分（ｐ型ＳｉＣ層１１のｐ型領域１０上の部分：第２ベース領域）は、ｐ型領域１０とともにｐ型ベース領域として機能する。ｐ型ＳｉＣ層１１の内部には、ｎ型領域１２と離れて、ｎ+型ソース領域４およびｐ+型コンタクト領域５がそれぞれ選択的に設けられている。ｐ型ＳｉＣ層１１の、ｎ+型ソース領域４とｎ型領域１２とに挟まれた部分の表面上から、ｎ型領域１２の表面上にわたってゲート絶縁膜６が設けられ、ゲート絶縁膜６の表面にゲート電極７が設けられている。ｎ+型ソース領域４、ｐ+型コンタクト領域５、ソース電極８およびドレイン電極９の構成は、実施の形態１と同様である。
【００４８】
次に、実施の形態２にかかる炭化珪素半導体装置の動作について説明する。実施の形態２にかかる炭化珪素半導体装置の動作は、従来の炭化珪素半導体装置（図８参照）と同様である。すなわち、ゲート電極７に閾値電圧以上の電圧を印加し、ゲート電極７直下のｐ型ＳｉＣ層１１にゲート電極７に沿ってｎ型の反転層を形成することにより、縦型ＭＯＳＦＥＴのソース・ドレイン間がオン状態となる。一方、ゲート電極７に印加する電圧を閾値以下とすることにより、ｐ型ＳｉＣ層１１のｎ型の反転層がなくなり、縦型ＭＯＳＦＥＴのソース・ドレイン間がオフ状態となる。
【００４９】
上述した実施の形態２にかかる炭化珪素半導体装置の構造を備えたＭＯＳＦＥＴ（以下、実施例２とする）の耐圧およびオン抵抗Ｒｏｎについて検証した。その結果、実施例２においても実施例１と同様の特性を示すことが確認された。
【００５０】
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、ｐ型ベース領域となるｐ型領域上に、当該ｐ型領域よりも不純物濃度が低いｐ型ＳｉＣ層をｐ型ベース領域として設けることにより、ｐ型ベース領域の不純物濃度が深さ方向に一様である場合よりもｐ型ベース領域の不純物濃度の許容範囲を広くすることができる。具体的には、ｐ型ベース領域の不純物濃度が深さ方向に一様である場合、ｐ型ベース領域の電気特性に対応した所望の不純物濃度が低いときには、高電圧印加時にｐ型ベース領域全体が空乏化してしまい耐圧が低下してしまう。また、ｐ型ベース領域の電気特性に対応した所望の不純物濃度が高いときには、ゲート電圧を印加してもソース・ドレイン間に電流が流れずＭＯＳゲートとして動作しなくなってしまう。すなわち、耐圧を維持しつつＭＯＳゲートを動作させるにあたって、ｐ型ベース領域の不純物濃度の許容範囲が狭くなる。それに対して、実施の形態２によれば、ｐ型ベース領域の、ｎ型ＳｉＣ基板側の部分の不純物濃度を、ゲート電極側の部分の不純物濃度よりも高くすることにより、ｐ型ベース領域の電気特性に対応した所望の不純物濃度が低い場合であっても、ｐ型ベース領域全体が空乏化することを抑制することができる。また、ｐ型ベース領域の、ゲート電極側の部分の不純物濃度を、ｎ型ＳｉＣ基板側の部分の不純物濃度よりも低くすることにより、ｐ型ベース領域の電気特性に対応した所望の不純物濃度が高い場合であってもＭＯＳゲートを動作させることができる。したがって、ｐ型ベース領域の不純物濃度の許容範囲を広くすることができ、設計の自由度を向上させることができる。
【００５１】
（実施の形態３）
次に、実施の形態３にかかる炭化珪素半導体装置の構造について説明する。図４は、実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態３にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なる点は、隣り合うｐ型領域３間に設けられたｎ型領域２３を、ｐ型領域３のｎ型ＳｉＣ基板１側の角部３ａを覆うように設けている点である。
【００５２】
具体的には、図４に示すように、隣り合うｐ型領域３間に設けられたｎ型領域２３の深さ（ｐ型領域３とゲート絶縁膜６との界面からの深さ、以下、単に深さとする）は、ｐ型領域３の深さよりも深い。そして、ｐ型領域３のｎ型ＳｉＣ基板１側の角部３ａを含む例えばｐ型領域３のｎ型ＳｉＣ基板１側全体は、ｎ型領域２３によって覆われている。図４において、符号２３ａはｎ型領域２３の、ゲート電極７側の部分（第１ｎ型領域）であり、符号２３ｂはｎ型領域２３の、ｎ型ＳｉＣ基板１側の部分（第２ｎ型領域）である。ｎ型領域２３の深さ以外の構成は、実施の形態１における同領域（ｐ型ベース領域となるｐ型領域間に設けられたｎ型領域）と同様である。
【００５３】
実施の形態３にかかる炭化珪素半導体装置の耐圧およびオン抵抗Ｒｏｎについて検証したシミュレーション結果を図５に示す。ここで、オン抵抗Ｒｏｎの計算のために活性部の面積を０．１２１ｃｍ2として計算した。図５は、実施例３にかかるＭＯＳＦＥＴの耐圧とオン抵抗との関係を示す特性図である。図５には、実施の形態３にかかる炭化珪素半導体装置の構造を備えたＭＯＳＦＥＴ（以下、実施例３とする）の耐圧およびオン抵抗Ｒｏｎを右側に示す。実施例３においては、第１ｎ型領域２３ａの不純物濃度を４．０×１０16／ｃｍ3とし、第２ｎ型領域２３ｂの不純物濃度を２．５×１０16／ｃｍ3としている。また、比較例３として、第１ｎ型領域２３ａおよび第２ｎ型領域２３ｂの不純物濃度をともに２．５×１０16／ｃｍ3にしたときの耐圧およびオン抵抗Ｒｏｎを左側に示す。比較例４として、第１ｎ型領域２３ａおよび第２ｎ型領域２３ｂの不純物濃度をともに３．５×１０16／ｃｍ3にしたときの耐圧およびオン抵抗Ｒｏｎを中央に示す。比較例３，４の第１，２ｎ型領域２３ａ，２３ｂの不純物濃度以外の構成は実施例３と同様である。
【００５４】
図５に示すように、第１，２ｎ型領域２３ａ，２３ｂの不純物濃度をともに比較例３よりも高くした比較例４では、比較例３よりも、オン抵抗Ｒｏｎは１割程度低減されるが、耐圧は５０Ｖ程度低下してしまうことが確認された。それに対して、第１ｎ型領域２３ａ（ｎ型領域２３のゲート電極７側の部分）の不純物濃度のみを比較例３よりも高くした実施例３においては、耐圧を比較例３と同程度に維持しつつ、オン抵抗Ｒｏｎを比較例３よりも１割程度低減させることができることが確認された。したがって、実施例３においても実施例１と同様の特性を示すことが確認された。また、実施例３においては、実施例１（図２）よりも耐圧が若干低下するものの、オン抵抗Ｒｏｎを低減することができることが確認された。
【００５５】
以上、説明したように、実施の形態３によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態３によれば、隣り合うｐ型ベース領域間に設けられたｎ型領域によって、ｐ型ベース領域のｎ型ＳｉＣ基板側の角部を覆う構成とすることにより、耐圧を維持しつつ、オン抵抗をさらに低減することができる。
【００５６】
（実施の形態４）
次に、実施の形態４にかかる炭化珪素半導体装置の構造について説明する。図６は、実施の形態４にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態４にかかる炭化珪素半導体装置が実施の形態２にかかる炭化珪素半導体装置と異なる点は、隣り合うｐ型領域１０間に設けられたｎ型領域２４を、ｐ型領域１０のｎ型ＳｉＣ基板１側の角部１０ａを覆うように設けている点である。すなわち、実施の形態４にかかる炭化珪素半導体装置は、実施の形態２にかかる炭化珪素半導体装置に実施の形態３を適用した構成となっている。
【００５７】
具体的には、図６に示すように、隣り合うｐ型領域１０間に設けられたｎ型領域２４の深さ（ｐ型領域１０とｐ型ＳｉＣ層１１との界面からの深さ、以下、単に深さとする）は、ｐ型領域１０の深さよりも深い。そして、ｐ型領域１０のｎ型ＳｉＣ基板１側の角部１０ａを含む例えばｐ型領域１０のｎ型ＳｉＣ基板１側全体は、ｎ型領域２４によって覆われている。図６において、符号２４ａはｎ型領域２４の、ゲート電極７側の部分（第１ｎ型領域）であり、符号２４ｂはｎ型領域２４の、ｎ型ＳｉＣ基板１側の部分（第２ｎ型領域）である。ｎ型領域２４の深さ以外の構成は、実施の形態２における同領域（ｐ型ベース領域となるｐ型領域間に設けられたｎ型領域）と同様である。
【００５８】
上述した実施の形態４にかかる炭化珪素半導体装置の構造を備えたＭＯＳＦＥＴ（以下、実施例４とする）の耐圧およびオン抵抗Ｒｏｎについて検証した。その結果、実施例４においても実施例３と同様の特性を示すことが確認された。
【００５９】
以上、説明したように、実施の形態４によれば、実施の形態２と同様にｐ型ベース領域の不純物濃度の許容範囲を広げることができる。また、実施の形態４によれば、ゲート絶縁膜の絶縁破壊耐量および信頼性ついて実施の形態３と同様の効果を得ることができる。
【００６０】
以上において本発明は種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や表面濃度等は要求される仕様等に応じて種々設定される。また、上述した実施の形態１，３において、ｐ型ベース領域の、ゲート電極側の不純物濃度をｎ型ＳｉＣ基板側の不純物濃度よりも低くした構成とすることで、実施の形態２と同様の効果が得られる。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【００６１】
以上のように、本発明にかかる炭化珪素半導体装置は、炭化珪素基板上に形成されスイッチングデバイスとして用いられる縦型ＭＯＳＦＥＴなどの半導体装置に有用である。
【符号の説明】
【００６２】
１  ｎ型ＳｉＣ基板
２  ｎ-型ＳｉＣ層
３  ｐ型領域
３ａ，１０ａ  ｐ型領域のｎ型ＳｉＣ基板側の角部
４  ｎ+型ソース領域
５  ｐ+型コンタクト領域
６  ゲート絶縁膜
７  ゲート電極
８  ソース電極
９  ドレイン電極
１０  ｐ型領域
１１  ｐ型ＳｉＣ層
１２ａ  第３ｎ型領域
１２ｂ  第４ｎ型領域
２１，２２，２３，２４  ｎ型領域
２１ａ，２２ａ，２３ａ，２４ａ  第１ｎ型領域
２１ｂ，２２ｂ，２３ｂ，２４ｂ  第２ｎ型領域
Ｌ  隣り合うｐ型領域間の間隔
【図１】
2015115375.tif 000003
【図２】
2015115375.tif 000004
【図３】
2015115375.tif 000005
【図４】
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【図５】
2015115375.tif 000007
【図６】
2015115375.tif 000008
【図７】
2015115375.tif 000009
【図８】
2015115375.tif 000010