(57)【要約】【課題】駆動回路の誤動作を防ぐことが可能な半導体装置等を提供する。【解決手段】電流供給用のパワーデバイスを駆動するための駆動回路において、耐圧が要求される回路（具体的には、例えばレベルシフト回路）に含まれるトランジスタとして、酸化物半導体を有するトランジスタを適用する。また、レベルシフト回路と比較して高耐圧性を要求されない回路（具体的には、例えばバッファ回路、又はフリップフロップ回路等）に含まれるトランジスタには、酸化物半導体を有するトランジスタよりも高速に動作可能なトランジスタ（例えば、シリコントランジスタ等）を用いることが好ましい。【選択図】図１
2015181229.tif 000002
【特許請求の範囲】
【請求項１】
第１の回路と、第２の回路と、第３の回路と、第４の回路とを有し、
前記第１の回路は、第１の信号を第２の信号へと変換して第２の信号を出力する機能を有し、
前記第２の回路は、前記第２の信号を第３の信号へと変換して第３の信号を出力する機能を有し、
前記第３の回路は、前記第３の信号に応じた第４の信号を出力する機能を有し、
前記第４の回路は、前記第４の信号に応じた第１の電位又は第２の電位を出力する機能を有し、
前記第２の回路は、第１のトランジスタと、第２のトランジスタと、第１の抵抗素子と、第２の抵抗素子とを有し、
前記第１のトランジスタのソース又はドレインの一方は、前記第１の抵抗素子の一方の端子と電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第２の抵抗素子の一方の端子と電気的に接続され、
前記第１のトランジスタのチャネルは、酸化物半導体を有し、
前記第２のトランジスタのチャネルは、酸化物半導体を有する半導体装置。
【請求項２】
第１の回路と、第２の回路と、第３の回路と、第４の回路とを有し、
前記第１の回路は、第１の信号を第２の信号へと変換して第２の信号を出力する機能を有し、
前記第２の回路は、前記第２の信号を第３の信号へと変換して第３の信号を出力する機能を有し、
前記第３の回路は、前記第３の信号に応じた第４の信号を出力する機能を有し、
前記第４の回路は、前記第４の信号に応じた第１の電位又は第２の電位を出力する機能を有し、
前記第２の回路は、第１のトランジスタと、第２のトランジスタと、第１の抵抗素子と、第２の抵抗素子とを有し、
前記第４の回路は、第３のトランジスタと、第４のトランジスタとを有し、
前記第１のトランジスタのソース又はドレインの一方は、前記第１の抵抗素子の一方の端子と電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第２の抵抗素子の一方の端子と電気的に接続され、
前記第１の抵抗素子の他方の端子は、第１の配線と電気的に接続され、
前記第２の抵抗素子の他方の端子は、前記第１の配線と電気的に接続され、
前記第３のトランジスタのゲートは、前記第３の回路と電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第１の配線と電気的に接続され、
前記第４のトランジスタのゲートは、前記第３の回路と電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
前記第１のトランジスタのチャネルは、酸化物半導体を有し、
前記第２のトランジスタのチャネルは、酸化物半導体を有し、
前記第３のトランジスタのチャネルは、シリコンを有し、
前記第４のトランジスタのチャネルは、シリコンを有する半導体装置。
【請求項３】
請求項２において、
前記第３のトランジスタと、前記第４のトランジスタとの上方に絶縁膜を有し、
前記絶縁膜の上方に、前記第１のトランジスタと、前記第２のトランジスタとを有する半導体装置。
【請求項４】
請求項１乃至３のいずれか一において、
前記第２の信号は、前記第１の信号が有する電位よりも高い電位を有し、
前記第３の信号は、前記第２の信号が有する電位よりも高い電位を有すること半導体装置。
【請求項５】
請求項１乃至４のいずれか一において、
第５の回路を有し、
前記第５の回路は、前記第４の信号を、前記第４の信号が有する電位よりも高い電位を有する第５の信号に変換して、前記第４の回路に出力する機能を有する半導体装置。
【請求項６】
請求項１乃至５のいずれか一において、
前記第１のトランジスタのチャネルは、インジウムと、ガリウムと、亜鉛とを有し、
前記第２のトランジスタのチャネルは、インジウムと、ガリウムと、亜鉛とを有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
【背景技術】
【０００２】
ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ：Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）等のパワートランジスタに代表されるパワーデバイスは、モーター等の負荷を駆動するために用いることができる素子である。パワーデバイスは、スイッチング動作によって、負荷への大電流の供給を間欠的に行うよう制御することができる。
【０００３】
パワートランジスタの駆動は、ＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）制御で行われる。ＰＷＭ制御は、外部に設けられたマイクロコンピュータ等から出力されるＰＷＭ信号によって行われる。ＰＷＭ信号は、ゲート容量が大きいパワートランジスタを直接駆動するには、電圧が小さい。そのためＰＷＭ信号は、高電圧の信号に変換してパワートランジスタに与える必要がある。
【０００４】
特許文献１では、ＰＷＭ信号を高電圧の信号に変換するための駆動回路を、チャネル形成領域にシリコンを有するトランジスタによって構成した半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−０７９１３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＰＷＭ信号を高電圧の信号に変換するための駆動回路では、信号の変換に高電圧を用いる。したがって、駆動回路内において、高電圧が印加される箇所に配置されるトランジスタは絶縁破壊耐圧が高いことが望まれる。しかしながら、チャネル形成領域にシリコンを有するトランジスタ（以下、単にシリコントランジスタとも表記する。）は、絶縁破壊耐圧が比較的低いため、当該箇所にシリコントランジスタを適用すると、シリコントランジスタの絶縁破壊が生じるおそれがある。トランジスタが破壊されると、このトランジスタを有する駆動回路が誤動作してしまう。
【０００７】
そこで本発明の一態様は、駆動回路の誤動作を防ぐことが可能な半導体装置等を提供することを課題の一とする。または、本発明の一態様は、高耐圧なトランジスタを有する半導体装置等を提供することを課題の一とする。または、本発明の一態様は、新規な構成を有する半導体装置等を提供することを課題の一とする。
【０００８】
なお、本発明の一態様は、上記課題に限定されない。また、上記課題は他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。
【課題を解決するための手段】
【０００９】
本発明の一態様は、電流供給用のパワーデバイスを駆動するための駆動回路において、耐圧が要求される回路（具体的には、例えばレベルシフト回路）に含まれるトランジスタとして、酸化物半導体を有するトランジスタを適用した半導体装置である。また、本発明の一態様の駆動回路において、レベルシフト回路と比較して高耐圧性を要求されない回路（具体的には、例えばバッファ回路、又はフリップフロップ回路等）に含まれるトランジスタには、酸化物半導体を有するトランジスタよりも高速に動作可能なトランジスタ（例えば、シリコントランジスタ等）を用いることが好ましい。
【００１０】
本発明の一態様のより具体的な構成は、例えば以下とすることができる。
【００１１】
本発明の一態様は、第１の回路と、第２の回路と、第３の回路と、第４の回路とを有し、第１の回路は、第１の信号を第２の信号へと変換して第２の信号を出力する機能を有し、第２の回路は、第２の信号を第３の信号へと変換して第３の信号を出力する機能を有し、第３の回路は、第３の信号に応じた第４の信号を出力する機能を有し、第４の回路は、第４の信号に応じた第１の電位又は第２の電位を出力する機能を有し、第２の回路は、第１のトランジスタと、第２のトランジスタと、第１の抵抗素子と、第２の抵抗素子とを有し、第１のトランジスタのソース又はドレインの一方は、第１の抵抗素子の一方の端子と電気的に接続され、第２のトランジスタのソース又はドレインの一方は、第２の抵抗素子の一方の端子と電気的に接続され、第１のトランジスタのチャネルは、酸化物半導体を有し、第２のトランジスタのチャネルは、酸化物半導体を有する半導体装置である。
【００１２】
また、本発明の一態様は、第１の回路と、第２の回路と、第３の回路と、第４の回路とを有し、第１の回路は、第１の信号を第２の信号へと変換して第２の信号を出力する機能を有し、第２の回路は、第２の信号を第３の信号へと変換して第３の信号を出力する機能を有し、第３の回路は、第３の信号に応じた第４の信号を出力する機能を有し、第４の回路は、第４の信号に応じた第１の電位又は第２の電位を出力する機能を有し、第２の回路は、第１のトランジスタと、第２のトランジスタと、第１の抵抗素子と、第２の抵抗素子とを有し、第４の回路は、第３のトランジスタと、第４のトランジスタとを有し、第１のトランジスタのソース又はドレインの一方は、第１の抵抗素子の一方の端子と電気的に接続され、第２のトランジスタのソース又はドレインの一方は、第２の抵抗素子の一方の端子と電気的に接続され、第１の抵抗素子の他方の端子は、第１の配線と電気的に接続され、第２の抵抗素子の他方の端子は、第１の配線と電気的に接続され、第３のトランジスタのゲートは、第３の回路と電気的に接続され、第３のトランジスタのソース又はドレインの一方は、第４のトランジスタのソース又はドレインの一方と電気的に接続され、第３のトランジスタのソース又はドレインの他方は、第１の配線と電気的に接続され、第４のトランジスタのゲートは、第３の回路と電気的に接続され、第４のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、第１のトランジスタのチャネルは、酸化物半導体を有し、第２のトランジスタのチャネルは、酸化物半導体を有し、第３のトランジスタのチャネルは、シリコンを有し、第４のトランジスタのチャネルは、シリコンを有する半導体装置である。
【００１３】
上記の半導体装置において、第３のトランジスタと、第４のトランジスタとの上方に絶縁膜を有し、絶縁膜の上方に、第１のトランジスタと、第２のトランジスタとを有することが好ましい。
【００１４】
また、上記の半導体装置において、第２の信号は、第１の信号が有する電位よりも高い電位を有し、第３の信号は、第２の信号が有する電位よりも高い電位を有することが好ましい。
【００１５】
また、上記の半導体装置において、第５の回路を有し、第５の回路は、第４の信号を、第４の信号が有する電位よりも高い電位を有する第５の信号に変換して、第５の信号を第４の回路に出力する機能を有していてもよい。
【００１６】
また、上記の半導体装置において、第１のトランジスタのチャネルは、インジウムと、ガリウムと、亜鉛とを有し、第２のトランジスタのチャネルは、インジウムと、ガリウムと、亜鉛とを有することが好ましい。
【００１７】
なおその他の本発明の一態様については、以下で述べる実施の形態における説明、及び図面に記載されている。
【発明の効果】
【００１８】
本発明の一態様によって、駆動回路の誤動作を防ぐことが可能な半導体装置等を提供することができる。または、本発明の一態様によって、高耐圧なトランジスタを有する半導体装置等を提供することができる。または、本発明の一態様によって、新規な構成を有する半導体装置等を提供することができる。
【００１９】
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び／又は他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
【図面の簡単な説明】
【００２０】
【図１】本発明の一態様を説明するための回路図。
【図２】本発明の一態様を説明するための回路図。
【図３】本発明の一態様を説明するための回路図。
【図４】本発明の一態様を説明するための回路図。
【図５】本発明の一態様の半導体装置の断面構造を示す図。
【図６】本発明の一態様の半導体装置の断面構造を示す図。
【図７】本発明の一態様に係るトランジスタの構成例を示す図。
【図８】本発明の一態様に係るトランジスタの構成例を示す図。
【図９】本発明の一態様に係るトランジスタの構成例を示す図。
【図１０】本発明の一態様の半導体装置の作製工程を示すフローチャート図及び半導体装置の斜視模式図。
【図１１】本発明の一態様の半導体装置を用いた電子機器。
【図１２】本発明の一態様を説明するための回路図。
【発明を実施するための形態】
【００２１】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００２２】
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【００２３】
また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。
【００２４】
ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって変わるため、いずれがソース又はドレインであるかを限定することが困難である。そこで、ソースとして機能する部分、及びドレインとして機能する部分を、ソース又はドレインと呼ばず、ソースとドレインとの一方を第１電極と表記し、ソースとドレインとの他方を第２電極と表記する場合がある。
【００２５】
なお本明細書にて用いる「第１」、「第２」、「第３」等の序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
【００２６】
なお本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
【００２７】
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
【００２８】
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００２９】
なお本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【００３０】
なお図面におけるブロック図の各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路ブロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある。また図面における各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路ブロックにおいては一つの回路ブロックで行う処理を、複数の回路ブロックで行うよう設けられている場合もある。
【００３１】
なお、本明細書において、電圧とは、ある電位と、基準電位（例えばＧＮＤ電位）との電位差のことを示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換えることが可能である。なお電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。
【００３２】
なお本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【００３３】
また本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【００３４】
なお、本明細書等において半導体装置とは、半導体素子（トランジスタ、ダイオード等）を含む回路、及び該回路を有する装置をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、表示装置、発光装置、照明装置及び電子機器等は全て半導体装置である。
【００３５】
（実施の形態１）
本実施の形態では、半導体装置の回路構成及びその動作について図１乃至図４を用いて説明する。
【００３６】
図１は、半導体装置の回路構成の一例を示す図である。図１では、高電位の主電源電位と、低電位の主電源電位との間に直列に接続された２つのパワーデバイス（図示せず）のうち、高電位側のパワーデバイスの駆動を制御するための回路を図示している。図１に示す半導体装置１００は、第１の回路として、バッファ回路１０１（図１中では、１ｓｔ  Ｂｕｆｆｅｒと表記。）を有し、第２の回路として、レベルシフト回路１０２（図１中では、ＨＶ  Ｌｅｖｅｌ  Ｓｈｉｆｔと表記。）を有し、第３の回路としてフリップフロップ回路１０３（図１中では、ＦＦと表記。）を有し、第４の回路として、バッファ回路１０４（図１中では、２ｎｄ  Ｂｕｆｆｅｒと表記。）を有している。
【００３７】
半導体装置１００が有する各回路について以下に説明する。
【００３８】
＜バッファ回路１０１＞
バッファ回路１０１は、マイクロコンピュータ等から端子ＨＩＮに入力される信号（第１の信号）を、レベルシフト回路１０２を動作可能な信号に昇圧及び／又は電荷供給能力を高めた信号（第２の信号）に変換して第２の信号を出力する機能を有する回路である。第１の信号は、バッファ回路１０４が有するトランジスタ１２１及びトランジスタ１２２を交互に導通するための信号であり、バッファ回路１０１及びレベルシフト回路１０２で昇圧された後に、バッファ回路１０４へ入力される。換言すると、第１の信号は、出力端子ＨＯＵＴと電気的に接続された高電位側のパワーデバイス（図示せず）の導通又は非導通を制御するための信号であり、該パワーデバイスを導通状態とする”Ｈ（高電位）”と、該パワーデバイスを非導通状態とする”Ｌ（低電位）”とを有する。
【００３９】
バッファ回路１０１の有する２つの出力端子は、レベルシフト回路１０２の有するトランジスタ１１３のゲート又はトランジスタ１１４のゲートとそれぞれ電気的に接続されている。バッファ回路１０１の有する２つの出力端子から出力される第２の信号は、互いに反転した信号であることが好適である。
【００４０】
なお図１では、端子ＨＩＮとレベルシフト回路１０２との間にバッファ回路１０１を設ける構成としたが、バッファ回路１０１とレベルシフト回路１０２との間に更にバッファ回路を追加する構成としてもよい。
【００４１】
＜レベルシフト回路１０２＞
レベルシフト回路１０２は、バッファ回路１０１から出力される第２の信号を、パワーデバイスを駆動するための電圧に昇圧された第３の信号に変換する機能を有する回路である。換言すると、第３の信号は、第２の信号のレベル（電位）が高電位側へシフトされた信号である。第２の信号の有する電位は、第１の信号の有する電位よりも大きく、第３の信号の有する電位は、第２の信号の有する電位よりも大きい。
【００４２】
レベルシフト回路１０２は、トランジスタ１１３と、トランジスタ１１４と、抵抗素子１１１と、抵抗素子１１２とを有する。抵抗素子１１１の一方の端子は、トランジスタ１１３のソース又はドレインの一方と電気的に接続され、抵抗素子１１２の一方の端子は、トランジスタ１１４のソース又はドレインの一方と電気的に接続されている。また、トランジスタ１１３のソース又はドレインの他方と、トランジスタ１１４のソース又はドレインの他方とは、接地電位（ＧＮＤ）と電気的に接続されている。抵抗素子１１１の他方の端子と、抵抗素子１１２の他方の端子とは、パワーデバイスを駆動するための電圧Ｖ１が与えられた配線と電気的に接続されている。
【００４３】
レベルシフト回路１０２へと入力された第２の信号は、トランジスタ１１３のゲートと、トランジスタ１１４のゲートとに印加される。また、トランジスタ１１３のソース又はドレインの一方と抵抗素子１１１の一方の端子とが電気的に接続されたノードＮ１の電位と、トランジスタ１１４のソース又はドレインの一方と抵抗素子１１２の一方の端子とが電気的に接続されたノードＮ２の電位とが、第３の信号としてフリップフロップ回路１０３の入力端子へと出力される。ノードＮ１又はノードＮ２には、抵抗素子１１１又は抵抗素子１１２を介して電圧Ｖ１が与えられた配線の電位が供給される。よって、第２の信号のレベルを、高電位側へ昇圧した第３の信号とすることが可能となる。
【００４４】
なお、上述したように、バッファ回路１０１の有する２つの出力端子から出力される第２の信号は、互いに反転した信号であることが好適である。この場合、レベルシフト回路１０２の有する２つの出力端子から出力される第３の信号も、互いに反転した信号となる。
【００４５】
レベルシフト回路１０２に含まれるトランジスタ１１３と、トランジスタ１１４は、半導体材料として酸化物半導体を有するトランジスタであり、酸化物半導体にチャネルが形成される。酸化物半導体は、バンドギャップが広いため（代表的には３．０ｅＶ以上３．５ｅＶ以下程度）、高い絶縁破壊耐圧を有している。ドレインに高電界が印加されるトランジスタ１１３及びトランジスタ１１４において、ドレインとゲートとの間に酸化物半導体を有することで、ドレインとゲート間の電流の発生を防止することができる。これにより、当該トランジスタの劣化、またはトランジスタの破壊を抑制することができる。さらに、酸化物半導体は、熱励起キャリアが極めて少ないこともあり、酸化物半導体を用いたトランジスタは、高温環境下でも特性の劣化を起こさず、高い信頼性を得ることが可能である。よって、レベルシフト回路１０２に酸化物半導体を有するトランジスタを有することで、半導体装置１００の誤動作を抑制し、安定して動作可能な信頼性の高い半導体装置を構成することが可能となる。
【００４６】
なお、シリコン半導体よりもバンドギャップの広い半導体としては、炭化珪素（ＳｉＣ）や窒化ガリウム（ＧａＮ）などが知られているが、これらの半導体を使ったデバイスはプロセス温度がシリコン半導体に比べて高いので生産性に難がある。これに対して、酸化物半導体（好適には金属酸化物の半導体）は、バンドギャップが２．５ｅＶ以上、好ましくは３．０ｅＶ以上の半導体をスパッタリング法や印刷法などの方法で容易に作製することができ、しかもプロセス温度が低いという利点がある。よって、信頼性の高い半導体装置を生産性良く作製することが可能となる。
【００４７】
また、シリコンを有するトランジスタでは、チャネル長を短くすると、サブスレッショルド係数（Ｓ値）の劣化、しきい値電圧がマイナス側へシフトする等の短チャネル効果が生じることが知られている。一方、酸化物半導体を用いたトランジスタでは、電子を多数キャリアとする蓄積型トランジスタであるため、シリコン等の反転型トランジスタと比較してＤＩＢＬ（Ｄｒａｉｎ−Ｉｎｄｕｃｅｄ  Ｂａｒｒｉｅｒ  Ｌｏｗｅｒｉｎｇ）が起こりにくい。換言すると、酸化物半導体を有するトランジスタは、短チャネル効果に対する耐性を有するトランジスタである。よって、酸化物半導体を有するトランジスタを適用することで、微細化に伴うトランジスタの電気特性の悪化を抑制しながら、トランジスタの高集積化及び／又は半導体装置の小型化を図ることが可能となる。
【００４８】
さらに、レベルシフト回路１０２に含まれる抵抗素子１１１及び抵抗素子１１２を、トランジスタ１１３及びトランジスタ１１４と同様に酸化物半導体を有する構成とすることで、レベルシフト回路１０２の作製工程の簡略化及び作製時間の短縮化を図ることができる。これによって、半導体装置の製造コストを削減することができる。
【００４９】
＜フリップフロップ回路１０３＞
フリップフロップ回路１０３は、レベルシフト回路１０２によってレベルシフトされた第３の信号が入力され、第３の信号に応じた第４の信号をバッファ回路１０４へ出力する機能を有する回路である。フリップフロップ回路１０３は、セットリセット型のフリップフロップ回路であり、例えばトランジスタ１１３と電気的に接続された端子に入力される信号によってセットされ、トランジスタ１１４と電気的に接続された端子に入力される信号によってリセットされる。この場合、例えばトランジスタ１１３が導通状態であり、トランジスタ１１４が非導通状態であると、フリップフロップ回路１０３からは”Ｌ（低電位）”が出力され、トランジスタ１１３が非導通状態であり、トランジスタ１１４が導通状態であると、フリップフロップ回路１０３からは”Ｈ（高電位）”が出力される。
【００５０】
＜バッファ回路１０４＞
バッファ回路１０４は、フリップフロップ回路１０３の出力した第４の信号に応じた電位を、端子ＨＯＵＴを介して、パワーデバイス（図示せず）に出力する機能を有する回路である。バッファ回路１０４は、トランジスタ１２１とトランジスタ１２２とを有する。トランジスタ１２１のゲートと、トランジスタ１２２のゲートとは、フリップフロップ回路１０３と電気的に接続されており、フリップフロップ回路１０３の出力によって導通又は非導通が制御される。また、トランジスタ１２１のソース又はドレインの一方は、パワーデバイスを駆動するための電圧Ｖ１が与えられた配線と電気的に接続されている。トランジスタ１２１のソース又はドレインの他方は、トランジスタ１２２のソース又はドレインの一方と電気的に接続されている。そしてトランジスタ１２２のソース又はドレインの他方は、パワーデバイスを駆動するための電圧Ｖ２が与えられた配線と電気的に接続されている。
【００５１】
電圧Ｖ１は、端子ＨＯＵＴに接続されるパワーデバイスを導通状態に切り替えるための電圧である。また、電圧Ｖ２は、端子ＨＯＵＴに接続されるパワーデバイスを非導通状態に切り替えるための電圧である。バッファ回路１０４は、端子ＨＯＵＴに接続されるパワーデバイスのスイッチングを制御するために端子ＨＯＵＴから出力される電圧を電圧Ｖ１又は電圧Ｖ２で切り換えて出力する。なお、電圧Ｖ１は、第１の電位ということもある。また、電圧Ｖ２は、第２の電位ということもある。なお電圧Ｖ１及び電圧Ｖ２は、高電源電位ＶＤＤをもとに、ブートストラップ回路を用いて昇圧して生成される電圧であることが好ましい。また、高電源電位ＶＤＤが電圧Ｖ１及び電圧Ｖ２より高い電圧である場合、電圧Ｖ１及び電圧Ｖ２は、高電源電位ＶＤＤを降圧して生成される電圧であってもよい。なお電圧Ｖ１及び電圧Ｖ２は、外部から直接与えられる電圧であってもよい。なお電圧Ｖ１は、電圧Ｖ２より大きい電圧である。
【００５２】
なお上述したように、トランジスタ１２１及びトランジスタ１２２のゲートに与えられる第４の信号は、元は、端子ＨＩＮに与えられた信号である。第４の信号は、トランジスタ１２１及びトランジスタ１２２を交互に導通状態とする。そのため、端子ＨＯＵＴより出力される信号は、電圧Ｖ１と電圧Ｖ２とが切り替わって出力される信号となる。
【００５３】
なお、本実施の形態では、ｐ型のトランジスタ１２１とｎ型のトランジスタ１２２によってＣＭＯＳ回路を構成する場合を例に示したが、本発明の実施の形態はこれに限られない。例えば、トランジスタ１２１とトランジスタ１２２をともにｎ型又はｐ型のトランジスタとして、トランジスタ１２１とトランジスタ１２２に加えてインバータ回路を有するバッファ回路を構成してもよい。
【００５４】
トランジスタ１２１とトランジスタ１２２に適用可能な半導体材料については、特に限定されない。ただし、回路の駆動速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。又は、ｎ型のトランジスタ１２１とｎ型のトランジスタ１２２と、インバータ回路とを有するバッファ回路とする場合には、トランジスタ１２１とトランジスタ１２２とを酸化物半導体を有する構成としてもよい。この場合には、半導体装置の作製工程又は作製コストを削減することが可能となる。
【００５５】
なお、トランジスタ１２１とトランジスタ１２２とをシリコンを有するトランジスタとして、絶縁膜を介してトランジスタ１２１とトランジスタ１２２上に、酸化物半導体を有するトランジスタ１１３及びトランジスタ１１４とを設ける構成とすることで、駆動回路の面積を縮小することができ、半導体装置を小型化することが可能となるため好適である。
【００５６】
なお、バッファ回路１０１及び／又はフリップフロップ回路１０３に含まれるトランジスタに適用可能な半導体材料についても、バッファ回路１０４と同様に、特に限定されない。回路の駆動速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。又は、半導体装置の作製工程又は作製コストの削減という観点からは、酸化物半導体を有するトランジスタとしてもよい。なお、半導体装置の小型化のためには、絶縁膜を介してバッファ回路１０１及び／又はフリップフロップ回路１０３に含まれるトランジスタ上に、レベルシフト回路１０２に含まれるトランジスタを形成することが好適である。
【００５７】
以上説明した半導体装置１００では、レベルシフト回路１０２内のトランジスタ１１３及びトランジスタ１１４として、酸化物半導体にチャネルが形成されるトランジスタを用いることで、トランジスタ１１３及びトランジスタ１１４の絶縁破壊を抑制することができる。そのため、パワーデバイスを駆動するための駆動回路を正常な状態で動作させることができ、誤動作を防ぐことができる。さらに、レベルシフト回路１０２のトランジスタの小型化を図ることが可能となるため、半導体装置１００の小型化、低コスト化を図ることができる。
【００５８】
次いで、図１に示す半導体装置１００に含まれるバッファ回路１０１の具体的な回路構成例について図２を用いて説明する。なお、本実施の形態の半導体装置において、バッファ回路１０１の構成は、図２に限られるものではない。
【００５９】
図２に示すバッファ回路１０１は、端子ＨＩＮに与えられる第１の信号のバッファとなる、トランジスタ１３１乃至トランジスタ１３６と、インバータ回路１４２とを有する。
【００６０】
図２に示すバッファ回路１０１において、インバータ回路１４２は、電圧Ｖ４が与えられた配線と、接地電位（ＧＮＤ）が与えられた配線によって、電源電位が与えられる。また、インバータ回路１４２と、ｐ型のトランジスタ１３１とｎ型のトランジスタ１３２とが電気的に接続されたＣＭＯＳ回路のゲート（トランジスタ１３１のゲートとトランジスタ１３２のゲート）とに第１の信号が入力される。インバータ回路１４２からは、第１の信号の論理を反転した信号が出力され、当該信号は、ｐ型のトランジスタ１３４とｎ型のトランジスタ１３５とが電気的に接続されたＣＭＯＳ回路のゲート（トランジスタ１３４のゲートとトランジスタ１３５のゲート）に入力される。
【００６１】
また、トランジスタ１３２のソース又はドレインの一方は、トランジスタ１３１のソース又はドレインの一方と電気的に接続され、トランジスタ１３２のソース又はドレインの他方は、接地電位（ＧＮＤ）と電気的に接続されている。トランジスタ１３１のソース又はドレインの他方は、トランジスタ１３３のソース又はドレインの一方と電気的に接続され、トランジスタ１３３のソース又はドレインの他方は、電圧Ｖ３が与えられた配線と電気的に接続されている。同様に、トランジスタ１３５のソース又はドレインの一方は、トランジスタ１３４のソース又はドレインの一方と電気的に接続され、トランジスタ１３５のソース又はドレインの他方は、接地電位（ＧＮＤ）と電気的に接続されている。トランジスタ１３４のソース又はドレインの他方は、トランジスタ１３６のソース又はドレインの一方と電気的に接続され、トランジスタ１３６のソース又はドレインの他方は、電圧Ｖ３が与えられた配線と電気的に接続されている。
【００６２】
そして、トランジスタ１３２のソース又はドレインの一方と、トランジスタ１３１のソース又はドレインの一方と、トランジスタ１３６のゲートとが電気的に接続されたノードＮ３の電位と、トランジスタ１３４のソース又はドレインの一方と、トランジスタ１３５のソース又はドレインの一方と、トランジスタ１３３のゲートとが電気的に接続されたノードＮ４の電位とが、第２の信号としてレベルシフト回路１０２へ出力される。図２に示す構成において、ノードＮ４の電位は、ノードＮ３の電位の反転信号である。
【００６３】
なお、図２に示すバッファ回路１０１において、電圧Ｖ３は、電圧Ｖ４よりも大きい電圧である。例えば、電圧Ｖ３として高電源電位ＶＤＤが与えられ、電圧Ｖ４として低電源電位ＶＳＳが与えられる構成とするとよい。バッファ回路１０１によって、第１の信号の有する電位が所定の電位（例えば高電源電位ＶＤＤ）へと昇圧され、当該電位を有する第２の信号をレベルシフト回路１０２へと出力することが可能となる。
【００６４】
図３に、本実施の形態の半導体装置の別の構成例を示す。図３に示す半導体装置１５０は、図１で示した半導体装置１００と同様に、高電位側のパワーデバイスの駆動を制御するための回路を図示している。図３に示す半導体装置１５０は、第１の回路として、バッファ回路１０１（図３中では、１ｓｔ  Ｂｕｆｆｅｒと表記。）を有し、第２の回路として、レベルシフト回路１０２（図３中では、ＨＶ  Ｌｅｖｅｌ  Ｓｈｉｆｔと表記。）を有し、第３の回路としてフリップフロップ回路１０３（図３中では、ＦＦと表記。）を有し、第４の回路として、バッファ回路１０４（図３中では、２ｎｄ  Ｂｕｆｆｅｒと表記。）を有し、第５の回路として、バッファ回路１０５（図３中では、３ｒｄ  Ｂｕｆｆｅｒと表記。）を有している。
【００６５】
図３に示す半導体装置１５０は、図１に示す半導体装置１００の構成において、フリップフロップ回路１０３と、バッファ回路１０４との間に、バッファ回路１０５を追加した構成である。半導体装置１５０に含まれるバッファ回路１０１、レベルシフト回路１０２、フリップフロップ回路１０３及びバッファ回路１０４は、先の説明と同様の構成とすることが可能であるため、詳細な説明は省略する。
【００６６】
バッファ回路１０５は、フリップフロップ回路１０３の出力する第４の信号を第５の信号に変換して、第５の信号をバッファ回路１０４に出力する機能を有する回路である。図３に示すバッファ回路１０５は、バッファ回路１０４と同様に、電圧Ｖ１が与えられた配線と電圧Ｖ２が与えられた配線とに電気的に接続されている。バッファ回路１０５は、バッファ回路１０４の有するトランジスタ１２１又はトランジスタ１２２を確実に導通状態とするために、第４の信号の有する電位をさらに昇圧した電位を有する第５の信号を生成する。トランジスタ１１３及びトランジスタ１１４を介して出力される第３の信号は、トランジスタ１１３及びトランジスタ１１４のしきい値電圧分だけ低下した電圧の信号となることがある。また、その場合、トランジスタ１２１又はトランジスタ１２２を確実に導通状態とすることができない恐れがある。そこで、フリップフロップ回路１０３とバッファ回路１０４との間に、さらにバッファ回路１０５を有することで、トランジスタ１１３及びトランジスタ１１４のしきい値電圧分の電圧降下が生じた場合であっても、確実にバッファ回路１０４内のトランジスタの導通状態を制御することが可能となる。よって、半導体装置をより安定して動作させることができる。
【００６７】
なお、バッファ回路１０５の具体的な構成は、例えばバッファ回路１０４と同様の構成とすることが可能である。ただし、本発明の実施の形態はこれに限られるものではない。
【００６８】
バッファ回路１０５に含まれるトランジスタの半導体材料としては、特に限定されない。ただし、回路の駆動速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。又は、バッファ回路１０５内のトランジスタを単極性のトランジスタで構成する場合には、半導体材料として酸化物半導体を有する構成としてもよい。この場合には、半導体装置の作製工程又は作製コストを削減することが可能となる。
【００６９】
図１２に、本実施の形態の半導体装置の別の構成例を示す。図１２に示す半導体装置１６０は、図１で示した半導体装置１００と同様に、高電位側のパワーデバイスの駆動を制御するための回路を図示している。図１２に示す半導体装置１６０は、第１の回路として、バッファ回路１０１（図１２中では、１ｓｔ  Ｂｕｆｆｅｒと表記。）を有し、第２の回路として、パルス発生回路１０７（図１２中では、Ｐｕｌｓｅ  ＧＥＮと表記。）を有し、第３の回路としてレベルシフト回路１０２（図１２中では、ＨＶ  Ｌｅｖｅｌ  Ｓｈｉｆｔと表記。）を有し、第４の回路としてフリップフロップ回路１０３（図１２中では、ＦＦと表記。）を有し、第５の回路として、バッファ回路１０４（図１２中では、２ｎｄ  Ｂｕｆｆｅｒと表記。）を有している。
【００７０】
図１２に示す半導体装置１６０は、図１に示す半導体装置１００の構成において、バッファ回路１０１と、レベルシフト回路１０２との間に、パルス発生回路１０７を有する構成である。半導体装置１６０に含まれるバッファ回路１０１、レベルシフト回路１０２、フリップフロップ回路１０３及びバッファ回路１０４は、先の説明と同様の構成とすることが可能であるため、詳細な説明は省略する。
【００７１】
パルス発生回路１０７は、バッファ回路１０１から入力された第２の信号をもとに、レベルシフト回路１０２に含まれるトランジスタ１１３又はトランジスタ１１４を導通状態とするためのトリガーとなるパルス信号（図１２ではｐｕｌｓｅ  ｓｉｇｎａｌと表記。）を生成するための回路である。具体的には、パルス発生回路１０７は、端子ＨＩＮに与えられる第１の信号の”Ｈ（高電位）”から”Ｌ（低電位）”への立ちさがりと同期したパルス信号と、”Ｌ（低電位）”から”Ｈ（高電位）”への立ち上がりと同期したパルス信号とを生成する。第１の信号の”Ｈ（高電位）”から”Ｌ（低電位）”への立ちさがりと同期したパルス信号は、パルス発生回路１０７の２つの出力端子の一方からレベルシフト回路１０２へと出力される。また、第１の信号の”Ｌ（低電位）”から”Ｈ（高電位）”への立ち上がりと同期したパルス信号は、パルス発生回路１０７の２つの出力端子の他方からレベルシフト回路１０２へと出力される。
【００７２】
パルス発生回路１０７の２つの出力端子は、レベルシフト回路１０２のトランジスタ１１３及びトランジスタ１１４のゲートとそれぞれ接続されている。パルス発生回路１０７を設けることで、レベルシフト回路１０２に含まれるトランジスタ１１３又はトランジスタ１１４の導通状態を間欠的に制御することが可能となる。したがって、トランジスタ１１３又はトランジスタ１１４を連続的に動作させる場合と比較して半導体装置の消費電力を低減することが可能となるため、好適である。
【００７３】
図４に、本実施の形態の半導体装置の別の構成例を示す。図４に示す半導体装置３００では、高電位の主電源電位に接続されたパワーデバイス（図示せず）と、低電位の主電源電位に接続されたパワーデバイス（図示せず）との駆動を制御するための回路を図示している。
【００７４】
図４に示す半導体装置３００は、高電位側のパワーデバイスの駆動を制御するための回路として、バッファ回路１０１（図４中では、１ｓｔ  Ｂｕｆｆｅｒと表記。）と、レベルシフト回路１０２（図４中では、ＨＶ  Ｌｅｖｅｌ  Ｓｈｉｆｔと表記。）と、フリップフロップ回路１０３（図４中では、ＦＦと表記。）と、バッファ回路１０４（図４中では、２ｎｄ  Ｂｕｆｆｅｒと表記。）とを有している。また、低電位側のパワーデバイスの駆動を制御するための回路として、バッファ回路２０１（図４中では、３ｒｄ  Ｂｕｆｆｅｒと表記。）と、バッファ回路２０２（図４中では、４ｔｈ  Ｂｕｆｆｅｒと表記。）とを有している。
【００７５】
図４に示す半導体装置３００において、高電位側のパワーデバイスの駆動を制御するための回路は、図１に示す半導体装置１００と同様の構成とすることができる。または、図１に示す半導体装置１００に変えて、図３に示す半導体装置１５０と同様の構成としてもよい。
【００７６】
図４に示す半導体装置３００において、バッファ回路２０１は、マイクロコンピュータ等から端子ＬＩＮに入力される信号（第６の信号）を、バッファ回路２０２を動作可能な信号に昇圧及び／又は電荷供給能力を高めた信号（第７の信号）に変換して第７の信号を出力する機能を有する回路である。第６の信号は、バッファ回路２０２が有するトランジスタ２２１及びトランジスタ２２２を交互に導通するための信号であり、バッファ回路２０１で昇圧された後に、バッファ回路２０２へ入力される。換言すると、第６の信号は、出力端子ＬＯＵＴと電気的に接続された低電位側のパワーデバイスの導通又は非導通を制御するための信号であり、該パワーデバイスを導通状態とする”Ｈ（高電位）”と、該パワーデバイスを非導通状態とする”Ｌ（低電位）”とを有する。
【００７７】
バッファ回路２０１の具体的な構成は、例えば図２に示すバッファ回路１０１の構成と同様の構成とすることができる。ただし、バッファ回路２０１では、図２におけるノードＮ４の電位が第７の信号として出力されるものとする。
【００７８】
バッファ回路２０２は、バッファ回路２０１の出力した第７の信号に応じた電位を、端子ＬＯＵＴを介して、低電位側のパワーデバイス（図示せず）に出力する機能を有する回路である。バッファ回路２０２は、トランジスタ２２１とトランジスタ２２２とを有する。バッファ回路２０１の有する出力端子は、バッファ回路２０２の有するトランジスタ２２１のゲートとトランジスタ２２２のゲートとに電気的に接続されている。よって、バッファ回路２０１の出力によってトランジスタ２２１及びトランジスタ２２２の導通又は非導通が制御される。
【００７９】
また、トランジスタ２２１のソース又はドレインの一方は、パワーデバイスを駆動するための電圧Ｖ４が与えられた配線と電気的に接続されている。電圧Ｖ４が与えられた配線は、バッファ回路１０１及び／又はバッファ回路２０１において電圧Ｖ４が与えられた配線と共通の電源を用いることが可能である。トランジスタ２２１のソース又はドレインの他方は、トランジスタ２２２のソース又はドレインの一方と電気的に接続されている。そしてトランジスタ２２２のソース又はドレインの他方は、パワーデバイスを駆動するための電圧Ｖ５が与えられた配線と電気的に接続されている。
【００８０】
電圧Ｖ４は、端子ＬＯＵＴに接続されるパワーデバイスを導通状態に切り替えるための電圧である。また、電圧Ｖ５は、端子ＬＯＵＴに接続されるパワーデバイスを非導通状態に切り替えるための電圧である。バッファ回路２０２は、端子ＬＯＵＴに接続されるパワーデバイスのスイッチングを制御するために端子ＬＯＵＴから出力される電圧を電圧Ｖ４又は電圧Ｖ５で切り換えて出力する。なお電圧Ｖ４は、電圧Ｖ５より大きい電圧である。電圧Ｖ４は、例えば低電源電圧Ｖｃｃとすることができる。また、電圧Ｖ５は、例えばＧＮＤとすることができる。
【００８１】
なお上述したように、トランジスタ２２１及びトランジスタ２２２のゲートに与えられる第７の信号は、元は、端子ＬＩＮに与えられた信号である。第７の信号は、トランジスタ２２１及びトランジスタ２２２を交互に導通状態とする。そのため、端子ＬＯＵＴより出力される信号は、電圧Ｖ４と電圧Ｖ５とが切り替わって出力される信号となる。
【００８２】
また、端子ＨＩＮに入力される信号と、端子ＬＩＮに入力される信号とは、互いに反転した信号であることが好適である。したがって、端子ＨＯＵＴから”Ｈ（高電位）”が出力され、端子ＨＯＵＴに接続された高電位側のパワーデバイスが導通状態となる場合には、端子ＬＯＵＴからは”Ｌ（低電位）”が出力され、端子ＬＯＵＴに接続された低電位側のパワーデバイスが非導通状態となることが好ましい。また、端子ＨＯＵＴから”Ｌ（低電位）”が出力され、端子ＨＯＵＴに接続された高電位側のパワーデバイスが非導通状態となる場合には、端子ＬＯＵＴからは”Ｈ（高電位）”が出力され、端子ＬＯＵＴに接続された低電位側のパワーデバイスが導通状態となることが好ましい。
【００８３】
なお、バッファ回路２０２に含まれるトランジスタ２２１とトランジスタ２２２に適用可能な半導体材料については、特に限定されない。ただし、回路の駆動速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。又は、ｎ型のトランジスタ２２１とｎ型のトランジスタ２２２と、インバータ回路とを有するバッファ回路とする場合には、トランジスタ２２１とトランジスタ２２２とを酸化物半導体を有する構成としてもよい。この場合には、半導体装置の作製工程又は作製コストを削減することが可能となる。
【００８４】
以上の本実施の形態で示した半導体装置は、レベルシフト回路に酸化物半導体を有する絶縁破壊耐圧の高いトランジスタを有する。そのため半導体装置に含まれるトランジスタの破壊を抑制して安定した動作が可能な信頼性の高い半導体装置とすることができる。
【００８５】
さらに本実施の形態で示す半導体装置では、レベルシフト回路と比較して高耐圧性の要求されない、バッファ回路及び／又はフリップフロップ回路に含まれるトランジスタとして、酸化物半導体を有するトランジスタと比較して高速に動作可能なシリコンを有するトランジスタを適用する。これによって、回路内の絶縁破壊を抑制しつつ、高速に動作を可能とした半導体装置を提供することが可能となる。また、シリコンを有するトランジスタ上に、絶縁膜を介して酸化物半導体を有するトランジスタを配置することで、半導体装置を小型化することが可能となる。
【００８６】
なお、本実施の形態で示す各図の構成等は、それぞれ本実施の形態の他の図面の構成等と適宜組み合わせて用いることができる。また、本実施の形態の構成、方法等は、他の実施の形態の構成、方法等と適宜組み合わせて用いることができる。
【００８７】
（実施の形態２）
本実施の形態では、実施の形態１の半導体装置において、レベルシフト回路１０２に含まれるトランジスタ１１３又はトランジスタ１１４として適用可能な酸化物半導体にチャネル形成領域を有するトランジスタの構成例について説明する。
【００８８】
図７に、酸化物半導体にチャネル形成領域を有するトランジスタ９０の構成を一例として示す。図７（Ａ）には、トランジスタ９０の上面図を示す。なお、図７（Ａ）では、トランジスタ９０のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図７（Ａ）に示した上面図の、一点鎖線Ａ１−Ａ２における断面図を図７（Ｂ）に示し、一点鎖線Ａ３−Ａ４における断面図を図７（Ｃ）に示す。
【００８９】
図７に示すように、トランジスタ９０は、基板９７に形成された絶縁膜９１上において、順に積層された酸化物半導体膜９２ａ及び酸化物半導体膜９２ｂと、酸化物半導体膜９２ｂに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜９３及び導電膜９４と、酸化物半導体膜９２ｂ、導電膜９３及び導電膜９４上の酸化物半導体膜９２ｃと、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜９２ｃ上に位置する絶縁膜９５と、ゲート電極としての機能を有し、なおかつ絶縁膜９５上において酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃと重なる導電膜９６とを有する。なお、基板９７は、ガラス基板や半導体基板などであってもよいし、ガラス基板や半導体基板上に半導体素子が形成された素子基板であってもよい。
【００９０】
また、トランジスタ９０の、具体的な構成の別の一例を、図８に示す。図８（Ａ）には、トランジスタ９０の上面図を示す。なお、図８（Ａ）では、トランジスタ９０のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図８（Ａ）に示した上面図の、一点鎖線Ａ１−Ａ２における断面図を図８（Ｂ）に示し、一点鎖線Ａ３−Ａ４における断面図を図８（Ｃ）に示す。
【００９１】
図８に示すように、トランジスタ９０は、絶縁膜９１上において、順に積層された酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃと、酸化物半導体膜９２ｃに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜９３及び導電膜９４と、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜９２ｃ、導電膜９３及び導電膜９４上に位置する絶縁膜９５と、ゲート電極としての機能を有し、なおかつ絶縁膜９５上において酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃと重なる導電膜９６とを有する。
【００９２】
なお、図７及び図８では、積層された酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃを用いるトランジスタ９０の構成を例示している。トランジスタ９０が有する酸化物半導体膜は、積層された複数の酸化物半導体膜で構成されているとは限らず、単膜の酸化物半導体膜で構成されていてもよい。
【００９３】
酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃが順に積層されている半導体膜をトランジスタ９０が有する場合、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃは、酸化物半導体膜９２ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが酸化物半導体膜９２ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、酸化物半導体膜９２ｂは、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
【００９４】
上記構成の半導体膜をトランジスタ９０が有する場合、ゲート電極に電圧を印加することで、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい酸化物半導体膜９２ｂにチャネル領域が形成される。即ち、酸化物半導体膜９２ｂと絶縁膜９５との間に酸化物半導体膜９２ｃが設けられていることによって、絶縁膜９５と離隔している酸化物半導体膜９２ｂに、チャネル領域を形成することができる。
【００９５】
また、酸化物半導体膜９２ｃは、酸化物半導体膜９２ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜９２ｂと酸化物半導体膜９２ｃの界面では、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、トランジスタ９０の電界効果移動度が高くなる。
【００９６】
また、酸化物半導体膜９２ｂと酸化物半導体膜９２ａの界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、トランジスタ９０の閾値電圧が変動してしまう。しかし、酸化物半導体膜９２ａは、酸化物半導体膜９２ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜９２ｂと酸化物半導体膜９２ａの界面には、界面準位が形成されにくい。よって、上記構成により、トランジスタ９０の閾値電圧等の電気的特性のばらつきを、低減することができる。
【００９７】
また、酸化物半導体膜間に不純物が存在することによって、各膜の界面にキャリアの流れを阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させることが望ましい。積層された酸化物半導体膜の膜間に不純物が存在していると、酸化物半導体膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の酸化物半導体膜を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。
【００９８】
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０−７Ｐａ乃至１×１０−４Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。
【００９９】
高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみならず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガスやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。具体的に、酸化物半導体膜９２ｂがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜９２ｂを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１とすると、ｘ１／ｙ１は、１／３以上６以下、さらには１以上６以下であって、ｚ１／ｙ１は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ１／ｙ１を１以上６以下とすることで、酸化物半導体膜９２ｂとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。
【０１００】
具体的に、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｘ２／ｙ２＜ｘ１／ｙ１であって、ｚ２／ｙ２は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ２／ｙ２を１以上６以下とすることで、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８等がある。
【０１０１】
なお、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体膜９２ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは３ｎｍ以上５０ｎｍ以下である。
【０１０２】
３層構造の半導体膜において、酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃは、非晶質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される酸化物半導体膜９２ｂが結晶質であることにより、トランジスタ９０に安定した電気的特性を付与することができるため、酸化物半導体膜９２ｂは結晶質であることが好ましい。
【０１０３】
なお、チャネル形成領域とは、トランジスタの半導体膜のうち、ゲート電極と重なり、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャネル形成領域において、電流が主として流れる領域をいう。
【０１０４】
例えば、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃとして、スパッタリング法により形成したＩｎ−Ｇａ−Ｚｎ酸化物膜を用いる場合、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基板温度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。
【０１０５】
なお、酸化物半導体膜９２ａ乃至９２ｃは、スパッタリング法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を使ってもよい。
【０１０６】
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、キャリア発生源が少ないため、ｉ型（真性半導体）又はｉ型に限りなく近くすることができる。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。そして、当該酸化物半導体膜にチャネル形成領域が形成されるトランジスタは、閾値電圧がプラスとなる電気的特性（ノーマリーオフ特性ともいう。）になりやすい。
【０１０７】
具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
【０１０８】
さらに、酸化物半導体は、エネルギーギャップが３．０ｅＶ以上３．５ｅＶ以下程度と大きく熱励起キャリアが極めて少ないこともあり、酸化物半導体を用いたトランジスタは、高温環境下でも特性の劣化を起こさず、且つ高い絶縁破壊耐圧を得ることが可能である。
【０１０９】
なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。
【０１１０】
酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物などは、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上記Ｉｎ−Ｇａ−Ｚｎ酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。
【０１１１】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
【０１１２】
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
【０１１３】
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。
【０１１４】
例えば、Ｉｎ−Ｓｎ−Ｚｎ酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【０１１５】
また、トランジスタ９０において、ソース電極及びドレイン電極に用いられる導電性材料によっては、ソース電極及びドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜くことがある。この場合、酸化物半導体膜のうち、ソース電極及びドレイン電極に接する領域が、酸素欠損の形成によりｎ型化される。ｎ型化された領域は、ソース領域またはドレイン領域として機能するため、酸化物半導体膜とソース電極及びドレイン電極との間におけるコンタクト抵抗を下げることができる。よって、ｎ型化された領域が形成されることで、トランジスタ９０の移動度及びオン電流を高めることができ、それにより、トランジスタ９０を用いた半導体装置の高速動作を実現することができる。
【０１１６】
なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びドレイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びドレイン電極を形成した後に行われる加熱処理によっても起こりうる。また、ｎ型化される領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどが挙げられる。
【０１１７】
複数の積層された酸化物半導体膜を有する半導体膜をトランジスタ９０に用いる場合、ｎ型化される領域は、チャネル領域となる酸化物半導体膜９２ｂにまで達していることが、トランジスタ９０の移動度及びオン電流を高め、半導体装置の高速動作を実現する上で好ましい。
【０１１８】
絶縁膜９１は、加熱により酸素を酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜９１は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により得られる、シリコンのダングリングボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０１８ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。
【０１１９】
絶縁膜９１は、加熱により酸素を酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜９１は、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタリング法等により、形成することができる。
【０１２０】
なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。
【０１２１】
なお、図７及び図８に示すトランジスタ９０は、チャネル領域が形成される酸化物半導体膜９２ｂの端部のうち、導電膜９３及び導電膜９４とは重ならない端部、言い換えると、導電膜９３及び導電膜９４が位置する領域とは異なる領域に位置する端部と、導電膜９６とが、重なる構成を有する。酸化物半導体膜９２ｂの端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、ｎ型化しやすいと考えられる。しかし、図７及び図８に示すトランジスタ９０では、導電膜９３及び導電膜９４とは重ならない酸化物半導体膜９２ｂの端部と、導電膜９６とが重なるため、導電膜９６の電位を制御することにより、当該端部にかかる電界を制御することができる。よって、酸化物半導体膜９２ｂの端部を介して導電膜９３と導電膜９４の間に流れる電流を、導電膜９６に与える電位によって制御することができる。このようなトランジスタ９０の構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
【０１２２】
具体的に、ｓ−ｃｈａｎｎｅｌ構造の場合、トランジスタ９０がオフとなるような電位を導電膜９６に与えたときは、当該端部を介して導電膜９３と導電膜９４の間に流れるオフ電流を小さく抑えることができる。そのため、トランジスタ９０では、大きなオン電流を得るためにチャネル長を短くし、その結果、酸化物半導体膜９２ｂの端部における導電膜９３と導電膜９４の間の長さが短くなっても、トランジスタ９０のオフ電流を小さく抑えることができる。よって、トランジスタ９０は、チャネル長を短くすることで、オンのときには大きいオン電流を得ることができ、オフのときにはオフ電流を小さく抑えることができる。
【０１２３】
また、具体的に、ｓ−ｃｈａｎｎｅｌ構造の場合、トランジスタ９０がオンとなるような電位を導電膜９６に与えたときは、当該端部を介して導電膜９３と導電膜９４の間に流れる電流を大きくすることができる。当該電流は、トランジスタ９０の電界効果移動度とオン電流の増大に寄与する。そして、酸化物半導体膜９２ｂの端部と、導電膜９６とが重なることで、酸化物半導体膜９２ｂにおいてキャリアの流れる領域が、絶縁膜９５に近い酸化物半導体膜９２ｂの界面近傍のみでなく、酸化物半導体膜９２ｂの広い範囲においてキャリアが流れるため、トランジスタ９０におけるキャリアの移動量が増加する。この結果、トランジスタ９０のオン電流が大きくなると共に、電界効果移動度が高くなり、代表的には電界効果移動度が１０ｃｍ２／Ｖ・ｓ以上、さらには２０ｃｍ２／Ｖ・ｓ以上となる。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移動度である。
【０１２４】
図９に、図７及び図８のトランジスタ９０の変形例を示す。図９（Ａ）には、トランジスタ９０Ｂの上面図を示す。なお、図９（Ａ）では、トランジスタ９０Ｂのレイアウトを明確にするために、各種の絶縁膜を省略している。また、図９（Ａ）に示した上面図の、破線Ａ１−Ａ２における断面図を図９（Ｂ）に示し、破線Ａ３−Ａ４における断面図を図９（Ｃ）に示す。
【０１２５】
図９に示すトランジスタ９０Ｂは、ゲート電極として機能する領域を有する導電膜９６ｂの形状が異なる点でトランジスタ９０と相違しており、そのほかの部分は共通である。なお、トランジスタ９０Ｂのそのほかの構成は、上述のトランジスタ９０と同様であるため、詳細な説明は省略する。
【０１２６】
トランジスタ９０Ｂにおいて導電膜９６ｂは、導電膜９３と重畳し、且つ導電膜９４と重畳しないように設けられている。トランジスタ９０Ｂにおいて、導電膜９６ｂは、ゲート電極として機能する領域を有し、導電膜９３は、ソース電極として機能する領域を有し、導電膜９４は、ドレイン電極として機能する領域を有する。トランジスタ９０Ｂは、ドレイン電極とゲート電極とが重ならないように離間して配置されることにより、ゲート−ドレイン間の耐圧をさらに向上させることができる。したがって極めて高い電圧でトランジスタ９０Ｂを駆動した場合でも高い信頼性を確保することができる。
【０１２７】
以下では、トランジスタに適用可能な酸化物半導体膜の構造について説明する。
【０１２８】
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに分けられる。または、酸化物半導体は、例えば、結晶性酸化物半導体と非晶質酸化物半導体とに分けられる。
【０１２９】
なお、非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。また、結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体などがある。
【０１３０】
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
【０１３１】
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
【０１３２】
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１３３】
試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０１３４】
一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０１３５】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
【０１３６】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０１３７】
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
【０１３８】
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
【０１３９】
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
【０１４０】
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
【０１４１】
次に、微結晶酸化物半導体膜について説明する。
【０１４２】
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
【０１４３】
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
【０１４４】
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
【０１４５】
次に、非晶質酸化物半導体膜について説明する。
【０１４６】
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
【０１４７】
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
【０１４８】
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
【０１４９】
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
【０１５０】
ａ−ｌｉｋｅ  ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ  ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
【０１５１】
なお、ａ−ｌｉｋｅ  ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
【０１５２】
また、酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導体膜の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶の密度に対し、ａ−ｌｉｋｅ  ＯＳ膜の密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶の密度に対し、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は９２．３％以上１００％未満となる。なお、単結晶の密度に対し密度が７８％未満となる酸化物半導体膜は、成膜すること自体が困難である。
【０１５３】
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ  ＯＳ膜の密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
【０１５４】
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することができる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて算出することが好ましい。
【０１５５】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ  ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０１５６】
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
【０１５７】
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、及び窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
【０１５８】
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状又はペレット状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
【０１５９】
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
【０１６０】
ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲットについて以下に示す。
【０１６１】
ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ酸化物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３、２：１：３または３：１：２である。なお、粉末の種類、及びその混合するｍｏｌ数比は、作製するターゲットによって適宜変更すればよい。特に、Ｉｎ、Ｇａ、Ｚｎのｍｏｌ数比が２：１：３のターゲットを用いて作製されたＣＡＡＣ−ＯＳ膜は、一定の範囲におけるＣＡＡＣ−ＯＳの回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう）を高くすることができるので、当該ＣＡＡＣ−ＯＳ膜にチャネル形成領域を有するトランジスタの周波数特性（ｆ特）を高めることができる。
【０１６２】
なお、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの電気的特性の劣化が起こり、加えて、特性のばらつきも生じる。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０１６／ｃｍ３以下、好ましくは１×１０１６／ｃｍ３以下、更に好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。
【０１６３】
また、インジウムを含む金属酸化物が用いられている場合に、酸素との結合エネルギーがインジウムよりも大きいシリコンや炭素が、インジウムと酸素の結合を切断し、酸素欠損を形成することがある。そのため、シリコンや炭素が酸化物半導体膜に混入していると、アルカリ金属やアルカリ土類金属の場合と同様に、トランジスタの電気的特性の劣化が起こりやすい。よって、酸化物半導体膜中におけるシリコンや炭素の濃度は低いことが望ましい。具体的に、二次イオン質量分析法によるＣ濃度の測定値、またはＳｉ濃度の測定値は、１×１０１８／ｃｍ３以下とするとよい。上記構成により、トランジスタの電気的特性の劣化を防ぐことができ、半導体装置の信頼性を高めることができる。
【０１６４】
以上本実施の形態の構成、方法等は、他の実施の形態の構成、方法等と適宜組み合わせて用いることができる。
【０１６５】
（実施の形態３）
本実施の形態では、本発明の一態様の半導体装置の断面構造の一例を示す。
【０１６６】
＜半導体装置の断面構造の例１＞
図５に、本発明の一態様の半導体装置の断面構造の一例を示す。図５では、図１に示す半導体装置１００におけるバッファ回路１０１、フリップフロップ回路１０３又はバッファ回路１０４に含まれるトランジスタに対応するトランジスタ６１０及びトランジスタ６２０上に、レベルシフト回路１０２のトランジスタ１１３又はトランジスタ１１４に対応するトランジスタ６３０が形成される半導体装置の構成例を示している。トランジスタ６３０は、酸化物半導体にチャネルが形成されるトランジスタである。
【０１６７】
トランジスタ６１０及びトランジスタ６２０は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有している。或いは、トランジスタ６１０及びトランジスタ６２０は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有していてもよい。トランジスタ６３０がトランジスタ６１０及びトランジスタ６２０上に重なる領域を有するように配置されることで、半導体装置を小型化することが可能となる。なお、全てのトランジスタが酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有している場合、トランジスタ６３０はトランジスタ６１０及びトランジスタ６２０に積層されていなくともよく、トランジスタ６１０とトランジスタ６２０とトランジスタ６３０とは、同一の層に形成されていてもよい。その場合は、半導体装置の作製工程を簡略化することが可能となる。
【０１６８】
なお、図５においてトランジスタ６１０及びトランジスタ６２０の一方は、ｎ型のトランジスタであり、他方はｐ型のトランジスタである場合を図示している。ただし、本発明の実施の形態はこれに限られず、バッファ回路１０１、フリップフロップ回路１０３及びバッファ回路１０４に含まれるトランジスタを単極性のトランジスタとしてもよい。単極性のトランジスタでこれらの回路を構成することで、ｎ型とｐ型との作り分けを行うためのフォトマスク数を低減することができるため、半導体装置の作製コストを抑えることが可能となる。
【０１６９】
シリコンの薄膜を用いてトランジスタ６１０及びトランジスタ６２０を形成する場合、当該薄膜には、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
【０１７０】
トランジスタ６１０及びトランジスタ６２０が形成される半導体基板６０１は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図５では、単結晶シリコン基板を半導体基板６０１として用いる場合を例示している。
【０１７１】
また、トランジスタ６１０及びトランジスタ６２０は、素子分離法により電気的に分離されている。素子分離法として、選択酸化法（ＬＯＣＯＳ法：Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ法）、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ法）等を用いることができる。図５では、トレンチ分離法を用いてトランジスタ６１０及びトランジスタ６２０を電気的に分離する場合を例示している。具体的に、図５では、半導体基板６０１にエッチング等によりトレンチを形成した後、酸化珪素などを含む絶縁物を当該トレンチに埋め込むことで形成される素子分離領域６０２により、トランジスタ６１０及びトランジスタ６２０を素子分離させる場合を例示している。
【０１７２】
トランジスタ６１０及びトランジスタ６２０上には、絶縁膜６１１が設けられている。絶縁膜６１１には開口部が形成されている。そして、上記開口部には、トランジスタ６１０のソース又はドレインにそれぞれ電気的に接続されている導電膜６２５ａ及び導電膜６２５ｂと、トランジスタ６２０のソース又はドレインそれぞれに電気的に接続されている導電膜６２５ｃ及び導電膜６２５ｄとが形成されている。
【０１７３】
そして、導電膜６２５ａは、絶縁膜６１１上に形成された導電膜６３４ａに電気的に接続されており、導電膜６２５ｂと導電膜６２５ｃとは、絶縁膜６１１上に形成された導電膜６３４ｂに電気的に接続されており、導電膜６２５ｄは、絶縁膜６１１上に形成された導電膜６３４ｃに電気的に接続されている。
【０１７４】
導電膜６３４ａ乃至導電膜６３４ｃ上には、絶縁膜６１２、絶縁膜６１３が形成されている。図５には明示的に図示しないが、絶縁膜６１２上、又は、絶縁膜６１２及び／又は絶縁膜６１３に設けられた開口部には、トランジスタ６１０、トランジスタ６２０又はトランジスタ６３０と電気的に接続される導電膜が形成されている。
【０１７５】
絶縁膜６１３上には、導電膜６４０が形成され、導電膜６４０上に絶縁膜６１４が形成されている。絶縁膜６１４は、開口部を有し、当該開口部に導電膜６４０と電気的に接続された導電膜６４２が形成されている。
【０１７６】
絶縁膜６１４上には、導電膜６４４が形成されている。導電膜６４４は、導電膜６４２と電気的に接続されている。導電膜６４４上には、絶縁膜６１５が形成されている。そして図５では、絶縁膜６１５上にトランジスタ６３０が形成されている。
【０１７７】
なお、トランジスタ６１０及びトランジスタ６２０と、トランジスタ６３０との間に設けられた導電膜の電気的な接続は、図５に示す構成に限られず、間に介する導電膜、絶縁層の構成は適宜設定することが可能である。
【０１７８】
トランジスタ６３０は、絶縁膜６１５上に、酸化物半導体を含む半導体膜７０１と、半導体膜７０１上の、ソースまたはドレインとして機能する導電膜７２１及び導電膜７２２と、半導体膜７０１、導電膜７２１及び導電膜７２２上のゲート絶縁膜６６２と、ゲート絶縁膜６６２上に位置し、導電膜７２１と導電膜７２２の間において半導体膜７０１と重なっているゲート電極７３１と、を有する。
【０１７９】
そして、トランジスタ６３０では、半導体膜７０１において、導電膜７２１に重なる領域と、ゲート電極７３１に重なる領域との間に、領域７１０が存在する。また、トランジスタ６３０では、半導体膜７０１において、導電膜７２２に重なる領域と、ゲート電極７３１に重なる領域との間に、領域７１１が存在する。領域７１０及び領域７１１に、導電膜７２１、導電膜７２２、及びゲート電極７３１をマスクとしてアルゴン、ｐ型の導電型を半導体膜７０１に付与する不純物、或いは、ｎ型の導電型を半導体膜７０１に付与する不純物を添加することで、半導体膜７０１のうちゲート電極７３１に重なる領域よりも、領域７１０及び領域７１１の抵抗率を下げることができる。
【０１８０】
なお、図５において、トランジスタ６３０は、ゲート電極７３１を半導体膜７０１の片側において少なくとも有していればよいが、半導体膜７０１を間に挟んで存在する一対のゲート電極を有していてもよい。トランジスタ６３０が、半導体膜７０１を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他の配線から与えられている状態であってもよい。この場合、一対のゲート電極に、同じ高さの電位が与えられていてもよいし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていてもよい。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
【０１８１】
また、図５では、トランジスタ６３０が、一のゲート電極７３１に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ６３０は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であってもよい。
【０１８２】
図５に示す半導体装置は、絶縁膜を介して、トランジスタ６１０及びトランジスタ６２０の上部にトランジスタ６３０を有する。また、トランジスタ６１０及びトランジスタ６２０と、トランジスタ６３０との間には、配線として機能する複数の導電膜が配置されている。また各種絶縁膜に埋め込まれた複数の導電膜により、上層と下層にそれぞれ配置された配線や電極が電気的に接続されている。
【０１８３】
このように、複数のトランジスタを積層した構造とすることにより、半導体装置の集積度を高めることができる。
【０１８４】
なお、半導体基板６０１に単結晶シリコンを用いた場合、半導体基板６０１の近傍の絶縁膜の水素濃度が高いことが好ましい。該水素により、シリコンのダングリングボンドを終端させることで、トランジスタ６１０及びトランジスタ６２０の信頼性を向上させることができる。一方、トランジスタ６３０に含まれる酸化物半導体膜の近傍の絶縁膜の水素濃度は低いことが好ましい。該水素は、酸化物半導体中にキャリアを生成する要因の一つとなるため、酸化物半導体膜の近傍の絶縁膜の水素濃度が高いとトランジスタ６３０の信頼性を低下させる要因となる場合があるためである。したがって、単結晶シリコンを用いたトランジスタ６１０、トランジスタ６２０と酸化物半導体を用いたトランジスタ６３０とを積層する場合、これらの間に水素をブロックする機能を有する絶縁膜を配置することは両トランジスタの信頼性を高めるために有効である。
【０１８５】
このような絶縁膜としては、例えば酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）、窒化シリコンなどを含む絶縁膜を、単層で、または積層で用いればよい。
【０１８６】
また、酸化物半導体を用いたトランジスタ６３０を覆う絶縁膜７３２としては、水素をブロックする機能を有する絶縁膜を形成することが好ましい。なお、絶縁膜７３２として、酸化アルミニウム膜を設けることが好ましい。酸化アルミニウム膜は、水素、水分などの不純物および酸素の双方に対して膜を透過させない遮断効果が高いため、トランジスタ６３０を覆う絶縁膜７３２として酸化アルミニウム膜を有する絶縁膜を用いることで、トランジスタ６３０に含まれる酸化物半導体からの酸素の脱離を防止するとともに、酸化物半導体への水および水素の混入を防止することができる。
【０１８７】
＜半導体装置の断面構造の例２＞
図６に、図１に示した半導体装置１００の断面構造の、他の一例を示す。なお、図６では、バッファ回路１０１、フリップフロップ回路１０３又はバッファ回路１０４に含まれるトランジスタ７０と、レベルシフト回路１０２に含まれるトランジスタ７５の断面図を、例示している。具体的に、破線Ａ１−Ａ２で示す領域では、トランジスタ７５とトランジスタ７０の、チャネル長方向における断面構造を示しており、破線Ａ３−Ａ４で示す領域では、トランジスタ７５とトランジスタ７０の、チャネル幅方向における構造を示している。ただし、本発明の一態様では、１つのトランジスタのチャネル長方向と、別の一つのトランジスタのチャネル長方向とが、必ずしも一致していなくともよい。
【０１８８】
なお、トランジスタのチャネル長方向とは、ソース（ソース領域またはソース電極）及びドレイン（ドレイン領域またはドレイン電極）間において、キャリアが移動する方向を意味し、チャネル幅方向は、基板と水平な面内において、チャネル長方向に対して垂直の方向を意味する。
【０１８９】
また、図６では、酸化物半導体膜にチャネル形成領域を有するトランジスタ７５が、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ７０の上に形成されている場合を例示している。
【０１９０】
トランジスタ７０が形成される基板４００は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図６では、単結晶シリコン基板を基板４００として用いる場合を例示している。
【０１９１】
また、トランジスタ７０は、素子分離法により電気的に分離されている。素子分離法として、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ法）等を用いることができる。図６では、トレンチ分離法を用いてトランジスタ７０を電気的に分離する場合を例示している。具体的に、図６では、エッチング等により基板４００に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離領域４０１により、トランジスタ７０を素子分離させる場合を例示している。
【０１９２】
なお、トランジスタ７０は、隣接するトランジスタと同じ極性を有している場合、必ずしも、隣接するトランジスタとの間において素子分離を行わなくてもよい。その場合、レイアウト面積を小さくすることができる。
【０１９３】
また、トレンチ以外の領域に存在する基板４００の凸部には、トランジスタ７０の不純物領域４０２及び不純物領域４０３と、不純物領域４０２及び不純物領域４０３に挟まれたチャネル形成領域４０４とが設けられている。さらに、トランジスタ７０は、チャネル形成領域４０４を覆う絶縁膜４０５と、絶縁膜４０５を間に挟んでチャネル形成領域４０４と重なるゲート電極４０６とを有する。
【０１９４】
トランジスタ７０では、チャネル形成領域４０４における凸部の側部及び上部と、ゲート電極４０６とが絶縁膜４０５を間に挟んで重なることで、チャネル形成領域４０４の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ７０の基板上における占有面積を小さく抑えつつ、トランジスタ７０におけるキャリアの移動量を増加させることができる。その結果、トランジスタ７０は、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域４０４における凸部のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域４０４における凸部の膜厚をＴとすると、チャネル幅Ｗに対する膜厚Ｔの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ７０のオン電流をより大きくすることができ、電界効果移動度もより高められる。
【０１９５】
なお、バルクの半導体基板を用いたトランジスタ７０の場合、アスペクト比は０．５以上であることが望ましく、１以上であることがより望ましい。
【０１９６】
トランジスタ７０上には、絶縁膜４１１が設けられている。絶縁膜４１１には開口部が形成されている。そして、上記開口部には、不純物領域４０２、不純物領域４０３にそれぞれ電気的に接続されている導電膜４１２、導電膜４１３と、ゲート電極４０６に電気的に接続されている導電膜４１４とが、形成されている。
【０１９７】
そして、導電膜４１２は、絶縁膜４１１上に形成された導電膜４１６に電気的に接続されており、導電膜４１３は、絶縁膜４１１上に形成された導電膜４１７に電気的に接続されており、導電膜４１４は、絶縁膜４１１上に形成された導電膜４１８に電気的に接続されている。
【０１９８】
導電膜４１６乃至導電膜４１８上には、絶縁膜４２０が設けられている。そして、絶縁膜４２０上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜４２１が設けられている。絶縁膜４２１は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
【０１９９】
絶縁膜４２１上には絶縁膜４２２が設けられており、絶縁膜４２２上には、トランジスタ７５が設けられている。
【０２００】
トランジスタ７５は、絶縁膜４２２上に、酸化物半導体を含む半導体膜４３０と、半導体膜４３０に電気的に接続された、ソース電極またはドレイン電極として機能する導電膜４３２及び導電膜４３３と、半導体膜４３０を覆っているゲート絶縁膜４３１と、ゲート絶縁膜４３１を間に挟んで半導体膜４３０と重なるゲート電極４３４と、を有する。
【０２０１】
なお、図６において、明示的には図示していないが、トランジスタ７５とトランジスタ７０とは電気的に接続されている。また、トランジスタ７５は、ゲート電極４３４を半導体膜４３０の片側において少なくとも有していればよいが、絶縁膜４２２を間に挟んで半導体膜４３０と重なるゲート電極を、さらに有していてもよい。
【０２０２】
トランジスタ７５が、一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他の配線から与えられている状態であってもよい。この場合、一対のゲート電極に、同じ高さの電位が与えられていてもよいし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていてもよい。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
【０２０３】
また、図６では、トランジスタ７５が、一のゲート電極４３４に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ７５は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であってもよい。
【０２０４】
また、図６に示すように、トランジスタ７５は、半導体膜４３０が、絶縁膜４２２上において順に積層された酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃを有する場合を例示している。ただし、本発明の一態様では、トランジスタ７５が有する半導体膜４３０が、単膜の金属酸化物膜で構成されていてもよい。
【０２０５】
以上、本実施の形態の構成、方法等は、他の実施の形態の構成、方法等と適宜組み合わせて用いることができる。
【０２０６】
（実施の形態４）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図１０、図１１を用いて説明する。
【０２０７】
図１０（Ａ）では上述の実施の形態で説明した半導体装置を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
【０２０８】
上記実施の形態２又は３に示すようなトランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
【０２０９】
後工程については、図１０（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。
【０２１０】
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。
【０２１１】
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
【０２１２】
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。
【０２１３】
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。
【０２１４】
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。
【０２１５】
以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、高温環境下における誤動作が低減され、且つ製造コストの抑制が図られた半導体装置を有する電子部品を実現することができる。該電子部品は、高温環境下における誤動作が低減され、且つ製造コストの抑制が図られた半導体装置を含むため、使用環境の制限が緩和され、小型化が図られた電子部品である。
【０２１６】
また、完成した電子部品の斜視模式図を図１０（Ｂ）に示す。図１０（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）の斜視模式図を示している。図１０（Ｂ）に示す電子部品７００は、リード７０５及び半導体装置７０３を示している。図１０（Ｂ）に示す電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで電子部品が実装された基板（実装基板７０４）が完成する。完成した実装基板７０４は、電子機器等の内部に設けられる。
【０２１７】
次いで図１１を参照して、固定電源の電力で駆動する乗物類（自転車等）等に設けられる、インバータやモーター等を駆動する駆動回路に、上述の電子部品を適用する応用例について説明する。
【０２１８】
図１１（Ａ）は、応用例として、電動自転車１０１０を示している。電動自転車１０１０は、モーター部１０１１に電流を流すことによって動力を得るものである。また電動自転車１０１０は、モーター部１０１１に流す電流を供給するためのバッテリー１０１２、及びモーター部を駆動するための駆動回路１０１３を有する。なお、図１１（Ａ）ではペダルを図示したが、なくてもよい。
【０２１９】
駆動回路１０１３には、先の実施の形態に示す半導体装置を有する電子部品が設けられた実装基板が搭載されている。そのため使用環境の制限が緩和され、小型化が図られた電子部品を備えた電動自転車が実現される。
【０２２０】
図１１（Ｂ）は、別の応用例として、電気自動車１０２０を示している。電気自動車１０２０は、モーター部１０２１に電流を流すことによって動力を得るものである。また電気自動車１０２０は、モーター部１０２１に流す電流を供給するためのバッテリー１０２２、及びモーター部を駆動するための駆動回路１０２３を有する。
【０２２１】
駆動回路１０２３には、先の実施の形態に示す半導体装置を有する電子部品が設けられた実装基板が搭載されている。そのため使用環境の制限が緩和され、小型化が図られた電子部品を備えた電気自動車が実現される。
【０２２２】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置を有する電子部品が設けられた実装基板が搭載されている。このため、使用環境の制限が緩和され、小型化が図られた電子部品を備えた電子機器が実現される。
【符号の説明】
【０２２３】
７０    トランジスタ
７５    トランジスタ
９０    トランジスタ
９０Ｂ    トランジスタ
９１    絶縁膜
９２ａ    酸化物半導体膜
９２ｂ    酸化物半導体膜
９２ｃ    酸化物半導体膜
９３    導電膜
９４    導電膜
９５    絶縁膜
９６    導電膜
９６ｂ    導電膜
９７    基板
１００    半導体装置
１０１    バッファ回路
１０２    レベルシフト回路
１０３    フリップフロップ回路
１０４    バッファ回路
１０５    バッファ回路
１０７    パルス発生回路
１１１    抵抗素子
１１２    抵抗素子
１１３    トランジスタ
１１４    トランジスタ
１２１    トランジスタ
１２２    トランジスタ
１３１    トランジスタ
１３２    トランジスタ
１３３    トランジスタ
１３４    トランジスタ
１３５    トランジスタ
１３６    トランジスタ
１４２    インバータ回路
１５０    半導体装置
１６０    半導体装置
２０１    バッファ回路
２０２    バッファ回路
２２１    トランジスタ
２２２    トランジスタ
３００    半導体装置
４００    基板
４０１    素子分離領域
４０２    不純物領域
４０３    不純物領域
４０４    チャネル形成領域
４０５    絶縁膜
４０６    ゲート電極
４１１    絶縁膜
４１２    導電膜
４１３    導電膜
４１４    導電膜
４１６    導電膜
４１７    導電膜
４１８    導電膜
４２０    絶縁膜
４２１    絶縁膜
４２２    絶縁膜
４３０    半導体膜
４３０ａ    酸化物半導体膜
４３０ｃ    酸化物半導体膜
４３１    ゲート絶縁膜
４３２    導電膜
４３３    導電膜
４３４    ゲート電極
６０１    半導体基板
６１０    トランジスタ
６０２    素子分離領域
６１１    絶縁膜
６１２    絶縁膜
６１３    絶縁膜
６１４    絶縁膜
６１５    絶縁膜
６２０    トランジスタ
６２５ａ    導電膜
６２５ｂ    導電膜
６２５ｃ    導電膜
６２５ｄ    導電膜
６３０    トランジスタ
６３４ａ    導電膜
６３４ｂ    導電膜
６３４ｃ    導電膜
６４０    導電膜
６４２    導電膜
６４４    導電膜
６６２    ゲート絶縁膜
７００    電子部品
７０１    半導体膜
７０２    プリント基板
７０３    半導体装置
７０４    実装基板
７０５    リード
７１０    領域
７１１    領域
７２１    導電膜
７２２    導電膜
７３１    ゲート電極
７３２    絶縁膜
１０１０    電動自転車
１０１１    モーター部
１０１２    バッテリー
１０１３    駆動回路
１０２０    電気自動車
１０２１    モーター部
１０２２    バッテリー
１０２３    駆動回路
【図１】
2015181229.tif 000003
【図２】
2015181229.tif 000004
【図３】
2015181229.tif 000005
【図４】
2015181229.tif 000006
【図５】
2015181229.tif 000007
【図６】
2015181229.tif 000008
【図７】
2015181229.tif 000009
【図８】
2015181229.tif 000010
【図９】
2015181229.tif 000011
【図１０】
2015181229.tif 000012
【図１１】
2015181229.tif 000013
【図１２】
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