(57)【要約】【課題】より低ノイズであり且つアナログデジタル変換精度のよいサンプルホールド回路のキャリブレーションを実現する。【解決手段】ＳＡＤＣ回路１０２においてＳＡＤＣ回路１０２の閾値をランダム変数ＰＮで変動させ、ＳＰＭを用いたＭＤＡＣ１１０を含むパイプライン型Ａ／Ｄ変換器１により入力信号Ｖｉｎをデジタル変換して得た出力信号Ｖｏｕｔにランダム変数ＰＮを乗算する。また、ＳＡＤＣ回路１０２のＡＤＣ１０２ａから出力されるデジタル信号Ｄｉｇｉｔａｌ１とランダム変数ＰＮとを結合器６１で結合して得た結合信号に対応したＬＵＴ出力値をＬＵＴ６２から取得し、取得したＬＵＴ出力値を、出力信号Ｖｏｕｔとランダム変数ＰＮとの乗算結果に加算し、加算結果をエラー信号Ｖｅｒｒ′として積算した積算結果に基づき、ＭＤＡＣ１１０に含まれるＧａｉｎ−ＡＭＰ１２のゲインを調整する。【選択図】          図１７
2015097332.tif 000002
【特許請求の範囲】
【請求項１】
変換対象のアナログ信号の振幅をランダム変数で変動させ、変動させた前記変換対象のアナログ信号をサンプルホールド回路によりデジタル信号に変換し、
変換後のデジタル信号に前記ランダム変数を乗算し、
前記変換対象のアナログ信号を前記サンプルホールド回路とは別系統でＡ／Ｄ変換したＡ／Ｄ変換後のデジタル信号と前記ランダム変数とに基づき、前記Ａ／Ｄ変換後のデジタル信号の大きさと前記ランダム変数の値とに応じたデジタル信号を生成し、
当該生成したデジタル信号に、前記サンプルホールド回路による変換後のデジタル信号と前記ランダム変数との乗算信号を加算し、
当該加算結果を積算しこの積算結果を、前記変換対象のアナログ信号を前記サンプルホールド回路によりデジタル信号に変換する際のエラー信号とする
ことを特徴とするサンプルホールド回路のキャリブレーション方法。
【請求項２】
前記サンプルホールド回路はアンプを有し、
当該アンプのゲインを、前記エラー信号に基づき調整することを特徴とする請求項１に記載のサンプルホールド回路のキャリブレーション方法。
【請求項３】
前記アンプはゲインアンプであることを特徴とする請求項２に記載のサンプルホールド回路のキャリブレーション方法。
【請求項４】
前記サンプルホールド回路は、アンプを有する乗算型デジタルアナログコンバータを含み、
前記乗算型デジタルアナログコンバータに含まれるアンプのゲインを、前記エラー信号に基づき調整することを特徴とする請求項３に記載のサンプルホールド回路のキャリブレーション方法。
【請求項５】
前記サンプルホールド回路に含まれるアンプのうちのメインアンプのゲインを、前記エラー信号に基づき調整することを特徴とする請求項３に記載のサンプルホールド回路のキャリブレーション方法。
【請求項６】
変換対象のアナログ信号の振幅をランダム変数で変動させるランダム変動部と、
前記ランダム変動部により振幅が変動された前記変換対象のアナログ信号をサンプルホールド回路でデジタル信号に変換した変換結果に前記ランダム変数を乗算する乗算部と、
前記変換対象のアナログ信号を前記サンプルホールド回路とは別系統でＡ／Ｄ変換したＡ／Ｄ変換後のデジタル信号と前記ランダム変数とをもとに、前記Ａ／Ｄ変換後のデジタル信号の大きさと前記ランダム変数の値とを表すデジタル信号からなる結合信号を生成する結合部と、
前記結合部で生成した前記結合信号に対応したデジタル信号を生成するルックアップテーブルと、
前記乗算部での乗算結果と前記ルックアップテーブルでの前記デジタル信号の生成結果とを加算する加算部と、
前記加算部での加算結果を積算する積算部と、
を備えることを特徴とするキャリブレーション装置。
【請求項７】
前記サンプルホールド回路は前記変換対象のアナログ信号をデジタル信号に変換するＡ／Ｄ変換回路を備え、
前記結合部は、前記サンプルホールド回路のＡ／Ｄ変換回路で変換したデジタル信号と前記ランダム変数とをもとに前記結合信号を生成することを特徴とする請求項６記載のキャリブレーション装置。
【請求項８】
前記サンプルホールド回路とは別に前記変換対象のアナログ信号をデジタル信号に変換するＡ／Ｄ変換回路を有し、
前記結合部は、前記Ａ／Ｄ変換回路で変換したデジタル信号と前記ランダム信号とをもとに前記結合信号を生成することを特徴とする請求項６記載のキャリブレーション装置。
【請求項９】
前記サンプルホールド回路はアンプを有し、
前記積算部の積算結果を前記サンプルホールド回路でのエラー信号として、前記アンプのゲインを前記積算結果に基づき調整する調整部
を備えることを特徴とする請求項６から請求項８のいずれか１項に記載のキャリブレーション装置。
【請求項１０】
前記アンプは、ゲインアンプであることを特徴とする請求項９記載のキャリブレーション装置。
【請求項１１】
前記サンプルホールド回路は、アンプを有する乗算型デジタルアナログコンバータを含み、
前記調整部は、前記乗算型デジタルアナログコンバータに含まれるアンプのゲインを、前記エラー信号に基づき調整することを特徴とする請求項１０に記載のキャリブレーション装置。
【請求項１２】
前記調整部は、前記サンプルホールド回路に含まれるアンプのうちのメインアンプのゲインを、前記エラー信号に基づき調整することを特徴とする請求項１０に記載のキャリブレーション装置。
【請求項１３】
請求項６から請求項１２のいずれか１項に記載のキャリブレーション装置を有することを特徴とするサンプルホールド回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サンプルホールド回路のキャリブレーションに関し、より詳細には、オペアンプによる増幅を利用して入力信号を出力変換するための回路（例えば、パイプライン型Ａ／Ｄ変換器やΔΣＡ／Ｄ変換器など、また、それらに含まれるサンプルホールド回路やＭｕｌｔｉｐｌｅ  ＤＡＣ（ＭＤＡＣ：乗算型デジタルアナログコンバータ）など）のキャリブレーション方法、キャリブレーション装置、およびサンプルホールド回路に関する。
【背景技術】
【０００２】
サンプルホールド回路の一例としてパイプライン型Ａ／Ｄ変換器が挙げられる。このパイプライン型Ａ／Ｄ変換器１０として、例えば図２０に示す回路が知られている（例えば特許文献１参照）。
図２０は、パイプライン型Ａ／Ｄ変換器１０の一例を示す概略構成図である。
このパイプライン型Ａ／Ｄ変換器１０は、図２０に示すように、Ｓｔａｇｅ１からＳｔａｇｅＮまで、Ｎ段の単位ブロック１００（１）〜１００（Ｎ）が縦続接続されてなる。
【０００３】
各単位ブロック１００（１）〜１００（Ｎ）は同一構成を有するので、ここでは、ＳｔａｇｅＩ（単位ブロック１００（Ｉ））の構成について説明する。
図２０に示すように、ＳｔａｇｅＩは、ＳＳＨ（サブサンプルホールド）回路１０１と、ＳＡＤＣ（サブＡＤコンバータ）回路１０２と、ＤＡＣ（Ｄ／Ａコンバータ）回路１０３と、加算器１０４と、を含んで構成される。
【０００４】
ＳｔａｇｅＩのＳＳＨ回路１０１は、前段の単位ブロックＳｔａｇｅＩ−１から出力されるアナログ出力信号ＲｅｓｉｄｕｅＩ−１を取り込む。
ＳＡＤＣ回路１０２はＳＳＨ回路１０１で取り込んだアナログ出力信号ＲｅｓｉｄｕｅＩ−１をデジタル信号ＤｉｇｉｔａｌＩにＡ／Ｄ変換するものである。このデジタル信号ＤｉｇｉｔａｌＩは、ＳｔａｇｅＩの出力信号（ＤｉｇｉｔａｌＩ）として出力される。なお、このＳＡＤＣ回路１０２から出力されるデジタル信号ＤｉｇｉｔａｌＩは、各Ｓｔａｇｅ１〜ＳｔａｇｅＮのＳＡＤＣ回路１０２から出力されるデジタル信号ＤｉｇｉｔａｌＩとともに、所定の規則で足し合わされ、その結果がＡ／Ｄ変換の結果を表すデジタル出力信号として出力される。
【０００５】
ＤＡＣ回路１０３はＳＡＤＣ回路１０２からのデジタル信号ＤｉｇｉｔａｌＩに対応するアナログ信号を生成し、加算器１０４に出力する。
加算器１０４はＳＳＨ回路１０１で取り込んだアナログ信号からＤＡＣ回路１０３で生成されたアナログ信号を差し引き、その減算結果であるアナログ信号を、残余信号であるＲｅｓｉｄｕｅＩとして次段の単位ブロックＳｔａｇｅＩ＋１に出力するようになっている。この際、加算器１０４で差し引いて得た残余信号としてのアナログ信号（ＲｅｓｉｄｕｅＩ）を、所定倍に増幅することで、次段の単位ブロックＳｔａｇｅＩ＋１の要求精度を上げずに、同一の単位ブロック（Ｓｔａｇｅ）構成によりＡ／Ｄ変換することが可能となり、高精度のＡ／Ｄ変換を実現する。
【０００６】
ところで、一般的にＳＳＨ回路１０１、ＤＡＣ回路１０３および加算器１０４は、一つのオペアンプと容量ＣＡＰとの組み合わせで構成される。このオペアンプと容量ＣＡＰとを組み合わせて構成される回路を、Ｍｕｌｔｉｐｌｅ  ＤＡＣ（ＭＤＡＣ：乗算型デジタルアナログコンバータ）１０５と呼ぶ。
図２１は、ＭＤＡＣ１０５の一例を示す概略構成図である。
【０００７】
図２１において、（ａ）は、サンプルフェーズ（ＳａｍｐｌｉｎｇＰｈａｓｅ）における回路構成を示し、（ｂ）は、ホールドフェーズ（ＨｏｌｄｉｎｇＰｈａｓｅ）における回路構成を示す。ＭＤＡＣ１０５は、変換クロック信号ＣＬＫに応じて図示しないスイッチなどを切り替えることによって、サンプルフェーズには図２１（ａ）の回路を実現し、ホールドフェーズには図２１（ｂ）の回路を実現する。なお、図２１（ａ）中のＣｓＩの変数Ｉは、ＳｔａｇｅＩを構成するＣｓであることを意味する。
【０００８】
図２１に示すように、ＭＤＡＣ１０５は、同じ大きさの単位容量が並列に組み合わされてなるサンプリングキャパシタＣｓＩと、オペアンプからなるＭＤＡＣ−ＡＭＰ１１とＭＤＡＣ−ＡＭＰ１１の入力端に存在する寄生容量Ｃｐとから構成される。ＭＤＡＣ１０５は、入力される変換クロック信号ＣＬＫに応じてサンプルフェーズ（図２１（ａ））およびホールドフェーズ（図２１（ｂ））を交互に実現するように動作する。
【０００９】
サンプルフェーズ（図２１（ａ））では、前段の単位ブロックＳｔａｇｅＩ−１のアナログ出力信号ＲｅｓｉｄｕｅＩ−１をサンプリングキャパシタＣｓＩに充電する。すなわち、サンプリングキャパシタＣｓＩの一端にアナログ出力信号ＲｅｓｉｄｕｅＩ−１を入力し、他端は、ＭＤＡＣ−ＡＭＰ１１の反転入力端子に接続する。このとき、ＭＤＡＣ−ＡＭＰ１１の入力端および出力端はグランドレベルにショートしておく。寄生容量Ｃｐも同様にグランドレベルにショートされることになる。
【００１０】
一方、ホールドフェーズ（図２１（ｂ））ではＭＤＡＣ−ＡＭＰ１１の出力端と反転入力端とを容量Ｃｆを介して接続する。また、容量Ｃｒは、図２０のＳＡＤＣ回路１０２から出力されたデジタル信号ＤｉｇｉｔａｌＩに応じて、容量Ｃｒを構成する複数の単位容量それぞれを、「＋Ｖｒ」、「０」、「−Ｖｒ」のいずれかに接続する。すなわち、容量Ｃｒの一端は「＋Ｖｒ」、「０」、「−Ｖｒ」のいずれかに接続し、他端はＭＤＡＣ−ＡＭＰ１１の反転入力端に接続する。前記容量Ｃｆおよび容量Ｃｒはそれぞれ前記サンプリングキャパシタＣｓＩを構成する複数の単位容量のうちの一部で構成される。すなわちサンプリングキャパシタＣｓＩは、ホールドフェーズでは、サンプリングキャパシタＣｓＩを構成する単位容量の一部がＭＤＡＣ−ＡＭＰ１１の出力端および反転入力端間を接続する容量Ｃｆとして用いられ、残りの単位容量が容量Ｃｒとして用いられる。なお、ここでは、サンプリングキャパシタＣｓＩを構成する複数の単位容量の一部を、容量Ｃｆおよび容量Ｃｒとして用いる場合について説明したがこれに限定されるものではない。例えば、サンプリングキャパシタＣｓＩを構成する複数の単位容量をそのまま容量Ｃｒとして用い、容量Ｃｆは別途設けるように構成してもよい。
【００１１】
ＭＤＡＣ−ＡＭＰ１１の出力は、次段の単位ブロックＳｔａｇｅＩ＋１を構成するＭＤＡＣ１０５のサンプリングキャパシタＣｓＩ＋１に接続され、ＳｔａｇｅＩのＭＤＡＣ−ＡＭＰ１１の出力が、アナログ出力信号ＲｅｓｉｄｕｅＩとして、次段のサンプリングキャパシタＣｓＩ＋１に出力される。また、ＭＤＡＣ−ＡＭＰ１１の非反転入力端はグランドレベルに維持される。
【００１２】
このとき、ＭＤＡＣ−ＡＭＰ１１のＤＣ（直流）ゲインを「ａ０」とすると、ＭＤＡＣ−ＡＭＰ１１の反転入力端の電圧Ｖａは、ＭＤＡＣ−ＡＭＰ１１の出力端の電圧Ｖｏｕｔを用いて、次式（１）で表すことができる。
Ｖａ＝−（１／ａ０）×Ｖｏｕｔ          ……（１）
【００１３】
例えば、容量Ｃｒを構成する単位容量につながる電圧が全て零の場合、サンプルフェーズとホールドフェーズとにおける容量に蓄えられた電荷保存則から次式（２）が成り立つ。
ＣｓＩ×Ｖｉｎ
＝Ｃｆ（Ｖｏｕｔ−Ｖａ）＋Ｃｒ（０−Ｖａ）＋Ｃｐ（０−Ｖａ）      ……（２）
【００１４】
前記（１）および（２）式から、ホールドフェーズにおける、ＭＤＡＣ−ＡＭＰ１１の出力ＲｅｓｉｄｕｅＩすなわち、ＭＤＡＣ１０５の出力Ｖｏｕｔは、次式（３）で表すことができる。
Ｖｏｕｔ
＝（ＣｓＩ／Ｃｆ）×｛１／（１＋１／（ａ０×ｆ））｝×Ｖｉｎ
……（３）
【００１５】
ここで、（３）式中の、「ａ０」は前述のようにＭＤＡＣ−ＡＭＰ１１のＤＣ（直流）ゲインを表す。また、「ｆ」は、ＭＤＡＣ−ＡＭＰ１１のフィードバックファクタと呼ばれ、各容量Ｃｒ、Ｃｆ、Ｃｐを用いて、次式（４）で表すことができる。
ｆ＝Ｃｆ／（Ｃｒ＋Ｃｆ＋Ｃｐ）          ……（４）
【００１６】
式（３）で表される伝達関数において、入出力特性が理想的な場合には、式（３）は次式（５）と表すことができる。
Ｖｏｕｔ＝（ＣｓＩ／Ｃｆ）×Ｖｉｎ          ……（５）
（３）および（５）式から、理想的な入出力特性を得るためには、ＭＤＡＣ−ＡＭＰ１１のＤＣＧａｉｎ「ａ０」は無限大まで大きい必要があることがわかる。
【００１７】
実際には、ＤＣＧａｉｎ「ａ０」は必要な精度に応じて大きくすることになる。
一般的にＡＭＰのＤＣＧａｉｎを上げるためには多段化やカスコード化する必要がある。そのため、良好な安定性を保つことが難しくなったり出力振幅に制限を受けたりすることが問題となる。
この問題を解決するため、ＤＣＧａｉｎ「ａ０」を大きくしなくても高いゲイン特性を有するＭＤＡＣ−ＡＭＰ１１を得る方法として、Ｓｕｍｍｉｎｇ  Ｐｏｉｎｔ  Ｍｏｎｉｔｏｒｉｎｇ（以下、ＳＰＭという。）という手法が考案されている。
【００１８】
図２２は、図２０のＳＰＭ手法を用いた乗算型ＤＡ変換器１０５の具体的回路の一例である。
図２２（ａ）および（ｂ）は、ＳＰＭを実現するための具体的な回路の一例であって、（ａ）はサンプルフェーズにおける回路構成、（ｂ）はホールドフェーズにおける回路構成である。
【００１９】
この回路は、図２２（ｂ）のＭＤＡＣ−ＡＭＰ１１のサミングポイントの電圧「−Δｓ」をＧａｉｎ−ＡＭＰ１２で取り出すことにより、ＭＤＡＣ−ＡＭＰ１１で発生するエラーを補正する。
図２２（ｃ）は、ＳＰＭを実現するための具体的な回路の別の一例である（例えば、非特許文献１参照）。
この回路は、容量Ｃｅ１でサンプリングした後に、容量Ｃｅ２で転送する離散型ＳＣ（switched capacitor）回路である。
【先行技術文献】
【特許文献】
【００２０】
【特許文献１】特開２０１２−６０５１９号公報
【非特許文献】
【００２１】
【非特許文献１】「Ａ  １６−ｂｉｔ  ２５０−ＭＳ／ｓ  ＩＦ  Ｓａｍｐｌｉｎｇ  Ｐｉｐｅｌｉｎｅｄ  ＡＤＣ  Ｗｉｔｈ  Ｂａｃｋｇｒｏｕｎｄ  Ｃａｌｉｂｒａｔｉｏｎ」，ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，ＶＯＬ．４５，ＮＯ．１２，ＤＥＣＥＭＢＥＲ  ２０１０，ｐ．２６０２−ｐ．２６１２
【発明の概要】
【発明が解決しようとする課題】
【００２２】
しかしながら、このように、新たな容量を追加すると、この新たに追加した容量が起因となるノイズによりＡＤＣ全体の特性が劣化するという問題がある。
また、ＭＤＡＣ−ＡＭＰ１１のＤＣＧａｉｎ「ａ０」が低い場合であってもＭＤＡＣ−ＡＭＰ１１を高いゲイン特性に保つためには、例えば図２２のような構成の場合には、Ｇａｉｎ−ＡＭＰ１２が精度の良いゲイン特性を有する必要がある。しかしながら、実際には動作環境や製造工程時のばらつきによりそのような高い精度は実現できないという問題がある。
【００２３】
本発明はこのような課題に鑑みてなされたものであり、ＤＡ変換用アンプのゲイン特性が比較的低いサンプルホールド回路において、より高いゲイン特性を実現することの可能なサンプルホールド回路のキャリブレーション方法、キャリブレーション装置、およびサンプルホールド回路を提供することにある。
【課題を解決するための手段】
【００２４】
本発明の一態様は、変換対象のアナログ信号の振幅をランダム変数で変動させ、変動させた前記変換対象のアナログ信号をサンプルホールド回路（例えば図１７に示す、ステージ部４１）によりデジタル信号に変換し、変換後のデジタル信号に前記ランダム変数を乗算し、前記変換対象のアナログ信号を前記サンプルホールド回路とは別系統でＡ／Ｄ変換したＡ／Ｄ変換後のデジタル信号と前記ランダム変数とに基づき、前記Ａ／Ｄ変換後のデジタル信号の大きさと前記ランダム変数の値とに応じたデジタル信号を生成し、当該生成したデジタル信号に、前記サンプルホールド回路による変換後のデジタル信号と前記ランダム変数との乗算信号を加算し、当該加算結果を積算しこの積算結果を、前記変換対象のアナログ信号を前記サンプルホールド回路によりデジタル信号に変換する際のエラー信号とすることを特徴とするサンプルホールド回路のキャリブレーション方法、である。
【００２５】
前記サンプルホールド回路はアンプ（例えば図１７に示す、Ｇａｉｎ−ＡＭＰ１２）を有し、当該アンプのゲインを、前記エラー信号に基づき調整するようになっていてよい。
前記アンプはゲインアンプであってよい。
前記サンプルホールド回路は、アンプを有する乗算型デジタルアナログコンバータ（例えば図１７に示すＭＤＡＣ１１０）を含み、前記乗算型デジタルアナログコンバータに含まれるアンプのゲインを、前記エラー信号に基づき調整するものであってよい。
【００２６】
前記サンプルホールド回路に含まれるアンプのうちのメインアンプのゲインを、前記エラー信号に基づき調整するものであってよい。
本発明の他の態様は、変換対象のアナログ信号の振幅をランダム変数で変動させるランダム変動部（例えば図１７に示す、乗算器１０２ｃおよび演算器１０２ｄ）と、前記ランダム変動部により振幅が変動された前記変換対象のアナログ信号をサンプルホールド回路でデジタル信号に変換した変換結果に前記ランダム変数を乗算する乗算部（例えば図１７に示す、乗算器３５）と、前記変換対象のアナログ信号を前記サンプルホールド回路とは別系統でＡ／Ｄ変換したＡ／Ｄ変換後のデジタル信号と前記ランダム変数とをもとに、前記Ａ／Ｄ変換後のデジタル信号の大きさと前記ランダム変数の値とを表すデジタル信号からなる結合信号を生成する結合部（例えば図１７に示す、結合器６１）と、前記結合部で生成した前記結合信号に対応したデジタル信号を生成するルックアップテーブル（例えば図１７に示す、ＬＵＴ６２）と、前記乗算部での乗算結果と前記ルックアップテーブルでの前記デジタル信号の生成結果とを加算する加算部（例えば図１７に示す加算器６３）と、前記加算部での加算結果を積算する積算部（例えば図１７に示す、アキュームレータ２１）と、を備えることを特徴とするキャリブレーション装置、である。
【００２７】
前記サンプルホールド回路は前記変換対象のアナログ信号をデジタル信号に変換するＡ／Ｄ変換回路（例えば図１７に示す、ＡＤＣ１２ａ）を備え、前記結合部は、前記サンプルホールド回路のＡ／Ｄ変換回路で変換したデジタル信号と前記ランダム変数とをもとに前記結合信号を生成するものであってよい。
前記サンプルホールド回路とは別に前記変換対象のアナログ信号をデジタル信号に変換するＡ／Ｄ変換回路（例えば図１５に示す、レベル判定回路２１７）を有し、前記結合部は、前記Ａ／Ｄ変換回路で変換したデジタル信号と前記ランダム信号とをもとに前記結合信号を生成するものであってよい。
【００２８】
前記サンプルホールド回路はアンプ（例えば図１７に示す、Ｇａｉｎ−ＡＭＰ１２）を有し、前記積算部の積算結果を前記サンプルホールド回路でのエラー信号として、前記アンプのゲインを前記積算結果に基づき調整する調整部（例えば図１７に示す、ＤＡＣ２３）を備えていてよい。
前記アンプは、ゲインアンプであってよい。
【００２９】
前記サンプルホールド回路は、アンプを有する乗算型デジタルアナログコンバータ（例えば図１７に示す、ＭＤＡＣ１１０）を含み、前記調整部は、前記乗算型デジタルアナログコンバータに含まれるアンプのゲインを、前記エラー信号に基づき調整するようになっていてよい。
前記調整部は、前記サンプルホールド回路に含まれるアンプのうちのメインアンプのゲインを、前記エラー信号に基づき調整するものであってよい。
【００３０】
本発明の他の態様は、上記いずれかの態様に記載のキャリブレーション装置を有することを特徴とするサンプルホールド回路、である。
【発明の効果】
【００３１】
本発明の一態様によれば、新たに容量を追加することなく、より高精度にアナログデジタル変換を行なうことができる。特に、入力信号が所定の振幅であるときにのみアナログ信号を振幅させて得た信号を積算しこれをエラー信号としてキャリブレーションを行なうようにしているため、効率よくキャリブレーションを行なうことができる。さらに、変換対象のアナログ信号が所定のエラー積算領域内であるときにのみ積算するため、効率的な積算を行なうことができ、結果的にキャリブレーション時間を短縮することができる。
【図面の簡単な説明】
【００３２】
【図１】パイプライン型Ａ／Ｄ変換器の一例を示す概略構成図である。
【図２】ＳＰＭを用いた乗算型ＤＡ変換器の一例を示す概念図である。
【図３】Ｇａｉｎ−ＡＭＰの一例を示す概念図である。
【図４】Ｇａｉｎ−ＡＭＰのその他の例を示す概念図である。
【図５】ランダム信号加算方式のキャリブレーション装置の一例を示す概略構成図である。
【図６】閾値変動方式のキャリブレーション装置の一例を示す概略構成図である。
【図７】閾値変動方式のキャリブレーション装置のより詳細な構成の一例を示す概念図である。
【図８】ＳＡＤＣ回路に含まれるＡＤＣの一部を模式的に示す図である。
【図９】ランダム信号を加算しない場合のＳＡＤＣ回路の伝達関数（入出力特性）を示す図である。
【図１０】２．５ＢｉｔのＭＤＡＣである場合の、Ｓｔａｇｅ１のＳＡＤＣ回路に含まれるＡＤＣの一部を模式的に示す図である。
【図１１】ランダム信号を加算する場合のＳＡＤＣ回路の伝達関数（入出力特性）の一例を示す図である。
【図１２】（ａ）は、ＳＡＤＣ回路のコンパレータにＯｆｆｓｅｔがない理想的な場合の、Ｓｔａｇｅ１およびＳｔａｇｅ２の伝達関数（入出力特性）の一例を示す図であり、（ｂ）は、Ｏｆｆｓｅｔがある場合の、Ｓｔａｇｅ１およびＳｔａｇｅ２の伝達関数（入出力特性）の一例を示す図である。
【図１３】ランダム信号加算方式のキャリブレーション装置のより詳細な構成の一例を示す概念図である。
【図１４】ランダム信号を加算する時のＳＡＤＣ回路の入力信号および伝達関数（入出力特性）の一例を示す図である。
【図１５】ランダム信号加算方式のキャリブレーション装置のその他の適用例を示す詳細な構成の一例を示す概念図である。
【図１６】一般的なエラーがある場合の閾値変動方式のキャリブレーション装置におけるＳｔａｇｅ１およびＳｔａｇｅ２の伝達関数（入出力特性）の一例を示す図である。
【図１７】本発明における閾値変動方式のキャリブレーション装置のより詳細な構成の一例を示す概念図である。
【図１８】（ａ）は、ＭＤＡＣが２．５ｂｉｔ構成の場合の図１７に示すランダム変数ＰＮ＝１の時のＳｔａｇｅ１の伝達関数（入出力特性）とＬＵＴ出力値を示す図であり、（ｂ）は、ＭＤＡＣが２．５ｂｉｔ構成の場合の図１７に示すランダム変数ＰＮ＝―１の時のＳｔａｇｅ１の伝達関数（入出力特性）とＬＵＴ出力値を示す図である。
【図１９】ランダム信号加算方式のキャリブレーション装置のより詳細な構成の一例を示す概念図である。
【図２０】パイプライン型Ａ／Ｄ変換器の一例を示す概略構成図である。
【図２１】乗算型ＤＡ変換器の一例を示す概略構成図である。
【図２２】乗算型ＤＡ変換器の具体的回路の一例である。
【発明を実施するための形態】
【００３３】
以下、本発明の実施形態を説明する。
なお、以下の説明では各ステージが２．５ｂｉｔ構成のパイプライン型Ａ／Ｄ変換器を例に説明するが、これに限るものではなく、２．５ｂｉｔでなくても良いし、パイプライン型Ａ／Ｄ変換器でなくても良い。
図１は、本発明におけるサンプルホールド回路のキャリブレーション方法を適用したパイプライン型Ａ／Ｄ変換器１の一例を示す概念図である。
【００３４】
パイプライン型Ａ／Ｄ変換器１は、図２０に示したパイプライン型Ａ／Ｄ変換器１０と比較して、ＭＤＡＣ１０５の代わりに、ＭＤＡＣ１１０を備えるところが異なる。なお、図２０に示したパイプライン型Ａ／Ｄ変換器１０と同じ機能を有する構成要素には同一の符号を付し、その説明は省略する。
次に、本発明におけるＳＰＭの概念を説明する。
【００３５】
図２は、ＳＰＭを用いたＭＤＡＣ１１０の一例を示す概略構成図である。
ＳＰＭは、図２に示すように、通常のＤＡＣに対してサミングポイント（Ｓｕｍｍｉｎｇ  Ｐｏｉｎｔ：加算点）Ｐｓｕｍと呼ばれるＭＤＡＣ−ＡＭＰ１１の入力端の電圧ＶａをモニタするためのゲインアンプであるＧａｉｎ−ＡＭＰ１２を使用する点に特徴がある。
【００３６】
このＧａｉｎ−ＡＭＰ１２は、サンプルフェーズにおいては入出力端がグランドレベルにショートされ、ホールドフェーズでは入力端がサミングポイントＰｓｕｍに接続され、出力端は、次段の単位ブロックＳｔａｇｅＩ＋１を構成するＭＤＡＣ１１０のサンプリングキャパシタＣｓＩ＋１に接続される。つまり、サンプルフェーズ（図２（ａ））およびホールドフェーズ（図２（ｂ））を交互に繰り返すことにより、サミングポイントＰｓｕｍの電圧ＶａをＧａｉｎ−ＡＭＰ１２で増幅した信号、すなわち（１／ｆ′）×Ｖａを次段のサンプリングキャパシタＣｓＩ＋１で蓄積する。
【００３７】
この図２に示すＳＰＭを用いたＭＤＡＣ１１０におけるＭＤＡＣ−ＡＭＰ１１の出力Ｖｏｕｔ（ＭＤＡＣ）は、Ｇａｉｎ−ＡＭＰ１２をもたない図２１に示すＭＤＡＣ１０５におけるＭＤＡＣ−ＡＭＰ１１の出力Ｖｏｕｔと同一となるため、前記（３）式から次式（６）で表すことができる。
Ｖｏｕｔ（ＭＤＡＣ）
＝（ＣｓＩ／Ｃｆ）×｛１／（１＋１／（ａ０×ｆ））｝×Ｖｉｎ
……（６）
【００３８】
一方で、Ｇａｉｎ−ＡＭＰ１２の出力Ｖｏｕｔ（ＳＰＭ）は、このＧａｉｎ−ＡＭＰ１２のゲインを１／ｆ′とすると、次式（７）で表すことができる。
Ｖｏｕｔ（ＳＰＭ）
＝（１／ｆ′）×Ｖａ
＝−１／（ａ０×ｆ′）×Ｖｏｕｔ（ＭＤＡＣ）          ……（７）
【００３９】
図２に示すＳＰＭを用いたＭＤＡＣ１１０において、ＭＤＡＣ−ＡＭＰ１１の出力Ｖｏｕｔ（ＭＤＡＣ）とＧａｉｎ−ＡＭＰ１２の出力Ｖｏｕｔ（ＳＰＭ）との差が、この単位ブロックＳｔａｇｅＩのトータルの出力となるため、単位ブロックＳｔａｇｅＩの出力Ｖｏｕｔは、次式（８）で表すことができる。
Ｖｏｕｔ
＝Ｖｏｕｔ（ＭＤＡＣ）−Ｖｏｕｔ（ＳＰＭ）
＝Ｖｏｕｔ（ＭＤＡＣ）＋１／（ａ０×ｆ′）×Ｖｏｕｔ（ＭＤＡＣ）
＝（ＣｓＩ／Ｃｆ）×｛１／（１＋１／（ａ０×ｆ））｝
×｛１＋１／（ａ０×ｆ′）｝×Ｖｉｎ      ……（８）
【００４０】
ここで、「ｆ′」が「ｆ」に等しいときには、（８）式は次式（９）と表すことができる。
Ｖｏｕｔ＝（ＣｓＩ／Ｃｆ）×Ｖｉｎ          ……（９）
式（９）から、ＳＰＭにおける単位ブロックＳｔａｇｅＩの出力Ｖｏｕｔは、ＭＤＡＣ−ＡＭＰ１１のＤＣＧａｉｎ「ａ０」によらないことがわかる。すなわち、ＤＣＧａｉｎ「ａ０」が低い場合であっても高いゲイン特性を保つことが可能となる。
【００４１】
＜Ｇａｉｎ−ＡＭＰ１２の概念図＞
図３は、本発明におけるパイプライン型Ａ／Ｄ変換器１（図１）を構成するＧａｉｎ−ＡＭＰ１２の一例を示す概念図である。
本発明におけるパイプライン型Ａ／Ｄ変換器１は、Ｓｔａｇｅ１（１００（１））については、ＭＤＡＣとして、図２に示すＭＤＡＣ１１０を搭載し、且つそのＧａｉｎ−ＡＭＰ１２として、図３に示すＧａｉｎ−ＡＭＰを用いている。Ｓｔａｇｅ２（１００（２））〜ＳｔａｇｅＮ（１００（Ｎ））については、図２１に示す、Ｇａｉｎ−ＡＭＰ１２を持たないＭＤＡＣを搭載している。
【００４２】
つまり、パイプライン型Ａ／Ｄ変換器１では、Ｓｔａｇｅ１（１００（１））が最も高いＤＣＧａｉｎ「ａ０」を要求される。そのため、本実施形態では、Ｓｔａｇｅ１（１００（１））についてのみ、ＭＤＡＣとして図２に示すＭＤＡＣ１１０を搭載し、且つそのＧａｉｎ−ＡＭＰ１２として図３に示すＧａｉｎ−ＡＭＰを用いている。これに限るものではなく、全てのＳｔａｇｅ１（１００（１））〜ＳｔａｇｅＮ（１００（Ｎ））またはいずれか複数のＳｔａｇｅについて、ＭＤＡＣとして図２に示すＭＤＡＣ１１０を搭載し、且つそのＧａｉｎ−ＡＭＰ１２として図３に示すＧａｉｎ−ＡＭＰを用いることも可能である。
【００４３】
なお、前記各図では、説明を簡略化するためにシングルエンド回路で構成した場合について説明したが、図３では全差動回路で構成した場合について説明する。
本発明におけるＧａｉｎ−ＡＭＰ１２は、図３に示すように、サミングポイントＰｓｕｍに接続される、Ｎチャネル型ＭＯＳトランジスタで構成される、差動のＭＯＳトランジスタＭｘ１およびＭｘ２を有し、出力に接続するＭＯＳトランジスタＭｙ１およびＭｙ２と、電流値可変の電流源Ｉ１、Ｉ２、Ｉ３と、を含んで構成される非離散型の、ゲイン調整可能なゲインアンプであり、キャップレスのゲインアンプである。ここでいう、非離散型のゲインアンプとは、スイッチング動作なく連続的に入力信号を出力に増幅するアンプのことをいう。
【００４４】
なお、ＭＯＳトランジスタＭｘ１、Ｍｘ２、Ｍｙ１およびＭｙ２は同一機能構成を有するＭＯＳトランジスタで構成される。
すなわち、Ｇａｉｎ−ＡＭＰ１２は、図３に示すように、直列に接続されたＭＯＳトランジスタＭｙ２およびＭｘ２と、直列に接続されたＭＯＳトランジスタＭｙ１およびＭｘ１とが電源ＶＤＤおよび接地ＧＮＤ間に並列に接続され、さらに、ＭＯＳトランジスタＭｘ１およびＭｘ２と接地ＧＮＤ間に、電流源Ｉ３が介挿されている。
【００４５】
また、ＭＯＳトランジスタＭｙ１およびＭｘ１の接続点がＧａｉｎ−ＡＭＰ１２の一方の出力端Ｐｏｕｔとなり、さらにＭＯＳトランジスタＭｙ１と並列に電流源Ｉ１が接続される。同様に、ＭＯＳトランジスタＭｙ２およびＭｘ２の接続点がＧａｉｎ−ＡＭＰ１２の他方の出力端Ｎｏｕｔとなり、さらにＭＯＳトランジスタＭｙ２と並列に電流源Ｉ２が接続される。
【００４６】
そして、ＭＯＳトランジスタＭｘ２のゲートが、Ｇａｉｎ−ＡＭＰ１２の一方の入力端Ｐｉｎに接続され、ＭＯＳトランジスタＭｘ１のゲートが、Ｇａｉｎ−ＡＭＰ１２の他方の入力端Ｎｉｎに接続される。これら入力端Ｐｉｎ／Ｎｉｎは、図２におけるＧａｉｎ−ＡＭＰ１２の入力端に該当しサミングポイントＰｓｕｍに接続される。
また、ＭＯＳトランジスタＭｙ１およびＭｙ２のゲートは、それぞれＭＯＳトランジスタが飽和領域に入るのに十分な固定電圧Ｖｂ１、Ｖｂ２に接続される。
【００４７】
さらに、出力端ＰｏｕｔおよびＮｏｕｔは、図２におけるＧａｉｎ−ＡＭＰ１２の出力端に該当し、次段のサンプリングキャパシタＣｓＩ＋１に接続される。
図３に示すＧａｉｎ−ＡＭＰ１２のゲインは、ＭＯＳトランジスタＭｘ１およびＭｘ２の相互コンダクタンスをそれぞれｇｍｘ、ＭＯＳトランジスタＭｙ１およびＭｙ２の相互コンダクタンスをそれぞれｇｍｙとすると、次式（１０）で表すことができる。
１／ｆ′＝ｇｍｘ／ｇｍｙ          ……（１０）
【００４８】
Ｇａｉｎ−ＡＭＰ１２のＭＯＳトランジスタＭｘ１、Ｍｘ２、Ｍｙ１、Ｍｙ２は全て同種のＭＯＳトランジスタで構成されており同一機能構成を有する。そのため、Ｇａｉｎ−ＡＭＰ１２の特性が、プロセスのばらつきの影響を受けにくいことに特徴がある。なお、電流源Ｉ１、Ｉ２、Ｉ３はそれぞれＭＯＳトランジスタで構成することもできる。また、電流源Ｉ３をＭＯＳトランジスタで構成すると、電源ＶＤＤの電源電圧から接地ＧＮＤまで３つのＭＯＳトランジスタで接続される単純な増幅器が構成されるため、入出力振幅に電源電圧やＭＯＳトランジスタの動作点などの制限をうけにくいという効果も有する。
【００４９】
ここで、一般的にＭＯＳトランジスタの相互コンダクタンスｇｍは、ＭＯＳトランジスタのサイズをＷ／Ｌ（ＷはＭＯＳトランジスタのゲート幅、ＬはＭＯＳトランジスタのゲート長）、ＭＯＳトランジスタに流れる電流をｉとすると、次式（１１）で表すことができる。なお、（１１）式中のＫは、プロセスに依存した定数である。
ｇｍ＝２×｛Ｋ×（Ｗ／Ｌ）×ｉ｝１／２          ……（１１）
【００５０】
すなわち、ＭＯＳトランジスタの相互コンダクタンスｇｍの値は、ＭＯＳトランジスタに流れる電流ｉの１／２乗に対して比例関係にある。このことから電流源Ｉ１、Ｉ２、Ｉ３の電流値を細かく調整することにより、相互コンダクタンスｇｍの値を変化させることで、Ｇａｉｎ−ＡＭＰ１２のゲイン１／ｆ′を変化させることが可能となることがわかる。
【００５１】
＜Ｇａｉｎ−ＡＭＰ１２のその他の例の概念図＞
なお、上記実施形態では、Ｇａｉｎ−ＡＭＰ１２を、Ｎチャネル型ＭＯＳトランジスタで構成した場合について説明したが、Ｐチャネル型ＭＯＳトランジスタで構成することも可能である。
【００５２】
図４は、本発明におけるＧａｉｎ−ＡＭＰ１２のその他の例を示す概念図である。
図４に示すＧａｉｎ−ＡＭＰ１２は、サミングポイントＰｓｕｍに接続され、Ｐチャネル型ＭＯＳトランジスタで構成される、差動のＭＯＳトランジスタＭｘ１およびＭｘ２と、出力に接続するＭＯＳトランジスタＭｙ１およびＭｙ２と、電流値可変の電流源Ｉ１、Ｉ２、Ｉ３と、を含んで構成する。なお、ＭＯＳトランジスタＭｘ１、Ｍｘ２、Ｍｙ１およびＭｙ２は同一機能構成を有するＰチャネル型ＭＯＳトランジスタで構成される。
【００５３】
すなわち、Ｇａｉｎ−ＡＭＰ１２は、図４に示すように、直列に接続されたＭＯＳトランジスタＭｘ２およびＭｙ２と、直列に接続されたＭＯＳトランジスタＭｘ１およびＭｙ１とが電源ＶＤＤおよび接地ＧＮＤ間に並列に接続され、さらに、ＭＯＳトランジスタＭｘ１およびＭｘ２と電源ＶＤＤとの間に、電流源Ｉ３が介挿されている。
また、ＭＯＳトランジスタＭｘ１およびＭｙ１の接続点がＧａｉｎ−ＡＭＰ１２の一方の出力端Ｐｏｕｔとなり、さらにＭＯＳトランジスタＭｙ１と並列に電流源Ｉ１が接続される。同様に、ＭＯＳトランジスタＭｘ２およびＭｙ２の接続点がＧａｉｎ−ＡＭＰ１２の他方の出力端Ｎｏｕｔとなり、さらにＭＯＳトランジスタＭｙ２と並列に電流源Ｉ２が接続される。
【００５４】
そして、ＭＯＳトランジスタＭｘ２のゲートが、Ｇａｉｎ−ＡＭＰ１２の一方の入力端Ｐｉｎに接続され、ＭＯＳトランジスタＭｘ１のゲートが、Ｇａｉｎ−ＡＭＰ１２の他方の入力端Ｎｉｎに接続される。
これら入力端Ｐｉｎ／Ｎｉｎは、図２におけるＧａｉｎ−ＡＭＰ１２の入力端に該当しサミングポイントＰｓｕｍに接続される。
【００５５】
また、ＭＯＳトランジスタＭｙ１およびＭｙ２のゲートは、それぞれＭＯＳトランジスタが飽和領域に入るのに十分な固定電圧Ｖｂ３、Ｖｂ４に接続される。
さらに、出力端ＰｏｕｔおよびＮｏｕｔは、図２におけるＧａｉｎ−ＡＭＰ１２の出力端に該当し次段のサンプリングキャパシタＣｓＩ＋１に接続される。
以上の構成とすることによって、Ｇａｉｎ−ＡＭＰ１２をＮチャネル型ＭＯＳトランジスタで構成した場合と同等の作用効果を得ることができる。
なお、図３、図４において、電流源Ｉ１〜Ｉ３は、それぞれＭＯＳトランジスタで構成することも可能である。
【００５６】
＜キャリブレーション装置＞
次に、図３に示すＧａｉｎ−ＡＭＰ１２を有するＭＤＡＣ１１０を備えたパイプライン型Ａ／Ｄ変換器１における、Ｇａｉｎ−ＡＭＰ１２のゲイン１／ｆ′の調整を行う回路、すなわち、パイプライン型Ａ／Ｄ変換器１のゲイン調整を行なう、キャリブレーション装置について説明する。
【００５７】
＜ランダム信号加算方式のキャリブレーション装置＞
図５は、Ｇａｉｎ−ＡＭＰ１２を有するパイプライン型Ａ／Ｄ変換器１のゲイン調整を行なう、キャリブレーション装置の一例を示す概略構成図である。図５に示すキャリブレーション装置は、ランダム信号を入力信号Ｖｉｎに加算してキャリブレーションを行なうものである。このように、ランダム信号を入力信号Ｖｉｎに加算してキャリブレーションを行なう方式を、ランダム信号加算方式という。
【００５８】
図５に示す、ランダム信号加算方式によるキャリブレーション装置において、パイプライン型Ａ／Ｄ変換器１は、前述のように、図１に示すパイプライン型Ａ／Ｄ変換器１を構成するＭＤＡＣ１１０においてＳｔａｇｅ１では、ＭＤＡＣ１１０として図２に示すＭＤＡＣを搭載し、そのＧａｉｎ−ＡＭＰ１２として図３に示す単純な構成のＧａｉｎ−ＡＭＰを用いている。
【００５９】
図３においてＧａｉｎ−ＡＭＰ１２のゲイン「１／ｆ′」がＭＤＡＣ１１のフィードバックファクタの逆数「１／ｆ」と異なっており、そのため、パイプライン型Ａ／Ｄ変換器１の入出力特性が非線形であるとすると、この場合の入出力特性は、次式（１２）に示すように仮定することができる。
Ｖｏｕｔ（ＡＤＣ）＝（１−α）×Ｖｉｎ（ＡＤＣ）          ……（１２）
【００６０】
（１２）式中のαはＧａｉｎ−ＡＭＰ１２のゲイン「１／ｆ′」とＭＤＡＣ１１０のフィードバックファクタの逆数「１／ｆ」を使って以下の通り表すことができる。
α＝Ｃｆ／Ｃｓ×（１／ａ０）×（１／ｆ−１／ｆ′）          ……（１３）
【００６１】
ここで、「１」か「−１」からなるランダム変数ＰＮを、ある電圧Ｖｃａｌに乗じた信号ＰＮ×Ｖｃａｌを入力信号Ｖｉｎに加算し、加算したアナログ信号Ｖｉｎ（ＡＤＣ）をパイプライン型Ａ／Ｄ変換器１に入力する。電圧Ｖｃａｌは、例えば必要な入力振幅や補正にかかる時間に基づいて設定すればよい。
【００６２】
なお、ここでは、ランダム変数ＰＮを「１」か「−１」としているが、これに限定されるものではなく、０を基準に、プラス方向およびマイナス方向にある値だけ変動させた値であって、ランダム変数の平均値が零となる値であればよい。
パイプライン型Ａ／Ｄ変換器１を通してアナログデジタル変換された後、パイプライン型Ａ／Ｄ変換器１から出力されるアナログ信号Ｖｉｎ（ＡＤＣ）相当のデジタル信号Ｖｏｕｔ（ＡＤＣ）から、入力信号Ｖｉｎに加算したアナログ信号（ＰＮ×Ｖｃａｌ）相当のデジタル信号を差し引くと、差し引いた結果、すなわち、出力Ｖｏｕｔは次式（１４）で表すことができる。
Ｖｏｕｔ＝Ｖｉｎ−α×（Ｖｉｎ＋ＰＮ×Ｖｃａｌ）          ……（１４）
【００６３】
ここで、入力信号Ｖｉｎに加算したアナログ信号（ＰＮ×Ｖｃａｌ）を演算する際に用いたランダム変数ＰＮを、（１４）式で表される出力Ｖｏｕｔに乗じると、前述のように、ランダム変数ＰＮは「１」または「−１」であってＰＮ×ＰＮ＝１であるため、次式（１５）で表すことができる。
ＰＮ×Ｖｏｕｔ
＝ＰＮ×Ｖｉｎ（１−α）−αＶｃａｌ          ……（１５）
【００６４】
入力信号Ｖｉｎにランダム変数ＰＮを乗じたＰＮ×Ｖｉｎは、長期的に平均化してみると零となるため、結局、（１５）式は（１６）式と表すことができる。
ＰＮ×Ｖｏｕｔ＝−αＶｃａｌ          ……（１６）
ここで、アキュームレータ（ａｃｃｕｍｕｌａｔｏｒ）２１と、長期的に信号ＰＮ×Ｖｏｕｔ（＝−α×Ｖｃａｌ＝Ｖｅｒｒ）を検出するアップダウンカウンタ（ｕｐ／ｄｎ  ｃｏｕｎｔｅｒ）２２と、ＤＡＣ（Ｄ／Ａコンバータ）２３と、を使って、Ｖｅｒｒ（エラー信号）がゼロになるように、パイプライン型Ａ／Ｄ変換器１を構成する各ＭＤＡＣ１１０のＧａｉｎ−ＡＭＰ１２のゲインを調整する。
【００６５】
すなわち、アキュームレータ２１では、入力したエラー信号Ｖｅｒｒを積算し、アップダウンカウンタ２２では、積算値がゼロより小さい時、式（１３）から１／ｆ′が１／ｆより大きいとみなすことができるのでＧａｉｎ−ＡＭＰ１２のゲインを小さくする指令信号を出力する。逆にアキュームレータ２１での積算値がゼロより大きい時、式（１３）から１／ｆ′が１／ｆより小さいとみなすことができるのでＧａｉｎ−ＡＭＰ１２のゲインを大きくする指令信号を出力する。
【００６６】
ＤＡＣ２３では、アップダウンカウンタ２２の指令信号に応じて電流源Ｉ１〜Ｉ３の電流値を調整する。例えば、１／ｆ′を低下させる場合には、電流源Ｉ１、Ｉ２およびＩ３の電流量を減少させ、ＭＯＳトランジスタＭｘ１およびＭｘ２の相互コンダクタンスｇｍｘを減少させることにより１／ｆ′を低下させる。逆に、電流源Ｉ１、Ｉ２およびＩ３の電流量を増加させ、ＭＯＳトランジスタＭｘ１およびＭｘ２の相互コンダクタンスｇｍｘを増加させることにより１／ｆ′を増加させる。
【００６７】
以上のようにＧａｉｎ−ＡＭＰ１２のゲインを調整すると、α＝０となる。
したがって、α＝０を、（１４）式に代入すると、（１４）式はＶｏｕｔ＝Ｖｉｎとなる。すなわち、入力信号Ｖｉｎを理想的にアナログデジタル変換したことと等価になる。
なお、図５に示す、ランダム信号加算方式によるキャリブレーション装置において、３１は、図示しないランダム信号発生回路などで発生されるランダム変数ＰＮと、予め設定された電圧Ｖｃａｌとを乗算する演算器、３２は、パイプライン型Ａ／Ｄ変換器１への入力信号Ｖｉｎと乗算器３１の演算結果ＰＮ×Ｖｃａｌとを加算した加算結果Ｖｉｎ（ＡＤＣ）をパイプライン型Ａ／Ｄ変換器１に出力する加算器、３３は、前記ランダム信号発生回路などで発生されるランダム変数ＰＮの負値（−ＰＮ）と予め設定された電圧Ｖｃａｌと乗算する乗算器、３４は、乗算器３３の演算結果（−ＰＮ×Ｖｃａｌ）とパイプライン型Ａ／Ｄ変換器１の出力Ｖｏｕｔ（ＡＤＣ）とを加算し、出力Ｖｏｕｔとして出力する加算器、３５は、前記ランダム信号発生回路などで発生されるランダム変数ＰＮと加算器３４から出力される出力Ｖｏｕｔとを乗算する乗算器である。
【００６８】
また、図５のキャリブレーション装置においては、Ｇａｉｎ−ＡＭＰ１２のゲインを調整したが、これに限るものではなく、例えば、図２のＭＤＡＣ−ＡＭＰ１１のゲインを調整しても良い。この場合には、Ｇａｉｎ−ＡＭＰ１２のゲイン調整を行なう場合と同様の手順でＭＤＡＣ−ＡＭＰ１１のゲインを調整すればよい。
以上説明したように、図５に示す、ランダム信号加算方式によるキャリブレーション装置を用いることによって、パイプライン型Ａ／Ｄ変換器１では、新たに容量を追加することなく、正確なアナログデジタル変換を行うことができ、また、ＭＤＡＣ−ＡＭＰ１１のＤＣｇａｉｎ「ａ０」が低くても、正確なアナログデジタル変換を行うことができる。したがって、ノイズの増加を抑制しつつ、精度のよいアナログデジタル変換を実現することができる。
【００６９】
また、例えば、図２２のＳＰＭを実現する乗算型ＤＡ変換器の回路のように、ＭＤＡＣ−ＡＭＰ１１の出力をフィードバックすることによりゲインを調整してＧａｉｎ−ＡＭＰ１２のゲイン「１／ｆ′」を作る方法に比較して、本実施形態におけるＧａｉｎ−ＡＭＰ１２は図３に示すように、回路構成が単純である。そのため、消費電力を小さく抑えることができる。
【００７０】
また、ＭＤＡＣ−ＡＭＰ１１のＤＣｇａｉｎ「ａ０」が比較的小さい場合であっても的確にアナログデジタル変換を行うことができるため、ＭＤＡＣ−ＡＭＰ１１のＤＣｇａｉｎ「ａ０」を小さく抑えることができる。そのため、ＭＤＡＣ−ＡＭＰ１１の構成も単純な構成にすることができ、すなわち、電源電圧を小さくすることができるため、さらに消費電力を抑えることも可能である。
【００７１】
なお、図５のキャリブレーション装置では、パイプライン型Ａ／Ｄ変換器１のＳｔａｇｅ１に含まれる、ＭＤＡＣ１１０のＧａｉｎ−ＡＭＰ１２を調整する場合について説明したが、パイプライン型Ａ／Ｄ変換器１のその他のＳｔａｇｅも、Ｇａｉｎ−ＡＭＰ１２を有するＭＤＡＣ１１０を含む場合には、各Ｓｔａｇｅにおいて各Ｇａｉｎ−ＡＭＰ１２のゲインを調整するようにしてもよく、また、Ｇａｉｎ−ＡＭＰ１２を含むか含まないかに関係なく、各Ｓｔａｇｅに含まれるＭＤＡＣ−ＡＭＰ１１のゲインを調整するようにしてもよい。
【００７２】
＜閾値変動方式のキャリブレーション装置＞
次に、キャリブレーション装置として、Ｇａｉｎ−ＡＭＰ１２を備えたパイプライン型Ａ／Ｄ変換器１のゲイン調整を行なう、キャリブレーション装置のその他の例を説明する。
図６は、図３に示すＧａｉｎ−ＡＭＰ１２を備えたパイプライン型Ａ／Ｄ変換器１における、Ｇａｉｎ−ＡＭＰ１２のゲイン１／ｆ′の調整を行うキャリブレーション装置のその他の例を示す概略構成図である。
【００７３】
この図６に示すキャリブレーション装置は、パイプライン型Ａ／Ｄ変換器１に含まれるＳＡＤＣ回路１０２の閾値を変動させることによりキャリブレーションを行なうものである。このように、ＳＡＤＣ回路１０２の閾値を変動させてキャリブレーションを行なう方式を、閾値変動方式という。
【００７４】
この閾値変動方式によるキャリブレーション装置では、図６に示すように、図５に示すキャリブレーション装置で有していた乗算器３１および３３、加算器３２および３４は不要である。
図５に示す、ランダム信号加算方式によるキャリブレーション装置の場合、入力信号に無関係のランダム信号を加算してからＡＤ変換するため、出力信号から加算したランダム信号相当の信号を減算する必要がある。これに対し、図６に示す閾値変動方式によるキャリブレーション装置の場合、ＳＡＤＣ回路１０２の閾値を変動させるだけであって、ランダム信号を加算していないためこのランダム信号を減算する部分は不要となる。
【００７５】
つまり、閾値変動方式によるキャリブレーション装置は、図６に示すように、パイプライン型Ａ／Ｄ変換器１から出力される出力Ｖｏｕｔとランダム変数ＰＮとを乗算する乗算器３５と、乗算器３５の出力を加算するアキュームレータ（ａｃｃｕｍｕｌａｔｏｒ）２１と、長期的に信号ＰＮ×Ｖｏｕｔ（＝−α×Ｖｃａｌ＝Ｖｅｒｒ）を検出するアップダウンカウンタ（ｕｐ／ｄｎ  ｃｏｕｎｔｅｒ）２２と、ＤＡＣ（Ｄ／Ａコンバータ）２３と、を備え、ＤＡＣ２３の出力を使って、エラー信号Ｖｅｒｒ（エラー信号）がゼロになるように、パイプライン型Ａ／Ｄ変換器１を構成する各ＭＤＡＣ１１０のＧａｉｎ−ＡＭＰ１２のゲインを調整する。
【００７６】
図３においてＧａｉｎ−ＡＭＰ１２のゲイン「１／ｆ′」がＭＤＡＣ１１のフィードバックファクタの逆数「１／ｆ」と異なっており、そのため、パイプライン型Ａ／Ｄ変換器１の入出力特性が非線形であるとすると、この場合の入出力特性は、次式（１７）に示すように仮定することができる。
Ｖｏｕｔ＝（１−α）×Ｖｉｎ          ……（１７）
（１７）式中のαはＧａｉｎ−ＡＭＰ１２のゲイン「１／ｆ′」とＭＤＡＣ１１０のフィードバックファクタの逆数「１／ｆ」とを使って次式（１８）の通り表すことができる。
α＝Ｃｆ／Ｃｓ×（１／ａ０）×（１／ｆ−１／ｆ′）          ……（１８）
【００７７】
ここで、「１」か「−１」からなるランダム変数ＰＮを、ある電圧Ｖｃａｌに乗じた信号ＰＮ×ＶｃａｌをＳＡＤＣ回路１０２内のＡＤＣの出力に加算する。電圧Ｖｃａｌは、例えば必要な入力振幅や補正にかかる時間に基づいて設定すればよい。
パイプライン型Ａ／Ｄ変換器１を通してアナログデジタル変換された後、パイプライン型Ａ／Ｄ変換器１から出力されるアナログ信号Ｖｉｎ相当のデジタル信号Ｖｏｕｔは次式（１９）で表すことができる。
Ｖｏｕｔ＝Ｖｉｎ−α×（Ｖｉｎ＋ＰＮ×Ｖｃａｌ）
＝（１−α）Ｖｉｎ−α（ＰＮ×Ｖｃａｌ）        ……（１９）
【００７８】
ここで、ランダム変数ＰＮを、（１９）式で表される出力Ｖｏｕｔに乗じると、前述のように、ランダム変数ＰＮは「１」または「−１」であってＰＮ×ＰＮ＝１であるため、次式（２０）で表すことができる。
ＰＮ×Ｖｏｕｔ
＝ＰＮ×Ｖｉｎ（１−α）−αＶｃａｌ          ……（２０）
【００７９】
入力信号Ｖｉｎにランダム変数ＰＮを乗じたＰＮ×Ｖｉｎは、長期的に平均化してみると、零となるため、結局、（２０）式は、（２１）式と表すことができる。
ＰＮ×Ｖｏｕｔ＝−αＶｃａｌ          ……（２１）
ここで、アキュームレータ２１と、アップダウンカウンタ２２と、ＤＡＣ（Ｄ／Ａコンバータ）２３と、を使って、Ｖｅｒｒ（エラー信号）がゼロになるように、パイプライン型Ａ／Ｄ変換器１に含まれるＭＤＡＣ１１０のＧａｉｎ−ＡＭＰ１２のゲインを調整する。
【００８０】
すなわち、アキュームレータ２１では入力したエラー信号Ｖｅｒｒを積算し、アップダウンカウンタ２２では積算値がゼロより小さい時、１／ｆ′が１／ｆより大きいとみなすことができるのでＧａｉｎ−ＡＭＰ１２のゲインを小さくする指令信号を出力する。逆にアキュームレータ２１での積算値がゼロより大きい時、１／ｆ′が１／ｆより小さいとみなすことができるのでＧａｉｎ−ＡＭＰ１２のゲインを大きくする指令信号を出力する。ＤＡＣ２３では、アップダウンカウンタ２２の指令信号に応じて電流源Ｉ１〜Ｉ３の電流値を調整する。例えば、１／ｆ′を低下させる場合には、電流源Ｉ１、Ｉ２およびＩ３の電流量を減少させ、ＭＯＳトランジスタＭｘ１およびＭｘ２の相互コンダクタンスｇｍｘを減少させることにより１／ｆ′を低下させる。逆に、電流源Ｉ１、Ｉ２およびＩ３の電流量を増加させ、ＭＯＳトランジスタＭｘ１およびＭｘ２の相互コンダクタンスｇｍｘを増加させることにより１／ｆ′を増加させる。
【００８１】
以上のようにＧａｉｎ−ＡＭＰ１２のゲインを調整すると、α＝０となる。
したがって、α＝０を、（１９）式に代入すると、（１９）式はＶｏｕｔ＝Ｖｉｎとなる。すなわち、入力信号Ｖｉｎを理想的にアナログデジタル変換したことと等価になる。
なお、図６においては、Ｇａｉｎ−ＡＭＰ１２のゲインを調整したが、これに限るものではなく、例えば、図２のＭＤＡＣ−ＡＭＰ１１のゲインを、上記と同様の手順で調整するようにしても良い。
【００８２】
また、この場合も、パイプライン型Ａ／Ｄ変換器１が、Ｓｔａｇｅ１だけではなく、その他のＳｔａｇｅも、Ｇａｉｎ−ＡＭＰ１２を有するＭＤＡＣ１１０を含む場合には、各Ｓｔａｇｅにおいて各Ｇａｉｎ−ＡＭＰ１２のゲインを調整するようにしてもよく、また、Ｇａｉｎ−ＡＭＰ１２を含むか含まないかに関係なく、各Ｓｔａｇｅに含まれるＭＤＡＣ−ＡＭＰ１１のゲインを調整するようにしてもよい。
【００８３】
＜閾値変動方式によるキャリブレーション装置の一例を示す詳細な構成図＞
次に、閾値変動方式によるキャリブレーション装置の詳細な構成を説明する。
図７は、図６で説明したＳＡＤＣ回路１０２の閾値を変動させるキャリブレーション方法を用いて調整を行なう閾値変動方式によるキャリブレーション装置の詳細な構成を示したものであり、Ｂａｃｋｇｒｏｕｎｄ  Ｃａｌｉｂｒａｔｉｏｎを行う場合の、キャリブレーション装置の一例を示すブロック図である。
【００８４】
図７に示すように、パイプライン型Ａ／Ｄ変換器１は、ＳｔａｇｅＩ（例えばＳｔａｇｅ１（単位ブロック１００（１）））を含むステージ部４１と、ＳｔａｇｅＩ＋１からＳｔａｇｅＮ（例えばＳｔａｇｅ２からＳｔａｇｅＮ）までの単位ブロック１００（２）〜１００（Ｎ））を含むＢａｃｋｅｎｄ  ＡＤＣ４２と、を備える。
【００８５】
ステージ部４１は、ＭＤＡＣ１１０とＳＡＤＣ回路１０２とを含んで構成される。
ＳＡＤＣ回路１０２は、入力信号Ｖｉｎが入力されるＡＤＣ１０２ａとＤＡＣ１０２ｂとを含んで構成され、さらに、電圧Ｖｃａｌとランダム変数ＰＮとを乗算する乗算器１０２ｃと、ＡＤＣ１０２ａの出力と乗算器１０２ｃの出力とを加算する演算器１０２ｄと、を備える。
【００８６】
そして、図７に示すキャリブレーション装置は、前述のように、ＳＡＤＣ回路１０２の閾値を変動させ入出力関数を変動させてキャリブレーションを行なう。
なお、ＭＤＡＣ１１０は、前述の図２に示すＭＤＡＣ１１０と同一構成を有する。
また、入力信号Ｖｉｎが、ステージ部４１およびＢａｃｋｅｎｄ  ＡＤＣ４２で処理された結果得られる出力信号Ｖｏｕｔ、つまり入力信号ＶｉｎをＡ／Ｄ変換した変換結果である出力信号Ｖｏｕｔとランダム変数ＰＮとを乗算器３５で乗算し、乗算器３５での演算結果をエラー信号Ｖｅｒｒとする。そして、エラー信号Ｖｅｒｒをアキュームレータ２１で積算し、アップダウンカウンタ２２では、積算値がゼロより小さいか、すなわち、１／ｆ′が１／ｆより大きいとみなすことができるかに応じて指令信号をＤＡＣ２３に出力し、ＤＡＣ２３では、アップダウンカウンタ２２の指令信号に応じてＧａｉｎ−ＡＭＰ１２の電流源Ｉ１〜Ｉ３の電流値を調整する。
【００８７】
ここで、ＳＡＤＣ回路１０２の閾値を変動させてキャリブレーションを行なう手法は、Ｄｉｔｈｅｒ信号を挿入するための容量（ＣＡＰ）を追加しないため、Ｆｅｅｄｂａｃｋ  Ｇａｉｎを高く取れるというメリットがある。
また、この方式は入力信号にＤｉｔｈｅｒ信号を重畳した信号を長周期的に積算するとゼロになることを前提としてＡＤ変換により発生するエラーを取り出し、これをＦｅｅｄｂａｃｋして最適値を探索する。
【００８８】
なお、図７においては、Ｇａｉｎ−ＡＭＰ１２のゲインを調整しているが、これに限るものではなく、例えば、ＭＤＡＣ−ＡＭＰ１１のゲインを調整するものでも良いし、さらにサンプリングキャパシタＣｓＩの容量値を調整するものでも良い。
【００８９】
＜従来のキャリブレーション方法との比較＞
ここで、本実施形態のように、入力信号Ｖｉｎにランダム信号を加算すること、或いは、ＳＡＤＣ回路１０２の閾値を変動させることにより、パイプライン型Ａ／Ｄ変換器１のゲイン調整を行なう方法と、従来のキャリブレーション方法との相違を明確にするため、従来のランダム信号を用いずに、ゲイン調整を行なう場合について説明する。
【００９０】
図８は、例えば図７に示すＭＤＡＣ１１０が２．５ＢｉｔのＭＤＡＣである場合のＳｔａｇｅ１のＳＡＤＣ回路１０２に含まれるＡＤＣ１０２ａの一部を模式的に示す図であって、従来のキャリブレーション方法を用いる場合の、ＳＡＤＣ回路１０２に含まれるＡＤＣの一部を示したものである。
従来のキャリブレーション方法を用いる場合のＳＡＤＣ回路（以後、従来のＳＡＤＣ回路という）は、図８に示すように、コンパレータ１５１〜１５６を備えている。
【００９１】
コンパレータ１５１〜１５６は、入力信号Ｖｉｎと基準電圧（５／８）・Ｖｒ、（３／８）・Ｖｒ、（１／８）・Ｖｒ、（−１／８）・Ｖｒ、（−３／８）・Ｖｒ、（−５／８）・Ｖｒとをそれぞれ比較する。なお、Ｖｒは、入力信号Ｖｉｎの最大入力レンジである。
【００９２】
図９は、ランダム信号を加算しない従来のＳＡＤＣ回路の伝達関数（入出力特性）を示す図である。図９において、横軸は入力、縦軸は出力である。また、図９中の「△」で指し示す値は、ランダム信号を加算しない従来のＳＡＤＣ回路の閾値を表す。
図９に示すように、ランダム信号を加算しない従来のＳＡＤＣ回路の場合、比較する基準電圧の値が変わらないので、入力信号に対して伝達関数が適応された出力信号が出力される。
【００９３】
次に、本実施形態のようにＳＡＤＣ回路１０２においてランダム信号を加算する場合について説明する。
図１０は、ＭＤＡＣ１１０が２．５ＢｉｔのＭＤＡＣである場合の、図７に示すＳｔａｇｅ１のＳＡＤＣ回路１０２に含まれるＡＤＣの一部を模式的に示す図である。
ＳＡＤＣ回路１０２は、コンパレータ１６１〜１６８を備えている。
【００９４】
コンパレータ１６１〜１６８は、ランダム信号によって比較する電圧を入れ替える。すなわち、ランダム変数ＰＮ＝１のときは、入力信号Ｖｉｎと基準電圧（１５／１６）・Ｖｒ、（１１／１６）・Ｖｒ、（７／１６）・Ｖｒ、（３／１６）・Ｖｒ、（−１／１６）・Ｖｒ、（−５／１６）・Ｖｒ、（−９／１６）・Ｖｒ、（−１３／１６）・Ｖｒとをそれぞれ比較する。一方、ランダム変数ＰＮ＝−１のときは、入力信号Ｖｉｎと基準電圧（１３／１６）・Ｖｒ、（９／１６）・Ｖｒ、（５／１６）・Ｖｒ、（１／１６）・Ｖｒ、（−３／１６）・Ｖｒ、（−７／１６）・Ｖｒ、（−１１／１６）・Ｖｒ、（−１５／１６）・Ｖｒとをそれぞれ比較する。なお、Ｖｒは、入力信号Ｖｉｎの最大入力レンジである。
【００９５】
図１１は、ランダム変数ＰＮを加算する、本実施形態におけるＳＡＤＣ回路１０２の伝達関数（入出力特性）を示す図である。図１１において、横軸はＳＡＤＣ回路１０２への入力を表し、縦軸は出力を表す。また、図１１中の「△」で指し示す値は、ランダム変数ＰＮを加算するＳＡＤＣ回路１０２の閾値を表す。
図１１では、ランダム変数ＰＮ＝１を加算する時のＳＡＤＣ回路１０２の伝達関数（入出力特性）と、ランダム変数ＰＮ＝−１を加算する時のＳＡＤＣ回路１０２の伝達関数（入出力特性）とを併記している。
【００９６】
入力側からみて例１のような入力信号が入ってきたところでは、ランダム変数ＰＮの値によって出力信号が変わる。例えばＰＮ＝１の場合、ランダム変数ＰＮ＝１を加算する時のＳＡＤＣ回路１０２の伝達関数が適応され、例１の入力信号は例１に応じた出力信号（ＰＮ＝１）となる。ＰＮ＝−１の場合、ランダム変数ＰＮ＝−１を加算する時のＳＡＤＣ回路１０２の伝達関数が適応され、例１の入力信号は例１に応じた出力信号（ＰＮ＝−１）となる。その結果、図１１に示すように、ランダム変数ＰＮにより出力結果が変動することになる。
この場合、ランダム変数ＰＮによって同じ入力でも出力が変わるため、長期的に加算していくと、結果としてエラー成分が残る。
【００９７】
一方、入力側からみて例２のような入力信号が入ってきたところでは、ランダム変数ＰＮによって出力信号は変わらない。例えばＰＮ＝１の場合、ランダム変数ＰＮ＝１を加算する時のＳＡＤＣ回路１０２の伝達関数が適応され、ＰＮ＝−１の場合、ランダム変数ＰＮ＝−１を加算する時のＳＡＤＣ回路１０２の伝達関数が適応されるが、両者の伝達関数は同じなので、例２の入力信号は例２に応じた出力信号（ＰＮ＝１／−１）となる。
【００９８】
この場合、ランダム変数ＰＮが変動しても出力がいつも同じであるため、長期的に加算しても相殺されてエラーが残らない。
ところで、エラーが積算されていようがいまいが、アキュームレータ２１では全ての出力信号についてこれらを積算している。
そこで、キャリブレーション時間を短縮化するためには、アキュームレータ２１の積算時間を効率化すればよいことに着目し、前述のように、入力信号Ｖｉｎによって、乗算器３５でのエラー信号が零となる場合とならない場合とが存在することから、このエラー信号が零とならないときの入力信号Ｖｉｎの取り得る領域をエラー積算領域とし、入力信号Ｖｉｎがエラー積算領域内の値であるかどうかを判定し効率的な積算を行なう。
【００９９】
＜閾値変動方式によるキャリブレーション方法の説明＞
次に、閾値変動方式によるキャリブレーション方法を説明する。
本実施形態では、例えば図７に示す後段のＢａｃｋｅｎｄ  ＡＤＣ４２を利用することで入力信号Ｖｉｎを、エラー信号が積算される領域（時間）と、エラー信号が積算されない領域（時間）とに区別し、エラー信号が積算される領域の値、つまり、エラー積算領域内の値であるときにのみ、エラー信号をアキュームレータ２１で積算する。
【０１００】
アキュームレータ２１は、入力信号Ｖｉｎが、エラー信号が積算されない領域（時間）の値である場合には、単に前回の積算結果を保持しても良いし、前回の積算結果に「０」を足しても良いし、または、アキュームレータ２１の両端をバイパスしてもよい。
【０１０１】
図１２（ａ）は、図１０に示す、ランダム変数ＰＮを加算するＳＡＤＣ回路１０２のコンパレータ１６１〜１６８にＯｆｆｓｅｔがない理想的な場合の、Ｓｔａｇｅ１およびＳｔａｇｅ２の伝達関数（入出力特性）を示す図である。Ｓｔａｇｅ１の伝達関数を示す図（図１２（ａ）の左側の図）において、横軸はＳＡＤＣ回路１０２への入力を表し、縦軸は出力を表し、横軸の「△」が指し示す値は、Ｓｔａｇｅ１のＳＡＤＣ回路１０２の閾値を表す。また、実線はＰＮ＝１の場合の伝達特性を表し、一点鎖線はＰＮ＝−１の場合の伝達特性を表す。
【０１０２】
Ｓｔａｇｅ２の伝達関数を示す図（図１２（ａ）の右側の図）において、横軸は、Ｓｔａｇｅ２のＳＡＤＣ回路１０２の出力を表し、縦軸は、Ｓｔａｇｅ２のＳＡＤＣ回路１０２の入力を表し、縦軸の「△」が指し示す値は、Ｓｔａｇｅ２のＳＡＤＣ回路１０２の閾値を表す。また、ＰＮ＝１の場合およびＰＮ＝−１の場合のそれぞれについて、ＳＡＤＣ回路１０２への入力信号と、入力信号が複数に分割されてなる各セグメントｓｅｇ．０〜ｓｅｇ．７との対応を表す。
【０１０３】
図１２（ａ）において、ランダム変数ＰＮの影響を受けない領域はＳｔａｇｅ２入力（＝Ｓｔａｇｅ１出力）の（−１／４）・Ｖｒ〜（１／４）・Ｖｒに該当する。図示しない判定回路は、この領域をエラー積算している領域（時間）と判定し、エラー積算している領域（時間）としていない領域（時間）とを区別することで、エラー積算している領域のみアキュームレータ２１で積算する。
【０１０４】
このように、エラーが積算される領域のみ積算するので、エラー積算にとって不要な入力信号を極力積算しなくてすむようになり、相対的に必要なエラー信号の積算比率が高くなる。つまり、積算した信号のうち、エラー成分の比率が高まるので相対的に積算時間が短くてもエラー成分を取り出しやすくなる。
ここで、Ｓｔａｇｅ２入力（＝Ｓｔａｇｅ１出力）が（−１／４）・Ｖｒ〜（１／４）・Ｖｒとなるのは、図１２（ａ）に示すように、Ｓｔａｇｅ２に入力される入力信号が複数に分割されてなる各Ｓｅｇｍｅｎｔにおいて、セグメントＳｅｇ．３とセグメントＳｅｇ．２の中で出力が０以上の時、セグメントＳｅｇ．４の中で出力が０以下の時である。
【０１０５】
出力が０以上あるいは０以下というのは、後段のＢａｃｋｅｎｄ  ＡＤＣ４２のＡＤ変換結果から判別することができ、これらに該当する場合はアキュームレータ２１で積算しない。このように、判定には新たな判定回路を追加するのではなく後段のＢａｃｋｅｎｄ  ＡＤＣ４２におけるＡＤ変換結果を利用することができる。
【０１０６】
図１２（ｂ）は、ＳＡＤＣ回路１０２のコンパレータにＯｆｆｓｅｔがある場合の、Ｓｔａｇｅ１およびＳｔａｇｅ２の伝達関数（入出力特性）を示す図である。Ｓｔａｇｅ１の伝達関数を示す図（図１２（ｂ）の左側の図）において、横軸はＳＡＤＣ回路１０２への入力を表し、縦軸は出力を表し、横軸の「△」が指し示す値は、Ｓｔａｇｅ１のＳＡＤＣ回路１０２の閾値を表す。また、実線はＰＮ＝１の場合の伝達特性を表し、一点鎖線はＰＮ＝−１の場合の伝達特性を表す。また、Ｓｔａｇｅ２の伝達関数を示す図（図１２（ｂ）の右側の図）において、横軸は、Ｓｔａｇｅ２のＳＡＤＣ回路１０２の出力を表し、縦軸は、Ｓｔａｇｅ２のＳＡＤＣ回路１０２の入力を表し、縦軸の「△」が指し示す値は、Ｓｔａｇｅ２のＳＡＤＣ回路１０２の閾値を表す。
【０１０７】
図１２（ｂ）に示すように、ＳＡＤＣ回路１０２のコンパレータ１６１〜１６８にＯｆｆｓｅｔがある場合は、積算すべき領域は後段のＢａｃｋｅｎｄ  ＡＤＣ４２にとって広がる。このことからＳＡＤＣ回路１０２のコンパレータのＯｆｆｓｅｔも加味したうえで、エラー信号を積算しない領域を決めるとよい。例えば、Ｏｆｆｓｅｔが（１／３２）・Ｖｒであると仮定するとエラー信号を積算しない領域は後段のＢａｃｋｅｎｄ  ＡＤＣ４２にとって全体の１／８になりその分の時間短縮効果が見込まれる。
【０１０８】
＜ランダム信号加算方式によるキャリブレーション装置の一例を示す詳細な構成図＞
次に、ランダム信号加算方式によるキャリブレーション装置の詳細な構成を説明する。
図１３は、図５で説明した入力信号にランダム信号を加算する、ランダム信号加算方式によるキャリブレーション装置の一例を示す詳細な構成の概念図である。
図１３に示す、ランダム信号加算方式によるキャリブレーション装置は、図７に示す閾値変動方式によるキャリブレーション装置と比較して、乗算器３１および３３、加算器３４、さらにランダム信号を加算するための加算器３２としての容量を備えるところが異なる。なお、図７に示したキャリブレーション装置と同じ機能を有する構成要素には同一の符号を付し、その説明は省略する。
【０１０９】
図１３に示すように、パイプライン型Ａ／Ｄ変換器１は、ＳｔａｇｅＩ（例えばＳｔａｇｅ１（単位ブロック１００（１）））を含むステージ部５１と、ＳｔａｇｅＩ＋１からＳｔａｇｅＮ（例えばＳｔａｇｅ２からＳｔａｇｅＮ）までの単位ブロック（１００（２）〜１００（Ｎ））を含むＢａｃｋｅｎｄ  ＡＤＣ５２と、を備える。
ステージ部５１は、ＭＤＡＣ１１０と、ＳＡＤＣ回路１０２′と、を含むとともに、電圧Ｖｃａｌとランダム変数ＰＮとを乗算する乗算器３１と、乗算器３１の乗算結果を、入力信号Ｖｉｎに加算するための加算器３２としての容量と、を含んで構成される。
【０１１０】
ＳＡＤＣ回路１０２′は、入力信号Ｖｉｎが入力されるＡＤＣ１０２ａとＤＡＣ１０２ｂとを含む。
そして、図１３に示すキャリブレーション装置は、入力信号Ｖｉｎにランダム信号を加算し、入力信号Ｖｉｎの振幅を変動させてキャリブレーションを行なう。
なお、ＭＤＡＣ１１０は、前述の図２に示すＭＤＡＣ１１０と同一構成を有する。
【０１１１】
また、電圧Ｖｃａｌとランダム変数「−ＰＮ」とを乗算する乗算器３３での演算結果に、入力信号Ｖｉｎが、ステージ部５１およびＢａｃｋｅｎｄ  ＡＤＣ５２で処理された結果得られる出力信号Ｖｏｕｔ（ＡＤＣ）、つまり入力信号Ｖｉｎにランダム信号を加算した信号をＡ／Ｄ変換した変換結果である出力信号Ｖｏｕｔ（ＡＤＣ）を加算器３４により加算して、入力信号Ｖｉｎを、Ａ／Ｄ変換したデジタル信号である出力信号Ｖｏｕｔを得る。そして、この出力信号Ｖｏｕｔとランダム変数ＰＮとを乗算器３５で乗算する。この乗算器３５での演算結果をエラー信号Ｖｅｒｒとして、エラー信号Ｖｅｒｒをアキュームレータ２１で積算し、アップダウンカウンタ２２では、積算値がゼロより小さいか、すなわち、１／ｆ′が１／ｆより大きいとみなすことができるかに応じて指令信号をＤＡＣ２３に出力し、ＤＡＣ２３では、アップダウンカウンタ２２の指令信号に応じてＧａｉｎ−ＡＭＰ１２の電流源Ｉ１〜Ｉ３の電流値を調整する。
【０１１２】
なお、図１３では、加算器３２としての容量に（Ｖｃａｌ×ＰＮ）の電圧をチャージすることにより、アナログ部での加算を実現しているが、これに限るものではなく、容量に替えて加算器を用いても良い。
また、電圧Ｖｃａｌの代わりに、ＳＡＤＣ回路１０２′に含まれるＡＤＣ１０２ａのコンパレータで用いる基準電圧Ｖｒを用い、入力信号Ｖｉｎの入力端につながる容量（ＣＡＰ）ＣｓＩとの比で実現することもできる。たとえばＶｃａｌ＝（１／４）・Ｖｒのとき、図１３中の電圧Ｖｃａｌを（１／４）・Ｖｒにする代わりに、ＶｃａｌをＶｒにし、ＣＡＰ比を１：４にして実現してもよい。
【０１１３】
なお、図１３において、Ｇａｉｎ−ＡＭＰ１２のゲインを調整したが、これに限るものではなく、例えば、ＭＤＡＣ−ＡＭＰ１１のゲインを調整するものでも良い。
図１４は、図１３のランダム信号加算方式のキャリブレーション装置において、ランダム変数ＰＮを入力信号Ｖｉｎに加算する場合の、入力信号とＳＡＤＣ回路１０２′の伝達関数（入出力特性）とを示す図である。図１４において横軸は、ＳＡＤＣ回路１０２′への入力信号、縦軸は出力を表す。
【０１１４】
図１４では、ランダム変数ＰＮ＝１を加算する時の入力信号と、ランダム変数ＰＮ＝−１を加算する時の入力信号とを併記している。なお、図１４中の「△」の指し示す位置は、ＳＡＤＣ回路１０２の閾値を表し、ＰＮ＝１の場合とＰＮ＝−１の場合とでは伝達関数は同一であって、閾値も同一である。
伝達関数が同じでもランダム変数ＰＮによって出力が変わる場合は、長期的に加算していくと、結果としてエラー成分が残る。
【０１１５】
一方、ランダム変数ＰＮが変動したとしても出力が同じである場合は、長期的に加算しても相殺されてエラーが残らない。
図１３に示すキャリブレーション装置においても、図７に示すキャリブレーション装置と同様に、後段のＢａｃｋｅｎｄ  ＡＤＣ５２を利用することでエラー信号を積算している領域（時間）とエラー信号を積算していない領域（時間）とを区別し、エラー信号を積算している領域のみアキュームレータ２１で積算することで、キャリブレーション時間を短縮化することができる。
【０１１６】
以上のように、本発明によれば、サミングポイントＰｓｕｍの電圧を取り出す回路を単純な構成のＧａｉｎ−ＡＭＰ１２で実現しても、動作環境や製造工程時のばらつきによらず精度の良いゲインが実現できる。
【０１１７】
＜ランダム信号方式によるキャリブレーション装置の他の適用例を示す構成図＞
次に、キャリブレーション装置の他の適用例を説明する。
図１５は、ランダム信号加算方式によるキャリブレーション装置の他の適用例を示す詳細な構成図である。
図１５に示すキャリブレーション装置は、パイプライン型Ａ／Ｄ変換器ではなく、Ａ／Ｄ変換器のサンプルホールド回路において、ゲイン調整を行なうものであって、図１５では、図１３で説明した入力信号Ｖｉｎにランダム信号を加算することによりキャリブレーションを行なうものである。
【０１１８】
すなわち、図１５に示すキャリブレーション装置は、図１３に示したＳｔａｇｅ１を含むステージ部５１とそれ以降のＳｔａｇｅを含むＢａｃｋｅｎｄ  ＡＤＣ５２とを含むパイプライン型Ａ／Ｄ変換器１の代わりに、ＡＤＣ（Ａ／Ｄ変換器）２１２のサンプルホールド回路２１１のゲイン調整を行なうものであり、このキャリブレーション装置は、図１３に示すキャリブレーション装置において、さらにレベル判定回路２１７を備える。
【０１１９】
なお、図１３に示したキャリブレーション装置と同じ機能を有する構成要素には同一の符号を付し、その説明は省略する。
図１５は、サンプルホールド回路２１１に対して、Ｂａｃｋｇｒｏｕｎｄ  Ｃａｌｉｂｒａｔｉｏｎを行うためのキャリブレーション装置の一例を示すブロック図である。
図１５に示すように、サンプルホールド回路２１１は、ＡＭＰ２２１とＧａｉｎ−ＡＭＰ１２と、ＡＭＰ２２１の出力端と反転入力端とを接続する容量２２２と、一端が入力信号Ｖｉｎの入力端に接続され、他端が、ＡＭＰ２２１の反転入力端とＧａｉｎ−ＡＭＰ１２の入力端とに接続されるサンプリング容量２２３と、を備えるとともに、さらに、電圧Ｖｃａｌとランダム変数ＰＮとを乗算する乗算器３１と加算器３２としての容量と、を備える。そして、ＡＭＰ２２１の出力端とＧａｉｎ−ＡＭＰ１２の出力端との間に、サンプルホールド回路２１１とＡＤＣ２１２とを接続するための容量２１３が接続される。
【０１２０】
図１５に示すキャリブレーション装置は、ＡＤＣ２１２の後段に、電圧Ｖｃａｌとランダム変数「−ＰＮ」とを乗算する乗算器３３と、ＡＤＣ２１２の出力Ｖｏｕｔ（ＡＤＣ）と乗算器３３の出力とを加算する加算器３４と、を備える。
そして、電圧Ｖｃａｌとランダム変数「−ＰＮ」とを乗算する乗算器３３での演算結果に、ＡＤＣ２１２からの出力を加算器３４により加算し、入力信号Ｖｉｎのデジタル信号である出力信号Ｖｏｕｔを得る。この出力信号Ｖｏｕｔとランダム変数ＰＮとを乗算器３５で乗算し、この演算結果をエラー信号Ｖｅｒｒとしてアキュームレータ２１で積算する。アップダウンカウンタ２２では、積算値がゼロより小さいか、すなわち、１／ｆ′が１／ｆより大きいとみなすことができるかに応じて指令信号をＤＡＣ２３に出力し、ＤＡＣ２３では、アップダウンカウンタ２２の指令信号に応じてＧａｉｎ−ＡＭＰ１２の電流源Ｉ１〜Ｉ３の電流値を調整する。
【０１２１】
なお、図１５においては、Ｇａｉｎ−ＡＭＰ１２のゲインを調整したが、これに限るものではなく、例えば、サンプルホールド回路２１１のＡＭＰ２２１のゲインを調整するものでも良いし、サンプルホールド回路２１１に含まれるキャパシタを調整するものでも良い。
また、レベル判定回路２１７は、例えばＡＤＣで構成され、図１３の後段のＢａｃｋｅｎｄ  ＡＤＣ５２と同様に、エラー信号が積算される領域（時間）とエラー信号が積算されない領域（時間）とを区別する。
【０１２２】
レベル判定回路２１７の判定結果から、入力信号Ｖｉｎがエラー信号が積算されない領域（時間）に該当する場合はアキュームレータ２１では積算しない。
このように、図１５に示すキャリブレーション装置も、図１３に示すキャリブレーション装置と同様に、レベル判定回路２１７を利用することでエラー信号が積算される領域（時間）と積算されない領域（時間）とを区別し、エラー信号が積算される領域のみアキュームレータ２１で積算することで、キャリブレーション時間を短縮化することができる。
以上のように、サンプルホールド回路２１１に適用した場合であっても、動作環境や製造工程時のばらつきによらず精度の良いゲインが実現できる。
【０１２３】
＜キャリブレーション方法の改良説明＞
＜全入力レンジ型のエラー挿入方法の改良点の検討＞
本発明者は、上述のキャリブレーション方法について、さらに改良点について検討を行なった。
すなわち、前述の図７に示す、閾値変動方式によるキャリブレーション装置によるキャリブレーション方法は、図１２（ａ）に示すように、全入力レンジでどの電圧で信号が入力した場合においてもエラーが積算されるように構成している。
ところで、図１６は一般的なエラーがある場合の閾値変動方式によるキャリブレーション装置の伝達関数（入出力特性）を示した例であり、図中特性線Ｌ１はエラーがある場合の実際の伝達関数（入出力特性）を示す。なお特性線Ｌ２はエラーがない場合の伝達関数（入出力特性）である。また、実線はＰＮ＝１のときの伝達関数を表し、破線はＰＮ＝−１のときの伝達関数を表す。
【０１２４】
図１６において、例えば入力信号が例３の時、取り出すエラー信号は図で示されるエラー（例３）に相当する電圧になる。また、入力信号が例４の時、取り出すエラー信号は図で示されるエラー（例４）に相当する電圧になる。すなわち、出力信号が同じ電圧の場所では入力信号に依らずエラー量は一定であることが分かる。一方で、アキュームレータ２１で積算する信号は以下の式で表すことができる。
（積算するエラー量）＝Σ［（エラー信号）／（入力信号）］
【０１２５】
このことから全入力レンジでエラーを積算した場合、入力信号が大きい時は、エラー信号の大きさが、入力信号が小さい時と同じであるにもかかわらず、アキュームレータ２１で積算できる信号は相対的に小さくなってしまう。アキュームレータ２１で積算する信号が小さくなると、その分積算時間を長くしなければならなくなる。
【０１２６】
＜キャリブレーション時間の短縮のためのキャリブレーション装置の回路構成/伝達関数構成図＞
＜閾値変動方式によるキャリブレーション方法の改良＞
以上を鑑みて、さらに効率的なキャリブレーション方法を以下に説明する。
図１７は、図７で説明したＳＡＤＣ回路１０２の閾値を変動させるキャリブレーション方法を用いて調整を行なう閾値変動方式によるキャリブレーション装置の一例を示す詳細な構成図であって、さらに効率的なキャリブレーションを実現するためのキャリブレーション装置の一例である。
【０１２７】
図１７に示す、本発明における閾値変動方式によるキャリブレーション装置は、図７に示す一般的な閾値変動方式によるキャリブレーション装置と比較して、ＳＡＤＣ回路１０２のＡＤＣ１０２ａの演算結果であるデジタル信号Ｄｉｇｉｔａｌ１とランダム変数ＰＮとを結合する結合器（Ｃｏｕｐｌｅｒ）６１と、結合器６１の演算結果の値に応じて出力値を変化させるＬｏｏｋＵｐＴａｂｌｅ（以下、ＬＵＴという。）６２と、加算器６３と、を備える点が異なる。加算器６３は、出力信号Ｖｏｕｔ、つまり、入力信号Ｖｉｎが、ステージ部４１およびＢａｃｋｅｎｄ  ＡＤＣ４２において処理された結果得られる、入力信号ＶｉｎをＡ／Ｄ変換したデジタル信号である出力信号Ｖｏｕｔとランダム変数ＰＮとを乗算器３５で乗算したエラー信号Ｖｅｒｒに、ＬＵＴ６２の出力を加算する
なお、図１７において、図７に示すキャリブレーション装置と同じ機能を有する構成要素には同一の符号を付し、その説明は省略する。
【０１２８】
図１７に示すように、パイプライン型Ａ／Ｄ変換器１は、ＳｔａｇｅＩ（例えばＳｔａｇｅ１（単位ブロック１００（１）））を含むステージ部４１と、ＳｔａｇｅＩ＋１からＳｔａｇｅＮ（例えばＳｔａｇｅ２からＳｔａｇｅＮまでの単位ブロック（１００（２）〜１００（Ｎ）））を含むＢａｃｋｅｎｄ  ＡＤＣ４２と、を備える。
ステージ部４１は、ＭＤＡＣ１１０と、ＳＡＤＣ回路１０２と、を含んで構成される。
【０１２９】
ＳＡＤＣ回路１０２は、入力信号Ｖｉｎが入力されるＡＤＣ１０２ａとＤＡＣ１０２ｂと、電圧Ｖｃａｌとランダム変数ＰＮとを乗算する乗算器１０２ｃと、ＡＤＣ１０２ａの出力と乗算器１０２ｃの出力とを加算する演算器１０２ｄと、を含んでいる。この乗算器１０２ｃと演算器１０２ｄとがランダム変動部に対応している。なお、ＭＤＡＣ１１０は、前述の図２に示すＭＤＡＣ１１０と同一構成を有する。
【０１３０】
また、入力信号Ｖｉｎを、ステージ部４１およびＢａｃｋｅｎｄ  ＡＤＣ４２で処理した結果得た、入力信号Ｖｉｎのデジタル信号である出力信号Ｖｏｕｔとランダム変数ＰＮとを乗算器３５で乗算し、エラー信号Ｖｅｒｒを得る。
一方で、ＡＤＣ１０２ａの出力結果とランダム信号ＰＮの結果とを結合器６１で結合し、この値に応じて予め用意されたＬＵＴ（ＬｏｏｋＵｐＴａｂｌｅ）６２からデジタル値を出力する。この結果を加算器６３において先に計算していたエラー信号Ｖｅｒｒと加算しこの加算結果をアキュームレータ２１で積算し、アップダウンカウンタ２２では、積算値がゼロより小さいか、すなわち、１／ｆ′が１／ｆより大きいとみなすことができるかに応じて指令信号をＤＡＣ２３に出力し、ＤＡＣ２３では、アップダウンカウンタ２２の指令信号に応じてＧａｉｎ−ＡＭＰ１２の電流源Ｉ１〜Ｉ３の電流値を調整する。アキュームレータ２１は全ての入力範囲において積算するが、追加したＬＵＴ６２で予め用意したＬＵＴ出力とエラー信号Ｖｅｒｒとを加算して、エラー積算には不要な入力信号Ｖｉｎ相当分を差し引くことによって、より効率的な積算が可能となる。
【０１３１】
なお、図１７において、Ｇａｉｎ−ＡＭＰ１２のゲインを調整したが、これに限るものではなく、例えば、ＭＤＡＣ−ＡＭＰ１１のゲインを調整するものでも良い。
結合器６１は、例えば、ＡＤＣ１０２ａから出力される所定ビット例えばｘビットのデジタル信号（例えば、「０」を表す「０１０」）と、ランダム信号ＰＮの値（つまり、１であるか−１であるか）を表すｙビットのデジタル信号とから、ランダム信号ＰＮを表すｙビットのビット列を上位ビット、ＡＤＣ１０２ａから出力されるデジタル値を表すｘビットのビット列を下位ビットとする、結合信号を生成する。例えばｘビットのビット列が「０１０」であり、ランダム信号ＰＮ＝１を表すビット列が「１」であるときには、結合信号は「１０１０」となり、ランダム信号ＰＮ＝−１を表すビット列が「−１」であるときには、結合信号は「−１０１０」となる。
【０１３２】
ＬＵＴ６２には、ＡＤＣ１０２ａから出力されるデジタル信号とランダム信号ＰＮとに対応した、入力信号Ｖｉｎ相当のＬＵＴ出力値が、結合器６１で生成される結合信号と対応付けて設定されている。ＬＵＴ６２は、結合器６１から結合信号を入力とし、入力される結合信号に対応するＬＵＴ出力値として出力する。
例えばＡＤＣ１０２ａから出力されるｘビットのビット列が「０」を表す「０１０」であり、ｙビットのビット列が、ランダム信号ＰＮ＝１を表す「１」であり、結合信号が「１０１０」である場合には、ＬＵＴ出力値は、後述の図１８（ａ）に示すように、「０」を表すデジタル値となる。
【０１３３】
また、例えば、ＡＤＣ１０２ａから出力されるデジタル値が「（３／４）Ｖｒ」を表すｘビットのビット列であり、ランダム信号ＰＮが、ＰＮ＝−１を表すｙビットのビット列である場合には、ＬＵＴ出力値は、後述の図１８（ｂ）に示すように、「（−３／４）Ｖｒ」を表すデジタル値となる。
図１８（ａ）、図１８（ｂ）は、図１７に示すＭＤＡＣ１１０が２．５ｂｉｔ構成の場合の、図１７に示すランダム変数ＰＮがＰＮ＝１とＰＮ＝−１の時のＳｔａｇｅ１の伝達関数とＬＵＴ６２の出力結果（以下、ＬＵＴ出力値ともいう。）を示す図である。なお、伝達関数を示す特性図において、横軸は入力、縦軸は出力を表す。また、横軸の下部において、「△」で指し示す値は、ＳＡＤＣ回路１０２の閾値を表す。また、横軸の上部に示すＳｅｇ．０〜７は、Ｓｔａｇｅ１に入力される入力信号が複数に分割されてなるＳｅｇｍｅｎｔを表す。
【０１３４】
ＬＵＴ出力値はランダム変数ＰＮの符号と図１７に示すＳＡＤＣ回路１０２に含まれるＡＤＣの演算結果とによって変動する。
結合信号に対応したＬＵＴ出力値の決め方は、次のとおりである。
ランダム変数ＰＮがＰＮ＝１、ＰＮ＝−１であるときの伝達関数それぞれにおいて入力信号Ｖｉｎが０となるＳｅｇｍｅｎｔを基準として０を出力し、入力信号Ｖｉｎが０から大きくなるに従ってＳｅｇｍｅｎｔ毎に１／（２ｎ）ずつ大きくなる値を減算する。なお、ｎはＳｔａｇｅ１のステージゲインである。図１８の例ではＭＤＡＣ１１０が２.５ｂｉｔであるのでｎ＝２である。逆に入力信号Ｖｉｎが０から小さくなるときには、入力信号Ｖｉｎが０となるＳｅｇｍｅｎｔを基準として、入力信号が０から小さくなるに従ってＳｅｇｍｅｎｔ毎に１／（２ｎ）ずつ大きくなる値を加算する。
【０１３５】
次に、図１８（ａ）に示す、入力信号が例５（＝０）である場合と例６（＝（＋３／４）Ｖｒ）である場合とを用いて、加算器６３で加算した出力、すなわち図１７におけるアキュームレータ２１の入力信号について説明する。
例えば図７に示す従来の閾値変動方式のキャリブレーション方法では、入力信号が例５である場合、入力信号（＝０）に対してエラー信号を積算し、同様に、入力信号が例４の場合、入力信号（＝（＋３/４）Ｖｒ）に対してエラー信号を積算しており、結果として同じ大きさのエラー信号を積算することになるが、例４の場合は入力信号が（＋３／４）Ｖｒと大きいため相対的な積算量は以下の式に従って減少していた。
（積算するエラー量）＝Σ［（エラー信号）／（入力信号）］
【０１３６】
しかし、図１７に示す本発明における閾値変動方式のキャリブレーション方法では、出力信号Ｖｏｕｔに、ＬＵＴ６２のＬＵＴ出力値を加算器６３で加算することによって、前以ってＳＰＭ部１２を有するＳｔａｇｅへの入力信号、つまり図１７の場合にはＳｔａｇｅ１への入力信号（＝Ｖｉｎ）に近い値を、乗算器３５から出力されるエラー信号Ｖｅｒｒから減算している。すなわち、図１８において入力信号が例５である場合は「０」を減算し、入力信号が例４である場合は「（＋３／４）Ｖｒ」を減算する。そのため、アキュームレータ２１で積算する信号は例３と例４とで同じ量の「エラー信号」と、例３と例４とで同じ量の「入力信号−ＬＵＴ出力値」との和となり、結果として、例３と例４とで同じ量のエラー信号を積算することになる。つまり、積算するエラー量は以下の式に従って表すことができる。
（積算するエラー量）＝Σ［（エラー信号）／（入力信号-ＬＵＴ出力値）］
【０１３７】
ＰＮ信号が「−１」である場合の伝達関数を示した図１８（ｂ）においても、同様に説明することが可能である。
このことから全入力レンジでエラーを積算した場合、Ｓｔａｇｅ１への入力信号Ｖｉｎが大きい時においても、乗算器３５で演算されるエラー信号Ｖｅｒｒから、値の大きい入力信号Ｖｉｎ相当の大きさのＬＵＴ出力値分だけ予め差し引き、アキュームレータ２１では、ＬＵＴ出力値を差し引いた後のエラー信号Ｖｅｒｒ′を積算しているため、アキュームレータ２１で積算できるエラー信号が相対的に小さくなることを回避することが可能になる。これにより、積算したいエラー信号の相対比率を高めることが可能となり、その分積算時間を短縮することができる。
【０１３８】
なお、図１７では、図１８（ａ）、図１８（ｂ）に示すように、ランダム変数ＰＮにより、入力信号Ｖｉｎが分割されてなるＳｅｇｍｅｎｔの範囲が異なり、且つＳｅｇｍｅｎｔ毎にＬＵＴ出力値が異なることから、結合器６１で、ランダム変数ＰＮとＳｔａｇｅ１のＡＤＣ１０２ａから出力されるデジタル信号とを合成した結合信号を生成し、この結合信号に基づきＬＵＴ６２からＬＵＴ出力値を得るようにしているが、これに限るものではない。例えばランダム変数ＰＮが＋１の場合と−１の場合とで個別にルックアップテーブルを設け、ランダム変数ＰＮの値に応じて参照するルックアップテーブルを切り替えることで、ランダム変数ＰＮとＳｔａｇｅ１のＡＤＣ１０２ａから出力されるデジタル信号とに応じたＬＵＴ出力値を得るようにしてもよく、要は、Ｓｔａｇｅ１のＡＤＣ１０２ａから出力されるデジタル信号と、ランダム変数ＰＮとに応じた、ＬＵＴ出力値を得ることができればよい。
【０１３９】
なお、上記の説明は図１７に示すＭＤＡＣ１１０が２．５ｂｉｔ構成の場合においてなしたものであるが、その限りではなく、１．５ｂｉｔや３．５ｂｉｔ等の多ｂｉｔ構成においても同様の結果を得ることが可能である。
また、Ｓｔａｇｅ１の出力結果を用いてＬＵＴ出力値を決めているが、この限りでもなく、さらにＳｔａｇｅ２、３、…のＢａｃｋｅｎｄＡＤＣの出力値を用いてＬＵＴ出力値を変えることで、さらに入力信号に近い値を差し引くことが可能となり、積算するエラー量の相対比率をさらに高めることも可能である。
【０１４０】
つまり、ＬＵＴ出力値を、Ｓｔａｇｅ１の出力値相当の大きさだけでなく、Ｓｔａｇｅ２の出力、Ｓｔａｇｅ３の出力、などＢａｃｋｅｎｄＡＤＣ４２に含まれる各Ｓｔａｇｅそれぞれの出力に基づき、これら各Ｓｔａｇｅの出力の和相当の大きさのＬＵＴ出力値を設定し、ＬＵＴ出力値を乗算器３５からのエラー信号Ｖｅｒｒを加算器６３で差し引けば、Ｓｔａｇｅ１への入力信号Ｖｉｎにより近似した値を差し引くことができる。そのため、アキュームレータ２１において積算するエラー量の相対比率を高めることができる。
【０１４１】
＜ランダム信号加算方式のキャリブレーション方法の改良＞
＜ランダム信号加算方式によるキャリブレーション装置のより詳細な構成（改良）＞
図１９は、図５で説明した入力信号にランダム信号を加算する、ランダム信号加算方式によるキャリブレーション装置のより詳細な構成の一例を示す概念図であって、上記と同様に、さらに効率的なキャリブレーションを実現するためのキャリブレーション装置の一例である。
【０１４２】
図１９に示す、本発明におけるランダム信号加算方式によるキャリブレーション装置は、図１３に示す一般的なランダム信号加算方式によるキャリブレーション装置と比較して、ＳＡＤＣ回路１０２´のＡＤＣ１０２ａの演算結果であるデジタル信号Ｄｉｇｉｔａｌ１とランダム変数ＰＮとを結合する結合器（Ｃｏｕｐｌｅｒ）６１と、結合器６１の演算結果の値に応じて出力値を変化させるＬＵＴ（ＬｏｏｋＵｐＴａｂｌｅ）６２と、加算器６３と、を備える点が異なる。加算器６３は、入力信号Ｖｉｎにランダム信号を加算した信号をステージ部５１およびＢａｃｋｅｎｄ  ＡＤＣ５２において処理した結果得られるデジタル信号Ｖｏｕｔ（ＡＤＣ）に、ランダム変数「−ＰＮ」×Ｖｃａｌを加算器３４で加算して得られる、入力信号ＶｉｎをＡ／Ｄ変換したデジタル信号である出力信号Ｖｏｕｔに、ランダム変数ＰＮを乗算器３５で乗算したエラー信号Ｖｅｒｒと、ＬＵＴ６２の出力結果とを加算する。
【０１４３】
これら結合器６１、ＬＵＴ６２および加算器６３は、図１７に示す結合器６１、ＬＵＴ６２および加算器６３と同等の機能構成を有する。
なお、図１９において、図１３に示すキャリブレーション装置と同じ機能を有する構成要素には同一の符号を付し、その説明は省略する。
【０１４４】
図１９に示すように、パイプライン型Ａ／Ｄ変換器１は、ＳｔａｇｅＩ（例えばＳｔａｇｅ１（単位ブロック１００（１）））を含むステージ部５１と、ＳｔａｇｅＩ＋１からＳｔａｇｅＮ（例えばＳｔａｇｅ２からＳｔａｇｅＮまでの単位ブロック（１００（２）〜１００（Ｎ）））を含むＢａｃｋｅｎｄ  ＡＤＣ５２と、を備える。
【０１４５】
ステージ部５１は、ＭＤＡＣ１１０と、ＳＡＤＣ回路１０２′と、を含むとともに、電圧Ｖｃａｌとランダム変数ＰＮとを乗算する乗算器３１と、乗算器３１の乗算結果を、入力信号Ｖｉｎに加算するための加算器３２としての容量と、を含んで構成される。これにより、図１９に示すキャリブレーション装置は、入力信号Ｖｉｎの振幅を変動させてキャリブレーションを行なう。なお、加算器３２と加算器３４とがランダム変動部に対応している。
【０１４６】
ＳＡＤＣ回路１０２′は、入力信号Ｖｉｎが入力されるＡＤＣ１０２ａとＤＡＣ１０２ｂとを含む。
なお、ＭＤＡＣ１１０は、前述の図２に示すＭＤＡＣ１１０と同一構成を有する。
また、電圧Ｖｃａｌとランダム変数「−ＰＮ」とを乗算する乗算器３３での演算結果に、入力信号Ｖｉｎにランダム信号を加算した信号がステージ部５１およびＢａｃｋｅｎｄ  ＡＤＣ５２により処理された結果得られる出力Ｖｏｕｔ（ＡＤＣ）を加算器３４により加算して、入力信号ＶｉｎをＡ／Ｄ変換した出力信号Ｖｏｕｔを得る。そして、この出力信号Ｖｏｕｔとランダム変数ＰＮとを乗算器３５で乗算し、この演算結果をエラー信号Ｖｅｒｒとして、このエラー信号ＶｅｒｒとＬＵＴ（ＬｏｏｋＵｐＴａｂｌｅ）６２からのデジタル値からなる出力結果とを加算器６３において加算し、この加算結果Ｖｅｒｒ′をアキュームレータ２１で積算する。アップダウンカウンタ２２では、アキュームレータ２１での積算値がゼロより小さいか、すなわち、１／ｆ′が１／ｆより大きいとみなすことができるかに応じて指令信号をＤＡＣ２３に出力し、ＤＡＣ２３では、アップダウンカウンタ２２の指令信号に応じてＧａｉｎ−ＡＭＰ１２の電流源Ｉ１〜Ｉ３の電流値を調整する。
【０１４７】
この場合もアキュームレータ２１で積算できるエラー信号が相対的に小さくなることを避けることが可能になるため、積算したいエラー信号の相対比率を高めることが可能となり、その分積算時間を短縮することができる。
なお、図１９では、加算器３２としての容量にＶｃａｌ×ＰＮの電圧をチャージすることにより、アナログ部での加算を実現しているが、これに限るものではなく、容量に替えて加算器を用いても良い。
【０１４８】
また、電圧Ｖｃａｌの代わりに、ＳＡＤＣ回路１０２に含まれるＡＤＣのコンパレータで用いる基準電圧Ｖｒを用い、入力信号Ｖｉｎの入力端につながる容量（ＣＡＰ）ＣｓＩとの比で実現することもできる。たとえばＶｃａｌ＝（１／４）・Ｖｒのとき、図１９中の電圧Ｖｃａｌを（１／４）・Ｖｒにする代わりに、ＶｃａｌをＶｒにし、ＣＡＰ比を１：４にして実現してもよい。
【０１４９】
なお、図１９において、Ｇａｉｎ−ＡＭＰ１２のゲインを調整したが、これに限るものではなく、例えば、ＭＤＡＣ−ＡＭＰ１１のゲインを調整するものでも良い。
図１９に示すランダム信号加算方式によるキャリブレーション装置においても、図１７に示す構成を有する図７に示す閾値変動方式によるキャリブレーション装置と同様に、後段のＢａｃｋｅｎｄ  ＡＤＣ５２を利用することでエラー信号を積算している領域（時間）とエラー信号を積算していない領域（時間）とを区別し、エラー信号を積算している領域のみアキュームレータ２１で積算することで、キャリブレーション時間を短縮化することができる。
【０１５０】
以上のように、本発明によれば、サミングポイントＰｓｕｍの電圧を取り出す回路を単純な構成のＧａｉｎ−ＡＭＰ１２で実現しても、動作環境や製造工程時のばらつきによらず精度の良いゲインが実現できるとともに、アキュームレータ２１で積算できるエラー信号が相対的に小さくなることを避けることにより積算時間を短縮することができ、より短時間で、Ｇａｉｎ−ＡＭＰ１２のゲイン調整を行なうことができ、精度のよいパイプライン型Ａ／Ｄ変換器１を実現することができる。
【０１５１】
なお、図１７および図１９のキャリブレーション装置では、ＡＤＣ１０２ａの出力をもとに、ＬＵＴ６２の出力結果を得るようにした場合について説明したが、図１５で説明したレベル判定回路２１７を別途設け、ＡＤＣ１０２ａの代わりにレベル判定回路２１７の出力を用いて、レベル判定回路２１７の出力とランダム変数ＰＮとに対応したＬＵＴ６２の出力結果を得るようにしてもよい。
【０１５２】
また、上記実施形態では、本発明によるサンプルホールド回路のキャリブレーション方法を、パイプライン型Ａ／Ｄ変換器に適用した場合について説明したが、これに限るものではなく、例えば、Ａ／Ｄ変換器のサンプルホールド回路やΔΣＡ／Ｄ変換器などであっても適用することができる。
例えば図１５に示す、Ａ／Ｄ変換器のサンプルホールド回路において、キャリブレーションを行なう場合には、レベル判定回路２１７の出力を、ＡＤＣ１０２ａの出力として利用し、結合器６１およびＬＵＴ６２により、レベル判定回路２１７の出力とランダム変数ＰＮとに対応したＬＵＴ６２の出力結果を得るようにすればよい。
【０１５３】
また、本発明の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらすすべての実施形態をも含む。さらに、本発明の範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、すべての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
【符号の説明】
【０１５４】
１  パイプライン型Ａ／Ｄ変換器
１１  ＭＤＡＣ−ＡＭＰ
１２  Ｇａｉｎ−ＡＭＰ
２１  アキュームレータ（ａｃｃｕｍｕｌａｔｏｒ）
２２  アップダウンカウンタ（ｕｐ／ｄｎ  ｃｏｕｎｔｅｒ）
２３  ＤＡＣ（ＤＡコンバータ）
３１、３３、３５  乗算器
３２、３４  加算器
６１  結合器
６２  ＬＵＴ（ＬｏｏｋＵｐＴａｂｌｅ）
６３  加算器
１０２、１０２′  ＳＡＤＣ（サブＡＤコンバータ）回路
１０２ａ  ＡＤＣ
１１０  ＭＤＡＣ（乗算型デジタルアナログコンバータ）
１７１〜１７７  コンパレータ
２１１  サンプルホールド回路
２１２  Ａ／Ｄ変換器
Ｍｘ１、Ｍｘ２、Ｍｙ１、Ｍｙ２  ＭＯＳトランジスタ
Ｉ１、Ｉ２、Ｉ３  電流源
【図１】
2015097332.tif 000003
【図２】
2015097332.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2015097332.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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