(57)【要約】【課題】ハロゲン元素に起因したトランジスタの特性劣化を防止することのできる半導体装置を提供する。【解決手段】半導体装置は、半導体基板に設けられたトレンチと、トレンチの内面を覆うゲート絶縁膜と、ゲート絶縁膜の表面を覆うバリヤ膜と、バリヤ膜の表面を覆い上記トレンチを埋設する金属膜と、を具備し、バリヤ膜は、ゲート絶縁膜に接しハロゲン元素を含有しないハロゲン非含有層を含んで構成される。【選択図】図２
2015084363.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に設けられたトレンチの内面を覆うゲート絶縁膜と、
前記ゲート絶縁膜の表面を覆うバリヤ膜と、
前記バリヤ膜の表面を覆うと共に前記トレンチを埋設する金属膜と、
を備え、
前記バリヤ膜は、前記ゲート絶縁膜に接しハロゲン元素を含有しないハロゲン非含有層を含んで構成される、
ことを特徴とする半導体装置。
【請求項２】
前記ハロゲン非含有層は、有機プリカーサーから形成される、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記バリヤ膜は、前記金属膜に近い側にハロゲン元素を含有するハロゲン含有層を含んでいる、
ことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ハロゲン含有層は、無機プリカーサーから形成される、
ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記バリヤ膜は、前記ハロゲン非含有層と、該ハロゲン非含有層に連続する前記ハロゲン含有層と、が積層して構成される、
ことを特徴とする請求項３または４に記載の半導体装置。
【請求項６】
前記金属膜に近い側にハロゲン元素を含有するハロゲン含有層を含んでいる前記バリヤ膜を第１バリヤ膜とし、
前記第１バリヤ膜の上に無機プリカーサーを用いて形成された、ハロゲン元素を含有するバリヤ膜を第２バリヤ膜とし、
前記第１のバリヤ層と前記第２のバリヤ層を積層する構成を１セットとして少なくとも１セット有する、
ことを特徴とする請求項３または４に記載の半導体装置。
【請求項７】
半導体基板に設けられ、内面がゲート絶縁膜で覆われた一方向に延在する複数のトレンチと、
前記複数のトレンチ内を各々埋設する複数のゲート電極と、
を備え、
前記複数のゲート電極の各々は、前記ゲート絶縁膜の表面を覆うバリヤ膜と、前記バリヤ膜の表面を覆うと共に前記トレンチを埋設する金属膜と、を有し、
前記バリヤ膜は、前記ゲート絶縁膜に接しハロゲン元素を含有しないハロゲン非含有層を含んで構成されることを特徴とする半導体装置。
【請求項８】
前記ハロゲン非含有層は、有機プリカーサーから形成される、
ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記バリヤ膜は、前記金属膜に近い側にハロゲン元素を含有するハロゲン含有層を含んでいる、
ことを特徴とする請求項７または８に記載の半導体装置。
【請求項１０】
前記ハロゲン含有層は、無機プリカーサーから形成される、
ことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記バリヤ膜は、前記ハロゲン非含有層と、該ハロゲン非含有層に連続する前記ハロゲン含有層と、が積層して構成される、
ことを特徴とする請求項９または１０に記載の半導体装置。
【請求項１２】
前記金属膜に近い側にハロゲン元素を含有するハロゲン含有層を含んでいる前記バリヤ膜を第１バリヤ膜とし、
前記第１バリヤ膜の上に無機プリカーサーを用いて形成された、ハロゲン元素を含有するバリヤ膜を第２バリヤ膜とし、
前記第１のバリヤ層と前記第２のバリヤ層を積層する構成を１セットとして少なくとも１セット有する、
ことを特徴とする請求項９または１０に記載の半導体装置
【請求項１３】
半導体基板に、内面がゲート絶縁膜で覆われた一方向に延在するトレンチを形成し、
続いて、前記トレンチ内を埋設するようにゲート電極を形成し、
前記ゲート電極の形成は、前記ゲート絶縁膜の表面を覆うようにバリヤ膜を形成する工程と、前記バリヤ膜の表面を覆うと共に前記トレンチを埋設するように金属膜を形成する工程と、を含み、
前記バリヤ膜の形成においては、ハロゲン元素を含有しない材料を用いてハロゲン非含有層を形成することを特徴とする半導体装置の製造方法。
【請求項１４】
前記ハロゲン非含有層は、有機プリカーサーから形成される、
ことを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記バリヤ膜は、前記金属膜に近い側にハロゲン元素を含有するハロゲン含有層を含んで構成される、
ことを特徴とする請求項１３または１４に記載の半導体装置の製造方法。
【請求項１６】
前記ハロゲン含有層は、無機プリカーサーから形成される、
ことを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記金属膜に近い側にハロゲン元素を含有するハロゲン含有層を含んでいる前記バリヤ膜を第１バリヤ膜とし、
前記第１バリヤ膜の上に無機プリカーサーを用いて形成された、ハロゲン元素を含有するバリヤ膜を第２バリヤ膜とし、
前記第１のバリヤ層と前記第２のバリヤ層を積層する構成を１セットとして少なくとも１セット有する、
ことを特徴とする請求項１５または１６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Dynamic Random Access Memory）などの半導体デバイスにおいて、シリコン基板に設けた溝（以降、トレンチと称する）の内部にワード配線となる埋め込みゲート電極を配置したＭＯＳ（Metal Oxide Semiconductor）トランジスタ（以降、埋め込みゲート型ＭＯＳトランジスタと称する）が用いられている。特許文献１には、埋め込みゲート型ＭＯＳトランジスタの構成例が開示されている。
【０００３】
特許文献１に記載された埋め込みゲート型ＭＯＳトランジスタでは、トレンチの内壁にゲート酸化膜となる酸化シリコン膜が設けられ、さらに酸化シリコン膜を覆うように、埋め込みゲート電極となる窒化チタン膜とタングステン膜が順次設けられている。埋め込みゲート電極はＤＲＡＭのワード線として機能するため低抵抗材料であることが要求される。さらに、立体構造のトレンチ内に埋設するために、埋め込みゲート電極の形成には段差被覆性に優れたＣＶＤ（Chemical Vapor Deposition）法が用いられる。したがって、主たるゲート電極はＣＶＤ法で形成されるタングステン膜で構成されることとなる。
【０００４】
しかし、ＣＶＤ法で形成するタングステン膜をゲート酸化膜に直に接触させるように成膜するとゲート酸化膜が劣化し、リーク電流が増大する。これを回避するために、ゲート酸化膜とタングステン膜の間に反応防止膜（バリヤ膜）を介在させることが必須の構成となっている。上記の窒化チタン膜がバリヤ膜として機能する。
【０００５】
また、特許文献２には、四塩化チタンとアンモニアを原料ガスとするＣＶＤ法により窒化チタン膜を形成する方法が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１２−１５１４３５号公報
【特許文献２】特開２００６−９３６５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１に記載された埋め込みゲート型ＭＯＳトランジスタのゲート電極に、特許文献２に記載された窒化チタン膜の成膜法を用いた場合、原料ガスが無機プリカーサーである四塩化チタン（ＴｉＣｌ４）と、アンモニア（ＮＨ３）であることに起因して、成膜後の窒化チタン膜には、四塩化チタンに含まれていた塩素（Ｃｌ）が残留することになる。このような塩素は、窒化チタン膜と接しているゲート酸化膜中へ拡散して、ゲート酸化膜のリーク電流を増大させるので、トランジスタ特性を劣化させる問題があった。
【０００８】
また、タングステン膜は、原料となる六フッ化タングステン（ＷＦ６）ガスを水素還元することにより成膜されるが、この成膜時、反応生成物としてフッ素（Ｆ）が発生する。このフッ素もゲート酸化膜にダメージを与え、ゲート酸化膜のリーク電流を増大させる問題があった。
【課題を解決するための手段】
【０００９】
本発明の第１の態様による半導体装置は、半導体基板に設けられたトレンチと、上記トレンチの内面を覆うゲート絶縁膜と、上記ゲート絶縁膜の表面を覆うバリヤ膜と、上記バリヤ膜の表面を覆うと共に上記トレンチを埋設する金属膜と、を具備し、上記バリヤ膜は、上記ゲート絶縁膜に接しハロゲン元素を含有しないハロゲン非含有層を含んで構成される。
【００１０】
本発明の第２の態様による半導体装置は、半導体基板に設けられ、内面がゲート絶縁膜で覆われた一方向に延在する複数のトレンチと、前記複数のトレンチ内を各々埋設する複数のゲート電極と、を備え、前記複数のゲート電極の各々は、前記ゲート絶縁膜の表面を覆うバリヤ膜と、前記バリヤ膜の表面を覆うと共に前記トレンチを埋設する金属膜と、を有し、前記バリヤ膜は、前記ゲート絶縁膜に接しハロゲン元素を含有しないハロゲン非含有層を含んで構成される。
【００１１】
本発明の第３の態様による半導体装置の製造方法は、半導体基板に、内面がゲート絶縁膜で覆われた一方向に延在するトレンチを形成し、続いて、前記トレンチ内を埋設するようにゲート電極を形成し、前記ゲート電極の形成は、前記ゲート絶縁膜の表面を覆うようにバリヤ膜を形成する工程と、前記バリヤ膜の表面を覆うと共に前記トレンチを埋設するように金属膜を形成する工程と、を含み、前記バリヤ膜の形成においては、ハロゲン元素を含有しない材料を用いてハロゲン非含有層を形成する。
【発明の効果】
【００１２】
本発明の半導体装置によれば、ゲート絶縁膜に接する部分のバリヤ膜がハロゲン元素を含有しないバリヤ膜で構成されるので、ハロゲン元素に起因したトランジスタの特性劣化を防止することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明に係る第１の実施形態のＤＲＡＭのメモリセル領域の一例を示す平面図である。
【図２】図１に示した平面図のＡ−Ａ’線による断面図である。
【図３Ａ】図２に示した断面図のトレンチ３０内の第１の構成例を示す図である。
【図３Ｂ】図３Ａに示した太線による枠内を拡大した図である。
【図４Ａ】図２に示した断面図のトレンチ３０内の第２の構成例を示す図である。
【図４Ｂ】図４Ａに示した太線による枠内を拡大した図である。
【図５Ａ】図２に示した断面図のトレンチ３０内の第３の構成例を示す図である。
【図５Ｂ】図５Ａに示した太線による枠内を拡大した図である。
【図６】本発明に係る第２の実施形態のＤＲＡＭのメモリセル領域の一例を示す平面図である。
【図７】図６に示した平面図のＡ−Ａ’線による断面図である。
【図８】本発明に係る半導体デバイスの製造方法を説明するための平面図である。
【図９】本発明に係る半導体デバイスの製造方法におけるトレンチを形成する工程を示す断面図である。
【図１０】本発明に係る半導体デバイスの製造方法におけるゲート絶縁膜を形成する工程を示す断面図である。
【図１１】本発明に係る半導体デバイスの製造方法におけるバリヤ膜と金属膜を形成する工程を示す断面図である。
【図１２】本発明に係る半導体デバイスの製造方法における不要なバリヤ膜と金属膜を除去する工程を示す断面図である。
【図１３】ＡＬＤ法による窒化チタン成膜時の様子を説明するためのシーケンス図である。
【図１４】本発明と従来技術の比較をＩ（リーク電流）−∨（印加電圧）特性について示した図である。
【発明を実施するための形態】
【００１４】
本発明の実施形態による半導体デバイスの構成について、半導体デバイスがＤＲＡＭの場合を一例にして説明する。
【００１５】
（第１の実施形態）
まず初めに、第１の実施形態によるＤＲＡＭ１００の構成について説明する。
【００１６】
図１は、第１の実施形態によるＤＲＡＭ１００のメモリセル領域における構成例を示した平面図である。但し、図１では、各構成要素の配置状況を明確にするため、容量コンタクトプラグの上方に配置されたキャパシタと上部金属配線は省略している。図２は、図１のＡ−Ａ’線による断面図を示している。図１には互いに直交するＸ軸、Ｙ軸と、Ｘ軸に対してある角度をなすＸ’軸が示され、図２には、互いに直交するＸ軸、Ｚ軸が示されている。また、本実施形態のＤＲＡＭ１００では、ベースとなる半導体基板にｐ型単結晶シリコン基板を用いるものとするが、これに限るものではない。
【００１７】
最初に、図２を参照する。ＤＲＡＭ１００には、シリコン基板１内に埋め込みゲート型ＭＯＳトランジスタ（Ｔｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４）が設けられている。埋め込みゲート型ＭＯＳトランジスタ（以下、単にトランジスタＴｒと記す）は、シリコン基板１において、素子分離領域（ＳＴＩ：Shallow Trench Isolation）５に囲まれた活性領域２に設けられている。なお、ＳＴＩ５は、シリコン基板１の上面１ａから掘り下げられた素子分離溝２９の内部にシリコン酸化膜からなる単層の素子分離絶縁膜を配置したものであるが、シリコン窒化膜などとの積層膜としても良い。
【００１８】
図２には、一つの活性領域２に各々二つのトランジスタＴｒが配置され、合わせて４つのトランジスタＴｒが示されている。第１トランジスタＴｒ１は、シリコン基板１の上面１ａから掘り下げられた第１トレンチ３０Ａを有している。第１トランジスタＴｒ１は、ゲート絶縁膜７と、第１埋め込みゲート電極１１Ａと、第１容量不純物拡散層（以下、第１容量拡散層）２１ａと、ビット線不純物拡散層（以下、ビット線拡散層）１３と、を有する。ゲート絶縁膜７は、活性領域２に設けられた第１トレンチ３０Ａの内面を覆っている厚さ４ｎｍのシリコン酸化膜からなる。第１埋め込みゲート電極１１Ａは、ゲート絶縁膜７の表面を覆い第１トレンチ３０Ａの下部を埋設する。第１容量拡散層２１ａは、第１トレンチ３０ＡとＳＴＩ５とに挟まれる活性領域２の上部に設けられたソース／ドレイン領域の一方となる。ビット線拡散層１３は、第１トレンチ３０Ａおよび隣接する第２トレンチ３０Ｂに挟まれる活性領域２の上部に配置されたソース／ドレイン領域の他方となる。
【００１９】
第１埋め込みゲート電極１１Ａは、ゲート絶縁膜７の表面を覆う厚さ１０ｎｍのバリヤ膜８と、バリヤ膜８の表面を覆い第１トレンチ３０Ａの下部を埋設する金属膜９と、で構成される。特に、第１トレンチ３０Ａ内にゲート絶縁膜７を介して、ゲート絶縁膜７の表面を覆うようにバリヤ膜８を配置すると、バリヤ膜８の表面で構成される凹部３０ａが形成される。金属膜９は、凹部３０ａを埋設して配置される構成となる。後述の図４Ａ、図４Ｂ、図５Ａ、図５Ｂにおいても同様の構成となる。バリヤ膜８の膜厚は、１０ｎｍに限るものではなく、１〜１０ｎｍの範囲で制御することが可能である。第１埋め込みゲート電極１１Ａの上面は、埋め込み絶縁膜１０で覆われている。埋め込み絶縁膜１０は、シリコン基板１の上面１ａより下に位置する第１トレンチ３０Ａを埋設すると共に、上面１ａの上にも配置され第１層間絶縁膜を構成している。
【００２０】
同様に、第２トランジスタＴｒ２は、第１トレンチ３０Ａと同じ構成の第２トレンチ３０Ｂを有しており、ゲート絶縁膜７、第２埋め込みゲート電極１１Ｂ、第２容量不純物拡散層（以下、第２容量拡散層）２１ｂおよびビット線拡散層１３で構成される。したがって、１つの活性領域２に配置される第１トランジスタＴｒ１と第２トランジスタＴｒ２とは、間に位置するビット線拡散層１３を共有するように配置された構成となっている。素子分離領域（ＳＴＩ）５を挟んで隣接する他の活性領域２に配置される第３トランジスタＴｒ３および第４トランジスタＴｒ４も同じ構成となっている。
【００２１】
以下では、第１、第２埋め込みゲート電極１１Ａ、１１Ｂや、第１、第２トレンチ３０Ａ、３０Ｂ等は、区別する必要の無い場合には、埋め込みゲート電極１１、トレンチ３０というように呼ぶ場合がある。
【００２２】
本第１の実施形態では各々のトレンチ３０のＸ方向の幅を３０ｎｍ、シリコン基板１の上面１ａからの深さを１５０ｎｍとしている。また、素子分離溝２９の深さは、２５０ｎｍとしている。
【００２３】
ここで、バリヤ膜８は、ゲート絶縁膜７の表面に接し、ハロゲン元素（塩素あるいはフッ素）を含有しないハロゲン非含有バリヤ層を有している。より詳しく言えば、バリヤ膜８は、ゲート絶縁膜７の表面に接するハロゲン非含有バリヤ層となる金属窒化膜を少なくとも含んで構成される。さらに詳しく言えば、ハロゲン非含有バリヤ層は、塩素を含まない有機プリカーサーを原料とするＣＶＤ法で形成された窒化チタン膜で構成される。一方、金属膜９は、六フッ化タングステン（ＷＦ６）を原料とするＣＶＤ法で形成されたタングステン（Ｗ）膜で構成されている。このように、埋め込みゲート電極１１は、ゲート絶縁膜７の表面を覆うハロゲン非含有バリヤ層を含むバリヤ膜８と金属膜９とが積層された構成となっている。
【００２４】
図２に示した埋め込みゲート電極１１について、図３Ａおよび図３Ｂを用いてさらに説明する。図３Ａは図２のトレンチ３０内を抜き出した図であり、図３Ｂは図３Ａの太線による枠内を拡大した図である（後述の図４Ａ、図４Ｂ、図５Ａ、図５Ｂも同じ）。図３Ｂに示すように、バリヤ膜８は、ハロゲン非含有バリヤ層８ａａを含む構成となっている。より正確に記述すると、図２、図３Ａ、図３Ｂのバリヤ膜８は、ゲート絶縁膜７を覆うハロゲン非含有バリヤ層８ａａと、ハロゲン非含有バリヤ層８ａａ上に連続するハロゲン含有バリヤ層８ｅと、の積層膜で構成される。すなわち、バリヤ膜８は成膜段階では膜全体がハロゲン非含有バリヤ層からなる窒化チタン膜で構成されている。しかし、バリヤ膜８を形成した後に実施される金属膜９の形成工程においてバリヤ膜８の表面にフッ素が導入され、さらに他の後工程で半導体基板に加わる熱処理によってフッ素がバリヤ膜８中に拡散する。結果的に、フッ素はバリヤ膜８の表面から２．５ｎｍまで拡散する。したがって、バリヤ膜８は、ゲート絶縁膜７の表面を覆う厚さ７．５ｎｍのハロゲン非含有バリヤ層８ａａと、ハロゲン非含有バリヤ層８ａａ上に連続する厚さ２．５ｎｍのハロゲン含有バリヤ層８ｅとの積層膜で構成されることとなる。図２、図３Ａ、図３Ｂの場合、バリヤ膜８がバリヤすべき対象のハロゲンはフッ素となる。
【００２５】
上記のように、ゲート絶縁膜７の表面をハロゲン非含有バリヤ層８ａａで覆われた状態に維持することができるので、タングステン膜（金属膜）９の成膜時に発生するフッ素に起因したゲート絶縁膜の特性劣化を回避することができる。図２、図３Ａ、図３Ｂの場合、バリヤ膜８の膜厚は少なくとも３ｎｍとする。バリヤ膜８が３ｎｍより薄くなると、フッ素がバリヤ膜８中を拡散してゲート絶縁膜７内に進入しやすくなる。なお、埋め込みゲート電極１１の上面は、埋め込み絶縁膜１０で覆われている。他のトランジスタＴｒ２、Ｔｒ３、Ｔｒ４も同じ構成となっている。
【００２６】
ここで、図２以外のバリヤ膜８の構成について説明する。背景技術の項で説明したように、特許文献２には、無機プリカーサーとなる四塩化チタン（ＴｉＣｌ４）とアンモニア（ＮＨ３）を原料ガスとするＣＶＤ法によりバリヤ膜となる窒化チタン膜を形成する方法が開示されている。本明細書の課題に記載したように、無機プリカーサーを用いて形成した窒化チタン膜（第２窒化チタン膜と称する）は、塩素を含有しているために下地のゲート絶縁膜の絶縁耐性を劣化させる問題がある。
【００２７】
一方、本第１の実施形態の図２で説明した有機プリカーサーを原料として形成する窒化チタン膜（第１窒化チタン膜と称する）は塩素を含有していないので、塩素に起因する下地のゲート絶縁膜の絶縁耐性を劣化させる問題がない。しかし、有機プリカーサーは有機物で構成されているので、形成された第１窒化チタン膜にはカーボン（Ｃ）が含有される。カーボンはゲート絶縁膜を劣化させることはないが、第１窒化チタン膜にカーボンが含有されることに起因して、無機プリカーサーを用いて形成した第２窒化チタン膜に比べて電気抵抗が高くなる問題がある。
【００２８】
したがって、第１窒化チタン膜および第２窒化チタン膜は、半導体装置の性能向上において、各々一長一短の性質を有している。これに基づき、図２で説明した“バリヤ膜８の少なくともゲート絶縁膜７の表面に接する部分は、ハロゲン元素（塩素あるいはフッ素）を含有しないハロゲン非含有バリヤ層を有する構成”には、下記３つの異なる構成を挙げることができる。
【００２９】
（１）有機プリカーサーを用いて形成する第１窒化チタン膜を単層のバリヤ膜８とする第１の構成（図２に相当する構成）。
【００３０】
（２）有機プリカーサーを用いて形成する第１窒化チタン膜を第１バリヤ膜とし、第１バリヤ膜の上に無機プリカーサーを用いて形成する第２窒化チタン膜を第２バリヤ膜とする２層膜をバリヤ膜８とする第２の構成（後述の図４Ａ、図４Ｂに相当する構成）。
【００３１】
（３）上述の第１窒化チタン膜上に第２窒化チタン膜をラミネート状に積層する多層膜をバリヤ膜８とする第３の構成（後述の図５Ａ、図５Ｂに相当する構成）。
【００３２】
上述の第１〜第３のいずれの構成においても、塩素あるいはフッ素がゲート絶縁膜の特性を劣化させる問題を回避できる。また、第２および第３の構成においては、後述するように埋め込みゲート電極、すなわちワード線の電気抵抗をより低減することができる。
【００３３】
図２に示した第１の構成については説明を省略し、以下、第２および第３の構成について、図４Ａ、図４Ｂと図５Ａ、図５Ｂを用いてさらに詳しく説明する。なお、いずれの構成においてもバリヤ膜８の合計膜厚は１０ｎｍとする。
【００３４】
まず、図４Ａ、図４Ｂを参照して第２の構成について説明する。図４Ａ、図４Ｂに示される埋め込みゲート電極１１は、ゲート絶縁膜７の表面を覆う厚さ５ｎｍの第１バリヤ膜８ａと、第１バリヤ膜８ａの表面を覆う厚さ５ｎｍの第２バリヤ膜８ｂと、第２バリヤ膜８ｂの内側に位置し、トレンチ３０の下部を埋設する金属膜９と、で構成される。製造方法の説明で詳述するように、第１バリヤ膜８ａは、塩素を含有しない有機プリカーサーを用いたＣＶＤ法で形成される第１窒化チタン膜で構成される。したがって、第１バリヤ膜８ａは、少なくとも成膜段階では膜全体に塩素を含有していない。一方、第２バリヤ膜８ｂは、塩素を含有する無機プリカーサーを原料とするＣＶＤ法で形成される第２窒化チタン膜で構成される。したがって、第１バリヤ膜８ａの表面を覆う第２バリヤ膜８ｂは、成膜段階で膜全体に塩素を含有している。金属膜９はＣＶＤ法によるタングステン膜で構成されている。
【００３５】
上述のように、図４Ａ、図４Ｂの構成では、塩素を含有しない第１バリヤ膜８ａ（第１窒化チタン膜）上に、塩素を含有する第２バリヤ膜８ｂ（第２窒化チタン膜）を積層する構成となっている。したがって、第１バリヤ膜８ａを形成した後に実施される第２バリヤ膜８ｂの形成工程において第１バリヤ膜８ａの表面に塩素が導入され、さらに他の後工程で半導体基板に加わる熱処理によって塩素が第１バリヤ膜８ａ中に拡散する。結果的に、塩素は第１バリヤ膜８ａの表面から２．５ｎｍまで拡散する。したがって、第１バリヤ膜８ａは、ゲート絶縁膜７の表面を覆う厚さ２．５ｎｍのハロゲン非含有バリヤ層８ａａと、ハロゲン非含有バリヤ層８ａａ上に連続する厚さ２．５ｎｍのハロゲン含有バリヤ層８ａｂと、の積層膜で構成されることとなる。ここで、バリヤすべき対象となるハロゲンは塩素であり、フッ素は対象外となる。
【００３６】
第２の構成からなるバリヤ膜８に基づく埋め込みゲート電極１１は、トレンチ３０の内面を覆うゲート絶縁膜７と、ゲート絶縁膜７の表面を覆うハロゲン非含有バリヤ層８ａａ上にハロゲン含有バリヤ層８ａｂが位置する第１バリヤ膜８ａと、第１バリヤ膜８ａの表面を覆うハロゲン含有バリヤ層からなる第２バリヤ膜８ｂと、第２バリヤ膜８ｂで構成される凹部３０ａを埋設する金属膜９と、で構成される。
【００３７】
上記のように、図４Ａ、図４Ｂにおいては、ゲート絶縁膜７の表面を厚さ２．５ｎｍのハロゲン非含有バリヤ層８ａａで覆われた状態に維持することができるので、第２バリヤ膜８ｂの成膜時に発生する塩素に起因したゲート絶縁膜の特性劣化を回避することができる。金属膜９の成膜時に発生するフッ素は、導入されたとしても第２バリヤ膜８ｂの表面に留まることとなりゲート絶縁膜７への影響はない。図４Ａ、図４Ｂの場合、第１バリヤ膜８ａの膜厚は少なくとも３ｎｍとする。第１バリヤ膜８ａが３ｎｍより薄くなると、塩素が第１バリヤ膜８ａ中を拡散してゲート絶縁膜７内に進入しやすくなってしまう。
【００３８】
図４Ａ、図４Ｂに示した第２の構成によれば、塩素によるゲート絶縁膜７へのダメージを回避すると同時に、バリヤ膜８の低抵抗化を図ることができる。すなわち、バリヤ膜８の一部を構成し無機プリカーサーを用いて形成する第２窒化チタン膜は、有機プリカーサーを用いて形成する第１窒化チタン膜よりも低抵抗であるので、埋め込みゲート電極（ワード線）１１全体の低抵抗化に寄与する。また、有機プリカーサーを用いて成膜される第１窒化チタン膜と、金属膜９を構成しているタングステン膜とは、密着性が悪くタングステン膜が剥がれる場合がある。しかし、第２の構成のように、第１窒化チタン膜とタングステン膜との間に無機プリカーサーによる第２窒化チタン膜を介在させることにより剥離の問題を回避することができる。すなわち、第２窒化チタン膜は接着層としても機能している。
【００３９】
次に、図５Ａ、図５Ｂを参照して第３の構成について説明する。図５Ａ、図５Ｂに示される埋め込みゲート電極１１は、ゲート絶縁膜７の表面を覆う厚さ３ｎｍの第１バリヤ膜８ａと、第１バリヤ膜８ａの表面を覆う厚さ２ｎｍの第２バリヤ膜８ｂと、第２バリヤ膜８ｂの表面を覆う厚さ３ｎｍの第３バリヤ膜８ｃと、第３バリヤ膜８ｃの表面を覆う厚さ２ｎｍの第４バリヤ膜８ｄと、第４バリヤ膜８ｄで構成される凹部３０ａを埋設する金属膜９と、で構成される。第１バリヤ膜８ａと第３バリヤ膜８ｃは、塩素を含有しない有機プリカーサーを用いたＣＶＤ法で形成される第１窒化チタン膜で構成される。また、第２バリヤ膜８ｂと第４バリヤ膜８ｄは、塩素を含有する無機プリカーサーを用いたＣＶＤ法で形成される第２窒化チタン膜で構成される。
【００４０】
図５Ａ、図５Ｂに示した第３の構成において、第１バリヤ膜８ａは、図４Ａ、図４Ｂの第２の構成と同様に、厚さ０．５ｎｍのハロゲン非含有バリヤ層８ａａと厚さ２．５ｎｍのハロゲン含有バリヤ層８ａｂとの積層膜で構成される。同様に、第３バリヤ膜８ｃは、厚さ０．５ｎｍのハロゲン非含有バリヤ層８ｃａと厚さ２．５ｎｍのハロゲン含有バリヤ層８ｃｂとの積層膜で構成される。
【００４１】
上述のように、図５Ａ、図５Ｂの構成では、第１バリヤ膜８ａ上に塩素を含有する第２バリヤ膜８ｂを積層する構成を１セットとして繰り返し配置する構成となっている。図５Ａ、図５Ｂにおいては、ゲート絶縁膜７の表面を厚さ０．５ｎｍのハロゲン非含有バリヤ層８ａａで覆われた状態に維持することができるので、第２バリヤ膜８ｂの成膜時に発生する塩素に起因したゲート絶縁膜の特性劣化を回避することができる。図５Ａ、図５Ｂの場合、第１バリヤ膜８ａの膜厚は少なくとも３ｎｍとする。第１バリヤ膜８ａが３ｎｍより薄くなると、塩素が第１バリヤ膜８ａ中を拡散してゲート絶縁膜７内に進入しやすくなってしまう。なお、図５Ａ、図５Ｂでは、塩素を含有しない第１バリヤ膜８ａ上に塩素を含有する第２バリヤ膜８ｂを積層する構成を１セットとして繰り返し配置する構成としたが、これに限るものではない。第１バリヤ膜８ａを少なくとも３ｎｍで構成する以外は、他のバリヤ膜の膜厚は任意に変更することができる。
【００４２】
図５Ａ、図５Ｂに示した第３の構成によれば、図４Ａ、図４Ｂに示した第２の構成と同様の効果を得ることができる。また、第２の構成では厚さ５ｎｍの第２バリヤ膜８ｂ全体が第２窒化チタン膜で構成されるので、第２バリヤ膜８ｂを形成している間中、第１バリヤ膜８ａ中への塩素の拡散が継続される。しかし、第３の構成では第３バリヤ膜８ｃを第１窒化チタン膜で構成しているので、第４バリヤ膜８ｄからの塩素の拡散を第３バリヤ膜８ｃで阻止することができる。したがって、バリヤ膜８全体としてゲート絶縁膜７への塩素の拡散をより確実に阻止することが可能となる。
【００４３】
ここで、第１の構成乃至第３の構成におけるバリヤ膜８の配線抵抗を試算すると、以下の通りとなる。なお、各バリヤ膜８（８ａ乃至８ｄ）の比抵抗ρは、発明者が実験的に明らかにした値を用いており、第１バリヤ膜８ａ（第１の構成におけるバリヤ膜８を含む）の比抵抗ρ１と第３バリヤ膜８ｃの比抵抗ρ３は１８７μΩ・ｃｍ、第２バリヤ膜８ｂの比抵抗ρ２と第４バリヤ膜８ｄの比抵抗ρ４は９３μΩ・ｃｍとしている。
【００４４】
はじめに、第１の構成におけるバリヤ膜８の配線長１ｃｍあたりにおける配線抵抗Ｒ1を求めると、バリヤ膜８の断面積Ｓ１が４.５０×１０−１１ｃｍ２であるので、Ｒ１＝（ρ１×１ｃｍ）／Ｓ１＝４.１６ＭΩとなる。
【００４５】
同様に、第２の構成における第１バリヤ膜８ａの配線長１ｃｍあたりにおける配線抵抗Ｒ２を求めると、第１バリヤ膜８ａの断面積Ｓ２が２.３０×１０−１１ｃｍ２であるので、Ｒ２＝（ρ１×１ｃｍ）／Ｓ２＝８.１３ＭΩとなる。また、第２の構成における第２バリヤ膜８ｂの配線長１ｃｍあたりにおける配線抵抗Ｒ３を求めると、第２バリヤ膜８ｂの断面積Ｓ３が２.２０×１０−１１ｃｍ２であるので、Ｒ３＝（ρ２×１ｃｍ）／Ｓ３＝４.２３ＭΩとなる。従って、第２の構成におけるバリヤ膜８の配線長１ｃｍあたりにおける配線抵抗Ｒ４は、並列状態となった第１バリヤ膜８ａと第２バリヤ膜８ｂの合成抵抗となるので、Ｒ４＝１／（（１／Ｒ２）＋（１／Ｒ３））＝２.７８ＭΩとなる。
【００４６】
同様に、第３の構成における第１バリヤ膜８ａの配線長１ｃｍあたりにおける配線抵抗Ｒ５は、第１バリヤ膜８ａの断面積Ｓ４が１.３９×１０−１１ｃｍ２であるので、Ｒ５＝（ρ１×１ｃｍ）／Ｓ４＝１３.４３ＭΩとなる。第３の構成における第２バリヤ膜８ｂの配線長１ｃｍあたりにおける配線抵抗Ｒ６は、第２バリヤ膜８ｂの断面積Ｓ５が９.０８×１０−１２ｃｍ２であるので、Ｒ６＝（ρ２×１ｃｍ）／Ｓ５＝１０.２４ＭΩ、第３の構成における第３バリヤ膜８ｃの配線長１ｃｍあたりにおける配線抵抗Ｒ７は、第３バリヤ膜８ｃの断面積Ｓ６が１.３３×１０−１１ｃｍ２であるので、Ｒ７＝（ρ３×１ｃｍ）／Ｓ６＝１４.０４ＭΩ、第３の構成における第４バリヤ膜８ｄの配線長１ｃｍあたりにおける配線抵抗Ｒ８は、第４バリヤ膜８ｄの断面積Ｓ７が８.６８×１０−１２ｃｍ２であるので、Ｒ８＝（ρ４×１ｃｍ）／Ｓ７＝１０.７１ＭΩとなる。従って、第３の構成におけるバリヤ膜８の配線長１ｃｍあたりにおける配線抵抗Ｒ９は、並列状態となった第１バリヤ膜８ａ乃至第４バリヤ膜８ｄの合成抵抗となるので、Ｒ９＝１／（（１／Ｒ５）＋（１／Ｒ６）＋（１／Ｒ７）＋（１／Ｒ８））＝２.９７ＭΩとなる。
【００４７】
以上のように第２の構成では、第１の構成と比較して、高抵抗となる第１バリヤ膜８ａを薄く（１０ｎｍ⇒５ｎｍ）して断面積を減少させているので、第２構成における配線抵抗Ｒ４は、第１構成における配線抵抗Ｒ１よりも３３％低下している。同様に、第３の構成における配線抵抗Ｒ９も、配線抵抗Ｒ１より２９％低下させることができる。
【００４８】
図２に戻り、上記第１トランジスタＴｒ１の上方における構成を説明する。第１トランジスタＴｒ１を構成しているビット線拡散層１３は、ビット線拡散層１３の上面３２に設けられた導電膜１４に接続されている。導電膜１４は、深さ方向（Ｚ方向）において、ビット線拡散層１３の上面３２から埋め込み絶縁膜１０の上面までがビット線コンタクトプラグとして機能しており、埋め込み絶縁膜１０の上面よりも上方に位置した導電膜１４は、導電膜１４の上面に設けられた導電膜１５と共にビット線１７として機能している。ビット線１７の上面は、ビットマスク膜１６で覆われており、側面部はサイドウォール絶縁膜１８で覆われている。第１トランジスタＴｒ１を構成している第１容量拡散層２１ａは、第１容量拡散層２１ａの上面に設けられた容量コンタクトプラグ２５に接続されている。ここで、容量コンタクトプラグ２５の側面部はサイドウォール絶縁膜２０で覆われている。ビット線１７と、ビットマスク膜１６と、容量コンタクトプラグ２５は、第２層間絶縁膜１２で埋設されている。容量コンタクトプラグ２５の上面には、第１キャパシタ２７が接続されており、第１キャパシタ２７の上面には、プレート電極２８が配置されている。第１トランジスタＴｒ１と第１キャパシタ２７とは一つのメモリセルを構成する。ＤＲＡＭ１００のメモリセル領域には、メモリセルが複数設けられている。
【００４９】
次に、図１を参照して、素子分離領域５で囲まれる活性領域２は、Ｘ’方向に延在して、Ｘ方向並びにＹ方向に配置されている。Ｘ’方向において、活性領域２の両端部には、容量コンタクトプラグ２５が配置されている。１つの活性領域２において、活性領域２の中央領域にはビット線拡散層１３が配置されており、ビット線拡散層１３のＸ’方向における両端部には、活性領域２と重複するようにＹ方向へ延在した埋め込みゲート電極１１が配置されている。さらに、活性領域２の中央に配置されたビット線拡散層１３に重なり埋め込みゲート電極１１と交差するＸ方向へ延在したビット線１７が配置されている。
【００５０】
以上のように、第１の実施形態に係るＤＲＡＭ１００では、トレンチ３０内にゲート絶縁膜７と、バリヤ膜８と、金属膜９と、が配置されており、ゲート絶縁膜７の表面は、ハロゲン非含有バリヤ膜８ａａで覆われる構成を有している。ハロゲン非含有バリヤ膜８ａａは、有機プリカーサーを原料とするＣＶＤ法で形成された第１窒化チタン膜によって構成されている。このような構成によれば、ゲート絶縁膜の表面に接する部分のバリヤ膜８にはハロゲン（塩素）が存在しないので、半導体デバイスの誤動作を防止することができる。
【００５１】
（第２の実施形態）
次に、図６、図7を参照して本発明の第２の実施形態によるＤＲＡＭ２００の構成について説明する。ＤＲＡＭ２００は、Ｙ方向に延在するＳＴＩ５に代えて素子分離用の埋め込み配線を配置したものである。ＤＲＡＭ２００は、いわゆるフィールドシールド型の素子分離構成を有する。なお、第１の実施形態で説明したのと同じ内容は省略し、第１の実施形態と異なる部分についてのみ説明する。
【００５２】
図６は、第２の実施形態によるＤＲＡＭ２００のメモリセル領域における構成例を示した平面図である。図７は、図６のＡ−Ａ’線における断面図を示している。
【００５３】
図６、図７に示すように、ＤＲＡＭ２００には、Ｘ’方向で隣接しているビット線拡散層１３ａ、１３ｂの間に、素子分離領域を挟んで第２トランジスタＴｒ２および第３トランジスタＴｒ３が配置されている。第１の実施形態では、素子分離領域を絶縁膜からなるＳＴＩ５で構成したが、本実施形態では埋め込み配線１１Ｅが配置されている。埋め込み配線１１Ｅは、第２埋め込みゲート電極１１Ｂ、第３埋め込みゲート電極１１Ｃと同様に、バリヤ膜８と金属膜９で構成されている。さらに、バリヤ膜８とシリコン基板１との間にはゲート絶縁膜７が配置されている。しかしながら、埋め込み配線１１Ｅは、メモリセルを構成するトランジスタのゲート電極として機能するものではなく、隣接する２つの活性領域２に各々配置される２つのトランジスタＴｒ（Ｔｒ２およびＴｒ３）を電気的に分離する素子分離機能を有している。埋め込み配線１１Ｅでは、ゲート絶縁膜７を介して対向するシリコン基板１の表面にチャネルとなる反転層が形成されないように、印加電圧が埋め込みゲート電極への印加電圧とは異なる所定の値に維持される。もし、反転層が形成されると、第２容量拡散層２１ｂと第３容量拡散層２１ｃとが短絡した状態となり、メモリセルの独立動作ができなくなってしまう。
【００５４】
第２の実施形態における埋め込み配線１１Ｅは、埋め込みゲート電極１１Ａ、１１Ｂ、１１Ｃ、１１Ｄの形成工程で使用されるトレンチ３０の形成用マスクに埋め込み配線用開口パターンを付加したマスクを用いて同じ形成工程を実施することにより形成することができる。
【００５５】
以上のように、第２の実施形態に係るＤＲＡＭ２００では、埋め込み配線１１ＥがＤＲＡＭ１００と同じ構成となっているので、ゲート絶縁膜の劣化に起因する半導体デバイスの誤動作を防止することができる。
【００５６】
次に、本発明に係る半導体デバイスの製造方法について、図８から図１４を参照しながら説明する。なお、図８から図１４は製造工程を説明するための図面であり、各図面の構成は図１と同様である。説明は、主に図９から図１２を参照しながら行うが、適宜、図８、図１３、図１４を追加している。
【００５７】
図８、図９を参照して、シリコン基板１の上面に、熱ＣＶＤ法によって、シリコン窒化膜（Ｓｉ３Ｎ４）からなる第１マスク膜（図示せず）を形成した。次に、フォトリソグラフィ法とドライエッチング法を用いて、第１マスク膜とシリコン基板１のパターニングを行って、シリコン基板１に素子分離溝２９を形成した。これにより活性領域２は、Ｘ方向とＹ方向の中間方向となるＸ’方向へ延在する島状のパターンとして配置される。なお、活性領域２の上面は、第１マスク膜で覆われている。次に、熱ＣＶＤ法によって、素子分離溝２９の内部を充填するように、シリコン酸化膜（ＳｉＯ２）を堆積させた。次に、ＣＭＰ（Chemical Mechanical Polishing）法によって、第１マスク膜が露出するまでシリコン酸化膜を平坦化して、素子分離溝２９の内部だけにシリコン酸化膜を残存させた。次に、ウェットエッチング法によって、素子分離溝２９の上部におけるシリコン窒化膜とシリコン酸化膜を除去して、シリコン酸化膜の上面がシリコン基板１の上面の位置と概略同等になるようにした。これにより、シリコン酸化膜からなる素子分離絶縁膜が埋設された素子分離領域（ＳＴＩ５）が形成される。
【００５８】
次に、シリコン基板１の上面へ、熱酸化法によるシリコン酸化膜からなる犠牲膜３と、熱ＣＶＤ法によるシリコン窒化膜からなるワードマスク膜４を順次堆積した。この後、フォトリソグラフィ法とドライエッチング法によって、トレンチのパターンとなるように、ワードマスク膜４と犠牲膜３の一部を除去して、開口部を形成した。前記開口部の底面には、シリコン基板１が露出している。次に、ドライエッチング法によって、前記開口部から露出しているシリコン基板１をエッチングして、トレンチ３０を形成した。トレンチ３０は、活性領域２と交差するようにＹ方向へ延在する矩形の溝としており、幅Ｘ１は３０ｎｍ、深さＺ１は１５０ｎｍとしている。活性領域２の上部は、トレンチ３０によって分断されており、トレンチ３０の内部を除いたシリコン基板１の上面には、ワードマスク膜４が残留している。
【００５９】
次に、図１０を参照して、トレンチ３０の内面に、熱酸化法によって厚さ４ｎｍのシリコン酸化膜からなるゲート絶縁膜７を形成した。さらに詳細に説明すると、このゲート絶縁膜７は、トレンチ３０を構成しているワードマスク膜４には形成されずに、トレンチ３０を構成しているシリコン基板１だけに形成されている。
【００６０】
次に、図１１を参照して、ゲート絶縁膜７の表面を覆うように、ＡＬＤ（Atomic Layer Deposition）法によって、１０ｎｍ厚の窒化チタン（ＴｉＮ）からなるバリヤ膜８を成膜した。このＡＬＤ法では、原料ガスとして、有機プリカーサーとなるＴＤＭＡＴ（Tetrakis DiMethyl Amino Titanium：Ti[N(CH３)２]４）と、窒素（Ｎ２）を使用しており、ＴＤＭＡＴのキャリアガスとしてヘリウムを用いている。流量は、ＴＤＭＡＴを３００ｓｃｃｍ、Ｎ２を８ｓｌｍとする。成膜温度は４００℃、高周波パワーは５.７ｋＷとしている。
【００６１】
この成膜では、以下の反応式に示すように、ＴＤＭＡＴを成膜室内において熱分解（反応式［１］参照）してから、分解生成物であるＤＭＡＴを窒素と反応（反応式［２］参照）させることにより、窒化チタンを形成している。
Ti[N(CH３)２]４→Ti[N(CH３)２]＋HN(CH３)２＋H２NCH３＋N*(CH３)２・・・・［１］
Ti[N(CH３)２]＋２N*→TiN＋N２＋C２H６・・・・［２］
【００６２】
さらに詳細に説明するため、ＡＬＤ法による窒化チタン成膜時のシーケンスを図１３に示す。図１３においては、横軸に処理時間を示し、縦軸には成膜室内の温度変化、ＴＤＭＡＴガス供給量、窒素ガス供給量、成膜室内の圧力変化を示す。
【００６３】
図１３を参照して、１５０℃に保たれた成膜室内にウェハを載置してから、成膜を開始する。まず、成膜室内をほぼ真空状態にしてから、４００℃となるまで昇温させる。温度が安定状態に達したＴ１経過時から、ＴＤＭＡＴの供給を開始して、トレンチ３０の内壁にＴＤＭＡＴを吸着させると同時に、上記反応式［１］で示した熱分解を促進させる。ＴＤＭＡＴがＤＭＡＴ（DiMethyl Amino Titanium）となったＴ２経過時にＴＤＭＡＴの供給を停止し、さらに圧力をほぼ真空状態まで下げて成膜室内を排気することにより、未吸着のＴＤＭＡＴを排出する。その後、Ｔ３経過時から、窒素の供給を開始して、上記反応式［２］で示したようにＤＭＡＴと反応させることにより、ＤＭＡＴを窒化チタンとする。ＤＭＡＴが窒化チタンとなったＴ４経過時に、窒素の供給を停止し、さらに圧力をほぼ真空状態まで下げて成膜室内を排気することにより、未反応の窒素を排出させる。排出が終了するＴ５経過時に、１サイクル目（Ｔ1からＴ５まで）の窒化チタンの成膜が終了する。このような１サイクルの処理によって、０.３nm厚程度の成膜がなされるので、所望のサイクル回数を繰り返すことにより、所望の膜厚とした窒化チタンを得ることができる。ここでは、一例として１サイクルの処理を８回繰り返したシーケンスを示しているが、実際には３４回繰り返すことによって、約１０ｎｍ厚の窒化チタンを成膜することができる。
【００６４】
再び、図１１を参照する。ＣＶＤ法によって、バリヤ膜８を覆うようにタングステンからなる金属膜９を成膜して、トレンチ３０を埋め込んだ。このように、埋込ゲート電極１１では、有機プリカーサーを原料とするＣＶＤ法で形成された窒化チタンからなるバリヤ膜８と、タングステンからなる金属膜９を利用して、トレンチ３０を埋め込んでいる。なお、前述した第２の構成による埋め込みゲート電極１１では、有機プリカーサーを原料とするＣＶＤ法で形成された窒化チタンからなる第１バリヤ膜８ａと、無機プリカーサーを原料とするＣＶＤ法で形成された窒化チタンからなる第２バリヤ膜８ｂと、タングステンからなる金属膜９を利用して、トレンチ３０を埋め込む。この場合、５ｎｍ厚とした第１バリヤ膜８ａを覆うように、ＣＶＤ法によって、５ｎｍ厚の第２バリヤ膜８ｂを成膜する。このＣＶＤ法では、原料ガスとして無機プリカーサーとなる四塩化チタン（ＴｉＣｌ４）と、アンモニア（ＮＨ３）を使用しており、成膜温度は６５０℃として、以下の反応（反応式［３］参照）により窒化チタンを形成している。 
6TiCl４＋8NH３→6TiN＋24HCl＋N２・・・・・［３］
【００６５】
次に、図１２を参照する。トレンチ３０の内部において、金属膜９とバリヤ膜８が同じ高さとなって残留するように、ドライエッチング法によって、不要となる金属膜９とバリヤ膜８の上部を除去した。このとき、トレンチ３０の内部には、残留した金属膜９とバリヤ膜８で構成される埋め込みゲート電極１１が形成される。次に、トレンチ３０の内部において、埋込ゲート電極１１の上方を埋め込むように、熱ＣＶＤ法によって、シリコン窒化膜からなる埋め込み絶縁膜１０を成膜した。次に、ＣＭＰ法によって、ワードマスク膜４の上面が露出するまで埋め込み絶縁膜１０を除去して、トレンチ３０の上部だけに埋め込み絶縁膜１０を残留させた。この埋め込み絶縁膜１０によって、埋め込みゲート電極１１の上面が絶縁される。ワードマスク膜４と埋め込み絶縁膜１０とは、いずれもシリコン窒化膜で構成されている。したがって、シリコン基板１の上面１ａより上方に形成されたワードマスク膜４と埋め込み絶縁膜１０とは、第１層間絶縁膜として機能する。
【００６６】
次に、図２を参照する。フォトリソグラフィ法とドライエッチング法によって、隣接した２つの埋め込みゲート電極間におけるワードマスク膜と犠牲膜を除去して、ビットコンタクト孔３１を形成した。ここで、ビットコンタクト孔３１の底面には、少なくとも活性領域２におけるシリコン基板１が露出している。次に、ビットコンタクト孔３１から露出しているシリコン基板１の表面近傍へ不純物を注入して、ビット線拡散層１３を形成した。ビット線拡散層１３は、トランジスタＴｒのソース・ドレインの一方として機能するものであり、その上面はビットコンタクト孔３１の底面３２において露出している。次に、ビットコンタクト孔３１を埋め込むように、熱ＣＶＤ法によって不純物を含有したポリシリコン膜からなる導電膜１４を形成してから、さらに導電膜１４の上面へ、スパッタ法によるタングステンからなる導電膜１５と、プラズマＣＶＤ法によるシリコン窒化膜からなるビットマスク膜１６を順次形成した。次に、フォトリソグラフィ法とドライエッチング法によって、積層させた導電膜１４と導電膜１５とビットマスク膜１６をパターニングして、導電膜１４と導電膜１５で構成されたビット線１７を形成した。ここで、ビット線１７は、導電膜１４と導電膜１５の積層構造としているが、導電膜１５だけの単層としても良い。
【００６７】
以上で、ＳＴＩ５と埋込ゲート電極１１とビット線１７が完成する。次に、ビット線１７を埋め込むように、ＣＶＤ法によって、シリコン酸化膜からなる第２層間絶縁膜１２を成膜してから、公知の製法によって、容量コンタクトプラグ２５と第１キャパシタ２７とプレート電極２８を形成すると、図１に示したＤＲＡＭ１００が完成する。
【００６８】
次に、ＤＲＡＭ１００における半導体デバイスの電気特性について、図１４を参照しながら説明する。なお、図１４は、本発明者が取得したＩ（リーク電流）−Ｖ（印加電圧）特性を示すグラフである。図４Ａ、図４Ｂに示した構成の本発明と、厚さ１０ｎｍのハロゲン（塩素）含有バリヤ膜の単層膜をバリヤ膜８とする従来技術と、を比較して示している。本発明のバリヤ膜８の構成は、厚さ５ｎｍのハロゲン非含有バリヤ膜からなる第１バリヤ膜８ａと厚さ５ｎｍのハロゲン含有バリヤ膜８ｂとの積層膜としている。
【００６９】
試料構造は、図２に示した埋め込みゲート電極を１００００本並列に配置し、各々の埋め込みゲート電極を一つの共通パッド電極に接続したテスト構造とした。各々の条件で形成した埋め込みゲート電極を形成したサンプルについて、パッド電極とシリコン基板間のリーク電流のパッド電極への印加電圧依存性を測定した。すなわち、ゲート絶縁膜のリーク電流を比較した結果である。
【００７０】
図１４を参照すると、２Ｖから５Ｖまでの電圧範囲において、本発明のバリヤ膜を有するサンプルのリーク電流は、従来構造のバリヤ膜を有するサンプルよりも減少していることが明らかである。また、半導体デバイスの耐圧指針となっているブレークダウン電圧は、本発明の場合が６.５Ｖであるのに対して、従来技術の場合では５.７Ｖに低下しており、本発明の構成が高耐圧となって優位であることは明らかである。また、図示していないが、加速寿命試験となるしＴＤＤＢ（Time Dependent Dielectric Breakdown）測定においても、本発明のバリヤ膜を用いた方が、欠陥が少なく長寿命であることが明らかとなっている。
【００７１】
以上に示した製法によれば、本発明の上記実施形態におけるゲート絶縁膜は、有機プリカーサーを原料として形成した窒化チタンで容易に覆うことができる。このような製法によれば、従来技術のように、窒化チタン内へ塩素が残留しないために、残留塩素のゲート絶縁膜汚染に起因したトランジスタの特性劣化を防止することができる。
【符号の説明】
【００７２】
１    シリコン基板
１ａ    上面
２    活性領域
３    犠牲膜
４    ワードマスク膜
５    素子分離領域（ＳＴＩ）
７    ゲート絶縁膜
８    バリヤ膜
８ａ    第１バリヤ膜
８ｂ    第２バリヤ膜
８ｃ    第３バリヤ膜
８ｄ    第４バリヤ膜
８ｅ、８ａｂ、８ｃｂ    ハロゲン含有バリヤ層
８ａａ    ハロゲン非含有バリヤ層
９    金属膜
１０    埋め込み絶縁膜
１１    ゲート電極
１１Ａ    第１埋め込みゲート電極
１１Ｂ    第２埋め込みゲート電極
１１Ｃ、１１Ｄ  埋め込みゲート電極
１１Ｅ    埋め込み配線
１２    第２層間絶縁膜
１３    ビット線不純物拡散層（ビット線拡散層）
１３ａ、１３ｂ  ビット線拡散層
１４、１５    導電膜
１６    ビットマスク膜
１７    ビット線
１８、２０    サイドウォール絶縁膜
２１ａ    第１容量不純物拡散層（第１容量拡散層）
２１ｂ    第２容量不純物拡散層（第２容量拡散層）
２５    容量コンタクトプラグ
２７    第１キャパシタ
２８    プレート電極
２９    素子分離溝
３０    トレンチ
３０ａ  凹部
３０Ａ  第１トレンチ
３０Ｂ  第２トレンチ
３１    ビットコンタクト孔
３２    上面
【図１】
2015084363.tif 000003
【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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