(57)【要約】【課題】サイドウォールの正確な位置を直接特定するのが困難である。【解決手段】レチクルＲＴＣに対するサイドウォールＳＷの相対的な位置が第１位置情報および第２位置情報に基づいて決定される。第１位置情報は、基準マークＲＭに対するレジストパターン（マンドリルＭＤ）の相対的な位置を示している。基準マークＲＭは、基板ＳＵＢの表面または表面の上に形成されている。レジストパターン（マンドリルＭＤ）は、基板ＳＵＢの上に形成されている。第１位置情報は、レジスト膜ＲＦ２によってサイドウォールＳＷが覆われる前に生成されている。第２位置情報は、レジスト膜ＲＦ２が形成された後の基準マークＲＭの位置を示している。【選択図】図４
2015084389.tif 000002
【特許請求の範囲】
【請求項１】
基準マークが表面または表面の上に形成された基板の上に、矩形状の複数の第１レジスト膜が平面視で第１方向に並列に配列されたレジストパターンを形成する工程と、
前記基準マークの位置を検出するとともに前記レジストパターンの位置を検出して、前記基準マークに対する前記レジストパターンの相対的な位置を示す第１位置情報を生成する工程と、
前記各第１レジスト膜の側面にサイドウォールを形成する工程と、
前記サイドウォールを形成した後、前記レジストパターンを除去する工程と、
前記レジストパターンを除去する前記工程後、前記基板の上に第２レジスト膜を形成して前記第２レジスト膜によって前記サイドウォールを覆う工程と、
前記第２レジスト膜を形成した後の前記基準マークの位置を検出して、前記基準マークの位置を示す第２位置情報を生成する工程と、
前記第２レジスト膜に基づいてパターニングされた前記サイドウォールが、平面視で前記第１方向に互いに離間して並列に配列されたパターンとなるように、レチクルを用いて前記第２レジスト膜を露光する工程と、
を含み、
前記第２レジスト膜を露光する前記工程では、前記レチクルに対する前記サイドウォールの相対的な位置が、前記第１位置情報および前記第２位置情報に基づいて決定される半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記第１位置情報を生成する前記工程は、前記レジストパターンを形成する前記工程後かつ前記サイドウォールを形成する前記工程前に実行される半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法であって、
前記第１位置情報を生成する前記工程は、前記サイドウォールを形成する前記工程後かつ前記レジストパターンを除去する前記工程前に実行される半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法であって、
前記第２レジスト膜を露光する前記工程は、前記基板をステージの上に載置して実行され、前記ステージの表面にはステージマークが形成されており、
前記第２レジスト膜を形成した後、前記基準マークの位置を検出するとともに前記ステージマークの位置を検出して、前記ステージマークに対する前記基準マークの相対的な位置を示す第３位置情報を生成する工程と、
をさらに含み、
前記第２レジスト膜を露光する前記工程では、前記レチクルに対する前記第２レジスト膜の相対的な位置が、前記第１位置情報、前記第２位置情報および前記第３位置情報に基づいて決定される半導体装置の製造方法。
【請求項５】
請求項１に記載の半導体装置の製造方法であって、
前記各第１レジスト膜は、平面視で前記第１方向において略等しい幅を有しており、前記各第１レジスト膜は、平面視で前記第１方向において略等しい間隔で並列に配列されている半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法であって、
前記第１方向における前記各第１レジスト膜の間隔は、前記第１方向における前記第１レジスト膜の幅の略３倍である半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法であって、
前記サイドウォールは、前記第１方向において前記第１レジスト膜と略同一の幅を有している半導体装置の製造方法。
【請求項８】
請求項１に記載の半導体装置の製造方法であって、
前記基板は、半導体によって形成された第１面を有し、前記レジストパターンおよび前記サイドウォールは前記第１面の上に形成され、
露光および現像された前記第２レジスト膜に基づいて前記サイドウォールがパターニングされる工程と、
パターニングされた前記サイドウォールをマスクとして使用して、前記基板の前記第１面をエッチングし、前記基板の前記第１面をフィン状にする工程と、
をさらに含む半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法であって、
前記フィンの少なくとも側面にゲート絶縁膜を形成する工程と、
前記フィンを覆うゲート電極を形成する工程と、
前記基板の前記第１面の一部に不純物を注入して、平面視で前記ゲート電極を介して対向するソース領域およびドレイン領域を前記基板の前記第１面に形成する工程と、
をさらに含む半導体装置の製造方法。
【請求項１０】
基板が載置されるステージと、
前記ステージに載置された前記基板のアライメントマークの位置を検出する検出部と、
前記アライメントマークに基づいて所定の位置情報を生成する生成部と、
前記ステージを動かすステージ駆動部と、
レチクルを用いて前記ステージに載置された前記基板の上に形成されたレジスト膜を露光する露光部と、
を備え、
基準マークが前記基板の表面または表面の上に形成されているとともに、第１レジスト膜によって形成されたレジストパターンが前記基板の上に形成されており、
前記検出部は、前記アライメントマークの位置として前記基準マークの位置を検出するとともに、前記アライメントマークの位置として前記レジストパターンの位置を検出し、
前記生成部は、前記検出部で検出された前記基準マークの位置および前記レジストパターンの位置に基づいて、前記所定の位置情報として、前記基準マークに対する前記レジストパターンの相対的な位置を示す第１位置情報を生成し、
前記基板が前記ステージから搬出された後、前記第１レジスト膜の側面にサイドウォールが形成されるとともに前記基板の上に前記レジスト膜である第２レジスト膜が形成され、前記第２レジスト膜によって前記サイドウォールが覆われ、前記サイドウォールおよび前記第２レジスト膜が形成された前記基板が再び前記ステージに載置され、
前記検出部は、前記基板が前記ステージに再び載置された後、前記アライメントマークとして、前記基準マークの位置を検出し、
前記生成部は、前記基板が前記ステージに再び載置された後に前記検出部で検出された前記基準マークに基づいて、前記所定の位置情報として、前記基準マークの位置を示す第２位置情報を生成し、
前記ステージ駆動部は、前記レチクルに対する前記サイドウォールの相対的な位置が、前記第１位置情報および前記第２位置情報に基づいて決定されるように、前記ステージを動かす露光装置。
【請求項１１】
請求項１０に記載の露光装置であって、
前記ステージの表面にはステージマークが形成されており、
前記検出部は、前記基板が前記ステージに再び載置された後、前記ステージマークの位置をさらに検出し、
前記生成部は、前記基板が前記ステージに再び載置された後に前記検出部で検出された前記基準マークおよび前記ステージマークに基づいて、前記所定の位置情報として、前記ステージマークに対する前記基準マークの相対的な位置を示す第３位置情報を生成し、
前記ステージ駆動部は、前記サイドウォールに対する前記第２レジスト膜の相対的な位置が、前記第１位置情報、前記第２位置情報および前記第３位置情報に基づいて決定されるように、前記ステージを動かす露光装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および露光装置に関し、光リソグラフィの1回露光では形成困難な密ピッチパターンを持つ半導体装置、例えばＦｉｎＦＥＴ（Ｆｉｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）や配線層を自己整合型ダブルパターニング（ＳＡＤＰ：Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｄｏｕｂｌｅ  Ｐａｔｔｅｒｎｉｎｇ）を用いて、形成する際に適用可能な技術である。
【背景技術】
【０００２】
近年、リソグラフィに関する種々の技術が提唱されている。特許文献１には、アライメントマークの占有面積を減少させることが記載されている。特許文献１には、絶縁層の積層の各層にスルーホールを形成する方法が記載されている。特許文献１では、各層のスルーホールの形成の際は、最下層のアライメントマークを用いて位置合わせが実行されている。特許文献２には、基板の露光位置を調整する方法が記載されている。特許文献２に記載の方法では、第１基板の下地パターンについて、原点位置からのずれ量を示す第１ずれ量が算出されるとともに、第１基板よりも前に処理された第２基板の下地パターンについて、原点位置からのずれ量を示す第２ずれ量が算出されている。特許文献２に記載の方法では、第１ずれ量および第２ずれ量に基づいて、基板の露光位置が調整されている。
【０００３】
特許文献３には、自己整合型ダブルパターニング（ＳＡＤＰ：Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｄｏｕｂｌｅ  Ｐａｔｔｅｒｎｉｎｇ）を用いて、異なるピッチを有するストライプパターンを形成する方法が記載されている。非特許文献１では、ＳＡＤＰの位置合わせにおいて、サイドウォールによって構成されるアライメントマークが使用されることが記載されている。非特許文献１では、サイドウォールのアライメントマークからの信号の強度を向上させるため、サイドウォールの密度を増加させている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−３５８０４８号公報
【特許文献２】特開２００９−２８３６００号公報
【特許文献３】特開２０１０−１１４４２４号公報
【非特許文献】
【０００５】
【非特許文献１】Scanner Alignment Performance for Double Patterning (Proceedings of SPIE Vol.7973, 7973OI (2011)
【発明の概要】
【発明が解決しようとする課題】
【０００６】
サイドウォールを用いたパターニングでは、サイドウォールの一部が除去されて所望のパターンが形成される場合がある。この場合、除去領域を規定したレチクルとサイドウォールの位置合わせが必要となる。一方、位置合わせのなされる時点のサイドウォールは、形成プロセス上、肩落ち形状になることが避けられず、このため、サイドウォールから検出されるアライメント信号のS/N比が悪化し、サイドウォールの正確な位置を直接特定するのが困難である。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、レチクルに対する基板上のサイドウォールの相対的な位置が第１位置情報および第２位置情報に基づいて決定される。第１位置情報は、基準マークに対するレジストパターンの相対的な位置を示している。基準マークは、基板の表面または表面の上に形成されている。レジストパターンは、基板の上に形成されている。第１位置情報は、レジスト膜によってサイドウォールが覆われる前に生成されている。第２位置情報は、レジスト膜が形成された後の基準マークの位置を示している。
【発明の効果】
【０００８】
前記一実施の形態によれば、サイドウォールの位置が高い確度で推定されるため、次工程の重ね合わせ精度が向上し、良好な最終形状が得られる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る半導体装置を示す平面図である。
【図２】第１の実施形態に係る半導体装置を示す断面図である。
【図３】第１の実施形態に係る半導体装置を示す断面図である。
【図４】図１に示される半導体装置の製造方法のフローチャートである。
【図５】（ａ）は、図１に示される半導体装置の製造方法を示す平面図であり、（ｂ）は、図１に示される半導体装置の製造方法を示す断面図である。
【図６】（ａ）は、図１に示される半導体装置の製造方法を示す平面図であり、（ｂ）は、図１に示される半導体装置の製造方法を示す断面図である。
【図７】（ａ）は、図１に示される半導体装置の製造方法を示す平面図であり、（ｂ）は、図１に示される半導体装置の製造方法を示す断面図である。
【図８】（ａ）は、図１に示される半導体装置の製造方法を示す平面図であり、（ｂ）は、図１に示される半導体装置の製造方法を示す断面図である。
【図９】（ａ）は、図１に示される半導体装置の製造方法を示す平面図であり、（ｂ）は、図１に示される半導体装置の製造方法を示す断面図である。
【図１０】（ａ）は、図１に示される半導体装置の製造方法を示す平面図であり、（ｂ）は、図１に示される半導体装置の製造方法を示す断面図である。
【図１１】第１の実施形態の露光装置の構成を示す図である。
【図１２】図１１に示される露光装置の動作を説明するための工程図である。
【図１３】図１１に示される露光装置の動作を説明するための工程図である。
【図１４】図１１に示される露光装置の動作を説明するための工程図である。
【図１５】第２の実施形態の半導体装置の製造方法のフローチャートである。
【図１６】図１１に示される露光装置の動作を説明するための工程図である。
【発明を実施するための形態】
【００１０】
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１１】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＤを示す平面図である。図２および図３は、本実施形態に係る半導体装置ＳＤを示す断面図である。図２は、図１のＡ−Ａ´における断面図である。図３は、図１のＢ−Ｂ´における断面図である。
【００１２】
半導体装置ＳＤは、図１から図３に示されるように、基板ＳＵＢと、酸化膜ＯＸＩと、フィンＦＮと、を含んでいる。基板ＳＵＢは、半導体基板（例えば、シリコン基板）である。酸化膜ＯＸＩは、基板ＳＵＢの上に形成されている。酸化膜ＯＸＩは、典型的には、シリコン酸化膜によって形成されている。フィンＦＮは、酸化膜ＯＸＩの上に形成されている。フィンＦＮは、半導体（例えば、シリコン）によって形成されている。フィンＦＮの数は、特に限定されない。本実施形態では、複数のフィンＦＮが並列に配置されている。本実施形態では、各フィンＦＮの幅ＷＦは、略同一である。同時にフィンＦＮの間隔ＷＧは、フィンＦＮの幅ＷＦと略同一である。
【００１３】
フィンＦＮの少なくとも側面には、ゲート絶縁膜ＧＩが形成されている。本実施形態では、ゲート絶縁膜ＧＩは、フィンＦＮの側面だけでなく、フィンＦＮの上面にも形成されている。ゲート絶縁膜ＧＩは、典型的には、酸化膜（例えば、シリコン酸化膜）または窒化膜（シリコン窒化膜）または高誘電率膜によって形成されている。
【００１４】
半導体装置ＳＤでは、ゲート電極ＧＥが、フィンＦＮを覆うように、平面視でフィンＦＮの一部と重なっている。ゲート電極ＧＥは、フィンＦＮの配列方向（第１方向）に延伸している。ゲート電極ＧＥは、導電膜（例えば、多結晶シリコン膜または金属）により形成されている。ゲート電極ＧＥの表面には、シリサイド膜ＧＳＣが形成されている。ゲート電極ＧＥの側面には、サイドウォールＧＳＷが形成されている。サイドウォールＧＳＷは、絶縁膜（例えば、酸化膜または窒化膜）により形成されている。
【００１５】
フィンＦＮの上面について、図３を用いて詳細に説明する。フィンＦＮの上面には、ドレイン領域ＤＲおよびソース領域ＳＲが形成されている。ドレイン領域ＤＲおよびソース領域ＳＲは、平面視でゲート電極ＧＥを介して対向している。ドレイン領域ＤＲおよびソース領域ＳＲには、ｎ型不純物（例えば、リン（Ｐ）またはヒ素（Ａｓ））またはｐ型不純物（例えば、ホウ素（Ｂ））がドープされている。ドレイン領域ＤＲの表面およびソース領域ＳＲの表面には、シリサイド膜ＳＣが形成されている。
【００１６】
平面視でドレイン領域ＤＲおよびゲート電極ＧＥの間において、フィンＦＮの上面には、ＬＤＤ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ  Ｄｒａｉｎ）領域ＬＤＤが形成されている。同様に、平面視でソース領域ＳＲおよびゲート電極ＧＥの間において、フィンＦＮの上面には、ＬＤＳ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ  Ｓｏｕｒｃｅ）領域ＬＤＳが形成されている。ＬＤＤ領域ＬＤＤおよびＬＤＳ領域ＬＤＳには、ドレイン領域ＤＲおよびソース領域ＳＲと同じ導電型の不純物がドープされている。ＬＤＤ領域ＬＤＤおよびＬＤＳ領域ＬＤＳの不純物濃度は、ドレイン領域ＤＲおよびソース領域ＳＲの不純物濃度よりも低い。
【００１７】
次に、半導体装置ＳＤの製造方法について、図４を用いて説明する。図４は、半導体装置ＳＤの製造方法のフローチャートである。本実施形態の半導体装置ＳＤの製造方法は、図４に示されるように、以下の工程を含んでいる。
【００１８】
まず、基板ＳＵＢの上に堆積したハードマスクＨＭ上に、レジストパターンが形成される（ステップＳ１０）。基板ＳＵＢの表面または表面の上には、基準マークＲＭが形成されている。レジストパターンでは、矩形状のレジスト膜ＲＦ１が平面視で第１方向に並列に配列されている。次に、第１位置情報が生成される（ステップＳ２０）。第１位置情報は、基準マークＲＭに対するレジストパターンの相対的な位置を示している。ステップＳ２０では、基準マークＲＭの位置を検出するとともにレジストパターンの位置を検出して、第１位置情報が生成される。次に、各レジスト膜ＲＦ１の側面にサイドウォールＳＷが形成される（ステップＳ３０）。次に、レジストパターンが除去される（ステップＳ４０）。次に、基板ＳＵＢの上にに堆積したハードマスクＨＭ上にレジスト膜ＲＦ２が形成される（ステップＳ５０）。これにより、サイドウォールＳＷは、レジスト膜ＲＦ２によって覆われる。次に第２位置情報が生成される（ステップＳ６０）。第２位置情報は、基準マークＲＭの位置を示している。ステップＳ６０では、基準マークＲＭの位置を検出することで、第２位置情報が生成される。次に、レジスト膜ＲＦ２がレチクルＲＴＣを用いて露光される（ステップＳ７０）。レジスト膜ＲＦ２は、レジスト膜ＲＦ２に基づいてパターニングされたサイドウォールＳＷが、平面視で第１方向に互いに離間して並列に配列されたパターンとなるように露光される。そしてステップＳ７０では、レチクルＲＴＣに対するサイドウォールＳＷの相対的な位置が、第１位置情報および第２位置情報に基づいて決定されている。本実施形態では、ステップＳ２０は、ステップＳ１０後かつステップＳ３０前に実行される。
【００１９】
サイドウォールＳＷは、レジスト膜ＲＦ１に自己整合的に形成される。このため、ステップＳ７０において、サイドウォールＳＷの位置を直接特定しなくても、第１位置情報を利用することでサイドウォールＳＷの位置を推定することができる。以上によって、ステップＳ７０では、サイドウォールＳＷの位置が高い確度で推定される。
【００２０】
次に、半導体装置ＳＤの製造方法の詳細について、図５から図１０を用いて説明する。図５（ａ）、図６（ａ）、図７（ａ）、図８（ａ）、図９（ａ）および図１０（ａ）は、半導体装置ＳＤの製造方法を示す平面図である。図５（ｂ）、図６（ｂ）、図７（ｂ）、図８（ｂ）、図９（ｂ）および図１０（ｂ）は、半導体装置ＳＤの製造方法を示す断面図である。各図（ｂ）は、各図（ａ）のＡ−Ａ´における断面図である。
【００２１】
まず、基板ＳＵＢが準備される。基板ＳＵＢの上には、酸化膜ＯＸＩおよび半導体層ＳＬがこの順で形成されている。酸化膜ＯＸＩは、典型的には、シリコン酸化膜によって形成されている。半導体層ＳＬは、典型的には、シリコンによって形成されている。基板ＳＵＢと、酸化膜ＯＸＩと、半導体層ＳＬと、を含む基板として、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板が用いられてもよい。
【００２２】
次に、半導体層ＳＬの上に、ハードマスクＨＭが形成される。ハードマスクＨＭは、絶縁膜（例えば、酸化膜または窒化膜）によって形成されている。ハードマスクＨＭは、典型的には、シリコン酸化膜またはシリコン窒化膜によって形成されている。
【００２３】
次に、ハードマスクＨＭの上にレジスト膜ＲＦ１が塗布される。次に、レジスト膜ＲＦ１がパターニングされる。このようにして、レジストパターンが、図５に示されるように形成される（ステップＳ１０）。図５に示されるレジストパターンでは、矩形状の複数のレジスト膜ＲＦ１（マンドリルＭＤ）が平面視で第１方向に並列に配列されている。
【００２４】
本実施形態では、各マンドリルＭＤは、平面視で第１方向において略等しい幅Ｗを有している。さらに各マンドリルＭＤは、平面視で第１方向において略等しい間隔Ｇで並列に配列されている。さらに本実施形態では、間隔Ｇは、幅Ｗの略３倍である（本実施形態で間隔Ｇと幅Ｗとがこの関係を満たす理由は後述する。）。
【００２５】
次に、基準マークＲＭ（図５から図１０において不図示）の位置およびレジストパターン（マンドリルＭＤ）の位置が検出される。基準マークＲＭは、基板ＳＵＢの表面または表面の上に形成されている。このようにして第１位置情報が生成される（ステップＳ２０）。生成された第１位置情報は、所定の記憶部ＳＴＵ（記憶部ＳＴＵの詳細は後述する。）に記憶される。第１位置情報は、基準マークＲＭに対するレジストパターン（マンドリルＭＤ）の相対的な位置を示している。
【００２６】
次に、絶縁膜（不図示）がハードマスクＨＭの上に形成される。当該絶縁膜は、マンドリルＭＤおよびハードマスクＨＭを覆う。次に、当該絶縁膜がエッチバックされる。このようにして、サイドウォールＳＷが、図６に示されるように形成される（ステップＳ３０）。図６に示されるサイドウォールＳＷは、各マンドリルＭＤの側面に形成されている。このように本実施形態では、サイドウォールＳＷは、マンドリルＭＤに自己整合的に形成されている。
【００２７】
本実施形態では、サイドウォールＳＷは、第１方向においてレジスト膜ＲＦ１と略同一の幅Ｗ´を有している。結果、第１方向において隣接するサイドウォールＳＷの間隔Ｇ´が、幅Ｗおよび幅Ｗ´と略等しくなる。これは、図５において、間隔Ｇが、幅Ｗの略３倍であるためである。
【００２８】
次に、マンドリルＭＤが図７に示されるように除去される（ステップＳ４０）。マンドリルＭＤの除去には、例えば、アッシングが用いられる。
【００２９】
次に、ハードマスクＨＭの上に下地層ＢＬが形成される。下地層ＢＬは、サイドウォールＳＷおよびハードマスクＨＭを覆う。下地層ＢＬは、絶縁膜によって形成されている。次に、下地層ＢＬの上に、反射防止膜ＡＲが形成される。次に、反射防止膜ＡＲの上にレジスト膜ＲＦ２が形成される（ステップＳ５０）。
【００３０】
次に、基準マークＲＭ（図５から図１０において不図示）の位置が検出される。このとき検出される基準マークＲＭは、第１位置情報が生成される際に検出された基準マークＲＭと同一の基準マークである。基準マークＲＭの検出によって、第２位置情報が生成される（ステップＳ６０）。第２位置情報は、基準マークＲＭの位置を示している。
【００３１】
次に、レジスト膜ＲＦ２がレチクルＲＴＣ（レチクルＲＴＣの詳細については後述する。）を用いて露光される（ステップＳ７０）。レジスト膜ＲＦ２は、レジスト膜ＲＦ２に基づいてパターニングされたサイドウォールＳＷが、平面視で第１方向に互いに離間して並列に配列されたパターンとなるように露光される。具体的には、レジスト膜ＲＦ２は、図８（ａ）において破線で示された部分が残るように露光される。図８（ａ）において破線で示された部分では、サイドウォールＳＷが、平面視で第１方向に互いに離間して配列されている。
【００３２】
ステップＳ７０では、レチクルＲＴＣに対するサイドウォールＳＷの相対的な位置が、第１位置情報および第２位置情報に基づいて決定される。詳細は、以下のとおりである。本実施形態では、サイドウォールＳＷはマンドリルＭＤに自己整合的に形成されている。このため、基準マークＲＭに対するサイドウォールＳＷの相対的な位置は、基準マークＲＭに対するマンドリルＭＤの相対的な位置と等価となる。結果、ステップＳ７０においてサイドウォールＳＷの位置が直接特定されなくても、第１位置情報および第２位置情報に基づいて、サイドウォールＳＷの位置を推定することができる。ステップＳ７０では、サイドウォールＳＷの位置の推定に基づいて、レチクルＲＴＣに対するサイドウォールＳＷの相対的な位置が決定される。
【００３３】
次に、レジスト膜ＲＦ２が現像される。次に、現像されたレジスト膜ＲＦ２に基づいてサイドウォールＳＷが、図９に示されるようにパターニングされる。図９に示されるサイドウォールＳＷは、第１方向において略等しい幅を有するとともに、第１方向に略等しい間隔で配列されている。
【００３４】
次に、サイドウォールＳＷがマスクとして使用され、ハードマスクＨＭがパターニングされる。次に、パターニングされたハードマスクＨＭがマスクとして使用され、半導体層ＳＬがエッチングされる。このようにしてフィンＦＮが、図１０に示されるように形成される。図１０に示されるフィンＦＮは、第１方向において略等しい幅を有するとともに、第１方向に略等しい間隔で配列されている。
【００３５】
次に、ゲート絶縁膜ＧＩが酸化膜ＯＸＩおよびフィンＦＮの上に形成される。次に、導電膜（例えば、多結晶シリコン膜または金属）が酸化膜ＯＸＩおよびフィンＦＮの上に形成される。当該導電膜は、フィンＦＮを覆っている。次に、当該導電膜がパターニングされて、ゲート電極ＧＥが形成される。
【００３６】
次に、フィンＦＮの上面に、ｎ型不純物（例えば、リン（Ｐ）またはヒ素（Ａｓ））またはｐ型不純物（例えば、ホウ素（Ｂ））がドープされる。これにより、ＬＤＤ領域ＬＤＤおよびＬＤＳ領域ＬＤＳが、ゲート電極ＧＥによって自己整合的に形成される。
【００３７】
次に、ゲート電極ＧＥおよびフィンＦＮの上に絶縁膜（不図示）が形成される。当該絶縁膜のエッチバックによってサイドウォールＧＳＷが形成される。
【００３８】
次に、フィンＦＮの上面に、ｎ型不純物（例えば、リン（Ｐ）またはヒ素（Ａｓ））またはｐ型不純物（例えば、ホウ素（Ｂ））がドープされる。これにより、ドレイン領域ＤＲおよびソース領域ＳＲが、ゲート電極ＧＥおよびサイドウォールＧＳＷによって自己整合的に形成される。
【００３９】
次に、ゲート電極ＧＥおよびフィンＦＮの上に金属膜（不図示）が形成される。次に、当該金属膜がアニールされる。これにより、シリサイド膜ＧＳＣおよびシリサイド膜ＳＣが形成される。以上により、半導体装置ＳＤが製造される。
【００４０】
次に、ステップＳ７０で用いられる露光装置ＡＰＲについて、図１１を用いて説明する。図１１は、本実施形態の露光装置ＡＰＲの構成を示す図である。なお、本実施形態では、露光装置ＡＰＲは、ステップＳ７０だけではなく、ステップＳ１０でも用いられる。
【００４１】
露光装置ＡＰＲは、図１１に示されるように、ステージＳＴＧと、アライメントセンサＡＬＳ（検出部）と、生成部ＧＥＵと、ステージ駆動部ＳＴＤＵと、露光部ＥＸＵと、記憶部ＳＴＵと、を含んでいる。ステージＳＴＧには、基板ＳＵＢが載置される。アライメントセンサＡＬＳは、ステージＳＴＧに載置された基板ＳＵＢのアライメントマーク（例えば、基準マークＲＭおよびマンドリルＭＤのレジストパターン）を検出する。生成部ＧＥＵは、アライメントマークに基づいて、所定の位置情報（例えば、第１位置情報および第２位置情報）を生成する。露光部ＥＸＵは、レチクルＲＴＣを用いてステージＳＴＧに載置された基板ＳＵＢの上に形成されたレジスト膜（例えば、レジスト膜ＲＦ１およびレジスト膜ＲＦ２）を露光する。記憶部ＳＴＵは、生成部ＧＥＵによって生成された第１位置情報および第２位置情報を記憶する。以下、露光装置ＡＰＲによる露光方法ならびに露光装置ＡＰＲによる高さ(Ｚ)方向および横(Ｘ、及びＹ)方向の位置合わせについて説明した後、露光装置ＡＰＲの動作について説明する。
【００４２】
露光装置ＡＰＲによる露光方法について説明する。露光装置ＡＰＲでは、露光光ＥＬが基板ＳＵＢの表面に照射される。露光光ＥＬは、光源ＬＳから出射され、照明光学系ＩＬＯ、レチクルＲＴＣおよび投影光学系ＰＲＯを経て基板ＳＵＢの表面に達している。照明光学系ＩＬＯは、光源ＬＳから出射された露光光ＥＬをレチクルＲＴＣに照射するための光学系である。レチクルＲＴＣには、所定のパターンが形成されている。露光装置ＡＰＲによって形成されるレジストパターンは、レチクルＲＴＣのパターンに基づいて決定される。なお、露光装置ＡＰＲでは、レチクルＲＴＣはレチクルステージＲＴＣＳによって支持されている。投影光学系ＰＲＯは、レチクルＲＴＣを経た露光光ＥＬを基板ＳＵＢの表面に投影するための光学系である。
【００４３】
露光装置ＡＰＲによる高さ(Ｚ)方向の位置合わせについて説明する。露光装置ＡＰＲは、投光部ＰＲＵおよび受光部ＲＣＵを用いて基板ＳＵＢの高さ(Ｚ)方向の位置合わせを行う。動作の詳細は、次のようになる。まず、投光部ＰＲＵがフォーカス測定光ＦＬを基板ＳＵＢの表面に向かって出射する。投光部ＰＲＵから出射されたフォーカス測定光ＦＬは、基板ＳＵＢの表面において反射する。受光部ＲＣＵは、反射したフォーカス測定光ＦＬを検出する。仮に基板ＳＵＢの高さが変化した場合は、反射したフォーカス測定光ＦＬの位置も変化する。この変化に基づいて、基板ＳＵＢの高さ(Ｚ)方向の位置が特定される。ステージ駆動部ＳＴＤＵは、ステージＳＴＧを高さ(Ｚ)方向に移動させて、基板ＳＵＢの高さを所望の高さに設定する。
【００４４】
露光装置ＡＰＲによる横(Ｘ、及びＹ)方向の位置合わせについて説明する。露光装置ＡＰＲは、アライメントセンサＡＬＳを用いて基板ＳＵＢの横(Ｘ、及びＹ)方向の位置合わせを行う。動作の詳細は、次のようになる。まず、アライメントセンサＡＬＳがアライメント光ＡＬを基板ＳＵＢの表面に向かって出射する。アライメントセンサＡＬＳから出射されたアライメント光ＡＬは、基板ＳＵＢの表面において反射する。アライメントセンサＡＬＳは、反射したアライメント光ＡＬを検出する。アライメントセンサＡＬＳは、この反射光を用いて、基板ＳＵＢに形成されたアライメントマークの位置を検出する。このようにして、基板ＳＵＢの横(Ｘ、及びＹ)方向の位置が特定される。ステージ駆動部ＳＴＤＵは、ステージＳＴＧを横(Ｘ、及びＹ)方向に移動させて、基板ＳＵＢの横(Ｘ、及びＹ)方向の位置を所望の位置に設定する。なお、Ｘ、Ｙ、及びＺの方向は、図１１に示されるように規定される。
【００４５】
次に、露光装置ＡＰＲの動作について、図１２から図１４を用いて説明する。図１２から図１４は、露光装置ＡＰＲの動作を説明するための工程図である。図１２から図１４において、基板ＳＵＢの表面には、基準マークＲＭが形成されている。同時に、ステージＳＴＧの表面には、ステージマークＳＴＧＭが形成されている。図１２から図１４に示されている基準マークＲＭは同一の基準マークであるとともに、図１２から図１４に示されているステージマークＳＴＧＭは同一のステージマークである。アライメントセンサＡＬＳは、基準マークＲＭだけでなく、ステージマークＳＴＧＭも検出することができる。基準マークＲＭはウェハ面内の複数点を検出することが望ましい。なお、基準マークＲＭは、基板ＳＵＢの表面の代わりに、基板ＳＵＢの表面の上（例えば、酸化膜ＯＸＩ、半導体層ＳＬおよびハードマスクＨＭ）に形成されていてもよい。また、説明の簡略化のため図１２から図１４ではステージＳＴＧと基板ＳＵＢとの１次元のみの位置関係が検討されているが、図１２から図１４で検討された１次元の位置関係は、２次元においても同様に成立する。
【００４６】
まず、基板ＳＵＢがステージＳＴＧの上に載置される。露光装置ＡＰＲは、アライメントセンサＡＬＳを用いて、ステージマークＳＴＧＭの位置および基準マークＲＭの位置を検出する。生成部ＧＥＵは、アライメントセンサＡＬＳの検出結果に基づいて、ステージマークＳＴＧＭと基準マークＲＭとの間の距離Ｌｚ１を算出する。記憶部ＳＴＵは、距離Ｌｚ１を示す情報を記憶する。次に、露光装置ＡＰＲは、露光部ＥＸＵを用いて、マンドリルＭＤが形成されるようにレジスト膜ＲＦ１を露光する（図１２）。図１２は、レジスト膜ＲＦ１が露光されている状態を示している。図１２では、基準マークＲＭから距離Ｌｍ離れた位置にマンドリルＭＤが形成されるように、レジスト膜ＲＦ１が露光されている。
【００４７】
次に、基板ＳＵＢがステージＳＴＧから搬出される。次に、レジスト膜ＲＦ１が現像される。これにより、マンドリルＭＤが形成される（ステップＳ１０）。マンドリルＭＤが形成された後、基板ＳＵＢは、ステージＳＴＧに再び載置される（図１３）。図１３は、基板ＳＵＢが、マンドリルＭＤの形成後、ステージＳＴＧに載置された状態を示している。
【００４８】
図１３では、露光装置ＡＰＲは、アライメントセンサＡＬＳを用いて、ステージマークＳＴＧＭの位置および基準マークＲＭの位置を検出する。基準マークＲＭはウェハ面内の複数点を検出することが望ましい。生成部ＧＥＵは、アライメントセンサＡＬＳの検出結果に基づいて、ステージマークＳＴＧＭと基準マークＲＭとの間の距離Ｌｚ２を算出する。記憶部ＳＴＵは、距離Ｌｚ２を示す情報を記憶する。図１３では、ステージマークＳＴＧＭに対する基板ＳＵＢの相対的な位置が図１２から距離Ｌｗ１だけずれている。このずれは、基板ＳＵＢがステージＳＴＧから搬出された後ステージＳＴＧに再び載置されたことに起因している。ステージ駆動部ＳＴＤＵは、Ｌｗ１＝Ｌｚ２−Ｌｚ１に基づいて、距離Ｌｗ１を把握することができる。
【００４９】
次に、露光装置ＡＰＲは、アライメントセンサＡＬＳを用いて、基準マークＲＭの位置に加えて、マンドリルＭＤ（レジストパターン）の位置を検出する。マンドリルＭＤ（レジストパターン）の位置はウェハ面内複数点を検出することが望ましい。生成部ＧＥＵは、アライメントセンサＡＬＳの検出結果に基づいて、基準マークＲＭとマンドリルＭＤとの間の距離Ｌｍ´（第１位置情報）を算出する（ステップＳ２０）。記憶部ＳＴＵは、第１位置情報を記憶する。
【００５０】
次に、基板ＳＵＢがステージＳＴＧから再び搬出される。次に、マンドリルＭＤの側面にサイドウォールＳＷが形成される（ステップＳ３０）。次に、マンドリルＭＤが除去される（ステップＳ４０）。次に、ハードマスクＨＭの上に下地層ＢＬが形成される。下地層ＢＬは、サイドウォールＳＷおよびハードマスクＨＭを覆う。下地層ＢＬは、絶縁膜によって形成されている。次に、下地層ＢＬの上に、反射防止膜ＡＲが形成される。次に、反射防止膜ＡＲの上にレジスト膜ＲＦ２が形成される（ステップＳ５０）。
レジスト膜ＲＦ２が形成された後、基板ＳＵＢは、ステージＳＴＧに再び載置される（図１４）。図１４は、基板ＳＵＢが、レジスト膜ＲＦ２の形成後、ステージＳＴＧに載置された状態を示している。
【００５１】
図１４では、露光装置ＡＰＲは、アライメントセンサＡＬＳを用いて、基準マークＲＭの位置を検出する。基準マークＲＭはウェハ面内の複数点を検出することが望ましい。生成部ＧＥＵは、アライメントセンサＡＬＳの検出結果に基づいて、第２位置情報を生成する（ステップＳ６０）。記憶部ＳＴＵは、第２位置情報を記憶する。
【００５２】
露光装置ＡＰＲは、基準マークＲＭの位置に加えて、ステージマークＳＴＧＭの位置も検出する。生成部ＧＥＵは、アライメントセンサＡＬＳの検出結果に基づいて、ステージマークＳＴＧＭと基準マークＲＭとの間の距離Ｌｚ３（第３位置情報）を算出する。記憶部ＳＴＵは、距離Ｌｚ３を示す情報を記憶する。図１４では、ステージマークＳＴＧＭに対する基板ＳＵＢの相対的な位置が図１３から距離Ｌｗ２だけずれている。このずれは、基板ＳＵＢがステージＳＴＧから搬出された後ステージＳＴＧに再び載置されたことに起因している。ステージ駆動部ＳＴＤＵは、Ｌｗ２＝Ｌｚ３−Ｌｚ２に基づいて、距離Ｌｗ２を把握することができる。
【００５３】
次に、ステージ駆動部ＳＴＤＵは、記憶部ＳＴＵから、距離Ｌｍ´を示す情報（第１位置情報）を読み出す。サイドウォールＳＷはマンドリルＭＤに自己整合的に形成されているため、基準マークＲＭとサイドウォールＳＷとの間の距離は、基準マークＲＭとマンドリルＭＤとの間の距離Ｌｍ´と等しい。このため、ステージ駆動部ＳＴＤＵは、第１位置情報および第２位置情報を用いることで、基準マークＲＭに対するサイドウォールＳＷの相対的な位置を推定することができる。この場合、ステージ駆動部ＳＴＤＵは、レチクルＲＴＣに対するサイドウォールＳＷの相対的な位置が、第１位置情報および第２位置情報に基づいて決定されるように、ステージＳＴＧを動かすことができる。さらに、ステージ駆動部ＳＴＤＵは、第１位置情報および第２位置情報に加えて、第３位置情報を用いることで、ステージマークＳＴＧＭに対するサイドウォールＳＷの相対的な位置を推定することができる。この場合、ステージ駆動部ＳＴＤＵは、レチクルＲＴＣに対するサイドウォールＳＷの相対的な位置が、第１位置情報、第２位置情報および第３位置情報に基づいて決定されるように、ステージＳＴＧを動かすことができる。露光装置ＡＰＲは、サイドウォールＳＷの位置合わせを以上のようにして行った後、露光部ＥＸＵを用いて、レジスト膜ＲＦ２を露光する（ステップＳ７０）。
【００５４】
以上のように、本実施形態では、ステップＳ７０において、サイドウォールＳＷの位置を直接特定しなくても、第１位置情報を利用することでサイドウォールＳＷの位置を推定することができる。以上によって、ステップＳ７０では、サイドウォールＳＷの位置が高い確度で推定される。
【００５５】
（第２の実施形態）
図１５は、第２の実施形態の半導体装置の製造方法のフローチャートである。第２の実施形態の半導体装置の製造方法は、ステップＳ２０の時期を除いて、第１の実施形態の半導体装置の製造方法と同一である。具体的には、第２の実施形態では、ステップＳ２０は、図１５に示されるように、ステップＳ３０後かつステップＳ４０前に実行される。ステップＳ２０がステップＳ３０後に実行されても、ステップＳ２０の時点においてマンドリルＭＤは、ハードマスクＨＭ上に存在する。このため、マンドリルＭＤの位置は、高い確度で検出されることができる。このため、ステップＳ７０では、サイドウォールＳＷの位置が高い確度で推定される。このように第２の実施形態でも、第１の実施形態と同様の効果が得られる。
【００５６】
本実施形態では、ステップＳ１０、ステップＳ３０、ステップＳ２０、ステップＳ４０、ステップＳ５０、ステップＳ６０およびステップＳ７０がこの順で実行される（図１５）。ステップＳ３０について、図１６を用いて説明する。図１６は、露光装置ＡＰＲの動作を説明するための工程図である。
【００５７】
本実施形態では、ステップＳ１０後に基板ＳＵＢがステージＳＴＧに再度、載置されることなく、ステップＳ３０が実行される。本実施形態では、ステップＳ３０後に、基板ＳＵＢが、図１６に示されるように、ステージＳＴＧに載置される。露光装置ＡＰＲは、第１の実施形態と同様、アライメントセンサＡＬＳを用いて、アライメントマーク(基準マークＲＭの位置およびマンドリルＭＤ（レジストパターン）)の位置を検出する。生成部ＧＥＵは、アライメントセンサＡＬＳの検出結果に基づいて、基準マークＲＭとマンドリルＭＤとの間の距離Ｌｍ´（第１位置情報）を算出する（ステップＳ２０）。次に、基板ＳＵＢがステージＳＴＧから搬出される。次に、ステップＳ４０、ステップＳ５０、ステップＳ６０およびステップＳ７０が、第１の実施形態と同様に実行される。ステップＳ７０では、第１の実施形態と同様に、ステップＳ２０で生成された第１位置情報が用いられる。
【００５８】
以上のようにして本実施形態でも、第１の実施形態と同様の効果が得られる。
【００５９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００６０】
ＳＤ        半導体装置
ＳＵＢ      基板
ＯＸＩ      酸化膜
ＦＮ        フィン
ＧＥ        ゲート電極
ＧＩ        ゲート絶縁膜
ＤＲ        ドレイン領域
ＳＲ        ソース領域
ＬＤＤ      ＬＤＤ領域
ＬＤＳ      ＬＤＳ領域
ＧＳＷ      サイドウォール
ＧＳＣ      シリサイド膜
ＳＣ        シリサイド膜
ＲＦ１      レジスト膜
ＲＦ２      レジスト膜
ＨＭ        ハードマスク
ＳＬ        半導体層
ＭＤ        マンドリル
ＳＷ        サイドウォール
ＢＬ        下地層
ＡＲ        反射防止膜
ＡＰＲ      露光装置
ＳＴＧ      ステージ
ＡＬＳ      アライメントセンサ
ＧＥＵ      生成部
ＳＴＤＵ    ステージ駆動部
ＥＸＵ      露光部
ＳＴＵ      記憶部
ＬＳ        光源
ＩＬＯ      照明光学系
ＲＴＣ      レチクル
ＲＴＣＳ    レチクルステージ
ＰＲＯ      投影光学系
ＰＲＵ      投光部
ＲＣＵ      受光部
ＥＬ        露光光
ＡＬ        アライメント光
ＦＬ        フォーカス測定光
ＲＭ        基準マーク
ＳＴＧＭ    ステージマーク
【図１】
2015084389.tif 000003
【図２】
2015084389.tif 000004
【図３】
2015084389.tif 000005
【図４】
2015084389.tif 000006
【図５】
2015084389.tif 000007
【図６】
2015084389.tif 000008
【図７】
2015084389.tif 000009
【図８】
2015084389.tif 000010
【図９】
2015084389.tif 000011
【図１０】
2015084389.tif 000012
【図１１】
2015084389.tif 000013
【図１２】
2015084389.tif 000014
【図１３】
2015084389.tif 000015
【図１４】
2015084389.tif 000016
【図１５】
2015084389.tif 000017
【図１６】
2015084389.tif 000018