(57)【要約】【課題】閾値電圧などの電気特性のばらつきを抑制し、耐久性を向上した半導体装置を提供する。【解決手段】第１導電型の半導体基板の一方の主面上に配設された第２導電型の第１の半導体層と、第１の半導体層を厚さ方向に貫通して半導体基板中に達するように複数設けられたトレンチゲートと、第１の半導体層の上層部に選択的に設けられた第２導電型の第２の半導体層と、拡散層の側面に接し、第１の半導体層内を厚さ方向に延在する分離層と、少なくとも１つの側面がトレンチゲートに接する第１導電型の第３の半導体層と、第２および第３の半導体層に接するように第１の半導体層上に配設された第１の主電極と、半導体基板の一方の主面とは反対の他方の主面側に設けられた第２の主電極とを備え、分離層は、第２と第３の半導体層との間に設けられて両者を分離し、第２の半導体層と同じ深さ、または第２の半導体層よりも深い位置まで延在するように形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の一方の主面上に配設された第２導電型の第１の半導体層と、
前記第１の半導体層を厚さ方向に貫通して前記半導体基板中に達するように複数設けられたトレンチゲートと、
前記トレンチゲート間の前記第１の半導体層の上層部に選択的に設けられた、第２導電型の第２の半導体層と、
前記第２の半導体層の側面に接し、前記第１の半導体層内を厚さ方向に延在する分離層と、
前記トレンチゲート間の前記第１の半導体層の上層部に設けられ、少なくとも１つの側面が前記トレンチゲートに接する第１導電型の第３の半導体層と、
前記第２の半導体層および前記第３の半導体層に接するように前記第１の半導体層上に配設された第１の主電極と、
前記半導体基板の前記一方の主面とは反対の他方の主面側に設けられた第２の主電極と、を備え、
前記分離層は、
前記第２の半導体層と前記第３の半導体層との間に設けられて両者を分離し、前記第２の半導体層と同じ深さ、または前記第２の半導体層よりも深い位置まで延在するように形成される、半導体装置。
【請求項２】
前記第２の半導体層は、
前記第３の半導体層よりも深く形成される、請求項１記載の半導体装置。
【請求項３】
前記分離層は、
前記第１の半導体層内を厚さ方向に延在するように形成されたトレンチと、
前記トレンチ内に充填された絶縁層と、を有し、
前記トレンチは、
前記第２の半導体層および前記第３の半導体層の形成時の位置合わせ精度の寸法より広い幅を有する、請求項１記載の半導体装置。
【請求項４】
前記分離層は、
前記第１の半導体層内を厚さ方向に延在するように形成されたトレンチと、
前記トレンチ内に充填された導電体と、を有する、請求項１記載の半導体装置。
【請求項５】
前記分離層は、
前記第１の半導体層内を厚さ方向に延在するように形成されたトレンチと、
前記トレンチの内面を覆うように形成されたシリコン酸化膜と、
前記トレンチ内に充填された導電性を有するポリシリコン層と、を有する、請求項１記載の半導体装置。
【請求項６】
前記第２の半導体層の不純物濃度は５×１０１９〜５×１０２０／ｃｍ３である、請求項１記載の半導体装置。
【請求項７】
前記第３の半導体層の不純物濃度は５×１０１９〜５×１０２０／ｃｍ３である、請求項１記載の半導体装置。
【請求項８】
前記トレンチゲートは、
ストライプ状の平面視形状を有し、その延在方向とは直交する方向に配列され、
前記第２の半導体層および前記第３の半導体層は、
前記トレンチゲート間に、前記トレンチゲートの延在方向に沿って交互に設けられ、
前記分離層は、
前記第２の半導体層と前記第３の半導体層との間において前記トレンチゲート間に渡るように設けられる、請求項１記載の半導体装置。
【請求項９】
前記トレンチゲートは、
ストライプ状の平面視形状を有し、その延在方向とは直交する方向に配列され、
前記第２の半導体層は、
前記トレンチゲート間に、前記トレンチゲートの延在方向に沿って間隔を開けて複数配列され、
前記分離層は、
前記第２の半導体層のそれぞれの周囲に設けられ、
前記第３の半導体層は、
前記トレンチゲート間において、前記第２の半導体層および前記分離層以外の部分に設けられる、請求項１記載の半導体装置。
【請求項１０】
前記第２の半導体層は、
前記第１の半導体層の表面内に、互いに間隔を開けて規則的に複数設けられ、
前記分離層は、
前記第２の半導体層のそれぞれの周囲に設けられ、
前記第３の半導体層は、
前記分離層を囲むように設けられ、
前記トレンチゲートは、
前記第３の半導体層の外周をさらに囲むように設けられ、
前記トレンチゲートで囲まれた領域が、互いに密接して配置される、請求項１記載の半導体装置。
【請求項１１】
請求項１記載の半導体装置の製造方法であって、
前記分離層は、
前記第２の半導体層を形成する前に形成される、半導体装置の製造方法。
【請求項１２】
前記分離層は、
前記第１の半導体層内に選択的に酸素をイオン注入することで形成される、請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記トレンチゲートは、
前記第１の半導体層を厚さ方向に貫通して前記半導体基板中に達するように設けられた第１のトレンチと、
前記第１のトレンチの内面を覆うように形成されたシリコン酸化膜と、
前記第１のトレンチ内に充填された導電性を有するポリシリコン層と、を有し、
前記分離層は、
前記第１の半導体層内を厚さ方向に延在するように形成された第２のトレンチと、
前記第２のトレンチの内面を覆うように形成された前記シリコン酸化膜と、
前記第２のトレンチ内に充填された前記ポリシリコン層と、を有し、
前記トレンチゲートおよび前記分離層は同時に形成される、請求項１１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、スイッチングデバイスの性能を向上する技術に関する。
【背景技術】
【０００２】
近年、家電製品の省エネルギー化、小型化および軽量化を図るため、インテリジェントパワーモジュール（ＩＰＭ）が採用されているが、ＩＰＭ内のスイッチングデバイスには絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）が広く使用されている。
【０００３】
このＩＧＢＴには、低オン抵抗、低スイッチング損失、かつ耐久性の高いデバイスが求められている。
【０００４】
近年は、高電流密度での使用や１５０℃以上での動作の保証も要求されており、従来よりも、ますます耐久性の高いＩＧＢＴが要求されている。
【０００５】
デバイスに不具合が発生するモードとして、例えばＩＧＢＴにおいて、主電流が流れているオン状態から、主電流が流れないオフ状態へ移行したときに、Ｐ型のベース層に流れるホール電流による電圧降下が、Ｎ型不純物を比較的高濃度（Ｎ＋）に有するエミッタ層とＰ型のベース層とのビルトイン電圧を超えてしまうと、寄生サイリスタがオン状態となり、電流が流れ続けるラッチアップ状態となって、デバイスの損傷に至るラッチアップモードが挙げられる。
【０００６】
ラッチアップ耐性を高めるにはベース層の抵抗を小さくし、ホール電流がベース層を流れる際の電圧降下を小さくする必要がある。高温動作では、ビルトイン電圧が低下してしまうので、ラッチアップモードは発生しやすくなり、耐久性が低くなるという問題があった。
【０００７】
このような問題に対して、特許文献１には、トレンチゲートを有するＩＧＢＴにおいて、エミッタ層よりも深い位置にＰ型不純物を比較的高濃度（Ｐ＋）に有する拡散層を形成することで、ベース層の抵抗を小さくし、ターンオフ時にデバイス内に溜まるホールをエミッタ層に流して、寄生サイリスタがオン状態となるのを防止し、高い耐久性を確保する技術が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００１−３０８３２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１に開示の構成では、耐久性を確保するために必要なＰ型不純物を高濃度に有する拡散層を、エミッタ層よりも深く形成するが、その場合、当該拡散層がトレンチゲート近傍のチャネル領域に接近することになる。その結果、半導体装置の電気特性に影響を及ぼし、閾値電圧などの電気特性のばらつきが大きくなるという問題を有している。
【００１０】
本発明は上記のような問題点を解消するためになされたもので、閾値電圧などの電気特性のばらつきを抑制し、耐久性を向上した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置の態様は、第１導電型の半導体基板の一方の主面上に配設された第２導電型の第１の半導体層と、前記第１の半導体層を厚さ方向に貫通して前記半導体基板中に達するように複数設けられたトレンチゲートと、前記トレンチゲート間の前記第１の半導体層の上層部に選択的に設けられた、第２導電型の第２の半導体層と、前記拡散層の側面に接し、前記第１の半導体層内を厚さ方向に延在する分離層と、前記トレンチゲート間の前記第１の半導体層の上層部に設けられ、少なくとも１つの側面が前記トレンチゲートに接する第１導電型の第３の半導体層と、前記第２の半導体層および前記第３の半導体層に接するように前記第１の半導体層上に配設された第１の主電極と、前記半導体基板の前記一方の主面とは反対の他方の主面側に設けられた第２の主電極と、を備え、前記分離層は、前記第２の半導体層と前記第３の半導体層との間に設けられて両者を分離し、前記第２の半導体層と同じ深さ、または前記第２の半導体層よりも深い位置まで延在するように形成されている。
【発明の効果】
【００１２】
本発明に係る半導体装置によれば、分離層により第２の半導体層の第２導電型不純物の水平方向の拡散が抑制され、トレンチゲートと第２の半導体層との間隔を短くしても閾値電圧が高くなることがなく、トレンチゲート間隔を縮小できると共に、ラッチアップを抑制して耐久性を高めることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明に係る実施の形態１のＩＧＢＴの構成を示す断面図である。
【図２】本発明に係る実施の形態１の１つのＩＧＢＴセルの部分平面図である。
【図３】本発明に係る実施の形態１のＩＧＢＴの製造方法を説明する断面図である。
【図４】本発明に係る実施の形態１のＩＧＢＴの製造方法を説明する断面図である。
【図５】本発明に係る実施の形態１のＩＧＢＴの製造方法を説明する断面図である。
【図６】本発明に係る実施の形態１のＩＧＢＴにおいて、拡散層を含む領域の不純物分布を示す断面図である。
【図７】ゲート電圧印加時のコレクタ−エミッタ間電流特性を示す図である。
【図８】閾値電圧のトレンチゲート−Ｐ＋拡散層間隔依存性を示す図である。
【図９】浅いＰ＋拡散層を有する場合のターンオフ時のホール電流密度の絶対値の分布を示す図である。
【図１０】深いＰ＋拡散層を有する場合とのターンオフ時のホール電流密度の絶対値の分布を示す図である。
【図１１】ホール電流密度の絶対値の距離依存性を示す図である。
【図１２】本発明に係る実施の形態１の変形例における絶縁分離層を形成する工程を示す断面図である。
【図１３】本発明に係る実施の形態２のＩＧＢＴの部分平面図である。
【図１４】本発明に係る実施の形態２のＩＧＢＴの構成を示す断面図である。
【図１５】本発明に係る実施の形態２のＩＧＢＴの構成を示す断面図である。
【図１６】本発明に係る実施の形態２のＩＧＢＴの構成を示す断面図である。
【図１７】本発明に係る実施の形態３のＩＧＢＴの部分平面図である。
【図１８】本発明に係る実施の形態４のＩＧＢＴの部分平面図である。
【図１９】トレンチゲートを有する従来のＩＧＢＴの構成を示す断面図である。
【図２０】トレンチゲートを有する従来のＩＧＢＴのエミッタ層を含む領域の不純物分布を示す断面図である。
【図２１】トレンチゲートを有する従来のＩＧＢＴのエミッタ層を含む領域の不純物分布を示す断面図である。
【図２２】ゲート電圧印加時のコレクタ−エミッタ間電流特性を示す図である。
【図２３】閾値電圧のトレンチゲート−Ｐ＋拡散層間隔依存性を示す図である。
【発明を実施するための形態】
【００１４】
＜はじめに＞
実施の形態の説明に先立ってトレンチゲートを有するＩＧＢＴにおいて、エミッタ層よりも深い位置にＰ型不純物を比較的高濃度に有する拡散層を形成した構成についてさらに説明する。
【００１５】
図１９はトレンチゲートを有するＩＧＢＴ９０の構成を示す断面図である。図１９に示すようにＩＧＢＴ９０は、Ｐ型不純物を比較的高濃度（Ｐ＋）に有する半導体基板２９上に、Ｎ型不純物を比較的高濃度（Ｎ＋）に有するバッファ層２０と、Ｎ型不純物を比較的低濃度（Ｎ−）に有するエピタキシャル層２１とがこの順に形成され、エピタキシャル層２１上にはＰ型不純物を比較的低濃度（Ｐ−）に有するボディ領域２２が形成されている。
【００１６】
このボディ領域２２を厚さ方向に貫通してエピタキシャル層２１中に達するように複数のトレンチＴＲが設けられ、それぞれのトレンチＴＲの内面はゲート絶縁膜２４で覆われ、ゲート絶縁膜２４で囲まれるようにゲート電極２３が設けられている。なお、ゲート絶縁膜２４とゲート電極２３とでトレンチゲート２８が構成される。
【００１７】
そして、トレンチゲート２８間のボディ領域２２の上層部には、Ｎ型不純物を比較的高濃度（Ｎ＋）に有する複数のエミッタ層２５が選択的に設けられている。なお、エミッタ層２５間はＰ型不純物を含む領域となっているが、エミッタ層２５よりも深い位置には、Ｐ型不純物を比較的高濃度（Ｐ＋）に有する拡散層２６がエミッタ層２５間に跨るように形成されている。
【００１８】
このような構成を有するＩＧＢＴ９０において、１つのエミッタ層２５を含む領域“Ｅ”での不純物分布の一例を図２０に示す。
【００１９】
図２０においては、拡散層２６をエミッタ層２５の深さより２倍程度深く形成した場合の濃度分布を示しており、図中に矢印ＤＰで示される範囲にまでＰ型不純物が分布している。以下では、これを深いＰ＋拡散層と呼称する。
【００２０】
このように、拡散層２６を深くまで形成すると、図２０に示されるように拡散層２６がトレンチゲート２８の近傍のボディ領域２２に形成されるチャネル領域に接近することとなる。
【００２１】
また、図２１には、拡散層２６をエミッタ層２５と同程度の深さとなるように形成した場合の濃度分布を示しており、図中に矢印ＤＰで示される範囲にまでＰ型不純物が分布している。なお、図２０および図２１では不純物濃度を等濃度線で表しており、複数の等濃度線で囲まれる領域のうち、ボディ領域２２の最表面に近いものほど濃度が高くなっている。
【００２２】
このように、拡散層２６が浅い場合は、図２１に示されるように拡散層２６はトレンチゲート２８の近傍にまで及ぶことはない。以下では、これを浅いＰ＋拡散層と呼称する。
【００２３】
図２２には、図２０に示す深いＰ＋拡散層を有する場合と、図２１に示す浅いＰ＋拡散層を有する場合における、ゲート電圧印加時のコレクタ−エミッタ間電流特性を示す。
【００２４】
図２２においては、横軸にゲート電圧（Ｖ）を示し、縦軸にコレクタ−エミッタ間電流（ａ.ｕ.）を示しており、深いＰ＋拡散層を有する場合では、浅いＰ＋拡散層を有する場合に比べて閾値電圧が高くなっていることが判る。
【００２５】
これは、拡散層２６がチャネル領域に接近して、チャネル領域に影響を及ぼしているためと考えられるが、チャネル領域への影響を低減するためには拡散層２６をトレンチゲート２８から所定距離だけ離す必要がある。
【００２６】
ここで、図２０および図２１には、拡散層２６の形成時に使用する注入マスクＲＭを配設した状態を示しているが、拡散層２６のトレンチゲート２８からの距離ＤＴは、注入マスクＲＭのトレンチゲート２８からの長さで規定される。
【００２７】
従って、注入マスクＲＭのトレンチゲート２８からの長さを長くすれば拡散層２６のトレンチゲート２８からの距離ＤＴを長くできるが、そうすると、トレンチゲート間隔が拡大してしまい、単位面積当たりに形成できるトレンチゲートの数が減少し、チャネル幅が実効的に縮小し、オン抵抗が増大することになる。
【００２８】
図２３は、閾値電圧のトレンチゲート−Ｐ＋拡散層間隔依存性を示す図である。図２３においては、横軸にトレンチゲートからのＰ＋拡散層の距離（μｍ）を示し、縦軸に閾値電圧（ａ.ｕ.）を示している。
【００２９】
図２３において、トレンチゲート−Ｐ＋拡散層間隔が短いと閾値電圧が増大し、間隔の変化に伴う変動幅が大きいのに対し、トレンチゲート−Ｐ＋拡散層間隔が１．２μｍ程度と長くなると閾値電圧が低くなり、間隔の変化に伴う変動幅が減少して安定することが判る。以上の説明をふまえて以下に本発明に係る実施の形態について説明する。
【００３０】
＜実施の形態１＞
＜装置構成＞
図１は、本発明に係る実施の形態１のＩＧＢＴ１００の構成を示す断面図である。図１に示すようにＩＧＢＴ１００は、Ｎ型不純物を比較的低濃度（Ｎ−）に有する半導体基板１の一方の主面上に、Ｐ型不純物を有するベース層２が形成され、半導体基板１のベース層２が積層された側とは反対側の他方の主面上は、Ｐ型不純物を比較的高濃度（Ｐ＋）に有するコレクタ層９が形成され、コレクタ層９の全面を覆うようにコレクタ電極１３が形成されている。なお、半導体基板１は、シリコン基板でも良いし、炭化シリコン基板などのシリコン半導体より広いワイドバンドギャップを有する半導体基板でも良い。
【００３１】
そして、ベース層２を厚さ方向に貫通して半導体基板１中に達するように複数のトレンチ３が設けられ、それぞれのトレンチ３の内面はゲート酸化膜４で覆われ、ゲート酸化膜４で囲まれるようにゲート電極１１が設けられている。なお、トレンチ３とゲート酸化膜４とゲート電極１１とでトレンチゲート１８が構成される。
【００３２】
トレンチゲート１８間のベース層２の上層部には、Ｐ型不純物を比較的高濃度（Ｐ＋）に有する拡散層６が選択的に設けられている。そして、当該拡散層６の対向する２つの側面にそれぞれ接するように、ベース層２内を厚さ方向に延在するトレンチ７が設けられ、トレンチ７内には絶縁層８が充填されてトレンチ分離層１７を構成している。
【００３３】
また、トレンチゲート１８間のベース層２の上層部には、Ｎ型不純物を比較的高濃度（Ｎ＋）に有する２つのエミッタ層５が選択的に設けられている。それぞれのエミッタ層５は、１つの側面がトレンチゲート１８に接するように形成され、当該側面と反対側の側面は、トレンチ分離層１７に接している。
【００３４】
なお、トレンチ分離層１７の深さは拡散層６と同じか、あるいは少し深くなるように形成され、拡散層６の深さは、エミッタ層５より深くなるように形成されている。例えば、エミッタ層５の深さを０．５μｍとした場合、拡散層６の深さは１．０μｍ程度、トレンチ分離層１７の深さは１．０μｍ程度とする。
【００３５】
複数のトレンチゲート１８のそれぞれの上部は層間絶縁膜１０で覆われている。なお、層間絶縁膜１０は、エミッタ層５のトレンチゲート１８の近傍部分の上部まで延在するように形成されている。
【００３６】
そして、層間絶縁膜１０上を含むベース層２の全面を覆うようにエミッタ電極１２が形成されている。なお、図１では、トレンチゲート１８の配列方向をＸ方向、半導体基板１等の厚さ方向をＺ方向として示す。
【００３７】
図２は、図１における領域“Ａ”で規定される１つのＩＧＢＴセルの部分平面図である。なお、図２においては、便宜的にベース層２の主面上の層間絶縁膜１０およびエミッタ電極１２の図示は省略している。なお、図１では、トレンチゲート１８の配列方向をＸ方向とし、それと直交する方向をＹ方向として示す。
【００３８】
図２に示すように、拡散層６、トレンチ分離層１７、エミッタ層５およびトレンチゲート１８は、何れも平面視形状がストライプ状であり、Ｙ方向に延在している。
【００３９】
＜製造方法＞
次に、図３〜図５を用いて、ＩＧＢＴ１００の製造方法について説明する。まず、図  ３に示す工程において、Ｎ型不純物を比較的低濃度（Ｎ−）に有する半導体基板１を準備し、その一方の主面側からＰ型不純物としてボロン（Ｂ）をイオン注入してベース層２を形成する。なお、ベース層２の不純物濃度は、１×１０１７〜５×１０１７／ｃｍ３とし、深さは３．０μｍ程度とする。
【００４０】
また、半導体基板１のベース層２を設けた側とは反対の主面側からＰ型不純物としてＢをイオン注入してコレクタ層９を形成する。なお、コレクタ層９の不純物濃度は、５×１０１７〜５×１０１８／ｃｍ３とし、深さは０．５μｍ程度とする。
【００４１】
その後、エッチングにより、ベース層２を厚さ方向に貫通して半導体基板１中に達するように複数のトレンチ３を形成する。トレンチ３の深さは、３．５μｍ程度、トレンチの幅は１．０μｍ程度である。
【００４２】
そして、例えばＣＶＤ（chemical vapor deposition）法により、トレンチ３の内面を覆うようにシリコン酸化膜を形成してゲート酸化膜４を得る。なお、ゲート酸化膜４の厚さは０．１μｍ程度である。
【００４３】
その後、ゲート酸化膜４で内面が覆われたトレンチ３内に導電性を有するポリシリコンを充填することでゲート電極１１を形成する。なお、当該ポリシリコンは、例えばＣＶＤ法により不純物を比較的高濃度に含むように形成される。
【００４４】
次に、ベース層２上に、トレンチ７に対応する部分が開口部となったマスク１５１をパターニングし、当該マスク１５１をエッチングマスクとして、ベース層２をエッチングして、深さ１．０μｍ程度のトレンチ７を形成する。
【００４５】
その後、例えばＣＶＤ法によりトレンチ７内にシリコン酸化膜を充填して絶縁層８を形成し、トレンチ分離層１７を得る。なお、マスク１５１を形成した状態でシリコン酸化膜を形成し、マスク１５１と共にリフトオフすることで、トレンチ７内以外の余分なシリコン酸化膜を除去する構成としても良い。
【００４６】
次に、図４に示す工程において、ベース層２上に、エミッタ層５に対応する部分が開口部となったマスク１５２をパターニングし、当該マスク１５２をイオン注入マスクとして、Ｎ型不純物としてヒ素（Ａｓ）またはリン（Ｐ）などをイオン注入してエミッタ層５を形成する。なお、エミッタ層５の不純物濃度は、５×１０１８〜５×１０１９／ｃｍ３とし、深さは０．５μｍ程度とする。
【００４７】
マスク１５２を除去した後、図５に示す工程において、ベース層２上に、拡散層６に対応する部分が開口部となったマスク１５３をパターニングし、当該マスク１５３をイオン注入マスクとして、Ｐ型不純物としてＢをイオン注入して拡散層６を形成する。なお、拡散層６の不純物濃度は、５×１０１８〜５×１０１９／ｃｍ３とし、深さは１．０μｍ程度とする。
【００４８】
マスク１５３を除去した後、例えばＣＶＤ法により、ベース層２上全面を覆うようにシリコン酸化膜を形成し、当該シリコン酸化膜がトレンチゲート１８の上部およびエミッタ層５のトレンチゲート１８の近傍部分の上部にのみ残るようにパターニングすることで層間絶縁膜１０を得る。なお、層間絶縁膜１０の厚さは１．０μｍ程度とする。
【００４９】
その後、例えばスパッタリング法により、層間絶縁膜１０上を含むベース層２の全面を覆うようにアルミニウム層あるいはアルミニウムシリコン層を形成してエミッタ電極１２とする。また、例えばスパッタリング法により、コレクタ層９の全面を覆うようにアルミニウム層あるいはアルミニウムシリコン層を形成してコレクタ電極１３とすることで、図１に示したＩＧＢＴ１００を得る。
【００５０】
以上説明したように、実施の形態１の製造方法においては、拡散層６を形成する工程よりも前の工程でトレンチ分離層１７を形成しており、拡散層６の位置合わせ精度の寸法より広い幅のトレンチ７を形成し、トレンチ７に絶縁層８を充填することで、トレンチ分離層１７を得ている。
【００５１】
このため、拡散層６の形成のためのマスク１５３の位置合わせずれが発生した場合でも、拡散層６の位置ずれ領域は、トレンチ分離層１７内に包含されるため、拡散層６がずれることによる閾値電圧のばらつきは発生しない。なお、例えば位置合わせ精度が±０．１μｍの場合、トレンチ分離層１７の幅は０．２μｍ程度に設定される。
【００５２】
また、トレンチ７の幅をエミッタ層５の位置合わせ精度の寸法より広い幅とすることで、マスクの位置合わせずれを吸収する効果は、エミッタ層５を形成するためのマスク１５２においても同様の効果を奏する。
【００５３】
＜効果＞
次に、図１に示すＩＧＢＴ１００において、１つのエミッタ層５と、当該エミッタ層５に接するトレンチ分離層１７と、当該トレンチ分離層１７に接する拡散層６を含む領域“Ｂ”での不純物分布の一例を図６に示す。
【００５４】
図６においては、拡散層６をエミッタ層５の深さより２倍程度深く形成した場合の濃度分布を示しており、図中に矢印ＤＰで示される範囲にまでＰ型不純物が分布している。以下では、これを深いＰ＋拡散層と呼称する。なお、図６では不純物濃度を等濃度線で表しており、複数の等濃度線で囲まれる領域のうち、ベース層２の最表面に近いものほど濃度が高くなっている。
【００５５】
図６に示すように、トレンチ分離層１７がＰ型不純物の拡散バリアとして機能し、拡散層６がトレンチゲート１８近傍のベース層２に形成されるチャネル領域に接近することが抑制される。
【００５６】
ここで、図６には、拡散層６の形成時に使用するマスク１５３を配設した状態を示しているが、拡散層６のトレンチゲート１８からの距離ＤＴは、マスク１５３のトレンチゲート１８からの長さで規定される。
【００５７】
図７には、図６に示す深いＰ＋拡散層を有する場合と、図２１を用いて説明した浅いＰ＋拡散層を有する場合における、ゲート電圧印加時のコレクタ−エミッタ間電流特性を示す。
【００５８】
図７においては、横軸にゲート電圧（Ｖ）を示し、縦軸にコレクタ−エミッタ間電流（ａ.ｕ.）を示しており、深いＰ＋拡散層を有する場合と、浅いＰ＋拡散層を有する場合とで特性が同じであり、拡散層６をエミッタ層５より深く形成しても、閾値電圧が変わらないことが判る。
【００５９】
これは、トレンチ分離層１７の存在により、拡散層６がチャネル領域に接近することが抑制されるので、チャネル領域が拡散層６による影響を受けないためと考えられる。
【００６０】
なお、拡散層６をエミッタ層５より深く形成することでベース層２の抵抗を小さくし、ターンオフ時にデバイス内に溜まるホールをエミッタ層に流して、寄生サイリスタがオン状態となるのを防止し、高い耐久性を確保することができる。
【００６１】
図８は、閾値電圧のトレンチゲート−Ｐ＋拡散層間隔依存性を示す図である。図８においては、横軸にトレンチゲートからのＰ＋拡散層の距離（μｍ）を示し、縦軸に閾値電圧（ａ.ｕ.）を示し、図２３に示したＩＧＢＴ９０の特性を特性Ｃ２として示し、ＩＧＢＴ１００の特性を特性Ｃ１として示している。
【００６２】
図８において、特性Ｃ２ではトレンチゲート−Ｐ＋拡散層間隔が短いと閾値電圧が増大し、間隔の変化に伴う変動幅が大きいのに対し、トレンチゲート−Ｐ＋拡散層間隔が１．２μｍ程度と長くなると閾値電圧が低くなり、間隔の変化に伴う変動幅が減少して安定するが、特性Ｃ１では拡散層６とトレンチゲート１８との距離が短い場合でも、長い場合でも、閾値電圧は一定である。これは、拡散層６がトレンチゲート１８に接近して設けられた場合であっても、トレンチ分離層１７が拡散バリアとなるためであると考えられる。
【００６３】
なお、特性Ｃ２では、閾値電圧が安定するにはトレンチゲート−Ｐ＋拡散層間隔が１．２μｍ程度必要であるのに対し、特性Ｃ１では０．６μｍ程度でも閾値電圧が安定するので、トレンチゲート−Ｐ＋拡散層間隔を大幅に縮小することができる。
【００６４】
従って、トレンチゲート間隔を縮小することが可能となり、単位面積当たりに形成できるトレンチゲートの数を増やして、チャネル幅を実効的に拡大でき、オン抵抗を低減することが可能となる。
【００６５】
また、ＩＧＢＴ１００においては、ラッチアップを抑制することができるが、この理由について図９および図１０を用いて説明する。
【００６６】
図９および図１０は、それぞれ、図２１を用いて説明した浅いＰ＋拡散層を有する場合と、図６を用いて説明した深いＰ＋拡散層を有する場合とのターンオフ時のホール電流密度の絶対値の分布を示している。なお、図９および図１０ではホール電流密度の絶対値を等電流密度線で表しており、複数の等電流密度線で囲まれる領域のうち、最もホール電流密度が高い領域に、最も濃いハッチングを付し、以下、ホール電流密度が低くなるにつれてハッチングも薄くしている。なお、煩雑になるのを防ぐため、使用するハッチングは３種類としている。
【００６７】
図９に示すように、浅いＰ＋拡散層を有する場合、矢印で示されるホール電流はエミッタ層２５の直下を通って浅いＰ＋拡散層に流れ込んでいるのに対し、図１０に示すように、トレンチ分離層１７と深いＰ＋拡散層とを有する場合、エミッタ層５の直下を通ることなく、深いＰ＋拡散層に流れ込んでいる。これは、トレンチ分離層１７の存在により、ホール電流密度の高い領域がエミッタ層５の直下を避けてトレンチ分離層１７で挟まれた領域内に形成されたためと考えられる。
【００６８】
図１１には、図９および図１０におけるＡ−Ｂ間部分でのホール電流密度の絶対値のＡ−Ｂ間の距離依存性を示しており、横軸にＡ−Ｂ間のＸ方向の距離（ａ.ｕ.）を示し、縦軸にホール電流密度の絶対値（ａ.ｕ.）を示している。
【００６９】
図１１においては、図９におけるホール電流密度の絶対値のＡ−Ｂ間の距離依存性を特性Ｃ４として示し、図１０におけるホール電流密度の絶対値のＡ−Ｂ間の距離依存性を特性Ｃ３として示している。
【００７０】
図１１より、トレンチ分離層１７と深いＰ＋拡散層とを有する場合、エミッタ層直下のホール電流密度の絶対値は、従来的な構成に比べて、１／１００程度に低減していることが判る。このため、寄生サイリスタの動作が抑制され、ラッチアップを抑制して耐久性を高めることが可能である。
【００７１】
以上説明したように、本発明に係る実施の形態１のＩＧＢＴ１００においては、エミッタ層５と拡散層６を分離するようにトレンチ分離層１７を設けたので、拡散層６のＰ型不純物の水平方向の拡散が抑制され、トレンチゲート−Ｐ＋拡散層間隔を短くしても閾値電圧が高くなることがなく、トレンチゲート間隔を縮小できると共に、ラッチアップを抑制して耐久性を高めることができる。
【００７２】
＜変形例１＞
以上説明した実施の形態１のＩＧＢＴ１００においては、トレンチ分離層１７として、ベース層２内を厚さ方向に延在するトレンチ７内に絶縁層８が充填された構成を示したが、トレンチ７内に導電体が充填された構成であっても良い。
【００７３】
ここで、導電体としては、例えば、ＣＶＤ法により形成された導電性を有するポリシリコン、スパッタリング法により形成されたアルミニウム等の金属が挙げられる。
【００７４】
このような構成を採ることで、エミッタ電極１２は、トレンチ分離層１７を介してエミッタ層５とコンタクトを取ることができ、また、トレンチ分離層１７を介して拡散層６とコンタクトを取ることもできるので、コンタクト抵抗をさらに低減することができ、耐久性を向上できる。
【００７５】
また、トレンチ７の内面を覆うようにシリコン酸化膜を形成し、その後、シリコン酸化膜で内面が覆われたトレンチ７内に導電性を有するポリシリコン層を充填する構成としても良い。
【００７６】
トレンチゲート１８と同様の構成とすることで、トレンチゲート１８と同時にトレンチ分離層１７を形成することが可能となる。
【００７７】
ここで、トレンチゲート１８のトレンチ３と、トレンチ分離層１７のトレンチ７とは深さが異なっているが、開口幅も異なっている。すなわち、トレンチ７の開口幅はトレンチ３の３分の１程度であるので、同時にエッチングを行った場合でも、マイクロローディング効果によりトレンチ７はトレンチ３よりも浅く形成されるので、トレンチ７とトレンチ３とを同時に形成することが可能となる。
【００７８】
トレンチ７とトレンチ３とを同時に形成することで、マスク数を削減でき、プロセスコストを低減できると共に、トレンチ３とトレンチ７との間隔がばらつくことがないため、トレンチ３とトレンチ７との間隔のばらつきによる閾値電圧のばらつきを抑制できる。
【００７９】
＜変形例２＞
以上説明した実施の形態１のＩＧＢＴ１００においては、拡散層６の不純物濃度は５×１０１８〜５×１０１９／ｃｍ３とした例を示したが、これをさらに高くして５×１０１９〜５×１０２０／ｃｍ３としても良い。
【００８０】
トレンチ分離層を有さない従来的な構成においては、拡散層の不純物濃度を高くすると、水平方向にさらに拡散し、拡散層がチャネル領域に接近して、チャネル領域への影響が強くなるので、拡散層をトレンチゲートからさらに離す必要があり、拡散層の不純物濃度を高くするには制約があった。
【００８１】
しかし、ＩＧＢＴ１００のようにトレンチ分離層１７を有する構成においては、トレンチ分離層１７により、水平方向への不純物の拡散を抑制できるので、拡散層６の不純物濃度を従来はできなかった濃度まで高くすることができ、コンタクト抵抗をさらに低減して、耐久性をさらに向上できる。
【００８２】
＜変形例３＞
以上説明した実施の形態１のＩＧＢＴ１００においては、エミッタ層５の不純物濃度は５×１０１８〜５×１０１９／ｃｍ３とした例を示したが、これをさらに高くして５×１０１９〜５×１０２０／ｃｍ３としても良い。
【００８３】
トレンチ分離層を有さない従来的な構成においては、エミッタ層の不純物濃度を高くすると、水平方向にさらに拡散し、拡散層の不純物分布にも影響を与え、拡散層がチャネル領域に接近して、チャネル領域への影響が強くなる可能性があった。
【００８４】
しかし、ＩＧＢＴ１００のようにトレンチ分離層１７を有する構成においては、トレンチ分離層１７により、水平方向への不純物の拡散を抑制できるので、エミッタ層５の不純物濃度を従来はできなかった濃度まで高くすることができ、コンタクト抵抗をさらに低減して、耐久性をさらに向上できる。
【００８５】
＜変形例４＞
以上説明した実施の形態１のＩＧＢＴ１００においては、トレンチ分離層１７の形成に際して、ベース層２をエッチングしてトレンチ７を形成し、その後、例えばＣＶＤ法によりトレンチ７内にシリコン酸化膜を充填して絶縁層８を形成することでトレンチ分離層１７を得ていたが、トレンチ７を形成する代わりに、トレンチ７の形成領域に酸素イオン注入を行ってベース層２内に絶縁分離層を形成するようにしても良い。
【００８６】
図１２は、上記の方法で絶縁分離層１４を形成する工程を示す断面図であり、図３を用いて説明した工程に対応する図である。
【００８７】
図１２に示す工程において、ベース層２上に、絶縁分離層１４を設ける位置に対応する部分が開口部となったマスク１５４をパターニングし、当該マスク１５４を注入マスクとして酸素イオン（Ｏ＋）の注入を行い、深さ１．０μｍ程度の絶縁分離層１４を形成する。ベース層２中に酸素をイオン注入することで注入領域が酸化されて酸化シリコンとなり、絶縁層となる。
【００８８】
このような方法を採ることで、エッチングや絶縁物充填などの工程が不要となり、簡便なプロセスで絶縁分離層を形成でき、プロセスコストを低減できる。
【００８９】
＜実施の形態２＞
以上説明した実施の形態１のＩＧＢＴ１００においては、図２を用いて説明したように拡散層６、トレンチ分離層１７、エミッタ層５およびトレンチゲート１８は、何れも平面視形状がストライプ状であり、Ｙ方向に延在した構成を採っていたが、これに限定されるものではなく、図１３に示すような構成を採っても良い。
【００９０】
図１３は、本発明に係る実施の形態２のＩＧＢＴ２００の構成を示す平面図である。図１３に示すようにＩＧＢＴ２００は、領域“Ｃ”で規定されるＭＯＳ（metal oxide semiconductor）トランジスタセルと、領域“Ｄ”で規定されるバイポーラトランジスタセルとが、ストライプ状のトレンチゲート１８の延在方向（Ｙ方向）に沿って交互に配置されている。換言すると、エミッタ層５だけの領域と拡散層６だけの領域とがストライプ状のトレンチゲート１８の延在方向（Ｙ方向）に沿って交互に配置されている。
【００９１】
そして、ＭＯＳトランジスタセルとバイポーラトランジスタセルとの間にはトレンチ分離層１７が設けられた構成を採っている。トレンチ分離層１７は、トレンチゲート１８間に渡るように、トレンチゲート１８の延在方向に対して直交する方向（Ｘ方向）に延在している。
【００９２】
ここで、図１３におけるＡ−Ａ線での断面図を図１４に示し、Ｂ−Ｂ線での断面図を図１５に示し、Ｃ−Ｃ線での断面図を図１６に示す。なお、図１４〜図１６においては、図１に示したＩＧＢＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００９３】
なお、図１３および図１４に示されるように、ＭＯＳトランジスタセルの面積の方がバイポーラトランジスタセルの面積よりも小さく形成されている。すなわち、エミッタ層５の面積の方が、拡散層６の面積よりも小さく形成されているがこれは一例であり、ＭＯＳトランジスタセルの面積の方がバイポーラトランジスタセルの面積よりも大きくても良いし、両者が同じであっても良い。
【００９４】
ＭＯＳトランジスタセルとバイポーラトランジスタセルとを交互に配置した場合、拡散層６およびエミッタ層５におけるそれぞれの不純物の相互拡散による互いの干渉により、トレンチゲート１８近傍のベース層２に形成されるチャネル領域のチャネル幅が変動するが、図１３に示すＩＧＢＴ２００においては、ＭＯＳトランジスタセルとバイポーラトランジスタセルとの間にはトレンチ分離層１７が設けられているので、トレンチ分離層１７が拡散バリアとして機能し、拡散層６およびエミッタ層５における互いの干渉を低減でき、チャネル幅が変動することを抑制できる。
【００９５】
＜実施の形態３＞
図１７は、本発明に係る実施の形態３のＩＧＢＴ３００の構成を示す平面図である。図１７に示すようにＩＧＢＴ３００は、ストライプ状のトレンチゲート１８の間に、その延在方向（Ｙ方向）に沿って、四角形状の複数の拡散層６が間隔を開けて一列に配列され、各拡散層６を囲むようにトレンチ分離層１７が配置された構成を採っている。なお、トレンチゲート１８間において、拡散層６およびトレンチ分離層１７以外の部分にはエミッタ層５が設けられている。なお、拡散層６の形状は四角形状に限定されず、長円形状でも良く、それに合わせてトレンチ分離層１７の形状も決めれば良い。
【００９６】
また、図１７におけるＤ−Ｄ線での断面形状は、図１に示したＩＧＢＴ１００と同じであり、ＩＧＢＴ３００はＩＧＢＴ１００と同じ効果を奏するが、拡散層６が間隔を開けて配列されているため、ＩＧＢＴ１００に比べてエミッタ層５の面積を増やすことができるという利点がある。
【００９７】
＜実施の形態４＞
図１８は、本発明に係る実施の形態４のＩＧＢＴ４００の構成を示す平面図である。図１８に示すようにＩＧＢＴ４００は、ベース層２（図示せず）の表面内に四角形状の複数の拡散層６が互いに間隔を開けて規則的に配置され、それぞれの拡散層６を囲むようにトレンチ分離層１７が配置され、トレンチ分離層１７を囲むようにエミッタ層５が配置され、エミッタ層５の外周をさらに囲むようにトレンチゲート１８が配置された構成を採っており、トレンチゲート１８で囲まれた領域が１つのＩＧＢＴセルを構成している。ＩＧＢＴ４００では、四角形状のＩＧＢＴセルが、互いに密接して配置されることで全体的にメッシュ状をなしている。なお、拡散層６の平面視形状は四角形状に限定されず、六角形などの多角形でも良く、それに合わせてエミッタ層５およびトレンチ分離層１７の形状も決めれば良い。
【００９８】
ＩＧＢＴ４００はＩＧＢＴ１００と同じ効果を奏するが、ＩＧＢＴセルのそれぞれがトレンチゲート１８で囲まれているため、他のＩＧＢＴセルの影響を受けにくいという利点がある。
【００９９】
＜他の適用例＞
以上説明した実施の形態１〜４においては、本発明をＩＧＢＴへ適用した例を示したが、本発明はＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）に適用することも可能であり、同様の効果を得ることができる。
【０１００】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【０１０１】
１  半導体基板、２  ベース層、３ ，７  トレンチ、４ ゲート酸化膜、５ エミッタ層、６ 拡散層、８ 絶縁層、９ コレクタ層、１１ ゲート電極、１２ エミッタ電極、１３ コレクタ電極、１４ 絶縁分離層、１７ トレンチ分離層、１８  トレンチゲート。
【図１】
2015179707.tif 000003
【図２】
2015179707.tif 000004
【図３】
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【図４】
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【図５】
2015179707.tif 000007
【図６】
2015179707.tif 000008
【図７】
2015179707.tif 000009
【図８】
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【図９】
2015179707.tif 000011
【図１０】
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【図１１】
2015179707.tif 000013
【図１２】
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【図１３】
2015179707.tif 000015
【図１４】
2015179707.tif 000016
【図１５】
2015179707.tif 000017
【図１６】
2015179707.tif 000018
【図１７】
2015179707.tif 000019
【図１８】
2015179707.tif 000020
【図１９】
2015179707.tif 000021
【図２０】
2015179707.tif 000022
【図２１】
2015179707.tif 000023
【図２２】
2015179707.tif 000024
【図２３】
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