(57)【要約】【課題】半導体チップ内における配線遅延を抑えることが可能になり、配線遅延が起因で問題となるクロックスキューを小さくし、クロックスキューを調整するための大量のバッファセルの挿入を抑制して、消費電力を削減することを可能とする信頼性の高い半導体装置を提供する。【解決手段】半導体装置は、受光素子２２及び機能素子２３を有する半導体層１１と、半導体層１１の主面に形成されており、受光素子２２と機能素子２３とを接続する電気配線１２Ａを有する電気配線層１２と、電気配線層１２の主面に形成されている第１の光配線層１３ａと、第１の光配線層１３ａと接続されており、電気配線層１２の主面に対して垂直方向に延在して受光素子２２と接続されている第２の光配線層１３ｂとを具備する。【選択図】図２
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【特許請求の範囲】
【請求項１】
受光素子を有する半導体層と、
前記半導体層の主面に形成されており、前記受光素子と接続された電気配線を有する電気配線層と、
前記電気配線層の主面に形成されている第１の光配線層と、
前記第１の光配線層と接続されており、前記電気配線層の主面に対して垂直方向に延在して前記受光素子と接続されている第２の光配線層と
を具備することを特徴とする半導体装置。
【請求項２】
前記第２の光配線層は、前記電気配線層の側面に又は前記電気配線層を貫通して配置されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体層は発光素子を有しており、
前記第１の光配線層と接続されており、前記電気配線層の主面に対して垂直方向に延在して前記発光素子と接続されている第３の光配線層を更に具備することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第３の光配線層は、前記電気配線層の側面に又は前記電気配線層を貫通して配置されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記発光素子は、クロックの光信号を出射することを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
前記半導体層の外部に設けられた光源と、
前記光源と前記第１の光配線層とを接続する第４の光配線層と
を更に具備することを特徴とする請求項１又は２に記載の半導体装置。
【請求項７】
前記第４の光配線層は、前記第１の光配線層と同一平面上に水平に配置されることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第４の光配線層は、その光導波方向が前記第１の光配線層の主面と垂直となるように配置されることを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記光源は、クロックの光信号を出射することを特徴とする請求項６〜８のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
近年、半導体素子の微細化が進み、ＬＳＩの性能も飛躍的に向上している。例えば、トランジスタのゲート長は０．１μｍ以下となり、ＬＳＩを駆動するために供給されるクロック周波数もギガヘルツのオーダーになっている。しかしながら、半導体素子の微細化が進む一方でＬＳＩの信号配線における配線遅延の問題は解決されておらず、かかる問題が顕在化してきている。このような状況下で、ＬＳＩの信号伝送に光配線を用いることが検討されている。
【０００３】
光配線を用いることにより、ＬＳＩにおける配線遅延の増加を抑えることが可能となる。例えば特許文献１では、半導体チップ間の信号伝送に光を用いる手法が開示されている。この手法は、複数の半導体チップ間における光信号の伝送を可能とするものであり、異なる半導体チップ間の信号伝送を、光が透過可能な材質の光導波路を用いて行う。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３４１３８３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記のように、複数の半導体チップ間で光信号を伝送する技術は提案されているものの、個々の半導体チップ内で光信号を伝送する技術は未だ確立されていない。半導体チップ内で光配線を用いて全信号伝送を行うことは現実的には困難であり、半導体チップ内で形成されるトランジスタ間の信号伝送は電気信号で行うことになる。そのため、半導体チップ内に光配線を用いた場合には、半導体チップ内で光信号を電気信号に変換する光電変換回路が必須となる。光信号の通り道となる光配線を半導体チップ内に構築する必要があり、更に前述のトランジスタ、光電変換回路、光配線の他に電気信号の通り道となる電気配線の配置を考慮したＬＳＩ設計を行わなければならない。そのため、光配線の効果を最大限に活用するための、光の屈折位置や各素子の配置関係について、半導体チップ全体の構成を考案する必要がある。
【０００６】
本発明は、上記の課題に鑑みてなされたものであり、半導体チップ内における配線遅延を抑えて、配線遅延が起因で問題となるクロックスキューを小さくし、クロックスキューを調整するための大量のバッファセルの挿入を抑制して、消費電力を削減することを可能とする信頼性の高い半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、受光素子を有する半導体層と、前記半導体層の主面に形成されており、前記受光素子と接続された電気配線を有する電気配線層と、前記電気配線層の主面に形成されている第１の光配線層と、前記第１の光配線層と接続されており、前記電気配線層の主面に対して垂直方向に延在して前記受光素子と接続されている第２の光配線層とを具備する。
【発明の効果】
【０００８】
本発明によれば、半導体チップ内における配線遅延を抑えることができる。配線遅延が起因で問題となるクロックスキューを小さくし、クロックスキューを調整するための大量のバッファセルの挿入を抑制して、消費電力を削減することを可能とする信頼性の高い半導体装置が実現する。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態による半導体装置を示す概略斜視図である。
【図２】第１の実施形態による半導体装置を一部拡大して示す概略図である。
【図３】第１の実施形態による半導体装置の他の例を示す概略斜視図である。
【図４】第１の実施形態による半導体装置の製造方法を示す概略図である。
【図５】図４に引き続き、第１の実施形態による半導体装置の製造方法を示す概略図である。
【図６】図５に引き続き、第１の実施形態による半導体装置の製造方法を示す概略図である。
【図７】図６に引き続き、第１の実施形態による半導体装置の製造方法を示す概略図である。
【図８】図７に引き続き、第１の実施形態による半導体装置の製造方法を示す概略図である。
【図９】第２の実施形態による半導体装置を一部拡大して示す概略断面図である。
【図１０】第３の実施形態による半導体装置を一部拡大して示す概略断面図である。
【発明を実施するための形態】
【００１０】
以下、本発明による半導体装置の諸実施形態について、図面を参照しながら詳細に説明する。
【００１１】
（第１の実施形態）
まず、第１の実施形態について説明する。
図１は、第１の実施形態による半導体装置を示す概略斜視図である。図２は、第１の実施形態による半導体装置を一部拡大して示す概略図であり、半導体層及び電気配線層は断面を、光配線層は側面を表している。
【００１２】
この半導体装置１０は、半導体チップであるＬＳＩチップ１と、このＬＳＩチップ１が搭載されるＬＳＩパッケージ基板２と、ＬＳＩパッケージ基板２上に形成され、ＬＳＩチップ１を覆って保護するＬＳＩパッケージ３とを備えて構成される。ＬＳＩパッケージ３は、ＬＳＩチップ１をセラミックや金属等で覆って外部からの衝撃や塵等からＬＳＩチップ１を保護するものである。図１では図示の判り易さを考慮して、ＬＳＩパッケージ３を透過してＬＳＩチップ１が見えるように示している。
【００１３】
ＬＳＩチップ１は、半導体層１１と、半導体層１１の主面に形成された電気配線層１２と、電気配線層１２の主面に形成された光配線層１３とを備えて構成されている。
【００１４】
半導体層１１は、発光素子２１、受光素子２２、及びトランジスタ２３を備えており、これらを覆う絶縁膜２４が形成されて構成されている。発光素子２１は、クロック生成部として機能し、クロックの光信号を出射する光源である。受光素子２２は、フォトダイオード等であって、発光素子２１から出射した光信号を受光し、これを光電変換して電気信号とする。トランジスタ２３は、受光素子２２で光信号から変換されたクロックの電気信号が供給される機能素子である。トランジスタ２３については、ゲート電極のみを図示しており、ゲート電極の両側のソース／ドレインについては図示を省略する。
【００１５】
電気配線層１２は、Ａｌ（アルミニウム）又はＣｕ（銅）等の配線及びビアと、当該配線及びビアを覆う層間絶縁膜とを有する配線層が複数積層された多層配線層である。図２では、一例として、受光素子２２とトランジスタ２３とを接続する配線構造１２Ａのみを図示する。配線構造１２Ａは、１層目及び２層目の配線層で形成される。１層目の配線層には、受光素子２２及びトランジスタ２３とそれぞれ接続されたビア１２ａ１，１２ａ２、及びビア１２ａ１，１２ａ２とそれぞれ接続された配線１２ａ３，１２ａ４が形成されている。２層目の配線層には、配線１２ａ３，１２ａ４とそれぞれ接続されたビア１２ｂ１，１２ｂ２、及びビア１２ｂ１，１２ｂ２と接続された配線１２ｂ３が形成されている。
【００１６】
光配線層１３は、光を透過する材料であるシリコン酸化物又はシリコン窒化物等により形成された、第１の光配線層１３ａ、第２の光配線層１３ｂ、及び第３の光配線層１３ｃを備えて構成されている。
第１の光配線層１３ａは、電気配線層１２の主面に形成されている。第２の光配線層１３ｂは、第１の光配線層１３ａと接続されており、電気配線層１２の主面に対して垂直方向、ここでは電気配線層１２の側面に延在して受光素子２２と接続されている。第２の光配線層１３ｂは、電気配線層１２の互いに対向する２つの側面に複数配置されている。第３の光配線層１３ｃは、第１の光配線層１３ａと接続されており、電気配線層１２の主面に対して垂直方向、ここでは電気配線層１２の側面に延在して発光素子２１と接続されている。第３の光配線層１３ｃは、電気配線層１２の互いに対向する２つの側面に配置されている。
第１の光配線層１３ａと第２の光配線層１３ｂとの接合面は、第２の光配線層１３ｂの光信号の伝送方向（光導波方向であり、矢印Ｃで示す。）と略直交する位置に配置される。
【００１７】
第１の光配線層１３ａの第２の光配線層１３ｂとの接合面の近傍には、反射膜１４が配置されている。反射膜１４は、Ａｌ又はＡｕ（金）等の金属膜であって、約４５°の傾斜面に形成されている。反射膜１４は、ハーフミラーとして機能する。即ち、第１の光配線層１３ａを通過した水平方向の光信号は、反射膜１４で反射して垂直方向に進行し、第２の光配線層１３ｂを通過して受光素子２２に受光する。それと共に、光信号は反射膜１４を透過して第１の光配線層１３ａを水平方向に進行してゆき、同様にして他の受光素子２２に受光する。
このように、１回の反射で光信号を受光素子２２に導く反射膜１４を設ける代わりに、複数回の反射によって段階的に水平方向から垂直方向となるように光信号の屈折を行う、異なる傾斜を有する複数の反射膜を形成しても良い。
【００１８】
第１の光配線層１３ａの第３の光配線層１３ｃとの接合面の近傍には、反射膜１５が配置されている。反射膜１５は、Ａｌ又はＡｕ等からなる一対の金属膜であって、各々約４５°の傾斜面に形成され、互いに略直交するように配置されている。反射膜１５は、発光素子２１から出射して第３の光配線層１３ｃを通過した垂直方向の光信号を反射させ、第１の光配線層１３ａを水平方向に通過させる。
このように、１回の反射で光信号を第１の光配線層１３ａに導く反射膜１５を設ける代わりに、複数回の反射によって段階的に垂直方向から水平方向となるように光信号の屈折を行う、異なる傾斜を有する複数の反射膜を形成しても良い。
【００１９】
本実施形態では、第２の光配線層１３ｂ及び第３の光配線層１３ｃをＬＳＩチップ１の４側面のうち、対向する２側面に配置する場合を例示している。ここでは、各側面に、第２の光配線層１３ｂを複数（図示の例では３つ）、第３の光配線層１３ｃを１つ設けている。なお、図３に示すように、第２の光配線層１３ｂをＬＳＩチップ１の４側面の全てに配置するようにしても良い。
【００２０】
また、第２の光配線層１３ｂ及び第３の光配線層１３ｃをＬＳＩチップ１の側面に配置する代わりに、電気配線層１２を貫通するビア状に、第１の光配線層１３ａと接続される第２の光配線層及び第３の光配線層を形成するようにしても良い。或いは、第２の光配線層及び第３の光配線層のうち、一方を電気配線層１２の側面に形成し、他方を電気配線層１２を貫通するビア状に形成することも考えられる。更には、第２の光配線層及び第３の光配線層のうち、いくつかを電気配線層１２の側面に形成し、残りを電気配線層１２を貫通するビア状に形成するようにしても良い。
【００２１】
ＬＳＩチップ１は、その上面である光配線層１３の主面をＬＳＩパッケージ基板２の主面に対向させてフェイスダウンし、フリップチップ実装されている。
第１の光配線層１３ａとＬＳＩパッケージ基板２との接合面には、電極１６が形成されている。電極１６は、第１の光配線層１３ａを貫通する不図示のビアを介して電気配線層１２の配線と接続されており、電気信号を用いてＬＳＩチップ１とＬＳＩパッケージ基板２との間で信号伝送が行われる。
【００２２】
以下、上記のように構成された半導体装置１０におけるＬＳＩチップ１内の信号伝達について、図２を用いて説明する。
先ず、クロックの光信号が発光素子２１から出光する。光信号は、第３の光配線層１３ｃ内を矢印Ａで示す垂直方向に伝送し、反射膜１５で反射して第１の光配線層１３ａ内を矢印Ｂで示す水平方向に伝送し、反射膜１４で反射して第２の光配線層１３ｂ内を矢印Ｃで示す垂直方向に伝送して、受光素子２２に供給される。この光信号は、受光素子２２で光電変換されてクロックの電気信号とされる。この電気信号は、電気配線層１２の配線及びビアを介してトランジスタ２３に入力して、種々の信号伝送が行われる。また、発光素子２１から出光して第３の光配線層１３ｃ内を伝送した光信号は、反射膜１５で反射して第１の光配線層１３ａ内を矢印Ｂとは異なる水平方向（例えば矢印Ｄで示す方向）に伝送し、他の受光素子に供給される。
【００２３】
以下、半導体装置１０の製造方法について説明する。
図４〜図８は、本実施形態による半導体装置の製造方法を工程順に示す概略図であり、半導体層及び電気配線層は断面を、光配線層は側面を表している。
【００２４】
先ず、図４に示すように、半導体層１１及び電気配線層１２を順次形成する。
詳細には、シリコン層（又はシリコン基板）上に発光素子２１、受光素子２２、及びトランジスタ２３を適宜形成する。トランジスタ２３を形成するには、ゲート絶縁膜を介してゲート電極を形成し、ゲート電極の両側のシリコン層（又はシリコン基板）内にイオン注入等によりソース／ドレイン領域を形成する。発光素子２１、受光素子２２、及びトランジスタ２３を覆う絶縁膜２４を形成する。以上により、半導体層１１が形成される。
次に、Ａｌ又はＣｕ等の配線と、当該配線を覆う層間絶縁膜とを有する配線層を複数積層した多層配線構造とし、電気配線層１２を形成する。ここで、Ｃｕの配線及びビアを形成する場合には、いわゆるダマシン法が用いられる。
【００２５】
続いて、図５に示すように、電気配線層１２上に第１の光配線層１３ａを、第１の光配線層１３ａ上に電極１６を順次形成する。
詳細には、光を透過する材料、例えばシリコン酸化物をＣＶＤ法等により電気配線層１２上に堆積する。これにより、第１の光配線層１３ａが形成される。第１の光配線層１３ａ内には、反射膜１４，１５が形成される。
第１の光配線層１３ａを貫通して電気配線層１２の配線と接続される不図示のビアを形成し、第１の光配線層１３ａ上に当該ビアと接続される電極１６を適宜形成する。
【００２６】
続いて、図６に示すように、第１の光配線層１３ａと接続される第２の光配線層１３ｂ及び第３の光配線層１３ｃを形成する。
詳細には、先ず、受光素子２２及び発光素子２１について、これらの表面の一部を露出するように、フォトリソグラフィー及びドライエッチングにより、電気配線層１２の側面に複数の溝１２ａ，１２ｂを形成する。
次に、溝１２ａをシリコン酸化物等で埋め込む第２の光配線層１３ｂを形成する。それと共に、溝１２ｂをシリコン酸化物等で埋め込む第３の光配線層１３ｃを形成する。
以上により、半導体層１１、電気配線層１２、及び光配線層１３を備えたＬＳＩチップ１が形成される。
【００２７】
続いて、図７に示すように、ＬＳＩチップ１を、光配線層１３の主面をＬＳＩパッケージ基板２の主面に対向させてフェイスダウンし、フリップチップ実装する。このとき、ＬＳＩチップ１の電極１６とＬＳＩパッケージ基板２の不図示の電極とがバンプ接続される。
しかる後、図８に示すように、ＬＳＩチップ１をセラミックや金属等で覆って保護するＬＳＩパッケージ３を形成する。
以上により、本実施形態による半導体装置が形成される。
【００２８】
本実施形態によれば、ＬＳＩチップ１内における伝送距離の長い信号伝送を、光配線層１３を用いて光信号により行うことにより、電気配線による信号伝送よりも配線遅延を抑制させることが可能となる。この構成により、配線遅延の影響で遅延調整に必要となる半導体素子を削減させることができる。具体的には、配線遅延が起因で問題となるクロックスキューを小さくし、クロックスキューを調整するための大量のバッファセルの挿入が抑制される。これにより、消費電力を削減することを可能とする信頼性の高い半導体装置が実現する。
【００２９】
（第２の実施形態）
次いで、第２の実施形態について説明する。本実施形態では、第１の実施形態と同様に、半導体チップをパッケージングした半導体装置を開示するが、クロックの光信号の光源が異なる点で第１の実施形態と相違する。
【００３０】
図９は、第２の実施形態による半導体装置を一部拡大して示す概略断面図であり、第１の実施形態における図２に相当する概略図である。なお、第１の実施形態と同様の構成部材等については、同符号を付して詳しい説明を省略する。電極１６については図示を省略する。
この半導体装置は、第１の実施形態と異なり、半導体チップであるＬＳＩチップ３１とは別個にＬＳＩチップ外光源３２を備えている。ＬＳＩチップ３１及びＬＳＩチップ外光源３２は、ＬＳＩパッケージ基板２に搭載され、不図示のＬＳＩパッケージで覆われる。
【００３１】
ＬＳＩチップ３１は、半導体層３３と、半導体層３３の表面に形成された電気配線層１２と、電気配線層１２の表面に形成された光配線層３４とを備えて構成されている。
半導体層３３は、第１の実施形態と同様に受光素子２２及びトランジスタ２３を備え、これらを覆う絶縁膜２４が形成されているが、第１の実施形態と異なり発光素子２１を有していない。
【００３２】
ＬＳＩチップ外光源３２は、レーザダイオード等の発光素子を有するモジュールであり、ＬＳＩチップ３１から離間してＬＳＩパッケージ基板２上に配置されている。ＬＳＩチップ外光源３２は、クロック生成部として機能し、クロックの光信号を出射する光源である。
光配線層３４は、第１の実施形態と同様に第１の光配線層１３ａ及び第２の光配線層１３ｂを有しており、第３の光配線層１３ｃに代わって第４の光配線層３４ａを備えて構成されている。
第４の光配線層３４ａは、ＬＳＩチップ外光源３２と第１の光配線層１３ａとを接続する光導波路であり、ＬＳＩパッケージ基板２の同一平面上で第１の光配線層１３ａと水平に形成されている。
【００３３】
以下、上記の半導体装置におけるＬＳＩチップ３１内の信号伝達について説明する。
先ず、クロックの光信号がＬＳＩチップ外光源３２から出光する。この光信号は、第４の光配線層３４ａ内を矢印Ａで示す水平方向に伝送し、反射膜１４で反射して第２の光配線層１３ｂ内を矢印Ｂで示す垂直方向に伝送して、受光素子２２に供給される。この電気信号は、電気配線層１２の配線及びビアを介してトランジスタ２３に入力して、種々の信号伝送が行われる。また、ＬＳＩチップ外光源３２から出光して第４の光配線層３４ａ内を伝送した光信号は、反射膜１４を透過して第１の光配線層１３ａを矢印Ｃで示す水平方向に通過してゆき、同様にして他の受光素子に受光し、種々の信号伝送が行われる。
【００３４】
本実施形態では、ＬＳＩチップ外光源３２と第２の光配線層１３ｂとを接続する第４の光配線層３４ａは、第１の光配線層１３ａ及び第２の光配線層１３ｂと同一平面上に形成されている。そのため、ＬＳＩチップ外光源３２から出光した光が急激な段差なく第１の光配線層１３ａ（の反射膜１４）に入光することができる。
【００３５】
以上説明したように、本実施形態によれば、ＬＳＩチップ３１内における伝送距離の長い信号伝送を、光配線層３４を用いて光信号により行うことにより、電気配線による信号伝送よりも配線遅延を抑制させることが可能となる。この構成により、配線遅延の影響で遅延調整に必要となる半導体素子を削減させることができる。具体的には、配線遅延が起因で問題となるクロックスキューを小さくし、クロックスキューを調整するための大量のバッファセルの挿入が抑制される。これにより、消費電力を削減することを可能とする信頼性の高い半導体装置が実現する。
【００３６】
（第３の実施形態）
次いで、第３の実施形態について説明する。本実施形態では、第１及び第２の実施形態と同様に、半導体チップをパッケージングした半導体装置を開示するが、クロックの光信号の光源が異なる点で第１及び第２の実施形態と相違する。
【００３７】
図１０は、第３の実施形態による半導体装置を一部拡大して示す概略断面図であり、第１の実施形態における図２に相当する概略図である。なお、第１の実施形態と同様の構成部材等については、同符号を付して詳しい説明を省略する。電極１６については図示を省略する。
この半導体装置は、第１の実施形態と異なり、半導体チップであるＬＳＩチップ４１とは別個にＬＳＩチップ外光源４２を備えている。ＬＳＩチップ４１及びＬＳＩチップ外光源４２は、ＬＳＩパッケージ基板２に搭載され、不図示のＬＳＩパッケージで覆われる。
【００３８】
ＬＳＩチップ４１は、半導体層４３と、半導体層４３の表面に形成された電気配線層１２と、電気配線層１２の表面に形成された光配線層４４とを備えて構成されている。
半導体層４３は、第１の実施形態と同様に受光素子２２及びトランジスタ２３を備え、これらを覆う絶縁膜２４が形成されているが、第１の実施形態と異なり発光素子２１を有していない。
【００３９】
ＬＳＩチップ外光源４２は、レーザダイオード等の発光素子を有するモジュールであり、第１の光配線層１３ａとＬＳＩパッケージ基板２を介して対向するようにＬＳＩパッケージ基板２の裏面に配置されている。ＬＳＩチップ外光源４２は、クロック生成部として機能し、クロックの光信号を出射する光源である。
光配線層４４は、第１の実施形態と同様に第１の光配線層１３ａ及び第２の光配線層１３ｂを有しており、第３の光配線層１３ｃに代わって第５の光配線層４４ａを備えて構成されている。
第５の光配線層４４ａは、ＬＳＩチップ外光源４２と第１の光配線層１３ａとを接続する光導波路であり、ＬＳＩパッケージ基板２に形成された貫通口２ａを埋め込むように第１の光配線層１３ａの主面に対して垂直方向に形成されている。
【００４０】
以下、上記の半導体装置におけるＬＳＩチップ４１内の信号伝達について説明する。
先ず、クロックの光信号がＬＳＩチップ外光源４２から出光する。この光信号は、第５の光配線層４４ａ内を矢印Ａで示す垂直方向に伝送し、反射膜１５で反射して第１の光配線層１３ａを矢印Ｂで示す水平方向に伝送し、反射膜１４で反射して第２の光配線層１３ｂ内を矢印Ｃで示す垂直方向に伝送して、受光素子２２に供給される。この光信号は、受光素子２２で光電変換されてクロックの電気信号とされる。この電気信号は、電気配線層１２の配線及びビアを介してトランジスタ２３に入力して、種々の信号伝送が行われる。また、ＬＳＩチップ外光源４２から出光して第５の光配線層４４ａ内を伝送した光信号は、反射膜１５で反射して第１の光配線層１３ａ内を矢印Ｂとは異なる方向（例えば矢印Ｄで示す方向）に伝送し、他の受光素子に供給される。
【００４１】
本実施形態では、ＬＳＩチップ外光源４２から各受光素子２２までの光路距離が異なる場合でも、信号伝送が光で行われるために光配線の遅延差は無視することができる。そのため、ＬＳＩチップ外光源４２を介したＬＳＩパッケージ基板２の裏面における任意の位置にＬＳＩチップ外光源４２を配置することが可能であり、ＬＳＩチップ外光源４２の配置箇所の選択自由度が高い。
【００４２】
以上説明したように、本実施形態によれば、ＬＳＩチップ４１内における伝送距離の長い信号伝送を、光配線層４４を用いて光信号により行うことにより、電気配線による信号伝送よりも配線遅延を抑制させることが可能となる。この構成により、配線遅延の影響で遅延調整に必要となる半導体素子を削減させることができる。具体的には、配線遅延が起因で問題となるクロックスキューを小さくし、クロックスキューを調整するための大量のバッファセルの挿入が抑制される。これにより、消費電力を削減することを可能とする信頼性の高い半導体装置が実現する。
【符号の説明】
【００４３】
１：ＬＳＩチップ  ２：ＬＳＩパッケージ基板  ２ａ：貫通口  ３：ＬＳＩパッケージ  １０：半導体装置  １１：半導体層  １２：電気配線層  １２Ａ：配線構造  １２ａ１，１２ａ２，１２ｂ１，１２ｂ２：ビア  １２ａ３，１２ａ４，１２ｂ３：配線  １３：光配線層  １３ａ：第１の光配線層  １３ｂ：第２の光配線層  １３ｃ：第３の光配線層  １４，１５：反射膜  １６：電極  ２１：発光素子  ２２：受光素子  ２３：トランジスタ  ２４：絶縁膜  ３１：ＬＳＩチップ  ３２：ＬＳＩチップ外光源  ３３：半導体層  ３４：光配線層  ３４ａ：第４の光配線層  ４１：ＬＳＩチップ  ４２：ＬＳＩチップ外光源  ４３：半導体層  ４４：光配線層  ４４ａ：第５の光配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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