(57)【要約】【課題】配線の信頼性を確保した固体撮像素子を提供することができるようにする。【解決手段】固体撮像素子は、画素回路を構成する配線層の上に光電変換層が積層された構造を形成する際に、配線層を形成した半導体基板と異なる別基板に、光電変換層と配線層接合用膜を少なくとも形成し、別基板の配線層接合用膜と、半導体基板の配線層を貼り合わせることにより形成された画素を備える。本開示の技術は、例えば、表面照射型の固体撮像素子等に適用できる。【選択図】図３
2015119154.tif 000002
【特許請求の範囲】
【請求項１】
画素回路を構成する配線層の上に光電変換層が積層された構造を形成する際に、前記配線層を形成した半導体基板と異なる別基板に、前記光電変換層と配線層接合用膜を少なくとも形成し、前記別基板の前記配線層接合用膜と、前記半導体基板の前記配線層を貼り合わせることにより形成された画素を備える
固体撮像素子。
【請求項２】
前記配線層接合用膜と接合される接合面の前記配線層の断面幅が、前記配線層接合用膜の断面幅と異なる
請求項１に記載の固体撮像素子。
【請求項３】
前記配線層接合用膜と接合される接合面の前記配線層の断面幅が、前記配線層接合用膜の断面幅よりも短い
請求項２に記載の固体撮像素子。
【請求項４】
前記配線層接合用膜と接合される接合面の前記配線層の断面幅が、前記配線層接合用膜の断面幅と等しい
請求項１に記載の固体撮像素子。
【請求項５】
前記配線層接合用膜と接合される接合面の前記配線層の厚みが、前記配線層接合用膜の厚みよりも厚い
請求項１に記載の固体撮像素子。
【請求項６】
前記貼り合わせの後に、画素境界部の前記光電変換層と前記配線層接合用膜が除去されることにより、前記光電変換層と前記配線層接合用膜が画素ごとに分離されている
請求項１に記載の固体撮像素子。
【請求項７】
前記光電変換層と前記配線層接合用膜を画素ごとに分離する前記画素境界部には、遮光用の材料が埋め込まれている
請求項６に記載の固体撮像素子。
【請求項８】
前記配線層の材料は銅であり、前記配線層接合用膜の材料も銅である
請求項１に記載の固体撮像素子。
【請求項９】
前記配線層接合用膜は、加熱処理により絶縁層と反応すると、その反応生成物が絶縁体となる金属である
請求項１に記載の固体撮像素子。
【請求項１０】
前記別基板の前記配線層接合用膜と接合される前記半導体基板の前記配線層は、加熱処理により絶縁層と反応すると、その反応生成物が絶縁体となる金属である
請求項１に記載の固体撮像素子。
【請求項１１】
前記配線層接合用膜と、前記別基板の前記配線層接合用膜と接合される前記半導体基板の前記配線層の材料は、タンタルまたはチタンである
請求項１に記載の固体撮像素子。
【請求項１２】
前記画素は、全画素で共通の露光時間により蓄積された電荷を、読み出されるまでの間、一時的に保持するメモリ部を備える
請求項１に記載の固体撮像素子。
【請求項１３】
前記配線層および前記光電変換層が形成された前記半導体基板の表面側から光が入射される表面照射型である
請求項１に記載の固体撮像素子。
【請求項１４】
画素回路を形成する配線層の上に光電変換層が積層された構造を形成する際に、前記配線層を形成した半導体基板と異なる別基板に、前記光電変換層と配線層接合用膜を少なくとも形成し、
前記別基板の前記配線層接合用膜と、前記半導体基板の前記配線層を貼り合わせる
固体撮像素子の製造方法。
【請求項１５】
前記別基板の前記配線層接合用膜と、前記半導体基板の前記配線層を貼り合わせた後に、画素境界部の前記光電変換層と前記配線層接合用膜を除去する
請求項１４に記載の固体撮像素子の製造方法。
【請求項１６】
前記光電変換層と前記配線層接合用膜を除去した前記画素境界部に、遮光用の材料を埋め込む
請求項１５に記載の固体撮像素子の製造方法。
【請求項１７】
画素回路を形成する配線層の上に光電変換層が積層された構造を形成する際に、前記配線層を形成した半導体基板と異なる別基板に、前記光電変換層と配線層接合用膜とを少なくとも形成し、前記別基板の前記配線層接合用膜と、前記半導体基板の前記配線層を貼り合わせることにより形成された画素を備える固体撮像素子
を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、固体撮像素子、固体撮像素子の製造方法、及び電子機器に関し、特に、配線の信頼性を確保した固体撮像素子を提供することができるようにする固体撮像素子、固体撮像素子の製造方法、及び電子機器に関する。
【背景技術】
【０００２】
イメージセンサでは、多画素化のため、画素サイズの縮小化が求められている。しかし、イメージセンサの画素領域には、転送トランジスタ、選択トランジスタ、リセットトランジスタ、増幅トランジスタなど複数の画素トランジスタを配置する必要があるため、画素サイズが縮小化されると、光電変換部の占める割合が減少し、感度や飽和特性などの特性劣化が懸念される。
【０００３】
そこで、画素トランジスタや配線層が形成された基板上に、光電変換層を形成した積層構造にすることで、光電変換部の面積を確保し、特性劣化を最小限に留める構造が提案されている（例えば、特許文献１,２参照）。
【０００４】
また、光電変換層としてカルコパイライト構造などの化合物半導体を用いて、画素トランジスタを形成したシリコン基板と、化合物半導体による光電変換層とを積層した構造も提案されている（例えば、特許文献３参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−１４４２７９号公報
【特許文献２】特開平４−１０３１６８号公報
【特許文献３】特開２００７−１２３７２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、銅（Ｃｕ）やアルミニウム（Ａｌ）で配線が形成されたシリコンデバイスでは、配線信頼性を確保できる温度は、一般に、400℃程度までとなる。そのため、画素トランジスタなどのデバイスが形成されたシリコン基板上に光電変換層を形成する際には、その温度制約を受けてしまう。すなわち、画素トランジスタなどのデバイスが形成されたシリコン基板上に、光電変換層を形成する際には、400℃以下の温度条件で形成しなければならない。
【０００７】
しかしながら、例えば、化合物半導体で光電変換層を形成する場合、一般的な化合物半導体の成膜温度（もしくはアニール温度）は、500℃乃至650℃程度（もしくはそれ以上）であるため、400℃以下の成膜では十分な光電変換特性が得られない。また、シリコン単結晶で光電変換層を形成する場合も、通常のエピタキシャル温度は900℃以上であるため、配線信頼性を確保するための温度制約を満たすことができない。
【０００８】
本開示は、このような状況に鑑みてなされたものであり、配線の信頼性を確保した固体撮像素子を提供することができるようにするものである。
【課題を解決するための手段】
【０００９】
本開示の第１の側面の固体撮像素子は、画素回路を構成する配線層の上に光電変換層が積層された構造を形成する際に、前記配線層を形成した半導体基板と異なる別基板に、前記光電変換層と配線層接合用膜を少なくとも形成し、前記別基板の前記配線層接合用膜と、前記半導体基板の前記配線層を貼り合わせることにより形成された画素を備える。
【００１０】
本開示の第２の側面の固体撮像素子の製造方法は、画素回路を形成する配線層の上に光電変換層が積層された構造を形成する際に、前記配線層を形成した半導体基板と異なる別基板に、前記光電変換層と配線層接合用膜を少なくとも形成し、前記別基板の前記配線層接合用膜と、前記半導体基板の前記配線層を貼り合わせる。
【００１１】
本開示の第３の側面の電子機器は、画素回路を形成する配線層の上に光電変換層が積層された構造を形成する際に、前記配線層を形成した半導体基板と異なる別基板に、前記光電変換層と配線層接合用膜とを少なくとも形成し、前記別基板の前記配線層接合用膜と、前記半導体基板の前記配線層を貼り合わせることにより形成された画素を備える固体撮像素子を備える。
【００１２】
本開示の第１乃至第３の側面においては、画素回路を形成する配線層の上に光電変換層が積層された構造を形成する際に、前記配線層を形成した半導体基板と異なる別基板に、前記光電変換層と配線層接合用膜とを少なくとも形成し、前記別基板の前記配線層接合用膜と、前記半導体基板の前記配線層を貼り合わせることにより形成された画素が設けられる。
【００１３】
固体撮像素子及び電子機器は、独立した装置であっても良いし、他の装置に組み込まれるモジュールであっても良い。
【発明の効果】
【００１４】
本開示の第１乃至第３の側面によれば、配線の信頼性を確保した固体撮像素子を提供することができる。
【００１５】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００１６】
【図１】本開示に係る固体撮像素子の構成を示す図である。
【図２】画素の回路構成例を示す図である。
【図３】画素の第１の断面構造を示す図である。
【図４】第１の断面構造を有する固体撮像素子の製造方法について説明する図である。
【図５】第１の断面構造を有する固体撮像素子の製造方法について説明する図である。
【図６】第１の断面構造を有する固体撮像素子の製造方法について説明する図である。
【図７】第１の断面構造を有する固体撮像素子の製造方法について説明する図である。
【図８】第１の断面構造を有する固体撮像素子の製造方法について説明する図である。
【図９】第１の断面構造を有する固体撮像素子の製造方法について説明する図である。
【図１０】第１の断面構造を有する固体撮像素子の製造方法について説明する図である。
【図１１】第１の断面構造を有する固体撮像素子の製造方法について説明する図である。
【図１２】第１の断面構造を有する固体撮像素子の製造方法について説明する図である。
【図１３】第１の断面構造を有する固体撮像素子の製造方法について説明する図である。
【図１４】第１の断面構造を有する固体撮像素子の製造方法について説明する図である。
【図１５】第１の断面構造を有する固体撮像素子の製造方法について説明する図である。
【図１６】第１の断面構造を有する固体撮像素子の製造方法について説明する図である。
【図１７】第１の断面構造を有する固体撮像素子の製造方法について説明する図である。
【図１８】第１の断面構造を有する固体撮像素子の製造方法について説明する図である。
【図１９】第１の断面構造を有する固体撮像素子の製造方法について説明する図である。
【図２０】画素の第２の断面構造を示す図である。
【図２１】第２の断面構造を有する固体撮像素子の製造方法について説明する図である。
【図２２】第２の断面構造を有する固体撮像素子の製造方法について説明する図である。
【図２３】第２の断面構造を有する固体撮像素子の製造方法について説明する図である。
【図２４】第２の断面構造を有する固体撮像素子の製造方法について説明する図である。
【図２５】その他の接合方法の例について説明する図である。
【図２６】その他の接合方法の例について説明する図である。
【図２７】本開示に係る電子機器としての撮像装置の構成例を示すブロック図である。
【発明を実施するための形態】
【００１７】
以下、本開示を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．固体撮像素子の概略構成
２．画素の第１の断面構造
３．第１の断面構造の画素の製造方法
４．画素の第２の断面構造
５．第２の断面構造の画素の製造方法
６．電子機器への適用例
【００１８】
＜１．固体撮像素子の構成例＞
図１は、本開示に係る固体撮像素子の構成例を示している。
【００１９】
図１の固体撮像素子１は、半導体として例えばシリコン（Si）を用いた半導体基板１２に、画素２が２次元アレイ状に配列された画素アレイ部３と、その周辺の周辺回路部とを有して構成される。周辺回路部には、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７、制御回路８などが含まれる。
【００２０】
画素２は、光電変換部と、複数の画素トランジスタを有して成る。複数の画素トランジスタは、例えば、転送トランジスタ、選択トランジスタ、リセットトランジスタ、及び、増幅トランジスタの４つのMOSトランジスタで構成される。
【００２１】
また、画素２は、共有画素構造とすることもできる。この画素共有構造は、複数の光電変換部と、複数の転送トランジスタと、共有される１つのFD(フローティング拡散領域)と、共有される１つずつの他の画素トランジスタとから構成される。すなわち、共有画素では、複数の単位画素を構成する光電変換部及び転送トランジスタが、他の１つずつの画素トランジスタを共有して構成される。
【００２２】
制御回路８は、入力クロックと、動作モードなどを指令するデータを受け取り、また固体撮像素子１の内部情報などのデータを出力する。すなわち、制御回路８は、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６などの動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、生成したクロック信号や制御信号を、垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６等に出力する。
【００２３】
垂直駆動回路４は、例えばシフトレジスタによって構成され、所定の画素駆動配線１０を選択し、選択された画素駆動配線１０に画素２を駆動するためのパルスを供給し、行単位で画素２を駆動する。すなわち、垂直駆動回路４は、画素アレイ部３の各画素２を行単位で順次垂直方向に選択走査し、各画素２の光電変換部において受光量に応じて生成された信号電荷に基づく画素信号を、垂直信号線９を通してカラム信号処理回路５に供給する。
【００２４】
カラム信号処理回路５は、画素２の列ごとに配置されており、１行分の画素２から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。例えば、カラム信号処理回路５は、画素固有の固定パターンノイズを除去するためのCDS(Correlated Double Sampling：相関２重サンプリング)およびAD変換等の信号処理を行う。
【００２５】
水平駆動回路６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から画素信号を水平信号線１１に出力させる。
【００２６】
出力回路７は、カラム信号処理回路５の各々から水平信号線１１を通して順次に供給される信号に対し、信号処理を行って出力する。出力回路７は、例えば、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などが行われる場合もある。入出力端子１３は、外部と信号のやりとりをする。
【００２７】
以上のように構成される固体撮像素子１は、CDS処理とAD変換処理を行うカラム信号処理回路５が画素列ごとに配置されたカラムAD方式と呼ばれるCMOSイメージセンサである。
【００２８】
＜画素の回路構成例＞
図２は、画素２の回路構成例を示している。
【００２９】
図２に示される画素２は、電子式のグローバルシャッタ機能を実現する構成を示している。
【００３０】
画素２は、光電変換部２１、第１転送トランジスタ２２、メモリ部（MEM）２３、第２転送トランジスタ２４、FD(フローティング拡散領域)２５、リセットトランジスタ２６、増幅トランジスタ２７、選択トランジスタ２８、及び排出トランジスタ２９を有する。
【００３１】
光電変換部２１は、受光量に応じた電荷（信号電荷）を生成し、蓄積する。光電変換部２１は、一方の端子が接地されているとともに、他方の端子が第１転送トランジスタ２２を介して、メモリ部２３に接続されている。また、光電変換部２１には、不要な電荷を排出するための排出トランジスタ２９も接続されている。
【００３２】
第１転送トランジスタ２２は、第１の転送信号TX1によりオンされたとき、光電変換部２１で生成された電荷をメモリ部２３に転送する。メモリ部２３は、FD２５に電荷を転送する前に一時的に電荷を保持する。
【００３３】
第２転送トランジスタ２４は、第２の転送信号TX2によりオンされたとき、メモリ部２３の電荷を読み出し、FD２５に転送する。
【００３４】
FD２５は、メモリ部２３から転送された電荷を保持する。リセットトランジスタ２６は、リセット信号RSTによりオンされたとき、FD２５に蓄積されている電荷が定電圧源VDDに排出されることで、FD２５の電位をリセットする。
【００３５】
増幅トランジスタ２７は、FD２５の電位に応じた画素信号を出力する。すなわち、増幅トランジスタ２７は定電流源としての負荷MOS３０とソースフォロワ回路を構成し、FD２５に蓄積されている電荷に応じたレベルを示す画素信号が、増幅トランジスタ２７から選択トランジスタ２８を介してカラム信号処理回路５に出力される。負荷MOS３０は、例えば、カラム信号処理回路５内に配置されている。
【００３６】
選択トランジスタ２８は、選択信号SELにより画素２が選択されたときオンされ、画素２の画素信号を、垂直信号線９を介してカラム信号処理回路５に出力する。
【００３７】
排出トランジスタ２９は、排出信号OFGによりオンされたとき、光電変換部２１に蓄積されている電荷を定電圧源VDDに排出する。
【００３８】
第１の転送信号TX1、第２の転送信号TX2、リセット信号RST、排出信号OFG、および選択信号SELは、画素駆動配線１０を介して垂直駆動回路４から供給される。
【００３９】
図２の画素構造を有する画素２の動作について簡単に説明する。
【００４０】
まず、露光開始前に、Highレベルの排出信号OFGが排出トランジスタ２９に供給されることにより排出トランジスタ２９がオンされ、光電変換部２１に蓄積されている電荷が定電圧源VDDに排出され、光電変換部２１がリセットされる。
【００４１】
光電変換部２１のリセット後、排出トランジスタ２９が、Lowレベルの排出信号OFGによりオフされると、画素アレイ部３の全画素で露光が開始される。
【００４２】
予め定められた所定の露光時間が経過すると、画素アレイ部３の全画素において、第１の転送信号TX1により第１転送トランジスタ２２がオンされ、光電変換部２１に蓄積されていた電荷が、メモリ部２３に転送される。
【００４３】
第１転送トランジスタ２２がオフされた後、各画素２のメモリ部２３に保持されている電荷が、行単位に、順次、カラム信号処理回路５に読み出される。読み出し動作は、読出し行の画素２の第２転送トランジスタ２４が第２の転送信号TX2によりオンされ、メモリ部２３に保持されている電荷が、FD２５に転送される。そして、選択トランジスタ２８が選択信号SELによりオンされることで、FD２５に蓄積されている電荷に応じたレベルを示す信号が、増幅トランジスタ２７から選択トランジスタ２８を介してカラム信号処理回路５に出力される。
【００４４】
以上のように、図２の画素構造を有する画素２は、露光時間を画素アレイ部３の全画素で同一に設定し、露光終了後はメモリ部２３に電荷を一時的に保持しておいて、メモリ部２３から行単位に順次、電荷を読み出すグローバルシャッタ方式の動作（撮像）が可能である。
【００４５】
なお、画素２の画素構造としては、図２に示した構造に限定されるものではなく、例えば、メモリ部２３を持たず、いわゆるローリングシャッタ方式による動作を行う構造を採用することもできる。
【００４６】
＜２．画素の第１の断面構造＞
図３は、固体撮像素子１の画素２の第１の断面構造を示す図である。
【００４７】
固体撮像素子１では、例えば、P型（第１導電型）のシリコン（Si）で構成される半導体基板１２上に、多層配線層４３が形成されている。多層配線層４３は、Ｃｕ、Ａｌ、Ｗ（タングステン）、タンタル（Ｔａ）、チタン（Ｔｉ）などを用いて形成された複数の配線層４１と、層間絶縁膜４２とを有する。
【００４８】
なお、配線層４１は、後述するように、半導体基板１２側の下側配線層４１Aと、光電変換層４７側の上側配線層４１Bとが結合されて構成されている。図３の配線層４１においては、下側配線層４１Aと上側配線層４１Bの境界が、破線で示されている。
【００４９】
下側配線層４１Aの最上層の配線断面の幅（水平方向の長さ）は、上側配線層４１Bの幅よりも短く形成されており、下側配線層４１Aの最上層の配線と上側配線層４１Bを合わせた断面形状が、下向きの凸形状となっている。なお、図３では、図を見やすくするため、上側配線層４１Bの厚みを、下側配線層４１Aの最上層の配線厚みと同程度に作図しているが、実際には、上側配線層４１Bの厚みは、下側配線層４１Aの最上層の配線厚み（例えば、数百nm）よりも薄く、例えば、１００nm以下で形成されている。
【００５０】
半導体基板１２の内部には、電荷を一時的に保持するメモリ部２３が、N型（第２導電型）の半導体領域４４により、画素２ごとに形成されている。また、多層配線層４３内の半導体基板１２に接する面には、第１転送トランジスタ２２、第２転送トランジスタ２４などの複数の画素トランジスタ４５が形成されている。
【００５１】
多層配線層４３の上側には、下部電極層４６、光電変換層４７、及びバッファ層４８が、画素毎に形成されている。下部電極層４６は、例えば、Ｍｏ（モリブデン）などで形成することができ、光電変換層４７は、例えば、カルコパイライト構造の半導体薄膜であるＣｕＩｎＳｅ２（CIS系薄膜）、あるいは、これにＧａを固溶したＣｕ（Ｉｎ，Ｇａ）Ｓｅ２（CIGS系薄膜）などで形成することができる。また、バッファ層４８は、例えば、ＣｄＳ（硫化カドミウム）とＺｎＯ（酸化亜鉛）の積層により形成することができる。下部電極層４６、光電変換層４７、及びバッファ層４８は、後述する上部電極層５３とともに、光電変換部２１を構成する。
【００５２】
隣接する画素どうしの境界には、酸化シリコン（ＳｉＯ２）などからなる絶縁層４９と画素遮光部５０が形成されており、絶縁層４９と画素間遮光部５０により、各画素２の下部電極層４６、光電変換層４７、及びバッファ層４８が分離されている。画素間遮光部５０は、バッファ層４８より上側で平面方向に形成されている画素間遮光膜５０Aと、バッファ層４８以下に深さ方向に形成されているトレンチ部５０Bとで構成される。画素境界部にトレンチ部５０Bを設けることにより、隣接する画素への光の漏れ込みを防止できるので、混色が低減される。また、メモリ部２３である半導体領域４４への光の漏れ込みも防止できるので、画素信号に対するノイズを低減することができる。
【００５３】
画素間遮光膜５０Aの上面には、パッド（PAD）材５１が形成されている。画素遮光部５０は、例えば、タングステン（Ｗ）などを用いて形成され、パッド材５１は、例えば、アルミニウム（Ａｌ）を用いて形成される。画素遮光部５０とパッド材５１は、同一の金属材料で形成してもよい。
【００５４】
パッド材５１の上には絶縁層５２が形成され、絶縁層５２とバッファ層４８の上側に、上部電極層５３がコンフォーマルに成膜されている。そして、上部電極層５３の上面がパッシベーション膜５４で平坦化された後、カラーフィルタ５５及びオンチップレンズ５６が形成されている。上部電極層５３は、デバイスで使用する波長領域を透過する材料、例えば、ＩＴＯ（インジウム錫オキサイド）やＺｎＯなどの透明電極で形成される。
【００５５】
以上のように構成される固体撮像素子１は、画素トランジスタ４５が形成される側である半導体基板１２の表面側から光が入射される表面照射型のMOS型固体撮像素子である。
【００５６】
また、固体撮像素子１は、構造をより簡略化すると、図４に示されるように、半導体基板１２の上に、画素回路６１とロジック回路６２が多層配線層４３により形成され、それらの上側に、光電変換層４７が積層された構成となっている。
【００５７】
＜３．第１の断面構造の画素の製造方法＞
図５乃至図１９を参照して、第１の断面構造を有する固体撮像素子１の製造方法について説明する。
【００５８】
初めに、図５Aに示されるように、例えば、P型の半導体領域を有する半導体基板１２内に、メモリ部２３としてのN型の半導体領域４４が画素２ごとに形成されるとともに、半導体基板１２上に、画素トランジスタ４５や多層配線層４３が形成される。
【００５９】
なお、この工程で形成される多層配線層４３は、光電変換層４７側の上側配線層４１Bを除く、下側配線層４１Aと層間絶縁膜４２の部分である。本実施の形態では、下側配線層４１Aの材料としては、Ｃｕが用いられるものとする。なお、複数の配線層４１の全てが同一の材料で形成されなくてもよく、例えば、複数の配線層４１が、Ｃｕで形成される上層と、Ｗで形成される下層に分けられていてもよい。
【００６０】
また、図５Bに示されるように、画素トランジスタ４５や多層配線層４３が形成された半導体基板１２とは別に、支持基板８１が用意される。支持基板８１は、ガラス、Si、GaAs、InP、GaN、GaP、SiC、サファイアなどで構成される。あるいは、支持基板８１は、ガラスとシリコンの併用により構成されてもよい。
【００６１】
そして、図５Cに示されるように、支持基板８１上に、バッファ層４８、光電変換層４７、及び下部電極層４６が、その順番で形成される。
【００６２】
光電変換層４７の材料として、上述したように、例えば、Ｃｕ（Ｉｎ，Ｇａ）Ｓｅ２（CIGS系薄膜）を採用することとすると、その場合のバッファ層４８は、例えば、ＣｄＳ（硫化カドミウム）とＺｎＯ（酸化亜鉛）で形成することができ、下部電極層４６はＭｏなどで形成することができる。
【００６３】
なお、光電変換層４７の材料としては、CIGS系薄膜の他、アモルファスSi、多結晶Si、単結晶Si、III-Ｖ属系化合物半導体、CdTe系化合物半導体、色素増感系材料、有機半導体などを用いることもできる。バッファ層４８と下部電極層４６は、光電変換層４７の材料に応じて最適な材料が選択される。また、バッファ層４８は省略することも可能である。
【００６４】
次に、図５Dに示されるように、下部電極層４６の上に、上側配線層４１Bが、半導体基板１２上に形成した多層配線層４３の下側配線層４１Aと同一の配線材料により成膜される。上側配線層４１Bは、半導体基板１２側の下側配線層４１Aと接合させるための配線層接合用膜である。
【００６５】
次に、図６Aに示されるように、光電変換層４７等が成膜された支持基板８１を反転させ、下側配線層４１Aと上側配線層４１Bが対向するようにして、図６Bに示されるように、下側配線層４１Aと上側配線層４１Bが貼り合わされる。
【００６６】
その後、図６Cに示されるように、研磨やウェット処理により、支持基板８１が除去される。
【００６７】
その後、図７に示されるように、フォトリソグラフィおよびドライエッチングにより、各画素２の境界部分の下部電極層４６、光電変換層４７、バッファ層４８、及び、上側配線層４１Bが除去され、画素境界部に、開口部９１が形成される。
【００６８】
また、画素アレイ部３の外側の周辺部１００と、周辺部１００よりもさらに外側のパッド部１０１においても、フォトリソグラフィおよびドライエッチングにより、下部電極層４６、光電変換層４７、バッファ層４８、及び、上側配線層４１Bが除去され、開口部９２と開口部９３が形成される。
【００６９】
図８乃至図１０を参照して、開口部９１乃至９３の形成についてさらに詳しく説明する。
【００７０】
図８は、画素アレイ部３、周辺部１００、及び、パッド部１０１の半導体基板１２上の配置関係を示す図である。
【００７１】
画素アレイ部３は、固体撮像素子１の中心領域に配置されており、画素アレイ部３の外側に周辺部１００が配置され、そのさらに外側に、パッド部１０１が配置されている。
【００７２】
周辺部１００は、光電変換層４７の上側に形成されている上部電極層５３と多層配線層４３を電気的に接続するコンタクト部１３１（図１２）が形成される領域であり、パッド部１０１は、固体撮像素子１が外部との電気信号をやりとりするためのコンタクト部１３２（図１２）が形成される領域である。
【００７３】
固体撮像素子１の四隅の領域には、アライメントマーク１１１が形成されているマーク領域１０２が配置されている。
【００７４】
なお、図８に示した周辺部１００、パッド部１０１、及び、マーク領域１０２の配置は、あくまで一例であり、これ以外の配置とすることも勿論可能である。
【００７５】
半導体基板１２（半導体ウエハ）を所定の位置に固定して、外形サイズを基準としたラフアライメントにより、マーク領域１０２の下部電極層４６、光電変換層４７、バッファ層４８、及び、上側配線層４１Bがエッチングされる。これにより、図９Aに示されるように、マーク領域１０２に開口部９４が形成され、アライメントマーク１１１が視認可能となる。なお、開口部９４を形成しなくてもアライメントマーク１１１が視認できる場合、この工程は省略することができる。あるいは、アライメントマーク１１１の視認に必要な最小限のエッチングのみとすることができる。
【００７６】
そして、マーク領域１０２のアライメントマーク１１１に基づいて、精度のよいアライメントを実施し、その高精度アライメントに基づいて、図９Bに示されるように、画素アレイ部３の画素境界部、周辺部１００、及び、パッド部１０１において、上側配線層４１Bより上側の層がエッチングされる。これにより、開口部９１乃至９３が形成される。
【００７７】
図１０は、開口部９１乃至９３が形成された後の状態を示す概略図である。
【００７８】
以上のようにして、図７に示した開口部９１乃至９３が、半導体基板１２上に形成される。
【００７９】
そして、図１１に示されるように、開口部９１乃至９３とバッファ層４８上面に、絶縁材料１２１、遮光材料１２２、及び、パッド材材料１２３が、順に、成膜される。絶縁材料１２１は、例えば、酸化シリコン（ＳｉＯ２）、ＳｉＮ、ＨｆＯなどとされる。遮光材料１２２は、タングステン（Ｗ）とＴｉＮの積層構造、パッド材材料１２３は、Ａｌ、または、Ｃｕを僅かに含有させたＡｌ合金、などとすることができる。
【００８０】
次に、図１２に示されるように、画素アレイ部３については、各画素２の受光領域を開口させるように、バッファ層４８の上側の膜がエッチングされるとともに、周辺部１００とパッド部１０１については、コンタクト部１３１および１３２が残るようにエッチングされる。ここで、図１２において破線で示される画素アレイ部３のバッファ層４８より上側の絶縁材料１２１と遮光材料１２２は、エッチング工程で全て除去してもよい。
【００８１】
次に、図１３に示されるように、酸化シリコン（ＳｉＯ２）などからなる絶縁層５２を全面に成膜して、CMP（Chemical Mechanical Polishing）などにより平坦化した後、図１４に示されるように、画素アレイ部３において、各画素２の受光領域を開口させるように、絶縁層５２がエッチングされる。また、周辺部１００のコンタクト部１３１の上面の絶縁層５２も同時にエッチングされ、コンタクト部１３１のパッド材５１が露出される。
【００８２】
続いて、図１５に示されるように、上面全体に、上部電極層５３がコンフォーマルに成膜された後、図１６に示されるように、パッド部１０１など不要な領域の上部電極層５３が除去される。
【００８３】
そして、図１７に示されるように、上部電極層５３の上面に、ＳｉＯ２、ＳｉＮなどからなるパッシベーション膜５４が成膜、平坦化された後、図１８に示されるように、画素アレイ部３と周辺部１００のパッシベーション膜５４上面に、Ｒ（赤）、Ｇ（緑）、またはＢ（青）のカラーフィルタ５５が形成される。
【００８４】
さらに、図１９に示されるように、画素アレイ部３、周辺部１００、およびパッド部１０１を含む全面に、オンチップレンズ材料１４１が成膜される。そして、画素アレイ部３については、オンチップレンズ材料１４１をレンズ形状にエッチングすることにより、オンチップレンズ５６が形成され、パッド部１０１については、コンタクト部１３２が露出するように、オンチップレンズ材料１４１、パッシベーション膜５４、及び絶縁層５２がエッチングされ、開口部１４２が形成される。
【００８５】
以上のようにして、図３に示した画素構造を有する固体撮像素子１を製造することができる。
【００８６】
＜４．画素の第２の断面構造＞
図２０は、固体撮像素子１の画素２の第２の断面構造を示す図である。
【００８７】
図２０においては、上述した第１の断面構造と対応する部分については同一の符号を付してあり、その説明は適宜省略して、第１の断面構造と異なる部分について説明する。
【００８８】
図２０に示される第２の断面構造においても、多層配線層４３の一部である複数の配線層４１が、半導体基板１２側の下側配線層４１Cと、光電変換層４７側の上側配線層４１Bとが結合されることにより構成されている。
【００８９】
第２の断面構造では、下側配線層４１Cの最上層の断面形状が、第１の断面構造の下側配線層４１Aの最上層の断面形状と異なっている。すなわち、図３に示される第１の断面構造では、下側配線層４１Aの最上層の配線断面の幅が、上側配線層４１Bの幅よりも短く形成されていたが、第２の断面構造では、下側配線層４１Cの最上層の配線断面の幅は、上側配線層４１Bの幅と同一となっている。
【００９０】
＜５．第２の断面構造の画素の製造方法＞
図２１乃至図２４を参照して、第２の断面構造を有する固体撮像素子１の製造方法について説明する。
【００９１】
初めに、図２１に示されるように、例えば、P型の半導体領域を有する半導体基板１２内に、メモリ部２３としてのN型の半導体領域４４が画素２ごとに形成されるとともに、半導体基板１２上に、多層配線層４３が形成される。
【００９２】
なお、この工程で形成される多層配線層４３は、光電変換層４７側の上側配線層４１Bを除く、下側配線層４１Cと層間絶縁膜４２の部分である。第１の断面構造では、図５Aに示したように、下側配線層４１Aの最上層の配線が画素ごとに分離されるように、下側配線層４１Aの材料（例えば、銅）がパターニングされるが、第２の断面構造では、図２１に示されるように、下側配線層４１Cの最上層の配線が、上面全体に形成される。
【００９３】
その後、図２２A及び図２２Bに示されるように、バッファ層４８、光電変換層４７、下部電極層４６、及び上側配線層４１Bが形成された別基板（支持基板８１）の上側配線層４１Bと、半導体基板１２の下側配線層４１Cが、貼り合わされる。
【００９４】
その後、図２２Cに示されるように、研磨やウェット処理により、支持基板８１が除去される。
【００９５】
そして、図２３に示されるように、フォトリソグラフィおよびドライエッチングにより、画素境界部の下部電極層４６、光電変換層４７、バッファ層４８、及び、上側配線層４１Bと、下側配線層４１Cの最上層が除去されることにより、開口部９１が形成される。このエッチング工程で、上側配線層４１Bと、下側配線層４１Cの最上層が同時に除去されることで、図２０に示したように、上側配線層４１Bの幅と、下側配線層４１Cの最上層の幅が、同一に加工される。
【００９６】
また、画素アレイ部３の外側の周辺部１００とパッド部１０１においても、フォトリソグラフィおよびドライエッチングにより、下部電極層４６、光電変換層４７、バッファ層４８、上側配線層４１B、及び、下側配線層４１Cの最上層が除去されることにより、開口部９２と開口部９３が形成される。
【００９７】
そして、図２４に示されるように、開口部９１乃至９３とバッファ層４８上面に、絶縁材料１２１、遮光材料１２２、及び、パッド材材料１２３が成膜される。その後の工程は、図１２乃至図１９を参照して説明した第１の製造方法と同様である。
【００９８】
以上のようにして、図２０に示した画素構造を有する固体撮像素子１を製造することができる。
【００９９】
以上のように、図１の固体撮像素子１は、光電変換層４７や下部電極層４６と、配線層４１の一部である上側配線層４１Bを、半導体基板１２とは別の支持基板８１に形成し、画素トランジスタ４５やメモリ部２３が形成された半導体基板１２と貼り合わせることで、製造することができる。
【０１００】
したがって、光電変換層４７を別基板（支持基板８１）に形成するので、光電変換層４７の成膜において、配線層４１の信頼性を確保するための温度制約を受けない。また、光電変換層４７形成時の下地となる支持基板８１の自由度が増すため、光電変換特性をより向上させた形成が可能となる。これにより、十分な光電変換特性を有する光電変換層４７を形成することができ、配線層４１の信頼性も確保することができる。また、バッファ層４８の自由度も増大する。
【０１０１】
また、光電変換層４７を形成した支持基板８１に、半導体基板１２の下側配線層４１A（４１C）と接合しやすい材料として、下側配線層４１A（４１C）と同一材料の上側配線層４１Bを成膜しておき、半導体基板１２側と金属結合により貼り合わせることで、配線層４１の信頼性を向上させることができる。
【０１０２】
なお、本実施の形態では、上側配線層４１Bの材料は、下側配線層４１Aの材料と同一の材料（例えば、銅）であるとして説明したが、上側配線層４１Bの材料は、下側配線層４１Aと必ずしも同一の材料である必要はなく、下側配線層４１Aの材料と接合しやすい材料であればよい。例えば、下側配線層４１Aの材料をＡｌとして、上側配線層４１Bの材料を金（Ａｕ）などにすることもできる。
【０１０３】
また、上側配線層４１Bの材料は、導電性が高い金属であって、加熱処理により絶縁層と反応すると、その反応生成物が絶縁体となる金属、例えば、Ｔａ、Ｔｉなどとすることもできる。
【０１０４】
加熱処理により絶縁体となる材料を用いた場合の例を、図２５及び図２６を参照して説明する。
【０１０５】
まず、図２５Aに示されるように、図５B乃至図５Dを参照して説明した工程により、半導体基板１２とは別に用意された支持基板８１上に、バッファ層４８、光電変換層４７、下部電極層４６、及び、上側配線層４１Bが、順次、形成される。このとき、上側配線層４１Bが、上述したＴａ、Ｔｉなどにより形成される。
【０１０６】
一方、図２５Bに示されるように、図５Aを参照して説明した工程により、半導体基板１２側に、メモリ部２３としての半導体領域４４、画素トランジスタ４５、下側配線層４１A、及び、層間絶縁膜４２が形成される。そして、さらに最上層に、導電性が高く、加熱処理により絶縁層と反応すると、その反応生成物が絶縁体となる金属膜１６１が形成される。この金属膜１６１は、例えば、上述したＴａ、Ｔｉなどで構成され、その一部が、接合後に下側配線層４１Aとなる。
【０１０７】
金属膜１６１は、層間絶縁膜４２と接触する部分全体が反応生成物となる厚さで形成される。換言すれば、金属膜１６１は、熱処理後に、層間絶縁膜４２と接触した部分の表面に導電層が残存しない厚さで形成される。表面に導電体が残存すると、隣接電極間でのショートやリーク電流の増大の原因となる。このため、材料の組み合わせや熱処理条件等により異なるが、金属膜１６１の厚さを１００ｎｍ以下とすることにより、表面までの全体の反応が可能である。また、膜厚を２０ｎｍ以下とすることにより、上述の特性を良好に発現することが可能である。また、金属膜１６１は、層間絶縁膜４２との反応生成物が充分な バリア性を有する厚さ、例えば、５分子層以上の厚さに形成される。
【０１０８】
そして、図２５Cに示されるように、光電変換層４７等が成膜された支持基板８１を反転させ、金属膜１６１と上側配線層４１Bが対向するように接触させた状態で、加熱処理されることにより、金属膜１６１と上側配線層４１Bが接合される。
【０１０９】
図２６に示されるように、金属膜１６１の一部は、接合の際に加えられる熱により、絶縁膜１６１Aとなる。すなわち、接合の際に加えられる熱により、金属膜１６１の層間絶縁膜４２と接触する部分に反応が起き、金属膜１６１と層間絶縁膜４２との反応生成物である絶縁膜１６１Aが形成される。一方、下側配線層４１A上に形成された金属膜１６１は、加熱処理後も変化せず、成膜された状態を保つ。
【０１１０】
例えば、層間絶縁膜４２にＳｉＯ２を使用し、金属膜１６１にＴｉを使用した場合には、上述の反応によりＴｉＯ２からなる金属酸化物層が絶縁膜１６１Aとして層間絶縁膜４２上に形成される。ＴｉＯ２は、一般にバリアメタルとして使用されるようにバリア性が高く、また、絶縁性が高い。
【０１１１】
以上のようにして接合された後、図７を参照して説明したように、下部電極層４６、光電変換層４７、バッファ層４８などが、上側配線層４１Bとともに、画素分離される。
【０１１２】
上側配線層４１Bと金属膜１６１の材料は、同一でもよいし、例えば、一方がＴａで、他方がＴｉなどのように異なる材料でもよい。また、上側配線層４１Bは、Ｔｉ／Ｃｕ、Ｔａ／Ｃｕのように、ＴａもしくはＴｉと他の金属材料の積層構造でもよい。
【０１１３】
＜６．電子機器への適用例＞
本開示の技術は、固体撮像素子への適用に限られるものではない。即ち、本開示の技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機など、画像取込部（光電変換部）に固体撮像素子を用いる電子機器全般に対して適用可能である。固体撮像素子は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
【０１１４】
図２７は、本開示に係る電子機器としての、撮像装置の構成例を示すブロック図である。
【０１１５】
図２７の撮像装置２００は、レンズ群などからなる光学部２０１、図１の固体撮像素子１の構成が採用される固体撮像素子（撮像デバイス）２０２、およびカメラ信号処理回路であるDSP(Digital Signal Processor)回路２０３を備える。また、撮像装置２００は、フレームメモリ２０４、表示部２０５、記録部２０６、操作部２０７、および電源部２０８も備える。DSP回路２０３、フレームメモリ２０４、表示部２０５、記録部２０６、操作部２０７および電源部２０８は、バスライン２０９を介して相互に接続されている。
【０１１６】
光学部２０１は、被写体からの入射光（像光）を取り込んで固体撮像素子２０２の撮像面上に結像する。固体撮像素子２０２は、光学部２０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像素子２０２として、図１の固体撮像素子１、即ち、配線層４１と光電変換層４７の信頼性を向上させた固体撮像素子を用いることができる。
【０１１７】
表示部２０５は、例えば、液晶パネルや有機EL(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像素子２０２で撮像された動画または静止画を表示する。記録部２０６は、固体撮像素子２０２で撮像された動画または静止画を、ハードディスクや半導体メモリ等の記録媒体に記録する。
【０１１８】
操作部２０７は、ユーザによる操作の下に、撮像装置２００が持つ様々な機能について操作指令を発する。電源部２０８は、DSP回路２０３、フレームメモリ２０４、表示部２０５、記録部２０６および操作部２０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０１１９】
上述したように、固体撮像素子２０２として、上述した第１または第２の画素構造を有する固体撮像素子１を用いることで、配線層４１と光電変換層４７の信頼性を向上させることができる。従って、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置２００においても、撮像画像の高画質化を図ることができる。
【０１２０】
上述した例では、第１導電型をP型、第２導電型をN型として、電子を信号電荷とした固体撮像素子について説明したが、本開示の技術は正孔を信号電荷とする固体撮像素子にも適用することができる。すなわち、第１導電型をN型とし、第２導電型をP型として、前述の各半導体領域を逆の導電型の半導体領域で構成することができる。
【０１２１】
また、上述した例では、固体撮像素子１が、表面照射型の固体撮像素子であるとして説明したが、本開示の画素構造及び製造方法は、裏面照射型の固体撮像素子にも適用可能である。
【０１２２】
また、本開示の技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像素子（物理量分布検知装置）全般に対して適用可能である。
【０１２３】
本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
【０１２４】
例えば、上述した複数の実施の形態の全てまたは一部を組み合わせた形態を採用することができる。
【０１２５】
なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、本明細書に記載されたもの以外の効果があってもよい。
【０１２６】
なお、本開示は以下のような構成も取ることができる。
（１）
画素回路を構成する配線層の上に光電変換層が積層された構造を形成する際に、前記配線層を形成した半導体基板と異なる別基板に、前記光電変換層と配線層接合用膜を少なくとも形成し、前記別基板の前記配線層接合用膜と、前記半導体基板の前記配線層を貼り合わせることにより形成された画素を備える
固体撮像素子。
（２）
前記配線層接合用膜と接合される接合面の前記配線層の断面幅が、前記配線層接合用膜の断面幅と異なる
前記（１）に記載の固体撮像素子。
（３）
前記配線層接合用膜と接合される接合面の前記配線層の断面幅が、前記配線層接合用膜の断面幅よりも短い
前記（２）に記載の固体撮像素子。
（４）
前記配線層接合用膜と接合される接合面の前記配線層の断面幅が、前記配線層接合用膜の断面幅と等しい
前記（１）に記載の固体撮像素子。
（５）
前記配線層接合用膜と接合される接合面の前記配線層の厚みが、前記配線層接合用膜の厚みよりも厚い
前記（１）に記載の固体撮像素子。
（６）
前記貼り合わせの後に、画素境界部の前記光電変換層と前記配線層接合用膜が除去されることにより、前記光電変換層と前記配線層接合用膜が画素ごとに分離されている
前記（１）乃至（５）のいずれかに記載の固体撮像素子。
（７）
前記光電変換層と前記配線層接合用膜を画素ごとに分離する前記画素境界部には、遮光用の材料が埋め込まれている
前記（５）に記載の固体撮像素子。
（８）
前記配線層の材料は銅であり、前記配線層接合用膜の材料も銅である
前記（１）乃至（７）のいずれかに記載の固体撮像素子。
（９）
前記配線層接合用膜は、加熱処理により絶縁層と反応すると、その反応生成物が絶縁体となる金属である
前記（１）乃至（７）のいずれかに記載の固体撮像素子。
（１０）
前記別基板の前記配線層接合用膜と接合される前記半導体基板の前記配線層は、加熱処理により絶縁層と反応すると、その反応生成物が絶縁体となる金属である
前記（１）乃至（７）のいずれかに記載の固体撮像素子。
（１１）
前記配線層接合用膜と、前記別基板の前記配線層接合用膜と接合される前記半導体基板の前記配線層の材料は、タンタルまたはチタンである
前記（１）乃至（７）のいずれかに記載の固体撮像素子。
（１２）
前記画素は、全画素で共通の露光時間により蓄積された電荷を、読み出されるまでの間、一時的に保持するメモリ部を備える
前記（１）乃至（１１）のいずれかに記載の固体撮像素子。
（１３）
前記配線層および前記光電変換層が形成された前記半導体基板の表面側から光が入射される表面照射型である
前記（１）乃至（１２）のいずれかに記載の固体撮像素子。
（１４）
画素回路を形成する配線層の上に光電変換層が積層された構造を形成する際に、前記配線層を形成した半導体基板と異なる別基板に、前記光電変換層と配線層接合用膜を少なくとも形成し、
前記別基板の前記配線層接合用膜と、前記半導体基板の前記配線層を貼り合わせる
固体撮像素子の製造方法。
（１５）
前記別基板の前記配線層接合用膜と、前記半導体基板の前記配線層を貼り合わせた後に、画素境界部の前記光電変換層と前記配線層接合用膜を除去する
前記（１４）に記載の固体撮像素子の製造方法。
（１６）
前記光電変換層と前記配線層接合用膜を除去した前記画素境界部に、遮光用の材料を埋め込む
前記（１５）に記載の固体撮像素子の製造方法。
（１７）
画素回路を形成する配線層の上に光電変換層が積層された構造を形成する際に、前記配線層を形成した半導体基板と異なる別基板に、前記光電変換層と配線層接合用膜とを少なくとも形成し、前記別基板の前記配線層接合用膜と、前記半導体基板の前記配線層を貼り合わせることにより形成された画素を備える固体撮像素子
を備える電子機器。
【符号の説明】
【０１２７】
１  固体撮像素子，  ２  画素，  ３  画素アレイ部，  １２  半導体基板，  ２３  メモリ部，  ４１  配線層，  ４１A  下側配線層，  ４１B  上側配線層，  ４５  画素トランジスタ，  ４６  下部電極層，  ４７  光電変換層，  ４８  バッファ層，  ５０  画素間遮光部，  ８１  支持基板，  ２０１  撮像装置，  ２０２  固体撮像素子
【図１】
2015119154.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2015119154.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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