(57)【要約】【課題】同一のＯＴＰ設定の半導体装置において、より少ない端子数でＣＰＵアクセスや初期化プログラムなしにシステムに合わせた初期設定を行うことができる。【解決手段】端子制御部１３は、端子状態を３値まで判定し、判定した端子状態を出力する。初期設定制御部１５は複数の初期電圧設定パターンを格納するＯＴＰメモリ４１〜４３を備え、前記判定された端子状態を用いて、前記記憶手段に格納された初期電圧設定パターンから１通りの初期電圧設定パターンを選択する。【選択図】図２
2015055983.tif 000002
【特許請求の範囲】
【請求項１】
端子状態を３値まで判定し、判定した端子状態を出力する端子判定手段と、
複数の初期電圧設定パターンを格納する記憶手段と、
前記端子判定手段で判定された端子状態を用いて、前記記憶手段に格納された初期電圧設定パターンから１通りの初期電圧設定パターンを選択する初期設定手段と、
を備えたことを特徴とする半導体装置の初期設定回路。
【請求項２】
前記端子判定手段により端子状態を出力したとき、端子判定完了信号を出力する信号出力手段をさらに備えたことを特徴とする請求項１記載の半導体装置の初期設定回路。
【請求項３】
前記３値は、ハイレベルと、ローレベルと、ハイインピーダンスとを含むことを特徴とする請求項１又は２記載の半導体装置の初期設定回路。
【請求項４】
複数の初期電圧設定パターンを格納する記憶手段を備えた半導体装置のための初期設定方法であって、
端子状態を３値まで判定し、判定した端子状態を出力するステップと、
前記判定された端子状態を用いて、前記記憶手段に格納された初期電圧設定パターンから１通りの初期電圧設定パターンを選択するステップと、
を含むことを特徴とする半導体装置の初期設定方法。
【請求項５】
前記端子状態を出力したとき、端子判定完了信号を出力するステップをさらに含むことを特徴とする請求項４記載の半導体装置の初期設定方法。
【請求項６】
前記３値は、ハイレベルと、ローレベルと、ハイインピーダンスとを含むことを特徴とする請求項４又は５記載の半導体装置の初期設定方法。
【請求項７】
請求項１〜３のうちのいずれか１つに記載の半導体装置の初期設定回路を備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば電源装置、電源管理装置などの半導体装置の初期設定回路及び方法、並びに半導体装置に関する。
【背景技術】
【０００２】
半導体装置は使用用途やシステムの種類、状況により様々な設定を変更する必要がある。例えば、電源管理装置であれば、搭載されているリニアレギュレータやスイッチングレギュレータの電圧設定やシーケンス設定などがある。そのため、半導体装置の外部にあるＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）からデータを書き込むためのレジスタを備え、必要に応じて前記レジスタのデータを変更して動作させる。
【０００３】
しかし、ＣＰＵを備えていないシステムやＣＰＵが動作可能となる前に動作する必要がある半導体装置などの場合、レジスタの初期設定で所望の動作をする必要がある。また、電源投入ときの意図しない動作を防ぐため、内蔵ＲＯＭにあらかじめ初期設定を格納しておき、半導体装置の起動時に初期化プログラムを起動させて初期設定をレジスタに格納することが公知である（例えば、特許文献１参照）。なお、前記内蔵ＲＯＭを、以下「ＯＴＰ（Ｏｎｅ  Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ）メモリ」という。また、ＯＴＰメモリにおける設定を「ＯＴＰ設定」という。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、このような初期設定方式では、あらかじめＯＴＰメモリに初期設定を格納するため、１つの半導体装置に対して初期設定は１通りに決まってしまい、使用用途やシステムが変わるたびにＯＴＰ設定が異なる半導体装置を製造しなければならず、古いＯＴＰ設定の半導体装置は在庫として残ってしまう。そこで、端子により初期動作を切り替えることが考えられている。しかし、今までの初期設定方式では、より多くの初期値を選択可能にするためには多くの端子が必要になるという問題があった。
【０００５】
例えば、特許文献２では、要求される使用に対して柔軟に対応できる目的で、起動ＣＰＵ、マスタＣＰＵ、読み出すメモリのアドレスを端子により選択するマルチプロセッサシステムが開示されている。しかしながら、確かに要求される仕様に対して柔軟に対応でき、端子でシステム動作を切り替えられることができるが、少ない端子数でより多くの初期設定を可能にするという問題は解消できていない。
【０００６】
本発明の目的は以上の問題点を解決し、同一のＯＴＰ設定の半導体装置において、より少ない端子数でＣＰＵアクセスや初期化プログラムなしにシステムに合わせた初期設定を行うことができる半導体装置の初期設定回路を提供することにある。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置の初期設定回路は、
端子状態を３値まで判定し、判定した端子状態を出力する端子判定手段と、
複数の初期電圧設定パターンを格納する記憶手段と、
前記端子判定手段で判定された端子状態を用いて、前記記憶手段に格納された初期電圧設定パターンから１通りの初期電圧設定パターンを選択する初期設定手段と、
を備えたことを特徴とする。
【発明の効果】
【０００８】
本発明に係る半導体装置の初期設定回路によれば、同一のＯＴＰ設定の半導体装置において、より少ない端子数でＣＰＵアクセスや初期化プログラムなしにシステムに合わせた初期設定を行うことができる。これにより、無駄な半導体装置の在庫を作らないことができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態１に係るＣＰＵ１、半導体装置２及び半導体デバイス３−１，３−２，３−３を含む半導体システムの構成を示すブロック図である。
【図２】実施形態１に係る端子制御部１３及び初期設定制御部１５の構成を示すブロック図である。
【図３】図２の端子制御部１３の３値判定部１４によって実行される３値判定処理を示すフローチャートである。
【図４】実施形態２に係る端子制御部１３Ａ及び初期設定制御部１５の構成を示すブロック図である。
【図５】図２の端子制御部１３Ａの３値判定部１４Ａによって実行される３値判定処理を示すフローチャートである。
【発明を実施するための形態】
【００１０】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。本実施形態では、電子機器に対して必要な電圧の電源を供給する電源管理用半導体装置を例にあげる。
【００１１】
実施形態１．
図１は本発明の実施形態１に係るＣＰＵ１、半導体装置２及び半導体デバイス３−１，３−２，３−３を含む半導体システムの構成を示すブロック図である。また、図２は実施形態１に係る端子制御部１３及び初期設定制御部１５の構成を示すブロック図である。ここで、端子制御部１３及び初期設定制御部１５は半導体装置２の初期設定回路を構成する。本実施形態に係る半導体システムは、ＣＰＵ１と、半導体装置２と、半導体デバイス３−１，３−２，３−３とを備えて構成され、公知の半導体システムに比較して、半導体装置２が起動トリガ検出部１２及び端子制御部１３をさらに備えたことを特徴としている。なお、図２では簡略化のため１つの端子Ｔ１のみでの初期値設定の流れを示す。
【００１２】
図１において、半導体装置２は、シリアルインターフェース１１と、起動トリガ検出部１２と、３値判定部１４を有する端子制御部１３と、初期設定制御部１５と、リニアレギュレータ２１，２２と、スイッチングレギュレータ２３とを備えて構成される。ここで、半導体装置２は電源管理用半導体装置であり、シリアルインターフェース１１はＣＰＵ１とはシリアルバスを介して通信する。半導体デバイス３−１，３−２，３−３はそれぞれ、電源供給のために電圧制御を行うレギュレータ２１，２２，２３から電源供給線Ｐ１〜Ｐ３を介して電源が供給されている。また、初期設定制御部１５は、図２に示すように、レギュレータ２１，２２，２３の電圧初期設定値を保持しているＯＴＰメモリ４１，４２，４３とを備える。初期設定制御部１５はさらに、ＯＴＰメモリ４１〜４３からの３つの電圧設定パターンＡ，Ｂ，Ｃのうち１つの電圧設定パターンを選択してレギュレータ２１〜２３に出力するパターン選択部４４とを備える。初期設定制御部１５はさらに、外部回路からの初期電圧設定書き込み信号に基づいてＯＴＰメモリ４１〜４３に対して電圧初期設定を格納するＯＴＰ制御部４０を備える。なお、半導体装置２はシリアルインターフェース１１１を備えず、ＣＰＵ１と通信を行わない場合もある。
【００１３】
図１の半導体装置２において、半導体デバイス３−１，３−２，３−３への供給電圧設定は、ＣＰＵ１の起動後はＣＰＵ１からシリアルインターフェース１１を介してリニアレギュレータ２１，２２及びスイッチングレギュレータ２３へ渡される。ＣＰＵ１の起動前の電圧初期設定はＯＴＰメモリ４１，４２，４３にすでに設定された値がそれぞれリニアレギュレータ２１，２２及びスイッチングレギュレータ２３へ渡される。
【００１４】
図１において、起動トリガ検出部１２は端子Ｔ１において起動トリガ信号を検出してその検出信号を端子制御部１３に出力する。端子制御部１３は端子Ｔ１に接続され、端子Ｔ１の信号制御と、端子Ｔ１において３値判定（ハイレベル、ローレベル、及びハイインピーダンス）を行う回路を備える。初期設定制御部１５は、端子制御部１３からの出力信号に基づいて初期設定を決定する。従って、端子制御部１３で判定された端子Ｔ１の状態によって、初期設定制御部１５に複数ある初期電圧パターンから１パターンが選択され、選択された１つの初期電圧パターンがリニアレギュレータ２１，２２及びスイッチングレギュレータ２３へ渡される。
【００１５】
図２において、端子制御部１３は、プルアップ抵抗とプルアップするか否かを決めるスイッチから成るＰＵ制御部３１と、プルダウン抵抗とプルダウンするか否かを決めるスイッチから成るＰＤ制御部３２とを備える。端子制御部１３はさらに、端子Ｔ１からの入力信号がハイレベル、ローレベル、ハイインピーダンスのいずれであるかを判定する３値判定部１４と、端子Ｔ１からの入力信号を３値判定部１４へ渡すか否かを制御する入力制御部３３とを備えて構成される。初期設定制御部１５は、電圧設定パターンＡが格納されたＯＴＰメモリ４１と、電圧設定パターンＢが格納されたＯＴＰメモリ４２と、電圧設定パターンＣが格納されたＯＴＰメモリ４３と、ＯＴＰメモリ４１〜４３へ外部回路からの初期電圧設定を格納するＯＴＰ制御部４０とを備える。初期設定制御部１５は、３値判定部１４からの出力信号によりＯＴＰメモリ４１〜４３から１通りの電圧設定パターンを選択するパターン選択部４４をさらに備えている。ここで、パターン選択部４４で選択された１通りの電圧設定パターンがレギュレータ２１，２２，２３へ初期設定として渡される。
【００１６】
図３は図２の端子制御部１３の３値判定部１４によって実行される３値判定処理を示すフローチャートである。
【００１７】
図３において、電源投入やスタート信号などの３値判定起動トリガが検出されると、端子Ｔ１のプルアップと３値判定部１４への入力を有効にしたときの端子状態をＰＵ（プルアップ）判定結果として保持する（Ｓ１）。ここで、ＰＵ判定結果として、端子Ｔ１の電圧がプルアップされているときは「ＰＵ判定＝１」とし、プルアップされていないときは「ＰＵ判定＝０」とする。次に、端子Ｔ１のプルアップを無効にし、プルダウンと３値判定部１４への入力を有効にしたときの端子Ｔ１の状態をＰＤ（プルダウン）判定結果として保持する（Ｓ２）。ここで、ＰＤ判定結果として、端子Ｔ１の電圧がプルダウンされているときは「ＰＤ判定＝１」とし、プルダウンされていないときは「ＰＤ判定＝０」とする。さらに、端子Ｔ１のプルアップ、プルダウンと３値判定部１４への入力を無効にする（Ｓ３）。
【００１８】
次いで、ステップＳ１及びＳ２で保持したＰＵ判定結果及びＰＤ判定結果に基づいて以下のように端子Ｔ１の状態を判断する。まず、ＰＵ判定＝０かつＰＤ判定＝１であるか否かを判別する（Ｓ４）。ステップＳ４でＹＥＳであれば、端子Ｔ１がローレベルであることを示す３値判定信号を出力して（Ｓ５）当該３値判定処理を終了する。一方、ステップＳ４でＮＯであれば、ＰＵ判定＝１かつＰＤ判定＝０であるか否かを判別する（Ｓ６）。ステップＳ６でＹＥＳであれば、端子Ｔ１がハイレベルであることを示す３値判定信号を出力して（Ｓ７）当該３値判定処理を終了する。一方、ステップＳ６でＮＯであれば、ＰＵ判定＝１かつＰＤ判定＝１であるか否かを判別する（Ｓ８）。ステップＳ８でＹＥＳであれば、端子Ｔ１がハイインピーダンスであることを示す３値判定信号を出力して（Ｓ９）当該３値判定処理を終了する。一方、ステップＳ８でＮＯであればステップＳ１に戻り、ＰＵ判定から再度、当該３値判定処理が繰り返し実施される。
【００１９】
以上のように構成された実施形態において、図３では簡略化のため１つの端子Ｔ１のみでの初期値設定の制御フローを示しているが、初期設定用端子数が増えれば候補となる初期電圧設定パターン数も増える。１端子につき３通りの初期電圧設定パターンを割り当てることができるので、端子数がＮであれば３Ｎ通りの初期電圧設定パターンの中から使用用途やシステムに合った初期設定を選択することができる。例えば、３つの端子を初期設定端子として使用した場合、従来２３＝８通りの初期電圧設定パターンしか選択できなかったが、本実施形態によれば同じ３つの端子で３３＝２７通りの初期設定を選択することが可能となる。
【００２０】
特許文献２ではアドレス指定の組み合わせが６４通りあるため６端子を使用しているが、本実施形態によれば同じ６４通りは４端子で実現可能であり、アドレス指定用端子として２端子の削減が可能となる。すなわち、本実施形態は、１端子につき３通りの初期電圧設定パターンを割り当てることができ、端子数がＮであれば３Ｎ通りの初期電圧設定パターンの中から使用用途やシステムに合った初期設定を選択できることが特徴になっている。
【００２１】
実施形態２．
図４は実施形態２に係る端子制御部１３Ａ及び初期設定制御部１５の構成を示すブロック図である。図４の実施形態２は、図２の実施形態１に比較して、以下の点が異なる。
（１）図２の端子制御部１３は３値判定部１４を有するが、これに代えて、図４では。端子制御部１３Ａを備える。端子制御部１３Ａは、端子判定完了信号を出力する３値判定部１４Ａを備えたことを特徴とする。その他の構成は図２と同様である。
【００２２】
以上のように構成された実施形態２に係る、端子判定完了信号も出力される３値判定部１４Ａによれば、端子判定完了信号を半導体装置２内で検出したり半導体装置２の外部回路へ出力する。これにより、端子判定完了後は端子Ｔ１を別機能で使用することも可能となり、初期設定専用端子を設ける必要がなくなる。また、半導体装置２の初期設定を行うときだけ全端子の機能を初期設定用として、初期設定が完了したら各端子の機能を本来の機能に変更すれば、初期電圧設定パターン数はより多くなる。
【００２３】
図５は図２の端子制御部１３Ａの３値判定部１４Ａによって実行される３値判定処理を示すフローチャートである。図５の３値判定処理は、図３の３値判定処理に比較して、ステップＳ５，Ｓ７，Ｓ９の処理後、ステップＳ１０において、端子判定完了信号を出力することを特徴としている。その他の構成は、図３と同様である。
【００２４】
以上のように構成された実施形態１及び２によれば、１端子につき３通りの初期電圧設定パターンを割り当てることができ、端子数がＮであれば３Ｎ通りの初期電圧設定パターンの中から使用用途やシステムに合った初期設定を選択することができる。これにより、同一のＯＴＰ設定の半導体装置２でも、少ない端子数でより多くの初期電圧設定パターンからシステムに合わせた初期設定が可能であり半導体装置２の汎用性を高めことができる。特に、使用用途やシステムごとにＯＴＰ設定が異なる半導体装置２を製造する必要がないため、無駄な在庫がなくなる。
【符号の説明】
【００２５】
１…ＣＰＵ、
２…半導体装置、
３−１，３−２，３−３…半導体デバイス、
１１…シリアルインターフェース、
１２…起動トリガ検出部、
１３，１３Ａ…端子制御部、
１４，１４Ａ…３値判定部、
１５…初期設定制御部、
２１，２２…リニアレギュレータ、
２３…スイッチングレギュレータ、
３１…ＰＵ制御部
３２…ＰＤ制御部、
３３…入力制御部、
４０…ＯＴＰ制御部、
４１，４２，４３…ＯＴＰメモリ、
４４…パターン選択部、
Ｔ１…端子。
【先行技術文献】
【特許文献】
【００２６】
【特許文献１】特開平２−００５１１５号公報
【特許文献２】特開２０１２−１３７９４６号公報
【図１】
2015055983.tif 000003
【図２】
2015055983.tif 000004
【図３】
2015055983.tif 000005
【図４】
2015055983.tif 000006
【図５】
2015055983.tif 000007