(57)【要約】      （修正有）【課題】非プレーナ型の電界効果トランジスタを製造する方法を提供する。【解決手段】製造方法は、当初平坦である前面を有するバルク基板１を準備する工程、基板の前面に複数のシャロートレンチアイソレーション（ＳＴＩ）構造を設け、ＳＴＩ構造間に複数のフィン構造２を画定するＳＴＩ構造の上面とフィン構造の上面は共通平面に接しており、フィン構造の側壁２１はＳＴＩ構造により充分に隠されている工程、フィン構造の中央部の上方であって共通平面の上にダミーゲート構造を形成する工程、ダミーゲート構造の周りに誘電体スペーサ構造を形成する工程、ダミーゲート構造を除去し、誘電体スペーサ構造６、７によりゲートトレンチが画定された状態とする工程、少なくとも２つのＳＴＩ構造の上部を除去し、ゲートトレンチ内でフィン構造の側壁の少なくとも一部を露出させる工程、ゲートトレンチ内に最終ゲートスタックを形成する工程を含む。【選択図】図８
2015097264.tif 000002
【特許請求の範囲】
【請求項１】
非プレーナ型の電界効果トランジスタを製造する方法であって、
当初平坦である前面を有する基板を準備する工程と、
前記基板の前面に複数のシャロートレンチアイソレーション構造を設け、前記基板のシャロートレンチアイソレーション構造間に複数のフィン構造を画定する工程であって、前記シャロートレンチアイソレーション構造の上面と前記フィン構造の上面は共通平面に接しており、前記フィン構造の側壁は前記シャロートレンチアイソレーション構造により充分に隠されている工程と、
前記複数のフィン構造の中央部の上方であって前記共通平面の上にダミーゲート構造を形成する工程と、
前記ダミーゲート構造の周りに誘電体スペーサ構造を形成する工程と、
前記ダミーゲート構造を除去し、前記誘電体スペーサ構造によりゲートトレンチが画定された状態とする工程と、
その後、少なくとも２つのシャロートレンチアイソレーション構造の上部を除去し、前記ゲートトレンチ内で前記フィン構造の側壁の少なくとも一部を露出させる工程と、
その後、前記ゲートトレンチ内に最終ゲートスタックを形成する工程とを含む
方法。
【請求項２】
前記フィン構造は、当初第１の半導体材料を含み、
前記フィン構造の上部を除去する工程と、
前記少なくとも２つのシャロートレンチアイソレーション構造の上部を除去する工程の前に、第２の半導体材料をエピタキシャル成長させることにより、前記フィン構造の上部をエピタキシャル再成長させる工程とを含む、
請求項１に記載の方法。
【請求項３】
前記基板はバルク基板である、
請求項１または２に記載の方法。
【請求項４】
前記共通平面の表面プロファイル変化は、１０ｎｍより小さい、
請求項１から３のいずれか１項に記載の方法。
【請求項５】
前記ダミーゲート構造を除去する工程の前に、アスペクト比依存型の処理工程を実施する工程を含む、
請求項１から４のいずれか１項に記載の方法。
【請求項６】
前記アスペクト比依存型の処理工程は、堆積工程および／またはエッチング工程および／または照明工程および／または埋め込み工程である、
請求項５に記載の方法。
【請求項７】
前記ダミーゲートを除去する工程の前に、前記基板の上に保護層を設ける工程を含み、
前記保護層は、前記ＳＴＩ構造に窪みを作るために用いられるエッチングプロセスに対して充分に高い耐性を有する、
請求項１から６のいずれか１項に記載の方法。
【請求項８】
前記保護層は、シリコン酸化物層を含有する炭素を含む、
請求項７に記載の方法。
【請求項９】
それぞれゲート構造を有し、ゲートピッチとフィンピッチが異なる１組の電界効果トランジスタ構造について平行して実施する、
請求項１から８のいずれか１項に記載の方法。
【請求項１０】
ＣＭＯＳデバイスを製造する方法であって、
第１領域で請求項１から９のいずれか１項に記載の方法を実施する工程と、
前記第１領域と異なる第２領域で請求項１から９のいずれか１項に記載の方法を実施する工程と、
前記フィン構造の上部を除去する工程と、
前記第１領域と前記第２領域のうち少なくとも一方で、前記少なくとも２つのシャロートレンチアイソレーション構造の上部を除去する工程の前に、第２の半導体材料をエピタキシャル成長させることにより、前記フィン構造の上部をエピタキシャル再成長させる工程とを含む
方法。
【請求項１１】
前記フィン構造の上部を除去する工程と、
前記少なくとも２つのシャロートレンチアイソレーション構造の上部を除去する工程の前に、前記第１領域と前記第２領域の両方で第２の半導体材料をエピタキシャル成長させることにより、前記フィン構造の上部をエピタキシャル再成長させる工程とを含む、
請求項１０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、非プレーナ型の電界効果トランジスタを製造する方法、特に、フィン型電界効果トランジスタを製造する方法に関する。
【背景技術】
【０００２】
フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスは、スイッチング時間が短く、電流密度が大きく、望ましいトランジスタデバイス構造であることが多い。典型的に、ＦｉｎＦＥＴデバイスは、ソース、ドレイン、ソースとドレインの間に位置する１つ以上のフィン型チャネルを備える。フィンの上方に位置するゲート電極は、ソースとドレインの間で電子の流れを調節する。ゲート電極は、多くの場合は光リソグラフィにより画定される。
【０００３】
ＦｉｎＦＥＴは、ゲートファーストアプローチまたはゲートラストアプローチにより製造される。ゲートラストアプローチでは、まずダミーゲートを用いてソース領域とドレイン領域のパターニングが行われる。ダミーゲートのパターニングとＳ／Ｄ形成に続いて層間誘電体（ＩＬＤ）堆積が行われて、フィンとゲートの間が充填される。次に、ダミーゲートが除去され、続いて置換ゲートのパターニングが行われる。
【０００４】
ＦｉｎＦＥＴデバイスはますます小型化しており、高精度にかつ確実にデバイスの形状を画定することはより困難となっている。ＦｉｎＦＥＴの製造にとって、フィンの幅（チャネル幅）のスケーリングが別の課題として存在する。ゲートのパターニング前にフィンを形成する場合、薄いフィンはゲート（除去可能であるものまたはダミーゲート）とスペーサの加工（多くの場合、腐食性の強い(aggressive)エッチングプロセスを伴う）に耐える必要がある。
【０００５】
ＦｉｎＦＥＴ構造（３Ｄ構造である）の製造は、形状依存する(topography-dependent)種々のプロセスを伴う。こうしたプロセスの例は、材料の堆積または成長プロセス（特にエピタキシャル成長プロセス）、エッチングまたは他の除去プロセス、照明または光照射、埋め込みプロセスなどである。一般的に、起伏(topography)が大きくなると、これらのプロセスの効率は低下する。
【０００６】
将来的に、２Ｄトランジスタ構造と３Ｄトランジスタ構造とを統合する必要があるであろう。製造工程の形状に対する依存性（例えばデバイス形状のアスペクト比への依存性として表される）により、２Ｄデバイスと３Ｄデバイスの比較的独立した加工（複雑でコストがかかる）が必要となり、その結果、この分野での解決手段はほとんど存在しないか全く存在しない。
【０００７】
通常のＦｉｎＦＥＴの加工には、高温での特定の処理工程（例えばソース／ドレインのアニール工程を実施する場合）が必要となる。これにより、用いられる材料の選択が制限される。
【０００８】
また現在、種々のチャネル材料、例えばＳｉチャネル材料やＳｉＧｅチャネル材料、Ｇｅチャネル材料、ＩＩＩ−Ｖ族チャネル材料などを組み込み可能とする製造方法に対するニーズが存在する。
【０００９】
米国特許出願公開第２０１２／０３１３１７０号公報には、ＦｉｎＦＥＴデバイスを製造する方法が開示されている。同公報には、シリコンオンインシュレータ基板に設けられた埋込み酸化膜の上に位置する活性層の上に、最終的にフィン領域を画定するパターン化ハードマスクを設けることが開示されている。次に、フィンハードマスクの上方にダミーゲートが設けられる。この製造プロセスの後段で、ダミーゲートが除去され、下位のフィンハードマスクと活性層が現れる。次に、活性層内で、フィンハードマスクを用いてフィンがパターニングされる。ハードマスクの厚さは比較的大きく、その結果、ＦｉｎＦＥＴの加工中にハードマスクが存在すると比較的大きい形状となってしまう。
【発明の概要】
【００１０】
本開示の目的は、非プレーナ型（３Ｄ型と称されることも多い）の電界効果トランジスタを製造する方法であって、上記問題のうち少なくとも１つを解決する方法を提供することである。
【００１１】
この目的は、この開示の、最初の独立請求項の技術的特性を示す方法により達成される。
【００１２】
非プレーナ型の電界効果トランジスタを製造する方法を開示している。この方法は、
（ａ）当初平坦である前面を有する基板（例えばブランケットシリコンウエハ）を準備する工程と、
（ｂ）基板の前面に複数のシャロートレンチアイソレーション構造を設け、基板のシャロートレンチアイソレーション構造間に複数のフィン構造を画定する工程であって、シャロートレンチアイソレーション構造の上面とフィン構造の上面は共通平面に接しており、フィン構造の側壁はシャロートレンチアイソレーション構造により充分に（完全に）隠されている（すなわち覆われている）工程と、
（ｃ）複数のフィン構造の中央部の上方であって共通平面の上にダミーゲート構造を形成する工程と、
（ｄ）ダミーゲート構造の周り（であって隣接した位置）に（最終的なゲート構造の側壁を画定する）誘電体スペーサ構造を形成する工程と、
（ｅ）ダミーゲート構造を除去し、誘電体スペーサ構造によりゲートトレンチが画定される状態とする工程であって、好ましくはフィン構造の側壁がシャロートレンチアイソレーション構造により充分に隠された（すなわち覆われた）状態である工程と、
（ｆ）その後、少なくとも２つのシャロートレンチアイソレーション構造の上部を除去し、ゲートトレンチ内でフィン構造の側壁の少なくとも一部を露出させ、例えばフィンの高さを画定する工程と、
（ｇ）その後、ゲートトレンチ内に最終ゲートスタックを形成する工程とを含む。
【００１３】
好ましい実施形態によれば、上記方法は、保護層（例えばＩＬＤ（層間誘電体））を堆積させる工程と、その後に、誘電体スペーサ構造を形成する工程の後であってダミーゲート構造を除去する工程の前に、例えばＣＭＰ（化学機械研磨）プロセスによりウエハの前面を平坦化する工程とを含む。また、平坦化工程の間に、ゲート上方のＨＭ（ハードマスク）を除去してダミーゲートの上部を露出させることが好ましい。
【００１４】
この電界効果トランジスタを製造する方法が「ゲートラスト」型または「置換ゲート（ＲＧ）」型であることが確認されるであろう。
【００１５】
シャロートレンチアイソレーション構造を設ける方法が当業者に知られている。典型的なプロセスは、例えば、バルクシリコン基板でトレンチのパターンをエッチングする工程と、１つ以上の誘電体材料（例えば窒化ケイ素および／または二酸化ケイ素）を堆積させてトレンチを充填する工程と、例えば化学機械平坦化などの平坦化技術を用いて余剰の誘電体材料を除去する工程とを含んでもよい。
【００１６】
通常、ダミーゲート構造の外側にあるフィン構造の一部は、トランジスタのソース領域とドレイン領域として機能を発揮できる。このソース領域とドレイン領域との間に位置するフィン構造の一部（または領域）を、トランジスタのチャネル（またはチャネル領域）と称す。フィン構造は、トランジスタ電流を流すのに適している。
【００１７】
フィン構造の（好ましくは上部の）「３Ｄステップ」または「３Ｄ化」を後段に移行する(postpone)、すなわち、フィン構造の側壁の少なくとも一部を露出させる工程を後段に移行することにより、その時点より前に、フィン構造によって起伏が大きくならないことは、本発明の実施形態の利点である。これにより、形状（またはアスペクト比）に依存する他の処理工程の効率と加工性は、フィン構造が最初から基板より突出（または延出）し、従って形状に大きく寄与する例と比べて向上することになる。
【００１８】
好ましい実施形態によれば、少なくとも２つのシャロートレンチアイソレーション構造の上部を除去してゲートトレンチ内でフィン構造の側壁の少なくとも一部を露出させる工程では、上部５ｎｍ以上（例えば上部約３０ｎｍ以上）、最大で、各フィン構造に隣接するＳＴＩ構造のＳＴＩ全深さまで除去が行われる。
【００１９】
既に画定された状態のフィン構造において、例えばＳＴＩプロセスの直後に、上面と側面（または側壁）との間に急峻な角度が形成されることは更なる利点である。フィン構造は、誘電体により覆われた（または埋め込まれた）状態を維持するところ、更なる処理工程はこの急峻な角度にほとんど影響を与えない。先行技術では典型的に起こることであるが、側壁（または側面）がこれらの更なる処理工程に実際に曝されると、上記急峻な角度は影響を受けて角度が緩くなることがあり、これにより、フィン構造の再現性および／または最終的な特性は不要な影響を受けることになる。実際、先行技術では、以下の工程を実施することにより、テーパ形状またはボトル形状のフィン構造が生じる。
−ＳＴＩプロセスの終了後、フィールド酸化膜を高密度化する必要がある。これは例えば、Ｏ２とＨ２０を含有する雰囲気下、７５０℃でのウェット酸化により行うことができる。これにより、フィンの側壁と上部を最大１ｎｍから２ｎｍの厚さだけ酸化させることができる。
−また、熱酸化によりゲートの酸化が生じる。これにより、Ｓｉのフィンからシリコンが消費される。
【００２０】
ダミーゲート構造は、例えば、シリコン酸化物層と、そのシリコン酸化物層（ダミーゲート酸化物層）の上に多結晶シリコン層とを備えてもよい。多結晶シリコン層が、好ましいウェット除去により除去される場合、誘電体層（またはシリコン酸化物層）は障壁として機能を発揮できる。
【００２１】
ダミーゲート構造を除去して誘電体スペーサ構造によりゲートトレンチが画定された状態とするとき、フィン構造の上面と側壁は、シャロートレンチ構造と、ダミーゲート構造の誘電体層（例えばシリコン酸化物層）により充分に隠された（すなわち覆われた）状態を維持する。フィン構造の上面（または頂面）は、後続の工程で、例えばダミーゲート酸化物を除去することにより露出させることができる。
【００２２】
好ましい実施形態によれば、フィン構造は当初第１の半導体材料を含み、上記方法は、フィン構造の上部を除去する工程を含む（ここで、シリコンフィンの上部はＩＩＩ−Ｖ族層（もしくは積層体）、ゲルマニウム層、ゲルマニウム含有層またはゲルマニウム含有積層体であって好ましくは歪緩和バッファ（ＳＲＢ）を含むもしくは埋め込んだものに置換される）。フィンの除去される上部は、例えば、上部５ｎｍとＳＴＩ酸化物の全深さに相当する部分との間の部分を含んでもよい。また、少なくとも２つのシャロートレンチアイソレーション構造の上部を除去する工程の前に、第２の半導体材料をエピタキシャル成長させることにより、フィン構造の上部をエピタキシャル再成長させる。好ましい実施形態によれば、第２の半導体材料をエピタキシャル成長させる前に、フィンの下位にあるシリコン構造の上に、好ましくはエピタキシャル成長により界面層が設けられる。
【００２３】
フィン構造の側壁の少なくとも一部を露出させる工程を後段で実施し、従って形状をより長い時間平坦にしておくことにより、フィン構造の少なくとも上部を異なるフィン材料に置換できることは、これらの実施形態の更なる利点である。実際、ＦｉｎＦＥＴの製造プロセスで後段までＳＴＩが存在することにより、そうでなければ利用できなかったであろうフィン材料のエピタキシャル成長が可能となる。こうしたエピタキシャル成長により、アスペクト比トラッピング（ＡＲＴ：aspect ratio trapping）効果による利益が得られる。
【００２４】
好ましい実施形態によれば、上記基板はバルク基板（例えばバルクシリコン基板またはバルクゲルマニウム基板）であり、または、当業者が好適であると判断する他の任意の基板である。
【００２５】
好ましい実施形態によれば、共通平面の平面プロファイル変化は１０ｎｍより小さく、より好ましくは５ｎｍより小さく、さらに好ましくは３ｎｍより小さい。共通平面のプロファイル変化が小さいほど、起伏が小さくなるとともにアスペクト比依存型の処理工程の性能と制御性が向上することは利点である。当然のことながら、ブランクウエハの主面に設けられる通常のハードマスクは厚く、従って１０ｎｍより大きい表面プロファイル変化を生じることは明らかである。
【００２６】
さらに、フィン構造の高さは典型的に幅の約３倍であることが確認されるであろう。これは、本発明の実施形態についても当てはまるが、本発明の態様によれば、最先端のものよりもフィンの高さが相対的に大きくなると考えられる。これは大きな利点である。フィンの高さは、幅に対して例えば４倍、５倍または１０倍大きくてもよい。この高さは、自由に、または最適なデバイス特性を考慮してより自由に選択されてもよい。実際、最先端技術による経験則は、ＳＯＩ基板についての検討、充分に起伏が大きい表面からダミーゲートを除去する必要があるという事実、および、起伏が大きい場合にはソースとドレインのコンフォーマルドーピングが複雑であることに基づくものである。例えば、Ｎ１０（１０ｎｍノード）世代の場合、フィン高さ／フィン幅＝３０ｎｍ／１０ｎｍであり、Ｎ７（７ｎｍノード）世代の場合、フィン高さ／フィン幅＝３０ｎｍ／７ｎｍである。
【００２７】
好ましい実施形態によれば、上記方法は、ダミーゲート構造を除去する工程の前に、更なるアスペクト比依存型の処理工程を実施する工程を含む。アスペクト比依存型の処理工程は、例えば、堆積工程および／またはエッチング工程および／または照明工程および／または埋め込み工程のうちいずれか、またはこれらの任意の組み合わせであってよい。
【００２８】
好ましい実施形態によれば、ダミーゲート構造を除去する工程の前に更なるアスペクト比依存型の処理工程を実施する工程は、基板の上であって、ダミーゲート構造の周りでゲート構造を画定するスペーサ構造とは異なる位置に、不要な構造を形成する工程と、ダミーゲート構造の周りの誘電体スペーサ構造に対して、上記不要な構造を選択的に除去する工程とを含む。
【００２９】
好ましい実施形態によれば、上記方法は、ダミーゲート構造を除去する工程の前に、基板の上に保護層を設ける工程を含み、この保護層は、ＳＴＩ構造に窪みを作る（その上部をエッチングする）ために用いられるエッチングプロセスに対して充分に高い耐性を有する。
【００３０】
好ましい実施形態によれば、上記方法は、ダミーゲート構造を除去する工程の前に、基板の上に保護層を設ける工程を含み、この保護層は、ダミーゲート構造を除去するために用いられるエッチングプロセスに対して充分に高い耐性を有する、
【００３１】
好ましい実施形態によれば、保護層は、シリコン酸化物層を含有する炭素を含む。
【００３２】
本発明の第２の態様の実施形態によれば、上記方法は、それぞれゲート構造を有し、ゲートピッチ（隣接するトランジスタのゲート間ピッチ）とフィンピッチ（単一のトランジスタのフィン間ピッチ）が異なると共にスケーリングにより規定される１組の電界効果トランジスタ構造について平行して（すなわち同時に）実施されてもよい。
【００３３】
通常、活性部(active)のピッチ（フィンピッチ）とゲートピッチとは異なる。これらは、多くの場合、最も進んだパターニング技術を用いて充填密度を最大にするように決定される。例えば、ノードは、４５ｎｍのフィンピッチと１１０ｎｍのゲートピッチを有していてもよい。次世代のノードは、４５ｎｍのフィンピッチと６２ｎｍのゲートピッチを有していてもよい。当業者にとっては当然のことながら、本発明の実施形態では、対象となる構造（例えばフィンやゲート）について或る方向に沿った上面から底面までの垂直距離に対する隣接線間の水平開口距離の比で定義される「有効(effective)アスペクト比」を、比較的小さい値に維持できる。
【００３４】
本発明の第３の態様の実施形態によれば、ＣＭＯＳデバイスを製造する方法について開示している。この方法は、第１領域で第１、第２の態様の実施形態のいずれかに係る方法を実施する工程と、第１領域と異なる第２領域で第１、第２の態様の実施形態のいずれかに係る方法を実施する工程と、フィン構造の上部を除去する工程と、第１領域と第２領域のうち少なくとも一方で、少なくとも２つのシャロートレンチアイソレーション構造の上部を除去する工程の前に、第２の半導体材料をエピタキシャル成長させることにより、フィン構造の上部をエピタキシャル再成長させる工程とを含む。
【００３５】
本発明の第３の態様の実施形態によれば、上記方法は、フィン構造の上部を除去する工程と、少なくとも２つのシャロートレンチアイソレーション構造の上部を除去する工程の前に、第１領域と第２領域の両方で第２の半導体材料をエピタキシャル成長させることにより、フィン構造の上部をエピタキシャル再成長させる工程とを含む。
【００３６】
好ましい実施形態によれば、第２の半導体材料は、ゲルマニウムまたはＩＩＩ−Ｖ族材料を含む。第１領域と第２領域の両方で、フィン構造の上部をエピタキシャル再成長させる工程を行う実施形態では、第１領域にある第２の半導体材料がゲルマニウムを含み、第２領域にある第２の半導体材料（または第３の半導体材料）がＩＩＩ−Ｖ族材料を含んでもよく、またその逆でもよい。
【図面の簡単な説明】
【００３７】
本開示の更なる特徴が図面から明らかになるであろう。図１から図８は、本開示の実施形態によるプロセスのフローを示す。
【００３８】
【図１】本開示の第１実施形態と第２実施形態に共通するプロセスのフローを示す。
【図２】本開示の第１実施形態と第２実施形態に共通するプロセスのフローを示す。
【図３】本開示の第１実施形態と第２実施形態に共通するプロセスのフローを示す。
【図４】本開示の第１実施形態と第２実施形態に共通するプロセスのフローを示す。
【図５】本開示の第１実施形態によるプロセスのフローを示す。
【図６】本開示の第２実施形態によるプロセスのフローを示す。
【図７】本開示の第２実施形態によるプロセスのフローを示す。
【図８】本開示の第２実施形態によるプロセスのフローを示す。
【発明を実施するための形態】
【００３９】
特定の実施形態に関して特定の図面を参照して本開示について説明するが、本開示はこれに限定されず、特許請求の範囲によってのみ限定される。記載した図面は、概略的であって非限定的である。図面において、幾つかの要素のサイズは、説明目的のために誇張していることがあり、また縮尺どおり描写していないことがある。説明と特許請求の範囲で「備える、含む、有する(comprising)」を用いる場合、それは他の要素または工程を除外するものではない。単数名詞を指して不定冠詞または定冠詞（例えば、「１つの」、「その」）を用いる場合、そうでないことが明示されない限り複数名詞を包含する。
【００４０】
特許請求の範囲で用いられる用語「備える、含む、有する」は、それ以降に列挙された手段に限定するものと解釈すべきでなく、他の要素または工程を除外しない。従って、「手段ＡとＢとを備えたデバイス」という表現の範囲は、構成要素ＡとＢのみから成るデバイスに限定されず、本開示に関して、単にＡとＢが列挙したデバイスの構成要素であることを意味する。
【００４１】
さらに、説明および特許請求の範囲での用語「第１」、「第２」、「第３」などは、類似の要素を区別するために使用しており、必ずしもシーケンス順、時系列を記述するために使用しているわけではない。用いている用語は適切な状況下で交換可能であり、本開示の実施形態は、本明細書で説明し、あるいは図示したものとは別のシーケンスで動作可能であると理解すべきである。
【００４２】
さらに、説明と特許請求の範囲での用語「上(top)」、「下、底(bottom)」、「〜の上に(over)」、「〜の下に(under)」などは、説明目的で使用しており、必ずしも相対的な位置を記述するために用いているわけではない。用いている用語は、適切な状況下で交換可能であり、本明細書で説明する本開示の実施形態は、本明細書で説明または図示したものとは異なる向きで動作可能であると理解すべきである。
【００４３】
図面において、類似の参照符号は類似の特徴を示す。１つ以上の図面で現れる参照符号は同一の要素を指す。
【００４４】
図１から図４は、本開示の第１実施形態と第２実施形態に共通するプロセスのフローを示す。各図で、左上の部分は、ＰＭＯＳデバイスとＮＭＯＳデバイスについて、フィン構造とゲート構造の平面図を示す。また、各図は、Ｂ−Ｂ’線、ｂ−ｂ’線、Ａ−Ａ’線、ａ−ａ’線で切った縦断面図である。
【００４５】
本開示には、非プレーナ型（例えばＦｉｎＦＥＴ型）の電界効果トランジスタを製造する方法について記載されている。
【００４６】
図１で、バルク基板１には当業者に既知のシャートレンチアイソレーション（ＳＴＩ）が設けられている。基板において、これらのシャートレンチアイソレーション構造の間には、複数のフィン構造２が画定されている。好ましくは、シャロートレンチアイソレーション構造とフィン構造の上面２２は、共通表面３２に接している。フィン構造の側壁２１は、シャロートレンチアイソレーション構造により充分に隠されている。当業者にとっては当然のことながら、共通平面については、当初、基板の表面プロファイル変化（または表面の起伏）が小さくてもよい。例えば、通常はダミーゲート酸化物の堆積前にＨＦ系薬品を用いた前洗浄（これによりＳＴＩの一部も除去される）が行われることを考慮すると、共通平面について約３ｎｍの表面プロファイル変化が予想される。それゆえ、本発明の特定の実施形態によれば、上記洗浄工程中に生じうるＳＴＩの損失を補償するように、ＳＴＩ上で例えば約３ｎｍまたは３ｎｍの起伏が予想される（すなわち、ＳＴＩ領域の上面がフィン構造の上面の上に延びる可能性がある）。
【００４７】
例えば、当初平坦である前面を有するシリコン基板１が設けられてもよい。次に、孤立トレンチが形成される。トレンチの上に、１つ以上の誘電体材料層（例えば窒化ケイ素および／または二酸化ケイ素）が設けられ、これによりトレンチが充填されると共に孤立構造３が形成される。次に、例えば平坦化技術（化学機械平坦化など）を用いて余剰の誘電体材料が除去され、これにより共通平面３２が生じる。トレンチをエッチングした後に残る（すなわち、孤立構造の間にある）突起部が、フィン構造２として機能しうる。あるいは、例として、バルク基板１の主面の上に１つ以上の誘電体層を堆積させてもよい。これらの誘電体層３の内部で、フィン構造２の位置に相当する位置でトレンチをエッチング形成してもよい。これらのトレンチの内部で、フィン層材料をエピタキシャル成長させ、これによりフィン構造２を形成してもよい。トレンチを過成長させ、ＣＭＰプロセスとしての平坦化技術を適用して共通平面３２を設けてもよい。
【００４８】
次に、共通平面３２の上で、複数のフィン構造２の中央部分の上方に、例えばダミーゲート酸化物（図示せず）と多結晶ダミーゲート層とを備えたダミーゲート構造４が設けられる。ダミーゲート構造を画定するために用いられるハードマスク層５の一部が、依然としてダミーゲート構造の上に存在していてもよい。
【００４９】
ダミーゲート酸化物はドライ酸化により形成されてもよい。ダミーゲート酸化物の厚さは、好ましくは１０ｎｍより小さく、５ｎｍより小さく、さらに好ましくは３ｎｍより小さい。
【００５０】
例えば厚さ８０ｎｍから２００ｎｍの多結晶ダミーゲートを堆積させてもよい。多結晶シリコンのダミーゲートの厚さは、ＲＭＧモジュールを適用するちょうど前に例えば約８０ｎｍに低下していてもよい。実際、残りの厚さは、途中の加工により消費される。その後、当業者に知られているように、ダミーゲート構造４の周りにスペーサ構造６，７が形成される（図２と図３に示す）。これらのスペーサ構造６，７は、フィン構造２の上に、好ましくは選択的に堆積（または成長）させてもよい。あるいは、スペーサ構造は、スペーサ材料の層を設けることにより、リソグラフィプロセスを用いて画定されてもよい。例えば、スペーサ構造は、好ましくはＬＰＣＶＤまたはＰＥＣＶＤにより設けられたＳｉＮ、または、ＦｉｎＦＥＴデバイスのスペーサ構造に利用される他の最先端技術の材料（例えばｌｏｗ−ｋ材料）を含んでもよい。先行技術によれば、多くの場合、これらのスペーサ構造６，７を形成する間に、例えば露出したフィン構造２に沿って、具体的には露出したフィン構造の側壁２１に沿って、基板の他の位置でも堆積および／または成長が生じる。次に、これらの他の位置で、スペーサ材料を選択的に除去する必要がある。これは先行技術によるフィン構造２（側壁が露出していることにより、一定レベルの起伏が既に存在する）と比べて容易である。
【００５１】
次に、図４に示すように、通常は保護層８が基板の上に設けられ、ダミーゲート構造４を除去するために後段で行われるエッチング工程から、基板とその上のエレメントが保護される。保護層８は、ダミーゲート構造４を除去するために用いられるエッチング加工に対して充分に耐性が大きい。
【００５２】
保護層は、流動性酸化物層を含んでもよい。流動性酸化物層は、シリコン酸化物層を含有する炭素であって、これによりＨＦエッチングに対する良好な抵抗を提供してもよい。例えば、保護層は層間誘電体（ＩＬＤ）層であってもよい。保護層は、好ましくは、フィン凹部の加工に耐えることに適したものであり、また、ゲート間の空間を充填するために許容しうる適合性を提供することに適したものである。保護層は、ＳＴＩ凹部形成を行うために典型的に利用されるＨＦエッチングに対して耐性を有することが好ましい。保護層は、例えば、Applied Materials社の流動性ＣＶＤ（ＦＣＶＤ）プロセスで用いられる材料により設けられ、または当該材料を含んでもよい。保護層は、Novellus Systems社の新規なシーケンシャルプロファイルモジュレーション（ＳＰＭ）加工技術で用いられる材料により設けられ、または当該材料を含んでもよい。あるいは、保護層は窒化物層であってもよい。
【００５３】
通常は保護層を設けた後に化学機械研磨工程を実施し、好ましくはダミーゲート構造４を開口する（すなわち、ダミーゲートの上面を露出させる）ことができる。これにより上面は平坦化され、ダミーゲートの上にあるハードマスク５の端部付近についても加工の終盤で除去される。
【００５４】
その後、例えばエッチングによりダミーゲート構造４が除去され、これにより、誘電体スペーサ構造６，７によりゲートトレンチ４０が画定される。ダミーゲートは、ウェットエッチングにより除去してもドライエッチングにより除去してもよい。ドライエッチングは、ガスクラスターイオンビーム（ＧＣＩＢ）により行われてもよい。ウェットエッチングが好ましいところ、ゲート酸化物に対して選択性が大きく、デバイスの性能に対して悪影響を及ぼさないＴＭＡＨ系薬品を用いてウェットエッチングを実施してもよい。
【００５５】
ゲートトレンチは、フィン構造２の側壁２１が露出せず、またはシャロートレンチアイソレーション構造の誘電体材料３に覆われた状態で、好ましくは各フィン構造２の上に上部ダミーゲート酸化物を露出させる。
【００５６】
ダミーゲート酸化物は、更なる（好ましくは別個の）工程で除去されてもよい。
【００５７】
図５に示す第１実施形態によれば、少なくとも２つのシャロートレンチアイソレーション構造の上部が除去されて、ゲートトレンチ４０内でフィン構造の側壁２１の少なくとも一部が（最初に画定されたように）露出する。これは、当業者に既知のプロセスである、ＨＦによる処理、ＨＦおよびシリコンコバルトニッケル（Ｓｉｃｏｎｉ）による処理、または、シリコンコバルトニッケルのみによる処理により行われてもよい。
【００５８】
製造プロセスの後段でのみフィン構造が「３次元化」（３Ｄ化）し、それ以前に基板から突出せず、加工中に基板の非平坦形状に寄与しないことは利点である。
【００５９】
あるいは、第２実施形態によれば、少なくとも２つのシャロ―トレンチアイソレーション構造の上部を除去してフィン構造の側壁２１の少なくとも一部を露出させる前に、フィン構造（またはフィン構造の少なくとも一部）の上部を別の半導体材料に置換してもよい。実際、図６に示すように、フィン２の上部を除去して各ギャップ２０を残すことができる。これは、例えば８０℃で、水酸化テトラメチルアンモニウム（ＴＭＡＨ）溶液を用いた含水処理を行うことにより実施できる。図７に示すように、これらのギャップ間で、別の第２の半導体層（または積層体）２３が成長してもよい。隣接するシャロ―トレンチアイソレーション構造のそれぞれの上部を除去して空間３０を形成し、これにより各フィン構造の側壁２１の少なくとも一部を露出させる（図８を参照）。特定の実施形態によれば、下位にある各フィンのシリコン部分と第２の半導体層（または積層体）との間に、（例えばエピタキシャル成長した）界面層が設けられてもよい。
【００６０】
新規なチャネル材料のエピタキシャル成長をプロセスフローの後段（例えばダミーゲートの除去後）で行うことができるので、これらの新規なチャネル材料が熱処理に曝される回数が減る。これは本発明の実施形態の更なる利点である。熱処理に曝される回数が減らない場合には、将来の世代のＣＭＯＳデバイスについて予想される向上した性能が低下することになる。
【００６１】
その後、最終的に、ゲートトレンチ４０内に最終のゲートスタックを形成できる。
【００６２】
この開示は、説明した方法の手段および／または処理工程に含まれる特定の特徴に限定されるものでなく、手段と方法は変化してよいと理解すべきである。また、本明細書で用いている用語は、特定の実施形態を説明する目的で用いているに過ぎず、本発明を限定することを意図しているのではないことを理解すべきである。明細書と特許請求の範囲で用いられる単数形(「１つの」、「その」)は、そうでないことが明示されない限り単数および／または複数を包含することに留意する必要がある。また、複数形は、そうでないことが明示されない限り単数および／または複数を包含すると理解すべきである。さらに、数値により区切られたパラメータ範囲が与えられた場合、このパラメータ範囲はこれらの制限値を含むものとみなされると理解すべきである。
【００６３】
当然のことながら、上記実施形態のいずれかに係る方法は、それぞれゲート構造を有し、ゲート間ピッチとトランジスタ内フィンピッチが実質的に異なる種々の電界効果トランジスタ構造について平行して実施されてもよい。ゲート間ピッチの値とトランジスタ内フィンピッチの値は、多くのアスペクト比依存型のプロセスの適用性に影響を与える。さらに、これらの値が一般的に異なることにより、比較的起伏が大きい表面に対するアスペクト比依存型の処理工程の適用が複雑になる。フィン構造を実際に画定する（すなわち３Ｄ化する）のを後段に移行することにより、これらアスペクト比依存型の処理工程を利用しやすくなることは利点である。
【００６４】
さらに、ＣＭＯＳデバイスを製造する方法について開示している。この方法は、第１領域（例えばＮＭＯＳ領域またはＰＭＯＳ領域）で上記実施形態のいずれかに係る方法を実施する工程と、第１領域と異なる第２領域（ＰＭＯＳ領域またはＮＭＯＳ領域）で上記実施形態のいずれかに係る方法を実施する工程と、フィン構造の上部を除去する工程と、第１領域と第２領域のうち少なくとも一方で、少なくとも２つのシャロートレンチアイソレーション構造の上部を除去する工程の前に、第２の半導体材料をエピタキシャル成長させることにより、フィン構造の上部をエピタキシャル再成長させる工程とを含む。これにより、種々のフィン材料（またはチャネル材料）をベースとするＮＭＯＳデバイスとＰＭＯＳデバイスを、同一基板上に互いに隣り合わせて設けることができる。
【００６５】
更なる実施形態によれば、フィン構造の上部を除去する工程と、少なくとも２つのシャロートレンチアイソレーション構造の上部を除去する工程の前に、第２の半導体材料をエピタキシャル成長させることにより、フィン構造の上部をエピタキシャル再成長させる工程とは、第１領域と第２領域の両方で適用できる。上記実施形態では、第２（または第３）の半導体材料は、例えばゲルマニウムもしくはＩＩＩ−Ｖ族材料を含んでもよい。
【００６６】
上記の通り詳細に説明した実施形態における要素と特徴の特定の組み合わせは例示的なものに過ぎない。当業者が理解するように、本明細書で説明したものの変形、修正および他の実施は、請求項に係る開示の精神と範囲を逸脱することなく当業者に想定されうるものである。従って、先の説明は、単に例示的なものであって本発明を限定することを意図していない。この開示の範囲は、特許請求の範囲とその均等物内で規定される。さらに、説明と特許請求の範囲で用いられる参照符号は、請求項に係る開示の範囲を制限するものではない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【外国語明細書】
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