(57)【要約】【課題】リーク電流をより容易に検出可能な半導体記憶装置を提供しようとするものである。【解決手段】記憶装置は、複数のメモリブロック(MB)と、選択されると複数のメモリブロックのうちの１つまたは複数を選択するためのブロック選択信号をそれぞれが出力する複数のデコーダ(2a)を具備するロウデコーダ(2)と、を含む。ロウデコーダが複数のデコーダのうちの１つを選択するアドレス信号を受け取ると、アドレス信号により選択されたデコーダおよび別のデコーダの各々がブロック選択信号を出力する。【選択図】      図４
2015053094.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリブロックと、
選択されると前記複数のメモリブロックのうちの１つまたは複数を選択するためのブロック選択信号をそれぞれが出力する複数のデコーダを具備するロウデコーダと、
を具備し、
前記ロウデコーダが前記複数のデコーダのうちの１つを選択するアドレス信号を受け取ると、前記アドレス信号により選択されたデコーダおよび別のデコーダの各々がブロック選択信号を出力する、
ことを特徴とする記憶装置。
【請求項２】
前記複数のデコーダは、偶数番号を付された第１デコーダ群と、奇数番号を付された第２デコーダ群と、を具備し、
前記第１デコーダ群のうちの各デコーダは、隣接するデコーダからのブロック選択信号と、前記アドレス信号が前記第２デコーダ群のうちの１つを選択すると出力される第１信号と、を受け取ると、ブロック選択信号を出力し、
前記第２デコーダ群のうちの各デコーダは、隣接するデコーダからのブロック選択信号と、前記アドレス信号が前記第１デコーダ群のうちの１つを選択すると出力される第２信号と、を受け取ると、ブロック選択信号を出力する、
ことを特徴とする請求項１に記載の記憶装置。
【請求項３】
前記複数のデコーダの各々が、
そのデコーダを選択するアドレス信号を受け取ると第１論理レベルとなる第１ノードと、
前記第１ノードの論理レベルを反転してブロック選択信号を生成するインバータと、
前記第１ノードと第１電位との間に直列接続された第１、第２トランジスタと、
さらに具備し、
前記第１、第２トランジスタの一方は、隣接するデコーダからのブロック選択信号を受け取るとオンし、他方は前記第１信号または第２信号を受け取るとオンする、
ことを特徴とする請求項２に記載の記憶装置。
【請求項４】
前記複数のデコーダの各々が、前記複数のメモリブロックの重複しない１つのメモリブロックを選択し、
前記各デコーダが、隣接する第１隣接デコーダからのブロック選択信号と前記第１または第２信号を受け取るとブロック選択信号を出力し、隣接する第２隣接デコーダからのブロック選択信号と前記第１または第２信号を受け取るとブロック選択信号を出力する、
ことを特徴とする請求項３に記載の記憶装置。
【請求項５】
前記複数のデコーダの各々が、前記複数のメモリブロックの重複しないｘ個のメモリブロックのセットを選択し、
前記各デコーダが、隣接するデコーダからのブロック選択信号と前記第１または第２信号を受け取るとブロック選択信号を出力し、
前記記憶装置が、第１ワード線セット乃至第ｘワード線セットをさらに具備し、
前記第１乃至第ｘワード線セットは、それぞれ、前記ｘ個のメモリブロックの第１乃至第ｘメモリブロックに接続されている、
ことを特徴とする請求項３に記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
ＢｉＣＳ技術の製造プロセスを用いて製造された３次元構造のＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−６９６９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
リーク電流をより容易に検出可能な半導体記憶装置を提供しようとするものである。
【課題を解決するための手段】
【０００５】
一実施形態による記憶装置は、複数のメモリブロックと、選択されると前記複数のメモリブロックのうちの１つまたは複数を選択するためのブロック選択信号をそれぞれが出力する複数のデコーダを具備するロウデコーダと、を具備し、前記ロウデコーダが前記複数のデコーダのうちの１つを選択するアドレス信号を受け取ると、前記アドレス信号により選択されたデコーダおよび別のデコーダの各々がブロック選択信号を出力する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置のブロック図。
【図２】第１実施形態に係るメモリセルアレイの一部の回路図。
【図３】図１、図２の半導体記憶装置を実現可能な例示的構造の断面図。
【図４】第１実施形態に係る半導体記憶装置の一部の回路図。
【図５】第１実施形態に係る半導体記憶装置のいくつかのノードについてのタイミングチャートである。
【図６】第１実施形態に係る半導体記憶装置でのリーク電流検出のためのいくつかのノードでの電圧の例を示している。
【図７】第２実施形態に係る半導体記憶装置の一部の回路図。
【図８】第２実施形態に係る半導体記憶装置でのリーク電流検出のためのいくつかのノードでの電圧の例を示している。
【図９】第２実施形態に係るリーク電流検出のリーク電流検出のためのいくつかのノードでの電圧の例を示している。
【図１０】第２実施形態に係るリーク電流検出のリーク電流検出のためのいくつかのノードでの電圧の例を示している。
【図１１】第２実施形態の第２例に係る半導体記憶装置の一部の回路図。
【図１２】第２実施形態の第２例に係る半導体記憶装置でのリーク電流検出のためのいくつかのノードでの電圧の例を示している。
【図１３】第２実施形態の第２例に係る半導体記憶装置でのリーク電流検出のためのいくつかのノードでの電圧の別の例を示している。
【発明を実施するための形態】
【０００７】
以下に実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下の説明において言及されてはいるが図からは省略されている要素がある場合がある。図に全ての要素を示すことができないからである。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置１０のブロック図である。図１は、半導体記憶装置１０と通信するメモリコントローラ２０も示している。各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現されることが可能である。このため、各機能ブロックがこれらのいずれでもあることが明確となるように、概してそれらの機能の観点から以下に説明する。また、各機能ブロックが、以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。
【０００９】
半導体記憶装置１０は、メモリセルアレイ１、ロウデコーダ２、データ回路・ページバッファ３、カラムデコーダ４、制御回路５、入出力回路６、アドレス・コマンドレジスタ７、電圧発生回路８、コアドライバ９、リーク検出回路１１等の要素を含んでいる。
【００１０】
半導体記憶装置１０は、複数のメモリセルアレイ（２つのメモリセルアレイを例示）１を含んでいる。メモリセルアレイ１は、プレーンと称される場合がある。メモリセルアレイ１は、複数（例えばｍ＋１個）のメモリブロック（物理ブロック）を含んでいる。各メモリブロックは、複数のメモリセル、ワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬ等を含んでいる。
【００１１】
ロウデコーダ２、データ回路・ページバッファ３、カラムデコーダ４の組は、メモリセルアレイ１ごとに設けられている。ロウデコーダ２は、アドレス・コマンドレジスタ７からブロックアドレス信号等を受け取り、また、コアドライバ９からワード線制御信号や選択ゲート線制御信号を受け取る。ロウデコーダ２は、受け取ったブロックアドレス信号、ワード線制御信号、および選択ゲート線制御信号に基づいて、メモリブロック、ワード線等を選択する。
【００１２】
データ回路・ページバッファ３は、メモリセルアレイ１から読み出されたデータを一時的に保持し、また半導体記憶装置１０の外部から書き込みデータを受け取り、選択されたメモリセルに受け取ったデータを書き込む。データ回路・ページバッファ３は、センスアンプ３ａを含んでいる。センスアンプ３ａは、複数のビット線ＢＬとそれぞれ接続された複数のセンスアンプユニットを含み、ビット線ＢＬを介してメモリセルアレイ１内のメモリセルのデータを読み出し、ビット線を介してメモリセルの状態を検出する。半導体記憶装置１０は、１つのメモリセルにおいて２ビット以上のデータを保持できる。そのために、データ回路・ページバッファ３は、例えば３つのデータキャッシュ３ｂを含んでいる。第１データキャッシュ３ｂは、下位ページデータおよび上位ページデータの一方を保持し、第２データキャッシュ３ｂは、下位ページデータおよび上位ページデータの他方を保持する。下位ページデータは、関連する複数のメモリセルの各２ビットデータのうちの下位ビットの組からなる。上位ページデータは、関連する複数のメモリセルの各２ビットデータのうちの上位ビットの組からなる。第３データキャッシュ３ｂは、例えば、ベリファイ読み出しの結果に基づいてメモリセルに再書き込みされる一時的データを保持する。
【００１３】
カラムデコーダ４は、アドレス・コマンドレジスタ７からカラムアドレス信号を受け取り、受け取ったカラムアドレス信号をデコードする。カラムデコーダ４はデコードされたアドレス信号に基づいて、データ回路・ページバッファ３のデータの入出力を制御する。
【００１４】
制御回路５は、アドレス・コマンドレジスタ７から、読み出し、書き込み、消去等を指示するコマンドを受け取る。制御回路５は、コマンドに基づく所定のシーケンスに従って電圧発生回路８およびコアドライバ９を制御する。電圧発生回路８は、制御回路５の指示に従って、種々の電圧を発生する。コアドライバ９は、制御回路５の指示に従って、ワード線ＷＬおよびビット線ＢＬを制御するためにロウデコーダ２およびデータ回路・ページバッファ３を制御する。入出力回路６は、コマンド、アドレス、データのメモリコントローラ２０からの入力またはメモリコントローラ２０への出力を制御する。リーク検出回路１１は、メモリセルアレイ１中のある箇所のリークの有無を検出し、詳細については後述する。
【００１５】
メモリセルアレイ１は、図２に示されている要素および接続を有する。図２は、第１実施形態に係るメモリセルアレイの一部（２つのメモリブロックＭＢ）の回路図である。図２に示されているように、メモリセルアレイ１は、複数のビット線ＢＬと、ソース（セルソース）線ＳＬと、複数のメモリブロックＭＢを有する。各メモリブロックＭＢにおいて、１本のビット線ＢＬには、ｉ＋１個のストリングＳＴＲが接続されている。
【００１６】
１つのストリングＳＴＲは、直列接続されたｎ＋１個（ｎは例えば１５）のメモリセルトランジスタＭＴｒ０〜ＭＴｒ１５、ソース側選択ゲートトランジスタＳＳＴｒ、およびドレイン側選択ゲートトランジスタＳＤＴｒを有する。以下の説明は、１つのストリングＳＴＲが１６個のセルトランジスタＭＴｒを含む例に則る。末尾に数字を伴った参照符号（例えばセルトランジスタＭＴｒ）が相互に区別される必要がない場合、末尾の数字が省略された記載が用いられ、この記載は全ての数字付きの参照符号を指すものとする。
【００１７】
各ストリングＳＴＲにおいて、トランジスタＳＳＴｒのドレインは、セルトランジスタＭＴｒ０のソースに接続されている。トランジスタＳＤＴｒのソースは、セルトランジスタＭＴｒ１５のドレインに接続されている。トランジスタＳＳＴｒのソースは、ソース線ＳＬに接続されている。トランジスタＳＤＴｒのドレインは、対応する１つのビット線ＢＬに接続されている。
【００１８】
ワード線ＷＬの延びる方向に沿って並ぶ複数のストリングＳＴＲはストリング群ＳＴＲＧを構成する。例えば、ワード線ＷＬの延びる方向に沿って並びかつ全てのビット線ＢＬにそれぞれ接続された全ての複数のストリングＳＴＲは、１つのストリング群ＳＴＲＧを構成する。各ストリング群ＳＴＲＧにおいて、その複数のストリングＳＴＲのそれぞれのセルトランジスタＭＴｒ０のそれぞれのゲートは、ワード線ＷＬ０に共通に接続されている。同様に、各ストリング群ＳＴＲＧにおいて、その複数のストリングＳＴＲのそれぞれのセルトランジスタＭＴｒＸのそれぞれのゲートは、ワード線ＷＬＸに共通に接続されている。
【００１９】
各ストリング群ＳＴＲＧにおいて、その複数のストリングＳＴＲのそれぞれのトランジスタＳＤＴｒのそれぞれのゲートはドレイン側選択ゲート線ＳＧＤＬに共通接続されている。ストリング群ＳＴＲＧ０〜ストリング群ＳＴＲＧｉ用に、選択ゲート線ＳＧＤＬ０〜ＳＧＤＬｉがそれぞれ設けられている。
【００２０】
各ストリング群ＳＴＲＧにおいて、その複数のストリングＳＴＲのそれぞれのトランジスタＳＳＴｒのそれぞれのゲートはソース側選択ゲート線ＳＧＳＬに共通接続されている。ストリング群ＳＴＲＧ０〜ストリング群ＳＴＲＧｉ用に、ソース側選択ゲート線ＳＧＳＬ０〜ＳＧＳＬｉがそれぞれ設けられている。
【００２１】
メモリセルアレイ１の構造については、例えば、“三次元積層不揮発性半導体メモリ”と題された２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号明細書に記載されている。また、“三次元積層不揮発性半導体メモリ”と題された２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号明細書、“不揮発性半導体記憶装置及びその製造方法”と題された２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号明細書、“半導体メモリ及びその製造方法”と題された２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号明細書に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００２２】
１ストリング群ＳＴＲＧ中の複数のストリングＳＴＲの同じ１つのワード線ＷＬと接続された複数のセルトランジスタＭＴｒは物理ユニットを構成する。１つの物理ユニットの記憶空間は、１または複数のページを構成する。１ページは、物理ユニット中の一部のセルトランジスタＭＴｒの記憶空間から構成されていてもよい。データは、ページ単位で読み出される。書き込みは、ページごとであってもよいし、物理ユニットごとであってもよい。
【００２３】
各メモリブロックＭＢにおいて、相違するストリングＳＴＲ中の同じ番号のワード線ＷＬは相互に接続されている。すなわち、例えば、１メモリブロックＭＢ中の全ストリングのワード線ＷＬ０は相互に接続されており、ワード線ＷＬＸは相互に接続されている。
【００２４】
セルトランジスタＭＴｒへのアクセスのために、１つのメモリブロックＭＢが選択され、１つのストリング群ＳＴＲＧが選択される。メモリブロックＭＢの選択のために、ブロックアドレス信号により特定されたメモリブロックＭＢにのみ、メモリブロックＭＢを選択するための信号が供給される。このメモリブロック選択信号によって、選択メモリブロックＭＢでは、ワード線ＷＬ、選択ゲート線ＳＧＳＬ、ＳＧＤＬがコアドライバ９中のドライバと接続される。
【００２５】
さらに、１つのストリング群ＳＴＲＧの選択のために、選択ストリング群ＳＴＲＧ中でのみ、選択ゲートトランジスタＳＳＴｒ、ＳＤＴｒが選択用の電圧を受け取る。非選択ストリング群ＳＴＲＧ中では、選択ゲートトランジスタＳＳＴｒ、ＳＤＴｒは、非選択用の電圧を受け取る。選択用電圧は、読み出し、書き込み等の動作に依存する。同じく、非選択用電圧も、読み出し、書き込み等の動作に依存する。
【００２６】
ワード線ＷＬ、選択ゲート線ＳＧＳＬ、ＳＧＤＬは、例えば、偶数番号のメモリブロックＭＢ（ＭＢ＿０、ＭＢ＿２、ＭＢ＿４…）と奇数番号（ＭＢ＿１、ＭＢ＿３、ＭＢ＿５…）のメモリブロックＭＢごとに制御される。すなわち、偶数番号の各メモリブロックＭＢのワード線ＷＬ０は、それぞれの転送トランジスタを介して偶数番号用のＣＧ０＿Ｇ０に接続されている。同様に、偶数番号の各メモリブロックＭＢのワード線ＷＬＸは、それぞれの転送トランジスタを介して偶数番号用のＣＧＸ＿Ｇ０に接続されている。また、奇数番号の各メモリブロックＭＢのワード線ＷＬ０は、それぞれの転送トランジスタを介して奇数番号用のＣＧ０＿Ｇ１に接続されている。同様に、奇数番号の各メモリブロックＭＢのワード線ＷＬＸは、それぞれの転送トランジスタを介して奇数番号用のＣＧＸ＿Ｇ１に接続されている。この接続については、後述の図に示されている。
【００２７】
あるメモリブロックＭＢのワード線ＷＬは、別のメモリブロックＭＢのワード線ＷＬから独立していることが意図されている。しかしながら、メモリセルアレイ１の構造によっては２つのメモリブロックが隣接して位置し、よって、別々のメモリブロックＭＢに属するワード線ＷＬが物理的に並ぶことがある。このように別メモリブロックＭＢに属するワード線ＷＬが製造不良等に基づいて接触することがあり得る。このようなショートは、リーク電流を生じさせて半導体記憶装置１０の正常動作を妨げるので、半導体記憶装置１０の検査段階等においてリーク電流が検出される必要がある。ワード線ＷＬに限らず、選択ゲート線ＳＧＳＬ、ＳＧＤＬについても同様の現象が生じ得る。
【００２８】
図３は、このような、別々のメモリブロックＭＢに属するワード線ＷＬおよび選択ゲート線ＳＧＳＬ、ＳＧＤＬが物理的に並ぶ構造を有するメモリセルアレイ１の例を示しており、図１および図２の半導体記憶装置を実現可能な例示的構造を示している。図３は、１つのビット線ＢＬに関連する要素のみを示している。半導体記憶装置１０は、図３の構造を有することが可能である。
【００２９】
図３に示されているように、各ストリングにおいて、ワード線ＷＬ０〜ＷＬ７はこの順で基板ｓｕｂに近づく方向に並び、ワード線ＷＬ８〜ＷＬ１５はこの順で、基板ｓｕｂから離れる方向に沿って並んでいる。さらに、各ストリングＳＴＲにおいて、最も上のワード線ＷＬ０、ＷＬ１５の上には、選択ゲート線ＳＧＳＬ、ＳＧＤＬがそれぞれ位置する。参照符号ＳＰによって示されている要素は、半導体柱であり、選択ゲート線ＳＧＳＬおよびワード線ＷＬ０〜ＷＬ７の組、または選択ゲート線ＳＧＤＬおよびワード線ＷＬ８〜１５の組を貫く。半導体柱ＳＰは、ワード線ＷＬを貫く孔の中の絶縁膜および絶縁膜を介して孔を埋め込む半導体材料を含んでいる。ワード線ＷＬ０と、半導体柱ＳＰのワード線ＷＬ０の間の部分は、セルトランジスタＭＴｒ０を構成する。同様に、ワード線ＷＬＸと、半導体中ＳＰのワード線ＷＬＸの間の部分は、セルトランジスタＭＴｒＸを構成する。また、選択ゲート線ＳＧＳＬと、半導体柱ＳＰの選択ゲート線ＳＧＳＬの間の部分は、選択ゲートトランジスタＳＳＴｒを構成する。選択ゲート線ＳＧＤＬと、半導体柱ＳＰの選択ゲート線ＳＧＤＬの間の部分は、選択ゲートトランジスタＳＤＴｒを構成する。各ストリングＳＴＲにおいて、バックゲートトランジスタＢＴｒは、最も下のセルトランジスタＭＴｒ７、ＭＴｒ８を接続する。最も上のワード線ＷＬ０またはＷＬ１５と、選択ゲート線ＳＧＳＬまたはＳＧＤＬとの間にダミーワード線ＷＬＤＳまたはＷＬＤＤが設けられている場合もある。
【００３０】
図中の参照符号ＳＧＳＬＹ、ＳＧＤＬＹは、それぞれストリングＳＴＲＹの選択ゲート線ＳＧＳＬ、ＳＧＤＬを指す。図３は、簡略化のために、１ブロックが４つのストリングＳＴＲを含む例（すなわちｉ＝３）の例を示している。以下の説明も、この例に則る。
【００３１】
メモリブロックＭＢの境界（一点鎖線により囲まれている）において、境界をまたいで隣接するワード線ＷＬの対の間のショートの有無が検査される必要がある。そのためには、ショートを検出される対象のワード線対の間に電位差を生成し、その間を流れる電流の有無が検出される。この目的で、通常の読み出しまたは書き込みの際にメモリブロックＭＢを選択するためのブロックアドレス信号により１つのメモリブロックＭＢが選択されるのに加えて、このメモリブロックＭＢに隣接するメモリブロックＭＢも選択されることが望まれる。
【００３２】
図４は、第１実施形態に係る半導体記憶装置の一部の回路図である。具体的には、図４は、メモリセルアレイ１の一部、ロウデコーダ２の一部、および関連する機能ブロックを示している。図４および後続の図において、いくつかの信号および配線がメモリブロックごとに区別されるために、信号および配線の末尾に、メモリブロックＭＢの番号をアンダーバーとともに付する。例えば、参照符号ＳＧＤＬ０＿０を付された要素は、メモリブロックＭＢ＿０の選択ゲート線ＳＧＤＬ０を指す。
【００３３】
上記され、また図４に示されているように、偶数番号のメモリブロックＭＢのためのＣＧ線ＣＧ０＿Ｇ０〜ＣＧ１５＿Ｇ０が設けられ、奇数番号のメモリブロックのためのＣＧ線ＣＧ０＿Ｇ１〜ＣＧ１５＿Ｇ１が設けられている。偶数番号の各メモリブロックＭＢのワード線ＷＬＸは、自身のための転送トランジスタＴＴｒを介してＣＧ線ＣＧＸ＿Ｇ０に接続されている。また、奇数番号の各メモリブロックＭＢのワード線ＷＬＸは、自身のための転送トランジスタＴＴｒを介してＣＧ線ＣＧＸ＿Ｇ１に接続されている。ＣＧ線ＣＧ０＿Ｇ０〜ＣＧ１５＿Ｇ０の数およびＣＧ線ＣＧ０＿Ｇ１〜ＣＧ１５＿Ｇ１の数は、１ストリングＳＴＲ中のセルトランジスタＭＴｒの数と同じである。
【００３４】
偶数番号の各メモリブロックＭＢの選択ゲート線ＳＧＳＬＸは、自身のための転送トランジスタＴＴｒを介してＳＧＳ線ＳＧＳＸ＿Ｇ０に接続されている。奇数番号の各メモリブロックＭＢの選択ゲート線ＳＧＳＬＸは、自身のための転送トランジスタＴＴｒを介してＳＧＳ線ＳＧＳＸ＿Ｇ１に接続されている。また、各メモリブロックＭＢの各選択ゲート線ＳＧＳＬは、自身の転送トランジスタＵＴＴｒを介して、非選択用電圧Ｖｕｓｇ（例えば共通電位）を受け取る。
【００３５】
奇数番号の各メモリブロックＭＢの選択ゲート線ＳＧＤＬＸは、自身のための転送トランジスタＴＴｒを介してＳＧＤ線ＳＧＤＸ＿Ｇ１に接続されている。奇数番号の各メモリブロックＭＢの選択ゲート線ＳＧＤＬＸは、自身のための転送トランジスタＴＴｒを介してＳＧＤ線ＳＧＤＸ＿Ｇ１に接続されている。また、各メモリブロックＭＢの各選択ゲート線ＳＧＤＬは、自身の転送トランジスタＵＴＴｒを介して、非選択用電圧を受け取る。
【００３６】
メモリブロックＭＢ＿０の全ての転送トランジスタＴＴｒは、ゲートにおいて、ブロック選択信号ＢＳＥＬ０を受け取る。同様に、メモリブロックＭＢ＿Ｙの全ての転送トランジスタＴＴｒは、ゲートにおいて、ブロック選択信号ＢＳＥＬＹを受け取る。あるハイレベルのブロック選択信号ＢＳＥＬを受け取った転送トランジスタＴＴｒはオンされて、これを通じてブロックメモリブロックＭＢが選択される。一方、非選択メモリブロックＭＢでは、選択ゲート線ＳＧＳＬ、ＳＧＤＬは、オンされた転送トランジスタＵＴＴｒを介して非選択電圧を受け取る。
【００３７】
ＣＧ線ＣＧ０＿Ｇ０〜ＣＧ１５＿Ｇ０、ＣＧ０＿Ｇ１〜ＣＧ１５＿Ｇ１、ＳＧＳ線ＳＧＳ０＿Ｇ０〜ＳＧＳ３＿Ｇ０、ＳＧＳ０＿Ｇ１〜ＳＧＳ３＿Ｇ１、ＳＧＤ線ＳＧＤ０＿Ｇ０〜ＳＧＤ３＿Ｇ０、ＳＧＤ０＿Ｇ１〜ＳＧＤ３＿Ｇ１は、コアドライバ９から、種々の電圧を受け取る。例えば、偶数番号グループおよび奇数番号グループのうちで選択されたメモリブロックＭＢの番号が属する方のためのＣＧ線ＣＧ０〜ＣＧ１５は、種々の電圧を受け取る。種々の電圧は、選択されたメモリブロックＭＢに対する動作（読み出し、書き込み、消去）およびどのワード線ＷＬが選択されているかに基づいて定まる相違する大きさを有する。同様に、偶数番号グループおよび奇数番号グループのうちで選択されたメモリブロックＭＢの番号が属する方のためのＳＧＳ線ＳＧＳ、ＳＧＤ線ＳＧＤは、動作およびどのストリングＳＴＲが選択されているかに基づいて定まる種々の電圧を受け取る。ＣＧ線ＣＧ０＿Ｇ０〜ＣＧ１５＿Ｇ０、ＣＧ０＿１〜ＣＧ１５＿１、ＳＧＳ線ＳＧＳ０＿Ｇ０〜ＳＧＳ３＿Ｇ０、ＳＧＳ０＿Ｇ１〜ＳＧＳ３＿Ｇ１、ＳＧＤ線ＳＧＤ０＿Ｇ０〜ＳＧＤ３＿Ｇ０、ＳＧＤ０＿Ｇ１〜ＳＧＤ３＿Ｇ１の電位は、選択されたメモリブロックＭＢ中の転送トランジスタＴＴｒを介して、選択されたメモリブロックＭＢ中のワード線ＷＬ０〜ＷＬ１５、選択ゲート線ＳＧＳＬ、ＳＧＤＬに転送される。
【００３８】
以下の記述および図面において、ＣＧ線ＣＧ０＿Ｇ０〜ＣＧ１５＿Ｇ０は包括的にＣＧ０＿Ｇ０と記載され、ＣＧ線ＣＧ＿Ｇ１〜ＣＧ１５＿Ｇ１は包括的にＣＧ＿Ｇ１と記載される場合がある。同様に、ＳＧＳ線ＳＧＳ０＿Ｇ０〜ＳＧＳ３＿Ｇ０はＳＧＳ線ＳＧＳ＿Ｇ０と記載され、ＳＧＳ線ＳＧＳ０＿Ｇ１〜ＳＧＳ３＿Ｇ１はＳＧＳ線ＳＧＳ＿Ｇ１と記載される場合がある。さらに、ＳＧＤ線ＳＧＤ０＿Ｇ０〜ＳＧＤ３＿Ｇ０はＳＧＤ線ＳＧＤ＿Ｇ０と記載され、ＳＧＤ線ＳＧＤ０＿Ｇ１〜ＳＧＤ３＿Ｇ１はＳＧＤ線ＳＧＤ＿Ｇ１と記載される場合がある。
【００３９】
各ブロック選択信号ＢＳＥＬは、ロウデコーダ２中の対応するブロック選択信号ＢＳＥＬから出力される。すなわち、ロウデコーダ２は、ブロックデコーダ２ａ＿０〜２ａ＿ｍを含んでいる。ブロックデコーダ２ａ＿０〜２ａ＿ｍは、それぞれ、ブロック選択信号ＢＳＥＬ０〜ＢＳＥＬｍを出力する。ブロックデコーダ２ａ＿０〜２ａ＿ｍは、これらが受け取ったブロックアドレス信号ＲＡＤＤに応じて定まる１つが有効な（ハイレベルの）ブロック選択信号ＢＳＥＬを出力するように構成されている点を除いて、実質的に同じ要素および接続を有する。以下に、具体的に説明する。
【００４０】
ブロックデコーダ２ａ＿０は、ｐ型のＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）  Ｔ１＿０、直列接続された複数のｎ型のＭＯＳＦＥＴ  Ｔ２＿０のセット、ｎ型のＭＯＳＦＥＴ  Ｔ３＿０を含んでいる。トランジスタＴ１＿０、トランジスタＴ２＿０のセット、トランジスタＴ３＿０は、この順に、電源ノードと接地（共通電位）ノードとの間に直列接続されている。トランジスタＴ１＿０、Ｔ３＿０は、ゲートにおいて信号ＲＤＥＣを受け取る。信号ＲＤＥＣは、ブロックアドレスデコードのイネーブル信号であり、例えば制御回路５、コアドライバ９から供給される。信号ＲＤＥＣは、ブロック選択信号ＢＳＥＬ＿０をディセーブルにしている間、ローレベルとされており、ブロック選択信号ＢＳＥＬ＿０をイネーブルにする際にハイレベル（有効論理）に設定される。トランジスタＴ２のセットは、それぞれのゲートにおいて、相違するブロックアドレス信号成分を受け取る。ブロックアドレス信号成分は、ブロックアドレス信号ＲＡＤＤの一部（例えば１ビット）を構成する。ブロックアドレス信号ＲＡＤＤは、アドレス・コマンドレジスタ７から供給され、１つのメモリブロックＭＢを特定する情報（例えばビット列）を含んでいる。受け取られたブロックアドレス信号ＲＡＤＤがメモリブロックＭＢ＿０を指定していると、トランジスタＴ２＿０のセットが全てオンする。トランジスタＴ１＿０、Ｔ２＿０の接続ノードｎ０＿０は、ｐ型のＭＯＳＦＥＴ  Ｔ４＿０を介して電源ノードに接続され、またインバータＩＮＶ＿０の入力に接続されている。インバータＩＮＶ＿０の出力ｎ１＿０は、トランジスタＴ４＿０のゲートに供給されているとともに、レベルシフタＬＳ＿０を介して信号ＢＳＥＬＹとして機能する。ノードｎ０＿０は、さらに、直列接続されたｎ型のＭＯＳＦＥＴ  Ｔ５＿０、Ｔ６＿０を介して接地ノードに接続されている。
【００４１】
同様に、ブロックデコーダ２ａ＿Ｙは、ｐ型のＭＯＳＦＥＴ  Ｔ１＿Ｙ、直列接続された複数のｎ型のＭＯＳＦＥＴ  Ｔ２＿Ｙのセット、ｎ型のＭＯＳＦＥＴ  Ｔ３＿Ｙを含んでいる。トランジスタＴ１＿Ｙ、トランジスタＴ２＿Ｙのセット、トランジスタＴ３＿Ｙは、この順に、電源ノードと接地（共通電位）ノードとの間に直列接続されている。トランジスタＴ１＿Ｙ、Ｔ３＿Ｙは、ゲートにおいて信号ＲＤＥＣを受け取る。トランジスタＴ２のセットは、それぞれのゲートにおいて、相違するブロックアドレス信号成分を受け取る。受け取られたブロックアドレス信号ＲＡＤＤがメモリブロックＭＢ＿Ｙを指定していると、トランジスタＴ２＿Ｙのセットが全てオンする。トランジスタＴ１＿Ｙ、Ｔ２＿Ｙの接続ノードｎ０＿Ｙは、ｐ型のＭＯＳＦＥＴ  Ｔ４＿Ｙを介して電源ノードに接続され、またインバータＩＮＶ＿Ｙの入力に接続されている。インバータＩＮＶ＿Ｙの出力ｎ１＿Ｙは、トランジスタＴ４＿Ｙのゲートに供給されているとともに、レベルシフタＬＳ＿Ｙを介して信号ＢＳＥＬＹとして機能する。ノードｎ０＿Ｙは、さらに、直列接続されたｎ型のＭＯＳＦＥＴ  Ｔ５＿Ｙ、Ｔ６＿Ｙを介して接地ノードに接続されており、また、直列接続されたｎ型のＭＯＳＦＥＴ  Ｔ７＿Ｙ、Ｔ８＿Ｙを介して接地ノードに接続されている。ただし、最も大きな番号のメモリブロックＭＢ＿ｍは、トランジスタＴ５、Ｔ６を含んでいない。
【００４２】
偶数Ｙ（すなわちＹ＝２ｎでｎは０または自然数）のブロックデコーダ２ａ＿ＹのトランジスタＴ５＿Ｙ、Ｔ７＿Ｙは、そのゲートにおいて、信号ＳｉｄｅＯを受け取る。奇数Ｙ（すなわちＹ＝２ｎ＋１でｎは０または自然数）のブロックデコーダ２ａ＿ＹのトランジスタＴ５＿Ｙ、Ｔ７＿Ｙは、そのゲートにおいて、信号ＳｉｄｅＥを受け取る。信号ＳｉｄｅＯ、ＳｉｄｅＥは、例えばコアドライバ９から供給される。半導体記憶装置１０は、例えばリーク検出モードを有し、リーク検出モードにおいてリーク検出回路１１はコアドライバ９をリーク検出モードにて動作するように指示する。リーク検出モードは、例えばコントローラ２０から入出力回路６を介してコマンドを使用して指定される。リーク検出モードにおいて、コアドライバ９は、アドレス・コマンドレジスタ７からブロックアドレス信号ＲＡＤＤを受け取り、ブロックアドレス信号ＲＡＤＤによって指定されるメモリブロックＭＢを認識する。コアドライバ９は、指定されているメモリブロックＭＢが偶数番号を有する場合は有効論理（ハイレベル）の信号ＳｉｄｅＥを出力し、指定されているメモリブロックＭＢが奇数番号を有する場合は有効論理（ハイレベル）の信号ＳｉｄｅＯを出力する。
【００４３】
各ブロックデコーダ２ａ中のトランジスタＴ６、Ｔ８は、そのゲートにおいて、このブロックデコーダ２ａに隣接するブロックデコーダ２ａのノードｎ１と接続されている。すなわち、メモリブロックＭＢ＿１のトランジスタＴ６＿１、Ｔ８＿１は、それぞれ、メモリブロックＭＢ＿２のノードｎ１＿２、メモリブロックＭＢ＿０のノードｎ１＿０と接続されている。同様に、メモリブロックＭＢ＿ＹのトランジスタＴ６＿Ｙ、Ｔ８＿Ｙは、それぞれ、メモリブロックＭＢ＿（Ｙ＋１）のノードｎ１＿（Ｙ＋１）、メモリブロックＭＢ＿（Ｙ−１）のノードｎ１＿（Ｙ−１）と接続されている。
【００４４】
ロウデコーダ２は、リーク検出の際（リーク検出モードにおいて）、以下のように動作する。図５は、第１実施形態に係る半導体記憶装置のいくつかのノードについてのタイミングチャートである。ロウデコーダ２がディセーブルの間、信号ＲＤＥＣはローレベルであり、ノードｎ０＿０〜ｎ＿ｍは全てハイレベルである。時刻ｔ０において、制御回路５は、半導体記憶装置１０がメモリコントローラ２０あるいはメモリーテスターからリーク検出モードの実行コマンドを受けたことによって、リーク検出モードへの移行を指示する、ハイレベルの信号ＢＬＫＢＮＤ＿ＥＮＤＬを出力する。
【００４５】
時刻ｔ１において、半導体記憶装置１０は、ブロックアドレス信号ＲＡＤＤを受け取る。ブロックアドレス信号ＲＡＤＤは、ブロックデコーダ２ａ＿０を指定し、よって全てのブロックデコーダ２ａ＿０〜２ａ＿ｍに供給されるのであるが、上記のように選択されたブロックデコーダ２ａ＿０でのみ全トランジスタＴ２＿０をオンさせる。また同時に、コアドライバ９は、このブロックアドレス信号ＲＡＤＤから、ブロックアドレス信号ＲＡＤＤにより直接選択されたブロックデコーダ２ａ＿０が偶数番号であることを認識する。この認識に基づいて、コアドライバ９は、信号ＳｉｄｅＥをハイレベルにする。信号ＳｉｄｅＯはローレベルを維持する。一方、ブロックアドレス信号ＲＡＤＤにより直接選択されたブロックデコーダ２ａが奇数番号であれば、信号ＳｉｄｅＯがハイレベルとなる。図５は、信号ＳｉｄｅＯがハイレベルである場合も、信号の名称を括弧書きとともに記載することにより、図示している。なお、信号ＳｉｄｅＯ、ＳｉｄｅＥは、通常の（読み出し、書き込み等のための）ブロック選択の際には、ハイレベルにされない。
【００４６】
ロウデコーダ２の動作開始に伴って、時刻ｔ２において、信号ＲＤＥＣがハイレベルとされ、よってトランジスタＴ１＿０〜Ｔ１＿ｍはオフし、トランジスタＴ３＿０〜Ｔ３＿ｍはオンする。上記のように、ブロックデコーダ２ａ＿０でのみ全てのトランジスタＴ２＿０がオンしており、よって、ノードｎ０＿０はローレベルになる。残りのブロックデコーダ２ａ＿１〜２ａ＿ｍでは、各トランジスタセットＴ２＿０〜Ｔ２＿ｍは、各セット中の少なくとも１つのトランジスタＴ２がオフを維持し、よって、ノードｎ０＿１〜ｎ０＿ｍはみなハイレベルを維持する。ブロックデコーダ２ａ＿０のノードｎ０＿０のローレベルへの遷移により、ブロックデコーダ２ａ＿０のノードｎ１＿０はハイレベルになる。よって、ブロック選択信号ＢＳＥＬ０はハイレベルに遷移し、メモリブロックＭＢ＿０が選択される。
【００４７】
また、ローレベルのノードｎ０＿０により、隣接するブロックデコーダ２ａ＿１のトランジスタＴ８＿１はゲートにおいてハイレベルの信号を受け取ってオンする。上記のように信号ＳｉｄｅＥがハイレベルであるので、ブロックデコーダ２ａ＿０に隣接するブロックデコーダ２ａ＿１のトランジスタＴ５＿１、Ｔ７＿１は、ゲートにおいてハイレベルの信号ＳｉｄｅＥを受け取ってオンする。以上のようなトランジスタのオン、オフにより、ブロックアドレス信号ＲＡＤＤにより直接選択されたブロックデコーダ２ａ＿０に加えて、隣接するブロックデコーダ２ａ＿１でのみ、ノードｎ０＿１と接地ノードとの間に電流経路が形成されて、ノードｎ０＿１はローベルとなる。隣接ブロックデコーダ２ａ＿１のノードｎ０＿１のローレベルへの遷移により、ブロックデコーダ２ａ＿１のノードｎ１＿１はハイレベルになる。よって、ブロック選択信号ＢＳＥＬは、ハイレベルに遷移し、メモリブロックＭＢ＿１が選択される。ブロックデコーダ２ａ＿１のノードｎ１＿１がハイレベルになっても、隣接するブロックデコーダ２ａ＿２のノードｎ０＿２はハイレベルを維持する。そのトランジスタＴ５＿２、Ｔ７＿２がオフを維持しているからである。こうして、メモリブロックＭＢ＿０、ＭＢ＿１のみが選択され、他のメモリブロックＭＢは、そのトランジスタＴ５〜Ｔ８の少なくともいずれか１つのオフを通じて、非選択に維持される。
【００４８】
図５中の信号ＶＲＤＥＣ、選択されたブロックＭＢ中のワード線ＷＬ、非選択のブロックＭＢ中のワード線ＷＬについては後述する。
【００４９】
メモリブロックＭＢ＿０以外のメモリブロックＭＢも、同じ原理で動作する。すなわち、半導体記憶装置１０がブロックデコーダ２ａ＿Ｙを指定するブロックアドレス信号ＲＡＤＤを受け取ると、Ｙが奇数であれば、信号ＳｉｄｅＯがハイレベルとなり、Ｙが偶数であれば、信号ＳｉｄｅＥがハイレベルとなる。信号ＲＤＥＣがハイレベルとされると、ブロックデコーダ２ａ＿Ｙでのみ、ノードｎ０＿Ｙはローレベルになる。これにより、メモリブロックＭＢ＿Ｙが選択される。また、ローレベルのノードｎ０＿Ｙにより、隣接ブロックデコーダ２ａ＿（Ｙ＋１）のトランジスタＴ８＿（Ｙ＋１）および隣接ブロックデコーダ２ａ＿（Ｙ−１）のトランジスタＴ６＿（Ｙ−１）は、ゲートにおいてハイレベルの信号を受け取ってオンする。信号ＳｉｄｅＯまたは信号ＳｉｄｅＥはハイレベルになっており、よって、ブロックアドレス信号ＲＡＤＤにより選択されたブロックデコーダ２ａが属する番号グループとは別の番号グループのブロックデコーダ（これには、隣接ブロックデコーダ２ａ＿（Ｙ−１）、２ａ＿（Ｙ＋１）が含まれる）でトランジスタＴ５、Ｔ７がオンする。以上のようなトランジスタのオン、オフにより、ブロックアドレス信号ＲＡＤＤにより直接選択されたブロックデコーダ２ａ＿Ｙに加えて、隣接のブロックデコーダ２ａ＿（Ｙ−１）、２ａ＿（Ｙ＋１）のみ、ハイレベルのブロック選択信号ＢＳＥＬ（Ｙ−１）、ＢＳＥＬ（Ｙ＋１）を出力して、メモリブロックＭＢ＿（Ｙ−１）、ＭＢ＿（Ｙ＋１）が選択される。
【００５０】
最大の番号のブロック選択信号ＢＳＥＬ＿ｍの選択の場合にも、唯一の隣接ブロックＭＢ（ｍ−１）が追加で選択される点を除いて、ブロックＭＢ＿Ｙについての包括的な説明が当てはまる。
【００５１】
このように、第１実施形態によればブロックアドレス信号ＲＡＤＤにより直接選択されたメモリブロックＭＢの隣のメモリブロックＭＢが選択される。そこで、これを利用して、任意の方法を用いてリーク電流が検出されることが可能である。すなわち、リーク電流の検出の対象となる２つの本来独立しているはずの要素の間に電位差が与えられ、それらの間を流れる電流の有無が測定される。リーク電流検出回路１１は、採用されたリーク電流検出を行えるように構成されている。以下に、リーク電流検出のためのいくつかの要素に与えられる電圧の例を示す。
【００５２】
図６は、第１実施形態に係る半導体記憶装置でのリーク電流検出のためのいくつかのノードでの電圧の例を示しており、図４の要素および接続に基づいている。図６は、ブロックアドレス信号ＲＡＤＤがブロックデコーダ２ａ＿１を選択する例を示している。また、図５も参照しながら、説明を行う。ブロックアドレス信号ＲＡＤＤは、奇数番号のブロックデコーダ２ａ＿１を選択しており、よって、信号ＳｉｄｅＯがハイレベルであり、信号ＳｉｄｅＥがローレベルである。
【００５３】
上記のように、時刻ｔ２までで、ブロックアドレス信号ＲＡＤＤによるブロックデコーダ２ａの直接選択および隣接ブロックデコーダ２ａの付加的選択は完了している。すなわち、図６に示されているように、ブロック選択信号ＢＳＥＬ１に加えて、ブロック選択信号ＢＳＥＬ０、ＢＳＥＬ２もハイレベルである。このため、メモリブロックＭＢ＿０、ＭＢ＿１、ＭＢ＿２において、全ての転送トランジスタＴＴｒがオンする。これは、メモリブロックＭＢ＿０、ＭＢ＿１、ＭＢ＿２においてのみ、選択ゲート線ＳＧＤＬ、ＳＧＳＬ、ワード線ＷＬが、それぞれ、転送トランジスタＴＴｒを介して接続されたＳＧＤ線ＳＧＤ、ＳＧＳ線ＳＧＳ、ＣＧ線ＣＧの電圧を受け取ることを可能にする。
【００５４】
コアドライバ９は、時刻ｔ３において、偶数グループ用のＣＧ線ＣＧ０＿Ｇ０〜ＣＧ１５＿Ｇ０（ＣＧ線セットＣＧ＿Ｇ０）および奇数グループ用のＣＧ線ＣＧ０＿Ｇ１〜ＣＧ１５＿１（ＣＧ線セットＣＧ＿Ｇ０）の一方のセットに電圧ＶＨｗｌを印加し、他方のセットに電圧ＶＬｗｌを印加する。電圧ＶＨｗｌは、電圧ＶＬｗｌより高い。図４では、ＣＧ線セットＣＧ＿Ｇ１が高電圧ＶＨｗｌを受け取る例を示している。また、コアドライバ９は、時刻ｔ３において、信号ＶＲＤＥＣを電圧Ｖｄｄから電圧ＶＨｗｌ＋Ｖｔｇに駆動する。信号ＶＲＤＥＣは、レベルシフタＬＳに供給される信号である。
【００５５】
以上のような電圧印加により、時刻ｔ４に、メモリブロックＭＢ＿１のワード線ＷＬ０＿１〜ＷＬ１５＿１は、みな電圧ＶＨｗｌを有し、メモリブロックＭＢ＿０、ＭＢ＿２のワード線ＷＬ０＿０〜ＷＬ１５＿０、ＷＬ０＿２〜ＷＬ１５＿２はみな電圧ＶＬｗｌへと駆動される。こうして、メモリブロックＭＢ＿１の２つの境界のいずれにおいても、メモリブロックＭＢをまたいで隣接するワード線の対の各々に電位差が生じる。図６中の矢印は、電圧の高低を示しており、矢印の先端に向かう方の要素が低い方の電圧を有することを示している。リーク検出回路１１は、生成された電位差により、時刻ｔ４から時刻ｔ５に亘って、メモリブロックＭＢをまたいで隣接する各ワード線対の間を電流が流れるかを検出する。なお、メモリブロックＭＢ＿０〜ＭＢ＿２以外のメモリブロックＭＢでは、転送トランジスタＴＴｒがオフしているので、ワード線ＷＬ０〜ＷＬ１５はフローティングである。ダミーワード線ＷＬＤＳ、ＷＬＤＤが設けられている場合は、ダミーワード線ＷＬＤＳ、ＷＬＤＤに、ワード線ＷＬ０〜ＷＬ１５と同じ原理で電圧ＶＨｗｌまたはＶＬｗｌが印加される。リーク検出が終わると、時刻ｔ５において、コアドライバ９は、信号ＶＲＤＥＣを電圧ＶＤＤに戻すとともに、ワード線ＷＬをＣＧ線から切り離してワード線ＷＬをＶＳＳへと放電する。また、ワード線ＷＬが放電しきると、時刻ｔ６において、コアドライバ９は、信号ＲＤＥＣをローレベルに戻してロウデコーダ２を非活性化し、よって全ブロックデコーダ２ａにおいてノードｎ０はハイレベルに戻る。次に、別のブロック境界でのリーク検出が行われる場合は、新たなブロックアドレス信号ＲＡＤＤがコアドライバ９に供給され、時刻ｔ１からｔ７までの動作が繰り返される。リーク検出が完了すると、コアドライバ９は、ローレベルの信号ＢＬＫＢＤ＿ＥＮＢＬを受け取り、リーク検出モードは終了する。こうして、ブロックアドレス信号ＲＡＤＤによるブロックデコーダ２ａの直接選択および隣接ブロックデコーダの付加的選択を含む一連のリーク検出が終了する。
【００５６】
リーク検出回路１１による検出方法によっては、リーク電流検出は、ワード線ＷＬごとに行われてもよい。すなわち、例えば１つの番号のワード線ＷＬ（例えばワード線ＷＬ０）にのみ電圧ＶＨｗｌまたはＶＬｗｌが印加され、次に、別のワード線ＷＬに電圧ＶＨｗｌまたはＶＬｗｌが印加され、このような印加が各ワード線ＷＬに対して繰り返される。
【００５７】
また、ワード線ＷＬに加えて選択ゲート線ＳＧＳＬについてのリーク電流が検出されてもよい。すなわち、コアドライバ９は、偶数グループ用のＳＧＳ線ＳＧＳ０＿Ｇ０、ＳＧＳ３＿Ｇ０のセットおよび奇数グループ用のＳＧＳ線ＳＧＳ０＿Ｇ１、ＳＧＳ３＿Ｇ１のセットの一方に電圧ＶＨｓｇを印加し、他方のセットに電圧ＶＬｓｇを印加する。電圧ＶＨｓｇは、電圧ＶＬｓｇより高い。この印加により、メモリブロックＭＢ＿０の選択ゲート線ＳＧＬＳ３とメモリブロックＭＢ＿１の選択ゲート線ＳＧＳＬ０の間、およびメモリブロックＭＢ＿１の選択ゲート線ＳＧＳＬ３とメモリブロックＭＢ＿２の選択ゲート線ＳＧＳＬ０の間に電位差が生成される。
【００５８】
図３、図４に示されていように選択ゲート線ＳＧＤＬではなく選択ゲート線ＳＧＳＬがメモリブロックＭＢの端にあることに基づいて、選択ゲート線ＳＧＳＬについてのリーク電流検出の例を示した。しかし、選択ゲート線ＳＧＳＬではなく選択ゲート線ＳＧＤＬがメモリブロックＭＢの端にある場合、選択ゲート線ＳＧＤＬについてのリーク電流が検出されてもよい。すなわち、コアドライバ９は、偶数グループ用のＳＧＤ線ＳＧＤ０＿Ｇ０、ＳＧＤ３＿Ｇ０のセットおよび奇数グループ用のＳＧＤ線ＳＧＤ０＿Ｇ１、ＳＧＤ３＿Ｇ１のセットの一方に電圧ＶＨｓｇを印加し、他方のセットに電圧ＶＬｓｇを印加する。この印加により、メモリブロックＭＢ＿０の選択ゲート線ＳＧＤＬ３とメモリブロックＭＢ＿１の選択ゲート線ＳＧＤＬ０の間、およびメモリブロックＭＢ＿１の選択ゲート線ＳＧＤＬ３とメモリブロックＭＢ＿２の選択ゲート線ＳＧＤＬ０の間に電位差が生成される。
【００５９】
以上のようなブロックアドレス信号ＲＡＤＤによるメモリブロック選択および隣接メモリブロック選択および電圧印加のセットが、検査対象の各メモリブロックＭＢに対して行われる。この結果、各メモリブロック境界において、一方のメモリブロックＭＢが高電圧で他方のメモリブロックＭＢが低電圧での電位差、およびその逆（一方のメモリブロックＭＢが低電圧で他方のメモリブロックＭＢが高電圧での電位差）の組み合わせが網羅される。
【００６０】
以上説明したように、第１実施形態によれば、１つのブロックデコーダを指定するブロックアドレス信号ＲＡＤＤの受信に対して、隣接するブロックデコーダも付加的選択されることが可能である。これを利用した、ブロックアドレス信号ＲＡＤＤによるメモリブロックＭＢの直接選択に加えて、隣接メモリブロックＭＢの付加的選択が可能である。よって、隣接メモリブロックＭＢの付加的選択を例えばリーク電流検出時に使用することにより、リーク電流を効率よく検出できる。
【００６１】
（第２実施形態）
第２実施形態は、ある値を有するブロックアドレス信号ＲＡＤＤが２つのメモリブロック選択に繋がる例でのリーク検出中のブロック選択のための例に関する。
【００６２】
図７は、第２実施形態に係る半導体記憶装置の一部の回路図である。具体的には、図７は、メモリセルアレイ１の一部、ロウデコーダ２の一部、および関連する機能ブロックを示している。図７に示されているように、ロウデコーダ２は、ブロックデコーダ２ｂ＿０、２ｂ＿１、２ｂ＿２、２ｂ＿３、…、２ｂ＿（（ｍ−１）／２）を含んでいる。各ブロックデコーダ２ｂは、ブロックデコーダ２ａ（図４を参照されたい）と、トランジスタＴ７、Ｔ８が無いことを除いて、同じ要素を含んでいる。すなわち、ブロックデコーダ２ｂ＿Ｚは、直列接続されたトランジスタＴ１＿Ｚ、Ｔ２＿Ｚ、Ｔ３＿Ｚ、およびトランジスタＴ４＿Ｚ、Ｔ５＿Ｚ、Ｔ６＿Ｚを含んでいる。ただし、ブロックでコーダ２ｂは、ブロックアドレス信号ＲＡＤＤに基づいたオンの仕方が、ブロックデコーダ２ａと異なる。すなわち、ブロックデコーダ２ｂ＿０は、メモリブロックＭＢ＿０またはＭＢ＿１を指定するブロックアドレス信号ＲＡＤＤを受け取ると、その全てのトランジスタＴ２＿０がオンするように構成されている。同様に、ブロックデコーダ２ｂ＿Ｚは、メモリブロックＭＢ＿（２Ｚ）またはＭＢ＿（２Ｚ＋１）を指定するブロックアドレス信号ＲＡＤＤを受け取ると、その全てのトランジスタＴ２＿Ｚがオンするように構成されている。
【００６３】
ブロックデコーダ２ｂ＿０のトランジスタＴ６＿０のゲートは、ブロックデコーダ２ｂ＿１のノードｎ１＿１に接続されている。同様に、ブロックデコーダ２ｂ＿ＺのトランジスタＴ６＿Ｚのゲートは、ブロックデコーダ２ｂ＿（Ｚ＋１）のノードｎ１＿（Ｚ＋１）に接続されている。
【００６４】
偶数Ｚのブロックデコーダ２ｂ＿ＺのトランジスタＴ５＿Ｚは、ゲートにおいて、信号ＳｉｄｅＯを受け取る。奇数Ｚのブロックデコーダ２ｂ＿ＺのトランジスタＴ５＿Ｚ、ゲートにおいて、信号ＳｉｄｅＥを受け取る。
【００６５】
ブロックデコーダ２ｂ＿０のブロック選択信号ＢＳＥＬ０は、メモリブロックＭＢ＿０、ＭＢ＿１の全トランジスタＴＴｒのゲートに接続されている。よって、ハイレベルのブロック選択信号ＢＳＥＬ０は、メモリブロックＭＢ＿０、ＭＢ＿１を選択する。同様に、ブロックデコーダ２ｂ＿Ｚのブロック選択信号ＢＳＥＬＺは、メモリブロックＭＢ＿２Ｚ、ＭＢ＿２Ｚ＋１の全トランジスタＴＴｒのゲートに接続されている。よって、ハイレベルのブロック選択信号ＢＳＥＬＺは、メモリブロックＭＢ＿２Ｚ、ＭＢ＿（２Ｚ＋１）を選択する。このように、ブロックデコーダ２ｂ＿Ｚによって指定される２つのメモリブロックＭＢ＿（２Ｚ）、ＭＢ＿（２Ｚ＋１）は対を構成する。
【００６６】
なお、図では、各ＣＧ線セット当たり１つのＣＧ線ＣＧ＿Ｇ０、ＣＧ＿Ｇ１のみが描かれており、各メモリブロック当たり、１つのワード線ＷＬのみが描かれている。また、各ＳＧＤ線セット当たり１つのＳＧＤ線ＳＧＤ＿Ｇ０、ＳＧＤ＿Ｇ１のみが描かれており、各ＳＧＳ線セット当たり１つのＳＧＳ線ＳＧＳ＿Ｇ０、ＳＧＳ＿Ｇ１のみが描かれている。さらに、各メモリブロック当たり、１つのソース側選択ゲート線ＳＧＳＬおよび１つのドレイン側選択ゲート線ＳＧＤＬのみが描かれている。
【００６７】
図７のロウデコーダ２は、リーク検出の際（リーク検出モードにおいて）、以下のように動作する。ロウデコーダ２がブロックデコーダ２ｂ＿１の選択につながるブロックアドレス信号ＲＡＤＤ、すなわちメモリブロックＭＢ＿２またはＭＢ＿３を指定するブロックアドレス信号ＲＡＤＤを受け取ると、第１実施形態のブロックデコーダ２ａについて記述したのと同じ動作により、ブロックデコーダ２ｂ＿１のみハイレベルのブロック選択信号ＢＳＥＬ１を出力する。こうして、メモリブロックＭＢ＿２、ＭＢ＿３が選択される。また、ローレベルのノードｎ０＿１により、隣接するブロックデコーダ２ｂ＿０のトランジスタＴ６＿０はゲートにおいてハイレベルの信号を受け取ってオンする。また、ブロックデコーダ２ｂ＿１は奇数番号グループに属し、よって、隣接するブロックデコーダ２ｂ＿０のトランジスタＴ５＿０は、ゲートにおいてハイレベルの信号ＳｉｄｅＯを受け取ってオンする。以上のようなトランジスタのオン、オフにより、ブロックアドレス信号ＲＡＤＤにより直接選択されたブロックデコーダ２ｂ＿１に加えて、隣接するブロックデコーダ２ｂ＿０のみ、ハイレベルのブロック選択信号ＢＳＥＬ０を出力して、メモリブロックＭＢ＿０、ＭＢ＿１が選択される。
【００６８】
同様に、ロウデコーダ２が、ブロックデコーダ２ｂ＿Ｚの選択につながるブロックアドレス信号ＲＡＤＤ、すなわちメモリブロックＭＢ＿２Ｚ、ＭＢ＿（２Ｚ＋１）を指定するブロックアドレス信号ＲＡＤＤを受け取ると、ブロックデコーダ２ｂ＿Ｚのみハイレベルのブロック選択信号ＢＳＥＬＺを出力する。こうして、メモリブロックＭＢ＿２Ｚ、ＭＢ＿（２Ｚ＋１）が選択される。また、ローレベルのノードｎ０＿Ｚにより、隣接するブロックデコーダ２ｂ＿（Ｚ−１）のトランジスタＴ６＿（Ｚ−１）はゲートにおいてハイレベルの信号を受け取ってオンする。また、ブロックアドレス信号ＲＡＤＤによって直接選択されるＺが奇数であれば、信号ＳｉｄｅＯがハイレベルとなり、Ｚが偶数であれば、信号ＳｉｄｅＥがハイレベルとなる。すなわち、ブロックアドレス信号ＲＡＤＤにより直接選択されたブロックデコーダ２ｂが属する番号グループとは別の番号グループのブロックデコーダ２ｂでトランジスタＴ５がオンする。以上のようなトランジスタのオン、オフにより、ブロックアドレス信号ＲＡＤＤにより直接選択されたブロックデコーダ２ｂ＿Ｚに加えて、隣接するブロックデコーダ２ｂ＿（Ｚ−１）のみ、ハイレベルの信号ＢＳＥＬ（Ｚ−１）を出力して、メモリブロックＭＢ＿（２（Ｚ−１）−２）、ＭＢ＿（２（Ｚ−１）−１）が選択される。
【００６９】
このように、第２実施形態によればブロックアドレス信号ＲＡＤＤにより直接選択されたメモリブロック対の隣のメモリブロック対が付加的選択されるので、任意の方法を用いてリーク電流が検出されることが可能である。以下に、リーク電流検出のためのいくつかの要素に与えられる電圧の例を示す。
【００７０】
図８は、第２実施形態に係る半導体記憶装置でのリーク電流検出のためのいくつかのノードでの電圧の例を示しており、図７の要素および接続に基づいている。図８は、ブロックアドレス信号ＲＡＤＤがブロックデコーダ２ｂ＿２を選択する例を示している。図８に示されているように、コアドライバ９は、偶数グループ用のＣＧ線セットＣＧ＿Ｇ０および奇数グループ用のＣＧ線セットＣＧ＿Ｇ１の一方のセットおよび他方のセットに電圧ＶＨｗｌ、電圧ＶＬｗｌを印加する。図では、ＣＧ線セットＣＧ＿Ｇ０が高電圧ＶＨｗｌを受け取る例を示している。この印加により、メモリブロックＭＢ＿４のワード線グループＷＬ＿４は高電圧ＶＨｗｌに駆動され、メモリブロックＭＢ＿５のワード線グループＷＬ＿５は低電圧Ｌｗｌに駆動される。すなわち、１つのメモリブロック対ＭＢ＿４、ＭＢ＿５の境界をまたいで並ぶ各ワード線対に、電位差が生じる。
【００７１】
また、ブロックアドレス信号ＲＡＤＤにより直接選択されるブロックデコーダ２ｂ＿２に加えて、ブロックデコーダ２ｂ＿１もハイレベルのブロック選択信号ＢＳＥＬ＿１を出力する。この結果、メモリブロック対ＭＢ＿２、ＭＢ＿３も選択されて、メモリブロックＭＢ＿２のワード線グループＷＬ＿２は高電圧ＶＨｗｌに駆動され、メモリブロックＭＢ＿３のワード線グループＷＬ＿３は低電圧Ｌｗｌに駆動される。よって、メモリブロックＭＢ＿２、ＭＢ＿３の境界をまたいで並ぶ各ワード線対にも電位差が生じする。さらに、別々のメモリブロック対に属するメモリブロックＭＢ＿３、ＭＢ＿４の境界をまたいで並ぶ各ワード線対にも電位差が生じる。これらの電位差を利用してリーク電流が検出される。
【００７２】
残りのブロックＭＢ＿０、ＭＢ＿１、ＭＢ＿６〜ＭＢ＿ｍは非選択であり、それらのワード線グループＷＬはフローティングである。
【００７３】
第１実施形態と同じく、選択ゲート線ＳＧＳＬ、ＳＧＤＬについてのリーク電流が検出されてもよい。すなわち、上記のように２つのメモリブロック対が選択され、第１実施形態として記述されたように、コアドライバ９は、偶数グループ用のＳＧＳ線ＳＧＳ０＿Ｇ０、ＳＧＳ３＿Ｇ０のセットおよび奇数グループ用のＳＧＳ線ＳＧＳ０＿Ｇ１、ＳＧＳ３＿Ｇ１のセットの一方に電圧ＶＨｓｇを印加し、他方のセットに別の電圧ＶＬｓｇを印加する。この印加により、選択された２つのメモリブロック対をまたいで並ぶ選択ゲート線ＳＧＳＬ０、ＳＧＳＬ３の間に電位差が生じる。または、コアドライバ９は、偶数グループ用のＳＧＤ線ＳＧＤ０＿Ｇ０、ＳＧＤ３＿Ｇ０のセットおよび奇数グループ用のＳＧＤ線ＳＧＤ０＿Ｇ１、ＳＧＤ３＿Ｇ１のセットの一方に電圧ＶＨｓｇを印加し、他方のセットに別の電圧ＶＬｓｇを印加する。この印加により、選択された２つのメモリブロック対をまたいで並ぶ選択ゲート線ＳＧＤＬ０、ＳＧＤＬ３の間に電位差が生じる。
【００７４】
以上のようなブロックアドレス信号ＲＡＤＤによるメモリブロック対の直接選択および隣接メモリブロック対の付加的選択および電圧印加のセットが、検査対象の各メモリブロック対に対して行われる。ブロックアドレス信号ＲＡＤＤにより選択されるブロックデコーダ２ｂ＿ＺのＺが奇数または偶数であることに応じて、図９、図１０に示されているように、信号ＳｉｄｅＥまたはＳｉｄｅＯがハイレベルとされる。図９、図１０は、第２実施形態に係るリーク電流検出のリーク電流検出のためのいくつかのノードでの電圧の例を示している。図９、図１０は、Ｚが奇数および偶数の場合をそれぞれ示している。なお、図８〜図１０は、みな、ＣＧ線セットＣＧ＿Ｇ０が高電圧ＶＨｗｌを受け取り、ＣＧ線セットＣＧ＿Ｇ１が低電圧ＶＬｗｌを受け取る例を示している。このため、偶数番号のメモリブロックＭＢ＿Ｙが、奇数ＹのメモリブロックＭＢ＿Ｙより高い電圧を受け取る。このようなブロックアドレス信号ＲＡＤＤによるメモリブロック対の直接選択および隣接メモリブロック対の付加的選択および電圧印加のセットが、検査対象の各メモリブロックＭＢに対して行われる。この結果、偶数ＹのメモリブロックＭＢ＿Ｙから奇数ＹのメモリブロックＭＢ＿Ｙに向かう方向での電位差が各メモリブロック境界において網羅される。
【００７５】
さらに、メモリブロック境界での電圧の方向が逆の場合についても検査されることが望まれる場合がある。その場合は、ＣＧ線セットＣＧ＿Ｇ１に高電圧ＶＨｗｌが印加され、ＣＧ線セットＣＧ＿Ｇ０が低電圧ＶＬｗｌに駆動されつつ、各メモリブロック対が順次選択される。こうすれば、各メモリブロック境界での両方向の電圧が印加される組み合わせが網羅される。
【００７６】
さらに、第２実施形態は、ある値を有するブロックアドレス信号ＲＡＤＤが２超のメモリブロックＭＢの選択に繋がる例に適用されてもよい。図１１は、第２実施形態の第２例に係る半導体記憶装置の一部の回路図である。図１１は、ある値を有するブロックアドレス信号ＲＡＤＤが４つのメモリブロックＭＢの選択に繋がる例を示している。図１１に示されているように、１つのブロックデコーダ２ｂからのブロック選択信号ＢＳＥＬは、４つの連番のメモリブロックＭＢの転送トランジスタＴＴｒのゲートに供給される。すなわち、ブロックデコーダ２ｂ＿Ｚは、ブロック選択信号ＢＳＥＬＺをメモリブロックＭＢ＿４Ｚ、ＭＢ＿（４Ｚ＋１）、ＭＢ＿（４Ｚ＋２）、ＭＢ＿（４Ｚ＋３）に供給する。ブロックデコーダ２ｂ＿Ｚは、メモリブロックＭＢ＿４Ｚ、ＭＢ＿（４Ｚ＋１）、ＭＢ＿（４Ｚ＋２）、ＭＢ＿（４Ｚ＋３）のいずれかを指定するブロックアドレス信号ＲＡＤＤを受け取ると、ブロックデコーダ２ｂ＿Ｚの全てのトランジスタＴ２＿Ｚがオンするように構成されている。メモリブロックＭＢ＿４Ｚ、ＭＢ＿（４Ｚ＋１）、ＭＢ＿（４Ｚ＋２）、ＭＢ＿（４Ｚ＋３）は、メモリブロックセットを構成する。
【００７７】
ある値を有するブロックアドレス信号ＲＡＤＤが４つのメモリブロックＭＢを選択することに基づいて、ＣＧ線ＣＧは４つのグループに分かれている。すなわち、ＣＧ線ＣＧ０＿Ｇ０〜ＣＧ１５＿Ｇ０、ＣＧ０＿Ｇ１〜ＣＧ１５＿Ｇ１、ＣＧ０＿Ｇ２〜ＣＧ１５＿Ｇ２、ＣＧ０＿Ｇ３〜ＣＧ１５＿Ｇ３が設けられており、これらはコアドライバ９から電圧を受け取る。同様に、ＳＧＳ線ＳＧＳＷ＿Ｇ０、ＳＧＳＷ＿Ｇ１、ＳＧＳＷ＿Ｇ２、ＳＧＳＷ＿Ｇ３が設けられており、ＳＧＤ線ＳＧＤＷ＿Ｇ０、ＳＧＤＷ＿Ｇ１、ＳＧＤＷ＿Ｇ２、ＳＧＤＷ＿Ｇ３が設けられている。
【００７８】
図１１の要素および接続によれば、ブロックアドレス信号ＲＡＤＤにより直接選択されるメモリブロックセットに加えて、隣接するメモリブロックセットの付加的選択が可能である。以上説明した原理に基づいた改変により、１つの値を有するブロックアドレス信号ＲＡＤＤにより任意の数のメモリブロックＭＢを含んだメモリブロックセットの選択をベースとして、ブロックアドレス信号ＲＡＤＤによるメモリブロックセットの直接選択に加えて、隣接するメモリブロックセットの付加的選択が可能である。
【００７９】
リークの検出のために、これまで触れたように、任意の方法が用いられることが可能である。以下に図１１の場合に適用される例を説明する。図１１〜図１３は、各々、第２実施形態の第２例に係る半導体記憶装置でのリーク電流検出のためのいくつかのノードでの電圧の例を示している。図１１に示されているように、メモリブロックＭＢ＿４〜ＭＢ＿７のセットが、別のメモリブロックセットの選択無しに、選択される。すなわち、ハイレベルのブロック選択信号ＢＳＥＬ１により、メモリブロックＭＢ＿４〜ＭＢ＿７が選択される。信号ＳｉｄｅＯもＳｉｄｅＥもまだローレベルのままである。この選択状態で、ＣＧ線ＣＧ＿Ｇ０、ＣＧ線ＣＧ＿Ｇ２、ＣＧ線ＣＧ＿Ｇ３が低電圧ＶＬｗｌに駆動され、ＣＧ線ＣＧ＿Ｇ１が高電圧ＶＨｗｌに駆動される。この結果、メモリブロックＭＢ＿４とＭＢ＿５との間、メモリブロックＭＢ＿５とＭＢ＿６との間に電位差が生じる。
【００８０】
また、図１２に示されているように、ＳｉｄｅＯがハイレベルとされてメモリブロックＭＢ＿０〜ＭＢ＿３も選択され、またＣＧ線ＣＧ＿Ｇ３が高電圧ＶＨｗｌに駆動され、ＣＧ線ＣＧ＿Ｇ０〜ＣＧ線ＣＧ＿Ｇ２が低電圧ＶＬｗｌに駆動される。この結果、メモリブロックＭＢ＿６、ＭＢ＿７の間、およびメモリブロックＭＢ＿２、ＭＢ＿３の間に電位差が生じる。さらに、直接選択されたメモリブロックセットと付加的選択されたメモリブロックセットとの間の境界のメモリブロックＭＢ、すなわちメモリブロックＭＢ＿３、ＭＢ＿４の間に電位差が生じる。
【００８１】
さらに、図１３に示されているように、ＳｉｄｅＯがハイレベルとされてメモリブロックＭＢ＿０〜ＭＢ＿３も選択され、またＣＧ線ＣＧ＿Ｇ０が高電圧ＶＨｗｌに駆動され、ＣＧ線ＣＧ＿Ｇ１〜ＣＧ＿Ｇ３が低電圧ＶＬｗｌに駆動される。この結果、メモリブロックＭＢ＿０とＭＢ＿１との間、メモリブロックＭＢ＿３とＭＢ＿４との間、メモリブロックＭＢ＿４とＭＢ＿５との間に電位差が生じる。
【００８２】
図１１〜図１３に示されているのとは別の大小関係の電位差も、ＣＧ線ＣＧ＿Ｇ０〜ＣＧ線ＣＧ＿Ｇ３に印加される電圧ＶＨｗｌ、ＶＬｗｌの適切な組み合わせにより実現される。そして、このようなメモリブロックセットの直接選択、隣接メモリブロックセットの付加的選択、電圧印加の組を、各メモリブロックセットに対して行えば、各メモリブロック境界での電位差の諸組み合わせが網羅される。
【００８３】
以上説明したように、第２実施形態によれば、１つのブロックデコーダを指定するブロックアドレス信号ＲＡＤＤの受信に対して、隣接するブロックデコーダも付加的選択されることが可能である。これを利用した、ブロックアドレス信号ＲＡＤＤによるメモリブロックセットの直接選択に加えて、隣接メモリブロックセットの付加的選択が可能である。よって、隣接メモリブロックセットＭＢの付加的選択を例えばリーク電流検出時に使用することにより、リーク電流を効率よく検出できる。
【００８４】
その他、各実施形態は、上記のものに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の実施形態が抽出され得る。例えば、上記各実施形態に示される全構成要件から幾つかの構成要件が削除されても、この構成要件が削除された構成が実施形態として抽出され得る。
【符号の説明】
【００８５】
１…メモリセルアレイ、２…ロウデコーダ、３…データ回路・ページバッファ、４…カラムデコーダ、５…制御回路、６…入出力回路、７…アドレス・コマンドレジスタ、８…電圧発生回路、９…コアドライバ、１０…半導体記憶装置、１１…リーク検出回路、２ａ…ブロックデコーダ、ＭＢ…メモリブロック、Ｔ１〜Ｔ５…トランジスタ、ＬＳ…レベルシフタ、ＩＮＶ…インバータ、ＷＬ…ワード線、ＳＧＳＬ、ＳＧＤＬ…選択ゲート線。
【図１】
2015053094.tif 000003
【図２】
2015053094.tif 000004
【図３】
2015053094.tif 000005
【図４】
2015053094.tif 000006
【図５】
2015053094.tif 000007
【図６】
2015053094.tif 000008
【図７】
2015053094.tif 000009
【図８】
2015053094.tif 000010
【図９】
2015053094.tif 000011
【図１０】
2015053094.tif 000012
【図１１】
2015053094.tif 000013
【図１２】
2015053094.tif 000014
【図１３】
2015053094.tif 000015