(57)【要約】【課題】部品交換や回路定数の調整をすることなくかつ発振を防止しながら、発光素子の光出力のパルス幅を調整することができる発光素子の駆動回路、光源装置および発光素子の駆動方法を提供すること。【解決手段】発光素子の駆動回路であって、コンデンサと、前記コンデンサに充電のために印加する電圧を制御する第１電圧調整部と、スイッチングにより前記コンデンサに充電された電荷を放電させて、前記発光素子にパルス状の駆動電流を供給するためのスイッチング素子と、前記スイッチング素子に印加するスイッチング電圧を制御する第２電圧調整部と、前記第１および第２電圧調整部を制御して前記コンデンサに印加する電圧と前記スイッチング素子に印加するスイッチング電圧とを調整することにより、前記駆動電流のパルス幅を調整する制御部と、を備える発光素子の駆動回路。【選択図】図１
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【特許請求の範囲】
【請求項１】
発光素子の駆動回路であって、
コンデンサと、
前記コンデンサに充電のために印加する電圧を制御する第１電圧調整部と、
スイッチングにより前記コンデンサに充電された電荷を放電させて、前記発光素子にパルス状の駆動電流を供給するためのスイッチング素子と、
前記スイッチング素子に印加するスイッチング電圧を制御する第２電圧調整部と、
前記第１および第２電圧調整部を制御して前記コンデンサに印加する電圧と前記スイッチング素子に印加するスイッチング電圧とを調整することにより、前記駆動電流のパルス幅を調整する制御部と、
を備えることを特徴とする発光素子の駆動回路。
【請求項２】
前記コンデンサに印加する電圧と前記駆動電流のピーク電流値もしくはパルス幅との関係、および前記スイッチング素子に印加するスイッチング電圧と前記駆動電流のピーク電流値もしくはパルス幅との関係を記憶する記憶部を備え、
前記制御部は、前記関係に基づいて、前記コンデンサに印加する電圧および前記スイッチング素子に印加するスイッチング電圧を調整することを特徴とする請求項１に記載の発光素子の駆動回路。
【請求項３】
前記制御部は、前記駆動電流のピーク電流値が一定のままパルス幅が変化するように、前記コンデンサに印加する電圧および前記スイッチング素子に印加するスイッチング電圧を調整することを特徴とする請求項２に記載の発光素子の駆動回路。
【請求項４】
前記コンデンサと前記発光素子との間で前記発光素子と逆並列接続されたダイオードを備えることを特徴とする請求項１〜３のいずれか一つに記載の発光素子の駆動回路。
【請求項５】
前記発光素子と並列接続されたスナバ回路を備えることを特徴とする請求項１〜４のいずれか一つに記載の発光素子の駆動回路。
【請求項６】
発光素子と、
前記発光素子に前記駆動電流を供給する請求項１〜５のいずれか一つに記載の駆動回路と、
を備えることを特徴とする光源装置。
【請求項７】
発光素子の駆動方法であって、
コンデンサを充電する工程と、
スイッチング素子のスイッチングにより前記コンデンサに充電された電荷を放電させて、前記発光素子にパルス状の駆動電流を供給する工程と、
を含み、
前記コンデンサに印加する電圧と前記スイッチング素子に印加するスイッチング電圧との調整により、前記駆動電流のパルス幅を調整することを特徴とする発光素子の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光素子駆動回路、光源装置および発光素子の駆動方法に関するものである。
【背景技術】
【０００２】
半導体レーザダイオード等の発光素子をパルス駆動する回路として、コンデンサに充電した電荷を、スイッチング素子をオンすることによって放電し、パルス電流を生じさせて発光素子に供給する回路が開示されている（非特許文献１参照）。この回路では、コンデンサの容量を変更することによってコンデンサに蓄積するエネルギー量を調整したり、発光素子に接続された抵抗器の抵抗値を変更することによって発光素子の光出力の立ち上がり／立ち下がり時定数を調整したりすることで、パルス幅の制御を行うことができる。また、ステップリカバリダイオードとコンデンサとを備えた回路にてパルスからインパルスを生成する技術が開示されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第５１９３０９８号公報
【非特許文献】
【０００４】
【非特許文献１】A.  Kilpela,  J.  Kostamovaara,  "A  laser  pulser  for  a  TOF  laser  radar",  Review  of  Scientific  Instruments  Vol  68(6)  pp.  2253-2258,  June  1997.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記回路においてコンデンサの容量や抵抗器の抵抗値を変更した場合、これらの定数と発光素子のインダクタンス等の回路定数との関係が変わるため、回路が発振する可能性がある。また、発振を防ぐために回路定数を最適化しようとすると、コンデンサや抵抗器の選択可能な定数が制限され、高分解能での設定や任意のパルス幅への調整が困難になる。
【０００６】
また、発光素子を高速駆動させるためには回路のインダクタンスを低くする必要がある。ここで、可変抵抗器は、抵抗値を変更できる素子であるが、固定抵抗器と比較してパッケージのインダクタンスが大きく、また部品サイズも大きいためこれを使用すると回路パターン等のインダクタンスが増加するというおそれがある。そのため、可変抵抗器を用いて抵抗値の変更を実現するのは困難である。また、可変抵抗器では抵抗値のステップ数の制限や精度誤差が大きいといった要因により、高分解能でパルス幅を調整することが困難である場合がある。
【０００７】
本発明は、上記に鑑みてなされたものであって、部品交換や回路定数の調整をすることなくかつ発振を防止しながら、発光素子の光出力のパルス幅を調整することができる発光素子の駆動回路、光源装置および発光素子の駆動方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決し、目的を達成するために、本発明に係る発光素子の駆動回路は、コンデンサと、前記コンデンサに充電のために印加する電圧を制御する第１電圧調整部と、スイッチングにより前記コンデンサに充電された電荷を放電させて、前記発光素子にパルス状の駆動電流を供給するためのスイッチング素子と、前記スイッチング素子に印加するスイッチング電圧を制御する第２電圧調整部と、前記第１および第２電圧調整部を制御して前記コンデンサに印加する電圧と前記スイッチング素子に印加するスイッチング電圧とを調整することにより、前記駆動電流のパルス幅を調整する制御部と、を備えることを特徴とする。
【０００９】
本発明に係る発光素子の駆動回路は、上記発明において、前記コンデンサに印加する電圧と前記駆動電流のピーク電流値もしくはパルス幅との関係、および前記スイッチング素子に印加するスイッチング電圧と前記駆動電流のピーク電流値もしくはパルス幅との関係を記憶する記憶部を備え、前記制御部は、前記関係に基づいて、前記コンデンサに印加する電圧および前記スイッチング素子に印加するスイッチング電圧を調整することを特徴とする。
【００１０】
本発明に係る発光素子の駆動回路は、上記発明において、前記制御部は、前記駆動電流のピーク電流値が一定のままパルス幅が変化するように、前記コンデンサに印加する電圧および前記スイッチング素子に印加するスイッチング電圧を調整することを特徴とする。
【００１１】
本発明に係る発光素子の駆動回路は、上記発明において、前記コンデンサと前記発光素子との間で前記発光素子と逆並列接続されたダイオードを備えることを特徴とする。
【００１２】
本発明に係る発光素子の駆動回路は、上記発明において、前記発光素子と並列接続されたスナバ回路を備えることを特徴とする。
【００１３】
本発明に係る光源装置は、発光素子と、前記発光素子に前記駆動電流を供給する上記発明の駆動回路と、を備えることを特徴とする。
【００１４】
本発明に係る発光素子の駆動方法は、コンデンサを充電する工程と、スイッチング素子のスイッチングにより前記コンデンサに充電された電荷を放電させて、前記発光素子にパルス状の駆動電流を供給する工程と、を含み、前記コンデンサに印加する電圧と前記スイッチング素子に印加するスイッチング電圧との調整により、前記駆動電流のパルス幅を調整することを特徴とする。
【発明の効果】
【００１５】
本発明によれば、部品交換や回路定数の調整をすることなくかつ発振を防止しながら、発光素子の光出力のパルス幅を調整することができるという効果を奏する。
【図面の簡単な説明】
【００１６】
【図１】図１は、実施の形態１に係る光源装置の構成を示す図である。
【図２】図２は、ＦＥＴのゲート印加電圧とオン抵抗値との関係を示す図である。
【図３】図３は、ＦＥＴゲート印加電圧、ＦＥＴゲート電圧、コンデンサの一端側の電圧、およびＬＤ電流のタイムチャートを示す図である。
【図４】図４は、ＬＤ出力光波形を示す図である。
【図５】図５は、比較例の光源装置のＬＤ出力光波形を示す図である。
【図６】図６は、実施例１の光源装置のＬＤ出力光波形を示す図である。
【図７】図７は、実施の形態２に係る光源装置の構成を示す図である。
【図８】図８は、コンデンサ印加電圧とピーク電流値またはパルス幅との関係を示す図である。
【図９】図９は、ＦＥＴゲート電圧とピーク電流値またはパルス幅との関係を示す図である。
【図１０】図１０は、ピーク電流値を規格化した場合の、ＦＥＴゲート電圧とパルス幅との関係を示す図である。
【図１１】図１１は、実施例２の光源装置のＬＤ出力光波形を示す図である。
【図１２】図１２は、実施の形態３に係る光源装置の構成を示す図である。
【図１３】図１３は、比較例の光源装置の構成を示す図である。
【発明を実施するための形態】
【００１７】
以下に、図面を参照して本発明に係る発光素子の駆動回路、光源装置および発光素子の駆動方法の実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、各図面において、同一または対応する要素には適宜同一の符号を付している。
【００１８】
（実施の形態１）
図１は、本発明の実施の形態１に係る光源装置の構成を示す図である。図１に示すように、光源装置１００は、発光素子である半導体レーザダイオード（ＬＤ）素子１０１と、スイッチング素子である電界効果トランジスタ（ＦＥＴ）１０２と、コンデンサ１０３と、抵抗器１０４、１０５と、制御部１０６と、第１電圧調整部である電圧調整部１０７と、第２電圧調整部である電圧調整部１０８と、を備えている。ＦＥＴ１０２、コンデンサ１０３、抵抗器１０４、１０５、制御部１０６、および電圧調整部１０７、１０８は、半導体ＬＤ素子１０１の駆動回路を構成している。
【００１９】
半導体ＬＤ素子１０１は、駆動電流を供給されて所定の波長のレーザ光を出力する。駆動電流がパルス状の電流（パルス電流）である場合は、半導体ＬＤ素子１０１はパルス状のレーザ光を出力する。半導体ＬＤ素子１０１は、たとえば光ファイバレーザの種光源用のものであって、レーザ発振波長は１０６４ｎｍであるが、特に限定はされない。
【００２０】
ＦＥＴ１０２は、ｎ型チャネル型であって、ドレイン端子側がコンデンサ１０３を介して半導体ＬＤ素子１０１のカソード端子側と接続している。ＦＥＴ１０２のソース端子側は接地しており、ゲート端子側は電圧調整部１０８に接続している。
【００２１】
図２は、スイッチング電圧としてＦＥＴ１０２のゲートに印加するゲート印加電圧Ｖ２とオン抵抗値との関係を示す図である。図２に示すように、ＦＥＴ１０２のオン抵抗値は、ゲート印加電圧Ｖ２に対して反比例状に変化するので、たとえばゲート印加電圧Ｖ２を大きくするとオン抵抗値が小さくなる。
【００２２】
抵抗器１０４は、コンデンサ１０３の充電用の抵抗器であって、その一端がコンデンサ１０３および半導体ＬＤ素子１０１のカソード端子側と接続し、他の一端が電圧調整部１０７に接続している。また、抵抗器１０５は、半導体ＬＤ素子１０１に流れる駆動電流の時定数を調整するための抵抗器であって、その一端が半導体ＬＤ素子１０１のアノード端子側と接続し、他の一端が接地している。
【００２３】
制御部１０６は、演算部と、記憶部とを備えている。演算部は、電圧調整部１０７、１０８の制御のための各種演算処理を行うものであり、たとえばＣＰＵ（Central  Processing  Unit）で構成される。記憶部は、演算部が演算処理を行うために使用する各種プログラムやデータ等が格納される、たとえばＲＯＭ（Read  Only  Memory）で構成される部分と、演算部が演算処理を行う際の作業スペースや演算部の演算処理の結果等を記憶する等のために使用される、たとえばＲＡＭ（Random  Access  Memory）で構成される部分とを備えている。
【００２４】
電圧調整部１０７は、制御部１０６および抵抗器１０４の一端と接続している。電圧調整部１０７は、たとえば、アナログ電圧値で電圧を出力し、且つ、この出力電圧が変更可能である安定化電源で構成されている。電圧調整部１０７は、制御部１０６からのＤＡＣ指示値によって、抵抗器１０４を介して充電のためにコンデンサ１０３へ印加する印加電圧Ｖ１を出力し、制御する。また、電圧調整部１０７は、抵抗値によって出力電圧を可変にできるレギュレーターと、デジタルポテンショメーターを用いた抵抗部とで構成されているものでもよい。この場合は、制御部１０６からのデジタル制御信号により、デジタルポテンショメーターを制御することによって、レギュレーターの出力電圧を変更することができる。
【００２５】
電圧調整部１０８は、制御部１０６およびＦＥＴ１０２のゲート端子側と接続している。電圧調整部１０８は、たとえば、オペアンプで構成されており、制御部１０６からのＤＡＣ指示値によって、スイッチング電圧としての、ＦＥＴ１０２のゲート端子への印加電圧Ｖ２を出力し、制御する。
【００２６】
つぎに、光源装置１００の基本的な動作の一例について説明する。図３は、ＦＥＴ１０２に関するＦＥＴゲート印加電圧Ｖ２、ＦＥＴゲート電圧、半導体ＬＤ素子１０１のカソード端子と接続される側のコンデンサ１０３の電圧Ｖｐ（図１参照、）、および半導体ＬＤ素子１０１に流れるＬＤ電流のタイムチャートを示す図である。
【００２７】
はじめに、制御部１０６は制御のためのＤＡＣ指示値を電圧調整部１０７、１０８に出力する。電圧調整部１０７は、ＤＡＣ指示値を受け付けて、コンデンサ１０３へ印加する印加電圧Ｖ１をＶ１ｍａｘに制御する。一方、電圧調整部１０８は、ＤＡＣ指示値を受け付けて、ＦＥＴ１０２のゲート端子へ印加するゲート印加電圧Ｖ２を０Ｖに制御する。すると、電圧調整部１０８側から抵抗器１０４を介してコンデンサ１０３へ電流が流れ、所定の時定数で充電される。充電完了後はコンデンサ１０３の両端子間の電圧はＶ１ｍａｘであり、電圧Ｖｐは０Ｖである。このときＦＥＴ１０２はオフ状態である。その結果、時間Ｔ１よりも前ではＬＤ電流およびドレイン電流は流れない。
【００２８】
つぎに、電圧調整部１０８が、制御部１０６からＤＡＣ指示値を受け付けて、ゲート印加電圧Ｖ２をＶ２ｍａｘに制御する。すると、ＦＥＴゲート電圧は増加し、ＦＥＴ１０２のしきい値電圧Ｖｔｈに達する。
【００２９】
ＦＥＴゲート電圧がしきい値電圧Ｖｔｈに達するとＦＥＴ１０２はオン状態にスイッチングされる。その後ＦＥＴゲート電圧はターンオン時間Ｔ１で飽和条件を与えるゲート電圧であるＶｇｓに達し、その後、Ｖ２ｍａｘに達する。ＦＥＴ１０２がオン状態となった後は、コンデンサ１０３に充電された電荷が放電され、正電荷はドレイン電流としてＦＥＴ１０２に流れ、負電荷はＬＤ電流として半導体ＬＤ素子１０１に流れる。ＦＥＴ立ち上がり時間Ｔ２経過時にコンデンサ１０３の電荷が消費されていなければ、電圧Ｖｐは−Ｖ１ｍａｘとなるが、実際には、時間Ｔ２の期間にＬＤ電流が流れ、電荷が消費されるため、電圧Ｖｐは−（Ｖ１ｍａｘ−Ｖα）となる。Ｖαは時間Ｔ２の期間でコンデンサ１０３が失った電荷によって決まる値である。また、時間Ｔ２はＬＤ電流の立ち上がり時間Ｔｒである。時間Ｔ２終了時点でＦＥＴ１０２のドレイン電圧は最小となる。時間Ｔ３をかけてコンデンサ１０３の電荷を放電すると、電圧Ｖｐは最小値となるが、ＦＥＴ１０２がオン状態となっているためコンデンサ１０３は充電されない。ここで、時間Ｔ３はＬＤ電流の立ち下がり時間Ｔｆ（またはコンデンサ放電時間）である。このようにして、ＬＤ電流は図３に示すようなパルス電流となる。
【００３０】
つぎに、コンデンサ１０３の放電が終了した後に、電圧調整部１０８が、制御部１０６からＤＡＣ指示値を受け付けて、ゲート印加電圧Ｖ２を０Ｖに制御する。すると、コンデンサ１０３への充電がはじまり、両端子間の電圧はＶ１ｍａｘとなる。その後、上記と同様の制御を繰り返し行なうことで、複数のパルス電流が得られる。
【００３１】
この光源装置１００では、ＦＥＴ１０２がオフ状態の時にはコンデンサ印加電圧Ｖ１と抵抗器１０４とによってコンデンサ１０３に電荷エネルギーが蓄積され、ＦＥＴ１０２がスイッチングされてオン状態になった時に、コンデンサ印加電圧Ｖ１とコンデンサ１０３の容量ＣＬに応じて、あるパルス幅ＰＷ、ピーク電流値ＩＰを有するＬＤ電流が得られる。これらのパラメータについての関係式は式（１）で表すことができる。
ＣＬ×Ｖ１＝ＩＰ×ＰＷ  ・・・  （１）
ここで、回路上の抵抗成分とコンデンサ１０３とによって微分回路が形成されるため、ＣＬを小さくし、Ｖ１を大きくすることによって、より短パルス幅で高ピーク値のパルス電流を得ることができる。たとえば、上記パラメータを適切に設定することによって、最短でサブｎｓオーダーのパルス幅で、かつ数Ａ以上のピーク電流値のパルス電流が得られる。
【００３２】
式（１）からわかるように、ＣＬを一定にしてＶ１だけを大きくしても、パルス電流のピーク電流値を大きくし、パルス幅を長くすることができる。しかしながら、Ｖ１だけの調整では、自由かつ十分にパルス幅を調整することができない。さらに、後述するように、Ｖ１のみを調整した場合には、回路が発振してＬＤ電流および半導体ＬＤ素子の光出力が振動してしまう場合がある。また、部品交換や回路定数の調整によりパルス幅を調整しようとしても、同様な発振が起こる場合がある。
【００３３】
これに対して、本実施の形態１に係る光源装置１００の駆動回路では、制御部１０６が、電圧調整部１０７、１０８を制御して、コンデンサ１０３へ印加する電圧Ｖ１を調整するとともに、ＦＥＴ１０２のゲート端子へ印加する電圧Ｖ２を調整する。その結果、上記した発振を防止しつつ、パルス電流のパルス幅を自由且つ十分に調整することができる。これによって、半導体ＬＤ素子１０１の光出力のパルス幅を調整することができる。
【００３４】
たとえば、上述した図３の時間Ｔ２である立ち上がり時間Ｔｒは以下の式（２）で表すことができる。
Ｔｒ＝Ｃｉｎ×Ｒｇ×ｌｎ（（Ｖ２−Ｖｔｈ）／（Ｖ２−Ｖｇｓ））  ・・・（２）
ここで、Ｃｉｎ、ＲｇはそれぞれＦＥＴ１０２の入力容量、ゲート抵抗である。また、ＦＥＴ１０２のＦＥＴゲート印加電圧Ｖ２とゲート・ソース間電圧は同じとする。また、Ｖ２＞Ｖｇｓ＞Ｖｔｈである。
また、図３の時間Ｔ３である立下り時間Ｔｆは、コンデンサ１０３の放電時間であるため式（３）で表すことができる。
Ｔｆ＝−ＣＬ×Ｒｓ×ｌｎ［Ｖ０／｛−（Ｖ１ｍａｘ−Ｖα）｝］  ・・・  （３）
ここで、Ｒｓは抵抗１０５の抵抗やＦＥＴ１０２のＯＮ抵抗である。Ｖ０は≦０Ｖであり、放電後の電圧Ｖｐの値である。
【００３５】
式（２）より、Ｖ２を小さくするとＴｒを大きくすることができる。これによって、ＬＤ電流および光出力のパルス幅を大きくすることができる。また、図２に示すように、Ｖ２を小さくすると、ＦＥＴ１０２のオン抵抗が大きくなるので、式（３）より、ＬＤ電流の時定数を大きくすることができる。このことから、Ｖ２を小さくすると、パルス幅が大きくなるため、式（１）の関係からピーク電流値が小さくなるが、電流の立ち上がり・立ち下がり時間が大きくなるため、発振を抑制しつつ、パルス幅を大きくするができる。
【００３６】
ここで、本実施の形態１の実施例１として、図１に示す構成を有する光源装置を作製した。また、比較例として、図１３に示す構成を有する光源装置を作製した。図１３に示すように、比較例の光源装置２００は、図１に示す本実施の形態１に係る光源装置１００と同様に、半導体ＬＤ素子１０１、ＦＥＴ１０２、コンデンサ１０３、および抵抗器１０４、１０５を備えるが、制御部１０６、電圧調整部１０７、および電圧調整部１０８は備えないものである。なお、光源装置２００の抵抗器１０４には外部からコンデンサ印加電圧Ｖ１を印加し、ＦＥＴ１０２のゲート端子へはゲート印加電圧Ｖ２を印加する。
【００３７】
つぎに、実施例１および比較例の光源装置において、駆動回路により半導体ＬＤ素子をパルス駆動した。そして、パルス駆動により半導体ＬＤ素子から出力されたパルス光をＯ／Ｅ変換器にて受光して電圧信号を得た。
【００３８】
図４は、実施例１および比較例の光源装置にて得られた、半導体ＬＤ素子からの出力光の波形（ＬＤ出力光波形）を示す図である。なお、縦軸はＯ／Ｅ変換器の出力電圧であるが、図４に示す波形はほぼＬＤ出力光波形を表している。図４に示すように、出力光のパルス幅は７５０ｐｓであった。また、ピーク強度はＯ／Ｅ変換器出力電圧で８０ｍＶに相当する値であった。このとき、Ｖ１＝６．６Ｖ、Ｖ２＝１５．０Ｖである。
【００３９】
つぎに、比較例の光源装置において、パルス幅を大きくすべく、コンデンサ印加電圧Ｖ１の値のみを調整した。その結果、図５に示すように、パルス幅を１．５ｎｓまで大きくできたものの、回路が発振し、ＬＤ出力光波形の立下り後に振動が見られた。このとき、Ｖ１＝１６．０Ｖ、Ｖ２＝１５．０Ｖである。
【００４０】
これに対して、実施例１の光源装置において、パルス幅を大きくすべく、電圧調整部の制御によって、コンデンサ印加電圧Ｖ１およびゲート印加電圧Ｖ２の両方の値を調整した。その結果、図６に示すように、サブｎｓオーダー（７５０ｐｓ）であったパルス幅を数ｎｓオーダーである２．８ｎｓにまで大きくでき、かつ回路の発振やこれに伴うＬＤ出力光波形の振動が抑制された。このとき、Ｖ１＝１７．８Ｖ、Ｖ２＝５．０Ｖである。
なお、上述のＶ１、Ｖ２の電圧値は、例示であって、回路パターン、使用部品、回路定数により変わる値である。
【００４１】
（実施の形態２）
図７は、本発明の実施の形態２に係る光源装置の構成を示す図である。図７に示すように、光源装置１００Ａは、実施の形態１に係る光源装置１００に、駆動回路を構成する記憶部１０９をさらに追加した構成を有する。
【００４２】
記憶部１０９は、演算部が下記の演算処理を行うために使用するプログラムやデータ等が格納される、たとえばＲＯＭで構成される部分を備えている。
【００４３】
ここで、コンデンサ印加電圧Ｖ１と、パルス電流のパルス幅やピーク電流値との関係は、回路構成や使用部品にもよるが、式（１）から、図８に示すように線形の関係になる。一方、ＦＥＴゲート印加電圧Ｖ２と、パルス電流のパルス幅やピーク電流値の関係は、式（２）で表される立ち上がり時間Ｔｒや図２に示すＶ２とオン抵抗値との関係から、図９に示すように非線形の関係になる。この関係のもとでは、ピーク電流値が小さくなるとパルス幅が小さくなる。しかしながら、図９の関係においてピーク電流値を規格化した場合は、図１０に示すように、Ｖ２とパルス幅との関係において、Ｖ２を小さくすると、パルス幅は大きくなる。その理由はＶ２を小さくするとオン抵抗値が大きくなるため、ＬＤ電流の時定数が大きくなるからである。
【００４４】
そこで、本実施の形態２では、記憶部１０９が、図８〜図１０に示すような、予め測定しておいたコンデンサ印加電圧Ｖ１とパルス電流のパルス幅やピーク電流値との関係、ＦＥＴゲート印加電圧Ｖ２とパルス電流のパルス幅やピーク電流値の関係、およびピーク電流値を規格化したときのＶ２とパルス幅との関係を、関係式またはデータテーブルの形式で記憶している。
【００４５】
そして、制御部１０６は、記憶部１０９が記憶している関係式またはテーブルデータを読み出し、これに基づいて所定の演算を行い、電圧調整部１０７、１０８にＤＡＣ指示値を出力して制御し、電圧Ｖ１、Ｖ２を調整する。これによって、光源装置１００Ａでは、ピーク電流値を一定にしたままパルス幅を変更したパルス電流を半導体ＬＤ素子１０１に供給して、半導体ＬＤ素子１０１の光出力のピーク強度を一定にしたままパルス幅を変更することができる。このとき、電圧調整部１０７、１０８が制御する電圧Ｖ１、Ｖ２の設定分解能を適切にすることで、パルス幅をサブｎｓオーダーの分解能でサブｎｓオーダーから数ｎｓオーダーまで変更することができる。たとえば、Ｖ１とＶ２の設定分解能が０．１Ｖ程度であれば、１００ｐｓ以下の分解能でパルス幅を変更することができる。
【００４６】
ここで、本実施の形態２の実施例２として、図７に示す構成を有する光源装置を作製した。そして、実施例２の光源装置において、駆動回路により半導体ＬＤ素子をパルス駆動した。そして、パルス駆動により半導体ＬＤ素子から出力されたパルス光をＯ／Ｅ変換器にて受光して電圧信号を得た。
【００４７】
図１１は、実施例２の光源装置のＬＤ出力光波形を示す図である。なお、縦軸はＯ／Ｅ変換器の出力電圧であるが、図１１に示す波形はほぼＬＤ出力光波形を表している。制御部が、記憶されたデータテーブルに基づいて、コンデンサ印加電圧Ｖ１とＦＥＴゲート印加電圧Ｖ２とを調整して、ピーク電流値を一定にしたままパルス幅を変更させたパルス電流を半導体ＬＤ素子に供給するようにした。その結果、図１１（ａ）、（ｂ）、（ｃ）に示すように、ピーク強度８０ｍＶで一定にしつつ、パルス幅を７５０ｐｓから８００ｐｓ、さらには２ｎｓまで変更することができた。このとき、図１１（ａ）では、Ｖ１＝６．６Ｖ、Ｖ２＝１５．０Ｖ、（ｂ）では、Ｖ１＝６．８Ｖ、Ｖ２＝９．０Ｖ、（ｃ）では、Ｖ１＝１０．８Ｖ、Ｖ２＝５．０Ｖである。
なお、上述のＶ１、Ｖ２の電圧値は、例示であって、回路パターン、使用部品、回路定数により変わる値である。
【００４８】
なお、上記実施の形態１、２において、駆動回路は図示した構成に限定されず、ショットキーダイオードや、スナバ回路を備える構成としてもよい。
図１２は、本発明の実施の形態３に係る光源装置の構成を示す図である。光源装置１００Ｂは、実施の形態１に係る光源装置１００に、駆動回路を構成するショットキーダイオード１１０およびスナバ回路１１１をさらに追加した構成を有する。
【００４９】
ショットキーダイオード１１０は、コンデンサ１０３と半導体ＬＤ素子１０１との間で半導体ＬＤ素子１０１と逆並列接続されている。ショットキーダイオード１１０によりコンデンサ１０３の充電時の電圧Ｖｐがはっきりした値となるため、複数のＬＤ電流を発生させる場合に、１発目のＬＤ電流波形と同じＬＤ電流波形が２発目以降も得ることができる。また、ＦＥＴ１０２のスイッチングの繰り返し周波数を変更しても同じＬＤ電流波形を得ることができる。また、半導体ＬＤ素子１０１の抵抗成分、インダクタンス成分、またはコンデンサ成分と回路定数の関係で、ＬＤ電流の立ち下がり時にリンギングや発振する可能性がある。しかしながら、光源装置１００Ｂでは、半導体ＬＤ素子１０１のアノード‐カソード間に並列接続されたスナバ回路１１１が追加されているため、上記リンギングや発振の問題が解決される。
【００５０】
また、上記実施の形態により本発明が限定されるものではない。上述した各構成要素を適宜組み合わせて構成したものも本発明に含まれる。また、さらなる効果や変形例は、当業者によって容易に導き出すことができる。よって、本発明のより広範な態様は、上記の実施の形態に限定されるものではなく、様々な変更が可能である。
【符号の説明】
【００５１】
１００、１００Ａ、１００Ｂ  光源装置
１０１  半導体ＬＤ素子
１０２  ＦＥＴ
１０３  コンデンサ
１０４、１０５  抵抗器
１０６  制御部
１０７、１０８  電圧調整部
１０９  記憶部
１１０  ショットキーダイオード
１１１  スナバ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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