(57)【要約】【課題】入力信号の信号レベルが小さい場合に精度よくアナログデジタル変換を行うことができる。【解決手段】アナログデジタル変換器は、所定期間内に、入力信号を時間の経過に応じて信号レベルが単調増加または単調減少するランプ信号と比較するか、または入力信号を時間の経過に応じて単調増加および単調減少を交互に繰り返す三角波信号と比較する比較器と、所定期間内に比較器の比較結果を示す信号の論理に応じてカウントアップまたはカウントダウンする第１カウンタと、所定期間内に比較器の比較結果を示す信号の論理が切り替わるたびに、第１カウンタのカウント値を順に記憶するカウント値記憶部と、所定期間内に比較器の比較結果を示す信号の論理が変化した回数をカウントする第２カウンタと、カウント値記憶部に記憶されたカウント値を足し合わせて第２カウンタのカウント値で割った値を、入力信号のアナログデジタル変換値として出力する演算部と、を備える。【選択図】図１
2015115655.tif 000002
【特許請求の範囲】
【請求項１】
所定期間内に、入力信号を時間の経過に応じて信号レベルが単調増加または単調減少するランプ信号と比較するか、または前記入力信号を時間の経過に応じて単調増加および単調減少を交互に繰り返す三角波信号と比較する比較器と、
前記所定期間内に前記比較器の比較結果を示す信号の論理に応じてカウントアップまたはカウントダウンする第１カウンタと、
前記所定期間内に前記比較器の比較結果を示す信号の論理が切り替わるたびに、前記第１カウンタのカウント値を順に記憶するカウント値記憶部と、
前記所定期間内に前記比較器の比較結果を示す信号の論理が変化した回数をカウントする第２カウンタと、
前記カウント値記憶部に記憶されたカウント値を足し合わせて前記第２カウンタのカウント値で割った値を、前記入力信号のアナログデジタル変換値として出力する演算部と、を備えるアナログデジタル変換器。
【請求項２】
前記ランプ信号は、時間の経過に応じて信号レベルが単調減少する信号であり、
前記第２カウンタは、前記入力信号の信号レベルが低いほど、カウント数が増大する請求項１に記載のアナログデジタル変換器。
【請求項３】
前記ランプ信号および前記三角波信号を生成する基準信号発生器を備える請求項１または２に記載のアナログデジタル変換器。
【請求項４】
前記基準信号発生器は、
前記比較器の比較結果を示す信号に基づいて、第１基準電圧または第２基準電圧を選択する基準電圧選択部と、
前記基準電圧選択部が選択した基準電圧を、時間の経過に応じて単調増加または単調減少させて、前記ランプ信号または前記三角波信号を生成する積分器と、を有する請求項３に記載のアナログデジタル変換器。
【請求項５】
前記比較器は、
前記入力信号が入力される第１入力端子と、
前記ランプ信号または前記三角波信号が入力される第２入力端子と、を有し、
前記基準信号発生器は、
前記第２入力端子と基準電圧ノードとの間に接続されるキャパシタと、
前記第２入力端子と前記基準電圧ノードとを導通するか否かを切り替える第１切替部と、
前記キャパシタへの充電を行うか否かを切り替える第２切替部と、
前記キャパシタからの放電を行うか否かを切り替える第３切替部と、を有し、
前記第１乃至第３切替部は、前記比較器の比較結果を示す信号により切り替えられる請求項３に記載のアナログデジタル変換器。
【請求項６】
当該アナログデジタル変換器の外部から入力された前記ランプ信号を用いて前記三角波信号を生成する基準信号発生器を備える請求項１または２に記載のアナログデジタル変換器。
【請求項７】
前記比較器は、
前記入力信号が入力される第１入力端子と、
前記ランプ信号または前記三角波信号が入力される第２入力端子と、を有し、
前記基準信号発生器は、
前記第２入力端子と基準電圧ノードとの間に接続されるキャパシタと、
前記ランプ信号を前記第２入力端子に入力するか否かを切り替える第１切替部と、
前記キャパシタへの充電を行うか否かを切り替える第２切替部と、
前記キャパシタからの放電を行うか否かを切り替える第３切替部と、を有し、
前記第１乃至第３切替部は、前記比較器の比較結果を示す信号により切り替えられる請求項６に記載のアナログデジタル変換器。
【請求項８】
前記比較器の比較結果を示す信号に基づいて、当該アナログデジタル変換器の外部から入力された前記ランプ信号および前記三角波信号のいずれかを選択して前記比較器に供給する信号合成部を備える請求項１または２に記載のアナログデジタル変換器。
【請求項９】
前記比較器は、
前記入力信号が入力される第１入力端子と、
前記ランプ信号または前記三角波信号が入力される第２入力端子と、を有し、
前記基準信号発生器は、
前記ランプ信号を前記第２入力端子に入力するか否かを切り替える第１切替部と、
一端が前記第２入力端子に接続されるキャパシタと、
前記キャパシタの他端に前記三角波信号を入力するか、または前記キャパシタの他端を基準電圧に設定するかを切り替える第２切替部と、を有し、
前記第１および第２切替部は、前記比較器の比較結果を示す信号により切り替えられる請求項８に記載のアナログデジタル変換器。
【請求項１０】
複数のアナログデジタル変換部を備え、
前記複数のアナログデジタル変換部のそれぞれは、前記比較器と、前記第１カウンタと、前記カウント値記憶部と、前記第２カウンタとを有し、
前記複数のアナログデジタル変換部は、一つの前記演算部を共用する請求項１乃至９のいずれかに記載のアナログデジタル変換器。
【請求項１１】
光電変換を行って電気信号を生成する光電変換部と、
前記電気信号を前記入力信号として、前記電気信号に応じたデジタル信号を生成する請求項１乃至１０のいずれかに記載のアナログデジタル変換器と、を備えるイメージセンサ。
【請求項１２】
第１方向にｍ個（ｍは１以上の整数）ずつ、第２方向にｎ個（ｎは１以上の整数）ずつ配置された複数の前記光電変換部が設けられ、
前記第１方向に配置されたｍ個の前記光電変換部に対応づけて、ｍ個の前記アナログデジタル変換器が設けられる請求項１１に記載のイメージセンサ。
【請求項１３】
第１方向にｍ個（ｍは１以上の整数）ずつ、第２方向にｎ個（ｎは１以上の整数）ずつ配置された複数の前記光電変換部が設けられ、
前記第２方向に前記電気信号を順に転送する第１転送部と、
前記第１転送部にて転送された前記電気信号を、前記第１方向に順に転送する第２転送部と、を備え、
前記アナログデジタル変換器は、前記第２転送部にて転送された前記電気信号を順にアナログデジタル変換する請求項１１に記載のイメージセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、積分型のアナログデジタル変換器と、このアナログデジタル変換器を備えたイメージセンサに関する。
【背景技術】
【０００２】
入力信号と基準信号との信号レベルの比較を複数回行って平均化することで、アナログデジタル変換の精度を向上させる積分型アナログデジタル変換器が提案されている。
【０００３】
この種の従来の積分型アナログデジタル変換器は、入力信号の雑音が小さい場合には、複数回のサンプリングによる雑音低減の効果が得られず、Ａ／Ｄ変換器の量子化雑音も低減できないという問題がある。すなわち、基準信号は、積分器の出力を１クロックごとに所定電圧ずつ階段状に変化させて生成されるため、入力信号の雑音が小さい場合には、複数回サンプリングを行っても同じデジタル値しか得られず、１回のみサンプリングを行った場合と同じＳ／Ｎ比になる。
【０００４】
また、入力信号の信号レベルが大きい場合には、Ａ／Ｄ変換時間が長くなるという問題もある。すなわち、入力信号の信号レベルが大きいと積分器の出力と入力信号が１回目に一致するまでの時間が長くなり、サンプリングの回数を固定にしている場合、入力信号に応じてＡ／Ｄ変換時間が変化してしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２２２７８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の一態様は、入力信号の信号レベルが小さい場合に精度よくアナログデジタル変換を行うことができ、かつ入力信号の信号レベルが大きくてもアナログデジタル変換時間が長くなることがないアナログデジタル変換器を提供するものである。
【課題を解決するための手段】
【０００７】
本実施形態によれば、所定期間内に、入力信号を時間の経過に応じて信号レベルが単調増加または単調減少するランプ信号と比較するか、または前記入力信号を時間の経過に応じて単調増加および単調減少を交互に繰り返す三角波信号と比較する比較器と、
前記所定期間内に前記比較器の比較結果を示す信号の論理に応じてカウントアップまたはカウントダウンする第１カウンタと、
前記所定期間内に前記比較器の比較結果を示す信号の論理が切り替わるたびに、前記第１カウンタのカウント値を順に記憶するカウント値記憶部と、
前記所定期間内に前記比較器の比較結果を示す信号の論理が変化した回数をカウントする第２カウンタと、
前記カウント値記憶部に記憶されたカウント値を足し合わせて前記第２カウンタのカウント値で割った値を、前記入力信号のアナログデジタル変換値として出力する演算部と、を備えるアナログデジタル変換器が提供される。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態によるアナログデジタル変換器１の概略構成を示すブロック図。
【図２】図１のアナログデジタル変換器１の信号波形図。
【図３】図１のアナログデジタル変換器１の動作をＣ言語のプログラムで模擬したシミュレーション結果を示す図。
【図４】基準信号発生器２の内部構成の第１例を示す回路図。
【図５】基準信号発生器２の内部構成の第２例を示す回路図。
【図６】第２の実施形態によるアナログデジタル変換器１の要部を示すブロック図。
【図７】三角波生成部３１の内部構成の一例を示す回路図。
【図８】第３の実施形態によるアナログデジタル変換器１の要部を示すブロック図。
【図９】信号合成部４１の内部構成の一例を示す回路図。
【図１０】第１〜第３の実施形態のいずれかのアナログデジタル変換器１を有するイメージセンサ５０の概略構成を示すブロック図。
【図１１】ＣＣＤを内蔵するイメージセンサ５０の平面図。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら、本発明の実施形態を説明する。
【００１０】
（第１の実施形態）
図１は第１の実施形態によるアナログデジタル変換器１の概略構成を示すブロック図、図２は図１のアナログデジタル変換器１の信号波形図である。図１のアナログデジタル変換器１は、基準信号発生器２と、比較器３と、制御部４と、第１カウンタ５と、第２カウンタ６と、複数のレジスタ７からなるカウント値記憶部８と、演算部９とを備えている。
【００１１】
基準信号発生器２は、制御部４からの制御信号に基づいて、ランプ信号または三角波信号を生成する。ランプ信号とは、時間の経過に応じて信号レベルが単調増加または単調減少する信号である。三角波信号とは、時間の経過に応じて単調増加および単調減少を交互に繰り返す信号である。
【００１２】
より詳細には、基準信号発生器２は、図２に示すように、ある入力信号についてのＡ／Ｄ変換処理を開始した当初は、ランプ信号を生成する。Ａ／Ｄ変換処理を開始してから最初に入力信号の信号レベルがランプ信号の信号レベル未満になったことが比較器３により検出された時点ｔ１以降は、基準信号発生器２は三角波信号を生成する。
【００１３】
比較器３は、基準信号発生器２が生成したランプ信号または三角波信号を、入力信号と比較して、比較結果を示す信号を出力する。
【００１４】
制御部４は、比較器３の比較結果を示す信号に基づいて制御信号を生成する。例えば、制御部４は、入力信号の信号レベルがランプ信号または三角波信号の信号レベル以上であればロウレベル、入力信号の信号レベルがランプ信号または三角波信号の信号レベル未満であればハイレベルの制御信号を生成する。制御信号は、基準信号発生器２、第１カウンタ５および第２カウンタ６に供給される。
【００１５】
基準信号発生器２は、いったんランプ信号から三角波信号に切り替えると、その後は、比較器３の比較結果を示す信号の論理が変化するたびに、三角波信号を単調増加傾向にするか、または単調減少傾向にするかを切り替える。この場合、基準信号発生器２は、比較器３の比較結果を示す信号の論理が変化した後の次の基準クロック信号のエッジで、三角波信号を切り替えてもよいし、比較器３の比較結果を示す信号の論理が変化してから基準クロック信号の数周期が経過した後に、三角波信号を切り替えてもよい。
【００１６】
図２の例では、基準信号発生器２は、時刻ｔ１以降に三角波信号に切り替えて、２回目に入力信号と交差すると（時刻ｔ２）、三角波信号を単調減少傾向に切り替える。その後、３回目に入力信号と交差すると（時刻ｔ３）、基準信号発生器２は三角波信号を単調増加傾向に切り替える。以降、三角波信号が入力信号と交差するたびに、基準信号発生器２は三角波信号の信号傾きを交互に切り替える。
【００１７】
第１カウンタ５と第２カウンタ６は、基準クロック信号に同期して動作する。第１カウンタ５は、所定期間内に比較器３の比較結果を示す信号の論理に応じてカウントアップまたはカウントダウンするアップダウンカウンタである。例えば、入力信号の信号レベルがランプ信号または三角波信号の信号レベル以上の期間内は、第１カウンタ５は基準クロック信号に同期してカウントアップを継続して行う。また、入力信号の信号レベルがランプ信号または三角波信号の信号レベル未満の期間内は、第１カウンタ５は基準クロック信号に同期してカウントダウンを継続して行う。そして、入力信号とランプ信号または三角波信号との信号レベルが交差するたびに、第１カウンタ５のカウント値はカウント値記憶部８内のそれぞれ別個のレジスタ７に記憶される。これにより、各レジスタ７には、入力信号の信号レベルにほぼ近似するＡ／Ｄ変換値が記憶されることになる。
【００１８】
第１カウンタ５が計数動作を行う所定期間は、入力信号の信号レベルによらず常に一定であり、一つの入力信号をＡ／Ｄ変換するのに要するＡ／Ｄ変換期間である。このＡ／Ｄ変換期間は、予め一定時間に設定されている。
【００１９】
第２カウンタ６は、所定期間すなわちＡ／Ｄ変換期間内に比較器３の比較結果を示す信号の論理が変化した回数をカウントする。例えば、図２の例では、入力信号の信号レベルが小さいときは、１回のＡ／Ｄ変換期間内に１１回、比較器３の比較結果を示す信号の論理が変化するため、第２カウンタ６のカウント値は１１になる。また、入力信号の信号レベルが大きいときの第２カウンタ６のカウント値は６になる。
【００２０】
演算部９は、カウント値記憶部８内の各レジスタ７に記憶されたすべてのカウント値を足し合わせて第２カウンタ６のカウント値で割った値を、入力信号のＡ／Ｄ変換値として出力する。
【００２１】
本実施形態では、１つの入力信号をＡ／Ｄ変換する期間内に三角波信号でサンプリングする回数を特に定めていない。これは、ダイナミックレンジを広げる際に問題となるのは、入力信号が小さいときの雑音だからである。入力信号の信号レベルが大きい場合には、入力信号のＳ／Ｎ比が大きいため、入力信号を三角波信号で多数回サンプリングして、各サンプル値をサンプリング回数で割って平均化しても、それほどＳ／Ｎ比は向上しない。そこで、本実施形態では、図２に示すように、入力信号が大きい場合は、入力信号を三角波信号でサンプリングする期間を短くしている。
【００２２】
これに対して、入力信号の信号レベルが小さい場合は、入力信号のＳ／Ｎ比が小さいため、本実施形態では、図２に示すように、入力信号を三角波信号で可能な限り多くサンプリングして、各サンプル値をサンプリング回数で割って平均化することで、Ｓ／Ｎ比の向上を図っている。
【００２３】
また、本実施形態では、入力信号の信号レベルによらず、一つの入力信号のＡ／Ｄ変換処理期間を同一にしている。よって、本実施形態によれば、Ａ／Ｄ変換処理時間を長くすることなく、ダイナミックレンジを広げることができる。
【００２４】
このように、本実施形態では、入力信号の信号レベルによって、サンプリング回数が変化することから、演算部９内で、サンプリング回数に合わせた平均化処理を行う必要がある。
【００２５】
図３は図１のアナログデジタル変換器１の動作をＣ言語のプログラムで模擬したシミュレーション結果を示す図である。図３の横軸は１０−３〜１の範囲で変化する入力信号、縦軸は入力信号のＳ／Ｎ比、図１のアナログデジタル変換器１のＳ／Ｎ比とサンプリング回数、および一比較例によるアナログデジタル変換器１のＳ／Ｎ比を示している。一比較例によるアナログデジタル変換器１は、入力信号がランプ信号と一回交差した時点でＡ／Ｄ変換値を求めるものである。
【００２６】
図３では、入力信号に含まれるショット雑音を１０−４×√(入力信号)とし、入力信号に依存しない熱雑音を１０−６としている。また、アナログデジタル変換器１の分解能は１６ビットで、三角波は１２８クロックで上昇と下降を切り替えるとしている。
【００２７】
図３からわかるように、入力信号が小さくなるに従って、サンプリング回数が増えており、一比較例に対してＳ／Ｎ比は２４ｄＢ向上した。
【００２８】
図４は基準信号発生器２の内部構成の第１例を示す回路図である。図４の基準信号発生器２は、基準電圧選択部１１と、積分器１２とを有する。基準電圧選択部１１は、制御信号に基づいて、第１基準電圧または第２基準電圧を選択する。第１基準電圧と第２基準電圧はともに直流電圧である。積分器１２は、基準電圧選択部１１が選択した第１基準電圧または第２基準電圧を、時間の経過に応じて単調増加または単調減少させる積分処理を行って、ランプ信号または三角波信号を生成する。積分器１２が生成したランプ信号または三角波信号は、比較器３の第２入力端子に入力される。すなわち、比較器３は、第１入力端子に入力された入力信号と、第２入力端子に入力されたランプ信号または三角波信号との比較を行う。
【００２９】
積分器１２は、比較器１３と、キャパシタ１４と、切替部１５と、インピーダンス素子１６とを有する。比較器１３の非反転入力端子は接地され、反転入力端子は、インピーダンス素子１６を介して基準電圧選択部１１に接続されている。キャパシタ１４と切替部１５は、比較器３の反転入力端子と出力端子との間に並列接続されている。
【００３０】
まず、基準電圧選択部１１で第１基準電圧を選択するとともに切替部１５をオフして、キャパシタ１４を充電し、比較器３の第２入力端子をランプ信号の初期電圧に設定する。その後、切替部１５をオンしてキャパシタ１４を放電する。これにより、第２入力端子の電圧、すなわちランプ信号は徐々に低下する。
【００３１】
入力信号とランプ信号との信号レベルが交差すると、今度は、基準電圧選択部１１で第２基準電圧を選択して、切替部１５をオフする。これ以降、三角波信号が比較器３の第２入力端子に入力される。すなわち、再びキャパシタ１４が充電され、比較器３の第２入力端子の電圧が徐々に上昇する。入力信号と三角波信号との信号レベルが交差すると、再び切替部１５をオンしてキャパシタ１４を放電する。これにより、第２入力端子の電圧、すなわち三角波信号は徐々に低下する。このような動作を繰り返すことで、第２入力端子には三角波信号が入力されることになる。
【００３２】
図５は基準信号発生器２の内部構成の第２例を示す回路図である。図５の基準信号発生器２は、キャパシタ２１と、第１切替部２２と、第２切替部２３と、第３切替部２４と、第１電流源２５と、第２電流源２６とを有する。
【００３３】
キャパシタ２１と第１切替部２２は、比較器３の第２入力端子と接地ノードとの間に並列接続されている。第１電流源２５、第２切替部２３、第３切替部２４および第２電流源２６は、電源電圧ノードと接地ノードとの間に直列接続されている。第２切替部２３と第３切替部２４との接続ノード上に、比較器３の第２入力端子が接続されている。
【００３４】
まず、第２切替部２３をオンするとともに、第１切替部２２と第３切替部２４をオフして、第１電流源２５からの電流をキャパシタ２１に流して、キャパシタ２１を充電し、第２入力端子をランプ信号の初期電圧に設定する。その後、第１切替部２２をオンするとともに、第２切替部２３と第３切替部２４をオフして、キャパシタ２１を放電する。これにより、ランプ信号の信号レベルは徐々に低下する。
【００３５】
入力信号とランプ信号との信号レベルが交差すると、再び第２切替部２３をオンして、第１切替部２２と第３切替部２４をオフして、キャパシタ２１を充電する。その後は、第２切替部２３と第３切替部２４を交互にオンまたはオフすることで、第２入力端子に三角波信号が入力されることになる。
【００３６】
このように、第１の実施形態では、入力信号とランプ信号または三角波信号との信号レベルの大小関係によって第１カウンタ５のカウント値を増減し、入力信号とランプ信号または三角波信号との信号レベルが交差するたびに、第１カウンタ５のカウント値をカウント値記憶部８内の各レジスタ７に格納するとともに、交差した回数を第２カウンタ６で計数する。そして、予め定めたＡ／Ｄ変換期間が終了すると、演算部９にて、各レジスタ７に格納されているカウント値を足し合わせた値を第２カウンタ６のカウント値で割って平均化した値を最終的なＡ／Ｄ変換値とする。これにより、入力信号の信号レベルが小さい場合であっても、分解能を落とすことなく高精度にＡ／Ｄ変換を行うことができる。
【００３７】
また、第１の実施形態では、入力信号の信号レベルによらず、Ａ／Ｄ変換期間を同一にしているため、入力信号が大きく変動しても、短時間でＡ／Ｄ変換を行うことができる。
【００３８】
（第２の実施形態）
以下に説明する第２の実施形態では、ランプ信号をアナログデジタル変換器１の外部から入力し、三角波信号はアナログデジタル変換器１の内部で生成するものである。
【００３９】
図６は第２の実施形態によるアナログデジタル変換器１の要部を示すブロック図である。図６のアナログデジタル変換器１は、基準信号発生器２の内部構成が図１と異なっている。図６の基準信号発生器２は、三角波生成部３１と、基準信号切替部３２とを有する。
【００４０】
三角波生成部３１には、アナログデジタル変換器１の外部からランプ信号が入力される。三角波生成部３１は、ランプ信号を用いて三角波信号を生成する。
【００４１】
基準信号切替部３２は、制御部４からの制御信号の論理に基づいて、ランプ信号と三角波信号のいずれかを選択して比較器３の第２入力端子に供給する。より詳細には、基準信号切替部３２は、Ａ／Ｄ変換処理を開始した直後はランプ信号を選択し、入力信号とランプ信号との信号レベルが交差した以降は三角波信号を選択する。
【００４２】
図６では、第２カウンタ６、カウント値記憶部８および演算部９を省略しているが、図１と同様に構成されている。
【００４３】
図７は三角波生成部３１の内部構成の一例を示す回路図である。図７の三角波生成部３１は、比較器３の第２入力端子と接地ノードとの間に接続されるキャパシタ３３と、三角波生成部３１の入力端子と第２入力端子との間に接続される第１切替部３４と、電源電圧ノードと接地ノードとの間に直列接続される第１電流源３５と、第２切替部３６と、第３切替部３７と、第２電流源３８とを有する。
【００４４】
まず、第１切替部３４をオンして、第２切替部３６と第３切替部３７をオフすると、ランプ信号が比較器３の第２入力端子に供給され、キャパシタ３３はランプ信号の信号レベルに応じた電荷を保持する。
【００４５】
入力信号とランプ信号との信号レベルが交差すると、第１切替部３４はオフする。その後、第２切替部３６と第３切替部３７を交互にオンすることで、キャパシタ３３が充放電されて、第２入力端子には三角波信号が入力される。
【００４６】
このように、第２の実施形態では、ランプ信号をアナログデジタル変換器１の外部で生成して、アナログデジタル変換器１に入力するため、アナログデジタル変換器１の内部でランプ信号を生成する必要がなくなり、第１の実施形態よりも基準信号発生器２の内部構成を簡略化できる。
【００４７】
（第３の実施形態）
以下に説明する第３の実施形態は、ランプ信号と三角波信号をアナログデジタル変換器１の外部で生成するものである。
【００４８】
図８は第３の実施形態によるアナログデジタル変換器１の要部を示すブロック図である。図８では、第２カウンタ６、カウント値記憶部８および演算部９を省略しているが、図１と同様に構成されている。
【００４９】
図８のアナログデジタル変換器１は、外部で生成されたランプ信号と三角波信号に基づいて比較器３の第２入力端子に供給する信号を生成する信号合成部４１を有する。
【００５０】
図９は信号合成部４１の内部構成の一例を示す回路図である。図９の信号合成部４１は、第１切替部４２と、第２切替部４３と、キャパシタ４４とを有する。
【００５１】
第１切替部４２は、比較器３の第２入力端子にランプ信号を入力するか否かを切り替える。キャパシタ４４の一端は比較器３の第２入力端子に接続され、他端は第２切替部４３に接続されている。第２切替部４３は、キャパシタ４４の他端に三角波信号を入力するか、あるいはキャパシタ４４の他端を接地するかを切り替える。
【００５２】
Ａ／Ｄ変換処理を開始した直後は、第１切替部４２をオンしてランプ信号を比較器３の第２入力端子に入力するとともに、第２切替部４３によりキャパシタ４４の他端を接地レベルに設定する。これにより、キャパシタ４４には、ランプ信号の信号レベルに応じた電荷が充電される。
【００５３】
入力信号とランプ信号との信号レベルが交差すると、第１切替部４２をオフして、第２切替部４３を三角波信号側に切り替える。これにより、キャパシタ４４の他端には三角波信号が入力される。よって、比較器３の第２入力端子には、キャパシタ４４が保持している電圧分のオフセットが付加された状態で、三角波信号が供給されることになる。
【００５４】
このように、第３の実施形態では、ランプ信号と三角波信号の両方ともアナログデジタル変換器１の外部から供給するため、アナログデジタル変換器１の内部でランプ信号と三角波信号を生成しなくて済み、アナログデジタル変換器１の回路構成を簡易化でき、回路規模も縮小できて、消費電力の低減が図れる。
【００５５】
（第４の実施形態）
上述した第１〜第３の実施形態で説明したアナログデジタル変換器１は、イメージセンサに組み込むことが可能である。
【００５６】
図１０は第１〜第３の実施形態のいずれかのアナログデジタル変換器１を有するイメージセンサ５０の概略構成を示すブロック図である。図１０のイメージセンサ５０は、ＣＭＯＳセンサであり、画素アレイ部５１と、行選択部５２と、読み出し部５３と、選択部５４と、演算部９と、ランプ信号発生器５５と、基準クロック発生器５６とを備えている。
【００５７】
画素アレイ部５１は、行方向および列方向に配置された複数のＣＭＯＳセンサを有する。行選択部５２は、これら複数のＣＭＯＳセンサのうち、特定の行に並ぶ複数のＣＭＯＳセンサを選択する。
【００５８】
読み出し部５３は、画素アレイ部５１内の列方向に並ぶＣＭＯＳセンサの数分の複数のアナログデジタル変換部１ａを有する。これらアナログデジタル変換部１ａは、上述した第１〜第３の実施形態のいずれかのアナログデジタル変換器１のうち、演算部９を除いたものである。演算部９を除いた理由は、どの演算部９でも、上述した平均化処理を行うため、重複した回路を複数設ける必要がないためである。
【００５９】
ランプ信号発生器５５の内部構成は共通であり、すべてのアナログデジタル変換器１で共用できるため、図１０の各アナログデジタル変換器１の内部には、ランプ信号発生器５５は含んでおらず、読み出し部５３とは別個に設けている。
【００６０】
基準クロック発生器５６は、アナログデジタル変換器１内の第１カウンタ５と第２カウンタ６を動作させるクロック信号を生成する。
【００６１】
選択部５４は、複数のアナログデジタル変換部１ａの出力信号のうち一つを選択して演算部９に供給される。選択したアナログデジタル変換部１ａから演算部９に供給される信号は、カウント値記憶部８内の各レジスタ７に記憶された第１カウンタ５のカウント値と、第２カウンタ６のカウント値である。
【００６２】
演算部９は、選択部５４が選択したアナログデジタル変換部１ａのＡ／Ｄ変換結果を用いて、平均化された最終的なＡ／Ｄ変換値を生成する。選択部５４は、複数のアナログデジタル変換部１ａの出力信号を順次選択するため、演算部９は、複数のアナログデジタル変換部１ａにおけるＡ／Ｄ変換値を順次生成することになる。
【００６３】
図１０では、ランプ信号発生器５５を複数のアナログデジタル変換器１の外部に設けて、三角波信号発生器は各アナログデジタル変換部１ａの内部に設ける例を示したが、三角波信号発生器も複数のアナログデジタル変換部１ａの外部に設けてもよい。また、逆に、回路規模が増大しても問題がない場合は、ランプ信号発生器５５を各アナログデジタル変換部１ａの内部に設けてもよい。
【００６４】
第１〜第３の実施形態によるアナログデジタル変換器１は、上述したように、消費電力を増大させずに高分解能でＡ／Ｄ変換処理を行うことができることから、図１０のように複数のアナログデジタル変換部１ａを内蔵するイメージセンサ５０に適用することで、高分解能かつ低消費電力という特徴をよりいっそう生かすことができる。
【００６５】
図１０はＣＭＯＳセンサの例を示したが、本実施形態によるイメージセンサ５０は、ＣＣＤ（Charge Coupled Device）にも適用可能である。図１１はＣＣＤを内蔵するイメージセンサ５０の平面図である。図１１のイメージセンサ５０は、垂直転送用ＣＣＤを有する画素アレイ部６１と、水平転送用ＣＣＤ６２と、電荷電圧変換部６３と、Ａ／Ｄ変換部１ａと、ランプ信号生成器５５と、基準クロック発生器５６と、演算部９とを有する。
【００６６】
画素アレイ部６１は、各画素ごとに設けられる光電変換部およびトランスファゲートと、列単位で設けられる垂直転送ＣＣＤとを有する。
【００６７】
図１０のイメージセンサ５０では、各行の複数の光電変換部で光電変換された電気信号が垂直転送用ＣＣＤを通って水平転送用ＣＣＤ６２まで転送され、その後、水平転送用ＣＣＤ６２内を順に転送されて、電荷電圧変換部６３で電圧信号に変換された後、Ａ／Ｄ変換器でＡ／Ｄ変換される。
【００６８】
図１０のＣＭＯＳセンサからなるイメージセンサ５０は、複数のＡ／Ｄ変換部１ａが必要であるのに対して、図１１のＣＣＤからなるイメージセンサ５０は、順次にＡ／Ｄ変換処理を行うため、一つのＡ／Ｄ変換部１ａのみで足りる。
【００６９】
このように、第４の実施形態では、入力信号の信号レベルが小さいときの分解能を向上させたアナログデジタル変換部１ａを複数用いてイメージセンサ５０を構成するため、暗所での撮像性能を向上できる。
【００７０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７１】
１  アナログデジタル変換器、２  基準信号発生器、３  比較器、４  制御部、５  第１カウンタ、６  第２カウンタ、７  レジスタ、８  カウント値記憶部、９  演算部、１１  基準電圧選択部、１２  積分器、１３  比較器、１４  キャパシタ、１５  切替部、１６  インピーダンス素子、２１  キャパシタ、２２  第１切替部、２３  第２切替部、２４  第３切替部、２５  第１電流源、２６  第２電流源、３１  三角波生成部、３２  基準信号切替部、３３  キャパシタ、３４  第１切替部、３５  第１電流源、３６  第２切替部、３７  第３切替部、３８  第２電流源、４１  信号合成部、４２  第１切替部、４３  第２切替部、４４  キャパシタ、５０  イメージセンサ、５１  画素アレイ部、５２  行選択部、５３  読み出し部、５４  選択部、５５  ランプ信号発生器、５６  基準クロック発生器、６１  画素アレイ部、６２  水平転送用ＣＣＤ、６３  電荷電圧変換部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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