(57)【要約】【課題】オン抵抗が低減された炭化珪素半導体装置を提供する。【解決手段】炭化珪素半導体装置（１）は、炭化珪素層（１０）を備える。炭化珪素層（１０）は、ドリフト領域（８１）と、ボディ領域（８２）と、ソース領域（８３）と、トレンチ（ＴＲ）の底部（ＢＴ１）に対向するようにドリフト領域（８１）に埋め込まれて配置されたｐ型領域（２）をさらに含む。炭化珪素半導体装置（１）は、ｐ型領域（２）と電気的に接続されて、ソース領域（８３）とは独立にｐ型領域（２）に電位を印加する電位制御電極（１０１）をさらに備える。【選択図】図１
2015119157.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素半導体装置であって、
第１の主面と、前記第１の主面と反対の第２の主面とを有する炭化珪素層を備え、
前記炭化珪素層は、
前記第１の主面を規定して、第１の導電型を有するドリフト領域と、
前記ドリフト領域上に設けられて、前記第１の導電型と異なる第２の導電型を有するボディ領域と、
前記ドリフト領域から隔てられるように前記ボディ領域上に設けられて、前記第２の主面を規定し、第１導電型を有するソース領域と、
前記ドリフト領域に埋め込まれて配置され、かつ前記第２導電型を有する第２導電型領域をさらに含み、
前記炭化珪素半導体装置は、
前記第２導電型領域と電気的に接続されて、前記ソース領域とは独立に前記第２導電型領域に電位を印加する電位制御電極をさらに備える、炭化珪素半導体装置。
【請求項２】
前記炭化珪素半導体装置は、
周期的に配列された複数のセルを含み、
前記複数のセルの各々は、前記ソース領域と、前記ボディ領域と、前記ドリフト領域とを含み、
前記電位制御電極は、前記複数のセルのうちの少なくとも１つのセルと置き換えられる、請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記炭化珪素半導体装置は、
前記ソース領域と前記ドリフト領域との間に位置する前記ボディ領域の部分を覆うように配置されたゲート絶縁膜をさらに備え、
前記電位制御電極は、前記ゲート絶縁膜上に設けられたゲート電極を含む、請求項１または請求項２に記載の炭化珪素半導体装置。
【請求項４】
前記炭化珪素半導体装置は、
前記ゲート電極と前記第２導電型領域との間に電気的に接続されて、前記ゲート電極と前記第２導電型領域との間に流れる電流を制限する電流制限部をさらに備える、請求項３に記載の炭化珪素半導体装置。
【請求項５】
前記電流制限部は、ポリシリコン抵抗を含む、請求項４に記載の炭化珪素半導体装置。
【請求項６】
前記第２導電型領域は、前記ボディ領域に形成されるチャネルから５μｍ以内の位置に配置される、請求項１から請求項５のいずれか１項に記載の炭化珪素半導体装置。
【請求項７】
請求項１から請求項６のいずれか１項に記載の炭化珪素半導体装置と、
前記ドリフト領域に電気的に接続されたソース端子と、第１の電位が与えられるドレイン端子と、ゲート端子とを有する半導体スイッチング素子と、
前記炭化珪素半導体装置の前記電位制御電極に接続される一方端と、前記第１の電位よりも低い第２の電位を有する他方端とを有する抵抗とを備え、
前記炭化珪素半導体装置の前記ソース領域は、前記第２の電位よりも低い第３の電位を有し、
前記抵抗の前記一方端および前記炭化珪素半導体装置の前記電位制御電極に電気的に接続されて、前記電位制御電極の電位を基準電位と比較する比較器をさらに備える、半導体回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は炭化珪素半導体装置および半導体回路に関し、特に、埋込領域を有する炭化珪素半導体装置、および、それを備える半導体回路に関する。
【背景技術】
【０００２】
たとえば国際公開第９７／４７０４５号（特許文献１）は、炭化珪素に形成されたＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）を開示する。このＭＯＳＦＥＴは、ｕ字形ゲートトレンチと、ｎ型炭化ケイ素ドリフト層と、該炭化ケイ素ドリフト層よりも高いキャリア濃度を有するｐ型炭化ケイ素ベース層と、ｐ型領域とを備える。ｐ型領域は、ゲートトレンチのコーナー部での電界集中を防ぐ機能を担う。ｐ型領域は、炭化ケイ素ドリフト層中にｕ字形ゲートトレンチと隣接しかつ接触せずに形成され、かつ、ｕ字形ゲートトレンチの底部の下の深さにまで延在する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第９７／４７０４５号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記のｐ型領域は、ベース層に接続された状態でｎ型ドリフト層に埋め込まれる。ｐ型領域は、ベース層とともにソース電位に接続される。このためＭＯＳＦＥＴのターンオン時において、ｐ型領域と接するｎ型ドリフト層に空乏層が形成される。この空乏層によって電子が流れにくくなることが考えられる。したがって、国際公開第９７／４７０４５号に開示された構成は、ＭＯＳＦＥＴのオン抵抗の低減という点で課題がある。
【０００５】
本発明の目的は、オン抵抗が低減された炭化珪素半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明のある局面に係る炭化珪素半導体装置は、第１の主面と、第１の主面と反対の第２の主面とを有する炭化珪素層を備える。炭化珪素層は、第１の主面を規定して、第１の導電型を有するドリフト領域と、ドリフト領域上に設けられて、第１の導電型と異なる第２の導電型を有するボディ領域と、ドリフト領域から隔てられるようにボディ領域上に設けられて、第２の主面を規定し、第１導電型を有するソース領域と、ドリフト領域に埋め込まれて配置され、かつ第２導電型を有する第２導電型領域とを含む。炭化珪素半導体装置は、第２導電型領域と電気的に接続されて、ソース領域とは独立に第２導電型領域に電位を印加する電位制御電極をさらに備える。
【発明の効果】
【０００７】
本発明によれば、オン抵抗が低減された炭化珪素半導体装置を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施の形態１に係る炭化珪素半導体装置の構成を示す断面模式図である。
【図２】図１のＩＩ−ＩＩで本発明の実施の形態１に係る炭化珪素半導体装置を切断した面を示す断面図である。
【図３】図２の領域ＩＩＩ−ＩＩＩで本発明の実施の形態１に係る炭化珪素半導体装置を切断した面を示す断面図である。
【図４】本発明の実施の形態１に係る炭化珪素半導体装置の模式的な平面図である。
【図５】本発明の実施の形態１に係る炭化珪素半導体装置の等価回路図である。
【図６】ｐ型埋込領域の電位がソース電位と同じである場合の電子の流れを説明するための図である。
【図７】ｐ型埋込領域の電位がソース電位とは独立に設定可能な場合の電子の流れを説明するための図である。
【図８】本発明の実施の形態２に係る炭化珪素半導体装置の構成を示す断面模式図である。
【図９】本発明の実施の形態２に係る炭化珪素半導体装置の構成を示す別の断面模式図である。
【図１０】図８のＸ−Ｘで炭化珪素半導体装置１を切断した面を示す断面図である。
【図１１】本発明の実施の形態２に係る炭化珪素半導体装置の模式的な平面図である。
【図１２】本発明の実施の形態２に係る炭化珪素半導体装置の等価回路図である。
【図１３】本発明の実施の形態２に係る炭化珪素半導体装置の動作を説明するための図である。
【図１４】本発明の実施の形態３に係る炭化珪素半導体装置の構成を示す断面模式図である。
【図１５】本発明の実施の形態４に係る炭化珪素半導体装置の構成を示す断面模式図である。
【図１６】本発明の実施の形態４に係る炭化珪素半導体装置の平面図である。
【図１７】本発明の実施の形態５に係る炭化珪素半導体装置の構成を示す断面模式図である。
【図１８】半導体スイッチング素子および短絡検出回路を含む半導体回路の一例を示した回路図である。
【図１９】図１８に示される半導体回路の動作を説明するための信号波形図である。
【図２０】本発明の実施の形態に係る炭化珪素半導体装置１に内蔵されるダイオードを説明するための断面図である。
【図２１】本発明の実施の形態６に従う半導体回路の回路図である。
【発明を実施するための形態】
【０００９】
[本願発明の実施形態の説明]
最初に本発明の実施形態を列記して説明する。
【００１０】
（１）本発明の実施の形態に係る炭化珪素半導体装置（１）は、第１の主面（１０ｂ）と、第１の主面（１０ｂ）と反対の第２の主面（１０ａ）とを有する炭化珪素層（１０）を備える。炭化珪素層（１０）は、第１の主面（１０ｂ）を規定して、第１の導電型を有するドリフト領域（８１）と、ドリフト領域（８１）上に設けられて、第１の導電型と異なる第２の導電型を有するボディ領域（８２）と、ドリフト領域（８１）から隔てられるようにボディ領域（８２）上に設けられて、第２の主面（１０ａ）を規定し、第１導電型を有するソース領域（８３）と、ドリフト領域（８１）に埋め込まれて配置され、かつ第２導電型を有する第２導電型領域（２）とを含む。炭化珪素半導体装置（１）は、第２導電型領域（２）と電気的に接続されて、ソース領域（８３）とは独立に第２導電型領域（２）に電位を印加する電位制御電極（１０１）をさらに備える。
【００１１】
この構成によれば、ソースの電位とは独立した電位を、第２導電型領域に与えることができる。これにより、ドリフト領域側への空乏層の広がりを調整することができる。電子がドリフト領域を流れやすくなるようにドリフト領域側への空乏層の広がりを調整することができるので、炭化珪素半導体装置のオン抵抗を低減することができる。
【００１２】
さらに、この構成によれば、ドリフト領域側に広がる空乏層を利用して、第２導電型領域とドリフト領域とを電気的に絶縁することが可能になる。第２導電型領域とドリフト領域とによって、寄生ダイオードが形成される。この寄生ダイオードに逆バイアス電圧を印加することによって、ドリフト領域側に空乏層を広げることができる。
【００１３】
（２）好ましくは、炭化珪素半導体装置（１）は、周期的に配列された複数のセル（ＣＬ）を含む。複数のセル（ＣＬ）の各々は、ソース領域（８３）と、ボディ領域（８２）と、ドリフト領域（８１）とを含む。電位制御電極（１０１）は、複数のセル（ＣＬ）のうちの少なくとも１つのセルと置き換えられる。
【００１４】
この構成によれば、ソースの電位とは独立した電位を、第２導電型領域に確実に与えることができる。
【００１５】
（３）好ましくは、炭化珪素半導体装置（１）は、炭化珪素層（１０）の第２の主面（１０ａ）の少なくとも一部を覆うように配置されたゲート絶縁膜（９１）をさらに備える。電位制御電極（１０１）は、ゲート絶縁膜（９１）上に設けられたゲート電極（９２）を含む。
【００１６】
この構成によれば、ゲート電極あるいは、ゲート電極に接続される電極等を電位制御電極に利用することができる。したがって電位制御電極を容易に実現することができる。
【００１７】
（４）好ましくは、炭化珪素半導体装置は、ゲート電極（９２）と第２導電型領域（２）との間に電気的に接続されて、ゲート電極（９２）と第２導電型領域（２）との間に流れる電流を制限する電流制限部（９２ａ）をさらに備える。
【００１８】
この構成によれば、チャネルの形成に必要な十分に高い電圧をゲート電極に与えることができる。
【００１９】
（５）好ましくは、電流制限部（９２ａ）は、ポリシリコン抵抗を含む。
この構成によれば、電流制限部を容易に形成することができる。
【００２０】
（６）好ましくは、第２導電型領域（２）は、ボディ領域（８２）に形成されるチャネルから５μｍ以内の位置に配置される。
【００２１】
この構成によれば、第２導電型領域からチャネルに正孔を注入することで伝導度変調を生じさせることができる。したがってオン抵抗をより一層低減することができる。
【００２２】
（７）本発明の他の実施の形態に係る半導体回路（２１０）は、上記の（１）〜（６）のいずれかに記載された炭化珪素半導体装置（１）と、ドリフト領域（２）に電気的に接続されたソース端子（２１２）と、第１の電位（ＶＨ）が与えられるドレイン端子（２１４）と、ゲート端子（２１１）とを有する半導体スイッチング素子（２０１）と、炭化珪素半導体装置（１）の電位制御電極（１０１）に接続される一方端（２１８）と、第１の電位（ＶＨ）よりも低い第２の電位（ＶＬ）を有する他方端（２１７）とを有する抵抗（２０３）とを備える。炭化珪素半導体装置（１）のソース領域は、第２の電位（ＶＬ）よりも低い第３の電位を有する。半導体回路（２１０）は、抵抗（２０３）の一方端（２１８）および炭化珪素半導体装置（１）の電位制御電極（１０１）に電気的に接続されて、電位制御電極（１０１）の電位を基準電位と比較する比較器（２０４）をさらに備える。
【００２３】
この構成によれば、第１の電位（ＶＨ）と第３の電位（たとえば接地電位）との間の短絡を比較器（２０４）によって検出することができる。
【００２４】
さらに、短絡検出用ダイオードを、寄生ダイオードで代用することができる。したがって、外付けのダイオードが不要になる。
【００２５】
[本願発明の実施形態の詳細]
以下、本発明の実施の形態について図に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”−”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
【００２６】
＜実施の形態１＞
図１は、本発明の実施の形態１に係る炭化珪素半導体装置の構成を示す断面模式図である。図１を参照して、実施の形態１に係る炭化珪素半導体装置１は、ＭＯＳＦＥＴとして実現される。炭化珪素半導体装置１は、炭化珪素層１０と、炭化珪素単結晶基板８０と、ゲート絶縁膜９１と、ゲート電極９２と、層間絶縁膜９３と、金属領域９６と、ドレイン電極９８とを有する。
【００２７】
炭化珪素層１０は、素子領域ＩＲを含む。なお、炭化珪素層１０は、素子領域ＩＲを取り囲む終端領域ＯＲ（図８参照）をさらに含んでもよい。この場合、終端領域ＯＲは、ガードリング領域３（図８参照）と、フィールドストップ領域４（図８参照）とを有していてもよい。
【００２８】
炭化珪素単結晶基板８０は、たとえばポリタイプ４Ｈを有する六方晶炭化珪素単結晶からなる。炭化珪素層１０は、炭化珪素からなるエピタキシャル層であり、第１の主面１０ｂと、第２の主面１０ａとを有する。第２の主面１０ａは、第１の主面１０ｂと反対側に位置する。
【００２９】
炭化珪素層１０の第１の主面１０ｂは、炭化珪素単結晶基板８０と接する。炭化珪素層１０は、ドリフト領域８１と、ボディ領域８２と、ソース領域８３と、コンタクト領域８４と、ｐ型埋込領域２と、接続領域２ａとを主に有する。
【００３０】
ドリフト領域８１は、たとえば窒素などの不純物（ドナー）を含むｎ型（第１の導電型）領域である。ドリフト領域８１は炭化珪素層１０の第１の主面１０ｂを規定する。ドリフト領域８１は下部ドリフト領域８１ｃおよび上部ドリフト領域８１ｄを含む。上部ドリフト領域８１ｄは、下部ドリフト領域８１ｃ上に設けられている。下部ドリフト領域８１ｃおよび上部ドリフト領域８１ｄの境界面に接してｐ型埋込領域２が部分的に設けられている。ドリフト領域８１の不純物濃度は、炭化珪素単結晶基板８０の不純物濃度よりも低いことが好ましい。ドリフト領域８１のドナー濃度は、好ましくは１×１０15ｃｍ-3以上５×１０16ｃｍ-3以下であり、たとえば８×１０15ｃｍ-3である。下部ドリフト領域８１ｃおよび上部ドリフト領域８１ｄの厚みは、たとえば各々９μｍおよび３μｍである。
【００３１】
ボディ領域８２は、たとえばアルミニウムやホウ素などの不純物（アクセプタ）を含むｐ型（第２の導電型）領域である。ボディ領域８２は上部ドリフト領域８１ｄ上に設けられている。ボディ領域８２のアクセプタ濃度は、好ましくは１×１０17ｃｍ-3以上５×１０18ｃｍ-3以下である。ボディ領域８２のアクセプタ濃度は、ドリフト領域８１のドナー濃度よりも高い。
【００３２】
ソース領域８３は、たとえばリンなどの不純物（ドナー）を含むｎ型領域である。ソース領域８３は、ボディ領域８２によってドリフト領域８１から隔てられるようにボディ領域８２上に設けられている。ソース領域８３のドナー濃度は、たとえば２×１０19ｃｍ-3程度である。ソース領域８３のドナー濃度は、ボディ領域８２のアクセプタ濃度よりも高い。ソース領域８３はコンタクト領域８４と共に炭化珪素層１０の第２の主面１０ａを規定する。
【００３３】
コンタクト領域８４は、たとえばアルミニウムなどの不純物（アクセプタ）を含むｐ型領域である。コンタクト領域８４は、ソース領域８３に囲まれて設けられているとともに、ボディ領域８２につながっている。コンタクト領域８４のアクセプタ濃度は、ボディ領域８２のアクセプタ濃度よりも高い。コンタクト領域８４のアクセプタ濃度は、たとえば１×１０20ｃｍ-3程度である。コンタクト領域８４と、ソース領域８３と、ボディ領域８２と、ドリフト領域８１とによりセルＣＬが形成される。
【００３４】
後に詳細に説明されるように、複数のセルＣＬは周期的に配列される。「周期的」とは、複数のセルＣＬの配置が、ある特定の規則に従っていることを意味する。周期的な配列は、たとえば一定のピッチで複数のセルＣＬが配置されていることを含む。この実施の形態では、複数のセルＣＬは、六角形形状を有するとともに、二次元状に規則的に配置されている。
【００３５】
炭化珪素層１０の第２の主面１０ａには（ゲート）トレンチＴＲが設けられている。トレンチＴＲは第１の側壁部ＳＷ１および第１の底部ＢＴ１からなる。第１の側壁部ＳＷ１は、第２の主面１０ａからソース領域８３およびボディ領域８２を貫通して上部ドリフト領域８１ｄに至っている。第１の底部ＢＴ１は、第１の側壁部ＳＷ１と接し、かつ上部ドリフト領域８１ｄに位置している。第１の側壁部ＳＷ１は、ボディ領域８２上において、ＭＯＳＦＥＴのチャネル面を含む。
【００３６】
第１の側壁部ＳＷ１は、炭化珪素層１０の第２の主面１０ａに対して傾斜している。断面視（第１の主面１０ｂに平行な方向の視野）において、トレンチＴＲは開口に向かってテーパ状に拡がっている。本実施の形態において、第１の底部ＢＴ１は第２の主面１０ａとほぼ平行であり、かつ平坦な形状を有する。第１の底部ＢＴ１と第１の側壁部ＳＷ１とが繋がる部分は、トレンチＴＲの角部８１ｂである。
【００３７】
炭化珪素層１０には、段差部ＳＴが設けられている。段差部ＳＴは、第２の底部ＢＴ２と、第２の側壁部ＳＷ２とを含む。第２の底部ＢＴ２は、炭化珪素層１０の第１の主面１０ｂおよび第２の主面１０ａの間に位置する。第２の側壁部ＳＷ２は、第２の底部ＢＴ２と第２の主面１０ａとを繋ぐ。
【００３８】
本実施の形態において、段差部ＳＴは、素子領域ＩＲに設けられている。好ましくは、段差部ＳＴの第２の底部ＢＴ２は、トレンチＴＲの第１の底部ＢＴ１よりも第１の主面１０ｂに近い位置に設けられている。好ましくは、断面視において、段差部ＳＴの第２の底部ＢＴ２の幅は、トレンチＴＲの第１の底部ＢＴ１の幅よりも広い。段差部ＳＴは、複数のセルＣＬのうちの少なくとも１つのセルと置き換えられるようにして設けられる。言い換えると、ある一定の規則に従って複数のセルＣＬが配列されて、少なくとも１つのセルＣＬが形成されるべき領域に段差部が形成される。なお、段差部ＳＴの個数は、セルＣＬの個数よりも少ない。
【００３９】
ｐ型埋込領域２（第２導電型領域）および接続領域２ａの各々は、たとえばアルミニウムなどの不純物（アクセプタ）を含むｐ型領域である。ｐ型埋込領域２および接続領域２ａの各々のドーズ量は、たとえば１×１０12ｃｍ-2以上１×１０15ｃｍ-2以下であり、好ましくは１×１０13ｃｍ-2以上５×１０13ｃｍ-2以下である。
【００４０】
ｐ型埋込領域２はドリフト領域８１の内部に埋め込まれるように設けられている。ｐ型埋込領域２は、トレンチＴＲの第１の底部ＢＴ１から離れて設けられている。好ましくは、ｐ型埋込領域２は、トレンチＴＲの第１の底部ＢＴ１よりも第１の主面１０ｂ側に位置する。好ましくは、ｐ型埋込領域２は、ボディ領域８２から１μｍ以上５μｍ以下で離れている。
【００４１】
接続領域２ａは、段差部ＳＴの第２の底部ＢＴ２に接して設けられている。接続領域２ａとｐ型埋込領域２とは、たとえば同時に形成されることにより実質的に一体となったｐ型領域であってもよい。この場合、金属領域９６は、ｐ型埋込領域２と直接接続される。
【００４２】
図２は、図１のＩＩ−ＩＩで本発明の実施の形態１に係る炭化珪素半導体装置１を切断した面を示す断面図である。図２を参照して、平面視（第１の主面１０ｂの法線方向の視野）において、ｐ型埋込領域２は網目構造を有している。図２において、破線で囲まれた六角形（多角形）の部分は、トレンチＴＲの第１の底部ＢＴ１の位置で見た上部ドリフト領域８１ｄの平面形状である。隣り合う六角形のセルＣＬに挟まれた領域がトレンチＴＲの第１の底部ＢＴ１である。言い換えれば、トレンチＴＲの第１の底部ＢＴ１は、平面視において六角形（多角形）のセルＣＬを囲うように延在している。平面視において、六角形（多角形）のセルＣＬが有する全ての頂点の各々が、ｐ型埋込領域２と重なる位置に配置されている。したがって複数のセルＣＬは周期的に配列されている。
【００４３】
トレンチＴＲの第１の角部８１ａは、トレンチＴＲの第１の側壁部ＳＷ１と第１の底部ＢＴ１とが交差する部分であり、六角形のセルＣＬの頂点に対応する。トレンチＴＲの第２の角部８１ｂは、六角形のセルＣＬの隣り合う２つの頂点の中間に位置する部分である。第１の角部８１ａは、第２の角部８１ｂよりも電界集中が起こりやすく、したがって電界強度が高くなりやすい。好ましくは、平面視において、ｐ型埋込領域２は、トレンチＴＲの第１の角部８１ａと重なる位置に設けられ、かつトレンチＴＲの第２の角部８１ｂに重ならない位置に設けられる。これにより、電流経路を確保しつつ、トレンチＴＲの第１の角部８１ａにおける電界集中を効果的に緩和することができる。
【００４４】
平面視において、トレンチＴＲの第１の底部ＢＴ１はハニカム構造を有している。平面視において、ｐ型埋込領域２は、当該ハニカム構造の交差点ＩＳと重なる位置に配置されており、当該ハニカム構造の隣り合う２つの交差点ＩＳを結ぶ線分の一部とは重ならないような形状を有する網目構造を有している。平面視において、接続領域２ａは、たとえば六角形（多角形）状を有している。図２に示すように、接続領域２ａは、六角形の頂点の各々においてｐ型埋込領域２と接している。
【００４５】
図３は、図２の領域ＩＩＩ−ＩＩＩで本発明の実施の形態１に係る炭化珪素半導体装置１を切断した面を示す断面図である。図３を参照して、断面視において、ｐ型埋込領域２は、トレンチＴＲの第１の底部ＢＴ１の一部に対向する位置に設けられている。言い換えれば、平面視において、ｐ型埋込領域２と、トレンチＴＲの第１の底部ＢＴ１とは部分的に重なっている。ｐ型埋込領域２は、ソース領域８３およびボディ領域８２に対向する位置に設けられている。さらに、ｐ型埋込領域２は、トレンチＴＲの第１の側壁部ＳＷ１と第１の底部ＢＴ１との接線上であって、六角形のセルＣＬの頂点８１ａに対向する位置に配置されている。
【００４６】
図１に戻り、ゲート絶縁膜９１は、トレンチＴＲの第１の側壁部ＳＷ１と、第１の底部ＢＴ１との各々を覆っている。ゲート絶縁膜９１は、ソース領域８３および上部ドリフト領域８１ｄをつなぐようにボディ領域８２上に設けられている。言い換えると、ゲート絶縁膜９１は、ソース領域８３とドリフト領域８１との間に位置するボディ領域８２の部分を覆うように配置される。ゲート絶縁膜９１は、段差部ＳＴを形成する第２の側壁部ＳＷ２および第２の底部ＢＴ２に接していてもよい。ゲート電極９２はゲート絶縁膜９１上に設けられる。より具体的には、ゲート電極９２はゲート絶縁膜９１に接し、かつトレンチＴＲの内部に設けられている。層間絶縁膜９３は、ゲート電極９２およびゲート絶縁膜９１に接して設けられ、ゲート電極９２とソース電極９４とを電気的に絶縁している。段差部ＳＴを形成する第２の側壁部ＳＷ２および第２の底部ＢＴ２に、ゲート絶縁膜９１が接する。層間絶縁膜９３は、ゲート絶縁膜９１のこの部分の上に配置されていてもよい。層間絶縁膜９３は、たとえば二酸化珪素（ＳｉＯ2）からなる。
【００４７】
好ましくは、トレンチＴＲの第１の側壁部ＳＷ１および段差部ＳＴの第２の側壁部ＳＷ２の各々は特殊面を含む。特殊面とは、面方位｛０−３３−８｝を有する第１の面を含む面である。より好ましくは、特殊面は、第１の面を微視的に含み、さらに、面方位｛０−１１−１｝を有する第２の面を微視的に含む。さらに好ましくは、第１の面および第２の面は、面方位｛０−１１−２｝を有する複合面を含む。また特殊面は、｛０００−１｝面に対して、巨視的に６２°±１０°のオフ角を有する面である。
【００４８】
金属領域９６は、ソース電極９４と、ソース配線層９５とを含む。ソース配線層９５は、たとえばアルミニウムからなる導電層である。ソース電極９４は、ソース領域８３およびコンタクト領域８４の各々に接することで、それらの領域に電気的に接続される。ソース配線層９５はソース電極９４に接して配置されている。これにより、ソース配線層９５は、ソース領域８３およびコンタクト領域８４の各々に電気的に接続される。なお、ソース配線層９５は、層間絶縁膜９３によって、ゲート電極９２から絶縁されている。
【００４９】
コンタクト電極９４ａは、段差部ＳＴの第２の底部ＢＴ２において接続領域２ａと接している。これにより、コンタクト電極９４ａが、接続領域２ａと電気的に接続される。より好ましくは、接続領域２ａは、コンタクト電極９４ａとオーミック接合している。なお、コンタクト電極９４ａは、ゲート絶縁膜９１と接していてもよい。
【００５０】
電位制御電極１０１は、ｐ型埋込領域２に電気的に接続される。具体的には、電位制御電極１０１は、コンタクト電極９４ａに電気的に接続される。上記の通り、コンタクト電極９４ａは、接続領域２ａと電気的に接続され、接続領域２ａは、ｐ型埋込領域２に電気的に接続される。すなわち電位制御電極１０１は、周期的に配列された複数のセルＣＬのうちの少なくとも１つのセルと置き換えられる。これにより、電位制御電極１０１から、ｐ型埋込領域２に、より確実に電位を与えることが可能となる。
【００５１】
電位制御電極１０１は、ソース領域８３とは独立にｐ型埋込領域２の電位を設定する。したがって電位制御電極１０１は、ソース配線層９５およびソース電極９４のいずれとも分離されている。
【００５２】
１つの実施形態では、電位制御電極１０１は、パッドにより実現される。ただし電位制御電極１０１は、パッドと接続領域２ａとを電気的に接続するための配線によって実現することもできる。以下では、パッドの形態で実現された電位制御電極１０１を説明する。
【００５３】
図４は、本発明の実施の形態１に係る炭化珪素半導体装置１の模式的な平面図である。図４を参照して、炭化珪素半導体装置１は、半導体チップの形態で実現することができる。半導体チップの一方の面（炭化珪素層１０の第２の主面１０ａ側の面）にには、ソース配線層９５（ソースパッド）と、電位制御電極１０１（パッド電極）と、ゲートパッド電極１０２とが配置される。
【００５４】
素子領域ＩＲは、ソース配線層９５（ソースパッド）が配置される領域とほぼ一致する。なお、電位制御電極１０１（パッド電極）のサイズおよび配置は図４に示されるように限定されるものではない。
【００５５】
電位制御電極１０１（パッド電極）は、ソース配線層９５から分離される。これにより、電位制御電極１０１の電位を、ソース配線層９５の電位（すなわちＭＯＳＦＥＴのソースの電位）とは独立に設定することができる。したがって、ｐ型埋込領域２の電位を、ＭＯＳＦＥＴのソース電位と独立に設定することができる。
【００５６】
図５は、本発明の実施の形態１に係る炭化珪素半導体装置の等価回路図である。図５を参照して、炭化珪素半導体装置１は、ドレイン電極９８と、ゲートパッド電極１０２と、ソース配線層９５とを有する。バックゲートは、ソース配線層９５に接続される。バックゲートは、ボディ領域８２に対応する。
【００５７】
ＭＯＳＦＥＴのソースおよびバックゲートには、ソース配線層９５を通じて同じ電位が与えられる。一方、埋込領域（ｐ型埋込領域２）には、電位制御電極１０１を通じて電位が与えられる。これにより、ＭＯＳＦＥＴのオン抵抗を低減することができる。このような利点について以下に詳細に説明する。
【００５８】
図６は、ｐ型埋込領域の電位がソース電位と同じである場合の電子の流れを説明するための図である。図６を参照して、金属領域９６を通じて、ソース領域８３、コンタクト領域８４およびボディ領域８２にソース電位ＶSが与えられる。さらに、ｐ型埋込領域２にもソース電位ＶSが与えられる。ソース電位ＶSは、たとえば接地電位である。
【００５９】
ＭＯＳＦＥＴをオンするために、ドレイン電極９８にドレイン電位ＶDが与えられるとともに、ゲート電極９２にゲート電位ＶGが与えられる。ドレイン電位ＶDおよびゲート電位ＶGは、ともにソース電位ＶSよりも高い。図６の例では、ＶD＞ＶG＞ＶSであるとする。
【００６０】
図６において、電子は「ｅ-」と表わされる。電子は、金属領域９６からソース領域８３へと供給される。図６において矢印で示されるように、電子は、ソース領域８３から、ボディ領域８２に形成されたチャネル２５、ドリフト領域８１および炭化珪素単結晶基板８０を通り、ドレイン電極９８へと流れ出る。
【００６１】
ドリフト領域８１とｐ型埋込領域２との間には逆バイアス電圧が印加されている。したがって、ｐ型埋込領域２と、ドリフト領域８１との接合面から、ドリフト領域８１側およびｐ型埋込領域２側に空乏層２０が広がる。ドリフト領域８１側に広がる空乏層２０によって、電子の流れる経路が狭められる。この結果、電子が流れにくくなるので、ＭＯＳＦＥＴのオン抵抗が増大する。
【００６２】
図７は、ｐ型埋込領域の電位がソース電位とは独立に設定可能な場合の電子の流れを説明するための図である。図７を参照して、ｐ型埋込領域２には、電位ＶPが与えられる。電位ＶPは、電位ＶSより高く、電位ＶD以下であってもよい。電位ＶPは、たとえば電位ＶGよりも低くてもよい。
【００６３】
電位ＶDと電位ＶPとの間の電位差（ＶD−ＶP）は、電位ＶDと電位ＶSとの間の電位差（ＶD−ＶS）よりも小さい。従って、図６に示す場合に比較して、ドリフト領域８１側に広がる空乏層２０が小さくなる。したがって、図６に示す場合に比べて電子が流れやすくなる。この結果、本実施の形態に従う炭化珪素半導体装置（ＭＯＳＦＥＴ）では、オン抵抗を低減することができる。
【００６４】
さらに、この実施の形態によれば、ｐ型埋込領域２からチャネル２５に正孔を供給することにより、ＭＯＳＦＥＴのオン抵抗を低減することができる。チャネル２５は、抵抗の特に大きな部分である。チャネル２５に正孔を注入することにより、伝導度変調を生じさせることができるので、オン抵抗を低減することができる。
【００６５】
チャネル２５に正孔を供給できるように、ｐ型埋込領域２は、チャネル２５の近傍に設けられることが好ましい。１つの実施の形態では、ｐ型埋込領域２は、チャネル２５から５μｍ以内の範囲に設けられる。たとえば、P.  A.  Ivanov  他６名による「High  Hole  lifetime  (3.8μs)  in  4H-SiC  diodes  with  5.5kV  blocking  voltage」、Electronics  letters、１９９９年、第３５巻、第１６号、１３８２頁〜１３８３頁によれば、５．５ｋＶ耐圧の４Ｈ−ＳｉＣダイオードにおける正孔の寿命が０．６〜３．８μｓ（３００〜５５０Ｋ）、正孔の拡散長が１６〜２２μｍ（不純物濃度：６×１０14ｃｍ-3）である。したがって、チャネル２５から５μｍ以内の範囲にｐ型埋込領域２を設けることで、ｐ型埋込領域２からチャネル２５に正孔を供給することが可能になる。
【００６６】
この実施の形態では、チャネル２５は、ボディ領域８２において、トレンチＴＲの第１の側壁部ＳＷ１を形成する面に生じる。すなわちチャネル２５の一方端は、ソース領域８３およびボディ領域８２の接合面と、第１の側壁部ＳＷ１とが交わる位置に達する。チャネル２５の他方端は、ドリフト領域８１およびボディ領域８２の接合面と、第１の側壁部ＳＷ１とが交わる位置に達する。
【００６７】
したがって、ボディ領域８２とドリフト領域８１との接合面から５μｍ以内の範囲内にｐ型埋込領域２が配置されることで、チャネル２５から５μｍ以内の範囲にｐ型埋込領域２を設けることを実現できる。ボディ領域８２とドリフト領域８１との接合面は、たとえば、炭化珪素層１０の厚み方向に沿った、ボディ領域８２のｐ型不純物濃度のプロファイルと、ドリフト領域８１のｎ型不純物濃度のプロファイルとから決定することができる。たとえば、ｐ型不純物濃度とｎ型不純物濃度とが等しくなる位置を、ボディ領域８２とドリフト領域８１との接合面と定義してもよい。不純物濃度の測定には、たとえばＳＩＭＳ（二次イオン質量分析法）を適用することができる。
【００６８】
また、「５μｍ以内の範囲」とは、たとえば、チャネル２５とｐ型埋込領域２との間の最短の距離が５μｍであってもよい。逆に、チャネル２５とｐ型埋込領域２との間の最大の距離が５μｍであってもよい。
【００６９】
＜実施の形態２＞
図８は、本発明の実施の形態２に係る炭化珪素半導体装置の構成を示す断面模式図である。図８を参照して、炭化珪素層１０は、素子領域ＩＲに加えて終端領域ＯＲを含む。終端領域ＯＲは、素子領域ＩＲを囲むように配置される。具体的には、終端領域ＯＲは、複数のガードリング領域３と、フィールドストップ領域４とを有する。
【００７０】
複数のガードリング領域３は、平面視において素子領域ＩＲを囲むように設けられる。フィールドストップ領域４は、ガードリング領域３を囲むように設けられる。
【００７１】
ガードリング領域３は、ｐ型埋込領域２と同じ導電型、すなわちｐ型を有する。ガードリング領域３の不純物濃度は、ｐ型埋込領域２の不純物濃度よりも少なくてもよい。したがって、ガードリング領域３におけるアクセプタイオンのドーズ量は、たとえば１．３×１０13ｃｍ-2程度であり、ｐ型埋込領域２におけるアクセプタイオンのドーズ量は、たとえば３．０×１０13ｃｍ-2程度であってもよい。アクセプタイオンには、たとえばアルミニウムイオンを採用することができる。
【００７２】
フィールドストップ領域４は、ｎ型領域である。フィールドストップ領域４は、たとえばリン（Ｐ）などのドナーイオンがドリフト領域８１に注入されることによって形成される。フィールドストップ領域４におけるドナーイオンのドーズ量は、たとえば１．０×１０13ｃｍ-2程度である。
【００７３】
段差部ＳＴの第２の底部ＢＴ２は、炭化珪素層１０の終端領域ＯＲに設けられている。段差部ＳＴの第２の底部ＢＴ２上に絶縁膜（ゲート絶縁膜９１）が設けられている。そのゲート絶縁膜９１上に層間絶縁膜９３が設けられている。
【００７４】
ガードリング領域３およびフィールドストップ領域４は、段差部ＳＴの第２の底部ＢＴ２においてゲート絶縁膜９１と接している。層間絶縁膜９３および電極１１１に接して保護膜９７が設けられている。なお、電極１１１は、複数のセルＣＬのうちの少なくとも１つのセル（たとえば最も外側に配置された複数のセルのうちの１つ）と置き換えられている。
【００７５】
終端領域ＯＲは、炭化珪素層１０の側端部１０ｄを含む領域である。終端領域ＯＲは、最も外側に配置されているセルよりもさらに外側に配置される。
【００７６】
ソース配線層９５は、ソース電極９４に電気的に接続される。ソース電極９４は、セルのソース領域８３およびコンタクト領域８４に接する。
【００７７】
接続領域２ａは、段差部ＳＴの第２の底部ＢＴ２においてコンタクト電極９４ａと接している。コンタクト電極９４ａは、電極１１１に接する。これにより電極１１１は、接続領域２ａに電気的に接続される。なお、接続領域２ａは、終端領域ＯＲから素子領域ＩＲに延在するように設けられていてもよい。
【００７８】
図９は、本発明の実施の形態２に係る炭化珪素半導体装置の構成を示す別の断面模式図である。図８および図９を参照して、段差部ＳＴの第２の底部ＢＴ２にゲート絶縁膜９１を介在して抵抗９２ａが配置される。抵抗９２ａは、たとえばポリシリコンによって形成されたポリシリコン抵抗である。なお、抵抗９２ａは、ゲート電極９２に接続されるとともに図８に示した電極１１１に接続される。
【００７９】
図１０は、図８のＸ−Ｘで炭化珪素半導体装置１を切断した面を示す断面図である。図１０を参照して、平面視において、ｐ型埋込領域２は網目構造を有している。ｐ型埋込領域２とトレンチＴＲの第１の底部ＢＴ１との間の配置の関係は実施の形態１での配置関係と同様であるので以後の説明は繰り返さない。
【００８０】
平面視において、ｐ型埋込領域２と、炭化珪素層１０の側端部１０ｄとの間に、ガードリング領域３と、フィールドストップ領域４とが設けられている。ガードリング領域３は、ｐ型埋込領域２および接続領域２ａを囲むように、第１の主面１０ｂと平行な方向に沿って延在している。フィールドストップ領域４は、ガードリング領域３よりも、炭化珪素層１０の側端部１０ｄ側に設けられている。ｐ型埋込領域２の一部は、終端領域ＯＲに設けられていてもよい。
【００８１】
図１１は、本発明の実施の形態２に係る炭化珪素半導体装置の模式的な平面図である。図１１を参照して、抵抗９２ａが、たとえば素子領域ＩＲを囲むように、素子領域ＩＲに沿って配置される。抵抗９２ａの一方端は、電極１１１に接続される。抵抗９２ａの他方端はゲート電極９２に接続される。なお、図１１のＶＩＩＩ−ＶＩＩＩで炭化珪素半導体装置１を切断した面が図８に示される。図１１のＩＸ−ＩＸで炭化珪素半導体装置１を切断した面が図９に示される。
【００８２】
１つの実施形態では、抵抗９２ａは、ポリシリコン抵抗である。ポリシリコン抵抗により電流制限部を形成することで、ゲート電極９２と電流制限部とを一体化することができる。したがって、電流制限部を容易に作製できる。また、ポリシリコン抵抗は、炭化珪素層１０およびソース配線層９５とは異なる層に配置されることができる。したがって、電流制限部の配置に関する自由度を高めることができる。ただし、電流制限部は、ポリシリコン抵抗のみによって形成されるものと限定されない。たとえば電流制限部は、ポリシリコン抵抗に接続される金属層などを含んでいてもよい。さらに、電流制限部は、ポリシリコン抵抗を含むように限定されない。たとえば炭化珪素層１０中の不純物領域、あるいは、ソース配線層と同じ金属層により電流制限部が形成されてもよい。
【００８３】
電極１１１は、抵抗９２ａと接続領域２ａ（図８を参照）とを電気的に接続する。接続領域２ａは、ｐ型埋込領域に電気的に接続される。したがって、ｐ型埋込領域２はゲート電極９２に電気的に接続される。ゲート電極９２は、ゲートパッド電極１０２に接続される。
【００８４】
図１２は、本発明の実施の形態２に係る炭化珪素半導体装置の等価回路図である。図１２を参照して、埋込領域（ｐ型埋込領域２）は、抵抗９２ａおよびゲート電極（図示せず）を介してゲートパッド電極１０２に接続される。実施の形態１と同様に、実施の形態２では、ｐ型埋込領域２の電位をソースおよびバックゲート（ボディ領域８２）の電位と独立に設定することができる。実施の形態２では、電位制御電極１０１は、ゲートパッド電極１０２およびゲート電極９２を含む。ゲート電極９２およびゲートパッド電極１０２は、ＭＯＳＦＥＴにとって、いわば必須の要素である。ゲート電極９２およびゲートパッド電極１０２を電位制御電極１０１にも共用することで、電位制御電極を容易に実現することができる。
【００８５】
抵抗９２ａは、電流制限部として機能する。具体的には、抵抗９２ａは、ゲート電極９２とｐ型埋込領域２との間に電気的に接続されて、ゲート電極９２とｐ型埋込領域２との間に流れる電流を制限する。電流制限部によって、チャネルを形成するのに十分に高い電圧をゲート電極９２に印加することができる。
【００８６】
図１３は、本発明の実施の形態２に係る炭化珪素半導体装置の動作を説明するための図である。図１３を参照して、ゲート電極９２に電位ＶGが印加される。ｐ型埋込領域２とドリフト領域８１とによってダイオードＤが形成される。
【００８７】
ｐ型埋込領域２の電位ＶPは、ＶP＝ＶG−（Ｉ×Ｒ）と表わされる。Ｉは、抵抗９２ａを流れる電流を表わし、Ｒは、抵抗９２ａの抵抗値を表わす。
【００８８】
抵抗９２ａがない場合には、ＶP＝ＶGである。この場合、ダイオードのｐｎ順方向特性により、電位ＶGがクランプされる可能性がある。このために、チャネルの形成に必要な、十分に高い電圧をゲート電極９２に与えることができない可能性がある。
【００８９】
これに対して実施の形態２によれば、抵抗９２ａによって電流が制限されることで、電位ＶPよりも電位ＶGを高くすることができる。したがってチャネルの形成に必要な、十分に高い電圧をゲート電極９２に与えることができる。
【００９０】
なお、実施の形態１と同様に、ｐ型埋込領域２は、ボディ領域８２に形成されるチャネル（図７を参照）から５μｍ以内の範囲に設けられることが好ましい。これにより、ＭＯＳＦＥＴのオン時に、ｐ型埋込領域２からチャネルに正孔を供給することが可能になる。したがってＭＯＳＦＥＴのオン抵抗をより低減することができる。
【００９１】
＜実施の形態３＞
図１４は、本発明の実施の形態３に係る炭化珪素半導体装置の構成を示す断面模式図である。図１４を参照して、抵抗９２ａは、段差部ＳＴの第２の底部ＢＴ２において、コンタクト電極９４ａと接続されるとともに電位制御電極１０１に接続される。抵抗９２ａは、たとえばポリシリコンからなる抵抗（ポリシリコン抵抗）である。実施の形態３によれば、図１２に示される回路を実現することができる。抵抗９２ａは、電流制限部として機能する。なお、図１４に示された他の部分の構成は、本発明の実施の形態１に係る炭化珪素半導体装置の対応の部分の構成（図１を参照）と同様である。
【００９２】
平面視において、抵抗９２ａが電位制御電極１０１と段差部ＳＴの一部分に形成されて、電位制御電極１０１およびコンタクト電極９４ａの間に接続される。段差部ＳＴの残りの部分は、ゲート絶縁膜９１および層間絶縁膜９３で覆われる。このような構成により、電位制御電極１０１と抵抗９２ａとの接続抵抗を調整することができる。なお、本発明の実施の形態３に係る炭化珪素半導体装置１の平面図は、たとえば図４と同様である。
【００９３】
＜実施の形態４＞
図１５は、本発明の実施の形態４に係る炭化珪素半導体装置の構成を示す断面模式図である。図１５を参照して、抵抗９２ａは、段差部ＳＴの第２の底部ＢＴ２において、コンタクト電極９４ａと接続されるとともに電極１１１に接続される。抵抗９２ａは、たとえばポリシリコンからなる抵抗（ポリシリコン抵抗）である。実施の形態２，３と同様に、抵抗９２ａは、電流制限部として機能する。したがって実施の形態４によれば、図１２に示される回路を実現することができる。
【００９４】
図１６は、本発明の実施の形態４に係る炭化珪素半導体装置１の平面図である。図１６を参照して、ＸＶ−ＸＶで炭化珪素半導体装置１を切断した面が図１５に示される。図１５および図１６に示されるように、平面視において、抵抗９２ａが電極１１１と重なるように段差部ＳＴの一部分に形成されて、電極１１１およびコンタクト電極９４ａの間に接続される。なお、段差部ＳＴの残りの部分は、ゲート絶縁膜９１および層間絶縁膜９３で覆われる。このような構成により、電極１１１と抵抗９２ａとの接続抵抗を調整することができる。
【００９５】
＜実施の形態５＞
図１７は、本発明の実施の形態５に係る炭化珪素半導体装置の構成を示す断面模式図である。図１７を参照して、ｐ型埋込領域２は、トレンチＴＲの第１の底部ＢＴ１の直下に配置される。図１７に示された他の部分の構成は、本発明の実施の形態１に係る炭化珪素半導体装置の対応の部分の構成（図１を参照）と同様である。なお、図１７に示された構成では、ｐ型埋込領域２は、トレンチＴＲの第１の底部ＢＴ１から離れて配置されている。しかしながらｐ型埋込領域２は、第１の底部ＢＴ１の直下において第１の底部ＢＴ１に接して配置されていてもよい。
【００９６】
さらに、実施の形態２，３，４の各々に係る炭化珪素半導体装置（図８、図９、図１４、図１５を参照）においても、ｐ型埋込領域２がトレンチＴＲの第１の底部ＢＴ１の直下に、第１の底部ＢＴ１に接して、あるいは第１の底部ＢＴ１から離れて配置されてもよい。
【００９７】
＜実施の形態６＞
本発明の実施の形態に係る炭化珪素半導体装置は、たとえばインバータ、あるいはコンバータといった電力変換回路に適用することができる。一般的に、そのような電力変換回路は、高電位（たとえば電源電位）と低電位（たとえば接地電位）との間に直列接続された２つの半導体スイッチング素子を含む。
【００９８】
２つの半導体スイッチング素子は、相補的にオンおよびオフする。それら２つの半導体スイッチング素子のオン期間同士が重なる場合、高電位と低電位とが短絡される。したがって２つの半導体スイッチング素子に過大な電流が流れる。そのような短絡を検出するための回路が提案されている。
【００９９】
図１８は、半導体スイッチング素子および短絡検出回路を含む半導体回路の一例を示した回路図である。図１８を参照して、半導体回路２００は、半導体スイッチング素子２０１，２０２と、短絡検出抵抗２０３と、比較器２０４と、短絡検出ダイオード２０６とを備える。
【０１００】
半導体スイッチング素子２０１，２０２の各々は、たとえばＮチャネルＭＯＳＦＥＴである。半導体スイッチング素子２０１，２０２は、電源２０８と接地電位との間に直列に接続される。
【０１０１】
具体的には、半導体スイッチング素子２０１は、ドレイン端子２１４と、ソース端子２１２と、ゲート端子２１１とを有する。ドレイン端子２１４は電源２０８に接続されることにより、電位ＶＨを有する。電位ＶＨは、負荷２５０の種類によって決定される。電位ＶＨは、たとえば数百Ｖから約１０００Ｖまでの範囲にある。
【０１０２】
ゲート端子２１１は、制御電圧ＶｉｎＴを受ける。ソース端子２１２は、出力端子に相当し、電圧Ｖｏｕｔを出力する。ソース端子２１２は、負荷２５０に接続される。
【０１０３】
半導体スイッチング素子２０２は、ドレイン端子２１５と、ソース端子２１６と、ゲート端子２１３とを有する。ドレイン端子２１５は、半導体スイッチング素子２０２のソース端子２１２に電気的に接続される。ゲート端子２１３は、制御電圧ＶｉｎＢを受ける。ソース端子２１６は、接地電位に接続される。
【０１０４】
短絡検出抵抗２０３は、端子２１７，２１８を有する。端子２１７は、電源２０９に接続される。電源２０９の電位ＶＬは、電位ＶＨよりも低い。たとえば電位ＶＬは、５Ｖから１５Ｖまでの範囲内にある。端子２１８は、短絡検出ダイオード２０６のアノード端子に接続される。
【０１０５】
短絡検出ダイオード２０６は、半導体スイッチング素子２０１，２０２に外付けされる。短絡検出ダイオード２０６は、電位ＶＨよりも大きい耐圧を有する。短絡検出ダイオード２０６のカソード端子は、半導体スイッチング素子２０２のドレイン端子２１５および半導体スイッチング素子２０１のソース端子２１２に電気的に接続される。
【０１０６】
比較器２０４の一方の入力端子（「＋」と示される）は、短絡検出抵抗２０３の端子２１８および、短絡検出ダイオード２０６のアノード端子に接続される。比較器２０４の他方の入力端子（「−」と示される）は、基準電源２０５に接続される。比較器２０４は、端子２１８の電位を基準電源２０５の電位（基準電位）と比較する。比較器２０４は、その比較結果を表わす電圧Ｖｄｅｔを出力端子２０７から出力する。
【０１０７】
図１９は、図１８に示される半導体回路の動作を説明するための信号波形図である。図１８および図１９を参照して、制御電圧ＶｉｎＴおよび制御電圧ＶｉｎＢは、相補的に変化する。具体的には、制御電圧ＶｉｎＴのレベルがＬ（論理ロー）レベルからＨ（論理ハイ）レベルに変化する場合には、制御電圧ＶｉｎＢのレベルはＨレベルからＬレベルに変化する。逆に、制御電圧ＶｉｎＴのレベルがＨレベルからＬレベルに変化する場合には、制御電圧ＶｉｎＢのレベルはＬレベルからＨレベルに変化する。
【０１０８】
制御電圧（ＶｉｎＴ，ＶｉｎＢ）のレベルがＨレベルであるときには、半導体スイッチング素子（２０１，２０２）がオンする。一方、制御電圧（ＶｉｎＴ，ＶｉｎＢ）のレベルがＬレベルであるときには、半導体スイッチング素子（２０１，２０２）がオフする。半導体スイッチング素子２０１，２０２の一方がオン状態であるときには、半導体スイッチング素子２０１，２０２の他方はオフ状態である。
【０１０９】
制御電圧ＶｉｎＴ，ＶｉｎＢの一方のレベルがＨレベルからＬレベルに変化した場合、他方の制御電圧のレベルは、期間Ｔｄだけ遅れてＬレベルからＨレベルへと変化する。期間Ｔｄは、「デッドタイム」と呼ばれる期間である。
【０１１０】
半導体スイッチング素子２０１，２０２の一方の状態がオンからオフに変化した場合、半導体スイッチング素子２０１，２０２の他方の状態は、期間Ｔｄだけ遅れてオフからオンに切換わる。したがって期間Ｔｄの間、半導体スイッチング素子２０１，２０２の両方はオフ状態である。期間Ｔｄが確保されることにより、半導体スイッチング素子２０１，２０２が同時にオン状態になることが避けられている。したがって電源２０８が接地電位に短絡されることが避けられている。
【０１１１】
制御電圧ＶｉｎＢのレベルがＨレベル、かつ、制御電圧ＶｉｎＴのレベルがＬレベルである場合、半導体スイッチング素子２０２（下アーム）のドレイン電圧（ドレイン端子２１５の電圧）は、数ボルト以下であり、理想的には０ボルトである。比較器２０４の「＋」側の入力端子の電位、すなわち短絡検出抵抗２０３の端子２１８の電位は、半導体スイッチング素子２０２のソース電圧に、短絡検出ダイオード２０６の順方向電圧を加えた電位にほぼ等しい。この電圧は、基準電源２０５の電圧よりも低い。したがって、比較器２０４から出力される電圧Ｖｄｅｔのレベルは、Ｌレベルである。
【０１１２】
一方、制御電圧ＶｉｎＢのレベルがＬレベル、かつ、制御電圧ＶｉｎＴのレベルがＨレベルである場合、半導体スイッチング素子２０２のドレイン電圧は、ＶＨに実質的に等しい。この場合、短絡検出ダイオード２０６によって、半導体スイッチング素子２０２のドレイン端子２１５と、短絡検出抵抗２０３の端子２１８とが電気的に絶縁される。これにより、端子２１８の電位、すなわち、比較器２０４の「＋」側の入力端子の電圧は、電源２０９の電位ＶＬに実質的に等しい。電圧ＶＬは基準電源２０５の電圧よりも高い。したがって、比較器２０４から出力される電圧Ｖｄｅｔのレベルは、Ｈレベルである。
【０１１３】
半導体スイッチング素子２０１，２０２が相補的に動作することにより、電圧Ｖｏｕｔは、接地電位（０Ｖ）と電位ＶＨとの間で変化する。電圧Ｖｄｅｔは、半導体スイッチング素子２０１がオン状態、かつ半導体スイッチング素子２０２がオフ状態であるときにはＨレベルとなる。一方、電圧Ｖｄｅｔは、半導体スイッチング素子２０１がオフ状態、かつ半導体スイッチング素子２０２がオン状態であるときにはＬレベルとなる。
【０１１４】
しかしながら、たとえば半導体スイッチング素子２０１の故障により、半導体スイッチング素子２０１がオン状態のままになる可能性がある。あるいは、制御電圧ＶｉｎＴ，ＶｉｎＢのＨレベルの期間同士が互いに重なることが考えられる。これらの場合には、制御電圧ＶｉｎＢのレベルがＨレベルであるときに、電源２０８（言い換えると電位ＶＨ）が半導体スイッチング素子２０１，２０２を通じて接地と短絡される。
【０１１５】
このように素子の故障あるいは制御電圧の異常などによって、半導体スイッチング素子２０１がオンし、かつ半導体スイッチング素子２０２がオンしたときの電圧Ｖｏｕｔは、電位ＶＨと接地電位との間の中間の値（たとえばＶＨ／２）になる。さらに、比較器２０４の「＋」側の入力端子の電位が実質的にＶＬに等しいため、電圧ＶｄｅｔのレベルがＨレベルになる。すなわち電圧Ｖｄｅｔのレベルは、Ｈレベルのまま変化しない。制御電圧ＶｉｎＢがＨレベルとなるタイミングで電圧Ｖｄｅｔを監視することによって、短絡を検出することができる。
【０１１６】
図１８に示される回路では、短絡検出ダイオード２０６が半導体スイッチング素子２０１，２０２に外付けされる。したがって、半導体回路２００は、多くの素子が必要であるという課題を有する。一方、本発明の実施の形態によれば、短絡検出ダイオード２０６と等価なダイオードを、炭化珪素半導体装置１（半導体スイッチング素子）に内蔵することができる。
【０１１７】
図２０は、本発明の実施の形態に係る炭化珪素半導体装置１に内蔵されるダイオードを説明するための断面図である。図１３および図２０を参照して、炭化珪素半導体装置１は、複数のダイオードＤを内蔵する。上記のとおり、各ダイオードＤは、ドリフト領域８１（ｎ型領域）と、ｐ型埋込領域２とによって形成される寄生ダイオードである。
【０１１８】
実施の形態６によれば、ダイオードＤを短絡検出ダイオード２０６に代えて用いることができる。図２１は、本発明の実施の形態６に従う半導体回路の回路図である。図１８および図２１を参照して、本発明の実施の形態６に従う半導体回路２１０は、半導体スイッチング素子２０２を、本発明の実施の形態に係る炭化珪素半導体装置１で置き換えた構成を有する。さらに、半導体回路２１０からは、短絡検出ダイオード２０６が省略される。この点で半導体回路２１０は、半導体回路２００と異なる。
【０１１９】
より具体的に説明すると、炭化珪素半導体装置１のドレイン電極９８は、半導体スイッチング素子２０１のソース端子２１２に電気的に接続される。これにより、半導体スイッチング素子２０１のソース端子２１２が炭化珪素半導体装置１のドリフト領域８１に電気的に接続される。一方、炭化珪素半導体装置１のソース配線層９５（たとえばソースパッド）は、接地電位に接続される。したがって、炭化珪素半導体装置１のソース領域８３には、ソース配線層９５およびソース電極９４を通じて、接地電位が与えられる。接地電位は、電位ＶＬよりも低い電位である。炭化珪素半導体装置１のゲート端子（ゲートパッド電極１０２）には、制御電圧ＶｉｎＢが与えられる。
【０１２０】
炭化珪素半導体装置１のｐ型埋込領域２は、たとえば図４に示されるように、電位制御電極１０１としてのパッドに電気的に接続される。このパッド（電位制御電極１０１）が、短絡検出抵抗２０３の一方の端子２１８に電気的に接続されるとともに、比較器２０４の「＋」側の入力端子に電気的に接続される。したがって、ｐ型埋込領域２は、電位制御電極１０１および短絡検出抵抗２０３の端子２１８を通じて、比較器２０４の「＋」側の入力端子に電気的に接続される。半導体回路２１０の他の部分の構成は、半導体回路２００の対応する部分の構成と同様であるので以後の説明は繰り返さない。
【０１２１】
電位制御電極１０１は、短絡検出抵抗２０３の端子２１８に接続される。これにより、他の実施の形態と同じく、電位制御電極１０１は、ソース領域８３とは独立にｐ型埋込領域２に電位を印加するための電極として機能する。半導体スイッチング素子２０１がオン状態であり、かつ、炭化珪素半導体装置１がオフ状態であるときには、ダイオードＤが逆バイアスされて、ｐ型埋込領域２の電位がＶＬを越えて上昇する。一方、半導体スイッチング素子２０１がオフ状態であり、かつ、炭化珪素半導体装置１がオン状態であるときには、電位制御電極１０１によって、ｐ型埋込領域２の電位は、ソース領域９１の電位にダイオードＤの順方向電圧を加えた電位近くまで上昇する。なお、半導体スイッチング素子２０１の故障等によって電源２０８が接地電位に短絡する場合においても、ダイオードＤが逆バイアスされて、ｐ型埋込領域２の電位がＶＬを越えて上昇する。したがって、制御電圧ＶｉｎＢがＨレベルとなったタイミングで電圧Ｖｄｅｔを監視することにより、短絡を検出することができる。
【０１２２】
実施の形態６によれば、外付けの短絡検出ダイオードを省略することができる。さらに、半導体回路２１０において、炭化珪素半導体装置１、すなわち下アームのオン状態では、短絡検出抵抗２０３、電位制御電極１０１およびｐ型埋込領域２を通じて、チャネルに正孔を注入することができる（実施の形態１を参照）。したがって、本発明の実施の形態６に係る半導体回路２１０は、半導体回路２００に比べて、下アームがオンしたときのオン抵抗を、より一層低減することができる。
【０１２３】
上記の実施の形態１〜実施の形態６では、いわゆるトレンチゲート型のＭＯＳＦＥＴが示される。上記の各実施の形態に示されるように、炭化珪素層（１０）には、第２の主面（１０ａ）からソース領域（８３）およびボディ領域（８２）を貫通してドリフト領域（８１）に至る側壁部（ＳＷ１）と、ドリフト領域（８１）に位置する底部（ＢＴ１）とからなるトレンチ（ＴＲ）が設けられていてもよい。この構成によれば、第２導電型領域（２）は、トレンチ（ＴＲ）の底部（ＢＴ１）に対向するようにドリフト領域（８１）に埋め込まれて配置され、かつ第２導電型を有していてもよい。
【０１２４】
ただし、プレーナゲート型のＭＯＳＦＥＴにも本発明は適用可能である。プレーナゲート型のＭＯＳＦＥＴの場合、ゲート絶縁膜は、ソース領域とドリフト領域との間に位置するボディ領域の部分を覆うように、炭化珪素層１０の第２の主面１０ａ上に配置されてもよい。ゲート電極はそのゲート絶縁膜上に配置されてもよい。
【０１２５】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１２６】
１  炭化珪素半導体装置、２  ｐ型埋込領域、２ａ  接続領域、３  ガードリング領域、４  フィールドストップ領域、１０  炭化珪素層、１０ａ  第２の主面、１０ｂ  第１の主面、１０ｄ  側端部、２０  空乏層、２５  チャネル、８０  炭化珪素単結晶基板、８１  ドリフト領域、８１ａ  第１の角部、８１ｂ  第２の角部、８１ｃ  下部ドリフト領域、８１ｄ  上部ドリフト領域、８２  ボディ領域、８３  ソース領域、８４  コンタクト領域、９１  ゲート絶縁膜、９２  ゲート電極、９２ａ  抵抗、９３  層間絶縁膜、９４  ソース電極、９４ａ  コンタクト電極、９５  ソース配線層、９６  金属領域、９７  保護膜、９８  ドレイン電極、１０１  電位制御電極、１０２  ゲートパッド電極、１１１  電極、２００，２１０  半導体回路、２０１，２０２  半導体スイッチング素子、２０３  短絡検出抵抗、２０４  比較器、２０５  基準電源、２０６  短絡検出ダイオード、２０７  出力端子、２０８，２０９  電源、２１１，２１３  ゲート端子、２１２，２１６  ソース端子、２１４，２１５  ドレイン端子、２１７，２１８  端子（短絡検出抵抗）、２５０  負荷、ＢＴ１  第１の底部、ＢＴ２  第２の底部、ＣＬ  セル、Ｄ  ダイオード、ＩＲ  素子領域、ＩＳ  交差点、ＯＲ  終端領域、ＳＴ  段差部、ＳＷ１  第１の側壁部、ＳＷ２  第２の側壁部、ＴＲ  トレンチ。
【図１】
2015119157.tif 000003
【図２】
2015119157.tif 000004
【図３】
2015119157.tif 000005
【図４】
2015119157.tif 000006
【図５】
2015119157.tif 000007
【図６】
2015119157.tif 000008
【図７】
2015119157.tif 000009
【図８】
2015119157.tif 000010
【図９】
2015119157.tif 000011
【図１０】
2015119157.tif 000012
【図１１】
2015119157.tif 000013
【図１２】
2015119157.tif 000014
【図１３】
2015119157.tif 000015
【図１４】
2015119157.tif 000016
【図１５】
2015119157.tif 000017
【図１６】
2015119157.tif 000018
【図１７】
2015119157.tif 000019
【図１８】
2015119157.tif 000020
【図１９】
2015119157.tif 000021
【図２０】
2015119157.tif 000022
【図２１】
2015119157.tif 000023