(57)【要約】【課題】本発明は、コンタクト抵抗を低減することが可能なヘテロ接合電界効果型トランジスタおよびその製造方法を提供することを目的とする。【解決手段】本発明によるヘテロ接合電界効果型トランジスタは、窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、基板１上に形成されたチャネル層３と、チャネル層３上に形成されたバリア層４と、バリア層４上の予め定められた領域に形成されたゲート電極７と、バリア層４上であって、ゲート電極７の一方側と他方側とに各々形成された生成層８と、生成層８上の各々に形成されたソース電極５およびドレイン電極６とを備え、バリア層４は、少なくともＩｎを含み、生成層８は、Ｉｎを含むことを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、
基板上に形成されたチャネル層と、
前記チャネル層上に形成されたバリア層と、
前記バリア層上の予め定められた領域に形成されたゲート電極と、
前記バリア層上であって、前記ゲート電極の一方側と他方側とに各々形成された第１の生成層および第２の生成層と、
前記第１の生成層上および前記第２の生成層上の各々に形成されたソース電極およびドレイン電極と、
を備え、
前記バリア層は、少なくともＩｎを含み、
前記第１の生成層および前記第２の生成層は、Ｉｎを含むことを特徴とする、ヘテロ接合電界効果型トランジスタ。
【請求項２】
前記第１の生成層および前記第２の生成層に含まれるＩｎは、前記バリア層から拡散されたＩｎであることを特徴とする、請求項１に記載のヘテロ接合電界効果型トランジスタ。
【請求項３】
前記バリア層は、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０＜ｘ≦１、０≦ｙ≦１、０＜ｘ＋ｙ≦１）であることを特徴とする、請求項１または２に記載のヘテロ接合電界効果型トランジスタ。
【請求項４】
前記第１の生成層および前記第２の生成層は、Ｚｎ、Ｚｎの酸化物、Ｚｎの窒化物、あるいはＺｎの酸窒化物を含む金属層であることを特徴とする、請求項１から３のいずれか１項に記載のヘテロ接合電界効果型トランジスタ。
【請求項５】
前記ソース電極および前記ドレイン電極は、積層して形成された複数の金属層であることを特徴とする、請求項１から４のいずれか１項に記載のヘテロ接合電界効果型トランジスタ。
【請求項６】
前記第１の生成層および前記第２の生成層と、前記ソース電極および前記ドレイン電極との間に、前記第１の生成層および前記第２の生成層に含まれる金属と、前記ソース電極および前記ドレイン電極との合金である合金層をさらに備えることを特徴とする、請求項１から５のいずれか１項に記載のヘテロ接合電界効果型トランジスタ。
【請求項７】
窒化物半導体からなるヘテロ接合電界効果型トランジスタの製造方法であって、
（ａ）基板上にチャネル層、および少なくともＩｎを含むバリア層を順次形成する工程と、
（ｂ）前記バリア層上であって、ゲート電極を形成すべき領域の一方側と他方側とに第１の反応層および第２の反応層を各々形成する工程と、
（ｃ）前記バリア層に含まれる前記Ｉｎを前記第１の反応層および前記第２の反応層に拡散させ、前記第１の反応層および前記第２の反応層の各々を第１の生成層および第２の生成層として形成する工程と、
（ｄ）前記第１の生成層上および前記第２の生成層上の各々にソース電極およびドレイン電極を形成する工程と、
（ｅ）前記バリア層上の前記ゲート電極を形成すべき領域に前記ゲート電極を形成する工程と、
を備える、ヘテロ接合電界効果型トランジスタの製造方法。
【請求項８】
前記工程（ａ）と前記工程（ｂ）との間において、
（ｆ）前記バリア層上に保護膜を形成する工程と、
（ｇ）前記保護膜の前記第１の反応層および前記第２の反応層を形成すべき箇所をエッチングする工程と、
をさらに備えることを特徴とする、請求項７に記載のヘテロ接合電界効果型トランジスタの製造方法。
【請求項９】
前記工程（ｃ）と前記工程（ｄ）との間において、
（ｈ）前記第１の生成層および前記第２の生成層を除去する工程をさらに備えることを特徴とする、請求項７または８に記載のヘテロ接合電界効果型トランジスタの製造方法。
【請求項１０】
前記工程（ａ）において、
前記バリア層は、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０＜ｘ≦１、０≦ｙ≦１、０＜ｘ＋ｙ≦１）であることを特徴とする、請求項７から９のいずれか１項に記載のヘテロ接合電界効果型トランジスタの製造方法。
【請求項１１】
前記工程（ｂ）において、
前記第１の反応層および前記第２の反応層は、Ｚｎ、Ｚｎの酸化物、Ｚｎの窒化物、あるいはＺｎの酸窒化物を含む金属層であることを特徴とする、請求項７から１０のいずれか１項に記載のヘテロ接合電界効果型トランジスタの製造方法。
【請求項１２】
前記工程（ｄ）において、
前記ソース電極および前記ドレイン電極は、積層して形成された複数の金属層であることを特徴とする、請求項７から１１のいずれか１項に記載のヘテロ接合電界効果型トランジスタの製造方法。
【請求項１３】
前記工程（ｂ）と前記工程（ｅ）との間において、前記工程（ｃ）および前記工程（ｄ）に代えて、
（ｉ）前記第１の反応層上および前記第２の反応層上の各々にソース電極およびドレイン電極を形成する工程と、
（ｊ）前記バリア層に含まれる前記Ｉｎを前記第１の反応層および前記第２の反応層に拡散させ、前記第１の反応層および前記第２の反応層の各々を第１の生成層および第２の生成層として形成する工程と、
（ｄ）前記第１の反応層および前記第２の反応層と、前記ソース電極および前記ドレイン電極との合金である合金層を形成する工程と、
を備えることを特徴とする、請求項７，８，および１０から１２のいずれか１項に記載のヘテロ接合電界効果型トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物を含む半導体（以下、窒化物半導体とも称する）からなるヘテロ接合電界効果型トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
ＧａＮに代表される窒化物半導体は、飽和電子速度や移動度が高いだけでなく、絶縁破壊電界強度や熱伝導率が高いという特徴を有していることから、窒化物半導体を用いたヘテロ接合電界効果型トランジスタなどの半導体装置は高出力化が期待されている。
【０００３】
窒化物半導体を用いたヘテロ接合電界効果型トランジスタは、一般的な構造として、基板上に窒化物半導体からなるチャネル層およびバリア層を順に積層し、バリア層上にソース電極、ドレイン電極、およびゲート電極を備えている。
【０００４】
このようなヘテロ接合電界効果型トランジスタにおいて、チャネル層にＧａＮ、バリア層にＡｌＧａＮを用いた場合、チャネル層とバリア層とのヘテロ接合界面に２次元電子ガス（2-Dimensional Electron Gas : 2DEG）と呼ばれる高濃度のキャリアが発生する。チャネル層は、アンドープの半導体を用いているため２ＤＥＧの移動度が高い。従って、ヘテロ接合電界効果型トランジスタの高周波化および大電流化を実現することができる。
【０００５】
また、バリア層には、上記のＡｌＧａＮの他にＩｎＡｌＮが用いられることもある（例えば、非特許文献１参照）。ＩｎＡｌＮは、大きな自発分極を有しかつ大きな伝導帯エネルギー不連続を生じるため電子の閉じ込め効果に優れ、バリア層にＡｌＧａＮを用いた場合よりも高濃度の２ＤＥＧを得ることができる（例えば、非特許文献２参照）。また、ＩｎＡｌＮは、Ｉｎ組成を変更することによって格子定数を変化させることができるため、バリア層とチャネル層とを格子整合させることができる。従って、欠陥が少ないバリア層を形成することができ、高信頼性が期待できる。
【０００６】
ソース電極およびドレイン電極と、窒化物半導体からなる半導体層（上記のバリア層に相当）とは、オーミックコンタクトをとる必要があり、このときのコンタクト抵抗は低い方が望ましい（このときのソース電極およびドレイン電極は、オーミック電極とも呼ばれる）。コンタクト抵抗を低減する方法としては、ソース電極およびドレイン電極を構成する金属と半導体層との界面にて生じるショットキー障壁の高さを低減する方法や、半導体層側にドーピングを行うことによってショットキー障壁の幅を薄くする（薄層化する）方法がある。従来のＡｌＧａＮからなるバリア層に対して用いられていたＴｉ／Ａｌ系多層金属電極では、ＡｌＧａＮと仕事関数が小さいＴｉとが反応してＴｉＮを形成する際にバリア層中に生成されるＮ空孔によって、オーミックコンタクトをとっている（例えば、非特許文献４参照）。
【０００７】
また、電子親和力がＡｌＧａＮよりも小さいためショットキー障壁が高くなるＩｎＡｌＮをバリア層に用いる場合においても、従来のＡｌＧａＮからなるバリア層に対して用いられていたＴｉ／Ａｌ／Ｎｉ／ＡｕなどのＴｉ／Ａｌ系多層金属電極が用いられている（例えば、特許文献１および非特許文献３参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１１−２２２９６４号公報
【非特許文献】
【０００９】
【非特許文献１】A.Matulionis, et al., "Window for better reliability of nitride heterostructure field effect transistors", Microelectronics Reliability 52, 2012, 2149-2152.
【非特許文献２】J.Kuzmik, "Power Electronics on InAlN/(In)GaN: Prospect for a Record Performance", IEEE ELECTRON DEVICE LETTERS, NOVEMBER 2001, VOL.22, NO.11, 510-512.
【非特許文献３】C.-F.Lo, et al., "Annealing temperature dependence of Ohmic contact resistance and morphology on InAlN/GaN high electron mobility transistor structures", JOURNAL OF VACUUM SIENCE AND TECHNOLOGY B 29, 2011, 021002.
【非特許文献４】Masakatsu Maeda, et al., "Effect of interfacial reaction on electrical conduction across the interface between n-type gallium nitride and contact materials", Journal of Physics, Conference Series 379, 2012, 012020.
【発明の概要】
【発明が解決しようとする課題】
【００１０】
従来のような、バリア層にＩｎＡｌＮ、電極にＴｉ／Ａｌ系多層金属を用いた場合では、さらなる高出力化のためにはコンタクト抵抗が未だに高いため、コンタクト抵抗をさらに低減することが課題となっている。
【００１１】
本発明は、これらの問題を解決するためになされたものであり、コンタクト抵抗を低減することが可能なヘテロ接合電界効果型トランジスタおよびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記の課題を解決するために、本発明によるヘテロ接合電界効果型トランジスタは、窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、基板上に形成されたチャネル層と、チャネル層上に形成されたバリア層と、バリア層上の予め定められた領域に形成されたゲート電極と、バリア層上であって、ゲート電極の一方側と他方側とに各々形成された第１の生成層および第２の生成層と、第１の生成層上および第２の生成層上の各々に形成されたソース電極およびドレイン電極とを備え、バリア層は、少なくともＩｎを含み、第１の生成層および第２の生成層は、Ｉｎを含むことを特徴とする。
【００１３】
また、ヘテロ接合電界効果型トランジスタの製造方法は、窒化物半導体からなるヘテロ接合電界効果型トランジスタの製造方法であって、（ａ）基板上にチャネル層、および少なくともＩｎを含むバリア層を順次形成する工程と、（ｂ）バリア層上であって、ゲート電極を形成すべき領域の一方側と他方側とに第１の反応層および第２の反応層を各々形成する工程と、（ｃ）バリア層に含まれるＩｎを第１の反応層および第２の反応層に拡散させ、第１の反応層および第２の反応層の各々を第１の生成層および第２の生成層として形成する工程と、（ｄ）第１の生成層上および第２の生成層上の各々にソース電極およびドレイン電極を形成する工程と、（ｅ）バリア層上のゲート電極を形成すべき領域にゲート電極を形成する工程とを備える。
【発明の効果】
【００１４】
本発明によると、ヘテロ接合電界効果型トランジスタは、窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、基板上に形成されたチャネル層と、チャネル層上に形成されたバリア層と、バリア層上の予め定められた領域に形成されたゲート電極と、バリア層上であって、ゲート電極の一方側と他方側とに各々形成された第１の生成層および第２の生成層と、第１の生成層上および第２の生成層上の各々に形成されたソース電極およびドレイン電極とを備え、バリア層は、少なくともＩｎを含み、第１の生成層および第２の生成層は、Ｉｎを含むため、コンタクト抵抗を低減することが可能となる。
【００１５】
また、ヘテロ接合電界効果型トランジスタの製造方法は、窒化物半導体からなるヘテロ接合電界効果型トランジスタの製造方法であって、（ａ）基板上にチャネル層、および少なくともＩｎを含むバリア層を順次形成する工程と、（ｂ）バリア層上であって、ゲート電極を形成すべき領域の一方側と他方側とに第１の反応層および第２の反応層を各々形成する工程と、（ｃ）バリア層に含まれるＩｎを第１の反応層および第２の反応層に拡散させ、第１の反応層および第２の反応層の各々を第１の生成層および第２の生成層として形成する工程と、（ｄ）第１の生成層上および第２の生成層上の各々にソース電極およびドレイン電極を形成する工程と、（ｅ）バリア層上のゲート電極を形成すべき領域にゲート電極を形成する工程とを備えるため、コンタクト抵抗を低減することが可能となる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態１によるヘテロ接合電界効果型トランジスタの構造の一例を示す図である。
【図２】本発明の実施の形態１によるヘテロ接合電界効果型トランジスタの構造の一例を示す平面図である。
【図３】本発明の実施の形態１によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す図である。
【図４】本発明の実施の形態１によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す図である。
【図５】本発明の実施の形態１によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す図である。
【図６】本発明の実施の形態１によるヘテロ接合電界効果型トランジスタのエネルギーバンドの一例を示す図である。
【図７】本発明の実施の形態１によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す図である。
【図８】本発明の実施の形態２によるヘテロ接合電界効果型トランジスタの構造の一例を示す図である。
【図９】本発明の実施の形態２によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す図である。
【図１０】本発明の実施の形態２によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す図である。
【図１１】本発明の実施の形態３によるヘテロ接合電界効果型トランジスタの構造の一例を示す図である。
【図１２】本発明の実施の形態３によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す図である。
【図１３】本発明の実施の形態３によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す図である。
【図１４】本発明の実施の形態３によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す図である。
【図１５】本発明の実施の形態４によるヘテロ接合電界効果型トランジスタの構造の一例を示す図である。
【発明を実施するための形態】
【００１７】
本発明の実施の形態について、図面に基づいて以下に説明する。
【００１８】
＜実施の形態１＞
まず、本発明の実施の形態１によるヘテロ接合電界効果型トランジスタの構成について説明する。
【００１９】
図１は、本実施の形態１によるヘテロ接合電界効果型トランジスタの構造の一例を示す図である。また、図２は、図１を上方から見たときの平面図である。なお、図１は、図２のＡ１−Ａ２断面の構造を示している。
【００２０】
図１に示すように、本実施の形態１によるヘテロ接合電界効果型トランジスタは、基板１上に形成されたバッファ層２と、バッファ層２上に形成された窒化物半導体からなるチャネル層３と、チャネル層３上に形成されたＩｎを含む窒化物半導体からなるバリア層４とを順に積層したエピタキシャル構造を備えている。
【００２１】
バリア層４上には、ソース電極５と、ドレイン電極６と、ゲート電極７とを備えている。また、ソース電極５およびドレイン電極６の各々とバリア層４との間には、ＩｎおよびＺｎを含む生成層８（第１の生成層、第２の生成層）が形成されている。
【００２２】
バリア層４の生成層８との界面近傍には、Ｉｎ空孔９が形成されている。
【００２３】
上記より、本実施の形態１によるヘテロ接合電界効果型トランジスタは、窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、基板１上に形成されたチャネル層３と、チャネル層３上に形成されたバリア層４と、バリア層４上の予め定められた領域に形成されたゲート電極７と、バリア層４上であって、ゲート電極７の一方側と他方側とに各々形成された生成層８（第１の生成層、第２の生成層）と、生成層８上の各々に形成されたソース電極５およびドレイン電極６とを備え、バリア層４は、少なくともＩｎを含み、生成層８は、バリア層４から拡散されたＩｎを含んでいる。
【００２４】
次に、本実施の形態１によるヘテロ接合電界効果型トランジスタの製造工程について説明する。
【００２５】
図３〜５，７は、本実施の形態１によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す図である。
【００２６】
まず、図３に示すように、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法やＭＢＥ（Molecular Beam Epitaxy）法などのエピタキシャル成長法を適用することによって、ＳｉＣからなる基板１上にバッファ層２、ＧａＮからなるチャネル層３、およびＩｎＡｌＮからなるバリア層４を各々下から順にエピタキシャル成長させる。
【００２７】
なお、基板１は、ＳｉＣに限るものではなく、サファイア、Ｓｉ、ＧａＮ、ＡｌＮなどであってもよい。
【００２８】
チャネル層３は、ＩｎａＡｌｂＧａ１−ａ−ｂＮ（０≦ａ≦１、０≦ｂ≦１、０≦ａ＋ｂ≦１）であればよく、電子が流れる程度の厚さ（５０〜３０００ｎｍ）であればよい。
【００２９】
バリア層４は、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０＜ｘ≦１、０≦ｙ≦１、０＜ｘ＋ｙ≦１）であればよく、チャネル層３に対して大きな伝導帯エネルギー不連続が生じる組成比とすることによって、電子の閉じ込め効果が優れ、２ＤＥＧの濃度が増大する。このとき、チャネル層３の格子定数とバリア層４の格子定数とが近くなるように、バリア層４の組成比を調整することによって、ミスフィット転位などの欠陥が少ないバリア層４を得ることができる。
【００３０】
次に、図４に示すように、バリア層４上に写真製版によってレジストパターン（図示せず）を形成した後、蒸着法やスパッタ法を用いてＺｎからなる膜厚１０ｎｍの反応層１０（第１の反応層、第２の反応層）を形成し、レジストを除去する。
【００３１】
なお、反応層１０には、Ｉｎと合金を形成しやすく、かつＩｎが含まれる側（図４ではバリア層４側）に反応層１０の材料が拡散されるよりも多くのＩｎが反応層１０に拡散されるような材料が求められる。溶媒（本実施の形態１ではＺｎ）に対して溶質原子（本実施の形態１ではＩｎ）を広範囲に固溶させるためには、次のヒューム・ロザリー則（Hume Rothery Rules）が成り立たなければならないことが分かっている。すなわち、（１）原子容積効果を考慮して原子半径の差が１５％以内であること、（２）電子濃度による固溶限を考慮して価数の差が小さいこと、（３）化学的親和力効果を考慮して電気陰性度の差が小さいことが、溶媒に対して溶質原子として固溶しやすい条件である。
【００３２】
また、ヒューム・ロザリー則において、相対原子価効果を考慮すれば、主成分金属が低原子価である場合は高原子価の合金金属元素を固溶しやすいが、逆（高原子価の主成分金属に対する低原子価の合金金属元素）は固溶しにくいため、反応層１０の材料はバリア層４に含まれるＩｎよりも低原子価であることが上記の条件に追加される。
【００３３】
上記の各条件に基づいて、従来のバリア層上に形成されていた金属であるＴｉ（バリア層上に形成された電極に用いられていたＴｉ）と比較して好条件となる金属は、Ｚｎ、Ｃｄ、Ａｇ、Ｍｎ、Ｖである。ここで、ＭｎおよびＶは電気抵抗率が高く（１００ｎΩ・ｍ以上）、Ａｇは硫化して特性の変動が起こりやすく、Ｃｄは人体への毒性の影響からＲｏＨＳ指令によって規制されていることから、これらの金属（Ｍｎ、Ｖ、Ａｇ、Ｃｄ）は反応層１０に適していない。
【００３４】
上記より、反応層１０としてはＺｎが適している。なお、反応層１０は、Ｚｎに限らず、Ｚｎの酸化物、Ｚｎの窒化物、Ｚｎの酸窒化物であってもＺｎと同様の効果を得ることができる。また、反応層１０の膜厚は、熱処理温度におけるＩｎの拡散長以下であることが望ましい。
【００３５】
次に、図５に示すように、８５０℃でアニールを２分間行い、バリア層４内のＩｎを反応層１０に拡散（熱拡散）させることによって、ＺｎおよびＩｎを含む生成層８を形成する。
【００３６】
なお、生成層８は、Ｚｎに限らず、Ｚｎの酸化物、Ｚｎの窒化物、Ｚｎの酸窒化物であってもＺｎと同様の効果を得ることができる。
【００３７】
また、アニールの条件は、上記に限るものではなく、Ｉｎを熱拡散させる条件であればよい。また、Ｉｎの熱拡散方法は、アニールに限るものではなく、レーザー照射、電子線照射を用いても同様の効果が得られる。
【００３８】
バリア層４内のＩｎを反応層１０に拡散させた後において、バリア層４における生成層８との界面近傍にはＩｎ空孔９が形成される。
【００３９】
図５に示す構造におけるエネルギーバンド図を図６に示す。図６において、縦方向は電子のポテンシャルエネルギーを示し、横方向は図５に示す構造の深さ方向を示している。また、Ｅｖａｃは真空準位、ＥＦはフェルミ準位、ＥＣは伝導帯下端のエネルギー準位、ＥＶは価電子帯上端のエネルギー準位、φＭは仕事関数、χｓは電子親和力、φｂは界面準位を考慮しない状態におけるショットキー障壁の高さ（φＭ−χｓ）を各々示している。
【００４０】
図６に示すように、Ｉｎ空孔９に起因する欠陥準位は、半導体（バリア層４）と金属（生成層８）との界面における、半導体側のショットキー障壁内に形成される。当該欠陥準位を介したトンネル導電経路（図６のショットキー障壁内を貫通する矢印）、あるいはホッピング導電経路（図６のショットキー障壁を避ける矢印）を形成することによって、ショットキー障壁の幅あるいは高さが低減されるため、低コンタクト抵抗化を実現することができる。また、仕事関数が小さいＩｎを反応層１０に拡散させているため、バリア層４と生成層８との界面におけるショットキー障壁の高さが低減され、さらなる低コンタクト抵抗化を実現することができる。
【００４１】
次に、図７に示すように、Ａｌ／Ｔｉ／Ａｕからなるソース電極５およびドレイン電極６を、蒸着法やスパッタ法を用いて堆積した後、リフトオフ法などを用いて各生成層８上に形成する。
【００４２】
各生成層８上にソース電極５およびドレイン電極６を形成することによって、生成層８を外部から保護することができ、かつソース電極５およびドレイン電極６の表面モフォロジを改善することができる。
【００４３】
なお、ソース電極５およびドレイン電極６は、Ｔｉ、Ａｌ、Ｐｔ、Ｎｂ、Ａｕなどの積層膜（すなわち、積層して形成された複数の金属層）で形成される。また、ソース電極５およびドレイン電極６は、重ね合わせなどを考慮して、反応層１０よりも表面面積が大きくなるように形成してもよいが、反応層１０よりも表面面積が小さくなるように形成してもよい。
【００４４】
次に、Ｐｔ／Ａｕからなるゲート電極７を、蒸着法やスパッタ法を用いて堆積した後、リフトオフ法などを用いてソース電極５とドレイン電極６との間に形成する（図１参照）。
【００４５】
なお、ゲート電極７は、ショットキー特性が得られればよく、Ｉｒ、Ｐｄ、Ｎｉ、Ａｕなどの仕事関数が高い材料を含む単層膜あるいは積層膜で形成される。
【００４６】
上記より、本実施の形態１によるヘテロ接合電界効果型トランジスタの製造方法は、窒化物半導体からなるヘテロ接合電界効果型トランジスタの製造方法であって、（ａ）基板１上にチャネル層３、および少なくともＩｎを含むバリア層４を順次形成する工程と、（ｂ）バリア層４上であって、ゲート電極７を形成すべき領域の一方側と他方側とに反応層１０（第１の反応層、第２の反応層）を各々形成する工程と、（ｃ）バリア層４に含まれるＩｎを各反応層１０に拡散させ、反応層１０の各々を生成層８（第１の生成層、第２の生成層）として形成する工程と、（ｄ）生成層８上の各々にソース電極５およびドレイン電極６を形成する工程と、（ｅ）バリア層４上のゲート電極７を形成すべき領域にゲート電極７を形成する工程とを備える。
【００４７】
上記の工程を経て、図１に示すようなヘテロ接合電界効果型トランジスタを作製することができる。なお、上記で電極パターンの形成手法として用いたリフトオフ法の代わりに、ドライエッチングやイオンミリングを用いてもよい。
【００４８】
以上のことから、本実施の形態１によれば、バリア層４内のＩｎの熱拡散によって、バリア層４における生成層８との界面近傍にＩｎ空孔９が形成される。Ｉｎ空孔９に起因する欠陥準位を介したトンネル伝導経路、またはホッピング伝導経路を形成することによって、接合界面のショットキー障壁の幅あるいは高さが低減され、低コンタクト抵抗化を実現することができる。また、仕事関数が小さいＩｎを反応層１０に拡散させているため、バリア層４と生成層８との界面におけるショットキー障壁の高さが低減され、さらなる低コンタクト抵抗化を実現することができる。
【００４９】
＜実施の形態２＞
図８は、本発明の実施の形態２によるヘテロ接合電界効果型トランジスタの構造の一例を示す図である。
【００５０】
図８に示すように、本実施の形態２によるヘテロ接合電界効果型トランジスタは、ソース電極５およびドレイン電極６の各々と生成層８との間に合金層１１を備えることを特徴としている。その他の構成は、実施の形態１と同様であるため、ここでは説明を省略する。
【００５１】
次に、本実施の形態２によるヘテロ接合電界効果型トランジスタの製造工程について説明する。
【００５２】
図９，１０は、本実施の形態２によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す図である。なお、バッファ層２、チャネル層３、およびバリア層４の製造工程については、実施の形態１（図３参照）と同様であるため説明を省略する。
【００５３】
図９に示すように、バリア層４上に蒸着法やスパッタ法を用いてＺｎからなる膜厚１０ｎｍの反応層１０を各々形成した後、各反応層１０上にリフトオフ法などによりＡｌ／Ｔｉ／Ａｕからなるソース電極５およびドレイン電極６を形成する。
【００５４】
なお、反応層１０は、Ｚｎに限らず、Ｚｎの酸化物、Ｚｎの窒化物、Ｚｎの酸窒化物であってもＺｎと同様の効果を得ることができる。また、実施の形態１とは異なり、反応層１０とソース電極５およびドレイン電極６とを同時にアニールするため、反応層１０の膜厚は、ソース電極５およびドレイン電極６とバリア層４との反応を生じやすくしてさらに低抵抗化させるために、ソース電極５およびドレイン電極６の下層部の熱処理温度におけるＩｎの拡散長以下であることが望ましい。
【００５５】
ソース電極５およびドレイン電極６は、Ｔｉ、Ａｌ、Ｐｔ、Ｎｂ、Ａｕなどの単層膜あるいは積層膜で形成される。また、ソース電極５およびドレイン電極６は、反応層１０と同じ形成位置であるため、反応層１０の形成後に連続して形成することができる。
【００５６】
次に、図１０に示すように、８００℃でアニールを２分間行い、バリア層４内のＩｎを反応層１０に拡散させることによって、ＺｎおよびＩｎを含む生成層８を形成する。同時に、反応層１０とソース電極５およびドレイン電極６とも反応（合金化）するため、結果的に、ソース電極５およびドレイン電極６の各々と生成層８との間には、合金層１１が形成される。すなわち、合金層１１は、生成層８と、ソース電極５およびドレイン電極６との間に、生成層８に含まれる金属と、ソース電極５およびドレイン電極６との合金として形成される。合金層１１を形成することによって、ソース電極５およびドレイン電極６の各々と生成層８との密着性を向上させることができる。
【００５７】
なお、アニールの条件は、上記に限るものではなく、Ｉｎを熱拡散させる条件であればよい。また、Ｉｎの熱拡散方法は、アニールに限るものではなく、レーザー照射、電子線照射を用いても同様の効果が得られる。
【００５８】
バリア層４内のＩｎを反応層１０に拡散させた後において、バリア層４における生成層８との界面近傍にはＩｎ空孔９が形成される。
【００５９】
次に、Ｐｔ／Ａｕからなるゲート電極７を、蒸着法やスパッタ法を用いて堆積した後、リフトオフ法などを用いてソース電極５とドレイン電極６との間に形成する（図８参照）。
【００６０】
なお、ゲート電極７は、ショットキー特性が得られればよく、Ｉｒ、Ｐｄ、Ｎｉ、Ａｕなどの仕事関数が高い材料を含む単層膜あるいは積層膜で形成される。
【００６１】
上記の工程を経て、図８に示すようなヘテロ接合電界効果型トランジスタを作製することができる。なお、上記で電極パターンの形成手法として用いたリフトオフ法の代わりに、ドライエッチングやイオンミリングを用いてもよい。
【００６２】
以上のことから、本実施の形態２によれば、ソース電極５およびドレイン電極６と反応層１０とを熱処理によって合金化して合金層１１を形成する。従って、ソース電極５およびドレイン電極６と生成層８との密着性が向上する。また、反応層１０とソース電極５およびドレイン電極６とを１回の写真製版で連続して形成することができるため、プロセス時間（ヘテロ接合電界効果型トランジスタの製造に要する時間）を短縮することができる。
【００６３】
＜実施の形態３＞
図１１は、本発明の実施の形態３によるヘテロ接合電界効果型トランジスタの構造の一例を示す図である。
【００６４】
図１１に示すように、本実施の形態３によるヘテロ接合電界効果型トランジスタは、バリア層４上に保護膜１２を備えることを特徴としている。その他の構成は、実施の形態１と同様であるため、ここでは説明を省略する。
【００６５】
次に、本実施の形態３によるヘテロ接合電界効果型トランジスタの製造工程について説明する。
【００６６】
図１２〜１４は、本実施の形態３によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す図である。なお、バッファ層２、チャネル層３、およびバリア層４の製造工程については、実施の形態１（図３参照）と同様であるため説明を省略する。
【００６７】
図１２に示すように、Ｐｔからなるゲート電極７を、蒸着法やスパッタ法を用いて堆積した後、リフトオフ法などを用いて形成する。ゲート電極７の形成後、ＡＬＤ（Atomic Layer Deposition）法によって、バリア層４およびゲート電極７を覆うようにＡｌＯｘからなる保護膜１２を形成する。
【００６８】
なお、ゲート電極７は、ショットキー特性が得られればよく、Ｉｒ、Ｐｄ、Ｎｉ、Ａｕなどの仕事関数が高い材料を含む単層膜あるいは積層幕で形成される。また、本実施の形態３では、後の工程でソース電極５およびドレイン電極６とともにゲート電極７に対してもアニールされるため、熱処理によってバリア層４と反応しやすいＡｕはゲート電極７に用いない方が望ましい。
【００６９】
保護膜１２の形成方法は、ＡＬＤ法に限るものではなく、ＥＣＲ（Electron Cyclotron Resonance）法、スパッタ法、ＣＶＤ法などであってもよい。
【００７０】
保護膜１２は、ＡｌＯｘに限るものではなく、Ａｌ、Ｚｒ、Ｈｆ、Ｍｇ、Ｓｉを含む絶縁膜であってもよい。
【００７１】
次いで、図１３に示すように、保護膜１２の反応層１０を形成すべき箇所をエッチングする。
【００７２】
保護膜１２をエッチングすると、バリア層４の表面にはダメージが形成される。当該ダメージを形成することによって、バリア層４の表面付近のボンドを切断することができるため、バリア層４の表面付近におけるＩｎが動きやすくなり、Ｉｎの拡散を促進することができる。
【００７３】
次に、図１４に示すように、保護膜１２をエッチングした箇所（保護膜１２の開口部）に、蒸着法やスパッタ法を用いてＺｎからなる膜厚１０ｎｍの反応層１０を各々形成した後、アニールを行うことによってバリア層４内のＩｎを反応層１０に拡散させ、ソース電極５およびドレイン電極６を形成すべき箇所にＺｎおよびＩｎを含む生成層８を形成する。同時に、ゲート電極７上には反応層１０が形成される。
【００７４】
なお、反応層１０は、保護膜１２の開口部よりも大きく形成してもよい。この場合、ソース電極５、ドレイン電極６、およびゲート電極７をＴ型電極構造とすることができるため、電界の集中を緩和することができ、直流電圧駆動時に比べてパルス駆動時にドレイン電流が低下する電流コラプスと呼ばれる現象の抑制に効果的である。
【００７５】
反応層１０は、Ｚｎに限らず、Ｚｎの酸化物、Ｚｎの窒化物、Ｚｎの酸窒化物であってもＺｎと同様の効果を得ることができる。また、反応層１０の膜厚は、熱処理温度におけるＩｎの拡散長以下であることが望ましい。
【００７６】
次に、Ａｌ／Ｔｉ／Ａｕからなるソース電極５およびドレイン電極６を、蒸着法やスパッタ法を用いて堆積した後、リフトオフ法などを用いて各生成層８上に形成する（図１１参照）。
【００７７】
なお、ソース電極５およびドレイン電極６は、Ｔｉ、Ａｌ、Ｐｔ、Ｎｂ、Ａｕなどの積層膜で形成される。また、ソース電極５およびドレイン電極６は、重ね合わせなどを考慮して、反応層１０よりも表面面積が大きくなるように形成してもよいが、反応層１０よりも表面面積が小さくなるように形成してもよい。
【００７８】
上記の工程を経て、図１１に示すようなヘテロ接合電界効果型トランジスタを作製することができる。
【００７９】
以上のことから、本実施の形態３によれば、保護膜１２の反応層１０を形成すべき箇所をエッチングしている。従って、ソース電極５およびドレイン電極６を形成すべき箇所のバリア層４の表面にはエッチングによるダメージが形成されるため、バリア層４の表面付近のボンドを切断することができ、バリア層４の表面付近におけるＩｎが動きやすくなり、Ｉｎの拡散を促進することができる。また、反応層１０を保護膜１２の開口部よりも大きく形成することによって、ソース電極５、ドレイン電極６、およびゲート電極７をＴ型電極構造とすることができるため、電界の集中を緩和することができ、電流コラプスの抑制に効果的である。
【００８０】
＜実施の形態４＞
図１５は、本発明の実施の形態４によるヘテロ接合電界効果型トランジスタの構造の一例を示す図である。
【００８１】
図１５に示すように、本実施の形態４によるヘテロ接合電界効果型トランジスタは、生成層８を形成後に除去することを特徴としている。その他の構成は、実施の形態１と同様であるため、ここでは説明を省略する。
【００８２】
次に、本実施の形態４によるヘテロ接合電界効果型トランジスタの製造工程について説明する。なお、バッファ層２、チャネル層３、バリア層４、反応層１０、および生成層８の製造工程については、実施の形態１（図３〜５）と同様であるため説明を省略する。
【００８３】
生成層８の形成後（図５参照）、硫酸、塩酸、あるいは水酸化ナトリウムなどの酸やアルカリの溶液を用いて生成層８を除去し、ソース電極５、ドレイン電極６、およびゲート電極７を形成する（図１５参照）。
【００８４】
反応層１０にＺｎＯを用いると、反応層１０にＺｎを用いた場合と比較してＩｎの拡散がより活性化される。しかし、ＺｎＯは、ＺｎやＴｉなどの金属と比較して電気抵抗率が１桁程度大きくなる。従って、反応層１０にＺｎＯを用いた場合は、Ｉｎを拡散させてバリア層４の界面近傍にＩｎ空孔９を形成した後に生成層８を除去する。
【００８５】
また、反応層１０にＺｎを用い、アニールによって酸化膜ＺｎＯが形成された場合には、全体的な電気抵抗率を低減するために酸化膜を除去した方が効果的である。
【００８６】
以上のことから、本実施の形態４によれば、反応層１０にＺｎＯを用いた場合は、生成層８を形成後に除去する。従って、Ｉｎ空孔９によって低コンタクト抵抗化を実現することができるとともに、電気抵抗率を低減することができる。
【００８７】
なお、実施の形態１〜４では、トランジスタとして動作する必要最小限の要素しか記載していないが、最終的には素子分離領域形成、配線電極形成、バイアホール形成などのプロセスを経てデバイスとして用いられる。
【００８８】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【００８９】
１  基板、２  バッファ層、３  チャネル層、４  バリア層、５  ソース電極、６  ドレイン電極、７  ゲート電極、８  生成層、９  Ｉｎ空孔、１０  反応層、１１  合金層、１２  保護膜。
【図１】
2015115572.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2015115572.tif 000007
【図６】
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【図７】
2015115572.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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