(57)【要約】【課題】低消費電力化が図られた半導体装置を提供すること。【解決手段】比較回路として機能するよう電気的に接続されたトランジスタにおいて、電流源として機能するトランジスタにバックゲートを設け、該バックゲートに与えられる制御信号に従って、電流源として機能する各トランジスタの導通状態又は非導通状態が切り替えられる。制御信号は、比較回路が動作する期間で導通状態とし、その他の期間で非導通状態とする。また、半導体装置を構成するトランジスタのチャネル形成領域となる半導体層は、酸化物半導体を有する半導体層とする。【選択図】図１
2015089116.tif 000002
【特許請求の範囲】
【請求項１】
第１の信号と第２の信号とを比較し、該比較に応じた出力信号を得る半導体装置であって、
前記半導体装置は、電源線間に電気的に直列に接続された第１のトランジスタ及び第２のトランジスタ、第３のトランジスタ及び第４のトランジスタ、第５のトランジスタ及び第６のトランジスタ、並びに第７のトランジスタ及び第８のトランジスタと、を有し、
前記第１のトランジスタのゲート、前記第３のトランジスタのゲート、前記第５のトランジスタのゲート、前記第３のトランジスタの第２端子、及び前記第４のトランジスタの第１端子、は、互いに電気的に接続され、
前記第１のトランジスタの第２端子、前記第２のトランジスタの第１端子、及び前記第４のトランジスタのゲートは、互いに電気的に接続され、
前記第２のトランジスタのゲートには、前記第１の信号が与えられ、
前記第６のトランジスタのゲートには、前記第２の信号が与えられ、
前記第５のトランジスタの第２端子、前記第６のトランジスタの第１端子、及び前記第８のトランジスタのゲートは、互いに電気的に接続され、
前記第７のトランジスタのゲート、前記第７のトランジスタの第２端子、及び前記第８のトランジスタの第１端子は、互いに電気的に接続され、前記出力信号を出力し、
前記第１のトランジスタ、前記第３のトランジスタ、前記第５のトランジスタ、及び前記第７のトランジスタは、バックゲートを有し、該バックゲートに与えられる制御信号に従って導通状態又は非導通状態が切り替えられること、を特徴とする半導体装置。
【請求項２】
請求項１において、前記制御信号は、前記出力信号を得る期間において、前記第１のトランジスタ、前記第３のトランジスタ、前記第５のトランジスタ、及び前記第７のトランジスタを導通状態とし、その他の期間において、非導通状態とする信号であることを特徴とする半導体装置。
【請求項３】
請求項１又は２において、
前記第１乃至第８のトランジスタは、同じ極性のトランジスタであることを特徴とする半導体装置。
【請求項４】
請求項３において、
前記第１乃至第８のトランジスタのチャネル形成領域となる半導体層は、酸化物半導体層を有する半導体層であることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一に記載の半導体装置と、逐次比較レジスタと、デジタル／アナログ変換回路を有し、
前記半導体装置は、アナログ信号である前記第１の信号と、前記デジタル／アナログ変換回路が出力する前記第２の信号とを比較し、該比較に応じた前記出力信号を前記逐次比較レジスタに与えること、を特徴とするアナログ／デジタル変換回路。
【請求項６】
請求項５において、前記逐次比較レジスタと、前記デジタル／アナログ変換回路が有するトランジスタは、前記半導体装置が有する前記第１乃至第８のトランジスタと同じ極性のトランジスタであることを特徴とするアナログ／デジタル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明は、例えば、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法に関する。特に、本発明の一態様は、半導体装置、及び該半導体装置を具備するアナログ／デジタル変換回路に関する。
【背景技術】
【０００２】
ｎチャネル型のトランジスタのみで構成される比較回路として機能する半導体装置が知られている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開昭６３−２８８５１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１で開示する構成では、デプレッション型トランジスタとエンハンスメント型トランジスタを共に用いる構成としている。すなわち、閾値電圧の異なるトランジスタを搭載する必要があり、工程が複雑化してしまう。また、デプレッション型トランジスタを用いているため、常に電流が流れることになり、消費電力が増大する。
【０００５】
また半導体装置では、高温環境下での安定した動作が求められる。しかしながらシリコン（Ｓｉ）をチャネル形成領域となる半導体層に用いたトランジスタ（以下、Ｓｉトランジスタ）は、高温でオフ電流が上昇し、動作に要するオン／オフ比が得られず、誤動作の原因となってしまう。
【０００６】
そこで、本発明の一態様は、耐熱性に優れた、新規な構成の半導体装置を提供することを課題の一とする。または、本発明の一態様では、高電圧に対する耐圧性に優れた、新規な構成の半導体装置を提供することを課題の一とする。または、本発明の一態様では、低消費電力化に優れた、新規な構成の半導体装置を提供することを課題の一とする。
【０００７】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、上記以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、上記以外の課題を抽出することが可能である。
【課題を解決するための手段】
【０００８】
本発明の一態様は、第１の信号と第２の信号とを比較し、該比較に応じた出力信号を得る半導体装置であって、半導体装置は、電源線間に電気的に直列に接続された第１のトランジスタ及び第２のトランジスタ、第３のトランジスタ及び第４のトランジスタ、第５のトランジスタ及び第６のトランジスタ、並びに第７のトランジスタ及び第８のトランジスタと、を有し、第１のトランジスタのゲート、第３のトランジスタのゲート、第５のトランジスタのゲート、第３のトランジスタの第２端子、及び第４のトランジスタの第１端子、は、互いに電気的に接続され、第１のトランジスタの第２端子、第２のトランジスタの第１端子、及び第４のトランジスタのゲートは、互いに電気的に接続され、第２のトランジスタのゲートには、第１の信号が与えられ、第６のトランジスタのゲートには、第２の信号が与えられ、第５のトランジスタの第２端子、第６のトランジスタの第１端子、及び第８のトランジスタのゲートは、互いに電気的に接続され、第７のトランジスタのゲート、第７のトランジスタの第２端子、及び第８のトランジスタの第１端子は、互いに電気的に接続され、出力信号を出力し、第１のトランジスタ、第３のトランジスタ、第５のトランジスタ、及び第７のトランジスタは、バックゲートを有し、該バックゲートに与えられる制御信号に従って導通状態又は非導通状態が切り替えられる半導体装置である。
【発明の効果】
【０００９】
本発明の一態様により、耐熱性に優れた、新規な構成の半導体装置を提供することができる。または、本発明の一態様では、高電圧に対する耐圧性に優れた、新規な構成の半導体装置を提供することができる。または、本発明の一態様では、低消費電力化に優れた、新規な構成の半導体装置を提供することができる。なお、本発明の一態様はこれらの効果に限定されるものではない。例えば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果以外の効果を有する場合もある。または、例えば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果を有さない場合もある。
【図面の簡単な説明】
【００１０】
【図１】本発明の一形態に係る回路図。
【図２】トランジスタの温度特性を示すグラフ。
【図３】本発明の一形態に係るブロック図。
【図４】本発明の一形態に係る回路図。
【図５】本発明の一形態に係る回路図。
【図６】本発明の一形態に係るタイミングチャート図。
【図７】トランジスタの断面図。
【図８】トランジスタの断面図。
【図９】トランジスタの断面図。
【図１０】半導体装置の作製工程を示すフローチャート図及び斜視模式図。
【図１１】半導体装置を用いた電子機器。
【図１２】本発明の一形態に係るブロック図。
【図１３】本発明の一形態に係る回路図。
【図１４】トランジスタの上面図及び断面図。
【発明を実施するための形態】
【００１１】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
【００１２】
また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、または、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【００１３】
また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。
【００１４】
ここで、ソースとドレインとは、トランジスタの構造または動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、ソースとして機能する部分、及びドレインとして機能する部分を、ソースまたはドレインと呼ばず、ソースとドレインとの一方を第１端子と表記し、ソースとドレインとの他方を第２端子と表記する場合がある。
【００１５】
また本明細書等において用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
【００１６】
また本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
【００１７】
また本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【００１８】
また本明細書等において図面における各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう図面で示していても、実際の回路や領域では、同じ回路や同じ領域内で別々の機能を実現しうるように設けられている場合もある。また図面における各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路や領域では、一つの回路ブロックで行う処理を複数の回路ブロックで行うよう設けられている場合もある。
【００１９】
また本明細書等において、電圧とは、ある電位と、基準電位（例えばグラウンド電位）との電位差のことを示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換えることが可能である。なお電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。
【００２０】
また本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
【００２１】
また本明細書等において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【００２２】
（実施の形態１）
本実施の形態では、半導体装置の回路構成、並びに該半導体装置を具備するアナログ／デジタル変換回路及びその動作について説明する。
【００２３】
なお、半導体装置とは、半導体素子を有する装置のことをいう。なお、半導体装置は、半導体素子を含む回路を駆動させる駆動回路等を含む。なお、半導体装置は、半導体装置とは別の基板上に配置された駆動回路、電源回路等を含む場合がある。
【００２４】
まず図１では本発明の一態様である、半導体装置の一例を示す回路図について示し、説明する。なお図１に示す半導体装置は、第１の信号と第２の信号とを比較し、該比較に応じた信号を得る比較回路として機能することができる。
【００２５】
図１に示す半導体装置ＣＭＰは、トランジスタ１１（第１のトランジスタともいう）、トランジスタ１２（第２のトランジスタともいう）、トランジスタ１３（第３のトランジスタともいう）、トランジスタ１４（第４のトランジスタともいう）、トランジスタ１５（第５のトランジスタともいう）、トランジスタ１６（第６のトランジスタともいう）、トランジスタ１７（第７のトランジスタともいう）及びトランジスタ１８（第８のトランジスタともいう）を有する。トランジスタ１１乃至トランジスタ１８は、同じ極性のトランジスタである。なお図１では、トランジスタ１１乃至トランジスタ１８をｎチャネル型のトランジスタとして説明する。
【００２６】
トランジスタ１１乃至トランジスタ１８は、電源電圧を与える電源線間に設けられる。電源線間には、電気的に直列に接続されたトランジスタ１１及びトランジスタ１２と、トランジスタ１３及びトランジスタ１４と、トランジスタ１５及びトランジスタ１６と、トランジスタ１７及びトランジスタ１８と、が設けられる。
【００２７】
トランジスタ１１及びトランジスタ１２、トランジスタ１３及びトランジスタ１４、トランジスタ１５及びトランジスタ１６、並びにトランジスタ１７及びトランジスタ１８は、インバータを構成する回路である。トランジスタ１１、トランジスタ１３、トランジスタ１５及びトランジスタ１７は、デプレッション型のトランジスタの機能を有するトランジスタである。言い換えれば、トランジスタ１１、トランジスタ１３、トランジスタ１５及びトランジスタ１７は、電流源としての機能を有するトランジスタである。トランジスタ１２、トランジスタ１４、トランジスタ１６及びトランジスタ１８は、エンハンスメント型のトランジスタの機能を有するトランジスタである。
【００２８】
トランジスタ１１の第１端子、トランジスタ１３の第１端子、トランジスタ１５の第１端子及びトランジスタ１７の第１端子は、高電源電位ＶＤＤを与える配線に接続される。トランジスタ１１のゲート、トランジスタ１３のゲート、トランジスタ１５のゲート、トランジスタ１３の第２端子、及びトランジスタ１４の第１端子は、互いに接続される。トランジスタ１１の第２端子、トランジスタ１２の第１端子、及びトランジスタ１４のゲートは、互いに接続される。トランジスタ１５の第２端子、トランジスタ１６の第１端子、及びトランジスタ１８のゲートは、互いに接続される。トランジスタ１７のゲート、トランジスタ１７の第２端子、及びトランジスタ１８の第１端子は、互いに接続される。トランジスタ１２の第２端子、トランジスタ１４の第２端子、トランジスタ１６の第２端子及びトランジスタ１８の第２端子は、グラウンド電位を与えるグラウンド線に接続される。
【００２９】
図１に示す半導体装置ＣＭＰは、第１の信号による入力電圧Ｖｉｎと、第２の信号による参照電圧Ｖｒｅｆが与えられ、信号ＣＭＰＯＵＴを出力する。トランジスタ１２のゲートには、入力電圧Ｖｉｎが与えられる。トランジスタ１６のゲートには、参照電圧Ｖｒｅｆが与えられる。トランジスタ１７のゲート、トランジスタ１７の第２端子、及びトランジスタ１８の第１端子は、信号ＣＭＰＯＵＴを出力する。
【００３０】
なお図１では、インバータに与える電源電圧は、高電源電位ＶＤＤとグラウンド電位とによって与える構成を一例として示している。なお、一般に、電位や電圧は、相対的なものである。したがって、グラウンド電位は、必ずしも、０ボルトであるとは限定されない。
【００３１】
図１に示す、本発明の一態様である半導体装置ＣＭＰでは、トランジスタ１１、トランジスタ１３、トランジスタ１５及びトランジスタ１７は、バックゲートを有する構成とする。バックゲートの電圧として制御信号ＣＴＬを与え、制御することでトランジスタ１１、トランジスタ１３、トランジスタ１５及びトランジスタ１７をデプレッション型のトランジスタとすることができる。
【００３２】
また、図１に示す、本発明の一態様である半導体装置ＣＭＰでは、バックゲートに与える制御信号ＣＴＬの電圧を半導体装置ＣＭＰの動作時と非動作時によって切り替える構成とする。具体的には、半導体装置ＣＭＰが動作時、すなわち第１の信号と第２の信号とを比較し、該比較に応じた信号を得る場合には、トランジスタ１１、トランジスタ１３、トランジスタ１５及びトランジスタ１７をデプレッション型のトランジスタにして導通状態となるよう、制御信号ＣＴＬによって与える電圧を切り替える。この場合、トランジスタ１１、トランジスタ１３、トランジスタ１５及びトランジスタ１７のバックゲート電極には、正の電位を与えることとなる。また、半導体装置ＣＭＰが非動作時には、トランジスタ１１、トランジスタ１３、トランジスタ１５及びトランジスタ１７を非導通状態となるよう、制御信号ＣＴＬによって与える電圧を切り替える。この場合、トランジスタ１１、トランジスタ１３、トランジスタ１５及びトランジスタ１７のバックゲート電極には、０もしくは負の電位を与えることとなる。
【００３３】
このような構成とすることで、バックゲートに与えられる制御信号ＣＴＬに従って、電流源として機能する各トランジスタの導通状態又は非導通状態を切り替えることができる。そのため、半導体装置ＣＭＰの動作時には比較回路として動作させることができ、非動作時にはインバータの貫通電流を抑制することができる。そのため本発明の一態様では、低消費電力化に優れた半導体装置とすることができる。
【００３４】
このような構成は、Ｓｉトランジスタにおいて、不純物元素を半導体層に導入してエンハンスメント型とデプレッション型のトランジスタとを作り分けて構成される回路の場合、難しい。本発明の一態様では、バックゲートに加える電圧によって各トランジスタの導通状態又は非導通状態を切り替え、低消費電力化を実現することができる。そのため本発明の一態様では、工程を複雑化することなく閾値電圧の異なるトランジスタによるインバータを搭載し、低消費電力化できる半導体装置とすることができる。
【００３５】
なお本実施の一態様は、トランジスタ１１乃至トランジスタ１８をｎチャネル型のトランジスタとして説明している。トランジスタ１１乃至トランジスタ１８をｐチャネル型とする場合は、各配線に与える信号を反転させて適用する構成とすればよい。
【００３６】
なおトランジスタ１１乃至トランジスタ１８の半導体層は、限定はないが一例としては、シリコン又はゲルマニウムであれば非晶質、微結晶、多結晶又は単結晶の半導体を用いることができる。他にも酸化物半導体や、窒化物半導体等の化合物半導体や、有機半導体等を用いることができる。
【００３７】
特に本実施の一態様におけるトランジスタの半導体層は、酸化物半導体を用いた構成であると好適である。本実施の一態様のトランジスタ１１乃至トランジスタ１８に酸化物半導体を用いたトランジスタを採用することで、バックゲートに与える制御信号ＣＴＬによって閾値電圧の制御を行うことができるとともに、耐圧性、耐熱性に優れたトランジスタとすることができる。
【００３８】
トランジスタのチャネル形成領域となる半導体層に酸化物半導体を有するトランジスタ（以下、ＯＳトランジスタともいう）は、Ｓｉトランジスタよりも高い温度で使用することができる。具体例を挙げて説明するため、図２（ａ）にＯＳトランジスタのゲート電圧ＶＧ−ドレイン電流ＩＤ特性、及びゲート電圧ＶＧ−電界効果移動度μＦＥ特性の温度依存性を、図２（ｂ）にＳｉトランジスタのゲート電圧ＶＧ−ドレイン電流ＩＤ特性、及びゲート電圧ＶＧ−電界効果移動度μＦＥ特性の温度依存性を、示す。なお図２（ａ）、（ｂ）においては、−２５℃、５０℃、１５０℃の温度での各電気的特性の測定結果を示している。なおドレイン電圧ＶＤは１Ｖとしている。
【００３９】
なお図２（ａ）に示すＯＳトランジスタの電気的特性は、チャネル長Ｌ＝０．４５μｍ、チャネル幅Ｗ＝１０μｍ、ゲート絶縁層の酸化膜の膜厚Ｔｏｘ＝２０ｎｍでのグラフである。また図２（ｂ）に示すＳｉトランジスタの電気的特性は、Ｌ＝０．３５μｍ、Ｗ＝１０μｍ、Ｔｏｘ＝２０ｎｍでのグラフである。
【００４０】
なおＯＳトランジスタの酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ系酸化物で作製し、Ｓｉトランジスタは、シリコンウエハから作製したものである。
【００４１】
図２（ａ）及び（ｂ）からは、ＯＳトランジスタの立ち上がりゲート電圧の温度依存性は小さいことがわかる。また、ＯＳトランジスタのオフ電流が温度によらず測定下限（Ｉ０）以下であるが、Ｓｉトランジスタのオフ電流は、温度依存性が大きい。図２（ｂ）の測定結果は、１５０℃では、Ｓｉトランジスタはオフ電流が上昇し、電流オン／オフ比が十分に大きくならないことを示している。
【００４２】
図２（ａ）及び（ｂ）のグラフから、ＯＳトランジスタで半導体装置ＣＭＰを構成することで、１５０℃以上の温度下においても、動作させることができる。そのため、ＯＳトランジスタで構成される半導体装置ＣＭＰの耐熱性を優れたものとすることができる。
【００４３】
さらにＯＳトランジスタは、Ｓｉトランジスタと比較し、バンドギャップが１乃至２ｅＶ程度高いため、アバランシェブレークダウンが起こりにくく、電界に対する電気的な耐圧性が高い。そのため、トランジスタ１１乃至トランジスタ１８をＯＳトランジスタとすることで、半導体装置ＣＭＰを耐圧性に優れたものとすることができる。
【００４４】
さらにＯＳトランジスタは、オフ電流が極めて小さいトランジスタとすることができる。トランジスタ１１乃至トランジスタ１８をＯＳトランジスタとする構成とすることで、半導体装置ＣＭＰの非動作時において、インバータを流れる貫通電流を極めて小さい電流量に抑制することができる。そのため本発明の一態様では、低消費電力化に優れた半導体装置とすることができる。
【００４５】
ここで、オフ電流が小さいとは、室温においてチャネル幅１μｍあたりの規格化されたオフ電流が１０ｚＡ／μｍ以下であることをいう。オフ電流は小さいほど好ましいため、この規格化されたオフ電流値が１ｚＡ／μｍ以下、更に１０ｙＡ／μｍ以下とし、更に１ｙＡ／μｍ以下であることが好ましい。なお、その場合のソースとドレイン間の電圧は、例えば、０．１Ｖ、５Ｖ、又は、１０Ｖ程度である。
【００４６】
なお半導体装置ＣＭＰにおいて、トランジスタ１１、トランジスタ１３及びトランジスタ１５のゲート電位は等しく、飽和領域で動作しているものとする。なお入力電圧Ｖｉｎの電位と参照電圧Ｖｒｅｆの電位が等しい場合、半導体装置ＣＭＰの信号ＣＭＰＯＵＴの電圧には、電源電圧の中間電位が出力されるように、トランジスタ１７、トランジスタ１８のトランジスタサイズは適宜設計されているものとする。
【００４７】
ここで半導体装置ＣＭＰの動作について簡単に説明する。入力電圧Ｖｉｎの電位が上記参照電圧Ｖｒｅｆの電位より高い場合、トランジスタ１１、トランジスタ１３及びトランジスタ１５には、入力電圧Ｖｉｎの電位と参照電圧Ｖｒｅｆの電位が等しい場合より大きい電流が流れる。したがって、トランジスタ１６の第１端子の電圧、すなわち、トランジスタ１８のゲートの電圧は高くなり、信号ＣＭＰＯＵＴは”Ｌ”となる。
【００４８】
逆に入力電圧Ｖｉｎの電位が上記参照電圧Ｖｒｅｆの電位より低い場合、トランジスタ１１、トランジスタ１３及びトランジスタ１５には、入力電圧Ｖｉｎの電位と参照電圧Ｖｒｅｆの電位が等しい場合より小さい電流が流れる。したがって、トランジスタ１６の第１端子の電圧、すなわち、トランジスタ１８のゲートの電圧は低くなり、信号ＣＭＰＯＵＴは”Ｈ”となる。
【００４９】
以上説明したように図１に示す半導体装置は、耐熱性及び耐圧性に優れ、低消費電力化に優れたものとすることができる。
【００５０】
次いで、図１で説明した半導体装置ＣＭＰを具備するアナログ／デジタル変換回路について説明する。図３は、アナログ／デジタル変換回路の構成を説明するためのブロック図である。
【００５１】
図３に示すアナログ／デジタル変換回路ＡＤＣは、比較回路として機能する半導体装置ＣＭＰ、逐次比較レジスタＳＡＲ、デジタル／アナログ変換回路ＤＡＣを有する。
【００５２】
アナログ／デジタル変換回路ＡＤＣは、アナログ信号をデジタル信号に変換する機能を有する回路である。
【００５３】
半導体装置ＣＭＰは、入力電圧Ｖｉｎと、デジタル／アナログ変換回路ＤＡＣから出力される信号ＤＡＣＯＵＴを参照電圧Ｖｒｅｆとしてこれと比較し、該比較した結果に応じた信号である信号ＣＭＰＯＵＴを出力する機能を有する回路である。
【００５４】
なお半導体装置ＣＭＰは、図１で説明した構成を有する。図１で説明したように半導体装置ＣＭＰには、制御信号ＣＴＬが与えられる。制御信号ＣＴＬは、半導体装置ＣＭＰの動作時には、トランジスタ１１、トランジスタ１３、トランジスタ１５及びトランジスタ１７のバックゲート電極に正の電位を与えるよう切り替え、半導体装置ＣＭＰの非動作時にはバックゲート電極に０もしくは負の電位を与えるよう切り替える信号である。バックゲートに与えられる制御信号ＣＴＬに従って、半導体装置ＣＭＰは、電流源として機能する各トランジスタの導通状態又は非導通状態を切り替えることができる。そのため、半導体装置ＣＭＰの動作時には比較回路として動作させることができ、非動作時にはインバータの貫通電流を抑制することができる。
【００５５】
逐次比較レジスタＳＡＲは、レジスタＲＥＧを有する。レジスタＲＥＧは、アナログ／デジタル変換回路ＡＤＣで出力されるデジタル信号のビット数に応じて設けられる。リセット信号ＲＳＴ、セット信号ＳＥＴは、各レジスタＲＥＧを制御するための制御信号として与えられる。逐次比較レジスタＳＡＲは、信号ＣＭＰＯＵＴに従って、アナログ／デジタル変換回路ＡＤＣで出力されるデジタル信号のビット数に応じた出力Ｄ及びその反転出力ＤＢを出力する機能を有する回路である。なお出力Ｄは、アナログ／デジタル変換回路ＡＤＣから出力されるデジタル信号である。
【００５６】
デジタル／アナログ変換回路ＤＡＣは、逐次比較レジスタＳＡＲで得られる出力Ｄ及びその反転出力ＤＢに従って、アナログ信号である信号ＤＡＣＯＵＴを出力する機能を有する回路である。
【００５７】
なお図３では、２ビットのデジタル信号を出力するアナログ／デジタル変換回路ＡＤＣを一例として説明する。そのため図３では、リセット信号ＲＳＴ、セット信号ＳＥＴを、ＲＳＴ［１：０］（ＲＳＴ［０］、ＲＳＴ［１］）、ＳＥＴ［１：０］（ＳＥＴ［０］、ＳＥＴ［１］）として表している。また、出力Ｄを出力Ｄ［１：０］として表している。またレジスタＲＥＧを、ＲＥＧ［０］、ＲＥＧ［１］として表している。
【００５８】
アナログ／デジタル変換回路ＡＤＣは、３ビット以上のデジタル信号を出力する構成としてもよい。図１２に、ｎビット（ｎは２以上の自然数）のデジタル信号を出力するアナログ／デジタル変換回路ＡＤＣを示す。図１２では、リセット信号ＲＳＴ、セット信号ＳＥＴを、ＲＳＴ［ｎ−１：０］、ＳＥＴ［ｎ−１：０］として表している。また、出力Ｄを出力Ｄ［ｎ−１：０］として表している。またレジスタＲＥＧを、ＲＥＧ［０］、ＲＥＧ［ｎ−１］として表している。
【００５９】
次いで図４では逐次比較レジスタＳＡＲが有するレジスタＲＥＧ［０］の一例を示す回路図について示し、説明する。図４では、リセット信号ＲＳＴ［０］、セット信号ＳＥＴ［０］が与えられ、出力Ｄ［０］、反転出力ＤＢ［０］を出力する、レジスタＲＥＧ［０］の回路図について示す。
【００６０】
図４に示すレジスタＲＥＧ［０］は、トランジスタ２１乃至トランジスタ２６、容量２７、容量２８を有する。リセット信号ＲＳＴ［０］を”Ｈ”とすることで、出力Ｄ［０］に”Ｈ”、反転出力ＤＢ［０］に”Ｌ”を出力する。また、リセット信号ＲＳＴ［０］を”Ｈ”から”Ｌ”とした後に、セット信号ＳＥＴ［０］を”Ｈ”とすることで、出力Ｄ［０］及び反転出力ＤＢ［０］として、信号ＣＭＰＯＵＴに供給されているデータに対応した”Ｈ”又は”Ｌ”の信号を出力する。具体的には、信号ＣＭＰＯＵＴが”Ｈ”の場合、出力Ｄ［０］に”Ｌ”、反転出力ＤＢ［０］に”Ｈ”を出力し、信号ＣＭＰＯＵＴが”Ｌ”の場合、出力Ｄ［０］に”Ｈ”、反転出力ＤＢ［０］に”Ｌ”を出力する。なお、信号ＣＭＰＯＵＴに有効な電位が与えられていない場合（例えば信号ＣＭＰＯＵＴが電気的に浮遊状態の場合）、セット信号ＳＥＴ［０］を”Ｈ”とすることで、出力Ｄ［０］に”Ｌ”、反転出力ＤＢ［０］に”Ｈ”を出力する。
【００６１】
逐次比較レジスタＳＡＲが有するレジスタＲＥＧのトランジスタ２１乃至トランジスタ２６を、ＯＳトランジスタで構成することで、半導体装置ＣＭＰと同様に、耐熱性及び耐圧性に優れた逐次比較レジスタＳＡＲとすることができる。
【００６２】
次いで図５ではデジタル／アナログ変換回路ＤＡＣの一例を示す回路図について示し、説明する。なお図５では、２ビットのデジタル信号をアナログ信号に変換するデジタル／アナログ変換回路ＤＡＣを一例として説明する。
【００６３】
図５に示すデジタル／アナログ変換回路ＤＡＣは、トランジスタ３１［１］乃至トランジスタ３４［１］、トランジスタ３１［０］乃至トランジスタ３４［０］、トランジスタ３５乃至トランジスタ３７を有する。ここで出力Ｄ［０］、反転出力ＤＢ［０］、出力Ｄ［１］、反転出力ＤＢ［１］が与えられるトランジスタの抵抗は、トランジスタ３７の抵抗の２倍となるように設定する。ここでは、トランジスタ３１［１］及びトランジスタ３２［１］、トランジスタ３３［１］及びトランジスタ３４［１］、トランジスタ３１［０］及びトランジスタ３２［０］、トランジスタ３３［０］及びトランジスタ３４［０］、並びにトランジスタ３５及びトランジスタ３６を直列に接続して抵抗を２倍にしている。なお出力Ｄ［０］、反転出力ＤＢ［０］、出力Ｄ［１］、反転出力ＤＢ［１］が与えられるトランジスタに電気的に並列に設けられるトランジスタのチャネル幅をトランジスタ３７の１／２にすることで、抵抗を２倍にすることもできる。
【００６４】
デジタル／アナログ変換回路ＤＡＣが有するトランジスタ３１［１］乃至トランジスタ３４［１］、トランジスタ３１［０］乃至トランジスタ３４［０］、トランジスタ３５乃至トランジスタ３７を、ＯＳトランジスタで構成することで、半導体装置ＣＭＰと同様に、耐熱性及び耐圧性に優れたデジタル／アナログ変換回路ＤＡＣとすることができる。
【００６５】
図５に示すデジタル／アナログ変換回路ＤＡＣでは、出力Ｄ［１：０］＝（Ｌ，Ｌ）、（Ｌ，Ｈ）、（Ｈ，Ｌ）、（Ｈ，Ｈ）、言い換えれば反転出力ＤＢ［１：０］＝（Ｈ，Ｈ）、（Ｈ，Ｌ）、（Ｌ，Ｈ）、（Ｌ，Ｌ）の場合、電源電圧をＶとすると、ＤＡＣＯＵＴ＝０Ｖ、（１／４）Ｖ、（２／４）Ｖ、（３／４）Ｖ、となるようアナログ信号を出力することができる。
【００６６】
なおデジタル／アナログ変換回路ＤＡＣは、３ビット以上のデジタル信号をアナログ信号に変換する構成としてもよい。図１３に、ｎビットのデジタル信号をアナログ信号に変換するデジタル／アナログ変換回路ＤＡＣを示す。図１３では、直列に接続するトランジスタを、トランジスタ３１［ｎ−１］乃至トランジスタ３４［ｎ−１］からトランジスタ３１［０］乃至トランジスタ３４［０］、トランジスタ３５及びトランジスタ３６として表している。また図１３では、トランジスタ３７を、トランジスタ３７［ｎ−１］及びトランジスタ３７［ｎ−２］として表している。
【００６７】
次いでアナログ／デジタル変換回路ＡＤＣの動作を、図６に示すタイミングチャートを用いて説明する。なお、説明のため、入力電圧Ｖｉｎに対応する被測定電圧は、１．５Ｖ、デジタル／アナログ変換回路ＤＡＣの電源電圧は４Ｖとする。すなわち、デジタル／アナログ変換回路ＤＡＣは０Ｖ、１Ｖ、２Ｖ、３Ｖのアナログ電圧を出力することができる。
【００６８】
時刻Ｔ１乃至Ｔ２において、セット信号ＳＥＴ［１：０］を共に”Ｈ”とする。この時、制御信号ＣＴＬが”Ｌ”のため、半導体装置ＣＭＰは動作しておらず、したがって、有効な出力は得られない。したがって、逐次比較レジスタＳＡＲ内のレジスタＲＥＧの信号ＣＭＰＯＵＴに有効なデータが供給されないため、出力Ｄ［１：０］には共に”Ｌ”、反転出力ＤＢ［１：０］には共に”Ｈ”が出力される。なお、デジタル／アナログ変換回路ＤＡＣの出力に相当する参照電圧Ｖｒｅｆは０Ｖとなる。
【００６９】
時刻Ｔ３乃至Ｔ４において、リセット信号ＲＳＴ［１］を”Ｈ”とする。この時、信号ＣＭＰＯＵＴが”Ｈ”のため、出力Ｄ［１］は”Ｈ”となり、デジタル／アナログ変換回路ＤＡＣの出力に相当する参照電圧Ｖｒｅｆは２Ｖとなる。
【００７０】
時刻Ｔ５乃至Ｔ８において、制御信号ＣＴＬを”Ｈ”とする。この時、半導体装置ＣＭＰは動作するが、入力電圧Ｖｉｎ（１．５Ｖ）は参照電圧Ｖｒｅｆ（２Ｖ）より低いため、信号ＣＭＰＯＵＴは”Ｈ”となる。
【００７１】
時刻Ｔ６乃至Ｔ７でセット信号ＳＥＴ［１］を”Ｈ”とする。この時、出力Ｄ［１］は”Ｌ”、反転出力ＤＢ［１］は”Ｈ”となり、デジタル／アナログ変換回路ＤＡＣの出力に相当する参照電圧Ｖｒｅｆは０Ｖとなる。
【００７２】
時刻Ｔ９乃至Ｔ１０において、リセット信号ＲＳＴ［０］を”Ｈ”とする。この時、出力Ｄ［０］は”Ｈ”となり、デジタル／アナログ変換回路ＤＡＣの出力に相当する参照電圧Ｖｒｅｆは１Ｖとなる。
【００７３】
時刻Ｔ１１乃至Ｔ１４において、制御信号ＣＴＬを”Ｈ”とする。この時、半導体装置ＣＭＰは動作するが、入力電圧Ｖｉｎ（１．５Ｖ）は参照電圧Ｖｒｅｆ（１Ｖ）より高いため、信号ＣＭＰＯＵＴは”Ｌ”となる。
【００７４】
時刻Ｔ１２乃至Ｔ１３でセット信号ＳＥＴ［０］を”Ｈ”とする。この時、信号ＣＭＰＯＵＴが”Ｌ”のため、出力Ｄ［０］は”Ｈ”、反転出力ＤＢ［０］は”Ｌ”のままとなり、デジタル／アナログ変換回路ＤＡＣの出力に相当する参照電圧Ｖｒｅｆは１Ｖのままとなる。
【００７５】
以上の結果、アナログ／デジタル変換回路ＡＤＣの出力Ｄ［１：０］より、アナログ／デジタル変換データとして、（Ｌ，Ｈ）が出力される。
【００７６】
図６に示す、本発明の一態様であるアナログ／デジタル変換回路ＡＤＣのタイミングチャート図では、制御信号ＣＴＬの電圧を半導体装置ＣＭＰの動作時と非動作時によって切り替える構成とする。このような構成とすることで、バックゲートに与えられる制御信号ＣＴＬに従って、電流源として機能する各トランジスタの導通状態又は非導通状態を切り替えることができる。そのため、半導体装置ＣＭＰの動作時には比較回路として動作させることができ、非動作時にはインバータの貫通電流を抑制することができる。そのため、低消費電力化に優れたアナログ／デジタル変換回路ＡＤＣとすることができる。
【００７７】
以上、本実施の形態で説明した半導体装置は、耐熱性及び耐圧性に優れ、低消費電力化に優れたものとすることができる。そして該半導体装置を具備するアナログ／デジタル変換回路ＡＤＣにおいても、逐次比較レジスタ及びデジタル／アナログ変換回路ＤＡＣを構成するトランジスタに半導体装置と同じトランジスタを用いることで、耐熱性及び耐圧性に優れ、低消費電力化に優れたものとすることができる。
【００７８】
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【００７９】
（実施の形態２）
本実施の形態では、上記実施の形態で説明したトランジスタの半導体層に用いる酸化物半導体層について説明する。
【００８０】
トランジスタの半導体層中のチャネル形成領域に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。
【００８１】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を有してもよい。
【００８２】
トランジスタの半導体層として用いられる酸化物半導体としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。
【００８３】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【００８４】
半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化のための熱処理を行い酸化物半導体膜から、水素、または水分を除去して不純物が極力含まれないように高純度化することが好ましい。
【００８５】
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理と記す場合がある、または酸化物半導体膜に含まれる酸素を化学量論的組成よりも多くする場合を過酸素化処理と記す場合がある。
【００８６】
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素または水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化またはｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０１７／ｃｍ３以下、１×１０１６／ｃｍ３以下、１×１０１５／ｃｍ３以下、１×１０１４／ｃｍ３以下、１×１０１３／ｃｍ３以下であることをいう。
【００８７】
また、このように、ｉ型または実質的にｉ型である酸化物半導体膜を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジスタがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、更に好ましくは１×１０−２４Ａ以下、または８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、更に好ましくは１×１０−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧が閾値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧が閾値電圧よりも１Ｖ以上、２Ｖ以上または３Ｖ以上小さければ、トランジスタはオフ状態となる。
【００８８】
次いで酸化物半導体の構造について説明する。
【００８９】
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
【００９０】
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
【００９１】
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
【００９２】
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。
【００９３】
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【００９４】
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【００９５】
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【００９６】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
【００９７】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
【００９８】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【００９９】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０１００】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
【０１０１】
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
【０１０２】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０１０３】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
【０１０４】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０１０５】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１０６】
（実施の形態３）
本実施の形態では、開示する発明の一態様に係る半導体装置が有するトランジスタの断面の構造について、図面を参照して説明する。
【０１０７】
図７乃至図９に、発明の一態様に係る半導体装置が有するトランジスタの断面構造の一部を、一例として示す。なお本実施の形態では、トランジスタとして、酸化物半導体を半導体層に用いたトランジスタを基板上に形成する場合を例示している。
【０１０８】
なお、酸化物半導体を用いるトランジスタの場合、シリコンを用いるトランジスタと比べて、耐熱性及び耐圧性に優れた半導体装置、及び該半導体装置を具備するアナログ／デジタル変換回路ＡＤＣとすることができる。
【０１０９】
図７（ａ）では、基板８２０にｎチャネル型のトランジスタ８００が形成されている。図７（ａ）では、一例として、コプレナー（ｃｏｐｌａｎａｒ）型のトランジスタ構造について示している。
【０１１０】
トランジスタ８００は、基板８２０上に、酸化物半導体を含む半導体膜８３０と、半導体膜８３０上の、ソース電極またはドレイン電極として機能する導電膜８３２及び導電膜８３３と、半導体膜８３０、導電膜８３２及び導電膜８３３上のゲート絶縁膜８３１と、ゲート絶縁膜８３１上に位置し、導電膜８３２と導電膜８３３の間において半導体膜８３０と重なっているゲート電極として機能する導電膜８３４と、を有する。
【０１１１】
基板８２０は、ガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを用いることができる。
【０１１２】
導電膜８３２及び導電膜８３３、並びに導電膜８３４は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて形成することができる。導電膜８３２及び導電膜８３３、並びに導電膜８３４は、単層構造としてもよいし、積層構造としてもよい。
【０１１３】
ゲート絶縁膜８３１には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルを一種以上含む絶縁膜を用いることができる。また、ゲート絶縁膜８３１は上記材料の積層であってもよい。
【０１１４】
なお図７（ａ）では、コプレナー型のトランジスタ構造について示したが、図７（ｂ）に示すトランジスタ８０１のように、スタガ（ｓｔａｇｇｅｒｅｄ）型のトランジスタ構造とすることもできる。
【０１１５】
図７（ｂ）においてトランジスタ８０１は、基板８２０上に、ソース電極またはドレイン電極として機能する導電膜８３２及び導電膜８３３と、導電膜８３２及び導電膜８３３上の、酸化物半導体を含む半導体膜８３０と、半導体膜８３０、導電膜８３２及び導電膜８３３上のゲート絶縁膜８３１と、ゲート絶縁膜８３１上に位置し、導電膜８３２と導電膜８３３の間において半導体膜８３０と重なっているゲート電極として機能する導電膜８３４と、を有する。
【０１１６】
なお上記実施の形態で説明したバックゲート電極を設けるトランジスタの場合には、図７（ａ）及び図７（ｂ）に示す構造に対して各々図７（ｃ）及び図７（ｄ）に示す構造とすればよい。具体的には、酸化物半導体を含む半導体膜８３０に重畳する位置における基板８２０側に、絶縁膜８９１を介してバックゲート電極として機能する導電膜８９２を設け、導電膜８３４とは別の電位を印加する構成とすればよい。
【０１１７】
なお図７（ａ）のトランジスタ構造をＦＩＮ型のトランジスタ構造とする場合には、図１４（ａ）及び図１４（ｂ）に示す上面図及び断面図に示す構造とすればよい。図１４（ｂ）は、図１４（ａ）における一点鎖線Ｌ１−Ｌ２、及び一点鎖線Ｗ１−Ｗ２での断面図である。
【０１１８】
図１４（ａ）及び図１４（ｂ）に示すトランジスタ８００ＦＩＮは、基板８２０上に、酸化物半導体を含む半導体膜８３０と、酸化物半導体を含む半導体膜８３０上のソース電極またはドレイン電極として機能する導電膜８３２及び導電膜８３３と、半導体膜８３０、導電膜８３２及び導電膜８３３上のゲート絶縁膜８３１と、ゲート絶縁膜８３１上に位置し、導電膜８３２と導電膜８３３の間において半導体膜８３０と重なっているゲート電極として機能する導電膜８３４と、を有する。
【０１１９】
なお絶縁膜８９１については、ゲート絶縁膜８３１で列挙した材料を選択して用いればよい。また導電膜８９２については、導電膜８３２及び導電膜８３３、並びに導電膜８３４で列挙した材料を選択して用いればよい。
【０１２０】
また、半導体膜８３０は、単膜の酸化物半導体で構成されているとは限らず、積層された複数の酸化物半導体で構成されていても良い。例えば半導体膜８３０が、３層に積層されて構成されている場合のトランジスタ８００の構成例を、図８（ａ）、（ｂ）に示す。
【０１２１】
図８（ａ）に示すトランジスタ８０２は、基板８２０の上に設けられた半導体膜８３０と、半導体膜８３０と電気的に接続されている導電膜８３２、及び導電膜８３３と、ゲート絶縁膜８３１と、ゲート絶縁膜８３１上に半導体膜８３０と重畳するように設けられたゲート電極として機能する導電膜８３４と、を有する。
【０１２２】
そして、トランジスタ８０２では、半導体膜８３０として、酸化物半導体膜８３０ａ乃至酸化物半導体膜８３０ｃが、基板８２０側から順に積層されている。
【０１２３】
そして、酸化物半導体膜８３０ａ及び酸化物半導体膜８３０ｃは、酸化物半導体膜８３０ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが酸化物半導体膜８３０ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、酸化物半導体膜８３０ｂは、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
【０１２４】
なお酸化物半導体膜８３０ｃは、図８（ｂ）に示すトランジスタ８０３のように、導電膜８３２及び導電膜８３３の上層でゲート絶縁膜８３１と重畳させて設ける構成としてもよい。
【０１２５】
また、基板８２０上に設けるトランジスタの構造としては、図７（ａ）、（ｂ）に示すトップゲート構造に限らず、ボトムゲート構造のトランジスタとすることもできる。図９（ａ）では、一例として、逆コプレナー（ｉｎｖｅｒｔｅｄ  ｃｏｐｌａｎａｒ）型のトランジスタ構造について示している。
【０１２６】
トランジスタ８０４は、基板８２０上に、ゲート電極として機能する導電膜８３４と、導電膜８３４上のゲート絶縁膜８３１と、ゲート絶縁膜８３１上の、ソース電極またはドレイン電極として機能する導電膜８３２及び導電膜８３３と、導電膜８３２及び導電膜８３３上の半導体膜８３０と、を有する。
【０１２７】
なお図９（ａ）では、逆コプレナー型のトランジスタ構造について示したが、図９（ｂ）に示すトランジスタ８０５のように、逆スタガ（ｉｎｖｅｒｔｅｄ  ｓｔａｇｇｅｒｅｄ）型のトランジスタ構造とすることもできる。
【０１２８】
トランジスタ８０５は、基板８２０上に、ゲート電極として機能する導電膜８３４と、導電膜８３４上のゲート絶縁膜８３１と、ゲート絶縁膜８３１上の、半導体膜８３０と、半導体膜８３０上の、ソース電極またはドレイン電極として機能する導電膜８３２及び導電膜８３３と、を有する。
【０１２９】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１３０】
（実施の形態４）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図１０、図１１を用いて説明する。
【０１３１】
図１０（ａ）では上述の実施の形態で説明した半導体装置を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
【０１３２】
上記実施の形態３の図７乃至図９に示すようなトランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
【０１３３】
後工程については、図１０（ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。
【０１３４】
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。
【０１３５】
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
【０１３６】
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力により、内蔵される回路部やワイヤーを保護することができ、また水分や埃による特性の劣化を低減することができる。
【０１３７】
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。
【０１３８】
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。
【０１３９】
以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、高電圧を印加した際の耐圧性に優れ、且つ高温環境下における電気特性に優れた半導体装置を有する電子部品を実現することができる。言い換えれば該電子部品は、電気的な耐圧性に優れ、高温での電気特性に優れた電子部品である。
【０１４０】
また、完成した電子部品の斜視模式図を図１０（ｂ）に示す。図１０（ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）の斜視模式図を示している。図１０（ｂ）に示す電子部品７００は、リード７０１及び半導体装置７０３を示している。図１０（ｂ）に示す電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで電子部品が実装された基板（実装基板７０４）が完成する。完成した実装基板７０４は、電子機器等の内部に設けられる。
【０１４１】
次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説明する。
【０１４２】
図１１（ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９０３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少なくとも一部には、先の実施の形態に示す半導体装置を有する実装基板が設けられている。そのため、電気的な耐圧性に優れ、高温での電気特性に優れた携帯型の情報端末が実現される。
【０１４３】
なお、第１の表示部９０３ａはタッチ入力機能を有するパネルとなっており、例えば図１１（ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図１１（ａ）の右図のように第１の表示部９０３ａにはキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。
【０１４４】
また、図１１（ａ）に示す携帯型の情報端末は、図１１（ａ）の右図のように、第１の表示部９０３ａ及び第２の表示部９０３ｂのうち、一方を取り外すことができる。第２の表示部９０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体９０２を持ち、他方の手で操作することができるため便利である。
【０１４５】
図１１（ａ）は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
【０１４６】
また、図１１（ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０１４７】
更に、図１１（ａ）に示す筐体９０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。
【０１４８】
図１１（ｂ）は、電子ペーパーを実装した電子書籍であり、筐体９１１と筐体９１２の２つの筐体で構成されている。筐体９１１及び筐体９１２には、それぞれ表示部９１３及び表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５により接続されており、該軸部９１５を軸として開閉動作を行うことができる。また、筐体９１１は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１１、筐体９１２の少なくとも一には、先の実施の形態に示す半導体装置を有する実装基板が設けられている。そのため、電気的な耐圧性に優れ、高温での電気特性に優れた電子書籍が実現される。
【０１４９】
図１１（ｃ）は、テレビジョン装置であり、筐体９２１、表示部９２２、スタンド９２３などで構成されている。テレビジョン装置の操作は、筐体９２１が備えるスイッチや、リモコン操作機９２４により行うことができる。筐体９２１及びリモコン操作機９２４には、先の実施の形態に示す半導体装置を有する実装基板が搭載されている。そのため、電気的な耐圧性に優れ、高温での電気特性に優れたテレビジョン装置が実現される。
【０１５０】
図１１（ｄ）は、スマートフォンであり、本体９３０には、表示部９３１と、スピーカー９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３０内には、先の実施の形態に示す半導体装置を有する実装基板が設けられている。そのため電気的な耐圧性に優れ、高温での電気特性に優れたスマートフォンが実現される。
【０１５１】
図１１（ｅ）は、デジタルカメラであり、本体９４１、表示部９４２、操作スイッチ９４３などによって構成されている。本体９４１内には、先の実施の形態に示す半導体装置を有する実装基板が設けられている。そのため、電気的な耐圧性に優れ、高温での電気特性に優れたデジタルカメラが実現される。
【０１５２】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置を有する実装基板が搭載されている。このため、電気的な耐圧性に優れ、高温での電気特性に優れた電子機器が実現される。
【符号の説明】
【０１５３】
Ｔ１    時刻
Ｔ２    時刻
Ｔ３    時刻
Ｔ４    時刻
Ｔ５    時刻
Ｔ６    時刻
Ｔ７    時刻
Ｔ８    時刻
Ｔ９    時刻
Ｔ１０    時刻
Ｔ１１    時刻
Ｔ１２    時刻
Ｔ１３    時刻
Ｔ１４    時刻
１１    トランジスタ
１２    トランジスタ
１３    トランジスタ
１４    トランジスタ
１５    トランジスタ
１６    トランジスタ
１７    トランジスタ
１８    トランジスタ
２１    トランジスタ
２６    トランジスタ
２７    容量
２８    容量
３１    トランジスタ
３２    トランジスタ
３３    トランジスタ
３４    トランジスタ
３５    トランジスタ
３６    トランジスタ
３７    トランジスタ
７００    電子部品
７０１    リード
７０２    プリント基板
７０３    半導体装置
７０４    実装基板
８００    トランジスタ
８０１    トランジスタ
８０２    トランジスタ
８０３    トランジスタ
８０４    トランジスタ
８０５    トランジスタ
８２０    基板
８３０    半導体膜
８３０ａ    酸化物半導体膜
８３０ｂ    酸化物半導体膜
８３０ｃ    酸化物半導体膜
８３１    ゲート絶縁膜
８３２    導電膜
８３３    導電膜
８３４    導電膜
８９１    絶縁膜
８９２    導電膜
９０１    筐体
９０２    筐体
９０３ａ    表示部
９０３ｂ    表示部
９０４    選択ボタン
９０５    キーボード
９１１    筐体
９１２    筐体
９１３    表示部
９１４    表示部
９１５    軸部
９１６    電源
９１７    操作キー
９１８    スピーカー
９２１    筐体
９２２    表示部
９２３    スタンド
９２４    リモコン操作機
９３０    本体
９３１    表示部
９３２    スピーカー
９３３    マイク
９３４    操作ボタン
９４１    本体
９４２    表示部
９４３    操作スイッチ
ＣＭＰ    半導体装置
ＡＤＣ    アナログ／デジタル変換回路
ＤＡＣ    デジタル／アナログ変換回路
ＳＡＲ    逐次比較レジスタ
ＲＥＧ    レジスタ
【図１】
2015089116.tif 000003
【図２】
2015089116.tif 000004
【図３】
2015089116.tif 000005
【図４】
2015089116.tif 000006
【図５】
2015089116.tif 000007
【図６】
2015089116.tif 000008
【図７】
2015089116.tif 000009
【図８】
2015089116.tif 000010
【図９】
2015089116.tif 000011
【図１０】
2015089116.tif 000012
【図１１】
2015089116.tif 000013
【図１２】
2015089116.tif 000014
【図１３】
2015089116.tif 000015
【図１４】
2015089116.tif 000016