(57)【要約】【課題】行列に沿って電極対が配置されているアクチュエータアレイの駆動回路では、行列の交点ごとに電圧レベル変換回路が必要とされ、駆動回路が大型化する。【解決手段】ｎＭＯＳトランジスタ用メモリに加えてｐＭＯＳトランジスタ用メモリを加え、ｐＭＯＳトランジスタ用メモリの出力でｐＭＯＳトランジスタをオン・オフさせる。電圧レベル変換回路が不必要になる。代わって、ｐＭＯＳトランジスタ用選択線とｐＭＯＳトランジスタ用データ線が必要となるが、各交点に配置する必要があった電圧レベル変換回路が不必要になることの利点が、ｐＭＯＳトランジスタ用選択線とｐＭＯＳトランジスタ用データ線とｐＭＯＳトランジスタ用メモリを必要とする不利益を上回る。駆動回路が小型化される。【選択図】図１
2015055768.tif 000002
【特許請求の範囲】
【請求項１】
複数個の電極対が行列に沿って配置されている静電容量型アクチュエータのための駆動回路であり、
低圧側選択線と高圧側選択線が各行に沿って伸びており、
低圧側データ線と高圧側データ線が各列に沿って伸びており、
各電極対の一方の電極はｐＭＯＳトランジスタを介して高圧側電源電圧に接続されているとともにｎＭＯＳトランジスタを介して低圧側電源電圧に接続されており、各電極対の他方の電極は高圧側電源電圧と低圧側電源電圧の一方に接続されており、
各電極対に対応して、高圧側選択線と高圧側データ線に接続されている高圧側メモリと、低圧側選択線と低圧側データ線に接続されている低圧側メモリが配置されており、
各電極対に対応する高圧側メモリからの出力線が当該電極対に対応するｐＭＯＳトランジスタのゲートに接続されており、各電極対に対応する低圧側メモリからの出力線が当該電極対に対応するｎＭＯＳトランジスタのゲートに接続されている
ことを特徴とする駆動回路。
【請求項２】
ｍ行の行列に沿って電極対が配置されており、
ｍ本の低圧側選択線がｍビットのレジスタに接続されており、
各高圧側選択線が、電圧レベル変換回路を介して、同じ行の低圧側選択線に接続されていることを特徴とする請求項１に記載の駆動回路。
【請求項３】
ｎ列の行列に沿って電極対が配置されており、
ｎ本の低圧側データ線がｎビットのレジスタに接続されており、
各高圧側データ線が、電圧レベル変換回路を介して、同じ列の低圧側データ線に接続されていることを特徴とする請求項１または２に記載の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書では、一対の電極間に電位差を加える状態と電位差を加えない状態を切り替えることで動作状態を切り替える静電容量型アクチュエータの駆動回路を開示する。特に、複数個のアクチュエータがマトリクス（行列）に沿って二次元に配置されているアクチュエータアレイのための駆動回路を開示する。
【０００２】
ＭＥＭＳ（Micro Electro Mechanical Systems）の一例に、複数個の可動鏡（傾斜可能な鏡）が行列に沿って配置されており、各可動鏡に対して一対の電極を配置した装置が知られている。一対の電極間に電位差を加えると電極間に吸引力が作用するために可動鏡が傾斜する。一対の電極間に電位差を加えるのを停止すると電極間に吸引力が作用しなくなるために可動鏡の傾斜角がもとに戻る。複数個の可動鏡を行列に沿って配置しておき、各可動鏡の傾斜角を独立に制御可能としておくと、行列内の位置毎に反射光を特定方向に向けるか否かが制御可能となり、特定方向における反射光の照射パターンを制御することができる。例えば特定方向にスクリーンを置いておくとスクリーンに映像を投影することができる。あるいは、反射光を車両の進行方向に向けるか否かを制御することによって、ヘッドライトによる照射範囲を制御するといったことが可能となる。
【０００３】
図４は、一対の電極ａ，ｃ（電極対Ａ）に電位差を加えるか電位差を加えないかを切り替える駆動回路Ｊを示している。電源電圧ＶＨＨと接地電圧ＧＲＤの間に、ｐＭＯＳトランジスタ６とｎＭＯＳトランジスタ８が直列に接続されており、その中間点７の電位が電極対Ａのうちの一方の電極ａに印加される。他方の電極ｃは接地されている。
一対の電極ａ，ｃの間に必要な吸引力を発生させるためには、論理回路で多用されている数ボルト程度の電圧では足りず、数十ボルトの電圧を印加する必要がある。そこで、電源電圧ＶＨＨには数十ボルト（例えば４０ボルト程度）の電圧が加えられている。
ｐＭＯＳトランジスタ６には閾値電圧がＶＨＨよりもわずかに低いエンハンスメント型ｐＭＯＳトランジスタが利用される。ｐＭＯＳトランジスタ６のゲートにはＶＨＨとＶＨＤの間で変化する電圧ＤＨが印加される。ここでＶＨＤは、ｐＭＯＳトランジスタ６の閾値電圧よりもわずかに低い電圧に調整されている。ＶＨＨ＞ｐＭＯＳトランジスタ６の閾値電圧＞ＶＨＤの関係にある。ｐＭＯＳトランジスタ６は、ゲート電圧ＤＨがＶＨＨである場合はオフし、ゲート電圧ＤＨがＶＨＤである場合はオンする。
ｎＭＯＳトランジスタ８には閾値電圧がＧＲＤ（接地電圧）よりもわずかに高いエンハンスメント型ｎＭＯＳトランジスタが利用される。ｎＭＯＳトランジスタ８のゲートにはＧＲＤとＶＤＤの間で変化する電圧Ｄが印加される。ここでＶＤＤは、ｎＭＯＳトランジスタ８の閾値電圧よりもわずかに高い電圧に調整されている。ＧＲＤ＜ｎＭＯＳトランジスタ８の閾値電圧＜ＶＤＤの関係にある。またＶＤＤ＜ＶＨＤの関係にある。ｎＭＯＳトランジスタ８は、ゲート電圧ＤがＶＤＤである場合はオンし、ゲート電圧ＤがＧＲＤである場合はオフする。
【０００４】
後記するように、ｐＭＯＳトランジスタ６のゲート電圧ＤＨとｎＭＯＳトランジスタ８のゲート電圧Ｄは、同期して変化する。ＤＨ＝ＶＨＨである状態ではＤ＝ＶＤＤであり、ＤＨ＝ＶＨＤである状態ではＤ＝ＧＲＤである。この結果、ｐＭＯＳトランジスタ６がオフすればｎＭＯＳトランジスタ８がオンし、ｐＭＯＳトランジスタ６がオンすればｎＭＯＳトランジスタ８がオフすることになる。
ｐＭＯＳトランジスタ６がオンしてｎＭＯＳトランジスタ８がオフすれば、電極ａにＶＨＨが加えられ、電極ａ，ｃ間にＶＨＨの電位差が加えられる。電極ａ，ｃ間に吸引力が作用し、図示しない可動鏡が傾斜する。ｐＭＯＳトランジスタ６がオフしてｎＭＯＳトランジスタ８がオンすれば、電極ａが接地される。電極ａ，ｃ間に電位差が加えられない状態に切り替えられる。この状態では電極ａ，ｃ間に吸引力が作用せず、図示しない可動鏡の傾斜角がもとに戻る。この形式のアクチュエータの場合、ばね性を持つ梁等によって可動鏡が支持されており、電極ａ，ｃ間に吸引力が作用しない場合には、梁が自然形状に復帰する弾性力によって、可動鏡の傾斜角が所定角度（吸引力が作用しないときの角度）に戻る。
本明細書では、一対の電極のことを電極対といい、一対の電極間に電位差を加えることを電極対に電位差（または電圧）を加えるといい、一対の電極間に吸引力が作用することを電極対に吸引力が作用するということがある。
【０００５】
図４では、一個の電極対Ａに吸引力を作用させるか・させないかによって可動体の姿勢を変化させる。これに代えて、一つの可動体に対して二個の電極対を用いることがある。図５は、その場合の電圧印加回路Ｊを示している。この回路では、一方の電極対Ａには電圧を加えて吸引力を発生させるとともに他方の電極対Ｂには電圧を加えないことで吸引力を発生させない状態と、一方の電極対Ａには電圧を加えないことで吸引力を発生させないとともに他方の電極対Ｂには電圧を加えて吸引力を発生させる状態を切り替える。この方式によると、電極対Ａが吸引されたときの姿勢と、電極対Ｂが吸引されたときの姿勢の間で切り替えることができ、可動体を支持する梁が自然形状に復帰する弾性力によって可動体の傾斜角が所定角度（吸引力が作用しないときの角度）に戻る方式によるよりも、可動体の姿勢を正確に制御することが可能となる。また可動鏡が姿勢を変える速度を高速化することができ、可動鏡の傾斜角変化範囲を拡大することができる。
【０００６】
図５では、電極対Ａに電圧を加えるか・加えないかを切り替える電圧印加回路と、電極対Ｂに電圧を加えるか・加えないかを切り替える電圧印加回路を用いる。二つの電圧印加回路は、前者が電圧を加えれば後者は電圧を加えず、前者が電圧を加えなければ後者が電圧を加えるように動作する。
電極対Ａ用の電圧印加回路の回路構成と、電極対Ｂ用の電圧印加回路の回路構成は、図４に示したものと同じであり、重複説明を省略する。ただし、ｐＭＯＳトランジスタ６Ａのゲート電圧ＤＨＡとｐＭＯＳトランジスタ６Ｂのゲート電圧ＤＨＢは、反転した関係にある。またｎＭＯＳトランジスタ８Ａのゲート電圧ＤＡとｎＭＯＳトランジスタ８Ｂのゲート電圧ＤＢは、反転した関係にある。前者の関係から、ｐＭＯＳトランジスタ６ＡがオンすればｐＭＯＳトランジスタ６Ｂがオフし、ｐＭＯＳトランジスタ６ＡがオフすればｐＭＯＳトランジスタ６Ｂがオンする関係が得られる。後者の関係から、ｎＭＯＳトランジスタ８ＡがオンすればｎＭＯＳトランジスタ８Ｂがオフし、ｎＭＯＳトランジスタ８ＡがオフすればｎＭＯＳトランジスタ８Ｂがオンする関係が得られる。前記したように、ｐＭＯＳトランジスタ６ＡがオンすればｎＭＯＳトランジスタ８Ａはオフし、ｐＭＯＳトランジスタ６ＡがオフすればｎＭＯＳトランジスタ８Ａはオンする。またｐＭＯＳトランジスタ６ＢがオンすればｎＭＯＳトランジスタ８Ｂはオフし、ｐＭＯＳトランジスタ６ＢがオフすればｎＭＯＳトランジスタ８Ｂはオンする。
以上から、図５の回路によって、（１）に示す状態、すなわち「ｐＭＯＳトランジスタ６Ａはオンし、ｎＭＯＳトランジスタ８Ａはオフし、ｐＭＯＳトランジスタ６Ｂはオフし、ｎＭＯＳトランジスタ８Ｂはオンする状態」と、（２）に示す状態、すなわち「ｐＭＯＳトランジスタ６Ａはオフし、ｎＭＯＳトランジスタ８Ａはオンし、ｐＭＯＳトランジスタ６Ｂはオンし、ｎＭＯＳトランジスタ８Ｂはオフする状態」の間で切り替えられることがわかる。（１）の状態では、電極対Ａに電位差を加えて吸引力を発生させるとともに電極対Ｂには電位差を加えないことで吸引力を発生させない。（２）の状態では、電極対Ａには電位差を加えないことで吸引力を発生させないとともに電極対Ｂに電位差を加えて吸引力を発生させる。
【０００７】
一個の電極対を利用するアクチュエータ（図４の場合）あるいは二個の電極対を利用するアクチュエータ（図５の場合）の複数個が、行列に沿って二次元に配置されている場合がある。
複数個のアクチュエータが行列に沿って配置されている場合、行方向に伸びる選択線と列方向に伸びるデータ線によって、各アクチュエータに動作状態を指示する技術が採用される。複数本の選択線のうちの一本のみに書き込み用電圧を加え、他の選択線には保持用電圧を加えると、データ線で動作状態を指示する一行を選択することができる。書き込み用電圧を加える選択線を経時的に切り替えていくと、データ線で動作状態を指示する行を経時的に切り替えていくことができる。ｍ×ｎ個のアクチュエータが、ｍ行ｎ列の行列に沿って配置されている場合、上記技術によると、ｎ本のデータ線によってｍ×ｎ個のアクチュエータに動作状態を指示することができる。
【０００８】
選択線とデータ線によって、マトリクス状に配置されたアクチュエータ群に動作状態を指示する技術では、選択線に書き込み用電圧を加えている間にデータ線から送られた指示内容を記憶しておくメモリが利用される。図６は、１ビットメモリの一例を示している。選択線ＷＲに書き込み用電圧が印加されると、スイッチＳＷ１がオンしてスイッチＳＷ２がオフされる。この状態では、データ線ＩＮに入力される電圧が出力線ＤＡに伝達され、それを反転した電圧が出力線ＤＢに伝達される。その一方において選択線ＷＲに書き込み用電圧が印加されないと、スイッチＳＷ１がオフしてスイッチＳＷ２がオンする。その状態では、反転回路２と反転回路４が直列に接続されているループが完成し、出力線ＤＡ，ＤＢには、スイッチＳＷ１がオフする直前に出力していた電圧が出力されつづける。
例えば、データ線ＩＮの電圧がＶＤＤ（例えば３．３Ｖ）なら電極対に電位差を印加する動作状態を指示し、データ線ＩＮの電圧がＧＲＤなら電極対に電位差を印加しない動作状態を指示し、選択線ＷＲの電圧がＶＤＤなら書き込みを指示し、選択線ＷＲの電圧がＧＲＤなら保持を指示する場合、選択線ＷＲの電圧がＶＤＤである期間では、データ線ＩＮの電圧が３．３Ｖなら出力線ＤＡの電圧は３．３Ｖとなって出力線ＤＢの電圧は０Ｖとなり、データ線ＩＮの電圧が０Ｖなら出力線ＤＡの電圧は０Ｖとなって出力線ＤＢの電圧は３．３Ｖとなる。選択線ＷＲの電圧が０Ｖの期間は、データ線ＩＮの電圧にかかわらず、スイッチＳＷ１がオフする直前のＤＡとＤＢの電圧がそのまま保持される。
反転回路２，４とスイッチＳＷ１、ＳＷ２等によって１ビットメモリＨが構成されている。
本明細書では、電圧の大きさを示す参照符号と、その電圧が印加されている導電線を示す参照符号を区別しない。例えば出力線ＤＡに電圧ＤＡが印加されるという。前者の参照符号は導電線の種類を示し、後者の参照符号は電圧の大きさを示している。
【０００９】
図６に示すように、１ビットメモリＨはＧＲＤ（０Ｖ）またはＶＤＤ（例えば３．３Ｖ）を出力する。ｎＭＯＳトランジスタ８，８Ａ，８Ｂは、ＧＲＤ〜ＶＤＤの間に閾値電圧を備えており、１ビットメモリＨの出力でｎＭＯＳトランジスタ８，８Ａ，８Ｂのオン・オフを切り替えることができる。しかしながら、ｐＭＯＳトランジスタ６，６Ａ，６Ｂの閾値電圧はＶＨＨ（例えば４０Ｖ）に近く、ＶＤＤ（例えば３．３Ｖ）よりも高い。１ビットメモリＨによって、ｐＭＯＳトランジスタ６，６Ａ，６Ｂのオン・オフを切り替えることはできない。
【００１０】
そこで図７に示すように、電圧レベル変換回路Ｄが必要となる。電圧レベル変換回路Ｄは、論理を反転しながら電圧レベルを変換する。電圧レベル変換回路Ｄは、１ビットメモリＨが出力する電圧ＤＢをＤＨＡに変換し、電圧ＤＡをＤＨＢに変換する。すなわち、電圧ＤＢ＝ＶＤＤ（例えば３．３Ｖ）であれば、ＤＨＡ＝ＶＨＤ（例えば３６．７Ｖ）の電圧に変換し、電圧ＤＢ＝ＧＲＤであればＤＨＡ＝ＶＨＨ（例えば４０Ｖ）の電圧に変換する。同様に、電圧ＤＡ＝ＶＤＤであればＤＨＢ＝ＶＨＤの電圧に変換し、電圧ＤＡ＝ＧＲＤであればＤＨＢ＝ＶＨＨに変換する。この結果、図５に示した関係を満たす電圧ＤＨＡ、ＤＨＢが得られる。
前記したように、ｐＭＯＳトランジスタ６Ａ，６Ｂは、ＶＨＤ〜ＶＨＨの間に閾値電圧を備えている。電圧レベルが変換されたＤＨＡによるとｐＭＯＳトランジスタ６Ａのオン・オフが切り替えられ、電圧レベルが変換されたＤＨＢによるとｐＭＯＳトランジスタ６Ｂのオン・オフが切り替えられる。
【００１１】
図８は、電圧レベル変換回路Ｄの回路構成を示している。回路を構成するトランジスタのうち、ｎＭＯＳトランジスタであるｎｈａとｎｈｂのソース・ドレイン間には高い電圧が加えられるために高耐圧のトランジスタを用いる。（１）はＤＡ＝ＧＲＤであってＤＢ＝ＶＤＤの場合を示し、（２）はＤＡ＝ＶＤＤあってＤＢ＝ＧＲＤの場合を示している。
（１）に示すように、ＤＡ＝ＧＲＤであってＤＢ＝ＶＤＤの場合は、高耐圧ｎＭＯＳトランジスタであるｎｈｂがオンし、ｐＭＯＳトランジスタであるｐｂ１，ｐｂ２がオンする。電圧ＶＢは、ｎＭＯＳトランジスタであるｎ１に所定の電流が流れる電圧に調整されている。そのために、ＤＨＡの電圧＝ＶＨＨ−ｐｂ１の閾値電圧―ｐｂ２の閾値電圧となる。両方の閾値電圧がともにＶｔｈであれば、ＤＨＡの電圧＝ＶＨＨ−２×Ｖｔｈとなる。電圧レベル変換回路Ｄでは、ＶＨＨ−２×Ｖｔｈ＝ＶＨＤ（例えば３６．７Ｖ）となるＭＯＳトランジスタが選択されている。この状態では、ｐＭＯＳトランジスタであるｐａ３がオンするので、ＤＨＢの電圧＝ＶＨＨ（４０Ｖ）となる。この状態では、ｐＭＯＳトランジスタであるｐａ１，ｐａ２，ｐｂ３と、高耐圧ｎＭＯＳトランジスタであるｎｈａはオフしている。
（２）に示すように、ＤＡ＝ＶＤＤであってＤＢ＝ＧＲＤの場合は、高耐圧ｎＭＯＳトランジスタであるｎｈａがオンし、ｐＭＯＳトランジスタであるｐａ１，ｐａ２がオンする。電圧ＶＢは、ｎＭＯＳトランジスタであるｎ１に所定の電流が流れる電圧に調整されている。そのために、ＤＨＢの電圧＝ＶＨＨ−ｐａ１の閾値電圧―ｐａ２の閾値電圧となる。両方の閾値電圧がともにＶｔｈであれば、ＤＨＢの電圧＝ＶＨＨ−２×Ｖｔｈとなる。ＶＨＨ−２×Ｖｔｈ＝ＶＨＤ（例えば３６．７Ｖ）となるＭＯＳトランジスタが選択されている。この状態では、ｐＭＯＳトランジスタであるｐｂ３がオンするので、ＤＨＡの電圧＝ＶＨＨ（４０Ｖ）となる。この状態では、ｐＭＯＳトランジスタであるｐｂ１，ｐｂ２，ｐａ３と、高耐圧ｎＭＯＳトランジスタであるｎｈｂはオフしている。
上記によって、電圧レベル変換回路Ｄによって、図５に示した、ＧＲＤとＶＤＤの間で反転する電圧ＤＡ，ＤＢから、ＶＨＤとＶＨＨの間で反転する電圧ＤＨＡ，ＤＨＢが生成されることが確認される。
【００１２】
図９は、静電容量型アクチュエータがｍ行×ｎ列に配置されているアクチュエータアレイの駆動回路を示している。データ線ＩＮ１，ＩＮ２，・・ＩＮｎは、ｎビットレジスタに接続されている。選択線ＷＲ１，ＷＲ２，・・Ｗｒｍは、ｍビットレジスタに接続されている。データ線と選択線の交点ごとに、単位回路Ｋ１１，Ｋ１２，・・Ｋ１ｎ，Ｋ２１，・・・Ｋｍｎが配置されている。それぞれの単位回路Ｋは、図６に示した１ビットメモリＨ，図８に示した電圧レベル変換回路Ｄ、図４、図５、図７に示した電圧印加回路Ｊで構成されている。なお本明細書では、行番号と列番号を示す添え字を省略して説明する事象は、行番号や列番号と無関係に共通する事象であることを示している。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００５―２５７８０４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
従来の技術では、データ線ＩＮと選択線ＷＲの交点ごとに電圧レベル変換回路Ｄを必要とする。図８に示した電圧レベル変換回路Ｄを構成するＭＯＳトランジスタであるｎｈａとｎｈｂのソース・ドレイン間にはＶＨＨ（例えば４０Ｖ）の電位差が加えられる。論理回路で汎用されるトランジスタの場合、ソース・ドレイン間に加えられる電圧はＶＤＤ（例えば３．３Ｖ）である。本明細書では、ソース・ドレイン間に加えられる電圧がＶＤＤ以下に制約されている場合に利用されるトランジスタを低耐圧トランジスタといい、ソース・ドレイン間にＶＨＨの電圧が加えられる場合に利用されるトランジスタを高耐圧トランジスタという。図８に示すように、電圧レベル変換回路Ｄは２個の高耐圧トランジスタを必要とする。高耐圧トランジスタは、耐圧を確保するために、低耐圧トランジスタに比して非常に大きくなる。従来の技術では、大きな高耐圧トランジスタを、２×ｍ×ｎ個も必要とする。
本明細書では、大きな高耐圧トランジスタの必要数を減少する技術を開示する。
【課題を解決するための手段】
【００１５】
本明細書では開示する技術では、その電圧レベルではｐＭＯＳトランジスタのオン・オフを制御できない低電圧デジタル信号をｐＭＯＳトランジスタのオン・オフを制御する電圧レベルに変換する電圧レベル変換回路を、各交点に配置しない（単位回路に配置しない）。代わって、各データ線に対して電圧レベル変換回路を設ける。各交点に向けて、低圧側データ線と高圧側データ線を伸ばせば、各交点には電圧レベル変換回路が設けられていなくても、各交点に配置されているｐＭＯＳトランジスタを制御することができ、各交点に配置されている電極対にＶＨＨを加えるか加えないかを制御できる。
低圧側データ線の他に高圧側データ線を用いる場合、低圧側メモリの他に高圧側メモリが必要となる。低圧側メモリと高圧側メモリが各行に配置されている場合、どの行のメモリには書き込み、その他の行のメモリには書き込まないかを選択する選択線にも、低圧側選択線と高圧側選択線が必要となる。逆に言うと、低圧側データ線の他に高圧側データ線を付加し、低圧側メモリの他に高圧側メモリを付加し、低圧側選択線の他に高圧側選択線を付加すれば、各交点に電圧レベル変換回路を設ける必要がない。
【００１６】
ｍ行×ｎ列の場合、各交点に電圧レベル変換回路を設ける技術によると、大きな高耐圧トランジスタを２×ｍ×ｎ個も必要とする。それに対して各列に電圧レベル変換回路を設けるとともに各行に電圧レベル変換回路を設けると、２×ｎ＋２×ｍ個の高耐圧トランジスタで済む。１００行１００列の場合であれば、２×１００×１００個も必要とされた高耐圧トランジスタが、２×１００＋２×１００個で済むことになる。本技術は、低圧側データ線の他に高圧側データ線を付加し、低圧側メモリの他に高圧側メモリを付加し、低圧側選択線の他に高圧側選択線を付加することによるデメリットよりも、電圧レベル変換回路の個数が減らせることによるメリットの方が実用的に重要であることを見出したことから創作されたものである。
【００１７】
本明細書では、複数個の電極対が行列に沿って配置されている静電容量型アクチュエータのための駆動回路を開示する。一つの実施例では、各電極対の一方の電極が、ｐＭＯＳトランジスタを介して電源電圧ＶＨＨに接続されているとともにｎＭＯＳトランジスタを介して接地電圧ＧＲＤに接続されている。各電極対の他方の電極は接地電圧ＧＲＤに接続されている。
この駆動回路では、低圧側選択線と高圧側選択線が各行に沿って伸びており、低圧側データ線と高圧側データ線が各列に沿って伸びている。各電極対に対応して、高圧側メモリと低圧側メモリが配置されている。高圧側メモリは、高圧側選択線と高圧側データ線に接続されており、低圧側メモリは、低圧側選択線と低圧側データ線に接続されている。各電極対に対応する高圧側メモリからの出力線が当該電極対に対応するｐＭＯＳトランジスタのゲートに接続されており、各電極対に対応する低圧側メモリからの出力線が当該電極対に対応するｎＭＯＳトランジスタのゲートに接続されている。
【００１８】
上記構成を備えていると、高圧側メモリの出力電圧でｐＭＯＳトランジスタが制御され、低圧側メモリの出力電圧でｎＭＯＳトランジスタが制御される。各電極対に対して、ｎＭＯＳトランジスタを制御する電圧をｐＭＯＳトランジスタを制御する電圧レベルに変換する必要がない。行列の各交点に電圧レベル変換回路を設ける必要がなく、高耐圧トランジスタの必要個数を低減することができる。
【００１９】
ｎＭＯＳトランジスタが接続されている電圧は必ずしも接地電圧である必要はない。高圧側電源電圧と低圧側電源電圧が用意されている場合には、接地電圧に代えて低圧側電源電圧を用いてもよい。
また各電極対の他方の電極は、低圧側電源電圧に接続するのに代えて高圧側電源電圧に接続してもよい。低圧側電源電圧に接続すれば、電極対の一方の電極に高圧側電源電圧を加えて他方の電極に低圧側電源電圧を加える状態（電極対に電圧を加える状態）と、両方の電極に低圧側電源電圧を加える状態（電極対に電圧を加えない状態）を切り替えることができる。高圧側電源電圧に接続すれば、電極対の一方の電極に高圧側電源電圧を加えて他方の電極に低圧側電源電圧を加える状態（電極対に電圧を加える状態）と、両方の電極に高圧側電源電圧を加える状態（電極対に電圧を加えない状態）を切り替えることができる。
本明細書で開示する技術は、図４に示したように、一つのアクチュエータを一個の電極対で制御する場合にも有効であり、図５に示したように、一つのアクチュエータを二個の電極対で制御する場合にも有効である。
【００２０】
高圧側選択線のためのビットレジスタと低圧側選択線のためのビットレジスタを別個に設けでもよいが、低圧側のビットレジスタを共有する構成にしてもよい。ｍ行の行列に沿って電極対が配置されている場合、ｍビットのレジスタにｍ本の低圧側選択線を接続する。そして各高圧側選択線は、電圧レベル変換回路を介して、同じ行の低圧側選択線に接続する。
同様に、高圧側データ線のためのビットレジスタと低圧側データ線のためのビットレジスタを別個に設けでもよいが、低圧側のビットレジスタを共有する構成にしてもよい。ｎ行の行列に沿って電極対が配置されている場合、ｎビットのレジスタにｎ本の低圧側データ線を接続する。そして各高圧側データ線は、電圧レベル変換回路を介して、同じ列の低圧側データ線に接続する。
【００２１】
上記構成によると、ビットレジスタに至るまでの回路は、従来のものを共用することができる。この場合、ｍ個の電圧レベル変換回路が新たに必要となり、ｎ個の電圧レベル変換回路が新たに必要となるが、ｍ×ｎ個の電圧レベル変換回路が不用化される。後者による利益が前者の不利益を上回っており、駆動回路が顕著に小型化される。
【図面の簡単な説明】
【００２２】
【図１】実施例の駆動回路の全体構成と単位回路の構成を示す。
【図２】実施例の高圧側メモリＧと低圧側メモリＨを示す。
【図３】実施例の電圧印加回路Ｊと、高圧側メモリＧと低圧側メモリＨとの関係を示す。
【図４】電圧印加回路の一例を示す
【図５】電圧印加回路の他の例を示す。
【図６】メモリの一例を示す。
【図７】メモリＨと電圧レベル変換回路Ｄと電圧印加回路Ｊの関係を示す。
【図８】電圧レベル変換回路の回路構成を示す。
【図９】従来の駆動回路の全体構成と単位回路の構成を示す。
【発明を実施するための形態】
【００２３】
以下、本明細書で開示される技術の特徴を整理する。なお、以下に記す事項は、各々単独で技術的な有用性を有している。
（第１特徴）各単位回路に、ＶＨＨ、ＶＨＤ、ＶＤＤ，ＧＲＤの４本の電源線が接続されている。ＶＨＨ＞ｐＭＯＳトランジスタの閾値電圧＞ＶＨＤ＞ＶＤＤ＞ｎＭＯＳトランジスタの閾値電圧＞ＧＲＤの関係にある。
（第２特徴）上記において、ＧＲＤは接地電圧でなく、低圧側電源電圧であってもよい。この場合、高圧側電源電圧ＶＨＨと、それよりも低い低圧側電源電圧と、両者間にあるＶＨＤとＶＤＤを用いる。
（第３特徴）各々のアクチュエータに、二個の電極対（Ａ側電極対とＢ側電極対）が配置されている。電圧印加回路は「Ａ側電極対に電位差を加えてＢ側電極対に電位差を加えない第１状態」と「Ａ側電極対に電位差を加えないでＢ側電極対に電位差を加える第２状態」を切り替える。傾斜可能な鏡にアクチュエータが付設されており、第１状態における鏡の傾斜角と第２状態における鏡の傾斜角が相違する。
（第４特徴）電極対の一方の電極は、ｐＭＯＳトランジスタとｎＭＯＳトランジスタの中間点に接続されている。他方の電極は、低圧側電源電圧に接続されていてもよいし、高圧側電源電圧に接続されていてもよい。
【実施例】
【００２４】
図１は、駆動回路の一実施例の全体構成と単位回路の構成を示している。参照符号Ｆは単位回路を示し、ｍ行×ｎ列のマトリクスの各交点に配置されている。各単位回路Ｆは、図示しない鏡（傾斜可能となっている）に対応している。ｍ×ｎ個の鏡がｍ行×ｎ列のマトリクス状に配置されている。
各鏡に、二個の電極対（電極対Ａと電極対Ｂ）が配置されている。単位回路Ｆは、「電極対Ａに電位差を加えて電極対Ｂに電位差を加えない第１状態」と「電極対Ａに電位差を加えないで電極対Ｂに電位差を加える第２状態」を切り替える。電極対に吸引力が作用するかしないかによって、鏡の傾斜角が変化する。第１状態における鏡の傾斜角と第２状態における鏡の傾斜角が相違する。
【００２５】
従来の単位回路Ｋが電圧レベル変換回路Ｄを備えていたのに反し（図９参照）、図１の単位回路Ｆは電圧レベル変換回路Ｄを備えていない。代わりに、ｐＭＯＳトランジスタのための高圧側メモリＧと、ｎＭＯＳトランジスタのための低圧側メモリＨと、電圧印加回路Ｊで構成されている。低圧側メモリＨに低圧側選択線ＷＲと低圧側データ線ＩＮが接続されている。高圧側メモリＧに高圧側選択線ＷＲＨと高圧側データ線ＩＮＨが接続されている。
【００２６】
動作状態を指令する行を選択するｍビットデータを生成するｍビットレジスタに、ｍ本の低圧側選択線ＷＲ１，ＷＲ２・・が接続されている。ｍビットレジスタは、ｍ本のうちの１本の選択線の電位を３．３Ｖ（ＶＤＤ）とし、他の選択線の電位をゼロＶ（ＧＲＤ）とする。ｍビットレジスタは、電位をＶＤＤとする選択線を経時的にシフトしていく。例えば、１番選択線、２番選択線、・・・ｍ番選択線、１番選択線といったようにスキャンしていく。
各低圧側選択線ＷＲに電圧レベル変換回路Ｅが接続されており、各電圧レベル変換回路Ｅに高圧側選択線ＷＲＨが接続されている。各電圧レベル変換回路Ｅの構成は、図８に示したものと同様であり、重複説明を省略する。選択線に関する電圧レベル変換回路Ｅでは、低圧側選択線ＷＲが図８のＤＡ端子に接続され、それを反転した電圧が端子ＤＢに接続され、端子ＤＨＡが高圧側選択線ＷＲＨに接続される。その場合、ＷＲ＝ＶＤＤあればＷＲＨ＝ＶＨＨとなり、ＷＲ＝ＧＲＤであればＷＲＨ＝ＶＨＤとなる。図８の電圧レベル変換回路は、ＤＢを論理反転して電圧レベルを変換することでＤＨＡを出力し、ＤＡを論理反転して電圧レベルを変換することでＤＨＢを出力する。それに対して、選択線に関する電圧レベル変換回路Ｅでは、ＤＨＢを出力する必要がない。電圧レベル変換回路Ｅでは、ＤＨＢを出力するための構成を省略することができる。
【００２７】
図１に示すように、動作状態を指令するｎビットレジスタに、ｎ本の低圧側データ線ＩＮ１，ＩＮ２・・ＩＮｎが接続されている。ｎビットレジスタは、例えば電極対Ａに電位差を加えて電極対Ｂには電位差を加えないアクチェータに接続されているデータ線の電位を３．３Ｖ（ＶＤＤ）とし、電極対Ａに電位差を加えないで電極対Ｂに電位差を加えるアクチェータに接続されているデータ線の電位をゼロＶ（ＧＲＤ）とする。電位差をＡ側に加えるかＢ側に加えるかを示すデータは、選択線にＶＤＤが印加されている行のメモリ（低圧側メモリ）に記憶され、選択線にＧＲＤが印加されている行のメモリは、すでに記憶しているメモリ値を保持する。
各低圧側データ線ＩＮに電圧レベル変換回路Ｄが接続されており、各電圧レベル変換回路Ｄに高圧側データ線ＩＮＨが接続されている。各電圧レベル変換回路Ｄの構成は、図８に示したものと同様であり、重複説明を省略する。データ線に関する電圧レベル変換回路Ｄでは、低圧側データ線が図８のＤＡ端子に接続され、それを反転した電圧が端子ＤＢに接続され、端子ＤＨＡが高圧側データ線に接続される。その場合、ＩＮ＝ＶＤＤあればＩＮＨ＝ＶＨＨとなり、ＩＮ＝ＧＲＤであればＩＮＨ＝ＷＨＤとなる。図８の電圧レベル変換回路では、ＤＨＡとＤＨＢに出力する。それに対して、データ線に関する電圧レベル変換回路Ｄでは、ＤＨＢを出力する必要がない。電圧レベル変換回路Ｄでは、ＤＨＢを出力するための構成を省略することができる。
【００２８】
図２は、高圧側メモリＧと低圧側メモリＨの構成を示している。低圧側メモリＨは、図６を参照して説明した１ビットメモリと同じであり、重複説明を省略する。低圧側選択線ＷＲに書き込み用電圧（ＶＤＤ）が印加されると、出力線ＤＡには低圧側データ線ＩＮの電位が出力され、出力線ＤＢには低圧側データ線ＩＮの電位を反転した電位が出力される。低圧側選択線ＷＲに非書き込み用電圧（ＧＲＤ）が印加される間は、低圧側選択線ＷＲが非書き込み用電圧（ＧＲＤ）に反転する直前に出力していた電圧が出力されつづける。
高圧側メモリＧも、基本的には図６を参照して説明した１ビットメモリと同じである。ただし、電圧がＶＨＨかＶＨＤのいずれかである高圧側選択線ＷＲＨに接続されており、電圧がＶＨＨかＶＨＤのいずれかである高圧側データ線ＩＮＨに接続されている。そのために、出力線ＤＨＡの電位はＶＨＨかＶＨＤのいずれかであり、出力線ＤＨＢの電位はＶＨＤかＶＨＨのいずれかである。ＤＨＡとＤＨＢは反転関係にあり、ＤＨＡ＝ＶＨＨであればＤＨＢ＝ＶＨＤであり、ＤＨＡ＝ＶＨＤであればＤＨＢ＝ＶＨＨである。高圧側メモリは、ＶＨＤとＶＨＨの電位差に対する耐久性があるトランジスタで構成でき、高耐圧トランジスタは必要とされない。
【００２９】
高圧側メモリＧの出力線ＤＨＡの電位がＶＨＨかＶＨＤのいずれかであり、出力線ＤＨＢの電位がＶＨＤかＶＨＨのいずれかであると、ｐＭＯＳトランジスタの閾値電圧がＶＨＤ〜ＶＨＨの間にあるために、高圧側メモリＧの出力で直接的にｐＭＯＳトランジスタを制御することができる。図３は、単位回路Ｆの詳細を示しており、高圧側メモリＧの出力線ＤＨＡがｐＭＯＳトランジスタ６Ａのゲートに直接に接続されており、高圧側メモリＧの出力線ＤＨＢがｐＭＯＳトランジスタ６Ｂのゲートに直接に接続されている。これは、低圧側メモリＨの出力線ＤＡがｎＭＯＳトランジスタ８Ａのゲートに直接に接続されており、低圧側メモリＨの出力線ＤＢがｎＭＯＳトランジスタ８Ｂのゲートに直接に接続されているのに対応している。
【００３０】
図１と図９と比較すると明らかに、従来の単位回路Ｋが電圧レベル変換回路Ｄを必要としていたのに対し、実施例の単位回路Ｆは電圧レベル変換回路を必要としない。
実施例の単位回路による場合、電圧レベル変換回路を要さないのに対して、高圧側選択線と高圧側データ線と高圧側メモリを必要とする。メモリは低耐圧トランジスタで構成することができる。高圧側選択線と高圧側データ線と高圧側メモリを付加することよりも、単位回路ごとに電圧レベル変換回路を用意しなくても済むことの利点の方がはるかに大きい。大きな高耐圧トランジスタを必要とする電圧レベル変換回路を単位回路ごとに用意する必要がなくなると、駆動回路を形成するのに必要な面積が顕著に小型化できる。
なお、図９に示したように、従来の駆動回路の場合、ＶＨＤの電源線はいらない。しかしながら電圧レベル変換回路のためのＶＢの電源線を必要とする。それに対して、図１に示すように、実施例の駆動回路の場合、ＶＨＤの電源線を必要とし、ＶＢの電源線を必要としない。必要な電源線の数は増加しない。
【００３１】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００３２】
ＶＨＨ，ＶＨＤ，ＶＤＤ，ＧＲＤ：電源線
ＶＨＨ＞ＶＨＤ＞ＶＤＤ＞ＧＲＤ
Ａ：一方の電極対
Ｂ：他方の電極対
ａ：一方の電極
ｂ：他方の電極
ｃ：共通電極
Ｄ：電圧レベル変換回路（データ線用）
Ｅ：電圧レベル変換回路（選択線用）
Ｆ：単位回路
Ｇ：高圧側メモリ（ｐＭＯＳトランジスタ用メモリ）
Ｈ：低圧側メモリ（ｎＭＯＳトランジスタ用メモリ）
Ｊ：電圧印加回路
ＩＮ：低圧側データ線（ｎＭＯＳトランジスタ用データ線）
ＩＮＨ：高圧側データ線（ｐＭＯＳトランジスタ用データ線）
ＷＲ：低圧側選択線（ｎＭＯＳトランジスタ用選択線）
ＷＲＨ：高圧側選択線（ｐＭＯＳトランジスタ用選択線）
ＤＡ：一方の電極対（Ａ側）用のｎＭＯＳトランジスタのゲート電圧
ＤＢ：他方の電極対（Ｂ側）用のｎＭＯＳトランジスタのゲート電圧
ＤＨＡ：一方の電極対（Ａ側）用のｐＭＯＳトランジスタのゲート電圧
ＤＨＢ：他方の電極対（Ｂ側）用のｐＭＯＳトランジスタのゲート電圧
２，４：反転回路
６：ｐＭＯＳトランジスタ
８：ｎＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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