(57)【要約】【課題】複数のカウンタが動作している間にそれらの一部が停止した場合であっても、アナログデジタル変換を正確に行う。【解決手段】アナログデジタル変換装置は、複数の計数期間供給部と、複数のカウンタと、複数の補償回路を備え、アナログ信号をデジタル信号に変換する。複数の計数期間供給部は、各々に入力されたアナログ信号の電圧に基づいて前記電圧に応じた長さの期間を計数期間として供給する。複数のカウンタは、共通の電源に接続されて互いに異なる計数期間において計数値を計数する計数動作を行って前記計数値を示すデジタル信号を生成する。複数の補償回路は、電源に接続されて複数のカウンタ回路のうち計数動作を停止したカウンタ回路の個数が多いほど多くの個数が動作する。【選択図】図８
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【特許請求の範囲】
【請求項１】
各々に入力されたアナログ信号の電圧に基づいて前記電圧に応じた長さの期間を計数期間として供給する複数の計数期間供給部と、
共通の電源に接続されて互いに異なる前記計数期間において計数値を計数する計数動作を行って前記計数値を示すデジタル信号を生成する複数のカウンタ回路と、
前記電源に接続されて前記複数のカウンタ回路のうち前記計数動作を停止したカウンタ回路の個数が多いほど多くの個数が動作する複数の補償回路と
を備えるアナログデジタル変換装置。
【請求項２】
前記複数のカウンタ回路のそれぞれは、前記電源に接続された複数段の第１のフリップフロップを備え、前記複数段の第１のフリップフロップは、それぞれ前段の前記第１のフリップフロップの２倍の更新周期で保持値を更新し、
前記複数の補償回路のそれぞれは、前記電源に接続された２つの第２のフリップフロップを備え、前記第２のフリップフロップのそれぞれは、初段の前記第１のフリップフロップと同一の周期で保持値を更新する
請求項１記載のアナログデジタル変換装置。
【請求項３】
前記複数の補償回路のそれぞれは、前記カウンタ回路と同一の計数動作を行う回路をダミーカウンタとして備える
請求項１記載のアナログデジタル変換装置。
【請求項４】
前記複数の補償回路のそれぞれは、
出力電流の出力が指示された場合には一定の前記出力電流を出力する定電流出力部と、
前記複数のカウンタ回路のいずれかに対応付けられて前記対応するカウンタ回路が前記計数動作を停止した場合に前記定電流出力部に対して前記出力電流の出力を指示する出力制御部と
を備える請求項１記載のアナログデジタル変換装置。
【請求項５】
前記定電流出力部は、
入力端子が前記電源に接続され、制御端子に所定のバイアス電流が入力され、出力端子から前記出力電流を出力するトランジスタと、
前記出力電流の出力が指示された場合には前記電源の電圧より電位が低い基準端子に前記トランジスタの出力端子を接続する接続制御部と
を備える請求項４記載のアナログデジタル変換装置。
【請求項６】
前記補償回路は、
対応する前記カウンタ回路の計数値に所定の係数を乗算した値の電流と所定の基準電流とを含む電流を前記バイアス電流として前記トランジスタに入力するバイアス電流入力部をさらに備える請求項５記載のアナログデジタル変換装置。
【請求項７】
イネーブル信号が入力された場合にはビットデータの値を変更し、前記イネーブル信号が入力されない場合には前記ビットデータを保持する複数段の保持回路と、
所定のタイミングにおいて前記複数段の保持回路のうち初段の保持回路に前記イネーブル信号を入力するタイミング制御部と、
いずれかの前記保持回路において前記ビットデータが変更されたときに前記イネーブル信号を生成して前記ビットデータが変更された保持回路の後段の保持回路に対して前記イネーブル信号を入力するイネーブル生成部と、
前記複数段の保持回路に保持された前記ビットデータからなるデジタルデータをアナログの基準信号に変換するデジタルアナログ変換部と
をさらに具備し、
前記複数の計数期間供給部のそれぞれは、前記アナログ信号および前記基準信号の一方の電圧が他方の電圧より高い期間を前記計数期間として供給する
請求項１記載のアナログデジタル変換装置。
【請求項８】
前記イネーブル信号生成部は、互いに異なる前記保持回路に対応付けられた複数のイネーブル生成回路を備え、
前記イネーブル生成回路は、
対応する前記保持回路の前段の前記保持回路に保持された前記ビットデータが前記所定値に更新されたときに前記イネーブル信号を生成する論理ゲートと、
所定の出力制御信号が入力されてから次に前記出力制御信号が入力されるまでの間において対応する前記保持回路に対して前記生成されたイネーブル信号を出力する出力部と、
対応する前記保持回路の前段の前記保持回路に前記イネーブル信号が入力された場合または対応する前記保持回路に前記イネーブル信号が入力された場合には前記出力制御信号を生成して前記出力部に入力する出力制御部と
を備える請求項７記載のアナログデジタル変換装置。
【請求項９】
共通の電源に接続された複数のカラムセルを具備し、
前記複数のカラムセルの各々は、
アナログ信号およびランプ信号の電圧を比較して比較結果を出力するコンパレータと、
前記コンパレータに接続されて前記比較結果に基づいて計数動作を行うカウンタ回路と、
前記コンパレータに接続されて前記カウンタ回路が前記計数動作を停止した場合に動作する補償回路と
を備えるアナログデジタル変換装置。
【請求項１０】
アナログ信号を出力する複数の画素と、
前記画素から各々に入力された前記アナログ信号の電圧に基づいて前記電圧に応じた長さの期間を計数期間として供給する複数の計数期間供給部と、
共通の電源に接続されて互いに異なる前記計数期間において計数値を計数する計数動作を行って前記計数値を示すデジタル信号を生成する複数のカウンタ回路と、
前記電源に接続されて前記複数のカウンタ回路のうち前記計数動作を停止したカウンタ回路の個数が多いほど多くの個数が動作する複数の補償回路と
を具備する撮像素子。
【請求項１１】
アナログ信号を出力する複数の画素と、
前記画素から各々に入力された前記アナログ信号の電圧に基づいて前記電圧に応じた長さの期間を計数期間として供給する複数の計数期間供給部と、
共通の電源に接続されて互いに異なる前記計数期間において計数値を計数する計数動作を行って前記計数値を示すデジタル信号を生成する複数のカウンタ回路と、
前記電源に接続されて前記複数のカウンタ回路のうち前記計数動作を停止したカウンタ回路の個数が多いほど多くの個数が動作する複数の補償回路と、
前記デジタル信号からなる画像データを処理する画像処理部と
を具備する撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、アナログデジタル変換装置に関する。詳しくは、複数のアナログ信号をデジタル信号に変換するアナログデジタル変換装置に関する。
【背景技術】
【０００２】
従来より、各種の電子装置において、複数のアナログ信号の各々をデジタル信号に変換するカラムＡＤ（Analog to Digital）変換器が用いられている。このカラムＡＤ変換器を撮像素子に設けた撮像装置が提案されている（例えば、特許文献１参照。）。この撮像装置において、カラムＡＤ変換器は、１つの画素からのアナログ信号をＡＤ変換するカラムセルを複数備える。そして、カラムセルのそれぞれは、アナログ信号およびランプ信号の電圧を比較するコンパレータと、その比較結果がハイレベルであれば計数を行うカウンタとを備える。この構成により、コンパレータは、アナログ信号の電圧に応じた期間に亘ってハイレベルの比較結果を出力し、カウンタは、その期間の間に亘って計数を行う。この結果、アナログ信号は、その電圧に応じた計数値を示すデジタル信号に変換される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１５１６１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、上述のカラムＡＤ変換器では、複数のカウンタが動作している間においてそれらの一部が停止すると、アナログデジタル変換を正確に行うことができなくなるおそれがある。前述したように、カラムＡＤ変換器内のそれぞれのカウンタは比較結果がローレベルになると停止するが、その分、カラムＡＤ変換器の消費電流が低下する。これは、カウンタが動作中において計数値の更新のたびにカウンタ内のインバータに貫通電流が流れるのに対し、停止中においては、その貫通電流が流れなくなるためである。カラムＡＤ変換器の消費電流が低下すると、そのカラムＡＤ変換器に電源を供給する電源ラインのインダクタンス成分により、カラムＡＤ変換器において過渡的な電圧降下ＬｄＩ／ｄｔが発生する。
【０００５】
ここで、Ｌはインダクタンス成分の値であり、ｄＩ／ｄｔは、電流の時間変化率である。この電流の時間変化率ｄＩ／ｄｔは、同時に停止するカウンタの個数が多いほど、大きくなる。また、ＡＤ変換の分解能を高くするほどカウンタのそれぞれの回路規模が増大して動作時の消費電流が大きくなるため、カウンタが停止したときの時間変化率ｄＩ／ｄｔが大きくなる。この時間変化率ｄＩ／ｄｔが大きいと、電圧降下ＬｄＩ／ｄｔが大きくなり、計数動作中のカウンタにおいて誤動作が生じて正確な計数値が得られないおそれがある。このため、カラムＡＤ変換器は、複数のカウンタが動作している間においてそれらの一部が停止すると、ＡＤ変換を正確に行うことができなくなるおそれがある。
【０００６】
本技術はこのような状況に鑑みて生み出されたものであり、ＡＤ変換装置において複数のカウンタが動作している間にそれらの一部が停止した場合であっても、アナログデジタル変換を正確に行うことを目的とする。
【課題を解決するための手段】
【０００７】
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、各々に入力されたアナログ信号の電圧に基づいて上記電圧に応じた長さの期間を計数期間として供給する複数の計数期間供給部と、共通の電源に接続されて互いに異なる上記計数期間において計数値を計数する計数動作を行って上記計数値を示すデジタル信号を生成する複数のカウンタ回路と、上記電源に接続されて上記複数のカウンタ回路のうち上記計数動作を停止したカウンタ回路の個数が多いほど多くの個数が動作する複数の補償回路とを備えるアナログデジタル変換装置である。これにより、停止したカウンタ回路の個数が多いほど多くの個数の補償回路が動作するという作用をもたらす。
【０００８】
また、この第１の側面において、上記複数のカウンタ回路のそれぞれは、上記電源に接続された複数段の第１のフリップフロップを備え、上記複数段の第１のフリップフロップは、それぞれ前段の上記第１のフリップフロップの２倍の更新周期で保持値を更新し、上記複数の補償回路のそれぞれは、上記電源に接続された２つの第２のフリップフロップを備え、上記第２のフリップフロップのそれぞれは、初段の上記第１のフリップフロップと同一の周期で保持値を更新してもよい。これにより、複数段の第１のフリップフロップにおいて、それぞれ前段の上記第１のフリップフロップの２倍の更新周期で保持値が更新され、第２のフリップフロップのそれぞれにおいて、初段の第１のフリップフロップと同一の周期で保持値が更新されるという作用をもたらす。
【０００９】
また、この第１の側面において、上記複数の補償回路のそれぞれは、上記カウンタ回路と同一の計数動作を行う回路をダミーカウンタとして備えてもよい。これにより、停止したカウンタ回路の個数が多いほど多くの個数のダミーカウンタが動作するという作用をもたらす。
【００１０】
また、この第１の側面において、上記複数の補償回路のそれぞれは、出力電流の出力が指示された場合には一定の上記出力電流を出力する定電流出力部と、上記複数のカウンタ回路のいずれかに対応付けられて上記対応するカウンタ回路が上記計数動作を停止した場合に上記定電流出力部に対して上記出力電流の出力を指示する出力制御部とを備えてもよい。これにより、対応するカウンタ回路が計数動作を停止した場合に出力電流の出力が指示されるという作用をもたらす。
【００１１】
また、この第１の側面において、上記定電流出力部は、入力端子が上記電源に接続され、制御端子に所定のバイアス電流が入力され、出力端子から上記出力電流を出力するトランジスタと、上記出力電流の出力が指示された場合には上記電源の電圧より電位が低い基準端子に上記トランジスタの出力端子を接続する接続制御部とを備えてもよい。これにより、出力電流の出力が指示された場合には電源の電圧より電位が低い基準端子にトランジスタの出力端子が接続されるという作用をもたらす。
【００１２】
また、この第１の側面において、上記補償回路は、対応する上記カウンタ回路の計数値に所定の係数を乗算した値の電流と所定の基準電流とを含む電流を上記バイアス電流として上記トランジスタに入力するバイアス電流入力部をさらに備えてもよい。これにより、対応するカウンタ回路の計数値に所定の係数を乗算した値の電流と所定の基準電流とを含む電流がバイアス電流としてトランジスタに入力されるという作用をもたらす。
【００１３】
また、この第１の側面において、イネーブル信号が入力された場合にはビットデータの値を変更し、上記イネーブル信号が入力されない場合には上記ビットデータを保持する複数段の保持回路と、所定のタイミングにおいて上記複数段の保持回路のうち初段の保持回路に上記イネーブル信号を入力するタイミング制御部と、いずれかの上記保持回路において上記ビットデータが変更されたときに上記イネーブル信号を生成して上記ビットデータが変更された保持回路の後段の保持回路に対して上記イネーブル信号を入力するイネーブル生成部と、上記複数段の保持回路に保持された上記ビットデータからなるデジタルデータをアナログの基準信号に変換するデジタルアナログ変換部とをさらに具備し、上記複数の計数期間供給部のそれぞれは、上記アナログ信号および上記基準信号の一方の電圧が他方の電圧より高い期間を上記計数期間として供給してもよい。これにより、いずれかの保持回路においてビットデータが変更されたときにビットデータが変更された保持回路の後段の保持回路に対してイネーブル信号が入力されるという作用をもたらす。
【００１４】
また、この第１の側面において、上記イネーブル信号生成部は、互いに異なる上記保持回路に対応付けられた複数のイネーブル生成回路を備え、上記イネーブル生成回路は、対応する上記保持回路の前段の上記保持回路に保持された上記ビットデータが上記所定値に更新されたときに上記イネーブル信号を生成する論理ゲートと、所定の出力制御信号が入力されてから次に上記出力制御信号が入力されるまでの間において対応する上記保持回路に対して上記生成されたイネーブル信号を出力する出力部と、対応する上記保持回路の前段の上記保持回路に上記イネーブル信号が入力された場合または対応する上記保持回路に上記イネーブル信号が入力された場合には上記出力制御信号を生成して上記出力部に入力する出力制御部とを備えてもよい。これにより、対応する保持回路の前段の上記保持回路にイネーブル信号が入力されてから、対応する保持回路にイネーブル信号が入力されるまでの間に、対応する上記保持回路に対してイネーブル信号が出力されるという作用をもたらす。
【００１５】
また、本技術の第２の側面は、共通の電源に接続された複数のカラムセルを具備し、上記複数のカラムセルの各々は、アナログ信号およびランプ信号の電圧を比較して比較結果を出力するコンパレータと、上記コンパレータに接続されて上記比較結果に基づいて計数動作を行うカウンタ回路と、上記コンパレータに接続されて上記カウンタ回路が上記計数動作を停止した場合に動作する補償回路とを備えるアナログデジタル変換装置である。これにより、カウンタ回路が計数動作を停止した場合に補償回路が動作するという作用をもたらす。
【００１６】
また、本技術の第３の側面は、アナログ信号を出力する複数の画素と、上記画素から各々に入力された上記アナログ信号の電圧に基づいて上記電圧に応じた長さの期間を計数期間として供給する複数の計数期間供給部と、共通の電源に接続されて互いに異なる上記計数期間において計数値を計数する計数動作を行って上記計数値を示すデジタル信号を生成する複数のカウンタ回路と、上記電源に接続されて上記複数のカウンタ回路のうち上記計数動作を停止したカウンタ回路の個数が多いほど多くの個数が動作する複数の補償回路とを具備する撮像素子である。これにより、停止したカウンタ回路の個数が多いほど多くの個数の補償回路が動作するという作用をもたらす。
【００１７】
また、本技術の第４の側面は、アナログ信号を出力する複数の画素と、上記画素から各々に入力された上記アナログ信号の電圧に基づいて上記電圧に応じた長さの期間を計数期間として供給する複数の計数期間供給部と、共通の電源に接続されて互いに異なる上記計数期間において計数値を計数する計数動作を行って上記計数値を示すデジタル信号を生成する複数のカウンタ回路と、上記電源に接続されて上記複数のカウンタ回路のうち上記計数動作を停止したカウンタ回路の個数が多いほど多くの個数が動作する複数の補償回路と、上記デジタル信号からなる画像データを処理する画像処理部とを具備する撮像装置である。これにより、停止したカウンタ回路の個数が多いほど多くの個数の補償回路が動作するという作用をもたらす。
【発明の効果】
【００１８】
本技術によれば、複数のカウンタが動作中に、それらの一部が停止した場合であってもアナログデジタル変換を正確に行うことができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００１９】
【図１】第１の実施の形態における撮像装置の一構成例を示すブロック図である。
【図２】第１の実施の形態における撮像素子の一構成例を示すブロック図である。
【図３】第１の実施の形態におけるランプ信号生成部の一構成例を示すブロック図である。
【図４】第１の実施の形態におけるデジタルデータ生成部およびフリップフロップの一構成例を示す回路図である。
【図５】第１の実施の形態におけるフリップフロップの動作表の一例を示す図である。
【図６】第１の実施の形態における上段ラッチの動作表の一例を示す図である。
【図７】第１の実施の形態における上段ラッチおよびインバータの一構成例を示す回路図である。
【図８】第１の実施の形態におけるカラムセルの一構成例を示すブロック図である。
【図９】第１の実施の形態におけるカウンタ回路および電流補償回路の一構成例を示すブロック図である。
【図１０】第１の実施の形態におけるカラムセルの動作の一例を示すタイミングチャートである。
【図１１】第１の実施の形態の第１の変形例における電流補償回路の一構成例を示す回路図である。
【図１２】第１の実施の形態の第２の変形例における電流補償回路および定電流源の一構成例を示す回路図である。
【図１３】第１の実施の形態の第３の変形例におけるカウンタ回路および電流補償回路の一構成例を示す回路図である。
【図１４】第２の実施の形態におけるデジタルデータ生成部、ビットデータ保持回路およびイネーブル生成回路の一構成例を示す回路図である。
【図１５】第２の実施の形態におけるビットデータ保持回路の動作表の一例を示す図である。
【図１６】第２の実施の形態におけるイネーブル生成回路の動作表の一例を示す図である。
【図１７】第２の実施の形態におけるデジタルデータ生成部の動作の一例を示すタイミングチャートである。
【図１８】第２の実施の形態におけるデジタルデータ生成部の消費電流について説明するための図である。
【図１９】第２の実施の形態の第１の変形例におけるビットデータ保持回路およびイネーブル生成回路の一構成例を示す回路図である。
【図２０】第２の実施の形態の第２の変形例におけるイネーブル生成回路の一構成例を示す回路図である。
【発明を実施するための形態】
【００２０】
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（カウンタ回路が停止すると、対応する補償回路が動作する例）
２．第２の実施の形態（イネーブル信号が入力されるとビットデータを更新し、カウンタ回路が停止すると、対応する補償回路が動作する例）
【００２１】
＜１．第１の実施の形態＞
［撮像装置の構成例］
図１は、第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。撮像装置１００は、画像データを撮像する装置であり、例えば、デジタルカメラやビデオカメラである。この撮像装置１００は、電源回路１１０、撮像レンズ１２０、画像処理部１３０、表示処理部１４０、表示部１５０、カメラ制御部１６０、画像記録制御部１７０、画像記録部１８０および撮像素子２００を備える。
【００２２】
電源回路１１０は、撮像素子２００に電源線１１９を介して電源を供給するものである。撮像レンズ１２０は、被写体光を集光して撮像素子２００に導くものである。
【００２３】
撮像素子２００は、カメラ制御部１６０の制御に従って、撮像レンズ１２０を介して受光した光から画像データを生成するものである。撮像素子２００は、生成した画像データを画像処理部１３０に信号線２０９を介して出力する。
【００２４】
画像処理部１３０は、撮像素子２００からの画像データに対して、デモザイク処理やホワイトバランス処理などの画像処理を実行するものである。この画像処理部１３０は、処理した画像データを表示処理部１４０および画像記録制御部１７０に信号線１３９を介して出力する。
【００２５】
表示処理部１４０は、画像データに対して、ガンマ補正処理、色補正処理、または、コントラスト調整処理などの表示処理を必要に応じて実行するものである。表示処理部１４０は、表示処理後の画像データを表示部１５０に信号線１４９を介して出力する。表示部１５０は、表示処理部１４０からの画像データを表示するものである。
【００２６】
カメラ制御部１６０は、撮像装置１００全体を制御するものである。このカメラ制御部１６０は、ユーザの操作に従って、信号線１６９を介して撮像素子２００へ制御信号を出力して画像データを生成させる。
【００２７】
画像記録制御部１７０は、画像処理部１３０からの画像データを画像記録部１８０に記録させるものである。画像記録部１８０は、画像データを記録するものである。
【００２８】
［撮像素子の構成例］
図２は、第１の実施の形態の撮像素子２００の一構成例を示すブロック図である。この撮像素子２００は、行走査回路２１０と、画素アレイ部２２０と、ランプ信号生成部２３０と、タイミング制御部２８０と、複数のメモリ２９０と、列走査回路２８５と、カラムＡＤ変換器３００とを備える。また、画素アレイ部２２０は、２次元格子状に配列された複数の画素２２１を備える。
【００２９】
タイミング制御部２８０は、カメラ制御部１６０の制御に従って画像データの出力のタイミングを制御するものである。このタイミング制御部２８０は、走査のタイミングを示すタイミング信号を出力することにより、行および列の走査のタイミングを制御する。ここで、行は、画素アレイ部２２０において、ある一方向に複数の画素２２１が配列されたものであり、列は、画素アレイ部２２０において、行と直交する方向に複数の画素２２１が配列されたものである。
【００３０】
また、タイミング制御部２８０は、ランプ信号生成部２３０を制御してアナログのランプ信号ＲＡＭＰを生成させる。さらに、タイミング制御部２８０は、クロック信号ＣＬＫ、リセット信号ＲＳｂおよびデータラッチ信号Ｌを生成してカラムＡＤ変換器３００に供給する。
【００３１】
このクロック信号ＣＬＫは、ＡＤ変換に用いるカウンタを動作させるためのクロック信号であり、その周波数は、例えば、次の式を満たす値に設定される。
ＦＡＤ≧（２Ｎ＋Ｍ）／ＴＡＤ                                      ・・・式１
式１において、ＦＡＤは、クロック信号ＣＬＫの周波数であり、単位は例えば、ヘルツ（Ｈ）である。Ｎは、ＡＤ変換の分解能を示す値である。Ｍは計数動作の動作マージンである。ＴＡＤは、ＡＤ変換が許容される時間であり、例えば、１秒当たりの行の走査回数の逆数が設定される。このＴＡＤの単位は、例えば、秒である。
【００３２】
式１に示すように、一般に、ＡＤ変換の精度（分解能）を高くするほど高速動作が要求される。また、精度を高くするほどカウンタの回路規模が増大するため計数動作時の消費電流が大幅に増加する。一方、計数動作を停止した状態ではカウンタの大部分が非動作状態となるため、きわめて低い消費電流となる。このカウンタの動作から停止への遷移時における電流変化は急峻であり、ＡＤ変換の精度が高くなるほど電流の時間変化率ｄＩ／ｄｔが大きくなる。
【００３３】
また、リセット信号ＲＳｂは、カウンタによるカウント値を初期化するタイミングを示す信号である。また、データラッチ信号Ｌは、カウント値を出力するタイミングを指示する信号である。これらのリセット信号ＲＳｂおよびデータラッチ信号Ｌは、例えば、行を走査するタイミングに同期して生成される。
【００３４】
行走査回路２１０は、タイミング制御部２８０の制御に従って一定の周期で行の各々を順に選択するものである。この行走査回路２１０は、撮像期間内に、行のそれぞれに行選択信号を順に出力することにより行を選択する。
【００３５】
画素２２１は、行選択信号が入力された場合に、受光量に応じた電位のアナログ信号ＡＤＩＮを生成するものである。これらの画素２２１は、垂直信号線２２９−１乃至２２９−ｍのうち対応する列の信号線を介して、アナログ信号ＡＤＩＮをカラムＡＤ変換器３００へ出力する。ここで、ｍは、２以上の整数であり、画素の列数に相当する。
【００３６】
ランプ信号生成部２３０は、タイミング制御部２８０の制御に従ってランプ信号ＲＡＭＰを生成するものである。ランプ信号生成部２３０は、生成したランプ信号をカラムＡＤ変換器３００へ供給する。
【００３７】
カラムＡＤ変換器３００は、ｍ個のアナログ信号ＡＤＩＮをデジタル信号に変換するものである。カラムＡＤ変換器３００は、ｍ個のカラムセル３１０を備える。これらのカラムセル３１０は、電源回路１１０に共通に接続されている。また、カラムセル３１０は、列ごとに設けられる。それぞれのカラムセル３１０は、垂直信号線２２９−１乃至２２９−ｍのうち対応する信号線を介してアナログ信号ＡＤＩＮを受け取り、その信号をデジタル信号に変換してメモリ２９０に供給する。なお、カラムＡＤ変換器３００は、特許請求の範囲に記載のアナログデジタル変換装置の一例である。
【００３８】
メモリ２９０は、デジタル信号を保持するものである。メモリ２９０は、列ごとに設けられる。それぞれのメモリ２９０は、対応するカラムセル３１０からアナログ信号ＡＤＩＮを受け取って保持する。また、メモリ２９０は、列選択信号が入力されると、保持したデータを画像処理部１３０に、信号線２０９を介して出力する。
【００３９】
列走査回路２８５は、タイミング制御部２８０の制御に従って、行内の画素の各々のデジタル信号を列選択信号により読み出して出力するものである。これらのデジタル信号を含むデータが画像データとして画像処理部１３０へ出力される。
【００４０】
なお、カラムＡＤ変換器３００を撮像装置１００に設ける構成としているが、Ｘ線検査装置など、撮像装置以外の機器や装置にカラムＡＤ変換器３００を設けてもよい。
【００４１】
［ランプ信号生成部の構成例］
図３は、第１の実施の形態におけるランプ信号生成部２３０の一構成例を示すブロック図である。このランプ信号生成部２３０は、デジタルデータ生成部２４０およびＤＡ（Digital to Analog）変換部２５５を備える。
【００４２】
デジタルデータ生成部２４０は、タイミング制御部２８０の制御に従ってランプ信号ＲＡＭＰの電圧を示すデジタルデータを生成するものである。このデジタルデータ生成部２４０には、タイミング制御部２８０により生成されたイネーブル信号ＥＮ０、リセット信号ＲＳｓ、および、参照クロック信号ＣＫｒｅｆが入力される。ここで、イネーブル信号ＥＮ０は、ランプ信号ＲＡＭＰの電圧の上昇開始のタイミングを示す信号である。例えば、イネーブル信号ＥＮ０は、ランプ信号ＲＡＭＰの上昇開始のタイミングにおいてハイレベルに設定され、そのタイミング以外の期間においてローレベルに設定される。また、リセット信号ＲＳｓは、ランプ信号ＲＡＭＰの電圧を初期化するタイミングを示す信号である。例えば、リセット信号ＲＳｂは、ランプ信号ＲＡＭＰの電圧を初期化するタイミングにおいてハイレベルに設定され、そのタイミング以外の期間においてローレベルに設定される。
【００４３】
デジタルデータ生成部２４０は、ハイレベルのイネーブル信号ＥＮ０が入力されると、参照クロック信号ＣＫｒｅｆに同期して所定の計数動作を開始し、その計数値を示すデジタルデータをＤＡ変換部２５５に供給する。また、デジタルデータ生成部２４０は、ハイレベルのリセット信号ＲＳｓが入力されると、デジタルデータを初期値にする。
【００４４】
ＤＡ変換部２５５は、デジタルデータ生成部２４０からのデジタルデータをアナログのランプ信号ＲＡＭＰに変換するものである。このＤＡ変換部２５５は、ランプ信号ＲＡＭＰをカラムＡＤ変換器３００に信号線２３９を介して供給する。
【００４５】
［デジタルデータ生成部の構成例］
図４は、第１の実施の形態におけるデジタルデータ生成部２４０およびフリップフロップ２４１の一構成例を示す回路図である。図４におけるａは、デジタルデータ生成部２４０の一構成例を示す回路図である。このデジタルデータ生成部２４０は、複数段のフリップフロップ２４１を備える。
【００４６】
フリップフロップ２４１は、ビットデータを保持し、参照クロック信号ＣＫｒｅｆに同期して、そのビットデータの値を更新するものである。このフリップフロップ２４１のそれぞれは、データ入力端子Ｄ、クロック端子ＣＫ、データ出力端子Ｑ、および、クリア端子ＣＬＲを備える。
【００４７】
初段のフリップフロップ２４１のデータ入力端子Ｄには、イネーブル信号ＥＮ０が入力され、データ出力端子Ｑは、後段のフリップフロップのデータ入力端子ＤとＤＡ変換部２５５とに接続される。また、２段目以降のフリップフロップ２４１のデータ入力端子Ｄは前段のフリップフロップ２４１のデータ出力端子Ｑに接続され、データ出力端子Ｑは、後段のフリップフロップ２４１のデータ入力端子ＤとＤＡ変換部２５５とに接続される。最終段のフリップフロップ２４１のデータ入力端子Ｄは前段のフリップフロップ２４１のデータ出力端子Ｑに接続され、データ出力端子Ｑは、ＤＡ変換部２５５に接続される。また、全てのフリップフロップ２４１のクロック端子ＣＫには、参照クロック信号ＣＫｒｅｆが入力され、クリア端子ＣＬＲにはリセット信号ＲＳｓが入力される。
【００４８】
それぞれのフリップフロップ２４１は、参照クロック信号ＣＫｒｅｆに同期して、前段からのデータによりビットデータを更新し、そのビットデータを後段に出力する。この構成により、「１」の値のイネーブル信号ＥＮ０が初段に入力されると、参照クロック信号ＣＫｒｅｆに同期して、その値が後段にシフトしていく。このような回路は、一般にシフトレジスタと呼ばれる。
【００４９】
図４におけるｂは、フリップフロップ２４１の一構成例を示す回路図である。このフリップフロップ２４１は、インバータ２４２、上段ラッチ２４３および下段ラッチ２５０を備える。
【００５０】
インバータ２４２は、参照クロック信号ＣＫｒｅｆを反転して上段ラッチ２４３に供給するものである。
【００５１】
上段ラッチ２４３および下段ラッチ２５０は、ビットデータを保持し、クロック信号に同期して、そのビットデータの値を更新するものである。これらのラッチのそれぞれは、データ入力端子Ｄ、データ出力端子Ｑ、クロック端子ＣＫおよびクリア端子ＣＬＲを備える。
【００５２】
また、上段ラッチ２４３のデータ入力端子Ｄは、その上段ラッチ２４３を含むフリップフロップ２４１のデータ入力端子Ｄに接続される。上段ラッチ２４３のデータ出力端子Ｑは、下段ラッチ２５０のデータ入力端子Ｄに接続され、クロック端子ＣＫには、反転した参照クロック信号ＣＫｒｅｆが入力される。
【００５３】
また、下段ラッチ２５０のデータ出力端子Ｑは、その下段ラッチ２５０を含むフリップフロップ２４１のデータ出力端子Ｑに接続される。また、下段ラッチ２５０のクロック端子ＣＫには、参照クロック信号ＣＫｒｅｆが入力される。さらに上段ラッチ２４３および下段ラッチ２５０のクリア端子ＣＬＲには、リセット信号ＲＳｓが入力される。
【００５４】
図５は、第１の実施の形態におけるフリップフロップ２４１の動作表の一例を示す図である。クロック端子ＣＫに入力された信号の立上りエッジにおいて、フリップフロップ２４１は、データ入力端子Ｄに入力された値によりビットデータを更新し、更新したビットデータをデータ出力端子Ｑから出力する。また、クロック端子ＣＫに立上りエッジが入力されない場合において、フリップフロップ２４１は、前のステートのデータを保持する。また、クリア端子ＣＬＲにハイレベルの信号が入力されると、フリップフロップ２４１は、ビットデータを初期値（例えば、「０」）にする。
【００５５】
図６は、第１の実施の形態における上段ラッチ２４３の動作表の一例を示す図である。クロック端子ＣＫにハイレベルの信号が入力されると、上段ラッチ２４３は、データ入力端子Ｄに入力された値により、ビットデータを更新し、更新したビットデータをデータ出力端子Ｑから出力する。また、クロック端子ＣＫに入力された信号がローレベルである場合に上段ラッチ２４３は、前のステートのデータを保持する。また、クリア端子ＣＬＲにハイレベルの信号が入力されると、上段ラッチ２４３は、ビットデータを初期値（例えば、「０」）にする。なお、下段ラッチ２５０の動作は、上段ラッチ２４３と同様である。
【００５６】
［ラッチの構成例］
図７は、第１の実施の形態における上段ラッチ２４３およびインバータ２４５の一構成例を示す回路図である。図７におけるａは、上段ラッチ２４３の一構成例を示す回路図である。上段ラッチ２４３は、インバータ２４４、２４５、２４８および２４９を備える。なお、同図におけるａにおいて、保持値を初期化するための回路は省略されている。また、下段ラッチ２５０の構成は、上段ラッチ２４３と同様である。
【００５７】
インバータ２４４の入力端子はデータ入力端子Ｄに接続され、出力端子はインバータ２４５および２４８に接続され、制御端子はクロック端子ＣＫに接続される。
【００５８】
また、インバータ２４５の入力端子は、インバータ２４４および２４８に接続され、出力端子はインバータ２４８およびデータ出力端子Ｑに接続される。インバータ２４８の入力端子はインバータ２４５およびデータ出力端子Ｑに接続され、出力端子はインバータ２４４および２４５に接続され、制御端子はインバータ２４９に接続される。インバータ２４９の入力端子は、クロック端子ＣＫに接続され、出力端子はインバータ２４８に接続される。
【００５９】
インバータ２４４および２４８は、制御端子にハイレベルの信号が入力されると、入力端子に入力された信号を反転して出力する。
【００６０】
この構成により、クロック端子ＣＫにハイレベルの信号が入力されると、データ入力端子Ｄに入力された信号が、インバータ２４４および２４５を介してデータ出力端子Ｑから出力される。
【００６１】
また、クロック端子ＣＫにローレベルの信号が入力されると、インバータ２４５および２４８とからなる回路にビットデータが保持される。
【００６２】
図７におけるｂは、インバータ２４５の一構成例を示す回路図である。このインバータ２４５は、トランジスタ２４６および２４７を備える。例えば、ｐ型ＭＯＳトランジスタがトランジスタ２４６として用いられ、ｎ型ＭＯＳトランジスタがトランジスタ２４７として用いられる。トランジスタ２４６のゲート端子はインバータ２４５の入力端子とトランジスタ２４７とに接続され、ソース端子はインバータ２４５の出力端子とトランジスタ２４７とに接続され、ドレイン端子は電源に接続される。トランジスタ２４７のゲート端子はインバータ２４５の入力端子とトランジスタ２４６とに接続され、ソース端子はインバータ２４５の出力端子とトランジスタ２４６とに接続され、ドレイン端子は接地される。
【００６３】
例えば、インバータ２４５にハイレベルの信号が入力されると、接地側のトランジスタ２４７がオン状態に移行し、電源側のトランジスタ２４６がオフ状態に移行してローレベルの信号が出力される。そして、入力される信号がハイレベルからローレベルに変化すると、接地側のトランジスタ２４７がオン状態からオフ状態に移行し、電源側のトランジスタ２４６がオフ状態からオン状態に移行してハイレベルの信号が出力される。このように、インバータ２４５への入力信号のレベルが変化するとき、トランジスタ２４６および２４７は、オン状態およびオフ状態の一方から他方へ切り替わる。しかし、これらの切り替えには遅延時間を要するため、短時間の間、これらのトランジスタがいずれもオン状態となり、比較的大きな貫通電流が流れる。
【００６４】
また、上段ラッチ２４３に入力されるクロック信号が、ハイレベルおよびローレベルの一方から他方へ変化する際には、インバータ２４９において、上述の貫通電流が流れる。また、上段ラッチ２４３が保持値を更新する際にも、インバータ２４４、２４５および２４８において貫通電流が流れる。上段ラッチ２４３を含むフリップフロップ２４１においても同様に、クロック信号が変化する際と、保持値を更新する際とにおいて、貫通電流が流れる。
【００６５】
［カラムセルの構成例］
図８は、第１の実施の形態におけるカラムセル３１０の一構成例を示すブロック図である。このカラムセル３１０は、サンプル・ホールド回路３１１、コンパレータ３１２、カウンタ回路３２０および電流補償回路３４０を備える。
【００６６】
サンプル・ホールド回路３１１は、行の走査タイミングにおいて、アナログ信号ＡＤＩＮを測定して保持するものである。サンプル・ホールド回路３１１は、保持したアナログ信号ＡＤＩＮをコンパレータ３１２に供給する。
【００６７】
コンパレータ３１２は、アナログ信号ＡＤＩＮとランプ信号ＲＡＭＰとのそれぞれの電圧を比較するものである。コンパレータ３１２は、比較結果を示す比較信号ＣＯＭＰをカウンタ回路３２０に供給する。例えば、アナログ信号ＡＤＩＮの電圧がランプ信号ＲＡＭＰより高い場合にハイレベルの比較信号ＣＯＭＰが出力され、そうでない場合にローレベルの比較信号ＣＯＭＰが出力される。この比較信号ＣＯＭＰは、カウンタ回路３２０が計数動作を行う計数期間を示し、例えば、比較信号ＣＯＭＰがハイレベルである期間において計数が行われる。なお、コンパレータ３１２は、特許請求の範囲に記載の計数期間供給部の一例である。
【００６８】
カウンタ回路３２０は、計数期間において所定の計数動作を行うものである。このカウンタ回路３２０には、比較信号ＣＯＭＰ、クロック信号ＣＬＫ、リセット信号ＲＳｂ、および、データラッチ信号Ｌが入力される。
【００６９】
カウンタ回路３２０は、ハイレベルの比較信号ＣＯＭＰが入力されている期間において、クロック信号ＣＬＫに同期して計数動作を行う。また、カウンタ回路３２０は、リセット信号ＲＳｂに従って、カウント値ＣＮＴｂを初期値にし、データラッチ信号Ｌに従って、カウント値ＣＮＴｂを示すデジタル信号をメモリ２９０に出力する。
【００７０】
電流補償回路３４０は、カウンタ回路３２０が停止すると、動作するものである。この電流補償回路３４０は、例えば、ローレベルの比較信号ＣＯＭＰが入力されている期間においてクロック信号ＣＬＫに同期して動作する。なお、電流補償回路３４０は、特許請求の範囲に記載の補償回路の一例である。
【００７１】
［カウンタ回路の構成例］
図９は、第１の実施の形態におけるカウンタ回路３２０および電流補償回路３４０の一構成例を示すブロック図である。カウンタ回路３２０は、ＡＮＤ（論理積）ゲート３２１およびバイナリカウンタ３３０を備える。
【００７２】
ＡＮＤゲート３２１は、入力値の論理積を出力するものである。このＡＮＤゲート３２１には、比較信号ＣＯＭＰおよびクロック信号ＣＬＫが入力される。ＡＮＤゲート３２１は、これらの信号の論理積を示す信号をバイナリカウンタ３３０に出力する。
【００７３】
バイナリカウンタ３３０は、２進数の値を計数するものである。このバイナリカウンタ３３０は、Ｎ段（Ｎは、２以上の整数）のフリップフロップ３３１を備える。フリップフロップ３３１のそれぞれは、データ入力端子Ｄ、クロック端子ＣＫ、データ出力端子Ｑおよび反転データ出力端子Ｑ〜を備える。これらのフリップフロップ３３１の動作は、反転データ出力端子Ｑ〜が、データ出力端子Ｑと異なる信号を出力する点以外は、図５に例示したフリップフロップ２４１の動作と同様である。
【００７４】
初段のフリップフロップ３３１のクロック端子ＣＫはＡＮＤゲート３２１に接続され、データ入力端子Ｄは反転データ出力端子Ｑ〜に接続され、データ出力端子Ｑは２段目のフリップフロップ３３１およびメモリ２９０に接続される。２段目以降のフリップフロップ３３１のそれぞれのクロック端子ＣＫは前段のフリップフロップ３３１に接続され、データ入力端子Ｄは反転データ出力端子Ｑ〜に接続され、データ出力端子Ｑは後段のフリップフロップ３３１およびメモリ２９０に接続される。最終段のフリップフロップ３３１のクロック端子ＣＫは前段のフリップフロップ３３１に接続され、データ入力端子Ｄは反転データ出力端子Ｑ〜に接続され、データ出力端子Ｑはメモリ２９０に接続される。また、全てのフリップフロップ３３１のクリア端子には、リセット信号ＲＳｂが入力される。なお、図９において、データラッチ信号Ｌに従ってデータを出力する構成は省略されている。
【００７５】
この構成により、バイナリカウンタ３３０は、比較信号ＣＯＭＰがハイレベルである期間においてクロック信号ＣＬＫに同期して２進数のカウント値ＣＮＴｂを計数する。カウント値ＣＮＴｂの増減のたびに、上述した貫通電流が流れるため、カウンタ回路３２０の計数動作中は、計数動作の停止中と比較して大きな電流が消費される。
【００７６】
また、それぞれのフリップフロップ３３１の消費電流は、動作周波数が高いほど（言い換えれば、保持値の更新周期が短いほど）大きくなる。それぞれのフリップフロップ３３１の更新周期は、その前段の更新周期の２倍であるから、前段と比較して消費電流は１／２となる。初段のフリップフロップ３３１の消費電流をＩｏｐとすると、Ｎ段のバイナリカウンタ３３０全体の消費電流Ｉtotalは、次の式により求められる。
【数１】
2015115907.tif 000003
式２においてＩtotalおよびＩｏｐの単位は、例えば、アンペア（Ａ）である。
【００７７】
また、電流補償回路３４０は、ＡＮＤゲート３４１およびダミー回路３５０を備える。ＡＮＤゲート３４１は、入力値の論理積を出力するものである。このＡＮＤゲート３４１には、比較信号ＣＯＭＰを反転した信号とクロック信号ＣＬＫとが入力される。ＡＮＤゲート３２１は、これらの信号の論理積を示す信号をダミー回路３５０に出力する。
【００７８】
ダミー回路３５０は、２つのフリップフロップ３５１を備える。これらのフリップフロップ３５１のクロック端子ＣＫはＡＮＤゲート３４１に接続され、データ入力端子Ｄは反転データ出力端子Ｑ〜に接続され、データ出力端子Ｑに対しては、未接続の状態とするオープン処理が施される。
【００７９】
この構成により、電流補償回路３４０は、比較信号ＣＯＭＰがローレベルである期間においてクロック信号ＣＬＫに同期して動作する。この電流補償回路３４０内のフリップフロップ３５１のそれぞれの動作周波数は、初段のフリップフロップ３３１と同じであるから、フリップフロップ３５１の消費電流もＩｏｐである。式２に例示したように、バイナリカウンタ３３０全体の消費電流Ｉtotalは、２×Ｉｏｐに略一致するため、ダミー回路３５０全体の消費電流は、バイナリカウンタ３３０全体の消費電流に略一致する。
【００８０】
このように、消費電流が同等のカウンタ回路３２０および電流補償回路３４０の一方が停止中は他方が動作するため、これらの回路を含むカラムセル３１０全体の消費電流の変動が抑制される。同様に、複数のカラムセル３１０を含むカラムＡＤ変換器３００全体の消費電流の変動も抑制される。
【００８１】
カラムＡＤ変換器３００の消費電流の変動が抑制されるため、多数のカウンタ回路３２０が同時期に停止した場合であっても、インダクタンス成分により生じる過渡的な電圧降下ＬｄＩ／ｄｔが抑止される。したがって、カラムＡＤ変換器３００において、未だ動作中のカウンタ回路３２０の誤動作を防止することができる。これにより、カラムＡＤ変換器３００は、アナログデジタル変換を正確に行うことができる。
【００８２】
また、前述したように、ＡＤ変換の精度（分解能）を高くするほど、電流変動が急峻になるが、電流補償回路３４０の動作により電流変動が軽減されるため、ＡＤ変換の動作周波数の向上や高分解能化を容易に実現できる。また、カラムセル３１０の増加による電圧変動も軽減できるため、センサ（撮像素子２００など）の空間分解能の向上にも寄与する。
【００８３】
さらに、電流補償回路３４０の動作により電源供給経路のインダクタンス成分の影響が軽減できるため、ＬＳＩ（Large Scale Integration）パッケージの選択などにおいて、ＬＳＩ実装上の自由度が増す。このため、電流補償回路３４０を設けない構成と比較して、安価な製造が可能となる。詳細には、電流補償回路３４０を設けないカラムＡＤ変換器では、安定動作のために、ＢＧＡ（Ball Grid Array）パッケージに代表されるインダクタ成分の小さなＬＳＩパッケージが必要となっていた。しかし、そのようなＢＧＡパッケージのＬＳＩを実装する基板ではボール端子への信号入出力のためにビアが必要となる。基板製造コストを抑えるためには貫通ビアを用いる必要があるが、ＬＳＩ裏面に配置可能な部材が制限されてしまう。一方、貫通ビアを避けるためにビルドアップ基板で製造する場合には裏面の実装制約が緩和されるものの製造コスト増加につながる。これに対して、電流補償回路３４０を設ける構成では、インダクタ成分の影響を軽減することができる。このため、表面実装が可能であり、かつ、インダクタの比較的大きなＱＦＮ（Quad For Non-Lead）パッケージなどを使用することができ、基板設計に自由度を持たせることが可能になる。
【００８４】
なお、カウンタ回路３２０は、バイナリカウンタ３３０を備えているが、計数動作を行うことができるのであれば、この構成に限定されない。例えば、カウンタ回路３２０は、バイナリカウンタ３３０の代わりに、シフトレジスタ、ジョンソンカウンタ、あるいは、グレイコードカウンタを備える構成であってもよい。また、これらの複数の種類のカウンタを組み合わせる構成であってもよい。
【００８５】
図１０は、第１の実施の形態におけるカラムセル３１０の動作の一例を示すタイミングチャートである。同図におけるａは、比較信号ＣＯＭＰ、アナログ信号ＡＤＩＮおよびランプ信号ＲＡＭＰの変化の一例を示すグラフである。同図のａの縦軸は、これらの信号の電圧を示し、横軸は時間を示す。
【００８６】
ある時刻Ｔ０において、タイミング制御部２８０は、ランプ信号ＲＡＭＰの電圧を初期化する。この初期化により、時刻Ｔ０においてアナログ信号ＡＤＩＮは、ランプ信号ＲＡＭＰより高くなり、比較信号ＣＯＭＰはハイレベルになる。
【００８７】
時刻Ｔ０から一定期間が経過した時刻Ｔ１において、タイミング制御部２８０は、ランプ信号ＲＡＭＰの電圧の上昇を開始させる。また、時刻Ｔ１においてタイミング制御部２８０は、クロック信号ＣＬＫの供給により、バイナリカウンタ３３０に計数動作を開始させる。
【００８８】
時刻Ｔ１以降において、ランプ信号ＲＡＭＰの電圧は徐々に上昇し、時刻Ｔ２においてアナログ信号ＡＤＩＮより高くなる。このため、時刻Ｔ２以降は、比較信号ＣＯＭＰがローレベルになる。比較信号ＣＯＭＰがローレベルになると、バイナリカウンタ３３０は計数動作を停止する。
【００８９】
そして、時刻Ｔ０から一定時間が経過した時刻Ｔ３において、タイミング制御部２８０は、ランプ信号ＲＡＭＰの電圧を初期化する。この初期化により、時刻Ｔ３において比較信号ＣＯＭＰは再度ハイレベルになる。その後の時刻Ｔ４において、タイミング制御部２８０は、バイナリカウンタ３３０に計数動作を開始させる。
【００９０】
図１０におけるｂは、バイナリカウンタ３３０のカウント値ＣＮＴｂの一例を示す図である。時刻Ｔ１までの間は、カウント値ＣＮＴｂは初期値（例えば、「０」）のままである。時刻Ｔ１において、タイミング制御部２８０は、クロック信号ＣＬＫの供給を開始する。また、時刻Ｔ１において比較信号ＣＯＭＰがハイレベルであるため、バイナリカウンタ３３０は、カウント値ＣＮＴｂの計数を開始する。そして、時刻Ｔ２において、比較信号ＣＯＭＰがローレベルになったため、バイナリカウンタ３３０は計数動作を停止する。そして、時刻Ｔ３の直前において、タイミング制御部２８０は、データラッチ信号Ｌおよびリセット信号ＲＳｂを順に供給する。バイナリカウンタ３３０はカウント値ＣＮＴｂを出力してから、そのカウント値ＣＮＴｂを初期化する。
【００９１】
図１０におけるｃは、バイナリカウンタ３３０の消費電流の変化の一例を示すグラフである。同図のｃの縦軸は、バイナリカウンタ３３０の消費電流を示し、横軸は時間を示す。時刻Ｔ１から時刻Ｔ２までの期間において、バイナリカウンタ３３０は計数動作を行い、停止中と比較して消費電流が上昇する。また、時刻Ｔ１までの期間や時刻Ｔ２から時刻Ｔ４までの期間において、バイナリカウンタ３３０は停止し、計数動作中と比較して消費電流が低下する。
【００９２】
なお、図１０のｃにおいて、バイナリカウンタ３３０の動作中の消費電流は、実際には時間の経過に伴って、ある程度変動するが、説明の便宜上、消費電流が一定であるものとして記載されている。
【００９３】
図１０におけるｄは、ダミー回路３５０の消費電流の変化の一例を示すグラフである。同図のｄの縦軸は、ダミー回路３５０の消費電流を示し、横軸は時間を示す。時刻Ｔ１から時刻Ｔ２までの期間において、ダミー回路３５０は停止し、動作中と比較して消費電流が低下する。また、時刻Ｔ１までの期間や時刻Ｔ２から時刻Ｔ４までの期間において、ダミー回路３５０は動作し、停止中と比較して消費電流が上昇する。
【００９４】
図１０におけるｅは、カラムセル３１０全体の消費電流の変化の一例を示すグラフである。同図のｄの縦軸は、カラムセル３１０の消費電流を示し、横軸は時間を示す。同図のｃおよびｄに例示したように、バイナリカウンタ３３０およびダミー回路３５０の一方が停止中は、他方が動作する。このため、同図のｅに例示するように、これらの回路を含むカラムセル３１０全体の消費電流の変動が抑制される。
【００９５】
このように、本技術の第１の実施の形態によれば、計数動作を停止したカウンタ回路３２０の個数が多いほど多くの電流補償回路３４０が動作するため、カラムＡＤ変換器３００全体の消費電流の変動を抑制することができる。この消費電流の変動の抑制により、過渡的な電圧降下が抑止される。このため、複数のカウンタが動作している間においてそれらの一部が停止した場合であっても、カラムＡＤ変換器３００はＡＤ変換を正確に行うことができる。
【００９６】
［第１の変形例］
第１の実施の形態では、電流補償回路３４０は、２つのフリップフロップからなるダミー回路３５０を動作させていたが、ダミー回路３５０の代わりにバイナリカウンタ３３０と同様のダミーカウンタを動作させてもよい。第１の変形例の電流補償回路３４０は、ダミーカウンタを動作させる点において第１の実施の形態と異なる。
【００９７】
図１１は、第１の実施の形態の第１の変形例における電流補償回路３４０の一構成例を示すブロック図である。第１の変形例の電流補償回路３４０は、ダミー回路３５０の代わりにダミーカウンタ３６０を備える点において第１の実施の形態と異なる。ダミーカウンタ３６０の構成は、バイナリカウンタ３３０と同様である。
【００９８】
式２に例示したように、段数Ｎが十分に多ければ、カウンタ回路３２０の消費電流は、第１の実施の形態における電流補償回路３４０の消費電流（２×Ｉｏｐ）に近似することができる。しかし、段数Ｎが少ない場合には、第１の実施の形態の構成では、カウンタ回路３２０および電流補償回路３４０の消費電流の差が大きくなる。これに対して、第１の変形例のようにカウンタ回路３２０内のカウンタと同一のダミーカウンタを設ける構成とすれば、段数Ｎが少なくとも電流補償回路３４０およびカウンタ回路３２０の消費電流を同程度にすることができる。
【００９９】
このように、第１の実施の形態における第１の変形例によれば、電流補償回路３４０がダミーカウンタ３６０を備えるため、バイナリカウンタ３３０の段数が少ない場合であっても消費電流の変動を抑制することができる。
【０１００】
［第２の変形例］
第１の実施の形態では、電流補償回路３４０は、２つのフリップフロップからなるダミー回路３５０を備えていたが、ダミー回路３５０の代わりに定電流源を備えてもよい。第２の変形例の電流補償回路３４０は、定電流源を備える点において第１の実施の形態と異なる。
【０１０１】
図１２は、第１の実施の形態の第２の変形例における電流補償回路３４０および定電流源３７２の一構成例を示す回路図である。同図におけるａは、第２の変形例における電流補償回路３４０の一構成例を示す回路図である。第２の変形例の電流補償回路３４０は、インバータ３７１、定電流源３７２およびスイッチ３７４を備える。
【０１０２】
インバータ３７１は、比較信号ＣＯＭＰを反転して出力するものである。定電流源３７２は、カウンタ回路３２０と共通の電源（電源回路１１０）に接続されて、一定の出力電流をスイッチ３７４へ出力するものである。この出力電流の値は、例えば、バイナリカウンタ３３０の平均消費電流に略一致する値に設定される。スイッチ３７４は、インバータ３７１からの信号に従って定電流源３７２と、接地端子との間の経路を開閉するものである。このスイッチ３７４は、例えば、インバータ３７１からの信号がハイレベルである場合には、閉状態に移行し、ローレベルである場合には開状態に移行する。
【０１０３】
図１２におけるｂは、定電流源３７２の一構成例を示す回路図である。この定電流源３７２は、例えば、トランジスタ３７３を備える。例えば、ｐ型ＭＯＳトランジスタがトランジスタ３７３として用いられる。このトランジスタ３７３のゲート端子には一定の基準バイアス電流が印加され、ソース端子はスイッチ３７４に接続され、ドレイン端子は電源（電源回路１１０）に接続される。
【０１０４】
なお、定電流源３７２は、トランジスタ３７３以外の素子を備える構成であってもよい。また、電流補償回路３４０は、インバータ３７１を備えない構成であってもよい。インバータ３７１を備えない場合には、スイッチ３７４に直接、比較信号ＣＯＭＰが供給される。そして、スイッチ３７４は、比較信号ＣＯＭＰがローレベルである場合に閉状態に移行し、ハイレベルである場合に開状態に移行する。
【０１０５】
なお、インバータ３７１は、特許請求の範囲に記載の出力制御部の一例である。また、定電流源３７２およびスイッチ３７４は、特許請求の範囲に記載の定電流出力部の一例である。
【０１０６】
このように、第１の実施の形態における第２の変形例によれば、電流補償回路３４０は、定電流源３７２を備えるため、一定の電流を消費してカラムＡＤ変換器３００全体としての電流の変動を抑制することができる。
【０１０７】
［第３の変形例］
第１の実施の形態では、電流補償回路３４０は、２つのフリップフロップからなるダミー回路３５０を備えていたが、ダミー回路３５０の代わりに定電流源を備え、カウント値ＣＮＴｂに応じて消費電流を補正してもよい。第３の変形例の電流補償回路３４０は、カウント値ＣＮＴｂに応じて消費電流を補正する点において第１の実施の形態と異なる。
【０１０８】
図１３は、第１の実施の形態の第３の変形例におけるカウンタ回路３２０および電流補償回路３４０の一構成例を示す回路図である。第３の変形例のカウンタ回路３２０は、カウント値ＣＮＴｂをメモリ２９０および電流補償回路３４０に供給する。
【０１０９】
また、第３の変形例の電流補償回路３４０は、インバータ３７１、トランジスタ３７３、スイッチ３７４、補正値生成部３７５および加算回路３７６を備える。インバータ３７１、トランジスタ３７３およびスイッチ３７４の構成は、第２の変形例と同様である。
【０１１０】
補正値生成部３７５は、カウント値ＣＮＴｂに所定の係数を乗算し、その乗算値を補正値として加算回路３７６に供給するものである。ここで、カウント値ＣＮＴｂに乗算する係数は、製造プロセス、温度、電圧および電流量などに基づいて設定される。
【０１１１】
加算回路３７６は、補正値の電流に、所定の基準バイアス電流をアナログ加算した電流をトランジスタ３７３のゲート端子に供給するものである。
【０１１２】
このように、第１の実施の形態における第３の変形例によれば、電流補償回路３４０は、カウント値ＣＮＴｂに所定の係数を乗算した値の電流によりバイアス電流を補正するため、カウント値ＣＮＴｂに基づいて適切な値の電流を消費することができる。
【０１１３】
＜２．第２の実施の形態＞
［デジタルデータ生成部の構成例］
第１の実施の形態では、デジタルデータ生成部２４０は、シフトレジスタによりデジタルデータを生成していた。この構成では、シフトレジスタ内の上段ラッチ２４３および下段ラッチ２５０にクロック信号が直接入力されて、そのクロック信号が変化するたびに貫通電流が流れてしまう。消費電流を低減するために、これらのラッチには、クロック信号を直接入力しないことが望ましい。第２の実施の形態のデジタルデータ生成部２４０は、ラッチにクロック信号を直接入力せずにデジタルデータを生成する点において第１の実施の形態と異なる。
【０１１４】
図１４は、第２の実施の形態におけるデジタルデータ生成部２４０、ビットデータ保持回路２６１およびイネーブル生成回路２６５の一構成例を示す回路図である。同図におけるａは、第２の実施の形態のデジタルデータ生成部２４０の一構成例を示す回路図である。第２の実施の形態のデジタルデータ生成部２４０は、複数段のビットデータ保持回路２６１を備える。また、このデジタルデータ生成部２４０は、２段目以降のビットデータ保持回路２６１のそれぞれの前段に挿入されたイネーブル生成回路２６５を備える。つまり、Ｋ段（Ｋは、２以上の整数）のビットデータ保持回路２６１と、Ｋ−１個のイネーブル生成回路２６５とが設けられる。なお、Ｋ−１個のイネーブル生成回路２６５からなる回路は、特許請求の範囲に記載のイネーブル生成部の一例である。
【０１１５】
初段のビットデータ保持回路２６１には、イネーブル信号ＥＮ０が入力され、２段目以降のビットデータ保持回路２６１には、前段のイネーブル生成回路２６５により生成されたイネーブル信号ＥＮｋ（ｋは０乃至Ｋ−１の整数）が入力される。また、ビットデータ保持回路２６１のそれぞれには、リセット信号ＲＳｓおよび参照クロック信号ＣＫｒｅｆが入力される。
【０１１６】
また、初段のビットデータ保持回路２６１は、後段のイネーブル生成回路２６５とＤＡ変換部２５５とにビットデータＱ０を出力し、後段のイネーブル生成回路２６５にイネーブル信号ＥＮ'０を出力する。２段目以降のビットデータ保持回路２６１は、後段のネーブル生成回路２６５と、前段のイネーブル生成回路２６５と、ＤＡ変換部２５５とにビットデータＱｋを出力する。また、２段目以降のビットデータ保持回路２６１は、後段のイネーブル生成回路２６５と前段のイネーブル生成回路２６５とにイネーブル信号ＥＮ'ｋを出力する。最終段のビットデータ保持回路２６１は、ＤＡ変換部２５５と前段のイネーブル生成回路２６５とにビットデータＱｋを出力し、前段のイネーブル生成回路２６５にイネーブル信号ＥＮ'ｋを出力する。
【０１１７】
イネーブル生成回路２６５のそれぞれには、前段のビットデータ保持回路２６１からのイネーブル信号ＥＮ'ｋ−１およびビットデータＱｋ−１と、後段のビットデータ保持回路２６１からのイネーブル信号ＥＮ'ｋおよびビットデータＱｋと、リセット信号ＲＳｓとが入力される。また、イネーブル生成回路２６５は、イネーブル信号ＥＮｋを生成して後段のビットデータ保持回路２６１に供給する。
【０１１８】
図１４におけるｂは、第２の実施の形態のビットデータ保持回路２６１の一構成例を示す回路図である。このビットデータ保持回路２６１は、ＡＮＤゲート２６３およびラッチ２６２を備える。
【０１１９】
ＡＮＤゲート２６３は、入力値の論理積を出力するものである。このＡＮＤゲート２６３は、イネーブル信号ＥＮｋと参照クロック信号ＣＫｒｅｆとの論理積の信号をイネーブル信号ＥＮ'ｋとしてラッチ２６２に供給し、また、後段のイネーブル生成回路２６５等に供給する。
【０１２０】
ラッチ２６２の構成は、第１の実施の形態の上段ラッチ２４３と同様である。このラッチ２６２のデータ入力端子Ｄにはハイレベルの信号が入力され、クロック端子ＣＫはＡＮＤゲート２６３に接続される。また、ラッチ２６２のデータ出力端子Ｑからは、ビットデータＱｋが出力され、クリア端子ＣＬＲには、リセット信号ＲＳｓが入力される。
【０１２１】
この構成により、ｋ個目のビットデータ保持回路２６１は、ハイレベルのイネーブル信号ＥＮ'ｋが入力された場合にはビットデータの値をハイレベルに変更し、そのイネーブル信号ＥＮ'ｋが入力されない場合にはビットデータを保持する。また、ハイレベルのリセット信号ＲＳｓが入力された場合には、ビットデータ保持回路２６１は、ビットデータの値をローレベルに変更する。
【０１２２】
図１４におけるｃは、第２の実施の形態のイネーブル生成回路２６５の一構成例を示す回路図である。このイネーブル生成回路２６５は、ＸＯＲ（排他的論理和）ゲート２６６、ＡＮＤ（論理積）ゲート２６７と、ラッチ２６８とを備える。
【０１２３】
ＸＯＲゲート２６６は、入力値の排他的論理和を出力するものである。このＸＯＲゲート２６６には、後段のビットデータ保持回路２６１からのビットデータＱｋと、前段のビットデータ保持回路２６１からのビットデータＱｋ−１とが入力される。ＸＯＲゲート２６６は、これらの排他的論理和の出力信号ＤＥＴｋをラッチ２６８に出力する。なお、ＸＯＲゲート２６６は、特許請求の範囲に記載の論理ゲートの一例である。
【０１２４】
ＡＮＤゲート２６７は、入力値の論理積を出力するものである。このＡＮＤゲート２６７には、後段のイネーブル生成回路２６５からのイネーブル信号ＥＮ'ｋを反転した信号と、前段のイネーブル生成回路２６５からのイネーブル信号ＥＮ'ｋ−１を反転した信号とが入力される。ＡＮＤゲート２６７は、これらの論理積のクロック信号ＣＫ'ｋをラッチ２６８に出力する。なお、ＡＮＤゲート２６７は、特許請求の範囲に記載の出力制御部の一例である。
【０１２５】
ラッチ２６８の構成は、第１の実施の形態の上段ラッチ２４３と同様である。このラッチ２６８のデータ入力端子ＤはＸＯＲゲート２６６に接続され、クロック端子ＣＫはＡＮＤゲート２６７に接続される。また、ラッチ２６２のデータ出力端子Ｑからは、イネーブル信号ＥＮｋが出力され、クリア端子ＣＬＲには、リセット信号ＲＳｓが入力される。なお、ラッチ２６８は、特許請求の範囲に記載の出力部の一例である。
【０１２６】
この構成により、イネーブル生成回路２６５は、前段のビットデータ保持回路２６１が更新されると、イネーブル信号ＥＮｋを生成する。また、イネーブル生成回路２６５は、後段のビットデータ保持回路２６１からハイレベルのイネーブル信号ＥＮｋ'が入力されるとイネーブル信号ＥＮｋの出力を停止する。また、ハイレベルのリセット信号ＲＳｓが入力された場合には、イネーブル生成回路２６５は、イネーブル信号ＥＮｋをローレベルにする。
【０１２７】
なお、ビットデータをラッチ２６２に保持する構成としているが、後述するようにラッチ２６８の代わりにフリップフロップを備え、そのフリップフロップに保持してもよい。また、イネーブル信号をラッチ２６８に保持する構成としているが、ラッチ２６８の代わりにフリップフロップに保持してもよい。このように、ラッチをフリップフロップに置き換えることにより、スキャンテストの実行が容易になり、回路不良の検出率を容易に向上させることができる。
【０１２８】
図１５は、第２の実施の形態におけるビットデータ保持回路２６１の動作表の一例を示す図である。イネーブル信号ＥＮｋおよび参照クロック信号ＣＫｒｅｆのいずれかが「０」の値である場合に、ｋ段目のビットデータ保持回路２６１は、前のステートのデータを保持し、「０」の値のイネーブル信号ＥＮ'ｋを出力する。
【０１２９】
一方、イネーブル信号ＥＮｋおよび参照クロック信号ＣＫｒｅｆがいずれも「１」の値である場合には、ｋ段目のビットデータ保持回路２６１は、ビットデータを「１」に更新し、「１」の値のイネーブル信号ＥＮ'ｋを出力する。また、リセット信号ＲＳｓがハイレベルである場合には、ビットデータ保持回路２６１は、ビットデータを「０」に更新する。
【０１３０】
図１６は、第２の実施の形態におけるイネーブル生成回路２６５の動作表の一例を示す図である。ｋ段目のビットデータ保持回路２６１の前段のイネーブル生成回路２６５は、イネーブル信号ＥＮ'ｋ−１およびＥＮ'ｋの両方が「１」である場合には、前のステートのイネーブル信号ＥＮｋを保持する。一方、イネーブル信号ＥＮ'ｋ−１およびＥＮ'ｋの少なくとも一方が「０」であり、ビットデータＱｋ−１およびＱｋの値が一致する場合には、イネーブル生成回路２６５は、「０」のイネーブル信号ＥＮｋを出力する。また、イネーブル信号ＥＮ'ｋ−１およびＥＮ'ｋの少なくとも一方が「０」であり、ビットデータＱｋ−１およびＱｋの値が不一致である場合には、イネーブル生成回路２６５は、「１」のイネーブル信号ＥＮｋを出力する。
【０１３１】
図１７は、第２の実施の形態におけるデジタルデータ生成部２４０の動作の一例を示すタイミングチャートである。タイミング制御部２８０がイネーブル信号ＥＮ０および参照クロック信号ＣＫｒｅｆをハイレベルにすると、初段のＡＮＤゲート２６３は、ハイレベルのイネーブル信号ＥＮ'０を生成する。そのイネーブル信号ＥＮ'０がハイレベルになると、初段のラッチ２６２は、ビットデータＱ０をハイレベルに更新する。
【０１３２】
また、ビットデータＱ０がハイレベルに更新され、ビットデータＱ１がローレベルである場合には、ＸＯＲゲート２６６は、ハイレベルの出力信号ＤＥＴ１を生成する。
【０１３３】
そして、ＡＮＤゲート２６７は、イネーブル信号ＥＮ'０およびＥＮ'１の両方がローレベルになると、ハイレベルのクロック信号ＣＫ'０を出力する。また、ラッチ２６８は、クロック信号ＣＫ'０がハイレベルになると、ハイレベルの出力信号ＤＥＴ１をイネーブル信号ＥＮ１として出力する。
【０１３４】
イネーブル信号ＥＮ１および参照クロック信号ＣＫｒｅｆがハイレベルになると、２段目のＡＮＤゲート２６３は、ハイレベルのイネーブル信号ＥＮ'１を生成する。イネーブル信号ＥＮ'１がハイレベルになると、２段目のラッチ２６２は、ビットデータＱ１をハイレベルに更新する。
【０１３５】
ビットデータＱ０およびビットデータＱ１の両方がハイレベルに更新されると、２段目のビットデータ保持回路２６１の前段のＸＯＲゲート２６６は、出力信号ＤＥＴ１をローレベルにする。そして、２段目のビットデータ保持回路２６１の前段のラッチ２６８は、クロック信号ＣＫ'０がハイレベルになると、ローレベルの出力信号ＤＥＴ１をイネーブル信号ＥＮ１として出力する。
【０１３６】
そして、３段目のＡＮＤゲート２６３が、ハイレベルのイネーブル信号ＥＮ'２を生成すると、３段目のラッチ２６２は、ハイレベルのビットデータＱ２を出力する。
【０１３７】
図１８は、第２の実施の形態におけるデジタルデータ生成部２４０の消費電流について説明するための図である。同図におけるａは、第１の実施の形態におけるデジタルデータ生成部２４０の動作の一例を示す図である。同図におけるｂは、第１の実施の形態におけるデジタルデータ生成部２４０の動作の一例を示す図である。同図において、斜線を引いたステータスは、そのステータスへの移行時において、ラッチ内に貫通電流が流れ、保持状態と比較して消費電流が大きくなることを示す。
【０１３８】
図１８のａに示すように第１の実施の形態では、各桁のビットデータを保持する上段ラッチにおいて、参照クロック信号ＣＫｒｅｆがハイレベルからローレベルに移行するたびに、保持状態よりも大きな消費電流が流れる。また、各桁のビットデータを保持する下段ラッチにおいては、参照クロック信号ＣＫｒｅｆがローレベルからハイレベルに移行するたびに、大きな消費電流が流れる。
【０１３９】
これに対して、図１８のｂに示すように第２の実施の形態では、１段目のビットデータ保持回路において参照クロック信号ＣＫｒｅｆが最初にハイレベルになったときにのみ、保持状態よりも大きな消費電流が流れる。ｋ段目のビットデータ保持回路においては、参照クロック信号ＣＫｒｅｆがｋ回目にハイレベルになったときにのみ、大きな消費電流が流れる。また、イネーブル生成回路においては、その前段のビットデータ保持回路が更新されたとき、または、後段のビットデータ保持回路が更新されたときに大きな消費電流が流れる。
【０１４０】
前述したように第２の実施の形態では、参照クロック信号ＣＫｒｅｆがラッチ内に直接入力されず、前段のラッチの更新により生成されたイネーブル信号により、後段のラッチが更新される。このため、図１８に例示したように、第２の実施の形態のデジタルデータ生成部２４０において貫通電流が流れる頻度が低下し、第１の実施の形態と比較して消費電流が低減する。消費電流が低減するため、第２の実施の形態によれば、ＩＲドロップや、インダクタンス成分による電圧変動（ＬｄＩ／ｄｔ）を抑制することができる。これにより、デジタルデータ生成部２４０の動作周波数を高くすることができる。
【０１４１】
このように、本技術の第２の実施の形態によれば、前段のラッチの更新により生成されたイネーブル信号によって後段のラッチを更新するため、ラッチの更新頻度を低下させることができる。これにより、デジタルデータ生成部２４０の消費電流を小さくすることができる。
【０１４２】
［第１の変形例］
第２の実施の形態では、ビットデータ保持回路２６１はＡＮＤゲート２６３を備え、イネーブル生成回路２６５は、ＡＮＤゲート２６７を備えていたが、同様の動作を実現することができるのであれば、この構成に限定されない。例えば、ＡＮＤゲート２６３およびＡＮＤゲート２６７をＮＡＮＤ（否定論理積）ゲートに置き換えることもできる。また、デジタルデータ生成部２４０は、ラッチ２６２および２６８の代わりにフリップフロップにデータを保持させることもできる。第２の実施の形態の第１の変形例のデジタルデータ生成部２４０は、ＡＮＤゲート２６３およびＡＮＤゲート２６７の代わりにＮＡＮＤゲートを備え、また、ラッチ２６２および２６８の代わりにフリップフロップを備える点において第２の実施の形態と異なる。
【０１４３】
図１９は、第２の実施の形態の第１の変形例におけるビットデータ保持回路２６１およびイネーブル生成回路２６５の一構成例を示す回路図である。同図におけるａは、第１の変形例におけるビットデータ保持回路２６１の一構成例を示す回路図である。第１の変形例のビットデータ保持回路２６１は、ＡＮＤゲート２６３の代わりにＮＡＮＤゲート２７０を備え、また、ラッチ２６２の代わりにフリップフロップ２７２を備える点において第１の実施の形態と異なる。
【０１４４】
ＮＡＮＤゲート２７０は、入力値の否定論理和を出力するものである。ＮＡＮＤゲート２７０には、イネーブル信号ＥＮｋ−１と参照クロック信号ＣＫｒｅｆとが入力される。ＮＡＮＤゲート２７０は、これらの信号の否定論理和を示す信号をイネーブル信号ＥＮ'ｋとしてイネーブル生成回路２６５に供給する。また、ラッチ２６２のクロック端子ＣＫには、イネーブル信号ＥＮ'ｋを反転した信号が入力される。
【０１４５】
フリップフロップ２７２の構成は、第１の実施の形態におけるフリップフロップ２４１と同様の構成である。
【０１４６】
図１９におけるｂは、第１の変形例におけるイネーブル生成回路２６５の一構成例を示す回路図である。第１の変形例のイネーブル生成回路２６５は、ＡＮＤゲート２６７の代わりにＮＡＮＤゲート２７１を備え、ラッチ２６８の代わりにフリップフロップ２７３を備える点において第２の実施の形態と異なる。
【０１４７】
ＮＡＮＤゲート２７１は、入力値の否定論理和を出力するものである。ＮＡＮＤゲート２７１には、イネーブル信号ＥＮ'ｋ−１およびＥＮ'ｋが入力される。ＮＡＮＤゲート２７０は、これらの信号の否定論理和を示す信号をクロック信号ＣＫ'ｋとして供給する。また、ラッチ２６８のクロック端子ＣＫには、クロック信号ＣＫ'ｋを反転した信号が入力される。
【０１４８】
フリップフロップ２７３の構成は、第１の実施の形態におけるフリップフロップ２４１と同様の構成である。
【０１４９】
このように、第２の実施の形態における第１の変形例によれば、デジタルデータ生成部２４０は、ＡＮＤゲート２６３およびＡＮＤゲート２６７の代わりにＮＡＮＤゲートを用いてイネーブル信号ＥＮ'ｋやクロック信号ＣＫ'ｋを生成することができる。また、第１の変形例によれば、ラッチの代わりにフリップフロップにデータを保持させるため、スキャンテストを行うことができる。
【０１５０】
［第２の変形例］
第２の実施の形態では、イネーブル生成回路２６５は、ＸＯＲゲート２６６を備えていたが、同様の動作を実現することができるのであれば、この構成に限定されない。例えば、ＸＯＲゲート２６６をＡＮＤゲートに置き換えることもできる。第２の実施の形態の第２の変形例のイネーブル生成回路２６５は、ＸＯＲゲート２６６の代わりにＡＮＤゲートを備える点において第２の実施の形態と異なる。
【０１５１】
図２０は、第２の実施の形態の第２の変形例におけるイネーブル生成回路２６５の一構成例を示す回路図である。第２の変形例のイネーブル生成回路２６５は、ＸＯＲゲート２６６の代わりにＡＮＤゲート２７２を備える点において第２の実施の形態と異なる。
【０１５２】
ＡＮＤゲート２７２は、入力値の論理積を出力するものである。ＮＡＮＤゲートには、ビットデータＱｋ−１を反転した信号とビットデータＱｋとが入力される。ＮＡＮＤゲートは、これらの信号の論理積を出力信号ＤＥＴｋとして出力する。
【０１５３】
ラッチ２６２および２６８の構成上、「１」のビットデータＱｋ−１より早く「１」のビットデータＱｋが出力されてしまう場合もありうる。ＸＯＲゲート２６６では、この場合に「１」の出力信号ＤＥＴｋを誤って出力してしまう。しかし、ＸＯＲゲート２６６の代わりに、ＡＮＤゲート２７２を用いれば、「１」のビットデータＱｋ−１より早く「１」のビットデータＱｋが出力されてしまう場合であってもＡＮＤゲート２７２は「０」の出力信号ＤＥＴｋを出力する。このため、デジタルデータ生成部２４０は、正常に動作することができる。
【０１５４】
このように、第２の実施の形態における第２の変形例によれば、デジタルデータ生成部２４０は、ＸＯＲゲート２６６の代わりにＡＮＤゲートを用いて出力信号ＤＥＴｋを生成することができる。
【０１５５】
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
【０１５６】
また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
【０１５７】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【０１５８】
なお、本技術は以下のような構成もとることができる。
（１）各々に入力されたアナログ信号の電圧に基づいて前記電圧に応じた長さの期間を計数期間として供給する複数の計数期間供給部と、
共通の電源に接続されて互いに異なる前記計数期間において計数値を計数する計数動作を行って前記計数値を示すデジタル信号を生成する複数のカウンタ回路と、
前記電源に接続されて前記複数のカウンタ回路のうち前記計数動作を停止したカウンタ回路の個数が多いほど多くの個数が動作する複数の補償回路と
を備えるアナログデジタル変換装置。
（２）前記複数のカウンタ回路のそれぞれは、前記電源に接続された複数段の第１のフリップフロップを備え、前記複数段の第１のフリップフロップは、それぞれ前段の前記第１のフリップフロップの２倍の更新周期で保持値を更新し、
前記複数の補償回路のそれぞれは、前記電源に接続された２つの第２のフリップフロップを備え、前記第２のフリップフロップのそれぞれは、初段の前記第１のフリップフロップと同一の周期で保持値を更新する
前記（１）記載のアナログデジタル変換装置。
（３）前記複数の補償回路のそれぞれは、前記カウンタ回路と同一の計数動作を行う回路をダミーカウンタとして備える
前記（１）記載のアナログデジタル変換装置。
（４）前記複数の補償回路のそれぞれは、
出力電流の出力が指示された場合には一定の前記出力電流を出力する定電流出力部と、
前記複数のカウンタ回路のいずれかに対応付けられて前記対応するカウンタ回路が前記計数動作を停止した場合に前記定電流出力部に対して前記出力電流の出力を指示する出力制御部と
を備える前記（１）から（３）のいずれかに記載のアナログデジタル変換装置。
（５）前記定電流出力部は、
入力端子が前記電源に接続され、制御端子に所定のバイアス電流が入力され、出力端子から前記出力電流を出力するトランジスタと、
前記出力電流の出力が指示された場合には前記電源の電圧より電位が低い基準端子に前記トランジスタの出力端子を接続する接続制御部と
を備える前記（４）記載のアナログデジタル変換装置。
（６）前記補償回路は、
対応する前記カウンタ回路の計数値に所定の係数を乗算した値の電流と所定の基準電流とを含む電流を前記バイアス電流として前記トランジスタに入力するバイアス電流入力部をさらに備える前記（５）記載のアナログデジタル変換装置。
（７）イネーブル信号が入力された場合にはビットデータの値を変更し、前記イネーブル信号が入力されない場合には前記ビットデータを保持する複数段の保持回路と、
所定のタイミングにおいて前記複数段の保持回路のうち初段の保持回路に前記イネーブル信号を入力するタイミング制御部と、
いずれかの前記保持回路において前記ビットデータが変更されたときに前記イネーブル信号を生成して前記ビットデータが変更された保持回路の後段の保持回路に対して前記イネーブル信号を入力するイネーブル生成部と、
前記複数段の保持回路に保持された前記ビットデータからなるデジタルデータをアナログの基準信号に変換するデジタルアナログ変換部と、
をさらに具備し、
前記複数の計数期間供給部のそれぞれは、前記アナログ信号および前記基準信号の一方の電圧が他方の電圧より高い期間を前記計数期間として供給する
前記（１）から（６）のいずれかに記載のアナログデジタル変換装置。
（８）前記イネーブル信号生成部は、互いに異なる前記保持回路に対応付けられた複数のイネーブル生成回路を備え、
前記イネーブル生成回路は、
対応する前記保持回路の前段の前記保持回路に保持された前記ビットデータが前記所定値に更新されたときに前記イネーブル信号を生成する論理ゲートと、
所定の出力制御信号が入力されてから次に前記出力制御信号が入力されるまでの間において対応する前記保持回路に対して前記生成されたイネーブル信号を出力する出力部と、
対応する前記保持回路の前段の前記保持回路に前記イネーブル信号が入力された場合または対応する前記保持回路に前記イネーブル信号が入力された場合には前記出力制御信号を生成して前記出力部に入力する出力制御部と
を備える前記（７）記載のアナログデジタル変換装置。
（９）共通の電源に接続された複数のカラムセルを具備し、
前記複数のカラムセルの各々は、
アナログ信号およびランプ信号の電圧を比較して比較結果を出力するコンパレータと、
前記コンパレータに接続されて前記比較結果に基づいて計数動作を行うカウンタ回路と、
前記コンパレータに接続されて前記カウンタ回路が前記計数動作を停止した場合に動作する補償回路と
を備えるアナログデジタル変換装置。
（１０）アナログ信号を出力する複数の画素と、
前記画素から各々に入力された前記アナログ信号の電圧に基づいて前記電圧に応じた長さの期間を計数期間として供給する複数の計数期間供給部と、
共通の電源に接続されて互いに異なる前記計数期間において計数値を計数する計数動作を行って前記計数値を示すデジタル信号を生成する複数のカウンタ回路と、
前記電源に接続されて前記複数のカウンタ回路のうち前記計数動作を停止したカウンタ回路の個数が多いほど多くの個数が動作する複数の補償回路と
を具備する撮像素子。
（１１）アナログ信号を出力する複数の画素と、
前記画素から各々に入力された前記アナログ信号の電圧に基づいて前記電圧に応じた長さの期間を計数期間として供給する複数の計数期間供給部と、
共通の電源に接続されて互いに異なる前記計数期間において計数値を計数する計数動作を行って前記計数値を示すデジタル信号を生成する複数のカウンタ回路と、
前記電源に接続されて前記複数のカウンタ回路のうち前記計数動作を停止したカウンタ回路の個数が多いほど多くの個数が動作する複数の補償回路と、
前記デジタル信号からなる画像データを処理する画像処理部と
を具備する撮像装置。
【符号の説明】
【０１５９】
１００  撮像装置
１１０  電源回路
１２０  撮像レンズ
１３０  画像処理部
１４０  表示処理部
１５０  表示部
１６０  カメラ制御部
１７０  画像記録制御部
１８０  画像記録部
２００  撮像素子
２１０  行走査回路
２２０  画素アレイ部
２２１  画素
２３０  ランプ信号生成部
２４０  デジタルデータ生成部
２４１、２７２、２７３、３３１、３５１  フリップフロップ
２４２、２４４、２４５、２４８、２４９、３７１  インバータ
２４３  上段ラッチ
２４６、２４７、３７３  トランジスタ
２５０  下段ラッチ
２５５  ＤＡ変換部
２６１  ビットデータ保持回路
２６２、２６８  ラッチ
２６３、３２１、３４１  ＡＮＤゲート
２６５  イネーブル生成回路
２６６  ＸＯＲゲート
２６７  ＡＮＤゲート
２７０、２７１  ＮＡＮＤゲート
２８０  タイミング制御部
２８５  列走査回路
２９０  メモリ
３００  カラムＡＤ変換器
３１０  カラムセル
３１１  サンプル・ホールド回路
３１２  コンパレータ
３２０  カウンタ回路
３３０  バイナリカウンタ
３４０  電流補償回路
３５０  ダミー回路
３６０  ダミーカウンタ
３７２  定電流源
３７４  スイッチ
３７５  補正値生成部
３７６  加算回路
【図１】
2015115907.tif 000004
【図２】
2015115907.tif 000005
【図３】
2015115907.tif 000006
【図４】
2015115907.tif 000007
【図５】
2015115907.tif 000008
【図６】
2015115907.tif 000009
【図７】
2015115907.tif 000010
【図８】
2015115907.tif 000011
【図９】
2015115907.tif 000012
【図１０】
2015115907.tif 000013
【図１１】
2015115907.tif 000014
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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