(57)【要約】      （修正有）【課題】低消費電力な電流増幅回路、積分器及びＡＤ変換器を提供する。【解決手段】電流増幅回路は、第１のトランジスタＭ１と、第１の抵抗Ｒ１と、第２のトランジスタＭ２と、第２の抵抗Ｒ２と、第１の受動素子Ｚ１と、制御回路と、を備える。第１の抵抗は、第１のトランジスタの第１の端子と一端を接続される。第２の抵抗は、第２のトランジスタの第１の端子と一端を接続される。第１の受動素子は、第１のトランジスタの第１の端子と第２のトランジスタの第１の端子との間に接続される。制御回路は、第１の抵抗の他端の電圧が第１の所定電圧と、第２の抵抗の他端の電圧が第２の所定電圧と等しくなるように、第１のトランジスタの制御端子の電圧と第２のトランジスタの制御端子の電圧との少なくとも一方を制御する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１のトランジスタと、
前記第１のトランジスタの第１の端子と一端を接続された第１の抵抗と、
第２のトランジスタと、
前記第２のトランジスタの第１の端子と一端を接続された第２の抵抗と、
前記第１のトランジスタの第１の端子と前記第２のトランジスタの第１の端子との間に接続された第１の受動素子と、
前記第１の抵抗の他端の電圧が第１の所定電圧と、前記第２の抵抗の他端の電圧が第２の所定電圧と等しくなるように、前記第１のトランジスタの制御端子の電圧と前記第２のトランジスタの制御端子の電圧との少なくとも一方を制御する制御回路と、
を備える電流増幅回路。
【請求項２】
前記第１の所定電圧は、前記第２の所定電圧と等しい請求項１に記載の電流増幅回路。
【請求項３】
制御端子を前記第１のトランジスタの制御端子と接続された第３のトランジスタと、
制御端子を前記第２のトランジスタの制御端子と接続された第４のトランジスタと、
前記第３のトランジスタの第１の端子と前記第４のトランジスタの第１の端子との間に接続された第２の受動素子と、
をさらに備え、
前記第３のトランジスタの第２の端子は前記第１のトランジスタの第２の端子と接続され、
前記第４のトランジスタの第２の端子は前記第２のトランジスタの第２の端子と接続された請求項１又は請求項２に記載の電流増幅回路。
【請求項４】
前記第３のトランジスタの制御端子は、前記第１のトランジスタの第１の端子と接続され、
前記第４のトランジスタの制御端子は、前記第２のトランジスタの第１の端子と接続された請求項３に記載の電流増幅回路。
【請求項５】
前記第１のトランジスタに流れる電流と前記第２のトランジスタに流れる電流とが交互に入れ替わるように経路を切り替える切り替え手段を備えた請求項１〜請求項４のいずれか１項に記載の電流増幅回路。
【請求項６】
前記切り替え手段は、前記第１のトランジスタの第２の端子から出力された電流の経路と前記第２のトランジスタの第２の端子から出力された電流の経路とを切り替える第１のスイッチと、
前記第１の抵抗の他端から入力される電流の経路と前記第２の抵抗の他端から入力される電流の経路とを切り替える第２のスイッチと、
を備える請求項５に記載の電流増幅回路。
【請求項７】
前記切り替え手段は、前記第１のトランジスタの第２の端子から出力された電流の経路と前記第２のトランジスタの第２の端子から出力された電流の経路とを切り替える第１のスイッチと、
前記第１の抵抗の一端から出力された電流の経路と前記第２の抵抗の一端から出力された電流の経路とを切り替える第３のスイッチと、
前記第１のトランジスタのゲート端子の電圧を制御するために前記制御回路に入力される電流の経路を切り替える第４のスイッチと、
前記第２のトランジスタのゲート端子の電圧を制御するために前記制御回路に入力される電流の経路を切り替える第５のスイッチと、
を備える請求項５に記載の電流増幅回路。
【請求項８】
第１の端子が第１の入力端子に接続され、第２の端子が前記第１の抵抗の他端に接続され、制御端子から第３の所定電圧を印加される第５のトランジスタと、
第１の端子が第２の入力端子に接続され、第２の端子が前記第２の抵抗の他端に接続され、制御端子から前記第３の所定電圧を印加される第６のトランジスタと、
を更に備える請求項１〜請求項７のいずれか１項に記載の電流増幅回路。
【請求項９】
前記第１の受動素子は、
一端が前記第１のトランジスタの前記第１の端子に接続された第３の抵抗と、
一端が前記第２のトランジスタの前記第１の端子に接続された第４の抵抗と、
前記第３の抵抗の他端と前記第４の抵抗の他端との間に接続された容量と、
を備え、
第１の出力端子が前記第３の抵抗の前記一端に接続され、第１の入力端子が前記第３の抵抗の前記他端に接続され、第２の出力端子が前記第４の抵抗の前記一端に接続され、第２の入力端子が前記第４の抵抗の前記他端に接続された電圧電流変換回路を更に備える
請求項１〜請求項８のいずれか１項に記載の電流増幅回路。
【請求項１０】
前記第１の受動素子は、
一端が前記第１のトランジスタの前記第１の端子に接続された第３の抵抗と、
一端が前記第２のトランジスタの前記第１の端子に接続された第４の抵抗と、
前記第３の抵抗の他端と前記第４の抵抗の他端との間に接続された容量と、
を備え、
第１の出力端子が前記第１の抵抗の前記他端に接続され、第１の入力端子が前記第３の抵抗の前記他端に接続され、第２の出力端子が前記第２の抵抗の前記他端に接続され、第２の入力端子が前記第４の抵抗の前記他端に接続された電圧電流変換回路を更に備える
請求項１〜請求項８のいずれか１項に記載の電流増幅回路。
【請求項１１】
前記第１のトランジスタ及び前記第２のトランジスタのドレイン電流を電圧に変換する電流電圧変換回路と、
前記電流電圧変換回路により変換された電圧と、第４の所定電圧と、を比較する比較回路と、
前記比較回路の比較結果に応じた電流を前記第１のトランジスタ及び前記第２のトランジスタの少なくとも一方に供給するカレントミラー回路と、
を更に備える請求項１〜請求項９のいずれか１項に記載の電流増幅回路。
【請求項１２】
第１のトランジスタと、
前記第１のトランジスタの第１の端子と一端を接続された第１の抵抗と、
前記第１のトランジスタの第１の端子と基準電位との間に接続された第１の受動素子と、
前記第１の抵抗の他端が第１の所定電圧となるように、前記第１のトランジスタの制御端子の電圧を制御する制御回路と、
を備える電流増幅回路。
【請求項１３】
第１の端子が入力端子に接続され、第２の端子が前記第１の抵抗の他端に接続され、制御端子から第２の所定電圧を印加される第２のトランジスタと、
を更に備える請求項１２に記載の電流増幅回路。
【請求項１４】
前記第１の受動素子は、少なくとも容量を含んで構成される請求項１２又は請求項１３に記載の電流増幅回路。
【請求項１５】
前記第１の受動素子のインピーダンスは可変である請求項１〜請求項１４のいずれか１項に記載の電流増幅回路。
【請求項１６】
前記制御端子はゲート端子又はベース端子であり、前記第１の端子はソース端子又はエミッタ端子であり、前記第２の端子はドレイン端子又はコレクタ端子である請求項１〜請求項１５のいずれか１項に記載の電流増幅回路。
【請求項１７】
請求項１〜請求項１０のいずれか１項に記載の電流増幅回路と、
前記電流増幅回路の出力信号を積分する容量素子と、
を備える積分器。
【請求項１８】
前記容量素子は、前記第１のトランジスタの第２の端子と前記第２のトランジスタの第２の端子との間に接続された容量を含んで構成される請求項１７に記載の積分器。
【請求項１９】
前記容量素子は、前記第１のトランジスタの第２の端子に接続された第１の容量と、前記第２のトランジスタの第２の端子に接続された第２の容量と、を含んで構成される請求項１７に記載の積分器。
【請求項２０】
請求項１〜請求項１１のいずれか１項に記載の電流増幅回路と、
前記電流増幅回路の出力信号を電圧信号に変換する電流電圧変換回路と、
前記電圧信号をデジタル信号に変換するＡＤ変換回路と、
を備えたＡＤ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電流増幅回路、積分器及びＡＤ変換器に関する。
【背景技術】
【０００２】
従来、抵抗値を変化させることにより対象の状態を検知するセンサーでは、状態の変化に応じた抵抗値の変化率が、例えば１％程度と小さい場合があった。このようなセンサーを利用する場合には、抵抗値の変化を電気信号に変換した後、増幅回路により電気信号を増幅する。抵抗値の変化が電流に変換された場合には、電流増幅回路が利用される。しかし、従来の電流増幅回路では、多くのバイアス電流が消費されるという問題があった。
【０００３】
例えば、従来の電流増幅回路として、カレントミラー回路を利用したものが知られている。このような電流増幅回路を利用する場合、まず、抵抗値の変化が電流に変換される。抵抗値の変化率をΔＲ、バイアス電流をＩｂとすると、変換された電流はＩｂ（１＋ΔＲ）となる。すなわち、抵抗値の変化は、信号電流ＩｂΔＲがバイアス電流Ｉｂに重畳された電流に変換される。
【０００４】
変換された電流は、カレントミラー回路に入力され、デバイスサイズ比倍に増幅される。ここで、デバイスサイズ比をＫとすると、カレントミラー回路により増幅された電流はＫＩｂ（１＋ΔＲ）となる。この場合、回路全体で消費されるバイアス電流と、出力される信号電流との比（以下、「バイアス電流対信号電流比」という）は、ＫＩｂΔＲ／（Ｉｂ＋ＫＩｂ）＝ＫΔＲ／（１＋Ｋ）となる。Ｋは通常１以上であるから、バイアス電流対信号電流比ＫΔＲ／（１＋Ｋ）は、ΔＲ以下となる。このように信号電流はＫ倍となるものの、バイアス電流も増加しバイアス電流対信号電流比は改善されない。
【０００５】
これを改善する方法として、カレントミラー回路に入力する前に、変換された電流Ｉｂ（１＋ΔＲ）から所定の電流Ｉｂ１を引きさることにより、バイアス電流対信号電流比を向上させる方法が提案されている。このような電流増幅回路によれば、カレントミラー回路の出力は、Ｋ（Ｉｂ−Ｉｂ１＋ＩｂΔＲ）となる。したがって、バイアス電流対信号電流比は、ＫＩｂΔＲ／｛Ｉｂ＋Ｋ（Ｉｂ−Ｉｂ１）｝となる。
【０００６】
例えば、Ｉｂ＝２００μＡ、ΔＲ＝０．０１（＝１％）、Ｉｂ１＝１９７．８μＡ、Ｋ＝８０とすると、全体のバイアス電流は３７６μＡ（＝２００μＡ＋８０×（２００μＡ−１９７．８μＡ））、信号電流は１６０μＡ（＝８０×２００μＡ×０．０１）となる。したがって、バイアス電流対信号電流比は１６０／３７６＝０．４３となる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００１−８５９５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
低消費電力な電流増幅回路、積分器及びＡＤ変換器を提供する。
【課題を解決するための手段】
【０００９】
本実施形態に係る電流増幅回路は、第１のトランジスタと、第１の抵抗と、第２のトランジスタと、第２の抵抗と、第１の受動素子と、制御回路と、を備える。第１の抵抗は、第１のトランジスタの第１の端子と一端を接続される。第２の抵抗は、第２のトランジスタの第１の端子と一端を接続される。第１の受動素子は、第１のトランジスタの第１の端子と第２のトランジスタの第１の端子との間に接続される。制御回路は、第１の抵抗の他端と第２の抵抗の他端との電圧が等しくなるように、第１のトランジスタの制御端子の電圧と第２のトランジスタの制御端子の電圧との少なくとも一方を制御する。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態に係る電流増幅回路を示す図。
【図２】第１実施形態の第１実施例を示す図。
【図３】第１実施形態の第２実施例を示す図。
【図４】第１実施形態の第３実施例を示す図。
【図５】第１実施形態の第４実施例を示す図。
【図６】第１実施形態の第５実施例を示す図。
【図７】第１実施形態の第６実施例を示す図。
【図８】第１実施形態の第７実施例を示す図。
【図９】第１実施形態の第８実施例を示す図。
【図１０】第１実施形態の第９実施例を示す図。
【図１１】第１実施形態の第１０実施例を示す図。
【図１２】第１実施形態の第１１実施例を示す図。
【図１３】第１実施形態の第１２実施例を示す図。
【図１４】第１実施形態の第１３実施例を示す図。
【図１５】第１実施形態の第１４実施例を示す図。
【図１６】第１実施形態の第１５実施例を示す図。
【図１７】第１実施形態の第１６実施例を示す図。
【図１８】第２実施形態に係る電流増幅回路を示す図。
【図１９】図１８の受動素子の一例を示す図。
【図２０】図１８の受動素子の他の例を示す図。
【図２１】第３実施形態に係る電流増幅回路を示す図。
【図２２】第４実施形態に係る電流増幅回路を示す図。
【図２３】第５実施形態に係る電流増幅回路を示す図。
【図２４】切り替え手段の動作による信号の変化を説明する図。
【図２５】第５実施形態の第１実施例を示す図。
【図２６】第６実施形態に係る電流増幅回路を示す図。
【図２７】第６実施形態の第１実施例を示す図。
【図２８】第７実施形態に係る電流増幅回路を示す図。
【図２９】第７実施形態の第１実施例を示す図。
【図３０】第７実施形態の第２実施例を示す図。
【図３１】第８実施形態に係る電流増幅回路を示す図。
【図３２】図３１の受動素子の一例を示す図。
【図３３】第９実施形態に係る積分器を示す図。
【図３４】第９実施形態の第１実施例を示す図。
【図３５】第９実施形態の第２実施例を示す図。
【図３６】第９実施形態の第３実施例を示す図。
【図３７】第９実施形態の第４実施例を示す図。
【図３８】第９実施形態の第５実施例を示す図。
【図３９】第９実施形態の第６実施例を示す図。
【図４０】第１０実施形態に係るＡＤ変換器を示す図。
【図４１】第１０実施形態の第１実施例を示す図。
【図４２】第１０実施形態の第２実施例を示す図。
【図４３】第１１実施形態に係る電流増幅回路を示す図。
【図４４】第１１実施形態の第１実施例を示す図。
【図４５】第１２実施形態に係る電流増幅回路を示す図。
【図４６】第１２実施形態の第１実施例を示す図。
【図４７】第１３実施形態に係る電流増幅回路を示す図。
【図４８】図４７の電圧電流変換回路の一例を示す図。
【図４９】第１４実施形態に係る電流増幅回路を示す図。
【図５０】図４９の電圧電流変換回路の一例を示す図。
【図５１】第１５実施形態に係る電流増幅回路を示す図。
【図５２】図５１の電流増幅回路の他の例を示す図。
【図５３】図５１の電流増幅回路の他の例を示す図。
【発明を実施するための形態】
【００１１】
電流増幅回路は、入力端子Ｔ１（第１の入力端子），Ｔ２（第２の入力端子）から入力された差動信号を増幅し、出力端子Ｔ３，Ｔ４から出力する。以下では、ＭＯＳトランジスタにより構成された電流増幅回路について説明するが、電流増幅回路は、バイポーラトランジスタを用いて構成することも可能である。以下の説明におけるＭＯＳトランジスタをバイポーラトランジスタと置換し、ソース端子をエミッタ端子と、ドレイン端子をコレクタ端子と、ゲート端子をベース端子と置換することにより、バイポーラトランジスタを用いて電流増幅回路を構成することができる。
【００１２】
また、以下ではＮ型のＭＯＳトランジスタを主として用いた実施形態について説明するが、Ｐ型のＭＯＳトランジスタやＰＮＰ型のバイポーラトランジスタを主として用いて電流増幅回路を構成することもできる。以下の説明におけるＮ型（Ｐ型）のＭＯＳトランジスタをＰ型（Ｎ型）のＭＯＳトランジスタ又はＰＮＰ型（ＮＰＮ型）のバイポーラトランジスタと置換し、グランド（電源）と接続された端子を電源（グランド）と接続することにより、Ｐ型のＭＯＳトランジスタやＰＮＰ型のバイポーラトランジスタを主として用いた電流増幅回路を構成することができる。
【００１３】
（第１実施形態）
以下、第１実施形態に係る電流増幅回路について、図１〜図１７を参照して説明する。ここで、図１は、第１実施形態に係る電流増幅回路を示す図である。図１に示すように、本実施形態に係る電流増幅回路は、トランジスタＭ１と、抵抗Ｒ１と、トランジスタＭ２と、抵抗Ｒ２と、受動素子Ｚ１と、制御回路と、を備える。
【００１４】
トランジスタＭ１（第１のトランジスタ）は、Ｎ型のＭＯＳトランジスタ（以下、「ＮＭＯＳトランジスタ」という）である。トランジスタＭ１のソース端子（第１の端子）は抵抗Ｒ１と受動素子Ｚ１とノードＮ３で接続され、ドレイン端子（第２の端子）は出力端子Ｔ３と接続され、ゲート端子（制御端子）は制御回路と接続されている。トランジスタＭ１のゲート端子の電圧は、制御回路により制御され、トランジスタＭ１にはドレイン電流ＩＭ１が流れる。
【００１５】
抵抗Ｒ１（第１の抵抗）の一端はトランジスタＭ１のソース端子と受動素子Ｚ１とノードＮ３で接続され、他端は制御回路とノードＮ１で接続されている。抵抗Ｒ１は、抵抗値が一定の固定抵抗であってもよいし、抵抗値の変化により対象の状態を検知するセンサー素子であってもよい。
【００１６】
トランジスタＭ２（第２のトランジスタ）は、ＮＭＯＳトランジスタである。トランジスタＭ２のソース端子（第１の端子）は抵抗Ｒ２と受動素子Ｚ１とノードＮ４で接続され、ドレイン端子（第２の端子）は出力端子Ｔ４と接続され、ゲート端子（制御端子）は制御回路と接続されている。トランジスタＭ２のゲート端子の電圧は、制御回路により制御され、トランジスタＭ２にはドレイン電流ＩＭ２が流れる。
【００１７】
抵抗Ｒ２（第２の抵抗）の一端はトランジスタＭ２のソース端子と受動素子Ｚ１とノードＮ４で接続され、他端は制御回路とノードＮ２で接続されている。抵抗Ｒ２は、抵抗値が一定の固定抵抗であってもよいし、抵抗値の変化により対象の状態を検知するセンサー素子であってもよい。なお、抵抗Ｒ１が固定抵抗の場合、抵抗Ｒ２は抵抗Ｒ１と抵抗値が等しい（Ｒ１＝Ｒ２）固定抵抗であるのが好ましい。また、抵抗Ｒ１がセンサー素子の場合、抵抗Ｒ２は抵抗Ｒ１と抵抗値の変化率の絶対値が等しく符号が逆（Ｒ１＝ＲＣ（１−ΔＲ），Ｒ２＝ＲＣ（１＋ΔＲ））のセンサー素子であるのが好ましい。
【００１８】
受動素子Ｚ１（第１の受動素子）は、トランジスタＭ１のソース端子と抵抗Ｒ１の一端とノードＮ３で接続され、トランジスタＭ２のソース端子と抵抗Ｒ２の一端とノードＮ４で接続されている。受動素子Ｚ１は、抵抗や容量により構成することができる。例えば、受動素子Ｚ１は、直列接続された抵抗と容量とにより構成されてもよい。この場合、入力信号の周波数が低い場合には受動素子Ｚ１のインピーダンスＺ１が容量成分でほぼ決まり、周波数が高い場合にはインピーダンスＺ１が抵抗成分でほぼ決まる。このように、インピーダンスＺ１は周波数特性を有してもよい。
【００１９】
制御回路は、トランジスタＭ１のゲート端子と、トランジスタＭ２のゲート端子と、抵抗Ｒ１の他端と、抵抗Ｒ２の他端と、入力端子Ｔ１，Ｔ２と、接続されている。制御回路は、抵抗Ｒ１の他端の電圧Ｖ１（第１の所定電圧）と抵抗Ｒ２の他端の電圧Ｖ２（第２の所定電圧）とが等しくなるように、すなわち、ノードＮ１の電圧Ｖ１とＮ２の電圧Ｖ２とが等しくなるように、トランジスタＭ１のゲート端子の電圧とトランジスタＭ２のゲート端子の電圧との少なくとも一方を制御する。また、制御回路は、入力端子Ｔ１から入力された電流Ｉ１が抵抗Ｒ１に印加され、入力端子Ｔ２から入力された電流Ｉ２が抵抗Ｒ２に印加されるように制御する。
【００２０】
次に、本実施形態に係る電流増幅回路の動作について説明する。以下の説明において、抵抗Ｒ１及び抵抗Ｒ２はＲ１＝Ｒ２＝ＲＣの固定抵抗であり、受動素子Ｚ１は抵抗であるものとする。また、ノードＮ１，Ｎ２の電圧Ｖ１，Ｖ２は、制御回路によりＶＣに制御されているものとする（Ｖ１＝Ｖ２＝ＶＣ）。さらに、電流Ｉ１及び電流Ｉ２は差動信号であり、Ｉ１＝Ｉｂ（１＋ΔＲ）、Ｉ２＝Ｉｂ（１−ΔＲ）であるものとする。すなわち、電流増幅回路がセンサー素子と接続され、入力端子Ｔ１，Ｔ２から信号電流が差動入力される場合について説明する。
【００２１】
入力端子Ｔ１，Ｔ２から電流Ｉ１，Ｉ２が入力されると、ノードＮ３の電圧Ｖ３は、Ｖ３＝Ｖ１＋Ｒ１Ｉ１となり、ノードＮ４の電圧Ｖ４は、Ｖ４＝Ｖ２＋Ｒ２Ｉ２となる。ここに、Ｒ１＝Ｒ２＝ＲＣ、Ｉ１＝Ｉｂ（１＋ΔＲ）、Ｉ２＝Ｉｂ（１−ΔＲ）、Ｖ１＝Ｖ２＝ＶＣを代入すると、Ｖ３＝ＶＣ＋Ｒ１Ｉｂ＋Ｒ１ＩｂΔＲ、Ｖ４＝Ｖｃ＋Ｒ２Ｉｂ−Ｒ２ＩｂΔＲとなる。
【００２２】
したがって、受動素子Ｚ１には、Ｖ３−Ｖ４＝２ＲＣＩｂΔＲの電圧が印加され、ＩＺ１＝２ＲＣＩｂΔＲ／Ｚ１の電流ＩＺ１が流れる。これにより、トランジスタＭ１に流れる電流ＩＭ１は、ＩＭ１＝Ｉ１＋ＩＺ１＝Ｉｂ＋ΔＲＩｂ＋２ＲＣＩｂΔＲ／Ｚ１となり、トランジスタＭ２に流れる電流ＩＭ２は、ＩＭ２＝Ｉ２−ＩＺ１＝Ｉｂ−ΔＲＩｂ−２ＲＣＩｂΔＲ／Ｚ１となる。本実施形態において、電流ＩＭ１，ＩＭ２が出力端子Ｔ３，Ｔ４から出力される出力信号となる。
【００２３】
ここで、回路全体に流れるバイアス電流ＩＢは、出力信号（電流ＩＭ１，ＩＭ２）に含まれるバイアス電流の和であるから、ＩＢ＝２Ｉｂとなる。これは、入力信号（電流Ｉ１，Ｉ２）に含まれるバイアス電流の和に等しい。すなわち、本実施形態において、入力信号に含まれるバイアス電流は増幅されていない。
【００２４】
これに対して、電流増幅回路から出力される信号電流ＩＳＩＧは、２つの出力信号（電流ＩＭ３，ＩＭ４）との差であるから、ＩＳＩＧ＝ＩＭ１−ＩＭ２＝２ΔＲＩｂ＋４ＲＣＩｂΔＲ／Ｚ１となる。
【００２５】
例えば、ＲＣ＝４ｋΩ、ΔＲ＝０．０１、Ｉｂ＝１００μＡ、Ｚ１＝１００Ωとすると、入力信号に含まれる信号電流はＩ１−Ｉ２＝２ＩｂΔＲ＝２μＡとなり、出力信号に含まれる信号電流ＩＳＩＧはＩＳＩＧ＝１６２μＡとなる。すなわち、信号電流は８１倍に増幅される。また、電流増幅回路で消費されるバイアス電流ＩＢはＩＢ＝２００μＡとなり、バイアス電流対信号電流比は０．８１となる。このように、本実施形態に係る電流増幅回路のバイアス電流対信号電流比は、従来の電流増幅回路のバイアス電流対信号電流比より大きくなる。
【００２６】
以上説明したとおり、本実施形態に係る電流増幅回路によれば、入力信号に含まれる信号電流に応じた電圧（Ｖ３−Ｖ４）を受動素子Ｚ１に印加することにより、受動素子Ｚ１に信号電流に応じた電流ＩＺ１を流す。この電流ＩＺ１を入力信号（Ｉ１，Ｉ２）に加えて出力信号を生成することにより、信号電流を増幅するとともに、バイアス電流の増幅を抑制することができる。これにより、従来の電流増幅回路に比べてバイアス電流対信号電流比を向上させ、電流増幅回路の消費電力を抑制することができる。
【００２７】
なお、電流増幅回路は、入力端子Ｔ１，Ｔ２のいずれか一方からバイアス電流だけを入力されてもよい。例えば、Ｉ１＝Ｉｂ（１±ΔＲ）、Ｉ２＝Ｉｂであってもよい。この場合、入力される信号電流はＩ１−Ｉ２＝ＩｂΔＲ＝１μＡとなり、出力される信号電流はＩＳＩＧ＝１ΔＲＩｂ＋２ＲＣＩｂΔＲ／Ｚ１＝８１μＡとなる。すなわち、信号電流の増幅率は、入力信号の両方が信号電流を含む場合と同様である。この場合、電流増幅回路全体のバイアス電流は、ＩＢ＝２Ｉｂ＝２００μＡであるから、バイアス電流対信号電流比は０．４０５となる。
【００２８】
（第１実施例）
図２は、本実施形態の第１実施例を示す図である。本実施例において、電流増幅回路は、制御回路として増幅回路Ａ１と増幅回路Ａ２とを備える。増幅回路Ａ１（Ａ２）は、正入力端子から所定の電圧ＶＣを印加され、負入力端子は抵抗Ｒ１（Ｒ２）の他端とノードＮ１（Ｎ２）で接続され、出力端子はトランジスタＭ１（Ｍ２）のゲート端子に接続されている。また、入力信号Ｉ１，Ｉ２は、電流源Ｉ１，Ｉ２から入力される。なお、以下では特に言及しない限り、入力端子Ｔ１，Ｔ２は、ノードＮ１，Ｎ２と一致するものとする。
【００２９】
以下、本実施例における制御回路の動作について説明する。増幅回路Ａ１は、トランジスタＭ１と抵抗Ｒ１と帰還回路を構成し、増幅回路Ａ１の正負の端子電圧が等しくなるようにフィードバック制御を行う。すなわち、増幅回路Ａ１は、負入力端子の電圧（ノードＮ１の電圧Ｖ１）がＶＣと等しくなるように、トランジスタＭ１のゲート端子の電圧を制御する。同様に、増幅回路Ａ２は、トランジスタＭ２と抵抗Ｒ２と帰還回路を構成し、増幅回路Ａ２の正負の端子電圧が等しくなるようにフィードバック制御を行う。すなわち、増幅回路Ａ２は、負入力端子の電圧（ノードＮ２の電圧Ｖ２）がＶＣと等しくなるように、トランジスタＭ２のゲート端子の電圧を制御する。このような構成により、ノードＮ１，Ｎ２の電圧Ｖ１，Ｖ２は、増幅回路Ａ１，Ａ２の正入力端子に印加された電圧ＶＣと等しくなるように制御される。
【００３０】
なお、増幅回路Ａ１，Ａ２の動作で消費される電流は、電流増幅回路に入力されるバイアス電流に比べて小さい。したがって、本実施例の電流増幅回路によれば、従来の電流増幅回路に比べてバイアス電流対信号電流比を向上させることができる。
【００３１】
（第２実施例）
図３は、本実施形態の第２実施例を示す図である。本実施例において、抵抗Ｒ１，Ｒ２は、所定の抵抗値ＲＣを中心に抵抗値が反対に変化するセンサー素子である（Ｒ１＝ＲＣ（１−ΔＲ），Ｒ２＝ＲＣ（１＋ΔＲ））。また、制御回路は、ノードＮ１，Ｎ２で電流源Ｉ１，Ｉ２と接続され、バイアス電流を入力される（Ｉ１＝Ｉｂ，Ｉ２＝Ｉｂ）。他の構成は第１実施例と同様である。すなわち、本実施例では、電流増幅回路の内部にセンサー素子が設けられており、入力信号は電流増幅回路内で生成される。
【００３２】
本実施例において、抵抗Ｒ１，Ｒ２に電流Ｉ１，Ｉ２が流れると、ノードＮ３の電圧はＶ３＝ＶＣ＋ＩｂＲＣ（１−ΔＲ）となり、ノードＮ４の電圧はＶ４＝ＶＣ＋ＩｂＲＣ（１＋ΔＲ）となる。したがって、受動素子Ｚ１に流れる電流ＩＺ１はＩＺ１＝−２ＩｂＲＣΔＲ／Ｚ１となる。これにより、トランジスタＭ１に流れる電流ＩＭ１はＩＭ１＝Ｉｂ−２ＲＣＩｂΔＲ／Ｚ１、トランジスタＭ２に流れる電流ＩＭ２はＩＭ２＝Ｉｂ＋２ＲＣＩｂΔＲ／Ｚ１となる。
【００３３】
このような構成により、電流増幅回路全体のバイアス電流ＩＢはＩＢ＝２Ｉｂ、出力される信号電流ＩＳＩＧはＩＳＩＧ＝−４ＩｂＲＣΔＲ／Ｚ１となる。すなわち、上述の通り、本実施例による電流増幅回路は、バイアス電流を増幅せずに、信号電流を増幅することができる。したがって、従来の電流増幅回路に比べてバイアス電流対信号電流比を向上させることができる。
【００３４】
なお、抵抗Ｒ１，Ｒ２は、いずれか一方が抵抗値ＲＣの固定抵抗であってもよい。この場合、信号電流は、抵抗Ｒ１，Ｒ２のいずれか一方のみで生成され、バイアス電流ＩＢはＩＢ＝２Ｉｂ、信号電流ＩＳＩＧはＩＳＩＧ＝−２ＩｂＲＣΔＲ／Ｚ１となる。
【００３５】
（第３実施例）
図４は、本実施形態の第３実施例を示す図である。本実施例は、第１実施例の変形例であり、電流増幅回路は、第１実施形態の電流源Ｉ１，Ｉ２の代わりに、抵抗Ｒ３，Ｒ４を備える。抵抗Ｒ３，Ｒ４は、所定の抵抗値ＲＣを中心に抵抗値が反対に変化するセンサー素子であり（Ｒ３＝ＲＣ（１＋ΔＲ），Ｒ４＝ＲＣ（１−ΔＲ））、ノードＮ１、Ｎ２で抵抗Ｒ３，Ｒ４とそれぞれ接続されている。本実施例では、抵抗Ｒ３，Ｒ４で生成された電流Ｉ１，Ｉ２が入力信号となる。
【００３６】
本実施例において、ノードＮ１，Ｎ２の電圧は所定の電圧ＶＣに制御されているため、抵抗Ｒ３に流れる電流Ｉ１はＩ１＝ＶＣ／｛ＲＣ（１＋ΔＲ）｝、抵抗Ｒ４に流れる電流Ｉ２はＩ２＝ＶＣ／｛ＲＣ（１−ΔＲ）｝となる。１＞＞ΔＲの場合、Ｉ１，Ｉ２は、Ｉ１≒ＶＣ／ＲＣ−ＶＣΔＲ／ＲＣ、Ｉ２≒ＶＣ／ＲＣ＋ＶＣΔＲ／ＲＣと近似できる。すなわち、本実施例の電流増幅回路には、ノードＮ１，Ｎ２から、バイアス電流（ＶＣ／ＲＣ）に信号電流（ＶＣΔＲ／ＲＣ）が重畳された入力信号が差動入力される。したがって、本実施例の電流増幅回路は、第１実施例と同様に動作し、従来の電流増幅回路に比べてバイアス電流対信号電流比を向上させることができる。
【００３７】
（第４実施例）
図５は、本実施形態の第４実施例を示す図である。本実施例による電流増幅回路は、第２実施例及び第３実施例の電流増幅回路を組み合わせて構成されており、抵抗Ｒ１〜Ｒ４はいずれもセンサー素子である。抵抗Ｒ１と抵抗Ｒ２とは抵抗値の変化の極性が反対であり、抵抗Ｒ３と抵抗Ｒ４とは抵抗値の変化の極性が反対である。すなわち、Ｒ１＝Ｒ４＝ＲＣ（１−ΔＲ）、Ｒ２＝Ｒ３＝ＲＣ（１＋ΔＲ）となっている。
【００３８】
この場合、第３実施例で説明したとおり、入力信号はＩ１≒ＶＣ／ＲＣ−ＶＣΔＲ／ＲＣ、Ｉ２≒ＶＣ／ＲＣ＋ＶＣΔＲ／ＲＣとなる。したがって、ノードＮ３の電圧Ｖ３は、Ｖ３≒ＶＣ＋Ｉ１Ｒ１＝２ＶＣ−２ＶＣΔＲ＋ＶＣΔＲ２≒２ＶＣ−２ＶＣΔＲと近似できる。また、ノードＮ４の電圧Ｖ４は、Ｖ４≒ＶＣ＋Ｉ２Ｒ２＝２ＶＣ＋２ＶＣΔＲ＋ＶＣΔＲ２≒２ＶＣ＋２ＶＣΔＲと近似できる。したがって、受動素子Ｚ１に流れる電流ＩＺ１はＩＺ１≒４ＶＣΔＲ／Ｚ１となる。ここで、バイアス電流Ｉｂ＝ＶＣ／ＲＣ、入力信号に含まれる信号電流をＩ１−Ｉ２＝２ＶＣΔＲ／ＲＣとすると、ＩＢ＝２ｂ、ＩＳＩＧ＝２ＶＣΔＲ／ＲＣ＋８ＶＣΔＲ／Ｚ１となる。すなわち、本実施例において、信号電流が増幅されるとともに、バイアス電流の増幅が抑制されている。したがって、従来の電流増幅回路に比べてバイアス電流対信号電流比を向上させることができる。
【００３９】
（第５実施例）
図６は、本実施形態の第５実施例を示す図である。本実施例は、第４実施例の具体例であり、第４実施例の増幅回路Ａ１，Ａ２が複数のトランジスタからなる増幅回路により構成されている。
【００４０】
増幅回路Ａ１（Ａ２）は、トランジスタＭＡ１１（ＭＡ２１）と、トランジスタＭＡ１２（ＭＡ２２）と、トランジスタＭＡ１３（ＭＡ２３）と、トランジスタＭＡ１４（ＭＡ２４）と、電流源ＩｂＡ１（ＩｂＡ２）とにより構成される。トランジスタＭＡ１１，ＭＡ１２，ＭＡ２１，ＭＡ２２はＮＭＯＳトランジスタであり、トランジスタＭＡ１３，ＭＡ１４，ＭＡ２３，ＭＡ２４はＰＭＯＳトランジスタである。
【００４１】
トランジスタＭＡ１１（ＭＡ２１）はゲート端子から所定のバイアス電圧ＶＣを入力され、ソース端子を電流源ＩｂＡ１（ＩｂＡ２）と接続されている。トランジスタＭＡ１２（ＭＡ２２）は、ゲート端子をノードＮ１（Ｎ２）と接続され、ソース端子を電流源ＩｂＡ１（ＩｂＡ２）と接続されている。トランジスタＭＡ１３（ＭＡ２３）及びトランジスタＭＡ１４（ＭＡ２４）はカレントミラー回路を構成し、トランジスタＭＡ１４（ＭＡ２４）のドレイン端子はトランジスタＭ１（Ｍ２）のゲート端子と接続されている。
【００４２】
このような構成により、ノードＮ１（Ｎ２）の電圧Ｖ１（Ｖ２）がバイアス電圧ＶＣより高くなると、トランジスタＭ１１（Ｍ２１）のドレイン電流が減少し、当該ドレイン電流がカレントミラー回路で折り返され、トランジスタＭ１（Ｍ２）のゲート端子の電圧が低下し、電圧Ｖ１（Ｖ２）が低下する。同様に、ノードＮ１（Ｎ２）の電圧Ｖ１（Ｖ２）がバイアス電圧ＶＣより低くなると、トランジスタＭ１１（Ｍ２１）のドレイン電流が増加し、当該ドレイン電流がカレントミラー回路で折り返され、トランジスタＭ１（Ｍ２）のゲート端子の電圧が上昇し、電圧Ｖ１（Ｖ２）が上昇する。したがって、トランジスタＭ１（Ｍ２）のゲート端子の電圧は、増幅回路Ａ１（Ａ２）によりノードＮ１（Ｎ２）の電圧Ｖ１（Ｖ２）がバイアス電圧ＶＣと等しくなるように制御される。
【００４３】
（第６実施例）
図７は、本実施形態の第６実施例を示す図である。本実施例は、第５実施例の変形例であり、第５実施例の増幅回路Ａ１，Ａ２が単一の増幅回路により構成されている。すなわち、本実施例において、制御回路は単一の増幅回路により構成されている。
【００４４】
制御回路は、ソース端子を電流源ＩｂＡと接続されたトランジスタＭＡ１２１，ＭＡ１２２，ＭＡ１２３と、カレントミラー回路を構成するトランジスタＭＡ１２４，ＭＡ１２５，ＭＡ１２６とにより構成される。トランジスタＭＡ１２１，ＭＡ１２２，ＭＡ１２３はＮＭＯＳトランジスタであり、トランジスタＭＡ１２４，ＭＡ１２５，ＭＡ１２６はＰＭＯＳトランジスタである。
【００４５】
トランジスタＭＡ１２３はゲート端子からバイアス電圧ＶＣを印加され、トランジスタＭＡ１２１のゲート端子はノードＮ１と接続され、トランジスタＭＡ１２２のゲート端子はノードＮ２と接続される。また、トランジスタＭＡ１２１のドレイン端子はトランジスタＭ１のゲート端子と接続され、トランジスタＭＡ１２２のドレイン端子はトランジスタＭ２のゲート端子と接続される。
【００４６】
第５実施例の増幅回路Ａ１の動作はトランジスタＭＡ１２１，ＭＡ１２３，ＭＡ１２４，ＭＡ１２６からなる増幅回路により実現され、増幅回路Ａ２の動作はトランジスタＭＡ１２２，ＭＡ１２３，ＭＡ１２５，ＭＡ１２６からなる増幅回路により実現される。本実施例の制御回路では、トランジスタＭＡ１２３、ＭＡ１２６及び電流源ＩｂＡから発生する雑音は同相出力信号に重畳され、差動出力信号には重畳されない。したがって、より低雑音な電流増幅回路を実現することができる。また、制御回路を単一の増幅回路で構成したことにより、制御回路で消費される電流を低減することができる。
【００４７】
（第７実施例）
図８は、本実施形態の第７実施例を示す図である。本実施例は、第４実施例の変形例であって、トランジスタＭ３，Ｍ４と、Ｉｂ_ａｄｄと、をさらに備える。トランジスタＭ３（Ｍ４）は、ＮＭＯＳトランジスタであり、ゲート端子をノードＮ５（Ｎ６）でトランジスタＭ１（Ｍ２）のソース端子と接続され、ソース端子を電流源Ｉｂ_ａｄｄと接続され、ドレイン端子を出力端子Ｔ３（Ｔ４）と接続されている。
【００４８】
このような構成により、ノードＮ３の電圧Ｖ３がトランジスタＭ３のゲート端子に印加され、ノードＮ４の電圧Ｖ４がトランジスタＭ４のゲート端子に印加される。したがって、信号電流によりＶ３（Ｖ４）がＶ４（Ｖ３）より高くなると、トランジスタＭ３（Ｍ４）のドレイン電流が増加し、トランジスタＭ４（Ｍ３）のドレイン電流が減少する。これにより、トランジスタＭ１（Ｍ２）のドレイン電流に、信号電流に応じて増加（減少）したトランジスタＭ３（Ｍ４）のドレイン電流を追加した出力信号を生成することができるため、信号電流をさらに増幅することができる。
【００４９】
（第８実施例）
図９は、本実施形態の第８実施例を示す図である。本実施例は第５実施例の変形例であり、抵抗Ｒ３，Ｒ４が電流源ＩＯと接続されている。このような構成により、抵抗Ｒ３，Ｒ４で生成される入力信号（電流Ｉ１，Ｉ２）を、抵抗Ｒ３，Ｒ４の製造ばらつきやバイアス電圧ＶＣに依らずに設定することができる。例えば、電流源ＩＯから入力する電流ＩＯの電流値を２Ｉｂとした場合、電流Ｉ１，Ｉ２はＩ１＝Ｉｂ（１−ΔＲ）、Ｉ２＝Ｉｂ（１＋ΔＲ）となる。
【００５０】
（第９実施例）
図１０は、本実施形態の第９実施例を示す図である。本実施例は第１実施例の変形例であり、制御回路がトランジスタＭＡ１１（ＭＡ２１）と電流源ＩｂＡ１（ＩｂＡ２）とからなる反転増幅回路Ａ１（Ａ２）により構成されている。トランジスタＭＡ１１（ＭＡ２１）は、ＮＭＯＳトランジスタであり、ソース端子を接地され、ゲート端子をノードＮ１（Ｎ２）と接続され、ドレイン端子を電流源ＩｂＡ１（ＩｂＡ２）とトランジスタＭ１（Ｍ２）のゲート端子と接続されている。
【００５１】
このような構成により、トランジスタＭＡ１１（ＭＡ２１）のゲート端子の電圧、すなわちノードＮ１（Ｎ２）の電圧Ｖ１（Ｖ２）が、電流源ＩｂＡ１（ＩｂＡ２）の電流に応じて決まるトランジスタＭＡ１１（ＭＡ２１）のゲート・ソース間電圧ＶＧＳ＿ＭＡ１１（ＶＧＳ＿ＭＡ２１）となるように、トランジスタＭ１（Ｍ２）のゲート端子の電圧が制御される。したがって、トランジスタＭＡ１１，ＭＡ２１のデバイスサイズや、電流源ＩｂＡ１，ＩｂＡ２の電流値を等しくすることでＶ１＝Ｖ２（ＶＧＳ＿ＭＡ１１＝ＶＧＳ＿ＭＡ２１）とすることができる。本実施例によれば、制御回路の部品点数を削減し、より簡単な回路でノードＮ１，Ｎ２の電圧Ｖ１（Ｖ２）を等しくすることができる。
【００５２】
（第１０実施例）
図１１は、本実施形態の第１０実施例を示す図である。本実施例は、第１実施例の変形例であり、トランジスタＭ３，Ｍ４と、出力端子Ｔ５，Ｔ６と、をさらに備える。トランジスタＭ３（Ｍ４）は、ＮＭＯＳトランジスタであり、ドレイン端子が出力端子Ｔ５（Ｔ６）と接続され、ソース端子がノードＮ５（Ｎ６）でトランジスタＭ１（Ｍ２）のソース端子と接続され、ゲート端子が制御回路と接続されている。トランジスタＭ３（Ｍ４）のゲート端子の電圧は、制御回路により制御される。
【００５３】
このような構成により、出力端子を増設し、より多くの複数の出力信号を出力することができる。各出力端子から出力される出力信号の電流値は、各トランジスタのデバイスサイズ比に応じて決まる。なお、増設するトランジスタ及び出力端子の数は、任意に選択することが可能であり、受動素子Ｚ１の左右で同数であってもよいし、異なってもよい。
【００５４】
（第１１実施例）
図１２は、本実施形態の第１１実施例を示す図である。本実施例は、第１実施例の変形例であり、トランジスタＭ１（Ｍ２）の代わりに、トランジスタＭ１ａ（Ｍ２ａ）及びＭ１ｂ（Ｍ２ｂ）を備え、制御回路を構成する増幅回路Ａ１（Ａ２）は、負入力端子からバイアス電圧ＶＣ１を印加され、正入力端子をノードＮ１（Ｎ２）と接続されている。トランジスタＭ１ａ（Ｍ２ａ）は、ＰＭＯＳトランジスタであり、ドレイン端子をノードＮ３（Ｎ４）で抵抗Ｒ１（Ｒ２）と受動素子Ｚ１と接続され、ゲート端子を制御回路と接続され、ソース端子をトランジスタＭ１ｂ（Ｍ２ｂ）のソース端子と接続されている。トランジスタＭ１ｂ（Ｍ２ｂ）は、ＮＭＯＳトランジスタであって、ソース端子をトランジスタＭ１ａ（Ｍ２ａ）のソース端子と接続され、ゲート端子から所定のバイアス電圧ＶＣ２を印加され、ドレイン端子を出力端子Ｔ３（Ｔ４）と接続されている。
【００５５】
このような構成により、トランジスタＭ１ａ（Ｍ２ａ）のゲート端子の電圧が高くなると、トランジスタＭ１ａ（Ｍ２ａ）及びトランジスタＭ１ｂ（Ｍ２ｂ）のゲート・ソース間電圧が低くなり、トランジスタＭ１ａ（Ｍ２ａ）及びトランジスタＭ１ｂ（Ｍ２ｂ）を流れる電流が減少する。すなわち、第１実施例のトランジスタＭ１（Ｍ２）と極性が反対になる。したがって、増幅回路Ａ１（Ａ２）の負入力端子からバイアス電圧ＶＣ１を入力し、正入力端子をノードＮ１（Ｎ２）と接続することにより帰還回路を形成し、ノードＮ１（Ｎ２）の電圧Ｖ１（Ｖ２）をバイアス電圧ＶＣ１に制御することができる。
【００５６】
また、第１実施例の場合、トランジスタＭ１（Ｍ２）のゲート端子からソース端子までの利得は略１であるが、本実施例の場合、トランジスタＭ１ａ（Ｍ２ａ）のゲート端子からドレイン端子までの利得を１以上に設定することができる。これにより、オープンループ利得を大きくし、増幅回路Ａ１（Ａ２）の正入力端子と負入力端子との電圧差をより小さくすることができる。したがって、本実施例の制御回路は、トランジスタＭ１ａ（Ｍ２ａ）のゲート端子の電圧をより高精度に制御することができる。
【００５７】
（第１２実施例）
図１３は、本実施形態の第１２実施例を示す図である。本実施例は、第１１実施例の変形例であり、レベルシフト回路ＬＳ１，ＬＳ２をさらに備える。レベルシフト回路ＬＳ１（ＬＳ２）は、制御回路及びトランジスタＭ１ａ（Ｍ２ａ）のゲート端子と、トランジスタＭ２ｂ（Ｍ１ｂ）のゲート端子と接続されている。レベルシフト回路ＬＳ１（ＬＳ２）は、増幅回路Ａ１（Ａ２）の出力電圧を、トランジスタＭ２ｂ（Ｍ１ｂ）の動作点に合うように変換してトランジスタＭ２ｂ（Ｍ１ｂ）のゲート端子に印加する。
【００５８】
このような構成により、増幅回路Ａ１（Ａ２）の出力電圧、すなわち、トランジスタＭ１ａ（Ｍ２ａ）のゲート端子の電圧が高くなると、トランジスタＭ１ｂ（Ｍ２ｂ）のゲート端子の電圧が低くなるように動作する。これにより、第１２実施例に比べて、トランジスタＭ１ａ（Ｍ２ｂ）のドレイン電流がさらに減少する。したがって、トランジスタＭ１ａ（Ｍ２ａ）のゲート端子からドレイン端子までの利得を大きくし、増幅回路Ａ１（Ａ２）の正入力端子と負入力端子との電圧差をより小さくし、トランジスタＭ１ａ（Ｍ２ａ）のゲート端子の電圧をより高精度に制御することができる。
【００５９】
（第１３実施例）
図１４は、本実施形態の第１３実施例を示す図である。本実施例は、第１２実施例の具体例であり、レベルシフト回路ＬＳ１，ＬＳ２が制御回路内の複数のトランジスタにより構成されている。制御回路の構成は、第８実施例と同様である。
【００６０】
レベルシフト回路ＬＳ１（ＬＳ２）は、トランジスタＭＬＳ１１（ＭＬＳ２１）とトランジスタＭＬＳ１２（ＭＬＳ２２）とにより構成されている。トランジスタＭＬＳ１１（ＭＬＳ２１）は、ＰＭＯＳトランジスタであり、ドレイン端子をトランジスタＭ１ａ（Ｍ２ａ）のゲート端子とトランジスタＭＡ１１（ＭＡ２１）のドレイン端子と接続され、ゲート端子をドレイン端子とダイオード接続され、ソース端子をトランジスタＭＬＳ１２（ＭＬＳ２２）のソース端子と接続されている。トランジスタＭＬＳ１２（ＭＬＳ２２）は、ＮＭＯＳトランジスタであり、ソース端子をトランジスタＭＬＳ１１（ＭＬＳ２１）のソース端子と接続され、ドレイン端子をトランジスタＭ２ｂ（Ｍ１ｂ）のゲート端子とトランジスタＭＡ１３（ＭＡ２３）のドレイン端子と接続され、ゲート端子をドレイン端子とダイオード接続されている。このように、レベルシフト回路ＬＳ１（ＬＳ２）を制御回路（増幅回路Ａ１，Ａ２）内に設けることにより、レベルシフト回路ＬＳ１（ＬＳ２）と増幅回路Ａ１（Ａ２）とのバイアス電流を共有化することができる。したがって、電流増幅回路全体でのバイアス電流の増加を抑制することができる。
【００６１】
（第１４実施例）
図１５は、本実施形態の第１４実施例を示す図である。本実施例は、第４実施例の変形例であり、制御回路が単一の増幅回路Ａ１により構成されている。増幅回路Ａ１は、負入力端子をノードＮ１で抵抗Ｒ１と接続され、正入力端子をノードＮ２で抵抗Ｒ２と接続されている。また、トランジスタＭ２はゲート端子からバイアス電圧ＶＣを印加されている。増幅回路Ａ１は、ノードＮ１，Ｎ２の電圧Ｖ１，Ｖ２を比較し、Ｖ１，Ｖ２がバイアス電圧ＶＣにより設定される所定の電圧と等しくなるように、トランジスタＭ１のゲート端子の電圧を制御する。このような構成により、制御回路の部品点数を削減することができる。
【００６２】
（第１５実施例）
図１６は、本実施形態の第１５実施例を示す図である。本実施例は第１１実施例の変形例であり、第１４実施例と同様に、制御回路が単一の増幅回路Ａ１により構成されている。この場合、トランジスタＭ１ａの極性が第１４実施例のトランジスタＭ１の極性と反対になる。したがって、増幅回路Ａ１は、正入力端子をノードＮ１で抵抗Ｒ１と接続され、負入力端子をノードＮ２で抵抗Ｒ２と接続される。このような構成により、制御回路の部品点数を削減することができる。
【００６３】
（第１６実施例）
図１７は、本実施形態の第１６実施例を示す図である。本実施例は、第１１実施例の変形例であり、制御回路がトランジスタＭ５，Ｍ６からなるゲート接地回路により構成されている。トランジスタＭ５（Ｍ６）は、ＰＭＯＳトランジスタであって、ゲート端子からバイアス電圧ＶＣ１を印加され、ソース端子をノードＮ１（Ｎ２）で抵抗Ｒ１（Ｒ２）と接続され、ドレイン端子をトランジスタＭ１ａ（Ｍ２ａ）のゲート端子と電流源Ｉ１，Ｉ２と接続されている。
【００６４】
このような構成により、電流源Ｉ１，Ｉ２から入力された入力信号は、トランジスタＭ５，Ｍ６を介して抵抗Ｒ１，Ｒ２に印加される。また、Ｉ１＝Ｉｂ（１＋ΔＲ）、Ｉ２＝Ｉｂ（１−ΔＲ）であるから、ΔＲ≪１の場合、トランジスタＭ５，Ｍ６のソース端子の電圧、すなわちノードＮ１，Ｎ２の電圧Ｖ１，Ｖ２は略等しくなる。このような構成により、制御回路として増幅回路を使用しないため、バイアス電流の増加をより抑制することができる。
【００６５】
（第２実施形態）
次に、第２実施形態に係る電流増幅回路について、図１８〜図２０を参照して説明する。ここで、図１８は、第２実施形態に係る電流増幅回路を示す図である。図１８に示すように、本実施形態に係る電流増幅回路は、トランジスタＭ１と、抵抗Ｒ１と、トランジスタＭ２と、抵抗Ｒ２と、受動素子Ｚ１と、制御回路と、を備え、受動素子Ｚ１のインピーダンスＺ１は、制御信号Ｃｏｎｔにより制御される。他の構成は第１実施形態と同様である。
【００６６】
本実施形態の受動素子Ｚ１は、例えば、図１９に示すように、並列に接続された複数の抵抗と、各抵抗と直列に接続されたスイッチと、により構成されてもよい。制御信号Ｃｏｎｔで各スイッチの開閉を制御することにより、インピーダンスＺ１（この場合は抵抗値）を変更することができる。なお、抵抗の代わりに容量を並列に接続した構成や、抵抗と容量を組み合わせた構成も可能である。
【００６７】
また、図２０に示すように、受動素子Ｚ１は、トランジスタＭＲと抵抗Ｒｇとが並列に接続された構成であってもよい。トランジスタＭＲのゲート端子の電圧を制御信号Ｃｏｎｔにより制御することにより、受動素子Ｚ１を可変抵抗とし、インピーダンスＺ１を制御することができる。
【００６８】
第１実施形態で説明した通り、信号電流ＩＳＩＧはＺ１に応じて決まる。したがって、本実施形態に係る電流増幅回路によれば、制御信号Ｃｏｎｔで受動素子Ｚ１のインピーダンスＺ１を制御することにより、信号電流の増幅率を制御することができる。
【００６９】
（第３実施形態）
次に、第３実施形態に係る電流増幅回路について、図２１を参照して説明する。ここで、図２１は、第３実施形態に係る電流増幅回路を示す図である。図２１に示すように、本実施形態に係る電流増幅回路は、トランジスタＭ１と、抵抗Ｒ１と、トランジスタＭ２と、抵抗Ｒ２と、受動素子Ｚ１と、制御回路と、を備える。以上の構成は第１実施形態と同様である。本実施形態に係る電流増幅回路は、さらに、トランジスタＭ３と、トランジスタＭ４と、受動素子Ｚ２と、電流源Ｉ３，Ｉ４と、を備える。
【００７０】
トランジスタＭ３（第３のトランジスタ）は、ＰＭＯＳトランジスタであって、ドレイン端子（第１の端子）をトランジスタＭ１のドレイン端子と出力端子Ｔ３と接続され、ゲート端子（制御端子）をトランジスタＭ１のゲート端子と制御回路と接続され、ソース端子を受動素子Ｚ２と電流源Ｉ３と接続されている。
【００７１】
トランジスタＭ４（第４のトランジスタ）は、ＰＭＯＳトランジスタであって、ドレイン端子（第１の端子）をトランジスタＭ２のドレイン端子と出力端子Ｔ４と接続され、ゲート端子（制御端子）をトランジスタＭ２のゲート端子と制御回路と接続され、ソース端子を受動素子Ｚ２と電流源Ｉ４と接続されている。
【００７２】
受動素子Ｚ２（第２の受動素子）は、トランジスタＭ３のソース端子とトランジスタＭ４のソース端子に接続されている。受動素子Ｚ２には、電流ＩＺ２が流れる。なお、受動素子Ｚ２の構成は、受動素子Ｚ１と同様である。
【００７３】
電流源Ｉ３はトランジスタＭ３のソース端子と電源との間に接続され、トランジスタＭ３にバイアス電流Ｉｂを供給する。また、電流源Ｉ４はトランジスタＭ４のソース端子と電源との間に接続され、トランジスタＭ４にバイアス電流Ｉｂを供給する。
【００７４】
次に、本実施形態に係る電流増幅回路の動作について説明する。制御回路は、入力端子Ｔ１（Ｔ２）から入力される電流Ｉ１（Ｉ２）が大きくなると、トランジスタＭ１（Ｍ２）のドレイン電流ＩＭ１（ＩＭ２）が大きくなるようにトランジスタＭ１（Ｍ２）のゲート端子の電圧を制御するため、トランジスタＭ１（Ｍ２）のゲート端子の電圧は高くなる。このとき、トランジスタＭ３（Ｍ４）のゲート端子も制御回路と接続されているため、トランジスタＭ３（Ｍ４）のゲート端子の電圧も高くなる。トランジスタＭ３（Ｍ４）は、ＰＭＯＳトランジスタであるため、ゲート端子の電圧が高くなるとドレイン電流ＩＭ３（ＩＭ４）が小さくなる。
【００７５】
同様に、制御回路は、入力端子Ｔ１（Ｔ２）から入力される電流Ｉ１（Ｉ２）が小さくなると、トランジスタＭ１（Ｍ２）に流れるドレイン電流ＩＭ１（ＩＭ２）が小さくなるようにトランジスタＭ１（Ｍ２）のゲート端子の電圧を制御するため、トランジスタＭ１（Ｍ２）のゲート端子の電圧は低くなる。これにより、トランジスタＭ３（Ｍ４）のゲート端子の電圧も低くなり、ドレイン電流ＩＭ３（ＩＭ４）が小さくなる。このように、トランジスタＭ３（Ｍ４）は、トランジスタＭ１（Ｍ２）に対して相補的に動作する。
【００７６】
したがって、入力端子Ｔ１，Ｔ２から電流Ｉ１，Ｉ２が入力されると、電流Ｉ１，Ｉ２の差分、すなわちΔＲに応じた電流ＩＺ２が受動素子Ｚ２に電流が流れ、トランジスタＭ３，Ｍ４のドレイン電流は、ＩＭ３＝Ｉｂ＋ＩＺ２、ＩＭ４＝Ｉｂ−ＩＺ２となる。これにより、出力端子Ｔ３，Ｔ４から出力され出力信号に含まれる信号電流ＩＳＩＧは、ＩＭ１−ＩＭ２とＩＭ３−ＩＭ４との和となる。
【００７７】
以上説明した通り、本実施形態に係る電流増幅回路によれば、信号電流を第１実施形態に係る電流増幅回路よりもさらに大きく増幅することができる。したがって、従来の電流増幅回路に比べてバイアス電流対信号電流比を向上させることができる。
【００７８】
（第４実施形態）
次に、第４実施形態に係る電流増幅回路について、図２２を参照して説明する。ここで、図２２は、第４実施形態に係る電流増幅回路を示す図である。図２２に示すように、本実施形態に係る電流増幅回路は、トランジスタＭ１と、抵抗Ｒ１と、トランジスタＭ２と、抵抗Ｒ２と、受動素子Ｚ１と、制御回路と、トランジスタＭ３と、トランジスタＭ４と、受動素子Ｚ２と、電流源Ｉ３，Ｉ４と、を備える。本実施形態において、トランジスタＭ３（Ｍ４）のゲート端子は、トランジスタＭ１（Ｍ２）のソース端子と接続されており、他の構成は第３実施形態と同様である。
【００７９】
次に、本実施形態に係る電流増幅回路の動作について説明する。ノードＮ１（Ｎ２）の電圧Ｖ１（Ｖ２）は、制御回路により等しい電圧に制御されているため、端子Ｔ１（Ｔ２）から入力される電流Ｉ１（Ｉ２）が大きくなると、ノードＮ３（Ｎ４）の電圧Ｖ３（Ｖ４）は高くなる。トランジスタＭ３（Ｍ４）のゲート端子は、トランジスタＭ１（Ｍ２）のソース端子、すなわちノードＮ３（Ｎ４）と接続されているため、トランジスタＭ３（Ｍ４）のゲート端子の電圧も高くなる。トランジスタＭ３（Ｍ４）は、ＰＭＯＳトランジスタであるため、ゲート端子の電圧が高くなるとドレイン電流ＩＭ３（ＩＭ４）が小さくなる。
【００８０】
同様に、端子Ｔ１（Ｔ２）から入力される電流Ｉ１（Ｉ２）が小さくなると、ノードＮ３（Ｎ４）の電圧Ｖ３（Ｖ４）が低くなるとともにトランジスタＭ３（Ｍ４）のゲート端子の電圧が低くなり、ドレイン電流ＩＭ３（ＩＭ４）が大きくなる。このように、トランジスタＭ３（Ｍ４）は、トランジスタＭ１（Ｍ２）に対して相補的に動作する。したがって、本実施形態に係る電流増幅回路によれば、第３実施形態と同様、出力端子Ｔ３，Ｔ４から出力され出力信号に含まれる信号電流ＩＳＩＧは、ＩＭ１−ＩＭ２とＩＭ３−ＩＭ４との和となり、信号電流を第１実施形態に係る電流増幅回路よりもさらに大きく増幅することができる。なお、本実施形態において、電流Ｉ１，Ｉ２が小さく、トランジスタＭ３，Ｍ４が飽和領域で動作する場合には、電流ＩＭ３，ＩＭ４がΔＲに応じて変化するため、トランジスタＭ３，Ｍ４のソース端子を短絡してもよい（Ｚ２＝０）。
【００８１】
（第５実施形態）
次に、第５実施形態に係る電流増幅回路について、図２３〜図２５を参照して説明する。ここで、図２３は、第５実施形態に係る電流増幅回路を示す図である。図２３に示すように、本実施形態は第１実施形態の変形例であって、トランジスタＭ１に流れる電流ＩＭ１とトランジスタＭ２に流れる電流ＩＭ２とが交互に入れ替わるように経路を切り替える切り替え手段を備える。切り替え手段は、スイッチ１とスイッチ２とから構成される。
【００８２】
スイッチ１（第１のスイッチ）は、トランジスタＭ１のドレイン端子から出力された電流ＩＭ１の経路と、トランジスタＭ２のドレイン端子から出力された電流ＩＭ２の経路とを切り替えるチョッパ回路である。スイッチ１は、電流増幅回路の出力端子Ｔ３，Ｔ４と、電流増幅回路の出力信号が入力される後段の回路の入力端子Ｔ５，Ｔ６と、の間に設けられる。スイッチ１は、出力端子Ｔ３と入力端子Ｔ５とが接続されるとともに出力端子Ｔ４と入力端子Ｔ６とが接続された経路と、出力端子Ｔ３と入力端子Ｔ６とが接続されるとともに出力端子Ｔ４と入力端子Ｔ５とが接続された経路と、の２つの経路を交互に切り替える。
【００８３】
スイッチ１により、出力端子Ｔ３と入力端子Ｔ５とが接続され、出力端子Ｔ４と入力端子Ｔ６とが接続されている場合、出力端子Ｔ３から出力された電流ＩＭ１は入力端子Ｔ５に入力され、出力端子Ｔ４から出力された電流ＩＭ２は入力端子Ｔ６に入力される。スイッチ１が経路を切り替えると、出力端子Ｔ３と入力端子Ｔ６とが接続され、出力端子Ｔ４と入力端子Ｔ５とが接続される。これにより、出力端子Ｔ３から出力された電流ＩＭ１は入力端子Ｔ６に入力され、出力端子Ｔ４から出力された電流ＩＭ２は入力端子Ｔ５に入力される。
【００８４】
スイッチ２（第２のスイッチ）は、抵抗Ｒ１の他端、すなわち、ノードＮ１から入力される電流Ｉ１の経路と、抵抗Ｒ２の他端、すなわち、ノードＮ２から入力される電流Ｉ２の経路とを切り替えるチョッパ回路である。スイッチ２は、電流増幅回路の入力端子Ｔ１，Ｔ２とノードＮ１，Ｎ２との間に設けられる。スイッチ２は、入力端子Ｔ１とノードＮ１とが接続されるとともに入力端子Ｔ２とノードＮ２とが接続された経路と、入力端子Ｔ１とノードＮ２とが接続されるとともに入力端子Ｔ２とノードＮ１とが接続された経路と、の２つの経路を交互に切り替える。
【００８５】
スイッチ２により、入力端子Ｔ１とノードＮ１とが接続され、入力端子Ｔ２とノードＮ２とが接続されている場合、入力端子Ｔ１から入力された電流Ｉ１は制御回路を介してノードＮ１に入力され、入力端子Ｔ２から入力された電流Ｉ２は制御回路を介してノードＮ２に入力される。スイッチ２が経路を切り替えると、入力端子Ｔ１とノードＮ２とが接続され、入力端子Ｔ２とノードＮ１とが接続される。これにより、入力端子Ｔ１から入力された電流Ｉ１は制御回路を介してノードＮ２に入力され、入力端子Ｔ２から入力された電流Ｉ２は制御回路を介してノードＮ１に入力される。
【００８６】
スイッチ１とスイッチ２との経路の切り替えのタイミングは同期している。スイッチ１，２は、スイッチ１が出力端子Ｔ３（Ｔ４）と入力端子Ｔ５（Ｔ６）とを接続している場合には、スイッチ２は入力端子Ｔ１（Ｔ２）とノードＮ１（Ｎ２）とを接続し、スイッチ１が出力端子Ｔ３（Ｔ４）と入力端子Ｔ６（Ｔ５）とを接続している場合には、スイッチ２は入力端子Ｔ１（Ｔ２）とノードＮ２（Ｎ１）とを接続するように動作する。
【００８７】
図２４は、切り替え手段の動作による信号の変化を説明する図である。以下では、図２４（ａ）に示すように、信号成分が入力信号の低周波領域に存在する場合について説明する。電流増幅回路は、入力信号を増幅する過程で雑音を発生させることがある。特に、フリッカ雑音（１／ｆ雑音）は、図２４（ｂ）に示すように、低周波領域に発生することがある。このような雑音が発生した場合、電流増幅回路の出力信号は、図２４（ｃ）に示すように、信号成分と雑音成分とが低周波領域で重畳した信号となる。
【００８８】
一方、切り替え手段が所定の周波数で経路を切り替えながら信号を増幅する場合、入力信号に含まれる信号成分は、図２４（ｄ）に示すように、スイッチ２の切り替え周波数だけ、高周波領域に移行する。出力信号は、高周波領域に移行した信号成分と、上記の低周波領域における雑音成分とが重畳した信号となる。したがって、図２４（ｅ）に示すように、出力信号に含まれる信号成分と雑音成分とは重ならない。
【００８９】
出力信号は、スイッチ１により切り替え周波数を再度合成される。ここで、スイッチ１とスイッチ２との切り替え周波数の位相を逆に設定すると、図２４（ｆ）に示すように、出力信号に含まれる信号成分は低周波領域に戻り、雑音成分は高周波領域に移行する。したがって、本実施形態に係る電流増幅回路によれば、ローパスフィルタなどのフィルタにより出力信号から雑音成分を容易に除去することができる。これにより、電流増幅回路に発生する雑音の影響を抑制することができる。
【００９０】
（第１実施例）
図２５は、本実施形態の第１実施例を示す図である。本実施例は、第５実施形態の具体例であり、第１実施形態の第１実施例の電流増幅回路に切り替え手段が適用されている。このような構成により、電流増幅回路で発生する雑音を、出力信号から容易に除去することができる。
【００９１】
（第６実施形態）
次に、第６実施形態に係る電流増幅回路について、図２６及び図２７を参照して説明する。ここで、図２６は、第６実施形態に係る電流増幅回路を示す図である。図２６に示すように、本実施形態は第５実施形態の変形例であって、トランジスタＭ１に流れる電流ＩＭ１とトランジスタＭ２に流れる電流ＩＭ２とが交互に入れ替わるように経路を切り替える切り替え手段を備える。本実施形態の説明において、トランジスタＭ１のゲート端子の電圧を制御する制御回路の部分を制御回路１といい、トランジスタＭ２のゲート端子の電圧を制御する制御回路の部分を制御回路２という。他の構成は第１実施形態と同様である。切り替え手段は、スイッチ１とスイッチ２と、スイッチ３と、スイッチ４とから構成される。なお、スイッチ１の構成は第５実施形態と同様であるため説明を省略する。
【００９２】
スイッチ３（第３のスイッチ）は、抵抗Ｒ１の一端、すなわち、抵抗Ｒ１のノードＮ３側から出力された電流Ｉ１の経路と、抵抗Ｒ２の一端、すなわち、抵抗Ｒ２のノードＮ４側から出力された電流Ｉ２の経路とを切り替えるチョッパ回路である。スイッチ３は、抵抗Ｒ１，Ｒ２とノードＮ３，Ｎ４との間に設けられる。スイッチ３は、抵抗Ｒ１とノードＮ３とが接続されるとともに抵抗Ｒ２とノードＮ４とが接続された経路と、抵抗Ｒ１とノードＮ４とが接続されるとともに抵抗Ｒ２とノードＮ３とが接続された経路と、の２つの経路を交互に切り替える。
【００９３】
スイッチ３により、抵抗Ｒ１とノードＮ３とが接続され、抵抗Ｒ２とノードＮ４とが接続されている場合、抵抗Ｒ１の一端から出力された電流Ｉ１はノードＮ３に入力され、抵抗Ｒ２の一端から出力された電流Ｉ２はノードＮ４に入力される。スイッチ３が経路を切り替えると、抵抗Ｒ１とノードＮ４とが接続され、抵抗Ｒ２とノードＮ３とが接続される。これにより、抵抗Ｒ１の一端から出力された電流Ｉ１はノードＮ４に入力され、抵抗Ｒ２の一端から出力された電流Ｉ２はノードＮ３に入力される。
【００９４】
スイッチ４（第４のスイッチ）は、トランジスタＭ１のゲート端子の電圧を制御するために、制御回路１に入力される電流Ｉ１，Ｉ２の経路を切り替えるチョッパ回路である。スイッチ４は、入力端子Ｔ１，Ｔ２と制御回路１との間に設けられる。スイッチ４は、入力端子Ｔ１と制御回路１とが接続された経路と、入力端子Ｔ２と制御回路１とが接続された経路と、の２つの経路を交互に切り替える。
【００９５】
スイッチ４により入力端子Ｔ１と制御回路１とが接続されている場合、入力端子Ｔ１から入力された電流Ｉ１は制御回路１に入力される。スイッチ４が経路を切り替えると、入力端子Ｔ２と制御回路１とが接続され、入力端子Ｔ２から入力された電流Ｉ２が制御回路１に入力される。
【００９６】
スイッチ５（第５のスイッチ）は、トランジスタＭ２のゲート端子の電圧を制御するために、制御回路２に入力される電流Ｉ１，Ｉ２の経路を切り替えるチョッパ回路である。スイッチ５は、入力端子Ｔ１，Ｔ２と制御回路２との間に設けられる。スイッチ５は、入力端子Ｔ１と制御回路２とが接続された経路と、入力端子Ｔ２と制御回路２とが接続された経路と、の２つの経路を交互に切り替える。
【００９７】
スイッチ５により入力端子Ｔ１と制御回路２とが接続されている場合、入力端子Ｔ１から入力された電流Ｉ１は制御回路２に入力される。スイッチ５が経路を切り替えると、入力端子Ｔ２と制御回路２とが接続され、入力端子Ｔ２から入力された電流Ｉ２が制御回路２に入力される。
【００９８】
スイッチ１，３，４，５の経路の切り替えのタイミングは同期している。スイッチ１が出力端子Ｔ３（Ｔ４）と入力端子Ｔ５（Ｔ６）とを接続している場合、スイッチ３は抵抗Ｒ１（Ｒ２）とノードＮ３（Ｎ４）とを接続し、スイッチ４は入力端子Ｔ１と制御回路１とを接続し、スイッチ５は入力端子Ｔ２と制御回路２とを接続する。この場合、入力端子Ｔ１（Ｔ２）から入力された電流Ｉ１（Ｉ２）は、信号電流を増幅され、入力端子Ｔ５（Ｔ６）に入力される。制御回路１（制御回路２）は、トランジスタＭ１（Ｍ２）と抵抗Ｒ１（Ｒ２）とともに負帰還回路を形成し、ノードＮ１（Ｎ２）の電圧が所定の電圧となるようにトランジスタＭ１（Ｍ２）のゲート端子の電圧を制御する。
【００９９】
一方、スイッチ１が出力端子Ｔ３（Ｔ４）と入力端子Ｔ６（Ｔ５）とを接続している場合、スイッチ３は抵抗Ｒ１（Ｒ２）とノードＮ４（Ｎ３）とを接続し、スイッチ４は入力端子Ｔ２と制御回路１とを接続し、スイッチ５は入力端子Ｔ１と制御回路２とを接続する。この場合、入力端子Ｔ１（Ｔ２）から入力された電流Ｉ１（Ｉ２）は、信号電流を増幅され、入力端子Ｔ５（Ｔ６）に入力される。制御回路１（制御回路２）は、トランジスタＭ１（Ｍ２）と抵抗Ｒ２（Ｒ１）とともに負帰還回路を形成し、ノードＮ２（Ｎ１）の電圧が所定の電圧となるようにトランジスタＭ１（Ｍ２）のゲート端子の電圧を制御する。
【０１００】
以上のような構成により、本実施形態に係る電流増幅回路は、第５実施形態と同様、ローパスフィルタなどのフィルタにより出力信号から雑音成分を容易に除去することができる。これにより、電流増幅回路に発生する雑音の影響を抑制することができる。
【０１０１】
（第１実施例）
図２７は、本実施形態の第１実施例を示す図である。本実施例は、本実施形態の具体例であり、第１実施形態の第４実施例に切り替え手段が適用されている。本実施例において、制御回路１は増幅回路Ａ１であり、制御回路２は増幅回路Ａ２である。このような構成により、電流増幅回路で発生する雑音を、出力信号から容易に除去することができる。
【０１０２】
（第７実施形態）
次に、第７実施形態に係る電流増幅回路について、図２８〜図３０を参照して説明する。ここで、図２８は、第７実施形態に係る電流増幅回路を示す図である。図２８に示すように、本実施形態に係る電流増幅回路は、トランジスタＭ１と、抵抗Ｒ１と、受動素子Ｚ１と、制御回路と、を備える。すなわち、本実施形態に係る電流増幅回路は、上記実施形態を単相構成した電流増幅回路である。
【０１０３】
トランジスタＭ１（第１のトランジスタ）は、ＮＭＯＳトランジスタであり、ソース端子（第１の端子）は抵抗Ｒ１と受動素子Ｚ１とノードＮ３で接続され、ドレイン端子（第２の端子）は出力端子Ｔ３と接続され、ゲート端子（制御端子）は制御回路と接続されている。トランジスタＭ１のゲート端子の電圧は、制御回路により制御され、トランジスタＭ１にはドレイン電流ＩＭ１が流れる。
【０１０４】
抵抗Ｒ１（第１の抵抗）の一端はトランジスタＭ１のソース端子と受動素子Ｚ１とノードＮ３で接続され、他端は制御回路とノードＮ１で接続されている。抵抗Ｒ１は、抵抗値が一定の固定抵抗であってもよいし、抵抗値の変化により対象の状態を検知するセンサー素子であってもよい。
【０１０５】
受動素子Ｚ１（第１の受動素子）は、一端をトランジスタＭ１のソース端子と抵抗Ｒ１の一端とノードＮ３で接続され、他端をグランド（基準電位）と接続されている。受動素子Ｚ１は、容量を含んで構成され、この容量によって電流増幅回路の動作点が固定される。受動素子Ｚ１は抵抗を備えてもよい。
【０１０６】
制御回路は、トランジスタＭ１のゲート端子と、抵抗Ｒ１の他端と、入力端子Ｔ１と、接続されている。制御回路は、抵抗Ｒ１の他端の電圧が所定の電圧（第１の所定電圧）と等しくなるように、すなわち、ノードＮ１の電圧Ｖ１が所定の電圧と等しくなるように、トランジスタＭ１のゲート端子の電圧を制御する。また、制御回路は、入力端子Ｔ１から入力された電流Ｉ１が抵抗Ｒ１に印加されるように制御する。
【０１０７】
次に、本実施形態に係る電流増幅回路の動作について説明する。以下の説明において、抵抗Ｒ１はＲ１＝ＲＣの固定抵抗であり、ノードＮ１の電圧Ｖ１は、制御回路によりＶＣに制御されているものとする（Ｖ１＝ＶＣ）。また、電流Ｉ１はＩ１＝Ｉｂ（１＋ΔＲ）であるものとする。すなわち、電流増幅回路がセンサー素子と接続され、入力端子Ｔ１から信号電流が入力される場合について説明する。
【０１０８】
入力端子Ｔ１から電流Ｉ１が入力されると、ノードＮ３の電圧Ｖ３は、Ｖ３＝Ｖ１＋Ｒ１Ｉ１となる。ここに、Ｒ１＝ＲＣ、Ｉ１＝Ｉｂ（１＋ΔＲ）、Ｖ１＝ＶＣを代入すると、Ｖ３＝ＶＣ＋Ｒ１Ｉｂ＋Ｒ１ＩｂΔＲとなる。
【０１０９】
受動素子Ｚ１は、ノードＮ３とグランドとの間に接続されているため、ノードＮ３の電圧Ｖ３が印加される。受動素子Ｚ１は容量を含んで構成されるため直流電流が流れない。このため、受動素子Ｚ１にはＶ３の交流成分であるＲ１ＩｂΔＲに応じた電流ＩＺ１が流れ、ＩＺ１＝Ｒ１ＩｂΔＲ／Ｚ１となる。これにより、トランジスタＭ１に流れる電流ＩＭ１は、ＩＭ１＝Ｉ１＋ＩＺ１＝Ｉｂ＋ΔＲＩｂ＋ＲＣＩｂΔＲ／Ｚ１となる。本実施形態において、電流ＩＭ１が出力端子Ｔ３から出力される出力信号となる。
【０１１０】
したがって、回路全体に流れるバイアス電流ＩＢはＩＢ＝Ｉｂとなり、出力信号に含まれる信号電流ＩＳＩＧはＩＳＩＧ＝ΔＲＩｂ＋ＲＣＩｂΔＲ／Ｚ１となる。以上説明した通り、本実施形態に係る電流増幅回路によれば、上記実施形態と同様、信号電流を増幅するとともに、バイアス電流の増幅を抑制することができる。これにより、従来の電流増幅回路に比べてバイアス電流対信号電流比を向上させ、電流増幅回路の消費電力を抑制することができる。
【０１１１】
（第１実施例）
図２９は、本実施形態の第１実施例を示す図である。本実施例において、電流増幅回路は、制御回路として増幅回路Ａ１を備える。増幅回路Ａ１は、正入力端子から所定のバイアス電圧ＶＣを印加され、負入力端子は抵抗Ｒ１の他端とノードＮ１で接続され、出力端子はトランジスタＭ１のゲート端子に接続されている。また、入力端子Ｔ１には抵抗Ｒ３が接続され、抵抗Ｒ３で生成された電流Ｒ３が入力信号となる。抵抗Ｒ１，Ｒ３は、所定の抵抗値ＲＣを中心に抵抗値が反対に変化するセンサー素子である（Ｒ１＝ＲＣ（１−ΔＲ）、Ｒ３＝ＲＣ（１＋ΔＲ））。
【０１１２】
以下、本実施例における制御回路（増幅回路Ａ１）の動作について説明する。増幅回路Ａ１は、トランジスタＭ１と抵抗Ｒ１と帰還回路を構成し、増幅回路Ａ１の正負の端子電圧が等しくなるようにフィードバック制御を行う。すなわち、増幅回路Ａ１は、負入力端子の電圧（ノードＮ１の電圧Ｖ１）がＶＣと等しくなるように、トランジスタＭ１のゲート端子の電圧を制御する。このような構成により、ノードＮ１の電圧Ｖ１は、増幅回路Ａ１の正入力端子に印加されたバイアス電圧ＶＣと等しくなるように制御される。
【０１１３】
なお、増幅回路Ａ１の動作で消費される電流は、電流増幅回路に入力されるバイアス電流に比べて小さい。したがって、本実施例の電流増幅回路によれば、従来の電流増幅回路に比べてバイアス電流対信号電流比を向上させることができる。
【０１１４】
（第２実施例）
図３０は、本実施形態の第２実施例を示す図である。本実施例は、第１実施例の具体例であり、第１実施例の増幅回路Ａ１が複数のトランジスタからなる増幅回路により構成されている。また、受動素子Ｚ１は、容量と抵抗とにより構成されている。増幅回路Ａ１は、トランジスタＭＡ１１と、トランジスタＭＡ１２と、トランジスタＭＡ１３と、トランジスタＭＡ１４と、電流源ＩｂＡ１とにより構成される。トランジスタＭＡ１１，ＭＡ１２はＮＭＯＳトランジスタであり、トランジスタＭＡ１３，ＭＡ１４はＰＭＯＳトランジスタである。
【０１１５】
トランジスタＭＡ１１はゲート端子から所定のバイアス電圧ＶＣを入力され、ソース端子を電流源ＩｂＡ１と接続されている。トランジスタＭＡ１２は、ゲート端子をノードＮ１と接続され、ソース端子を電流源ＩｂＡ１と接続されている。トランジスタＭＡ１３及びトランジスタＭＡ１４はカレントミラー回路を構成し、トランジスタＭＡ１４のドレイン端子はトランジスタＭ１のゲート端子と接続されている。このような構成により、トランジスタＭ１のゲート端子の電圧は、増幅回路Ａ１によりノードＮ１の電圧Ｖ１がバイアス電圧ＶＣと等しくなるように制御される。
【０１１６】
（第８実施形態）
次に、第８実施形態に係る電流増幅回路について、図３１及び図３２を参照して説明する。ここで、図３１は、第８実施形態に係る電流増幅回路を示す図である。図３１に示すように、本実施形態に係る電流増幅回路は、トランジスタＭ１と、抵抗Ｒ１と、受動素子Ｚ１と、制御回路と、を備え、受動素子Ｚ１のインピーダンスＺ１は、制御信号Ｃｏｎｔにより制御される。他の構成は第７実施形態と同様である。
【０１１７】
本実施形態の受動素子Ｚ１は、例えば、図３２に示すように、並列に接続された複数の抵抗と、各抵抗と直列に接続されたスイッチと、各抵抗と直列に接続された単一の容量により構成することができる。制御信号Ｃｏｎｔで各スイッチの開閉を制御することにより、インピーダンスＺ１を変更することができる。本実施形態に係る電流増幅回路によれば、制御信号Ｃｏｎｔで受動素子Ｚ１のインピーダンスＺ１を制御することにより、信号電流の増幅率を制御することができる。なお、受動素子Ｚ１は、各抵抗と直列に接続された複数の容量を備えてもよい。直列に接続された抵抗と容量の時定数ＲＣを調整することにより、受動素子Ｚ１の周波数特性を任意に設定することができる。例えば、スイッチの切り替え前後での時定数を一致させることにより、受動素子Ｚ１の周波数特性を一定にすることができる。
【０１１８】
（第９実施形態）
次に、第９実施形態に係る積分器について、図３３〜図３９を参照して説明する。ここで、図３３は、第９実施形態に係る積分器を示す図である。図３３に示すように、本実施形態に係る積分器は、上記実施形態に係る電流増幅回路と、電流増幅回路の出力信号を積分する積分素子とから構成され、トランジスタＭ１と、抵抗Ｒ１と、トランジスタＭ２と、抵抗Ｒ２と、受動素子Ｚ１と、制御回路と、を備える。以上の構成は、第１実施形態に係る電流増幅回路と同様である。
【０１１９】
本実施形態に係る積分器は、出力端子Ｔ３，Ｔ４と接続された容量素子Ｃをさらに備える。容量素子Ｃは、少なくとも容量を含んで構成される。容量素子Ｃは、出力端子Ｔ３，Ｔ４からの出力信号を積分する。電流増幅回路の出力信号は電流であるため、容量素子Ｃにより容易に積分器を作成することができる。
【０１２０】
（第１実施例）
図３４は、本実施形態の第１実施例を示す図である。本実施例は、第１実施形態の第１実施例の変形例であり、容量素子Ｃとして容量Ｃ０を備え、さらに電流源Ｉ３，Ｉ４とを備える。容量Ｃ０は、出力端子Ｔ３，Ｔ４と接続され、出力信号を積分する。また、電流源Ｉ３，Ｉ４の電流Ｉ３，Ｉ４はＩ３＝Ｉ４＝Ｉｂである。したがって、容量Ｃ０により、出力信号に含まれる信号電流ＩＳＩＧのみを積分することができる。
【０１２１】
（第２実施例）
図３５は、本実施形態の第２実施例を示す図である。本実施例は、第１実施例の変形例であり、容量Ｃ０と、容量Ｃ０と直列に接続された抵抗ＲＣを備える。このような構成により、周波数特性にゼロ点を挿入し、位相補償を行ってもよい。これにより、動作を安定させることができる。
【０１２２】
（第３実施例）
図３６は、本実施形態の第３実施例を示す図である。本実施例は、第１実施例の変形例であり、容量素子Ｃとして、容量Ｃ１，Ｃ２を備える。容量Ｃ１（第１の容量）は、グランドと出力端子Ｔ３との間、すなわちグランドとトランジスタＭ１のドレイン端子との間に接続されている。容量Ｃ２（第２の容量）は、グランドと出力端子Ｔ４との間、すなわちグランドとトランジスタＭ２のドレイン端子との間に接続されている。容量Ｃ１，Ｃ２では、出力端子Ｔ３，Ｔ４からの出力信号に含まれる信号電流がそれぞれ積分される。なお、フィルタとして本実施例の積分器を用いる場合には、第２実施例と同様に、容量Ｃ１，Ｃ２と直列に抵抗を接続してもよい。これにより、周波数特性にゼロ点が挿入され、位相補償を行うことが可能となり、動作を安定させることができる。
【０１２３】
（第４実施例）
図３７は、本実施形態の第４実施例を示す図である。本実施例は、第３実施形態の変形例であり、出力端子Ｔ３，Ｔ４の間に容量素子Ｃとして容量Ｃ０を備える。本実施例においても、容量Ｃ０により出力信号に含まれる信号電流ＩＳＩＧのみを積分することができる。
【０１２４】
（第５実施例）
図３８は、本実施形態の第５実施例を示す図である。本実施例は、第４実施形態の変形例であり、容量素子として容量Ｃ１，Ｃ２を備え、さらに増幅回路Ａｉｎｔｅｇを備える。増幅回路Ａｉｎｔｅｇは差動入力を差動出力する増幅回路であって、正入力端子を出力端子Ｔ３と接続され、負入力端子を出力端子Ｔ４と接続されている。容量Ｃ１（Ｃ２）は、増幅回路Ａｉｎｔｅｇの正入力端子（負入力端子）と負出力端子（正出力端子）との間に接続されている。このような構成により、増幅回路Ａｉｎｔｅｇの入力端子が仮想接地点となり、入力端子間の電圧が等しくなる。したがって、電流増幅回路の出力電圧の範囲が狭い場合であっても出力信号を積分することができる。
【０１２５】
（第６実施例）
図３９は、本実施形態の第６実施例を示す図である。本実施例は、第７実施形態の第１実施例の変形例であり、容量素子として容量Ｃ１，Ｃ２を備え、さらに増幅回路Ａｉｎｔｅｇを備える。容量Ｃ１，Ｃ２及び増幅回路Ａｉｎｔｅｇの構成は第５実施例と同様である。このような構成により、増幅回路Ａｉｎｔｅｇの入力端子が仮想接地点となり、入力端子間の電圧が等しくなる。したがって、電流増幅回路の出力電圧の範囲が狭い場合であっても出力信号を積分することができる。また、スイッチ１の入出力間、すなわち、出力端子Ｔ１，Ｔ２と入力端子Ｔ５，Ｔ６との間の電圧が小さくなるため、スイッチ１をＭＯＳトランジスタで実現する場合、スイッチのオン抵抗の変動に起因する信号の歪みを抑制することができる。
【０１２６】
（第１０実施形態）
次に、第１０実施形態に係るＡＤ変換器について、図４０〜図４２を参照して説明する。ここで、図４０は、第１０実施形態に係るＡＤ変換器を示す図である。図４０に示すように、本実施形態に係るＡＤ変換器は、上記実施形態に係る電流増幅器と、電流電圧変換回路と、ＡＤ変換回路ＡＤＣとを備える。図４０において、電流増幅器の構成は第１実施形態と同様である。
【０１２７】
電流電圧変換回路は、電流増幅回路の出力端子Ｔ３，Ｔ４と、ＡＤ変換回路ＡＤＣと接続されている。電流電圧変換回路は、電流増幅回路から出力される差動信号電流（出力信号）を、差動信号電圧に変換してＡＤ変換回路ＡＤＣに入力する。なお、ＡＤ変換回路ＡＤＣの入力信号が電流である場合には、電流電圧変換回路は不要である。この場合、例えば、電流増幅回路の出力端子Ｔ３，Ｔ４をＡＤ変換回路ＡＤＣに直接接続すればよい。
【０１２８】
ＡＤ変換回路ＡＤＣは、電流電圧変換回路を介して入力された差動信号電圧をデジタル信号に変換する。これにより、センサーが検知した対象物の状態の変化をデジタル信号として出力することができる。本実施形態に係るＡＤ変換器において、ＡＤ変換回路ＡＤＣは任意に選択することが可能であり、例えば、パイプラインＡＤ変換回路、逐次比較型ＡＤ変換回路、シングルスロープＡＤ変換回路、離散時間ΔΣＡＤ変換回路、及び連続時間ΔΣＡＤ変換回路などを使用することができる。
【０１２９】
（第１実施例）
図４１は、本実施形態に係るＡＤ変換器の第１実施例を示す図である。本実施例は、図４０のＡＤ変換器の具体例であり、電流電圧変換器は電流源Ｉ３，Ｉ４と抵抗ＲＶとにより構成されている。電流源Ｉ３，Ｉ４はバイアス電流Ｉｂを印加し、抵抗ＲＶは出力端子Ｔ３，Ｔ４の間に接続されている。差動信号電流が抵抗ＲＶを流れることにより、抵抗ＲＶの両端で電圧が生じ、この電圧が差動信号電圧としてＡＤ変換回路ＡＤＣに入力される。
【０１３０】
（第２実施例）
図４２は、本実施形態に係るＡＤ変換器の第２実施例を示す図である。本実施例は、第１実施例の変形例であり、電流電圧変換器が、抵抗ＲＶ１，ＲＶ２とトランジスタＭＶ１，ＭＶ２とにより構成されている。抵抗ＲＶ１，ＲＶ２は、出力端子Ｔ３，Ｔ４の間に直列に接続されている。トランジスタＭＶ１（ＭＶ２）は、ＰＭＯＳトランジスタであり、ゲート端子同士を接続され、ソース端子を電源に接続され、ドレイン端子を出力端子Ｔ３（Ｔ４）と接続されている。抵抗ＲＶ１，ＲＶ２のノードと、トランジスタＭＶ１，ＭＶ２のノードとは接続されている。このような構成により、電流増幅回路の出力信号を電圧に変換することができる。
【０１３１】
（第１１実施形態）
次に、第１１実施形態に係る電流増幅回路について、図４３及び図４４を参照して説明する。ここで、図４３は、第１１実施形態に係る電流増幅回路を示す図である。図４３に示すように、本実施形態に係る電流増幅回路は、トランジスタＭ１と、抵抗Ｒ１と、トランジスタＭ２と、抵抗Ｒ２と、受動素子Ｚ１と、制御回路と、を備える。以上の構成は第１実施形態と同様である。本実施形態に係る電流増幅回路は、さらに、トランジスタＭＣ１と、トランジスタＭＣ２と、を備える。
【０１３２】
トランジスタＭＣ１（第５のトランジスタ）は、ＮＭＯＳトランジスタであって、ソース端子（第１の端子）が入力端子Ｔ１に接続され、ドレイン端子（第２の端子）が制御回路及び抵抗Ｒ１の他端とノードＮ１で接続され、ゲート端子（制御端子）から所定のバイアス電圧Ｖｃ２（第３の所定電圧）を印加されている。すなわち、トランジスタＭｃ１は、ゲート接地回路を形成している。
【０１３３】
トランジスタＭＣ２（第６のトランジスタ）は、ＮＭＯＳトランジスタであって、ソース端子（第１の端子）が入力端子Ｔ２に接続され、ドレイン端子（第２の端子）が制御回路及び抵抗Ｒ２の他端とノードＮ２で接続され、ゲート端子（制御端子）から所定のバイアス電圧Ｖｃ２を印加されている。すなわち、トランジスタＭｃ２は、ゲート接地回路を形成している。
【０１３４】
このような構成により、本実施形態に係る電流増幅回路は、制御回路の雑音による出力信号への影響を抑制することができる。理由は以下の通りである。
【０１３５】
第１実施形態に係る電流増幅回路のように、制御回路と入力端子Ｔ１，Ｔ２とが直接接続されている場合、制御回路の雑音の影響により、入力端子Ｔ１，Ｔ２からそれぞれ入力される電流Ｉ１，Ｉ２に雑音成分が重畳される。そして、電流Ｉ１，Ｉ２に含まれる雑音成分は、抵抗Ｒ１，Ｒ２でそれぞれ電圧に変換され、受動素子Ｚ１で電流に変換され、出力信号に重畳される。このため、低雑音が要求される用途では、低雑音の制御回路が必要となる。
【０１３６】
これに対して、本実施形態に係る電流増幅回路では、制御回路と入力端子Ｔ１，Ｔ２との間に、トランジスタＭｃ１，Ｍｃ２がそれぞれ接続されることにより、制御回路から入力端子Ｔ１，Ｔ２を見たときのインピーダンスが高くなり、電流Ｉ１，Ｉ２に含まれる雑音成分を低減することができる。したがって、制御回路の雑音による出力信号への影響を抑制することができる。
【０１３７】
（第１実施例）
図４４は、本実施形態の第１実施例を示す図である。本実施例は、本実施形態の具体例であり、第１実施形態の第３実施例（図４参照）に、トランジスタＭｃ１，Ｍｃ２を設けたものである。
【０１３８】
本実施例のように、増幅回路Ａ１と抵抗Ｒ３との間にトランジスタＭｃ１が設けられている場合、ノードＮ１には、増幅回路Ａ１の入力換算雑音Ｖｎ１が印加され、増幅回路Ａ１からみた入力端子Ｔ１のインピーダンスは、Ｒ３×ｇｍＭｃ１×ｒｏＭｃ１となる。ここで、ｇｍＭｃ１は、トランジスタＭｃ１のトランスコンダクタンスであり、ｒｏＭｃ１は、トランジスタＭｃ１の出力抵抗である。１≪ｇｍＭｃ１×ｒｏＭｃ１とすると、トランジスタＭ１のソース端子（ノードＮ３）に印加される雑音成分に応じた電圧（雑音電圧）は、Ｖｎ１＋Ｖｎ１×Ｒ１／（Ｒ３×ｇｍＭｃ１×ｒｏＭｃ１）≒Ｖｎ１となる。
【０１３９】
これに対して、第１実施形態の第３実施例のように、増幅回路Ａ１と抵抗Ｒ３とが直接接続されている場合、ノードＮ１には増幅回路Ａ１の入力換算雑音Ｖｎ１が印加され、増幅回路Ａ１から入力端子Ｔ１をみたインピーダンスはＲ３となる。このため、電流Ｉ１には、Ｖｎ１／Ｒ３の雑音成分が重畳され、この雑音成分が抵抗Ｒ１で電圧に変換される。結果として、トランジスタＭ１のソース端子（ノードＮ３）に印加される雑音電圧は、Ｖｎ１＋Ｖｎ１×Ｒ１／Ｒ３＝Ｖｎ１（Ｒ１＋Ｒ３）／Ｒ３となる。
【０１４０】
このように、トランジスタＭｃ１を設けることにより、増幅回路Ａ１と抵抗Ｒ３とを直接接続する場合に比べて、ノードＮ３に印加される雑音電圧を低減することができる。これは、トランジスタＭｃ２についても同様である。したがって、上述の通り、制御回路の雑音による出力信号への影響を抑制することができる。
【０１４１】
（第１２実施形態）
次に、第１２実施形態に係る電流増幅回路について、図４５及び図４６を参照して説明する。ここで、図４５は、第１２実施形態に係る電流増幅回路を示す図である。図４５に示すように、本実施形態に係る電流増幅回路は、トランジスタＭ１と、抵抗Ｒ１と、受動素子Ｚ１と、制御回路と、を備える。以上の構成は第７実施形態と同様である。本実施形態に係る電流増幅回路は、さらに、トランジスタＭＣ１を備える。
【０１４２】
トランジスタＭＣ１（第２のトランジスタ）は、ＮＭＯＳトランジスタであって、ソース端子（第１の端子）が入力端子Ｔ１に接続され、ドレイン端子（第２の端子）が制御回路及び抵抗Ｒ１の他端とノードＮ１で接続され、ゲート端子（制御端子）から所定のバイアス電圧Ｖｃ２（第２の所定電圧）を入力されている。すなわち、トランジスタＭｃ１は、ゲート接地回路を形成している。
【０１４３】
このような構成により、本実施形態に係る電流増幅回路は、制御回路の雑音による出力信号への影響を抑制することができる。
【０１４４】
（第１実施例）
図４６は、本実施形態の第１実施例を示す図である。本実施例は、本実施形態の具体例であり、第７実施形態の第１実施例（図２９参照）に、トランジスタＭｃ１を設けたものである。
【０１４５】
本実施例のように、増幅回路Ａ１と抵抗Ｒ３との間にトランジスタＭｃ１が設けられている場合、ノードＮ１には、増幅回路Ａ１の入力換算雑音Ｖｎ１が印加され、増幅回路Ａ１からみた入力端子Ｔ１のインピーダンスは、Ｒ３×ｇｍＭｃ１×ｒｏＭｃ１となる。ここで、ｇｍＭｃ１は、トランジスタＭｃ１のトランスコンダクタンスであり、ｒｏＭｃ１は、トランジスタＭｃ１の出力抵抗である。１≪ｇｍＭｃ１×ｒｏＭｃ１とすると、トランジスタＭ１のソース端子（ノードＮ３）に印加される雑音成分に応じた電圧（雑音電圧）は、Ｖｎ１＋Ｖｎ１×Ｒ１／（Ｒ３×ｇｍＭｃ１×ｒｏＭｃ１）≒Ｖｎ１となる。
【０１４６】
これに対して、第７実施形態の第１実施例のように、増幅回路Ａ１と抵抗Ｒ３とが直接接続されている場合、ノードＮ１には増幅回路Ａ１の入力換算雑音Ｖｎ１が印加され、増幅回路Ａ１から入力端子Ｔ１をみたインピーダンスはＲ３となる。このため、電流Ｉ１には、Ｖｎ１／Ｒ３の雑音成分が重畳され、この雑音成分が抵抗Ｒ１で電圧に変換される。結果として、トランジスタＭ１のソース端子（ノードＮ３）に印加される雑音電圧は、Ｖｎ１＋Ｖｎ１×Ｒ１／Ｒ３＝Ｖｎ１（Ｒ１＋Ｒ３）／Ｒ３となる。
【０１４７】
このように、トランジスタＭｃ１を設けることにより、増幅回路Ａ１と抵抗Ｒ３とを直接接続する場合に比べて、ノードＮ３に印加される雑音電圧を低減することができる。したがって、上述の通り、制御回路の雑音による出力信号への影響を抑制することができる。
【０１４８】
（第１３実施形態）
次に、第１３実施形態に係る電流増幅回路について、図４７及び図４８を参照して説明する。ここで、図４７は、第１３実施形態に係る電流増幅回路を示す図である。図４７に示すように、本実施形態に係る電流増幅回路は、トランジスタＭ１と、抵抗Ｒ１と、トランジスタＭ２と、抵抗Ｒ２と、制御回路と、を備える。以上の構成は第１実施形態と同様である。本実施形態において、受動素子Ｚ１の構成が第１実施形態とは異なる。また、受動素子Ｚ１には、電圧電流変換回路Ｇｍが接続されている。
【０１４９】
受動素子Ｚ１は、抵抗ＲＺ１１（第３の抵抗）と、容量ＣＺ１と、抵抗ＲＺ１２（第４の抵抗）と、を備える。抵抗ＲＺ１１は、一端が抵抗Ｒ１の一端及びトランジスタＭ１のソース端とノードＮ３で接続され、他端が容量ＣＺ１の一端に接続される。抵抗ＲＺ１２は、一端が抵抗Ｒ２の一端及びトランジスタＭ２のソース端子とノードＮ４で接続され、他端が容量ＣＺ１の他端に接続される。すなわち、抵抗ＲＺ１１、容量ＣＺ１、及び抵抗ＲＺ１２は、直列に接続されている。
【０１５０】
電圧電流変換回路Ｇｍは、２つの入力端子ＩｎＰ（第１の入力端子），ＩｎＭ（第２の入力端子）と、２つの出力端子ＯｕｔＰ（第１の出力端子），ＯｕｔＭ（第２の出力端子）と、を備える。電圧電流変換回路Ｇｍは、入力端子ＩｎＰ，ＩｎＭから入力された電圧を、所定の電圧電流変換係数Ｇｍで電流に変換して、出力端子ＯｕｔＰ，ＯｕｔＭからそれぞれ出力する。
【０１５１】
電圧電流変換回路Ｇｍの入力端子ＩｎＰは、抵抗ＲＺ１１の他端と接続され、出力端子ＯｕｔＰは抵抗ＲＺ１１の一端と接続され、入力端子ＩｎＭは抵抗ＲＺ１２の他端と接続され、出力端子ＯｕｔＭは抵抗ＲＺ１２の一端と接続されている。
【０１５２】
本実施形態において、ノードＮ３の電圧Ｖ３は、Ｖ３＝Ｖ１＋Ｒ１Ｉ１となり、ノードＮ４の電圧Ｖ４は、Ｖ４＝Ｖ２＋Ｒ２Ｉ２となる。ここで、例えば、Ｒ１＝Ｒ２＝ＲＣ、Ｉ１＝Ｉｂ１（１＋ΔＲ）、Ｉ２＝Ｉｂ２（１−ΔＲ）、Ｖ１＝Ｖ２＝ＶＣの場合、Ｖ３＝ＶＣ＋ＲＣＩｂ１＋ＲＣＩｂ１ΔＲ、Ｖ４＝Ｖｃ＋ＲＣＩｂ２−ＲＣＩｂ２ΔＲとなる。
【０１５３】
したがって、受動素子Ｚ１に印加される電圧は、Ｖ３−Ｖ４＝ＲＣ（Ｉｂ１−Ｉｂ２）＋ＲＣ（Ｉｂ１＋Ｉｂ２）ΔＲとなる。すなわち、受動素子Ｚ１には、信号成分であるＲＣ（Ｉｂ１＋Ｉｂ２）ΔＲと、ＲＣ（Ｉｂ１−Ｉｂ２）と、が印加される。ＲＣ（Ｉｂ１−Ｉｂ２）は、電流Ｉ１，Ｉ２に含まれるバイアス電流Ｉｂ１，Ｉｂ２のずれにより生じる直流オフセット電圧である。
【０１５４】
本実施形態に係る電流増幅回路によれば、受動素子Ｚ１は、直列に接続された抵抗ＲＺ１１、容量ＣＺ１、及び抵抗ＲＺ１２により構成されるため、上記の直流オフセット電圧は電流に変換されない。したがって、本実施形態によれば、電流増幅回路の消費電力を低減することができる。
【０１５５】
また、電圧電流変換回路Ｇｍにより、容量ＣＺ１に印加される直流オフセット電圧を電流に変換し、トランジスタＭ１，Ｍ２に供給することができる。この際、トランジスタＭ１のドレイン電流ＩＭ１と、トランジスタＭ２のドレイン電流ＩＭ２と、の差が小さくなるように電流を供給するのが好ましい。
【０１５６】
例えば、電圧電流変換係数を、Ｇｍ＝１／２ＲＣとすれば、電圧電流変換回路Ｇｍの出力電流は、±（Ｉｂ１−Ｉｂ２）／２となる。トランジスタＭ１に−（Ｉｂ１−Ｉｂ２）／２を供給すると、トランジスタＭ１のバイアス電流は、Ｉｂ１−（Ｉｂ１−Ｉｂ２）／２＝（Ｉｂ１＋Ｉｂ２）／２となる。また、トランジスタＭ２に＋（Ｉｂ１−Ｉｂ２）／２を供給すると、トランジスタＭ２のバイアス電流は、Ｉｂ２＋（Ｉｂ１−Ｉｂ２）／２＝（Ｉｂ１＋Ｉｂ２）／２となる。すなわち、トランジスタＭ１，Ｍ２のバイアス電流を等しくすることができる。これにより、出力端子Ｔ３，Ｔ４からそれぞれ出力される電流ＩＭ１，ＩＭ２の、差分に含まれる直流オフセット成分を低減することができる。
【０１５７】
ここで、図４８は、本実施形態に係る電圧電流変換回路Ｇｍの一例を示す図である。図４８に示すように、電圧電流変換回路Ｇｍは、差動入力回路Ｄと、カレントミラー回路ＣＭ１，ＣＭ２と、電流源ＩＧＢ２，ＩＧＢ３と、を備える。
【０１５８】
差動入力回路Ｄは、トランジスタＭＧ１，ＭＧ２と、抵抗ＲＧ１，ＲＧ２と、電流源ＩＧＢ１と、を備える。トランジスタＭＧ１は、ＮＭＯＳトランジスタであり、ドレイン端子がカレントミラー回路ＣＭ１に接続され、ゲート端子が入力端子ＩｎＰに接続され、ソース端子が抵抗ＲＧ１の一端に接続される。トランジスタＭＧ２は、ＮＭＯＳトランジスタであり、ドレイン端子がカレントミラー回路ＣＭ２に接続され、ゲート端子が入力端子ＩｎＭに接続され、ソース端子が抵抗ＲＧ２の一端に接続される。抵抗ＲＧ１，ＲＧ２は、いずれも他端が電流源ＩＧＢ１の高圧側に接続される。
【０１５９】
カレントミラー回路ＣＭ１は、トランジスタＭＧ３，ＭＧ６により構成され、トランジスタＭＧ１のドレイン電流ＩＭＧ１を複製する。トランジスタＭＧ３，ＭＧ６は、ＰＭＯＳトランジスタであり、ゲート端子同士を接続されている。トランジスタＭＧ６のドレイン端子は、出力端子ＯｕｔＰ及び電流源ＩＧＢ２の高圧側に接続されている。これにより、出力端子ＯｕｔＰからは、ドレイン電流ＩＭＧ１と電流源ＩＧＢ２が供給する電流ＩＧＢ２との差分、すなわち、入力端子ＩｎＰから入力される電圧の変化分に応じた電流が出力される。
【０１６０】
カレントミラー回路ＣＭ２は、トランジスタＭＧ４，ＭＧ５により構成され、トランジスタＭＧ２のドレイン電流ＩＭＧ２を複製する。トランジスタＭＧ４，ＭＧ５は、ＰＭＯＳトランジスタであり、ゲート端子同士を接続されている。トランジスタＭＧ５のドレイン端子は、出力端子ＯｕｔＭ及び電流源ＩＧＢ３の高圧側に接続されている。これにより、出力端子ＯｕｔＭからは、ドレイン電流ＩＭＧ２と電流源ＩＧＢ３が供給する電流ＩＧＢ３との差分、すなわち、入力端子ＩｎＭから入力される電圧の変化分に応じた電流が出力される。
【０１６１】
ここで、ＲＧ１＝ＲＧ２＝ＲＣ、ＩＧＢ２＝ＩＧＢ３＝ＩＧＢ１／２とし、トランジスタＭＧ１，ＭＧ２のトランスコンダクタンスｇｍＭＧ１，ｇｍＭＧ２を、１／ｇｍＭＧ１≪ＲＣ、１／ｇｍＭＧ２≪ＲＣとすることにより、差動入力回路における電圧電流変換係数Ｇｍを１／２ＲＣに設定することができる。
【０１６２】
（第１４実施形態）
次に、第１４実施形態に係る電流増幅回路について、図４９及び図５０を参照して説明する。ここで、図４９は、第１４実施形態に係る電流増幅回路を示す図である。図４９に示すように、本実施形態に係る電流増幅回路は、トランジスタＭ１と、抵抗Ｒ１と、トランジスタＭ２と、抵抗Ｒ２と、制御回路と、受動素子Ｚ１と、電圧電流変換回路Ｇｍと、を備える。本実施形態の電圧電流変換回路Ｇｍは、接続方法が第１３実施形態とは異なる。
【０１６３】
本実施形態において、出力端子ＯｕｔＰ（第１の出力端子）は抵抗Ｒ１の他端及び制御回路とノードＮ１で接続され、出力端子ＯｕｔＭ（第２の出力端子）は抵抗Ｒ２の他端及び制御回路とノードＮ２で接続されている。他の構成は第１３実施形態と同様である。
【０１６４】
本実施形態において、ノードＮ３の電圧Ｖ３は、Ｖ３＝Ｖ１＋Ｒ１（Ｉ１−ＩＧｍ）となり、ノードＮ４の電圧Ｖ４は、Ｖ４＝Ｖ２＋Ｒ２（Ｉ２＋ＩＧｍ）となる。ここで、−ＩＧｍ，＋ＩＧｍは、電圧電流変換回路Ｇｍの出力端子ＯｕｔＰ，ＯｕｔＭからの出力電流である。例えば、Ｒ１＝Ｒ２＝ＲＣ、Ｉ１＝Ｉｂ１（１＋ΔＲ）、Ｉ２＝Ｉｂ２（１−ΔＲ）、Ｖ１＝Ｖ２＝ＶＣの場合、Ｖ３＝ＶＣ＋ＲＣＩｂ１−ＲＣＩＧｍ＋ＲＣＩｂ１ΔＲ、Ｖ４＝Ｖｃ＋ＲＣＩｂ２＋ＲＣＩＧｍ−ＲＣＩｂ２ΔＲとなる。
【０１６５】
したがって、受動素子Ｚ１に印加される電圧は、Ｖ３−Ｖ４＝ＲＣ（Ｉｂ１−Ｉｂ２）−２ＲＣＩＧｍ＋ＲＣ（Ｉｂ１＋Ｉｂ２）ΔＲとなる。すなわち、受動素子Ｚ１には、信号成分であるＲＣ（Ｉｂ１＋Ｉｂ２）ΔＲと、直流オフセット電圧であるＲＣ（Ｉｂ１−Ｉｂ２）と、電圧電流変換回路Ｇｍの出力電流に応じた電圧−２ＲＣＩＧｍと、が印加される。
【０１６６】
ＩＧｍは、直流オフセット電圧を電圧電流変換係数Ｇｍで電流に変換したものであるから、ＩＧｍ＝Ｇｍ（ＲＣ（Ｉｂ１−Ｉｂ２）−２ＲＣＩＧｍ）の関係が成り立つ。Ｇｍが十分に大きく、２ＧｍＲＣ≫１である場合、ＩＧｍ≒（Ｉｂ１−Ｉｂ２）／２となり、抵抗Ｒ１，Ｒ２に流れるバイアス電流は、いずれも（Ｉｂ１＋Ｉｂ２）／２と等しくなる。これにより、出力端子Ｔ３，Ｔ４からそれぞれ出力される電流ＩＭ１，ＩＭ２の、差分に含まれる直流オフセット成分を低減することができる。
【０１６７】
ここで、図５０は、本実施形態に係る電圧電流変換回路Ｇｍの一例を示す図である。図５０に示すように、電圧電流変換回路Ｇｍは、差動入力回路Ｄと、カレントミラー回路ＣＭ１，ＣＭ２と、電流源ＩＧＢ２，ＩＧＢ３と、を備える。図５０の電圧電流変換回路Ｇｍは、差動入力回路Ｄの構成が、図４８の電圧電流変換回路Ｇｍとは異なる。
【０１６８】
差動入力回路Ｄは、トランジスタＭＧ１，ＭＧ２と、電流源ＩＧＢ１と、を備える。トランジスタＭＧ１は、ＮＭＯＳトランジスタであり、ドレイン端子がカレントミラー回路ＣＭ１に接続され、ゲート端子が入力端子ＩｎＰに接続され、ソース端子が電流源ＩＧＢ１の高圧側に接続される。トランジスタＭＧ２は、ＮＭＯＳトランジスタであり、ドレイン端子がカレントミラー回路ＣＭ２に接続され、ゲート端子が入力端子ＩｎＭに接続され、ソース端子が電流源ＩＧＢ２の高圧側に接続される。すなわち、図５０の電圧電流変換回路Ｇｍは、図４８の電圧電流変換回路Ｇｍと異なり、抵抗ＲＧ１，ＲＧ２を備えない。
【０１６９】
このため、図５０の電圧電流変換回路Ｇｍは、図４８の電圧電流変換回路Ｇｍに比べて、入力された電圧の変化に対する出力電流の変化が大きい。すなわち、電圧電流変換係数Ｇｍが大きい。これは、本実施形態の場合、第１３実施形態の場合と異なり、電圧電流変換係数Ｇｍが大きい方が好ましいためである。
【０１７０】
（第１５実施形態）
次に、第１５実施形態に係る電流増幅回路について、図５１〜図５３を参照して説明する。ここで、図５１は、第１５実施形態に係る電流増幅回路を示す図である。図５１に示すように、本実施形態に係る電流増幅回路は、トランジスタＭ１と、抵抗Ｒ１と、トランジスタＭ２と、抵抗Ｒ２と、制御回路と、受動素子Ｚ１と、電流電圧変換回路と、を備える。以上の構成は、第１０実施形態と同様である。本実施形態において、電流増幅回路は、比較回路と、カレントミラー回路ＣＭ３と、を更に備える。
【０１７１】
比較回路は、出力端子Ｔ３，Ｔ４からの出力電圧と所定の電圧（第４の所定電圧）とを比較し、比較結果に応じた電流を出力する。比較回路は、トランジスタＭＢ１，ＭＢ２，ＭＢ３，ＭＢ４と、抵抗ＲＢ１と、電流源ＩＢ１，ＩＢ２と、を備える。
【０１７２】
トランジスタＭＢ１は、ＰＭＯＳトランジスタであって、ソース端子が抵抗ＲＢ１の一端及び電流源ＩＢ１の低圧側に接続され、ゲート端子から所定のバイアス電圧ＶＣ３を印加され、ドレイン端子がトランジスタＭＢ４のドレイン端子に接続されている。バイアス電圧Ｖ３は、出力端子Ｔ３，Ｔ４からの出力電圧のバイアス電圧より低く設定される。
【０１７３】
トランジスタＭＢ２は、ＰＭＯＳトランジスタであって、ソース端子が抵抗ＲＢ１の他端、トランジスタＭＢ３のソース端子、及び電流源ＩＢ２の低圧側に接続され、ゲート端子が出力端子Ｔ４に接続され、ドレイン端子がトランジスタＭＢ３のドレイン端子及びカレントミラー回路ＣＭ３に接続されている。
【０１７４】
トランジスタＭＢ３は、ＰＭＯＳトランジスタであって、ソース端子が抵抗ＲＢ１の他端、トランジスタＭＢ２のソース端子、及び電流源ＩＢ２の低圧側に接続され、ゲート端子が出力端子Ｔ３に接続され、ドレイン端子がトランジスタＭＢ２のドレイン端子及びカレントミラー回路ＣＭ３に接続されている。
【０１７５】
トランジスタＭＢ４は、ＮＭＯＳトランジスタであって、ソース端子が接地され、ドレイン端子がトランジスタＭＢ１のドレイン端子に接続され、ゲート端子がドレイン端子と接続されている。
【０１７６】
カレントミラー回路ＣＭ３は、トランジスタＭＢ５，ＭＢ６，ＭＢ７を備える。トランジスタＭＢ５，ＭＢ６，ＭＢ７は、ＮＭＯＳトランジスタであって、それぞれのゲート端子が接続され、それぞれのソース端子が接地されている。また、トランジスタＭＢ５のドレイン端子は、トランジスタＭＢ２，ＭＢ３のドレイン端子と接続され、トランジスタＭＢ６，ＭＢ７のドレイン端子は、ノードＮ４，Ｎ３にそれぞれ接続されている。
【０１７７】
次に、本実施形態に係る電流増幅回路の動作について説明する。以下では、入力端子Ｔ１，Ｔ２から、信号電流が差動入力されるものとする。
【０１７８】
まず、電流電圧変換回路が、トランジスタＭ１，Ｍ２のドレイン電流ＩＭ１，ＩＭ２を電圧に変換する。電流電圧変換回路により変換された電圧は、出力端子Ｔ３，Ｔ４から出力され、比較回路に入力される。
【０１７９】
次に、比較回路は、出力端子Ｔ３，Ｔ４の出力電圧（トランジスタＭＢ３，ＭＢ２のゲート電圧）と、所定の電圧と、を比較する。出力電圧に含まれる信号成分が十分小さい、すなわち、出力電圧が所定の電圧より十分高い場合、抵抗ＲＢ１に電流源ＩＢ２の電流ＩＢ２が全て流れ、トランジスタＭＢ３，ＭＢ２はオフし、カレントミラー回路ＣＭ３には電流が流れない。
【０１８０】
これに対して、出力電圧に含まれる信号成分が小さく、出力電圧が所定の電圧より高いものの、抵抗ＲＢ１の他端の電圧と抵抗ＲＢ１の一端の電圧差がＲＢ１ＩＢ２より小さくなると、トランジスタＭＢ２，ＭＢ３に電流源ＩＢ２の電流ＩＢ２の電流の一部が流れ始め、カレントミラー回路ＣＭ３に電流が流れるようになる。出力電圧がさらに低くなり、所定の電圧より低くなると、トランジスタＭＢ２，ＭＢ３には電流源ＩＢ２の電流ＩＢ２全てと電流源ＩＢ１の電流ＩＢ１の一部が流れ始め、カレントミラー回路ＣＭ３に電流が流れるようになる。このように、カレントミラー回路ＣＭ３に流れる電流は、出力電圧が小さくなるほど、すなわち、出力電圧に含まれる信号成分が大きくなるほど増加する。
【０１８１】
トランジスタＭＢ２，ＭＢ３には、出力電圧が差動入力されるため、出力電圧に含まれる信号成分が十分大きい場合、トランジスタＭＢ２又はトランジスタＭＢ３の一方がオンし、他方がオフする。そして、オンになったトランジスタのドレイン電流が、トランジスタＭＢ５に供給される。
【０１８２】
比較回路が出力した電流は、トランジスタＭＢ５のドレイン電流ＩＭＢ５となる。ドレイン電流ＩＭＢ５は、トランジスタＭＢ７，ＭＢ６により複製され、ノードＮ３，Ｎ４からトランジスタＭ１，Ｍ２に供給される。
【０１８３】
このような構成により、本実施形態に係る電流増幅回路は、電流Ｉ１，Ｉ２に含まれる信号電流が大きい場合に、トランジスタＭ１，Ｍ２に電流を供給し、駆動能力を向上させることができる。したがって、信号成分の増幅率を向上させることができる。
【０１８４】
第１実施形態で説明したとおり、トランジスタＭ１のドレイン電流ＩＭ１は、ＩＭ１＝Ｉ１＋ＩＺ１＝Ｉｂ＋ΔＲＩｂ＋２ＲＣＩｂΔＲ／Ｚ１であり、トランジスタＭ２に流れるドレイン電流ＩＭ２は、ＩＭ２＝Ｉ２−ＩＺ１＝Ｉｂ−ΔＲＩｂ−２ＲＣＩｂΔＲ／Ｚ１である。このため、第１実施形態の電流増幅回路では、出力端子Ｔ３，Ｔ４からの出力電流に含まれる信号電流は、バイアス電流Ｉｂより大きくすることができない。
【０１８５】
しかしながら、本実施形態によれば、カレントミラー回路ＣＭ３を介して、トランジスタＭ１，Ｍ２に電流を供給することができるため、出力電流に含まれる信号電流を、バイアス電流Ｉｂより大きくすることが可能となる。
【０１８６】
また、トランジスタＭＢ１と、トランジスタＭＢ２，ＭＢ３と、の間に抵抗ＲＢ１を接続することにより、比較回路からの出力電流の変化を緩やかにし、比較回路からの出力電流のひずみを抑制することができる。
【０１８７】
図５２は、本実施形態に係る電流増幅回路の他の例を示す図である。図５２において、比較回路のトランジスタＭＢ２のドレイン端子とトランジスタＭＢ３のドレイン端子と、は接続されておらず、それぞれカレントミラー回路ＣＭ３に接続されている。カレントミラー回路ＣＭ３は、第１カレントミラー回路ＣＭ３１と、第２カレントミラー回路ＣＭ３２と、を備える。
【０１８８】
第１カレントミラー回路ＣＭ３１は、トランジスタＭＢ５と、トランジスタＭＢ６と、を備える。トランジスタＭＢ５は、ドレイン端子がゲート端子及びトランジスタＭＢ２のドレイン端子に接続され、ゲート端子がトランジスタＭＢ６のゲート端子に接続され、ソース端子が接地されている。トランジスタＭＢ６は、ドレイン端子がノードＮ４に接続され、ゲート端子がトランジスタＭＢ５のゲート端子に接続され、ソース端子が接地されている。第１カレントミラー回路ＭＢ３１は、トランジスタＭＢ２のドレイン電流ＩＭＢ２を複製して、ノードＮ４からトランジスタＭ２に供給する。
【０１８９】
第２カレントミラー回路ＣＭ３２は、トランジスタＭＢ７と、トランジスタＭＢ８と、を備える。トランジスタＭＢ８は、ドレイン端子がゲート端子及びトランジスタＭＢ３のドレイン端子に接続され、ゲート端子がトランジスタＭＢ７のゲート端子に接続され、ソース端子が接地されている。トランジスタＭＢ７は、ドレイン端子がノードＮ３に接続され、ゲート端子がトランジスタＭＢ８のゲート端子に接続され、ソース端子が接地されている。第２カレントミラー回路ＭＢ３２は、トランジスタＭＢ３のドレイン電流ＩＭＢ３を複製して、ノードＮ３からトランジスタＭ１に供給する。
【０１９０】
他の構成は、図５１の電流増幅回路と同様である。このような構成により、出力端子Ｔ３，Ｔ４からの出力電圧の内、低い方の電圧を出力しているトランジスタＭ１又はトランジスタＭ２にのみ、電流を供給することができる。
【０１９１】
図５３は、本実施形態に係る電流増幅回路の他の例を示す図である。図５３において、比較回路は、抵抗ＲＢ２と、電流源ＩＢ３と、を更に備える。トランジスタＭＢ２は、ソース端子が抵抗ＲＢ１の一端及び電流源ＩＢ２の低圧側に接続され、ゲート端子が出力端子Ｔ４に接続され、ドレイン端子がカレントミラー回路ＣＭ３１に接続される。トランジスタＭＢ３は、ソース端子が抵抗ＲＢ２の一端及び電流源ＩＢ３の低圧側に接続され、ゲート端子が出力端子Ｔ３に接続され、ドレイン端子がカレントミラー回路ＣＭ３２に接続される。他の構成は図５２と同様である。
【０１９２】
このような構成により、出力端子Ｔ３，Ｔ４からの出力電圧の内、低い方の電圧を出力しているトランジスタＭ１又はトランジスタＭ２にのみ、電流を供給することができる。また、出力端子Ｔ３からの出力電圧を比較する電圧と、出力端子Ｔ４からの出力電圧を比較する電圧と、をそれぞれ設定することができる。さらに、ノードＮ３から供給する電流と、ノードＮ４から供給する電流と、をそれぞれ設定することができる。
【０１９３】
なお、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また上記各実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、各実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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