(57)【要約】【課題】従来の電界効果トランジスタの作製には、高価な半導体基板を利用したり、高価で時間のかかる難しい製造プロセスを必要とするなどの問題があった。比較的に容易に作製できる形状の電界効果トランジスタであっても、所望の特性を得られない問題があった。【解決手段】本発明の電界効果トランジスタは、斜めエッチングを利用して、絶縁膜を２重に形成することにより、閾値電圧を任意の値に設定することが可能であり、駆動力の高い、比較的製造の容易な、電界効果トランジスタを得ることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板表面から内部に向かい斜め方向に延在することで、該半導体基板から第１半導体領域を電気的に絶縁する第１絶縁膜と、
前記第１絶縁膜と離間し、前記第１半導体領域表面から内部に向かい斜め方向に延在することで、前記第１半導体領域から第２半導体領域を電気的に絶縁する第２絶縁膜と、
を有し、
前記第２半導体領域にソース領域とドレイン領域とチャネル領域とバルク領域とを設け、
前記チャネル領域を覆う前記第２絶縁膜をゲート絶縁膜とし、前記第１絶縁膜と前記第２絶縁膜とで囲まれた前記第１半導体領域をゲート電極とする
ことを特徴とする電界効果トランジスタ。
【請求項２】
前記第２半導体領域は、表面に立設部を有し、
前記立設部の前記チャネル領域と前記バルク領域を覆うように前記第２絶縁膜を延設し、
前記延設した前記第２絶縁膜を覆うように上部電極を設け、
前記上部電極と前記第１半導体領域とを電気的に接続し、前記ゲート電極とする
ことを特徴とする請求項１に記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ（以下、ＦＥＴ）に関するものである。
【背景技術】
【０００２】
従来、ＭＯＳ型電界効果トランジスタ（以下、ＭＯＳＦＥＴ）を用いてＣＭＯＳ回路などを構成する半導体装置は、その低消費電力化の要求に対して、半導体素子であるＭＯＳＦＥＴ自体の微小化により対応してきた。
【０００３】
近年、その半導体素子の微小化の限界が叫ばれる中、低消費電力化の要求に対する解決策として、新たな構造の半導体素子である、様々な形状のマルチゲートトランジスタが提案されている。
【０００４】
マルチゲートトランジスタとは、従来のプレナー型トランジスタと違い、１つのチャネルに複数のゲートを持ち、実質チャネル幅を増やすことで、トランジスタの駆動力を高める機構を特徴とするＦＥＴである。
【０００５】
しかし、マルチゲートトランジスタは、複数のゲート電極を有するため、例えば、立体構造のゲート電極が必要になるなど、チャネル数が増加すればするほど、その構造や製造プロセスは複雑なものとなる。
【０００６】
一般に、マルチゲートトランジスタを構成しやすいと言われているフィン型のＦＥＴであっても、凸型形状のチャネル部分を作るのに、高価なＳＯＩ基板を必要とし、凸部分の高低差を大きくするほど平坦性は失われ、ゲート電極を形成する際のホトリソグラフィは難しくなり、ゲート電極形成後の平坦化プロセスも難しくなる。
【０００７】
トランジスタの性能が高いことが重要であることは言うまでもないが、同時により製造プロセスが簡潔であることも、同様に重要である。
【０００８】
そこで、より製造プロセス対効果の大きい構造のマルチゲートトランジスタとして、半導体基板に対して斜め方向のゲート電極を持つことを特徴とする、マルチゲートトランジスタも提案されている（例えば、特許文献１参照。）。
【０００９】
特許文献１に示す構造のＦＥＴは、半導体基板に対して斜め方向のゲート絶縁膜を、互いに向かい合う形で２つ形成することでトライゲートを実現し、ゲート電極と半導体基板は、ＰＮ接合で分離する構造を特徴としている。
【００１０】
この構造により、集積化を図りつつ実質的チャネル幅の大きな電界効果トランジスタを、比較的容易に製造することができる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開昭６２−２２４０７９号公報（第３頁、第１図）
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかし、特許文献１に示した構造のＦＥＴは、ゲート電極と基板との分離をＰＮ接合の逆バイアスで行っているため、降伏電圧を超えるような電圧を加えるパワーデバイスには
使用できない。
【００１３】
また、ｎ型トランジスタでは必ず基板はｐ型、ゲート電極はｎ型となり、ｐ型トランジスタでは必ず基板はｎ型、ゲート電極はｐ型となるため、ゲート電極の不純物の種類や濃度を自由に変更することができないという制約もある。ゲート電極の不純物の種類や濃度を自由に変更することができなければ、ＦＥＴの閾値電圧を自由に変更することができないため、半導体素子としての使用範囲が限定されてしまうことがある。
【００１４】
本発明の目的は、閾値を所望の値に設定でき、比較的容易に製造可能な、駆動力の高いＦＥＴを提供することである。
【課題を解決するための手段】
【００１５】
上記の目的を達成するために、本発明のＦＥＴは、以下の構造を採用する。
【００１６】
半導体基板表面から内部に向かい斜め方向に延在することで、半導体基板から第１半導体領域を電気的に絶縁する第１絶縁膜と、第１絶縁膜と離間し、第１半導体領域表面から内部に向かい斜め方向に延在することで、第１半導体領域から第２半導体領域を電気的に絶縁する第２絶縁膜と、を有し、第２半導体領域にソース領域とドレイン領域とチャネル領域とバルク領域とを設け、チャネル領域を覆う第２絶縁膜をゲート絶縁膜とし、第１絶縁膜と第２絶縁膜とで囲まれた第１半導体領域をゲート電極とすることを特徴とする。
【００１７】
この構造を有することにより、半導体基板とゲート電極とは絶縁膜で絶縁されるため、ゲート電極の不純物の種類と濃度を任意に選ぶことが可能となり、ＦＥＴの閾値を所望の値に設定することが可能となる。
また、ゲート電極を半導体基板内部に有する構造であるため、平坦性の良い構造となっている。
【００１８】
また、第２半導体領域は、表面に立設部を有し、立設部のチャネル領域とバルク領域を覆うように第２絶縁膜を延設し、延設した第２絶縁膜を覆うように上部電極を設け、上部電極と第１半導体領域とを電気的に接続し、ゲート電極とするようにしてもよい。
【００１９】
この構造を有することにより、実質チャネル幅が増え、より駆動力を高めることが可能となる。
【発明の効果】
【００２０】
本発明によれば、閾値電圧を任意の値に設定することが可能であり、駆動力の高い、比較的製造の容易な、ＦＥＴを得ることができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１の実施形態のＦＥＴを説明する斜視図である。
【図２】本発明の第１の実施形態のＦＥＴを説明する平面図である。
【図３】本発明の第１の実施形態のＦＥＴを説明する断面図である。
【図４】本発明の第２の実施形態のＦＥＴを説明する斜視図である。
【図５】本発明の第２の実施形態のＦＥＴを説明する平面図である。
【図６】本発明の第２の実施形態のＦＥＴを説明する断面図である。
【図７】本発明の第１の実施形態のＦＥＴの製造方法を説明する図であって、素子分離領域を形成する工程を説明する断面図である。
【図８】本発明の第１の実施形態のＦＥＴの製造方法を説明する図であって、後に第１絶縁膜の一部となる溝を形成する工程を説明する断面図である。
【図９】本発明の第１の実施形態のＦＥＴの製造方法を説明する図であって、後に第１絶縁膜の一部となる溝を形成する工程を説明する断面図である。
【図１０】本発明の第１の実施形態のＦＥＴの製造方法を説明する図であって、第１絶縁膜を形成する工程を説明する断面図である。
【図１１】本発明の第１の実施形態のＦＥＴの製造方法を説明する図であって、後に第２絶縁膜の一部となる溝を形成する工程を説明する断面図である。
【図１２】本発明の第１の実施形態のＦＥＴの製造方法を説明する図であって、後に第２絶縁膜の一部となる溝を形成する工程を説明する断面図である。
【図１３】本発明の第１の実施形態のＦＥＴの製造方法を説明する図であって、第２絶縁膜を形成する工程を説明する断面図である。
【図１４】本発明の第１の実施形態のＦＥＴの製造方法を説明する図であって、層間絶縁膜と、コンタクト孔と、金属配線とを形成する工程を説明する断面図である。
【図１５】本発明の第２の実施形態のＦＥＴの製造方法を説明する図であって、後にバルク領域となる立設部を形成する工程を説明する断面図である。
【図１６】本発明の第２の実施形態のＦＥＴの製造方法を説明する図であって、素子分離領域を形成する工程を説明する断面図である。
【図１７】本発明の第２の実施形態のＦＥＴの製造方法を説明する図であって、後に第１絶縁膜の一部となる溝を形成する工程を説明する断面図である。
【図１８】本発明の第２の実施形態のＦＥＴの製造方法を説明する図であって、後に第１絶縁膜の一部となる溝を形成する工程を説明する断面図である。
【図１９】本発明の第２の実施形態のＦＥＴの製造方法を説明する図であって、第１絶縁膜を形成する工程を説明する断面図である。
【図２０】本発明の第２の実施形態のＦＥＴの製造方法を説明する図であって、後に第２絶縁膜の一部となる溝を形成する工程を説明する断面図である。
【図２１】本発明の第２の実施形態のＦＥＴの製造方法を説明する図であって、後に第２絶縁膜の一部となる溝を形成する工程を説明する断面図である。
【図２２】本発明の第２の実施形態のＦＥＴの製造方法を説明する図であって、第２絶縁膜を形成する工程を説明する断面図である。
【図２３】本発明の第２の実施形態のＦＥＴの製造方法を説明する図であって、ゲート電極を形成する工程を説明する断面図である。
【図２４】本発明の第２の実施形態のＦＥＴの製造方法を説明する図であって、層間絶縁膜と、コンタクト孔と、金属配線とを形成する工程を説明する断面図である。
【発明を実施するための形態】
【００２２】
本発明のＦＥＴは、半導体基板表面から内部に向かい斜め方向に延在する第１絶縁膜を設け、これにより電気的に絶縁された領域を第１半導体領域としている。この第１半導体領域に、さらに内部に向かい斜め方向に延在する第２絶縁膜を設け、これにより電気的に絶縁された領域を第２半導体領域としている。
【００２３】
そして、第１半導体領域をゲート電極とし、第２半導体領域にゲート電極以外の要素である、バルク領域（チャネル領域）、ソース領域、ドレイン領域を設けている。
【００２４】
以下、実施形態を、図面を用いて詳述する。
第１の実施形態は、ゲート電極を半導体基板内部に形成し、半導体基板表面をできるだけフラットな形状にする例である。
第２の実施形態は、半導体基板の表面よりも突出させた立設部を設け、その上部にもゲート電極を備える構造の例である。
【００２５】
まず、図１〜３を用いて、第１の実施形態のＦＥＴの構造を説明する。その次に、図４〜６を用いて、第２の実施形態のＦＥＴの構造を説明する。その後に、図７から図１４を用いて、第１の実施形態のＦＥＴの製造方法を説明する。その後に、図１５から図２４を
用いて、第２の実施形態のＦＥＴの製造方法を説明する。
【００２６】
各図面は、説明に関係のない構成を省略している模式図であり、すでに説明した構成にあっては、同一の番号を付与している。
【００２７】
［第１の実施形態のＦＥＴの構造の説明：図１〜３］
図１（ａ）は、第１の実施形態のＦＥＴを説明する斜視図であり、図１（ｂ）は、図１（ａ）における切断線Ａ−Ａ´から半導体基板方向に切断した断面を表示した斜視図である。図２、図３は、第１の実施形態のＦＥＴを説明する平面図及び断面図である。図２は平面図である。図３（ａ）は、図２における切断線Ｂ−Ｂ´に沿う断面図、図３（ｂ）は図２における切断線Ｃ−Ｃ´に沿う断面図である。
【００２８】
図１〜図３において、１１はバルク基板を用いた半導体基板である。２１、２２、２３はそれぞれ、第２半導体領域におけるバルク領域、ソース領域、ドレイン領域である。３１は第１半導体領域であり、ゲート電極を構成する。４１は第１絶縁膜であり、ゲート電極３１とバルク基板１１を絶縁するための膜である。４２は第２絶縁膜であり、ゲート絶縁膜を構成する。５４はチャネル領域であり、バルク領域２１においてゲート絶縁膜４２が覆う領域（ゲート絶縁膜４２と対向する領域）である。
【００２９】
同様に図１〜図３において、５１ａ、５１ｂ、５１ｃは金属配線、６１ａ、６１ｂ、６１ｃはコンタクト孔、７１は層間絶縁膜、８１は素子分離領域、１００はこれらで構成するＦＥＴである。
【００３０】
半導体基板１１は、例えば、シリコン単結晶を用いることができる。半導体基板１１はｎ型でもｐ型でもよい。
【００３１】
半導体基板１１の表面には素子分離領域８１が形成され、ＦＥＴを構成する各領域を規定している。素子分離領域８１は、例えば、シリコン酸化膜を用いることができる。
【００３２】
半導体基板１１の表面から、内部に向かい斜め方向に延在する形で、第１絶縁膜４１が形成されている。第１絶縁膜４１は、例えば、シリコン酸化膜を用いることができる。特に限定しないが、例えば、第１絶縁膜４１の膜厚は５００ｎｍ程度とすることができる。
【００３３】
第１絶縁膜４１と離間し、半導体基板１１から内部に向かい斜め方向に延在する形で、第２絶縁膜であるゲート絶縁膜４２が形成されている。このゲート絶縁膜４２は、例えば、シリコン酸化膜を用いることができる。特に限定しないが、例えば、ゲート絶縁膜４２の膜厚は２０ｎｍ程度とすることができる。
【００３４】
半導体基板１１の表面近傍に、ゲート絶縁膜４２と、層間絶縁膜７１、素子分離領域８１に囲まれる形で、バルク領域２１、ソース領域２２、ドレイン領域２３が形成されている。
【００３５】
第１絶縁膜４１、ゲート絶縁膜４２、素子分離領域８１に囲まれる形で、第１半導体領域であるゲート電極３１が形成されている。ゲート電極３１は、例えば、単結晶シリコンを用いることができる。
【００３６】
チャネル領域５４は、ゲート絶縁膜４２を介してゲート電極３１から所定の電界を印加されることによりバルク領域２１中に形成される領域である。チャネル領域５４は、バルク領域２１において、ゲート電極３１とバルク領域２１とが対向する、ゲート絶縁膜４２と接する部分に形成される。
【００３７】
図示するように、ゲート電極３１は、所謂Ｖ字断面を有し、バルク領域２１を囲むようになっており、通常のＭＯＳＦＥＴに比してチャネル幅を増やすことができる。
【００３８】
ゲート電極３１は、第１絶縁膜４１、ゲート絶縁膜４２、素子分離領域８１で他の半導体領域と分離されているため、トランジスタがｎ型かｐ型かに関わらず、ｎ型、ｐ型どちらの不純物でも導入でき、その濃度も任意に調整することが可能である。このため、ゲート電極３１に導入する不純物を調整することにより、の閾値電圧を任意に設定することができる。
【００３９】
また、チャネル幅を増やすことができるので、ＦＥＴ１００は高い駆動力を有することができる。そして、ＦＥＴ１００は、比較的製造が容易であるが、これについては後述する。
【００４０】
ＦＥＴ１００を構成する要素の上部の半導体基板１１上に、層間絶縁膜７１を設けている。この層間絶縁膜７１は、金属配線や金属電極と半導体とをコンタクト孔を介して接続するために用いる絶縁膜であり、例えば、シリコン酸化膜を用いることができる。
【００４１】
その層間絶縁膜７１の上部に、金属配線５１ａ、５１ｂ、５１ｃが設けてある。
金属配線５１ａは、コンタクト孔６１ａを介してソース領域２２と接続している。金属配線５１ｂは、コンタクト孔６１ｂを介してドレイン領域２３と接続している。金属配線５１ｃは、コンタクト孔６１ｃを介してゲート電極３１と接続している。これらの金属配線は、例えば、銅やアルミニウムを用いることができる。
【００４２】
［第２の実施形態のＦＥＴの構造２：図４〜６］
次に、第２の実施形態のＦＥＴの構造を説明する。
図４（ａ）は、第２の実施形態のＦＥＴを説明する斜視図であり、図４（ｂ）は、図４（ａ）における切断線Ｄ−Ｄ´から半導体基板方向に切断した断面を表示した斜視図である。図５、図６は、第２の実施形態のＦＥＴを説明する平面図及び断面図である。図５は平面図である。図６（ａ）は図５における切断線Ｅ−Ｅ´に沿う断面図、図６（ｂ）は図５における切断線Ｆ−Ｆ´に沿う断面図である。
【００４３】
図４〜図６において、２４、２５、２６はそれぞれ、第２半導体領域におけるバルク領域、ソース領域、ドレイン領域である。３４は第１半導体領域であり、ゲート電極を構成する。３４ａはゲート電極３４の上部電極となる立設部である。電気的に２００はこれらで構成するＦＥＴである。なお、第１の実施形態と同一である部分の説明は省略する。
【００４４】
第２の実施形態では、バルク領域２４、ソース領域２５、ドレイン領域２６が、第１の実施形態のバルク領域２１、ソース領域２２、ドレイン領域２３にそれぞれ相当する。そして、半導体基板１１の表面より立設部３４ａを設けた形状となっていることが特徴である。
【００４５】
バルク領域２４を覆うように、第２絶縁膜であるゲート絶縁膜４４が形成されている。ゲート絶縁膜４４は、例えば、シリコン酸化膜を用いることができる。
【００４６】
このゲート絶縁膜４４を覆うように、ゲート電極３４が形成されている。ゲート電極は、例えば、単結晶シリコンを用いることができる。
【００４７】
つまり、第１半導体領域であるゲート電極３４は、ゲート半導体基板１１の表面よりも突出し、上部電極となる立設部３４ａと、半導体基板１１の内部に設ける内設部３４ｂと
で構成している。双方は単結晶シリコンで形成されており、電気的に接続されている。
【００４８】
チャネル領域６４は、ゲート絶縁膜４４を介してゲート電極３４から所定の電界を印加されることによりバルク領域２４中に形成される領域である。チャネル領域６４は、バルク領域２４において、ゲート電極３４とバルク領域２４とが対向する、ゲート絶縁膜４４と接する部分に形成される。
【００４９】
図示するように、ゲート電極３４は、立設部３４ａが所謂凸形状を有し、内設部３４ｂが所謂Ｖ字断面を有している。このため、バルク領域２４との対向面積はより大きくなり、平面的に同じサイズで比べると第１の実施形態のＦＥＴ１００よりもチャネル幅を増やすことができる。
【００５０】
以上、説明した第１の実施形態のＦＥＴ１００及び第２の実施形態のＦＥＴ２００は、トランジスタがｎ型かｐ型かに関わらず、そのゲート電極をｎ型、ｐ型どちらにもすることができ、任意の閾値電圧を有するＦＥＴを構成できる。また、従来のＦＥＴに比して高い駆動力を有することができる。
【００５１】
ＦＥＴ１００は、半導体基板１１の上面より突出する部分が少なく、半導体素子としての平坦化に向いており、ＦＥＴ２００はチャネル幅がより広いため、高い駆動力を有している。ＦＥＴ１００とＦＥＴ２００とのどちらを用いるかは、欲するＦＥＴの特性や用途に鑑みて決めればよい。
【００５２】
［第１の実施形態の製造方法の説明：図７〜図１４］
次に、第１の実施形態のＦＥＴの製造方法を、図７から図１４を用いて説明する。
図７から図１４は、図３（ａ）と同一の方向から見た断面図である。なお、説明に際しては、半導体基板の材質をシリコンとし、絶縁膜をシリコン酸化膜とする例で説明する。
【００５３】
図７に示すように、半導体基板１１に素子分離領域８１を形成する。
素子分離領域８１は、例えば、知られているＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法を用いることができる。もちろん、他の方法、例えば、知られているＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法を用いても構わない。
【００５４】
次に、図８に示すように、半導体基板１１の表面から内部に向かい、斜め方向に延在する溝４１ａを形成する。
この場合、例えば、知られているホトリソグラフィ技術を用いてレジスト９１を形成し、公知の斜めエッチング技術を用いてエッチングを行う。エッチング後は、レジスト９１を剥離する。斜めエッチングは、例えば、半導体基板１１を載置しているステージを傾けてエッチングを行う技術や、ＦＩＢ（ｆｏｃｕｓｅｄ  ｉｏｎ  ｂｅａｍ）装置を利用すればよい。
【００５５】
同様に、図９に示すように、半導体基板１１の表面から内部に向かい、斜め方向に延在する溝４１ｂを形成する。
この場合も、知られているホトリソグラフィ技術を用いてレジスト９２を形成し、公知の斜めエッチング技術を用いてエッチングを行う。エッチング後は、レジスト９２を剥離する。
【００５６】
次に、図１０に示すように、溝４１ａ、溝４１ｂを埋めるように、第１絶縁膜４１を形成する。
この場合、例えば、知られている熱酸化技術や、ＦＩＢ装置を利用することで形成する
ことができる。
【００５７】
次に、図１１、図１２、図１３、に示すように、半導体基板１１の表面から内部に向かい斜め方向に延在する溝４２ａ、溝４２ｂを形成し、この溝４２ａ、溝４２ｂを埋めるように、第２絶縁膜を形成する。すでに説明しているように、この第２絶縁膜はゲート絶縁膜４２である。
この場合、例えば、知られているホトリソグラフィ技術、斜めエッチング技術、熱酸化技術を利用することで形成することができる。
【００５８】
なお、図１１に示す符号９３、図１２に示す符号９４は、それぞれレジストである。これらレジストは、上述と同様に溝４２ａ、溝４２ｂの形成後にそれぞれ剥離する。
【００５９】
次に、第２絶縁膜であるゲート絶縁膜４２で囲まれた第２半導体領域に、バルク領域２１、ソース領域２２、ドレイン領域２３を形成する。
この場合、知られているホトリソグラフィ技術、イオン導入技術を利用することで形成することができる。
【００６０】
最後に、図１４に示すように、層間絶縁膜７１、コンタクトホール６１ｃ、金属配線５１ｃを形成する。
この場合、例えば、知られているＣＶＤ技術、ホトリソグラフィ技術、エッチング技術、スパッタ技術を利用することで形成することができる。
【００６１】
［第２の実施形態の製造方法の説明：図１５〜図２４］
次に、第２の実施形態のＦＥＴの製造方法を、図１５から図２４を用いて説明する。
図１５から図２４は、図６（ａ）と同一の方向から見た断面図である
なお、説明に際しては、半導体基板の材質をシリコンとし、絶縁膜をシリコン酸化膜とする例で説明する。
【００６２】
図１５に示すように、半導体基板１１に、バルク領域２４の一部となる立設部２４ａを形成する。
この場合、例えば、知られているホトリソグラフィ技術、エッチング技術を利用することで半導体基板１１の表面をエッチングするなどして形成することができる。
【００６３】
この立設部２４ａは、半導体基板１１の表面よりも突出して設けるもので、図４に示すように、図面手前方向と奥方向に、それぞれドレイン領域２６の一部、ソース領域２５の一部も形成される領域である。
【００６４】
次に、図１６に示すように、素子分離領域８１を形成する。
素子分離領域８１は、例えば、知られているＬＯＣＯＳ法を用いることができる。もちろん、他の方法、例えば、知られているＳＴＩ法を用いても構わない。
【００６５】
次に、図１７に示すように、半導体基板１１の表面から内部に向かい、斜め方向に延在する溝４１ａを形成する。
この場合、例えば、知られているホトリソグラフィ技術を用いてレジスト９５を形成し、斜めエッチング技術を用いてエッチングを行う。斜めエッチングは、すでに説明した通りである。そしてその後、レジスト９５を剥離する。
【００６６】
同様に、図１８に示すように、半導体基板１１の表面から内部に向かい、斜め方向に延在する溝４１ｂを形成する。
この場合も、知られているホトリソグラフィ技術を用いてレジスト９６を形成し、すで
に説明した斜めエッチング技術を用いてエッチングを行う。エッチング後は、レジスト９６を剥離する。
【００６７】
次に、図１９に示すように、溝４１ａ、溝４１ｂを埋めるように、第１絶縁膜４１を形成する。
この場合、例えば、知られている熱酸化技術や、ＦＩＢ装置を利用することで形成することができる。
【００６８】
次に、第１絶縁膜４１で半導体基板１１より分離されている立設部２４ａを含む領域の所定の部分に、バルク領域２４、ソース領域２５、ドレイン領域２６を形成する。
この場合、知られているホトリソグラフィ技術、イオン導入技術を利用することで形成することができる。
【００６９】
ところで、第１絶縁膜４１で半導体基板１１より分離されている立設部２４ａを含む領域の所定の部分に、バルク領域２４、ソース領域２５、ドレイン領域２６を形成するために所定の不純物をイオン注入した後、注入した不純物の活性化を行う熱処理工程を行わずに、後述する第２絶縁膜であるゲート絶縁膜４４を形成する熱酸化工程で活性化してもよい。そうすれば、イオン注入した不純物の活性化のための熱処理工程を短縮できる。
【００７０】
次に、図２０、図２１、図２２、に示すように、半導体基板１１の表面から内部に向かい斜め方向に延在する溝４４ａ、溝４４ｂを形成し、この溝４４ａ、溝４４ｂを埋め、バルク領域２４を覆うように、第２絶縁膜であるゲート絶縁膜４４を形成する。
この場合、例えば、知られているホトリソグラフィ技術、斜めエッチング技術、熱酸化技術を利用することで形成することができる。
【００７１】
図２２に示すように、半導体基板１１の第１絶縁膜４１と第２絶縁膜であるゲート絶縁膜４４との間の領域が第１半導体領域３４を構成する半導体基板１１の内部に設ける内設部３４ｂとなる。
【００７２】
なお、図２０に示す符号９７、図２１に示す符号９８は、それぞれレジストである。これらレジストは、上述と同様に溝４４ａ、溝４４ｂの形成後にそれぞれ剥離する。
【００７３】
次に、図２３に示すように、半導体基板１１の表面よりも突出している立設部３４ａを形成し、内設部３４ｂとでゲート電極３４を形成する。
この場合、例えば、知られているＣＶＤ技術や、エピタキシャル成長技術を利用することで、半導体基板１１上部に単結晶シリコンを形成し、所定の形状に加工して形成することができる。
【００７４】
最後に、図２４に示すように、層間絶縁膜７１、コンタクトホール６１ｃ、金属配線５１ｃを形成する。
この場合、例えば、知られているＣＶＤ技術、ホトリソグラフィ技術、エッチング技術、スパッタ技術を利用することで形成することができる。
【００７５】
以上、第１の実施形態のＦＥＴ１００及び第２の実施形態のＦＥＴ２００の製造方法を説明した。例示したように、ＦＥＴ１００及びＦＥＴ２００は、比較的容易な製造方法で製造できるため、製造に掛るコストを抑えることができる。
【産業上の利用可能性】
【００７６】
この発明によれば、閾値電圧を任意の値に設定することが可能であり、駆動力の高い、比較的製造の容易な、ＦＥＴを構成することができる。したがって、ＦＥＴとして高い性
能と低いコストとを両立しており、電子機器用のＦＥＴ全般に好適である。
【符号の説明】
【００７７】
１１  半導体基板
２１、２４  バルク領域
２２、２５  ソース領域
２３、２６  ドレイン領域
３１、３４  ゲート電極
４１  第１絶縁膜
４２、４４  第２絶縁膜（ゲート絶縁膜）
４１ａ、４１ｂ、４２ａ、４２ｂ、４４ａ、４４ｂ  溝
５１ａ、５１ｂ、５１ｃ  金属配線
６１ａ、６１ｂ、６１ｃ  コンタクト孔
７１  層間絶縁膜
８１  素子分離領域
９１、９２、９３、９４、９５、９６、９７、９８  レジスト
１００、２００  ＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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