(57)【要約】【課題】ＰＮ接合型ダイオードの配置スペースを確保するとともに、効率よくダイオード容量を確保し得る、FDSOI層に受光部を設けた完全空乏型の受光素子、および撮像装置を提供する。【解決手段】外部からの光を受光する受光部をFDSOI層１３に設けた完全空乏型の受光素子において、受光部は、単位画素毎に、FDSOI層１３の積層面方向にＰ型領域２６とＮ型領域２５を配列してなるＰＮ接合型ダイオードを備えて構成され、かつ単位画素毎の受光部１３をこの受光部１３の厚み方向から見たときのＰＮ接合面が、単一の矩形形状の側面とされた場合よりも面積を増大し得るＰＮ接合面エンラージパターンとするように構成されている。【選択図】図１
2015115503.tif 000002
【特許請求の範囲】
【請求項１】
外部からの光を受光する受光部をFDSOI層に設けた完全空乏型の受光素子において、
該受光部は、単位画素毎に、前記FDSOI層の積層面方向にＰ型領域とＮ型領域を配列してなるＰＮ接合型ダイオードを備えてなり、かつＰＮ接合面が、当該受光部において形成された単一の直方体の全側面とされた場合よりも面積を増大させ得る、ＰＮ接合面エンラージパターンとなるように構成されていることを特徴とする受光素子。
【請求項２】
前記ＰＮ接合面エンラージパターンは、前記受光部の厚み方向から見たときに、単位画素毎に、一の直線パターンに対して他の複数の直線パターンを交差させてなる櫛形形状のパターンをなすように構成されていることを特徴とする請求項１記載の受光素子。
【請求項３】
前記ＰＮ接合面エンラージパターンは、前記受光部の厚み方向から見たときに、単位画素毎に、螺旋形状のパターンをなすように構成されていることを特徴とする請求項１記載の受光素子。
【請求項４】
ケイ素系材料からなる支持基板上に、絶縁層および前記FDSOI層をこの順に積層してなることを特徴とする請求項１から３のうちいずれか１項記載の受光素子。
【請求項５】
前記ケイ素系材料が、Ｓｉからなる、またはＳｉＯ、ＳｉＯ２、ＳｉＣ等のＳｉを含む材料であることを特徴とする請求項４記載の受光素子。
【請求項６】
前記受光部が固体撮像素子用のフォトダイオードを備えていることを特徴とする請求項１から５のうちいずれか１項記載の受光素子。
【請求項７】
請求項１〜６のうちいずれか１項記載の受光素子を搭載したことを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、SOI（Silicon on Insulator）層に、受光部を形成された受光素子に関し、特に、FDSOI（完全空乏型のSOI（Fully-Depleted SOI））層にＰＮ接合型のフォトダイオードが形成された受光素子およびこれを用いた撮像装置に関するものである。
【背景技術】
【０００２】
近年、LSI素子の高速化や低消費電力化がますます求められており、特に固体撮像素子においては、扱う情報量の増大に伴って、A/D変換等の信号処理の高速化が求められている（例えば特許文献１を参照）。
【０００３】
一方、ドレイン接合用容量等の寄生容量の低減、ラッチアップフリー、接合リーク電流の低減などを図り得るFDSOI型のCMOSが注目されるようになってきており、その研究開発が種々なされている。
【０００４】
なお、FDSOI型のCMOSは、シリコン層の厚さがおよそ100nm以下の完全空乏型のSOI層にCMOS回路（読出し回路）が形成されたものである。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１３−２１１２９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、CMOSイメージセンサにおいては、従来より、シリコン層の深さ方向に配列されたＰ型領域とＮ型領域を接合してなるＰＮ接合型フォトダイオードにより光電変換を行っている。しかしながら、FDSOI型では、拡散層がSOI層の最下部まで到達しているため深さ方向にＰＮ接合型ダイオードが形成できず、光電変換部と信号処理部を同一SOI層に作製することが困難である。
【０００７】
本発明は、上記課題を解決するためになされたもので、FDSOI層に受光部を設けた完全空乏型の受光素子において、ＰＮ接合型ダイオードの配置スペースを確保するとともに、効率よくダイオード容量を確保し得る受光素子、およびこれを搭載した撮像装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００８】
本発明の受光素子は、
外部からの光を受光する受光部をFDSOI層（完全空乏型のＳＯＩ層）に設けた完全空乏型の受光素子において、
該受光部は、単位画素毎に、前記FDSOI層の積層面方向にＰ型領域とＮ型領域を配列してなるＰＮ接合型ダイオードを備えてなり、かつＰＮ接合面が、当該受光部において形成された単一の直方体の全側面とされた場合よりも面積を増大させ得る、ＰＮ接合面エンラージパターンとなるように構成されていることを特徴とするものである。
【０００９】
なお、ここで上記「直方体」は、上記「FDSOI層」中に配され得るサイズに形成された仮想的な基準体である。この直方体の全側面の面積が最大となるのは、この直方体が受光部の外形と一致する状態となった場合であるから、上記ＰＮ接合面のパターンは、このような直方体の全側面の面積よりも大きな接合面面積を有するものである。
【００１０】
また、上記「ＰＮ接合面エンラージパターン」とは、上記構成中に示されるように、「ＰＮ接合面が、当該受光部においてFDSOI層に形成された単一の直方体の全側面（四方向の側面）によって表された場合よりも面積を増大させ得る」接合面の形態を称する。
【００１１】
また、前記ＰＮ接合面エンラージパターンは、前記受光部の厚み方向から見たときに、単位画素毎に、一の直線パターンに対して他の複数の直線パターンを交差させてなる櫛形形状のパターンをなすように構成されていることが好ましい。なお、この場合の交差の角度は９０度であることが望ましいが、これに限られるものではない。
【００１２】
あるいは、前記ＰＮ接合面エンラージパターンは、前記受光部の厚み方向から見たときに、単位画素毎に、螺旋形状のパターンをなすように構成されていることが好ましい。
【００１３】
また、ケイ素系材料からなる支持基板上に、絶縁層および前記FDSOI層をこの順に積層してなることが好ましい。
前記ケイ素系材料が、Ｓｉからなる、またはＳｉＯ、ＳｉＯ２、ＳｉＣ等のＳｉを含む材料であることが好ましい。
【００１４】
また、前記受光部が固体撮像素子用のフォトダイオードを備えていることが好ましい。
【００１５】
さらに、本発明の撮像装置は、上記いずれかの受光素子を搭載したことを特徴とするものである。
【発明の効果】
【００１６】
本発明に係る受光素子および固体撮像素子によれば、単位画素毎に、FDSOI層においてその積層面方向にＰ型領域とＮ型領域を配列して、ＰＮ接合型のフォトダイオードを形成し、受光部を構成している。したがって、深さ方向に距離が取れないFDSOI層においても、光電変換部としてのＰＮ接合型ダイオードを容易に形成することができる。
【００１７】
また、ＰＮ接合面が、単一の直方体の全側面とされた場合よりも面積を増大させ得るＰＮ接合面エンラージパターンとなるように構成されているので、FDSOI層の積層面方向にＰＮ接合型のフォトダイオードを形成する場合であっても、大きなダイオード容量を効率よく確保することが可能となる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施形態に係る受光素子の単位画素を示す平面図(a)および断面図(b)である。
【図２】従来の受光素子の単位画素を示す断面図である。
【図３】本発明の実施形態に係る受光素子の概略を示す図である。
【図４】図３に示す受光素子の単位画素の等価回路を示す図である。
【図５】本発明の実施形態に係る撮像装置を示す概略図である。
【図６】図１に示す受光素子の単位画素の変更態様を示す平面図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施形態に係る受光素子およびこれを用いた撮像装置について図１を用いて説明する。
まず、本発明の要点である受光素子としてのCMOSイメージセンサ１の単位画素について説明する。
【００２０】
本実施形態に係るCMOSイメージセンサ１の単位画素は、図１（ｂ）に示すようにＳｉ支持基板１１上に、絶縁層としてのSiO2層１２および受光部として機能するFDSOI層１３をこの順に積層してなる。
ここでFDSOI層１３とは、厚みが100nm以下となる、完全空乏型のSOI層のことを称する。
【００２１】
また、FDSOI層１３は、リセット機能等を有するトランジスタを構成するソース電極部２１、ゲート電極部２２およびドレイン電極部２３、ならびにこのドレイン電極部２３に接続されたフォトダイオード部２４を備えている。このフォトダイオード部２４は、Ｎ型領域２５およびＰ型領域２６を備えており、これらＮ型領域２５とＰ型領域２６の接合面によってＰＮ型フォトダイオードが形成される。
【００２２】
CMOSトランジスタのソース/ドレイン電極のうち一方がＰＮ接合型のフォトダイオードと一体として形成されている点等において、従来のCMOSイメージセンサと同様に構成されているので、FDSOI層１３をCMOSイメージセンサ１の既存の回路中に組み込んでも、フォトダイオードのリセット動作や信号の増幅動作等の処理を行うことができる。
【００２３】
なお、図１中で、ソース電極部２１およびドレイン電極部２３を構成するＮ＋層は、NMOSの拡散層を作製する場合と同様の拡散処理を用いて作成される。また、ゲート電極部２２を構成するＰ＋層は、PMOSの拡散層を作る拡散工程を作製する場合と同様の拡散処理を用いて作製される。さらに、Ｎ−層はPMOSのFDSOI層を作製する場合と同様の拡散処理を用いて作製される。このため、本実施形態にかかるCMOSイメージセンサ１については、従来の標準プロセス技術を用いて作製することができる。
【００２４】
ところで、図２（断面図）に示すように、一般の（従来の）CMOSイメージセンサの単位画素１０２においては、ソース部１２１、ゲート部１２２およびドレイン部１２３は本実施形態のソース部２１、ゲート部２２およびドレイン部２３と同様に形成されているが、フォトダイオード部１２４は、Ｐ−層からなるＰ型領域１１１とＮ＋層からなるＮ型領域１１２を積層してなり、Ｐ型領域１１１とＮ型領域１１２との界面がＰＮ接合面となり、これによってＰＮ接合型ダイオードが縦方向（上下方向）に形成される。
【００２５】
このような従来技術に対して、本実施形態においては、信号処理の高速化等を図るため、FDSOI層１３にCMOSイメージセンサ１の信号処理回路を形成する構成を採用している。
【００２６】
しかしながら、FDSOI層１３にCMOSイメージセンサ１の信号処理回路を形成した場合には、拡散層がFDSOI層１３の最下部まで到達しており深さ方向にＰＮ接合型ダイオードが形成できないため、本実施形態においては、FDSOI層１３の面方向（横方向）にＰ型領域とＮ型領域を配列しており、ＰＮ接合型ダイオードが、図１（ａ）に示すように横方向に形成されるように構成している。これにより、フォトダイオード部２４に光電変換機能をもたせることができる。
【００２７】
また、一般に、ＰＮ接合型ダイオードを横方向に形成した場合には、縦方向（図２を参照）に形成した場合と比べて、配置スペースに伴うダイオード容量確保の点で不利であるが、本実施形態においては、フォトダイオード部２４のＰＮ型接合パターンを、図１に示すように、櫛歯状に形成しているため、ＰＮ接合面の面積を増大させることができ、ダイオード容量を確保することができる。これによりＰＮ接合型ダイオードを横方向に形成した場合の問題点を解消することができる。
【００２８】
なお、一般のSOI層を用いた受光素子として、横方向にフォトダイオードを配設してなるPIN型素子が知られている（特開平11-191633号公報）が、そもそも、通常のCMOSイメージセンサのプロセスと異なるPIN構造の作製にはコストが増大するという問題がある。またI層の空乏層化用電極を配置することが必要であるため、レイアウト面積が増大するうえに、この電極の駆動操作が複雑になるという問題がある。そのため、FDSOIにこのような従来技術を用いようとする手法は採用できないものと考えられていた。
【００２９】
上述したように、本実施形態では、ＰＮ接合面の面積を増大させるために、フォトダイオード部２４のＰＮ接合パターンを、図１に示すように、櫛歯状に形成している。
【００３０】
以下、図１を用いて、ＰＮ接合面の面積を算出することにより本実施形態を数値的に検証する。なお、図１（ａ）に示す櫛歯の幅は0.5μmとする。また、受光部（FDSOI層）１３の厚みは50nmとする。
【００３１】
図１（ａ）における、ＰＮ接合部の全周の長さが、180μmになると仮定すると、ＰＮ接合面の面積（ダイオード面積）は、180μm×50nm = 9μm2となる。よって、図２に示すような通常の縦方向形状のフォトダイオードに換算すると、およそ3μm角のものと同じ接合面積を得ることができる。
【００３２】
このように、レイアウトを変更することにより、約10μm角のSOIフォトダイオードでも、約3μm角のシリコンフォトダイオードと同程度の接合面積を得ることができる。
【００３３】
次に、上述した単位画素を多数個（例えば２００万画素）搭載してなる、本実施形態に係るＣＭＯＳイメージセンサ１の構成を、図３および図４を用いて説明する。
【００３４】
ＣＭＯＳイメージセンサ１は、単位画素２毎に上述したフォトダイオード３２、行リセット線３３、行選択線３４、列信号線３５、垂直シフトレジスタ３６、および水平シフトレジスタ３７を備えてなる。
なお、行リセット線３３および行選択線３４は、行方向でフォトダイオード３２に接続され、列信号線３５は、列方向でフォトダイオード３２に接続されるようになっている。
【００３５】
また、垂直シフトレジスタ３６は、行リセット線３３および行選択線３４に接続され、水平シフトレジスタ３７は、列信号線３５と接続される。なお、垂直シフトレジスタ３６と水平シフトレジスタ３７は、図示されないタイミングジェネレータと接続される。
【００３６】
ここで、タイミングジェネレータからは、シフト、リセット、行選択、行読出等のパルス信号が出力されており、垂直シフトレジスタ３６および水平シフトレジスタ３７は、これらのパルス信号の入力に応じて、ＣＭＯＳイメージセンサ１の各部を制御する。
【００３７】
次に、図５を用いて、本実施形態に係る撮像装置について説明する。
被写体情報を担持した光は撮像レンズ３６０を介して、上述した撮像素子（ＣＭＯＳイメージセンサ）１の撮像面上の各単位画素２のフォトダイオード（ＰＤ）３２に入射する。これにより撮像された被写体像情報は、映像信号に変換されて映像信号処理手段３２０に入力される。この後、この映像信号処理手段３２０からは、カメラの出力端子に送出される出力用映像信号と制御用映像信号が出力される。
【００３８】
この制御用映像信号は、ズーム／フォーカス制御手段３４０に入力される。このズーム／フォーカス制御手段３４０においては、この制御用映像信号に基づきズーム／フォーカス制御信号が演算され、出力される。
【００３９】
出力されたズーム／フォーカス制御信号は、撮像レンズ３６０のレンズ駆動部３５０に入力され、この撮像レンズ３６０のズーム／フォーカス制御が行われる。
【００４０】
以上、本発明に係る受光素子および撮像装置によれば、上述した実施形態のものに限られるものではなく、その他の種々の態様の変更が可能である。例えば、ＰＮ接合面を増大させるために、上記実施形態においては、ＰＮ接合面を櫛歯状のパターンに形成しているが、FDSOI層中に形成された直方体の全側面（四方向の側面）の合計面積を基準面積とすると、この基準面積よりもＰＮ接合面を増大させ得るＰＮ接合面エンラージパターンであれば、櫛歯状のパターンに限られるものではなく、種々の形態を採用し得る。
【００４１】
例えば、その他のＰＮ接合面エンラージパターンとしては、図６に示すように、ＰＮ接合面として螺旋状のものも採用し得る。すなわち、FDSOI層２１３は、ソース電極部２２１、ゲート電極部２２２、ドレイン電極部２２３、およびこのドレイン電極部２２３に一体的に接続されたフォトダイオード部２２４を備えている。このフォトダイオード部２２４は、Ｎ型領域２２５およびＰ型領域２２６を備えており、これらＮ型領域２２５およびＰ型領域２２６の螺旋状の接合面（図６中、紙面に対して垂直に形成される）によってＰＮ接合型ダイオードが形成される。
【００４２】
また、１点を中心として外方に発散していくように、ＰＮ接合面のパターンを放射状に構成するようなパターンを採用することも可能である。
【００４３】
また、上記実施形態のものの極性とは、ＰとＮの極性を反対にすることも可能である。
【００４４】
なお、上記実施形態においては、ＰＮ接合面がFDSOI層の積層面に対して垂直とされているが、例えば、ＰＮ接合面をFDSOI層の積層面に対して斜めに形成したり、平面ではなく凹面や凸面とすることも可能であり、この場合にはＰＮ接合面の面積を増加させることができるので好ましい。
【００４５】
さらに、上記実施形態のものにおいては、受光素子として固体撮像素子用のフォトダイオードに適用されているが、本発明の受光素子としてはこれに限られるものではなく、その他の種々の受光素子に適用が可能であり、例えば、受光部が４分割、あるいは分割されていないフォトディテクタにも適用が可能である。
【符号の説明】
【００４６】
１      CMOSイメージセンサ
２、１０２、２０２      単位画素
１１      Ｓｉ支持基板
１２      SiO2層
１３、１１３、２１３      FDSOI層
２１、１２１、２２１      ソース電極部
２２、１２２、２２２      ゲート電極部
２３、１２３、２２３      ドレイン電極部
２４、１２４、２２４      フォトダイオード部
２５、１１２、２２５      Ｎ型領域
２６、１１１、２２６      Ｐ型領域
３２      フォトダイオード（ＰＤ）
３３      行リセット線
３４      行選択線
３５      列信号線
３６      垂直シフトレジスタ
３７      水平シフトレジスタ
３０１    撮像装置
３１０    撮像素子
３２０    映像信号処理手段
３４０    ズーム/フォーカス制御手段
３５０    レンズ駆動部
３６０    撮像レンズ
【図３】
2015115503.tif 000003
【図４】
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【図５】
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【図１】
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【図２】
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【図６】
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