(57)【要約】【課題】基板に塗付される接着材の広がりを抑制し、接着材の塗布領域の精度を向上させる。【解決手段】一態様における半導体装置の製造方法では、まず、表面に窪み２６が形成された基板１０を準備し、窪み２６の少なくとも一部が露出するように基板１０上に第１の半導体チップ３０を搭載する。そして、基板１０の窪み２６に液状又はペースト状の接着材３８を供給する。その後、第２の半導体チップ４０の一部が、第１の半導体チップ３０から張り出し、かつ窪み２６に対向する突出部４１を形成するように、第１の半導体チップ３０上に第２の半導体チップ４０を搭載する。これによって、第２の半導体チップ４０は接着材３８で固定される。【選択図】図１１
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【特許請求の範囲】
【請求項１】
表面に窪みが形成された基板を準備するステップと、
前記窪みの少なくとも一部が露出するように前記基板上に第１の半導体チップを搭載するステップと、
前記基板の前記窪みに液状又はペースト状の接着材を供給するステップと、
第２の半導体チップの一部が、前記第１の半導体チップから張り出し、かつ前記窪みに対向する突出部を形成するように、前記第１の半導体チップ上に前記第２の半導体チップを搭載し、前記第２の半導体チップを前記接着材で固定するステップと、
を含む半導体装置の製造方法。
【請求項２】
前記第１及び第２の半導体チップは電極パッドを有し、
前記基板は接続パッドを有し、
前記第１及び第２の半導体チップの前記電極パッドと前記接続パッドとを導電性のワイヤによって電気的に接続するステップをさらに有する、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記基板は、前記絶縁基材と、絶縁基材上に形成された回路層と、前記回路層を覆う絶縁膜と、を有し、
前記窪みは前記絶縁膜に形成されている、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第１の半導体チップは、前記窪みの少なくとも一部を露出し、かつ前記窪みを跨ぐように、前記基板上に搭載される、請求項１から３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記基板は、前記第１及び第２の半導体チップが搭載される製品形成部であってダイシングラインによって区画された複数の製品形成部を有し、
前記ダイシングラインに沿って前記基板を切断するステップをさらに有する、請求項１から４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記ダイシングラインに沿って前記基板を切断する前に、複数の前記製品形成部に搭載された前記第１及び第２の半導体チップを全体的に覆う封止体を形成するステップをさらに有する、請求項１から５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
ダイシングラインによって区画された複数の製品形成部を有し、該製品形成部の表面に窪みが形成された配線基板を準備するステップと、
前記窪みの少なくとも一部が露出するように各々の前記製品形成部上に第１の半導体チップを搭載するステップと、
前記製品形成部の前記窪みに液状又はペースト状の接着材を供給するステップと、
第２の半導体チップの一部が、前記第１の半導体チップから張り出し、かつ前記窪みに対向する突出部を形成するように、前記第１の半導体チップ上に前記第２の半導体チップを搭載し、前記第２の半導体チップを前記接着材で固定するステップと、
を含む半導体装置の製造方法。
【請求項８】
複数の前記製品形成部上に搭載された前記第１及び第２の半導体チップと前記接着材とを全体的に覆う封止体を形成するステップをさらに有する、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記ダイシングラインに沿って前記配線基板を切断するステップをさらに有する、請求項７または８に記載の半導体装置の製造方法。
【請求項１０】
表面に窪みが形成された基板と、
前記窪みの少なくとも一部が露出するように前記基板上に載せられた第１の半導体チップと、
前記第１の半導体チップから張り出し、かつ前記窪みに対向する突出部を形成するように、前記第１の半導体チップ上に載せられた第２の半導体チップと、
少なくとも前記窪みと前記第２の半導体チップとの間の空間に形成された接着材と、を有する半導体装置。
【請求項１１】
前記第１及び第２の半導体チップは電極パッドを有し、
前記基板は接続パッドを有し、
前記第１及び第２の半導体チップの前記電極パッドと前記接続パッドとが導電性のワイヤによって電気的に接続されている、請求項１０に記載の半導体装置。
【請求項１２】
前記基板は、前記絶縁基材と、絶縁基材上に形成された回路層と、前記回路層を覆う絶縁膜と、を有し、
前記窪みは前記絶縁膜に形成されている、請求項１０または１１に記載の半導体装置。
【請求項１３】
前記第１及び第２の半導体チップと前記接着材とを覆う封止体をさらに有する、請求項１０から１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記第１の半導体チップは、前記窪みを跨ぐように前記基板上に搭載されている、請求項１０から１３のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体チップが互いに積層されたチップ積層体を含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、電子機器の小型化や高機能化に伴って、複数の半導体チップが互いに積層されて成るチップオンチップ（ＣｏＣ）型の半導体装置が開発されている。
【０００３】
特許文献１は、配線基板と、配線基板上に搭載された複数の半導体チップと、を有する半導体装置及びその製造方法を開示している。複数の半導体チップは、略長方形の板状である。第１の半導体チップ上に搭載された第２の半導体チップは、第１半導体チップとは９０度回転した状態で搭載される。これにより、第２の半導体チップの短辺側の両端部が、第１の半導体チップのから突出したオーバーハング部を形成する。オーバーハング部を補強するため、第２の半導体チップのオーバーハング部と配線基板との間の隙間には、アンダーフィルが充填される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−１１５１９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載の方法では、第１の半導体チップの上に第２の半導体チップを搭載した後、第２の半導体チップのオーバーハング部と配線基板との間の隙間にアンダーフィルが塗付される。具体的には、アンダーフィル材は配線基板の近傍に滴下される。滴下されたアンダーフィル材は毛細管現象により第２の半導体チップのオーバーハング部の下の隙間に流れ込む。このようにして、第２の半導体チップのオーバーハング部と配線基板との間の隙間がアンダーフィル材で充填される。
【０００６】
しかしながら、アンダーフィル材は、第２の半導体チップのオーバーハング部と配線基板との間の隙間だけでなく、第２の半導体チップから遠ざかる方向にも広がり得る。これにより、アンダーフィル材の塗布領域が不安定になったり、アンダーフィル材の塗布効率が低下したりすることがある。
【０００７】
したがって、オーバーハング部を補強する部材を塗布する改善された手法が望まれる。
【課題を解決するための手段】
【０００８】
一実施形態における半導体装置の製造方法では、表面に窪みが形成された基板を準備し、窪みの少なくとも一部が露出するように基板上に第１の半導体チップを搭載する。そして、基板の窪みに液状又はペースト状の接着材を供給する。第２の半導体チップの一部が、第１の半導体チップから張り出し、かつ窪みに対向する突出部を形成するように、第１の半導体チップ上に第２の半導体チップを搭載する。これによって、第２の半導体チップは接着材で固定される。
【０００９】
液状又はペースト状の接着材を基板上の窪みに塗布する際、基板に形成された窪みは、接着材の広がりを抑制し、接着材の塗布領域を精度よく決定する。
【発明の効果】
【００１０】
接着材の広がりを抑制し、接着材の塗布領域の精度を向上させることができる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態に係る半導体装置の概略構成を示す平面図である。
【図２】図１の２Ａ−２Ａ線に沿った半導体装置の概略断面図である。
【図３】図１の３Ａ−３Ａ線に沿った半導体装置の概略断面図である。
【図４】第１の実施形態に係る半導体装置の製造方法の一ステップを示す平面図である。
【図５】図４に示すステップに続くステップを示す平面図である。
【図６】図５に示すステップに続くステップを示す平面図である。
【図７】図６に示すステップに続くステップを示す平面図である。
【図８】第１の実施形態に係る半導体装置の製造方法の一ステップを示す断面図である。
【図９】図８に示すステップに続くステップを示す断面図である。
【図１０】図９に示すステップに続くステップを示す断面図である。
【図１１】図１０に示すステップに続くステップを示す断面図である。
【図１２】図１１に示すステップに続くステップを示す断面図である。
【図１３】図１２に示すステップに続くステップを示す断面図である。
【図１４】図１３に示すステップに続くステップを示す断面図である。
【図１５】図１４に示すステップに続くステップを示す断面図である。
【図１６】図１５に示すステップに続くステップを示す断面図である。
【図１７】図１６に示すステップに続くステップを示す断面図である。
【図１８】図１７に示すステップに続くステップを示す断面図である。
【図１９】第１の実施形態に係る半導体装置に含まれる基板の代わりに用いることができる第２の実施形態に係る基板の構成を示す平面図である。
【図２０】第１の実施形態に係る半導体装置に含まれる基板の代わりに用いることができる第３の実施形態に係る基板の構成を示す平面図である。
【図２１】第３の実施形態に係る基板を用いた半導体装置の第１の断面を示す断面図である。
【図２２】第３の実施形態に係る基板を用いた半導体装置の、第１の断面と直交する第２の断面を示す断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について図面を参照して説明する。
【００１３】
図１は、第１の実施形態に係る半導体装置の概略構成を示す平面図である。図２は、図１の２Ａ−２Ａ線に沿った半導体装置の概略断面図である。図３は、図１の３Ａ−３Ａ線に沿った半導体装置の概略断面図である。
【００１４】
半導体装置は、基板１１及び半導体チップ３０，４０，５０，６０を有する。基板１１は、絶縁基材２０と、絶縁基材２０の両面に形成された配線層（不図示）と、当該配線層を覆う第１及び第２の絶縁膜２２，２４と、を有していてよい。絶縁基材２０は例えばガラスエポキシから形成することができる。第１及び第２の絶縁膜２２，２４はソルダーレジスト膜であってよい。
【００１５】
基板１１の一面に形成された配線層の一部は第１の絶縁膜２２から露出している。第１の絶縁膜２２から露出した配線層の一部は接続パッド１６を形成している。基板１１の他面に形成された配線層の一部は、第２の絶縁膜２４から露出している。第２の絶縁膜２４から露出した配線層の一部はランド１８を形成している。ランド１８上には外部端子７２が形成されている。外部端子７２は例えば半田ボールから形成することができる。
【００１６】
第１の半導体チップ３０は基板１１上に搭載されている。第２の半導体チップ４０は第１の半導体チップ３０上に搭載されている。第３の半導体チップ５０は第２の半導体チップ４０上に搭載されている。第４の半導体チップ６０は第３の半導体チップ５０上に搭載されている。第１〜第４の半導体チップ３０，４０，５０，６０は、略長方形の板状であってよい。
【００１７】
第１〜第４の半導体チップ３０，４０，５０，６０は、製造すべき半導体装置の機能に応じた回路層３２，４２，５２，６２をそれぞれ有している。第１〜第４の半導体チップ３０，４０，５０，６０は、例えばＤＲＡＭのようなメモリチップであってよい。第１〜第４の半導体チップ３０，４０，５０，６０の端部近傍には、複数の電極パッド３４，４４，５４，６４が形成されている。第１〜第４の半導体チップ３０，４０，５０，６０の電極パッド３４，４４，５４，６４は、基板１１上の対応する接続パッド１６に導電性のワイヤ３６，４６，５６，６６によってそれぞれ電気的に接続されている。なお、第１〜第４の半導体チップ３０，４０，５０，６０は、互いに同一の構成のものであってよい。
【００１８】
第２の半導体チップ４０は、第１の半導体チップ３０に対して９０°回転した状態で第１の半導体チップ３０上に搭載されていてよい。これにより、第２の半導体チップ４０の一部は、第１の半導体チップ３０から張り出した突出部（オーバーハング）４１を形成する。第１の半導体チップ３０の電極パッド３４は第２の半導体チップ４０から露出する。
【００１９】
第３の半導体チップ５０は、第２の半導体チップ４０に対して９０°回転した状態で第２の半導体チップ４０上に搭載されていてよい。好ましくは、第３の半導体チップ５０は、半導体チップの表面に直交する方向から見て、第１の半導体チップ３０と同じ位置に配置される。
【００２０】
第４の半導体チップ６０は、第３の半導体チップ５０に対して９０°回転した状態で第３の半導体チップ５０上に搭載されていてよい。好ましくは、第４の半導体チップ６０は、半導体チップの表面に直交する方向から見て、第２の半導体チップ４０と同じ位置に配置される。
【００２１】
基板１１の、第２の半導体チップ４０の突出部４１に対向する部分に、窪み２６が形成されている。窪み２６の深さは、第１の絶縁膜２２の厚みよりも小さくてよい。この場合、窪み２６の底部は第１の絶縁膜２２により形成される。これに代えて、窪み２６の深さは第１の絶縁膜２２の厚みと同じであってもよい。この場合、窪み２６の底は絶縁基材２０に達する。
【００２２】
基板１１に形成された窪み２６は、第２の半導体チップ４０の突出部４１よりも多少外側まで広がっていてよい。これに代えて、窪み２６は、突出部４１よりも内側の領域にのみ形成されていてもよい。また、窪み２６は、突出部４１とほぼ同程度の範囲に形成されていてもよい。
【００２３】
突出部４１に対向する部分に形成された窪み２６上に接着材３８が形成されている。接着材３８は非導電性ペーストから形成された絶縁体であってよい。接着材３８は、特に第２の半導体チップ４０の突出部４１と基板１１との間の隙間を埋めている。接着材３８は、第１の半導体チップ３０と第３の半導体チップ５０の間の隙間と、第２の半導体チップ４０と第４の半導体チップ６０の間の隙間とに、充填されていてもよい。この接着材３８及び半導体チップ３０，４０，５０，６０を覆うように封止体７０が形成されていてよい。
【００２４】
図４〜図７は第１の実施形態に係る半導体装置の製造方法を示す平面図であり、図８〜図１８は第１の実施形態に係る半導体装置の製造方法を示す断面図である。図８は図４の８Ａ−８Ａ線に沿った断面を示している。図９は図５の９Ａ−９Ａ線に沿った断面を示している。図１０は図６の１０Ａ−１０Ａ線に沿った断面を示している。図１２は図７の１２Ａ−１２Ａ線に沿った断面を示している。
【００２５】
まず、図４及び図８に示すように、複数の製品形成部１２がマトリクス状に配置された配線基板（ウエハ）１０を準備する。ここで、製品形成部１２とは、１つの半導体装置の基板を構成する一単位を指す。すなわち、各製品形成部１２が、図１〜３に示す半導体装置の基板１１に対応する。配線基板１０は、ダイシングライン１４によって複数の製品形成部１２に区画されている。なお、図４及び図８では、便宜上、配線基板１０の１つの製品形成部１２と、当該製品形成部１２に隣接する製品形成部の一部とが示されている。
【００２６】
配線基板１０は、絶縁基材２０と、絶縁基材２０の両面に形成された配線層（不図示）と、当該配線層を覆う第１及び第２の絶縁膜２２，２４と、を有していてよい。絶縁基材２０は例えばガラスエポキシから形成することができる。第１及び第２の絶縁膜２２，２４はソルダーレジスト膜であってよい。
【００２７】
配線基板１０の一面に形成された配線層の一部は、第１の絶縁膜２２から露出している。第１の絶縁膜２２から露出した配線層の一部は、接続パッド１６を形成している。配線基板１０の他面に形成された配線層の一部は、第２の絶縁膜２４から露出している。第２の絶縁膜２４から露出した配線層の一部は、外部端子用のランド１８を形成している。
【００２８】
また、配線基板１０の各製品形成部１２の表面に窪み２６が形成されている。具体的には、配線基板１０の第１の絶縁膜２２の中央領域に窪み２６が形成されている。窪み２６の深さは、第１の絶縁膜２２の厚みよりも小さくてよく、また第１の絶縁膜２２の厚みと同じであってもよい。
【００２９】
配線基板１０の窪み２６は、窪み２６が作られるように絶縁基材２０上に絶縁膜２２を形成することによって形成されてよい。これに代えて、窪み２６は、絶縁基材２０上に絶縁膜２２を形成した後に、絶縁膜２２の一部を除去することによって形成されてもよい。
【００３０】
次に、図５及び図９に示すように、配線基板１０の各製品形成部１２上に第１の半導体チップ３０を載せる。本例では、第１の半導体チップ３０は、製品形成部１２の窪み２６を跨って、製品形成部１２上に載せられる。すなわち、第１の半導体チップ３０の表面に直交する方向から見たとき、製品形成部１２に形成された窪み２６の一部が、第１の半導体チップ３０から露出している。
【００３１】
第１の半導体チップ３０は、製造すべき半導体装置の機能に応じた回路層３２を有している。第１の半導体チップ３０は、例えばＤＲＡＭのようなメモリチップであってよい。第１の半導体チップ３０の端部近傍には、複数の電極パッド３４が形成されている。第１半導体チップ３０はＤＡＦ（Ｄｉｅ  Ａｔｔａｃｈ  Ｆｉｌｍ）のような接着部材（不図示）を介して配線基板１０に接着されてもよい。
【００３２】
次に、図６及び図１０に示すように、配線基板１０の各製品形成部１２に形成された窪み２６に液状又はペースト状の接着材３８を供給する。接着材３８は、非導電性ペースト、より具体的には熱硬化性の樹脂ペーストであってよい。
【００３３】
液状又はペースト状の接着材３８は、シリンジを介して窪み２６に供給される。接着材３８は、第１の半導体チップ１０の両側から露出した窪み２６のうちの一方から供給されてもよく、窪み２６の両側から供給されてもよい。液状又はペースト状の接着材３８は、毛細管現象により第１の半導体チップ３０と配線基板１０との間の隙間に入る。配線基板１０に形成された窪み２６は、接着材３８の広がりを抑制し、接着材３８の塗布領域を精度よく決定する。特に、シリンジの位置や高さに依存せず、接着材３８の塗付領域の精度を向上させることができるので、効率よく接着材を形成することができるという利点もある。
【００３４】
次に、図７及び図１１に示すように、第２の半導体チップ４０を第１の半導体チップ３０上に載せる。ここで、第２の半導体チップ４０の一部は、第１の半導体チップ３０から張り出した突出部（オーバーハング）４１を形成する。このとき、第１の半導体チップ３０の電極パッド３４は第２の半導体チップ４０から露出する。
【００３５】
第２の半導体チップ４０は、突出部４１が配線基板１０に形成された窪み２６に対向するように、第１の半導体チップ３０上に搭載される。これにより、第２の半導体チップ４０の突出部４１が接着材３８に接触し、第２の半導体チップ４０が接着材３８により第１の半導体チップ３０に固定される。接着材３８が熱硬化性の樹脂ペーストである場合、接着材３８を加熱することによって接着材３８を固化すればよい。
【００３６】
第２の半導体チップ４０は、製造すべき半導体装置の機能に応じた回路層４２を有している。第２の半導体チップ４０は、例えばＤＲＡＭのようなメモリチップであってよい。第２の半導体チップ４０の端部近傍には、複数の電極パッド４４が形成されている。第２の半導体チップ４０は第１の半導体チップ３０と同じ構成を有していてもよい。
【００３７】
上述したように、窪み２６により接着材３８の塗付領域の精度が向上するので、第２の半導体チップ４０の剥がれや、第２の半導体チップ４０と配線基板１０との間の隙間へのボイドの発生を抑制することができる。その結果、製造される半導体装置の品質レベルの低下が抑制される。
【００３８】
次に、図７及び図１２に示すように、第１の半導体チップ３０の電極パッド３４と配線基板１０の接続パッド１６とを導電性のワイヤ３６により電気的に接続し、第２の半導体チップ４０の電極パッド４４と配線基板１０の接続パッド１６とを導電性のワイヤ４６により電気的に接続する。ワイヤ３６，４６としては、例えば金ワイヤを用いることができる。ここで、第２の半導体チップ４０の突出部４１が接着材３８で支持されているため、ワイヤボンディング時におけるチップクラックやチップの反りを防止することができる。
【００３９】
次に、図１３に示すように、第２の半導体チップ４０上に第３の半導体チップ５０を搭載し、第３の半導体チップ５０上に第４の半導体チップ６０を搭載する。具体的には、第３の半導体チップ５０は、第３の半導体チップ５０の一部が第２の半導体チップ４０から突出するように、第２の半導体チップ４０上に搭載される。同様に、第４の半導体チップ６０は、第４の半導体チップ６０の一部が第３の半導体チップ５０から突出するように、第３の半導体チップ５０上に搭載される。
【００４０】
第３及び第４の半導体チップ５０，６０は、製造すべき半導体装置の機能に応じた回路層５２，６２をそれぞれ有している。第３及び第４の半導体チップ５０，６０は、例えばＤＲＡＭのようなメモリチップであってよい。第３及び第４の半導体チップ５０，６０の端部近傍には、複数の電極パッド５４，６４が形成されている。第３及び第４の半導体チップ５０，６０は第１の半導体チップ３０と同じ構成を有していてよい。
【００４１】
好ましくは、半導体チップの表面に直交する方向から見て、第３の半導体チップ５０は第１の半導体チップ３０と同じ位置に配置される。好ましくは、半導体チップの表面に直交する方向から見て、第４の半導体チップ６０は第２の半導体チップ４０と同じ位置に配置される。
【００４２】
次に、図１４に示すように、窪み２６に形成された接着材３８上にさらに接着材を形成する。これにより、第１の半導体チップ３０と第３の半導体チップ５０の間の隙間と、第２の半導体チップ４０と第４の半導体チップ６０の間の隙間とに、接着材３８が充填される。
【００４３】
次に、図１５に示すように、第３の半導体チップ５０の電極パッド５４と配線基板１０の接続パッド１６とを導電性のワイヤ５６により電気的に接続し、第４の半導体チップ６０の電極パッド６４と配線基板１０の接続パッド１６とを導電性のワイヤ６６により電気的に接続する（図１も参照）。ワイヤ５６，６６としては、例えば金ワイヤが用いることができる。
【００４４】
次に、図１６に示すように、配線基板１０の一面側の複数の製品形成部１２を一括的に覆う封止体７０を形成する。具体的には、封止体７０は、複数の前記製品形成部１２上に搭載された半導体チップ３０，４０，５０，６０と接着材３８とを全体的に覆う。封止体７０としては、モールド樹脂を用いることができる。モールド樹脂は、液状又はペースト状の接着材よりも粘度の高いものであってもよい。
【００４５】
次に、図１７に示すように、配線基板１０のランド部１８に外部端子７２を搭載する。外部端子７２としては、例えば半田ボールを用いることができる。半田ボールは、例えば、複数のランド部１８に対応して配列された吸着孔を備える図示しない吸着機構を用いて行うことができる。この場合、吸着機構に複数の半田ボールを吸着保持させ、保持された半田ボールにフラックスを転写形成して、配線基板１０のランド部１８に一括的に搭載する。その後、リフロー処理により、半田ボールをランド部１８に接続する。
【００４６】
次に、図１８に示すように、封止体７０をダイシングテープに接着し、封止体７０及び配線基板１０をダイシングテープに支持させる。それから図示しないダイシングブレードを用いて、配線基板１０及び封止体７０をダイシングライン１４に沿って切断する。これにより、配線基板１０は製品形成部１２毎に個片化される。その後、個片化された製品形成部１２及び封止体７０をダイシングテープからピックアップすることで、図１〜図３に示す半導体装置が得られる。
【００４７】
図１９は、第２の実施形態に係る半導体装置に用いられる基板８１の概略構成を示す平面図である。この基板８１は、第１の実施形態に係る半導体装置に含まれる基板１１の代わりに用いることができる。第２の実施形態に係る基板８１は第１の実施形態に係る基板１１（図１参照）とほぼ同様の構成であるが、基板８１に形成された窪み８６の形状が異なっている。
【００４８】
第２の実施形態では、２つの略楕円形状の窪み８６が基板８１に形成されている。この窪み８６は、第１の実施形態と同様に、第２の半導体チップ４０の突出部４１に対向する位置に設けられている。本実施形態においても、窪み８６は液状又はペースト状の接着材３８の広がりを抑制し、接着材３８の塗布領域を精度よく決定することができる。
【００４９】
なお、第１の実施形態に係る基板１１と同様の構成については説明を省略する。
【００５０】
図２０は、第３の実施形態に係る半導体装置に用いられる基板９１の概略構成を示す平面図である。この基板９１は、第１の実施形態に係る半導体装置に含まれる基板１１の代わりに用いることができる。
【００５１】
図２１は、第３の実施形態に係る半導体装置の概略断面図であり、図２０の２１Ａ−２１Ａ線に対応する位置での断面を示している。図２２は、第３の実施形態に係る半導体装置の別の概略断面図であり、図２０の２２Ａ−２２Ａ線に対応する位置での断面を示している。
【００５２】
第３の実施形態に係る基板９１は第１の実施形態に係る基板１１（図１参照）とほぼ同様の構成であるが、基板９１に形成された窪み９６の形状が異なっている。第３の実施形態では、２つの略長方形状の窪み９６が基板９１に形成されている。この窪み９６は、第１の実施形態と同様に、第２の半導体チップ４０の突出部４１に対向する位置に設けられている。
【００５３】
より具体的には、第１の半導体チップ３０は、窪み９６に跨ることなく、基板１１の第１の絶縁膜２２上に配置されている（図２１及び図２２参照）。基板９１に形成された窪み９６は、第１の半導体チップ３０に隣接して設けられている。この場合、この窪み９６の上方に、第２の半導体チップ４０の突出部４１が位置している。
【００５４】
本実施形態においても、液状又はペースト状の接着材３８を供給する際に、窪み８６は液状又はペースト状の接着材３８の広がりを抑制し、接着材３８の塗布領域を精度よく決定することができる。
【００５５】
なお、第１の実施形態に係る基板１１と同様の構成については説明を省略する。
【００５６】
第２及び第３の実施形態で示すように、基板８１，９１に形成される窪み８６，９６の形状は、液状又はペースト状の接着材３８の塗布領域に応じて適宜決定すればよい。第２の半導体チップ４０の突出部４１と配線基板１０との間の隙間を埋めるという観点から、少なくとも突出部４１の直下には窪み２６，８６，９６が形成されていることが好ましい。
【００５７】
以上、本発明者によってなされた発明を実施例に基づき説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００５８】
例えば、上記実施形態の半導体装置は、４つの半導体チップが互いに積層されたチップ積層体を有する。これに限定されず、半導体装置は、少なくとも２つの半導体チップが互いに積層されたチップ積層体を有していればよい。
【００５９】
また、上記実施形態では、第２の半導体チップ４０は、その両側に突出部４１を有している。これに限らず、第２の半導体チップ４０の突出部４１の位置及び数は、任意に変更可能である。この場合、配線基板１０に形成される窪み２６，８６，９６の位置は、突出部４１の位置及び大きさに応じて任意に変更可能である。
【００６０】
さらに、第１の実施形態では、第１の半導体チップ３０は窪み２６を跨っている。これに代えて、基板１１に形成された窪みの内部に第１の半導体チップ３０が設けられていても良い。この場合であっても、第２の半導体チップ４０の突出部４１を当該窪みの直上に配置させることができる。
【符号の説明】
【００６１】
１０    配線基板
１１，８１，９１    基板
１２    製品形成部
１４    ダイシングライン
１６    接続パッド
１８    ランド
２０    絶縁基材
２２    第１の絶縁膜
２４    第２の絶縁膜
２６，８６，９６    窪み
３０    第１の半導体チップ
３８    接着材
４０    第２の半導体チップ
４１    突出部（オーバーハング）
５０    第３の半導体チップ
６０    第４の半導体チップ
７０    封止体
７２    外部端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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