(57)【要約】【課題】ダイナミックレンジ、コントラストが向上する表示装置及びその駆動方法を提供することを目的とする。【解決手段】信号線駆動回路Ｘｄｒには、映像信号配線から駆動トランジスタＤＲＴの制御端子に初期化電圧Ｖｉｎｉを印加し、リセット配線から駆動トランジスタＤＲＴの第１端子にリセット電位を印加して駆動トランジスタを初期化するものであって、初期化電圧Ｖｉｎｉは、駆動トランジスタＤＲＴの閾値をオフセットキャンセルするオフセットキャンセル後に書き込まれる階調電圧信号Ｖｓｉｇの電圧値が高いほど低い値とする。【選択図】      図７
2015055837.tif 000002
【特許請求の範囲】
【請求項１】
基板上にマトリクス状に配列され、発光素子と前記発光素子に駆動電流を供給する画素回路とを有する複数の画素部と、
前記画素部の配列する行に沿って配置された複数の走査線と、
前記画素部の配列する列に沿って配置された複数の映像信号配線と、
前記行に沿って配置された複数のリセット配線と、
高電位電圧電源線及び低電位電圧電源線と、
前記複数種類の走査線に制御信号を順次供給して、前記画素部を行単位で線順次走査する走査線駆動回路と、
前記線順次走査に合わせて、映像信号に対応した階調電圧信号を前記映像信号配線に供給する信号線駆動回路と、
を有した表示装置において、
前記複数種類の走査線は、複数の第１走査線、複数の第２走査線、複数の第３走査線を有し、
前記画素回路は、駆動トランジスタと出力スイッチと保持容量と画素スイッチとを有し、
前記走査線駆動回路は、複数のリセットスイッチを有し、
前記駆動トランジスタは、前記低電位電圧電源線と前記高電位電圧電源線との間で前記発光素子と直列に接続され、前記駆動トランジスタの第１端子が前記発光素子に接続され、前記駆動トランジスタの第２端子が前記リセット配線に接続され、
前記出力スイッチの第１端子が前記高電位電圧電源に接続され、前記出力スイッチの第２端子が前記駆動トランジスタの第２端子に接続され、前記出力スイッチの制御端子が前記第１走査線に接続され、
前記保持容量は、前記駆動トランジスタの前記第１端子と前記駆動トランジスタの制御端子との間に接続され、
前記画素スイッチの第１端子が前記映像信号配線に接続され、前記画素スイッチの第２端子が前記駆動トランジスタの前記制御端子に接続され、前記画素スイッチの制御端子が前記第２走査線に接続され、前記画素スイッチは前記映像信号配線から前記階調電圧信号を取り込み前記保持容量に保持し、
前記出力スイッチは、隣接する行及び列方向の４つの前記画素部で共通化され、
前記各リセットスイッチは前記リセット配線毎に設けられ、前記リセットスイッチの第１端子がリセット電源に接続され、前記リセットスイッチの第２端子が前記リセット配線に接続され、前記リセットスイッチの制御端子が前記第３走査線に接続され、
前記信号線駆動回路は、前記映像信号配線から前記駆動トランジスタの前記制御端子に初期化電圧を印加し、前記リセット配線から前記駆動トランジスタの前記第１端子にリセット電位を印加して前記駆動トランジスタを初期化するものであって、前記初期化電圧は、前記駆動トランジスタの閾値をオフセットキャンセルするオフセットキャンセル後に書き込まれる前記階調電圧信号の電圧値が高いほど低い値とする、
表示装置。
【請求項２】
前記画素部は、赤表示用画素部、緑表示用画素部、青表示用画素部、白表示用画素部の４色の画素部を含み、
前記赤表示用画素部、前記緑表示用画素部、前記青表示用画素部、前記白表示用画素部が、行方向及び列方向に隣接して設けられ、
前記出力スイッチは、４色の前記画素部で共有されている、
請求項１に記載の表示装置。
【請求項３】
前記画素部は、赤表示用画素部、緑表示用画素部、青表示用画素部、白表示用画素部の４色の画素部を含み、
前記赤表示用画素部、前記緑表示用画素部、前記青表示用画素部、前記白表示用画素部が、行方向に沿って並んで設けられ、
前記出力スイッチは、行方向及び列方向に隣接する２色の前記画素部で共有されている、
請求項１に記載の表示装置。
【請求項４】
前記走査線駆動回路は、複数の第２リセットスイッチをさらに有し、
前記第２リセットスイッチは前記リセット配線毎に設けられ、前記第２リセットスイッチの第１端子が第２リセット電源に接続され、前記第２リセットスイッチの第２端子が前記リセット配線に接続され、前記第２リセットスイッチの制御端子が第４走査線に接続された、
請求項１乃至３のいずれか一項に記載の表示装置。
【請求項５】
請求項１記載の表示装置の駆動方法であって、
（１）前記リセット配線から前記駆動トランジスタの前記第２端子にリセット電源を印加するソース初期化動作と、
（２）前記映像信号配線から前記駆動トランジスタの前記制御端子に初期化電圧を印加し、前記リセット配線から前記駆動トランジスタの前記第１端子にリセット電位を印加して前記駆動トランジスタを初期化するゲート初期化動作と、
（３）前記駆動トランジスタの前記制御端子に前記映像信号配線から前記初期化電圧を印加した状態で、前記高電位電圧電源から前記駆動トランジスタに電流を流し、前記駆動トランジスタの閾値をオフセットキャンセルするオフセットキャンセル動作と、
（４）前記映像信号配線から前記駆動トランジスタの前記制御端子に前記階調電圧信号を書き込むと共に、前記高電位電圧電源線から前記駆動トランジスタを通して前記低電位電圧電源線に電流を流す映像信号書き込み動作と、
（５）前記高電位電圧電源線から前記駆動トランジスタを通して前記階調電圧信号に応じた前記駆動電流を前記発光素子に供給する発光動作と、
を行い、前記初期化電圧は、前記駆動トランジスタの閾値をオフセットキャンセルするオフセットキャンセル後に書き込まれる前記階調電圧信号の電圧値が高いほど低い値とする、
表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置及びその駆動方法に関し、特にアクティブマトリクス型の表示装置及びその駆動方法に関する。
【背景技術】
【０００２】
近年、薄型、軽量、低消費電力の特徴を活かして、液晶表示装置に代表される平面表示装置の需要が急速に伸びている。中でも、オン画素とオフ画素とを電気的に分離し、かつオン画素への映像信号を保持する機能を有する画素スイッチを各画素に設けたアクティブマトリクス型表示装置は、携帯情報機器を始め、種々のディスプレイに利用されている。
【０００３】
このような平面型のアクティブマトリクス型表示装置として、自己発光素子を用いた有機ＥＬ表示装置が注目され、盛んに研究開発が行われている。有機ＥＬ表示装置は、バックライトを必要とせず、高速な応答性から動画再生に適し、さらに低温で輝度低下しないために寒冷地での使用にも適しているという特徴を有している。
【０００４】
一般に、有機ＥＬ表示装置は、複数行、複数列に並んで設けられ表示画面を構成した複数の表示画素を有している。各表示画素は、自己発光素子である有機ＥＬ素子、この有機ＥＬ素子に駆動電流を供給する画素回路により構成され、有機ＥＬ素子の発光輝度を制御することにより表示動作を行う。
【０００５】
画素回路の駆動方式としては、電圧信号により行なう方式（例えば、特許文献１参照）が知られている。また、電圧電源をスイッチングしてロー、ハイを切り換えると共に、映像信号配線から映像信号及び初期化信号の両方を出力することにより、表示画素の構成素子数と配線数とを削減し、表示画素のレイアウト面積を小さくすることにより高精細化を図った表示装置が提案されている（例えば、特許文献２、３参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第６，２２９，５０６号公報
【特許文献２】特開２００７−３１０３１１号公報
【特許文献３】特開２０１１−１４５６２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、上記表示装置において画像を見やすく表示するには、映像信号の階調と画面の輝度との関係を改善して、ダイナミックレンジ、コントラストを向上させる必要がある。
【０００８】
そこで本発明は、上記問題点に鑑みて、ダイナミックレンジ、コントラストが向上する表示装置及びその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、基板上にマトリクス状に配列され、発光素子と前記発光素子に駆動電流を供給する画素回路とを有する複数の画素部と、前記画素部の配列する行に沿って配置された複数の走査線と、前記画素部の配列する列に沿って配置された複数の映像信号配線と、前記行に沿って配置された複数のリセット配線と、高電位電圧電源線及び低電位電圧電源線と、前記複数種類の走査線に制御信号を順次供給して、前記画素部を行単位で線順次走査する走査線駆動回路と、前記線順次走査に合わせて、映像信号に対応した階調電圧信号を前記映像信号配線に供給する信号線駆動回路と、を有した表示装置において、前記複数種類の走査線は、複数の第１走査線、複数の第２走査線、複数の第３走査線を有し、前記画素回路は、駆動トランジスタと出力スイッチと保持容量と画素スイッチとを有し、前記走査線駆動回路は、複数のリセットスイッチを有し、前記駆動トランジスタは、前記低電位電圧電源線と前記高電位電圧電源線との間で前記発光素子と直列に接続され、前記駆動トランジスタの第１端子が前記発光素子に接続され、前記駆動トランジスタの第２端子が前記リセット配線に接続され、前記出力スイッチの第１端子が前記高電位電圧電源に接続され、前記出力スイッチの第２端子が前記駆動トランジスタの第２端子に接続され、前記出力スイッチの制御端子が前記第１走査線に接続され、前記保持容量は、前記駆動トランジスタの前記第１端子と前記駆動トランジスタの制御端子との間に接続され、前記画素スイッチの第１端子が前記映像信号配線に接続され、前記画素スイッチの第２端子が前記駆動トランジスタの前記制御端子に接続され、前記画素スイッチの制御端子が前記第２走査線に接続され、前記画素スイッチは前記映像信号配線から前記階調電圧信号を取り込み前記保持容量に保持し、前記出力スイッチは、隣接する行及び列方向の４つの前記画素部で共通化され、前記各リセットスイッチは前記リセット配線毎に設けられ、前記リセットスイッチの第１端子がリセット電源に接続され、前記リセットスイッチの第２端子が前記リセット配線に接続され、前記リセットスイッチの制御端子が前記第３走査線に接続され、前記信号線駆動回路は、前記映像信号配線から前記駆動トランジスタの前記制御端子に初期化電圧を印加し、前記リセット配線から前記駆動トランジスタの前記第１端子にリセット電位を印加して前記駆動トランジスタを初期化するものであって、前記初期化電圧は、前記駆動トランジスタの閾値をオフセットキャンセルするオフセットキャンセル後に書き込まれる前記階調電圧信号の電圧値が高いほど低い値とする、表示装置である。
【００１０】
また、上記発明の表示装置の駆動方法であって、（１）前記リセット配線から前記駆動トランジスタの前記第２端子にリセット電源を印加するソース初期化動作と、（２）前記映像信号配線から前記駆動トランジスタの前記制御端子に初期化電圧を印加し、前記リセット配線から前記駆動トランジスタの前記第１端子にリセット電位を印加して前記駆動トランジスタを初期化するゲート初期化動作と、（３）前記駆動トランジスタの前記制御端子に前記映像信号配線から前記初期化電圧を印加した状態で、前記高電位電圧電源から前記駆動トランジスタに電流を流し、前記駆動トランジスタの閾値をオフセットキャンセルするオフセットキャンセル動作と、（４）前記映像信号配線から前記駆動トランジスタの前記制御端子に前記階調電圧信号を書き込むと共に、前記高電位電圧電源線から前記駆動トランジスタを通して前記低電位電圧電源線に電流を流す映像信号書き込み動作と、（５）前記高電位電圧電源線から前記駆動トランジスタを通して前記階調電圧信号に応じた前記駆動電流を前記発光素子に供給する発光動作と、を行い、前記初期化電圧は、前記駆動トランジスタの閾値をオフセットキャンセルするオフセットキャンセル後に書き込まれる前記階調電圧信号の電圧値が高いほど低い値とする、表示装置の駆動方法である。
【発明の効果】
【００１１】
本発明の表示装置及びその駆動方法によれば、ダイナミックレンジ、コントラストが向上する。
【図面の簡単な説明】
【００１２】
【図１】実施形態１に係る表示装置の構成例を説明するための図である。
【図２】画素回路を説明するための図である。
【図３】４色の縦ストライプ画素の走査線配置イメージの図である。
【図４】走査線駆動回路の制御信号のタイミングチャートである。
【図５】駆動電流（輝度）と階調電圧信号の関係を示したグラフである。
【図６】（ａ）は走査線駆動回路の制御信号のｋ行のタイミングチャートであり、（ｂ）は映像信号配線の電位の経過を示すグラフである。
【図７】初期化電圧回路の演算部が出力する初期化電圧Ｖｉｎｉを示すグラフであって、縦軸が輝度であり、横軸が階調電圧信号である。
【図８】実施形態２の画素回路を説明するための図である。
【図９】走査線駆動回路の制御信号のタイミングチャートである。
【図１０】ＲＧＢＷ正方画素の走査線配置イメージの図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態に係る表示装置及び表示装置の駆動方法について図面を参照して説明する。
【実施形態１】
【００１４】
以下、実施形態１に係る表示装置１０及びその駆動方法について図１〜図７を参照して説明する。
【００１５】
（１）表示装置１０の構成
本実施形態に係る表示装置１０について図１に基づいて説明する。図１は、表示装置１０を概略的に示す平面図である。
【００１６】
図１に示すように、表示装置１０は、例えば、２型以上のアクティブマトリクス型の表示装置１０として構成され、有機ＥＬパネル及びこの有機ＥＬパネルの動作を制御するコントローラを有した有機ＥＬ表示装置である。有機ＥＬパネルは、ガラス板等の光透過性を有する絶縁基板（図示せず）、この絶縁基板上にマトリクス状に配列され表示領域ＡＡを構成したｍ×ｎ個の画素部（表示画素）ＰＸ、画素部ＰＸの行毎に接続されていると共にそれぞれ独立してｍ本ずつ設けられた第１走査線Ｓｇａ（１〜ｍ）〜第３走査線Ｓｇｃ（１〜ｍ）、画素部ＰＸの列毎に接続されたｎ本の映像信号配線Ｘ（１〜ｎ）を有している。
【００１７】
また、有機ＥＬパネルは、画素部ＰＸの行毎に接続されていると共にそれぞれ独立してｍ本ずつ設けられた後述するリセット配線と、高電位電圧電源線Ｐｖｄｄと、低電位電圧電源線Ｐｖｓｓとを有している。
【００１８】
有機ＥＬパネルは、第１走査線Ｓｇａ（１〜ｍ）、第２走査線Ｓｇｂ（１〜ｍ）、第３走査線Ｓｇｃ（１〜ｍ）を画素部ＰＸの行毎に順次駆動する走査線駆動回路Ｙｄｒ１、Ｙｄｒ２、複数の映像信号配線Ｘ（１〜ｎ）を駆動する信号線駆動回路Ｘｄｒを有している。走査線駆動回路Ｙｄｒ１、Ｙｄｒ２、信号線駆動回路Ｘｄｒは、表示領域ＡＡの外側で絶縁基板上に一体的に形成され、コントローラ１４と共に制御部を構成している。
【００１９】
各画素部ＰＸは、対向電極（図示せず）間に光活性層（図示せず）を有した発光素子と、この発光素子に駆動電流を供給する画素回路１２とを含んでいる。発光素子は、自己発光素子であり、光活性層として少なくとも有機発光層を有した有機ＥＬ素子ＯＥを用いている。
【００２０】
（２）画素部ＰＸの等価回路
画素部ＰＸの等価回路について図２に基づいて説明する。図２は、画素部ＰＸの等価回路を示す。各画素部ＰＸの画素回路１２は、階調電圧信号からなる映像信号に応じて有機ＥＬ素子ＯＥの発光を制御する電圧信号方式の画素回路１２であり、画素スイッチＳＳＴ、駆動トランジスタＤＲＴ、キャパシタとしての保持容量Ｃｓ、補助容量Ｃａｄを有している。補助容量Ｃａｄは発光電流量を調整するために設けられる素子であり、場合によっては不要となる。
【００２１】
各行及び各列の隣接する４つの画素部ＰＸで、１つの出力スイッチＢＣＴを有している。すなわち、出力スイッチＢＣＴは４つの画素回路１２に共有されている。さらに、走査線駆動回路Ｙｄｒ１（もしくは走査線駆動回路Ｙｄｒ２）には、複数のリセットスイッチＲＳＴが設けられ、それぞれ各行のリセット配線に接続されている。
【００２２】
画素スイッチＳＳＴ、駆動トランジスタＤＲＴ、出力スイッチＢＣＴ及びリセットスイッチＲＳＴは、ここでは同一導電型、例えばＮチャネル型の薄膜トランジスタにより構成されている。本実施形態に係る表示装置１０において、各駆動トランジスタ及び各スイッチをそれぞれ構成した薄膜トランジスタは全て同一工程、同一層構造で形成され、半導体層にポリシリコンを用いたトップゲート構造の薄膜トランジスタ（ＴＦＴ:Thin Film Transistor）である。画素スイッチＳＳＴ、駆動トランジスタＤＲＴ、出力スイッチＢＣＴ、リセットスイッチＲＳＴの各々は、第１端子、第２端子、制御端子を有し、本実施形態では、これら第１端子、第２端子、制御端子をそれぞれソース、ドレイン、ゲートとしている。
【００２３】
緑（Ｇ）表示用の画素部ＰＸの駆動トランジスタＤＲＴ及び出力スイッチＢＣＴは、高電位の高電位電圧電源線Ｐｖｄｄと低電位の基準電圧電源線Ｐｖｓｓとの間で有機ＥＬ素子ＯＥと直列に接続されている。高電位電圧電源線Ｐｖｄｄは例えば１０Ｖの電位に設定され、低電位電圧電源線Ｐｖｓｓは、例えば１．５Ｖの電位に設定されている。
【００２４】
出力スイッチＢＣＴは、その第１端子（ここではソース）が高電位電圧電源線Ｐｖｄｄに接続され、その第２端子（ここではドレイン）が駆動トランジスタＤＲＴの第２端子（ここではドレイン）に接続されている。出力スイッチＢＣＴのゲートは、第１走査線Ｓｇａ（１〜ｍ）に接続されている。これにより、出力スイッチＢＣＴは、第１走査線Ｓｇａ（１〜ｍ）からの制御信号ＢＧ（１〜ｍ）によりオン（導通状態）、オフ（非導通状態）制御され、有機ＥＬ素子ＯＥの発光時間を制御する。
【００２５】
駆動トランジスタＤＲＴは、その第２端子（ここではドレイン）が出力スイッチＢＣＴのドレイン及びリセット配線に接続され、その第１端子（ここではソース）が有機ＥＬ素子ＯＥの一方の電極（ここでは陽極）に接続されている。有機ＥＬ素子ＯＥの陰極は、低電位電圧電源線Ｐｖｓｓに接続されている。駆動トランジスタＤＲＴは、映像信号に応じた電流量の駆動電流を有機ＥＬ素子ＯＥに出力する。図２３において符号Ｃｅｌは、有機ＥＬ素子ＯＥの寄生容量を示している。
【００２６】
画素スイッチＳＳＴは、その第１端子（ここではソース）が映像信号配線Ｘ（１〜ｎ）に接続されている。画素スイッチＳＳＴの制御端子（ここではゲート）は、信号書き込み制御用ゲート配線として機能する第２走査線Ｓｇｂ（１〜ｍ）に接続され、第２走査線Ｓｇｂ（１〜ｍ）から供給される制御信号ＳＧ（１〜ｍ）によりオン／オフ制御される。そして、画素スイッチＳＳＴは、制御信号ＳＧ（１〜ｍ）に応答して、画素回路１２と映像信号配線Ｘ（１〜ｎ）との接続／非接続を制御し、対応する映像信号配線Ｘ（１〜ｎ）から階調電圧信号を画素回路１２に取り込む。
【００２７】
リセットスイッチＲＳＴは、走査線駆動回路に１行毎に設けられ、リセットスイッチＲＳＴは、駆動トランジスタＤＲＴのドレインとリセット電源Ｖｒｓｔとの間に接続されている。リセットスイッチＲＳＴのゲートは、リセット制御用ゲート配線として機能する第３走査線Ｓｇｃ（１〜ｍ）に接続されている。リセットスイッチＲＳＴは、第３走査線Ｓｇｃ（１〜ｍ）からの制御信号ＲＧ（１〜ｍ）に応じてオン／オフ制御され、駆動トランジスタＤＲＴのソース電位を初期化する。
【００２８】
（３）走査線の配置イメージ
走査線の配置イメージについて図３に基づいて説明する。図３は、４色の縦ストライプ画素の走査線配置イメージを示す。４色の縦ストライプ画素の走査線配置イメージは、Ｒ（赤）表示用、Ｇ（緑）表示用、Ｂ（青）表示用、Ｗ（白）表示用の４つの画素部ＰＸが同じ行にそれぞれ接続されている。
【００２９】
このときの出力スイッチＢＣＴは列方向に隣接する２個、行方向に隣接する２個の合計４個の画素部ＰＸで共通化されている。このときの出力スイッチＢＣＴが共通化されるため、第１走査線Ｓｇａ（１〜ｍ）と第３走査線は２行で共通化される構成となり、走査線数はｍ／２本となって削減できる。
【００３０】
（４）コントローラ１４
コントローラ１４は、有機ＥＬパネルの外部に配置されたプリント回路基板（図示せず）上に形成され、走査線駆動回路Ｙｄｒ１、Ｙｄｒ２及び信号線駆動回路Ｘｄｒを制御する。コントローラ１４は外部から供給されるデジタル映像信号及びクロック信号を受け取り、垂直走査タイミングを制御する垂直走査制御信号、水平走査タイミングを制御する水平走査制御信号をクロック信号に基づいて発生させる。
【００３１】
コントローラ１４は、これら垂直走査制御信号及び水平走査制御信号をそれぞれ走査線駆動回路Ｙｄｒ１、Ｙｄｒ２及び信号線駆動回路Ｘｄｒに供給すると共に、水平走査タイミング及び垂直走査タイミングに同期してデジタル映像信号を信号線駆動回路Ｘｄｒに供給する。
【００３２】
（５）信号線駆動回路Ｘｄｒ
信号線駆動回路Ｘｄｒは、コントローラ１４からの水平走査制御信号の制御により各水平走査期間において順次得られるデジタル映像信号をアナログ形式に変換し、このアナログ式の映像信号に応じた複数階調の階調電圧信号Ｖｓｉｇを複数の映像信号配線Ｘ（１〜ｎ）に並列的に供給する。
【００３３】
信号線駆動回路Ｘｄｒには、後から説明するゲート初期化動作及びオフセットキャンセル動作において用いられる初期化電圧Ｖｉｎｉを出力する初期化電圧回路１６が設けられている。この初期化電圧回路１６は、複数ある映像信号配線毎にそれぞれ設けられている。初期化電圧回路１６は、アナログ式の映像信号をＡ／Ｄ変換した階調電圧信号Ｖｓｉｇに対応して、初期化電圧Ｖｉｎｉを演算する演算部２０、演算部２０が演算を行っている間だけ階調電圧信号Ｖｓｉｇの出力を遅延させる記憶部１８、スイッチ２２，２４、アンプ２６より構成されている。
【００３４】
（６）走査線駆動回路Ｙｄｒ１、Ｙｄｒ２
走査線駆動回路Ｙｄｒ１、Ｙｄｒ２は、シフトレジスタ（図示せず）、出力バッファ（図示せず）等を含み、コントローラ１４から供給される水平走査制御信号の一つである水平走査スタートパルスを順次次段に転送し、図１及び図２に示すように、出力バッファを介して各行の画素部ＰＸに３種類の制御信号ＢＧ（１〜ｍ）、ＳＧ（１〜ｍ）、ＲＧ（１〜ｍ）を供給する。
【００３５】
これにより、第１走査線Ｓｇａ（１〜ｍ）、第２走査線Ｓｇｂ（１〜ｍ）、第３走査線Ｓｇｃ（１〜ｍ）は、それぞれ制御信号ＢＧ（１〜ｍ）、ＳＧ（１〜ｍ）、ＲＧ（１〜ｍ）により駆動される。
【００３６】
（７）表示装置１０の動作
次に、以上のように構成された表示装置１０における画素回路１２の動作について説明する。画素回路１２の動作は、ソース初期化動作、ゲート初期化動作、オフセットキャンセル動作、映像信号書き込み動作、発光動作に分けられる。
【００３７】
図４は、それぞれ動作表示時の走査線駆動回路Ｙｄｒ１、Ｙｄｒ２の制御信号のタイミングチャートを示し、縦ストライプ画素でオフセットキャンセル期間が１回の場合を表している。
【００３８】
（７−１）ソース初期化動作
第１にソース初期化動作を行う。ソース初期化動作では、走査線駆動回路Ｙｄｒ１、Ｙｄｒ２から、制御信号ＳＧが画素スイッチＳＳＴをオフ状態とするレベル（オフ電位：ここではローレベル）、制御信号ＢＧが出力スイッチＢＣＴをオフ状態とするレベル（オフ電位：ここではローレベル）、制御信号ＲＧがリセットスイッチＲＳＴをオン状態とするレベル（オン電位：ここではハイレベル）に設定される。
【００３９】
出力スイッチＢＣＴ、画素スイッチＳＳＴがそれぞれオフ（非導通状態）、リセットスイッチＲＳＴがオン（導通状態）となり、ソース初期化動作が開始される。リセットスイッチＲＳＴがオンすることで、駆動トランジスタＤＲＴのソース及びドレインがリセット電源Ｖｒｓｔと同電位となり、ソース初期化動作は完了する。ここでリセット電源Ｖｒｓｔは例えばー２Ｖに設定されている。
【００４０】
（７−２）ゲート初期化動作
第２にゲート初期化動作を行う。ゲート初期化動作では、走査線駆動回路Ｙｄｒ１、Ｙｄｒ２から、制御信号ＳＧが画素スイッチＳＳＴをオン状態とするレベル（オン電位：ここではハイレベル）、制御信号ＢＧが出力スイッチＢＣＴをオフ状態とするレベル（オフ電位：ここではローレベル）、制御信号ＲＧがリセットスイッチＲＳＴをオン状態とするレベル（オン電位：ここではハイレベル）に設定される。
【００４１】
出力スイッチＢＣＴがオフ（非導通状態）、画素スイッチＳＳＴ、リセットスイッチＲＳＴがオン（導通状態）となり、ゲート初期化動作が開始される。
【００４２】
ゲート初期化動作を行うゲート初期化期間において、映像信号配線から出力された初期化電圧Ｖｉｎｉは、初期画素スイッチＳＳＴを通して駆動トランジスタＤＲＴのゲートに印加される。これにより、駆動トランジスタＤＲＴのゲート電位は、初期化電圧Ｖｉｎｉに対応する電位にリセットされ、前フレームの情報が初期化される。
【００４３】
初期化電圧Ｖｉｎｉは、初期化電圧回路１６に入力した階調電圧信号Ｖｓｉｇに応じて演算部２０によって演算され、その演算した結果をスイッチ２２がオン状態のときに出力する。この演算方法については後から説明する。
【００４４】
（７−３）オフセットキャンセル動作
第３にオフセットキャンセル動作を行なう。制御信号ＳＧがオン電位（ハイレベル）、制御信号ＢＧがオン電位（ハイレベル）、制御信号ＲＧがオフ電位（ローレベル）となる。これによりリセットスイッチＲＳＴがそれぞれオフ（非導通状態）、画素スイッチＳＳＴ、出力スイッチＢＣＴがオン（導通状態）となり、閾値のオフセットキャンセル動作が開始される。
【００４５】
オフセットキャンセル動作を行うオフセットキャンセル期間において、駆動トランジスタＤＲＴのゲート電位は、映像信号配線から出力され初期化電圧Ｖｉｎｉが画素スイッチＳＳＴを通して印加され、固定される。初期化電圧Ｖｉｎｉが固定された場合には、スイッチ２２をオフ状態にして演算部２０からの出力を停止させ、記憶部１８に繋がるスイッチ２４をオン状態にする。
【００４６】
また、出力スイッチＢＣＴはオン状態にあり、高電位電圧電源線Ｐｖｄｄから駆動トランジスタＤＲＴに電流が流れ込む。駆動トランジスタＤＲＴのソース電位は、リセット期間に書き込まれた電位Ｖｒｓｔを初期値とし、駆動トランジスタＤＲＴのドレイン−ソースを通って流れ込む電流分を徐々に減少させながら、駆動トランジスタＤＲＴのＴＦＴ特性ばらつきを吸収、補償しつつ、高電位側にシフトしていく。本実施形態では、オフセットキャンセル期間は例えば１μ秒程度の時間に設定されている。
【００４７】
オフセットキャンセル期間終了時点で、駆動トランジスタＤＲＴのソース電位は、Ｖｉｎｉ−Ｖｔｈとなる。なお、Ｖｔｈは駆動トランジスタＤＲＴの閾値電圧である。これにより、駆動トランジスタＤＲＴのゲート−ソース間電圧は、キャンセル点に到達し、このキャンセル点に相当する電位差が保持容量Ｃｓに蓄えられる。
【００４８】
（７−４）映像信号書き込み動作
第４に映像信号書き込み動作では、制御信号ＳＧが画素スイッチＳＳＴをオン状態とするレベル（オン電位：ここではハイレベル）、制御信号ＢＧが出力スイッチＢＣＴをオン状態とするレベル（オン電位：ここではハイレベル）、制御信号ＲＧがリセットスイッチＲＳＴをオフ状態とするレベル（オフ電位：ここではローレベル）に設定される。
【００４９】
画素スイッチＳＳＴ、出力スイッチＢＣＴがオン（導通状態）、リセットスイッチＲＳＴがオフ（非導通状態）となり、映像信号書き込み動作が開始される。
【００５０】
映像信号書き込み動作を行う映像信号書き込み期間において、映像信号配線（１〜ｎ）から画素スイッチＳＳＴを通って駆動トランジスタＤＲＴのゲートに階調電圧信号Ｖｓｉｇが書き込まれる。
【００５１】
また、高電位電圧電源線Ｐｖｄｄから駆動トランジスタＤＲＴを通り、有機ＥＬ素子ＯＥの寄生容量Ｃｅｌを経由して低電位電圧電源線Ｐｖｓｓに電流が流れる。
【００５２】
画素スイッチＳＳＴがオンした直後は、駆動トランジスタＤＲＴのゲート電位は、Ｖｓｉｇ（Ｒ、Ｇ、Ｂ）、駆動トランジスタＤＲＴのソース電位は、Ｖｉｎｉ−Ｖｔｈ＋Ｃｓ（Ｖｓｉｇ−Ｖｉｎｉ）／（Ｃｓ＋Ｃｅｌ＋Ｃａｄ）となる。
【００５３】
その後、有機ＥＬ素子ＯＥの寄生容量Ｃｅｌを経由して低電位電圧電源線Ｐｖｓｓに電流が流れ、映像信号書き込み期間終了時には、駆動トランジスタのゲート電位は、Ｖｓｉｇ（Ｒ，Ｇ，Ｂ）、駆動トランジスタＤＲＴのソース電位は、Ｖｉｎｉ−Ｖｔｈ＋ΔＶ１＋Ｃｓ（Ｖｓｉｇ−Ｖｉｎｉ）／（Ｃｓ＋Ｃｅｌ＋Ｃａｄ）となる。これにより、駆動トランジスタＤＲＴの移動度のばらつきが補正される。
【００５４】
（７−５）発光動作
第５に発光動作を行う発光期間では、制御信号ＳＧが画素スイッチＳＳＴをオフ状態とするレベル（オフ電位：ここではローレベル）、制御信号ＢＧが出力スイッチＢＣＴをオン状態とするレベル（オン電位：ここではハイレベル）、制御信号ＲＧがリセットスイッチＲＳＴをオフ状態とするレベル（オフ電位：ここではローレベル）に設定される。
【００５５】
出力スイッチＢＣＴがオン（導通状態）、画素スイッチ、リセットスイッチＲＳＴがオフ（非導通状態）となり、発光動作が開始される。
【００５６】
駆動トランジスタＤＲＴは、保持容量Ｃｓに書込まれたゲート制御電圧に対応した電流量の駆動電流Ｉｅを出力する。この駆動電流Ｉｅが有機ＥＬ素子ＯＥに供給される。これにより、有機ＥＬ素子ＯＥが駆動電流Ｉｅに応じた輝度で発光し、発光動作を行う。有機ＥＬ素子ＯＥは、１フレーム期間後に、再び制御信号ＢＧがオフ電位となるまで発光状態を維持する。
【００５７】
上記したソース初期化動作、ゲート初期化動作、オフセットキャンセル動作、映像信号書き込み動作、発光動作を各画素部ＰＸで順次繰り返し行うことにより、所望の画像を表示する。
【００５８】
（８）初期化電圧Ｖｉｎｉ
次に、ゲート初期化動作及びオフセットキャンセル動作において印加される初期化電圧Ｖｉｎｉについて図５〜図７に基づいて説明する。
【００５９】
図５は、初期化電圧Ｖｉｎｉを可変にした場合の駆動電流Ｉｅ、すなわち有機ＥＬ素子ＯＥの輝度の変化を示すグラフである。なお、駆動電流Ｉｅ及び輝度は正規化している。このグラフにおいて、横軸が階調電圧信号Ｖｓｉｇ（アナログ式の映像信号に対応）の電圧値であり、縦軸が正規化した輝度である。そして、実線が初期化電圧Ｖｉｎｉが高いとき（例えば、２．２５Ｖ）、一点鎖線が初期化電圧Ｖｉｎｉが中のとき（例えば、２Ｖ）、点線が初期化電圧Ｖｉｎｉが低いとき（例えば、１．７５Ｖ）である。
【００６０】
図５に示すように、本出願人は、初期化電圧Ｖｉｎｉを低くすると全階調の範囲で駆動電流Ｉｅが増え、逆に初期化電圧Ｖｉｎｉを高くすると全階調の範囲で駆動電流Ｉｅが減ることを突き止めた。このとき表示装置１０の輝度を高くした設定を行うには、初期化電圧Ｖｉｎｉを低く設定する必要があるが、逆に黒表示の輝度が上がってしまい、黒起き現象が発生してしまう。
【００６１】
図６（ａ）は、図４と同じく走査線駆動回路Ｙｄｒ１，Ｙｄｒ２の制御信号ＲＧ，ＢＧ，ＳＧのタイミングチャートであり、ｋ行のみ記載したものである。図６（ｂ）は、縦軸が映像信号配線の電位を示し、横軸が時間軸を示し、図６（ａ）における初期化電圧と階調電圧信号Ｖｓｉｇの変化を示すグラフである。
【００６２】
図６が示すように、上記のような黒表示の輝度が浮かび上がる問題を防止するために、本出願人は、初期化電圧Ｖｉｎｉを印加した後の映像信号（階調電圧信号Ｖｓｉｇ）を予め把握し、これに応じた初期化電圧Ｖｉｎｉを書き込むことで、図６（ｂ）に示すように、高階調側は高い駆動電流Ｉｅ（高い輝度）を流し、低階調（黒側）は低い駆動電流Ｉｅ（低輝度）に制御する。具体的には、階調電圧信号Ｖｓｉｇが高い電圧の場合は初期化電圧Ｖｉｎｉを高く、階調電圧信号Ｖｓｉｇが低くなればなるほど初期化電圧Ｖｉｎｉを高くする。
【００６３】
図７は、階調電圧信号Ｖｓｉｇに応じて初期化電圧Ｖｉｎｉを可変した場合の階調電圧信号Ｖｓｉｇと駆動電流Ｉｅの関係を示すグラフであり、低階調（黒側）の駆動電流Ｉｅは増加させず、高階調側は約３０％の駆動電流Ｉｅを増加させるようにする。
【００６４】
図７の関係を実現するために、初期化電圧回路１６において、演算部２０が、図７に示す関係のテーブルを記憶し、階調電圧信号Ｖｓｉｇの電圧（すなわち、階調値）に対応した初期化電圧Ｖｉｎｉをテーブルから呼び出し、演算部２０から出力する。その動作について説明する。
【００６５】
まず、ゲート初期化動作において、演算部２０が、階調電圧信号Ｖｓｉｇの電圧に対応した初期化電圧Ｖｉｎｉをテーブルから呼び出し、スイッチ２２をオン状態にして、演算部２０から出力する。また、この演算部２０が演算を行っている間は、階調電圧信号Ｖｓｉｇは記憶部（例えば、フレームメモリ）に記憶し、スイッチ２４をオフ状態としておく。
【００６６】
次に、オフセットキャンセル動作において、演算部２０の演算が終了し初期化電圧Ｖｉｎｉが印加されて固定された時点で、スイッチ２２をオフ状態にし、スイッチ２４をオン状態にして階調電圧信号Ｖｓｉｇをアンプ２６によって増幅して、映像信号配線から出力する。
【００６７】
なお、初期化電圧回路１６は、映像信号配線毎に設けられているため、ＲＧＢＷの階調電圧信号Ｖｓｉｇに応じて初期化電圧Ｖｉｎｉを印加できる。これにより、上記したように低階調（黒側）の駆動電流Ｉｅは増加させず、高階調側は高い駆動電流Ｉｅとなるため、表示装置１０の輝度を上げることができ、ダイナミックレンジ及びコントラストも向上させることができる。
【００６８】
（９）効果
本実施形態の表示装置１０によれば、初期化電圧Ｖｉｎｉに関して、階調電圧信号Ｖｓｉｇが増加するほど低くすることにより、低階調（黒側）の駆動電流Ｉｅを増加させず、高階調側の駆動電流Ｉｅを増やすことができ、ダイナミックレンジ及びコントラストを向上させることができる。
【００６９】
また、発光期間において、有機ＥＬ素子ＯＥに流れる駆動電流Ｉｅは、駆動トランジスタＤＲＴの飽和領域の電流値として、
Ｉｅ＝β×｛（Ｖｓｉｇ−Ｖｉｎｉ−ΔＶ１）×Ｃｅｌ／（Ｃｓ＋Ｃｅｌ＋Ｃａｄ）｝２    ・・・（１）
β＝μ×Ｃｏ×Ｗ／２Ｌ    ・・・（２）
となる。但し、Ｗはチャネル幅、Ｌはチャネル長、μは移動度、Ｃｏはゲート絶縁膜の単位面積当たりの容量である。
【００７０】
有機ＥＬ素子ＯＥに流れる駆動電流Ｉｅは、駆動トランジスタＤＲＴの閾値Ｖｔｈに依存しない値となる。そのため、駆動トランジスタＤＲＴの閾値のばらつきによる影響を排除できる。
【００７１】
また、ΔＶ１は、駆動トランジスタＤＲＴの移動度が大きい程、絶対値が大きい値となるため、移動度の影響も補償できる。したがって、これらのばらつきに起因する表示不良、スジムラ、ざらつき感の発生を抑制し、高品位の画像表示を行うことができる。
【実施形態２】
【００７２】
次に、実施形態２に係る表示装置１０及び表示装置１０の駆動方法について図８と図９を参照して説明する。
【００７３】
本実施形態では、第１走査線Ｓｇａ（１〜ｍ）、第２走査線Ｓｇｂ（１〜ｍ）、第３走査線Ｓｇｃ（１〜ｍ）及びリセットスイッチＲＳＴに加えて、第４走査線Ｓｇｄ（１〜ｍ）と第２リセットスイッチＲＳＴ２、第２リセット電源Ｖｒｓｔ２を有する点が、実施形態１と異なる点である。
【００７４】
走査線駆動回路Ｙｄｒ２は、第２リセットスイッチＲＳＴ２を１行毎に有し、第２リセットスイッチＲＳＴ２は、駆動トランジスタＤＲＴのドレインと第２リセット電源Ｖｒｓｔ２との間に接続されている。第２リセットスイッチＲＳＴ２のゲートは、第２リセット制御用ゲート配線として機能する第４走査線Ｓｇｄ（１〜ｍ）に接続されている。第２リセットスイッチＲＳＴ２は、第４走査線Ｓｇｄ（１〜ｍ）からの制御信号ＲＧ２（１〜ｍ）に応じてオン（導通状態）、オフ（非導通状態）制御され、駆動トランジスタＤＲＴのソース電位を初期化する。
【００７５】
（１）表示装置１０の動作
本実施形態の表示装置１０における画素回路１２の動作は、実施形態１と同様にソース初期化動作、ゲート初期化動作、オフセットキャンセル動作、映像信号書き込み動作、発光動作に分けられる。
【００７６】
（２−１）ソース初期化動作
第１にソース初期化動作を行う。ソース初期化動作では、走査線駆動回路Ｙｄｒ１、Ｙｄｒ２から、制御信号ＳＧが画素スイッチＳＳＴをオフ状態とするレベル（オフ電位：ここではローレベル）、制御信号ＢＧが出力スイッチＢＣＴをオフ状態とするレベル（オフ電位：ここではローレベル）、制御信号ＲＧがリセットスイッチＲＳＴをオン状態とするレベル（オン電位：ここではハイレベル）に設定される。
【００７７】
出力スイッチＢＣＴ、画素スイッチＳＳＴ、第２リセットスイッチＲＳＴ２がそれぞれオフ（非導通状態）、リセットスイッチＲＳＴがオン（導通状態）となり、ソース初期化動作が開始される。リセットスイッチＲＳＴがオンすることで、駆動トランジスタＤＲＴのソース及びドレインがリセット電源Ｖｒｓｔと同電位となり、ソース初期化動作は完了する。ここでリセット電源Ｖｒｓｔは例えばー２Ｖに設定されている。
【００７８】
（２−２）ゲート初期化動作
第２にゲート初期化動作を行う。ゲート初期化動作では、走査線駆動回路Ｙｄｒ１、Ｙｄｒ２から、制御信号ＳＧが画素スイッチＳＳＴをオン状態とするレベル（オン電位：ここではハイレベル）、制御信号ＢＧが出力スイッチＢＣＴをオフ状態とするレベル（オフ電位：ここではローレベル）、制御信号ＲＧがリセットスイッチＲＳＴをオン状態とするレベル（オン電位：ここではハイレベル）、制御信号ＲＧ２が第２リセットスイッチＲＳＴ２をオフ状態とするレベル（オフ電位：ここではローレベル）に設定される。
【００７９】
出力スイッチＢＣＴ、第２リセットスイッチＲＳＴ２がオフ（非導通状態）、画素スイッチＳＳＴ、リセットスイッチＲＳＴがオン（導通状態）となり、ゲート初期化動作が開始される。
【００８０】
ゲート初期化動作が行われているゲート初期化期間において、映像信号配線から出力された初期化電圧Ｖｉｎｉは、初期画素スイッチＳＳＴを通して駆動トランジスタＤＲＴのゲートに印加される。これにより、駆動トランジスタＤＲＴのゲート電位は、初期化電圧Ｖｉｎｉに対応する電位にリセットされ、前フレームの情報が初期化される。
【００８１】
初期化電圧Ｖｉｎｉに関しては、実施形態１と同様に、信号線駆動回路Ｘｄｒ内部にある初期化電圧回路１６の演算部２０によって演算された初期化電圧Ｖｉｎｉが出力される。この初期化電圧Ｖｉｎｉは、記憶部１８に記憶される階調電圧信号Ｖｓｉｇが高いほど低くなるように演算される。
【００８２】
（２−３）オフセットキャンセル動作
第３にオフセットキャンセル動作を行なう。制御信号ＳＧがオン電位（ハイレベル）、制御信号ＢＧがオフ電位（ローレベル）、制御信号ＲＧがオフ電位（ローレベル）、制御信号ＲＧ２がオン電位（ハイレベル）となる。これによりリセットスイッチＲＳＴ、出力スイッチＢＣＴがそれぞれオフ（非導通状態）、画素スイッチＳＳＴ、第２リセットスイッチＲＳＴ２がオン（導通状態）となり、閾値のオフセットキャンセル動作が開始される。
【００８３】
オフセットキャンセル動作を行うオフセットキャンセル期間において、駆動トランジスタＤＲＴのゲート電位は、映像信号配線から出力され初期化電圧Ｖｉｎｉが画素スイッチＳＳＴを通して印加され、固定される。
【００８４】
また、第２リセットスイッチＲＳＴ２はオン状態にあり、第２リセット電源Ｖｒｓｔ２から駆動トランジスタＤＲＴに電流が流れ込む。第２リセット電源Ｖｒｓｔ２は例えば５Ｖに設定されている。駆動トランジスタＤＲＴのソース電位は、リセット期間に書き込まれた電位Ｖｒｓｔを初期値とし、駆動トランジスタＤＲＴのドレイン−ソース間を通って流れ込む電流分を徐々に減少させながら、駆動トランジスタＤＲＴのＴＦＴ特性ばらつきを吸収、補償しつつ、高電位側にシフトしていく。本実施形態では、オフセットキャンセル期間は例えば１μ秒程度の時間に設定されている。
【００８５】
オフセットキャンセル期間終了時点で、駆動トランジスタＤＲＴのソース電位は、Ｖｉｎｉ−Ｖｔｈとなる。なお、Ｖｔｈは駆動トランジスタＤＲＴの閾値電圧である。これにより、駆動トランジスタＤＲＴのゲート、ソース間電圧は、キャンセル点に到達し、このキャンセル点に相当する電位差が保持容量Ｃｓに蓄えられる。
【００８６】
（２−４）映像信号書き込み動作
第４に映像信号書き込み動作を行う映像信号書き込み期間では、制御信号ＳＧが画素スイッチＳＳＴをオン状態とするレベル（オン電位：ここではハイレベル）、制御信号ＢＧが出力スイッチＢＣＴをオフ状態とするレベル（オフ電位：ここではローレベル）、制御信号ＲＧがリセットスイッチＲＳＴをオフ状態とするレベル（オフ電位：ここではローレベル）、制御信号ＲＧ２が第２リセットスイッチＲＳＴ２をオン状態とするレベル（オン電位：ここではハイレベル）に設定される。
【００８７】
画素スイッチＳＳＴ、第２リセットスイッチＲＳＴ２がオン（導通状態）、出力スイッチＢＣＴ、リセットスイッチＲＳＴがオフ（非導通状態）となり、映像信号書き込み動作が開始される。
【００８８】
映像信号書き込み期間において、映像信号配線（１〜ｎ）から画素スイッチＳＳＴを通って駆動トランジスタＤＲＴのゲートに階調電圧信号Ｖｓｉｇが書き込まれる。また、第２リセット電源Ｖｒｓｔ２から駆動トランジスタＤＲＴを通り、有機ＥＬ素子ＯＥの寄生容量Ｃｅｌを経由して低電位電圧電源線Ｐｖｓｓに電流が流れる。画素スイッチＳＳＴがオンした直後は、駆動トランジスタＤＲＴのゲート電位は、Ｖｓｉｇ（Ｒ、Ｇ、Ｂ）、駆動トランジスタＤＲＴのソース電位は、Ｖｉｎｉ−Ｖｔｈ＋Ｃｓ（Ｖｓｉｇ−Ｖｉｎｉ）／（Ｃｓ＋Ｃｅｌ＋Ｃａｄ）となる。
【００８９】
その後、有機ＥＬ素子ＯＥの寄生容量Ｃｅｌを経由して低電位電圧電源線Ｐｖｓｓに電流が流れ、映像信号書き込み期間終了時には、駆動トランジスタのゲート電位は、Ｖｓｉｇ（Ｒ，Ｇ，Ｂ）、駆動トランジスタＤＲＴのソース電位は、Ｖｉｎｉ−Ｖｔｈ＋ΔＶ１＋Ｃｓ（Ｖｓｉｇ−Ｖｉｎｉ）／（Ｃｓ＋Ｃｅｌ＋Ｃａｄ）となる。これにより、駆動トランジスタＤＲＴの移動度のばらつきが補正される。
【００９０】
（２−５）発光動作
第５に発光動作を行う発光期間では、制御信号ＳＧが画素スイッチＳＳＴをオフ状態とするレベル（オフ電位：ここではローレベル）、制御信号ＢＧが出力スイッチＢＣＴをオン状態とするレベル（オン電位：ここではハイレベル）、制御信号ＲＧがリセットスイッチＲＳＴをオフ状態とするレベル（オフ電位：ここではローレベル）、制御信号２ＲＧ２が第２リセットスイッチＲＳＴ２をオフ状態とするレベル（オフ電位：ここではローレベル）に設定される。
【００９１】
出力スイッチＢＣＴがオン（導通状態）、画素スイッチ、リセットスイッチＲＳＴ、第２リセットスイッチＲＳＴ２がオフ（非導通状態）となり、発光動作が開始される。
【００９２】
駆動トランジスタＤＲＴは、保持容量Ｃｓに書込まれたゲート制御電圧に対応した電流量の駆動電流Ｉｅを出力する。この駆動電流Ｉｅが有機ＥＬ素子ＯＥに供給される。これにより、有機ＥＬ素子ＯＥが駆動電流Ｉｅに応じた輝度で発光し、発光動作を行う。有機ＥＬ素子ＯＥは、１フレーム期間後に、再び制御信号ＢＧがオフ電位となるまで発光状態を維持する。
【００９３】
上記したソース初期化動作、ゲート初期化動作、オフセットキャンセル動作、映像信号書き込み動作、発光動作を各画素部ＰＸで順次繰り返し行うことにより、所望の画像を表示する。
【００９４】
（３）効果
本実施形態の表示装置１０によれば、階調電圧信号Ｖｓｉｇが高いほど初期化電圧Ｖｉｎｉを低くすることにより、低階調（黒側）の駆動電流Ｉｅを増加させず、高階調側の駆動電流Ｉｅを増すことにより、ダイナミックレンジ及びコントラストを向上させることができる。
【００９５】
また、実施形態１の式（１）と式（２）に示すように、発光期間において、有機ＥＬ素子ＯＥに流れる駆動電流Ｉｅは、駆動トランジスタＤＲＴの閾値Ｖｔｈに依存しない値となる。そのため、駆動トランジスタＤＲＴの閾値のばらつきによる影響を排除できる。
【００９６】
また、ΔＶ１は、駆動トランジスタＤＲＴの移動度が大きい程、絶対値が大きい値となるため、移動度の影響も補償できる。したがって、これらのばらつきに起因する表示不良、スジムラ、ざらつき感の発生を抑制し、高品位の画像表示を行うことができる。
【変更例】
【００９７】
上記各実施形態の変更例について説明する。
【００９８】
（１）変更例１
走査線の他の配置イメージについて図１０に基づいて説明する。図１０は、ＲＧＢＷ正方画素の走査線配置イメージを示す。
【００９９】
ＲＧＢＷ正方画素の走査線配置イメージは、偶数行にＲ（赤）表示用、Ｇ（緑）表示用、Ｂ（青）表示用、Ｗ（白）表示用の画素部ＰＸのいづれか２個（例えば、Ｒ（赤）表示用とＧ（緑）表示用）、奇数行に画素部ＰＸの残りの２個（例えばＢ（青）表示用とＷ（白）表示用）が接続されている。
【０１００】
このときの出力スイッチＢＣＴは、Ｒ（赤）表示用、Ｇ（緑）表示用、Ｂ（青）表示用、Ｗ（白）表示用の４つの画素部ＰＸで共通化されている。
【０１０１】
また、３色の縦ストライプ画素の走査線配置イメージであって、各行にＲ（赤）表示用、Ｇ（緑）表示用、Ｂ（青）表示用の３つの画素部ＰＸが接続されていてもよい。
【０１０２】
（２）変更例２
オフセットキャンセル動作を行うオフセットキャンセル期間を必要に応じて複数回設けてもよい。
【０１０３】
（３）変更例３
薄膜トランジスタ（ＴＦＴ）の半導体層は、ポリシリコンに限らず、アモルファスシリコンで構成することも可能である。
【０１０４】
各スイッチ、駆動トランジスタＤＲＴを構成するトランジスタは、Ｎチャネル型に限らず、Ｐチャネル型としてもよい。
【０１０５】
同様に、リセットスイッチＲＳＴ又は第２リセットスイッチＲＳＴ２は、Ｐチャネル型に限らず、Ｎチャネル型としてもよい。
【０１０６】
トランジスタ及びスイッチの形状、寸法は、前述した実施形態に限定されることなく、必要に応じて変更可能である。
【０１０７】
（４）変更例４
出力スイッチＢＣＴは、４つの画素部に１つ設けて共有される構成としたが、これに限らず、必要に応じて、出力スイッチＢＣＴの数を増減可能である。さらに、画素部ＰＸを構成する自己発光素子は、有機ＥＬ素子ＯＥに限定されず自己発光可能な様々な表示素子を適用可能である。
【０１０８】
（５）その他
本発明は前記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、前記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【０１０９】
１０・・・表示装置、１２・・・画素回路、１４・・・コントローラ、１６・・・初期化電圧回路、１８・・・記憶部、２０・・・演算部、２２・・・スイッチ、２４・・・スイッチ、２６・・・アンプ、ＰＸ・・・画素部、Ｓｇａ・・・第１走査線、Ｓｇｂ・・・第２走査線、Ｓｇｃ・・・第３走査線、Ｖｉｎｉ・・・初期化用電源、Ｖｒｓｔ・・・リセット電源、Ｖｒｓｔ２・・・第２リセット電源、Ｐｖｄｄ・・・高電位電圧電源線、Ｐｖｓｓ・・・低電位電圧電源線、Ｘｄｒ・・・信号線駆動回路、ＤＲＴ・・・駆動トランジスタ、Ｃｓ・・・保持容量、ＢＣＴ・・・出力スイッチ、ＲＳＴ・・・リセットスイッチ、ＳＳＴ・・・画素スイッチ、Ｃｅｌ・・・寄生容量、Ｃａｄ・・・補助容量、Ｙｄｒ１、Ｙｄｒ２・・・走査線駆動回路
【図１】
2015055837.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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