(57)【要約】【課題】生産性と信頼性を向上させることができるトランジスタチップ及び半導体装置を得る。【解決手段】トランジスタチップ４は、２つ以上のトランジスタセル８ａ，８ｂと、２つ以上のトランジスタセル８ａ，８ｂの動作領域を互いに電気的に分離する分離領域９とを有する。各トランジスタセル８ａ，８ｂは、ゲートパッド１３、ドレインパッド１４、及びソースパッド１５を持つ。このように複数のトランジスタセル８ａ，８ｂを１つのトランジスタチップ４に設け、それらを分離領域９により互いに電気的に分離することで、個々のトランジスタセル８ａ，８ｂを独立に検査することができる。この結果、生産性と信頼性を向上させることができる。【選択図】図２
2015179690.tif 000002
【特許請求の範囲】
【請求項１】
各々がゲートパッド、ドレインパッド、及びソースパッドを持つ２つ以上のトランジスタセルと、
前記２つ以上のトランジスタセルの動作領域を互いに電気的に分離する分離領域とを有することを特徴とするトランジスタチップ。
【請求項２】
パッケージと、
前記パッケージ内の実装領域に並べられた複数のトランジスタチップとを備え、
各トランジスタチップは、２つ以上のトランジスタセルと、前記２つ以上のトランジスタセルの動作領域を互いに電気的に分離する分離領域とを有し、
前記実装領域の中心部における前記複数のトランジスタチップの間隔は、前記実装領域の周辺部における前記複数のトランジスタチップの間隔よりも広いことを特徴とする半導体装置。
【請求項３】
パッケージと、
前記パッケージ内の実装領域に並べられた複数のトランジスタチップとを備え、
各トランジスタチップは、２つ以上のトランジスタセルと、前記２つ以上のトランジスタセルの動作領域を互いに電気的に分離する分離領域とを有し、
前記実装領域の中心部における前記トランジスタチップが有する前記トランジスタセルの数は、前記実装領域の周辺部における前記トランジスタチップが有する前記トランジスタセルの数よりも少ないことを特徴とする半導体装置。
【請求項４】
パッケージと、
前記パッケージ内の実装領域に設けられたトランジスタチップと、
前記パッケージ内の前記実装領域の余白部に設けられ、前記トランジスタチップとは電気的に接続されていない解析用トランジスタチップとを備え、
各トランジスタチップは、２つ以上のトランジスタセルと、前記２つ以上のトランジスタセルの動作領域を互いに電気的に分離する分離領域とを有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のトランジスタセルが１つのチップに設けられたトランジスタチップ及び半導体装置に関する。
【背景技術】
【０００２】
内部整合型増幅器などの半導体装置では、出力、利得、効率、使用周波数等を考慮し、使用する半導体トランジスタのトータルのゲート幅、並列合成数等を回路毎に決定していた。トランジスタのトータルのゲート幅は、ユニットゲート幅と１トランジスタ当たりのゲートフィンガ本数で決定する単位トランジスタ（以下１セルトランジスタ）のゲート幅、１チップ当たりの１セルトランジスタの個数（セル数）、及びチップ数で決まる。従って、出力と使用周波数等が異なる半導体装置では、トランジスタチップのウエハプロセスマスクは基本的に異なり、半導体装置の品種数に対応したウエハプロセスマスク数が必要となる。従来のトランジスタチップでは、複数のトランジスタセルが１つのチップに設けられ、それらの動作領域が一体化されているか又は配線等により電気的に接続されていた（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−４５７０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
電気的に接続された個々のトランジスタセルを個別に検査することはできないため、ウエハ状態での検査項目は限定される。一体となるセル数が更に増加した場合、可能となる検査は更に限定されてしまう。少なくともウエハ状態でのＲＦ特性に関する検査は不可能となるが、ＤＣ検査のみでは不良品が後工程へ流れてしまう。また、チップ内の１つのトランジスタセルに異常があれば、他の良好なセルを含めて全てがＮＧと判定され、特性が良好な多くの部分も不良品として廃棄される。
【０００５】
本発明は、上述のような課題を解決するためになされたもので、その目的は生産性と信頼性を向上させることができるトランジスタチップ及び半導体装置を得るものである。
【課題を解決するための手段】
【０００６】
本発明に係るトランジスタチップは、各々がゲートパッド、ドレインパッド、及びソースパッドを持つ２つ以上のトランジスタセルと、前記２つ以上のトランジスタセルの動作領域を互いに電気的に分離する分離領域とを有することを特徴とする。
【発明の効果】
【０００７】
本発明では、複数のトランジスタセルを１つのトランジスタチップに設け、それらを分離領域により互いに電気的に分離する。このため、個々のトランジスタセルを独立に検査することができる。この結果、生産性と信頼性を向上させることができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施の形態１に係る半導体装置を示す平面図である。
【図２】本発明の実施の形態１に係るトランジスタチップを示す平面図である。
【図３】本発明の実施の形態１に係るトランジスタチップの製造方法を示す平面図である。
【図４】本発明の実施の形態１に係るトランジスタチップの製造方法を示す平面図である。
【図５】本発明の実施の形態１に係るトランジスタチップの変形例を示す平面図である。
【図６】本発明の実施の形態１に係るトランジスタチップの変形例の製造方法を示す平面図である。
【図７】本発明の実施の形態２に係る半導体装置を示す拡大平面図である。
【図８】本発明の実施の形態３に係る半導体装置を示す拡大平面図である。
【図９】本発明の実施の形態４に係る半導体装置を示す平面図である。
【発明を実施するための形態】
【０００９】
本発明の実施の形態に係るトランジスタチップ及び半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１０】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す平面図である。パッケージ１内の実装領域２に整合回路３ａ〜３ｆとトランジスタチップ４が設けられている。パッケージ１上の入力電極パッド５とトランジスタチップ４との間に整合回路３ａ〜３ｃがワイヤ６を介して接続されている。パッケージ１上の出力電極パッド７とトランジスタチップ４との間に整合回路３ｄ〜３ｆが接続されている。この半導体装置は、２つのトランジスタチップ４が並列に接続された内部整合型増幅器である。
【００１１】
図２は、本発明の実施の形態１に係るトランジスタチップを示す平面図である。トランジスタチップ４は、２つのトランジスタセル８ａ，８ｂと、トランジスタセル８ａ，８ｂの動作領域を互いに電気的に分離する分離領域９とを有する。各トランジスタセル８ａ，８ｂは、ゲート電極１０、ドレイン電極１１、ソース電極１２、１個のゲートパッド１３、１個のドレインパッド１４、及び２個のソースパッド１５を持つ。
【００１２】
図３及び図４は、本発明の実施の形態１に係るトランジスタチップの製造方法を示す平面図である。まず、図３に示すように、ウエハ１６に、トランジスタチップ４に対応する複数のトランジスタチップ４を行列状に形成する。個々のトランジスタチップ４は分離領域９により互いに電気的に分離されている。このため、ウエハ状態で個々のトランジスタセルを独立に検査することができる。次に、図４に示すように、２つのトランジスタセル８ａ，８ｂを１チップとして分離領域９に沿ってウエハを切断する。
【００１３】
以上説明したように、本実施の形態では、２つのトランジスタセル８ａ，８ｂを１つのトランジスタチップに設け、それらを分離領域９により互いに電気的に分離する。このため、個々のトランジスタセル８ａ，８ｂを独立に検査することができる。従って、特性不良のトランジスタセル８ａ，８ｂを可能な限り小さい範囲で取り除き、良好なトランジスタセル８ａ，８ｂは最大限に後工程で利用することができる。そして、トランジスタセル８ａ，８ｂのウエハプロセスマスクを共通化できるため、ウエハプロセスマスクの品種数を削減することができる。
【００１４】
また、個々のトランジスタセル８ａ，８ｂのゲート幅が実使用時のゲート幅より十分に小さくなるため、結晶欠陥などのゲート幅に比例する不良項目での歩留低下を低減できる。そして、オンウエハプロービングにより容易にＤＣ、ＲＦ信号を入力して検査、ＤＣエージング、ＲＦエージング等を実施することができる。この結果、生産性と信頼性を向上させることができる。
【００１５】
また、１チップに含まれるトランジスタセルの数を自由に選択できるため、出力と周波数に応じたゲート幅選択が容易となる。また、実装時の発熱状態を考慮したトランジスタの配置が可能となる。
【００１６】
図５は、本発明の実施の形態１に係るトランジスタチップの変形例を示す平面図である。トランジスタチップ４には４つのトランジスタセル８ａ〜８ｄが設けられ、それらは分離領域９により互いに電気的に分離されている。図６は、本発明の実施の形態１に係るトランジスタチップの変形例の製造方法を示す平面図である。図６に示すように、４つのトランジスタセル８ａ〜８ｄを１チップとして分離領域９に沿ってウエハを切断する。この場合にも上記の効果を得ることができる。即ち、２つ以上のトランジスタセルを１つのトランジスタチップに設け、それらを分離領域９により互いに電気的に分離すれば、上記の効果を得ることができる。
【００１７】
実施の形態２．
図７は、本発明の実施の形態２に係る半導体装置を示す拡大平面図である。複数のトランジスタチップ４から発生した熱が実装領域２の中心部に集中する場合がある。特に１０Ｗを超えるような大出力の内部整合回路では使用するトランジスタチップのゲートフィンガ本数、セル数が多くなる（一体となるセル数は１０セル以上となる場合もある）ため、実装領域２の中心部への熱の集中が顕著である。
【００１８】
これに対して、本実施の形態では、実装領域２に並べられた複数のトランジスタチップ４において、実装領域２の中心部における複数のトランジスタチップ４の間隔Ｗ１は、実装領域２の周辺部における複数のトランジスタチップ４の間隔Ｗ２よりも広い。これにより、実装領域２の中心部での熱の集中を防いで放熱性を向上させることができる。
【００１９】
実施の形態３．
図８は、本発明の実施の形態３に係る半導体装置を示す拡大平面図である。実装領域２に並べられた複数のトランジスタチップ４において、実装領域２の中心部におけるトランジスタチップ４が有するトランジスタセルの数は、実装領域２の周辺部におけるトランジスタチップ４が有するトランジスタセルの数よりも少ない。これにより、実装領域２の中心部での熱の集中を防いで放熱性を向上させることができる。
【００２０】
実施の形態４．
図９は、本発明の実施の形態４に係る半導体装置を示す平面図である。大出力の内部整合型増幅器が故障した場合、トランジスタ全てが焼損する場合があり、故障解析が事実上、不可能となる。そこで、本実施の形態では、トランジスタチップ４等の回路とは電気的に接続されていない解析用トランジスタチップ１７をパッケージ１内の実装領域２の余白部に設けている。この解析用トランジスタチップ１７により故障解析が可能となる。
【００２１】
なお、上記の実施の形態では本発明を内部整合型増幅器に適用した場合について説明した。これに限らず、整合回路を設けないディスクリート増幅器、又は整合回路を設けるがパッケージ外部の回路とともに整合をとるプリマッチ増幅器にも本発明を適用することができ同様の効果を得ることができる。
【符号の説明】
【００２２】
１  パッケージ、２  実装領域、８ａ〜８ｄ  トランジスタセル、９  分離領域、１３  ゲートパッド、１４  ドレインパッド、１５  ソースパッド、１７  解析用トランジスタチップ
【図１】
2015179690.tif 000003
【図２】
2015179690.tif 000004
【図３】
2015179690.tif 000005
【図４】
2015179690.tif 000006
【図５】
2015179690.tif 000007
【図６】
2015179690.tif 000008
【図７】
2015179690.tif 000009
【図８】
2015179690.tif 000010
【図９】
2015179690.tif 000011