(57)【要約】【課題】オン抵抗が低くデバイスの主面の面積を大きくすることなく耐圧を高くすることができる半導体デバイスおよびその製造方法を提供する。【解決手段】半導体デバイス２Ａは、第１の主面と第１の主面の反対側の主面である第２の主面とを有し、第１の主面および第２の主面に対して垂直な主面を有するキャリアチャネル層２０ｃを含む半導体複合膜２０Ｃと、半導体複合膜２０Ｃの第１の主面上に配置されたドレイン電極３０ｄと、半導体複合膜２０Ｃの第２の主面上に配置されたソース電極３０ｓと、を含む。【選択図】図１
2015097239.tif 000002
【特許請求の範囲】
【請求項１】
第１の主面と前記第１の主面の反対側の主面である第２の主面とを有し、前記第１の主面および前記第２の主面に対して垂直な主面を有するキャリアチャネル層を含む半導体複合膜と、
前記半導体複合膜の前記第１の主面上に配置されたドレイン電極と、
前記半導体複合膜の前記第２の主面上に配置されたソース電極と、を含む半導体デバイス。
【請求項２】
前記半導体複合膜は、前記第１の主面と前記第１の主面に対して垂直な第１のトレンチ部が形成されている主面とを有する第１の半導体膜と、前記第１の半導体膜の前記第１のトレンチ部が形成されている前記主面上に配置されておりかつ前記第１のトレンチ部に対応する第２のトレンチ部が形成されている前記第２の主面を有する第２の半導体膜と、を含み、
前記キャリアチャネル層は、前記第１の半導体膜と前記第２の半導体膜との界面に形成されている請求項１に記載の半導体デバイス。
【請求項３】
前記半導体複合膜の前記第１の主面側に配置された導電性支持基板をさらに含む請求項１または請求項２に記載の半導体デバイス。
【請求項４】
前記半導体複合膜の前記第２の主面側に配置された支持基板をさらに含む請求項１または請求項２に記載の半導体デバイス。
【請求項５】
基礎基板と前記基礎基板の一主面側に配置された半導体膜とを含む複合基板を準備する工程と、
前記複合基板の前記半導体膜の一部を除去することにより、前記半導体膜の主面に対して垂直な第１のトレンチ部が形成された主面を有する第１の半導体膜を形成する工程と、
前記第１の半導体膜の前記第１のトレンチ部が形成された前記主面上に第２の半導体膜を形成することにより、前記第１の半導体膜と前記第２の半導体膜との界面に形成されておりかつ前記第１の半導体膜側の主面である第１の主面に対して垂直な主面を有するキャリアチャネル層を含む半導体複合膜を形成する工程と、
前記半導体複合膜の前記第２の半導体膜側の主面であり前記キャリアチャネル層に対して垂直な第２の主面上にソース電極を形成する工程と、
前記半導体複合膜の前記第１の半導体膜側の前記第１の主面上にドレイン電極を形成する工程と、を含む半導体デバイスの製造方法。
【請求項６】
前記複合基板を準備する工程の後、前記第１の半導体膜を形成する工程の前に、前記複合基板の前記半導体膜上にさらなる半導体膜を形成する工程をさらに含み、
前記第１の半導体膜を形成する工程は、前記さらなる半導体膜の一部ならびに前記半導体膜および前記さらなる半導体膜の一部のいずれかを除去することにより行なう請求項５に記載の半導体デバイスの製造方法。
【請求項７】
前記ドレイン電極を形成する工程の後に、前記ドレイン電極が形成された前記第１の主面側に導電性支持基板を配置する工程をさらに含む請求項５または請求項６に記載の半導体デバイスの製造方法。
【請求項８】
前記ソース電極を形成する工程の後に、前記ソース電極が形成された前記第２の主面側に支持基板を配置する工程をさらに含む請求項５または請求項６に記載の半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャリアチャネル層を有する半導体複合膜とソース電極とドレイン電極とを含む半導体デバイスおよびその製造方法に関する。
【背景技術】
【０００２】
ＨＥＭＴ（高電子移動度トランジスタ）などのＦＥＴ（電界効果トランジスタ）は、電子集積回路などに好適に用いられる高いトランジスタ機能を有する半導体デバイスとして注目されている。
【０００３】
特開２０１２−２４３７９２号公報（特許文献１）は、バッファリーク電流およびゲートリーク電流が抑制された高性能のＨＥＭＴを開示する。また、特開２０１２−０９４６８８号公報（特許文献２）は、優れた縦方向耐圧とトランジスタ動作時のドレインリーク電流が抑制され斜面チャネル構造を有する半導体装置を開示する。また、特開２０１３−０３８１０１号公報（特許文献３）は、オン抵抗が低く耐圧が高いスーパージャンクション構造を有する半導体装置およびその製造方法を開示する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−２４３７９２号公報
【特許文献２】特開２０１２−０９４６８８号公報
【特許文献３】特開２０１３−０３８１０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特開２０１２−２４３７９２号公報（特許文献１）に開示されたＨＥＭＴは、ソース電極、ゲート電極およびドレイン電極が一方の主面側に配置された横型のＦＥＴの一種であることから、耐圧を高くするためにはソース電極とドレイン電極との間の距離を長くする必要があるため、デバイスの主面の面積を大きくなりコストが高くなるという問題点があった。また、ＨＥＭＴに大電流を流すために、抵抗を低くする観点から、デバイスの主面の面積を大きくする必要があり、コストが高くなるという問題点があった。特開２０１２−０９４６８８号公報（特許文献２）に開示された半導体装置は、ドリフト層が存在するため、移動度が制限されるという問題点があった。特開２０１３−０３８１０１号公報（特許文献３）に開示された半導体装置は、ドリフト層の抵抗が存在するため、半導体装置のオン抵抗が一定値以下にはならないという問題点があった。
【０００６】
本発明は、上記の問題点を解決して、オン抵抗が低くデバイスの主面の面積を大きくすることなく耐圧を高くすることができる半導体デバイスおよびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、ある局面に従えば、第１の主面と第１の主面の反対側の主面である第２の主面とを有し、第１の主面および第２の主面に対して垂直な主面を有するキャリアチャネル層を含む半導体複合膜と、半導体複合膜の第１の主面上に配置されたドレイン電極と、半導体複合膜の第２の主面上に配置されたソース電極と、を含む半導体デバイスである。
【０００８】
本発明は、別の局面に従えば、基礎基板と基礎基板の一主面側に配置された半導体膜とを含む複合基板を準備する工程と、複合基板の半導体膜の一部を除去することにより、半導体膜の主面に対して垂直な第１のトレンチ部が形成された主面を有する第１の半導体膜を形成する工程と、第１の半導体膜の第１のトレンチ部が形成された主面上に第２の半導体膜を形成することにより、第１の半導体膜と第２の半導体膜との界面に形成されておりかつ第１の半導体膜側の主面である第１の主面に対して垂直な主面を有するキャリアチャネル層を含む半導体複合膜を形成する工程と、半導体複合膜の第２の半導体膜側の主面でありキャリアチャネル層に対して垂直な第２の主面上にソース電極を形成する工程と、半導体複合膜の第１の半導体側の第１の主面上にドレイン電極を形成する工程と、を含む半導体デバイスの製造方法である。
【発明の効果】
【０００９】
本発明によれば、オン抵抗が低くデバイスの主面の面積を大きくすることなく耐圧を高くすることができる半導体デバイスおよびその製造方法を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明にかかる半導体デバイスのある例を示す概略断面図である。
【図２】典型的な半導体デバイスのある例を示す概略断面図である。
【図３】本発明にかかる半導体デバイスの別の例を示す概略断面図である。
【図４】本発明にかかる半導体デバイスのさらに別の例を示す概略断面図である。
【図５】本発明にかかる半導体デバイスの製造方法の複合基板の準備からキャリアチャネル層を含む半導体複合膜の形成までの工程のある例を示す概略断面図である。
【図６】本発明にかかる半導体デバイスの製造方法のキャリアチャネル層を含む半導体複合膜の形成からソース電極の形成までの工程のある例を示す概略断面図である。
【図７】本発明にかかる半導体デバイスの製造方法のソース電極の形成からドレイン電極の形成までの工程のある例を示す概略断面図である。
【図８】本発明にかかる半導体デバイスの製造方法のドレイン電極が形成された第１の主面側への導電性支持基板の配置の工程のある例を示す概略断面図である。
【図９】本発明にかかる半導体デバイスの製造方法のソース電極が形成された第２の主面側への支持基板の配置から第１の主面側へのドレイン電極の配置までの工程のある例を示す概略断面図である。
【図１０】本発明にかかる半導体デバイスの製造方法の複合基板の準備から複合基板の半導体膜上へのさらなる半導体膜の形成までの工程のある例を示す概略断面図である。
【図１１】本発明にかかる半導体デバイスの製造方法における複合基板を準備する工程のある例を示す概略断面図である。
【図１２】本発明にかかる半導体デバイスの製造方法における複合基板を準備する工程の別の例を示す概略断面図である。
【図１３】本発明にかかる半導体デバイスの製造方法における複合基板を準備する工程のさらに別の例を示す概略断面図である。
【図１４】本発明にかかる半導体デバイスの製造方法における複合基板を準備する工程のさらに別の例を示す概略断面図である。
【発明を実施するための形態】
【００１１】
＜本発明の実施形態の説明＞
本発明のある実施形態である半導体デバイス２Ａ，２Ｂ，２Ｃは、第１の主面と第１の主面の反対側の主面である第２の主面とを有し、第１の主面および第２の主面に対して垂直な主面を有するキャリアチャネル層２０ｃを含む半導体複合膜２０Ｃと、半導体複合膜２０Ｃの第１の主面上に配置されたドレイン電極３０ｄと、半導体複合膜２０Ｃの第２の主面上に配置されたソース電極３０ｓと、を含む。本実施形態の半導体デバイスは、第１の主面および第２の主面に対して垂直な主面を有するキャリアチャネル層を有しているため、オン抵抗を低くできるとともに、半導体デバイスの主面の面積を大きくすることなく耐圧を高くすることができる。
【００１２】
本発明のかかる実施形態である半導体デバイス２Ａ，２Ｂ，２Ｃにおいて、半導体複合膜２０Ｃは、第１の主面と第１の主面に対して垂直な第１のトレンチ部２１ｔが形成されている主面とを有する第１の半導体膜２１と、第１の半導体膜２１の第１のトレンチ部２１ｔが形成されている主面上に配置されておりかつ第１のトレンチ部２１ｔに対応する第２のトレンチ部２２ｔが形成されている第２の主面を有する第２の半導体膜２２と、を含み、キャリアチャネル層２０ｃは、第１の半導体膜２１と第２の半導体膜２２との界面に形成され得る。これにより、第１の主面および第２の主面に垂直な主面を有するキャリアチャネル層２０ｃが形成され、オン抵抗が低く、かつ、主面の面積を大きくすることなく耐圧が高い半導体デバイスが得られる。
【００１３】
また、本発明のかかる実施形態である半導体デバイス２Ｂは、半導体複合膜２０Ｃの第１の主面側に配置された導電性支持基板７０をさらに含むことができる。これにより、機械的強度の高い半導体デバイスが得られる。
【００１４】
また、本発明のかかる実施形態である半導体デバイス２Ｃは、半導体複合膜２０Ｃの第２の主面側に配置された支持基板８０をさらに含むことができる。これにより、機械的強度の高い半導体デバイスが得られる。
【００１５】
本発明の別の実施形態である半導体デバイス２Ａ，２Ｂ，２Ｃの製造方法は、基礎基板１０と基礎基板１０の一主面側に配置された半導体膜２０とを含む複合基板１を準備する工程と、複合基板１の半導体膜２０の一部を除去することにより、半導体膜２０の主面に対して垂直な第１のトレンチ部２１ｔが形成された主面を有する第１の半導体膜２１を形成する工程と、第１の半導体膜２１の第１のトレンチ部２１ｔが形成された主面上に第２の半導体膜２２を形成することにより、第１の半導体膜２１と第２の半導体膜２２との界面に形成されておりかつ第１の半導体膜２１側の主面である第１の主面に対して垂直な主面を有するキャリアチャネル層２０ｃを含む半導体複合膜２０Ｃを形成する工程と、半導体複合膜２０Ｃの第２の半導体膜２２側の主面でありキャリアチャネル層２０ｃに対して垂直な第２の主面上にソース電極３０ｓを形成する工程と、半導体複合膜２０Ｃの第１の半導体膜２１側の第１の主面上にドレイン電極３０ｄを形成する工程と、を含む。本実施形態の半導体デバイス２Ａ，２Ｂ，２Ｃの製造方法は、上記の工程を含むことにより、オン抵抗が低く半導体デバイスの主面の面積を大きくすることなく耐圧の高い半導体デバイスを効率よく製造することができる。
【００１６】
本発明のかかる実施形態である半導体デバイス２Ａ，２Ｂ，２Ｃの製造方法において、複合基板１を準備する工程の後、第１の半導体膜２１を形成する工程の前に、複合基板１の半導体膜２０ａ上にさらなる半導体膜２０ｂを形成する工程をさらに含み、第１の半導体膜２１を形成する工程は、さらなる半導体膜２０ｂの一部ならびに半導体膜２０ａおよびさらなる半導体膜２０ｂの一部のいずれかを除去することにより行なうことができる。これにより、半導体膜２０ａおよびと半導体膜２０ｂとが一体化された厚い半導体膜２０の一部（半導体膜２０ｂの一部ならびに半導体膜２０ａおよびさらなる半導体膜２０ｂの一部のいずれか）として、所望の第１の半導体膜２１を得ることができる。
【００１７】
また、本発明のかかる実施形態である半導体デバイス２Ｂの製造方法において、ドレイン電極３０ｄを形成する工程の後に、ドレイン電極３０ｄが形成された第１の主面側に導電性支持基板７０を配置する工程をさらに含むことができる。これにより、機械的強度の高い半導体デバイスを効率よく製造することができる。
【００１８】
また、本発明のかかる実施形態である半導体デバイス２Ｃの製造方法において、ソース電極３０ｓを形成する工程の後に、ソース電極３０ｓが形成された第２の主面側に支持基板８０を配置する工程をさらに含むことができる。これにより、機械的強度の高い半導体デバイスを効率よく製造することができる。
【００１９】
＜本発明の実施形態の詳細＞
［実施形態１：半導体デバイス］
図１、図３および図４を参照して、本発明のある実施形態である半導体デバイス２Ａ，２Ｂ，２Ｃは、第１の主面と第１の主面の反対側の主面である第２の主面とを有し、第１の主面および第２の主面に対して垂直な主面を有するキャリアチャネル層２０ｃを含む半導体複合膜２０Ｃと、半導体複合膜２０Ｃの第１の主面上に配置されたドレイン電極３０ｄと、半導体複合膜２０Ｃの第２の主面上に配置されたソース電極３０ｓと、を含む。ここで、図１において符号Ｕで示す範囲は、本実施形態の半導体デバイス２Ａの１ユニットを示している。
【００２０】
図２に示すような典型的な横型ＦＥＴである半導体デバイス２Ｒは、半導体複合膜２０Ｃとして、ＧａＮ膜などの第１の半導体膜２１上にＡｌ1-xＧａxＮ膜（０＜ｘ＜１）などの第２の半導体膜２２が配置されていることにより第１の半導体膜２１と第２の半導体膜２２との界面にキャリアチャネル層２０ｃが形成され、半導体複合膜２０Ｃの第２の主面側である第２の半導体膜２２の主面上にソース電極３０ｓ、ゲート電極３０ｇおよびドレイン電極３０ｄが、互いの間に絶縁膜４０を介在させて、この順に配置されている。ここで、図２において符号Ｕで示す範囲は、典型的な横型の半導体デバイス２Ｒの１ユニットを示している。
【００２１】
かかる横型ＦＥＴのような半導体デバイス２Ｒにおいては、耐圧を高めるためにソース電極端とドレイン電極端との間の距離（これはキャリアチャネル層の長さＬに等しくなる）を大きくする必要があるため、また、大電流を流すために、半導体デバイスの主面の面積を大きくする必要がありコストが増大するとともに、回路の集積化に不利である。
【００２２】
本実施形態の半導体デバイス２Ａ，２Ｂ，２Ｃは、ドレイン電極３０ｄが配置された第１の主面およびソース電極３０ｓが配置された第２の主面に対して垂直な主面を有するキャリアチャネル層２０ｃを有しているため、オン抵抗を低くできるとともに、デバイスの主面の面積を大きくすることなく耐圧を高くすることができる。
【００２３】
図１、図３および図４を参照して、本実施形態の半導体デバイス２Ａ，２Ｂ，２Ｃにおいて、特に制限はないが、第１の主面および第２の主面に垂直な主面を有するキャリアチャネル層２０ｃ形成する観点から、半導体複合膜２０Ｃは、第１の主面と第１の主面に対して垂直な第１のトレンチ部が形成されている主面とを有する第１の半導体膜２１と、第１の半導体膜２１の第１のトレンチ部が形成されている主面上に配置されておりかつ第１のトレンチ部に対応する第２のトレンチ部が形成されている第２の主面を有する第２の半導体膜２２膜とを含み、キャリアチャネル層２０ｃが第１の半導体膜２１と第２の半導体膜２２との界面に形成されていることが好ましい。
【００２４】
（半導体複合膜）
図１、図３および図４を参照して、本実施形態の半導体デバイス２Ａ，２Ｂ，２Ｃの半導体複合膜２０Ｃは、たとえば、第１の主面と第１の主面の反対側の主面である第２の主面とを有し、第１の主面と第１の主面に対して垂直な第１のトレンチ部が形成されている主面とを有する第１の半導体膜２１と、第１の半導体膜２１の第１のトレンチ部が形成されている主面上に配置されておりかつ第１のトレンチ部に対応する第２のトレンチ部が形成されている第２の主面を有する第２の半導体膜２２とを含む。第１の半導体膜２１と第２の半導体膜２２との界面にキャリアチャネル層２０ｃを形成させる観点から、第１の半導体膜２１のバンドギャップエネルギと第２の半導体膜２２のバンドギャップエネルギとが異なること、すなわち、第１の半導体膜２１の化学組成と第２の半導体膜２２の化学組成とが異なることが好ましい。たとえば、第１の半導体膜２１をＧａＮ膜とし、第２の半導体膜２２をＡｌ1-xＧａxＮ膜（０＜ｘ＜１）とすることが好ましい。
【００２５】
また、第１の半導体膜２１の厚い部分（第１のトレンチが形成されていない部分、以下同じ）の厚さは、オフ時の耐圧を高めるとともにとオン時の抵抗を低減する観点から、１μｍ以上１０μｍ以下が好ましく、４μｍ以上６μｍ以下がより好ましい。第１の半導体膜２１の薄い部分（第１のトレンチが形成されている部分、以下同じ）の厚さは、通電時の抵抗を低減する観点から、０．００１μｍ以上１μｍ以下が好ましく、０．０１μｍ以上０．１μｍ以下がより好ましい。
【００２６】
また、第２の半導体膜２２の厚さは、誘起キャリア量を増大させるとともにソース電極間の接触抵抗を低減する観点から、１ｎｍ以上３０ｎｍ以下が好ましく、１０ｎｍ以上２０ｎｍ以下がより好ましい。
【００２７】
第１の半導体膜２１は、第１の主面に対して垂直な第１のトレンチ部が形成されている主面を有しているため、第１の半導体膜２１の第１のトレンチ部が形成されている主面上に配置されかつ第１のトレンチ部に対応する第２のトレンチが形成されている第２の主面を有する第２の半導体膜２２を形成することにより、第１の半導体膜２１と第２の半導体膜２２との界面に、第１の主面および第２の主面に対して垂直な主面を有するキャリアチャネル層２０ｃが形成される。かかるキャリアチャネル層２０ｃの長さＬは、第１の半導体膜２１の第１のトレンチ部２１ｔ（図５（Ｂ）参照）および第２の半導体膜２２の第２のトレンチ部２２ｔ（図５（Ｃ）参照）の深さ（第１および第２のトレンチ部の底部から天井部までの壁部の長さをいう、以下同じ）に等しい。
【００２８】
本実施形態の半導体デバイス２Ａ，２Ｂ，２Ｃの半導体複合膜２０Ｃには、第１の主面および第２の主面に対して垂直な主面を有するキャリアチャネル層２０ｃが形成されているため、オン抵抗を低くできるとともに、半導体デバイスの主面の面積を大きくすることなく耐圧を高くすることができる。ここで、第１の主面および第２の主面に対して垂直とは、半導体デバイスの第１の主面および第２の主面を大きくすることなく耐圧を高くするのに十分な実質的に垂直であれば足り、たとえば、第１の主面および第２の主面に対して８０°以上１００°以下であれば足りる。キャリアチャネル層２０ｃの長さＬは、半導体デバイスの耐圧を高くする観点から１μｍ以上が好ましく４μｍ以上がより好ましく、オン抵抗を低くする観点から１０μｍ以下が好ましく６μｍ以下がより好ましい。半導体複合膜２０Ｃの第２の半導体膜２２の第２のトレンチ部２２ｔ（図５（Ｃ）参照）の幅は、ゲート電極の加工精度を確保する観点から、１μｍ以上が好ましく５μｍ以上がより好ましく、半導体デバイスの主面を大きくしない観点から１０μｍ以下が好ましく６μｍ以下がより好ましい。
【００２９】
なお、誘起キャリア量を増大させるとともに表面を保護する観点から、第２の半導体膜２２上に、さらに第３の半導体膜（図示せず）を形成してもよい。ここで、誘起キャリア量を増大させる観点から、第２の半導体膜２２のバンドギャップエネルギと第３の半導体膜のバンドギャップエネルギとが異なること、すなわち、第２の半導体膜２２の化学組成と第３の半導体膜の化学組成とが異なることが好ましい。たとえば、第２の半導体膜２２をＡｌ1-xＧａxＮ膜（０＜ｘ＜１）とすると、第３の半導体膜をＧａＮ膜とすることが好ましい。また、第３の半導体膜の厚さは、ソース電極との接触抵抗を低減する観点から、１ｎｍ以上２０ｎｍ以下が好ましく、５ｎｍ以上１０ｎｍ以下がより好ましい。
【００３０】
（ドレイン電極）
図１、図３および図４を参照して、本実施形態の半導体デバイス２Ａ，２Ｂ，２Ｃのドレイン電極３０ｄは、たとえば、半導体複合膜２０Ｃの第１の半導体膜２１側の主面である第１の主面上に配置されている。
【００３１】
ドレイン電極３０ｄは、特に制限はないが、ドレイン電極３０ｄの抵抗を低減することにより半導体デバイスの特性を高くする観点から、第１の半導体膜２１とオーミック接触をすることが好ましい。ドレイン電極３０ｄは、第１の半導体膜２１とオーミック接触をする観点から、Ｔｉ／Ａｌ／Ｎｉ／Ａｕ電極などが好ましい。
【００３２】
（ソース電極）
図１、図３および図４を参照して、本実施形態の半導体デバイス２Ａ，２Ｂ，２Ｃのソース電極３０ｓは、たとえば、半導体複合膜２０Ｃの第２の半導体膜２２側の主面である第２の主面上に配置されている。ここで、第２の半導体膜２２は、第１の半導体膜２１の第１の主面に対して実質的に垂直な第１のトレンチ部が形成されている主面上に配置されており、上記第１のトレンチ部に対応する第２のトレンチ部が形成されているため、第２の半導体膜２２の主面は、第１の半導体膜２１の第１の主面に対して実質的に平行な第２の主面と実質的に垂直な主面とを有する。
【００３３】
ソース電極３０ｓは、特に制限はないが、ソース電極３０ｓの抵抗を低減することにより半導体デバイスの特性を高くする観点から、第２の半導体膜２２とオーミック接触をすることが好ましい。ソース電極３０ｓは、第２の半導体膜２２とオーミック接触をする観点から、Ｔｉ／Ａｌ／Ｎｉ／Ａｕ電極などが好ましい。
【００３４】
（ゲート電極）
図１、図３および図４を参照して、本実施形態の半導体デバイス２Ａ，２Ｂ，２Ｃは、トランジスタ機能を発現させる観点から、上記のドレイン電極３０ｄおよびソース電極３０ｓに加えて、半導体複合膜２０Ｃの第２の半導体膜２２側の主面であってかつ第１の半導体膜２１の第１の主面に対して実質的に垂直な主面上に電気的に接続されており、かつ、第２の半導体膜２２の第２の主面側に引き出されているゲート電極３０ｇをさらに有することができる。ゲート電極３０ｇは、ＦＥＴ（電界効果トランジスタ）機能を発現させる観点から、第２の半導体膜２２とショットキー接触をすることが好ましい。ゲート電極３０ｇは、第２の半導体膜２２とショットキー接触をする観点から、Ｎｉ電極、Ｔａ電極、Ｎｉ／Ａｕ電極、Ｔａ／Ａｕ電極などが好ましい。ゲート電極３０ｇと第２の半導体膜２２との接触距離（ゲート幅）は、半導体デバイス作製時の作業性を高めオフ時の耐圧を高める観点から、１００ｎｍ以上が好ましく５００ｎｍ以上がより好ましく、スイッチング動作速度を高める観点から２μｍ以下が好ましく１μｍ以下がより好ましい。
【００３５】
（絶縁膜）
図１、図３および図４を参照して、本実施形態の半導体デバイス２Ａ，２Ｂ，２Ｃは、その絶縁性および耐圧を高める観点から、絶縁膜４０として、半導体複合膜２０Ｃの第２の半導体膜２２側の第２の主面に形成されている第２のトレンチ部とゲート電極３０ｇとの間に配置されている第１の絶縁膜４０ａ、半導体複合膜２０Ｃの第２の半導体膜２２側の第２の主面側のソース電極３０ｓとゲート電極３０ｇとの間に配置されている第２の絶縁膜４０ｂなどを含むことが好ましい。第１の絶縁膜４０ａおよび第２の絶縁膜４０ｂは、特に制限はないが、その絶縁性が高い観点から、ＳｉＯ2膜、Ｓｉ3Ｎ4膜、Ａｌ2Ｏ3膜などが好ましい。
【００３６】
（導電性支持基板）
図３を参照して、本実施形態の半導体デバイス２Ｂは、半導体複合膜２０Ｃが薄い場合、たとえば半導体複合膜２０Ｃの最薄部分の厚さが１０μｍ以下の場合に、半導体デバイスの機械的強度を高める観点から、半導体複合膜２０Ｃの第１の主面側に配置された導電性支持基板７０をさらに含むことが好ましい。導電性支持基板７０は、特に制限はないが、導電性が高く機械的強度が高い観点から、比抵抗が１×１０-4Ω・ｃｍ以下が好ましく１×１０-5Ω・ｃｍ以下がより好ましく、ヤング率が０．１ＧＰａ以上が好ましく１ＧＰａ以上がより好ましく、たとえば金属焼結基板などが好ましい。導電性支持基板７０は、たとえば、半導体複合膜２０Ｃの第１の半導体膜２１側の第１の主面上に配置されたドレイン電極３０ｄ上に配置される。
【００３７】
（支持基板）
図４を参照して、本実施形態の半導体デバイス２Ｃは、半導体複合膜２０Ｃが薄い場合、たとえば半導体複合膜２０Ｃの最薄部分の厚さが１０μｍ以下の場合に、半導体デバイスの機械的強度を高める観点から、半導体複合膜２０Ｃの第２の主面側に配置された支持基板８０をさらに含むことが好ましい。
【００３８】
支持基板８０は、たとえば、半導体複合膜２０Ｃの第２の半導体膜２２側の第２の主面上に配置されたソース電極３０ｓおよびゲート電極３０ｇを覆う第３の絶縁膜４０ｃ上に配置される。ソース電極３０ｓおよびゲート電極３０ｇは、支持基板８０の存在により半導体複合膜２０Ｃの第２の主面側に引き出すことができないため、第２の絶縁膜４０ｂおよび第３の絶縁膜４０ｃの側面から外に引き出されている。
【００３９】
［実施形態２：半導体デバイスの製造方法］
図５〜図７を参照して、本発明の別の実施形態である半導体デバイス２Ａ，２Ｂ，２Ｃの製造方法は、基礎基板１０と基礎基板１０の一主面側に配置された半導体膜２０とを含む複合基板１を準備する工程（図５（Ａ））と、複合基板１の半導体膜２０の一部を除去することにより、半導体膜２０の主面に対して垂直な第１のトレンチ部２１ｔが形成された主面を有する第１の半導体膜２１を形成する工程（図５（Ｂ））と、第１の半導体膜２１の第１のトレンチ部２１ｔが形成された主面上に第２の半導体膜２２を形成することにより、第１の半導体膜２１と第２の半導体膜２２との界面に形成されておりかつ第１の半導体膜２１側の主面である第１の主面に対して垂直な主面を有するキャリアチャネル層２０ｃを含む半導体複合膜２０Ｃを形成する工程（図５（Ｃ））と、半導体複合膜２０Ｃの第２の半導体膜２２側の主面でありキャリアチャネル層２０ｃに対して垂直な第２の主面上にソース電極３０ｓ（図６（Ｄ））を形成する工程と、半導体複合膜２０Ｃの第１の半導体膜２１側の第１の主面上にドレイン電極３０ｄを形成する工程（図７（Ｂ））と、を含む。
【００４０】
本実施形態の半導体デバイス２Ａ，２Ｂ，２Ｃの製造方法は、オン抵抗が低く半導体デバイスの主面の面積を大きくすることなく耐圧の高い実施形態１の半導体デバイスを効率よく製造することができる。
【００４１】
（複合基板を準備する工程）
図５（Ａ）を参照して、本実施形態の半導体デバイス２Ａ，２Ｂ，２Ｃの製造方法は、基礎基板１０と基礎基板１０の一主面側に配置された半導体膜２０とを含む複合基板１を準備する工程を含む。
【００４２】
複合基板１の半導体膜２０の厚さは、特に制限はなく、５０ｎｍ程度の薄い膜厚から２５０μｍ程度の厚い膜厚まで、すなわち、５０ｎｍ以上２５０μｍ以下の広い範囲に亘って調製できる。形成する半導体デバイスの耐圧を高くする観点から、複合基板１の半導体膜２０の厚さは、１μｍ以上が好ましく、５μｍ以上がより好ましい。
【００４３】
ここで、図１０を参照して、複合基板１の半導体膜２０ａが薄い場合（たとえば半導体膜２０ａの厚さが１μｍ未満の場合）は、複合基板１を準備する工程の後、後述する第１の半導体膜２１を形成する工程（図５（Ｂ））の前に、複合基板１の半導体膜２０ａ上にさらなる半導体膜２０ｂを形成する工程を含むことが好ましい。半導体膜２０ａ上にさらなる半導体膜２０ｂを形成することにより半導体膜２０ａとさらなる半導体膜２０ｂとが一体化した厚い半導体膜２０を得ることができる。半導体膜２０ａとさらなる半導体膜２０ｂとは、均一な厚い半導体膜２０を得る観点から、同一の化学組成を有することが好ましい。半導体膜２０ａおよびさらなる半導体膜２０ｂを形成する方法は、後述する半導体膜２０を形成する方法と同様である。
【００４４】
複合基板１を準備する工程において、基礎基板１０の一主面側に半導体膜２０を配置する方法は、特に制限はなく、以下の第１〜第３の方法が挙げられる。
【００４５】
第１の方法は、図１１に示すように、基礎基板１０の一主面に、下地基板１００の主面上に成膜させた半導体膜２０を貼り合わせた後、下地基板１００を除去する方法である。第２の方法は、図１２〜図１３に示すように、基礎基板１０の一主面に半導体膜ドナー基板２０Ｄを貼り合わせた後、その半導体膜ドナー基板２０Ｄを貼り合わせ面から所定の深さの面で分離することにより基礎基板１０の一主面上に半導体膜２０を形成する方法である。第３の方法は、図１４に示すように、基礎基板１０の一主面に半導体膜ドナー基板２０Ｄを貼り合わせた後、その半導体膜ドナー基板２０Ｄを貼り合わせ面の反対側の主面から研削、研磨およびエッチングの少なくともいずれかにより厚さを減少させて調整することにより基礎基板１０の一主面上にＩＩＩ族窒化物膜１３を形成する方法である。
【００４６】
上記の第１の方法において、基礎基板１０に半導体膜２０を貼り合わせる方法には、基礎基板１０の一主面に接合膜１２を介在させて半導体膜２０の主面を貼り合わせる方法（図１１を参照）などが挙げられる。また、上記の第２および第３の方法において、基礎基板１０に半導体膜ドナー基板２０Ｄを貼り合わせる方法には、基礎基板１０の一主面に接合膜１２を介在させて半導体膜ドナー基板２０Ｄの主面を貼り合わせる方法（図１２〜図１４を参照）などが挙げられる。
【００４７】
なお、図１１〜図１４には、基礎基板１０に接合膜１２ａを形成するとともに、半導体膜２０または半導体膜ドナー基板２０Ｄに接合膜１２ｂを形成し、それらを貼り合わせる方法が図示されているが、たとえば、基礎基板１０にのみ接合膜１２を形成しておき半導体膜２０または半導体膜ドナー基板２０Ｄと貼り合わせてもよいし、半導体膜２０または半導体膜ドナー基板２０Ｄにのみ接合膜１２を形成しておき基礎基板１０と貼り合わせてもよい。
【００４８】
（第１の方法）
図１１を参照して、第１の方法により複合基板１を準備する工程は、特に制限はないが、効率的に複合基板を形成する観点から、基礎基板１０の一主面上に接合膜１２ａを形成するサブ工程（図１１（Ａ））と、下地基板１００の主面上に半導体膜２０を形成し半導体膜２０主面上に接合膜１２ｂを形成するサブ工程（図１１（Ｂ））と、基礎基板１０に形成された接合膜１２ａの主面と下地基板１００に形成された半導体膜２０に形成された接合膜１２ｂの主面とを貼り合わせて接合基板１Ｌを形成するサブ工程（図１１（Ｃ））と、接合基板１Ｌから下地基板１００を除去するサブ工程（図１１（Ｄ））と、を含むことが好ましい。
【００４９】
図１１（Ａ）を参照して、基礎基板１０の一主面上に接合膜１２ａを形成するサブ工程において用いられる基礎基板１０は、特に制限はなく、たとえば、金属元素Ｍを含む酸化物であるＭＯx（ｘは任意の正の実数）、Ａｌを含む酸化物であるＡｌ2Ｏ3、およびＳｉを含む酸化物であるＳｉＯ2を所定のモル比で混合し焼結して得られる焼結体を所定の大きさに切り出して得られる基板の主面を研磨することにより行なうことができる。また、接合膜１２ａは、基礎基板１０との接合が良好なものであれば特に制限はなく、ＳｉＯ2膜、Ｓｉ3Ｎ4膜、Ａｌ2Ｏ3膜などが好適である。接合膜１２ａを形成する方法は、その材料に適した方法であれば特に制限はないが、膜形成コストを抑制する観点から、スパッタ法、蒸着法、ＣＶＤ（化学気相堆積）法などが好適である。
【００５０】
図１１（Ｂ）を参照して、下地基板１００の主面上に半導体膜２０を形成し半導体膜２０主面上に接合膜１２ｂを形成するサブ工程において、用いられる下地基板１００は、半導体膜２０の形成に適したものであれば特に制限はなく、半導体膜２０がＧａＮ膜、Ａｌ1-xＧａxＮ膜（０＜ｘ＜１）などのＩＩＩ族窒化物膜の場合、下地基板１００はＧａＮ基板などのＩＩＩ族窒化物基板、サファイア基板、ＳｉＣ基板、Ｓｉ基板などが好適である。半導体膜２０を形成する方法は、その材料に適したものであれば特に制限はなく、半導体膜２０がＩＩＩ族窒化物膜の場合、ＯＭＶＰＥ（有機金属気相エピタキシ）法、スパッタ法、ＭＢＥ（分子線エピタキシ）法、ＰＬＤ（パルス・レーザ堆積）法、ＨＶＰＥ（ハイドライド気相エピタキシ）法、昇華法、フラックス法、高窒素圧溶液法などが好適である。また、接合膜２０ｂは、接合膜２０ａおよび半導体膜２０との接合が良好なものであれば特に制限なく、ＳｉＯ2膜、Ｓｉ3Ｎ4膜、Ａｌ2Ｏ3膜などが好適である。接合膜１２ｂを形成する方法は、接合膜１２ａを形成する方法と同様である。
【００５１】
図１１（Ｃ）を参照して、接合膜１２ａの主面と接合膜１２ｂの主面とを貼り合わせて接合基板１Ｌを形成するサブ工程において、接合膜１２ａと接合膜１２ｂとを貼り合わせる方法には、特に制限はなく、貼り合わせ面を洗浄しそのまま貼り合わせた後６００℃〜１２００℃程度に昇温して接合する直接接合法、貼り合わせ面を洗浄しプラズマやイオンなどで活性化処理した後に室温（たとえば２５℃）〜４００℃程度の低温雰囲気下で接合する表面活性化接合法、貼り合わせ面を薬液と純水で洗浄処理した後、０．１ＭＰａ〜１０ＭＰａ程度の高い圧力を掛けて接合する高圧接合法、貼り合わせ面を薬液と純水で洗浄処理した後、１０-6Ｐａ〜１０-3Ｐａ程度の高真空雰囲気下で接合する高真空接合法、などが好適である。上記のいずれの接合法においてもそれらの接合後に６００℃〜１２００℃程度に昇温することによりさらに接合強度を高めることができる。特に、表面活性化接合法、高圧接合法、および高真空接合法においては、それらの接合後に６００℃〜１２００℃程度に昇温することによる接合強度を高める効果が大きい。
【００５２】
図１１（Ｄ）を参照して、接合基板１Ｌから下地基板１００を除去するサブ工程において、下地基板１００を除去する方法は、特に制限はないが、下地基板１００を効率的に除去する観点から、下地基板１００をフッ化水素酸などのエッチャントにより溶解させて除去する方法、下地基板１００の露出している主面側から研削または研磨により除去する方法などが好適である。ここで、下地基板１００をフッ化水素酸などのエッチャントにより溶解させて除去する場合には、基礎基板１０を保護するための保護部材（図示せず）を基礎基板１０の回りに形成することが好ましい。
【００５３】
このようにして、基礎基板１０と、基礎基板１０の一主面上に配置された接合膜１２と、接合膜１２の主面上に配置された半導体膜２０と、を含む複合基板１が得られる。
【００５４】
（第２の方法）
図１２〜１３を参照して、第２の方法により複合基板１を準備する工程は、特に制限はないが、効率的に複合基板を製造する観点から、図１２に示す切断法あるいは図１３に示すイオン注入法が好適に用いられる。ここで、切断法は厚さが１０μｍ以上２５０μｍ以下の比較的厚い半導体膜２０を有する複合基板１の準備に特に好適であり、イオン注入法は厚さが５０ｎｍ以上１０μｍ未満の比較的薄い半導体膜２０を有する複合基板１の準備に特に好適である。以下、切断法、イオン注入法について説明する。
【００５５】
（切断法）
図１２を参照して、切断法により複合基板１を準備する工程は、特に制限はないが、効率的に複合基板を形成する観点から、基礎基板１０の一主面に接合膜１２ａを形成するサブ工程（図１２（Ａ））と、半導体膜ドナー基板２０Ｄの一主面上に接合膜１２ｂを形成するサブ工程（図１２（Ｂ））と、基礎基板１０に形成された接合膜１２ａの主面と半導体膜ドナー基板２０Ｄに形成された接合膜１２ｂの主面とを貼り合わせて接合基板１Ｌを形成するサブ工程（図１２（Ｃ））と、接合基板１Ｌの半導体膜ドナー基板２０Ｄの貼り合わせ面である主面から内部に所定の深さに位置する面で半導体膜ドナー基板２０Ｄを切断するサブ工程（図１２（Ｄ））と、を含むことが好ましい。
【００５６】
ここで、半導体膜ドナー基板２０Ｄとは、後工程において分離により半導体膜２０を提供するドナー基板である。かかる半導体膜ドナー基板２０Ｄを形成する方法は、上記の第１の方法により複合基板を準備する方法における半導体膜２０を形成する方法と同様である。また、接合膜１２ａ，１２ｂの形成方法は、第１の方法により複合基板を準備する方法における接合膜１２ａ，１２ｂの形成方法と同様である。また、基礎基板１０と半導体膜ドナー基板２０Ｄとを貼り合わせる方法は、上記の第１の方法により複合基板を準備する方法における基礎基板１０と半導体膜２０とを貼り合わせる方法と同様である。
【００５７】
また、半導体膜ドナー基板２０Ｄを切断するサブ工程において用いられる切断方法は、特に制限なく、ワイヤソー、ブレード、レーザ、放電加工、ウォータージェットなどが好適に用いられる。
【００５８】
このようにして、接合基板１Ｌが半導体膜ドナー基板２０Ｄの貼り合わせ面である主面から内部に所定の深さに位置する面で分離して、基礎基板１０と、基礎基板１０の一主面上に配置された接合膜１２と、接合膜１２の主面上に配置された半導体膜２０と、を含む複合基板１が得られる。
【００５９】
（イオン注入法）
図１３を参照して、イオン注入法により複合基板１を準備する工程は、特に制限はないが、効率的に複合基板を形成する観点から、基礎基板１０の一主面上に接合膜１２ａを形成するサブ工程（図１３（Ａ））と、半導体膜ドナー基板２０Ｄの一主面側からイオンＩを注入することによりその主面から内部に所定の深さの位置の面にイオン注入領域２０ｉを形成するとともにその主面上に接合膜１２ｂを形成するサブ工程（図１３（Ｂ））と、基礎基板１０に形成された接合膜１２ａの主面と半導体膜ドナー基板２０Ｄに形成された接合膜１２ｂの主面とを貼り合わせて接合基板１Ｌを形成するサブ工程（図１３（Ｃ））と、接合基板１Ｌの半導体膜ドナー基板２０Ｄをそのイオン注入領域２０ｉで分離するサブ工程（図１３（Ｄ））と、を含むことが好ましい。
【００６０】
ここで、半導体膜ドナー基板２０Ｄを形成する方法は、上記の第１の方法により複合基板を準備する方法における半導体膜２０を形成する方法と同様である。また、接合膜１２ａ，１２ｂの形成方法は、第１の方法により複合基板を準備する方法における接合膜１２ａ，１２ｂの形成方法と同様である。また、基礎基板１０と半導体膜ドナー基板２０Ｄとを貼り合わせる方法は、上記の第１の方法により複合基板を準備する方法における基礎基板１０と半導体膜２０とを貼り合わせる方法と同様である。
【００６１】
半導体膜ドナー基板２０Ｄに注入されるイオンＩは、特に制限はないが、半導体膜２０の品質の低下を抑制する観点およびイオン注入領域２０ｉに注入されたイオンＩのガス化温度を半導体膜２０の分解温度より低くする観点から、質量の小さい原子のイオン、たとえば、水素イオン、ヘリウムイオンなどが好ましい。また、半導体膜ドナー基板２０Ｄをそのイオン注入領域２０ｉで分離する方法は、イオン注入領域２０ｉに注入されたイオンＩをガス化させる方法であれば特に制限はない。たとえば、熱を加えたり、超音波を加えたりする方法などで、接合基板１Ｌの半導体膜ドナー基板２０Ｄの貼り合わせ面である主面から所定の深さの位置に形成されているイオン注入領域２０ｉに注入されているイオンＩをガス化させて急激な体積膨張をさせることにより行なう。
【００６２】
このようにして、接合基板１Ｌが半導体膜ドナー基板２０Ｄの貼り合わせ面である主面から内部に所定の深さに位置する面で分離して、基礎基板１０と、基礎基板１０の一主面上に配置された接合膜１２と、接合膜１２の主面上に配置された半導体膜２０と、を含む複合基板１が得られる。
【００６３】
（第３の方法）
図１４を参照して、第３の方法により複合基板１を準備する工程は、特に制限はないが、効率的に複合基板を製造する観点から、基礎基板１０の一主面上に接合膜１２ａを形成するサブ工程（図１４（Ａ））と、半導体膜ドナー基板２０Ｄの一主面上に接合膜１２ｂを形成するサブ工程（図１４（Ｂ））と、基礎基板１０に形成された接合膜１２ａの主面と半導体膜ドナー基板２０Ｄに形成された接合膜１２ｂの主面とを貼り合わせて接合基板１Ｌを形成するサブ工程（図１４（Ｃ））と、接合基板１Ｌの半導体膜ドナー基板２０Ｄの貼り合わせ面である主面と反対側の主面から研削、研磨およびエッチングの少なくともいずれかを行なうサブ工程（図１４（Ｄ））と、を含むことが好ましい。かかる第３の方法は、厚さが１０μｍ以上２５０μｍ以下の比較的厚い半導体膜２０を有する複合基板１の準備に特に好適である。
【００６４】
ここで、半導体膜ドナー基板２０Ｄとは、後工程において、第２の方法における分離による以外にも研削、研磨およびエッチングの少なくともいずれかにより半導体膜２０を提供するドナー基板である。かかる半導体膜ドナー基板２０Ｄを形成する方法は、上記の第１の方法により複合基板を準備する方法における半導体膜２０を形成する方法と同様である。また、接合膜１２ａ，１２ｂの形成方法は、第１の方法により複合基板を準備する方法における接合膜１２ａ，１２ｂの形成方法と同様である。また、基礎基板１０と半導体膜ドナー基板２０Ｄとを貼り合わせる方法は、上記の第１の方法により複合基板を準備する方法における基礎基板１０と半導体膜２０とを貼り合わせる方法と同様である。
【００６５】
また、半導体膜ドナー基板２０Ｄを研削する方法は、特に制限はなく、砥石による研削（平面研削）、ショット・ブラストなどが挙げられる。半導体膜ドナー基板２０Ｄを研磨する方法は、特に制限はなく、機械的研磨、ＣＭＰ（化学機械的研磨）などが挙げられる。半導体膜ドナー基板２０Ｄをエッチングする方法は、特に制限はなく、薬液によるウェットエッチング、ＲＩＥ（反応性イオンエッチング）などのドライエッチングなどが挙げられる。
【００６６】
このようにして、基礎基板１０と、基礎基板１０の一主面上に配置された接合膜１２と、接合膜１２の主面上に配置された半導体膜２０と、を含む複合基板１が得られる。
【００６７】
（第１の半導体膜を形成する工程）
次に、図５（Ｂ）を参照して、本実施形態の半導体デバイス２Ａ，２Ｂ，２Ｃの製造方法は、複合基板１の半導体膜２０の一部を除去することにより、半導体膜２０の主面に対して垂直な第１のトレンチ部２１ｔが形成された主面を有する第１の半導体膜２１を形成する工程を含む。
【００６８】
第１の半導体膜２１を形成する工程において、半導体膜２０の一部を除去する方法は、特に制限はなく、たとえば、電子線リソグラフィ法およびフォトリソグラフィ法により半導体膜２０の主面上にパターン化されたレジスト膜（図示せず）を形成した後に、エッチングする方法がある。エッチングは、半導体膜２０の主面に対して垂直な第１のトレンチ部２１ｔを形成する観点から、ＲＩＥ（反応性イオンエッチング）などのドライエッチングが好ましい。ここで、半導体膜２０の主面に対して垂直とは、形成する半導体デバイスの主面を大きくすることなく耐圧を高くするのに十分な実質的に垂直であれば足り、たとえば、形成する半導体デバイスの主面に対して８０°以上１００°以下であれば足りる。
【００６９】
第１のトレンチ部２１ｔの深さ（第１のトレンチ部の底部から天井部までの壁部の長さ）は、後述するキャリアチャネル層２０ｃの長さＬに対応するため、半導体デバイスの耐圧を高くする観点から１μｍ以上とすることが好ましく、４μｍ以上とすることがより好ましい、半導体デバイスのオン抵抗を低減する観点から２０μｍ以下が好ましく１０μｍ以下がより好ましい。
【００７０】
ここで、図１０を参照して、複合基板１を準備する工程（図５（Ａ））の後、第１の半導体膜２１を形成する工程（図５（Ｂ））の前に、複合基板１の半導体膜２０ａ上にさらなる半導体膜２０ｂを形成する工程を含む場合は、第１の半導体膜２１を形成する工程は、さらなる半導体膜２０ｂの一部および半導体膜２０ａおよびさらなる半導体膜２０ｂの一部のいずれかを除去することにより行なうことができる。これにより、半導体膜２０ａおよびと半導体膜２０ｂとが一体化された厚い半導体膜２０の一部（半導体膜２０ｂの一部ならびに半導体膜２０ａおよびさらなる半導体膜２０ｂの一部のいずれか）して、所望の第１の半導体膜２１を得ることができる。
【００７１】
（半導体複合膜を形成する工程）
次に、図５（Ｃ）を参照して、本実施形態の半導体デバイス２Ａ，２Ｂ，２Ｃの製造方法は、第１の半導体膜２１の第１のトレンチ部２１ｔが形成された主面上に第２の半導体膜２２を形成することにより、第１の半導体膜２１と第２の半導体膜２２との界面に形成されており第１の半導体膜２１側の主面である第１の主面に対して垂直な主面を有するキャリアチャネル層２０ｃを含む半導体複合膜２０Ｃを形成する工程を含む。
【００７２】
第２の半導体膜２２を形成する方法は、その材料に適したものであれば特に制限はなく、第２の半導体膜２２がＩＩＩ族窒化物膜の場合、ＯＭＶＰＥ（有機金属気相エピタキシ）法、スパッタ法、ＭＢＥ（分子線エピタキシ）法、ＰＬＤ（パルス・レーザ堆積）法、ＨＶＰＥ（ハイドライド気相エピタキシ）法、昇華法、フラックス法、高窒素圧溶液法などが好適である。ここで、第２の半導体膜２２を形成する方法は、結晶性が高く薄い半導体膜を形成する観点から、ＯＭＶＰＥ法、ＭＢＥ法が特に好ましい。
【００７３】
このようにして、第１の主面と第１の主面に対して垂直な第１のトレンチ部２１ｔが形成されている主面とを有する第１の半導体膜２１と、第１の半導体膜２１の第１のトレンチ部２１ｔが形成されている主面上に配置されておりかつ第１のトレンチ部２１ｔに対応する第２のトレンチ部２２ｔが形成されている第２の主面を有する第２の半導体膜２２と、を含む半導体複合膜２０Ｃが得られる。
【００７４】
（第１の絶縁膜を形成する工程）
次に、図５（Ｄ）を参照して、本実施形態の半導体デバイス２Ａ，２Ｂ，２Ｃの製造方法は、半導体複合膜２０Ｃの第２の半導体膜２２側の第２の主面上および第２の主面に形成された第２のトレンチ部２２ｔ上に第１の絶縁膜４０ａを形成する工程を含むことができる。第１の絶縁膜４０ａを形成する方法は、その材料に適したものであれば特に制限はなく、スパッタ法、ＡＬＤ（原子層堆積）法などが好適である。
【００７５】
次に、図６（Ａ）を参照して、本実施形態の半導体デバイス２Ａ，２Ｂ，２Ｃの製造方法は、第１の絶縁膜４０ａの一部を除去する工程を含むことができる。かかる工程により、半導体複合膜２０Ｃの第２の半導体膜２２側の第２の主面および第２の主面に形成された第３のトレンチ部２３ｔの表面の少なくとも一部を露出させることができる。第１の絶縁膜４０ａの一部を除去する方法は、特に制限はなく、ドライエッチングおよびウエットエッチングの少なくともひとつの方法を用いることができる。第３のトレンチ部２３ｔが形成されて残存する第１の絶縁膜４０ａの厚さにより後述する工程で形成されるゲート電極の位置が決まる。ここで、第３のトレンチ部２３ｔは、第２のトレンチ部２２ｔの一部に第１の絶縁膜４０ａが配置されて形成されたものである。
【００７６】
（ゲート電極を形成する工程）
次に、図６（Ａ）および（Ｂ）を参照して、本実施形態の半導体デバイス２Ａ，２Ｂ，２Ｃの製造方法は、半導体複合膜２０Ｃの第２の半導体膜２２側の第２の主面に形成された第３のトレンチ部２３ｔの露出した表面であってかつ第１の半導体膜２１の第１の主面に対して垂直な主面の一部に接触するように第１の絶縁膜４０ａ上にゲート電極３０ｇを形成する工程を含むことができる。ゲート電極３０ｇを形成する方法は、その材料に適したものであれば特に制限はなく、真空蒸着法（特に、抵抗加熱真空蒸着法、電子線加熱蒸着法）などが好適である。第３のトレンチ部２３ｔの一部にゲート電極３０ｇが配置されて、第４のトレンチ部２４ｔが形成される。
【００７７】
（第２の絶縁膜を形成する工程）
次に、図６（Ｃ）を参照して、本実施形態の半導体デバイス２Ａ，２Ｂ，２Ｃの製造方法は、半導体複合膜２０Ｃの第２の半導体膜２２側の第２の主面、第４のトレンチ部２４ｔの表面およびゲート電極３０ｇ上に第２の絶縁膜４０ｂを形成する工程を含むことができる。第２の絶縁膜４０ｂを形成する方法は、上述の第１の絶縁膜４０ａを形成する方法と同様である。
【００７８】
次いで、本実施形態の半導体デバイス２Ａ，２Ｂ，２Ｃの製造方法は、第２の絶縁膜４０ｂの一部を除去する工程を含むことができる。かかる工程により、半導体複合膜２０Ｃの第２の半導体膜２２側の第２の主面の一部およびゲート電極３０ｇの一部を露出させることができる。
【００７９】
また、図６（Ｄ）を参照して、ゲート電極３０ｇの露出した部分上にゲート電極３０ｇの引き出し部を形成する工程を含むことができる。かかる工程により、ゲート電極３０ｇは、半導体複合膜２０Ｃの第２の半導体膜２２の第２の主面側に引き出される。ゲート電極３０ｇの引き出し部を形成する方法は、上述のゲート電極を形成する方法と同様である。
【００８０】
（ソース電極を形成する工程）
次に、図６（Ｄ）を参照して、本実施形態の半導体デバイス２Ａ，２Ｂ，２Ｃの製造方法は、半導体複合膜２０Ｃの第２の半導体膜２２側の第２の主面の露出した部分上に、ソース電極３０ｓを形成する工程を含む。ソース電極３０ｓを形成する方法は、その材料に適したものであれば特に制限はなく、真空蒸着法（特に、抵抗加熱真空蒸着法、電子線加熱真空蒸着法）などが好適である。
【００８１】
（保護絶縁膜を形成する工程）
次に、図７（Ａ）を参照して、本実施形態の半導体デバイス２Ａ，２Ｂ，２Ｃの製造方法は、半導体複合膜２０Ｃの第２の半導体膜２２のゲート電極３０ｇとソース電極３０ｓが形成された第２の主面側に保護絶縁膜５０を形成する工程を含むことができる。保護絶縁膜５０は、特に制限はないが、ゲート電極およびソース電極を保護する観点から、ＳｉＯ2膜、Ｓｉ3Ｎ4膜、Ａｌ2Ｏ3膜などが好ましい。保護絶縁膜５０を形成する方法は、その材料に適したものであれば特に制限はなく、スパッタ法、ＡＬＤ（原子層堆積）法などが好適である。
【００８２】
（仮支持基板を配置する工程）
次に、図７（Ａ）を参照して、本実施形態の半導体デバイス２Ａ，２Ｂ，２Ｃの製造方法は、半導体複合膜２０Ｃの第２の半導体膜２２のゲート電極３０ｇとソース電極３０ｓが形成された第２の主面側に形成された保護絶縁膜５０上に仮支持基板６０を配置する工程を含むことができる。かかる工程により配置された仮支持基板６０により半導体複合膜２０Ｃが支持されるため、基礎基板１０を除去して露出した半導体複合膜２０Ｃの第１の半導体膜２１側の第１の主面上にドレイン電極３０ｄを形成することが容易になる。仮支持基板６０は、半導体複合膜２０Ｃを支持できるものであれば特に制限はないが、コストが低い観点から、シリコン基板、サファイア基板、金属基板などが好適である。仮支持基板６０を配置する方法は、特に制限はないが、仮支持基板６０の配置後の除去を容易にする観点から、ワックスなどで仮に貼り合わせをする方法が好ましい。
【００８３】
（基礎基板を除去する工程）
次に、図７（Ａ）を参照して、本実施形態の半導体デバイス２Ａ，２Ｂ，２Ｃの製造方法は、半導体複合膜２０Ｃの第１の半導体膜２１の第１の主面側に配置されている基礎基板１０を除去する工程を含むことができる。また、半導体複合膜２０Ｃの第１の半導体膜２１と基礎基板１０との間に接合膜１２が形成されている場合には、基礎基板１０および接合膜１２を除去することができる（図７（Ａ）の矢印は除去を示す）。基礎基板１０および接合膜１２を除去する方法は、それらの材料に適したものであれば特に制限なく、ドライエッチングおよびウエットエッチングなどのエッチング、研削、研磨などの方法がある。
【００８４】
（ドレイン電極を形成する工程）
次に、図７（Ｂ）を参照して、本実施形態の半導体デバイス２Ａ，２Ｂ，２Ｃの製造方法は、基礎基板１０の除去により露出された半導体複合膜２０Ｃの第１の半導体膜２１側の第１の主面上に、ドレイン電極３０ｄを形成する工程を含む。ドレイン電極を形成する方法は、その材料に適したものであれば特に制限はなく、真空蒸着法（特に、抵抗加熱真空蒸着法、電子線加熱真空蒸着法）などが好適である。
【００８５】
（仮支持基板を除去する工程）
次に、図７（Ｃ）を参照して、本実施形態の半導体デバイス２Ａ，２Ｂ，２Ｃの製造方法は、仮支持基板６０を除去する工程を含むことができる。仮支持基板６０を除去する方法は、特に制限はなく、仮支持基板６０をワックスなどで仮に貼り合わせている場合は、そのワックスなどを溶融、溶解または除去する方法が好適である。
【００８６】
次に、図７（Ｃ）および（Ｄ）を参照して、本実施形態の半導体デバイス２Ａ，２Ｂ，２Ｃの製造方法は、保護絶縁膜５０を除去する工程を含むことができる。保護絶縁膜５０を除去する方法は、その材料に適したものであれば特に制限はなく、ドライエッチングおよびウエットエッチングの少なくともひとつの方法を用いることができる。
【００８７】
このようにして、オン抵抗が低くデバイスの主面の面積を大きくすることなく耐圧の高い実施形態１の半導体デバイス（すなわち、第１の主面と第１の主面に対して垂直な第１のトレンチ部２１ｔが形成されている主面とを有する第１の半導体膜２１と第１の半導体膜２１の第１のトレンチ部２１ｔが形成されている主面上に配置されておりかつ第１のトレンチ部２１ｔに対応する第２のトレンチ部が２２ｔ形成されている第２の主面を有する第２の半導体膜２２とを含み、第１の主面および第２の主面に対して垂直な主面を有するキャリアチャネル層２０ｃを含む半導体複合膜２０Ｃと、半導体複合膜２０Ｃの第１の主面上に配置されたドレイン電極３０ｄと、半導体複合膜２０Ｃの第２の主面上に配置されたソース電極３０ｓと、を含む半導体デバイス）を効率よく製造することができる。
【００８８】
（導電性支持基板を配置する工程）
図８を参照して、本実施形態の半導体デバイス２Ｂの製造方法は、ドレイン電極３０ｄを形成する工程（図７（Ｂ））の後の半導体デバイス２Ａ（図７（Ｄ）、図８（Ａ））に、ドレイン電極３０ｄが形成された第１の主面側に導電性支持基板７０を配置する工程（図８（Ｂ））をさらに含むことができる。かかる工程により、半導体複合膜２０Ｃを支持して半導体デバイスの機械的強度を高くすることができる。
【００８９】
導電性支持基板７０は、特に制限はないが、半導体デバイスの機械的強度および特性を高くするために、比抵抗率が１×１０-4Ω・ｃｍ以下の導電性を有し、かつ、ドレイン電極３０ｄとオーミック接触させる観点から、シリコン基板、金属基板、金属焼結基板などが好ましい。
【００９０】
導電性支持基板７０を配置させる方法は、特に制限はなく、ドレイン電極３０ｄ上に導電性支持基板７０を貼り合わせる方法がある。導電性支持基板７０を貼り合わせる方法には、加圧融着法、通電加熱法などがある。
【００９１】
また、導電性支持基板７０とドレイン電極３０ｄとの間に接合膜（図示せず）が介在していてもよい。導電性支持基板７０とドレイン電極３０ｄとの間の接合膜は、導電性支持基板７０およびドレイン電極３０ｄとの接合が良好なものであれば特に制限はなく、金属はんだ膜、導電性ペースト膜などが好適である。
【００９２】
（支持基板を配置する工程）
図９を参照して、本実施形態の半導体デバイス２Ｃの製造方法は、ソース電極３０ｓを形成する工程（図９（Ａ））の後に、ソース電極３０ｓが形成された第２の主面側に支持基板８０を配置する工程（図９（Ｂ））をさらに含むことができる。かかる工程により、半導体複合膜２０Ｃを支持して半導体デバイスの機械的強度を高くすることができる。
【００９３】
支持基板８０は、特に制限はないが、半導体デバイスの機械的強度を高くするために、シリコン基板、サファイア基板、ガラス基板、ＧａＮ基板、金属基板などが好ましい。
【００９４】
半導体複合膜２０Ｃの第２の半導体膜２２のゲート電極３０ｇが引き出されかつソース電極３０ｓが形成された第２の主面側に支持基板８０を配置するためには、図９（Ａ）に示すように、ソース電極３０ｓおよびゲート電極３０ｇとの電気的接続を確保するために、ソース電極３０ｓおよびゲート電極３０ｇを半導体デバイスの側面から引き出す必要がある。ソース電極３０ｓおよびゲート電極の引き出し部分を形成する方法は、ソース電極３０ｓおよびゲート電極３０ｇを形成する方法とそれぞれ同様である。
【００９５】
このため、図９（Ａ）を参照して、本実施形態の半導体デバイスの製造方法は、上記のゲート電極３０ｇを形成する工程およびソース電極３０ｓを形成する工程の後（図６（Ｄ）を参照）、半導体複合膜２０Ｃの第２の半導体膜２２の第２の主面側に引き出されたゲート電極３０ｇ、形成されたソース電極３０ｓおよび形成された第２の絶縁膜４０ｂ上に、ソース電極３０ｓの引き出し部分およびゲート電極３０ｇの引き出し部分を覆うように第３の絶縁膜４０ｃを形成する工程を含むことができる。第３の絶縁膜４０ｃを形成する方法は、その材料に適したものであれば特に制限はなく、スパッタ法、ＡＬＤ（原子層堆積）法、電子線加熱蒸着法などが好適である。
【００９６】
次に、図９（Ｂ）を参照して、本実施形態の半導体デバイスの製造方法は、第３の絶縁膜４０ｃ上に支持基板８０を配置する工程を含むことができる。
【００９７】
支持基板８０を配置させる方法は、特に制限はなく、第３の絶縁膜４０ｃ上に支持基板８０を貼り合わせる方法がある。支持基板８０を貼り合わせる方法には、加熱融着法、通電加熱法などがある。
【００９８】
また、支持基板８０と第３の絶縁膜４０ｃとの間に接合膜（図示せず）が介在していてもよい。支持基板８０と第３の絶縁膜４０ｃとの間の接合膜は、支持基板８０および第３の絶縁膜４０ｃとの接合が良好なものであれば特に制限はなく、金属はんだ膜、樹脂硬化膜などが好適である。
【００９９】
なお、図９（Ｂ）を参照して、支持基板８０を配置させる工程後に含まれ得る基礎基板１０を除去する工程は、図７（Ａ）に示す基礎基板１０を除去する工程と同様である。また、図９（Ｃ）に示すドレイン電極３０ｄを形成する工程は、図７（Ｂ）に示すドレイン電極を形成する工程と同様である。
【実施例】
【０１００】
（実施例１）
以下の手順により、図１に示す縦型ＦＥＴ（電界効果トランジスタ）である半導体デバイス２Ａを作製し、その特性を評価した。
【０１０１】
１．複合基板の準備
図５（Ａ）を参照して、基礎基板１０である厚さ４００μｍのＭｏ焼結基板と、その一主面上に接合膜１２である厚さ２００ｎｍのＳｉＯ2膜を介在させて配置された半導体膜２０である厚さ７μｍのｎ−ＧａＮ膜（キャリア濃度が１×１０15ｃｍ-3）と、を含む直径２インチ（５．０８ｃｍ）の複合基板１を準備した。
【０１０２】
２．第１の半導体膜の形成
次に、図５（Ｂ）を参照して、電子線リソグラフィー法およびフォトリソグラフィー法により半導体膜２０の主面上にパターン化されたレジスト膜（図示せず）を形成した後、ＲＩＥ（反応性イオンエッチング）により半導体膜２０の一部を除去することにより、半導体膜２０の主面に対して垂直な深さが６μｍで幅が２μｍの第１のトレンチ部２１ｔが４μｍのピッチで形成された第１の半導体膜２１が形成された。
【０１０３】
３．半導体複合膜の形成
次に、図５（Ｃ）を参照して、第１の半導体膜２１の第１のトレンチ部２１ｔが形成された主面上に、ＯＭＶＰＥ（有機金属気相エピタキシ）法により、第２の半導体膜２２として厚さ１０ｎｍのＡｌ0.3Ｇａ0.7Ｎ膜を形成した。こうして、第１の半導体膜２１と第２の半導体膜２２との界面に第１の半導体膜側の第１の主面に対して垂直な主面を有するキャリアチャネル層２０ｃを含む半導体複合膜２０Ｃが得られた。
【０１０４】
４．第１の絶縁膜の形成
次に、図５（Ｄ)を参照して、半導体複合膜２０Ｃの第２の半導体膜２２側の第２のトレンチ部２２ｔが形成された主面上に、ＡＬＤ（原子層堆積）法により、第１の絶縁膜４０ａとして半導体複合膜２０Ｃの第２の半導体膜２２側の主面に形成された第２のトレンチ部２２ｔの底部からの厚さが６．５μｍのＳｉＯ2膜を形成した。
【０１０５】
次に、図６（Ａ）を参照して、第１の絶縁膜４０ａの一部をＲＩＥ（反応性イオンエッチング）により除去することにより、半導体複合膜２０Ｃの第２の半導体膜２２側の第２の主面および第２の主面に形成された第３のトレンチ部２３ｔの表面を露出させた。露出させた第３のトレンチ部２３ｔの深さは２μｍであった。すなわち、第１の絶縁膜４０ａの厚さは４．５μｍであった。
【０１０６】
５．ゲート電極の形成
次に、図６（Ａ）および（Ｂ）を参照して、半導体複合膜２０Ｃの第２の半導体膜２２側の第２の主面に形成された第３のトレンチ部２３ｔの露出した表面であってかつ第１の半導体膜２１の第１の主面に対して垂直な主面の一部に接触するように、第１の絶縁膜４０ａ上に、ゲート電極３０ｇとしてゲート幅が０．５μｍのＮｉ／Ａｕ電極を真空蒸着法により形成した。第３のトレンチ部２３ｔの一部にゲート電極３０ｇが配置されて、第４のトレンチ部２４ｔが形成された。
【０１０７】
６．第２の絶縁膜の形成
次に、図６（Ｃ）を参照して、半導体複合膜２０Ｃの第２の半導体膜２２側の第２の主面、第４のトレンチ部２４ｔの表面およびゲート電極３０ｇ上に、ＡＬＤ（原子層堆積）法により、第２の絶縁膜４０ｂとしてゲート電極３０ｇの主面からの厚さが２μｍのＳｉＯ2膜を形成した。
【０１０８】
次いで、第２の絶縁膜４０ｂの一部をＲＩＥ（反応性イオンエッチング）法により除去することにより、半導体複合膜２０Ｃの第２の半導体膜２２側の第２の主面の一部およびゲート電極３０ｇの一部を露出させた。
【０１０９】
次いで、図６（Ｄ）を参照して、ゲート電極３０ｇの露出した部分上に、ゲート電極３０ｇの引き出し部としてＡｕ電極の引き出し部を真空蒸着法により形成した。
【０１１０】
７．ソース電極の形成
次に、図６（Ｄ）を参照して、半導体複合膜２０Ｃの第２の半導体膜２２側の第２の主面の露出した部分上に、ソース電極３０ｓとして厚さが２０ｎｍのＴｉ電極を真空蒸着法により形成した。
【０１１１】
８．保護絶縁膜の形成
次に、図７（Ａ）を参照して、半導体複合膜２０Ｃの第２の半導体膜２２のゲート電極３０ｇとソース電極３０ｓが形成された第２の主面側に、保護絶縁膜５０として、第２の主面からの厚さが３μｍのＳｉＯ2膜を形成した。
【０１１２】
９．仮支持基板の配置
次に、図７（Ａ）を参照して、保護絶縁膜５０上に、仮支持基板６０として厚さが４００μｍのＳｉ（シリコン）基板をワックスにより貼り合わせることにより配置した。
【０１１３】
１０．基礎基板の除去
次に、図７（Ａ）を参照して、半導体複合膜２０Ｃの第１の半導体膜２１の第１の主面側に配置されている基礎基板１０、接合膜１２、および半導体複合膜２０Ｃの第１の半導体膜２１の一部を研磨およびドライエッチングにより除去した。第１の半導体膜２１の薄い部分の厚さ（これは第１の主面に対して垂直な面のキャリアチャネル層と第１の主面との最短距離に等しい）は、Ｘ線回折法により測定したところ、１０ｎｍであった。
【０１１４】
１１．ドレイン電極の形成
次に、図７（Ｂ）を参照して、基礎基板１０の除去により露出された半導体複合膜２０Ｃの第１の半導体膜２１側の第１の主面上に、ドレイン電極３０ｄとして厚さが２０ｎｍのＴｉ電極を真空蒸着法により形成した。
【０１１５】
１２．仮支持基板の除去
次に、図７（Ｃ）を参照して、保護絶縁膜５０上に仮支持基板６０を貼り合わせているワックスを溶解することにより、仮支持基板６０を除去した。
【０１１６】
次に、図７（Ｃ）および（Ｄ）を参照して、保護絶縁膜５０をＲＩＥ（反応性イオンエッチング）により除去して、半導体複合膜２０Ｃの第２の半導体膜２２側の第２の主面上にゲート電極３０ｇの引き出し部およびソース電極３０ｓを露出させることにより、半導体デバイス２Ａとして縦型ＦＥＴを得た。
【０１１７】
１３．半導体デバイスの特性評価
得られた半導体デバイス２Ａについて、その耐圧はＩ−Ｖ測定したところ３００Ｖであり、そのオン抵抗はＩ−Ｖ測定したところ１ｍΩ・ｃｍ2であった。
【０１１８】
（比較例１）
以下の手順により、図２に示す横型ＦＥＴ（電界トランジスタ）である半導体デバイス２Ｒを作製し、その特性を評価した。
【０１１９】
１．複合基板の準備
実施例１と同様の複合基板（すなわち、基礎基板である厚さ４００μｍのＭｏ焼結基板と、その一主面上に接合膜である厚さ２００ｎｍのＳｉＯ2膜を介在させて配置された半導体膜である厚さ７μｍのｎ−ＧａＮ膜（キャリア濃度が２×１０15ｃｍ-3）と、を含む直径２インチ（５．０８ｃｍ）の複合基板を準備した。
【０１２０】
２．第１の半導体膜の形成
準備された複合基板には、厚さ７μｍのｎ−ＧａＮ膜である第１の半導体膜が形成されていた。
【０１２１】
３．半導体複合膜の形成
次に、第１の半導体膜の主面上に、ＯＭＶＰＥ（有機金属気相エピタキシ）法により、第２の半導体膜として厚さ１０ｎｍのＡｌ0.3Ｇａ0.7Ｎ膜を形成した。こうして、第１の半導体膜と第２の半導体膜との界面に第１の半導体膜側の第１の主面および第２の半導体膜側の第２の主面に対して平行な主面を有するキャリアチャネル層を含む半導体複合膜が得られた。
【０１２２】
４．絶縁膜の形成
次に、半導体複合膜の第２の半導体膜側の第２の主面上に、ＡＬＤ（原子層堆積）法により、絶縁膜として半導体複合膜の第２の半導体膜側の主面に厚さが１μｍのＳｉＯ2膜を形成した。
【０１２３】
次いで、絶縁膜の一部をＲＩＥ（反応性イオンエッチング）により除去することにより、半導体複合膜の第２の半導体膜側の第２の主面の一部が露出した絶縁膜の開口部のパターンを形成した。
【０１２４】
５．電極の形成
パターン化された絶縁膜の開口部における露出した第２の半導体膜上に、ソース電極として厚さが２０ｎｍのＴｉ電極、ゲート電極としてゲート幅が０．５μｍで厚さが３０ｎｍのＮｉ電極、およびドレイン電極として厚さが２０ｎｍのＴｉ電極を真空蒸着法により形成した。ここで、ソース電極端とゲート電極端との距離は１μｍであり、ゲート電極端とドレイン電極端との距離は４．５μｍであり、ソース電極端とドレイン電極端との距離は６μｍであり、キャリアチャネル層の長さＬは６μｍであった。このようにして、半導体デバイス２Ｒとして横型ＦＥＴを得た。
【０１２５】
６．半導体デバイスの特性評価
得られた半導体デバイス２Ｒについて、その耐圧は３００Ｖであり、そのオン抵抗は１ｍΩ・ｃｍ2であった。
【０１２６】
実施例１および比較例１を参照して、本発明にかかる半導体デバイスである縦型ＦＥＴは、その耐圧およびオン抵抗が典型的な横型ＦＥＴと同程度であり、その１ユニット当たりの主面の面積の大きさが典型的な横型ＦＥＴの１／３であった。また、さらに耐圧を高めるために、比較例１のような横型ＦＥＴでは１ユニット当たりの主面の面積を大きくする必要があるが、実施例１のような縦型ＦＥＴにおいては、半導体複合膜の主面（第１の主面および第２の主面）に垂直な主面を有するキャリアチャネル層のチャネル長さを大きくすれば足り、１ユニット当たりの主面の面積を大きくする必要がない。すなわち、本発明にかかる半導体デバイスは、１ユニット当たりの主面の面積を大きくすることなく、耐圧を高くすることができる。
【０１２７】
今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１２８】
１  複合基板
１Ｌ  接合基板
２Ａ，２Ｂ，２Ｃ，２Ｒ  半導体デバイス
１０  基礎基板
１２，１２ａ，１２ｂ  接合膜
２０，２０ａ，２０ｂ  半導体膜
２０Ｃ  半導体複合膜
２０ｃ  キャリアチャネル層
２０Ｄ，２０Ｄｒ  半導体膜ドナー基板
２１  第１の半導体膜
２１ｔ  第１のトレンチ部
２２  第２の半導体膜
２２ｔ  第２のトレンチ部
２３ｔ  第３のトレンチ部
２４ｔ  第４のトレンチ部
３０ｄ  ドレイン電極
３０ｇ  ゲート電極
３０ｓ  ソース電極
４０  絶縁膜
４０ａ  第１の絶縁膜
４０ｂ  第２の絶縁膜
４０ｃ  第３の絶縁膜
５０  保護絶縁膜
６０  仮支持基板
７０  導電性支持基板
８０  支持基板
１００  下地基板
【図１】
2015097239.tif 000003
【図２】
2015097239.tif 000004
【図３】
2015097239.tif 000005
【図４】
2015097239.tif 000006
【図５】
2015097239.tif 000007
【図６】
2015097239.tif 000008
【図７】
2015097239.tif 000009
【図８】
2015097239.tif 000010
【図９】
2015097239.tif 000011
【図１０】
2015097239.tif 000012
【図１１】
2015097239.tif 000013
【図１２】
2015097239.tif 000014
【図１３】
2015097239.tif 000015
【図１４】
2015097239.tif 000016