(57)【要約】【課題】信頼性の高いビア接続構造を備えた電子部品を提供する。【解決手段】絶縁層２０内に設けるビア接続構造１０を、凹部１２ｄが設けられた表面１２ｃを有する導体層１２と、その表面１２ｃを覆うバリア層１３と、そのバリア層１３で覆われた凹部１２ｄ内に端部１４ａが位置するビア１４とを含む構造とする。これにより、ビア１４と導体層１２の接続面積を増加させて密着強度を高め、介在するバリア層１３付近の応力やエレクトロマイグレーションの発生を抑えて、抵抗上昇、断線の発生を抑える、信頼性の高いビア接続構造１０、それを備えた電子部品を実現する。【選択図】図１０
2015097243.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層と、
前記絶縁層内に設けられた導体部と
を含み、
前記導体部は、
凹部が設けられた表面を有する第１導体層と、
前記表面を覆うバリア層と、
前記バリア層で覆われた前記凹部内に第１端部が位置するビアと
を含むことを特徴とする電子部品。
【請求項２】
半導体素子を備える基板を更に含み、
前記基板上に前記絶縁層及び前記導電部を有することを特徴とする請求項１に記載の電子部品。
【請求項３】
第１絶縁層を形成する工程と、
前記第１絶縁層に第１開口部を形成する工程と、
前記第１開口部に、前記第１開口部から突出する第１端部を有する第１ビアを形成する工程と、
前記第１絶縁層上及び前記第１端部上に第１バリア層を形成する工程と、
前記第１バリア層上に第１導体層を形成する工程と
を含むことを特徴とする電子部品の製造方法。
【請求項４】
前記第１絶縁層を形成する工程前に、第３導体層を有する基板を準備する工程を更に含み、
前記第１絶縁層を形成する工程は、前記基板上に前記第１絶縁層を形成する工程を含み、
前記第１開口部を形成する工程は、前記第３導体層に対応する位置に前記第１開口部を形成する工程を含むことを特徴とする請求項３に記載の電子部品の製造方法。
【請求項５】
前記基板を準備する工程後に、前記基板上及び前記第３導体層上に給電層を形成する工程を更に含み、
前記第１絶縁層を形成する工程は、前記給電層上に前記第１絶縁層を形成する工程を含み、
前記第１開口部を形成する工程は、前記第３導体層上の前記給電層に通じる前記第１開口部を形成する工程を含み、
前記第１ビアを形成する工程は、前記給電層を用いた電解めっき法によって、前記第１開口部に前記第１ビアを形成する工程を含むことを特徴とする請求項４に記載の電子部品の製造方法。
【請求項６】
前記第１導体層を形成する工程後に、
前記第１導体層上に第２絶縁層を形成する工程と、
前記第２絶縁層に、前記第１導体層に通じる第２開口部を形成する工程と、
前記第２開口部に、前記給電層を用いた電解めっき法によって、前記第２開口部から突出する第２端部を有する第２ビアを形成する工程と、
を更に含むことを特徴とする請求項５に記載の電子部品の製造方法。
【請求項７】
前記第２ビアを形成する工程後に、
前記第１絶縁層から前記基板を除去する工程と、
前記第１絶縁層の、前記基板が除去された面上の前記給電層を除去する工程と
を更に含むことを特徴とする請求項６に記載の電子部品の製造方法。
【請求項８】
第１電子部品と、
前記第１電子部品に電気的に接続された第２電子部品と
を含み、
前記第１電子部品は、
絶縁層と、
前記絶縁層内に設けられた導体部と
を含み、
前記導体部は、
凹部が設けられた表面を有する第１導体層と、
前記表面を覆うバリア層と、
前記バリア層で覆われた前記凹部内に第１端部が位置するビアと
を含むことを特徴とする電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子部品、電子部品の製造方法及び電子装置に関する。
【背景技術】
【０００２】
回路基板や半導体装置等の電子部品において、異なる導体層間をビア（バイア、ビアコンタクト、導通路等とも称される）を用いて電気的に接続するビア接続構造を用いる技術が知られている。このようなビア接続構造に関し、導体層にバリア層（密着層とも称される）を介してビアを電気的に接続する技術が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平５−１１０２２９号公報
【特許文献２】特開平７−３０２１２号公報
【特許文献３】特開平１１−１６３１３２号公報
【特許文献４】特開２００２−２４６４６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記のように導体層とそれに電気的に接続されるビアとの間にバリア層が介在するビア接続構造では、導体層とビアの間に、加熱や通電等によってボイドが発生する場合がある。このようなボイドが発生すると、導体層とビアの間の抵抗上昇、断線が発生する恐れがある。
【課題を解決するための手段】
【０００５】
本発明の一観点によれば、絶縁層と、前記絶縁層内に設けられた導体部とを含み、前記導体部は、凹部が設けられた表面を有する第１導体層と、前記表面を覆うバリア層と、前記バリア層で覆われた前記凹部内に第１端部が位置するビアとを含む電子部品が提供される。更に、このような電子部品を含む電子装置が提供される。
【０００６】
また、本発明の一観点によれば、第１絶縁層を形成する工程と、前記第１絶縁層に第１開口部を形成する工程と、前記第１開口部に、前記第１開口部から突出する第１端部を有する第１ビアを形成する工程と、前記第１絶縁層上及び前記第１端部上に第１バリア層を形成する工程と、前記第１バリア層上に第１導体層を形成する工程とを含む電子部品の製造方法が提供される。
【発明の効果】
【０００７】
開示の技術によれば、加熱や通電等による導体層とビアの間の抵抗上昇、断線の発生が抑制される、信頼性の高いビア接続構造、及びそのようなビア接続構造を備えた電子部品を実現することが可能になる。また、そのような電子部品を用いた、信頼性の高い電子装置を実現することが可能になる。
【図面の簡単な説明】
【０００８】
【図１】第１の例に係るビア接続構造の説明図（その１）である。
【図２】第１の例に係るビア接続構造の説明図（その２）である。
【図３】第１の例に係るビア接続構造の説明図（その３）である。
【図４】第１の例に係るビア接続構造の説明図（その４）である。
【図５】第２の例に係るビア接続構造の説明図（その１）である。
【図６】第２の例に係るビア接続構造の説明図（その２）である。
【図７】第２の例に係るビア接続構造の説明図（その３）である。
【図８】第２の例に係るビア接続構造の説明図（その４）である。
【図９】第２の例に係るビア接続構造の説明図（その５）である。
【図１０】ビア接続構造の一例を示す図（その１）である。
【図１１】ビア接続構造の一例を示す図（その２）である。
【図１２】インターポーザの一例の説明図である。
【図１３】インターポーザの形成方法の一例を示す図（その１）である。
【図１４】インターポーザの形成方法の一例を示す図（その２）である。
【図１５】インターポーザの形成方法の一例を示す図（その３）である。
【図１６】インターポーザの形成方法の一例を示す図（その４）である。
【図１７】インターポーザの形成方法の一例を示す図（その５）である。
【図１８】ビアの端部の形状例を示す図である。
【図１９】ビアと配線の接続部の例を示す図である。
【図２０】パッケージ基板の一例を示す図である。
【図２１】半導体チップの一例を示す図である。
【図２２】半導体パッケージの一例を示す図である。
【図２３】配線層の形成方法の一例を示す図である。
【図２４】配線層の形成方法の別例を示す図である。
【図２５】評価サンプルの説明図である。
【発明を実施するための形態】
【０００９】
まず、２種類のビア接続構造を例に、発生するボイドについて説明する。
図１〜図４は第１の例に係るビア接続構造の説明図である。尚、図１〜図３は第１の例に係るビア接続構造の形成方法を示す図であって、図１〜図３の（Ａ）〜（Ｃ）はそれぞれ、ビア接続構造の各形成工程の要部断面模式図である。また、図４は第１の例に係るビア接続構造を示す図であって、（Ａ）はボイド発生前の状態を示す要部断面模式図、（Ｂ）はボイド発生後の状態を示す要部断面模式図である。図４では、ビア接続構造の形成時に用いるシード層の図示を省略している。
【００１０】
この第１の例に示すビア接続構造６００は、フォトビア法又はダマシン法を用いて形成される。
第１の例では、まず図１（Ａ）に示すように、絶縁層６１０ａ上に、例えば銅（Ｃｕ）を用いて下層配線６２０を形成し、その上に、図１（Ｂ）に示すように、樹脂材料や無機材料を用いて絶縁層６１０ｂを形成する。そして、例えば絶縁層６１０ｂが感光性であればフォトリソグラフィ技術を用いて、また非感光性であればフォトリソグラフィ技術とエッチング技術を用いて、図１（Ｃ）に示すように、絶縁層６１０ｂに、下層配線６２０に通じるビアホール６３０を形成する。尚、ここでは下層配線６２０として、後述のビア６７０が電気的に接続されるランド部を図示している。
【００１１】
次いで、図２（Ａ）に示すように、ビアホール６３０を形成した絶縁層６１０ｂ上に、例えばスパッタ法を用いてチタン（Ｔｉ）のバリア層（又は密着層とも称される）６４０及びＣｕのシード層６５０を形成する。その後、図２（Ｂ）に示すように、後述の上層配線６８０を形成する領域に開口部６６０ａを有するレジストパターン６６０を形成する。そして、図２（Ｃ）に示すように、開口部６６０ａ及びビアホール６３０に、シード層６５０を用いた電解めっき法により、例えばＣｕのビア６７０及び上層配線６８０を形成する。尚、ここでは上層配線６８０として、ビア６７０と接続されるランド部を図示している。
【００１２】
次いで、図３（Ａ）に示すように、レジストパターン６６０を剥離した後、図３（Ｂ）に示すように、その剥離後に露出する絶縁層６１０ｂ上のシード層６５０及びバリア層６４０をエッチングにより除去する。これにより、下層配線６２０と上層配線６８０がビア６７０を介して電気的に接続されたビア接続構造６００が形成される。その後、図３（Ｃ）に示すように、上層配線６８０を覆う絶縁層６１０ｃを形成する。
【００１３】
このようにして形成される第１の例のビア接続構造６００では、図４（Ａ）に示すように、下層配線６２０とビア６７０の間に、それらとは材料が異なるバリア層６４０を含む層（界面層と言う）６４０ａが介在する。界面層６４０ａの平面サイズは、ビアホール６３０の断面積（平面サイズ）に相当するサイズであり、下層配線６２０及びそのランド部に比べて小さいサイズである。界面層６４０ａがこのような平面サイズとなるビア６７０が、下層配線６２０（ランド部）に電気的に接続される。
【００１４】
このような界面層６４０ａを含むビア接続構造６００に加熱や通電が行われると、図４（Ｂ）に示すようなボイド８１０が発生する場合がある。尚、ビア接続構造６００に加熱や通電が行われる状況としては、ビア接続構造６００を備えた電子部品のサーマルサイクル試験やエレクトロマイグレーション試験等の評価時、ビア接続構造６００を備えた電子部品の使用時等が挙げられる。
【００１５】
例えば加熱時には、絶縁部（絶縁層６１０ａ，６１０ｂ，６１０ｃ）及びビア接続構造６００の熱膨張、及びその後の熱収縮により、界面層６４０ａ付近に比較的大きな応力が発生する。この界面層６４０ａ付近に発生する応力により、図４（Ｂ）に示すように、界面層６４０ａとビア６７０の間にボイド８１０が発生する場合がある。ここでは図示を省略するが、界面層６４０ａ付近に発生する応力により、下層配線６２０（ランド部）側にボイドが発生する場合もある。
【００１６】
また、例えば通電時には、界面層６４０ａ付近に流れる電流によって、その付近のビア６７０に含まれるＣｕが電子に叩かれてエレクトロマイグレーションが発生し、ボイド８１０が発生する場合がある。ここでは図示を省略するが、通電時には、界面層６４０ａ付近の下層配線６２０に含まれるＣｕが電子に叩かれてエレクトロマイグレーションが発生し、下層配線６２０（ランド部）側にボイドが発生する場合もある。
【００１７】
このほか、ビア接続構造６００を備えた電子部品が、可撓性を有するフレキシブルな回路基板である場合等、その電子部品の形態によっては、外力による変形で界面層６４０ａ付近にボイド８１０が発生することも起こり得る。
【００１８】
ビア接続構造６００では、上記のように界面層６４０ａ付近にボイド８１０が発生することで、下層配線６２０とビア６７０の間の抵抗上昇、断線が発生するようになる。
また、図５〜図９は第２の例に係るビア接続構造の説明図である。尚、図５〜図８は第２の例に係るビア接続構造の形成方法を示す図であって、図５〜図８の（Ａ）〜（Ｃ）はそれぞれ、ビア接続構造の各形成工程の要部断面模式図である。また、図９は第２の例に係るビア接続構造を示す図であって、（Ａ）はボイド発生前の状態を示す要部断面模式図、（Ｂ）はボイド発生後の状態を示す要部断面模式図である。図９では、ビア接続構造の形成時に用いるシード層の図示を省略している。
【００１９】
この第２の例に示すビア接続構造７００は、セミアディティブ法を用いて形成される。
第２の例では、まず図５（Ａ）に示すように、例えばＣｕのシード層７２０を形成した絶縁層７１０ａ上に、例えばＣｕを用いて下層配線７３０を形成する。尚、ここでは下層配線７３０として、後述のビア７５０が電気的に接続されるランド部を図示している。下層配線７３０の形成後、フォトリソグラフィ技術を用いて、図５（Ｂ）に示すように、下層配線７３０に通じる開口部７４０ａを有するレジストパターン７４０を形成する。そして、図５（Ｃ）に示すように、シード層７２０を用いた電解めっき法により、開口部７４０ａ内にビア７５０を形成する。
【００２０】
次いで、図６（Ａ）に示すように、レジストパターン７４０を剥離した後、図６（Ｂ）に示すように、その剥離後に露出する絶縁層７１０ａ上のシード層７２０をエッチングにより除去する。その後、絶縁層７１０ａ上に樹脂材料や無機材料を形成し、ＣＭＰ（Chemical Mechanical Polishing）による研削を行って、図６（Ｃ）に示すように、ビア７５０の上端が露出するように絶縁層７１０ｂを形成する。
【００２１】
次いで、図７（Ａ）に示すように、絶縁層７１０ｂ上に、例えばスパッタ法を用いてＴｉのバリア層７６０及びＣｕのシード層７７０を形成する。その後、図７（Ｂ）に示すように、上層配線７９０を形成する領域に開口部７８０ａを有するレジストパターン７８０を形成し、図７（Ｃ）に示すように、開口部７８０ａに、シード層７７０を用いた電解めっき法により、例えばＣｕの上層配線７９０を形成する。尚、ここでは上層配線７９０として、ビア７５０と電気的に接続されるランド部を図示している。
【００２２】
次いで、図８（Ａ）に示すように、レジストパターン７８０を剥離した後、図８（Ｂ）に示すように、その剥離後に露出する絶縁層７１０ｂ上のシード層７７０及びバリア層７６０をエッチングにより除去する。これにより、下層配線７３０と上層配線７９０がビア７５０を介して電気的に接続されたビア接続構造７００が形成される。その後、図８（Ｃ）に示すように、上層配線７９０を覆う絶縁層７１０ｃを形成する。
【００２３】
このようにして形成される第２の例のビア接続構造７００では、図９（Ａ）に示すように、ビア７５０と上層配線７９０の間に、それらとは材料が異なるバリア層７６０を含む層（界面層と言う）７６０ａが介在する。界面層７６０ａの平面サイズは、ビア７５０の断面積（平面サイズ）に相当するサイズであり、上層配線７９０及びそのランド部に比べて小さいサイズである。界面層７６０ａがこのような平面サイズとなるビア７５０が、上層配線７９０（ランド部）に電気的に接続される。
【００２４】
このような界面層７６０ａを含むビア接続構造７００に、上記同様、ビア接続構造７００を備えた電子部品の評価や使用時に加熱や通電が行われると、図９（Ｂ）に示すようなボイド８２０が発生する場合がある。
【００２５】
例えば加熱時には、絶縁部（絶縁層７１０ａ，７１０ｂ，７１０ｃ）及びビア接続構造７００の熱膨張及び熱収縮によって発生する界面層７６０ａ付近の応力により、図９（Ｂ）に示すように、界面層７６０ａとビア７５０の間にボイド８２０が発生する場合がある。ここでは図示を省略するが、界面層７６０ａ付近に発生する応力により、上層配線７９０（ランド部）側にボイドが発生する場合もある。
【００２６】
また、例えば通電時には、ビア７５０と接する界面層７６０ａ付近に流れる電流によって、その付近のビア７５０に含まれるＣｕが電子に叩かれてエレクトロマイグレーションが発生し、ボイド８２０が発生する場合がある。ここでは図示を省略するが、通電時には、界面層７６０ａ付近の上層配線７９０に含まれるＣｕが電子に叩かれてエレクトロマイグレーションが発生し、上層配線７９０（ランド部）側にボイドが発生する場合もある。
【００２７】
このほか、ビア接続構造７００を備えた電子部品がフレキシブルな回路基板である場合等、その電子部品の形態によっては、外力による変形で界面層７６０ａ付近にボイド８２０が発生することも起こり得る。
【００２８】
ビア接続構造７００では、上記のように界面層７６０ａ付近にボイド８２０が発生することで、ビア７５０と上層配線７９０の間の抵抗上昇、断線が発生するようになる。
以上のような点に鑑み、加熱や通電等によるビア接続構造内の抵抗上昇、断線の発生を抑制可能な構造について、以下に説明する。
【００２９】
図１０及び図１１はビア接続構造の一例を示す図である。尚、図１０はビア接続構造の一例の要部断面模式図、図１１はビア接続構造の一例の要部斜視模式図である。
図１０及び図１１に示すビア接続構造１０は、下側の導体層１１、上側の導体層１２、バリア層１３、及び、上下の導体層１１と導体層１２を電気的に接続するビア１４を有している。ビア接続構造１０は、絶縁層２０内に設けられている。
【００３０】
導体層１１及び導体層１２、並びにビア１４には、例えば、Ｃｕ系導体材料が用いられる。Ｃｕ系導体材料としては、Ｃｕのほか、Ｃｕを含む合金等の導体材料を挙げることができる。バリア層１３には、例えば、非Ｃｕ系導体材料が用いられる。非Ｃｕ系導体材料としては、Ｔｉ、タンタル（Ｔａ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、及びそれらの窒化物、或いはそれらの合金等を挙げることができる。
【００３１】
絶縁層２０には、例えば、樹脂材料、無機材料が用いられる。樹脂材料としては、エポキシ樹脂、ポリイミド樹脂、フェノール樹脂等を挙げることができる。無機材料としては、酸化シリコン、窒化シリコン、炭化シリコン等を挙げることができる。
【００３２】
ここでは導体層１１及び導体層１２として、上記のような配線を例示している。即ち、導体層１１は、図１１に示すように、配線部１１ａと、それに接続されたランド部１１ｂとを有し、ランド部１１ｂは、配線部１１ａよりも幅広の平面サイズになっている。導体層１２も同様に、図１１に示すように、配線部１２ａと、それに接続されたランド部１２ｂとを有し、ランド部１２ｂは、配線部１２ａよりも幅広の平面サイズになっている。ビア１４は、このような導体層１１及び導体層１２の、ランド部１１ｂとランド部１２ｂの間に設けられ、それらを電気的に接続する。
【００３３】
尚、図１１では、バリア層１３及び絶縁層２０の図示を省略している。図１０には、導体層１１及び導体層１２として、図１１に示すような、ビア１４で電気的に接続されるランド部１１ｂ及びランド部１２ｂを図示している。
【００３４】
例示するビア接続構造１０において、上側の導体層１２のランド部１２ｂには、下側の導体層１１と対向する表面１２ｃに、凹部１２ｄが設けられている。バリア層１３は、この上側の導体層１２の、凹部１２ｄが設けられた表面１２ｃを覆うように、設けられている。そして、ビア１４は、その上側の端部１４ａが、バリア層１３で覆われた凹部１２ｄ内に位置するように、設けられている。
【００３５】
このようにビア接続構造１０は、ビア１４の端部１４ａが、導体層１２のランド部１２ｂの内部に入り込み、バリア層１３を介してランド部１２ｂに電気的に接続された構造を有している。
【００３６】
ビア接続構造１０では、ビア１４の端部１４ａと、導体層１２のランド部１２ｂに設けられた凹部１２ｄの内面との間に、ビア１４及び導体層１２とは材料が異なるバリア層１３を含む層（界面層と言う）１３ａが介在する。ビア１４の端部１４ａを、導体層１２のランド部１２ｂの内部に入り込ませる構造とすることで、入り込ませない構造（上記図９に示したような構造）に比べて、ビア１４と導体層１２の間に介在する界面層１３ａの面積が増加する。
【００３７】
即ち、上記図９に示したような、ビア７５０を上側配線７９０に入り込ませない構造では、ビア７５０と上側配線７９０の間に介在する界面層７６０ａの面積が、ビア７５０の断面積（平面サイズ）に相当するサイズとなる。これに対し、ビア１４の端部１４ａを、導体層１２のランド部１２ｂの内部に入り込ませるビア接続構造１０では、ビア１４と導体層１２の間に介在する界面層１３ａの面積が、ビア１４の断面積（平面サイズ）よりも大きくなり、凹部１２ｄの内面に相当するサイズとなる。
【００３８】
このようにビア接続構造１０では、ビア１４の端部１４ａをランド部１２ｂの内部に入り込ませる構造を採用することで、ビア１４の断面積よりも大きい面積の界面層１３ａを介して、ビア１４と導体層１２を電気的に接続する。即ち、このビア接続構造１０では、ビア１４と導体層１２の間の接続面積を増加させ、ビア１４と導体層１２の密着強度の向上が図られている。
【００３９】
ビア接続構造１０では、ビア１４と導体層１２の密着強度が高められることで、加熱等によって界面層１３ａ付近に発生する応力が抑制され、応力によるボイドの発生が抑制される。
【００４０】
更に、このビア接続構造１０では、ビア１４の端部１４ａをランド部１２ｂの内部に入り込ませるため、その分、ビア１４の、断面積が最も小さい部位（凹部１２ｄに入り込んでいない部位）から界面層１３ａまでの距離が大きくなる。そのため、通電時のビア接続構造１０では、界面層１３ａ付近のビア１４（或いは更に導体層１２）の成分が電子に叩かれることで発生するエレクトロマイグレーションが抑制され、エレクトロマイグレーションによるボイドの発生が抑制される。
【００４１】
更にまた、このビア接続構造１０では、ビア１４の端部１４ａをランド部１２ｂの内部に入り込ませ、ビア１４と導体層１２の密着強度を高めたことで、外力による界面層１３ａ付近のボイドの発生が抑制される。
【００４２】
上記のビア接続構造１０によれば、応力、エレクトロマイグレーション、外力によるボイドの発生を抑制し、ビア１４と導体層１２の間の抵抗上昇、断線の発生を抑制することが可能になる。これにより、ビア１４と導体層１２の間の接続信頼性に優れたビア接続構造１０を実現することが可能になる。
【００４３】
上記のビア接続構造１０は、様々な電子部品に適用することができる。一例として、上記のビア接続構造１０を、インターポーザに適用した場合について説明する。
図１２はインターポーザの一例の説明図であって、（Ａ）はインターポーザの一例の要部断面模式図、（Ｂ）はインターポーザを用いた電子装置の一例の要部断面模式図である。
【００４４】
図１２（Ａ）に例示するように、インターポーザ３０は、絶縁層４０と、その絶縁層４０内に設けられた、ビア接続構造を含む導体部５０とを有している。
絶縁層４０には、エポキシ樹脂、ポリイミド樹脂、フェノール樹脂等の樹脂材料、シリコン、酸化シリコン、窒化シリコン、炭化シリコン等の無機材料が用いられる。
【００４５】
導体部５０は、電極５１、ビア５２、配線５３、ビア５４、配線５５及びビア５６を含む。
電極５１は、その表面が絶縁層４０から露出し、インターポーザ３０の外部接続端子として機能する。電極５１には、例えば、Ｎｉが用いられる。導体層である電極５１と配線５３が、ビア５２で電気的に接続され、同様に、導体層である配線５３と配線５５が、ビア５４で電気的に接続される。ビア５６は、その一端部が配線５５に電気的に接続される。ビア５６の他端部は、絶縁層４０から露出（例えば突出）し、インターポーザ３０の外部接続端子として機能する。ビア５２、配線５３、ビア５４、配線５５及びビア５６には、Ｃｕ系導体材料、例えば、Ｃｕが用いられる。
【００４６】
配線５３の、ビア５２側の表面５３ａには、凹部５３ｂが設けられている。このような凹部５３ｂが設けられた配線５３の表面５３ａを覆うように、バリア層５７が設けられている。同様に、配線５５の、ビア５４側の表面５５ａには、凹部５５ｂが設けられている。このような凹部５５ｂが設けられた配線５５の表面５５ａを覆うように、バリア層５８が設けられている。バリア層５７及びバリア層５８には、非Ｃｕ系導体材料、例えば、Ｔｉが用いられる。
【００４７】
導体部５０では、ビア５２の端部５２ａが、バリア層５７で覆われた配線５３の凹部５３ｂ内に入り込み、ビア５４の端部５４ａが、バリア層５８で覆われた配線５５の凹部５５ｂ内に入り込んだ構造になっている。即ち、これらのビア５２と配線５３の接続部、及び、ビア５４と配線５５の接続部に、上記図１０及び図１１に例示したビア接続構造１０内の接続部の構造が採用されている。
【００４８】
外部接続端子として機能するビア５６の端部５６ａの表面には、パッド層５９が設けられている。パッド層５９には、例えば、ニッケルリン（ＮｉＰ）と金（Ａｕ）の積層膜が用いられる。
【００４９】
尚、図１２では、インターポーザ３０の後述のような形成時に用いられるシード層の図示は省略している。
また、ここでは２層分のビア接続構造（ビア５２と配線５３の接続部、及び、ビア５４と配線５５の接続部）を含むインターポーザ３０を例示するが、層数はこれに限定されるものではない。
【００５０】
また、ここでは絶縁層４０の上面から端部５６ａが突出するビア５６を例示するが、ビア５６は、必ずしもその端部を突出させることを要しない。
上記のような導体部５０が絶縁層２０内に設けられたインターポーザ３０は、例えば、可撓性を有するような薄膜のインターポーザとして形成される。
【００５１】
インターポーザ３０は、図１２（Ｂ）に示す電子装置６０のように、半導体チップ７０ａ及び半導体チップ７０ｂと、回路基板８０との間に介在される。インターポーザ３０は、例えば、図１２（Ａ）に示したような状態から、上下反転されて、半導体チップ７０ａ及び半導体チップ７０ｂと、回路基板８０との間に介在される。半導体チップ７０ａ及び半導体チップ７０ｂは、バンプ９１を介してインターポーザ３０の電極５１に電気的に接続され、回路基板８０は、バンプ９２を介してインターポーザ３０のパッド層５９（ビア５６）に電気的に接続される。これにより、半導体チップ７０ａ及び半導体チップ７０ｂと、回路基板８０とが、インターポーザ３０、バンプ９１及びバンプ９２を介して、電気的に接続される。
【００５２】
半導体チップの高集積化技術として、複数の半導体チップを３次元的に積層する技術（３Ｄ技術）、複数の半導体チップ或いは積層した半導体チップをインターポーザ上に平面集積する技術（２．５Ｄ技術）が知られている。図１２（Ｂ）に示す電子装置６０は、２．５Ｄ技術を採用したデバイスの一例である。インターポーザ３０を用いることで、１枚の回路基板８０上に、回路基板８０とは配線の設計ルールが異なる複数の半導体チップ７０ａ及び半導体チップ７０ｂが搭載可能になっている。尚、ここでは２つの半導体チップ７０ａ及び半導体チップ７０ｂを例示するが、搭載する半導体チップの数は、これに限定されるものではない。
【００５３】
インターポーザ３０では、上記のように、ビア５２の端部５２ａが、バリア層５７で覆われた配線５３の凹部５３ｂ内に入り込んだ構造とされ、ビア５４の端部５４ａが、バリア層５８で覆われた配線５５の凹部５５ｂ内に入り込んだ構造とされている。これにより、ビア５２と配線５３の密着強度、及び、ビア５４と配線５５の密着強度の向上が図られている。そのため、インターポーザ３０を用いた電子装置６０の加熱時や通電時のボイドの発生、或いは電子装置６０の製造過程や製造後にインターポーザ３０に加わる外力によるボイドの発生が、効果的に抑制される。その結果、インターポーザ３０の導体部５０の抵抗上昇、断線の発生が抑制され、信頼性の高い電子装置６０が実現される。
【００５４】
続いて、上記のようなインターポーザ３０の形成方法の一例について説明する。
図１３〜図１７はインターポーザの形成方法の一例を示す図である。尚、図１３〜図１７の（Ａ）〜（Ｃ）はそれぞれ、インターポーザの各形成工程の要部断面模式図である。
【００５５】
まず、図１３（Ａ）に示すような下地基板３１を準備し、その下地基板３１の上に、電極層５１ａを形成する。電極層５１ａは、その一部が上記の電極５１となる層である。ここでは電極層５１ａとして、例えば、膜厚２０ｎｍ〜１００ｎｍのＮｉ層を、スパッタ法、無電解めっき法等を用いて、下地基板３１上に形成する。
【００５６】
電極層５１ａの形成後、その電極層５１ａを形成した下地基板３１上にレジストを塗布し、露光及び現像を行って、図１３（Ｂ）に示すように、下地基板３１上に残す電極層５１ａの領域、即ち電極５１を形成する領域に、レジストパターン３２を形成する。そして、そのレジストパターン３２をマスクにして電極層５１ａをウェットエッチング等でエッチングすることで、図１３（Ｃ）に示すように、下地基板３１上に電極５１を形成する。例えば、図１３（Ｂ）及び図１３（Ｃ）の工程により、直径４０μｍ〜２００μｍの複数の電極５１を下地基板３１上に形成する。
【００５７】
電極５１の形成後、レジストパターン３２を除去し、図１４（Ａ）に示すように、電極５１を形成した下地基板３１上に、１層目のシード層３３を形成する。例えば、シード層３３として、膜厚１００ｎｍ〜２００ｎｍのＣｕ層を、スパッタ法等を用いて、下地基板３１上に形成する。
【００５８】
シード層３３の形成後、その上に、図１４（Ｂ）に示すように、絶縁層４１を形成する。例えば、絶縁層４１として、膜厚１０μｍの感光性樹脂を形成する。この場合は、絶縁層４１の形成後、その露光及び現像を行って、図１４（Ｃ）に示すように、電極５１に対応する領域に、開口部（ビアホール）４１ａを形成する。ビアホール４１ａの直径は、インターポーザ３０の用途に応じて変更することができる。ここでは一例として、直径５μｍ〜５０μｍの複数のビアホール４１ａを絶縁層４１に形成する。
【００５９】
尚、絶縁層４１は、非感光性の樹脂材料、酸化シリコン等の無機材料を用いて形成することもできる。これらの材料を用いて絶縁層４１を形成する場合には、絶縁層４１上に、ビアホール４１ａを形成する領域に開口部を有するレジストパターンを形成し、それをマスクにして絶縁層４１をドライエッチング等でエッチングする。それにより、所定の直径のビアホール４１ａを所定数形成する。
【００６０】
ビアホール４１ａの形成後、シード層３３を用いた電解めっき法により、図１５（Ａ）に示すように、ビアホール４１ａ内に、Ｃｕ系導体材料、例えばＣｕのビア５２を形成する。この電解めっきの際には、シード層３３を給電層として用い、ビアホール４１ａ内にシード層３３側からＣｕを堆積して、ビアホール４１ａ内をＣｕで埋め込んだ後、更にＣｕを堆積して、絶縁層４１の上面からＣｕを突出（オーバーフロー）させる。このようにして、絶縁層４１のビアホール４１ａに、絶縁層４１の上面からオーバーフローさせた端部５２ａを有するビア５２を形成する。
【００６１】
ビア５２の、オーバーフローさせる端部５２ａの形状は、電解めっきの条件（めっき時間、めっき液濃度等）を調整することで変化させることができる。
ここで、ビア５２の端部５２ａの形状例を図１８に示す。
【００６２】
オーバーフローさせて形成されるビア５２の端部５２ａは、図１８（Ａ）に示すように、ビアホール４１ａの平面サイズと同等の平面サイズで、ビアホール４１ａの上方に突出するような形状とすることができる。また、ビア５２の端部５２ａは、図１８（Ｂ）及び図１８（Ｃ）に示すように、ビアホール４１ａの平面サイズよりも大きな平面サイズで、ビアホール４１ａの上方からビアホール４１ａ周囲の絶縁層４１の上面に広がるような形状とすることもできる。この例では、絶縁層４１上に露出する端部５２ａの表面積が、図１８（Ａ）、図１８（Ｂ）、図１８（Ｃ）の順に大きくなる。ビア５２を形成する際の電解めっき条件を調整することで、図１８（Ａ）、図１８（Ｂ）、図１８（Ｃ）のような形状のほか、様々な形状の端部５２ａを形成することが可能である。
【００６３】
上記のようにしてビア５２を形成した後は、図１５（Ｂ）に示すように、絶縁層４１及びビア５２（端部５２ａ）の上に、バリア層５７及びシード層３４を形成する。例えば、バリア層５７として、膜厚１０ｎｍ〜５０ｎｍのＴｉ層を、スパッタ法等を用いて、絶縁層４１及びビア５２の上に形成し、シード層３４として、膜厚５０ｎｍ〜２００ｎｍのＣｕ層を、スパッタ法等を用いて、バリア層５７上に形成する。尚、バリア層５７には、Ｔｉをはじめ、上記のようなＴａ、Ｗ、Ｎｉ、Ｃｏ、Ｒｕといった非Ｃｕ系導体材料、これらの窒化物や合金を用いることもできる。
【００６４】
バリア層５７及びシード層３４の形成後、そのシード層３４上に、例えば膜厚１０μｍでレジストを塗布し、露光及び現像を行って、図１５（Ｃ）に示すような開口部３５ａを有するレジストパターン３５を形成する。レジストパターン３５には、ビア５２に電気的に接続される配線５３を形成する領域に、開口部３５ａが設けられる。
【００６５】
レジストパターン３５の形成後、シード層３４を用いた電解めっき法により、図１６（Ａ）に示すように、開口部３５ａ内に、Ｃｕ系導体材料、例えばＣｕの配線５３を形成する。尚、形成される配線５３の、ビア５２の端部５２ａの部位が、上記のような表面５３ａに設けられる凹部５３ｂに相当する。
【００６６】
次いで、図１６（Ｂ）に示すように、レジストパターン３５を剥離した後、図１６（Ｃ）に示すように、その剥離後に露出する絶縁層４１上のシード層３４及びバリア層５７をエッチングにより除去する。これにより、ビア５２の端部５２ａが配線５３（そのランド部）の内部に入り込んだビア接続構造が形成される。このビア接続構造において、ビア５２の端部５２ａと配線５３の間にはバリア層５７が介在する。バリア層５７は、配線５３と絶縁層４１の間にも介在する。
【００６７】
ここで、ビア接続構造（ビア５２と配線５３の接続部）の例を図１９に示す。
図１９（Ａ）には、上記図１８（Ａ）に示したビア５２の端部５２ａ上に、バリア層５７及びシード層３４を介して配線５３が形成された状態を模式的に図示している。同様に、図１９（Ｂ）及び図１９（Ｃ）にはそれぞれ、上記図１８（Ｂ）及び図１８（Ｃ）に示したビア５２の端部５２ａ上に、バリア層５７及びシード層３４を介して配線５３が形成された状態を模式的に図示している。この例では、バリア層５７を介して電気的に接続されるビア５２と配線部（配線５３及びシード層３４）の接続面積が、図１９（Ａ）、図１９（Ｂ）、図１９（Ｃ）の順に増加する。
【００６８】
以後は、上記図１４（Ｂ）、図１４（Ｃ）、図１５（Ａ）〜図１５（Ｃ）、図１６（Ａ）〜図１６（Ｃ）の例に従い、図１７（Ａ）に示すように、配線５３上に絶縁層４２を形成し、配線５３に電気的に接続されるビア５４、及びビア５４に電気的に接続される配線５５を形成する。その際、ビア５４の電解めっきには、下地基板３１上に設けた１層目のシード層３３を給電層として用いる。このような方法により、ビア５４の、電解めっき時に絶縁層４２の上面からオーバーフローされた端部５４ａが、配線５５（そのランド部）の内部に入り込んだビア接続構造が形成される。このビア接続構造において、ビア５４の端部５４ａと配線５５の間にはバリア層５８が介在する。バリア層５８は、配線５５と絶縁層４２の間にも介在する。
【００６９】
ビア５４の端部５４ａの形状、ビア５４と配線５５の接続部の構造は、上記のビア５２と配線５３について図１８（Ａ）〜図１８（Ｃ）及び図１９（Ａ）〜図１９（Ｃ）に例示したのと同様に、様々な形状、構造とすることができる。
【００７０】
ビア５４及び配線５５の形成後は、更に、上記図１４（Ｂ）、図１４（Ｃ）、図１５（Ａ）の例に従い、図１７（Ａ）に示すように、配線５５上に絶縁層４３を形成し、配線５５に電気的に接続されるビア５６を形成する。その際、ビア５６の電解めっきには、下地基板３１上のシード層３３を給電層として用いる。このような方法により、電解めっき時に絶縁層４３の上面からオーバーフローされた端部５６ａを有するビア５６が形成される。
【００７１】
ビア５６の端部５６ａの形状は、上記のビア５２について図１８（Ａ）〜図１８（Ｃ）に例示したのと同様に、様々な形状とすることができる。
尚、ビア５６は、この例のように端部５６ａをオーバーフローさせた形状とすることができるほか、オーバーフローさせない形状とすることもできる。
【００７２】
ビア５６の形成後は、図１７（Ａ）に示すように、その端部５６ａの表面に、例えば無電解めっき法を用いて、ＮｉＰとＡｕを積層してパッド層５９を形成する。
以上の工程により、下地基板３１上に、インターポーザ３０の基本構造（インターポーザ部３０ａ）が形成される。
【００７３】
尚、ここでは２層分のビア接続構造（ビア５２と配線５３の接続部、及び、ビア５４と配線５５の接続部）を例示するが、層数はこれに限定されるものではない。３層分以上のビア接続構造を形成する場合には、必要なビア接続構造の層数分、上記図１４（Ｂ）、図１４（Ｃ）、図１５（Ａ）〜図１５（Ｃ）、図１６（Ａ）〜図１６（Ｃ）の例に従ってビア及び配線の形成を繰り返す。そして、最上層の配線上に、上記図１４（Ｂ）、図１４（Ｃ）、図１５（Ａ）の例に従ってビア５６を形成し、図１７（Ａ）に示すパッド層５９を形成すればよい。
【００７４】
パッド層５９の形成まで行った後は、図１７（Ｂ）に示すように、インターポーザ部３０ａを下地基板３１から剥離する。そして、図１７（Ｃ）に示すように、下地基板３１の剥離後に露出する１層目のシード層３３を、エッチングにより除去する。これにより、上記図１２（Ａ）に示したようなインターポーザ３０が形成される。
【００７５】
尚、ここでは、上記図１０及び図１１に例示したようなビア接続構造１０をインターポーザに適用した場合を例示した。このほか、上記のようなビア接続構造１０は、パッケージ基板、半導体チップ、半導体パッケージ等、他の電子部品にも適用可能である。
【００７６】
図２０はパッケージ基板の一例を示す図である。尚、図２０には、半導体チップが搭載されたパッケージ基板の一例の要部断面を模式的に図示している。
図２０に例示するパッケージ基板１００は、絶縁層１１０と、その絶縁層１１０内に設けられた、ビア接続構造を含む導体部１２０とを有している。
【００７７】
絶縁層１１０には、例えば、エポキシ、ポリイミド等の樹脂材料、ガラス繊維や炭素繊維を含有する複合樹脂材料が用いられる。
導体部１２０は、Ｃｕ系導体材料が用いられた、電極１２１、ビア１２２、配線１２３、ビア１２４、配線１２５及びビア１２６を含む。電極１２１は、その表面が絶縁層１１０から露出し、外部接続端子として機能する。電極１２１に電気的に接続されたビア１２２は、その端部１２２ａが、ビア１２２側の表面１２３ａをバリア層１２７で覆われた配線１２３のその凹部１２３ｂ内に入り込んだ構造になっている。配線１２３に電気的に接続されたビア１２４は、その端部１２４ａが、ビア１２４側の表面１２５ａがバリア層１２８で覆われた配線１２５のその凹部１２５ｂ内に入り込んだ構造になっている。バリア層１２７及びバリア層１２８には、Ｔｉ等の非Ｃｕ系導体材料が用いられる。配線１２５に電気的に接続されたビア１２６は、その端部１２６ａが例えば絶縁層１１０から突出し、表面にパッド層１２９が設けられ、外部接続端子として機能する。
【００７８】
上記のような構成を有するパッケージ基板１００上に、バンプ１３１を用いて半導体チップ１３０が実装され、半導体パッケージ１４０が形成される。
このように、ビア１２２と配線１２３の接続部、及び、ビア１２４と配線１２５の接続部に、上記図１０及び図１１に例示したビア接続構造１０内の接続部の構造を採用し、パッケージ基板１００を形成する。加熱や通電等によるボイドの発生、それによる導体部１２０の抵抗上昇、断線の発生を効果的に抑制し、信頼性の高いパッケージ基板１００、更にはそれを用いた半導体パッケージ１４０を実現することができる。
【００７９】
尚、ここでは半導体チップ１３０が搭載されるパッケージ基板１００を例示したが、電子部品が搭載可能なプリント基板等の様々な回路基板に、このパッケージ基板１００と同様の構造を採用することが可能である。
【００８０】
図２１は半導体チップの一例を示す図である。尚、図２１には、半導体チップの一例の要部断面を模式的に図示している。
図２１に例示する半導体チップ２００は、トランジスタ２１１（ここでは一例としてＭＯＳ（Metal Oxide Semiconductor）トランジスタを図示）が形成されたシリコン（Ｓｉ）等の半導体基板２１０と、その半導体基板２１０上に設けられた配線層２２０とを有している。配線層２２０は、絶縁層２３０と、その絶縁層２３０内に設けられた、ビア接続構造を含む導体部２４０とを有している。
【００８１】
絶縁層２３０には、例えば、酸化シリコン等の無機材料が用いられる。
導体部２４０は、半導体素子であるトランジスタ２１１に電気的に接続されたプラグ２１２と、そのプラグ２１２に電気的に接続され、Ｃｕ系導体材料が用いられた、配線２４１、ビア２４２、配線２４３、ビア２４４、配線２４５及びビア２４６を含む。配線２４１に電気的に接続されたビア２４２は、その端部２４２ａが、ビア２４２側の表面２４３ａをバリア層２４７で覆われた配線２４３のその凹部２４３ｂ内に入り込んだ構造になっている。配線２４３に電気的に接続されたビア２４４は、その端部２４４ａが、ビア２４４側の表面２４５ａがバリア層２４８で覆われた配線２４５のその凹部２４５ｂ内に入り込んだ構造になっている。バリア層２４７及びバリア層２４８には、Ｔｉ等の非Ｃｕ系導体材料が用いられる。配線２４５に電気的に接続されたビア２４６は、その端部２４６ａが例えば絶縁層２３０から突出し、表面にパッド層２４９が設けられ、外部接続端子として機能する。
【００８２】
このように、ビア２４２と配線２４３の接続部、及び、ビア２４４と配線２４５の接続部に、上記図１０及び図１１に例示したビア接続構造１０内の接続部の構造を採用し、半導体チップ２００を形成する。加熱や通電等によるボイドの発生、それによる導体部２４０の抵抗上昇、断線の発生を効果的に抑制し、信頼性の高い半導体チップ２００を実現することができる。
【００８３】
図２２は半導体パッケージの一例を示す図である。尚、図２２には、半導体パッケージの一例の要部断面を模式的に図示している。
図２２には、ＷＬＰ（Wafer Level Package）構造を有する半導体パッケージ３００を例示している。半導体パッケージ３００は、樹脂層３１０と、その樹脂層３１０内に設けられたチップ部品３２０と、樹脂層３１０上に設けられた配線層（再配線層）３３０とを有している。樹脂層３１０内に設けられるチップ部品３２０として、ここでは半導体素子である半導体チップ３２０ａ、及びコンデンサ（チップコンデンサ）３２０ｂを例示している。再配線層３３０は、絶縁層３４０と、その絶縁層３４０内に設けられた、ビア接続構造を含む導体部３５０とを有している。
【００８４】
絶縁層３４０には、例えば、エポキシ、ポリイミド等の樹脂材料、或いは、そのような樹脂材料に酸化シリコン等の絶縁性フィラーを含有させたものが用いられる。
導体部３５０は、Ｃｕ系導体材料が用いられた、ビア３５２、配線３５３、ビア３５４、配線３５５及びビア３５６を含む。ビア３５２は、チップ部品３２０（半導体チップ３２０ａ、チップコンデンサ３２０ｂ）の電極３２１に電気的に接続されている。チップ部品３２０の電極３２１に電気的に接続されたビア３５２は、その端部３５２ａが、ビア３５２側の表面３５３ａをバリア層３５７で覆われた配線３５３のその凹部３５３ｂ内に入り込んだ構造になっている。配線３５３に電気的に接続されたビア３５４は、その端部３５４ａが、ビア３５４側の表面３５５ａがバリア層３５８で覆われた配線３５５のその凹部３５５ｂ内に入り込んだ構造になっている。バリア層３５７及びバリア層３５８には、Ｔｉ等の非Ｃｕ系導体材料が用いられる。配線３５５に電気的に接続されたビア３５６は、その端部３５６ａが例えば絶縁層３４０から突出し、表面にパッド層３５９が設けられ、外部接続端子として機能する。
【００８５】
このように、ビア３５２と配線３５３の接続部、及び、ビア３５４と配線３５５の接続部に、上記図１０及び図１１に例示したビア接続構造１０内の接続部の構造を採用し、半導体パッケージ３００を形成する。加熱や通電等によるボイドの発生、それによる導体部３５０の抵抗上昇、断線の発生を効果的に抑制し、信頼性の高い半導体パッケージ３００を実現することができる。
【００８６】
尚、上記のインターポーザ３０は、図１３〜図１７に示したように、その基本構造となるインターポーザ部３０ａを下地基板３１上に形成した後、その下地基板３１を剥離し、下地基板３１上に形成していた１層目のシード層３３をエッチングすることで、形成される。一方、例えば、図２１に示した半導体チップ２００の配線層２２０や、図２２に示した半導体パッケージ３００の再配線層３３０のように、形成後に下地（半導体基板２１０や樹脂層３１０等の部分）を除去しない場合には、次のような方法を用いることができる。
【００８７】
図２３は配線層の形成方法の一例を示す図である。尚、図２３の（Ａ）〜（Ｄ）はそれぞれ、配線層に含まれるビアの形成工程の要部断面模式図である。
この例では、まず、図２３（Ａ）に示すような、下地となる基板４００が準備される。ここでの基板４００は一例として、上記図２１に示した、トランジスタ２１１が形成された半導体基板２１０にプラグ２１２及び配線２４１の形成まで行われたもの、或いは、上記図２２に示した、樹脂層３１０にチップ部品３２０が内蔵されたものとする。
【００８８】
このような基板４００上に、図２３（Ａ）に示すように、絶縁層４１０を形成する。そして、その絶縁層４１０の、基板４００上の導体層４２０（上記図２１の配線２４１或いは上記図２２の電極３２１に相当）に対応する領域に開口部４３０ａを有するレジストパターン４３０を形成する。このレジストパターン４３０をマスクにしてエッチングを行い、図２３（Ｂ）に示すように、絶縁層４１０に、導体層４２０に通じるビアホール４１０ａを形成する。
【００８９】
絶縁層４１０にビアホール４１０ａを形成した後、図２３（Ｃ）及び図２３（Ｄ）に示すようにして、絶縁層４１０の上面から突出する端部４４０ａを有するビア４４０（上記図２１のビア２４２或いは上記図２２のビア３５２に相当）を形成する。
【００９０】
ここでは、絶縁層４１０の上面から突出する端部４４０ａを有するビア４４０を、レジストパターン４３０を残した状態で、Ｃｕ系導体材料の無電解めっき、例えばＣｕの無電解めっきを行うことで、形成する。この無電解めっきでは、図２３（Ｃ）に示すように、Ｃｕ系導体材料４４１が、絶縁層４１０のビアホール４１０ａ内、及びレジストパターン４３０上に形成される。無電解めっき後、レジストパターン４３０を、その上に形成されたＣｕ系導体材料４４１と共に除去（リフトオフ）することで、図２３（Ｄ）に示すような、絶縁層４１０の上面から突出する端部４４０ａを有するビア４４０が形成される。この方法では、レジストパターン４３０の厚み、開口部４３０ａの形状及びサイズを調整することで、ビア４４０の端部４４０ａの形状及びサイズを変化させることが可能である。
【００９１】
ビア４４０の形成後は、上記のインターポーザ３０について述べた図１５（Ｂ）、図１５（Ｃ）、図１６（Ａ）〜図１６（Ｃ）の例に従って、ビア４４０に電気的に接続される配線（上記図２１の配線２４３或いは上記図２２の配線３５３に相当）を形成する。その配線上に更にビアを形成する場合には、例えば、この図２３（Ａ）〜図２３（Ｄ）（或いは次に述べる図２４（Ａ）〜図２４（Ｄ））の例に従って、ビアを形成することができる。
【００９２】
また、図２４は配線層の形成方法の別例を示す図である。尚、図２４の（Ａ）〜（Ｄ）はそれぞれ、配線層に含まれるビアの形成工程の要部断面模式図である。
この例では、まず、図２４（Ａ）に示すように、下地となる所定の基板４００上に絶縁層４１０を形成し、その絶縁層４１０に、基板４００上の導体層４２０に通じるビアホール４１０ａを形成する。その後、図２４（Ｂ）に示すように、ビアホール４１０ａに、印刷法を用いて、Ｃｕ系導体材料を含有する導体ペーストを充填し、ビア４４０の本体部４４０ｂを形成する。
【００９３】
このようにビアホール４１０ａ内に本体部４４０ｂを形成した後、図２４（Ｃ）に示すように、本体部４４０ｂに対応する領域に開口部４５０ａを有するレジストパターン４５０を形成し、Ｃｕ系導体材料４４１の無電解めっきを行う。その後、そのレジストパターン４５０を、その上に形成されたＣｕ系導体材料４４１と共に除去することで、図２４（Ｄ）に示すように、本体部４４０ｂ上に、絶縁層４１０の上面から突出する端部４４０ａを形成する。これにより、ビア４４０を形成する。この方法では、レジストパターン４５０の厚み、開口部４５０ａの形状及びサイズを調整することで、ビア４４０の端部４４０ａの形状及びサイズを変化させることが可能である。
【００９４】
このように本体部４４０ｂの形成に印刷法を用い、端部４４０ａの形成に無電解めっき法を用いて、ビア４４０を形成することもできる。ビア４４０に電気的に接続される配線は、上記図１５（Ｂ）、図１５（Ｃ）、図１６（Ａ）〜図１６（Ｃ）の例に従って形成することができ、更にビアを形成する場合には、この図２４（Ａ）〜図２４（Ｄ）（或いは先に述べた図２３（Ａ）〜図２３（Ｄ））の例に従って、ビアを形成することができる。
【００９５】
続いて、以上説明したようなビア接続構造に関する評価結果について述べる。
図２５は評価サンプルの説明図である。尚、図２５において、（Ａ）は評価サンプルの要部断面模式図、（Ｂ）は評価サンプルの要部斜視模式図である。
【００９６】
ここでは評価サンプル５００として、下側の配線５１１、上側の配線５１２の対、及び、上下の配線５１１と配線５１２を電気的に接続するビア５１３の対を有するビア接続構造５１０が、絶縁層５２０内に設けられたものを用いた。尚、図２５（Ｂ）では、絶縁層５２０の図示を省略している。
【００９７】
下側の配線５１１は、配線部５１１ａと、その両端に接続されたランド部５１１ｂとを有している。上側の配線５１２はそれぞれ、配線部５１２ａと、その両端に接続されたランド部５１２ｂ及びパッド部５１２ｃとを有している。配線５１１の両側のランド部５１１ｂと、各配線５１２のランド部５１２ｂとが、それぞれビア５１３で電気的に接続されている。このようなビア接続構造５１０が、配線５１２のパッド部５１２ｃの一部を露出させて、絶縁層５２０内に設けられている。
【００９８】
評価サンプル５００において、下側の配線５１１のランド部５１１ｂの直径は１５μｍ、上側の配線５１２のランド部５１２ｂの直径は２５μｍ、ビア５１３の直径は５μｍとし、配線部５１１ａ及び配線部５１２ａの幅は１０μｍとした。上側の配線５１２のパッド部５１２ｃの直径は９０μｍ、下側の配線５１１の長さは１０００μｍとした。また、配線５１１、ビア５１３及び配線５１２の厚さ、及び、配線５１２上の絶縁層５２０の部分の厚さは、いずれも５μｍとした。
【００９９】
評価サンプル５００におけるビア５１３と配線５１２のランド部５１２ｂとの接続構造は、上記図１９（Ａ）、図１９（Ｂ）、図１９（Ｃ）の例に従って変化させた。即ち、バリア層（図２５では図示を省略）を介して電気的に接続されるビア５１３とランド部５１２ｂの接続面積を、上記図１９（Ａ）、図１９（Ｂ）、図１９（Ｃ）の例に従い、３段階で大きくした３種類のサンプルを準備した。ここでは、各種類の評価サンプル５００を、１種類につき２０個準備した。
【０１００】
また、比較のため、評価サンプル５００におけるビア５１３とランド部５１１ｂ及びランド部５１２ｂとの接続構造を、上記図４（Ａ）に示したような構造としたサンプル、上記図９（Ａ）に示したような構造としたサンプルを準備した（図２５ではバリア層の図示を省略）。ここでは、各構造の評価サンプル５００を、それぞれ２０個準備した。
【０１０１】
準備した評価サンプル５００について、サーマルサイクル試験及びエレクトロマイグレーション試験を実施した。サーマルサイクル試験では、各評価サンプル５００について、−２５℃から１２５℃の昇降温を、−２５℃と１２５℃でそれぞれ１５分保持しながら１０００回繰り返した後の抵抗変化を測定した。エレクトロマイグレーション試験では、各評価サンプル５００について、２００℃で１×１０6Ａ／ｃｍ2の電流を流し、５００時間経過後の抵抗変化を測定した。サーマルサイクル試験前後の抵抗変化（抵抗上昇）率が５０％以上となった評価サンプル５００、エレクトロマイグレーション試験前後の抵抗変化（抵抗上昇）率が５０％以上となった評価サンプル５００を、不良と判定した。
【０１０２】
判定結果を表１に示す。
【０１０３】
【表１】
2015097243.tif 000003
【０１０４】
表１の評価サンプルａは、上記図４（Ａ）に示したようなビア接続構造を採用した評価サンプル５００に相当し、表１の評価サンプルｂは、上記図９（Ａ）に示したようなビア接続構造を採用した評価サンプル５００に相当している。
【０１０５】
また、表１の評価サンプルＡ，Ｂ，Ｃは、バリア層を介したビア５１３とランド部５１２ｂの接続面積を、上記図１９（Ａ）、図１９（Ｂ）、図１９（Ｃ）の例に従って３段階で大きくした評価サンプル５００に相当している。バリア層を介したビア５１３とランド部５１２ｂの接続面積は、Ａ＜Ｂ＜Ｃの順で大きくなっている。
【０１０６】
表１より、サーマルサイクル試験では、評価サンプルａの２０個中２０個が５０％以上の抵抗上昇を示し、評価サンプルｂの２０個中１５個が５０％以上の抵抗上昇を示した。これに対し、評価サンプルＡ，Ｂ，Ｃでは、評価サンプルＡの２０個中８個が５０％以上の抵抗上昇を示すものの、評価サンプルＢ，Ｃでは１個も５０％以上の抵抗上昇を示すものがなかった。
【０１０７】
エレクトロマイグレーション試験では、評価サンプルａの２０個中１０個が５０％以上の抵抗上昇を示し、評価サンプルｂの２０個中１２個が５０％以上の抵抗上昇を示した。これに対し、評価サンプルＡ，Ｂ，Ｃでは、評価サンプルＡの２０個中４個が５０％以上の抵抗上昇を示すものの、評価サンプルＢ，Ｃでは１個も５０％以上の抵抗上昇を示すものがなかった。
【０１０８】
表１の結果より、ビア５１３の端部を配線５１２内に入り込ませる評価サンプルＡ，Ｂ，Ｃのビア接続構造の方が、入り込ませない評価サンプルａ，ｂのビア接続構造よりも、サーマルサイクル試験、エレクトロマイグレーション試験での抵抗上昇が抑制される。更に、評価サンプルＡ，Ｂ，Ｃでは、ビア５１３の端部を大きく配線５１２内に入り込ませたビア接続構造としたものの方が、サーマルサイクル試験、エレクトロマイグレーション試験での抵抗上昇が抑制される。
【０１０９】
ビア５１３の端部を配線５１２内に入り込ませることで、加熱や通電による抵抗上昇を抑え、信頼性の高いビア接続構造を実現することができる。その結果、そのようなビア接続構造を備える信頼性の高い電子部品、更にはそのような電子部品を備える信頼性の高い電子装置を実現することができる。
【０１１０】
以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１）  絶縁層と、
前記絶縁層内に設けられた導体部と
を含み、
前記導体部は、
凹部が設けられた表面を有する第１導体層と、
前記表面を覆うバリア層と、
前記バリア層で覆われた前記凹部内に第１端部が位置するビアと
を含むことを特徴とする電子部品。
【０１１１】
（付記２）  前記表面に対向して設けられ、前記ビアの前記第１端部と反対の第２端部に電気的に接続された第２導体層を更に含むことを特徴とする付記１に記載の電子部品。
（付記３）  前記第１導体層及び前記ビアに銅系導体材料が用いられ、前記バリア層に非銅系導体材料が用いられることを特徴とする付記１又は２に記載の電子部品。
【０１１２】
（付記４）  前記導体部は、前記第１導体層に電気的に接続され、前記絶縁層から露出する端子を更に含むことを特徴とする付記１乃至３のいずれかに記載の電子部品。
（付記５）  半導体素子を備える基板を更に含み、
前記基板上に前記絶縁層及び前記導電部を有することを特徴とする付記１乃至４のいずれかに記載の電子部品。
【０１１３】
（付記６）  第１絶縁層を形成する工程と、
前記第１絶縁層に第１開口部を形成する工程と、
前記第１開口部に、前記第１開口部から突出する第１端部を有する第１ビアを形成する工程と、
前記第１絶縁層上及び前記第１端部上に第１バリア層を形成する工程と、
前記第１バリア層上に第１導体層を形成する工程と
を含むことを特徴とする電子部品の製造方法。
【０１１４】
（付記７）  前記第１絶縁層を形成する工程前に、第３導体層を有する基板を準備する工程を更に含み、
前記第１絶縁層を形成する工程は、前記基板上に前記第１絶縁層を形成する工程を含み、
前記第１開口部を形成する工程は、前記第３導体層に対応する位置に前記第１開口部を形成する工程を含むことを特徴とする付記６に記載の電子部品の製造方法。
【０１１５】
（付記８）  前記基板を準備する工程後に、前記基板上及び前記第３導体層上に給電層を形成する工程を更に含み、
前記第１絶縁層を形成する工程は、前記給電層上に前記第１絶縁層を形成する工程を含み、
前記第１開口部を形成する工程は、前記第３導体層上の前記給電層に通じる前記第１開口部を形成する工程を含み、
前記第１ビアを形成する工程は、前記給電層を用いた電解めっき法によって、前記第１開口部に前記第１ビアを形成する工程を含むことを特徴とする付記７に記載の電子部品の製造方法。
【０１１６】
（付記９）  前記第１導体層を形成する工程後に、
前記第１導体層上に第２絶縁層を形成する工程と、
前記第２絶縁層に、前記第１導体層に通じる第２開口部を形成する工程と、
前記第２開口部に、前記給電層を用いた電解めっき法によって、前記第２開口部から突出する第２端部を有する第２ビアを形成する工程と、
を更に含むことを特徴とする付記８に記載の電子部品の製造方法。
【０１１７】
（付記１０）  前記第２ビアを形成する工程後に、
前記第１絶縁層から前記基板を除去する工程と、
前記第１絶縁層の、前記基板が除去された面上の前記給電層を除去する工程と
を更に含むことを特徴とする付記９に記載の電子部品の製造方法。
【０１１８】
（付記１１）  前記第１ビアを形成する工程は、前記第１ビアの、少なくとも前記第１端部を、無電解めっき法によって形成する工程を含むことを特徴とする付記７に記載の電子部品の製造方法。
【０１１９】
（付記１２）  第１電子部品と、
前記第１電子部品に電気的に接続された第２電子部品と
を含み、
前記第１電子部品は、
絶縁層と、
前記絶縁層内に設けられた導体部と
を含み、
前記導体部は、
凹部が設けられた表面を有する第１導体層と、
前記表面を覆うバリア層と、
前記バリア層で覆われた前記凹部内に第１端部が位置するビアと
を含むことを特徴とする電子装置。
【符号の説明】
【０１２０】
１０，５１０，６００，７００  ビア接続構造
１１，１２，４２０  導体層
１１ａ，１２ａ，５１１ａ，５１２ａ  配線部
１１ｂ，１２ｂ，５１１ｂ，５１２ｂ  ランド部
１２ｃ，５３ａ，５５ａ，１２３ａ，１２５ａ，２４３ａ，２４５ａ，３５３ａ，３５５ａ  表面
１２ｄ，５３ｂ，５５ｂ，１２３ｂ，１２５ｂ，２４３ｂ，２４５ｂ，３５３ｂ，３５５ｂ  凹部
１３，５７，５８，１２７，１２８，２４７，２４８，３５７，３５８，６４０，７６０  バリア層
１３ａ，６４０ａ，７６０ａ  界面層
１４，５２，５４，５６，１２２，１２４，１２６，２４２，２４４，２４６，３５２，３５４，３５６，４４０，５１３，６７０，７５０  ビア
１４ａ，５２ａ，５４ａ，５６ａ，１２２ａ，１２４ａ，１２６ａ，２４２ａ，２４４ａ，２４６ａ，３５２ａ，３５４ａ，３５６ａ，４４０ａ  端部
２０，４０，４１，４２，４３，１１０，２３０，３４０，４１０，５２０，６１０ａ，６１０ｂ，６１０ｃ，７１０ａ，７１０ｂ，７１０ｃ  絶縁層
３０  インターポーザ
３０ａ  インターポーザ部
３１  下地基板
３２，３５，４３０，４５０，６６０，７４０，７８０  レジストパターン
３３，３４，６５０，７２０，７７０  シード層
３５ａ，４３０ａ，４５０ａ，６６０ａ，７４０ａ，７８０ａ  開口部
４１ａ，４１０ａ，６３０  ビアホール
５０，１２０，２４０，３５０  導体部
５１，１２１，３２１  電極
５１ａ  電極層
５３，５５，１２３，１２５，２４１，２４３，２４５，３５３，３５５，５１１，５１２  配線
５９，１２９，２４９，３５９  パッド層
６０  電子装置
７０ａ，７０ｂ，１３０，２００，３２０ａ  半導体チップ
８０  回路基板
９１，９２，１３１  バンプ
１００  パッケージ基板
１４０，３００  半導体パッケージ
２１０  半導体基板
２１１  トランジスタ
２１２  プラグ
２２０  配線層
３１０  樹脂層
３２０  チップ部品
３２０ｂ  チップコンデンサ
３３０  再配線層
４００  基板
４４０ｂ  本体部
４４１  Ｃｕ系導体材料
５００  評価サンプル
５１２ｃ  パッド部
６２０，７３０  下層配線
６８０，７９０  上層配線
８１０，８２０  ボイド
【図１】
2015097243.tif 000004
【図２】
2015097243.tif 000005
【図３】
2015097243.tif 000006
【図４】
2015097243.tif 000007
【図５】
2015097243.tif 000008
【図６】
2015097243.tif 000009
【図７】
2015097243.tif 000010
【図８】
2015097243.tif 000011
【図９】
2015097243.tif 000012
【図１０】
2015097243.tif 000013
【図１１】
2015097243.tif 000014
【図１２】
2015097243.tif 000015
【図１３】
2015097243.tif 000016
【図１４】
2015097243.tif 000017
【図１５】
2015097243.tif 000018
【図１６】
2015097243.tif 000019
【図１７】
2015097243.tif 000020
【図１８】
2015097243.tif 000021
【図１９】
2015097243.tif 000022
【図２０】
2015097243.tif 000023
【図２１】
2015097243.tif 000024
【図２２】
2015097243.tif 000025
【図２３】
2015097243.tif 000026
【図２４】
2015097243.tif 000027
【図２５】
2015097243.tif 000028