(57)【要約】【課題】小面積を前提として、横方向、縦方向の導電パターンのレイアウト設計の自由度をあまり犠牲にせずに済む電子モジュールを提供すること。【解決手段】表面に部品のレイアウト可能領域が設定され厚み内にも部品内蔵可能な基板と、基板に設けられた横方向、縦方向の導電パターンと、レイアウト可能領域内に収めるには余りが生じ、一部がレイアウト可能領域に、残りが基板の厚み内に実装された、表面実装型の複数の電気／電子部品と、を具備し、レイアウト可能領域には、ここに収めるように配置できる部品として少なくともひとつの表面実装型受動素子部品を含んで総計２以上の数の部品が振り分けられて実装され、厚み内には、残りの部品が振り分けられて実装され、しかも、厚み内に実装された部品がそれぞれ有する面積を積算した総面積が、レイアウト可能領域に実装された部品がそれぞれ有する面積を積算した総面積より小さい。【選択図】図１
2015181204.tif 000002
【特許請求の範囲】
【請求項１】
表面上に部品レイアウト可能領域が設定されており、かつ、厚み方向の内部にも部品内蔵が可能にされている基板と、
前記基板に設けられた、横方向の導電体である配線パターンおよび縦方向の導電体である層間接続導体と、
前記基板の前記部品レイアウト可能領域内に収めるには余りが生じ、一部が該部品レイアウト可能領域に実装され、残りが該基板の厚み方向の内部に実装された、表面実装型の複数の電気／電子部品と、を具備し、
前記基板の前記部品レイアウト可能領域には、前記複数の電気／電子部品のうちの、前記基板の前記部品レイアウト可能領域内に収めるように配置できる電気／電子部品として少なくともひとつの表面実装型受動素子部品を含んで総計２以上の数の電気／電子部品が振り分けられて実装されており、前記基板の厚み方向の内部には、前記複数の電気／電子部品のうちの、前記基板の前記表面上に実装されない電気／電子部品が振り分けられて実装されており、しかも、前記基板の厚み方向の内部に実装された電気／電子部品がそれぞれ有する面積を積算した総面積が、前記基板の前記部品レイアウト可能領域に実装された電気／電子部品がそれぞれ有する面積を積算した総面積より小さいこと
を特徴とする電子モジュール。
【請求項２】
前記配線パターンが、前記基板の厚み方向の内部に実装された前記電気／電子部品が有する厚み内に含まれて該電子／電気部品の横方向に設けられた内層配線パターンを含むことを特徴とする請求項１記載の電子モジュール。
【請求項３】
前記基板の前記部品レイアウト可能領域に実装された前記２以上の数の電気／電子部品がＩＣ部品を含み、前記基板の厚み方向の内部に実装された前記電気／電子部品が少なくとも表面実装型受動素子部品を含むことを特徴とする請求項１記載の電子モジュール。
【請求項４】
前記基板の前記部品レイアウト可能領域に実装された前記２以上の数の電気／電子部品が表面実装型受動素子部品のみであり、前記基板の厚み方向の内部に実装された前記電気／電子部品が少なくともＩＣ部品を含むことを特徴とする請求項１記載の電子モジュール。
【請求項５】
前記基板の厚み方向の内部に実装された前記電気／電子部品が表面実装型受動素子部品のみであることを特徴とする請求項３記載の電子モジュール。
【請求項６】
前記基板の厚み方向の内部に実装された前記電気／電子部品がＩＣ部品のみであることを特徴とする請求項４記載の電子モジュール。
【請求項７】
前記基板の、前記電気／電子部品が実装された前記部品レイアウト可能領域と同じ表面上に設けられた第１の端子電極と、
前記基板の、前記第１の端子電極が設けられた表面とは反対の側の表面上に設けられた第２の端子電極と、をさらに具備し、
前記基板の前記部品レイアウト可能領域が、前記第１の端子電極の配置に要する領域を控除して設定されていること
を特徴とする請求項１記載の電子モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板に実装された部品が回路を形成する電子モジュールに係り、特に、部品配置密度の高い電子モジュールに関する。
【背景技術】
【０００２】
近年、携帯電話に代表される携帯型電子機器の小型化、多機能化、高機能化、高性能化等の進展を背景として、使用される電気／電子部品についても小型化の要請が高い。そのひとつの対応として、小基板に複数の電気／電子部品を組み込んでモジュール化した部品（電子モジュール）も多用されている。
【０００３】
電子モジュール自体の小型化（小面積化）のためには、電気／電子部品の高密度実装が必然となる。その際に部品を基板の表面に実装する以外に、基板の厚み内に内蔵して実装し、小面積化を図ることも行われている。このような手法による電子モジュールでは、一般に、表面にまたは内蔵して実装の部品の配置と、この配置を前提とした、横方向、縦方向の配線パターンのレイアウト設計とが、トレードオフの関係になりやすい。
【０００４】
すなわち、表面に実装された部品は、表面の横方向の配線パターンのレイアウトの自由度を主に制約し、内蔵して実装された部品は、その占拠空間のため、内層の横方向の配線パターン、および縦方向の配線パターン（層間接続導体）の各レイアウトの自由度を主として制約する。したがって、高密度で部品が実装された電子モジュールでは、小面積であることを前提とした場合、表面に実装の部品と内蔵して実装の部品との関係、特にその配置、振り分けについて、配線パターンのレイアウト設計の自由度を考慮し、検討すべき余地があるものと考えられる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−１９７８４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、基板に実装された部品が回路を形成する電子モジュールにおいて、小面積を前提として、横方向、縦方向の導電パターンのレイアウト設計の自由度をあまり犠牲にせずに済む電子モジュールを提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記の課題を解決するため、本発明の一態様である電子モジュールは、表面上に部品レイアウト可能領域が設定されており、かつ、厚み方向の内部にも部品内蔵が可能にされている基板と、前記基板に設けられた、横方向の導電体である配線パターンおよび縦方向の導電体である層間接続導体と、前記基板の前記部品レイアウト可能領域内に収めるには余りが生じ、一部が該部品レイアウト可能領域に実装され、残りが該基板の厚み方向の内部に実装された、表面実装型の複数の電気／電子部品と、を具備し、前記基板の前記部品レイアウト可能領域には、前記複数の電気／電子部品のうちの、前記基板の前記部品レイアウト可能領域内に収めるように配置できる電気／電子部品として少なくともひとつの表面実装型受動素子部品を含んで総計２以上の数の電気／電子部品が振り分けられて実装されており、前記基板の厚み方向の内部には、前記複数の電気／電子部品のうちの、前記基板の前記表面上に実装されない電気／電子部品が振り分けられて実装されており、しかも、前記基板の厚み方向の内部に実装された電気／電子部品がそれぞれ有する面積を積算した総面積が、前記基板の前記部品レイアウト可能領域に実装された電気／電子部品がそれぞれ有する面積を積算した総面積より小さいことを特徴とする。
【０００８】
この電子モジュールは、前提として、部品との比較で相対的に小面積の基板の電子モジュールである。どの程度の小面積かについては、その基板の部品レイアウト可能領域内に収めるには余りが生じ、一部が該部品レイアウト可能領域に実装され、残りが該基板の厚み方向の内部に実装されている複数の表面実装型の電気／電子部品を有しているという条件に従うものである。このような条件下、基板の表面上には、複数の電気／電子部品のうちの、基板の部品レイアウト可能領域内に収めるように配置できる電気／電子部品として少なくともひとつの表面実装型受動素子部品を含んで総計２以上の数の電気／電子部品を振り分けて実装し、基板の厚み方向の内部には、複数の電気／電子部品のうちの、基板の表面上に実装されない電気／電子部品を振り分けて実装する。ここで、基板の厚み方向の内部に実装された電気／電子部品がそれぞれ有する面積を積算した総面積が、基板の表面上に実装された電気／電子部品がそれぞれ有する面積を積算した総面積より小さいように振り分ける。
【０００９】
このように構成することで、基板における、横方向、縦方向の導電パターンのレイアウト設計の自由度が、基板表面と基板内部とでそれぞれ相応に割り当てられることになる。すなわち、基板表面では、実装部品の領域外で、主に、横方向の配線パターンをレイアウトすることが必要であり、基板内部では、内蔵部品の領域外で、横方向の配線パターンをレイアウトすることに加えて縦方向の導電パターン（層間接続導体）をレイアウトすることも必要である。したがって、相対的に基板表面より基板内部の方が構成物で混み合う可能性が高く、この点に鑑みて、内蔵の部品総面積が、表面の部品総面積より小さくなるようにしたものである。
【発明の効果】
【００１０】
本発明によれば、基板に実装された部品が回路を形成する電子モジュールにおいて、小面積を前提として、横方向、縦方向の導電パターンのレイアウト設計の自由度をあまり犠牲にせずに済む電子モジュールを提供することができる。
【図面の簡単な説明】
【００１１】
【図１】一実施形態である実際的な電子モジュールにおける部品配置の一例（第１の例）を示すレイアウト図。
【図２】図１に示したレイアウトに用いられている各部品の規格を示す表。
【図３】図１に示したものとは異なる、一実施形態である実際的な電子モジュールにおける部品配置の一例（第２の例）を示すレイアウト図。
【図４】図３に示したレイアウトに用いられている各部品の規格を示す表。
【図５】図１、図３に示したものとは異なる、一実施形態である実際的な電子モジュールにおける部品配置の一例（第３の例）を示すレイアウト図。
【図６】図５に示したレイアウトに用いられている各部品の規格を示す表。
【図７】図１、図３、図５に示したものとは異なる、一実施形態である実際的な電子モジュールにおける部品配置の一例（第４の例）を示すレイアウト図。
【図８】図７に示したレイアウトに用いられている各部品の規格を示す表。
【図９】図１、図３、図５、図７に示したものとは異なる、一実施形態である実際的な電子モジュールにおける部品配置の一例（第５の例）を示すレイアウト図。
【図１０】図９に示したレイアウトに用いられている各部品の規格を示す表。
【図１１】図１ないし図１０に示した電子モジュールにおけるレイアウト状態を比較して示す表。
【図１２】各実施形態である電子モジュールの構造の一例を示す断面図。
【発明を実施するための形態】
【００１２】
本発明の実施態様として、前記基板の厚み方向の内部に実装された前記電気／電子部品が有する厚み内に含まれて該電子／電気部品の横方向に設けられた内層配線パターンをさらに具備する、とすることができる。基板内蔵の電気／電子部品の厚み内の横方向に設けられた内層配線パターンにおいては、この電気／電子部品の内蔵により、内層配線パターンとして形成できない領域が生じる。これは、基板の内部で配線パターンのレイアウトの自由度が減じるひとつの態様である。したがって、このような場合にあっては、なおさらに、表面の部品総面積が内蔵の部品総面積より大きくなるようにしている点は重要である。
【００１３】
また、実施態様として、前記基板の前記部品レイアウト可能領域に実装された前記２以上の数の電気／電子部品がＩＣ部品を含み、前記基板の厚み方向の内部に実装された前記電気／電子部品が少なくとも表面実装型受動素子部品を含む、とすることができる。
【００１４】
また、実施態様として、前記基板の前記部品レイアウト可能領域に実装された前記２以上の数の電気／電子部品が表面実装型受動素子部品のみであり、前記基板の厚み方向の内部に実装された前記電気／電子部品が少なくともＩＣ部品を含む、とすることができる。
【００１５】
また、実施態様として、前記基板の厚み方向の内部に実装された前記電気／電子部品が表面実装型受動素子部品のみである、とすることができる。
【００１６】
また、実施態様として、前記基板の厚み方向の内部に実装された前記電気／電子部品がＩＣ部品のみである、とすることができる。
【００１７】
これらの実施態様は、それぞれ、特定の回路的機能を持たせた実際的な電子モジュールとして好ましい態様である。一般的に、ＩＣ部品のような部品を表面実装とすれば電子モジュールとしてスクリーニングが容易になる利点がある。一方、相対的に大面積のＩＣ部品を内蔵実装とすれば、小面積化をより進めた電子モジュールとなりやすい。
【００１８】
また、実施態様として、前記基板の、前記電気／電子部品が実装された前記部品レイアウト可能領域と同じ表面上に設けられた第１の端子電極と、前記基板の、前記第１の端子電極が設けられた表面とは反対の側の表面上に設けられた第２の端子電極と、をさらに具備し、前記基板の前記部品レイアウト可能領域が、前記第１の端子電極の配置に要する領域を控除して設定されている、とすることができる。
【００１９】
電気／電子部品が表面実装されている面に端子電極が必要的に設けられる場合は、この領域には部品の実装はできない。したがって、基板の部品レイアウト可能領域としては、この第１の端子電極の配置に要する領域を控除する。なお、実際的な電子モジュールとして前提的に、基板のその反対面にも端子電極（第２の端子電極）が設けられる場合が多い。
【００２０】
以上を踏まえ、以下では本発明の実施形態を図面を参照しながら説明する。図１は、一実施形態である実際的な電子モジュールにおける部品配置の一例を示すレイアウト図である。左側の図が表面に実装の部品の配置を含んだ図示であり、右側の図が内蔵の部品の配置を含んだ図示である。また、図２は、図１に示したレイアウトに用いられている各部品の規格を示している。
【００２１】
この電子モジュールは、短辺が２．５ｍｍ、長辺が３．２ｍｍであり、電気／電子部品は、表面実装型受動素子部品であるチップインダクタが１個、同じくチップキャパシタが２個、さらに表面実装型のパッケージであるＬＧＡ（land grid array；さらに詳しくはＷＬ−ＣＳＰ［wafer level − chip scale package］）に構成されたＩＣ部品が１個となっている。回路的には、電圧レギュレータとして機能する電子モジュールである。
【００２２】
この電子モジュールが使用している配線基板は、多層配線基板（例えば６層）であり、縦方向の導電パターンとしては、層方向に隣り合う配線パターンの面間に設けられ得る埋め込み型の層間接続導体を少なくとも有している。
【００２３】
配線基板と部品との関係として、表面に実装されるべき部品は、表面の配線パターンのレイアウトと相互に影響し合う。また、内蔵で備えられるべき部品は、その部品が実装される内層の配線パターンのレイアウトと相互に影響し合うが、さらに、その部品が有する厚み内の横方向に設けられた内層の配線パターンおよび層間接続導体にも、より大きな影響を与える。部品の厚み内の横方向に設けられる内層配線パターンおよび層間接続導体は、物理的に、内蔵された部品の領域を避けて形成されざるを得ないためである。
【００２４】
実装される部品との関係が上記のようである配線基板を利用して、この電子モジュールは、その有する部品のうち、１個のチップインダクタと２個のチップキャパシタとを表面に実装し、ＩＣ部品を内蔵で備えるようにしている。
【００２５】
図１をみてほぼ分かると思われるが、この電子モジュールは、その表面に、すべての部品を並べてレイアウトすることは物理的にできない大きさにされている。
【００２６】
より具体的に、レイアウトルールとして基板上には、部品レイアウト可能領域が設定されているが、この部品レイアウト可能領域は、まず、板端実装クリアランスとしてこの例では各辺で０．１５ｍｍが控除される。また、部品を配置する場合、その部品の種類（加えてその大きさ）に従った実装ランドを設ける必要がある。
【００２７】
そこで、部品の中でも表面実装型受動素子部品では、はんだのフィレット形成に必要な実装ランドの分を加えて考えるため、部品を配置するのに必要な占有領域は部品のみの面積より広くなる。さらにランド間に必要的に設けられるべき間隔のルールも存在する。これらも加味して図１を再度眺めると、この電子モジュールは、その表面に、すべての部品を並べてレイアウトすることは物理的に明らかにできないことがわかる。この結果は、板端実装クリアランスと、ランドの配置と、ランド間の間隔とに関するルールから言えるものであるが、実際のレイアウト設計では、ほぼ当然に、表面に配線パターンを設ける必要もあるため、一般に、なお部品の配置は難しくなる。
【００２８】
この電子モジュールでは、上記のように限られた基板の面積を前提として、チップインダクタおよびチップキャパシタは基板の表面に実装し、ＩＣ部品は内蔵で備えるように、それぞれ振り分けて配置しているものである。これにより、部品との比較で相対的に小面積の電子モジュールとなっている。部品振り分けの結果として、基板の内部に実装された部品が有する面積の総和は、基板の表面に実装の部品がそれぞれ有する面積を積算した総面積より小さくなっている。
【００２９】
このように振り分けることで、基板における、横方向、縦方向の配線パターンのレイアウト設計の自由度が、基板表面と基板内部とでそれぞれ相応に割り当てられ、全体として、レイアウト設計が容易になっている。基板表面では、実装部品の領域外で、主に、横方向の配線パターンをレイアウトすればよく、基板内部では、内蔵部品の領域外で、主に、横方向の配線パターンをレイアウトすることに加えて縦方向の配線パターン（層間接続導体）をレイアウトすることも必要である。そこで、この電子モジュールは、これらの点に鑑みた部品の振り分けになっているということである。
【００３０】
この例は、基板の表面上に実装された部品が受動素子部品のみであり、基板の内部に実装された部品が少なくともＩＣ部品を含む形態と言える。レイアウト後の部品配置を見ると、基板の内部にはさらに受動素子部品（ただし小面積のもの）を実装する余地はなくもない。また、別の見方をすると、基板の表面上に実装された部品が少なくとも受動素子部品を含み、基板の内部に実装された部品がＩＣ部品のみである形態とも言える。例えば、基板表面のチップキャパシタを、半導体基板上に半導体プロセスを用いて複数のキャパシタを形成したＩＣ部品に代えるような形態が考えられる。
【００３１】
次に、図３は、図１に示したものとは異なる、一実施形態である実際的な電子モジュールにおける部品配置の一例を示すレイアウト図である。上側の図が表面に実装の部品の配置を含んだ図示であり、下側の図が内蔵の部品の配置を含んだ図示である。また、図４は、図３に示したレイアウトに用いられている各部品の規格を示している。
【００３２】
この例の電子モジュールの場合も、上記実施形態と同様に、その表面に、すべての部品を並べてレイアウトすることが物理的にできない大きさであり、かつ、部品振り分けの結果として、基板の内部に実装された部品がそれぞれ有する面積を積算した総面積は、基板の表面に実装の部品がそれぞれ有する面積を積算した総面積より小さくなっている。
【００３３】
したがって、これらの点から導かれる効果はすでに説明したとおり同様である。この電子モジュールは、短辺が１．８ｍｍ、長辺が６．９５ｍｍであり、電気／電子部品は、表面実装型受動素子部品であるチップ抵抗が３個、同じくチップキャパシタが２個、さらに表面実装型のパッケージであるＬＧＡ（ＷＬ−ＣＳＰ）に構成されたＩＣ部品が１個、同じく表面実装型のパッケージであるＱＦＮ（quad flat non-leaded package）に構成されたＩＣ部品が１個となっている。使用されている配線基板としての構成は上記実施形態と同様である。また、レイアウトルールも同様である。
【００３４】
このような配線基板を利用して、この電子モジュールは、その有する部品のうち、２個のＩＣ部品と１個のチップ抵抗とを表面に実装し、残りの２個のチップ抵抗と２個のチップキャパシタとを内蔵で備えるようにしている。
【００３５】
この電子モジュールでは、特有の構成として、図３の上側の図示でわかるように、部品が実装されている表面に端子電極が設けられている（右手側）。端子電極は、この電子モジュールと外部の構成物とを電気的に接続するために使用される。したがって、基板の部品レイアウト可能領域としては、端子電極の配置に要する領域を控除して考える。これも加味して図３を再度眺めると、この電子モジュールは、その表面に、すべての部品を並べてレイアウトすることが物理的にできないものであることがよくわかる。なお、この電子モジュールには、部品が実装された表面とは反対側の表面上にも端子電極が設けられている。
【００３６】
この例は、基板の表面上に実装された部品が少なくともＩＣ部品を含み、基板の内部に実装された部品が受動素子部品のみである形態と言える。ＩＣ部品を表面実装とすれば電子モジュールとしてスクリーニングが容易になる利点がある。なお、この電子モジュールは、表面上に実装された部品のうちチップ抵抗について、これを内蔵で備えるように変更する余地がある。また、内蔵の２個のチップキャパシタについては、これを、半導体基板上に半導体プロセスを用いて複数のキャパシタを形成したＩＣ部品に代えるような形態が考えられる。
【００３７】
次に、図５は、図１、図３に示したものとは異なる、一実施形態である実際的な電子モジュールにおける部品配置の一例を示すレイアウト図である。上側の図が表面に実装の部品の配置を含んだ図示であり、下側の図が内蔵の部品の配置を含んだ図示である。また、図６は、図５に示したレイアウトに用いられている各部品の規格を示している。
【００３８】
この例の電子モジュールの場合も、上記各実施形態と同様に、その表面に、すべての部品を並べてレイアウトすることが物理的にできない大きさであり、かつ、部品振り分けの結果として、基板の内部に実装された部品がそれぞれ有する面積を積算した総面積が、基板の表面に実装の部品がそれぞれ有する面積を積算した総面積より小さくなっている。
【００３９】
したがって、これらの点から導かれる効果はすでに説明したとおり同様である。この電子モジュールは、短辺が８．８ｍｍ、長辺が９．５ｍｍである。使用されている配線基板としての構成は上記各実施形態と同様である。また、レイアウトルールも同様である。
【００４０】
次に、図７は、図１、図３、図５に示したものとは異なる、一実施形態である実際的な電子モジュールにおける部品配置の一例を示すレイアウト図である。上側の図が表面に実装の部品の配置を含んだ図示であり、下側の図が内蔵の部品の配置を含んだ図示である。また、図８は、図７に示したレイアウトに用いられている各部品の規格を示している。
【００４１】
この例の電子モジュールの場合も、上記各実施形態と同様に、その表面に、すべての部品を並べてレイアウトすることが物理的にできない大きさであり、かつ、部品振り分けの結果として、基板の内部に実装された部品がそれぞれ有する面積を積算した総面積が、基板の表面に実装の部品がそれぞれ有する面積を積算した総面積より小さくなっている。
【００４２】
したがって、これらの点から導かれる効果はすでに説明したとおり同様である。この電子モジュールは、四辺とも８．０ｍｍである。使用されている配線基板としての構成は上記各実施形態と同様である。また、レイアウトルールも同様である。
【００４３】
次に、図９は、図１、図３、図５、図７に示したものとは異なる、一実施形態である実際的な電子モジュールにおける部品配置の一例を示すレイアウト図である。上側の図が表面に実装の部品の配置を含んだ図示であり、下側の図が内蔵の部品の配置を含んだ図示である。また、図１０は、図９に示したレイアウトに用いられている各部品の規格を示している。
【００４４】
この例の電子モジュールの場合も、上記各実施形態と同様に、その表面に、すべての部品を並べてレイアウトすることが物理的にできない大きさであり、かつ、部品振り分けの結果として、基板の内部に実装された部品がそれぞれ有する面積を積算した総面積が、基板の表面に実装の部品がそれぞれ有する面積を積算した総面積より小さくなっている。
【００４５】
したがって、これらの点から導かれる効果はすでに説明したとおり同様である。この電子モジュールは、短辺が８．０ｍｍ、長辺が９．０ｍｍである。使用されている配線基板としての構成は上記各実施形態と同様である。また、レイアウトルールも同様である。
【００４６】
次に、図１１は、図１ないし図１０に示した電子モジュールにおけるレイアウト状態を比較し示している。この表では、参考までに、板端実装クリアランスを考慮した「基板実装有効面積」、基板の表面上に実装された部品がそれぞれ有する面積を積算した総面積である「表面部品面積」およびその「基板実装有効面積」との比である「面積比率」、基板の内部に実装された部品がそれぞれ有する面積を積算した総面積である「内蔵部品面積」およびその「基板実装有効面積」との比である「面積比率」も示している。なお、図１１中に示す数値における「＊」印は、端子電極の配置に要する領域を控除する前の値（またはこれから導かれる値）であることを示している。
【００４７】
図１１を見ると、表面に実装される部品の総面積である「表面部品面積」は、「基板実装有効面積」との比で７割程度（６６．２％）が最大であり、これはレイアウトルールにより制約された結果と考えられる。もちろん、電子モジュールとして小面積化するには、その比率は高い方がよい。比率を高めた結果、表面上に収めるようには配置できない部品は、内蔵に振り分けられるわけである。その場合、内蔵の部品がそれぞれ有する面積を積算した総面積は、表面上に実装された部品がそれぞれ有する面積を積算した総面積より小さくなるような振り分けが、横方向、縦方向の配線パターンのレイアウト設計の自由度をあまり犠牲にしないという意味で有利になる。
【００４８】
次に、図１２は、各実施形態である電子モジュールの構造の一例を示す断面図であり、参考までに示すものである。この電子モジュール１０は、内蔵部品として表面実装型受動素子部品４１を、表面実装部品として表面実装型受動素子部品７１をそれぞれ備えているように示されているが、これらに代えてＩＣ部品を備える場合もその表面実装用端子を用いてはんだで配線パターン２２、２６に実装され得る点はほぼ共通している。
【００４９】
この電子モジュール１０は、表面実装型受動素子部品４１、７１のほか、外部接続用の端子電極を含む裏面の配線パターン２１、表面の配線パターン２６、内層の配線層（内層配線パターン）２２、同２３、同２４、同２５、絶縁層１、同２、同３、同４、同５、層間接続導体３１、同３２、同３４、同３５、スルーホール導電体３３、ソルダーレジスト６１、同６２、はんだ５１、同８１を有する。この電子モジュール１０が利用している配線基板は、絶縁層１〜５によって隔てられる配線層が６つ存在する６層基板である。
【００５０】
絶縁層１〜５は、それぞれ、例えばガラスエポキシ樹脂でできたリジッドな層である。表裏面の配線パターン２１、２６および内層の配線層２２〜２５は、それぞれ、例えば、銅箔を周知のフォトリソグラフィ技術で所望にパターニング加工して得られた層である。層間接続導体３１、３２、３４、３５は、それぞれ、絶縁層１、２、４、５を貫通して配線パターン間に挟設された導電性組成物の接続体であり、これにより、縦方向の電気的接続路として機能する。
【００５１】
さらに、ソルダーレジスト６１、６２は、はんだが載るべき領域を除いて絶縁層１または絶縁層５上に全面的に形成された保護膜である。スルーホール導電体３３は、絶縁層３を貫通するスルーホールの内壁面に銅めっき層として形成された縦方向の電気的接続路である。
【００５２】
この電子モジュール１０の製造プロセスは、概略、以下である。
【００５３】
はじめに、配線パターン２６、配線層２５、絶縁層５、層間接続導体３５（導電性組成物印刷による導電性バンプを由来とする）を有する第１の部分積層体と、配線層２１、配線層２２、絶縁層１、層間接続導体３１（導電性組成物印刷による導電性バンプを由来とする）を有する第２の部分積層体と、配線層２３、配線層２４、絶縁層３、スルーホール導電体３３を有する第３の部分積層体とがそれぞれ形成される。第３の部分積層体は、通常の両面銅張り基板にスルーホールを形成し、その内壁面に銅のめっき層を成長させてスルーホール導電体３３とし、形成することができる。
【００５４】
第１の部分積層体上には、層間接続導体３４（導電性組成物印刷による導電性バンプ）、絶縁層（プリプレグ段階）４を形成する。また、第３の部分積層体上にも、層間接続導体３２（導電性組成物印刷による導電性バンプ）、絶縁層（プリプレグ段階）２を形成する。その後、第３の部分積層体には、部品４１の位置に合わせて開口（図５、図７、図９の各下の図では、この開口に相当して、丸が内蔵部品周りに描かれている。）を形成しておく。
【００５５】
第２の部分積層体上には、配線層２２上所定位置に部品４１をはんだ５１を用いて実装する。これには、通常の部品表面実装と同様に、例えば、はんだ５１とすべきクリームはんだのスクリーン印刷、部品４１のマウンタによる載置、クリームはんだのリフローという手順を採用できる。
【００５６】
その後、上記の第２（下）、第３（中）、第１（上）の部分積層体を重ねて配置しプレス機で加圧、加熱する。これにより、絶縁層２とすべきプリプレグおよび絶縁層４とすべきプリプレグが完全に硬化して全体が一体化し、５層の絶縁層を有する積層体を得る。この一体化では加熱により得られる各プリプレグの流動性により、部品４１の周りの空間およびスルーホール導電体３３内部の空間には各プリプレグが変形進入し空隙は発生しない。また、配線層２２、２４は、層間接続導体３２、３４にそれぞれ電気的に接続される。
【００５７】
その後、ソルダーレジスト６１、６２の層をこの積層体両面に形成する。さらに、部品７１をはんだ８１を用いて通常の表面実装プロセスを実行して実装し、図１２に示すような電子モジュール１０に仕上げる。なお、表裏面の配線パターン２１、２６については、そのパターニングを全体の積層のあとに行うこともできる。また、表裏面の配線パターン２１、２６のうち、その上にソルダーレジスト６１、６２が形成されない領域には、はんだ接続に適するように表面にＮｉ／Ａｕのめっき処理を行うのが適当である。
【００５８】
すでに説明した実施形態としての利点をこの電子モジュールの構造に照らして説明すると以下になる。すなわち、基板表面（＝絶縁層５のはんだレジスト６２が形成された側）では、実装部品（＝部品７１）の領域外で、主に、横方向の配線パターン（＝配線パターン２６）をレイアウトすることが必要であり、基板内部では、内蔵部品（＝部品４１）の領域外で、横方向の配線パターン（＝配線パターン２２、２３、２４、２５）をレイアウトすることに加えて縦方向の配線パターン（＝層間接続導体３１、３２、３４、３５、スルーホール導電体３３）をレイアウトすることも必要である。
【００５９】
基板内部の構成のうち、配線パターン２３、２４、および層間接続導体３２、３４、スルーホール導電体３３は、内蔵の部品４１が配置された領域を避けて形成される必要がある（実際はそれより大きく、部品４１を設けるための、第３の部分積層体の開口を避けて形成される必要がある。）点で特殊である。つまりは、相対的に基板表面より基板内部の方が構成物で混み合っており、この点に鑑みて、内蔵の部品総面積が、表面の部品総面積より小さくなるようにすると、電子モジュールとして自由度が高く効率のよい設計が可能になる。
【００６０】
なお、内蔵の部品４１の厚み内横に存在する配線パターン２３、２４が、パターン設計する必要のないようなダミー配線層である場合や、配線パターン２３、２４そのものがない配線層数の配線基板である場合を考えると以下である。すなわち、この場合でも、少なくとも、基板内部では、内蔵の部品４１の厚み内横に縦方向の配線パターン（層間接続導体）がレイアウトされる必要であり、相対的に基板表面より基板内部の方が構成物で混み合うことになる。したがって、やはり、内蔵の部品総面積が、表面の部品総面積より小さくなるようにすると、電子モジュールとして自由度が高く効率のよい設計が可能になる。
【符号の説明】
【００６１】
１…絶縁層、２…絶縁層、３…絶縁層、４…絶縁層、５…絶縁層、１０…電子モジュール、２１…配線層（配線パターン）、２２…配線層（配線パターン）、２３…配線層（配線パターン）、２４…配線層（配線パターン）、２５…配線層（配線パターン）、２６…配線層（配線パターン）、３１…層間接続導体（導電性組成物印刷による導電性バンプを由来とする）、３２…層間接続導体（導電性組成物印刷による導電性バンプを由来とする）、３３…スルーホール導電体、３４…層間接続導体（導電性組成物印刷による導電性バンプを由来とする）、３５…層間接続導体（導電性組成物印刷による導電性バンプを由来とする）、４１…表面実装型受動素子部品（基板内蔵部品）、５１…はんだ、６１…ソルダーレジスト、６２…ソルダーレジスト、７１…表面実装型受動素子部品（基板表面実装部品）、８１…はんだ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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