(57)【要約】【課題】本実施形態は、回路素子として使用されないトランジスタを減らしつつ、高速動作特性及び低消費電力特性が両立した集積回路を製造することができる集積回路装置を提供する。【解決手段】本実施形態は、集積回路装置は複数の基本セルを有する。各基本セルは、２つのｐ形高速トランジスタからなる第１のトランジスタ対と、ｐ形高速トランジスタに比べて、消費電力が低く、且つ、動作が遅い特性を持つ２つのｐ形低電力トランジスタからなる第２のトランジスタ対と、第１のトランジスタ対と第２のトランジスタ対との間に挟まれるように配置された、２つのｎ形トランジスタからなる第３のトランジスタ対と、トランジスタ毎に設けられた複数のゲート電極と、を有する。【選択図】図１
2015053399.tif 000002
【特許請求の範囲】
【請求項１】
複数の基本セルを有する集積回路装置であって、
前記各基本セルは、
２つのｐ形高速トランジスタからなる第１のトランジスタ対と、
前記ｐ形高速トランジスタに比べて、消費電力が低く、且つ、動作が遅い特性を持つ２つのｐ形低電力トランジスタからなる第２のトランジスタ対と、
前記第１のトランジスタ対と前記第２のトランジスタ対との間に挟まれるように配置された、２つのｎ形トランジスタからなる第３のトランジスタ対と、
トランジスタ毎に設けられた複数のゲート電極と、
を備える集積回路装置。
【請求項２】
前記第３のトランジスタ対は２つのｎ形高速トランジスタからなり、
前記ｎ形高速トランジスタのしきい値は、前記ｐ形低電力トランジスタのしきい値よりも前記ｐ形高速トランジスタのしきい値に近い、請求項１に記載の集積回路装置。
【請求項３】
前記第３のトランジスタ対は２つのｎ形低電力トランジスタからなり、
前記ｎ形低電力トランジスタのしきい値は、前記ｐ形高速トランジスタのしきい値よりも前記ｐ形低電力トランジスタのしきい値に近い、請求項１に記載の集積回路装置。
【請求項４】
前記第３のトランジスタ対は、前記ｐ形高速トランジスタと前記ｐ形低電力トランジスタとの間のしきい値を有する２つのｎ形トランジスタからなる、請求項１に記載の集積回路装置。
【請求項５】
前記第１のトランジスタ対と前記第２のトランジスタ対とを結ぶ線に対して垂直である第１の方向において隣り合う２つの前記基本セルと、前記隣り合う２つの基本セル上に形成された複数の配線とを用いて構成された集積回路を備え、
前記集積回路は、第１の回路ブロックと第２の回路ブロックとからなり、
前記第１の回路ブロックは、２つの前記第１のトランジスタ対及び１つの前記第３のトランジスタ対と、それらを電気的に接続する前記配線とを有し、
前記第２の回路ブロックは、１つの前記第２のトランジスタ対及び別の１つの前記第３のトランジスタ対と、それらを電気的に接続する前記配線とを有する、
請求項１から４のいずれか１つに記載の集積回路装置。
【請求項６】
前記基本セルは、
前記第１のトランジスタ対と前記第２のトランジスタ対とを結ぶ線に対して垂直の第１の方向において、前記第１のトランジスタ対に隣り合い、且つ、前記第１のトランジスタ対の前記２つのｐ形高速トランジスタと同一の２つのトランジスタからなる第４のトランジスタ対と、
前記第２のトランジスタ対に前記第１の方向において隣り合い、且つ、前記第２のトランジスタ対の前記２つのｐ形低電力トランジスタと同一の２つのトランジスタからなる第５のトランジスタ対と、
前記第３のトランジスタ対に前記第１の方向において隣り合い、前記第４のトランジスタ対と前記第５のトランジスタ対との間に配置され、且つ、前記第３のトランジスタ対の前記２つのｎ形トランジスタのしきい値と異なるしきい値を有する２つのｎ形トランジスタからなる第６のトランジスタ対と、
をさらに備える、
請求項１に記載の集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、集積回路装置に関する。
【背景技術】
【０００２】
特定用途向け集積回路（ＡＳＩＣ）の製造方式の１つとして、ゲートアレイ方式がある。ゲートアレイ方式は、トランジスタ形成工程までを共通とするマスタースライスをあらかじめ形成しておき、ユーザーの求める集積回路に応じて、その上に配線層を形成する方式である。
【０００３】
ゲートアレイ方式において、集積回路の高速動作特性及び低消費電力特性を両立させるために、高速動作トランジスタからなる基本セルを縦に並べて構成したカラムと、低消費電力トランジスタからなる基本セルを縦に並べて構成したカラムとを交互に配置したマスタースライスを用いることが考えられる。２種類のトランジスタを使用することができるため、高速動作特性及び低消費電力特性の両立を図ることができる。しかしながら、集積回路において２種類のトランジスタをほぼ同じ数だけ使用することは稀であるため、マスタースライス上に集積回路の回路素子として使用されないトランジスタが多く残存してしまう。このような不使用トランジスタは、集積回路の面積を増大させ、製造コストを上昇させる原因となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−１２４６５１号公報
【特許文献２】特開平５−４８０５２号公報
【特許文献３】特開平６−８５２１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
回路素子として使用されないトランジスタを減らしつつ、高速動作特性及び低消費電力特性が両立した集積回路を製造することができる集積回路装置を提供する。
【課題を解決するための手段】
【０００６】
本実施形態においては、集積回路装置は、複数の基本セルを有する。各基本セルは、２つのｐ形高速トランジスタからなる第１のトランジスタ対と、前記ｐ形高速トランジスタに比べて、消費電力が低く、且つ、動作が遅い特性を持つ２つのｐ形低電力トランジスタからなる第２のトランジスタ対と、前記第１のトランジスタ対と前記第２のトランジスタ対との間に挟まれるように配置された、２つのｎ形トランジスタからなる第３のトランジスタ対と、トランジスタ毎に設けられた複数のゲート電極と、を有する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態の基本セルの平面図である。
【図２】第１の実施形態のマスタースライスの表面の一部の図である。
【図３】第１の実施形態の基本セルを用いた集積回路の例（その１）である。
【図４】第１の実施形態の基本セルを用いた集積回路の例（その２）である。
【図５】第１の実施形態の基本セルを用いた集積回路の例（その３）である。
【図６】第１の実施形態の基本セルを用いた集積回路の例（その４）である。
【図７】第２の実施形態の基本セルの平面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、実施形態を説明する。ただし、本発明はこの実施形態に限定されない。なお、全図面にわたり共通する部分には、共通する符号を付し、重複する説明は省略する。また、図面は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置とは異なる個所もあるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
【０００９】
（第１の実施形態）
(基本セル)
図１は、第１の実施形態の基本セル１０を示す。
【００１０】
基本セル１０は、２つのｐチャンネル高速動作トランジスタ（以下、ｐ形高速トランジスタ：ＨＳ）からなるｐ形高速トランジスタ対３１と、２つのｐチャンネル低消費電力トランジスタ（以下、ｐ形低電力トランジスタ：ＬＰ）からなるｐ形低電力トランジスタ対３２と、２つのｎチャンネルトランジスタ（以下、ｎ形トランジスタ）からなるｎ形トランジスタ対４０とを備える。基本セル１０は、図の上から下へ３行で構成される。１行目（図１の一番上）には、ｐ形高速トランジスタ対３１が配置され、３行目（図１の一番下）には、ｐ形低電力トランジスタ対３２が配置されている。さらに、ｐ形高速トランジスタ対３１とｐ形低電力トランジスタ対３２との間に挟まれる２行目（図１の中央）には、ｎ形トランジスタ対４０が配置されている。
【００１１】
各トランジスタに対応するように複数のゲート電極５０が設けられている。複数のゲート電極５０は、互いに電気的に接続されておらず、トランジスタ毎に独立している。
【００１２】
ｎ形トランジスタ対４０上に図のＸ方向に伸びる電源配線用電極５１が設けられている。なお、図１では、電源配線用電極５１は、ｎ形トランジスタ対４０上のゲート電極５０と交差しているように見えるが、電源配線用電極５１とゲート電極５０とは、互いに電気的に分離されている。また、３つのトランジスタ対３１、３２、４０を挟むように、Ｘ方向に伸びる２つのＧＮＤ配線用電極５２が設けられている。
【００１３】
ｎ形トランジスタ対４０は、ｐ形高速トランジスタ及びｐ形低電力トランジスタの両方と組み合わせて集積回路を構成できるようなｎ形トランジスタ対である。例えば、ｎ形トランジスタ対４０は、ｎ形高速トランジスタ対又はｎ形低電力トランジスタ対であることができる。もしくは、ｎ形トランジスタ対４０は、高速トランジスタと低電力トランジスタとの中間の特性を有する２つのｎ形中間レベルトランジスタを備えてもよい。
【００１４】
（マスタースライス）
図２は、第１の実施形態のマスタースライス（マスタースライス方式の集積回路装置）１の表面の一部を示す。
【００１５】
マスタースライス１の表面には、複数の基本セル１０がＸ方向及びＹ方向に沿って行列状に配置されている。詳細には、複数の基本セル１０の一部は、上下が反転して配置されている（図２の上から２つ目の行）。このように基本セル１０を配置することにより、隣り合う基本セル１０の間において、ｐ形高速トランジスタ対３１同士及びｐ形低電力トランジスタ対３２同士が隣り合うようにすることができる。そして、同じ種類のトランジスタ対３１、３２が隣り合っていることから、同じ種類のｐ形トランジスタの活性領域を均一に形成することが容易となる。従って、各ｐ形トランジスタをより精度良く形成することができる。
【００１６】
（トランジスタの形成方法）
以下に、基本セル１０に含まれるトランジスタの形成方法について説明する。ｐ形低電力トランジスタは、ｐ形高速トランジスタに比べて、消費電力が低く、且つ、動作が遅い特性を持つ。そして、２種類のｐ形トランジスタ（ｐ形高速トランジスタ及びｐ形低電力トランジスタ）は、トランジスタのチャネル領域に注入される不純物濃度を調整することにより、作り分けられることができる。例えば、チャネル領域に相対的に高いｐ形不純物濃度を持つトランジスタは、Ｖｔｈ（しきい値）が高くなり、低電力トランジスタとなる。一方、チャネル領域に相対的に低いｐ形不純物濃度を持つトランジスタは、Ｖｔｈが低くなり、高速トランジスタとなる。
【００１７】
ｎ形トランジスタについても、同様に形成することができる。例えば、ｎ形低電力トランジスタを形成するためには、チャネル領域のｎ形不純物濃度を相対的に高くして、トランジスタのＶｔｈをｐ形低電力トランジスタのＶｔｈに近づける、もしくは、等しくすれば良い。従って、ｎ形低電力トランジスタのＶｔｈは、ｐ形高速トランジスタのＶｔｈと比べて、ｐ形低電力トランジスタのＶｔｈに近い。一方、ｎ形高速トランジスタを形成するためには、チャネル領域のｎ形不純物濃度を相対的に低くして、トランジスタのＶｔｈをｐ形高速トランジスタのＶｔｈに近づける、もしくは、等しくすれば良い。従って、ｎ形高速トランジスタのＶｔｈは、ｐ形低電力トランジスタのＶｔｈと比べて、ｐ形高速トランジスタのＶｔｈに近くなる。また、ｎ形中間レベルトランジスタを形成しようとする場合には、ｐ形低電力トランジスタとｐ形高速トランジスタとの中間のＶｔｈを持つように不純物濃度を調整する。なお、ｎ形トランジスタ及びｐ形トランジスタのチャネル領域の不純物濃度を同じにした場合には、ｎ形トランジスタは、ｐ形トランジスタに比べてＶｔｈが低くなり、動作速度が速くなる。
【００１８】
（集積回路）
図３から図６は、マスタースライス１を用いて構成された集積回路の例を示す。
【００１９】
図３（ａ）及び図３（ｂ）の集積回路は、マスタースライス１の１つの基本セル１０上に、配線６０を形成することにより構成される。具体的には、図３（ａ）は、ｐ形電力トランジスタ対３２及びｎ形トランジスタ対４０を用いたインバータ（ＩＮＶ）回路を示し、図３（ｂ）は、ｐ形高速トランジスタ対３１及びｎ形トランジスタ対４０を用いたＩＮＶ回路を示す。これらの例においては、ｐ形低電力トランジスタ対３２又はｐ形高速トランジスタ対３１とｎ形トランジスタ対４０との各ゲート電極５０は、配線６０を介して、互いに電気的に接続されている。ｐ形低電力トランジスタ対３２、ｐ形高速トランジスタ対３１及びｎ形トランジスタ対４０の各ドレインは、配線６０を介して接続されている。さらに、各トランジスタ対３１、３２、４０のソースは、配線６０を介して電源配線用電極５１又はＧＮＤ配線用電極５２と接続されている。
【００２０】
図３（ａ）及び図３（ｂ）のＩＮＶ回路においては、回路素子として使用されない不使用のトランジスタ対は、図３（ａ）のｐ形高速トランジスタ対３１、及び、図３（ｂ）のｐ形低電力トランジスタ対３２である。すなわち、これらのＩＮＶ回路において回路素子として使用されない不使用トランジスタ対の数は、２つの基本セル１０のそれぞれにおいて１つずつとなっている。なお、不使用トランジスタは、電源の安定を確保するためのデカップリングキャパシタとして用いても良い。
【００２１】
図４（ａ）及び図４（ｂ）の集積回路も、１つの基本セル１０上に、配線６０を形成することにより構成される。具体的には、図４（ａ）は、ｐ形低電力トランジスタ対３２及びｎ形トランジスタ対４０と、それらを電気的に接続する配線６０とを用いたＮＡＮＤ回路を示し、図４（ｂ）は、ｐ形高速トランジスタ対３１及びｎ形トランジスタ対４０と、それらを電気的に接続する配線６０とを用いたＮＯＲ回路を示す。これらの集積回路において回路素子として使用されない不使用トランジスタ対は、図４（ａ）のｐ形高速トランジスタ対３１、及び、図４（ｂ）のｐ形低電力トランジスタ対３２である。すなわち、これらの集積回路において不使用トランジスタ対の数は、２つの基本セル１０のそれぞれにおいて１つずつとなっている。
【００２２】
図５（ａ）及び図５（ｂ）の集積回路も、１つの基本セル１０上に、配線６０を形成することにより構成される。具体的には、図５（ａ）は、ｐ形高速トランジスタ対３１、ｐ形低電力トランジスタ対３２及びｎ形トランジスタ対４０と、それらを電気的に接続する配線６０とを用いたＩＮＶ回路を示し、図５（ｂ）は、ｐ形高速トランジスタ対３１、ｐ形低電力トランジスタ対３２及びｎ形トランジスタ対４０と、それらを電気的に接続する配線６０とを用いたＮＯＲ回路を示す。図５（ａ）及び図５（ｂ）に示されるように、２種類のｐ形トランジスタ対３１、３２の両方を用いて構成される集積回路であっても、１つの基本セル１０が２種類のｐ形トランジスタ対３１、３２を有するため、配線６０を長く引き回すことなく構成することができる。
【００２３】
図６は、ｐ形高速トランジスタ対３１とｐ形低電力トランジスタ対３２とを結ぶ線に対して垂直である方向において隣り合う２つの基本セル１０上に、配線６０を形成することにより構成された集積回路であり、２つのＩＮＶ回路ブロック８１、８２を有する。一方のＩＮＶ回路ブロック（図６の上段）８１は、２つのｐ形高速トランジスタ対３１及び１つのｎ形トランジスタ対４０と、それらを電気的に接続する配線６０とから構成されている。ＩＮＶ回路ブロック８１は、ｐ形トランジスタ対３１とｎ形トランジスタ対４０との数を異なるものとすることにより、故意にアンバランスに構成されている。他方のＩＮＶ回路ブロック（図６の下段）８２は、１つのｐ形低電力トランジスタ対３１及び１つのｎ形トランジスタ対４０と、それらを電気的に接続する配線６０とから構成されている。このように、異なる種類のｐ形トランジスタ対３１、３２をそれぞれ用いた２つの回路ブロック８１、８２であっても、互いに隣接した位置に配置することができるため、配線を長く引き伸ばすことなく、互いを接続することができる。なお、不使用トランジスタ（図６においては、ｐ形低電力トランジスタ対３２）は、電源の安定を確保するためのデカップリングキャパシタとして用いることができる。
【００２４】
第１の実施形態によれば、基本セル１０は、２種類のｐ形トランジスタ対３１、３２と、１つのｎ形トランジスタ対４０とを備える。２種類のｐ形トランジスタ対３１、３２は、１つのｎ形トランジスタ対４０を共有する。
【００２５】
ここで、比較例として、マスタースライスが、１つのｐ形高速トランジスタ対、及び、１つのｎ形高速トランジスタ対を備えた基本セルと、１つのｐ形低電力トランジスタ対、及び、１つのｎ形低電力トランジスタ対を備えた基本セルとを同数備えると仮定する。この場合、例えば、高速トランジスタのみを使用した集積回路を形成すると、低電力トランジスタ対を備えた基本セルが、回路素子として使用されない。即ち、２つの基本セルのうち１つの基本セル（マスタースライスの２分の１）が不使用となる。
【００２６】
それに対して、第１の実施形態によれば、高速トランジスタのみを使用した集積回路を形成しても、１つの基本セル１０のうち１つのｐ形低電力トランジスタ対３２のみが、回路素子として使用されないだけである。即ち、マスタースライス１の３分の１が不使用となるだけである。なお、低電力トランジスタのみを使用した集積回路においても上記と同様のことが言える。
【００２７】
このように、第１の実施形態によれば、１つのｎ形トランジスタ対４０をｐ形高速トランジスタ対３１及びｐ形低速トランジスタ対３２に共有させることにより、基本セル１０に含まれるｎ形トランジスタ対の数を減らしている。これにより、回路素子として使用されない不使用トランジスタ対の数を減らすことができる。従って、集積回路を構成するための半導体チップの面積を小さくし、集積回路の製造コストを抑えることができる。
【００２８】
そして、第１の実施形態によれば、２種類のｐ形トランジスタ対３１、３２の両方を用いて構成される集積回路であっても、１つの基本セル１０自体が２種類のｐ形トランジスタ対３１、３２を有するため、配線６０を長く引き回すことなく構成することができる。従って、配線６０の抵抗成分を少なくすることができ、集積回路の特性を向上させることができる。
【００２９】
また、上記比較例の基本セルにおいては、ｐ形トランジスタ対及びｎ形トランジスタ対を串刺しするように、２つのトランジスタ対に共通の共通ゲート電極があらかじめ形成されている。従って、集積回路において、ｐ形トランジスタ対及びｎ形トランジスタ対は、必ず組み合わせて使用しなくてはならない。それに対して、第１の実施形態においては、ゲート電極５０はトランジスタ毎に独立しているため、配線６０を介して、自由にトランジスタを組み合わせて集積回路を構成することができる。
【００３０】
（第２の実施形態）
第２の実施形態は、基本セル２０が２種類のｎ形トランジスタ対４１、４２を有する点で、第１の実施形態と異なる。
【００３１】
（基本セル）
図７は、第２の実施形態の基本セル２０を示す。基本セル２０は、２つのｐ形高速トランジスタ対３１と、２つのｐ形低電力トランジスタ対３２と、１つのｎ形高速トランジスタ対４１と、１つのｎ形低電力トランジスタ４２とを備える。基本セル２０は、Ｘ方向に２列、Ｙ方向に３行で構成され、１行目（図７の一番上）には、２つのｐ形高速トランジスタ対３１がＸ方向において隣り合うように配置されている。３行目（図７の一番下）には、２つのｐ形低電力トランジスタ対３２がＸ方向において隣り合うように配置されている。さらに、ｐ形高速トランジスタ対３１とｐ形低電力トランジスタ対３２との間に挟まれる２行目（図７の中央）には、１つのｎ形高速トランジスタ対４１と１つのｎ形低電力トランジスタ対４２とがＸ方向において隣り合うように配置されている。
【００３２】
第２の実施形態によれば、基本セル２０が２種類のｎ形トランジスタ対４１、４２を含んでいることから、集積回路内で使用するｐ形トランジスタ対３１、３２の種類にあわせて、ｎ形トランジスタ対４１、４２のいずれかを選択することができる。そして、ｐ形トランジスタ対と同じ種類のｎ形トランジスタ対とを組み合わせて集積回路を構成することができるため、集積回路のバランスが改善される。
【００３３】
さらに、第２の実施形態によれば、第１の実施形態と同様に、基本セル２０は、２種類のｐ形トランジスタ対３１、３２と、トランジスタ毎に独立したゲート電極５０とを備えるため、第１の実施形態と同様の効果を得ることができる。
【００３４】
本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更、組み合わせを行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３５】
１  マスタースライス
１０、２０  基本セル
３１  ｐ形高速トランジスタ対
３２  ｐ形低電力トランジスタ対
４０  ｎ形トランジスタ対
４１  ｎ形高速トランジスタ対
４２  ｎ形低電力トランジスタ対
５０  ゲート電極
５１  電源配線用電極
５２  ＧＮＤ配線用電極
６０  配線
８１、８２  ＩＮＶ回路ブロック
【図１】
2015053399.tif 000003
【図２】
2015053399.tif 000004
【図３】
2015053399.tif 000005
【図４】
2015053399.tif 000006
【図５】
2015053399.tif 000007
【図６】
2015053399.tif 000008
【図７】
2015053399.tif 000009