(57)【要約】【課題】アナログ信号のレベルのカウント（画素カウント）に要する時間を低減できるＡＤ変換回路を提供することを目的とする。【解決手段】１つの実施形態によれば、シングルスロープ型のＡＤ変換回路において、カウンタは、第１のスロープ電圧の電位レベルの変化と第２のスロープ電圧の電位レベルの変化とが並行して行われている状態で、第１のコンパレータ及び第２のコンパレータのいずれかの出力信号が反転するまでのクロック数をカウントする。参照カウンタは、フルカウント値を定常的に出力する。生成回路は、第１のコンパレータの出力信号が反転した場合、カウンタのカウント値に応じたデジタル値を生成して出力する。生成回路は、第２のコンパレータの出力信号が反転した場合、参照カウンタのフルカウント値からカウンタのカウント値を減算した値に応じたデジタル値を生成して出力する。【選択図】図２
2015097353.tif 000002
【特許請求の範囲】
【請求項１】
シングルスロープ型のＡＤ変換回路であって、
第１のレベルから中間レベルまで第１の傾きで時間的に変化する第１のスロープ電圧の電位レベルを画素からのアナログ信号の電位レベルと比較する第１のコンパレータと、
第２のレベルから前記中間レベルまで前記第１の傾きと逆の第２の傾きで時間的に変化する第２のスロープ電圧の電位レベルを前記画素からのアナログ信号の電位レベルと比較する第２のコンパレータと、
前記第１のスロープ電圧の電位レベルの変化と前記第２のスロープ電圧の電位レベルの変化とが並行して行われている状態で、前記第１のコンパレータ及び前記第２のコンパレータのいずれかの出力信号が反転するまでのクロック数をカウントするカウンタと、
フルカウント値を定常的に出力する参照カウンタと、
前記第１のコンパレータの出力信号が反転した場合、前記カウンタのカウント値に応じたデジタル値を生成して出力し、前記第２のコンパレータの出力信号が反転した場合、前記参照カウンタのフルカウント値から前記カウンタのカウント値を減算した値に応じたデジタル値を生成して出力する生成回路と、
を備えたことを特徴とするＡＤ変換回路。
【請求項２】
前記第１のレベルは、前記カウンタのゼロカウント値に対応したレベルであり、
前記第２のレベルは、前記参照カウンタのフルカウント値に対応したレベルであり、
前記中間レベルは、前記カウンタのゼロカウント値と前記参照カウンタのフルカウント値との中間カウント値に対応したレベルである
ことを特徴とする請求項１に記載のＡＤ変換回路。
【請求項３】
前記生成回路は、
減算部と、
前記第１のコンパレータの出力信号が反転した場合、前記減算部をバイパスさせるように前記カウンタのカウント値を前記生成回路の出力側へ転送し、前記第２のコンパレータの出力信号が反転した場合、前記カウンタのカウント値を前記減算部へ転送する切り替え部と、
を有し、
前記減算部は、前記切り替え部を介して前記カウンタのカウント値を受けた場合、前記参照カウンタのフルカウント値から前記カウンタのカウント値を減算して、減算結果を前記生成回路の出力側へ出力する
ことを特徴とする請求項１又は２に記載のＡＤ変換回路。
【請求項４】
シングルスロープ型のＡＤ変換回路であって、
第１のレベルから中間レベルまで第１の傾きで時間的に変化する第１のスロープ電圧の電位レベルを画素からのアナログ信号の電位レベルと比較する第１のコンパレータと、
第２のレベルから前記中間レベルまで前記第１の傾きと逆の第２の傾きで時間的に変化する第２のスロープ電圧の電位レベルを前記画素からのアナログ信号の電位レベルと比較する第２のコンパレータと、
前記第１のスロープ電圧の電位レベルの変化と前記第２のスロープ電圧の電位レベルの変化とが並行して行われている状態で、前記第１のコンパレータの出力信号が反転するまでのクロック数をゼロカウント値からカウントアップする第１のカウンタと、
前記第１のスロープ電圧の電位レベルの変化と前記第２のスロープ電圧の電位レベルの変化とが並行して行われている状態で、前記第２のコンパレータの出力信号が反転するまでのクロック数をフルカウント値からカウントダウンする第２のカウンタと、
前記第１のコンパレータの出力信号が反転した場合、前記第１のカウンタのカウント値に応じたデジタル値を生成して出力し、前記第２のコンパレータの出力信号が反転した場合、前記第２のカウンタのカウント値に応じたデジタル値を生成して出力する生成回路と、
を備えたことを特徴とするＡＤ変換回路。
【請求項５】
前記第１のレベルは、前記第１のカウンタのゼロカウント値に対応したレベルであり、
前記第２のレベルは、前記第２のカウンタのフルカウント値に対応したレベルであり、
前記中間レベルは、前記第１のカウンタのゼロカウント値と前記第２のカウンタのフルカウント値との中間カウント値に対応したレベルである
ことを特徴とする請求項４に記載のＡＤ変換回路。
【請求項６】
複数行及び複数列を成すように配列された複数の画素と、
前記複数の画素の列に対応して配置された、請求項４又は５に記載の複数のＡＤ変換回路と、
を備え、
前記第１のスロープ電圧は、水平期間内に、前記第１のレベルから前記中間レベルへの変化を複数回行い、
前記第２のスロープ電圧は、前記水平期間内に、前記第２のレベルから前記中間レベルへの変化を複数回行い、
前記生成回路は、前記第１のコンパレータの出力信号が反転した場合、前記第１のカウンタのカウント値に応じたデジタル値を前記第１のスロープ電圧の複数回の変化のそれぞれについて生成し、生成された複数のデジタル値を平均化して出力し、前記第２のコンパレータの出力信号が反転した場合、前記第２のカウンタのカウント値に応じたデジタル値を前記第２のスロープ電圧の複数回の変化のそれぞれについて生成し、生成された複数のデジタル値を平均化してする
ことを特徴とする固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ＡＤ変換回路及び固体撮像装置に関する。
【背景技術】
【０００２】
固体撮像装置では、複数行及び複数列を成す複数の画素の列ごとにシングルスロープ型のＡＤ変換回路が設けられ、各列の画素からのアナログ信号をＡＤ変換回路でＡＤ変換してデジタル信号を生成する。このＡＤ変換回路では、ランプ状のスロープ電圧と画素のアナログ信号とを比較することで、画素のアナログ信号のレベルが時間に変換され、その時間をカウンタ回路にてカウント（画素カウント）する。これにより、画素のアナログ信号がデジタル値に変換される。このとき、ＡＤ変換回路の性能を向上させるためには、アナログ信号のレベルのカウント（画素カウント）に要する時間を低減することが望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−３５６８９号公報
【特許文献２】特開２０１０−２５１９５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
１つの実施形態は、例えば、アナログ信号のレベルのカウント（画素カウント）に要する時間を低減できるＡＤ変換回路及び固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
１つの実施形態によれば、シングルスロープ型のＡＤ変換回路であって、第１のコンパレータと第２のコンパレータとカウンタと参照カウンタと生成回路とを有するＡＤ変換回路が提供される。第１のコンパレータは、第１のスロープ電圧の電位レベルを画素からのアナログ信号の電位レベルと比較する。第１のスロープ電圧は、第１のレベルから中間レベルまで第１の傾きで時間的に変化する。第２のコンパレータは、第２のスロープ電圧の電位レベルを画素からのアナログ信号の電位レベルと比較する。第２のスロープ電圧は、第２のレベルから中間レベルまで第２の傾きで時間的に変化する。第２の傾きは、第１の傾きと逆の傾きである。カウンタは、第１のスロープ電圧の電位レベルの変化と第２のスロープ電圧の電位レベルの変化とが並行して行われている状態で、第１のコンパレータ及び第２のコンパレータのいずれかの出力信号が反転するまでのクロック数をカウントする。参照カウンタは、フルカウント値を定常的に出力する。生成回路は、第１のコンパレータの出力信号が反転した場合、カウンタのカウント値に応じたデジタル値を生成して出力する。生成回路は、第２のコンパレータの出力信号が反転した場合、参照カウンタのフルカウント値からカウンタのカウント値を減算した値に応じたデジタル値を生成して出力する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態にかかる固体撮像装置の構成を示す図。
【図２】第１の実施形態におけるＡＤ変換回路の構成を示す図。
【図３】第１の実施形態における参照カウンタの配置領域（ダミー領域）を示す図。
【図４】第１の実施形態にかかる固体撮像装置の動作を示す波形図。
【図５】第１の実施形態にかかる固体撮像装置の動作を示す波形図。
【図６】第２の実施形態におけるＡＤ変換回路の構成を示す図。
【図７】第２の実施形態にかかる固体撮像装置の動作を示す波形図。
【図８】第２の実施形態にかかる固体撮像装置の動作を示す波形図。
【図９】第３の実施形態におけるＡＤ変換回路の構成を示す図。
【図１０】第３の実施形態にかかる固体撮像装置の動作を示す波形図。
【図１１】第３の実施形態にかかる固体撮像装置の動作を示す波形図。
【図１２】第３の実施形態による効果を示す図。
【図１３】第４の実施形態にかかる固体撮像装置の構成を示す図。
【図１４】第４の実施形態におけるＡＤ変換回路の構成を示す図。
【図１５】基本の形態にかかる固体撮像装置を適用した撮像システムの構成を示す図。
【図１６】基本の形態にかかる固体撮像装置を適用した撮像システムの構成を示す図。
【図１７】基本の形態にかかる固体撮像装置の構成を示す図。
【図１８】基本の形態における画素の構成を示す図。
【図１９】基本の形態におけるＡＤ変換回路の構成を示す図。
【図２０】基本の形態にかかる固体撮像装置の動作を示す波形図。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかる固体撮像装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１の実施形態）
まず、第１の実施形態にかかる固体撮像装置１９５について説明する前に、基本の形態にかかる固体撮像装置９５について説明する。固体撮像装置９５は、例えば、図１５及び図１６に示す撮像システム９１に適用される。図１５及び図１６は、撮像システム９１の概略構成を示す図である。
【０００９】
撮像システム９１は、例えば、デジタルカメラ、デジタルビデオカメラなどであってもよいし、カメラモジュールが電子機器に適用されたもの（例えばカメラ付き携帯端末等）でもよい。撮像システム９１は、図１６に示すように、撮像部９２及び後段処理部９３を備える。撮像部９２は、例えば、カメラモジュールである。撮像部９２は、撮像光学系９４及び固体撮像装置９５を有する。後段処理部９３は、ＩＳＰ（Ｉｍａｇｅ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）９６、記憶部９７、及び表示部９８を有する。
【００１０】
撮像光学系９４は、撮影レンズ９４７、ハーフミラー９４３、メカシャッタ９４６、レンズ９４４、プリズム９４５、及びファインダー９４８を有する。撮影レンズ９４７は、撮影レンズ９４７ａ，９４７ｂ、絞り（図示せず）、及びレンズ駆動機構９４７ｃを有する。絞りは、撮影レンズ９４７ａと撮影レンズ９４７ｂとの間に配され、撮影レンズ９４７ｂへ導かれる光量を調節する。なお、図１５では、撮影レンズ９４７が２枚の撮影レンズ９４７ａ，９４７ｂを有する場合が例示的に示されているが、撮影レンズ９４７は多数枚の撮影レンズを有していてもよい。
【００１１】
固体撮像装置９５は、撮影レンズ９４７の予定結像面に配置されている。例えば、撮影レンズ９４７は、入射した光を屈折させて、ハーフミラー９４３及びメカシャッタ９４６経由で固体撮像装置９５の撮像面へ導き、固体撮像装置９５の撮像面（画素配列ＰＡ）に被写体の像を形成する。固体撮像装置９５は、被写体像に応じた画像信号を生成する。
【００１２】
次に、基本の形態にかかる固体撮像装置９５の構成について図１７〜図２０を用いて説明する。図１７は、固体撮像装置９５の構成を示す図である。図１８は、各画素の構成を示す図である。図１９は、各ＡＤ変換回路の構成を示す図である。図２０は、固体撮像装置９５の動作を示す波形図である。
【００１３】
固体撮像装置９５は、図１７に示すように、画素配列ＰＡ、タイミング制御回路７、垂直走査回路２、複数の負荷回路３−１〜３−ｎ、複数のＡＤ変換回路１−１〜１−ｎ、及び水平走査回路５を有する。
【００１４】
画素配列ＰＡには、複数の画素ＰＣ（１，１）〜ＰＣ（ｍ，ｎ）が複数行及び複数列を成すように配列されている。例えば、図１７では、ｍ，ｎをそれぞれ２以上の整数とすると、複数の画素ＰＣがｍ行及びｎ列を成すように配列されている。
【００１５】
各画素ＰＣは、図１８に示すように、例えば、光電変換部ＰＤ、転送部ＴＧ、電荷電圧変換部ＦＤ、リセット部ＲＳＴ、及び出力部ＡＭＰを有する。図１８は、画素ＰＣの構成を示す図である。図１８では、画素ＰＣ（１，１）の構成を例示的に示しているが、他の画素の構成も同様である。
【００１６】
光電変換部ＰＤは、光電変換を行い、受けた光に応じた電荷を発生させて蓄積する。光電変換部ＰＤは、例えば、フォトダイオードである。
【００１７】
転送部ＴＧは、垂直走査回路２からアクティブレベルの制御信号φＲＥＡＤを受けた場合に、光電変換部ＰＤの電荷を電荷電圧変換部ＦＤへ転送する。転送部ＴＧは、例えば、トランスファーゲートとして機能する転送トランジスタであり、そのゲートにアクティブレベルの制御信号φＲＥＡＤを受けた場合にオンすることにより、光電変換部ＰＤの電荷を電荷電圧変換部ＦＤへ転送する。
【００１８】
電荷電圧変換部ＦＤは、その寄生容量を用いて、転送された電荷を電圧に変換する。電荷電圧変換部ＦＤは、例えば、フローティングディフュージョンである。
【００１９】
リセット部ＲＳＴは、垂直走査回路２からアクティブレベルの制御信号φＲＳＧを受けた場合に、電荷電圧変換部ＦＤの電位を所定の電位にリセットする。リセット部ＲＳＴは、例えば、リセットトランジスタであり、そのゲートにアクティブレベルの制御信号φＲＳＧを受けた場合にオンすることにより、電荷電圧変換部ＦＤの電位を所定の電位（例えば、ＶＤＤ）にリセットする。
【００２０】
リセット部ＲＳＴは、画素Ｐを選択状態／非選択状態にするための動作を行う。例えば、リセット部ＲＳＴは、垂直走査回路２によりリセット電源ＲＳＤが第１の電位（例えば、ＶＤＤ）に制御された際に、電荷電圧変換部ＦＤの電位を第１の電位にリセットすることにより画素Ｐを選択状態にする。リセット部ＲＳＴは、垂直走査回路２によりリセット電源ＲＳＤが第２の電位（出力部ＡＭＰがオフするような電位、例えば、ＧＮＤ）に制御された際に、電荷電圧変換部ＦＤの電位を第２の電位にリセットすることにより画素Ｐを非選択状態にしてもよい。
【００２１】
出力部ＡＭＰは、画素Ｐが選択状態になった際に、電荷電圧変換部ＦＤの電圧に応じた信号を、選択部ＡＤＲを介して信号線Ｖｌｉｎ−１へ出力する。出力部ＡＭＰは、例えば、アンプトランジスタであり、画素Ｐが選択状態になった際に、信号線Ｖｌｉｎ−１を介して接続された負荷電流源Ｇとともにソースフォロワ動作を行うことにより、電荷電圧変換部ＦＤの電圧に応じた信号を信号線Ｖｌｉｎ−１へ出力する。
【００２２】
なお、画素Ｐは、図１８に破線で示すように、選択部ＡＤＲ（図示せず）が追加された構成であってもよい。その場合、リセット電源ＲＳＤが第１の電位（例えば、ＶＤＤ）に維持されていてもよい。そして、選択部ＡＤＲは、垂直走査回路２からアクティブレベルの制御信号φＡＤＤＲＥＳＳを受けた場合に、画素Ｐを選択状態にし、垂直走査回路２からノンアクティブレベルの制御信号φＡＤＤＲＥＳＳを受けた場合に、画素Ｐを非選択状態にする。選択部ＡＤＲは、例えば、選択トランジスタであり、そのゲートにアクティブレベルの制御信号φＡＤＤＲＥＳＳを受けた際にオンすることにより、画素Ｐを選択状態にし、そのゲートにノンアクティブレベルの制御信号φＡＤＤＲＥＳＳを受けた際にオフすることにより、画素Ｐを非選択状態にする。
【００２３】
タイミング制御回路７は、ＩＳＰ９６から受けた制御信号（例えば、水平同期信号φＨ）に応じて、各種のタイミングを制御するためのクロックを生成する。例えば、タイミング制御回路７は、水平同期信号φＨに応じて、垂直走査用のクロックφＶＣＫを生成して垂直走査回路２へ供給する。タイミング制御回路７は、水平同期信号φＨに応じて、スロープ電圧生成用のクロックφＳＣＫを生成して発生回路６へ供給する。タイミング制御回路７は、水平同期信号φＨに応じて、カウンタ用のクロックφＣＣＫを生成して複数のカラムＡＤＣ回路４−１〜４−ｎのそれぞれへ供給する。タイミング制御回路７は、水平同期信号φＨに応じて、水平走査用のクロックφＨＣＫを生成して水平走査回路５へ供給する。
【００２４】
垂直走査回路２は、クロックφＶＣＫに応じて画素配列ＰＡを垂直方向に走査する。これにより、垂直走査回路２は、画素配列ＰＡにおける信号を読み出すべき画素の行を選択する。例えば、垂直走査回路２は、複数の制御線Ｈｌｉｎ−１〜Ｈｌｉｎ−ｍのうち選択行に対応した制御線経由で、選択された行の画素へアクティブレベルの制御信号（例えば、図１８に示すリセット制御信号φＲＳＧ）を供給する。これにより、垂直走査回路２は、選択された行の画素から複数列の信号線Ｖｌｉｎ−１〜Ｖｌｉｎ−Ｎへ並行して信号が出力されるようにする。
【００２５】
複数の負荷回路３−１〜３−ｎは、画素配列ＰＡの複数列に対応して設けられている。各負荷回路３−１〜３−ｎは、対応する列の信号線Ｖｌｉｎに接続された負荷電流源Ｇを有する。例えば、負荷電流源Ｇは、一端が信号線Ｖｌｉｎに接続され、他端がグランド電位に接続されている。
【００２６】
複数のＡＤ変換回路１−１〜１−ｎは、画素配列ＰＡの複数列に対応して設けられている。各ＡＤ変換回路１−１〜１−ｎは、シングルスロープ型のＡＤ変換回路であり、スロープ電圧を用いながら、対応する列の信号線Ｖｌｉｎを介して読み出された画素のアナログ信号をデジタル値に変換してＩＳＰ９６へ出力する。各ＡＤ変換回路１は、図１９に示すように、発生回路６、カラムＡＤＣ回路４、及びデジタル信号処理回路８を有する。複数のＡＤ変換回路１−１〜１−ｎでは、図１７に示すように、発生回路６及びデジタル信号処理回路８が、複数のカラムＡＤＣ回路４−１〜４−ｎに対して共通化されている。
【００２７】
なお、図１９には、画素配列ＰＡの第１列に対応したＡＤ変換回路１−１を例示的に示しているが、画素配列ＰＡの他の列に対応したＡＤ変換回路１−２〜１−ｎについても同様に構成されている。
【００２８】
発生回路６は、クロックφＳＣＫに応じて所定のタイミングでスロープ電圧ＶＲＥＦを発生させて複数のカラムＡＤＣ回路４−１〜４−ｎのそれぞれへ供給する。スロープ電圧ＶＲＥＦは、レベルＶ１から第１の傾き（＜０）で時間的に変化するランプ状の波形を有する。
【００２９】
図２０に示すように、スロープ電圧ＶＲＥＦは、画素ＰＣのリセットレベルをサンプリングする期間ＴＰｒにおいて、レベルＶ１からレベルＶ４まで第１の傾き（＜０）で時間的に変化する。スロープ電圧ＶＲＥＦは、画素ＰＣの信号レベルをサンプリングする期間ＴＰｓにおいて、レベルＶ１から中間レベルＶ３を経てレベルＶ２まで第１の傾きで時間的に変化する。中間レベルＶ３は、レベルＶ１及びレベルＶ２の中間のレベルである。なお、画素ＰＣのリセットレベルは画素ＰＣの信号レベルに比べてレベルＶ１に近いことが予想されるので、レベルＶ４は、中間レベルＶ３よりレベルＶ１に近いレベルにすることができる。
【００３０】
図１７に示すように、複数のカラムＡＤＣ回路４−１〜４−ｎは、画素配列ＰＡの複数列に対応して設けられている。各カラムＡＤＣ回路４−１〜４−ｎは、対応する列の信号線Ｖｌｉｎを介して画素から読み出された信号（アナログ信号）をＡＤ変換してデジタル信号Ｖｏｕｔを生成する。
【００３１】
図１９に示すように、各カラムＡＤＣ回路４−１〜４−ｎは、コンパレータＣＰ、カウンタ４２、ラッチ回路４３、及びセンスアンプ４４を有する。
【００３２】
コンパレータＣＰは、スロープ電圧ＶＲＥＦの電位レベルと画素信号（アナログ信号）の電位レベルとを比較して、比較結果をカウンタ４２へ出力する。例えば、コンパレータＣＰは、スロープ電圧ＶＲＥＦの電位レベルが画素信号（アナログ信号）の電位レベルより高い場合、ビット値「１」を出力し、スロープ電圧ＶＲＥＦの電位レベルが画素信号（アナログ信号）の電位レベルより低い場合、ビット値「０」を出力する。すなわち、コンパレータＣＰは、スロープ電圧ＶＲＥＦの電位レベルと画素信号（アナログ信号）の電位レベルとの大小関係が反転した際に、その比較結果を反転させて出力する。
【００３３】
カウンタ４２は、比較結果をコンパレータＣＰから受け、クロックφＣＣＫをタイミング制御回路７から受ける。カウンタ４２は、スロープ電圧ＶＲＥＦの電位レベルが変化し始めてからコンパレータＣＰの比較結果が反転するまでのクロック数（クロックφＣＣＫのパルス数）をカウントする。例えば、カウンタ４２は、スロープ電圧ＶＲＥＦの電位レベルが変化し始めたらカウント動作を開始し、コンパレータＣＰの比較結果が反転したらカウント動作を停止するように構成されている。カウンタ４２は、カウント値をラッチ回路４３に出力する。
【００３４】
カウンタ４２は、クロックφＣＣＫの周期及びスロープ電圧ＶＲＥＦの時間幅に対応したビット数Ｎを有する。カウンタ４２は、スロープ電圧ＶＲＥＦの電位レベルがレベルＶ１から変化し始めたタイミングでゼロカウント値からクロックφＣＣＫの数に応じてカウントアップし始め、スロープ電圧ＶＲＥＦのフル振幅であるレベルＶ２になるタイミングでＮビットのフルカウント値になるように構成されている。例えば、カウンタ４２は、１０ビットのカウンタであれば、１０２４カウントがフルカウント値になる。あるいは、例えば、カウンタ４２は、１１ビットのカウンタであれば、２０４８カウントがフルカウント値になる。
【００３５】
図２０に示すように、画素ＰＣのリセットレベルをサンプリングする期間ＴＰｒにおいて、リセット部ＲＳＴにより電荷電圧変換部ＦＤがリセットされた状態で出力部ＡＭＰにより出力されたリセットレベルＶｒが信号線の電位ＶＳＩＧのレベルとしてコンパレータＣＰに入力される。カウンタ４２は、リセットレベルＶｒについて、スロープ電圧ＶＲＥＦの電位レベルが変化し始めてからコンパレータＣＰの比較結果が反転するまでのクロック数をカウントして、リセットレベルＶｒのカウント値をラッチ回路４３に出力する。リセットレベルＶｒのカウント値は、レベルＶ１とリセットレベルＶｒとのレベル差に対応している。すなわち、カウンタ４２は、レベルＶ１とリセットレベルＶｒとのレベル差を時間に変換し、その時間をカウント（画素カウント）する。
【００３６】
画素ＰＣの信号レベルをサンプリングする期間ＴＰｓにおいて、光電変換部ＰＤの電荷が転送部ＴＧにより電荷電圧変換部ＦＤへ転送された状態で出力部ＡＭＰにより出力された信号レベルＶｓが信号線の電位ＶＳＩＧのレベルとしてコンパレータＣＰに入力される。カウンタ４２は、信号レベルＶｓについて、スロープ電圧ＶＲＥＦの電位レベルが変化し始めてからコンパレータＣＰの比較結果が反転するまでのクロック数をカウントして、信号レベルＶｓのカウント値をラッチ回路４３に出力する。信号レベルＶｓのカウント値は、レベルＶ１と信号レベルＶｓとのレベル差に対応している。すなわち、カウンタ４２は、レベルＶ１とリセットレベルＶｓとのレベル差を時間に変換し、その時間をカウント（画素カウント）する。
【００３７】
ラッチ回路４３は、カウント値をカウンタ４２から受け、クロックφＣＣＫをタイミング制御回路７から受ける。ラッチ回路４３は、その列の水平期間において、水平走査パルスφＰＨを水平走査回路５から受ける。ラッチ回路４３は、クロックφＣＣＫに同期してカウンタ４２のカウント値をラッチし、水平走査パルスφＰＨがアクティブレベルになったタイミングでカウント値をセンスアンプ４４へ転送する。
【００３８】
図２０に示すように、ラッチ回路４３は、画素ＰＣのリセットレベルをサンプリングする期間ＴＰｒが完了した後に、リセットレベルＶｒのカウント値をセンスアンプ４４へ転送する。ラッチ回路４３は、画素ＰＣの信号レベルをサンプリングする期間ＴＰｓが完了した後に、信号レベルＶｓのカウント値をセンスアンプ４４へ転送する。
【００３９】
センスアンプ４４は、カウント値をラッチ回路４３から受ける。センスアンプ４４は、カウント値を示す信号を増幅してデジタル信号Ｖｏｕｔとしてデジタル信号処理回路８へ出力する。
【００４０】
水平走査回路５は、クロックφＨＣＫに応じて複数のカラムＡＤＣ回路４−１〜４−ｎを水平方向に走査する。すなわち、水平走査回路５は、複数のカラムＡＤＣ回路４−１〜４−ｎを順次に選択してそのデジタル信号をＶｏｕｔとしてデジタル信号処理回路８へ転送させる。
【００４１】
デジタル信号処理回路８は、デジタル信号Ｖｏｕｔを各列のカラムＡＤＣ回路４−１〜４−ｎから受ける。デジタル信号処理回路８は、各列の水平期間において、カウンタ４２のカウント値に応じたデジタル値Ｄａｔａを生成してＩＳＰ９６へ出力する。
【００４２】
図１９に示すように、デジタル信号処理回路８は、例えば、ＣＤＳ回路８１を有する。ＣＤＳ回路８１は、デジタル信号Ｖｏｕｔに対して相間二重サンプリング（ＣＤＳ）処理を施してデジタル値Ｄａｔａを生成する。例えば、ＣＤＳ回路８１は、リセットレベルＶｒのカウント値に応じたデジタル信号Ｖｏｕｔｒを受けた際に、デジタル信号Ｖｏｕｔｒを保持する。その後、ＣＤＳ回路８１は、信号レベルＶｓのカウント値に応じたデジタル信号Ｖｏｕｔｓを受けた際に、デジタル信号Ｖｏｕｔｒとデジタル信号Ｖｏｕｔｓとの差分を取り、その差分をデジタル値Ｄａｔａとして出力する。これにより、画素信号に含まれる画素の固定パターンノイズの影響を除去でき、高精度なデジタル値を生成及び出力させることができる。
【００４３】
図２０に示されるように、１列分の画素信号を処理してデジタル値Ｄａｔａとして出力するための１水平期間（１Ｈ  Ｐｅｒｉｏｄ）において、画素ＰＣの信号レベルをサンプリングする期間ＴＰｓが大きな時間的割合を占めている。信号レベルをサンプリングする期間ＴＰｓの長さは、スロープ電圧ＶＲＥＦのレベルＶ１〜Ｖ２の時間幅で決まる。このため、クロックφＣＣＫの周期が一定である場合、画素カウントの精度を上げるためにカウンタ４２のビット数を大きくするほど、スロープ電圧ＶＲＥＦのレベルＶ１〜Ｖ２の時間幅も大きくする必要があり、画素ＰＣの信号レベルをサンプリングする期間ＴＰｓが長時間化してしまうため、１水平期間が長時間化する傾向にある。
【００４４】
例えば、カウンタ４２が１０ビットのカウンタであり、カウンタ４２のフルカウント値が１０２４カウントである場合、期間ＴＰｓは、１０２４カウント分の長さにする必要がある。あるいは、例えば、カウンタ４２が１１ビットのカウンタであり、カウンタ４２のフルカウント値が２０４８カウントである場合、期間ＴＰｓは、２０４８カウント分の長さにする必要がある。
【００４５】
１水平期間が長時間化すると、固体撮像装置９５から出力される画像信号のフレームレートが要求される長さを超えてしまう可能性がある。フレームレートが要求される長さを超えると、画像信号により得られる画像が動画像である場合、所定時間内におけるコマ数の確保が困難になり、滑らかな動画像を得ることが困難になる。あるいは、画像信号により得られる画像が静止画像である場合、レリーズタイムラグが増大し、シャッターチャンスをとらえることが困難になる可能性がある。
【００４６】
そこで、第１の実施形態では、２つのスロープ電圧を並行して変化させ信号レベルとの比較を２つのスロープ電圧について並行して行うことで、画素カウントの時間を低減させることを提案する。以下では、基本の形態と異なる部分を中心に説明する。
【００４７】
具体的には、固体撮像装置１９５は、図１に示すように、複数のＡＤ変換回路１−１〜１−ｎ（図１７参照）に代えて、複数のＡＤ変換回路１０１−１〜１０１−ｎを備える。各ＡＤ変換回路１０１は、図２に示すように、発生回路６、カラムＡＤＣ回路４、及びデジタル信号処理回路８に代えて、発生回路１０６Ａ、発生回路１０６Ｂ、カラムＡＤＣ回路１０４、及びデジタル信号処理回路（生成回路）１０８を有し、参照カウンタ１０９を含む参照回路１１０をさらに有する。複数のＡＤ変換回路１０１−１〜１０１−ｎでは、図１に示すように、発生回路１０６Ａ、発生回路１０６Ｂ、参照カウンタ１０９を含む参照回路１１０、及びデジタル信号処理回路１０８が、複数のカラムＡＤＣ回路１０４−１〜１０４−ｎに対して共通化されている。
【００４８】
なお、図２には、画素配列ＰＡの第１列に対応したＡＤ変換回路１０１−１を例示的に示しているが、画素配列ＰＡの他の列に対応したＡＤ変換回路１０１−２〜１０１−ｎについても同様に構成されている。
【００４９】
発生回路１０６Ａは、クロックφＳＣＫに応じて所定のタイミングで第１のスロープ電圧ＶＲＥＦ１を発生させて複数のカラムＡＤＣ回路１０４−１〜１０４−ｎのそれぞれへ供給する。第１のスロープ電圧ＶＲＥＦ１は、レベルＶ１から第１の傾き（＜０）で時間的に変化するランプ状の波形を有する。
【００５０】
図４、図５に示すように、第１のスロープ電圧ＶＲＥＦ１は、画素ＰＣのリセットレベルをサンプリングする期間ＴＰｒにおいて、レベルＶ１からレベルＶ４まで第１の傾き（＜０）で時間的に変化する。第１のスロープ電圧ＶＲＥＦ１は、画素ＰＣの信号レベルをサンプリングする期間ＴＰｓ１００において、レベルＶ１から中間レベルＶ３まで第１の傾きで時間的に変化する。中間レベルＶ３は、レベルＶ１及びレベルＶ２の中間のレベルである。レベルＶ１は、基本の形態のカウンタ４２（図１９参照）のゼロカウント値に対応したレベルである。レベルＶ２は、基本の形態のカウンタ４２のフルカウント値に対応したレベルである。中間レベルＶ３は、カウンタ４２のゼロカウント値とカウンタ４２のフルカウント値との中間カウント値に対応したレベルである。
【００５１】
発生回路１０６Ｂは、クロックφＳＣＫに応じて所定のタイミングで第２のスロープ電圧ＶＲＥＦ２を発生させて複数のカラムＡＤＣ回路１０４−１〜１０４−ｎのそれぞれへ供給する。第２のスロープ電圧ＶＲＥＦ２は、レベルＶ２から第２の傾き（＞０）で時間的に変化するランプ状の波形を有する。
【００５２】
図４、図５に示すように、第２のスロープ電圧ＶＲＥＦ２は、画素ＰＣのリセットレベルをサンプリングする期間ＴＰｒにおいて、レベルＶ２に維持され時間的に変化しない。第２のスロープ電圧ＶＲＥＦ２は、画素ＰＣの信号レベルをサンプリングする期間ＴＰｓ１００において、レベルＶ２から中間レベルＶ３まで第２の傾きで時間的に変化する。第２の傾きは、第１の傾きと逆の傾きである。第２の傾きは、例えば、第１の傾きと傾きの絶対値が均等であってもよい。
【００５３】
図２に示すように、参照回路１１０は、各カラムＡＤＣ回路４と対応した構成を有する。例えば、参照回路１１０は、参照コンパレータＣＰ３、参照カウンタ１０９、ラッチ回路４３、及びセンスアンプ４４を有する。
【００５４】
参照コンパレータＣＰ３は、２つの入力端子のうち、一方の端子が電源電位ＶＤＤに接続され、他方の端子がグランド電位ＧＮＤに接続されている。これにより、参照コンパレータＣＰ３は、大小関係が反転することのない２つの電位レベルを比較するので、一定の比較結果（例えば、ビット値「１」）を参照カウンタ１０９へ出力する。
【００５５】
参照カウンタ１０９は、比較結果を参照コンパレータＣＰ３から受け、クロックφＣＣＫをタイミング制御回路７から受ける。参照カウンタ１０９は、クロックφＣＣＫに同期して、参照コンパレータＣＰ３の比較結果が反転するまでのクロック数（クロックφＣＣＫのパルス数）をカウントする。参照カウンタ１０９は、フルカウント値になったらカウント動作を停止するように構成されている。上記のように、参照コンパレータＣＰ３が一定の比較結果を出力するので、参照カウンタ１０９は、フルカウント値までカウントアップし、そのカウント値がフルカウント値になったらカウント動作を停止する。その後、参照カウンタ１０９は、フルカウント値を定常的にデジタル信号処理回路１０８へ出力する。
【００５６】
参照カウンタ１０９のビット数は、基本の形態のカウンタ４２（図１９参照）のビット数と同じである。例えば、基本の形態のカウンタ４２がＮビットのカウンタである場合、参照カウンタ１０９はＮビットのカウンタである。すなわち、参照カウンタ１０９のフルカウント値は、基本の形態のカウンタ４２のフルカウント値と同じであり、スロープ電圧ＶＲＥＦのフル振幅の電位レベルＶ２（図２０参照）に対応した値である。
【００５７】
なお、参照カウンタ１０９がフルカウント値までカウントアップする処理は、固体撮像装置１９５の起動時等の初期化処理の期間において、行うことができる。このとき、参照カウンタ１０９がフルカウント値までカウントアップする処理は、画素配列ＰＡにおける複数の画素のうち最初に読み出された画素の信号がデジタル信号処理回路１０８で処理されるタイミングまでに完了していればよい。
【００５８】
ラッチ回路１１３は、フルカウント値を参照カウンタ１０９から受け、クロックφＣＣＫをタイミング制御回路７から受ける。ラッチ回路１１３は、その列の水平期間において、水平走査パルスφＰＨを水平走査回路５から受ける。ラッチ回路１１３は、クロックφＣＣＫに同期して参照カウンタ１０９のフルカウント値をラッチし、水平走査パルスφＰＨがアクティブレベルになったタイミングでフルカウント値をセンスアンプ１１４へ転送する。
【００５９】
センスアンプ１１４は、フルカウント値をラッチ回路１１３から受ける。センスアンプ１１４は、フルカウント値を示す信号を増幅してデジタル信号Ｖｆとしてデジタル信号処理回路８へ出力する。
【００６０】
参照コンパレータＣＰ３及び参照カウンタ１０９は、図３に示すようなダミー領域に配置することができる。例えば、画素配列ＰＡにおいて被写体を撮像する複数の有効画素が配された有効画素領域の周辺に、有効画素の信号をＯＢ補正するためのＶＯＢ領域及びＨＯＢ領域が設けられていることがある。有効画素領域に隣接するカラムＡＤＣ回路配置領域には、複数のカラムＡＤＣ回路１０４−１〜１０４−ｎが配置されている。一方、ＶＯＢ領域及びＨＯＢ領域には、それぞれ、複数の遮光画素が配されている。アナログ的にＯＢ補正を行う場合には、遮光画素の信号をＡＤ変換する必要がなく、あるいは、デジタル的にＯＢ補正を行う場合、カラムＡＤＣ回路１０４−１〜１０４−ｎを用いてＡＤ変換することができる。ＨＯＢ領域及びカラムＡＤＣ回路配置領域に隣接するダミー領域は、未使用の領域として残っている。そのため、参照コンパレータＣＰ３及び参照カウンタ１０９をダミー領域に配置することで、複数のＡＤ変換回路１０１−１〜１０１−ｎのレイアウト面積の増大を抑制できる。
【００６１】
図２に示すように、各カラムＡＤＣ回路１０４−１〜１０４−ｎは、コンパレータＣＰ及びカウンタ４２（図１９参照）に代えて、コンパレータＣＰ１、コンパレータＣＰ２、及びカウンタ１４２を有する。
【００６２】
カウンタ１４２のビット数は、基本の形態のカウンタ４２（図１９参照）のビット数と同じであってもよいし、カウンタ４２のビット数より１少なくてもよい。例えば、基本の形態のカウンタ４２がＮビットのカウンタである場合、カウンタ１４２は、Ｎビットのカウンタであってもよいし、Ｎ−１ビットのカウンタであってもよい。カウンタ１４２をＮ−１ビットのカウンタにした場合、基本の形態のカウンタ４２に比べてカウンタ１４２の回路規模を低減できる。
【００６３】
コンパレータＣＰ１は、第１のスロープ電圧ＶＲＥＦ１の電位レベルと画素信号（アナログ信号）の電位レベルとを比較して、比較結果φＣＰ１をカウンタ１４２及びデジタル信号処理回路１０８へ出力する。例えば、コンパレータＣＰ１は、第１のスロープ電圧ＶＲＥＦ１の電位レベルが画素信号（アナログ信号）の電位レベルより高い場合、ビット値「１」を出力し、第１のスロープ電圧ＶＲＥＦ１の電位レベルが画素信号（アナログ信号）の電位レベルより低い場合、ビット値「０」を出力する。すなわち、コンパレータＣＰ１は、第１のスロープ電圧ＶＲＥＦ１の電位レベルと画素信号（アナログ信号）の電位レベルとの大小関係が反転した際に、その比較結果φＣＰ１を反転させて出力する。
【００６４】
コンパレータＣＰ２は、第２のスロープ電圧ＶＲＥＦ２の電位レベルと画素信号（アナログ信号）の電位レベルとを比較して、比較結果φＣＰ２をカウンタ１４２及びデジタル信号処理回路１０８へ出力する。例えば、コンパレータＣＰ２は、第２のスロープ電圧ＶＲＥＦ２の電位レベルが画素信号（アナログ信号）の電位レベルより高い場合、ビット値「１」を出力し、第１のスロープ電圧ＶＲＥＦ１の電位レベルが画素信号（アナログ信号）の電位レベルより低い場合、ビット値「０」を出力する。すなわち、コンパレータＣＰ２は、第２のスロープ電圧ＶＲＥＦ２の電位レベルと画素信号（アナログ信号）の電位レベルとの大小関係が反転した際に、その比較結果φＣＰ２を反転させて出力する。
【００６５】
カウンタ１４２は、比較結果φＣＰ１，φＣＰ２をコンパレータＣＰ１，ＣＰ２からそれぞれ受け、クロックφＣＣＫをタイミング制御回路７から受ける。カウンタ１４２は、スロープ電圧の電位レベルが変化し始めてから２つのコンパレータＣＰ１，ＣＰ２の比較結果φＣＰ１，φＣＰ２のいずれかが反転するまでのクロック数（クロックφＣＣＫのパルス数）をカウントする。すなわち、カウンタ１４２は、第１のスロープ電圧ＶＲＥＦ１の電位レベルの変化と第２のスロープ電圧ＶＲＥＦ２の電位レベルの変化とが並行して行われ、２つのコンパレータＣＰ１，ＣＰ２による比較動作が並行して行われている状態で、コンパレータＣＰ１及びコンパレータＣＰ２のいずれかの出力信号が反転するまでのクロック数をカウントする。カウンタ１４２は、カウント値をラッチ回路４３に出力する。
【００６６】
例えば、Ｖ１＜Ｖｓ＜Ｖ３である場合、２つのコンパレータＣＰ１，ＣＰ２のうちコンパレータＣＰ１の比較結果φＣＰ１が反転する。図４に示すように、画素ＰＣの信号レベルをサンプリングする期間ＴＰｓ１００において、光電変換部ＰＤの電荷が転送部ＴＧにより電荷電圧変換部ＦＤへ転送された状態で出力部ＡＭＰにより出力された信号レベルＶｓが信号線の電位ＶＳＩＧのレベルとして２つのコンパレータＣＰ１，ＣＰ２にそれぞれ入力される。カウンタ１４２は、信号レベルＶｓについて、第１のスロープ電圧ＶＲＥＦ１の電位レベルが変化し始めてからコンパレータＣＰ１の比較結果φＣＰ１が反転するまでのクロック数をカウントして、信号レベルＶｓのカウント値をラッチ回路４３に出力する。信号レベルＶｓのカウント値は、レベルＶ１と信号レベルＶｓとのレベル差に対応している。すなわち、カウンタ１４２は、レベルＶ１とリセットレベルＶｓとのレベル差を時間に変換し、その時間をカウント（画素カウント）する。
【００６７】
例えば、Ｖ３＜Ｖｓ＜Ｖ２である場合、２つのコンパレータＣＰ１，ＣＰ２のうちコンパレータＣＰ２の比較結果φＣＰ２が反転する。図５に示すように、画素ＰＣの信号レベルをサンプリングする期間ＴＰｓ１００において、光電変換部ＰＤの電荷が転送部ＴＧにより電荷電圧変換部ＦＤへ転送された状態で出力部ＡＭＰにより出力された信号レベルＶｓが信号線の電位ＶＳＩＧのレベルとして２つのコンパレータＣＰ１，ＣＰ２にそれぞれ入力される。カウンタ１４２は、信号レベルＶｓについて、第２のスロープ電圧ＶＲＥＦ２の電位レベルが変化し始めてからコンパレータＣＰ２の比較結果φＣＰ２が反転するまでのクロック数をカウントして、信号レベルＶｓのカウント値をラッチ回路４３に出力する。信号レベルＶｓのカウント値は、レベルＶ２と信号レベルＶｓとのレベル差に対応している。すなわち、カウンタ１４２は、レベルＶ２とリセットレベルＶｓとのレベル差を時間に変換し、その時間をカウント（画素カウント）する。
【００６８】
デジタル信号処理回路１０８は、コンパレータＣＰ１，ＣＰ２の出力信号φＣＰ１，φＣＰ２及びデジタル信号Ｖｏｕｔを各列のカラムＡＤＣ回路４−１〜４−ｎから受ける。デジタル信号処理回路１０８は、各列の水平期間において、コンパレータＣＰ１の出力信号φＣＰ１が反転した場合、カウンタ１４２のカウント値に応じたデジタル値Ｄａｔａを生成して出力する。あるいは、デジタル信号処理回路１０８は、各列の水平期間において、コンパレータＣＰ２の出力信号φＣＰ２が反転した場合、参照カウンタ１０９のフルカウント値からカウンタ１４２のカウント値を減算した値に応じたデジタル値Ｄａｔａを生成して出力する。
【００６９】
図２に示すように、デジタル信号処理回路１０８は、例えば、切り替え部１８２及び減算部１８３をさらに有する。
【００７０】
切り替え部１８２は、出力信号φＣＰ１，φＣＰ２をコンパレータＣＰ１，ＣＰ２からそれぞれ受け、デジタル信号Ｖｏｕｔを各列のセンスアンプ４４から受ける。切り替え部１８２は、出力信号φＣＰ１，φＣＰ２に応じて、２つのコンパレータＣＰ１，ＣＰ２のうちどちらのコンパレータの出力信号が反転したのかを認識できる。切り替え部１８２は、コンパレータＣＰ１の出力信号φＣＰ１が反転した場合、カウンタ１４２の信号レベルＶｓのカウント値に応じたデジタル信号Ｖｏｕｔｓを、減算部１８３をバイパスさせるようにデジタル信号処理回路１０８の出力側へ転送する。すなわち、切り替え部１８２は、コンパレータＣＰ１の出力信号φＣＰ１が反転した場合、デジタル信号ＶｏｕｔｓをＣＤＳ回路８１へ転送する。
【００７１】
あるいは、切り替え部１８２は、コンパレータＣＰ２の出力信号φＣＰ２が反転した場合、カウンタ１４２の信号レベルＶｓのカウント値に応じたデジタル信号Ｖｏｕｔｓを減算部１８３へ転送する。
【００７２】
減算部１８３は、切り替え部１８２を介してセンスアンプ４４からデジタル信号Ｖｏｕｔｓを受け、フルカウント値に応じたデジタル信号Ｖｆを参照カウンタ１０９から受ける。減算部１８３は、切り替え部１８２を介してカウンタ１４２の信号レベルＶｓのカウント値に応じたデジタル信号Ｖｏｕｔｓを受けた場合、参照カウンタ１０９のフルカウント値からカウンタ１４２のカウント値を減算する。減算部１８３は、減算結果をデジタル信号処理回路１０８の出力側へ出力する。すなわち、減算部１８３は、レベルＶ２とリセットレベルＶｓとのレベル差に対応したカウント値を、本来の信号レベル、すなわちレベルＶ１とリセットレベルＶｓとのレベル差に対応したカウント値に変換する（図４，５参照）。そして、減算部１８３は、その変換結果としての減算結果をＣＤＳ回路８１へ転送する。
【００７３】
ＣＤＳ回路８１は、信号レベルＶｓのカウント値に応じたデジタル信号Ｖｏｕｔｓを受けた際に、デジタル信号Ｖｏｕｔｒとデジタル信号Ｖｏｕｔｓとの差分を取り、その差分をデジタル値Ｄａｔａとして出力する。
【００７４】
例えば、Ｖ３＜Ｖｓ＜Ｖ２である場合、デジタル信号処理回路１０８は、次の数式１の演算を行う。
【００７５】
（デジタル値）＝（信号レベルＶｓのカウント値）−（リセットレベルＶｒのカウント値）・・・数式１
【００７６】
例えば、リセットレベルＶｒのカウント値が６４カウントであり、信号レベルＶｓのカウント値が３００カウントである場合、デジタル値＝３００−６４＝２３６（カウント）になる。
【００７７】
例えば、Ｖ３＜Ｖｓ＜Ｖ２である場合、デジタル信号処理回路１０８は、次の数式２の演算を行う。
【００７８】
（デジタル値）＝（参照カウンタ１０９のフルカウント値）−（信号レベルＶｓのカウント値）−（リセットレベルＶｒのカウント値）・・・数式２
【００７９】
例えば、参照カウンタ１０９のフルカウント値が１０２４カウントであり、リセットレベルＶｒのカウント値が６４カウントであり、信号レベルＶｓのカウント値が３００カウントである場合、デジタル値＝１０２４−３００−６４＝６６０（カウント）になる。
【００８０】
図４，５に示されるように、１列分の画素信号を処理してデジタル値Ｄａｔａとして出力するための１水平期間（１Ｈ  Ｐｅｒｉｏｄ）において、期間ＴＰｓ１００における信号レベルＶｓのサンプリングに用いる第１のスロープ電圧ＶＲＥＦ１のレベルＶ１〜Ｖ３の時間幅と第２のスロープ電圧ＶＲＥＦ２のレベルＶ２〜Ｖ３の時間幅とは、いずれも、基本の形態のスロープ電圧ＶＲＥＦのレベルＶ１〜Ｖ２の時間幅の約半分に低減できる。
【００８１】
例えば、参照カウンタ１０９が１０ビットのカウンタであり、参照カウンタ１０９のフルカウント値が１０２４カウントである場合、期間ＴＰｓ１００は、１０２４カウントの半分の５１２分の長さに低減できる。あるいは、例えば、参照カウンタ１０９が１１ビットのカウンタであり、参照カウンタ１０９のフルカウント値が２０４８カウントである場合、期間ＴＰｓは、２０４８カウントの半分の１０２４分の長さに低減できる。
【００８２】
これにより、画素ＰＣの信号レベルをサンプリングする期間ＴＰｓ１００は、基本の形態における、画素ＰＣの信号レベルをサンプリングする期間ＴＰｓに比べて約半分に低減できる。この結果、１水平期間の長さを図４，５に示すΔＴ分短くすることができる。
【００８３】
以上のように、第１の実施形態では、固体撮像装置１９５における各列のＡＤ変換回路１０１において、カウンタ１４２は、第１のスロープ電圧ＶＲＥＦ１の電位レベルの変化と第２のスロープ電圧の電位レベルの変化とが並行して行われ、２つのコンパレータＣＰ１，ＣＰ２による比較動作が並行して行われている状態で、２つのコンパレータＣＰ１，ＣＰ２のいずれかの出力信号が反転するまでのクロック数をカウントする。これにより、信号レベルのサンプリングに用いるスロープ電圧の時間幅を基本の形態に比べて約半分に低減でき、画素の信号レベルのカウント（画素カウント）に要する時間を低減できる。また、参照カウンタ１０９は、フルカウント値を定常的にデジタル信号処理回路１０８へ出力する。デジタル信号処理回路１０８は、コンパレータＣＰ１の出力信号が反転した場合、カウンタ１４２のカウント値に応じたデジタル値を生成して出力し、コンパレータ１４２の出力信号が反転した場合、参照カウンタ１０９のフルカウント値からカウンタ１４２のカウント値を減算した値に応じたデジタル値を生成して出力する。これにより、フルカウント値を定常的に得ることができるので、信号レベルＶｓが中間レベルＶ３より画素の飽和レベルＶ２に近い場合に、信号レベルのカウント値を本来の信号レベルのカウント値に変換するための処理を高速に行うことができる。この結果、本来の信号レベルのカウント（画素カウント）に要する時間を低減できるので、画素カウントを行ってデジタル値を生成して出力することに要するトータルの時間（１水平期間）を低減できる。
【００８４】
したがって、画素カウントの精度を上げるためにカウンタ１４２のビット数を大きくした場合でも、画素カウントを行ってデジタル値を生成して出力することに要するトータルの時間（１水平期間）を低減できる。すなわち、画素カウントの精度を向上できるとともに、１水平期間の長さを低減できる。
【００８５】
また、第１の実施形態では、ＡＤ変換回路１０１のデジタル信号処理回路１０８において、切り替え部１８２は、コンパレータＣＰ１の出力信号φＣＰ１が反転した場合、減算部１８３をバイパスさせるようにカウンタ１４２のカウント値をデジタル信号処理回路１０８の出力側へ転送する。切り替え部１８２は、コンパレータＣＰ２の出力信号φＣＰ２が反転した場合、カウンタ１４２のカウント値を減算部１８３へ転送する。減算部１８３は、切り替え部１８２を介してカウンタ１４２のカウント値を受けた場合、参照カウンタ１０９のフルカウント値からカウンタ１４２のカウント値を減算して、減算結果をデジタル信号処理回路１０８の出力側へ出力する。これにより、コンパレータＣＰ１の出力信号が反転した場合、カウンタ１４２のカウント値に応じたデジタル値を生成して出力でき、コンパレータ１４２の出力信号が反転した場合、参照カウンタ１０９のフルカウント値からカウンタ１４２のカウント値を減算した値に応じたデジタル値を生成して出力できる。
【００８６】
（第２の実施形態）
次に、第２の実施形態にかかる固体撮像装置１９５ｉについて説明する。以下では、第１の実施形態と異なる部分を中心に説明する。
【００８７】
第１の実施形態では、リセットレベルＶｒのサンプリングを１つのコンパレータＣＰ１で行っているが、第２の実施形態では、リセットレベルＶｒのサンプリングを２つのコンパレータＣＰ１，ＣＰ２で並行して行う。
【００８８】
具体的には、固体撮像装置１９５ｉにおける各列のＡＤ変換回路は、例えば、図６に示すように構成されている。図６は、各列のＡＤ変換回路の構成を示す図である。図６では、画素配列ＰＡの第１列に対応したＡＤ変換回路１０１ｉ−１について例示的に示しているが、画素配列ＰＡの他の列に対応したＡＤ変換回路についても同様に構成されている。
【００８９】
ＡＤ変換回路１０１ｉ−１は、発生回路１０６Ｂ及びカラムＡＤＣ回路１０４−１（図２参照）に代えて、発生回路１０６Ｂｉ及びカラムＡＤＣ回路１０４ｉ−１を有している。
【００９０】
発生回路１０６Ｂｉは、画素ＰＣの信号レベルをサンプリングする期間ＴＰｓ１００だけでなく画素ＰＣのリセットレベルをサンプリングする期間ＴＰｒにおいてもランプ状の波形を有する第２のスロープ電圧ＶＲＥＦ２を発生させる。
【００９１】
図７、図８に示すように、第２のスロープ電圧ＶＲＥＦ２は、画素ＰＣのリセットレベルをサンプリングする期間ＴＰｒにおいて、レベルＶ１からレベルＶ４まで第１の傾き（＜０）で時間的に変化する。一方、第２のスロープ電圧ＶＲＥＦ２は、画素ＰＣの信号レベルをサンプリングする期間ＴＰｓ１００において、レベルＶ２から中間レベルＶ３まで第２の傾きで時間的に変化する。第２の傾きは、第１の傾きと逆の傾きである。
【００９２】
例えば、発生回路１０６Ａ及び発生回路１０６Ｂｉは、それぞれ、積分回路（図示せず）を有し、第１のスロープ電圧ＶＲＥＦ１及び第２のスロープ電圧ＶＲＥＦ２を発生させるために積分動作を行う。期間ＴＰｒにおいて、発生回路１０６Ａ及び発生回路１０６Ｂｉのそれぞれにおける積分回路に流す電流の極性を同じにすることで互いに同極性の積分動作を行わせる。そして、期間ＴＰｓ１００の開始タイミングで発生回路１０６Ｂｉの積分回路に流す電流を一時的に逆極性にし、期間ＴＰｓ１００の終了タイミングで発生回路１０６Ｂｉの積分回路に流す電流を発生回路１０６Ａと同極性に戻す。これにより、第２のスロープ電圧ＶＲＥＦ２を図７、図８に示すような波形にすることができる。
【００９３】
カラムＡＤＣ回路１０４ｉ−１は、カウンタ１４５ｉ、ラッチ回路１４６ｉ、及びセンスアンプ１４７ｉをさらに有する。カラムＡＤＣ回路１０４ｉ−１では、コンパレータＣＰ１の比較結果がカウンタ１４５ｉに入力され、コンパレータＣＰ２の比較結果がカウンタ１４２に入力される。カウンタ１４５ｉによるカウント動作とカウンタ１４２によるカウント動作とは、互いに並行して行われる。ラッチ回路１４６ｉによるカウンタ１４５ｉのカウント値のラッチ及びセンスアンプ１４７ｉへの転送とラッチ回路４３によるカウンタ１４２のカウント値のラッチ及びセンスアンプ４４への転送とは、互いに並行して行われる。そして、センスアンプ１４７ｉによるデジタル信号Ｖｏｕｔ１の切り替え部１８２への出力とセンスアンプ４４によるデジタル信号Ｖｏｕｔ２の切り替え部１８２への出力とは、互いに並行して行われる。デジタル信号Ｖｏｕｔ１は、カウンタ１４５ｉのカウント値に応じたデジタル信号であり、デジタル信号Ｖｏｕｔ２は、カウンタ１４２のカウント値に応じたデジタル信号である。
【００９４】
例えば、Ｖ１＜Ｖｓ＜Ｖ３である場合、図７に示すように、２つのコンパレータＣＰ１，ＣＰ２のうちコンパレータＣＰ１の比較結果φＣＰ１が反転する。あるいは、例えば、Ｖ３＜Ｖｓ＜Ｖ２である場合、図８に示すように、２つのコンパレータＣＰ１，ＣＰ２のうちコンパレータＣＰ２の比較結果φＣＰ２が反転する。
【００９５】
デジタル信号処理回路１０８において、切り替え部１８２は、カウンタ１４５ｉのリセットレベルＶｒのカウント値に応じたデジタル信号Ｖｏｕｔｒ１とカウンタ１４２のリセットレベルＶｒのカウント値に応じたデジタル信号Ｖｏｕｔｒ２とをそれぞれＣＤＳ回路８１へ転送する。ＣＤＳ回路８１は、デジタル信号Ｖｏｕｔｒ１及びジタル信号Ｖｏｕｔｒ２を保持する。
【００９６】
切り替え部１８２は、コンパレータＣＰ１の出力信号φＣＰ１が反転した場合、カウンタ１４５ｉの信号レベルＶｓのカウント値に応じたデジタル信号Ｖｏｕｔｓ１を、減算部１８３をバイパスさせるようにデジタル信号処理回路１０８の出力側へ転送する。すなわち、切り替え部１８２は、コンパレータＣＰ１の出力信号φＣＰ１が反転した場合、デジタル信号Ｖｏｕｔｓ１をＣＤＳ回路８１へ転送する。このとき、切り替え部１８２は、カウンタ１４２の信号レベルＶｓのカウント値に応じたデジタル信号Ｖｏｕｔｓ２を破棄してもよい。
【００９７】
あるいは、切り替え部１８２は、コンパレータＣＰ２の出力信号φＣＰ２が反転した場合、カウンタ１４２の信号レベルＶｓのカウント値に応じたデジタル信号Ｖｏｕｔｓ２を減算部１８３へ転送する。このとき、切り替え部１８２は、カウンタ１４５ｉの信号レベルＶｓのカウント値に応じたデジタル信号Ｖｏｕｔｓ１を破棄してもよい。
【００９８】
ＣＤＳ回路８１は、カウンタ１４５ｉの信号レベルＶｓのカウント値に応じたデジタル信号Ｖｏｕｔｓ１を受けた際に、デジタル信号Ｖｏｕｔｓ１に対応するデジタル信号Ｖｏｕｔｒ１を用いてＣＤＳ処理を行う。すなわち、ＣＤＳ回路８１は、デジタル信号Ｖｏｕｔｒ１とデジタル信号Ｖｏｕｔｓ１との差分を取り、その差分をデジタル値Ｄａｔａとして出力する。
【００９９】
あるいは、ＣＤＳ回路８１は、カウンタ１４２の信号レベルＶｓのカウント値に応じたデジタル信号Ｖｏｕｔｓ２を受けた際に、デジタル信号Ｖｏｕｔｓ２に対応するデジタル信号Ｖｏｕｔｒ２を用いてＣＤＳ処理を行う。すなわち、ＣＤＳ回路８１は、デジタル信号Ｖｏｕｔｒ２とデジタル信号Ｖｏｕｔｓ２との差分を取り、その差分をデジタル値Ｄａｔａとして出力する。
【０１００】
以上のように、第２の実施形態では、固体撮像装置１９５ｉにおける各列のＡＤ変換回路１０１ｉにおいて、画素ＰＣのリセットレベルＶｒのサンプリングを２つのコンパレータＣＰ１，ＣＰ２で並行して行い、その後の信号レベルＶｓのサンプリングも２つのコンパレータＣＰ１，ＣＰ２で並行して行う。これにより、信号レベルＶｓのサンプリングにおいて２つのコンパレータＣＰ１，ＣＰ２のいずれの出力信号が反転した場合も、リセットレベルＶｒ及び信号レベルＶｓの両方について同じコンパレータでサンプリングされたデジタル信号を用いてＣＤＳ処理を行うことができる。これにより、ＣＤＳ処理で画素の固定パターンノイズに加えてコンパレータのオフセットの影響を除去でき、さらに高精度なデジタル値を生成及び出力させることができる。
【０１０１】
（第３の実施形態）
次に、第３の実施形態にかかる固体撮像装置１９５ｊについて説明する。以下では、第１の実施形態と異なる部分を中心に説明する。
【０１０２】
第１の実施形態では、信号レベルＶｒのサンプリングを１回で行っているが、第３の実施形態では、信号レベルＶｒのサンプリングを複数回行う。すなわち、第３の実施形態では、マルチサンプリングを行う。
【０１０３】
具体的には、固体撮像装置１９５ｊにおける各列のＡＤ変換回路は、例えば、図９に示すように構成されている。図９は、各列のＡＤ変換回路の構成を示す図である。図９では、画素配列ＰＡの第１列に対応したＡＤ変換回路１０１ｊ−１について例示的に示しているが、画素配列ＰＡの他の列に対応したＡＤ変換回路についても同様に構成されている。
【０１０４】
ＡＤ変換回路１０１ｊ−１は、発生回路１０６Ａ、発生回路１０６Ｂ及びデジタル信号処理回路１０８（図２参照）に代えて、発生回路１０６Ａｊ、発生回路１０６Ｂｊ、及びデジタル信号処理回路１０８ｊを有している。デジタル信号処理回路１０８ｊは、平均化部１８４ｊをさらに有する。
【０１０５】
発生回路１０６Ａｊは、画素ＰＣの信号レベルをサンプリングする期間ＴＰｓにおいてもランプ状の波形を複数有する第１のスロープ電圧ＶＲＥＦ１を発生させる。
【０１０６】
図１０、図１１に示すように、第１のスロープ電圧ＶＲＥＦ１は、画素ＰＣの信号レベルをサンプリングする期間ＴＰｓにおいて、レベルＶ１から中間レベルＶ３までの第１の傾きでの時間的な変化を複数回（例えば、２回）行う。すなわち、第１のスロープ電圧ＶＲＥＦ１のレベルＶ１〜Ｖ３の時間幅が基本の形態のスロープ電圧ＶＲＥＦのレベルＶ１〜Ｖ２の時間幅の約半分に低減できるので、信号レベルＶｓをサンプリングするための期間Ｔｓの長さを基本の形態と同等に抑えながら、レベルＶ１〜Ｖ３の波形を２回用いて信号レベルＶｓのサンプリングを複数回（例えば、２回）行うことができる。
【０１０７】
発生回路１０６Ｂｊは、画素ＰＣの信号レベルをサンプリングする期間ＴＰｓにおいてもランプ状の波形を複数有する第２のスロープ電圧ＶＲＥＦ２を発生させる。
【０１０８】
図１０、図１１に示すように、第２のスロープ電圧ＶＲＥＦ２は、画素ＰＣの信号レベルをサンプリングする期間ＴＰｓにおいて、レベルＶ２から中間レベルＶ３までの第２の傾きでの時間的な変化を複数回（例えば、２回）行う。すなわち、第２のスロープ電圧ＶＲＥＦ２のレベルＶ２〜Ｖ３の時間幅が基本の形態のスロープ電圧ＶＲＥＦのレベルＶ１〜Ｖ２の時間幅の約半分に低減できるので、信号レベルＶｓをサンプリングするための期間Ｔｓの長さを基本の形態と同等に抑えながら、レベルＶ２〜Ｖ３の波形を２回用いて信号レベルＶｓのサンプリングを複数回（例えば、２回）行うことができる。
【０１０９】
ＣＤＳ回路８１は、信号レベルＶｓのカウント値に応じたデジタル信号Ｖｏｕｔｓを受けた際に、デジタル信号Ｖｏｕｔｒとデジタル信号Ｖｏｕｔｓとの差分を取り、その差分をデジタル値Ｄａｔａとして平均化部１８４ｊへ出力する。ＣＤＳ回路８１は、デジタル値Ｄａｔａの平均化部１８４ｊへの出力を複数回（例えば、２回）行う。
【０１１０】
平均化部１８４ｊは、ＣＤＳ回路８１からデジタル値Ｄａｔａを複数回（例えば、２回）受ける。平均化部１８４ｊは、複数回のうち最終回のデジタル値Ｄａｔａを受けるまで、デジタル値Ｄａｔａを受ける度にそのデジタル値Ｄａｔａを保持する。平均化部１８４ｊは、複数回のうち最終回のデジタル値Ｄａｔａを受けたら、複数のデジタル値Ｄａｔａを平均化する。平均化部１８４ｊは、平均化されたデジタル値Ｄａｔａ’をＩＳＰ９６へ出力する。
【０１１１】
以上のように、第３の実施形態では、固体撮像装置１９５ｊにおける各列のＡＤ変換回路１０１ｊにおいて、デジタル信号処理回路１０８ｊは、コンパレータＣＰ１の出力信号φＣＰ１が反転した場合、カウンタ１４２のカウント値に応じたデジタル値Ｄａｔａを第１のスロープ電圧ＶＲＥＦ１の複数回の変化のそれぞれについて生成し、生成された複数のデジタル値を平均化して出力する。あるいは、デジタル信号処理回路１０８ｊは、コンパレータＣＰ２の出力信号φＣＰ２が反転した場合、参照カウンタ１０９のフルカウント値からカウンタ１４２のカウント値を減算した値に応じたデジタル値Ｄａｔａを第２のスロープ電圧ＶＲＥＦ２の複数回の変化のそれぞれについて生成し、生成された複数のデジタル値を平均化して出力する。これにより、信号レベルをサンプリングするための期間の長さを基本の形態と同等に維持しながら、画素のランダムノイズの影響を容易に低減でき、画素の信号のダイナミックレンジを容易に増大できる。
【０１１２】
例えば、図１２（ａ）は、信号レベルのサンプル数を変化させた時のＡＤ変換回路の分解能と画素のランダムノイズとの関係を示す図である。図１０に示されるように、信号レベルのサンプル数を増加させると、ＡＤコンバータ分解能が一定である場合においても、ランダムノイズを低減できる。例えば、サンプル数を２倍にすると、ランダムノイズを１／√２に低減できる。
【０１１３】
図１２（ｂ）は、信号レベルのサンプル数を変化させた時のＡＤ変換回路の分解能と画素の信号のダイナミックレンジとの関係を示す図である。図１１に示されるように、信号レベルのサンプル数を増加させると、ＡＤ変換回路の分解能が一定である場合においても、画素の信号のダイナミックレンジを増加させることができる。例えば、サンプル数を２倍にすると、画素の信号のダイナミックレンジは３ｄＢだけ増加させることができる。
【０１１４】
（第４の実施形態）
次に、第４の実施形態にかかる固体撮像装置２９５について説明する。以下では、第１の実施形態と異なる部分を中心に説明する。
【０１１５】
第１の実施形態では、信号レベルＶｒが画素の飽和レベルに近い場合における本来の信号レベルのカウント値を得るために参照カウンタ１０９のフルカウント値を用いているが、第４の実施形態では、信号レベルＶｒが画素の飽和レベルに近い場合における信号レベルのカウント値を得るためにダウンカウンタを用いる。
【０１１６】
具体的には、固体撮像装置２９５における各列のＡＤ変換回路２０１−１〜２０１−ｎは、例えば、図１３に示すように参照カウンタ１０９が省略された構成になる。図１３は、固体撮像装置２９５の構成を示す図である。例えば、各列のＡＤ変換回路２０１−１〜２０１−ｎは、図１４に示すように構成されている。図１４は、各列のＡＤ変換回路の構成を示す図である。図１４では、画素配列ＰＡの第１列に対応したＡＤ変換回路２０１−１について例示的に示しているが、画素配列ＰＡの他の列に対応したＡＤ変換回路２０１−２〜２０１−ｎについても同様に構成されている。
【０１１７】
ＡＤ変換回路２０１−１は、カラムＡＤＣ回路１０４−１及びデジタル信号処理回路１０８（図２参照）に代えて、カラムＡＤＣ回路２０４−１及びデジタル信号処理回路２０８を有している。
【０１１８】
カラムＡＤＣ回路２０４−１は、カウンタ１４２（図２参照）に代えてダウンカウンタ（第２のカウンタ）２４２を有するとともに、アップカウンタ（第１のカウンタ）２４５、ラッチ回路２４６、及びセンスアンプ２４７をさらに有する。カラムＡＤＣ回路２０４−１では、コンパレータＣＰ１の比較結果がアップカウンタ２４５に入力され、コンパレータＣＰ２の比較結果がカウンタ２４２に入力される。
【０１１９】
アップカウンタ２４５は、信号レベルＶｓについて、第１のスロープ電圧ＶＲＥＦ１の電位レベルが変化し始めてからコンパレータＣＰ１の比較結果φＣＰ１が反転するまでのクロック数をセロカウント値からカウントアップする。セロカウント値は、第１のスロープ電圧ＶＲＥＦ１のレベルＶ１に対応したカウント値である。アップカウンタ２４５は、信号レベルＶｓのカウント値をラッチ回路２４６に出力する。
【０１２０】
ダウンカウンタ２４２は、信号レベルＶｓについて、第２のスロープ電圧ＶＲＥＦ２の電位レベルが変化し始めてからコンパレータＣＰ２の比較結果φＣＰ２が反転するまでのクロック数をフルカウント値からカウントダウンする。フルカウント値は、第２のスロープ電圧ＶＲＥＦ２のレベルＶ２に対応したカウント値である。ダウンカウンタ２４２は、信号レベルＶｓのカウント値をラッチ回路４３に出力する。
【０１２１】
アップカウンタ２４５によるカウント動作（ゼロカウント値からのカウントアップ動作）とカウンタ２４２によるカウント動作（フルカウント値からのカウントダウン動作）とは、互いに並行して行われる。ラッチ回路２４６によるアップカウンタ２４５のカウント値のラッチ及びセンスアンプ２４７への転送とラッチ回路４３によるカウンタ２４２のカウント値のラッチ及びセンスアンプ４４への転送とは、互いに並行して行われる。そして、センスアンプ２４７によるデジタル信号Ｖｏｕｔ１の切り替え部２８２への出力とセンスアンプ４４によるデジタル信号Ｖｏｕｔ２の切り替え部２８２への出力とは、互いに並行して行われる。デジタル信号Ｖｏｕｔ１は、アップカウンタ２４５のカウント値に応じたデジタル信号であり、デジタル信号Ｖｏｕｔ２は、ダウンカウンタ２４２のカウント値に応じたデジタル信号である。
【０１２２】
デジタル信号処理回路２０８は、コンパレータＣＰ１の出力信号φＣＰ１が反転した場合、アップカウンタ２４５のカウント値に応じたデジタル値Ｄａｔａを生成して出力する。あるいは、デジタル信号処理回路２０８は、コンパレータＣＰ２の出力信号φＣＰ２が反転した場合、ダウンカウンタ２４２のカウント値に応じたデジタル値を生成して出力する。
【０１２３】
図１４に示すように、デジタル信号処理回路２０８は、減算部１８３（図２参照）を有さず、切り替え部１８２（図２参照）に代えて切り替え部２８２を有する。
【０１２４】
切り替え部２８２は、出力信号φＣＰ１，φＣＰ２をコンパレータＣＰ１，ＣＰ２からそれぞれ受け、デジタル信号Ｖｏｕｔ１を各列のセンスアンプ２４７から受け、デジタル信号Ｖｏｕｔ２を各列のセンスアンプ４４から受ける。切り替え部２８２は、出力信号φＣＰ１，φＣＰ２に応じて、２つのコンパレータＣＰ１，ＣＰ２のうちどちらのコンパレータの出力信号が反転したのかを認識できる。
【０１２５】
切り替え部２８２は、コンパレータＣＰ１の出力信号φＣＰ１が反転した場合、アップカウンタ２４５の信号レベルＶｓのカウント値に応じたデジタル信号Ｖｏｕｔｓ１を選択してＣＤＳ回路８１へ転送する。このとき、切り替え部２８２は、アップカウンタ２４２の信号レベルＶｓのカウント値に応じたデジタル信号Ｖｏｕｔｓ２を破棄してもよい。これにより、ＣＤＳ回路８１は、信号レベルＶｓのカウント値に応じたデジタル信号Ｖｏｕｔｓ１を受けた際に、デジタル信号Ｖｏｕｔｒ１とデジタル信号Ｖｏｕｔｓ１との差分を取り、その差分をデジタル値Ｄａｔａとして出力する。
【０１２６】
あるいは、切り替え部２８２は、コンパレータＣＰ２の出力信号φＣＰ２が反転した場合、カウンタ２４２の信号レベルＶｓのカウント値に応じたデジタル信号Ｖｏｕｔｓ２を選択してＣＤＳ回路８１へ転送する。このとき、切り替え部２８２は、アップカウンタ２４５の信号レベルＶｓのカウント値に応じたデジタル信号Ｖｏｕｔｓ１を破棄してもよい。これにより、ＣＤＳ回路８１は、信号レベルＶｓのカウント値に応じたデジタル信号Ｖｏｕｔｓ２を受けた際に、デジタル信号Ｖｏｕｔｒ１とデジタル信号Ｖｏｕｔｓ２との差分を取り、その差分をデジタル値Ｄａｔａとして出力する。
【０１２７】
以上のように、第４の実施形態では、固体撮像装置２９５における各列のＡＤ変換回路２０１において、デジタル信号処理回路２０８は、コンパレータＣＰ１の出力信号φＣＰ１が反転した場合、アップカウンタ２４５のカウント値に応じたデジタル値Ｄａｔａを生成して出力する。あるいは、デジタル信号処理回路２０８は、コンパレータＣＰ２の出力信号φＣＰ２が反転した場合、ダウンカウンタ２４２のカウント値に応じたデジタル値を生成して出力する。これにより、信号レベルＶｓが中間レベルＶ３より画素の飽和レベルＶ２に近い場合に、参照カウンタ１０９のフルカウント値を用いることなく信号レベルのカウント値を得ることができる。したがって、画素カウントを行ってデジタル値を生成して出力することに要するトータルの時間（１水平期間）をさらに低減できる。
【０１２８】
なお、アップカウンタ２４５は、アップダウンカウンタがカウントアップするように切り替えられたものを用いてもよい。ダウンカウンタ２４２は、アップダウンカウンタがカウントダウンするように切り替えられたものを用いてもよい。
【０１２９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１３０】
１，１０１，１０１ｉ，１０１ｊ，２０１  ＡＤ変換回路、９５，１９５，１９５ｉ，１９５ｊ，２９５  固体撮像装置。
【図１】
2015097353.tif 000003
【図２】
2015097353.tif 000004
【図３】
2015097353.tif 000005
【図４】
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【図５】
2015097353.tif 000007
【図６】
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【図７】
2015097353.tif 000009
【図８】
2015097353.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2015097353.tif 000017
【図１６】
2015097353.tif 000018
【図１７】
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【図１８】
2015097353.tif 000020
【図１９】
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【図２０】
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