(57)【要約】【課題】  高速シリアル送線において、伝送損失と多重反射の影響を受けて劣化しやすいアイパターンを回復させる。【解決手段】  入力端子１と出力端子３との間に直列抵抗Ｒｓを直列接続する。入力端子１と出力端子３との間に、直列抵抗Ｒｓと並列するよう、インダクタＬ１とキャパシタＣ１からなる共振回路１１と、インダクタＬ３とキャパシタＣ３からなる共振回路１３とを接続する。インダクタＬ１とキャパシタＣ１との接続点Ｐ１にシャント抵抗Ｒ１の一端を接続し、他端を接地先へ接続する。インダクタＬ３とキャパシタＣ３との接続点Ｐ３にシャント抵抗Ｒ３の一端を接続し、他端を接地先へ接続する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
入力点と出力点との間に直列接続された第１の直列抵抗と、
前記入力点に一端が接続された第１のインダクタと、
この第１のインダクタの他端と前記出力点との間に接続された第１のキャパシタと、
前記入力点に一端が接続された第２のキャパシタと、
この第２のキャパシタの他端と前記出力点との間に接続された第２のインダクタと、
前記第１のインダクタと前記第１のキャパシタとの接続点と第１の接地先との間に接続された第１のシャント抵抗と、
前記第２のキャパシタと第２のインダクタとの接続点と第２の接地先との間に接続された第２のシャント抵抗と、
を具備することを特徴とする受動イコライザ。
【請求項２】
前記第１のインダクタは分割されて複数個の第１の分割点を有し、前記第２のインダクタは前記第１のインダクタと同様に分割されて前記第１の分割点と同数の第２の分割点を有し、前記第１の分割点と第２の分割点との間に第３のキャパシタが接続されてなる請求項１記載の受動イコライザ。
【請求項３】
前記第１のインダクタおよび前記第２のインダクタは接近して平行配置され、それら第１、第２のインダクタを形成する導体間に分布定数的に前記第１、第２および第３のキャパシタが形成された請求項２記載の受動イコライザ。
【請求項４】
前記第１の接地先および前記第２の接地先は、グラウンド端子、電源グラウンド又は電源ラインである請求項１〜３いずれか１記載の受動イコライザ。
【請求項５】
前記受動イコライザは、差動信号用として同一のものが対で並べられ、各対の前記第１の接地先どうしおよび前記第２の接地先どうしが接続されてなる請求項１〜３いずれか１記載の受動イコライザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は波形等化回路などの受動イコライザに係り、特に１０Ｇビット／秒を超える超高速信号のシリアル伝送において、多重反射と伝送損失の影響を抑制可能な受動イコライザに関する。
【背景技術】
【０００２】
１０Ｇビット／秒を超える超高速信号のシリアル伝送においては、その周波数の高さから、信号源ＩＣの出力容量やレシーバーＩＣの入力容量等の影響を受け易く、伝送損失やインピーダンスミスマッチによる多重反射が発生し易い。
【０００３】
しかも、伝送信号のパルス幅がデータ内容によって動的に変化するから、特に「０」や「１」を単発で発生する最小パルス幅データの１ユニットインターバル（ＵＩ）信号は、その周波数が最も高いため、伝送損失や多重反射の影響を最も強く受ける。
【０００４】
他方、「０」や「１」が２回連続する２ＵＩ信号、「０」や「１」が３回連続する３ＵＩ信号等は、ユニットインターバルが大きくなるに従ってその信号周波数が低くなる分、伝送損失や多重反射の影響が軽減されて行く。
【０００５】
これにより、ユニットインターバル毎に伝送損失による振幅減少や多重反射による立上り／立下りエッジのゆらぎが異なった量で発生し、アイパターンが閉じた状態となってビットエラーを発生する要因となる。
【０００６】
なお、アイパターンは、ランダムデータ信号波形を２ＵＩ毎に同じプロットエリア内に繰り返しプロットし、重ね合わせて表示したものであり、立上り／立下りエッジで囲まれた領域が広く開いた状態、すなわちアイパターンが開いた状態が好ましい。
【０００７】
このような伝送損失で閉じたアイパターンを開く手段としては、非特許文献１に示すような受動イコライザ、すなわち連続時間リニアイコライザ（ＣＴＬＥ：Ｃｏｎｔｉｎｕｏｕｓ  Ｔｉｍｅ  Ｌｉｎｅａｒ  Ｅｑｕａｌｉｚｅｒ）が多用されている。
【０００８】
さらに、伝送損失と多重反射が同時に発生したことによるアイパターン劣化を回復させる方法として、特許文献１に示すような受動イコライザが提案されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１０−２６８１５４号公報
【非特許文献】
【００１０】
【非特許文献１】電気通信普及財団  研究調査報告書 Ｎｏ．２３  ２００８、ｐ６０３  「通信・信号処理技術をチップ内／間高速高効率情報伝送に利用した集積回路システムの構築 」
【発明の開示】
【発明が解決しようとする課題】
【００１１】
非特許文献１による受動イコライザは、図１０に示すように、入力端子１および出力端子３間に接続された抵抗Ｒ１１、Ｒ１３、Ｒ１５によるアッテネータに対し、所望の高周波成分だけがアッテネータを迂回できるようなインダクタＬ２１およびキャパシタＣ２３からなるハイパスフィルタを各々並列接続したもので、比較的簡単な構成のため安価にでき、市場に広く出回っている。
【００１２】
図１０中のインダクタＬ２１は、非特許文献１では省略されているが、実際にはキャパシタＣ２３への接続線路の残留インダクタンス成分等により、必ず存在する。
【００１３】
そして、インダクタＬ２１とキャパシタＣ２３とで直列共振回路が形成され、その共振周波数で最小損失となるような伝達特性が実現する。
【００１４】
ただし、同じ共振周波数でもインダクタＬ２１とキャパシタＣ２３の定数の組み合わせ方で、図１１に示すように、伝達特性Ｓ２１に違いが生じ、インダクタＬ２１が０．５ｎＨと残留成分レベルの非常に小さい値の場合はピークがブロードな曲線Ａの特性となり、インダクタＬ２１を５ｎＨと意図的に大きなインダクタンス値に設定した場合はピークが急峻な曲線Ｂの特性となる。図１１は１０Ｇビット／秒の伝送信号向けに定数を設定した場合である。
【００１５】
図１０に示す従来の受動イコライザは、伝送損失に対する逆の伝達特性を得て、伝送損失に対する特性曲線と相殺させて平坦な伝達特性を実現することを目的としており、伝送損失がなだらかな単調減少曲線であることから、従来の受動イコライザに要求される伝達特性はピークがブロードな曲線Ａの特性である。
【００１６】
ところが、多重反射が発生している伝送線路内に図１０の受動イコライザを挿入すると、曲線Ａの受動イコライザの方が適しているとは言い難くなる。
【００１７】
図１２は、１０Ｇビット／秒の伝送信号に対して、多重反射と伝送損失が同時に発生している伝送線路に図１１の特性の受動イコライザを挿入した場合の受信端でのアイパターンであり、曲線Ｂの受動イコライザの方が立上がり／立下りエッジでのジッタが少ないアイパターンが得られている。
【００１８】
ただし、曲線Ｂの受動イコライザは伝送損失に対する補償には不適切な伝達特性のため、その分アイパターンの開きは不完全である。すなわち、図１０に示す従来の受動イコライザは、伝送損失に対する補償と、多重反射に対する補償が両立しないという問題点がある。
【００１９】
しかも、特性Ｂの受動イコライザは、ピークが急峻なため、インダクタＬ２１やキャパシタＣ２３の定数に誤差が発生すると、ピーク周波数がずれ、所望の周波数で補正ができなくなるという問題がある。
【００２０】
以上の理由から、従来の受動イコライザは、多重反射の影響を受け易いものの、特性Ａのものを用いざるを得ない状況にあった。
【００２１】
しかも、このような部品を小型化する場合、キャパシタＣ２３の電極面積減少による容量減少が避けられないので、従来の受動イコライザは小型化には不利な構造という問題点もあった。
【００２２】
一方、特許文献１の構成は、非常に簡単で、１０Ｇビット／秒程度の超高速の伝送信号まで良好な波形補正が実現可能だが、１ＵＩ周波数においてはインピーダンスミスマッチの状態となり、自身で反射波を発生させるため、より速い伝送速度、例えば１６Ｇビット／秒以上の伝送信号では充分な多重反射の除去ができない可能性がある。
【００２３】
例えば図１３は、多重反射および伝送損失が発生している１６Ｇビット／秒の伝送線路に、特許文献１の受動イコライザを挿入した場合のアイパターンである。最低限度のアイパターン改善は実現できているが、ジッタが多く改善の余地が残るアイパターンである。
【００２４】
本発明はそのような課題を解決するためになされたもので、超高速シリアル伝送、特に１０Ｇビット／秒を超える超高速信号のシリアル伝送において、伝送損失と多重反射によるアイパターンの劣化を回復させることが可能で、小型のチップ部品に適した受動イコライザを提供するものである。
【課題を解決するための手段】
【００２５】
そのような課題を解決するために本発明の請求項１に係る受動イコライザは、入力点と出力点との間に直列接続された第１の直列抵抗と、その入力点に一端が接続された第１のインダクタと、この第１のインダクタの他端とその出力点との間に接続された第１のキャパシタと、その入力点に一端が接続された第２のキャパシタと、この第２のキャパシタの他端とその出力点との間に接続された第２のインダクタと、それら第１のインダクタと第１のキャパシタとの接続点と第１の接地先との間に接続された第１のシャント抵抗と、それら第２のキャパシタと第２のインダクタとの接続点と第２の接地先との間に接続された第２のシャント抵抗とを具備している。
【００２６】
本発明の請求項２に係る受動イコライザは、上記第１のインダクタが分割されて複数個の第１の分割点を有し、その第２のインダクタが第１のインダクタと同様に分割されて第１の分割点と同数の第２の分割点を有し、それら第１の分割点と第２の分割点との間に第３のキャパシタが接続されてなる構成である。
【００２７】
本発明の請求項３に係る受動イコライザは、上記第１のインダクタおよび第２のインダクタが接近して平行配置され、それら第１、第２のインダクタを形成する導体間に分布定数的にそれら第１、第２および第３のキャパシタが形成された構成である。
【００２８】
本発明の請求項４に係る受動イコライザは、それら第１の接地先および第２の接地先がグラウンド端子、電源グラウンド又は電源ラインである構成である。
【００２９】
本発明の請求項５に係る受動イコライザは、差動信号用として同一のものが対で並べられ、各対のそれら第１の接地先どうしおよび第２の接地先どうしが接続されてなる構成である。
【発明の効果】
【００３０】
このような発明の請求項１に係る受動イコライザでは、入力点と出力点との間に、第１の直列抵抗、第１のインダクタおよび第１のキャパシタの直列回路、第２のキャパシタおよび第２のインダクタの直列回路が各々並列接続され、それら第１のインダクタと第１のキャパシタとの接続点と第１の接地先との間に第１のシャント抵抗が接続され、それら第２のキャパシタと第２のインダクタとの接続点と第２の接地先との間に第２のシャント抵抗が接続されてなるから、超高速シリアル伝送、特に１０Ｇビット／秒を超える超高速信号のシリアル伝送において、伝送損失と多重反射によるアイパターンの劣化を回復させることが可能で、小型チップ部品の構成に適する。
【００３１】
本発明の請求項２に係る受動イコライザでは、上記第１のインダクタおよび第２のインダクタが互いに分割されて同数の第１、第２の分割点を有し、それら第１の分割点と第２の分割点との間に第３のキャパシタが接続されてなるから、それら第１、第２のインダクタおよび分割点間の第３のキャパシタを分布定数で構成可能で、高い周波数まで安定した特性の実現が可能である。
【００３２】
本発明の請求項３に係る受動イコライザは、接近して平行配置された第１のインダクタおよび第２のインダクタを形成する導体間に、それら第１、第２および第３のキャパシタが分布定数的に形成されてなるから、第１〜第３のキャパシタを個別構成部品として用意する必要がなくなり、より安価で、小型化が容易となる。
【００３３】
本発明の請求項４に係る受動イコライザでは、上記第１の接地先と上記第２の接地先がグラウンド端子、回路グラウンド又は電源ラインからなるので、シングルエンド伝送でも、差動伝送でも使用可能である。
【００３４】
本発明の請求項５に係る受動イコライザでは、同一のものを対で並べて差動信号用とし、各対の上記第１の接地先どうしおよび上記第２の接地先どうしを接続してなるから、差動伝送においてグラウンド端子なしで構成でき、絶縁を確保し易い。
【図面の簡単な説明】
【００３５】
【図１】本発明に係る受動イコライザの第１の実施の形態を示す回路図である。
【図２】図１の受動イコライザの周波数特性曲線である。
【図３】伝送損失と多重反射の影響を受けた場合の参考となるアイパターンである。
【図４】図１の受動イコライザを使用した場合のアイパターンである。
【図５】伝送損失と多重反射の影響を受けた場合の参考となるアイパターンである。
【図６】図１の受動イコライザを使用した場合のアイパターンである。
【図７】図１に示す受動イコライザの部品配置を整理して書き換えた回路図である。
【図８】本発明に係る受動イコライザの第２の実施の形態を示す回路図である。
【図９】本発明に係る受動イコライザの第３の実施の形態を示す回路図である。
【図１０】従来の受動イコライザの等価回路である。
【図１１】図１０に示す従来の受動イコライザの周波数特性曲線である。
【図１２】図１０に示す従来の受動イコライザを使用した場合のアイパターンである。
【図１３】従来の受動イコライザを使用した場合のアイパターンである。
【発明を実施するための形態】
【００３６】
以下、本発明の実施の形態を図面を参照して説明する。
図１は本発明に係る受動イコライザＥの第１の実施の形態を示す回路図である。
【００３７】
図１において、入力端子１と出力端子３との間には、直列抵抗Ｒｓが直列接続されるとともに、インダクタ（第１のインダクタ）Ｌ１とこれに直列接続されたキャパシタ（第１のキャパシタ）Ｃ１とからなる共振回路１１、更に、キャパシタ（第２のキャパシタ）Ｃ３とこれに直列接続されたインダクタ（第２のインダクタ）Ｌ３からなる共振回路１３が接続されている。
【００３８】
インダクタＬ１は入力端子１側に、インダクタＬ３は出力端子３側に配置され、キャパシタＣ１は出力端子３側に、キャパシタＣ３は入力端子１側に配置されており、それら直列抵抗Ｒｓおよび共振回路１１、１３は入出力端子１、３間に互いに並列接続されている。
【００３９】
インダクタＬ１とキャパシタＣ１との接続点（第１の接続点）Ｐ１には、シャント抵抗（第１のシャント抵抗）Ｒ１の一端が接続されており、シャント抵抗Ｒ１の他端が第１の接地先（接地点）に接続されている。
【００４０】
インダクタＬ３とキャパシタＣ３との接続点（第２の接続点）Ｐ３には、シャント抵抗（第２のシャント抵抗）Ｒ３の一端が接続されており、シャント抵抗Ｒ３の他端が第２の接地先（接地点）に接続されている。第１の実施の形態では、第１および第２の接地先ともに電源グラウンドである。
【００４１】
直列抵抗Ｒｓおよびシャント抵抗Ｒ１、Ｒ３は、直流（ＤＣ）的にπ型アッテネータを構成している。例えば、伝送線路のインピーダンス値が５０Ωで、直流の減衰量を６ｄＢに設定するのであれば、直列抵抗Ｒｓの抵抗値は３７Ω、シャントＲ１、Ｒ３の抵抗値は１５０Ωとなる。
【００４２】
共振回路１１および共振回路１３は、必ずしも同じ定数とする必要はなく、各定数を別個に設定して伝達特性を調整することも可能である。しかし、通常はインダクタＬ１、Ｌ３どうし、キャパシタＣ１、Ｃ３どうしで定数を揃え、構成部品の種類を増やさないことが望ましい。
【００４３】
図２は、図１に示す受動イコライザＥの通過特性曲線であり、ピーク周波数（共振周波数）を５ＧＨｚに設定したものである。ここで示す各曲線は以下の条件のものである。
【００４４】
曲線Ｓ２１（１）：インダクタＬ１、Ｌ３ともに１０ｎＨ、キャパシタＣ１、Ｃ３ともに０．１ｐＦ
曲線Ｓ２１（２）：インダクタＬ１、Ｌ３ともに５ｎＨ、キャパシタＣ１、Ｃ３ともに０．２ｐＦ
曲線Ｓ２１（３）：インダクタＬ１、Ｌ３ともに１ｎＨ、キャパシタＣ１、Ｃ３ともに１ｐＦ
【００４５】
図２によれば、共振回路１１、１３のインダクタＬ１、Ｌ３の値が小さくなるほど、共振周波数付近の特性が急峻なカーブとなっていることが分かり、図１０に示す従来の受動イコライザにおいて、共振回路のインダクタンス値が大きくなるほど共振周波数付近の特性が急峻なカーブとなる傾向とは（図１１参照）、反対の傾向を示していることが分かる。
【００４６】
図３は、１０Ｇビット／秒の伝送信号が伝送損失と多重反射の影響を受け、劣化した状態を示すアイパターンである。
【００４７】
このようなアイパターン劣化を引き起こす伝送線路に対し、図１の受動イコライザＥを挿入した場合のアイパターンを図４に示す。各アイパターンは図２の通過特性に対応し、以下の条件のものである。
【００４８】
アイパターン（１）：インダクタＬ１、Ｌ３ともに１０ｎＨ、キャパシタＣ１、Ｃ３ともに０．１ｐＦ
アイパターン（２）：インダクタＬ１、Ｌ３ともに５ｎＨ、キャパシタＣ１、Ｃ３ともに０．２ｐＦ
アイパターン（３）：インダクタＬ１、Ｌ３ともに１ｎＨ、キャパシタＣ１、Ｃ３ともに１ｐＦ
【００４９】
図４から分かるように、インダクタＬ１、Ｌ３ともに大きい値の方が良好なアイパターンが得られている。しかも、従来の受動イコライザによるアイパターンである図１２と比べて大幅な改善が得られており、本発明による構成が多重反射によって劣化したアイパターンの回復に有効であることが示されている。
【００５０】
なお、当然のことであるが、図４および図１２のアイパターンを得るに当たっては、全く同じ伝送線路条件を適用している。
【００５１】
図１３に示す従来の受動イコライザによるアイパターンとの比較のために、図１の受動イコライザＥを１６Ｇビット／秒の伝送信号向けに定数設定した場合のアイパターンも示す。
【００５２】
図５は伝送損失と多重反射の影響を受けて劣化した１６Ｇビット／秒の伝送信号のアイパターン、図６は図１に示す受動イコライザＥを挿入した場合のアイパターンである。
【００５３】
図６と図１３との比較により、１６Ｇビット／秒の伝送信号に対し、本発明の受動イコライザＥは、従来の受動イコライザに比べて良好なアイパターンが得られていることが示されている。
【００５４】
ところで、図４で明らかになったとおり、インダクタＬ１、Ｌ３ともにインダクタンス値が大きい方が良いという構成、逆に言えばキャパシタＣ１、Ｃ３ともに小さい容量で良いという構成は、部品の小型化にも有利である。
【００５５】
その理由は、部品の小型化に伴い内部導体パターンが微細化されると、インダクタＬ１、Ｌ３は全体の外形サイズが小さくなっても、線路が細線化されるのでインダクタンス値を比較的維持し易い反面、キャパシタＣ１、Ｃ３については容量が小さくても良いので、小型化されても問題は少ないからである。
【００５６】
このように、本発明の受動イコライザＥは、小型化し易い点も、従来の受動イコライザに比べて優れた特徴と言える。
【００５７】
このように、図１に係る本発明の受動イコライザＥは、入力点１および出力点３との間に直列接続された直列抵抗Ｒｓと、その入力点１に一端が接続されたインダクタＬ１と、このインダクタＬ１の他端およびその出力点３との間に直列接続されたキャパシタＣ１と、その入力点１に一端が接続されたキャパシタＣ３と、このキャパシタＣ３の他端とその出力点３との間に直列接続されたインダクタＬ３と、それらインダクタＬ１およびキャパシタＣ１との接続点Ｐ１と電源グラウンドとの間に接続されたシャント抵抗Ｒ１と、それらキャパシタおよびインダクタとの接続点Ｐ３と電源グラウンドとの間に共通接続されたシャント抵抗Ｒ３とを具備する。
【００５８】
そのため、超高速シリアル伝送、特に１０Ｇビット／秒を超える超高速信号のシリアル伝送において、伝送損失と多重反射によるアイパターンの劣化を回復させることが可能で、小型のチップ部品に構成するのに適する利点がある。
【００５９】
図７は、図１の回路構成と同じものであるが、インダクタＬ１、Ｌ３およびキャパシタＣ１、Ｃ３の配置を見易く変更したものである。さらに、シャント抵抗Ｒ１、Ｒ３を電源グラウンドに直接接地するのではなく、受動イコライザＥを１個の独立した構成部品としたときのグラウンド端子５へ共通接続したものである。
【００６０】
グラウンド端子５は、電源グラウンドへ接続しても良いが、ロジックＩＣによっては伝送線路の終端抵抗接地先として、終端用電圧ラインを含む電源ラインへ接続する場合もある。この場合は、信号ラインが電源ラインにプルアップされることになるので、受動イコライザＥのグラウンド端子も同じ電源ラインに接続することが望ましい。
【００６１】
また、図７から分かるとおり、見方を変えれば、インダクタＬ１、Ｌ３およびキャパシタＣ１、Ｃ３は、平衡はしご型伝送線路を構成することになる。
【００６２】
従って、これらインダクタＬ１、Ｌ３およびキャパシタＣ１、Ｃ３を分布定数の平衡はしご型伝送線路又はそれに近い集中定数等価回路に置き換えた構成にすることが可能である。
【００６３】
図８は、本発明に係る受動イコライザＥの第２の実施の形態を示す回路図である。
【００６４】
すなわち、図７の回路構成において、インダクタＬ１、Ｌ３およびキャパシタＣ１、Ｃ３を分布定数の平衡はしご型伝送線路又はそれに近い集中定数等価回路に置き換えたものである。
【００６５】
換言すれば、図７のインダクタＬ１、Ｌ３について、同数で複数個の第１の分割点および第２の分割点を有するように分割し、インダクタＬ１、Ｌ３の向かい合う第１、第２の分割点どうしに新たなキャパシタ（第３のキャパシタ）Ｃ５を各々接続したことと等価であり、図示は省略するが、図２と同様な通過特性が得られる。
【００６６】
このような構成にすることにより、例えばインダクタＬ１、Ｌ３を対向するミアンダ線路とし、キャパシタＣ１、Ｃ３、Ｃ５を対向するインダクタＬ１、Ｌ３の導体間に形成される分布容量で形成配置することが可能であり、構成を簡略化することが可能である。
【００６７】
すなわち、インダクタＬ１、Ｌ３の入出力点又はこの付近の導体間でキャパシタＣ１、Ｃ３を形成し、インダクタＬ１、Ｌ３の入出力点間の途中の導体間でキャパシタＣ５を形成することが可能である。インダクタＬ１、Ｌ３の入出力点間の途中に多数の分割点が存在し、それら多数の分割点間に多数のキャパシタＣ５が形成されているのと等価と考えることが可能である。
【００６８】
このような構成では、キャパシタＣ１〜Ｃ５を個別構成部品として用意する構成する必要がなくなり、コクトダウンおよび小型化に寄与する。
【００６９】
なお、図８ではインダクタＬ１、Ｌ３が３個ずつに分割されているが、分割数は何個でも良い。
【００７０】
また、図８では、キャパシタＣ５は、はしご型平衡伝送線路を構成するよう接続されているが、格子型平衡伝送線路を構成するような交差する接続でも良い。
【００７１】
図９は本発明に係る受動イコライザＥの第３の実施の形態を示す回路図である。
【００７２】
これまで説明した受動イコライザＥは全てシングルエンド構成であったが、図９に示す構成は、図７に示す受動イコライザＥを２組並べて差動線路用としたものである。
【００７３】
ただし、シャント抵抗Ｒ１およびＲ３の接地先はグラウンド端子ではなく、差動線路用に対を構成する２組のシャント抵抗Ｒ１およびＲ３の接地先どうしを共通接続している。
【００７４】
これにより各シャント抵抗が直列接続されて、抵抗値が２倍の新たなシャント抵抗２×Ｒ１および２×Ｒ３に書き換えられる。その他の符号は、便宜的に一方の線路をｐ相、他方の線路をｎ相と呼ぶことにし、ｐ相内の符号には添え字ｐを追加、ｎ相内の符号には添え字ｎを追加しているが、ｐ相とｎ相とで全く同じ回路であるため、特性もシングルエンド構成の図７と同等である。従って特性の図示は省略する。
【００７５】
ただし、図９に示す構成は、シングルエンド構成とは異なって有利な点もある。シングルエンド構成の図７および図８では、信号線路とグラウンド端子間に比較的低い抵抗が接続されることから、信号線路とグラウンド端子間の絶縁を確保し難いという問題もある。
【００７６】
他方、差動線路用の図９の構成では、シャント抵抗２×Ｒ１および２×Ｒ３は直流的には差動信号線路間に接続されるのでグラウンド端子を省略でき、絶縁確保が容易である。
【００７７】
ところで、以上の説明では、インダクタＬ１およびＬ３間の結合については特に述べなかったが、小型化のためにはインダクタＬ１およびＬ３との接近は避けられず、インダクタＬ１およびＬ３間の結合が発生する場合もあり得る。
【００７８】
例えば、図７の構成において、対向するインダクタＬ１とＬ３間に正の結合があれば、インダクタＬ１とＬ３のインダクタンス値を減らす方向に働き、負の結合があれば、インダクタＬ１とＬ３のインダクタンス値を増やす方向に働くので、インダクタＬ１、Ｌ３間の結合を利用して所望の共振周波数に設定することが可能である。
【００７９】
さらに、差動構成では差動対間の結合も発生し得るが、これも同様にインダクタＬ１ｐ、Ｌ１ｎ、Ｌ３ｐおよびＬ３ｎのインダクタンス値を増減することに寄与するので、結合も利用して所望の共振周波数に設定すれば良いことになる。
【００８０】
また、本発明に係る受動イコライザは、遅延線やコモンモードフィルタと組合わせて同一パッケージに収納する構成にも好適する。
【符号の説明】
【００８１】
１、１ｐ、１ｎ  入力端子
３、３ｐ、３ｎ  出力端子
５  グラウンド端子
１１  共振回路（第１の共振回路）
１３  共振回路（第２の共振回路）
Ｃ１  キャパシタ（第１のキャパシタ）
Ｃ３  キャパシタ（第２のキャパシタ）
Ｃ５  キャパシタ（第３のキャパシタ）
Ｃ２３  キャパシタ
Ｅ  受動イコライザ
Ｌ１  インダクタ（第１のインダクタ）
Ｌ３  インダクタ（第２のインダクタ）
Ｌ２１  インダクタ
Ｐ１、Ｐ１ｎ、Ｐ１ｐ  接続点（第１の接続点）
Ｐ３、Ｐ３ｎ、Ｐ３ｐ  接続点（第２の接続点）
Ｒｓ、Ｒｓｐ、Ｒｓｎ  直列抵抗
Ｒ１、Ｒ１ｐ、Ｒ１ｎ、２×Ｒ１  シャント抵抗（第１のシャント抵抗）
Ｒ３、Ｒ３ｐ、Ｒ３ｎ、２×Ｒ３  シャント抵抗（第２のシャント抵抗）
Ｒ１１、Ｒ１３，Ｒ１５  抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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