(57)【要約】【課題】本発明は、印刷回路基板に関する。【解決手段】本発明は、反り減少を期待するために、コア層と、前記コア層に積層された絶縁層および回路層と、を有するビルドアップ印刷回路基板であって、前記コア層は、電子チップが内蔵される電子チップキャビティと、前記電子チップによる反りを相殺するためにダミーチップが内蔵されるダミーチップキャビティと、を含むことができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
コア層と、前記コア層に積層された絶縁層および回路層と、を有するビルドアップ印刷回路基板であって、
前記コア層は、
電子チップが内蔵される電子チップキャビティと、
前記電子チップによる反りを相殺するためにダミーチップが内蔵されるダミーチップキャビティと、を含む、印刷回路基板。
【請求項２】
コア層の中心から前記ダミーチップキャビティまでの距離と、コア層の中心から前記電子チップキャビティまでの距離は同一である、請求項１に記載の印刷回路基板。
【請求項３】
前記電子チップキャビティとダミーチップキャビティは、同一数量で形成される、請求項１に記載の印刷回路基板。
【請求項４】
前記電子チップとダミーチップは許容誤差範囲内で同じ反り値を有する、請求項１に記載の印刷回路基板。
【請求項５】
前記電子チップキャビティとダミーチップキャビティは、コア層の内部に複数個で形成されるにあたり、前記コア層の中心からそれぞれ交互に形成される、請求項１に記載の印刷回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、印刷回路基板に関し、より詳細には、反り減少が期待できる印刷回路基板に関する。
【背景技術】
【０００２】
近年、電子製品の軽量化、小型化、高速化、多機能化、および高性能化の傾向に応えるべく、高集積に対する要求が増加しつつある。
【０００３】
高集積のためには電子回路基板の厚さが減少する必要があり、このために電子回路基板のベースとなるコアの厚さが絶対的に減少しなければならない。
【０００４】
現在、印刷回路基板を製造するための工程は、銅箔が貼り付けられたコア層をベースとしてコア層に回路パターンを形成し、その上部と下部にそれぞれレジンからなるレイヤーを積層する。
【０００５】
コアの回路パターンは、マスクを貼り付けた後、予め設計されたパターン通りにエッチングしてなる。
【０００６】
この際、コアの層間連結方式は、レーザドリルや、メカニカルドリルを用いてビアホールを形成し、層間導通のためにビアホールの内部にめっき層を形成して電気的な層間連結をなしている。
【０００７】
かかる印刷回路基板は、高集積化および高性能化のために配線のピッチが薄くならなければならず、このために、既存のコア材料の物性を変化してレジンが沈殿したガラス繊維を使用することもある。
【０００８】
しかし、従来、印刷回路基板は、コア層の厚さが減少する場合、印刷回路基板を製造する際に多くの工程上の問題点が伴われ、特に、完成した印刷回路基板に電子素子を搭載する場合、電子素子と基板との間のストレスによって反りが発生する問題点がある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】韓国公開特許第２００２-００３５９３９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、前記のような問題点を鑑みて導き出されたものであり、ビルドアップ基板の内部に実装された電子チップによる反りを減少させるためにダミーチップを同時に内蔵することで基板全体の反りを相殺できる印刷回路基板を提供することを目的とする。
【課題を解決するための手段】
【００１１】
かかる目的を効果的に果たすために本発明は、コア層と、前記コア層に積層された絶縁層および回路層と、を有するビルドアップ印刷回路基板であって、前記コア層は、電子チップが内蔵される電子チップキャビティと、前記電子チップによる反りを相殺するためにダミーチップが内蔵されるダミーチップキャビティと、を含むことができる。
【００１２】
コア層の中心から前記ダミーチップキャビティまでの距離と、コア層の中心から前記電子チップキャビティまでの距離は同一であることができ、前記電子チップキャビティとダミーチップキャビティは、同一数量で形成されることができる。
【００１３】
また、前記電子チップとダミーチップは許容誤差範囲内で同じ反り値を有するものが用いられてもよく、前記電子チップキャビティとダミーチップキャビティは、コア層の内部に複数個で形成されるにあたり、所定間隔ごとにそれぞれ交互に形成されることができる。
【発明の効果】
【００１４】
本発明による印刷回路基板は、ビルドアップ基板の内部に実装された電子チップによる反りを減少させるためにダミーチップを同時に内蔵することで基板全体の反りを相殺することができ、これにより製品性を増加できるという効果がある。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態による印刷回路基板に電子チップとダミーチップが実装された状態を示す例示図である。
【図２】本発明の実施形態による印刷回路基板に電子チップとダミーチップが実装された状態を示す断面例示図である。
【図３】本発明の実施形態による印刷回路基板にダミーチップが実装されることで改善した反り値を示す例示図である。
【発明を実施するための形態】
【００１６】
以下、本発明の好ましい実施形態について添付の図面を参照して詳細に説明すれば次の通りである。
【００１７】
図１は本発明の実施形態による印刷回路基板に電子チップとダミーチップが実装された状態を示す例示図であり、図２は本発明の実施形態による印刷回路基板に電子チップとダミーチップが実装された状態を示す断面例示図であり、図３は本発明の実施形態による印刷回路基板にダミーチップが実装されることで改善した反り値を示す例示図である。
【００１８】
図１および図２に示されたように、本発明の実施形態による印刷回路基板は、コア層と、コア層に積層された絶縁層および回路層と、を有するビルドアップ構造であり、コア層の内部に電子チップキャビティとダミーチップキャビティが形成される。
【００１９】
コア層１０は、レジンのような絶縁材を素材としてもよく、モジュラス（Ｍｏｄｕｌｕｓ）を増加させるために、図面には示されていないが、ガラス布（Ｇｌａｓｓ  ｆａｂｒｉｃ）が含まれた形態で製造されてもよい。
【００２０】
かかるコア層１０の上面と下面には、銅を素材とする銅箔層がそれぞれ構成されており、エッチングにより回路パターン１２が形成される。
【００２１】
ここで、コア層１０の上面と下面にそれぞれ形成された回路パターン１２は、上面と下面の両方が同じ厚さを維持するように形成されてもよく、基板の反りを最小化するために、または設計事項に応じて、コア層１０の上面の厚さより下面の厚さが厚くなるように形成されてもよい。
【００２２】
また、コア層１０の内部には、電子チップ２０が内蔵されるように電子チップ２０の規格より大きい直径を有する電子チップキャビティ１６が形成される。電子チップキャビティ１６は、電子チップ２０が収容されるのに十分なほどの規格を有する。
【００２３】
電子チップキャビティ１６の両側面には、コア層１０の上面と下面に形成された回路パターン１２を連結するための貫通ビア１５が形成される。貫通ビア１５は、所定の幅を有する直線状または砂時計状からなってもよい。
【００２４】
コア層１０の上部には、絶縁層３０がビルドアップされることができる。絶縁層３０は、多数のレイヤー３２が積層されたものを含み、熱膨張係数の差による基板の反りを最小化するために、ガラス布やビルドアップフィルムのような絶縁フィルム素材からなってもよい。
【００２５】
すなわち、絶縁層３０は、モジュラスを増加させるために、ガラス布にレジンが含浸したものからなってもよく、ガラス布なしにビルドアップフィルムのような絶縁フィルムのみからなってもよい。
【００２６】
また、絶縁層３０には、層間導通がなされるように複数のビア３３が構成されてもよい。複数のビア３３は、基板の反りを最小化し、且つ層間導通がなされるように、電子チップ２０の両側面に集中して配置されてもよい。
【００２７】
この際、基板の反りを最小化するための他の実施形態として、多数のレイヤー３２がそれぞれ異なる厚さを有するようにしてもよい。すなわち、ビルドアップされるレイヤー３２の熱膨張係数を鑑みてそれぞれ異なる厚さを有するように積層配列することで、絶縁層３０を構成する過程で発生しうる反りを最小化することができる。
【００２８】
また、絶縁層３０の最上部層には、レイヤー３２を保護するためのソルダレジスト３４が塗布されてもよい。
【００２９】
一方、コア層１０には、電子チップキャビティ１６に内蔵した電子チップ２０によって発生する反りを最小化または相殺するためのダミーチップキャビティ１８がさらに形成されてもよい。
【００３０】
すなわち、ダミーチップキャビティ１８は、電子チップキャビティ１６に内蔵した電子チップ２０の反りを相殺するために、電子チップ２０の反りと許容誤差内で同一の規格および反り値を有するダミーチップ２５が内部に収容されてもよい。
【００３１】
この際、ダミーチップキャビティ１８に収容されるダミーチップ２５は、正常作動が可能なもの、または不良が発生して正常作動が不可能なもののいずれかを用いてもよい。
【００３２】
また、ダミーチップキャビティ１８は、コア層１０の中心から電子チップキャビティ１６までの距離とバランスを取るために、コア層１０の中心から同一距離に形成されてもよい。
【００３３】
しかし、例えば、電子チップキャビティ１６がコア層１０の中心に形成される場合には、電子チップ２０による反りを相殺するためのダミーチップキャビティ１８を形成できなくなる。
【００３４】
そのため、本発明のダミーチップキャビティ１８は、コア層１０の中心から所定距離離隔した位置に電子チップキャビティ１６が構成される場合にのみ形成されることができる。
【００３５】
また、複数個の電子チップキャビティ１６がコア層１０に形成される際には、ダミーチップキャビティ１８もまた電子チップキャビティ１６と同一数量で形成され、電子チップキャビティ１６とダミーチップキャビティ１８はそれぞれ交互に構成される。
【００３６】
かかるダミーチップキャビティ１８にダミーチップ２５が内蔵される際には、電子チップキャビティ１６に電子チップ２０が内蔵された後にレジンが充填される工程と同じ工程が行われる。すなわち、ダミーチップキャビティ１８は、電子チップキャビティ１６を形成する際にレーザによってともに貫通形成され、各キャビティに充填されるレジンも同じ量で充填される。
【００３７】
このようにダミーチップキャビティ１８とダミーチップ２５をコア層１０の内部に構成すれば、図３に示されたように反りが効果的に減少することが分かる。
【００３８】
図３は温度に応じる反りの結果を示す図である。図３の（ａ）の場合には、ダミーチップキャビティ１８が形成されていない状態での常温によるグラフがスマイル状（ｓｍｉｌｉｎｇ  ｓｈａｐｅ）よりクライ状（ｃｒｙｉｎｇ  ｓｈａｐｅ）に偏っていることが分かる。特に、温度を２６０℃に上げた時には反りにさらに大きい不均衡が発生する。
【００３９】
図３の（ｂ）はダミーチップキャビティ１８と電子チップキャビティ１６がバランスを取るように構成されたグラフであり、常温および高温の両方においてクライ状の反り挙動が減少し、散布が改善した。
【００４０】
したがって、本発明のダミーチップキャビティ１８にダミーチップ２５が内蔵される場合、印刷回路基板１００を製造するための費用が一部増加しうるが、反り発生による製品不良を効果的に低減することができ、製品性を大幅に向上させることができる。
【００４１】
以上、本発明の実施形態による印刷回路基板について説明したが、本発明はこれに限定されず、当業者であれば、その応用と変形が可能であることは言うまでもない。
【符号の説明】
【００４２】
１０  コア層
１２  回路パターン
１５  貫通ビア
１６  電子チップキャビティ
１８  ダミーチップキャビティ
２０  電子チップ
２５  ダミーチップ
３０  絶縁層
３２  レイヤー
３３  ビア
３４  ソルダレジスト
１００  印刷回路基板
【図１】
2015053463.tif 000003
【図２】
2015053463.tif 000004
【図３】
2015053463.tif 000005