(57)【要約】【課題】周辺回路を縮小することができ、且つ、タイミング設計が容易な半導体装置を提供する。【解決手段】メモリセルアレイＡＲＹ１，ＡＲＹ２と、メモリセルアレイＡＲＹ１上に設けられ、メモリセルアレイＡＲＹ１から読み出されたリードデータを転送するメインデータ配線ＤＭＩＯＤと、メモリセルアレイＡＲＹ２上に設けられ、メモリセルアレイＡＲＹ１，ＡＲＹ２から読み出されたリードデータを転送するメインデータ配線ＤＭＩＯと、メインデータ配線ＤＭＩＯに接続され、メインデータ配線ＤＭＩＯ上のリードデータを増幅するメインアンプＭＡと、メモリセルアレイＡＲＹ１，ＡＲＹ２間に設けられ、メインデータ配線ＤＭＩＯＤ上のリードデータをメインデータ配線ＤＭＩＯに転送するリピータ回路ＭＩＯＲＰＴを備える。本発明によれば、周辺回路を縮小することができ、且つ、タイミング設計が容易となる。【選択図】図２
2015084266.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ複数のメモリセルを含む第１及び第２のメモリセルアレイと、
前記第１のメモリセルアレイ上に設けられ、前記第１のメモリセルアレイから読み出されたリードデータを転送する第１のメインデータ配線と、
前記第２のメモリセルアレイ上に設けられ、前記第１及び第２のメモリセルアレイから読み出されたリードデータを転送する第２のメインデータ配線と、
前記第２のメインデータ配線に接続され、前記第２のメインデータ配線上のリードデータを増幅するメインアンプと、
前記第１及び第２のメモリセルアレイ間に設けられ、前記第１のメインデータ配線上のリードデータを前記第２のメインデータ配線に転送するリピータ回路と、を備えることを特徴とする半導体装置。
【請求項２】
前記メインアンプはライトデータを前記第２のメインデータ配線に出力し、前記リピータ回路は前記第２のメインデータ配線上のライトデータを前記第１のメインデータ配線に転送することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記リピータ回路は、前記第１のメインデータ配線上の前記リードデータに基づいて前記第２のメインデータ配線を駆動するリードリピータ回路と、前記第２のメインデータ配線上の前記ライトデータに基づいて前記第１のメインデータ配線を駆動するライトリピータ回路とを含むことを特徴とする請求項２に記載の半導体装置。
【請求項４】
リードコマンドが発行された場合には、前記リードリピータ回路を活性化させた後、前記メインアンプを活性化させ、ライトコマンドが発行された場合には、前記メインアンプを活性化させた後、前記ライトリピータ回路を活性化させる制御回路をさらに備えることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１及び第２のメモリセルアレイは、ロウアドレス及びカラムアドレスがこの順に入力されたことに応答して、前記リードデータをそれぞれ前記第１及び第２のメインデータ配線に出力し、
前記第１及び第２のメモリセルアレイは、前記ロウアドレスに基づいて排他的に活性化されることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記第１のメモリセルアレイ上に設けられ、前記第１のメモリセルアレイから読み出された前記リードデータを転送する複数の第１のローカルデータ配線と、
前記第２のメモリセルアレイ上に設けられ、前記第２のメモリセルアレイから読み出された前記リードデータを転送する複数の第２のローカルデータ配線と、
前記ロウアドレスに基づいて排他的に活性化し、前記複数の第１のローカルデータ配線上の前記リードデータをそれぞれ前記第１のメインデータ配線に転送する複数の第１の接続回路と、
前記ロウアドレスに基づいて排他的に活性化し、前記複数の第２のローカルデータ配線上の前記リードデータをそれぞれ前記第２のメインデータ配線に転送する複数の第２の接続回路と、をさらに備えることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記複数の第１の接続回路は、前記第１のメインデータ配線と前記複数の第１のローカルデータ配線とを接続する複数の第１のパスゲート回路を含み、
前記複数の第２の接続回路は、前記第２のメインデータ配線と前記複数の第２のローカルデータ配線とを接続する複数の第２のパスゲート回路を含むことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１及び第２のメモリセルアレイは、前記カラムアドレスの値に基づいて前記リードデータをそれぞれ前記複数の第１及び第２のローカルデータ配線に出力する複数のカラムスイッチをさらに含み、
前記複数の第１及び第２のパスゲート回路は、前記ロウアドレスに応答して選択的に導通状態となることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記複数の第１及び第２のパスゲート回路は、前記複数のカラムスイッチが活性化する前にいずれか一つが導通状態となることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
バンクアドレスに基づいて非排他的に活性化される複数のメモリバンクを備え、
前記複数のメモリバンクのそれぞれは、ロウアドレスに基づいて排他的に活性化される第１及び第２のメモリセルアレイと、前記第１及び第２のメモリセルアレイにそれぞれ割り当てられた第１及び第２のメインデータ配線と、前記第２のメインデータ配線に接続されたメインアンプと、前記第１のメインデータ配線と前記第２のメインデータ配線との間に接続されたリピータ回路と、前記第１のメモリセルアレイが活性化された場合には前記リピータ回路を活性化させ、前記第２のメモリセルアレイが活性化された場合には前記リピータ回路を非活性化させる制御回路と、を含むことを特徴とする半導体装置。
【請求項１１】
前記複数のメモリバンクにそれぞれ含まれる前記メインアンプに共通接続されたリードライトバスをさらに備えることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記複数のメモリバンクのそれぞれは、前記第１のメインデータ配線に割り当てられた複数の第１のローカルデータ配線と、前記第２のメインデータ配線に割り当てられた複数の第２のローカルデータ配線とをさらに含み、
前記複数の第１のローカルデータ配線のそれぞれには、カラムアドレスに基づいて排他的に活性化される複数の第１のカラムスイッチを介して前記第１のメモリセルアレイから読み出されたリードデータが供給され、
前記複数の第２のローカルデータ配線のそれぞれには、前記カラムアドレスに基づいて排他的に活性化される複数の第２のカラムスイッチを介して前記第２のメモリセルアレイから読み出されたリードデータが供給されることを特徴とする請求項１０又は１１に記載の半導体装置。
【請求項１３】
前記複数のメモリバンクのそれぞれは、前記第１のメインデータ配線と前記複数の第１のローカルデータ配線とをそれぞれ接続する複数の第１のパスゲート回路と、前記第２のメインデータ配線と前記複数の第２のローカルデータ配線とをそれぞれ接続する複数の第２のパスゲート回路とをさらに含み、
前記制御回路は、前記ロウアドレスに基づいて、前記複数の第１及び第２のパスゲート回路を選択的に活性化させることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記制御回路は、前記複数の第１及び第２のカラムスイッチを活性化させる前に、前記複数の第１及び第２のパスゲート回路を選択的に活性化させることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記制御回路は、リードコマンドが発行された場合には、前記リピータ回路を活性化させた後、前記メインアンプを活性化させ、ライトコマンドが発行された場合には、前記メインアンプを活性化させた後、前記リピータ回路を活性化させることを特徴とする請求項１０乃至１４のいずれか一項に記載の半導体装置。
【請求項１６】
ロウアドレスの第１の部分に基づいて排他的に選択される第１及び第２のメモリセルアレイと、
前記第１のメモリセルアレイに割り当てられた第１のメインデータ配線と、
前記第２のメモリセルアレイに割り当てられた第２のメインデータ配線と、
前記第２のメインデータ配線に接続されたメインアンプと、
前記第１のメインデータ配線に割り当てられ、前記第１のメモリセルアレイから読み出されたリードデータが供給される複数の第１のローカルデータ配線と、
前記第２のメインデータ配線に割り当てられ、前記第２のメモリセルアレイから読み出されたリードデータが供給される複数の第２のローカルデータ配線と、
前記第１のメインデータ配線と前記第２のメインデータ配線との間に接続され、前記ロウアドレスの前記第１の部分に基づいて活性化される第１のリピータ回路と、を備え、
前記第１のメモリセルアレイが選択された場合、前記ロウアドレスの第２の部分に基づいて前記複数の第１のローカルデータ配線のいずれかが前記第１のメインデータ配線に接続され、
前記第２のメモリセルアレイが選択された場合、前記ロウアドレスの前記第２の部分に基づいて前記複数の第２のローカルデータ配線のいずれかが前記第２のメインデータ配線に接続されることを特徴とする半導体装置。
【請求項１７】
前記複数の第１のローカルデータ配線のそれぞれには、カラムアドレスに基づいて排他的に活性化される複数の第１のカラムスイッチを介して前記第１のメモリセルアレイから読み出されたリードデータが供給され、
前記複数の第２のローカルデータ配線のそれぞれには、前記カラムアドレスに基づいて排他的に活性化される複数の第２のカラムスイッチを介して前記第２のメモリセルアレイから読み出されたリードデータが供給されることを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記複数の第１のカラムスイッチを制御する複数のカラム選択信号を伝送する複数の第１のカラム選択線と、
前記複数の第２のカラムスイッチを制御する複数のカラム選択信号を伝送する複数の第２のカラム選択線と、
前記複数の第２のカラム選択信号に基づいて前記複数の第１のカラム選択信号を駆動する第２のリピータ回路と、をさらに備えることを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記第２のリピータ回路は、前記ロウアドレスの前記第１の部分に基づいて活性化されることを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
前記第１のメインデータ配線は前記第１のメモリセルアレイ上に配置され、前記第２のメインデータ配線は前記第２のメモリセルアレイ上に配置されていることを特徴とする請求項１６乃至１９のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、メモリセルアレイから読み出されたデータをメインアンプに転送するメインデータ配線を備えた半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置においては、チップ単価低減のため、チップサイズの縮小が重要である。ＤＲＡＭにおけるチップサイズの縮小は、主にメモリセルアレイの縮小によって達成され、周辺回路はメモリセルアレイに比べて縮小率が低い傾向がある。このため、チップ全体に占める周辺回路の割合は年々増加傾向にあり、よりチップサイズを縮小するためには周辺回路の縮小が重要となっている。
【０００３】
他方、シンクロナス型のＤＲＡＭにおいては、データ転送レートを高めるべく、プリフェッチ数の増加や動作周波数の向上が図られている。しかしながら、プリフェッチ数を増加させたり動作周波数を向上させたりすると、データ転送におけるタイミングマージンが減少するため、高精度なタイミング設計が必要となる。
【０００４】
ここで、周辺回路の縮小とタイミングマージンの拡大は、両立させることが困難である場合がある。
【０００５】
例えば、メモリセルアレイとメインアンプとの間におけるデータ転送に着目した場合、メモリセルアレイとメインアンプを接続するメインデータ配線の長さを短く設計すれば、サブアンプ（特許文献１参照）などをメインデータ配線に接続する必要が無くなることから、タイミング設計が容易となる。しかしながら、メインデータ配線が短いと必要なメインアンプの台数が増加するばかりでなく、リードライトバスの引き回しが長くなるため、周辺回路の回路規模が増大する。
【０００６】
これに対し、メインデータ配線の長さを長く設計すれば、周辺回路を縮小することができるが、サブアンプの動作タイミングなどを高精度に制御する必要が生じるため、タイミング設計が困難となる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１１−３４６４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
以上のような背景から、周辺回路を縮小することができ、且つ、タイミング設計が容易な半導体装置が望まれている。
【課題を解決するための手段】
【０００９】
本発明の一側面による半導体装置は、それぞれ複数のメモリセルを含む第１及び第２のメモリセルアレイと、前記第１のメモリセルアレイ上に設けられ、前記第１のメモリセルアレイから読み出されたリードデータを転送する第１のメインデータ配線と、前記第２のメモリセルアレイ上に設けられ、前記第１及び第２のメモリセルアレイから読み出されたリードデータを転送する第２のメインデータ配線と、前記第２のメインデータ配線に接続され、前記第２のメインデータ配線上のリードデータを増幅するメインアンプと、前記第１及び第２のメモリセルアレイ間に設けられ、前記第１のメインデータ配線上のリードデータを前記第２のメインデータ配線に転送するリピータ回路と、を備えることを特徴とする。
【００１０】
本発明の他の側面による半導体装置は、バンクアドレスに基づいて非排他的に活性化される複数のメモリバンクを備え、前記複数のメモリバンクのそれぞれは、ロウアドレスに基づいて排他的に活性化される第１及び第２のメモリセルアレイと、前記第１及び第２のメモリセルアレイにそれぞれ割り当てられた第１及び第２のメインデータ配線と、前記第２のメインデータ配線に接続されたメインアンプと、前記第１のメインデータ配線と前記第２のメインデータ配線との間に接続されたリピータ回路と、前記第１のメモリセルアレイが活性化された場合には前記リピータ回路を活性化させ、前記第２のメモリセルアレイが活性化された場合には前記リピータ回路を非活性化させる制御回路と、を含むことを特徴とする。
【００１１】
本発明のさらに他の側面による半導体装置は、ロウアドレスの第１の部分に基づいて排他的に選択される第１及び第２のメモリセルアレイと、前記第１のメモリセルアレイに割り当てられた第１のメインデータ配線と、前記第２のメモリセルアレイに割り当てられた第２のメインデータ配線と、前記第２のメインデータ配線に接続されたメインアンプと、前記第１のメインデータ配線に割り当てられ、前記第１のメモリセルアレイから読み出されたリードデータが供給される複数の第１のローカルデータ配線と、前記第２のメインデータ配線に割り当てられ、前記第２のメモリセルアレイから読み出されたリードデータが供給される複数の第２のローカルデータ配線と、前記第１のメインデータ配線と前記第２のメインデータ配線との間に接続され、前記ロウアドレスの前記第１の部分に基づいて活性化されるリピータ回路と、を備え、前記第１のメモリセルアレイが選択された場合、前記ロウアドレスの第２の部分に基づいて前記複数の第１のローカルデータ配線のいずれかが前記第１のメインデータ配線に接続され、前記第２のメモリセルアレイが選択された場合、前記ロウアドレスの前記第２の部分に基づいて前記複数の第２のローカルデータ配線のいずれかが前記第２のメインデータ配線に接続されることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、周辺回路を縮小することができるとともに、タイミング設計が容易となる。
【図面の簡単な説明】
【００１３】
【図１】本発明の好ましい実施形態による半導体装置の全体レイアウトを示す略平面図である。
【図２】図１に示す領域Ａをより詳細に示す図である。
【図３】メモリセルアレイＡＲＹ１に含まれる最も左側のメモリマットＭＡＴ及びこれに関連する回路を示す回路図である。
【図４】メモリセルアレイＡＲＹ２に含まれる最も左側のメモリマットＭＡＴ及びこれに関連する回路を示す回路図である。
【図５】メインアンプＭＡの回路図である。
【図６】リピータ回路ＭＩＯＲＰＴの回路図である。
【図７】カラムデコーダＹＤＣに含まれる最終段ＢＦの回路図である。
【図８】第１の例によるリピータ回路ＹＳＲＰＴの回路図である。
【図９】第２の例によるリピータ回路ＹＳＲＰＴの回路図である。
【図１０】制御回路ＭＡＣＴＲＬの回路図である。
【図１１】制御回路ＲＰＴＣＴＲＬの回路図である。
【図１２】リード動作時における動作波形図であり、ロウアドレスの１ビットＸ１４が「０」である場合を示している。
【図１３】リード動作時における動作波形図であり、ロウアドレスの１ビットＸ１４が「１」である場合を示している。
【図１４】ライト動作時における動作波形図であり、ロウアドレスの１ビットＸ１４が「０」である場合を示している。
【図１５】ライト動作時における動作波形図であり、ロウアドレスの１ビットＸ１４が「１」である場合を示している。
【発明を実施するための形態】
【００１４】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１５】
図１は、本発明の好ましい実施形態による半導体装置の全体レイアウトを示す略平面図である。
【００１６】
図１に示すように、本実施形態による半導体装置は、マトリクス状に配置された複数のメモリセルアレイＡＲＹと、メモリセルアレイＡＲＹ間に設けられた周辺回路領域ＰＥＲＩとを備えている。本実施形態においては、４つのメモリセルアレイＡＲＹによって１つのメモリバンクが構成されている。ここでメモリバンクとは、互いに非排他的にアクセス可能な単位を指す。図１に示すように、本実施形態においてはチップのＸ方向における一方側（左側）にメモリバンクＢＡＮＫ０〜ＢＡＮＫ３が配置され、Ｘ方向における他方側（右側）にメモリバンクＢＡＮＫ４〜ＢＡＮＫ７が配置されている。
【００１７】
また、チップのＹ方向における中央には、Ｘ方向に延在する周辺回路領域ＰＥＲＩが設けられ、この領域にはアドレス端子ＡＤＤＰＡＤやデータ端子ＤＱＰＡＤなどの外部端子が配置される。また、チップのＸ方向における中央には、Ｙ方向に延在する周辺回路領域ＰＥＲＩが設けられ、この領域にはリードライトバスＤＲＷＢＳなどが配置される。
【００１８】
ここで、１つのメモリバンクに着目すると、該メモリバンクのＸ方向における一方の端部（メモリバンクＢＡＮＫ０においては右側）には、メインアンプ領域ＭＡＡ及びカラムデコーダＹＤＣが配置される。また、該メモリバンクを構成する４つのメモリセルアレイＡＲＹのうち、Ｘ方向に隣接する２つのメモリセルアレイＡＲＹ間にはリピータ回路ＭＩＯＲＰＴ，ＹＳＲＰＴが配置され、Ｙ方向に隣接する２つのメモリセルアレイＡＲＹ間にはロウデコーダＸＤＥＣが配置されている。また、１つのメモリバンクを構成する４つのメモリセルアレイＡＲＹは、ロウアドレスの上位２ビット（Ｘ１４，Ｘ１５）によって排他的に選択される。ロウアドレスのビットＸ１４，Ｘ１５によってどのメモリセルアレイＡＲＹが選択されるかは、図１に記載したとおりである。
【００１９】
図２は、図１に示す領域Ａをより詳細に示す図である。
【００２０】
図２に示すように、各メモリセルアレイＡＲＹは、マトリクス状に配置された複数のメモリマットＭＡＴを備えている。また、Ｘ方向に隣接する２つのメモリマットＭＡＴ間には、複数のセンスアンプが配置されるセンスアンプ領域ＳＡＡが設けられる。さらに、メモリマットＭＡＴのＹ方向における両側には、複数のサブワードドライバが配置されるサブワードドライバ領域ＳＷＤＡが設けられる。そして、メモリマットＭＡＴの角部に相当するサブワードクロス領域ＳＷＣには、後述するイコライズ回路やパスゲート回路などが配置される。
【００２１】
メモリマットＭＡＴは複数のメモリセルＭＣからなり、その選択はロウアドレス及びカラムアドレスに基づいて行われる。具体的には、ロウアドレスが入力されると、図１に示したロウデコーダＸＤＥＣの制御により、サブワードドライバ領域ＳＷＤＡに含まれるいずれかのサブワードドライバが活性化され、これにより対応するワード線ＷＬが選択される。いずれかのワード線ＷＬが選択されると、対応するメモリセルＭＣに保持されているデータがビット線ＢＬに読み出される。ビット線ＢＬに読み出されたデータは、センスアンプ領域ＳＡＡに設けられたセンスアンプによって増幅される。
【００２２】
その後、カラムアドレスが入力されると、カラムデコーダＹＤＣの制御によりいずれかのカラム選択線ＡＣＹＳＴが選択される。カラム選択線ＡＣＹＳＴは、右側のメモリセルアレイＡＲＹ２（Ｘ１４＝１）に割り当てられており、Ｘ方向に延在する２５個のメモリマットＭＡＴに対して１２８本のカラム選択線ＡＣＹＳＴ＜１２７：０＞が割り当てられている。また、カラム選択線ＡＣＹＳＴは、リピータ回路ＹＳＲＰＴを介してカラム選択線ＡＣＹＳＤＴに接続されている。カラム選択線ＡＣＹＳＤＴは、左側のメモリセルアレイＡＲＹ１（Ｘ１４＝０）に割り当てられており、Ｘ方向に延在する２５個のメモリマットＭＡＴに対して１２８本のカラム選択線ＡＣＹＳＤＴ＜１２７：０＞が割り当てられている。
【００２３】
そして、カラム選択線ＡＣＹＳＴ＜１２７：０＞及びＡＣＹＳＤＴ＜１２７：０＞のいずれかが活性化すると、センスアンプによって増幅されたリードデータがローカルデータ配線ＬＩＯ又はＬＩＯＤに転送される。ここで、ローカルデータ配線ＬＩＯは右側のメモリセルアレイＡＲＹ２に設けられたローカルデータ配線であり、ローカルデータ配線ＬＩＯＤは左側のメモリセルアレイＡＲＹ１に設けられたローカルデータ配線である。いずれのローカルデータ配線ＬＩＯ，ＬＩＯＤもＹ方向に延在しており、相補のローカルデータ配線ＬＩＯＴ／ＬＩＯＢ又はＬＩＯＤＴ／ＬＩＯＤＢからなる。
【００２４】
図２において、ＬＩＯＴ＜０＞／ＬＩＯＢ＜０＞と表記されているのは、メモリセルアレイＡＲＹ１内において最も右側に配置されたセンスアンプ領域ＳＡＡ上のローカルデータ配線ＬＩＯを指し、ＬＩＯＴ＜２３＞／ＬＩＯＢ＜２３＞と表記されているのは、メモリセルアレイＡＲＹ１内において最も左側に配置されたセンスアンプ領域ＳＡＡ上のローカルデータ配線ＬＩＯを指す。同様に、ＬＩＯＤＴ＜０＞／ＬＩＯＤＢ＜０＞と表記されているのは、メモリセルアレイＡＲＹ２内において最も右側に配置されたセンスアンプ領域ＳＡＡ上のローカルデータ配線ＬＩＯＤを指し、ＬＩＯＤＴ＜２３＞／ＬＩＯＤＢ＜２３＞と表記されているのは、メモリセルアレイＡＲＹ２内において最も左側に配置されたセンスアンプ領域ＳＡＡ上のローカルデータ配線ＬＩＯＤを指す。
【００２５】
したがって、各メモリセルアレイＡＲＹ１，２には、Ｘ方向に２４個のセンスアンプ領域ＳＡＡが設けられていることになる。尚、本実施形態においては、各メモリマットＭＡＴがいわゆるオープンビット線方式のレイアウトを有しているため、Ｘ方向の両端部に位置するメモリマットＭＡＴは他のメモリマットＭＡＴに比べて半分の記憶容量しか有していない。
【００２６】
右側のメモリセルアレイＡＲＹ２においては、ローカルデータ配線ＬＩＯに転送されたリードデータがパスゲート回路ＰＧを介してメインデータ配線ＤＭＩＯに転送される。メインデータ配線ＤＭＩＯは、メモリセルアレイＡＲＹ２上に設けられたＸ方向に延在する配線であり、相補のメインデータ配線ＤＭＩＯＴ／ＤＭＩＯＢからなる。本実施形態においては、メモリセルアレイＡＲＹ２に含まれるメモリマットＭＡＴ上に８対のメインデータ配線ＤＭＩＯＴ＜７：０＞／ＤＭＩＯＢ＜７：０＞が配置されている。
【００２７】
左側のメモリセルアレイＡＲＹ１においては、ローカルデータ配線ＬＩＯＤに転送されたリードデータがパスゲート回路ＰＧを介してメインデータ配線ＤＭＩＯＤに転送される。メインデータ配線ＤＭＩＯＤは、メモリセルアレイＡＲＹ１上に設けられたＸ方向に延在する配線であり、相補のメインデータ配線ＤＭＩＯＤＴ／ＤＭＩＯＤＢからなる。本実施形態においては、メモリセルアレイＡＲＹ１に含まれるメモリマットＭＡＴ上に８対のメインデータ配線ＤＭＩＯＤＴ＜７：０＞／ＤＭＩＯＤＢ＜７：０＞が配置されている。
【００２８】
メモリセルアレイＡＲＹ２に割り当てられたメインデータ配線ＤＭＩＯには、メインアンプ領域ＭＡＡに設けられたメインアンプＭＡが接続されている。したがって、メインデータ配線ＤＭＩＯに転送されたリードデータは、メインアンプＭＡによって増幅され、リードライトバスＤＲＷＢＳに転送される。
【００２９】
リードライトバスＤＲＷＢＳにはいくつかのリピータ回路ＤＱＲＰＴが挿入されている。これにより、リードライトバスＤＲＷＢＳ上のリードデータは、リピータ回路ＤＱＲＰＴを介して図示しないデータ入出力回路に転送され、図１に示したデータ端子ＤＱＰＡＤから外部に出力される。尚、リードライトバスＤＲＷＢＳは複数のメモリバンクに対して共通に設けられている。ライト動作時におけるライトデータの流れは上記の逆である。
【００３０】
一方、メモリセルアレイＡＲＹ１に割り当てられたメインデータ配線ＤＭＩＯＤには、メインアンプＭＡが直接接続されていない。メインデータ配線ＤＭＩＯＤは、リピータ回路ＭＩＯＲＰＴを介してメインデータ配線ＤＭＩＯに接続されている。したがって、メインデータ配線ＤＭＩＯＤに転送されたリードデータは、リピータ回路ＭＩＯＲＰＴを介してメインデータ配線ＤＭＩＯに転送された後、メインアンプＭＡによって増幅され、リードライトバスＤＲＷＢＳに転送される。
【００３１】
メインアンプＭＡ及びリピータ回路ＭＩＯＲＰＴの動作は、それぞれ制御回路ＭＡＣＴＲＬ，ＲＰＴＣＴＲＬから出力される制御信号ＭＡＣＴＲＬ１，ＲＰＴＣＴＲＬ１によって制御される。詳細については後述するが、メインアンプＭＡ及びリピータ回路ＭＩＯＲＰＴの活性化タイミングは、リード動作時とライト動作時とで異なる。具体的には、リード動作時においては、リピータ回路ＭＩＯＲＰＴが活性化した後にメインアンプＭＡが活性化するのに対し、ライト動作時においては、メインアンプＭＡが活性化した後にリピータ回路ＭＩＯＲＰＴが活性化する。
【００３２】
図３はメモリセルアレイＡＲＹ１に含まれる最も左側のメモリマットＭＡＴ及びこれに関連する回路を示す回路図であり、図４はメモリセルアレイＡＲＹ２に含まれる最も左側のメモリマットＭＡＴ及びこれに関連する回路を示す回路図である。
【００３３】
図３及び図４に示すように、メモリマットＭＡＴ内においては、Ｙ方向に延在するワード線ＷＬとＸ方向に延在するビット線ＢＬＴ又はＢＬＤＴの交点にメモリセルＭＣが配置されている。ワード線ＷＬは、サブワードドライバ領域ＳＷＤＡに設けられたサブワードドライバＳＷＤによって駆動される。一方、ビット線ＢＬＴ又はＢＬＤＴは、センスアンプ領域ＳＡＡに設けられたセンスアンプＳＡの一方の入出力ノードｎＴに接続されている。センスアンプＳＡの他方の入出力ノードｎＢは、隣接する他のメモリマットＭＡＴに設けられたビット線ＢＬＢ又はＢＬＤＢに接続されている。
【００３４】
センスアンプＳＡの入出力ノードｎＴ，ｎＢは、カラムスイッチＹＳＷを介して、相補のローカルデータ配線ＬＩＯＴ，ＬＩＯＢ又はＬＩＯＤＴ，ＬＩＯＤＢに接続される。カラムスイッチＹＳＷはＮチャンネル型ＭＯＳトランジスタからなり、そのゲート電極はカラム選択線ＡＣＹＳＴ又はＡＣＹＳＤＴに接続されている。したがって、カラム選択線ＡＣＹＳＴ，ＡＣＹＳＤＴが選択されると、対応するセンスアンプＳＡが相補のローカルデータ配線ＬＩＯＴ，ＬＩＯＢ又はＬＩＯＤＴ，ＬＩＯＤＢに接続される。
【００３５】
ローカルデータ配線ＬＩＯＴ，ＬＩＯＢ及びＬＩＯＤＴ，ＬＩＯＤＢは、サブワードクロス領域ＳＷＣに設けられたイコライズ回路ＥＱ１に接続されている。イコライズ回路ＥＱ１は、３つのＰチャンネル型ＭＯＳトランジスタからなり、そのゲート電極にはイコライズ信号ＢＬＥＱＢ＜２３＞又はＢＬＥＱＢ＜４７＞が供給される。図示しないが、イコライズ信号ＢＬＥＱＢは４８種類（ＢＬＥＱＢ＜４７：０＞）設けられており、ロウアドレスの一部であるマットアドレスによっていずれか一つが選択される。
【００３６】
そして、イコライズ信号ＢＬＥＱＢ＜２３＞がローレベルに活性化すると、ローカルデータ配線ＬＩＯＴ＜２３＞，ＬＩＯＢ＜２３＞がいずれもプリチャージ電位ＶＢＬＰにプリチャージされ、イコライズ信号ＢＬＥＱＢ＜４７＞がローレベルに活性化すると、ローカルデータ配線ＬＩＯＤＴ＜２３＞，ＬＩＯＤＢ＜２３＞がいずれもプリチャージ電位ＶＢＬＰにプリチャージされる。プリチャージ電位ＶＢＬＰとは、センスアンプＳＡが出力するハイレベルの電位（ＶＡＲＹ）とローレベルの電位（ＶＳＳ）の中間電位である。
【００３７】
さらに、ローカルデータ配線ＬＩＯＴ＜２３＞，ＬＩＯＢ＜２３＞及びＬＩＯＤＴ＜２３＞，ＬＩＯＤＢ＜２３＞は、パスゲート回路ＰＧを介して、メインデータ配線ＤＭＩＯＴ＜０＞，ＤＭＩＯＢ＜０＞及びＤＭＩＯＤＴ＜０＞，ＤＭＩＯＤＢ＜０＞にそれぞれ接続される。パスゲート回路ＰＧはＮチャンネル型ＭＯＳトランジスタからなり、そのゲート電極には接続信号ＡＤＬＭＩＯＴ＜２３＞又はＡＤＬＭＩＯＴ＜４７＞が供給される。図示しないが、接続信号ＡＤＬＭＩＯＴは４８種類（接続信号ＡＤＬＭＩＯＴ＜４７：０＞）設けられており、マットアドレスによっていずれか一つが選択される。
【００３８】
そして、接続信号ＡＤＬＭＩＯＴ＜２３＞がハイレベルに活性化すると、ローカルデータ配線ＬＩＯＴ＜２３＞，ＬＩＯＢ＜２３＞と、メインデータ配線ＤＭＩＯＴ＜０＞，ＤＭＩＯＢ＜０＞とがそれぞれ導通状態となる。同様に、接続信号ＡＤＬＭＩＯＴ＜４７＞がハイレベルに活性化すると、ローカルデータ配線ＬＩＯＤＴ＜２３＞，ＬＩＯＤＢ＜２３＞と、メインデータ配線ＤＭＩＯＤＴ＜０＞，ＤＭＩＯＤＢ＜０＞とがそれぞれ導通状態となる。尚、接続信号ＡＤＬＭＩＯＴの活性レベルは、センスアンプＳＡが出力するハイレベルの電位（ＶＡＲＹ）よりも十分に高い昇圧電位（ＶＰＰ＞ＶＡＲＹ）が用いられる。
【００３９】
接続信号ＡＤＬＭＩＯＴ＜２３＞，ＡＤＬＭＩＯＴ＜４７＞は、アクティブコマンドＡＣＴによりロウアドレスが入力された後、リードコマンドＲＥＡＤもしくはライトコマンドＷＲＴによりカラムアドレスが入力される前に活性化する。
【００４０】
図５は、メインアンプＭＡの回路図である。
【００４１】
図５に示すように、メインアンプＭＡは、接続ゲートＴＧと、イコライズ回路ＥＱ２，ＥＱ３と、ライトアンプＷＡＭＰと、リードアンプＲＡＭＰとを備えている。
【００４２】
接続ゲートＴＧは、２つのＰチャンネル型ＭＯＳトランジスタからなる。一方のトランジスタはメインデータ配線ＤＭＩＯＴ＜０＞とリードデータ配線ＤＭＩＯＴ０１との間に接続され、他方はメインデータ配線ＤＭＩＯＢ＜０＞とリードデータ配線ＤＭＩＯＢ０１との間に接続されており、これらのゲート電極には接続信号ＤＲＡＴＧＢが供給される。これにより、接続信号ＤＲＡＴＧＢがローレベルに活性化すると、メインデータ配線ＤＭＩＯＴ＜０＞，ＤＭＩＯＢ＜０＞とリードデータ配線ＤＭＩＯＴ０１，ＤＭＩＯＢ０１とが短絡される。
【００４３】
イコライズ回路ＥＱ２は、メインデータ配線ＤＭＩＯＴ＜０＞，ＤＭＩＯＢ＜０＞に接続された３つのＰチャンネル型ＭＯＳトランジスタからなり、これらのゲート電極にはイコライズ信号ＤＭＩＯＥＱＢが供給される。したがって、イコライズ信号ＤＭＩＯＥＱＢがローレベルに活性化すると、メインデータ配線ＤＭＩＯＴ，ＤＭＩＯＢがハイレベルの電源電位ＶＰＥＲＩにプリチャージされる。
【００４４】
イコライズ回路ＥＱ３は、リードデータ配線ＤＭＩＯＴ０１，ＤＭＩＯＢ０１に接続された３つのＰチャンネル型ＭＯＳトランジスタからなり、これらのゲート電極には、ＮＡＮＤゲート回路Ｇ１の出力信号が供給される。ＮＡＮＤゲート回路Ｇ１には、接続信号ＤＲＡＴＧＢ及びリードイネーブル信号ＤＲＡＥＢが供給されているため、これらの信号がいずれもハイレベルに非活性化している期間においては、リードデータ配線ＤＭＩＯＴ０１，ＤＭＩＯＢ０１がハイレベルの電源電位ＶＰＥＲＩにプリチャージされる。
【００４５】
ライトアンプＷＡＭＰは、ライトイネーブル信号ＤＷＡＥＢによって活性化され、メインデータ配線ＤＭＩＯＴ＜０＞，ＤＭＩＯＢ＜０＞をハイレベル（ＶＰＥＲＩ）に駆動する２つのＰチャンネル型ＭＯＳトランジスタ及びローレベル（ＶＳＳ）に駆動する２つのＮチャンネル型ＭＯＳトランジスタからなる。そして、ライトイネーブル信号ＤＷＡＥＢがローレベルに活性化すると、リードライトバスＤＲＷＢＳＴ＜０＞，ＤＲＷＢＳＢ＜０＞上のライトデータに基づき、メインデータ配線ＤＭＩＯＴ＜０＞，ＤＭＩＯＢ＜０＞の一方がハイレベル（ＶＰＥＲＩ）に駆動され、他方がローレベル（ＶＳＳ）に駆動される。
【００４６】
リードアンプＲＡＭＰは、リードデータ配線ＤＭＩＯＴ０１，ＤＭＩＯＢ０１に生じている電位差を増幅するフリップフロップ回路構成を有しており、リードイネーブル信号ＤＲＡＥＢによって活性化される。かかる構成により、リードイネーブル信号ＤＲＡＥＴがハイレベルに活性化すると、リードデータ配線ＤＭＩＯＴ０１，ＤＭＩＯＢ０１に生じている電位差に基づき、一方がハイレベル（ＶＰＥＲＩ）に駆動され、他方がローレベル（ＶＳＳ）に駆動される。リードデータ配線ＤＭＩＯＴ０１，ＤＭＩＯＢ０１上のリードデータは、リードイネーブル信号ＤＲＡＥＴ，ＤＲＡＥＢによって活性化されるトライステートインバータＩＮＶ１及びインバータＩＮＶ２を介してリードライトバスＤＲＷＢＳＴ＜０＞，ＤＲＷＢＳＢ＜０＞に転送される。
【００４７】
図６は、リピータ回路ＭＩＯＲＰＴの回路図である。
【００４８】
図６に示すように、リピータ回路ＭＩＯＲＰＴは、リードリピータ回路ＲＲＥＰと、ライトリピータ回路ＷＲＥＰと、イコライズ回路ＥＱ４とを備えている。
【００４９】
イコライズ回路ＥＱ４は、メインデータ配線ＤＭＩＯＤＴ＜０＞，ＤＭＩＯＤＢ＜０＞に接続された３つのＰチャンネル型ＭＯＳトランジスタからなり、これらのゲート電極にはイコライズ信号ＡＤＭＩＯＥＱＢが供給される。したがって、イコライズ信号ＡＤＭＩＯＥＱＢがローレベルに活性化すると、メインデータ配線ＤＭＩＯＤＴ，ＤＭＩＯＤＢがハイレベルの電源電位ＶＰＥＲＩにプリチャージされる。
【００５０】
リードリピータ回路ＲＲＥＰは、ゲート電極がメインデータ配線ＤＭＩＯＤＴ＜０＞に接続され、ドレインがメインデータ配線ＤＭＩＯＢ＜０＞に接続されたＮチャンネル型ＭＯＳトランジスタと、ゲート電極がメインデータ配線ＤＭＩＯＤＢ＜０＞に接続され、ドレインがメインデータ配線ＤＭＩＯＴ＜０＞に接続されたＮチャンネル型ＭＯＳトランジスタとを備える。これらトランジスタのソースは、リードイネーブル信号ＡＤＲＡＥＴに応答してオンする３つのＮチャンネル型ＭＯＳトランジスタを介して接地されている。したがって、リードイネーブル信号ＡＤＲＡＥＴがハイレベルに活性化すると、メインデータ配線ＤＭＩＯＤＴ＜０＞，ＤＭＩＯＤＢ＜０＞上のリードデータがメインデータ配線ＤＭＩＯＴ＜０＞，ＤＭＩＯＢ＜０＞に転送される。
【００５１】
ライトリピータ回路ＷＲＥＰは、ライトイネーブル信号ＡＤＷＡＥＢによって活性化され、メインデータ配線ＤＭＩＯＤＴ＜０＞，ＤＭＩＯＤＢ＜０＞をハイレベル（ＶＰＥＲＩ）に駆動する２つのＰチャンネル型ＭＯＳトランジスタ及びローレベル（ＶＳＳ）に駆動する２つのＮチャンネル型ＭＯＳトランジスタからなる。そして、ライトイネーブル信号ＡＤＷＡＥＢがローレベルに活性化すると、メインデータ配線ＤＭＩＯＴ＜０＞，ＤＭＩＯＢ＜０＞上のライトデータに基づき、メインデータ配線ＤＭＩＯＤＴ＜０＞，ＤＭＩＯＤＢ＜０＞の一方がハイレベル（ＶＰＥＲＩ）に駆動され、他方がローレベル（ＶＳＳ）に駆動される。
【００５２】
図７は、カラムデコーダＹＤＣに含まれる最終段ＢＦの回路図である。
【００５３】
図７に示すように、カラムデコーダＹＤＣの最終段ＢＦは、カラムアドレスのデコード結果であるデコード信号ＣＦ３Ｔをバッファリングする２段のインバータ回路からなる。したがって、カラムアドレスの値に基づいて当該デコード信号ＣＦ３Ｔがハイレベルに活性化すると、対応するカラム選択線ＡＣＹＳＴがハイレベル（ＶＰＥＲＩ）に駆動される。上述の通り、カラム選択線ＡＣＹＳＴは、メモリセルアレイＡＲＹ２に含まれるカラムスイッチＹＳＷに供給される。
【００５４】
図８は、第１の例によるリピータ回路ＹＳＲＰＴの回路図である。
【００５５】
図８に示すように、第１の例によるリピータ回路ＹＳＲＰＴは、カラムデコーダＹＤＣの最終段と同じ回路構成を有している。したがって、所定のカラム選択線ＡＣＹＳＴがハイレベルに活性化すると、対応するカラム選択線ＡＣＹＳＤＴがハイレベル（ＶＰＥＲＩ）に駆動される。上述の通り、カラム選択線ＡＣＹＳＤＴは、メモリセルアレイＡＲＹ１に含まれるカラムスイッチＹＳＷに供給される。
【００５６】
第１の例によるリピータ回路ＹＳＲＰＴは、カラム選択線ＡＣＹＳＤＴ上のカラム選択信号を単にバッファリングするだけであることから、制御信号などが不要であり、回路構成を簡素化することができる。
【００５７】
図９は、第２の例によるリピータ回路ＹＳＲＰＴの回路図である。
【００５８】
図９に示すように、第２の例によるリピータ回路ＹＳＲＰＴは、カラム選択線ＡＣＹＳＤＴを介して供給されるカラム選択信号と、ロウアドレスの１ビットＣＲＦ１４Ｂとを受けるＡＮＤゲート回路によって構成される。ロウアドレスの１ビットＣＲＦ１４Ｂとは、図１に示したロウアドレスのビットＸ１４の反転信号である。したがって、ロウアドレスのビットＸ１４がローレベルである場合に限り、リピータ動作を行う。ロウアドレスのビットＸ１４がハイレベルである場合は、対応するカラム選択線ＡＣＹＳＴのレベルにかかわらず、カラム選択線ＡＣＹＳＤＴはローレベル（ＶＳＳ）に固定される。
【００５９】
第２の例によるリピータ回路ＹＳＲＰＴは、メモリセルアレイＡＲＹ１にアクセスする場合にのみ活性化されることから、消費電力を低減することが可能となる。
【００６０】
図１０は、制御回路ＭＡＣＴＲＬの回路図である。
【００６１】
図１０に示すように、制御回路ＭＡＣＴＲＬは、メインアンプＭＡに供給される各種制御信号ＭＡＣＴＲＬ１（ＤＭＩＯＥＱＢ，ＤＲＡＴＧＢ，ＤＲＡＥＢ，ＤＷＡＥＴ）と、制御回路ＲＰＴＣＴＲＬに供給される各種制御信号ＲＥＰＣＴＲＬ０（ＡＤＲＡＰＢ，ＡＤＷＡＥＩＢ）を生成するロジック回路である。制御回路ＭＡＣＴＲＬには、リードイネーブル信号ＤＲＡＰＢ、ライトイネーブル信号ＤＷＡＥＢ及びロウアドレスの１ビットＣＲＦ１４Ｔが入力されており、これらに基づいて上記の制御信号を生成する。ロウアドレスの１ビットＣＲＦ１４Ｔとは、図１に示したロウアドレスのビットＸ１４と同じ信号であり、したがって、Ｘ１４＝０の場合にローレベルとなる。
【００６２】
図１０に示す回路構成により、リードイネーブル信号ＤＲＡＰＢがハイレベルからローレベルに変化すると、イコライズ信号ＤＭＩＯＥＱＢがハイレベルに変化し、これによりメインデータ配線ＤＭＩＯＴ，ＤＭＩＯＢのプリチャージ状態が解除される。イコライズ信号ＤＭＩＯＥＱＢは、ライトイネーブル信号ＤＷＡＥＢがハイレベルからローレベルに変化した場合にもハイレベルとなり、メインデータ配線ＤＭＩＯＴ，ＤＭＩＯＢのプリチャージ状態が解除される。
【００６３】
また、リードイネーブル信号ＤＲＡＰＢがハイレベルからローレベルに変化すると、接続信号ＤＲＡＴＧＢが一時的にローレベルとなるとともに、リードイネーブル信号ＤＲＡＥＢが一時的にローレベルとなる。
【００６４】
さらに、リードイネーブル信号ＤＲＡＰＢがローレベルに活性化すると、ロウアドレスの１ビットＣＲＦ１４Ｔがローレベルであることを条件として、制御信号ＡＤＲＡＰＢがローレベルに活性化する。
【００６５】
一方、ライトイネーブル信号ＤＷＡＥＢがローレベルに活性化すると、ライトイネーブル信号ＤＷＡＥＴがハイレベルに活性化するとともに、ロウアドレスの１ビットＣＲＦ１４Ｔがローレベルであることを条件として、制御信号ＡＤＷＡＥＩＢがローレベルに活性化する。但し、制御信号ＡＤＷＡＥＩＢのパスにはディレイ素子ＤＬＹが挿入されており、このため、制御信号ＡＤＷＡＥＩＢはライトイネーブル信号ＤＷＡＥＴよりも遅れて活性化する。
【００６６】
図１１は、制御回路ＲＰＴＣＴＲＬの回路図である。
【００６７】
図１１に示すように、制御回路ＲＰＴＣＴＲＬは、制御信号ＲＥＰＣＴＲＬ０（ＡＤＲＡＰＢ，ＡＤＷＡＥＩＢ）を受けて各種制御信号ＲＰＴＣＴＲＬ１（ＡＤＲＡＥＴ，ＡＤＭＩＯＥＱＢ，ＡＤＷＡＥＢ）を生成し、これらを図６に示したリピータ回路ＭＩＯＲＰＴに供給する。図１１に示す回路構成により、制御信号ＡＤＲＡＰＢがローレベルに活性化すると、リードイネーブル信号ＡＤＲＡＥＴがハイレベルに活性化し、制御信号ＡＤＷＡＥＩＢがローレベルに活性化すると、ライトイネーブル信号ＡＤＷＡＥＢがローレベルに活性化する。また、制御信号ＡＤＲＡＰＢ，ＡＤＷＡＥＩＢがいずれもハイレベルに非活性化している場合には、イコライズ信号ＡＤＭＩＯＥＱＢがローレベルに活性化する。
【００６８】
以上が本実施形態による半導体装置の構成である。次に、本実施形態による半導体装置の動作について説明する。
【００６９】
まず、リード動作について説明する。
【００７０】
図１２及び図１３はリード動作時における動作波形図であり、図１２はロウアドレスの１ビットＸ１４が「０」である場合を示し、図１３はロウアドレスの１ビットＸ１４が「１」である場合を示している。
【００７１】
図１２及び図１３のいずれにおいても、時刻ＣＫ０にアクティブコマンドＡＣＴが発行され、時刻ＣＫ９にリードコマンドＲＥＡＤが発行され、時刻ＣＫ２１にプリチャージコマンドＰＲＥが発行されている。これらの時刻は、いずれもクロック信号ＣＫの立ち上がりエッジにて規定される。
【００７２】
まず、アクティブコマンドＡＣＴに同期して入力されたロウアドレスのビットＸ１４が「０」である場合、図１２に示すように、信号ＣＲＦ１４Ｂがハイレベルに変化する。また、ロウアドレスの入力に応答して、メモリセルアレイＡＲＹ１に対してロウアクセスが行われ、所定のビット線ＢＬＤＴ，ＢＬＤＢにリードデータが現れる。この間、メモリセルアレイＡＲＹ１側においては、選択されたメモリマットＭＡＴに対応するイコライズ信号ＢＬＥＱＢ＜４７＞がハイレベルとなり、ローカルデータ配線ＬＩＯＤＴ＜２３＞，ＬＩＯＤＢ＜２３＞のプリチャージが解除される。さらに、選択されたメモリマットＭＡＴに対応する接続信号ＡＤＬＭＩＯＴ＜４７＞がハイレベルに活性化し、パスゲート回路ＰＧを介してローカルデータ配線ＬＩＯＤＴ＜２３＞，ＬＩＯＤＢ＜２３＞がメインデータ配線ＤＭＩＯＤＴ＜０＞，ＤＭＩＯＤＢ＜０＞に接続される。この時点では、メインデータ配線ＤＭＩＯＤＴ＜０＞，ＤＭＩＯＤＢ＜０＞がＶＰＥＲＩレベルにプリチャージされているため、ローカルデータ配線ＬＩＯＤＴ＜２３＞，ＬＩＯＤＢ＜２３＞もＶＰＥＲＩレベルにプリチャージされる。この間、メモリセルアレイＡＲＹ２側においては上記の動作は行われない。
【００７３】
その後、リードコマンドＲＥＡＤが発行されると、リードイネーブル信号ＤＲＡＰＢが一時的にローレベルに変化する。これに応答してイコライズ信号ＡＤＭＩＯＥＱＢ及びリードイネーブル信号ＡＤＲＡＥＴが一時的にハイレベルとなるため、メインデータ配線ＤＭＩＯＤＴ＜０＞，ＤＭＩＯＤＢ＜０＞のプリチャージ状態が解除されるとともに、リードリピータ回路ＲＲＥＰが活性化する。また、イコライズ信号ＤＭＩＯＥＱＢもハイレベルとなることから、メインデータ配線ＤＭＩＯＴ＜０＞，ＤＭＩＯＢ＜０＞のプリチャージ状態も解除される。
【００７４】
また、リードコマンドＲＥＡＤが発行されると、これに同期して入力されたカラムアドレスに基づき、所定のカラム選択線ＡＣＹＳＴが活性化し、リピータ回路ＹＳＲＰＴを介して対応するカラム選択線ＡＣＹＳＤＴが活性化する。これにより、所定のセンスアンプＳＡがローカルデータ配線ＬＩＯＤＴ＜２３＞，ＬＩＯＤＢ＜２３＞に接続されるため、リードデータの論理値に基づき、一方がプリチャージレベルに維持されたまま、他方のレベルが低下する。この時点では、既にパスゲート回路ＰＧがオンしていることから、メインデータ配線ＤＭＩＯＤＴ＜０＞，ＤＭＩＯＤＢ＜０＞についても、一方がプリチャージレベルに維持されたまま、他方のレベルが低下する。
【００７５】
この時点では、既にリードリピータ回路ＲＲＥＰが活性化していることから、メインデータ配線ＤＭＩＯＤＴ＜０＞，ＤＭＩＯＤＢ＜０＞上のリードデータは、メインデータ配線ＤＭＩＯＴ＜０＞，ＤＭＩＯＢ＜０＞に転送され、リードデータがメインアンプＭＡに入力される。
【００７６】
そして、所定の遅延時間が経過した後、接続信号ＤＲＡＴＧＢが一時的にローレベルとなり、メインデータ配線ＤＭＩＯＴ＜０＞，ＤＭＩＯＢ＜０＞上のリードデータがリードデータ配線ＤＭＩＯＴ０１，ＤＭＩＯＢ０１に転送されるとともに、リードイネーブル信号ＤＲＡＥＴが活性化し、リードアンプＲＡＭＰによる増幅動作が行われる。リードデータ配線ＤＭＩＯＴ０１，ＤＭＩＯＢ０１上のリードデータは、トライステートインバータＩＮＶ１及びインバータＩＮＶ２を介して、リードライトバスＤＲＷＢＳＴ＜０＞，ＤＲＷＢＳＢ＜０＞に転送される。
【００７７】
その後、プリチャージコマンドＰＲＥが発行されると、アクティブコマンドＡＣＴの発行前の初期状態に戻る。
【００７８】
このように、リード動作時においてＸ１４＝０である場合、メモリセルアレイＡＲＹ１が選択されるため、リードデータはまずメインデータ配線ＤＭＩＯＤに出力され、リピータ回路ＭＩＯＲＰＴを介してメインデータ配線ＤＭＩＯに転送された後、メインアンプＭＡによって増幅される。このように、本実施形態による半導体装置においては、リピータ回路ＭＩＯＲＰＴを介してリードデータの中継を行っていることから、メインデータ配線の配線長を短くすることができる。これにより、サブアンプなど高精度なタイミング制御が必要な回路を用いる必要が無くなることから、タイミング設計が容易となる。
【００７９】
また、メモリセルアレイＡＲＹ１側に割り当てられたメインデータ配線ＤＭＩＯＤにはメインアンプＭＡが接続されておらず、メモリセルアレイＡＲＹ２側に割り当てられたメインデータ配線ＤＭＩＯにのみメインアンプＭＡが接続されていることから、メインデータ配線の配線長を短縮しているにもかかわらず、メインアンプＭＡの台数を削減することができる。さらに、メインアンプＭＡを各メモリバンクのＸ方向における一端側に集中配置することができるため、リードライトバスＤＲＷＢＳの引き回しも最小限で済む。これらにより、周辺回路領域ＰＥＲＩの面積を縮小することも可能となる。
【００８０】
一方、アクティブコマンドＡＣＴに同期して入力されたロウアドレスのビットＸ１４が「１」である場合、図１３に示すように、信号ＣＲＦ１４Ｂはローレベルを維持する。また、ロウアドレスの入力に応答して、メモリセルアレイＡＲＹ２に対してロウアクセスが行われ、所定のビット線ＢＬＴ，ＢＬＢにリードデータが現れる。この間、メモリセルアレイＡＲＹ２側においては、プリチャージの解除とパスゲート回路ＰＧの活性化が行われる。メモリセルアレイＡＲＹ１側においては上記の動作は行われない。
【００８１】
その後、リードコマンドＲＥＡＤが発行されると、メインデータ配線ＤＭＩＯＴ＜０＞，ＤＭＩＯＢ＜０＞のプリチャージ状態が解除される。リードリピータ回路ＲＲＥＰは非活性状態に維持される。
【００８２】
また、リードコマンドＲＥＡＤが発行されると、これに同期して入力されたカラムアドレスに基づき、所定のカラム選択線ＡＣＹＳＴが活性化する。これにより、所定のセンスアンプＳＡがローカルデータ配線ＬＩＯＴ＜２３＞，ＬＩＯＢ＜２３＞に接続されるため、リードデータの論理値に基づき、一方がプリチャージレベルに維持されたまま、他方のレベルが低下する。この時点では、既にパスゲート回路ＰＧがオンしていることから、メインデータ配線ＤＭＩＯＴ＜０＞，ＤＭＩＯＢ＜０＞についても、一方がプリチャージレベルに維持されたまま、他方のレベルが低下する。これにより、リードデータがメインアンプＭＡに入力される。
【００８３】
メインアンプＭＡの動作は上述の通りであり、メインアンプＭＡによって増幅されたリードデータがリードライトバスＤＲＷＢＳＴ＜０＞，ＤＲＷＢＳＢ＜０＞に転送される。その後、プリチャージコマンドＰＲＥが発行されると、アクティブコマンドＡＣＴの発行前の初期状態に戻る。
【００８４】
このように、リード動作時においてＸ１４＝１である場合、メモリセルアレイＡＲＹ２が選択され、リードデータはメインデータ配線ＤＭＩＯを介してそのままメインアンプＭＡに入力される。この場合、メモリセルアレイＡＲＹ１に割り当てられたメインデータ配線ＤＭＩＯＤは使用されない。
【００８５】
次に、ライト動作について説明する。
【００８６】
図１４及び図１５はライト動作時における動作波形図であり、図１４はロウアドレスの１ビットＸ１４が「０」である場合を示し、図１５はロウアドレスの１ビットＸ１４が「１」である場合を示している。
【００８７】
図１４及び図１５のいずれにおいても、時刻ＣＫ０にアクティブコマンドＡＣＴが発行され、時刻ＣＫ９にライトコマンドＷＲＴが発行され、時刻ＣＫ２７にプリチャージコマンドＰＲＥが発行されている。
【００８８】
図１４及び図１５に示すように、アクティブコマンドＡＣＴに同期した動作はリード動作時と同じであり、入力されたロウアドレスのビットＸ１４が「０」であるか「１」であるかによって異なる動作が行われる。
【００８９】
その後、ライトコマンドＷＲＴが発行されると、ライトイネーブル信号ＤＷＡＥＢが一時的にローレベルに変化する。これに応答してイコライズ信号ＤＭＩＯＥＱＢ及びライトイネーブル信号ＤＷＡＥＴが一時的にハイレベルとなるため、メインデータ配線ＤＭＩＯＴ＜０＞，ＤＭＩＯＢ＜０＞のプリチャージ状態が解除されるとともに、リードライトバスＤＲＷＢＳＴ＜０＞，ＤＲＷＢＳＢ＜０＞上のライトデータがメインデータ配線ＤＭＩＯＴ＜０＞，ＤＭＩＯＢ＜０＞に転送される。
【００９０】
ここで、ロウアクセス時にＸ１４＝０であった場合には、制御信号ＡＤＷＡＥＩＢも活性化されるため、図１４に示すように、イコライズ信号ＡＤＭＩＯＥＱＢ及びライトイネーブル信号ＡＤＷＡＥＢもそれぞれ一時的にハイレベル及びローレベルとなる。これにより、ライトリピータ回路ＷＲＥＰが活性化する。ライトリピータ回路ＷＲＥＰが活性化すると、メインデータ配線ＤＭＩＯＴ＜０＞，ＤＭＩＯＢ＜０＞上のライトデータがメインデータ配線ＤＭＩＯＤＴ＜０＞，ＤＭＩＯＤＢ＜０＞に転送される。一方、ロウアクセス時にＸ１４＝１であった場合には、図１５に示すように、イコライズ信号ＡＤＭＩＯＥＱＢ及びライトイネーブル信号ＡＤＷＡＥＢは変化しない。したがって、メインデータ配線ＤＭＩＯＴ＜０＞，ＤＭＩＯＢ＜０＞からメインデータ配線ＤＭＩＯＤＴ＜０＞，ＤＭＩＯＤＢ＜０＞へのライトデータの転送は行われない。
【００９１】
また、ライトコマンドＷＲＴが発行されると、これに同期して入力されたカラムアドレスに基づき、所定のカラム選択線ＡＣＹＳＴが活性化し、リピータ回路ＹＳＲＰＴを介して対応するカラム選択線ＡＣＹＳＤＴが活性化する。これにより、ロウアクセス時にＸ１４＝０であった場合には、図１４に示すように、メインデータ配線ＤＭＩＯＤＴ＜０＞，ＤＭＩＯＤＢ＜０＞、ローカルデータ配線ＬＩＯＤＴ＜２３＞，ＬＩＯＤＢ＜２３＞、ビット線ＢＬＤＴ，ＢＬＤＢを介して、ライトデータがメモリセルに書き込まれる。一方、ロウアクセス時にＸ１４＝１であった場合には、図１５に示すように、メインデータ配線ＤＭＩＯＴ＜０＞，ＤＭＩＯＢ＜０＞、ローカルデータ配線ＬＩＯＴ＜２３＞，ＬＩＯＢ＜２３＞、ビット線ＢＬＴ，ＢＬＢを介して、ライトデータがメモリセルに書き込まれる。
【００９２】
その後、プリチャージコマンドＰＲＥが発行されると、アクティブコマンドＡＣＴの発行前の初期状態に戻る。
【００９３】
このように、ライト動作時においてＸ１４＝０である場合、メモリセルアレイＡＲＹ１が選択されるため、メインアンプＭＡから出力されるライトデータは、まずメインデータ配線ＤＭＩＯに出力され、リピータ回路ＭＩＯＲＰＴを介してメインデータ配線ＤＭＩＯＤに転送された後、メモリセルアレイＡＲＹ１に書き込まれる。これにより、リード動作時と同様、高精度なタイミング調整が不要となる。一方、ライト動作時においてＸ１４＝１である場合は、メモリセルアレイＡＲＹ２が選択されるため、メインアンプＭＡから出力されるライトデータは、メインデータ配線ＤＭＩＯを介してメモリセルアレイＡＲＹ２に書き込まれる。この場合、メモリセルアレイＡＲＹ１に割り当てられたメインデータ配線ＤＭＩＯＤは使用されない。
【００９４】
以上説明したように、本実施形態による半導体装置は、メインデータ配線ＤＭＩＯとメインデータ配線ＤＭＩＯＤがとの間に設けられた双方向のリピータ回路ＭＩＯＲＰＴを備えていることから、１本のメインデータ配線の配線長を短縮しつつ、メインアンプＭＡの台数を削減することができる。しかも、メインアンプＭＡを各メモリバンクのＸ方向における一端側に集中配置することができるため、リードライトバスＤＲＷＢＳの引き回しも最小限で済む。これらにより、周辺回路領域ＰＥＲＩの面積を縮小することが可能となる。
【００９５】
また、１本のメインデータ配線の配線長が短いことから、メインデータ配線の負荷が小さい。このため、メインデータ配線とローカルデータ配線との間にサブアンプを設ける必要が無く、単なるパスゲート回路ＰＧを用いて両者を接続することができる。そして、パスゲート回路ＰＧは、ロウアクセス時にオンすることから、カラムアクセス時に活性化されるサブアンプとは異なり、高精度なタイミング制御が不要である。
【００９６】
したがって、本実施形態によれば、周辺回路を縮小することができるとともに、タイミング設計が容易な半導体装置を提供することが可能となる。
【００９７】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００９８】
例えば、上記実施形態においては、メインデータ配線とローカルデータ配線をパスゲート回路によって接続しているが、パスゲート回路を用いる代わりに、サブアンプを用いても構わない。
【００９９】
また、上記実施形態においては、リピータ回路ＹＳＲＰＴを用いてカラム選択信号を中継しているが、本発明においてリピータ回路ＹＳＲＰＴを用いることは必須でない。
【０１００】
さらに、上記実施形態ではＤＲＡＭを例に説明したが、本発明の適用対象がこれに限定されるものではなく、ＲｅＲＡＭなどの他のメモリ系半導体装置であっても構わないし、メモリセルアレイとロジック回路が混載された半導体装置であっても構わない。
【符号の説明】
【０１０１】
ＡＣＹＳＴ，ＡＣＹＳＤＴ    カラム選択線
ＡＤＤＰＡＤ    アドレス端子
ＡＲＹ，ＡＲＹ１，ＡＲＹ２    メモリセルアレイ
ＢＡＮＫ０〜ＢＡＮＫ７    メモリバンク
ＢＦ      最終段
ＢＬ，ＢＬＴ，ＢＬＢ，ＢＬＤＴ，ＢＬＤＢ  ビット線
ＤＬＹ    ディレイ素子
ＤＭＩＯＤ（ＤＭＩＯＤＴ／ＤＭＩＯＤＢ），ＤＭＩＯ（ＤＭＩＯＴ／ＤＭＩＯＢ）    メインデータ配線
ＤＭＩＯＴ０１，ＤＭＩＯＢ０１    リードデータ配線
ＤＱＰＡＤ    データ端子
ＤＱＲＰＴ    リピータ回路
ＤＲＷＢＳ（ＤＲＷＢＳＴ／ＤＲＷＢＳＢ）    リードライトバス
ＥＱ１〜ＥＱ４    イコライズ回路
Ｇ１      ゲート回路
ＩＮＶ１    トライステートインバータ
ＩＮＶ２    インバータ
ＬＩＯ（ＬＩＯＴ，ＬＩＯＢ），ＬＩＯＤ（ＬＩＯＤＴ，ＬＩＯＤＢ）    ローカルデータ配線
ＭＡ      メインアンプ
ＭＡＡ    メインアンプ領域
ＭＡＣＴＲＬ，ＲＰＴＣＴＲＬ    制御回路
ＭＡＴ    メモリマット
ＭＣ      メモリセル
ＭＩＯＲＰＴ，ＹＳＲＰＴ    リピータ回路
ｎＴ，ｎＢ    入出力ノード
ＰＥＲＩ  周辺回路領域
ＰＧ      パスゲート回路
ＲＡＭＰ  リードアンプ
ＲＲＥＰ  リードリピータ回路
ＳＡ      センスアンプ
ＳＡＡ    センスアンプ領域
ＳＷＣ    サブワードクロス領域
ＳＷＤ    サブワードドライバ
ＳＷＤＡ  サブワードドライバ領域
ＴＧ      接続ゲート
ＷＡＭＰ  ライトアンプ
ＷＬ      ワード線
ＷＲＥＰ  ライトリピータ回路
ＸＤＥＣ  ロウデコーダ
ＹＤＣ    カラムデコーダ
ＹＳＷ    カラムスイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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