(57)【要約】      （修正有）【課題】スイッチングの効率性が高い二層グラフェン系半導体デバイスを提供する。【解決手段】二層グラフェン層１０３と、上部ゲート電極１３３および下部ゲート電極１２１とを備え、上部ゲート電極１３３および下部ゲート電極１２１は、互いに水平方向に変位しており、ゲート電圧の適切なバイアス印加により、化学的にドープされていない二層グラフェン層１０３内でソース領域１５０とチャネル領域１４０とドレイン領域１６０が電気的に誘導されるように配置する。【選択図】図１
2015119178.tif 000002
【特許請求の範囲】
【請求項１】
底面と頂面を有する二層グラフェン（１０３）と、
前記二層グラフェン（１０３）の底面に容量結合された下部ゲート電極（１２１）と、
前記二層グラフェン（１０３）の頂面に容量結合された第１上部ゲート電極（１３１，１３３）と、
前記上部ゲート電極（１３１）にのみ容量結合されたソース領域（１５０）と、
前記下部ゲート電極（１２１）にのみ容量結合されたドレイン領域（１６０）とを備え、
前記下部ゲート電極（１２１）は、前記第１上部ゲート電極（１３１）と少なくとも部分的にオーバラップする部分（Ｄ）を有し、これにより前記下部ゲート電極（１２１）および前記第１上部ゲート電極（１３１，１３３）に容量結合されたチャネル領域（１４０）を画定する
二層グラフェントンネル電界効果トランジスタ。
【請求項２】
前記頂面に沿って前記第１上部ゲート電極（１３１）から分離した部分（Ｄ１）を有し、前記二層グラフェン（１０３）の頂面に容量結合された第２上部ゲート電極（１３２）を備え、
前記下部ゲート電極（１２１）の全体が、前記第１上部ゲート電極（１３１）および前記第２上部ゲート電極（１３２）とオーバラップし、これにより、前記下部ゲート電極（１２１）および前記第１上部ゲート電極（１３１）に容量結合されたチャネル領域（１４０）と、前記第２上部ゲート電極（１３２）および前記下部ゲート電極（１２１）に容量結合されたソース領域（１５０）と、前記下部ゲート電極（１２１）にのみ容量結合されたバリア領域（１５１）と、前記下部ゲート電極（１２１）にのみ容量結合されたドレイン領域（１６０）とを画定する、
請求項１に記載の二層グラフェントンネル電界効果トランジスタ。
【請求項３】
基板（１００）の上に第１ゲート誘電体層（１１１）を備え、
前記二層グラフェン（１０３）は、互いに隣接する第１グラフェン層（１０１）と第２グラフェン層（１０２）を有し、
前記二層グラフェン（１０３）は、前記第１ゲート誘電体層（１１１）と第２ゲート誘電体層（１１２）との間に挟まれ、
前記第１ゲート誘電体層（１１１）は前記第１グラフェン層（１０１）に接触し、
前記第２ゲート誘電体層（１１２）は前記第２グラフェン層（１０２）に接触し、
前記上部ゲート電極（１２１）は、前記第２グラフェン層（１０２）に対向する前記第２ゲート誘電体層（１１２）に接触する、
請求項１または２に記載の二層グラフェントンネル電界効果トランジスタ。
【請求項４】
前記下部ゲート電極（１２１）は基板（１００）内に埋め込まれ、
前記基板（１００）は、前記下部ゲート電極（１２１）が埋め込まれた下部誘電体層（１００ｂ）が上側に位置する半導体層（１００ａ）を有し、
前記下部ゲート電極（１２１）は頂面を有し、前記下部誘電体層（１００ｂ）は誘電体頂面を有し、
前記下部ゲート電極（１２１）の頂面は、前記下部誘電体層１００ｂの誘電体頂面と同一平面内にある、
請求項１から３のいずれか１項に記載の二層グラフェントンネル電界効果トランジスタ。
【請求項５】
前記上部ゲート電極（１３１，１３３）は上部誘電体層（１００ｃ）により覆われ、
前記ドレイン領域（１６０）は、前記下部ゲート電極（１２１）と前記上部誘電体層（１００ｃ）の一部との間に挟まれている、
請求項１から４のいずれか１項に記載の二層グラフェントンネル電界効果トランジスタ。
【請求項６】
少なくとも１つの上部ゲート電極（１３１，１３３）と下部ゲート電極（１２１）のそれぞれについて別々にバイアスを印加するように適合したコンタクト（２２１，２３１，２３２，２３３）を備えた、
請求項１から５のいずれか１項に記載の二層グラフェントンネル電界効果トランジスタ。
【請求項７】
前記第１ゲート誘電体層（１１１）と前記第２ゲート誘電体層（１１２）は同一の等価酸化膜厚を有する、
請求項３に記載の二層グラフェントンネル電界効果トランジスタ。
【請求項８】
前記トランジスタは、第１上部ゲート電極（１３１）と第２上部ゲート電極（１３２）を有し、
前記第１上部ゲート電極（１３１）と第２上部ゲート電極（１３２）はともに、前記第２グラフェン層（１０２）に対向する前記第２ゲート誘電体層（１１２）に接触する、
請求項２を引用する請求項３に記載の二層グラフェントンネル電界効果トランジスタ。
【請求項９】
前記二層グラフェン層は化学的にドープされていない、
請求項１から８のいずれか１項に記載の二層グラフェントンネル電界効果トランジスタ。
【請求項１０】
前記二層グラフェン（１０３）中にｐ−ｉ−ｎ接合またはｎ−ｉ−ｐ接合を静電気的に誘導する工程を含む、
請求項１に記載の二層グラフェントンネル電界効果トランジスタを動作させる方法。
【請求項１１】
前記ｐ−ｉ−ｎ接合またはｎ−ｉ−ｐ接合を静電気的に誘導する工程は、上部ゲート電極（１３３，１３１）に電圧を印加することと、該電圧と逆符号の電圧を前記下部ゲート電極（１２１）に印加することとを含む、
請求項１０に記載の方法。
【請求項１２】
前記二層グラフェン（１０３）中にｐ−ｎ−ｉ−ｎ接合またはｎ−ｐ−ｉ−ｐ接合を静電気的に誘導する工程を含む、
請求項２に記載の二層グラフェントンネル電界効果トランジスタを動作させる方法。
【請求項１３】
ｐ−ｎ−ｉ−ｎ接合またはｎ−ｐ−ｉ−ｐ接合を静電気的に誘導する工程は、前記下部ゲート電極（１２１）に一定のバイアスＶｂｇを印加することと、該バイアスＶｂｇと逆符号であって｜Ｖｔｇ２｜＞｜Ｖｂｇ｜を満たすバイアスＶｔｇ２を前記第２上部ゲート電極（１３２）に印加してｐ型ソース領域（１５０）を形成することと、前記バイアスＶｂｇと逆符号であって、ドレイン−ソース間電圧Ｖｄｓを印加しないで測定した場合には｜Ｖｂｇ｜と略等しい大きさの電圧Ｖｔｇ１を前記第１上部ゲート電極（１３１）に印加して、前記二層グラフェン（１０３）内に真性チャネル領域（１４０）を形成することとを含む、
請求項１２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、二層グラフェン（ＢＬＧ）を備えた半導体デバイス、ならびに、こうした二層グラフェン（ＢＬＧ）半導体デバイスを製造する方法および動作させる方法に関する。
【背景技術】
【０００２】
グラフェンは、原子レベルで薄い半金属の二次元膜であり、複数の炭素原子が配列し、面内共有結合（σ結合）に構造的に依存するｓｐ２蜂の巣格子をなす。また、グラフェンは、非酸化性環境で化学的に安定であり、機械的に非常に硬い。グラフェンの電子輸送特性は、マイクロエレクトロニクスで従来用いられている材料よりも大きく優れていることがわかっている。具体的には、電荷輸送度または電荷移動度が、グラフェンの重要な態様である。また、グラフェンは、室温での移動度が非常に大きい（１０４〜１０６ｃｍ２Ｖ−１ｓ−１）という特性を有する。それゆえ、グラフェンは、ポストＣＭＯＳ用途の最も有望な候補材料の１つである。
【０００３】
単層グラフェン（ＳＬＧ）は、ギャップレス（バンドギャップなし）の半金属である。その結果、活性チャネルとしてＳＬＧを用いた電界効果トランジスタ（ＦＥＴ）では、オン電流／オフ電流（Ｉｏｎ／Ｉｏｆｆ）比が小さくなり（一般的に〜１０）、スイッチを切ることができない。これは、ロジック用のマイクロエレクトロニクスにおいてグラフェンの利用が阻まれる主な理由の１つである。
【０００４】
二層グラフェン(ＢＬＧ)は、垂直方向に重ねられ且つπ結合を介して相互作用する２つのＳＬＧからなる。ＢＬＧは、ＳＬＧと同じくゼロバンドギャップ特性を有し、それゆえ半金属である。しかし、ＢＬＧ面に対して垂直な方向に印加される外部電場を用いて重ねられた二層の反転対称性を壊すと、ＢＬＧにバンドギャップが導入される（しばしば、バンドギャップ開口(opening)やバンドギャップ拡大(widening)とも称される）。ＢＬＧは、印加する電場の強度に応じたバンドギャップを持つ半導体となる。導入可能なバンドギャップの最大値は、層間結合エネルギにのみ依存する。したがって、得られるバンドギャップは０〜３００ｍｅＶであり、電界効果トランジスタのオン電流／オフ電流（Ｉｏｎ／Ｉｏｆｆ）比は約１００となる。
【０００５】
今までのところ、上記のように縦方向の対称性を壊すことで生じるＢＬＧのバンドギャップ開口部は、２つの方法で達成されている。すなわち、吸着質によりＢＬＧ内にバンドギャップを形成する化学ドーピング、または、ゲート電極が生成する電束密度による電気ドーピングである。
【０００６】
しかし、第１のアプローチ（化学ドーピング）では、ドーパントがＢＬＧ上で不均一に拡散しやすいので、制御が容易でない。さらに、ドーパントは、移動しやすく、またグラフェンと相互作用しやすく、これによりデバイス性能の安定性の課題となる欠陥が生じやすい。また、ドーパントの堆積は、現在のところ、通常のＣＭＯＳプロセスフローとほとんど適合しない。また、ドーパントプロファイルの設計が充分ではない。なぜなら、グラフェンと吸着質との相互作用が弱いことに起因して、グラフェンに沿った均一なドーパントプロファイルを達成するのが非常に難しいからである。
【０００７】
第２のアプローチ（電気ドーピング）では、ＢＬＧと直接に接触する外部ゲートスタック（例えば上部ゲートスタック）を用いて、ＢＬＧ面に対して垂直な方向の電束密度が形成される。
【０００８】
ＢＬＧにおいて、小さいバンドギャップを達成できること、およびバンド間トンネリングが大きいことを利用して、従来のＦＥＴよりもＩｏｎ／Ｉｏｆｆ比が大きく、サブスレッショルドスイングが小さいトンネル電界効果トランジスタ（以下、ＴＦＥＴと称する）を作成できる。ＴＦＥＴはトンネル障壁を有するものであって、トンネル障壁は連続的にｐ型ドープ領域、真性領域、ｎ型ドープ領域（ｐ−ｉ−ｎ）領域を有する。一方、従来のＦＥＴはｐ−ｎ領域のみを有する。トンネル障壁の高さはＴＦＥＴのゲートポテンシャルにより調節でき、これによりＴＦＥＴの輸送電流を制御できる。したがって、ゲート電圧のバイアスによりチャネル領域におけるバンドベンディングを制御することにより、デバイスのスイッチオンとスイッチオフを切り替えることができる。
【０００９】
こうしたＴＦＥＴの動作には、急峻なｐ型ドープ領域、真性領域、ｎ型ドープ領域が必要となる。既在の技術では、サブ１００ｎｍテクノロジーで必要となる急峻で狭いドーパントプロファイル（したがってｐ−ｉ−ｎ階段接合）を達成することが非常に難しい。
【００１０】
それゆえ、ＢＬＧ内にバンドギャップを形成するのに充分大きくかつ調整可能である横電場を誘導可能とする新規なＢＬＧ ＴＦＥＴ構造に対するニーズが存在する。特に、この電場は、二層にわたって３．５Ｖ／ｎｍを超える電束密度であってもよい。また、階段接合部を有するｎ−ｉ−ｐ（またはｐ−ｉ−ｎ）半導体領域を作成するニーズが存在する。さらに、この分野では、グラフェンの構造的完全性とデバイスの安定性に対する影響が小さい構造に対するニーズが存在する。
【発明の概要】
【００１１】
本発明の１つの目的は、スイッチングの効率性が高い二層グラフェン系半導体デバイスを提供することである。
【００１２】
この目的は、第１の独立請求項の技術特性を示す二層グラフェントンネル電界効果トランジスタにより達成される。
【００１３】
本発明の１つの目的は、化学的にドープされていない二層グラフェン中に、少なくともソース領域、チャネル領域およびドレイン領域を電気的に誘導することである。
【００１４】
本発明の別の目的は、こうした二層グラフェントンネル電界効果トランジスタを動作させる方法を提供することである。
【００１５】
この目的は、第２の独立請求項の工程を含む方法により達成される。
【００１６】
本発明の別の目的は、こうした二層グラフェントンネル電界効果トランジスタを製造する方法を提供することである。
【００１７】
この目的は、第３の独立請求項の工程を含む方法により達成される。
【００１８】
種々の態様により、少なくともソース領域、チャネル領域およびドレイン領域を備えた二層グラフェントンネル電界効果トランジスタについて開示する。このソース領域、チャネル領域およびドレイン領域は、少なくとも１つの上部ゲート電極と下部ゲート電極を互いに適切に配置することにより、また、ゲート電極に適切なバイアスを印加することにより電気的に誘導される（好ましくは化学的にドープされない）。言い換えると、種々の態様により、以下の二層グラフェントンネル電界効果トランジスタについて開示する。すなわち、この二層グラフェントンネル電界効果トランジスタは、（ａ）二層グラフェン層と、（ｂ）少なくとも１つの上部ゲート電極および下部ゲート電極とを備える。この少なくとも１つの上部ゲート電極および下部ゲート電極は、これらのゲート電極に適切なバイアスを印加したときに（ｉ）ソース領域、（ｉｉ）チャネル領域、（ｉｉｉ）ドレイン領域が二層グラフェン内で電気的に誘導されるように、互いに適切に配置されている。
【００１９】
実施形態で、二層グラフェン層は化学的にドープされていなくてよい。二層グラフェンの化学的なドープを必要とせずに、ソース領域、チャネル領域およびドレイン領域を二層グラフェン内に形成できることは、本発明の実施形態の１つの利点である。
【００２０】
実施形態で、適切にバイアスを印加することは、第１極性の電圧を上部電極に印加すること、および、第２極性の電圧を下部電極に印加することであってもよい。
【００２１】
実施形態で、第１極性の電圧の大きさは、第２極性の電圧の大きさと近い値（例えば１５％以内、１２％以内または１１％以内）であってもよい。
【００２２】
実施形態によれば、上部ゲート電極と下部ゲート電極は、以下のようにして、二層グラフェン層の両面に対向して配置されてもよい。すなわち、二層グラフェン層において上部ゲート電極と下部ゲート電極の両方が存在する領域（例えば、二層グラフェン層において上部ゲートと下部ゲートの両方がオーバラップする領域）に、チャネル領域が電気的に誘導されるように、配置されてもよい。
【００２３】
二層グラフェン半導体デバイス（例えばトンネル電界効果トランジスタ）について開示する。このデバイスは、底面と頂面を有する二層グラフェン１０３と、二層グラフェン１０３の底面に容量結合された下部ゲート電極１２１と、二層グラフェン１０３の頂面に容量結合された第１上部ゲート電極１３１，１３３と、上部ゲート電極１３１，１３３にのみ容量結合されたソース領域１５０と、下部ゲート電極１２１にのみ容量結合されたドレイン領域１６０とを備える。下部ゲート電極１２１は、第１上部ゲート電極１３１と（少なくとも）部分的にオーバラップする部分（Ｄ）を有し、これにより下部ゲート電極１２１および第１上部ゲート電極１３１，１３３に容量結合されたチャネル領域１４０を画定する。
【００２４】
さらに、二層グラフェン半導体デバイスは、頂面に沿って第１上部ゲート電極１３１から分離した部分（Ｄ１）を有し且つ二層グラフェン１０３の頂面に容量結合された第２上部ゲート電極１３２を備えていてもよい。下部ゲート電極１２１の全体が、第１上部ゲート電極１３１および第２上部ゲート電極１３２とオーバラップしており、これにより、下部ゲート電極１２１および第１上部ゲート電極１３１に容量結合されたチャネル領域１４０と、第２上部ゲート電極１３２および下部ゲート電極１２１に容量結合されたソース領域１５０と、下部ゲート電極１２１にのみ容量結合されたバリア領域１５１と、下部ゲート電極１２１にのみ容量結合されたドレイン領域１６０とを画定する。実施形態で、バリア領域１５１はソース領域１５０とチャネル領域１４０との間に配置されている。実施形態で、ドレイン領域１６０はチャネル領域１４０に接触し、二層グラフェンの他の領域には接触しない。
【００２５】
底面と頂面を有する二層グラフェン１０３と、二層グラフェン１０３の底面に容量結合された下部ゲート電極１２１と、二層グラフェン１０３の頂面に容量結合された第１上部ゲート電極１３１とを備えた二層グラフェン半導体デバイスについて開示する。これらのゲート電極は、下部ゲート電極１２１にのみ容量結合されたドレイン領域１６０と、下部ゲート電極１２１および第１上部ゲート電極１３１に容量結合されたチャネル領域１４０と、上部ゲート電極１３１にのみ容量結合されたソース領域１５０とを形成するように構成されている。
【００２６】
二層グラフェン半導体デバイスは、頂面に沿って第１上部ゲート電極１３１から分離した部分（Ｄ１）を有し、二層グラフェン１０３の頂面に容量結合された第２上部ゲート電極１３２を備えてもよい。これらのゲート電極は、さらに、第２上部ゲート電極１３２および下部ゲート電極１２１に容量結合されたソース領域１５０を形成するように構成されてもよい。また、二層グラフェン半導体デバイスは、チャネル領域１４０とソース領域１５０との間に、下部ゲート電極１２１にのみ容量結合されたバリア領域１５１を備えてもよい。
【００２７】
第１の態様により、基板１００の上に設けられた第１ゲート誘電体層１１１と、互いに隣接する第１グラフェン層１０１および第２グラフェン層１０２を有する二層グラフェン１０３とを備えた二層グラフェン半導体デバイスについて開示する。二層グラフェン１０３は、第１ゲート誘電体層１１１と第２ゲート誘電体層１１２との間に挟まれている。第１ゲート誘電体層１１１は第１グラフェン層１０１に接触し、第２ゲート誘電体層１１２は第１グラフェン層１０２に接触する。二層グラフェン層は、化学的にドープされていない。また、このデバイスは、（第２グラフェン層１０２に対向する）第２ゲート誘電体層１１２に接触する上部ゲート電極１３３と、（第１グラフェン層１０１に対向する）第１ゲート誘電体層１１１に接触する下部ゲート電極１２１とを備える。下部ゲート電極１２１は上部ゲート電極１３３に対して変位しており、これにより、二層グラフェンにおいて、距離Ｄのオーバラップ領域と非オーバラップ領域が画定される。さらに、二層グラフェン１０３は、長手方向に、ソース領域１５０、チャネル領域１４０およびドレイン領域１６０を備える。チャネル領域１４０は、一端でソース領域１５０に隣接し、多端でドレイン領域１６０に隣接している。チャネル領域１４０は、二層グラフェンの一部であって、上部ゲート電極１３３と下部ゲート電極１２１との間に挟まれたオーバラップ部分である。ソース領域１５０は、上部ゲート電極１３３のみに接触する二層グラフェンの非オーバラップ領域である。ドレイン領域１６０は、下部ゲート電極１２１のみに接触する二層グラフェンの非オーバラップ領域である。
【００２８】
第１の態様の実施形態によれば、下部ゲート電極１２１は基板１００内に埋め込まれてもよい。基板１００は、下部ゲート電極１２１が埋め込まれた下部誘電体層１００ｂが上側に位置する半導体層１００ａを有していてもよい。下部ゲート電極１２１は、下部誘電体層１００ｂ内に埋め込まれている。下部ゲート電極１２１は頂面を有し、下部誘電体層１００ｂは誘電体頂面を有する。下部ゲート電極１２１の頂面は、下部誘電体層１００ｂの誘電体頂面と同一平面内にある。
【００２９】
第１の態様の実施形態によれば、上部ゲート電極１３３は上部誘電体層１００ｃにより覆われていてもよい。ドレイン領域１６０は、下部ゲート電極１２１と上部誘電体層１００ｃの一部との間に挟まれている。
【００３０】
第１の態様の実施形態によれば、上部ゲート電極１３３と下部ゲート電極１２１には、上部ゲート電極コンタクト２３３と下部ゲート電極コンタクト２２１により、それぞれ別々にバイアスが印加されてもよい。
【００３１】
第１の態様の実施形態によれば、ソース領域１５０とドレイン領域１６０には、ソースコンタクト２５１とドレインコンタクト２５２により、それぞれ別々にバイアスが印加されてもよい。
【００３２】
第１の態様の実施形態によれば、上部ゲート電極１３３と下部ゲート電極１２１には、オフ状態で逆符号のバイアスが印加され、これにより、ドレイン領域に対して逆極性にドープされたソース領域と、本質的にドープされたチャネル領域とが誘導される。オフ状態で、上部ゲート電極１３３と下部ゲート電極１２１に逆符号のバイアスを印加することにより、二層グラフェンは電気的にドープされる。
【００３３】
オフ状態で、上部ゲート電極１３３に正のバイアスを印加し、下部ゲート電極１２１に負のバイアスを印加することにより、ｐ型ソース領域とｎ型ドレイン領域とが誘導される。チャネル領域は、本質的にドープされ／ドープされていない。
【００３４】
オフ状態で、上部ゲート電極１３３に負のバイアスを印加し、下部ゲート電極１２１に正のバイアスを印加することにより、ｎ型ソース領域とｐ型ドレイン領域とが誘導される。チャネル領域は、本質的にドープされ／ドープされていない（すなわちｉ型である）。
【００３５】
実施形態によれば、対称性を持つデバイスの場合（すなわち、第１ゲート誘電体層と第２ゲート誘電体層とで等価酸化膜厚ＥＯＴが同一である場合）、上部ゲート電極１３３と下部ゲート電極１２１には、逆符号で且つ大きさが略等しいバイアスが印加されてもよい。ソース−ドレイン間電圧Ｖｄｓが充分に小さい（すなわち、Ｖｄｓが０に向かうか実際に０に等しい）場合、上部ゲート電極１３３の位置と下部ゲート電極１２１の位置で実際に測定される両電圧は略等しい。実施形態で、上部ゲート電極１３３と下部ゲート電極１２１には、逆符号で、かつ、互いに１０％以内、好ましくは５％以内、さらに好ましくは２％以内、さらに好ましくは１％以内の範囲にあるバイアスが印加される。最も好ましくは、上部ゲート電極１３３と下部ゲート電極１２１には、逆符号で且つ等しい大きさの電圧が印加される。
【００３６】
ただし、実際には、印加されるＶｄｓは通常無視できず、上部ゲート電極１３３と下部ゲート電極１２１に同じ電圧が印加される場合であっても、上部ゲート電極１３３と下部ゲート電極１２１で測定される電圧間の不整合が大きくなり、逆符号で且つ互いに大きさが１５％以内（または１２％以内もしくは１１％以内）の電圧に至る可能性がある。
【００３７】
実施形態によれば、対称性を持つデバイスの場合（すなわち、第１ゲート誘電体層と第２ゲート誘電体層とで等価酸化膜厚ＥＯＴが同一である場合）、上部ゲート電極１３３と下部ゲート電極１２１には、オフ状態で逆符号のバイアス（それぞれオフ状態電圧ＶＯＦＦ，−ＶＯＦＦ）が印加される。
【００３８】
実施形態によれば、二層グラフェンＴＦＥＴは、チャネル領域において伝導帯のシフトが生じるように、複数のゲート電極のうちの１つへ印加する電圧を追加の供給電圧Ｖｄｄからオフ状態バイアスＶＯＦＦとすることにより、オン状態からオフ状態へ切り替えられてもよい。実施形態において、この追加の供給電圧Ｖｄｄは、ＶＯＦＦの２０％から９０％、好ましくはＶＯＦＦの２２％から８０％、より好ましくはＶＯＦＦの２５％から７０％、さらに好ましくはＶＯＦＦの３０％から６０％、最も好ましくはＶＯＦＦの３５％から５０％である。例えば、ＶｄｄはＶＯＦＦの５０％である。ただし、Ｖｄｄは、好ましくはＶＯＦＦの５０％未満である。
【００３９】
第１の態様の実施形態によれば、オン状態で、上部ゲート電極１３３には電圧ＶＯＮ＝（ＶＯＦＦ＋Ｖｄｄ）が印加される。ここで、Ｖｄｄは、オフ状態電圧ＶＯＦＦに追加的に加えられる供給電圧であって、これにより、チャネル領域１４０において伝導エネルギバンドのシフトが誘導されると共に、ソース領域１５０からドレイン領域１６０への電子のトンネリング確率が増加する。これにより、オフ状態でのｉ型チャネル領域１４０は、ソース領域１５０のドープ型と同様のドープ型を持つドープチャネル領域１４０に変化する。オン状態で下部ゲート電極１２１に対して印加される電圧は、オフ状態で印加される電圧に対して不変である。
【００４０】
第２の態様により、二層グラフェン中にｐ−ｉ−ｎ接合またはｎ−ｉ−ｐ接合を静電気的に誘導する工程を含む、二層グラフェン半導体デバイスを動作させる方法について開示する。
【００４１】
第２の態様の実施形態によれば、ｐ−ｉ−ｎ接合を静電気的に誘導する工程は、上部ゲート電極１３３に第１電圧を印加することと、第１電圧と逆符号の第２電圧を下部ゲート電極１２１に印加することとを含む。ソース−ドレイン間電圧Ｖｄｓが充分に小さい（すなわち、Ｖｄｓが０に向かうか実際に０に等しい）場合に測定を行うと、印加される第１電圧の大きさと第２電圧の大きさは略等しい。実施形態で、上部ゲート電極１３３と下部ゲート電極１２１には、逆符号で、かつ、互いに１０％以内、好ましくは５％以内、さらに好ましくは２％以内、さらに好ましくは１％以内の範囲にあるバイアスが印加される。最も好ましくは、上部ゲート電極１３３と下部ゲート電極１２１には、逆符号で且つ等しい大きさのバイアスが印加される。
【００４２】
ただし、実際には、印加されるＶｄｓは通常無視できず、上部ゲート電極１３３と下部ゲート電極１２１に同じ電圧が印加される場合であっても、上部ゲート電極１３３と下部ゲート電極１２１で測定される電圧間の不整合が大きくなり、逆符号で且つ互いに大きさが１５％以内（または１２％以内もしくは１１％以内）の電圧に至る可能性がある。
【００４３】
第２の態様の実施形態によれば、ｐ−ｉ−ｎ接合を静電気的に誘導する工程は、上部ゲート電極１３３に電圧を印加することと、この電圧と逆符号の電圧（例えば逆電圧）を下部ゲート電極１２１に印加することとを含む。ｐ型ソースとｎ型ドレインを誘導するために、上部ゲート電極１３３に対して印加される電圧は正の電圧である（したがって、下部ゲート電極１２１に対して印加される電圧は負の電圧である）。ｎ型ソースとｐ型ドレインを誘導するために、上部ゲート電極１３３に対して印加される電圧は負の電圧である（したがって、下部ゲート電極１２１に対して印加される電圧は正の電圧である）。可能性のある１つの実施形態として、下部ゲート電極１２１に対して印加する電圧Ｖｂｉａｓ（Ｖｂｇ）をデバイスのオフ状態とオン状態とで一定とすること、上部ゲート電極１３３での電圧Ｖｔ（Ｖｔｇ）を一定としないことを開示する。これにより、下部ゲート電極１２１では一定の電圧Ｖｂｉａｓが維持され、上部ゲート電極１３３によりオン状態とオフ状態との間でデバイスが切り替わる。オフ状態またはデバイス内の電流が最も小さい状態は、上部ゲート電極１３３に電圧ＶＯＦＦ＝−Ｖｂｉａｓが印加されたときに相当する。さらに、デバイスのオン状態（図３）は、上部ゲート電極１３３に対してＶＯＮ＝（ＶＯＦＦ＋ＶＤＤ）に等しいバイアスが印加される場合に相当する。ここで、ＶＤＤは追加の供給電圧である。
【００４４】
第２の態様に従ってｎ−ｉ−ｐ接合を誘導するために、デバイスに対してアナログ電圧を印加してもよいことは当業者にとって明らかである。ｐ−ｉ−ｎ接合の場合、電圧の極性を変える（すなわち、正のバイアスを負のバイアスとし、負のバイアスを正のバイアスとする）以外は同様である。
【００４５】
第３の態様により、基板１００の上の第１ゲート誘電体層１１１と、二層グラフェン１０３とを備えた二層グラフェン半導体デバイスを開示する。二層グラフェン１０３は、互いに隣接する第１グラフェン層１０１と第２グラフェン層１０２を有する。二層グラフェン１０３は、第１ゲート誘電体層１１１と第２ゲート誘電体層１１２との間に挟まれている。第１ゲート誘電体層１１１は第１グラフェン層１０１に接触し、第２ゲート誘電体層１１２は第２グラフェン層１０２に接触する。二層グラフェン層は化学的にドープされていない。また、グラフェン半導体デバイスは、（第１グラフェン層１０１に対向する）第１ゲート誘電体層１１１に接触する下部ゲート電極１２１と、下部ゲート電極１２１と反対側において、第２グラフェン層１０２に対向する第２ゲート誘電体層１１２に接触する第１上部ゲート電極１３１と、第２グラフェン層１０２に対向する第２ゲート誘電体層１１２に接触する第２上部ゲート電極１３２とを備える。第２上部ゲート電極１３２は、第１上部ゲート電極１３１から距離Ｄ１を隔てて配置されている。二層グラフェン１０３は、長手方向に、ソース領域１５０、バリア領域１５１、チャネル領域１４０およびドレイン領域１６０を有する。チャネル領域１４０は、一端でバリア領域１５１に隣接し、他端でドレイン領域１６０に隣接している。バリア領域１５１は、他端でソース領域１５０に隣接している。チャネル領域１４０は、下部ゲート電極１２１と第１上部ゲート電極１３１との間に挟まれた領域である。ソース領域１５０は、下部ゲート電極１２１と第２上部ゲート電極１３２との間に挟まれた領域である。ドレイン領域１６０は、下部ゲート電極１２１のみが接触する領域であり、バリア領域は、下部ゲート電極１２１のみが接触する、距離Ｄ１（例えば寸法Ｄ１）の領域である。
【００４６】
第３の態様の実施形態によれば、下部ゲート電極１２１は基板１００内に埋め込まれていてもよい。基板１００は、下部ゲート電極１２１が埋め込まれた下部誘電体層１００ｂが上側に位置する半導体層１００ａを有していてもよい。下部ゲート電極１２１は誘電体層１００ｂ内に埋め込まれ、下部ゲート電極１２１は頂面を有し、下部誘電体層１００ｂは誘電体頂面を有する。下部ゲート電極１２１の頂面は、下部誘電体層１００ｂの誘電体頂面と同一平面内にある。
【００４７】
第３の態様の実施形態によれば、第１上部ゲート電極１３１と第２上部ゲート電極１３２は、上部誘電体層１００ｃにより覆われてもよい。ドレイン領域１６０とバリア領域１５１は、下部ゲート電極１２１と、上部誘電体層１００ｃの一部との間に挟まれている。
【００４８】
第３の態様の実施形態によれば、下部ゲート電極１２１、第１上部ゲート電極１３１、および第２上部ゲート電極１３２には、それぞれ下部ゲート電極コンタクト２２１、第１上部ゲート電極コンタクト２３１および第２上部ゲート電極コンタクト２３２により別々にバイアスが印加されてもよい。
【００４９】
第３の態様の実施形態によれば、ソース領域１５０とドレイン領域１６０には、それぞれソースコンタクト２５１とドレインコンタクト２５２によりバイアスが印加されてもよい。
【００５０】
第３の態様の実施形態によれば、下部ゲート電極１２１と第２上部ゲート電極１３２には、オフ状態とオン状態で逆符号のバイアスが印加される。
【００５１】
第３の態様の実施形態によれば、下部ゲート電極１２１と第１上部ゲート電極１３１には、オフ状態とオン状態で逆符号のバイアスが印加される。
【００５２】
第３の態様の実施形態によれば、第１ゲート誘電体層１１１と第２ゲート誘電体層１１２の等価酸化膜厚ＥＯＴは同一である。
【００５３】
第３の態様の実施形態による、第１ゲート誘電体層１１１と第２ゲート誘電体層１１２が同じＥＯＴを有する二層グラフェン半導体デバイスの場合、下部ゲート電極１２１に印加される電圧の大きさは、第２上部ゲート電極１３２に印加される電圧（の大きさ）よりも小さい。
【００５４】
第３の態様の実施形態によれば、下部ゲート電極１２１に印加される電圧の大きさは、オフ状態では、第１上部ゲート電極１３１に印加される電圧（の大きさ）と同等である。これにより、真性チャネル領域１４０（すなわちｉ型チャネル領域１４０）が誘導される。例えば、下部ゲート電極１２１に印加される電圧の大きさは、互いに１０％以内、好ましくは５％以内、さらに好ましくは２％以内、さらに好ましくは１％以内の範囲にある。印加される電圧の測定は、Ｖｄｓが０に近い値（または０）で行われる。ただし、実際には、印加されるＶｄｓは通常無視できず、上部ゲート電極１３３と下部ゲート電極１２１に同じ（大きさの）電圧が印加される場合であっても、上部ゲート電極１３３と下部ゲート電極１２１で測定される電圧間の不整合が大きくなり、逆符号で且つ互いに大きさが例えば１５％以内（または１２％以内もしくは１１％以内）の電圧に至る可能性がある。
【００５５】
第３の態様の実施形態によれば、オン状態で、追加の供給電圧が第１上部ゲート電極１３１に印加される。これにより、チャネル領域１４０において伝導帯がシフトし、ソース領域１５０からドレイン領域１６０への電子のトンネリング確率が増加する。そして、オフ状態でのｉ型チャネル領域１４０が、（オン状態で）バリア領域１５１とドレイン領域１５０のドープ型と同じドープ型でドープされたドープチャネル領域１４０に変わる。オン状態で、下部ゲート電極１２１に印加される電圧と第２上部ゲート電極１３２に印加される電圧は、オフ状態で印加される電圧に対して不変である。実施形態で、この追加の供給電圧Ｖｄｄは、ＶＯＦＦの２０％から９０％、好ましくはＶＯＦＦの２２％から８０％、より好ましくはＶＯＦＦの２５％から７０％、さらに好ましくはＶＯＦＦの３０％から６０％、最も好ましくはＶＯＦＦの３５％から５０％である。例えば、ＶｄｄはＶＯＦＦの５０％であってもよい。ただし、Ｖｄｄは、好ましくはＶＯＦＦの５０％未満である。
【００５６】
第４の態様により、二層グラフェン中にｐ−ｎ−ｉ−ｎ接合またはｎ−ｐ−ｉ−ｐ接合を静電気的に誘導する工程を含む、二層グラフェン半導体デバイスを動作させる方法を開示する。
【００５７】
第４の実施形態により、ｐ−ｎ−ｉ−ｎ接合を静電気的に誘導する工程は、下部ゲート電極１２１に一定のバイアスＶｂｇを印加することと、バイアスＶｔｇ２（バイアスＶｂｇと逆符号であって｜Ｖｔｇ２｜＞｜Ｖｂｇ｜を満たす）を第２上部ゲート電極１３２に印加してｐ型ソース領域１５０を形成することと、電圧Ｖｔｇ１（バイアスＶｂｇと逆符号であって、｜Ｖｂｇ｜と略等しい大きさである）を印加して二層グラフェン１０３内に真性チャネル領域１４０を形成することとを含む。好ましくは、｜Ｖｔｇ２｜は、｜Ｖｂｇ｜よりも２０％から９０％、好ましくは２２％から８０％、さらに好ましくは２５％から７０％、さらに好ましくは３０％から６０％、最も好ましくは３５％から５０％大きい。なお、｜Ｖｔｇ１｜〜｜Ｖｂｇ｜は、｜Ｖｔｇ１｜が｜Ｖｂｇ｜に近い値または同一の値であることを意味する。例えば、Ｖｄｓが０であるか０に近い値であるときに印加電圧を測定する場合、｜Ｖｔｇ１｜は互いに１０％以内、好ましくは５％以内、さらに好ましくは２％以内、さらに好ましくは１％以内の範囲にあってもよい。より好ましくは、｜Ｖｔｇ１｜は｜Ｖｂｇ｜に等しい。ただし、実際には、印加されるＶｄｓは通常無視できず、上部ゲート電極１３１と下部ゲート電極１２１に同じ（大きさの）電圧が印加される場合であっても、上部ゲート電極１３３と下部ゲート電極１２１で測定される電圧間の不整合が大きくなり、逆符号で且つ互いに大きさが１５％以内（または１２％以内もしくは１１％以内）の電圧に至る可能性がある。
【００５８】
下部ゲート電極１２１へ連続的に下部ゲート電圧を印加すると、二層グラフェン１０３にバンドギャップが形成される。下部ゲート電極１２１には一定のバイアス（＋Ｖｂｇ）が印加される。第２上部ゲート電極（１３２；ＴＧ２）にはバイアスＶｔｇ２（｜Ｖｔｇ２｜＞｜Ｖｂｇ｜であり、Ｖｔｇ２はＶｂｇと逆符号である）が印加されて（オフ状態でのバイアスを印加した場合と同様に）ｐ型ソース領域１５０が形成される。一方、第１上部ゲート電極（１３１；ＴＧ１）にはバイアスＶｔｇ１（｜Ｖｔｇ１｜〜｜Ｖｂｇ｜であり、Ｖｔｇ１はＶｂｇと逆符号である）が印加されて二層グラフェン１０３に真性のチャネル領域１４０が形成される。下部ゲート電極１２１と第２上部ゲート電極１３２に印加される電圧は、それぞれ一定の電圧Ｖｂｇ，Ｖｔｇ２（互いに逆符号）とされる。第１上部ゲート電極１３１は、デバイスの「オン」状態と「オフ」状態の切替えを担う。デバイスにおけるオフ状態または最低電流は、第１上部ゲート電極１３３の電圧ＶＯＦＦがＶｔｇ１に等しい場合に相当する。デバイスのオン状態は、第１上部ゲート電極１３１の電圧がＶＯＮ＝（ＶＯＦＦ＋ＶＤＤ）に等しい場合に相当する。ここで、ＶＤＤは第１の態様で定義された追加の供給電圧である。
【００５９】
第４の態様に従ってｎ−ｐ−ｉ−ｐ接合を誘導するために、デバイスに対してアナログ電圧を印加してもよいことは当業者にとって明らかである。ｐ−ｎ−ｉ−ｎ接合の場合、電圧の極性を変える（すなわち、正のバイアスを負のバイアスとし、負のバイアスを正のバイアスとする）以外は同様である。
【００６０】
第５の態様により、二層グラフェン半導体デバイスを製造する方法について開示する。この方法は、
−半導体層の上に下部誘電体層を設ける工程、
−下部誘電体層をパターニングし、これにより少なくとも１つのトレンチを形成する工程、
−少なくとも１つのトレンチ内に下部ゲート導電性材料を設け、これにより少なくとも１つの下部ゲート電極を形成する工程、
−下部誘電体層および下部ゲート導電性材料の上に第１ゲート誘電体層を設ける工程、
−第１ゲート誘電体層の上に、化学的にドープされていない二層グラフェンを設ける工程、
−化学的にドープされていない二層グラフェンの上に、第２ゲート誘電体層を設ける工程、
−第２ゲート誘電体層の少なくとも一部の上に、上部ゲート導電性材料を設け（これにより上部ゲート電極を形成する）工程、
−電気コンタクトを設ける工程、
を含む。
【００６１】
良好なＩｏｎ／Ｉｏｆｆ比（例えば１０４以上）を示す二層グラフェン系半導体デバイスが得られることは、本発明の実施形態の１つの利点である。
【００６２】
６０ｍＶ／ｄｅｃ未満のサブスレッショルドスイングを示す二層グラフェン系半導体デバイスが得られることは、本発明の実施形態の１つの利点である。
【００６３】
電束密度の比較的小さい変化を通じて効率的にスイッチオフできる二層グラフェン系半導体デバイスが得られることは、本発明の実施形態の１つの利点である。
【００６４】
上部ゲートおよび／または下部ゲートに印加される外部ポテンシャルが存在しない状態では最低１００ｍｅＶの永久バンドギャップを示し、こうした外部ポテンシャルの存在下では最低３００ｍｅＶのバンドギャップを示す二層グラフェン系半導体デバイスが得られることは、本発明の実施形態の１つの利点である。
【００６５】
３．５Ｖ／ｎｍ未満の電場を印加することにより少なくとも３００ｍｅＶのバンドギャップを示しうる二層グラフェン系半導体デバイスが得られることは、本発明の実施形態の１つの利点である。
【００６６】
二層グラフェンにおいて１０１３ｃｍ−２未満の電荷密度を示し、これにより、比較的小さい外部電束密度によりデバイスのスイッチオフが可能となる二層グラフェン系半導体デバイスが得られることは、本発明の実施形態の１つの利点である。
【００６７】
二層グラフェンのドーピングレベルを容易に制御可能な二層グラフェン系半導体デバイスが得られることは、本発明の実施形態の１つの利点である。
【００６８】
電気的に誘導されたｐ型ドープ領域（および／またはｎ型ドープ領域）によりドーピングプロファイルの形状を正確に制御できることは、本発明の実施形態の１つの利点である。
【００６９】
二層グラフェン内に階段接合部を有するドープ領域が存在する二層グラフェン系半導体デバイスが得られることは、本発明の実施形態の１つの利点である。
【００７０】
二層グラフェンでのドーピングを均一にすることが可能な二層グラフェン系半導体デバイスが得られることは、本発明の実施形態の１つの利点である。
【００７１】
典型的なＣＭＯＳプロセスフローに適合する方法により二層グラフェン系半導体デバイスが得られることは、本発明の実施形態の１つの利点である。
【００７２】
不動態化され、かつ／またはデバイスのゲート開閉を可能にする二層グラフェン系半導体デバイスが得られることは、本発明の実施形態の１つの利点である。
【００７３】
ドーパント濃度と接合部プロファイルの良好な制御を実現する方法を用いて二層グラフェン系半導体デバイスが得られることは、本発明の実施形態の１つの利点である。
【図面の簡単な説明】
【００７４】
【図１】第１の態様によるＢＬＧ ＴＦＥＴを概略的に示す。
【図２】（上）第１の態様の実施形態による、バイアスが印加されたＢＬＧ ＴＦＥＴと、（下）オフ状態のＢＬＧ ＴＦＥＴについての対応するバンドダイアグラムとを概略的に示す。
【図３】（上）第１の態様の実施形態による、バイアスが印加されたＢＬＧ ＴＦＥＴと、（下）オン状態のＢＬＧ ＴＦＥＴについての対応するバンドダイアグラムとを概略的に示す。
【図４】第１の態様の実施形態によるオン状態のＢＬＧ ＴＦＥＴについての伝達特性を示す。
【図５】第３の態様によるＢＬＧ ＴＦＥＴを概略的に示す。
【図６】（上）第３の態様の実施形態による、バイアスが印加されたＢＬＧ ＴＦＥＴと、（下）オフ状態のＢＬＧ ＴＦＥＴについての対応するバンドダイアグラムとを概略的に示す。
【図７】（上）第３の態様の実施形態による、バイアスが印加されたＢＬＧ ＴＦＥＴと、（下）オン状態のＢＬＧ ＴＦＥＴについての対応するバンドダイアグラムとを概略的に示す。
【図８】第３の態様の実施形態による、オン状態のＢＬＧ ＴＦＥＴについての伝達特性を示す。
【図９】第５の態様による、第１の態様のＢＬＧ ＴＦＥＴを製造する方法における種々の工程を概略的に示す。
【図１０】第５の態様による、第１の態様のＢＬＧ ＴＦＥＴを製造する方法における種々の工程を概略的に示す。
【図１１】第５の態様による、第１の態様のＢＬＧ ＴＦＥＴを製造する方法における種々の工程を概略的に示す。
【図１２】第５の態様による、第１の態様のＢＬＧ ＴＦＥＴを製造する方法における種々の工程を概略的に示す。
【図１３】第５の態様による、第１の態様のＢＬＧ ＴＦＥＴを製造する方法における種々の工程を概略的に示す。
【図１４】第５の態様による、第１の態様のＢＬＧ ＴＦＥＴを製造する方法における種々の工程を概略的に示す。
【図１５】第５の態様による、第１の態様のＢＬＧ ＴＦＥＴを製造する方法における種々の工程を概略的に示す。
【００７５】
本明細書では、実施形態の特定の特徴を幾つかの図面で示しているが、他の図面では示していない。このようにするのは、単に便宜上である。本明細書の実施形態に従って、各特徴を、その他複数の特徴のうち幾つかまたはすべてと組み合わせてもよい。
【発明を実施するための形態】
【００７６】
特定の実施形態に関して特定の図面を参照して本発明について説明するが、本発明はこれに限定されず、特許請求の範囲によってのみ限定される。記載した図面は、概略的であって非限定的である。図面において、幾つかの要素のサイズは、説明目的のために誇張し、また縮尺どおり描いていないことがある。寸法と相対寸法は、本発明を実施する上での実際の縮尺に対応していない。
【００７７】
さらに、説明と特許請求の範囲での用語「上(top)」、「下、底(bottom)」、「〜の上に(over)」、「〜の下に(under)」などは、説明目的で使用しており、必ずしも相対的な位置を記述するために用いているわけではない。用いている用語は、適切な状況下で交換可能であり、本明細書で説明する本発明の実施形態は、本明細書で説明または図示したものとは異なる向きで動作可能であると理解すべきである。
【００７８】
さらに、種々の実施形態を「好ましい」としているが、これは本発明の範囲を限定するものでなく、本発明を実施する上での例示的な態様であると理解すべきである。
【００７９】
特許請求の範囲で用いる用語「備える、有する、含む」(comprising)は、それ以降に列挙する要素または工程に限定されるものであると解釈しないものとする。それは、他の要素または工程を除外しない。それは、上記特徴、整数、工程または構成要素の存在を、参照したように特定するものであると解釈する必要があるが、１つまたは複数の他の特徴、整数、工程もしくは構成要素またはこれらのグループの存在を除外しない。したがって、「ＡとＢとを備えたデバイス」という表現の範囲は、構成要素ＡとＢのみからなるデバイスに限定されないものとし、むしろ本発明に関して、デバイスの列挙した構成要素がＡとＢのみであって、請求項はこれらの構成要素の等価物を含むと解釈するものとする。
【００８０】
「水平方向」、「垂直方向」または「長手方向」と記載した場合の方向は、基板面に対して規定される。垂直方向は、基板面に対して直交する方向であって、二層グラフェン層に対して垂直な方向である。したがって、この発明に関して、垂直方向は、半導体デバイスの高さに沿った方向（紙面内で上から下、または下から上）として規定される。長手方向は、基板面に対して平行な方向であって、上記垂直方向に対して直交する方向である。本発明に関して、長手方向は、二層グラフェン層の長さに沿った方向（紙面内で左から右、または左から右）として規定される。水平方向は、基板面に対して平行な方向であって、上記長手方向と垂直方向に対して直交する方向である。本発明に関して、水平方向は、二層グラフェン層の幅に沿った方向（紙面に対して直交する方向）として規定される。
【００８１】
本発明では、二層グラフェン半導体デバイスにおいて化学的に誘導されたｐ−ｎ接合の欠点を克服する方法について説明している。これらのｐ型領域とｎ型領域は、静電気的にバイアスが印加されたゲート電極を介して単に電気的に誘導可能である。ＢＬＧは、製造中に化学的にドープされる必要はない。
【００８２】
ＢＬＧと直接に接触する下部ゲートスタックおよび少なくとも１つの上部ゲートスタックを配置することにより、ＢＬＧ平面に対して垂直な電束密度を形成できる。誘起された電束密度により、ＢＬＧの二層に同符号の過度の電荷密度が誘導されてＢＬＧが局所的にドープされ、これにより、二層の間で電荷密度の非対称性が現れる。２つの非対称な電荷密度間でのクーロン相互作用により、ＢＬＧのバンドダイアグラムにおける伝導帯と価電子帯との間でバンドギャップが形成される。
【００８３】
種々の態様の実施形態で開示しているように、ドーピングプロファイルの形状は、化学的にドープされたｎ型ドープ領域とｐ型ドープ領域を有するＢＬＧとは対称的に、電気的に誘導されたｐ型ドープ領域（および／またはｎ型ドープ領域）により正確に制御可能である。
【００８４】
以下では、特定の態様についての実施形態による２つの例について開示する。
【００８５】
シミュレーションは、非平衡グリーン関数（ＮＥＧＦ）の範囲内で３Ｄポワソン方程式とシュレディンガー方程式のセルフコンシステント法（オープンソースコードＮａｎｏＴＣＡＤ ＶｉＤＥＳにおいて実行できる）を用いて実行している。
【００８６】
２つの対称な（すなわち、第１ゲート誘電体層と第２ゲート誘電体層の等価酸化膜厚ＥＯＴが等しい）デバイス構造であって、ゲート電極の位置／配置が異なるものについて開示する。
【００８７】
図１から図４は、変位した複数のゲート電極を有するデュアルゲート二層グラフェンＴＦＥＴに関するところ、これらの図について以下で詳細に説明する。
【００８８】
図１は、第１の態様によるＢＬＧデバイスを概略的に示す。ＢＬＧデバイスは、変位した複数のゲート電極を有するデュアルゲート二層グラフェン半導体デバイスである。ＢＬＧデバイスは二層グラフェン１０３を備える。二層グラフェンは、第１グラフェン層１０１と、隣接する第２グラフェン層１０２とを有する。ここで、「隣接する」とは、第１グラフェン層１０１と第２グラフェン層１０２とが直接に接触していることを意味する。二層グラフェン１０３は、下部ゲート電極１２１と上部ゲート電極１３３に容量結合されている。さらに、二層グラフェン１０３は、その両面に配置された２つのゲート電極１２１，１３３の間に部分的に挟まれている。
【００８９】
上部ゲート電極１３３はＢＬＧ１０３の上に位置し、下部ゲート電極１２１はＢＬＧの下方（上部ゲート電極１３３とは反対側）に位置している。上部ゲート電極１３３と下部ゲート電極１２１は、それぞれ第１ゲート誘電体層１１１と第２ゲート誘電体層１１２によりＢＬＧから分離している。下部ゲート電極１２１は、好ましくは下部誘電体層１００ｂ内に埋め込まれ、下部誘電体層１００ｂの表面は第２ゲート誘電体層１１１と接触しかつ下部ゲート電極２２１の表面と同一平面上にある。下部ゲート電極１２１とＢＬＧの第１グラフェン層１０１との間には、第１ゲート誘電体層１１１が存在する。上部ゲート電極１３３とＢＬＧの第２グラフェン層１０２との間には、第２ゲート誘電体層１１２が存在する。第１ゲート誘電体層１１１および／または第２ゲート誘電体層１１２は、ｈｉｇｈ−ｋ誘電体材料、例えばＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、Ｌａ２Ｏ３、ＳｒＴｉＯ３、ＬａＡｌＯ３、ケイ酸ハフニウム、チタン酸バリウムストロンチウム（ＳＴ）、チタン酸ジルコン酸鉛（ＰＺＴ）、またはｈｉｇｈ−ｋ有機誘電体材料を含んでもよい。下部ゲート電極１２２と上部ゲート電極１３３は、それぞれ第１ゲート誘電体層１１１と第２ゲート誘電体層１１２を介してＢＬＧに、すなわち第１グラフェン層１０１と第２グラフェン層１０２にそれぞれ容量結合されている。
【００９０】
下部ゲート電極１２１と上部ゲート電極１３３は、互いに水平方向に変位しており、これによりＢＬＧ半導体デバイスについて３つの領域／部分が画定／形成される。水平方向での変位により、ＢＬＧ層１０３内で３つの領域／部分を区別できる。３つの領域／部分は、どちらのゲート電極がどの部分とオーバラップするかという点で異なる。ＢＬＧの第１部分は、ＢＬＧ半導体デバイスのソース領域１５０を構成する。ＢＬＧの第１部分には、上部ゲート電極１３３の一部のみが接触している（または容量結合されている）。ＢＬＧの第２部分は、ＢＬＧ半導体デバイスのドレイン領域１６０を構成する。ＢＬＧの第２部分には、下部ゲート電極１２１の一部のみが接触している（または容量結合されている）。ＢＬＧの第３部分は、ＢＬＧ半導体デバイスのチャネル領域１４０を画定する。ＢＬＧの第３部分は、上部ゲート電極１３３のその他の部分と下部ゲート電極１２１のその他の部分との間に挟まれている。上部ゲート電極１３３と下部ゲート電極１２１とのオーバラップ部間にＢＬＧの第３部分が挟まれており、チャネル領域１４０の幅は水平距離Ｄに等しい。
【００９１】
下部ゲート電極１２１には、下部ゲート電極コンタクト２２１を介してバイアスが印加されてもよい。上部ゲート電極１３３には、上部ゲート電極コンタクト２３３を介してバイアスが印加されてもよい。上部ゲート電極と下部ゲート電極には別々にバイアスが印加されてもよい。オフ状態で、上部ゲート電極コンタクト１３３には第１極性のバイアス（例えば負のバイアスＶ（ＴＧ）＜０Ｖ）が印加され、下部ゲート電極１２１には上部ゲート電極１３３と逆符号（第１極性とは逆の第２極性）のバイアス、例えば正のバイアス（Ｖ（ＢＧ）＞０Ｖ）が印加される。
【００９２】
このバイアス印加のスキームにより、価電子帯５０１と伝導帯５０２が、電荷輸送方向（すなわち長手方向）に沿って、（Ｉ）ソース領域１５０を画定するｎ型領域、（ＩＩ）チャネル領域１４０を画定する真性領域、（ＩＩＩ）ドレイン領域１６０を画定するｐ型領域の３つの領域に分割される。
【００９３】
ここで、当業者であれば、ＢＬＧ内に電気的に逆のドープ型（すなわちｐ型ソース領域、真性チャネル領域およびｎ型ドレイン領域）が誘導されるようにバイアスの符号（極性）を容易に適合させることができる点に留意すべきである。
【００９４】
上部ゲート電極１３３と下部ゲート電極１２１にバイアスを印加することにより、化学的にドープされていないＢＬＧ内に電気的にドープされた領域を誘導できる。ゲートの１つに供給電圧を追加的に加えることにより、すなわちチャネルにわたって電圧差を増加させることにより、チャネル領域内で更なるシフトを誘起でき、これによりデバイスをオフ状態からオン状態へと変化させることができる。
【００９５】
図２は、第１の態様の実施形態による、バイアスが印加されたＢＬＧ半導体デバイス（上）と、オフ状態のＢＬＧについての対応するバンドダイアグラム（下）とを概略的に示す。バンドダイアグラムは、ＢＬＧ半導体デバイスの距離に応じたエネルギレベル（ｅＶ）を示す。言い換えると、バンドダイアグラムは、ＢＬＧ半導体デバイスに沿った距離に応じたエネルギレベル（ｅＶ）を示す。デバイスがオフ状態のとき、ソース領域１５０のコンタクト２５１からチャネル領域１４０、そしてドレイン領域１６０のコンタクト２５２までの間には電流が流れない。バンドダイアグラムスキーム５００は、ＢＬＧデバイスの全距離にわたる（すなわち、ソース領域１５０からチャネル領域１４０を通ってドレイン領域１６０までの）ＢＬＧの価電子帯５０１ａと伝導帯５０２ａのエネルギレベルを示す。上部ゲート電極コンタクト２３３と下部ゲート電極コンタクト２２１には、それぞれＶ（ＴＧ）＝−１ＶとＶ（ＢＧ）＝＋１Ｖが印加されている。
【００９６】
図３は、第１の態様の実施形態による、バイアスが印加されたＢＬＧ半導体デバイス（上）と、オン状態のＢＬＧ ＴＦＥＴについての対応するバンドダイアグラム（下）とを概略的に示す。デバイスがオン状態のとき、ソース領域１５０からチャネル領域１４０を通ってドレイン領域１６０まで電流が流れる。バンドダイアグラムスキーム５００は、ＢＬＧデバイスの全距離にわたる（すなわち、ソース領域１５０からチャネル領域１４０を通ってドレイン領域１６０までの）ＢＬＧの価電子帯５０１と伝導帯５０２のエネルギレベルを示す。オン状態で、上部ゲート電極コンタクト２３３には、正の供給電圧Ｖｄｄにより追加的にバイアスが印加される。したがって、Ｖ（ＴＧ）は、オフ状態でのＶ（ＴＧ）と比べて０に近づく。下部ゲート電極１２１には、上部ゲート電極１３３に対して逆符号の、正のバイアスが印加される。好ましくは、下部ゲート電極１２１には、オフ状態で用いられる電圧（Ｖ（ＢＧ）＞０Ｖ）と同じバイアスが印加される。追加の供給電圧Ｖｄｄにより、チャネル領域１４０における伝導帯と価電子帯（ＩＩ）が低下し、バンドギャップ（５０１ａから５０１ｂへのシフト、５０２ａから５０２ｂへのシフトを参照）が形成され、これにより、点線矢印で示すようにソースからドレインへ電流が流れる。追加の供給電圧Ｖｄｄを印加する場合、ソース領域とドレイン領域では、伝導帯と価電子帯が不変である。言い換えると、オフ状態とオン状態とで、ソース領域とドレイン領域での価電子帯と伝導帯が同じである。エネルギバンドのシフトが生じ、これによりＢＬＧにバンドギャップが形成されると共にバンド間トンネリングが生じるのは、両面から逆符号のバイアスが印加される領域においてのみである。
【００９７】
上部ゲート電極コンタクト２３３と下部ゲート電極コンタクト２２１にはそれぞれ、Ｖｔｇ＝−０．５ＶとＶｂｇ＝＋１Ｖが印加される。この具体例では、ｎ型ソース領域とｐ型ドレイン領域を備えたｎ型ＴＦＥＴが電気的に誘導される。
【００９８】
当業者であれば、印加する電圧の極性を逆にすることにより、ｐ型ソース領域とｎ型ドレイン領域（ｐ型ＭＯＳＦＥＴ）を誘導するバイアス印加スキームを容易に採用できる。
【００９９】
図４は、第１の態様の実施形態によるＢＬＧ半導体デバイスについての伝達特性を示す。ドレイン電流（Ｉｄ）は、下部ゲートバイアスＶｂｇを一定値（１Ｖ）として、上部ゲート電極に印加される電圧Ｖｔｇの関数としてプロットされている。デバイスは、厚さ３ｎｍの誘電体層１００ｂ，１００ｃの間に埋め込まれている。上部ゲート電極１３３の長さと下部ゲート電極１２１の長さは８０ｎｍである。上部ゲート電極１３３と下部ゲート電極１２１は、水平方向のオーバラップ距離Ｄが４０ｎｍとなるように、互いに相対的に変位している。ソース−ドレイン間電圧（Ｖｄｓ）が１０ｍＶの場合、デバイスのオン電流ＩＯＮは約１０μＡ／μｍである。ＩＯＮ／ＩＯＦＦ比は１０４よりも大きく、サブスレッショルドスロープＳＳは、ＳＳの理論値６０ｍＶ／ｄｅｃよりも小さい。
【０１００】
図５から図８は、ゲート電極が互いに隔てて配置されたトリプルゲート二層グラフェンＴＦＥＴに関するところ、これらの図について以下で詳細に説明する。
【０１０１】
図５は、第３の態様によるＢＬＧデバイスを概略的に示す。ＢＬＧデバイスは、変位した複数のゲート電極を有するトリプルゲート二層グラフェン半導体デバイスである。ＢＬＧデバイス構造は、１つの下部ゲート電極１２１と２つの上部ゲート電極１３１，１３２との間に挟まれた二層グラフェン１０３を備える。二層グラフェン１０３は、互いに隣接する第１グラフェン層１０１と第２グラフェン層１０２を有する。
【０１０２】
下部ゲート電極１２１はＢＬＧ１０３の下方に配置され、２つの上部ゲート電極１３１，１３２は、ＢＬＧの上（下部ゲート電極１２１とは反対側）に配置される。下部ゲート電極１２１と上部ゲート電極１３１，１３２は、それぞれ第１ゲート誘電体層１１１と第２ゲート誘電体層１１２により、ＢＬＧから分離している。下部ゲート電極１２１は、好ましくは下部誘電体層１００ｂ内に埋め込まれる。下部誘電体層１００ｂの表面は、第２ゲート誘電体１１１に接触していると共に、下部ゲート電極１２１の表面と同一平面内にある。上部ゲート電極１３１，１３２とＢＬＧの第２グラフェン層１０２との間には、第２ゲート誘電体層１１２が存在する。下部ゲート電極１２１とＢＬＧの第１グラフェン層１０１との間には、第１ゲート誘電体層１１１が存在する。第１ゲート誘電体層１１１および／または第２ゲート誘電体層１１２は、ｈｉｇｈ−ｋ誘電体材料、例えばＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、Ｌａ２Ｏ３、ＳｒＴｉＯ３、ＬａＡｌＯ３、ケイ酸ハフニウム、チタン酸バリウムストロンチウム（ＳＴ）、チタン酸ジルコン酸鉛（ＰＺＴ）、またはｈｉｇｈ−ｋ有機誘電体材料を含んでもよい。下部ゲート電極１２１と上部ゲート電極１３１，１３２は、それぞれ第１ゲート誘電体層１１１と第２ゲート誘電体層１１２を介して、ＢＬＧに（すなわち第１グラフェン層１０１と第２グラフェン層１０２に）容量結合されている。
【０１０３】
ＢＬＧデバイスは、３つのゲート電極（１つの下部ゲート電極１２１、および、２つの上部ゲート電極１３１，１３２）を含む。上部ゲート電極１３１，１３２は、互いに水平方向に距離Ｄ１を隔てて配置されている。距離Ｄ１は、リークの問題を避けるため、１０ｎｍ以上の大きさであることが好ましい。ＢＬＧデバイスは、好ましくはサブ１００ｎｍのデバイスである。ＢＬＧの長さは、好ましくは１００ｎｍ未満である。
【０１０４】
下部ゲート電極１２１と上部ゲート電極１３１，１３２の配置により、ＢＬＧ半導体デバイスについて４つの領域（ソース領域１５０、バリア領域１５１、チャネル領域１４０およびドレイン領域１６０）を画定できる。ソース領域１５０はバリア領域１５１に隣接している。バリア領域１５１はチャネル領域１４０に隣接している。チャネル領域１４０はドレイン領域１６０に隣接している。ソース領域１５０はＢＬＧの一部であって、下部ゲート電極１２１と第２上部ゲート電極１３２との間に挟まれた部分である。チャネル領域１４０はＢＬＧの一部であって、下部ゲート電極１２１と第１上部ゲート電極１３１との間に挟まれた部分である。バリア領域１５１は、ソース領域１５０とチャネル領域１４０との間に挟まれており、ＢＬＧの一部であって下部電極１２１にのみ接触する（または容量結合されている）／下部電極１２１にのみオーバラップしている部分である。したがって、バリア領域１５１の幅は、第１上部ゲート電極１３１と第２上部ゲート電極１３２との間の間隔Ｄ１に等しい。ドレイン領域１６０はＢＬＧの一部であって、下部電極１２１にのみ接触する（または容量結合されている）／部分である。上部ゲート電極１３１，１３２には、上部ゲート電極コンタクト２３１，２３２によりバイアスが印加されてもよい。下部ゲート電極１２１には、下部ゲート電極コンタクト２２１によりバイアスが印加されてもよい。上部ゲート電極と下部ゲート電極には別々にバイアスが印加されてもよい。
【０１０５】
図６は、第２の実施例による、バイアスが印加されたＢＬＧ半導体デバイス（上）と、オフ状態のＢＬＧについての対応するバンドダイアグラム（下）とを概略的に示す。デバイスがオフ状態のとき、ソース領域１５０からチャネル領域１４０、そしてドレイン領域１６０までの間には電流が流れない。バンドダイアグラムスキーム５００は、ＢＬＧデバイスの全距離にわたる（すなわち、ソース領域１５０、バリア領域１５１、チャネル領域１４０およびドレイン領域１６０にわたる）ＢＬＧの価電子帯５０１と伝導帯５０２のエネルギレベルを示す。このバイアス印加のスキームにより、価電子帯５０１ａと伝導帯５０２ａが、電荷輸送方向（すなわち長手方向）に沿って、（Ｉ）ソース領域１５０を画定するｎ型領域、（ＩＩ）バリア領域１５１を画定するｐ型領域、（ＩＩＩ）チャネル領域１４０を画定する真性領域、（ＩＶ）ドレイン領域１６０を画定するｐ型領域の４つの領域に分割される。下部ゲート電極１１２と上部ゲート電極１３１，１３２にバイアスを印加することにより、化学的にドープされていないＢＬＧ１０３内に電気的にドープされた領域を誘導できる。
【０１０６】
オフ状態で、下部ゲート電極１２１には第１極性のバイアス（例えば正のバイアス（Ｖ（ＢＧ）＝＋１．７Ｖ））バイアスが印加される。第２上部ゲート電極１３２には、第１極性と逆符号のバイアス（例えば、下部ゲート電極１２１に印加されるバイアスと逆符号で絶対値が大きい電圧（Ｖ（ＴＧ２）１＝−２．３Ｖ）：Ｖ（ＢＧ）＞Ｖ（ＴＧ２））が印加される。また、第１上部ゲート電極１３１には、第１極性と逆符号のバイアスが印加されるところ、下部ゲート電極１２１に印加される電圧と逆符号で絶対値が近い電圧（Ｖ（ＴＧ１）＝−１．５２Ｖ）が印加される。オフ状態で、キャリア３３３はチャネル領域を移動できない。ここで、当業者であれば、ＢＬＧにおいて逆のドープ型、すなわちｐ型ソース領域、ｎ型バリア領域、真性チャネル領域およびｎ型ドレイン領域が誘導されるように、電圧の符号を容易に変えることができることに留意すべきである。
【０１０７】
図７は、第３の態様の実施形態による、バイアスが印加されたＢＬＧ半導体デバイス（上）と、オン状態のＢＬＧについての対応するバンドダイアグラムスキーム（下）とを概略的に示す。
【０１０８】
オン状態で、第１上部ゲート電極コンタクト１３１には、正の供給電圧Ｖｄｄがバイアスとして追加的に印加される。したがって、第１上部ゲート電極コンタクト１３１に印加される電圧は、オフ状態で印加されるバイアスと比べて０に近づく。第２上部ゲート電極１３２と下部ゲート電極１２１には、オフ状態と同じバイアスが印加される。追加の供給電圧Ｖｄｄにより、オン状態で伝導帯５０２ａと価電子帯５０１ａは伝導帯５０２ｂと価電子帯５０１ｂまで低下する。供給電圧Ｖｄｄが大きいほど、領域１４０における伝導帯と価電子帯は低下することになる。
【０１０９】
オン状態における追加の供給電圧により、価電子帯５０１と伝導帯５０２が電荷輸送方向（長手方向）に沿って４つの方向に分割される。すなわち、（Ｉ）ｎ型を維持するソース領域１５０、（ＩＩ）ｐ型を維持するバリア領域１５１、（ＩＩＩ）ｐ型に変化したチャネル１４０、（ＩＶ）ｐ型を維持するドレイン領域１６０である。第１ゲート電極に追加の供給電圧を印加した場合、オン状態の価電子帯５０１ｂと伝導帯５０２ｂは、オフ状態の価電子帯５０１ａと伝導帯５０２ａと比べて低下するので、オン状態では電荷３３３がチャネル領域を流れることができる。したがって、第１上部ゲート電極１３１に追加の供給電圧Ｖｄｄを印加することにより、真性チャネル領域を、バリア領域１５１およびドレイン領域１６０と同じドープ型を有するドープチャネル領域（印加電圧の極性に応じてｐ型またはｎ型）へと変えることができる。
【０１１０】
図８は、図７のＢＬＧ半導体デバイスについての伝達特性を示す。ドレイン電流（Ｉｄ）は、下部ゲートバイアスＶｂｇを一定値（１．７Ｖ）、第２上部ゲート電極１３２に印加される電圧（Ｖｔｇ２）を一定値（−２．３Ｖ）として、第１上部ゲート電極１３１に印加される電圧（Ｖｔｇ１）の関数としてプロットされている。下部ゲート電極１２１の長さは１６０ｎｍであり、第１上部ゲート電極１３１および第２上部ゲート電極１３２の長さは４０ｎｍである。第１上部ゲート電極１３１と第２上部ゲート電極１３２との間の距離は約４０ｎｍである。このデバイスにより、ソース−ドレイン間電圧Ｖｄｓが１０ｍＶの場合、１０μＡ／μｍを超えるオン電流ＩＯＮが実現する。ＩＯＮ／ＩＯＦＦ比は約１０５である。
【０１１１】
図９から図１５は、第１の態様／第３の態様の実施形態による二層グラフェンデバイスを製造する方法における種々の工程を概略的に示す。
【０１１２】
第１の工程（図９）では、基板１００を準備する。好ましくは、基板は、半導体層１００ａと、半導体層１００ａの上側に位置する下部誘電体層１００ｂとを有する。基板は、例えばＳｉ層の上側に位置するＳｉＯ２層を有していてもよい。
【０１１３】
次の工程（図１０）では、下部誘電体層１００ｂ内にトレンチ１１００ａを設ける。このトレンチは、好ましくは、標準のパターニング技術とエッチング技術（例えばリソグラフィとエッチングの組み合わせ）を用いて形成される。トレンチ１１００ａとその寸法により、下部ゲート電極の寸法が規定される。ＢＬＧデバイス全体の寸法は、好ましくはサブ１００ｎｍである。
【０１１４】
次の工程（図１１）では、導電性ゲート材料でトレンチ１１００ａを充填し、例えば下部ゲート電極１２１を設ける。導電性下部ゲート材料の堆積は、標準の金属堆積技術を用いて行ってもよい。導電性下部ゲート材料は、ポリＳｉ、または、ＴａＮ、ＴｉＮなどの金属であってもよい。
【０１１５】
次の工程（図１２）では、下部ゲート電極と下部誘電体層１００ｂの上に第１ゲート誘電体層１１１を設ける。第１ゲート誘電体層１１１は、好ましくはｈｉｇｈ−ｋ材料を含むところ、原子層堆積（ＡＬＤ）など当業者に既知の標準技術を用いて堆積させてもよい。
【０１１６】
その後（図１３）、第１ゲート誘電体層１１１の上に二層グラフェン１０３を形成すると共に、二層グラフェン１０３の上に第２ゲート誘電体層１１２を形成する。例えば転写により二層グラフェン１０３を形成してもよい。当業者により、他の周知の二層グラフェン形成プロセスが用いられてもよい。第２ゲート誘電体層１１２は、好ましくはｈｉｇｈ−ｋ材料を含むところ、原子層堆積（ＡＬＤ）など当業者に既知の標準技術を用いて堆積させてもよい。
【０１１７】
その後（図１４）、導電性上部ゲート材料を堆積させると共に金属材料をパターニングすることにより、上部ゲート電極１３３を形成する。さらに、ゲートコンタクト２３３，２２１を設けてもよく、上部ゲート電極１３３の上に誘電体材料１００ｃを設けてもよい（図１５）。
【０１１８】
種々の下部ゲート電極および／または上部ゲート電極の配置に応じて、ＢＬＧデバイスについて種々の構成が可能である。当業者は、上記製造フローを種々の構成に対して容易に適用できる。当業者に既知の技術により、例えばパターニングされたゲート層を第２ゲート誘電体層１１２の上に堆積させることにより、２つの上部ゲート電極を設けてもよい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【外国語明細書】
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