(57)【要約】【課題】新たな素子を加えることなく入力ショートが可能な回路装置、検出装置、電子機器及び回路装置の作動方法等を提供すること。【解決手段】回路装置は、第１の信号ＶＩＰが入力される第１のスイッチ素子ＳＷ１と、第２の信号ＶＩＭが入力される第２のスイッチ素子ＳＷ２と、第１の入力期間φ１と第２の入力期間φ２とにおいて第１のノードＮ１に入力される信号の差分に対応する出力信号ＶＯを出力する差動増幅回路ＯＰ１と、キャパシターＣ１と、を含む。第１の期間ＴＱ１では、第１の入力期間φ１において、第１のスイッチ素子ＳＷ１がオンになり、第２の入力期間φ２において、第２のスイッチ素子ＳＷ１がオンになり、第２の期間ＴＱ２では、第１の入力期間φ１及び第２の入力期間φ２において、第１のスイッチ素子ＳＷ１及び第２のスイッチ素子ＳＷ２のうち一方のスイッチ素子がオンになる。【選択図】      図３
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【特許請求の範囲】
【請求項１】
第１の信号が入力される第１の入力ノードと第１のノードとの間に設けられる第１のスイッチ素子と、
第２の信号が入力される第２の入力ノードと前記第１のノードとの間に設けられる第２のスイッチ素子と、
第１の入力期間において前記第１のノードに入力される信号と第２の入力期間において前記第１のノードに入力される信号との差分に対応する出力信号を出力する差動増幅回路と、
前記第１のノードと前記差動増幅回路の第１の入力端子との間に設けられる第１のキャパシターと、
を含み、
第１の期間では、
前記第１の入力期間において、前記第１のスイッチ素子がオンになり、前記第１のスイッチ素子を介して前記第１の信号が前記第１のノードに入力され、
前記第２の入力期間において、前記第２のスイッチ素子がオンになり、前記第２のスイッチ素子を介して前記第２の信号が前記第１のノードに入力され、
第２の期間では、
前記第１の入力期間及び前記第２の入力期間の両方において、前記第１のスイッチ素子及び前記第２のスイッチ素子のうち一方のスイッチ素子がオンになり、前記第１の信号及び第２信号のうち前記一方のスイッチ素子に対応する一方の信号が、前記一方のスイッチ素子を介して前記第１のノードに入力されることを特徴とする回路装置。
【請求項２】
請求項１において、
前記第１の期間での前記差動増幅回路の前記出力信号を第１の出力データにＡ／Ｄ変換し、前記第２の期間での前記差動増幅回路の前記出力信号を第２の出力データにＡ／Ｄ変換するＡ／Ｄ変換回路と、
前記第２の出力データを記憶する記憶部と、
前記第１の出力データを、前記記憶部に記憶された前記第２の出力データに基づいて補正する制御部と、
を含むことを特徴とする回路装置。
【請求項３】
請求項１において、
前記差動増幅回路の前記出力信号を所与のゲインで増幅する増幅回路と、
前記第１の期間での前記増幅回路の前記出力信号を第１の出力データにＡ／Ｄ変換し、前記第２の期間での前記増幅回路の前記出力信号を第２の出力データにＡ／Ｄ変換するＡ／Ｄ変換回路と、
前記第２の出力データを記憶する記憶部と、
前記第１の出力データを、前記記憶部に記憶された前記第２の出力データに基づいて補正する制御部と、
を含むことを特徴とする回路装置。
【請求項４】
請求項３において、
前記増幅回路は、
第１〜第ｎのゲインを前記所与のゲインとして前記出力信号を増幅し、
前記記憶部は、
前記第１〜第ｎのゲインの各ゲインに対応する前記第２の出力データを記憶することを特徴とする回路装置。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記第１の入力ノード及び前記第２の入力ノードのうち、前記第２の期間においてオンになる前記一方のスイッチに対応するノードが、所定の電圧にバイアスされていることを特徴とする回路装置。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記差動増幅回路の前記第１の入力端子と前記差動増幅回路の出力端子との間に設けられる第２のキャパシターを含むことを特徴とする回路装置。
【請求項７】
請求項６において、
第２のノードと基準電圧のノードとの間に設けられる第３のスイッチ素子と、
前記第２のノードと前記差動増幅回路の前記出力端子との間に設けられる第４のスイッチ素子と、
前記差動増幅回路の前記第１の入力端子と前記差動増幅回路の前記出力端子との間に設けられる第５のスイッチ素子と、
を含み、
前記第２のキャパシターは、前記差動増幅回路の前記第１の入力端子と前記第２のノードとの間に設けられ、
前記差動増幅回路の第２の入力端子には前記基準電圧が入力され、
前記第１の入力期間では、前記第３のスイッチ素子及び前記第５のスイッチ素子がオンになり、前記第２の入力期間では、前記第４のスイッチ素子がオンになることを特徴とする回路装置。
【請求項８】
請求項１乃至７のいずれかに記載された回路装置と、
センサーと、
を含むことを特徴とする検出装置。
【請求項９】
請求項１乃至７のいずれかに記載された回路装置を含むことを特徴とする電子機器。
【請求項１０】
第１の信号が入力される第１の入力ノードと第１のノードとの間に設けられる第１のスイッチ素子と、
第２の信号が入力される第２の入力ノードと前記第１のノードとの間に設けられる第２のスイッチ素子と、
第１の入力期間において前記第１のノードに入力される信号と第２の入力期間において前記第１のノードに入力される信号との差分に対応する出力信号を出力する差動増幅回路と、
前記第１のノードと前記差動増幅回路の第１の入力端子との間に設けられる第１のキャパシターと、
を含む回路装置の作動方法であって、
第１の期間では、
前記第１の入力期間において、前記第１のスイッチ素子をオンにして、前記第１のスイッチ素子を介して前記第１の信号を前記第１のノードに入力し、
前記第２の入力期間において、前記第２のスイッチ素子をオンにして、前記第２のスイッチ素子を介して前記第２の信号を前記第１のノードに入力し、
第２の期間では、
前記第１の入力期間及び前記第２の入力期間の両方において、前記第１のスイッチ素子及び前記第２のスイッチ素子のうち一方のスイッチ素子をオンにして、前記第１の信号及び第２信号のうち前記一方のスイッチ素子に対応する一方の信号を、前記一方のスイッチ素子を介して前記第１のノードに入力することを特徴とする回路装置の作動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路装置、検出装置、電子機器及び回路装置の作動方法等に関する。
【背景技術】
【０００２】
スイッチドキャパシター回路を用いた増幅回路（以下、チョッパーアンプと呼ぶ）において、演算増幅回路のオフセット電圧をキャンセルする手法が知られている。例えば特許文献１には、その図２（Ａ）、図２（Ｂ）に示すスイッチドキャパシター動作を行うことで、２入力の差分をオフセットフリーで増幅する手法が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−４４３４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記の手法によりオフセット電圧をキャンセルできるが、例えば電荷漏れ等の要因により、チョッパーアンプには微小なオフセット電圧が残ってしまう。このような、残存する微小なオフセットまでキャンセルするためには、チョッパーアンプの入力をショートしてオフセットを測定する必要がある。
【０００５】
しかしながら、入力をショートするためには、チョッパーアンプの前に入力をショートするためのトランジスターを設ける必要がある。このようなトランジスターを追加すると、寄生容量が新たに追加されるため、例えば容量比で決まるチョッパーアンプのゲインが変動する等の影響がある。
【０００６】
本発明の幾つかの態様によれば、新たな素子を加えることなく入力ショートが可能な回路装置、検出装置、電子機器及び回路装置の作動方法等を提供できる。
【課題を解決するための手段】
【０００７】
本発明の一態様は、第１の信号が入力される第１の入力ノードと第１のノードとの間に設けられる第１のスイッチ素子と、第２の信号が入力される第２の入力ノードと前記第１のノードとの間に設けられる第２のスイッチ素子と、第１の入力期間において前記第１のノードに入力される信号と第２の入力期間において前記第１のノードに入力される信号との差分に対応する出力信号を出力する差動増幅回路と、前記第１のノードと前記差動増幅回路の第１の入力端子との間に設けられる第１のキャパシターと、を含み、第１の期間では、前記第１の入力期間において、前記第１のスイッチ素子がオンになり、前記第１のスイッチ素子を介して前記第１の信号が前記第１のノードに入力され、前記第２の入力期間において、前記第２のスイッチ素子がオンになり、前記第２のスイッチ素子を介して前記第２の信号が前記第１のノードに入力され、第２の期間では、前記第１の入力期間及び前記第２の入力期間の両方において、前記第１のスイッチ素子及び前記第２のスイッチ素子のうち一方のスイッチ素子がオンになり、前記第１の信号及び第２信号のうち前記一方のスイッチ素子に対応する一方の信号が、前記一方のスイッチ素子を介して前記第１のノードに入力される回路装置に関係する。
【０００８】
本発明の一態様によれば、第１の期間では、第１の入力期間において第１のスイッチ素子がオンになる。一方、第２の期間では、第１の入力期間及び第２の入力期間において第１のスイッチ素子及び第２のスイッチ素子の一方がオンになる。このように、第１のスイッチ素子と第２のスイッチ素子のオン・オフ制御を変えることで、新たな素子を加えることなく入力ショートが可能になる。
【０００９】
また本発明の一態様では、前記第１の期間での前記差動増幅回路の前記出力信号を第１の出力データにＡ／Ｄ変換し、前記第２の期間での前記差動増幅回路の前記出力信号を第２の出力データにＡ／Ｄ変換するＡ／Ｄ変換回路と、前記第２の出力データを記憶する記憶部と、前記第１の出力データを、前記記憶部に記憶された前記第２の出力データに基づいて補正する制御部と、を含んでもよい。
【００１０】
このように、Ａ／Ｄ変換回路と記憶部を設けることで、第２の期間で得られた第２の出力データを一旦記憶できる。そして、第２の期間とは異なる第１の期間で得られた第１の出力データを、記憶部に記憶された第２の出力データを使って補正できる。第２の出力データは、Ａ／Ｄ変換回路に入力される信号に含まれたオフセットに対応し、この第２の出力データで補正することでオフセットを補正できる。
【００１１】
また本発明の一態様では、前記差動増幅回路の前記出力信号を所与のゲインで増幅する増幅回路と、前記第１の期間での前記増幅回路の前記出力信号を第１の出力データにＡ／Ｄ変換し、前記第２の期間での前記増幅回路の前記出力信号を第２の出力データにＡ／Ｄ変換するＡ／Ｄ変換回路と、前記第２の出力データを記憶する記憶部と、前記第１の出力データを、前記記憶部に記憶された前記第２の出力データに基づいて補正する制御部と、を含んでもよい。
【００１２】
Ａ／Ｄ変換回路に入力される信号には、増幅回路のオフセットを含めた系全体のオフセットが含まれる。即ち、第２の期間では系全体のオフセットをＡ／Ｄ変換した第２の出力データが得られ、その第２の出力データで補正することで系全体のオフセットを補正できる。
【００１３】
また本発明の一態様では、前記増幅回路は、第１〜第ｎのゲインを前記所与のゲインとして前記出力信号を増幅し、前記記憶部は、前記第１〜第ｎのゲインの各ゲインに対応する前記第２の出力データを記憶してもよい。
【００１４】
増幅回路のゲインに応じて系全体のオフセットは変わる。本発明の一態様によれば、各ゲイン設定においてオフセットを測定し、その結果を記憶部に記憶できる。これにより、第１の期間において第１の出力データを補正する際、その第１の出力データを得たゲインに対応するオフセットを記憶部から読み出し、オフセットを補正できる。
【００１５】
また本発明の一態様では、前記第１の入力ノード及び前記第２の入力ノードのうち、前記第２の期間においてオンになる前記一方のスイッチに対応するノードが、所定の電圧にバイアスされてもよい。
【００１６】
このようにすれば、回路装置に入力される信号のバイアス電圧が定まっていない場合に、そのバイアス電圧を設定できる。また、第２の期間においてオンになるスイッチに対応する入力ノードにバイアス電圧を設定することで、第２の期間において毎回、同一の入力電圧でオフセットを測定できる。
【００１７】
また本発明の一態様では、前記差動増幅回路の前記第１の入力端子と前記差動増幅回路の出力端子との間に設けられる第２のキャパシターを含んでもよい。
【００１８】
また本発明の一態様では、第２のノードと基準電圧のノードとの間に設けられる第３のスイッチ素子と、前記第２のノードと前記差動増幅回路の前記出力端子との間に設けられる第４のスイッチ素子と、前記差動増幅回路の前記第１の入力端子と前記差動増幅回路の前記出力端子との間に設けられる第５のスイッチ素子と、を含み、前記第２のキャパシターは、前記差動増幅回路の前記第１の入力端子と前記第２のノードとの間に設けられ、前記差動増幅回路の第２の入力端子には前記基準電圧が入力され、前記第１の入力期間では、前記第３のスイッチ素子及び前記第５のスイッチ素子がオンになり、前記第２の入力期間では、前記第４のスイッチ素子がオンになってもよい。
【００１９】
このように、第１の入力期間では第３のスイッチ素子及び第５のスイッチ素子がオンになり、第２の入力期間では第４のスイッチ素子がオンになることで、オフセットフリーの増幅を行うことが可能となる。しかしながら、例えば電荷のリーク等によってオフセットが残存し、測定精度を低下させる原因となる。本発明の一態様によれば、この残存するオフセットをキャンセルすることが可能であり、更に高精度な測定が可能となる。
【００２０】
本発明の他の態様は、上記のいずれかに記載された回路装置と、センサーと、を含む検出装置に関係する。
【００２１】
本発明の更に他の態様は、上記のいずれかに記載された回路装置を含む電子機器に関係する。
【００２２】
本発明の更に他の態様は、第１の信号が入力される第１の入力ノードと第１のノードとの間に設けられる第１のスイッチ素子と、第２の信号が入力される第２の入力ノードと前記第１のノードとの間に設けられる第２のスイッチ素子と、第１の入力期間において前記第１のノードに入力される信号と第２の入力期間において前記第１のノードに入力される信号との差分に対応する出力信号を出力する差動増幅回路と、前記第１のノードと前記差動増幅回路の第１の入力端子との間に設けられる第１のキャパシターと、を含む回路装置の作動方法であって、第１の期間では、前記第１の入力期間において、前記第１のスイッチ素子をオンにして、前記第１のスイッチ素子を介して前記第１の信号を前記第１のノードに入力し、前記第２の入力期間において、前記第２のスイッチ素子をオンにして、前記第２のスイッチ素子を介して前記第２の信号を前記第１のノードに入力し、第２の期間では、前記第１の入力期間及び前記第２の入力期間の両方において、前記第１のスイッチ素子及び前記第２のスイッチ素子のうち一方のスイッチ素子をオンにして、前記第１の信号及び第２信号のうち前記一方のスイッチ素子に対応する一方の信号を、前記一方のスイッチ素子を介して前記第１のノードに入力する回路装置の作動方法に関係する。
【図面の簡単な説明】
【００２３】
【図１】本実施形態の回路装置の比較例。
【図２】図２（Ａ）、図２（Ｂ）は、本実施形態の回路装置の構成例。
【図３】図３（Ａ）、図３（Ｂ）は、本実施形態の回路装置の構成例。
【図４】本実施形態の回路装置の動作タイミングチャート。
【図５】本実施形態の回路装置の動作タイミングチャートの変形例。
【図６】本実施形態の回路装置の第１の詳細な構成例。
【図７】本実施形態の回路装置の第２の詳細な構成例。
【図８】図８（Ａ）、図８（Ｂ）は、事前にオフセットを測定しておく場合のフローチャート。
【図９】事前にオフセットを測定しておく場合のフローチャートの変形例。
【図１０】信号測定時にオフセット測定を行う場合のフローチャート。
【図１１】検出装置及び電子機器の構成例。
【発明を実施するための形態】
【００２４】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００２５】
１．比較例
図１に、本実施形態の回路装置の比較例を示す。この回路装置は、チョッパーアンプ１０と、チョッパーアンプ１０の正極性の入力ノードＮＩＰと負極性の入力ノードＮＩＭとの間に接続されるスイッチ素子ＳＷＳと、回路装置の第１の入力ノードＮＰＡとチョッパーアンプ１０の正極性の入力ノードＮＩＰとの間に接続されるスイッチ素子ＳＷＤと、を含む。
【００２６】
チョッパーアンプ１０は、図２（Ａ）、図２（Ｂ）で後述する増幅回路であり、キャパシターＣ１、Ｃ２とスイッチ素子ＳＷ１〜ＳＷ６と差動増幅回路ＯＰ１を含むスイッチドキャパシター回路である。第１の入力期間φ１ではスイッチ素子ＳＷ１がオンになり、第２の入力期間φ２ではスイッチ素子ＳＷ２がオンになることで、信号ＶＩＰ（電圧信号）と信号ＶＩＭ（電圧信号）が入力され、その差分ＶＩＰ−ＶＩＭがゲインＣ１／Ｃ２で増幅される。
【００２７】
このチョッパーアンプ１０は、差動増幅回路ＯＰ１の入力オフセット電圧をキャンセルできるので、基本的にはオフセットフリーの出力電圧が得られる。しかしながら、スイッチ素子ＳＷ１〜ＳＷ６は例えばＭＯＳトランジスター等で構成されるため僅かながらリーク電流があり、キャパシターＣ１、Ｃ２の電荷が厳密には保存しない。そのため、基本的にはオフセットキャンセルできるものの、微小なオフセット電圧が残る（以下、残存オフセットと呼ぶ）という課題がある。
【００２８】
例えば、微小な入力信号を増幅する場合には、残存オフセットが微小であっても、信号に対する比率としては大きなオフセットになる。或いは、後段に高いゲインの増幅回路（例えば図７の増幅回路５０）を設けた場合には、残存オフセットが微小であっても後段の増幅回路で高いゲインが掛かり、大きなオフセットとなる。また、後段の増幅回路もオフセットを有するため、そのオフセットも加算されることになる。
【００２９】
スイッチ素子ＳＷＳ、ＳＷＤは、このようなチョッパーアンプ１０の残存オフセットや、後段の回路がもつオフセットをキャンセルするために設けたものである。即ち、通常の差分ＶＩＰ−ＶＩＭを増幅する場合には、スイッチ素子ＳＷＤをオンにし、スイッチ素子ＳＷＳをオフにする。このとき、出力電圧は残存オフセットを含んでいる。一方、オフセットを測定する場合には、スイッチ素子ＳＷＤをオフにし、スイッチ素子ＳＷＳをオンにする。チョッパーアンプ１０の両方の入力ノードＮＩＰ、ＮＩＭに信号ＶＩＭが入力されるので、チョッパーアンプ１０の入力は差分ＶＩＭ−ＶＩＭ＝０となり、残存オフセットのみが出力される。そして、この残存オフセットを通常の測定値から引くことで、残存オフセットをキャンセルできる。
【００３０】
しかしながら、このスイッチ素子ＳＷＳ、ＳＷＤを設けることで種々の課題を生じる。例えば、部品点数の増加や、出力電圧の精度低下、簡便性に欠ける等の課題を生じる。
【００３１】
具体的には、スイッチ素子ＳＷＳ、ＳＷＤはＭＯＳトランジスター等で構成され、そのゲート−ソース間やソース−ドレイン間に寄生容量がある。この寄生容量は、ノードＮＰＡから見たときにキャパシターＣ１に対して並列に接続されるので、キャパシターＣ１の容量誤差となる。即ち、ゲインＣ１／Ｃ２の誤差となる。また、ＭＯＳトランジスターの寄生容量は電圧依存性があるので、チョッパーアンプ１０の入力電圧に応じてゲインＣ１／Ｃ２が変わる。また、寄生容量は、チョッパーアンプ１０のＡＣ特性（例えば帰還ループの安定性等）を悪化させる。
【００３２】
或いは、スイッチ素子ＳＷＳ、ＳＷＤを構成するＭＯＳトランジスターにはオン抵抗がある。スイッチドキャパシター回路は、電荷が移動する経路の抵抗値と容量値で、電荷移動の時定数が決まるため、新たにスイッチ素子ＳＷＳ、ＳＷＤを入れたことで時定数が大きくなる。これを解消するには、スイッチ素子のサイズを大きくする必要があり、例えばレイアウト面積の増加等につながる。
【００３３】
２．回路装置
図２（Ａ）〜図３（Ｂ）に、上記の課題を解決できる本実施形態の回路装置の構成例を示す。
【００３４】
回路装置は、第１のキャパシターＣ１と、第２のキャパシターＣ２と、第１〜第６のスイッチ素子ＳＷ１〜ＳＷ６と、差動増幅回路ＯＰ１と、を含む。なお、回路装置は、例えば各構成要素を半導体基板に集積した集積回路装置であってもよいし、或いは、各構成要素をディスクリートの部品で構成し、回路基板に実装した回路装置であってもよい。
【００３５】
第１〜第６のスイッチ素子ＳＷ１〜ＳＷ６は、例えばＭＯＳトランジスター等で構成され、例えば図６や図７で後述する制御部８０によりオン・オフ制御される。各スイッチ素子は、例えばＮ型トランジスター又は、Ｐ型トランジスター又は、それらを組み合わせたトランスファーゲートで構成される。差動増幅回路ＯＰ１は、例えば演算増幅回路である。
【００３６】
第１のスイッチ素子ＳＷ１は、第１の信号ＶＩＰ（第１の電圧信号）が入力される第１の入力ノードＮＩＰと第１のノードＮ１との間に設けられる。第２のスイッチ素子ＳＷ２は、第２の信号ＶＩＭ（第２の電圧信号）が入力される第２の入力ノードＮＩＭと第１のノードＮ１との間に設けられる。キャパシターＣ１は、第１のノードＮ１と差動増幅回路ＯＰ１の第１の入力端子（反転入力端子）との間に設けられる。
【００３７】
第１のノードＮ１に入力される信号は、第１のスイッチ素子ＳＷ１がオンしたときには第１の信号ＶＩＰであり、第２のスイッチ素子ＳＷ２がオンしたときには第２の信号ＶＩＭである。このオン・オフは、第１の入力期間φ１と第２の入力期間φ２で制御される。そして、差動増幅回路ＯＰ１は、第１の入力期間φ１において第１のノードＮ１に入力される信号と第２の入力期間φ２において第１のノードＮ１に入力される信号との差分に対応する出力信号ＶＯ（出力電圧信号）を出力する。
【００３８】
具体的には、第１の期間ＴＱ１（信号測定期間、第１のモード）と第２の期間ＴＱ２（オフセット測定期間、第２のモード）とで第１のスイッチ素子ＳＷ１と第２のスイッチ素子ＳＷ２のオン・オフ制御が異なっており、それに伴って差動増幅回路ＯＰ１の出力信号ＶＯも異なっている。
【００３９】
即ち、図４（及び図２（Ａ）、図２（Ｂ））に示すように、第１の期間ＴＱ１では、第１の入力期間φ１（第１のフェイズ）において、第１のスイッチ素子ＳＷ１がオンになり、第２のスイッチ素子ＳＷ２がオフになる。一方、第２の入力期間φ２（第２のフェイズ）において、第１のスイッチ素子ＳＷ１がオフになり、第２のスイッチ素子ＳＷ２がオンになる。この場合、第１のノードＮ１には、第１の入力期間φ１では第１の信号ＶＩＰが入力され、第２の入力期間φ２では第２の信号ＶＩＭが入力されるので、差動増幅回路ＯＰ１は差分ＶＩＰ−ＶＩＭを増幅した電圧を出力する。
【００４０】
一方、第２の期間ＴＱ２では、第１の入力期間φ１及び第２の入力期間φ２の両方において、第１のスイッチ素子ＳＷ１がオンになり、第２のスイッチ素子ＳＷ２がオフになる。この場合、第１のノードＮ１には、第１の入力期間φ１及び第２の入力期間φ２の両方で第１の信号ＶＩＰが入力されるので、差動増幅回路ＯＰ１は差分ＶＩＰ−ＶＩＰ＝０を増幅した電圧を出力する。これは、入力をショートした場合と同じ結果であり、出力信号ＶＯとして残存オフセットが出力されることになる。
【００４１】
このように、本実施形態では第１のスイッチ素子ＳＷ１と第２のスイッチ素子ＳＷ２のオン・オフ制御のタイミングを変更するだけであり、回路構成を変更する必要がない。即ち、図１の比較例のような入力ショート用のスイッチ素子ＳＷＳ、ＳＷＤを設けることなく、残存オフセットを測定することが可能であり、比較例で説明したような種々の課題を回避しつつ残存オフセットをキャンセルできる。
【００４２】
なお、第２の期間ＴＱ２での動作は上記に限定されず、第１のスイッチ素子ＳＷ１及び第２のスイッチ素子ＳＷ２のうち一方のスイッチ素子がオンになればよい。即ち、図５に示すように、第２の期間ＴＱ２では、第１の入力期間φ１及び第２の入力期間φ２の両方において、第１のスイッチ素子ＳＷ１がオフになり、第２のスイッチ素子ＳＷ２がオンになってもよい。この場合、第１のノードＮ１には第２の信号ＶＩＭが入力される。
【００４３】
第１の信号ＶＩＰでショートする場合と、第２の信号ＶＩＭでショートする場合とでは、若干、残存オフセットが異なる場合がある。例えば、トランジスターの寄生容量の電圧依存性等により、残存オフセットが異なる。本実施形態では、いずれか一方の入力でショートしてもよいし、両方のショートでオフセットを測定して例えば平均値等を求めてもよい。
【００４４】
図１の比較例では、第１の信号ＶＩＰでショートする場合には、スイッチ素子ＳＷＤに対応するスイッチ素子を第２の信号ＶＩＭ側にも設ける必要がある。これは、上述した課題を更に悪化させることになる。この点、本実施形態では、タイミング変更だけでショートする入力を切り替えることが可能であり、ショートさせる入力を自在に切り替えることができる。
【００４５】
３．スイッチドキャパシター動作
次に、スイッチドキャパシター動作によるオフセットキャンセルについて説明する。ここでキャンセルするオフセットは差動増幅回路ＯＰ１の入力オフセットである。比較例でも説明したように、以下のオフセットキャンセルを行った後に残ったオフセットが残存オフセットである。
【００４６】
図２（Ａ）に示すように、第２のキャパシターＣ２は、差動増幅回路ＯＰ１の第１の入力端子（反転入力端子）と差動増幅回路ＯＰ１の出力端子との間に設けられる。具体的には、差動増幅回路ＯＰ１の第１の入力端子と第２のノードＮ２との間に接続される。
【００４７】
第３のスイッチ素子ＳＷ３は、第２のノードＮ２と基準電圧ＶＲＥＦのノードとの間に接続される。第４のスイッチ素子ＳＷ４は、第２のノードＮ２と差動増幅回路ＯＰ１の出力端子（ノードＮＯ）との間に接続される。第５のスイッチ素子ＳＷ５は、差動増幅回路ＯＰ１の第１の入力端子と差動増幅回路ＯＰ１の出力端子との間に接続される。第６のスイッチ素子ＳＷ６は、差動増幅回路ＯＰ１の出力端子と出力ノードＮＱとの間に接続される。
【００４８】
差動増幅回路ＯＰ１の第２の入力端子（非反転入力端子）には基準電圧ＶＲＥＦが入力される。基準電圧ＶＲＥＦは、例えば図６や図７に示す基準電圧出力回路３０から供給される。
【００４９】
以下、第１の期間ＴＱ１を例にとって動作を説明する。なお、図４（及び図５）ではスイッチ素子のオン・オフ信号をハイアクティブで示す。即ち、信号がハイレベルのときにスイッチ素子がオンになることを示す。
【００５０】
差動増幅回路ＯＰ１の第１の入力端子の電圧は、バーチャルショートによりＶＲＥＦ＋ΔＶｏｆｆとなる。ΔＶｏｆｆは、差動増幅回路ＯＰ１の入力オフセット電圧である。図２（Ａ）と図４に示すように、第１の入力期間φ１では、スイッチ素子ＳＷ１、ＳＷ３、ＳＷ５がオンになり、スイッチ素子ＳＷ２、ＳＷ４、ＳＷ６がオフになる。このとき、キャパシターＣ１、Ｃ２に蓄積される電荷Ｑ１、Ｑ２は下式（１）である。
Ｑ１＝Ｃ１・（ＶＩＰ−（ＶＲＥＦ＋ΔＶｏｆｆ））
Ｑ２＝Ｃ２・（（ＶＲＥＦ＋ΔＶｏｆｆ）−ＶＲＥＦ）            （１）
【００５１】
一方、図２（Ｂ）と図４に示すように、第２の入力期間φ２では、スイッチ素子ＳＷ１、ＳＷ３、ＳＷ５がオフになり、スイッチ素子ＳＷ２、ＳＷ４、ＳＷ６がオンになる。このとき、キャパシターＣ１、Ｃ２に蓄積される電荷Ｑ１’、Ｑ２’は下式（２）である。
Ｑ１’＝Ｃ１・（ＶＩＭ−（ＶＲＥＦ＋ΔＶｏｆｆ））
Ｑ２’＝Ｃ２・（（ＶＲＥＦ＋ΔＶｏｆｆ）−ＶＯ）  （２）
【００５２】
電荷の保存により、Ｑ１＋Ｑ２＝Ｑ１’＋Ｑ２’となるので、上式（１）、（２）より、出力信号ＶＱ＝ＶＯは下式（３）となる。
ＶＱ＝ＶＯ＝−（Ｃ１／Ｃ２）・（ＶＩＰ−ＶＩＭ）＋ＶＲＥＦ  （３）
【００５３】
上式（３）から分かるように、出力信号ＶＱには差動増幅回路ＯＰ１の入力オフセット電圧ΔＶｏｆｆが現れないので、オフセットフリーの増幅を実現できる。このオフセットキャンセルを行っても更に残存するオフセットをΔＶｚとすると、上式（３）は下式（４）となる。
ＶＱ＝ＶＯ＝−（Ｃ１／Ｃ２）・（ＶＩＰ−ＶＩＭ）＋ＶＲＥＦ＋ΔＶｚ  （４）
【００５４】
第２の期間ＴＱ２においても、上述したオフセットキャンセルは同様に働く。第１の入力期間φ１でも第２の入力期間φ２でも信号ＶＩＰを入力するので、上式（４）において、ＶＩＭ＝ＶＩＰとしたのと同じである。即ち、出力信号ＶＱは下式（５）となる。
ＶＱ＝ＶＲＥＦ＋ΔＶｚ  （５）
【００５５】
上式（５）より、第２の期間ＴＱ２では残存オフセットΔＶｚのみが出力されるので、その残存オフセットΔＶｚを上式（４）から減算することで、残存オフセットΔＶｚをキャンセルできる。
【００５６】
なお、図４（及び図５）には、各期間の長さを一例として記載しているが、各期間の長さはこれに限定されない。ここで、出力確定時間とは、出力信号ＶＱが必要な精度で真の値に漸近したと見なせる時間であり、スイッチドキャパシター回路の時定数によって決まるものである。
【００５７】
また、図４（及び図５）では、第１の入力期間φ１及び第２の入力期間φ２を、第１の期間ＴＱ１において２周期、第２の期間ＴＱ２において２周期繰り返しているが、繰り返し回数はこれに限定されない。例えば、第１の入力期間φ１は通常の電圧測定期間なので、測定に必要な時間だけ第１の入力期間φ１及び第２の入力期間φ２を繰り返せばよい。また、第２の入力期間φ２はオフセット測定期間であり、例えば図６や図７で後述するように後段でＡ／Ｄ変換を行う場合には、そのＡ／Ｄ変換に必要な時間だけ第１の入力期間φ１及び第２の入力期間φ２を繰り返せばよい。
【００５８】
また、図４（及び図５）では、第１の期間ＴＱ１が第２の期間ＴＱ２の前にあるが、第１の期間ＴＱ１が第２の期間ＴＱ２の後であってもよい。また、第１の期間ＴＱ１と第２の期間ＴＱ２が連続する必要はなく、間が空いてもよい。各出力期間での測定結果は、例えば図６や図７に示す記憶部４０に記憶しておき、その記憶した値を使ってオフセットを補正すればよいので、測定の前後関係やタイミングは変更可能である。
【００５９】
４．第１の詳細な構成例
次に、後段で更にＡ／Ｄ変換を行う場合の構成及び動作を説明する。図６に、本実施形態の回路装置の第１の詳細な構成例を示す。
【００６０】
回路装置は、チョッパーアンプ１０と、Ａ／Ｄ変換回路２０と、基準電圧出力回路３０と、記憶部４０と、制御部８０と、を含む。
【００６１】
チョッパーアンプ１０は、スイッチドキャパシター回路を用いた増幅回路であり、図２（Ａ）〜図５で説明した増幅回路に対応する。Ａ／Ｄ変換回路２０は、第１の期間ＴＱ１でのチョッパーアンプ１０の出力信号ＶＱを第１の出力データにＡ／Ｄ変換し、第２の期間ＴＱ２でのチョッパーアンプ１０の出力信号ＶＱを第２の出力データにＡ／Ｄ変換する。そして、記憶部４０が第１の出力データと第２の出力データを記憶し、制御部８０が、その記憶された第１の出力データと第２の出力データを読み出し、第１の出力データを第２の出力データで補正する。
【００６２】
具体的には、Ａ／Ｄ変換回路２０は、基準電圧ＶＲＥＦを基準としてＡ／Ｄ変換を行う。即ち、ＶＱ−ＶＲＥＦをＡ／Ｄ変換する。第１の期間ＴＱ１では、上式（４）より下式（６）を第１の出力データに変換する。第２の期間ＴＱ２では、上式（５）より下式（７）を第２の出力データに変換する。なお、Ａ／Ｄ変換回路２０は、図４や図５に示す出力確定時間において出力信号ＶＱをサンプリングする。
ＶＱ−ＶＲＥＦ＝−（Ｃ１／Ｃ２）・（ＶＩＰ−ＶＩＭ）＋ΔＶｚ  （６）
ＶＱ−ＶＲＥＦ＝ΔＶｚ  （７）
【００６３】
制御部８０は、第１の出力データから第２の出力データを減算することで、第１の出力データを補正する。即ち、上式（６）、（７）より、残存オフセットΔＶｚをキャンセルした出力データを得ることができる。
【００６４】
以上のように、Ａ／Ｄ変換回路２０と記憶部４０を設けることで、異なる出力期間で測定した信号と残存オフセットをデータとして一旦記憶しておき、そのデータを使って残存オフセットを補正できる。また、入力信号が微小な場合には残存オフセットが小さい場合であっても誤差となるが、本実施形態では、その小さな残存オフセットまでキャンセルできるので、高精度な電圧測定が可能となる。
【００６５】
なお、上記では記憶部４０が第１の出力データと第２の記憶データを記憶することとしたが、これに限定されず、記憶部４０が第２の記憶データのみ記憶してもよい。例えば、事前に残存オフセットを測定して第２の出力データとして記憶しておき、信号測定時には、制御部８０が、Ａ／Ｄ変換回路２０からの第１の出力データをリアルタイムに補正してもよい。
【００６６】
５．第２の詳細な構成例
図７に、本実施形態の回路装置の第２の詳細な構成例を示す。
【００６７】
回路装置は、チョッパーアンプ１０と、Ａ／Ｄ変換回路２０と、基準電圧出力回路３０と、記憶部４０と、増幅回路５０（プログラマブルゲインアンプ）と、バイアス出力回路６０と、制御部８０と、を含む。なお、既に上述した構成要素と同一の構成要素については同一の符号を付し、適宜説明を省略する。
【００６８】
増幅回路５０は、チョッパーアンプ１０の出力信号ＶＱを所与のゲインで増幅し、その増幅後の信号を出力信号ＶＧＱ（出力電圧信号）として出力する。具体的には、増幅回路５０はプログラマブルゲインアンプであり、差動増幅回路ＯＰ２（演算増幅器）と、入力抵抗Ｒ１と、抵抗値を可変に設定できる帰還抵抗Ｒ２と、を含む。増幅回路５０のゲインはＲ２／Ｒ１なので、帰還抵抗Ｒ２の抵抗値を変えることで、ゲインＲ２／Ｒ１を可変にできる。
【００６９】
Ａ／Ｄ変換回路２０は、第１の期間ＴＱ１での増幅回路５０の出力信号ＶＧＱを第１の出力データにＡ／Ｄ変換し、第２の期間ＴＱ２での増幅回路５０の出力信号ＶＧＱを第２の出力データにＡ／Ｄ変換する。そして、記憶部４０が第１の出力データと第２の出力データを記憶し、制御部８０が、その記憶された第１の出力データと第２の出力データを読み出し、第１の出力データを第２の出力データで補正する。
【００７０】
具体的には、増幅回路５０は基準電圧ＶＲＥＦを基準として増幅を行うので、出力信号ＶＧＱは下式（８）となる。ΔＶｇは増幅回路５０のオフセット電圧である。
ＶＧＱ＝−（Ｒ２／Ｒ１）・（ＶＱ−ＶＲＥＦ）＋ＶＲＥＦ＋ΔＶｇ  （８）
【００７１】
ＶＱ’＝−（Ｃ１／Ｃ２）・（ＶＩＰ−ＶＩＭ）とすると、上式（６）〜（８）より、第１の期間ＴＱ１では下式（９）がＡ／Ｄ変換されて第１の出力データが得られ、第２の期間ＴＱ２では下式（１０）がＡ／Ｄ変換されて第２の出力データが得られる。
ＶＧＱ−ＶＲＥＦ＝−（Ｒ２／Ｒ１）・（ＶＱ’＋ΔＶｚ）＋ΔＶｇ  （９）
ＶＧＱ−ＶＲＥＦ＝−（Ｒ２／Ｒ１）・ΔＶｚ＋ΔＶｇ  （１０）
【００７２】
上式（１０）は、回路装置の系全体としてのオフセット電圧である。制御部８０は、この系全体のオフセットを上式（９）から減算する補正を行うことで、系全体のオフセットをキャンセルした信号−（Ｒ２／Ｒ１）・ＶＱ’のデータを得る。
【００７３】
以上のように、チョッパーアンプ１０の後段に更に増幅回路５０が設けられる場合であっても、第２の期間ＴＱ２において後段の増幅回路５０を含めた系のオフセット測定を行い、その系全体のオフセットをキャンセルできる。また、上式（１０）から分かるように、チョッパーアンプ１０の残存オフセットΔＶｚは後段の増幅回路５０でゲイン倍されるため、Ａ／Ｄ変換回路２０の入力としては大きな誤差となる可能性がある。この点、本実施形態では、そのゲイン倍された残存オフセットをキャンセルできるので、後段の構成に依らず高精度な電圧測定が可能である。
【００７４】
次に、バイアス出力回路６０について説明する。バイアス出力回路６０は、チョッパーアンプ１０の第１の入力ノードＮＩＰを所定の電圧（バイアス電圧ＶＢ）に設定する。
【００７５】
具体的には、バイアス電圧ＶＢを設定するノードは、第１のスイッチ素子ＳＷ１と第２のスイッチ素子ＳＷ２のうち第２の期間ＴＱ２においてオンになる一方のスイッチに対応する入力ノードである。図７は、第２の期間ＴＱ２において第１のスイッチ素子ＳＷ１がオンになる場合の構成例である。第２の期間ＴＱ２において第２のスイッチ素子ＳＷ２がオンになる場合には、バイアス出力回路６０は、第２の入力ノードＮＩＭをバイアス電圧ＶＢに設定する。
【００７６】
チョッパーアンプ１０の前段には、種々の回路を接続できるが、その前段の出力がバイアスされていない場合がある。この点、本実施形態によれば、バイアス出力回路６０が入力ノードにバイアス電圧ＶＢを供給することで、基準の定まった入力信号をチョッパーアンプ１０に供給できる。また、入力ショートを行う側の入力ノードをバイアス電圧ＶＢに設定することで、入力ショート時にバイアス電圧ＶＢが入力されることになり、いつも同じ電圧条件でオフセットを測定することが可能となる。
【００７７】
次に、図７の回路装置の動作を説明する。図８（Ａ）〜図９に、事前にオフセットを測定しておく場合のフローチャートを示す。
【００７８】
図８（Ａ）には、オフセット測定時のフローチャートを示す。まず、増幅回路５０のゲインと基準電圧ＶＲＥＦを設定する（ステップＳ１）。次に、その設定した条件でオフセットを測定し（ステップＳ２）、その測定結果を第２のデータとして記憶部４０に記憶する（ステップＳ３）。全ての設定で測定が終わっている場合には処理を終了し、終わっていない場合にはステップＳ１に戻り、次の設定でオフセット測定を行う（ステップＳ４）。
【００７９】
例えば、増幅回路５０が、第１〜第ｎのゲインを所与のゲインとして出力信号ＶＱを増幅するとする。この場合、第１〜第ｎのゲインの各ゲインに対応する第２の出力データが得られる。上式（１０）から分かるように、ゲインに応じてオフセットの値は変化する。記憶部４０は、この各ゲインに対応した第２の出力データを記憶する。
【００８０】
図８（Ｂ）には、オフセット補正時のフローチャートを示す。まず、増幅回路５０のゲインと基準電圧ＶＲＥＦを所望の条件に設定する（ステップＳ１１）。次に、その条件で入力信号を測定する（ステップＳ１２）。次に、制御部８０が、入力信号の測定値からオフセットの測定値を減算し、オフセットを補正する（ステップＳ１３）。
【００８１】
図９には、オフセット測定時のフローチャートの変形例を示す。この変形例では、信号ＶＩＰをショートした第１のオフセット測定（ステップＳ２２）と、信号ＶＩＭをショートした第２のオフセット測定（ステップＳ２３）とを行う。記憶部４０には、それぞれのオフセット測定結果を記憶しておく。オフセットを補正する際には、第１のオフセット測定の結果又は第２のオフセット測定の結果を選択して用いてもよい。或いは、第１のオフセット測定の結果と第２のオフセット測定の結果の平均値で、入力信号の測定値を補正してもよい。或いは、第１のオフセット測定の結果と第２のオフセット測定の結果に重み係数を乗算して加算した値で、入力信号の測定値を補正してもよい。
【００８２】
以上によれば、予め全ての設定条件でオフセットを測定しておき、信号測定時には、その信号測定に用いた条件のオフセットを記憶部４０から読み出し、オフセットを補正することができる。信号測定時にオフセット測定が不要なため、信号測定を高速化できる。
【００８３】
図１０に、信号測定時にオフセット測定を行う場合のフローチャートを示す。まず、増幅回路５０のゲインと基準電圧ＶＲＥＦを設定する（ステップＳ３１）。次に、その設定した条件でオフセットを測定し、その測定結果を第２のデータとして記憶部４０に記憶する（ステップＳ３２）。次に、入力信号を測定する（ステップＳ３３）。次に、制御部８０が、入力信号の測定値からオフセットの測定値を減算し、オフセットを補正する（ステップＳ３４）。
【００８４】
このように、信号測定時にオフセット測定を行ってオフセットを補正することも可能である。信号測定に近いタイミングでオフセット測定を行うので、例えば電源電圧の変動等の経時的な変動を受けにくくなり、精度の高いオフセットキャンセルが可能である。
【００８５】
６．検出装置、電子機器
図１１に、本実施形態の回路装置を適用できる検出装置及び電子機器の構成例を示す。なお、以下では電子機器がセンサーを含む場合を例に説明するが、電子機器はセンサーを含まなくてもよい。
【００８６】
電子機器は、検出装置４００と、処理部３１０と、メモリー３２０と、操作部３３０と、通信部３４０と、を含む。検出装置４００は、回路装置３００と、センサー３５０と、を含む。
【００８７】
検出装置４００は、例えば回路装置３００及びセンサー３５０をモジュール化したものである。回路装置３００は、センサー３５０の出力信号を増幅してＡ／Ｄ変換し、測定データを出力する。処理部３１０は、例えばＣＰＵ（Central Processing Unit）等のプロセッサーで構成される。処理部３１０は、メモリー３２０に記憶されたプログラム等を実行することで各部の制御や測定データの処理を行う。メモリー３２０は、例えばＲＡＭやＲＯＭであり、例えば処理部３１０のワーキングメモリーとして用いられ、或いは処理部３１０が実行するプログラムを記憶する。操作部３３０は、ユーザーが電子機器を操作するためのインターフェースであり、例えばタッチパネルやボタン等で構成される。通信部３４０は、電子機器が外部とデータや制御情報を送受信するためのインターフェースであり、例えばＬＡＮやＵＳＢ、赤外線通信、Bluetooth（登録商標）等のインターフェースである。
【００８８】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。またチョッパーアンプや回路装置、検出装置、電子機器等の構成・動作も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【符号の説明】
【００８９】
１０  チョッパーアンプ、２０  Ａ／Ｄ変換回路、３０  基準電圧出力回路、
４０  記憶部、５０  増幅回路、６０  バイアス出力回路、８０  制御部、
３００  回路装置、３１０  処理部、３２０  メモリー、３３０  操作部、
３４０  通信部、３５０  センサー、４００  検出装置、
Ｃ１  第１のキャパシター、Ｃ２  第２のキャパシター、
Ｎ１  第１のノード、Ｎ２  第２のノード、
ＮＩＭ  第２の入力ノード、ＮＩＰ  第１の入力ノード、ＮＱ  出力ノード、
ＯＰ１，ＯＰ２  差動増幅回路、ＳＷ１〜ＳＷ６  第１〜第６のスイッチ素子、
ＳＷＤ，ＳＷＳ  スイッチ素子、ＴＱ１  第１の期間、ＴＱ２  第２の期間、
ＶＢ  バイアス電圧、ＶＩＭ  第２の信号、ＶＩＰ  第１の信号、
ＶＯ，ＶＱ  出力信号、ＶＲＥＦ  基準電圧、
φ１  第１の入力期間、φ２  第２の入力期間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2015179934.tif 000009
【図８】
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【図９】
2015179934.tif 000011
【図１０】
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【図１１】
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