(57)【要約】【課題】ソース電極とドレイン電極との間の電圧を下げることができる薄膜トランジスタを提供する。【解決手段】本発明の薄膜トランジスタは、ゲート電極と、ゲート電極上にゲート絶縁層を介して形成された酸化物半導体物質からなる半導体パターンと、半導体パターン上に互いに離隔して形成されたソース電極及びドレイン電極と、を含み、ソース電極及びドレイン電極のうちの少なくとも一つは、ゲート電極と離隔する。【選択図】図１５
2015119162.tif 000002
【特許請求の範囲】
【請求項１】
表示装置のゲート駆動部用薄膜トランジスタにおいて、
前記薄膜トランジスタは、
ゲート電極と、
前記ゲート電極上にゲート絶縁層を介して形成された酸化物半導体物質からなる半導体パターンと、
前記半導体パターン上に互いに離隔して形成されたソース電極及びドレイン電極と、を含み、
前記ソース電極及び前記ドレイン電極のうちの少なくとも一つは前記ゲート電極と離隔することを特徴とする薄膜トランジスタ。
【請求項２】
前記薄膜トランジスタを具備する前記表示装置のゲート駆動部は、カスケード状に接続された複数のステージを含み、
前記複数のステージのうちの第ｎ（ｎは自然数）ステージは、
第１接点の信号に応答してクロック信号の高電圧を第ｎゲート信号の高電圧として出力するプルアップ部と、
第（ｎ−１）キャリー信号を受信する第１入力端子に接続される制御端子及び入力端子、並びに前記第１接点に接続される出力端子を含むバッファ部と、
第（ｎ＋１）キャリー信号に応答して前記第ｎゲート信号の高電圧を第１低電圧に下げるプルダウン部と、
前記第（ｎ＋１）キャリー信号に応答して前記第１接点の電圧を前記第１低電圧より低いレベルの第２低電圧として放電させる放電部と、
前記第１接点の信号に応答して前記クロック信号の高電圧を第ｎキャリー信号として出力するキャリー部と、
前記第ｎキャリー信号が出力される区間以外の区間の間、前記クロック信号に同期した信号を第２接点に出力するインバータ部と、
前記第２接点の信号に応答して前記第２低電圧として放電された前記第１接点の電圧を前記第２低電圧に維持する第１接触保持部と、を含み、
前記薄膜トランジスタは、前記バッファ部及び前記第１接触保持部のうちの少なくともいずれか一つに含まれることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
前記半導体パターン上に形成された第１フローティング電極をさらに含み、
前記第１フローティング電極は、前記ゲート電極と一部重なるか又は離隔し、前記ソース電極及び前記ドレイン電極と離隔することを特徴とする請求項１又は２に記載の薄膜トランジスタ。
【請求項４】
前記ソース電極は、前記ゲート電極と離隔し、
前記第１フローティング電極は、前記ゲート電極と前記ソース電極との間に配置されることを特徴とする請求項３に記載の薄膜トランジスタ。
【請求項５】
前記半導体パターン上に形成された第２フローティング電極をさらに含み、
前記ドレイン電極は、前記ゲート電極と離隔し、
前記第２フローティング電極は、前記ゲート電極と一部重なるか又は離隔し、前記ソース電極及び前記ドレイン電極と離隔して、前記ゲート電極と前記ドレイン電極との間に配置されることを特徴とする請求項４に記載の薄膜トランジスタ。
【請求項６】
前記ドレイン電極は、前記ゲート電極と重なることを特徴とする請求項４に記載の薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタに関し、より詳しくは、オフセット構造を有して、ソース電極とドレイン電極との間の電圧を下げることができる薄膜トランジスタに関する。
【背景技術】
【０００２】
表示装置の中で液晶表示装置は、現在、最も幅広く使用されている平板表示装置の一つであって、画素電極及び共通電極等の電界生成電極（ｆｉｅｌｄ  ｇｅｎｅｒａｔｉｎｇ  ｅｌｅｃｔｒｏｄｅ）が形成された二枚の表示板と、その間に挿入された液晶層とを含む。液晶表示装置は、電界生成電極に電圧を印加して液晶層に電界を生成し、これを通じて液晶層の液晶分子の配向を決定し、入射光の偏光を制御することによって画像を表示する。表示装置は、液晶表示装置以外にも有機発光表示装置、プラズマ表示装置、及び電気泳動表示装置などがある。
【０００３】
このような表示装置は、画像を表示する単位である複数の画素、及び複数の駆動部を備える。駆動部は、画素にデータ電圧を印加するデータ駆動部、及びデータ電圧の伝達を制御するゲート信号を印加するゲート駆動部を含む。従来は、ゲート駆動部及びデータ駆動部をチップ（Ｃｈｉｐ）の形態でプリント回路基板（ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ  ｂｏａｒｄ、ＰＣＢ）に実装して表示板と接続するか、または駆動部チップを表示板に直接実装する方式が主に使用された。しかし、最近は、薄膜トランジスタチャネルの高い移動度を要しないゲート駆動部の場合、これを別チップに形成せずに、表示板に集積する構造が開発されている。
【０００４】
このように、表示板に集積されたゲート駆動部は、別個のゲート駆動用チップを形成する必要がなく、製造原価が節減される長所がある。さらに、原価が安く、均一性の高い金属酸化物を利用した酸化物半導体（ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を含む薄膜トランジスタでゲート駆動部を構成することができる。
【０００５】
ゲート駆動部は、複数の酸化物半導体薄膜トランジスタを含み、このうちの一部酸化物半導体薄膜トランジスタには、ソース電極とドレイン電極との間（Ｖｄｓ）、またはゲート電極とソース電極との間（Ｖｇｓ）に高い電圧が印加される。このため、高い電界が形成されて、ホットキャリア（ｈｏｔ  ｃａｒｒｉｅｒ）が発生し、電荷トラッピング（ｃｈａｒｇｅ  ｔｒａｐｐｉｎｇ）が発生するなどの問題点がある。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、ソース電極とドレイン電極との間の電圧を下げることができる薄膜トランジスタを提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するためになされた本発明の一態様による薄膜トランジスタは、表示装置のゲート駆動部用薄膜トランジスタにおいて、前記薄膜トランジスタは、ゲート電極と、前記ゲート電極上にゲート絶縁層を介して形成された酸化物半導体物質からなる半導体パターンと、前記半導体パターン上に互いに離隔して形成されたソース電極及びドレイン電極と、を含み、前記ソース電極及び前記ドレイン電極のうちの少なくとも一つは前記ゲート電極と離隔することを特徴とする。
【０００８】
前記薄膜トランジスタは、前記半導体パターン上に形成された第１フローティング電極をさらに含み、前記第１フローティング電極は、前記ゲート電極と一部重なるか又は離隔し、前記ソース電極及び前記ドレイン電極と離隔し得る。
前記ソース電極は、前記ゲート電極と離隔し、前記第１フローティング電極は、前記ゲート電極と前記ソース電極との間に配置され得る。
前記薄膜トランジスタは、前記半導体パターン上に形成された第２フローティング電極をさらに含み、前記ドレイン電極は、前記ゲート電極と離隔し、前記第２フローティング電極は、前記ゲート電極と一部重なるか又は離隔し、前記ソース電極及び前記ドレイン電極と離隔して、前記ゲート電極と前記ドレイン電極との間に配置され得る。
前記ドレイン電極は、前記ゲート電極と重なり得る。
前記薄膜トランジスタは、前記半導体パターン上に形成されるフローティングゲート電極をさらに含み得る。
前記フローティングゲート電極は、前記ゲート電極の中央部と重なり得る。
前記フローティングゲート電極は、前記ソース電極及び前記ドレイン電極と同一物質からなり、同一層に配置され得る。
【０００９】
前記薄膜トランジスタを具備する前記表示装置のゲート駆動部は、カスケード状に接続された複数のステージを含み、前記複数のステージのうちの第ｎ（ｎは自然数）ステージは、第１接点の信号に応答してクロック信号の高電圧を第ｎゲート信号の高電圧として出力するプルアップ部と、第（ｎ−１）キャリー信号を受信する第１入力端子に接続される制御端子及び入力端子、並びに前記第１接点に接続される出力端子を含むバッファ部と、第（ｎ＋１）キャリー信号に応答して前記第ｎゲート信号の高電圧を第１低電圧に下げるプルダウン部と、前記第（ｎ＋１）キャリー信号に応答して前記第１接点の電圧を前記第１低電圧より低いレベルの第２低電圧として放電させる放電部と、前記第１接点の信号に応答して前記クロック信号の高電圧を第ｎキャリー信号として出力するキャリー部と、前記第ｎキャリー信号が出力される区間以外の区間の間、前記クロック信号に同期した信号を第２接点に出力するインバータ部と、前記第２接点の信号に応答して前記第２低電圧として放電された前記第１接点の電圧を前記第２低電圧に維持する第１接触保持部と、を含み、前記薄膜トランジスタは、前記バッファ部及び前記第１接触保持部のうちの少なくともいずれか一つに含まれ得る。
【００１０】
前記薄膜トランジスタは、前記半導体パターン上に形成された第１フローティング電極をさらに含み、前記第１フローティング電極は、前記ゲート電極と一部重なるか又は離隔し、前記ソース電極及び前記ドレイン電極と離隔し得る。
前記ソース電極は、前記ゲート電極と離隔し、前記第１フローティング電極は、前記ゲート電極と前記ソース電極との間に配置され得る。
前記薄膜トランジスタは、前記半導体パターン上に形成された第２フローティング電極をさらに含み、前記ドレイン電極は、前記ゲート電極と離隔し、前記第２フローティング電極は、前記ゲート電極と一部重なるか又は離隔し、前記ソース電極及び前記ドレイン電極と離隔して、前記ゲート電極と前記ドレイン電極との間に配置され得る。
前記ドレイン電極は、前記ゲート電極と重なり得る。
他の実施形態として、前記ソース電極は、前記ゲート電極と重なり得る。
他の実施形態として、前記ドレイン電極は、前記ゲート電極と離隔し、前記ソース電極は、前記ゲート電極と重なり得る。
【発明の効果】
【００１１】
本発明の薄膜トランジスタによれば、ゲート電極とソース／ドレイン電極との間にオフセットを形成することにより、ソース電極とドレイン電極との間の電圧を下げることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態による表示装置の平面図である。
【図２】本発明の一実施形態による表示装置のゲート駆動部のブロック図である。
【図３】本発明の一実施形態による表示装置のゲート駆動部の一つのステージの回路図である。
【図４】本発明の第１の実施形態による薄膜トランジスタの断面図である。
【図５】本発明の第１の実施形態による薄膜トランジスタの等価回路図である。
【図６】本発明の第１の実施形態による薄膜トランジスタの製造方法を示す工程断面図である。
【図７】本発明の第１の実施形態による薄膜トランジスタの製造方法を示す工程断面図である。
【図８】本発明の第１の実施形態による薄膜トランジスタの製造方法を示す工程断面図である。
【図９】本発明の第１の実施形態による薄膜トランジスタの製造方法を示す工程断面図である。
【図１０】本発明の第２の実施形態による薄膜トランジスタの断面図である。
【図１１】本発明の第２の実施形態による薄膜トランジスタの製造方法を示す工程断面図である。
【図１２】本発明の第２の実施形態による薄膜トランジスタの製造方法を示す工程断面図である。
【図１３】本発明の第２の実施形態による薄膜トランジスタの製造方法を示す工程断面図である。
【図１４】本発明の第２の実施形態による薄膜トランジスタの製造方法を示す工程断面図である。
【図１５】本発明の第３の実施形態による薄膜トランジスタの断面図である。
【図１６】本発明の第３の実施形態による薄膜トランジスタの製造方法を示す工程断面図である。
【図１７】本発明の第３の実施形態による薄膜トランジスタの製造方法を示す工程断面図である。
【図１８】本発明の第３の実施形態による薄膜トランジスタの製造方法を示す工程断面図である。
【図１９】本発明の第３の実施形態による薄膜トランジスタの製造方法を示す工程断面図である。
【図２０】本発明の第４の実施形態による薄膜トランジスタの断面図である。
【図２１】本発明の第４の実施形態による薄膜トランジスタの製造方法を示す工程断面図である。
【図２２】本発明の第４の実施形態による薄膜トランジスタの製造方法を示す工程断面図である。
【図２３】本発明の第４の実施形態による薄膜トランジスタの製造方法を示す工程断面図である。
【図２４】本発明の第４の実施形態による薄膜トランジスタの製造方法を示す工程断面図である。
【図２５】本発明の第５の実施形態による薄膜トランジスタの断面図である。
【図２６】本発明の第５の実施形態による薄膜トランジスタの製造方法を示す工程断面図である。
【図２７】本発明の第５の実施形態による薄膜トランジスタの製造方法を示す工程断面図である。
【図２８】本発明の第５の実施形態による薄膜トランジスタの製造方法を示す工程断面図である。
【図２９】本発明の第５の実施形態による薄膜トランジスタの製造方法を示す工程断面図である。
【図３０】本発明の第６の実施形態による薄膜トランジスタの断面図である。
【図３１】本発明の第６の実施形態による薄膜トランジスタの製造方法を示す工程断面図である。
【図３２】本発明の第６の実施形態による薄膜トランジスタの製造方法を示す工程断面図である。
【図３３】本発明の第６の実施形態による薄膜トランジスタの製造方法を示す工程断面図である。
【図３４】本発明の第６の実施形態による薄膜トランジスタの製造方法を示す工程断面図である。
【図３５】本発明の第７の実施形態による薄膜トランジスタの断面図である。
【図３６】本発明の第７の実施形態による薄膜トランジスタの製造方法を示す工程断面図である。
【図３７】本発明の第７の実施形態による薄膜トランジスタの製造方法を示す工程断面図である。
【図３８】本発明の第７の実施形態による薄膜トランジスタの製造方法を示す工程断面図である。
【図３９】本発明の第７の実施形態による薄膜トランジスタの製造方法を示す工程断面図である。
【図４０】本発明の第８の実施形態による薄膜トランジスタの断面図である。
【図４１】本発明の第８の実施形態による薄膜トランジスタの製造方法を示す工程断面図である。
【図４２】本発明の第８の実施形態による薄膜トランジスタの製造方法を示す工程断面図である。
【図４３】本発明の第８の実施形態による薄膜トランジスタの製造方法を示す工程断面図である。
【図４４】本発明の第８の実施形態による薄膜トランジスタの製造方法を示す工程断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。しかし、本発明は以下で説明する実施形態に限定されない。
【００１４】
図面の説明において、層及び領域を明確に表現するために厚さを拡大して示す。明細書の全体に亘って類似する部分に対しては同一の符号を付けた。層、膜、領域、板などの部分が他の部分の「上」にあるというとき、これは他の部分の「すぐ上」にある場合だけでなく、その中間に他の部分がある場合も含む。一方、ある部分が他の部分の「すぐ上」にあるというときには、中間に他の部分がないことを意味する。
【００１５】
まず、本発明の一実施形態による薄膜トランジスタを含む表示装置について説明する。
【００１６】
図１は、本発明の一実施形態による表示装置の平面図である。
図１を参照すると、表示装置は、表示パネル１００、ゲート駆動部２００、データ駆動部４００、及びプリント回路基板５００を含む。
【００１７】
表示パネル１００は、表示領域ＤＡ、及び表示領域ＤＡを取り囲む周辺領域ＰＡを含む。表示領域ＤＡには、互いに交差するゲート線ＧＬとデータ線ＤＬ、及び複数の画素部Ｐが形成される。各画素部Ｐは、ゲート線ＧＬとデータ線ＤＬに電気的に接続されたスイッチング素子Ｔ、スイッチング素子Ｔと電気的に接続された液晶キャパシタＣＬＣ、及び液晶キャパシタＣＬＣと並列接続されたストレージキャパシタＣＳＴを含む。
【００１８】
ゲート駆動部２００は、複数のゲート線ＧＬにハイレベルのゲート信号を順次に出力するシフトレジスタを含む。シフトレジスタは、複数のステージ（ＳＲＣｎ−１、ＳＲＣｎ、及びＳＲＣｎ＋１）（ｎは自然数）を含む。ゲート駆動部２００は、ゲート線ＧＬの一端部に対応する周辺領域ＰＡに集積される。本実施形態では、ゲート駆動部２００がゲート線ＧＬの一端部に対応して集積されるものを説明したが、ゲート駆動部２００はゲート線ＧＬの両端部に対応して集積され得る。
【００１９】
データ駆動部４００は、データ線ＤＬにデータ信号を出力するソース駆動チップ４１０、及びソース駆動チップ４１０が実装されてプリント回路基板５００と表示パネル１００とを電気的に接続するフレキシブル回路基板４３０を含む。本実施形態では、ソース駆動チップ４１０がフレキシブル回路基板４３０に実装されるものを説明したが、ソース駆動チップ４１０は表示パネル１００に直接実装されてもよく、また、ソース駆動チップ４１０は表示パネル１００の周辺領域ＰＡに直接集積されてもよい。
【００２０】
次に、図２を参照して、本発明の一実施形態による表示装置のゲート駆動部について説明する。
【００２１】
図２は、本発明の一実施形態による表示装置のゲート駆動部のブロック図である。
【００２２】
本実施形態による表示装置のゲート駆動部２００は、互いにカスケード状に接続された第１〜第ｎステージ（ＳＲＣ１〜ＳＲＣｎ）を含むシフトレジスタを備える。
【００２３】
第１〜第ｎステージ（ＳＲＣ１〜ＳＲＣｎ）は、ｎ個のゲート線にそれぞれ接続して、ゲート線にｎ個のゲート信号を順次に出力する。
【００２４】
各ステージは、第１クロック端子ＣＴ１、第１入力端子ＩＮ１、第２入力端子ＩＮ２、第１電圧端子ＶＴ１、第２電圧端子ＶＴ２、第１出力端子ＯＴ１、及び第２出力端子ＯＴ２を含む。
【００２５】
第１クロック端子ＣＴ１は、クロック信号ＣＫ、またはクロック信号ＣＫの位相が反転した反転クロック信号ＣＫＢを受信する。例えば、奇数番目ステージ（ＳＲＣ１、ＳＲＣ３、…）の第１クロック端子ＣＴ１はクロック信号ＣＫを受信し、偶数番目ステージ（ＳＲＣ２、ＳＲＣ４、…）の第１クロック端子ＣＴ１は反転クロック信号ＣＫＢを受信する。クロック信号ＣＫ及び反転クロック信号ＣＫＢは、高電圧ＶＤＤと第１低電圧ＶＳＳ１で形成される。
【００２６】
第１入力端子ＩＮ１は、垂直開始信号ＳＴＶまたは第（ｎ−１）キャリー信号Ｃｒ（ｎ−１）を受信する。例えば、第１ステージＳＲＣ１の第１入力端子ＩＮ１は垂直開始信号ＳＴＶを受信し、第２ステージＳＲＣ２〜第ｎステージＳＲＣｎの第１入力端子ＩＮ１は、第（ｎ−１）キャリー信号Ｃｒ（ｎ−１）をそれぞれ受信する。
【００２７】
第２入力端子ＩＮ２は、第（ｎ＋１）キャリー信号Ｃｒ（ｎ＋１）または垂直開始信号ＳＴＶを受信する。例えば、第１ステージＳＲＣ１〜第（ｎ−１）ステージＳＲＣｎ−１の第２入力端子ＩＮ２は、第（ｎ＋１）キャリー信号Ｃｒ（ｎ＋１）をそれぞれ受信し、第ｎステージＳＲＣｎの第２入力端子ＩＮ２は、垂直開始信号ＳＴＶを受信する。第ｎステージＳＲＣｎの第２入力端子ＩＮ２が受信する垂直開始信号ＳＴＶは、次のフレームに該当する垂直開始信号である。
【００２８】
第１電圧端子ＶＴ１には、第１低電圧ＶＳＳ１が供給される。第１低電圧ＶＳＳ１は、第１ローレベルを有し、第１ローレベルはゲート信号の放電レベルに対応する。例えば、第１ローレベルは約−６Ｖである。
【００２９】
第２電圧端子ＶＴ２には、第１ローレベルより低い第２ローレベルを有する第２低電圧ＶＳＳ２が供給される。第２ローレベルは、ステージに含まれる第１接点Ｑの放電レベルに対応する。例えば、第２ローレベルは約−１０Ｖである。
【００３０】
第１出力端子ＯＴ１は、該当するゲート線に電気的に接続されてゲート信号を出力する。第１ステージ〜第ｎステージ（ＳＲＣ１〜ＳＲＣｎ）の第１出力端子ＯＴ１はそれぞれ第１〜第ｎゲート信号を出力する。例えば、第１ステージＳＲＣ１の第１出力端子ＯＴ１は、第１ゲート線に電気的に接続されて第１ゲート信号Ｇ１を出力し、第２ステージＳＲＣ２の第１出力端子ＯＴ１は、第２ゲート線に電気的に接続されて第２ゲート信号Ｇ２を出力する。第１ゲート信号Ｇ１が最初に出力された後、第２ゲート信号Ｇ２が出力される。次に、第３ゲート信号Ｇ３〜第ｎゲート信号Ｇｎが順次に出力される。
【００３１】
第２出力端子ＯＴ２は、キャリー信号Ｃｒ（ｎ）を出力する。第（ｎ−１）ステージＳＲＣｎ−１の第２出力端子ＯＴ２は、第ｎステージＳＲＣｎの第１入力端子ＩＮ１に電気的に接続される。また、第ｎステージＳＲＣｎの第２出力端子ＯＴ２は、第（ｎ−１）ステージＳＲＣｎ−１の第２入力端子ＩＮ２に電気的に接続される。
【００３２】
次に、図３を参照して、本発明の一実施形態による表示装置のゲート駆動部の一つのステージについて説明する。
【００３３】
図３は、本発明の一実施形態による表示装置のゲート駆動部の一つのステージの回路図である。
【００３４】
本実施形態による表示装置において、ゲート駆動部の第ｎステージＳＲＣｎはバッファ部２１０、充電部２２０、プルアップ部２３０、プルダウン部２６０、出力接触保持部２６２、キャリー部２４０、第３接触保持部２８０、インバータ部２７０、放電部２５０、及び第１接触保持部２９０などを含む。
【００３５】
バッファ部２１０は、プルアップ部２３０に第（ｎ−１）キャリー信号Ｃｒ（ｎ−１）を伝達する。バッファ部２１０は、第４トランジスタＴ４を含む。第４トランジスタＴ４は、第１入力端子ＩＮ１に接続された制御端子と入力端子、及び第１接点Ｑに接続された出力端子を含む。
【００３６】
また、バッファ部２１０は、第４付加トランジスタ（Ｔ４−１）をさらに含む。第４付加トランジスタ（Ｔ４−１）は、第１入力端子ＩＮ１に接続された制御端子、第４トランジスタＴ４に接続された入力端子、及び第１接点Ｑに接続された出力端子を含む。このとき、第４トランジスタＴ４の出力端子は、第１接点Ｑの代わりに第４付加トランジスタ（Ｔ４−１）の入力端子に接続される。
ここで、バッファ部２１０の第４トランジスタＴ４及び／又は第４付加トランジスタ（Ｔ４−１）には後述する薄膜トランジスタが使用される。
【００３７】
充電部２２０は、バッファ部２１０が供給する第（ｎ−１）キャリー信号Ｃｒ（ｎ−１）に応答して充電される。充電部２２０の一端は第１接点Ｑに接続され、他端はゲート信号の出力接点Ｏに接続される。バッファ部２１０に第（ｎ−１）キャリー信号Ｃｒ（ｎ−１）の高電圧ＶＤＤが受信されると、充電部２２０は高電圧ＶＤＤに対応する第１電圧Ｖ１を充電する。
【００３８】
プルアップ部２３０は、ゲート信号を出力する。プルアップ部２３０は、第１トランジスタＴ１を含む。第１トランジスタＴ１は、第１接点Ｑに接続された制御端子、第１クロック端子ＣＴ１に接続された入力端子、及び出力接点Ｏに接続された出力端子を含む。出力接点Ｏは第１出力端子ＯＴ１に接続される。
【００３９】
プルアップ部２３０の制御端子に、充電部２２０に充電された第１電圧Ｖ１が印加された状態で、第１クロック端子ＣＴ１にクロック信号ＣＫの高電圧ＶＤＤが受信されると、プルアップ部２３０はブートストラップ（Ｂｏｏｔｓｔｒａｐ）される。このとき、プルアップ部２３０の制御端子に接続された第１接点Ｑは、第１電圧Ｖ１からブースティング電圧ＶＢＴにブーストされる。つまり、第１接点Ｑは先ず第１電圧Ｖ１に上昇し、次いでブースティング電圧ＶＢＴにさらに上昇する。
【００４０】
プルアップ部２３０の制御端子にブースティング電圧ＶＢＴが印加される間、プルアップ部２３０はクロック信号ＣＫの高電圧ＶＤＤを第ｎゲート信号Ｇｎの高電圧ＶＤＤとして出力する。第ｎゲート信号Ｇｎは、出力接点Ｏに接続された第１出力端子ＯＴ１を通じて出力される。
【００４１】
プルダウン部２６０は、第ｎゲート信号Ｇｎをプルダウン（ｐｕｌｌ−ｄｏｗｎ）する。プルダウン部２６０は、第２トランジスタＴ２を含む。第２トランジスタＴ２は、第２入力端子ＩＮ２に接続された制御端子、出力接点Ｏに接続された入力端子、及び第１電圧端子ＶＴ１に接続された出力端子を含む。プルダウン部２６０は、第２入力端子ＩＮ２に第（ｎ＋１）キャリー信号Ｃｒ（ｎ＋１）が受信されると、出力接点Ｏの電圧を第１電圧端子ＶＴ１に印加された第１低電圧ＶＳＳ１にプルダウン（ｐｕｌｌ−ｄｏｗｎ）する。
【００４２】
出力接触保持部２６２は、出力接点Ｏの電圧を維持する。出力接触保持部２６２は、第３トランジスタＴ３を含む。第３トランジスタＴ３は、第２接点Ｎに接続された制御電極、出力接点Ｏに接続された入力電極、及び第１電圧端子ＶＴ１に接続された出力電極を含む。出力接触保持部２６２は、第２接点Ｎの信号に応答して出力接点Ｏの電圧を第１電圧端子ＶＴ１に印加された第１低電圧ＶＳＳ１に維持する。
【００４３】
出力接触保持部２６２によって第１低電圧ＶＳＳ１にプルダウンされた出力接点Ｏの電圧をさらに安定的に維持することができ、場合によって出力接触保持部２６２は省略される。
【００４４】
キャリー部２４０は、キャリー信号Ｃｒ（ｎ）を出力する。キャリー部２４０は第１５トランジスタＴ１５を含む。第１５トランジスタＴ１５は、第１接点Ｑに接続された制御端子、第１クロック端子ＣＴ１に接続された入力端子、及び第３接点Ｒに接続された出力端子を含む。第３接点Ｒは第２出力端子ＯＴ２に接続される。
【００４５】
キャリー部２４０は、制御端子と出力端子とを接続するキャパシタ（Ｃａｐａｃｉｔｏｒ）をさらに含み得る。キャリー部２４０は、第１接点Ｑに高電圧が印加されると、第１クロック端子ＣＴ１で受信したクロック信号ＣＫの高電圧ＶＤＤを第ｎキャリー信号Ｃｒ（ｎ）として出力する。第ｎキャリー信号Ｃｒ（ｎ）は、第３接点Ｒに接続された第２出力端子ＯＴ２を通じて出力される。
【００４６】
第３接触保持部２８０は、第３接点Ｒの電圧を維持する。第３接触保持部２８０は第１１トランジスタＴ１１を含む。第１１トランジスタＴ１１は、第２接点Ｎに接続された制御端子、第３接点Ｒに接続された入力端子、及び第２電圧端子ＶＴ２に接続された出力端子を含む。第３接触保持部２８０は、第２接点Ｎの信号に応答して第３接点Ｒの電圧を第２低電圧ＶＳＳ２に維持する。
【００４７】
インバータ部２７０は、第ｎキャリー信号Ｃｒ（ｎ）の出力区間以外の区間の間、第２接点Ｎに第１クロック端子ＣＴ１で受信したクロック信号ＣＫと位相が同一の信号を印加する。インバータ部２７０は、第１２トランジスタＴ１２、第７トランジスタＴ７、第１３トランジスタＴ１３、及び第８トランジスタＴ８を含む。
【００４８】
第１２トランジスタＴ１２は、第１クロック端子ＣＴ１に接続された制御端子及び入力端子、並びに第１３トランジスタＴ１３の入力端子及び第７トランジスタＴ７と接続された出力端子を含む。第７トランジスタＴ７は、第１３トランジスタＴ１３に接続された制御端子、第１クロック端子ＣＴ１に接続された入力端子、及び第８トランジスタＴ８の入力端子と接続された出力端子を含む。第７トランジスタＴ７の出力端子は第２接点Ｎに接続される。
【００４９】
第１３トランジスタＴ１３は、第３接点Ｒに接続された制御端子、第１２トランジスタＴ１２と接続された入力端子、及び第２電圧端子ＶＴ２に接続された出力端子を含む。第８トランジスタＴ８は、第３接点Ｒに接続された制御端子、第２接点Ｎに接続された入力端子、及び第２電圧端子ＶＴ２に接続された出力端子を含む。
【００５０】
インバータ部２７０は、第３接点Ｒに高電圧が印加される間、第１クロック端子ＣＴ１で受信したクロック信号ＣＫを第２電圧端子ＶＴ２に印加された第２低電圧ＶＳＳ２に放電する。つまり、第３接点Ｒの高電圧に応答して、第８トランジスタＴ８及び第１３トランジスタＴ１３がターンオンされ、これによってクロック信号ＣＫは第２低電圧ＶＳＳ２に放電される。したがって、インバータ部２７０の出力接点の第２接点Ｎは、第ｎゲート信号Ｇ（ｎ）が出力される間、第２低電圧ＶＳＳ２に維持される。
【００５１】
放電部２５０は、第（ｎ＋１）キャリー信号Ｃｒ（ｎ＋１）に応答して、第１接点Ｑの高電圧を第１低電圧ＶＳＳ１より低いレベルの第２低電圧ＶＳＳ２に放電させる。放電部２５０は第９トランジスタＴ９を含む。第９トランジスタＴ９は、第２入力端子ＩＮ２に接続された制御端子、第１接点Ｑに接続された入力端子、及び第２電圧端子ＶＴ２に接続された出力端子を含む。
【００５２】
また、放電部２５０は、第９付加トランジスタ（Ｔ９−１）をさらに含む。第９付加トランジスタ（Ｔ９−１）は、第２入力端子ＩＮ２に接続された制御端子、第９トランジスタＴ９に接続された入力端子、及び第２電圧端子ＶＴ２に接続された出力端子を含む。このとき、第９トランジスタＴ９の出力端子は、第２電圧端子ＶＴ２の代わりに、第９付加トランジスタ（Ｔ９−１）の入力端子に接続される。
【００５３】
放電部２５０は、第２入力端子ＩＮ２に第（ｎ＋１）キャリー信号Ｃｒ（ｎ＋１）が印加されると、第１接点Ｑの電圧を第２電圧端子ＶＴ２に印加された第２低電圧ＶＳＳ２に放電させる。
【００５４】
したがって、第１接点Ｑの電圧は、第１電圧Ｖ１からブースティング電圧ＶＢＴに上昇し、その後、第２低電圧ＶＳＳ２に落ちる。
【００５５】
上記では、第９トランジスタＴ９の出力端子が第２電圧端子ＶＴ２に接続されるものを説明したが、本発明はこれに限定されず、第９トランジスタＴ９の出力端子は第１電圧端子ＶＴ１に接続されてもよい。
【００５６】
第１接触保持部２９０は、第１接点Ｑの電圧を維持する。第１接触保持部２９０は第１０トランジスタＴ１０を含む。第１０トランジスタＴ１０は、第２接点Ｎに接続された制御端子、第１接点Ｑに接続された入力端子、及び第２電圧端子ＶＴ２に接続された出力端子を含む。
【００５７】
また、第１接触保持部２９０は、第１０付加トランジスタ（Ｔ１０−１）をさらに含む。第１０付加トランジスタ（Ｔ１０−１）は、第２接点Ｎに接続された制御端子、第１０トランジスタＴ１０に接続された入力端子、及び第２電圧端子ＶＴ２に接続された出力端子を含む。このとき、第１０トランジスタＴ１０の出力端子は、第１０付加トランジスタ（Ｔ１０−１）の入力端子に接続される。
【００５８】
第１接触保持部２９０は、第２接点Ｎの信号に応答して第１接点Ｑの電圧を第２低電圧ＶＳＳ２に維持する。
ここで、第１接触保持部２９０の第１０トランジスタＴ１０及び／又は第１０付加トランジスタ（Ｔ１０−１）には後述する薄膜トランジスタが使用される。
【００５９】
次に、図４を参照して、本発明の第１の実施形態による薄膜トランジスタについて説明する。本発明の第１の実施形態による薄膜トランジスタは、上述した本発明の一実施形態による表示装置のゲート駆動部を構成する複数のトランジスタのうちの少なくともいずれか一つである。特に、本実施形態による薄膜トランジスタは、入力端子と出力端子との間に高い電圧が印加される第４トランジスタＴ４または第１０トランジスタＴ１０である。
【００６０】
図４は、本発明の第１の実施形態による薄膜トランジスタの断面図である。
【００６１】
本実施形態による薄膜トランジスタは、ガラスまたはプラスチックなどの絶縁材料からなる基板１１０上に形成されたゲート電極１２４を含む。
【００６２】
ゲート電極１２４は、低抵抗金属物質で形成される。図示しないが、ゲート電極１２４に接続されるゲート線が形成されて、ゲート線を通じてゲート電極１２４にゲート信号が印加される。
【００６３】
ゲート電極１２４上にはゲート絶縁層１４０が形成される。ゲート絶縁層１４０は、シリコン窒化物（ＳｉＮｘ：ｓｉｌｉｃｏｎ  ｎｉｔｒｉｄｅ）及びシリコン酸化物（ＳｉＯｘ：ｓｉｌｉｃｏｎ  ｏｘｉｄｅ）などの無機絶縁物質で形成される。
【００６４】
ゲート絶縁層１４０上には半導体パターン１５４が形成される。半導体パターン１５４はゲート電極１２４と重なるように配置される。半導体パターン１５４は、酸化物半導体物質からなり、例えば、ＩＧＺＯ（Ｉｎｄｉｕｍ  Ｇａｌｌｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）、ＺＴＯ（Ｚｉｎｃ  Ｔｉｎ  Ｏｘｉｄｅ）、ＩＺＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）などで形成される。
【００６５】
半導体パターン１５４上にはソース電極１７３及びドレイン電極１７５が形成される。ソース電極１７３とドレイン電極１７５とは互いに離隔する。ソース電極１７３及びドレイン電極１７５は低抵抗金属物質で形成される。例えば、ソース電極１７３及びドレイン電極１７５は、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、金（Ａｕ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、タングステン（Ｗ）、チタニウム（Ｔｉ）、ニッケル（Ｎｉ）、及びこれらの合金のいずれか一つ以上で形成される。また、ソース電極１７３及びドレイン電極１７５は、単一層または多重層で形成される。つまり、互いに異なる物質からなる二重層、三重層などで形成される。
【００６６】
ソース電極１７３及びドレイン電極１７５は、ゲート電極１２４と離隔する。つまり、ソース電極１７３及びドレイン電極１７５がゲート電極１２４と平面上で重ならないように形成される。したがって、ソース電極１７３及びドレイン電極１７５がゲート電極１２４の上部面を覆わないように形成される。図示の通り、ゲート電極１２４とソース電極１７３とが離隔した距離に対応したオフセット（ｏｆｆｓｅｔ）が、ゲート電極１２４とソース電極１７３との間に形成される。また、図示の通り、ゲート電極１２４とドレイン電極１７５とが離隔した距離に対応したオフセットが、ゲート電極１２４とドレイン電極１７５との間に形成される。オフセットの形成により、ソース電極１７３とドレイン電極１７５との間の抵抗を高めて、ソース電極１７３とドレイン電極１７５との間の電位差を低くすることができる。
【００６７】
図５及び数式１を参照して、オフセットの形成によるソース電極とドレイン電極との間の電位差の減少について説明する。
【００６８】
図５は、本発明の第１の実施形態による薄膜トランジスタの等価回路図である。
【００６９】
薄膜トランジスタのソース電極Ｓ及びドレイン電極Ｄの間には所定の電圧Ｖｄｓが印加され、このときに印加される電圧Ｖｄｓは高電圧である。本実施形態では、ゲート電極Ｇとソース電極Ｓとの間にオフセットが形成されて第１付加抵抗Ｒｓが形成される。また、ゲート電極Ｇとドレイン電極Ｄとの間にオフセットが形成されて第２付加抵抗Ｒｄが形成される。数式１に示すように、第１付加抵抗Ｒｓ及び第２付加抵抗Ｒｄの合計（Ｒｓ＋Ｒｄ）にソース電極Ｓとドレイン電極Ｄとの間に流れる電流Ｉｄｓをかけた大きさの電圧降下が発生する。つまり、第１付加抵抗Ｒｓ及び第２付加抵抗Ｒｄの合計に比例して電圧降下が発生する。
【数１】
2015119162.tif 000003
【００７０】
したがって、ソース電極Ｓ及びドレイン電極Ｄの間に印加される電圧を降下させることによって、薄膜トランジスタの劣化を防止することができる。
【００７１】
さらに図４を参照すると、半導体パターン１５４上にはフローティングゲート電極１７７が形成される。フローティングゲート電極１７７は、ソース電極１７３及びドレイン電極１７５と同一物質からなり、同一層に配置される。フローティングゲート電極１７７は、フローティング（ｆｌｏａｔｉｎｇ）状態に形成される。フローティングゲート電極１７７は、ゲート電極１２４と重なるように形成されて、特にゲート電極１２４の中央部と重なるように形成される。フローティングゲート電極１７７の形成により、半導体パターン１５４のチャネルに存在する側面電界（ｌａｔｅｒａｌ  ｅｌｅｃｔｒｉｃ  ｆｉｅｌｄ）を緩和させることができる。本実施形態では、ソース電極１７３及びドレイン電極１７５をゲート電極１２４と離隔するように形成することによってチャネルの長さが拡張され、そのため側面電界が発生するが、フローティングゲート電極１７７の形成によってこのような側面電界を緩和させることができる。
【００７２】
次に、図６〜図９を参照して、本発明の第１の実施形態による薄膜トランジスタの製造方法について説明する。
【００７３】
図６〜図９は、本発明の第１の実施形態による薄膜トランジスタの製造方法を示す工程断面図である。
【００７４】
図６に示すように、ガラスまたはプラスチックなどの絶縁材料からなる基板１１０上に、低抵抗金属物質を利用してゲート電極１２４を形成する。
【００７５】
次に、ゲート電極１２４上にシリコン窒化物（ＳｉＮｘ：ｓｉｌｉｃｏｎ  ｎｉｔｒｉｄｅ）及びシリコン酸化物（ＳｉＯｘ：ｓｉｌｉｃｏｎ  ｏｘｉｄｅ）などの無機絶縁物質を利用してゲート絶縁層１４０を形成する。
【００７６】
次に、ゲート絶縁層１４０上にＩＧＺＯ（Ｉｎｄｉｕｍ  Ｇａｌｌｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）、ＺＴＯ（Ｚｉｎｃ  Ｔｉｎ  Ｏｘｉｄｅ）、及びＩＺＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）などの酸化物半導体物質を利用して半導体物質層１５０を形成する。半導体物質層１５０上には低抵抗金属物質を利用して金属物質層１７０を形成する。金属物質層１７０上には感光性物質を塗布して感光膜３００を形成する。
【００７７】
次に、マスク６００を基板１１０上に対応させ、光を照射して露光工程を行う。マスク６００は、スリットマスクまたはハーフトーンマスクなどで形成される。マスク６００は、マスク６００に照射される光を全て透過させる透過部ＴＲ、光を透過させない不透過部ＮＲ、及び一部の光のみを透過させる半透過部ＨＲを含む。
【００７８】
図７に示すように、感光膜３００を現像する。感光膜３００は二つ以上の厚さを有する。マスク６００の透過部ＴＲに対応する部分の感光膜３００は除去される。マスク６００の不透過部ＮＲ及び半透過部ＨＲに対応する部分の感光膜３００は残る。このとき、マスク６００の不透過部ＮＲに対応する部分の感光膜３００の厚さは、マスク６００の半透過部ＨＲに対応する部分の感光膜３００の厚さより厚く残る。
【００７９】
図８に示すように、感光膜３００をマスクに利用して金属物質層１７０及び半導体物質層１５０をエッチングする。エッチング工程後に残った半導体物質層１５０の部分が半導体パターン１５４になる。
【００８０】
次に、感光膜３００をアッシングして、薄い厚さに形成された感光膜３００の部分を除去する。つまり、マスク６００の半透過部ＨＲに対応する部分の感光膜３００を除去する。マスク６００の不透過部ＨＲに対応する感光膜３００の厚さは薄くなる。
【００８１】
図９に示すように、残った感光膜３００をマスクに利用して金属物質層１７０をエッチングする。エッチング工程後に残った金属物質層１７０の部分がソース電極１７３、ドレイン電極１７５、及びフローティングゲート電極１７７になる。
【００８２】
ソース電極１７３及びドレイン電極１７５は、ゲート電極１２４の両側に互いに離隔するように形成され、フローティングゲート電極１７７は、ソース電極１７３とドレイン電極１７５との間に形成される。ソース電極１７３及びドレイン電極１７５は、ゲート電極１２４と離隔してオフセットを形成する。フローティングゲート電極１７７は、ゲート電極１２４と重なるように形成され、特にゲート電極１２４の中央部と重なるように形成される。
【００８３】
次に、図１０を参照して、本発明の第２の実施形態による薄膜トランジスタについて説明する。
【００８４】
図１０に示す本発明の第２の実施形態による薄膜トランジスタは、図４に示した本発明の第１の実施形態による薄膜トランジスタと大部分同様なので、これに対する説明は省略する。本実施形態ではフローティングゲート電極が省略される点で上述した実施形態と異なり、以下、さらに詳細に説明する。
【００８５】
図１０は、本発明の第２の実施形態による薄膜トランジスタの断面図である。
【００８６】
本実施形態による薄膜トランジスタは、基板１１０上に形成されたゲート電極１２４、ゲート電極１２４上に形成されたゲート絶縁層１４０、及びゲート絶縁層１４０上に形成された酸化物半導体からなる半導体パターン１５４を含む。
【００８７】
半導体パターン１５４上にはソース電極１７３及びドレイン電極１７５が形成される。ソース電極１７３及びドレイン電極１７５は互いに離隔する。ソース電極１７３及びドレイン電極１７５は、ゲート電極１２４と離隔する。つまり、ソース電極１７３及びドレイン電極１７５は、ゲート電極１２４と重ならないように形成されてオフセットを形成する。
【００８８】
次に、図１１〜図１４を参照して、本発明の第２の実施形態による薄膜トランジスタの製造方法について説明する。
【００８９】
図１１〜図１４は、本発明の第２の実施形態による薄膜トランジスタの製造方法を示す工程断面図である。
【００９０】
図１１に示すように、基板１１０上にゲート電極１２４を形成し、ゲート電極１２４上にゲート絶縁層１４０を形成する。ゲート絶縁層１４０上に酸化物半導体物質からなる半導体物質層１５０を形成し、半導体物質層１５０上に金属物質層１７０を形成する。金属物質層１７０上に感光膜３００を形成し、マスク６００を基板１１０上に対応させて、光を照射して露光工程を行う。マスク６００は透過部ＴＲ、不透過部ＮＲ、及び半透過部ＨＲを含む。
【００９１】
図１２に示すように、感光膜３００を現像すると、感光膜３００が二つ以上の厚さを有する。
【００９２】
図１３に示すように、感光膜３００をマスクに利用して金属物質層１７０及び半導体物質層１５０をエッチングし、半導体パターン１５４を形成する。感光膜３００をアッシングして、薄い厚さに形成された感光膜３００の部分を除去する。
【００９３】
図１４に示すように、残った感光膜３００をマスクに利用して金属物質層１７０をエッチングし、ソース電極１７３及びドレイン電極１７５を形成する。
【００９４】
ソース電極１７３及びドレイン電極１７５は、ゲート電極１２４の両側に互いに離隔するように形成される。ソース電極１７３及びドレイン電極１７５は、ゲート電極１２４と離隔してオフセットを形成する。
【００９５】
次に、図１５を参照して、本発明の第３の実施形態による薄膜トランジスタについて説明する。
【００９６】
図１５に示す本発明の第３の実施形態による薄膜トランジスタは、図１０に示した本発明の第２の実施形態による薄膜トランジスタと大部分同様なので、これに対する説明は省略する。本実施形態では第１フローティング電極及び第２フローティング電極がさらに形成される点で上述した実施形態とは異なり、以下、さらに詳細に説明する。
【００９７】
図１５は、本発明の第３の実施形態による薄膜トランジスタの断面図である。
【００９８】
本実施形態による薄膜トランジスタは、基板１１０上に形成されたゲート電極１２４、ゲート電極１２４上に形成されたゲート絶縁層１４０、及びゲート絶縁層１４０上に形成された酸化物半導体からなる半導体パターン１５４を含む。
【００９９】
半導体パターン１５４上にはソース電極１７３及びドレイン電極１７５が形成される。ソース電極１７３及びドレイン電極１７５は、互いに離隔する。ソース電極１７３及びドレイン電極１７５は、ゲート電極１２４と離隔する。つまり、ソース電極１７３及びドレイン電極１７５はゲート電極１２４と重ならないように形成される。
【０１００】
半導体パターン１５４上には第１フローティング電極１７９ａ及び第２フローティング電極１７９ｂが形成される。第１フローティング電極１７９ａ及び第２フローティング電極１７９ｂは、ソース電極１７３及びドレイン電極１７５と同一物質からなり、同一層に配置される。第１フローティング電極１７９ａ及び第２フローティング電極１７９ｂはフローティング状態に形成される。第１フローティング電極１７９ａと第２フローティング電極１７９ｂは互いに離隔する。第１フローティング電極１７９ａ及び第２フローティング電極１７９ｂは、ソース電極１７３とドレイン電極１７５との間に配置されて、ソース電極１７３及びドレイン電極１７５と離隔する。第１フローティング電極１７９ａ及び第２フローティング電極１７９ｂはゲート電極１２４と一部重なる。
【０１０１】
また、本発明はこれに限定されず、第１フローティング電極１７９ａ及び第２フローティング電極１７９ｂは、ゲート電極１２４と離隔してもよい。つまり、第１フローティング電極１７９ａ及び第２フローティング電極１７９ｂは、ゲート電極１２４と重ならない。
【０１０２】
第１フローティング電極１７９ａは、ゲート電極１２４とソース電極１７３との間に配置される。第１フローティング電極１７９ａは、ソース電極１７３に隣接するゲート電極１２４の一端部と重なる。第１フローティング電極１７９ａとソース電極１７３とが離隔した距離に対応したオフセットが、第１フローティング電極１７９ａとソース電極１７３との間に形成される。
【０１０３】
第２フローティング電極１７９ｂは、ゲート電極１２４とドレイン電極１７５との間に配置される。第２フローティング電極１７９ｂは、ドレイン電極１７５に隣接するゲート電極１２４の他端部と重なる。第２フローティング電極１７９ｂとドレイン電極１７５とが離隔した距離に対応したオフセットが、第２フローティング電極１７９ｂとドレイン電極１７５との間に形成される。
【０１０４】
次に、図１６〜図１９を参照して、本発明の第３の実施形態による薄膜トランジスタの製造方法について説明する。
【０１０５】
図１６〜図１９は、本発明の第３の実施形態による薄膜トランジスタの製造方法を示す工程断面図である。
【０１０６】
図１６に示すように、基板１１０上にゲート電極１２４を形成し、ゲート電極１２４上にゲート絶縁層１４０を形成する。ゲート絶縁層１４０上に酸化物半導体物質からなる半導体物質層１５０を形成し、半導体物質層１５０上に金属物質層１７０を形成する。金属物質層１７０上に感光膜３００を形成し、マスク６００を基板１１０上に対応させて、光を照射して露光工程を行う。マスク６００は、透過部ＴＲ、不透過部ＮＲ、及び半透過部ＨＲを含む。
【０１０７】
図１７に示すように、感光膜３００を現像すると、感光膜３００が二つ以上の厚さを有する。
【０１０８】
図１８に示すように、感光膜３００をマスクに利用して金属物質層１７０及び半導体物質層１５０をエッチングして、半導体パターン１５４を形成する。感光膜３００をアッシングして、薄い厚さに形成された感光膜３００の部分を除去する。
【０１０９】
図１９に示すように、残った感光膜３００をマスクに利用して金属物質層１７０をエッチングして、ソース電極１７３、ドレイン電極１７５、第１フローティング電極１７９ａ及び第２フローティング電極１７９ｂを形成する。
【０１１０】
ソース電極１７３及びドレイン電極１７５は、ゲート電極１２４の両側に互いに離隔するように形成される。第１フローティング電極１７９ａと第２フローティング電極１７９ｂは、ソース電極１７３とドレイン電極１７５との間に互いに離隔するように形成される。第１フローティング電極１７９ａ及び第２フローティング電極１７９ｂは、ソース電極１７３及びドレイン電極１７５と離隔するように形成される。第１フローティング電極１７９ａ及び第２フローティング電極１７９ｂはゲート電極１２４と一部重なるか、または離隔する。
【０１１１】
次に、図２０を参照して、本発明の第４の実施形態による薄膜トランジスタについて説明する。
【０１１２】
図２０に示す本発明の第４の実施形態による薄膜トランジスタは、図１５に示した本発明の第３の実施形態による薄膜トランジスタと大部分同様なので、これに対する説明は省略する。本実施形態ではフローティングゲート電極がさらに形成される点で上述した実施形態と異なり、以下、さらに詳細に説明する。
【０１１３】
図２０は、本発明の第４の実施形態による薄膜トランジスタの断面図である。
【０１１４】
本実施形態による薄膜トランジスタは、基板１１０上に形成されたゲート電極１２４、ゲート電極１２４上に形成されたゲート絶縁層１４０、及びゲート絶縁層１４０上に形成された酸化物半導体からなる半導体パターン１５４を含む。
【０１１５】
半導体パターン１５４上にはソース電極１７３及びドレイン電極１７５が形成される。ソース電極１７３及びドレイン電極１７５は互いに離隔する。ソース電極１７３及びドレイン電極１７５はゲート電極１２４と離隔する。つまり、ソース電極１７３及びドレイン電極１７５はゲート電極１２４と重ならないように形成される。
【０１１６】
半導体パターン１５４上には第１フローティング電極１７９ａ及び第２フローティング電極１７９ｂが形成される。第１フローティング電極１７９ａ及び第２フローティング電極１７９ｂは、ソース電極１７３及びドレイン電極１７５と同一物質からなり、同一層に配置される。第１フローティング電極１７９ａ及び第２フローティング電極１７９ｂはフローティング状態に形成される。第１フローティング電極１７９ａと第２フローティング電極１７９ｂは互いに離隔する。第１フローティング電極１７９ａ及び第２フローティング電極１７９ｂは、ソース電極１７３とドレイン電極１７５との間に配置され、ソース電極１７３及びドレイン電極１７５と離隔する。第１フローティング電極１７９ａ及び第２フローティング電極１７９ｂはゲート電極１２４と一部重なるか、またはゲート電極１２４と離隔する。
【０１１７】
第１フローティング電極１７９ａはゲート電極１２４とソース電極１７３との間に配置され、第２フローティング電極１７９ｂはゲート電極１２４とドレイン電極１７５との間に配置される。
【０１１８】
半導体パターン１５４上にはフローティングゲート電極１７７が形成される。フローティングゲート電極１７７はフローティング状態に形成される。フローティングゲート電極１７７はゲート電極１２４と重なるように形成され、特にゲート電極１２４の中央部と重なるように形成される。フローティングゲート電極１７７は、第１フローティング電極１７９ａと第２フローティング電極１７９ｂとの間に配置されて、第１フローティング電極１７９ａ及び第２フローティング電極１７９ｂと離隔する。
【０１１９】
次に、図２１〜図２４を参照して、本発明の第４の実施形態による薄膜トランジスタの製造方法について説明する。
【０１２０】
図２１〜図２４は、本発明の第４の実施形態による薄膜トランジスタの製造方法を示す工程断面図である。
【０１２１】
図２１に示すように、基板１１０上にゲート電極１２４を形成し、ゲート電極１２４上にゲート絶縁層１４０を形成する。ゲート絶縁層１４０上に酸化物半導体物質からなる半導体物質層１５０を形成し、半導体物質層１５０上に金属物質層１７０を形成する。金属物質層１７０上に感光膜３００を形成し、マスク６００を基板１１０上に対応させて、光を照射して露光工程を行う。マスク６００は、透過部ＴＲ、不透過部ＮＲ、及び半透過部ＨＲを含む。
【０１２２】
図２２に示すように、感光膜３００を現像すると、感光膜３００が二つ以上の厚さを有する。
【０１２３】
図２３に示すように、感光膜３００をマスクに利用して金属物質層１７０及び半導体物質層１５０をエッチングし、半導体パターン１５４を形成する。感光膜３００をアッシングして、薄い厚さに形成された感光膜３００の部分を除去する。
【０１２４】
図２４に示すように、残った感光膜３００をマスクに利用して金属物質層１７０をエッチングし、ソース電極１７３、ドレイン電極１７５、第１フローティング電極１７９ａ、第２フローティング電極１７９ｂ、及びフローティングゲート電極１７７を形成する。
【０１２５】
ソース電極１７３及びドレイン電極１７５は、ゲート電極１２４の両側に互いに離隔するように形成される。第１フローティング電極１７９ａと第２フローティング電極１７９ｂは、ソース電極１７３とドレイン電極１７５との間に互いに離隔するように形成される。第１フローティング電極１７９ａ及び第２フローティング電極１７９ｂは、ソース電極１７３及びドレイン電極１７５と離隔してオフセットを形成する。第１フローティング電極１７９ａ及び第２フローティング電極１７９ｂはゲート電極１２４と一部重なるか、または離隔する。
【０１２６】
フローティングゲート電極１７７は、第１フローティング電極１７９ａと第２フローティング電極１７９ｂとの間に形成される。フローティングゲート電極１７７は、第１フローティング電極１７９ａ及び第２フローティング電極１７９ｂと離隔するように形成される。フローティングゲート電極１７７は、ゲート電極１２４と重なるように形成され、特にゲート電極１２４の中央部と重なるように形成される。
【０１２７】
次に、図２５を参照して、本発明の第５の実施形態による薄膜トランジスタについて説明する。
【０１２８】
図２５に示す本発明の第５の実施形態による薄膜トランジスタは、図１５に示した本発明の第３の実施形態による薄膜トランジスタと大部分同様なので、これに対する説明は省略する。本実施形態ではドレイン電極がゲート電極と重なるように形成される点で上述した実施形態と異なり、以下、さらに詳細に説明する。
【０１２９】
図２５は、本発明の第５の実施形態による薄膜トランジスタの断面図である。
【０１３０】
本実施形態による薄膜トランジスタは、基板１１０上に形成されたゲート電極１２４、ゲート電極１２４上に形成されたゲート絶縁層１４０、及びゲート絶縁層１４０上に形成された酸化物半導体からなる半導体パターン１５４を含む。
【０１３１】
半導体パターン１５４上にはソース電極１７３及びドレイン電極１７５が形成される。ソース電極１７３及びドレイン電極１７５は互いに離隔する。ソース電極１７３はゲート電極１２４と離隔する。つまり、ソース電極１７３はゲート電極１２４と重ならないように形成される。ドレイン電極１７５はゲート電極１２４と一部重なる。
【０１３２】
半導体パターン１５４上には第１フローティング電極１７９ａが形成される。第１フローティング電極１７９ａは、ソース電極１７３及びドレイン電極１７５と同一物質からなり、同一層に配置される。第１フローティング電極１７９ａはフローティング状態に形成される。第１フローティング電極１７９ａは、ソース電極１７３とドレイン電極１７５との間に配置されて、ソース電極１７３及びドレイン電極１７５と離隔する。
【０１３３】
第１フローティング電極１７９ａは、ゲート電極１２４と一部重なるか、またはゲート電極と離隔する。第１フローティング電極１７９ａは、ゲート電極１２４とソース電極１７３との間に配置される。第１フローティング電極１７９ａは、ソース電極１７３に隣接するゲート電極１２４の一端部と重なる。第１フローティング電極１７９ａとソース電極１７３とが離隔した距離に対応したオフセットが、第１フローティング電極１７９ａとソース電極１７３との間に形成される。
【０１３４】
上記で、ドレイン電極１７５がゲート電極１２４と一部重なり、第１フローティング電極１７９ａがゲート電極１２４とソース電極１７３との間に配置されるものを説明したが、本発明はこれに限定されない。ソース電極１７３がゲート電極１２４と一部重なり、第１フローティング電極１７９ａがゲート電極１２４とドレイン電極１７５との間に配置されてもよい。このとき、ドレイン電極１７５はゲート電極１２４と重ならず、第１フローティング電極１７９ａはドレイン電極１７５に隣接するゲート電極１２４の一端部と重なる。また、第１フローティング電極１７９ａがゲート電極１２４と重ならず、離隔してもよい。
【０１３５】
次に、図２６〜図２９を参照して、本発明の第５の実施形態による薄膜トランジスタの製造方法について説明する。
【０１３６】
図２６〜図２９は、本発明の第５の実施形態による薄膜トランジスタの製造方法を示す工程断面図である。
【０１３７】
図２６に示すように、基板１１０上にゲート電極１２４を形成し、ゲート電極１２４上にゲート絶縁層１４０を形成する。ゲート絶縁層１４０上に酸化物半導体物質からなる半導体物質層１５０を形成し、半導体物質層１５０上に金属物質層１７０を形成する。金属物質層１７０上に感光膜３００を形成し、マスク６００を基板１１０上に対応させて、光を照射して露光工程を行う。マスク６００は、透過部ＴＲ、不透過部ＮＲ、及び半透過部ＨＲを含む。
【０１３８】
図２７に示すように、感光膜３００を現像すると、感光膜３００が二つ以上の厚さを有する。
【０１３９】
図２８に示すように、感光膜３００をマスクに利用して金属物質層１７０及び半導体物質層１５０をエッチングし、半導体パターン１５４を形成する。感光膜３００をアッシングして、薄い厚さに形成された感光膜３００の部分を除去する。
【０１４０】
図２９に示すように、残った感光膜３００をマスクに利用して金属物質層１７０をエッチングし、ソース電極１７３、ドレイン電極１７５、及び第１フローティング電極１７９ａを形成する。
【０１４１】
ソース電極１７３及びドレイン電極１７５は、ゲート電極１２４の両側に互いに離隔するように形成される。ソース電極１７３は、ゲート電極１２４と離隔し、ドレイン電極１７５はゲート電極１２４と一部重なる。
【０１４２】
第１フローティング電極１７９ａは、ソース電極１７３とドレイン電極１７５との間に形成される。第１フローティング電極１７９ａは、ソース電極１７３及びドレイン電極１７５と離隔するように形成される。第１フローティング電極１７９ａはゲート電極１２４と一部重なるか、または離隔する。
【０１４３】
次に、図３０を参照して、本発明の第６の実施形態による薄膜トランジスタについて説明する。
【０１４４】
図３０に示す本発明の第６の実施形態による薄膜トランジスタは、図２５に示した本発明の第５の実施形態による薄膜トランジスタと大部分同様なので、これに対する説明は省略する。本実施形態ではフローティングゲート電極がさらに形成される点で上述した実施形態と異なり、以下、さらに詳細に説明する。
【０１４５】
図３０は、本発明の第６の実施形態による薄膜トランジスタの断面図である。
【０１４６】
本実施形態による薄膜トランジスタは、基板１１０上に形成されたゲート電極１２４、ゲート電極１２４上に形成されたゲート絶縁層１４０、及びゲート絶縁層１４０上に形成された酸化物半導体からなる半導体パターン１５４を含む。
【０１４７】
半導体パターン１５４上にはソース電極１７３及びドレイン電極１７５が形成される。ソース電極１７３及びドレイン電極１７５は、互いに離隔する。ソース電極１７３はゲート電極１２４と離隔する。つまり、ソース電極１７３はゲート電極１２４と重ならないように形成される。ドレイン電極１７５はゲート電極１２４と一部重なる。
【０１４８】
半導体パターン１５４上には第１フローティング電極１７９ａが形成される。第１フローティング電極１７９ａは、ソース電極１７３及びドレイン電極１７５と同一物質からなり、同一層に配置される。第１フローティング電極１７９ａはフローティング状態に形成される。第１フローティング電極１７９ａはソース電極１７３とドレイン電極１７５との間に配置されて、ソース電極１７３及びドレイン電極１７５と離隔する。第１フローティング電極１７９ａはゲート電極と一部重なるか、または、ゲート電極と離隔する。
【０１４９】
半導体パターン１５４上にはフローティングゲート電極１７７が形成される。フローティングゲート電極１７７は、フローティング状態で形成される。フローティングゲート電極１７７は、ゲート電極１２４と重なるように形成されて、特にゲート電極１２４の中央部と重なるように形成される。フローティングゲート電極１７７は、第１フローティング電極１７９ａとドレイン電極１７５との間に配置されて、第１フローティング電極１７９ａ及びドレイン電極１７５と離隔する。
【０１５０】
上記で、ドレイン電極１７５がゲート電極１２４と一部重なり、第１フローティング電極１７９ａがゲート電極１２４とソース電極１７３との間に配置されるものを説明したが、本発明はこれに限定されない。ソース電極１７３がゲート電極１２４と一部重なり、第１フローティング電極１７９ａがゲート電極１２４とドレイン電極１７５との間に配置されてもよい。このとき、ドレイン電極１７５はゲート電極１２４と重ならず、第１フローティング電極１７９ａはドレイン電極１７５に隣接するゲート電極１２４の一端部と重なる。また、第１フローティング電極１７９ａがゲート電極１２４と重ならず、離隔してもよい。
【０１５１】
次に、図３１〜図３４を参照して、本発明の第６の実施形態による薄膜トランジスタの製造方法について説明する。
【０１５２】
図３１〜図３４は、本発明の第６の実施形態による薄膜トランジスタの製造方法を示す工程断面図である。
【０１５３】
図３１に示すように、基板１１０上にゲート電極１２４を形成し、ゲート電極１２４上にゲート絶縁層１４０を形成する。ゲート絶縁層１４０上に酸化物半導体物質からなる半導体物質層１５０を形成し、半導体物質層１５０上に金属物質層１７０を形成する。金属物質層１７０上に感光膜３００を形成し、マスク６００を基板１１０上に対応させて、光を照射して露光工程を行う。マスク６００は、透過部ＴＲ、不透過部ＮＲ、及び半透過部ＨＲを含む。
【０１５４】
図３２に示すように、感光膜３００を現像すると、感光膜３００が二つ以上の厚さを有する。
【０１５５】
図３３に示すように、感光膜３００をマスクに利用して金属物質層１７０及び半導体物質層１５０をエッチングし、半導体パターン１５４を形成する。感光膜３００をアッシングして、薄い厚さに形成された感光膜３００の部分を除去する。
【０１５６】
図３４に示すように、残った感光膜３００をマスクに利用して金属物質層１７０をエッチングし、ソース電極１７３、ドレイン電極１７５、第１フローティング電極１７９ａ、及びフローティングゲート電極１７７を形成する。
【０１５７】
ソース電極１７３及びドレイン電極１７５は、ゲート電極１２４の両側に互いに離隔するように形成される。ソース電極１７３はゲート電極１２４と離隔し、ドレイン電極１７５はゲート電極１２４と一部重なる。
【０１５８】
第１フローティング電極１７９ａは、ソース電極１７３とドレイン電極１７５との間に形成される。第１フローティング電極１７９ａは、ソース電極１７３及びドレイン電極１７５と離隔するように形成される。第１フローティング電極１７９ａはゲート電極１２４と一部重なるか、または離隔する。
【０１５９】
フローティングゲート電極１７７は、ゲート電極１２４と重なるように形成され、特にゲート電極１２４の中央部と重なるように形成される。
【０１６０】
次に、図３５を参照して、本発明の第７の実施形態による薄膜トランジスタについて説明する。
【０１６１】
図３５に示す本発明の第７の実施形態による薄膜トランジスタは、図２５に示した本発明の第５の実施形態による薄膜トランジスタと大部分同様なので、これに対する説明は省略する。本実施形態では第１フローティング電極が省略される点で上述した実施形態と異なり、以下、さらに詳細に説明する。
【０１６２】
図３５は、本発明の第７の実施形態による薄膜トランジスタの断面図である。
【０１６３】
本実施形態による薄膜トランジスタは、基板１１０上に形成されたゲート電極１２４、ゲート電極１２４上に形成されたゲート絶縁層１４０、及びゲート絶縁層１４０上に形成された酸化物半導体からなる半導体パターン１５４を含む。
【０１６４】
半導体パターン１５４上にはソース電極１７３及びドレイン電極１７５が形成される。ソース電極１７３及びドレイン電極１７５は、互いに離隔する。ソース電極１７３はゲート電極１２４と離隔する。つまり、ソース電極１７３はゲート電極１２４と重ならないように形成される。ソース電極１７３とゲート電極１２４とが離隔した距離に対応したオフセットがソース電極１７３とゲート電極１２４との間に形成される。ドレイン電極１７５はゲート電極１２４と一部重なる。
【０１６５】
上記で、ドレイン電極１７５がゲート電極１２４と一部重なり、ソース電極１７３はゲート電極１２４と離隔するものを説明したが、本発明はこれに限定されない。ソース電極１７３がゲート電極１２４と一部重なり、ドレイン電極１７５がゲート電極１２４と離隔してもよい。
【０１６６】
次に、図３６〜図３９を参照して、本発明の第７の実施形態による薄膜トランジスタの製造方法について説明する。
【０１６７】
図３６〜図３９は、本発明の第７の実施形態による薄膜トランジスタの製造方法を示す工程断面図である。
【０１６８】
図３６に示すように、基板１１０上にゲート電極１２４を形成し、ゲート電極１２４上にゲート絶縁層１４０を形成する。ゲート絶縁層１４０上に酸化物半導体物質からなる半導体物質層１５０を形成し、半導体物質層１５０上に金属物質層１７０を形成する。金属物質層１７０上に感光膜３００を形成し、マスク６００を基板１１０上に対応させて、光を照射して露光工程を行う。マスク６００は、透過部ＴＲ、不透過部ＮＲ、及び半透過部ＨＲを含む。
【０１６９】
図３７に示すように、感光膜３００を現像すると、感光膜３００が二つ以上の厚さを有する。
【０１７０】
図３８に示すように、感光膜３００をマスクに利用して金属物質層１７０及び半導体物質層１５０をエッチングし、半導体パターン１５４を形成する。感光膜３００をアッシングして、薄い厚さに形成された感光膜３００の部分を除去する。
【０１７１】
図３９に示すように、残った感光膜３００をマスクに利用して金属物質層１７０をエッチングし、ソース電極１７３及びドレイン電極１７５を形成する。
【０１７２】
ソース電極１７３及びドレイン電極１７５は、ゲート電極１２４の両側に互いに離隔するように形成される。ソース電極１７３はゲート電極１２４と離隔し、ドレイン電極１７５はゲート電極１２４と一部重なる。
【０１７３】
次に、図４０を参照して、本発明の第８の実施形態による薄膜トランジスタについて説明する。
【０１７４】
図４０に示す本発明の第８の実施形態による薄膜トランジスタは、図３５に示した本発明の第７の実施形態による薄膜トランジスタと大部分同様なので、これに対する説明は省略する。本実施形態ではフローティングゲート電極がさらに形成される点で上述した実施形態と異なり、以下、さらに詳細に説明する。
【０１７５】
図４０は、本発明の第８の実施形態による薄膜トランジスタの断面図である。
【０１７６】
本実施形態による薄膜トランジスタは、基板１１０上に形成されたゲート電極１２４、ゲート電極１２４上に形成されたゲート絶縁層１４０、及びゲート絶縁層１４０上に形成された酸化物半導体からなる半導体パターン１５４を含む。
【０１７７】
半導体パターン１５４上にはソース電極１７３及びドレイン電極１７５が形成される。ソース電極１７３及びドレイン電極１７５は、互いに離隔する。ソース電極１７３はゲート電極１２４と離隔する。つまり、ソース電極１７３はゲート電極１２４と重ならないように形成される。ソース電極１７３とゲート電極１２４とが離隔した距離に対応したオフセットが、ソース電極１７３とゲート電極１２４との間に形成される。ドレイン電極１７５はゲート電極１２４と一部重なる。
【０１７８】
半導体パターン１５４上にはフローティングゲート電極１７７が形成される。フローティングゲート電極１７７は、フローティング状態で形成される。フローティングゲート電極１７７は、ゲート電極１２４と重なるように形成されて、特にゲート電極１２４の中央部と重なるように形成される。フローティングゲート電極１７７は、ソース電極１７３とドレイン電極１７５との間に配置されて、ソース電極１７３及びドレイン電極１７５と離隔する。
【０１７９】
上記で、ドレイン電極１７５がゲート電極１２４と一部重なり、ソース電極１７３はゲート電極１２４と離隔するものを説明したが、本発明はこれに限定されない。ソース電極１７３がゲート電極１２４と一部重なり、ドレイン電極１７５がゲート電極１２４と離隔してもよい。
【０１８０】
次に、図４１〜図４４を参照して、本発明の第８の実施形態による薄膜トランジスタの製造方法について説明する。
【０１８１】
図４１〜図４４は、本発明の第８の実施形態による薄膜トランジスタの製造方法を示す工程断面図である。
【０１８２】
図４１に示すように、基板１１０上にゲート電極１２４を形成し、ゲート電極１２４上にゲート絶縁層１４０を形成する。ゲート絶縁層１４０上に酸化物半導体物質からなる半導体物質層１５０を形成し、半導体物質層１５０上に金属物質層１７０を形成する。金属物質層１７０上に感光膜３００を形成し、マスク６００を基板１１０上に対応させて、光を照射して露光工程を行う。マスク６００は、透過部ＴＲ、不透過部ＮＲ、及び半透過部ＨＲを含む。
【０１８３】
図４２に示すように、感光膜３００を現像すると、感光膜３００が二つ以上の厚さを有する。
【０１８４】
図４３に示すように、感光膜３００をマスクに利用して金属物質層１７０及び半導体物質層１５０をエッチングし、半導体パターン１５４を形成する。感光膜３００をアッシングして、薄い厚さに形成された感光膜３００の部分を除去する。
【０１８５】
図４４に示すように、残った感光膜３００をマスクに利用して金属物質層１７０をエッチングし、ソース電極１７３、ドレイン電極１７５、及びフローティングゲート電極１７７を形成する。
【０１８６】
ソース電極１７３及びドレイン電極１７５は、ゲート電極１２４の両側に互いに離隔するように形成される。ソース電極１７３はゲート電極１２４と離隔し、ドレイン電極１７５はゲート電極１２４と一部重なる。
【０１８７】
フローティングゲート電極１７７は、ゲート電極１２４と重なるように形成され、特にゲート電極１２４の中央部と重なるように形成される。
【０１８８】
以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は、上述の実施形態に限定されず、本発明の技術範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【０１８９】
１００    表示パネル
１１０    基板
１２４    ゲート電極
１４０    ゲート絶縁層
１５０    半導体物質層
１５４    半導体パターン
１７０    金属物質層
１７３    ソース電極
１７５    ドレイン電極
１７７    フローティングゲート電極
１７９ａ    第１フローティング電極
１７９ｂ    第２フローティング電極
２００    ゲート駆動部
２１０    バッファ部
２２０    充電部
２３０    プルアップ部
２４０    キャリー部
２５０    放電部
２６０    プルダウン部
２６２    出力接触保持部
２７０    インバータ部
２８０    第３接触保持部
２９０    第１接触保持部
３００    感光膜
４００    データ駆動部
４１０    ソース駆動チップ
４３０    フレキシブル回路基板
５００    プリント回路基板
６００    マスク
【図１】
2015119162.tif 000004
【図２】
2015119162.tif 000005
【図３】
2015119162.tif 000006
【図４】
2015119162.tif 000007
【図５】
2015119162.tif 000008
【図６】
2015119162.tif 000009
【図７】
2015119162.tif 000010
【図８】
2015119162.tif 000011
【図９】
2015119162.tif 000012
【図１０】
2015119162.tif 000013
【図１１】
2015119162.tif 000014
【図１２】
2015119162.tif 000015
【図１３】
2015119162.tif 000016
【図１４】
2015119162.tif 000017
【図１５】
2015119162.tif 000018
【図１６】
2015119162.tif 000019
【図１７】
2015119162.tif 000020
【図１８】
2015119162.tif 000021
【図１９】
2015119162.tif 000022
【図２０】
2015119162.tif 000023
【図２１】
2015119162.tif 000024
【図２２】
2015119162.tif 000025
【図２３】
2015119162.tif 000026
【図２４】
2015119162.tif 000027
【図２５】
2015119162.tif 000028
【図２６】
2015119162.tif 000029
【図２７】
2015119162.tif 000030
【図２８】
2015119162.tif 000031
【図２９】
2015119162.tif 000032
【図３０】
2015119162.tif 000033
【図３１】
2015119162.tif 000034
【図３２】
2015119162.tif 000035
【図３３】
2015119162.tif 000036
【図３４】
2015119162.tif 000037
【図３５】
2015119162.tif 000038
【図３６】
2015119162.tif 000039
【図３７】
2015119162.tif 000040
【図３８】
2015119162.tif 000041
【図３９】
2015119162.tif 000042
【図４０】
2015119162.tif 000043
【図４１】
2015119162.tif 000044
【図４２】
2015119162.tif 000045
【図４３】
2015119162.tif 000046
【図４４】
2015119162.tif 000047