(57)【要約】【課題】超格子相変化メモリを動作抵抗状態にして低電力動作をさせるためには、記録再生膜の抵抗状態を初期抵抗状態から動作抵抗状態にする必要がある。【解決手段】複数のメモリセルのうち、記録再生膜の初期抵抗状態が所定抵抗値の範囲外にあるメモリセルにおいて、記録再生膜の抵抗状態を前記初期抵抗状態から前記動作抵抗状態に初期化する。具体的には、初期抵抗状態の抵抗値が動作抵抗状態の抵抗値よりも高い場合、記録再生膜の抵抗状態を初期抵抗状態から動作抵抗状態にするための電圧パルスを印加する。一方、初期抵抗状態の抵抗値が動作抵抗状態の抵抗値よりも低い場合、記録再生膜の抵抗状態を初期抵抗状態から動作抵抗状態にするための電圧パルスを印加する。【選択図】図１７
2015115388.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを備え、
前記複数のメモリセルのそれぞれは、原子配列によって電気抵抗値に差が生じる記録再生膜を有し、
前記記録再生膜の動作抵抗状態を利用して情報を記録する、相変化メモリの製造方法であって、
（ａ）互いに組成の異なる２種類以上の膜を積層することにより、超格子膜からなる前記記録再生膜を形成する工程、
（ｂ）前記複数のメモリセルのうち、前記記録再生膜の初期抵抗状態が所定抵抗値の範囲外にあるメモリセルにおいて、前記記録再生膜の抵抗状態を前記初期抵抗状態から前記動作抵抗状態に初期化する工程、
を含む、相変化メモリの製造方法。
【請求項２】
請求項１に記載の相変化メモリの製造方法において、
前記２種類以上の膜には、第１膜と第２膜が含まれ、
前記第１膜は、ＳｂとＴｅとを含む膜から形成され、
前記第２膜は、ＧｅとＴｅとを含む膜から形成される、相変化メモリの製造方法。
【請求項３】
請求項１に記載の相変化メモリの製造方法において、
前記２種類以上の膜には、第１膜と第２膜が含まれ、
前記第１膜は、ＳｂとＴｅとを含む膜から形成され、
前記第２膜は、ＳｎとＴｅとを含む膜から形成される、相変化メモリの製造方法。
【請求項４】
請求項１に記載の相変化メモリの製造方法において、
前記（ｂ）工程は、前記記録再生膜に電圧パルスを印加することにより実施される、相変化メモリの製造方法。
【請求項５】
請求項１に記載の相変化メモリの製造方法において、
前記（ｂ）工程は、
（ｂ１）前記複数のメモリセルのそれぞれについて、前記記録再生膜の初期抵抗状態における初期抵抗値を測定する工程、
（ｂ２）前記複数のメモリセルのそれぞれについて、前記初期抵抗値が前記所定抵抗値の範囲内にあるかを判定する工程、
（ｂ３）前記複数のメモリセルのうち、前記（ｂ２）工程によって、前記初期抵抗値が前記所定抵抗値の範囲外にあると判定されたメモリセルにおいて、前記記録再生膜の抵抗状態を前記初期抵抗状態から前記動作抵抗状態に初期化する工程、
を有する、相変化メモリの製造方法。
【請求項６】
請求項５に記載の相変化メモリの製造方法において、
前記（ｂ３）工程は、
（ｂ３１）前記複数のメモリセルのうち、前記（ｂ２）工程によって、前記初期抵抗値が第１抵抗値よりも大きいと判定されたメモリセルにおいて、前記初期抵抗値から前記記録再生膜の抵抗値を低減するための低抵抗化初期パルスを前記記録再生膜に印加する工程、
（ｂ３２）前記複数のメモリセルのうち、前記（ｂ２）工程によって、前記初期抵抗値が第２抵抗値よりも小さいと判定されたメモリセルにおいて、前記初期抵抗値から前記記録再生膜の抵抗値を増加するための高抵抗化初期パルスを前記記録再生膜に印加する工程、
を有する、相変化メモリの製造方法。
【請求項７】
請求項６に記載の相変化メモリの製造方法において、
前記低抵抗化初期パルスの立ち上がり時間は、前記高抵抗化初期パルスの立ち上がり時間よりも長く、
前記低抵抗化初期パルスの立ち下がり時間は、前記高抵抗化初期パルスの立ち下がり時間よりも長い、相変化メモリの製造方法。
【請求項８】
請求項６に記載の相変化メモリの製造方法において、
前記（ｂ３１）工程は、予め定められた所定回数で繰り返し実施され、
前記（ｂ３１）工程は、繰り返して実施されるごとに、前記記録再生膜の抵抗値が前記第１抵抗値よりも大きいかを判定し、
前記（ｂ３１）工程は、前記所定回数の範囲内で、前記記録再生膜の抵抗値が前記第１抵抗値以下になった場合、前記（ｂ３１）工程を終了し、
前記（ｂ３１）工程は、前記所定回数の範囲内で、前記記録再生膜の抵抗値が前記第１抵抗値以下にならなかった場合、対象となっているメモリセルが使用不可であると判定する、相変化メモリの製造方法。
【請求項９】
請求項６に記載の相変化メモリの製造方法において、
前記（ｂ３２）工程は、予め定められた所定回数で繰り返し実施され、
前記（ｂ３２）工程は、繰り返して実施されるごとに、前記記録再生膜の抵抗値が前記第２抵抗値よりも小さいかを判定し、
前記（ｂ３２）工程は、前記所定回数の範囲内で、前記記録再生膜の抵抗値が前記第２抵抗値以上になった場合、前記（ｂ３２）工程を終了し、
前記（ｂ３２）工程は、前記所定回数の範囲内で、前記記録再生膜の抵抗値が前記第２抵抗値以上にならなかった場合、対象となっているメモリセルが使用不可であると判定する、相変化メモリの製造方法。
【請求項１０】
請求項１に記載の相変化メモリの製造方法において、
（ｃ）前記（ｂ）工程後、前記記録再生膜の記録動作をテストする工程を有する、相変化メモリの製造方法。
【請求項１１】
請求項１０に記載の相変化メモリの製造方法において、
前記（ｃ）工程は、前記記録再生膜を前記動作抵抗状態の一状態である低抵抗状態にするためのセットパルスを印加することにより、前記記録再生膜が前記低抵抗状態になるかをテストするとともに、前記記録再生膜を前記動作抵抗状態の他の一状態である高抵抗状態にするためのリセットパルスを印加することにより、前記記録再生膜が前記高抵抗状態になるかをテストする、相変化メモリの製造方法。
【請求項１２】
請求項６に記載の相変化メモリの製造方法において、
前記低抵抗化初期パルスは、徐々に電圧値が大きくなる掃引パルスであり、
前記高抵抗化初期パルスは、徐々に電圧値が大きくなる掃引パルスである、相変化メモリの製造方法。
【請求項１３】
請求項６に記載の相変化メモリの製造方法において、
前記（ｂ３１）工程は、前記記録再生膜と直列に外部抵抗を接続した状態で、直列接続された前記記録再生膜と前記外部抵抗との組み合わせの両端に前記低抵抗化初期パルスを印加する、相変化メモリの製造方法。
【請求項１４】
複数のメモリセルを備え、
前記複数のメモリセルのそれぞれは、原子配列によって電気抵抗値に差が生じる記録再生膜であって、互いに組成の異なる２種類以上の膜を積層することにより形成された超格子膜からなる前記記録再生膜を有し、
前記記録再生膜の動作抵抗状態を利用して情報を記録する、相変化メモリの初期化方法であって、
前記複数のメモリセルのうち、前記記録再生膜の初期抵抗状態が所定抵抗値の範囲外にあるメモリセルにおいて、前記記録再生膜の抵抗状態を前記初期抵抗状態から前記動作抵抗状態に初期化する工程、を含む、相変化メモリの初期化方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相変化メモリの製造技術および相変化メモリの初期化技術に関し、例えば、記録再生膜を超格子膜から構成する超格子相変化メモリの製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
相変化メモリは、次世代不揮発性メモリ（ＰＣＲＡＭ：（Phase-Change Random Access Memory））として期待されている。なぜなら、相変化メモリは、素子サイズの縮小化および書き変え耐性に優れているからである。
【０００３】
例えば、従来の相変化メモリとして、ＧＳＴ２２５（ＧＳＴ２２５:Ｇｅ２Ｓｂ２Ｔｅ５の略称）と呼ばれる「非晶質（アモルファス）」と「結晶質」との間の相変化を動作メカニズムとする相変化メモリがある。ＧＳＴ２２５の記録再生膜には、主に、ＧｅＳｂＴｅ（ゲルマニウム・アンチモン・テルル）が用いられ、典型的には、Ｇｅ２Ｓｂ２Ｔｅ５の組成膜が使用される。このＧｅ２Ｓｂ２Ｔｅ５の組成膜は、ＧｅＴｅとＳｂ２Ｔｅ３の化学量論的組成において優れた記録特性が得られ、Ｇｅ２Ｓｂ２Ｔｅ５は（ＧｅＴｅ）２（Ｓｂ２Ｔｅ３）１と書くことができる。このように構成されるＧＳＴ２２５では、結晶の抵抗率とアモルファスの抵抗率とが３〜６桁異なることから、「結晶質」と「非晶質」とに対して、デジタル値である「０」と「１」を対応付けることにより、情報を記憶することができる。
【０００４】
しかしながら、ＧＳＴ２２５では、アモルファス状態にするためにＧｅ２Ｓｂ２Ｔｅ５を溶融する必要がある。Ｇｅ２Ｓｂ２Ｔｅ５の融点は、典型的には、６３０℃程度であるので、その温度までジュール熱で上げるためには、大きな電力が必要とされる。すなわち、ＧＳＴ２２５は、動作電力が大きくなる問題点がある。
【０００５】
この点に関し、ＧＳＴ２２５よりも低電力動作を実現するために、記録再生膜として超格子膜を使用する「超格子相変化メモリ」が提案されている。（例えば、非特許文献１参照）。例えば、非特許文献１には、ＧｅＴｅ（ゲルマニウム・テルル）とＳｂ２Ｔｅ３（アンチモン・テルル）とを交互に積層して形成された超格子膜を記録再生膜に使用した超格子相変化メモリが記載されている。本明細書では、この超格子相変化メモリをＧｅＴｅ／Ｓｂ２Ｔｅ３超格子相変化メモリと呼び、ＧｅＴｅ（ゲルマニウム・テルル）とＳｂ２Ｔｅ３（アンチモン・テルル）とを交互に積層して形成された超格子膜をＧｅＴｅ／Ｓｂ２Ｔｅ３超格子膜と呼ぶ。
【０００６】
このＧｅＴｅ／Ｓｂ２Ｔｅ３超格子相変化メモリは、上述したＧＳＴ２２５のように、「結晶質」と「非晶質」との間の相変化を動作メカニズムとするのではなく、印加する電圧や電流によって、結晶構造の中で、Ｇｅ原子の位置が「６配位中心位置」と「４配位中心位置」の間で可逆的に変化することを動作原理としている（「Ｇｅスイッチ」）。そして、ＧｅＴｅ／Ｓｂ２Ｔｅ３超格子膜では、Ｇｅ原子が６配位中心位置にある場合、低抵抗を示す一方、Ｇｅ原子が４配位中心位置にある場合、高抵抗を示すので、低抵抗状態をセット状態とし、高抵抗状態をリセット状態として機能させることができる。すなわち、ＧｅＴｅ／Ｓｂ２Ｔｅ３超格子相変化メモリによれば、上述した低抵抗状態と高抵抗状態のそれぞれに、デジタル値である「０」と「１」を対応付けることにより、情報を記憶することができる。
【０００７】
このように構成されているＧｅＴｅ／Ｓｂ２Ｔｅ３超格子相変化メモリでは、ＧＳＴ２２５に比べて、低電力動作が可能となるが、この理由は、電圧パルスで動く原子がＧｅとＴｅだけであることに起因する。すなわち、電圧パルスによってＧｅとＴｅのみが動き、これによって、電気抵抗値が３桁程度変化する。つまり、上述したＧＳＴ２２５では、すべての原子が動くのに対して、ＧｅＴｅ／Ｓｂ２Ｔｅ３超格子相変化メモリではＧｅとＴｅのみが動くだけなので、消費電力の低減が可能となるのである。
【０００８】
さらに、近年では、ＧｅＴｅ／Ｓｂ２Ｔｅ３超格子相変化メモリよりも低電力動作が可能な超格子相変化メモリとして、例えば、非特許文献２に記載されているように、ＳｎＴｅ（スズ・テルル）とＳｂ２Ｔｅ３（アンチモン・テルル）とを交互に積層して形成された超格子膜を記録再生膜に使用する「超格子相変化メモリ」が開発されている。本明細書では、この超格子相変化メモリをＳｎＴｅ／Ｓｂ２Ｔｅ３超格子相変化メモリと呼び、ＳｎＴｅ（スズ・テルル）とＳｂ２Ｔｅ３（アンチモン・テルル）とを交互に積層して形成された超格子膜をＳｎＴｅ／Ｓｂ２Ｔｅ３超格子膜と呼ぶ。
【０００９】
そして、例えば、非特許文献３には、上述したＳｎＴｅ／Ｓｂ２Ｔｅ３超格子相変化メモリのうち、Ｓｎの原子％を低減したＳｎｘＴｅ１００−ｘ／Ｓｂ２Ｔｅ３超格子相変化メモリ（ｘ＜５０原子％）によれば、さらなる低電力動作が可能になることが記載されている。
【００１０】
このように、ＧｅＴｅ／Ｓｂ２Ｔｅ３超格子相変化メモリやＳｎＴｅ／Ｓｂ２Ｔｅ３超格子相変化メモリに代表される超格子相変化メモリによれば、従来のＧＳＴ２２５に比べて、低電力動作が可能となることから、超格子相変化メモリは、非常に期待されている。
【先行技術文献】
【非特許文献】
【００１１】
【非特許文献１】R. E. Simpson, P. Fons, A. V. Kolobov, T. Fukaya, M. Krbal, T. Yagi and J. Tominaga, Nature Nanotechnology, 6, 501-505 (2011)
【非特許文献２】S. Soeya, T. Odaka, T. Morikawa, T. Shintani and J. Tominaga, Proceedings of European Phase Change and Ovonic Symposium 2012, PC-08 (2012)
【非特許文献３】S. Soeya, T. Shintani, T. Odaka, R. Kondou, and J. Tominaga, Applied Physics Letters 103, 053103 (2013)
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、上述した超格子相変化メモリでは、製造直後の段階で記録再生膜の抵抗値が、低電力で記録動作する動作抵抗状態からかけ離れた初期抵抗状態にあることが本発明者の検討の結果明らかになった。すなわち、超格子相変化メモリは、動作抵抗状態で低電力動作をするが、製造段階において、超格子相変化メモリの記録再生膜の抵抗値は、動作抵抗状態となっているのではなく、動作抵抗状態からかけ離れた初期抵抗状態となっているという特殊な性質を有しているのである。したがって、超格子相変化メモリを動作抵抗状態にして低電力動作をさせるためには、記録再生膜の抵抗状態を初期抵抗状態から動作抵抗状態にする工夫が必要となる。
【００１３】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
一実施の形態における相変化メモリの製造方法は、複数のメモリセルを備え、複数のメモリセルのそれぞれは、原子配列によって電気抵抗値に差が生じる記録再生膜を有し、記録再生膜の動作抵抗状態を利用して情報を記録する相変化メモリの製造方法に関する。ここで、一実施の形態における相変化メモリの製造方法は、（ａ）互いに組成の異なる２種類以上の膜を積層することにより、超格子膜からなる記録再生膜を形成する工程、（ｂ）複数のメモリセルのうち、記録再生膜の初期抵抗状態が所定抵抗値の範囲外にあるメモリセルにおいて、記録再生膜の抵抗状態を初期抵抗状態から動作抵抗状態に初期化する工程、を含む。
【００１５】
また、一実施の形態における相変化メモリの初期化方法は、複数のメモリセルを備え、複数のメモリセルのそれぞれは、原子配列によって電気抵抗値に差が生じる記録再生膜であって、互いに組成の異なる２種類以上の膜を積層することにより形成された超格子膜からなる記録再生膜を有し、記録再生膜の動作抵抗状態を利用して情報を記録する相変化メモリの初期化方法に関する。ここで、複数のメモリセルのうち、記録再生膜の初期抵抗状態が所定抵抗値の範囲外にあるメモリセルにおいて、記録再生膜の抵抗状態を初期抵抗状態から動作抵抗状態に初期化する工程を含む。
【発明の効果】
【００１６】
一実施の形態によれば、超格子相変化メモリにおいて、低電力動作が可能となる。
【図面の簡単な説明】
【００１７】
【図１】実施の形態１における半導体記録再生装置のメモリセルアレイの構成例を示す等価回路図である。
【図２】メモリセルアレイのデバイス構造を示す断面図である。
【図３】Ｓｂ２Ｔｅ３膜とＳｎＴｅ膜とを交互に積層することにより形成されるＳｎＴｅ／Ｓｂ２Ｔｅ３超格子膜を示す模式図である。
【図４】実施の形態１における超格子相変化メモリの製造工程を示す断面図である。
【図５】図４に続く超格子相変化メモリの製造工程を示す断面図である。
【図６】図５に続く超格子相変化メモリの製造工程を示す断面図である。
【図７】図６に続く超格子相変化メモリの製造工程を示す断面図である。
【図８】図７に続く超格子相変化メモリの製造工程を示す断面図である。
【図９】図８に続く超格子相変化メモリの製造工程を示す断面図である。
【図１０】図９に続く超格子相変化メモリの製造工程を示す断面図である。
【図１１】低抵抗化工程において、記録再生膜に印加される電圧パルスを模式的に示す図である。
【図１２】低抵抗化初期パルスの波形の一例を示す拡大図である。
【図１３】（ａ）〜（ｄ）は、記録再生膜に印加される低抵抗化初期パルスのパルス電圧と再生抵抗（読み出し抵抗）との関係を示すグラフである。
【図１４】高抵抗化工程において、記録再生膜に印加される電圧パルスを模式的に示す図である。
【図１５】高抵抗化初期パルスの波形の一例を示す拡大図である。
【図１６】（ａ）〜（ｄ）は、記録再生膜に印加される高抵抗化初期パルスのパルス電圧と再生抵抗（読み出し抵抗）との関係を示すグラフである。
【図１７】実施の形態１における初期化工程の流れを示すフローチャートである。
【図１８】実施の形態１における初期化工程の流れを示すフローチャートである。
【図１９】実施の形態１における初期化工程の流れを示すフローチャートである。
【図２０】実施の形態１における初期化工程の流れを示すフローチャートである。
【図２１】実施の形態１におけるテスト工程の流れを示すフローチャートである。
【図２２】実施の形態１におけるテスト工程の流れを示すフローチャートである。
【図２３】変形例における初期パルスを模式的に示す図である。
【図２４】メモリ部と直列に外部抵抗を電気的に接続した状態で、直列接続されたメモリ部と外部抵抗との組み合わせの両端に低抵抗化初期パルスを印加する例を模式的に示す図である。
【発明を実施するための形態】
【００１８】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１９】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２０】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２１】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２２】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２３】
（実施の形態１）
＜メモリセルアレイの構成＞
まず、本実施の形態１における半導体記録再生装置のメモリアレイの構成例について説明する。図１は、本実施の形態１における半導体記録再生装置のメモリセルアレイＭＡ１の構成例を示す等価回路図である。
【００２４】
図１に示すように、本実施の形態１における半導体記録再生装置は、第１方向に延在する複数のワード線ＷＬ（ＷＬ１〜ＷＬ５）、第１方向と交差する第２方向に延在する複数のビット線ＢＬ（ＢＬ１〜ＢＬ４）、および、各ワード線ＷＬと各ビット線ＢＬが交差する領域に配置された複数のメモリセルＭＣ１を含むメモリセルアレイＭＡ１を備えている。複数のメモリセルＭＣ１のそれぞれは、選択素子であるダイオードＤＩと、記録再生膜を含むメモリ部ＭＵとを備えている。ダイオードＤＩのアノードは、メモリ部ＭＵを介して、ビット線ＢＬと電気的に接続されている。また、ダイオードＤＩのカソードは、例えば、ワード線ＷＬと電気的に接続されている。
【００２５】
なお、図１では、記録再生膜を含むメモリ部ＭＵを電気抵抗として表示している。また、図１では、図示を簡単にするために、各ワード線ＷＬと各ビット線ＢＬが交差する領域に配置された複数のメモリセルＭＣ１のうち1つにのみ符号を付している。
【００２６】
＜メモリセルアレイの動作＞
本実施の形態１におけるメモリセルアレイＭＡ１は、上記のように構成されており、以下に、その動作について説明する。具体的に、メモリセルアレイＭＡ１は以下に示すように動作する。以下の説明では、メモリ部ＭＵの抵抗が相対的に低い状態（低抵抗状態）を「セット状態」と呼び、メモリ部ＭＵの抵抗が相対的に高い状態（高抵抗状態）を「リセット状態」と呼ぶことにする。また、メモリ部ＭＵを高抵抗状態から低抵抗状態へ変化させる動作を「セット動作」と呼び、メモリ部ＭＵを低抵抗状態から高抵抗状態へ変化させる動作を「リセット動作」と呼ぶことにする。
【００２７】
まず、図１に示す選択セルＳＭＣであるメモリセルＭＣ１において、ビット線ＢＬ１に対してワード線ＷＬ１の電位を低くすることにより、選択素子であるダイオードＤＩをオン状態にする。このとき、選択セルＳＭＣでは、選択素子であるダイオードＤＩがオン状態であるため、メモリ部ＭＵの記録再生膜に電流が流れる。リセット動作の際には、選択セルＳＭＣの記録再生膜に流れる電流（リセット動作用のプログラミング電流）によって、記録再生膜の原子配列または原子位置を変化させる。この結果、記録再生膜の抵抗値を高抵抗状態に変化させることにより、リセット動作が完了する。
【００２８】
一方、セット動作の際には、選択セルＳＭＣの記録再生膜に流れる電流（セット動作用のプログラミング電流）によって、記録再生膜の原子配列または原子位置を変化させる。この結果、記録再生膜の抵抗値を低抵抗状態に変化させることにより、セット動作が完了する。読み出し動作の際には、選択セルＳＭＣの記録再生膜に流れる電流値を判定することにより、情報の読み出しを行なう。
【００２９】
これに対し、ビット線ＢＬ２、ＢＬ３、および、ＢＬ４のいずれかに接続され、かつ、ワード線ＷＬ１に接続されたメモリセルでは、選択素子であるダイオードＤＩがオフ状態となり、電流が流れないため、動作しない。同様に、ビット線ＢＬ１、ＢＬ２、ＢＬ３、および、ＢＬ４のいずれかに接続され、かつ、ワード線ＷＬ２、ＷＬ３、ＷＬ４、および、ＷＬ５のいずれかに接続されたメモリセルでも、選択素子であるダイオードＤＩがオフ状態となり、電流が流れないため、動作しない。このように、メモリセルアレイＭＡ１では、選択セルＳＭＣ以外のメモリセルを不活性状態にしながら、対象となる選択セルＳＭＣについて活性状態にすることにより、選択セルＳＭＣについて、リセット動作、セット動作、あるいは、読み出し動作を実施することができる。
【００３０】
＜メモリセルアレイのデバイス構造＞
続いて、メモリセルアレイのデバイス構造について説明する。図２は、メモリセルアレイのデバイス構造を示す断面図である。図２に示すように、例えば、半導体基板やガラス基板などからなる基板１Ｓ上に下部電極ＢＥが形成されている。この下部電極ＢＥは、例えば、タングステン膜から形成されている。そして、下部電極ＢＥ上には、メモリセルＭＣ毎に選択素子であるダイオードＤＩが形成されており、ダイオードＤＩの一端（カソード）は、下部電極ＢＥと電気的に接続されている。このダイオードＤＩは、例えば、ｐｎ接合ダイオードやショットキーバリアダイオードなどから構成することができる。
【００３１】
ダイオードＤＩの一端と反対側の他端（アノード）上には、メモリセルＭＣ毎に下地膜ＦＤＦが形成されており、この下地膜ＦＤＦ上に記録再生膜ＭＲＦが形成されている。下地膜ＦＤＦは、例えば、窒化チタン膜（ＴｉＮ膜）から形成されており、その厚さは、例えば、２ｎｍである。一方、記録再生膜ＭＲＦは、例えば、図３に示すように、Ｓｂ２Ｔｅ３膜とＳｎＴｅ膜とを交互に積層することにより形成されるＳｎＴｅ／Ｓｂ２Ｔｅ３超格子膜から形成される。このとき、下地膜ＦＤＦは、この下地膜ＦＤＦ上に形成されるＳｂ２Ｔｅ３膜の結晶粒径を小さくして表面ラフネスを抑制することにより、配向性の高いＳｂ２Ｔｅ３膜を形成する機能を有している。なお、本実施の形態１では、Ｓｂ２Ｔｅ３膜とＳｎＴｅ膜とを交互に積層することにより形成されるＳｎＴｅ／Ｓｂ２Ｔｅ３超格子膜から記録再生膜ＭＲＦを構成する例について説明しているが、これに限らず、Ｓｂ２Ｔｅ３膜とＧｅＴｅ膜とを交互に積層することにより形成されるＧｅＴｅ／Ｓｂ２Ｔｅ３超格子膜から記録再生膜ＭＲＦを構成してもよい。
【００３２】
次に、ダイオードＤＩと下地膜ＦＤＦと記録再生膜ＭＲＦを積層した複数のメモリセルＭＣ間の隙間を充填するように、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ１が形成されている。そして、記録再生膜ＭＲＦ上には上部電極ＵＥが形成されている。この上部電極ＵＥは、例えば、タングステン膜から形成されており、その厚さは、例えば、５０ｎｍである。さらに、上部電極ＵＥを覆うように、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ２が形成されている。
【００３３】
以上のようにして、超格子相変化メモリのメモリセルアレイが構成されていることになる。つまり、本実施の形態１における超格子相変化メモリは、複数のメモリセルを備え、複数のメモリセルのそれぞれは、原子配列によって電気抵抗値に差が生じる記録再生膜を有する。そして、本実施の形態１における超格子相変化メモリは、記録再生膜の動作抵抗状態を利用して情報を記録するメモリである。
【００３４】
＜超格子相変化メモリの製造方法＞
続いて、本実施の形態１における超格子相変化メモリの製造方法について、図面を参照しながら説明することにする。
【００３５】
まず、図４に示すように、例えば、半導体基板やガラス基板からなる基板１Ｓを用意する。そして、図５に示すように、例えば、ＣＶＤ（Chemical Vapor Deposition）法を使用することにより、基板１Ｓ上にタングステン膜を形成する。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、タングステン膜をパターニングして下部電極ＢＥを形成する。
【００３６】
次に、図６に示すように、下部電極ＢＥ上にダイオードＤＩを形成し、このダイオードＤＩ上に、例えば、窒化チタン膜からなる下地膜ＦＤＦを形成する。例えば、ダイオードＤＩをｐｎ接合ダイオードから形成する場合には、下部電極ＢＥ上にｎ型半導体層とｐ型半導体層とを積層形成することにより、ダイオードＤＩが形成される。一方、下地膜ＦＤＦは、例えば、スパッタリング法を使用することにより形成することができる。そして、下地膜ＦＤＦ上に記録再生膜ＭＲＦを形成する。この記録再生膜ＭＲＦは、例えば、図３に示すように、１０ｎｍ程度の厚さを有するＳｂ２Ｔｅ３膜を形成し、このＳｂ２Ｔｅ３膜に、１ｎｍ程度の厚さを有するＳｎＴｅ膜を形成し、その後、ＳｎＴｅ膜上に、４ｎｍ程度の厚さを有するＳｂ２Ｔｅ３膜を形成する。さらに、１ｎｍ程度の厚さを有するＳｎＴｅ膜と、４ｎｍ程度の厚さを有するＳｂ２Ｔｅ３膜とを交互に繰り返し積層することにより、ＳｎＴｅ／Ｓｂ２Ｔｅ３超格子膜からなる記録再生膜ＭＲＦを形成することができる。ここで、ＳｎＴｅ／Ｓｂ２Ｔｅ３超格子膜は、例えば、基板１Ｓを２５０℃程度で加熱しながら、スパッタリング法によりＳｎＴｅ膜とＳｂ２Ｔｅ３膜とを交互に繰り返して積層することにより形成される。つまり、本実施の形態１における超格子相変化メモリの製造方法では、互いに組成の異なる２種類以上の膜を積層することにより、超格子膜からなる記録再生膜を形成する工程を有していることになる。
【００３７】
続いて、図７に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、ダイオードＤＩと下地膜ＦＤＦと記録再生膜ＭＲＦとからなる積層膜をパターニングして、複数のメモリセルＭＣを形成する。このとき、複数のメモリセルＭＣのそれぞれには、ダイオードＤＩと下地膜ＦＤＦと記録再生膜ＭＲＦとが含まれることになる。
【００３８】
その後、図８に示すように、複数のメモリセルＭＣ間の隙間を埋め込むように、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ１を形成し、この層間絶縁膜ＩＬ１の表面を、例えば、ＣＭＰ（Chemical Mechanical Polishing）法によって平坦化し、メモリセルＭＣの上面を露出させる。
【００３９】
次に、図９に示すように、メモリセルＭＣの上面が露出した層間絶縁膜ＩＬ上に金属膜ＭＦを形成する。この金属膜ＭＦは、例えば、タングステン膜からなり、例えば、ＣＶＤ法により形成することができる。そして、図１０に示すように、フォトリソグラフィ技術およびエッチング技術を使用して金属膜ＭＦをパターニングすることにより上部電極ＵＥを形成する。その後、図２に示すように、上部電極ＵＥを覆うように、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ２を形成する。以上のようにして、本実施の形態１における超格子相変化メモリを製造することができる。
【００４０】
＜本発明者が見出した新たな知見＞
上述した製造方法によって超格子相変化メモリを製造することができるが、このようにして製造された超格子相変化メモリでは、低電力で記録動作する動作抵抗状態からかけ離れた初期抵抗状態にあるという知見を本発明者は獲得した。すなわち、超格子相変化メモリは、動作抵抗状態で低電力動作をするが、製造段階において、超格子相変化メモリの記録再生膜の抵抗値は、動作抵抗状態となっているのではなく、動作抵抗状態からかけ離れた初期抵抗状態となっているという特殊な性質を有していることが新たに判明したのである。したがって、超格子相変化メモリを動作抵抗状態にして低電力動作をさせるためには、記録再生膜の抵抗状態を初期抵抗状態から動作抵抗状態にする工夫が必要となる。そこで、本実施の形態１では、超格子相変化メモリの記録再生膜の抵抗状態を初期抵抗状態から動作抵抗状態にする工夫を施している。以下では、この工夫を施した本実施の形態１における技術的思想について説明する。
【００４１】
＜実施の形態１の基本思想＞
超格子相変化メモリの記録再生膜の抵抗状態を初期抵抗状態から動作抵抗状態にするために、本発明者は、製造直後の超格子相変化メモリに電圧パルスを印加することが有効である知見を得た。すなわち、製造直後の超格子相変化メモリに対して電圧パルスを印加すると、記録再生膜の抵抗状態を初期抵抗状態から動作抵抗状態にすることができるのである。そこで、本実施の形態１では、製造直後の超格子相変化メモリに電圧パルスを印加する工程を新たに追加し、本明細書では、この追加する工程を初期化工程と呼ぶことにする。つまり、本実施の形態１では、製造直後の超格子相変化メモリに電圧パルスを印加する初期化工程を設ける点に特徴点がある。
【００４２】
さらに、本発明者の検討によると、製造直後の段階で記録再生膜の抵抗値が低電力で記録動作する動作抵抗状態からかけ離れた初期抵抗状態にある場合というのは、初期抵抗状態の抵抗値が動作抵抗状態の抵抗値よりも高い場合だけでなく、初期抵抗状態の抵抗値が動作抵抗状態の抵抗値よりも低い場合も存在することが判明した。そして、本発明者の知見によると、初期抵抗状態の抵抗値が動作抵抗状態の抵抗値よりも高い場合、記録再生膜の抵抗状態を初期抵抗状態から動作抵抗状態にするために印加する電圧パルスと、初期抵抗状態の抵抗値が動作抵抗状態の抵抗値よりも低い場合、記録再生膜の抵抗状態を初期抵抗状態から動作抵抗状態にするために印加する電圧パルスとは、異なる電圧パルスであることが望ましいことも判明した。したがって、製造直後の超格子相変化メモリに電圧パルスを印加する初期化工程においては、初期抵抗状態の態様によって、印加する電圧パルスを替える必要がある。
【００４３】
以下では、まず、初期抵抗状態の抵抗値が動作抵抗状態の抵抗値よりも高い場合において、初期化工程を設けることにより、記録再生膜の抵抗状態が初期抵抗状態から動作抵抗状態になる例について説明する。本明細書では、この初期化工程を低抵抗化工程と呼び、抵抗値が極端に高い初期抵抗状態から動作抵抗状態にするために、低抵抗化工程で印加する電圧パルスを低抵抗化初期パルスと呼ぶことにする。
【００４４】
図１１は、低抵抗化工程において、記録再生膜に印加される電圧パルスを模式的に示す図である。図１１において、低抵抗化工程で印加される電圧パルスは、リードパルスＲＰＬと低抵抗化初期パルスＬＩＰＬとが含まれている。具体的には、図１１に示すように、リードパルスＲＰＬと低抵抗化初期パルスＬＩＰＬとが交互に印加され、かつ、低抵抗化初期パルスＬＩＰＬは、繰り返し記録再生膜に印加される毎に電圧値が高くなる掃引パルスとして記録再生膜に印加されるようになっている。
【００４５】
ここで、リードパルスＲＰＬは、記録再生膜の抵抗値を測定するための電圧パルスである。すなわち、リードパルスＲＰＬが印加されると、記録再生膜にダイナミック電流が流れるが、リードパルスＲＰＬの電圧値は既知の一定値であることから、ダイナミック電流の電流値を測定することにより、オームの法則によって、記録再生膜の抵抗値を測定することができるのである。一方、低抵抗化初期パルスＬＩＰＬは、本実施の形態１の特徴である電圧パルスであり、抵抗値が極端に高い初期抵抗状態から動作抵抗状態にするための電圧パルスである。具体的に、図１２は、低抵抗化初期パルスＬＩＰＬの波形の一例を示す拡大図である。図１２に示すように、低抵抗化初期パルスＬＩＰＬは、電圧値が上昇する立ち上がり部分と、電圧値が一定である平坦部分と、電圧値が下降する立ち下がり部分とを有する波形から構成される。そして、例えば、立ち上がり部分の時間は１００ｎｓであり、平坦部分の時間は２００ｎｓであり、立ち下がり部分の時間は１００ｎｓである。
【００４６】
低抵抗化工程で記録再生膜に印加される電圧パルスは、上記のように構成されており、この電圧パルスを記録再生膜に印加することにより、まず、最初のリードパルスＲＰＬ（第１リードパルス）によって記録再生膜の初期抵抗値が測定され、その後に記録再生膜に印加される低抵抗化初期パルスＬＩＰＬ（第１低抵抗化初期パルス）によって記録再生膜の抵抗値が初期抵抗値から低下する。続いて印加されるリードパルスＲＰＬ（第２リードパルス）によって、第１低抵抗化初期パルスを印加した後の記録再生膜の抵抗値が測定される。さらに、記録再生膜に印加される低抵抗化初期パルスＬＩＰＬ（第２低抵抗化初期パルス）によって記録再生膜の抵抗値が初期抵抗値から低下する。続いて印加されるリードパルスＲＰＬ（第３リードパルス）によって、第２低抵抗化初期パルスを印加した後の記録再生膜の抵抗値が測定される。このような動作が繰り返して実施され、最終的に記録再生膜の抵抗値が初期抵抗状態から動作抵抗状態になることになる。
【００４７】
具体的に、低抵抗化工程の動作について図１３を参照しながら説明する。図１３（ａ）〜（ｄ）は、記録再生膜に印加される低抵抗化初期パルスのパルス電圧と再生抵抗（読み出し抵抗）との関係を示すグラフである。まず、図１３（ａ）に示すように、低抵抗化工程の第１段階では、掃引パルスから構成される低抵抗化初期パルス（０．５Ｖ〜１．５Ｖ）を印加することによって、記録再生膜の再生抵抗が約２００ＭΩから約１０ＭΩに低下するが、まだ再生抵抗は高抵抗である。次に、図１３（ｂ）に示すように、低抵抗化工程の第２段階では、掃引パルスから構成される低抵抗化初期パルス（０．５Ｖ〜２．０Ｖ）を印加することによって、記録再生膜の再生抵抗が約１０ＭΩから約１ＭΩに低下するが、まだ再生抵抗は高抵抗である。続いて、図１３（ｃ）に示すように、低抵抗化工程の第３段階では、掃引パルスから構成される低抵抗化初期パルス（０．５Ｖ〜３．０Ｖ）を印加することによって、記録再生膜の再生抵抗が約１ＭΩから約５００ｋΩに低下する。その後、図１３（ｄ）に示すように、低抵抗化工程の第４段階では、掃引パルスから構成される低抵抗化初期パルス（０．５Ｖ〜２．５Ｖ）を印加すると、低抵抗化初期パルスのパルス電圧が約１．２Ｖで、記録再生膜の動作抵抗状態の一状態である低抵抗状態が現れる。そして、低抵抗化初期パルスのパルス電圧が約１．５Ｖになると、記録再生膜の動作抵抗状態の他の一状態である高抵抗状態になる。このときの低抵抗状態が動作抵抗状態のセット状態であり、高抵抗状態が動作抵抗状態のリセット状態となる。この後、低抵抗化工程を続けても、図１３（ｄ）に示される現象と同様の現象が繰り返されることになる。すなわち、本実施の形態１では、図１３（ａ）〜図１３（ｄ）に示す低抵抗化工程によって、記録再生膜の抵抗値が初期抵抗状態から動作抵抗状態になることがわかる。
【００４８】
次に、初期抵抗状態の抵抗値が動作抵抗状態の抵抗値よりも低い場合において、初期化工程を設けることにより、記録再生膜の抵抗状態が初期抵抗状態から動作抵抗状態になる例について説明する。本明細書では、この初期化工程を高抵抗化工程と呼び、抵抗値の低い初期抵抗状態から動作抵抗状態にするために、高抵抗化工程で印加する電圧パルスを高抵抗化初期パルスと呼ぶことにする。
【００４９】
図１４は、高抵抗化工程において、記録再生膜に印加される電圧パルスを模式的に示す図である。図１４において、高抵抗化工程で印加される電圧パルスは、リードパルスＲＰＬと高抵抗化初期パルスＨＩＰＬとが含まれている。具体的には、図１４に示すように、リードパルスＲＰＬと高抵抗化初期パルスＨＩＰＬとが交互に印加され、かつ、高抵抗化初期パルスＨＩＰＬは、繰り返し記録再生膜に印加される毎に電圧値が高くなる掃引パルスとして記録再生膜に印加されるようになっている。
【００５０】
ここで、リードパルスＲＰＬは、記録再生膜の抵抗値を測定するための電圧パルスである。すなわち、リードパルスＲＰＬが印加されると、記録再生膜にダイナミック電流が流れるが、リードパルスＲＰＬの電圧値は既知の一定値であることから、ダイナミック電流の電流値を測定することにより、オームの法則によって、記録再生膜の抵抗値を測定することができるのである。一方、高抵抗化初期パルスＨＩＰＬは、本実施の形態１の特徴である電圧パルスであり、抵抗値が極端に低い初期抵抗状態から動作抵抗状態にするための電圧パルスである。具体的に、図１５は、高抵抗化初期パルスＨＩＰＬの波形の一例を示す拡大図である。図１５に示すように、高抵抗化初期パルスＨＩＰＬは、電圧値が上昇する立ち上がり部分と、電圧値が一定である平坦部分と、電圧値が下降する立ち下がり部分とを有する波形から構成される。そして、例えば、立ち上がり部分の時間は５ｎｓであり、平坦部分の時間は１００ｎｓであり、立ち下がり部分の時間は５ｎｓである。
【００５１】
このことから、図１２に示す低抵抗化工程で印加される低抵抗化初期パルスＬＩＰＬの波形と、図１５に示す高抵抗化工程で印加される高抵抗化初期パルスＨＩＰＬの波形とは、異なることがわかる。すなわち、抵抗値の極端に高い初期抵抗状態から動作抵抗状態に記録再生膜の抵抗値を変化させるための低抵抗化初期パルスＬＩＰＬと、抵抗値の極端に低い初期抵抗状態から動作抵抗状態に記録再生膜の抵抗値を変化させるための高抵抗化初期パルスＨＩＰＬとは異なるのである。一例を挙げれば、図１２および図１５を参照するとわかるように、低抵抗化初期パルスＬＩＰＬの立ち上がり時間（１００ｎｓ）は、高抵抗化初期パルスＨＩＰＬの立ち上がり時間（５ｎｓ）よりも長く、かつ、低抵抗化初期パルスＬＩＰＬの立ち下がり時間（１００ｎｓ）は、高抵抗化初期パルスＨＩＰＬの立ち下がり時間（５ｎｓ）よりも長くなっている。これは、抵抗値の極端に高い初期抵抗状態から動作抵抗状態に記録再生膜の抵抗値を低下させるための低抵抗化初期パルスＬＩＰＬよりも、抵抗値の極端に低い初期抵抗状態から動作抵抗状態に記録再生膜の抵抗値を増加させるための高抵抗化初期パルスＨＩＰＬの方が、立ち上がり時間および立ち下がり時間の急峻さが要求されることを意味している。
【００５２】
高抵抗化工程で記録再生膜に印加される電圧パルスは、上記のように構成されており、この電圧パルスを記録再生膜に印加することにより、まず、最初のリードパルスＲＰＬ（第１リードパルス）によって記録再生膜の初期抵抗値が測定され、その後に記録再生膜に印加される高抵抗化初期パルスＨＩＰＬ（第１高抵抗化初期パルス）によって記録再生膜の抵抗値が初期抵抗値から増加する。続いて印加されるリードパルスＲＰＬ（第２リードパルス）によって、第１高抵抗化初期パルスを印加した後の記録再生膜の抵抗値が測定される。さらに、記録再生膜に印加される高抵抗化初期パルスＨＩＰＬ（第２高抵抗化初期パルス）によって記録再生膜の抵抗値が初期抵抗値から増加する。続いて印加されるリードパルスＲＰＬ（第３リードパルス）によって、第２高抵抗化初期パルスを印加した後の記録再生膜の抵抗値が測定される。このような動作が繰り返して実施され、最終的に記録再生膜の抵抗値が初期抵抗状態から動作抵抗状態になることになる。
【００５３】
具体的に、高抵抗化工程の動作について図１６を参照しながら説明する。図１６（ａ）〜（ｄ）は、記録再生膜に印加される高抵抗化初期パルスのパルス電圧と再生抵抗（読み出し抵抗）との関係を示すグラフである。まず、図１６（ａ）に示すように、高抵抗化工程の第１段階では、掃引パルスから構成される高抵抗化初期パルス（０．２Ｖ〜３．０Ｖ）を印加することによって、記録再生膜の再生抵抗が約５００Ωから約９ｋΩに増加するが、まだ再生抵抗は低抵抗である。次に、図１６（ｂ）に示すように、高抵抗化工程の第２段階では、掃引パルスから構成される高抵抗化初期パルス（０．２Ｖ〜３．０Ｖ）を印加することによって、記録再生膜の再生抵抗が約９ｋΩから約５００ｋΩ以上に増加する。続いて、図１６（ｃ）に示すように、高抵抗化工程の第３段階では、掃引パルスから構成される低抵抗化初期パルス（０．２Ｖ〜２．５Ｖ）を印加すると、高抵抗化初期パルスのパルス電圧が約１Ｖで、記録再生膜の動作抵抗状態の一状態である低抵抗状態が現れる。そして、高抵抗化初期パルスのパルス電圧が約１．２Ｖになると、記録再生膜の動作抵抗状態の他の一状態である高抵抗状態になる。このときの低抵抗状態が動作抵抗状態のセット状態であり、高抵抗状態が動作抵抗状態のリセット状態となる。この後、高抵抗化工程を続けても、図１６（ｄ）に示すように、図１６（ｃ）に示される現象と同様の現象が繰り返されることになる。すなわち、本実施の形態１では、図１６（ａ）〜図１６（ｃ）に示す高抵抗化工程によって、記録再生膜の抵抗値が初期抵抗状態から動作抵抗状態になることがわかる。
【００５４】
以上のことから、本実施の形態１によれば、初期抵抗状態の抵抗値が動作抵抗状態の抵抗値よりも高い場合には、初期化工程（低抵抗化工程）を設けることにより、記録再生膜の抵抗状態を初期抵抗状態から動作抵抗状態にすることができる。一方、本実施の形態１によれば、初期抵抗状態の抵抗値が動作抵抗状態の抵抗値よりも低い場合には、初期化工程（高抵抗化工程）を設けることにより、記録再生膜の抵抗状態を初期抵抗状態から動作抵抗状態にすることができる。
【００５５】
ただし、実際の製品（ウェハやチップ）においては、初期抵抗状態の抵抗値が動作抵抗状態の抵抗値よりも高いメモリセルと、初期抵抗状態の抵抗値が動作抵抗状態の抵抗値よりも低いメモリセルとが混在していると考えられる。このことから、低抵抗化工程と高抵抗化工程とを含む初期化工程によって、あらゆるメモリセルに対応して、記録再生膜の抵抗状態を初期抵抗状態から動作抵抗状態にすることが望まれる。そこで、以下では、初期抵抗状態の抵抗値が動作抵抗状態の抵抗値よりも高いメモリセルと、初期抵抗状態の抵抗値が動作抵抗状態の抵抗値よりも低いメモリセルとが混在している状況に対応できる初期化工程について説明する。
【００５６】
＜実施の形態１における初期化工程＞
本実施の形態１における初期化工程は、複数のメモリセルのうち、記録再生膜の初期抵抗状態が所定抵抗値の範囲外にあるメモリセルにおいて、記録再生膜の抵抗状態を初期抵抗状態から動作抵抗状態に初期化するものである。すなわち、本実施の形態１における初期化工程は、複数のメモリセルのそれぞれについて、記録再生膜の初期抵抗状態における初期抵抗値を測定する工程と、複数のメモリセルのそれぞれについて、初期抵抗値が所定抵抗値の範囲内にあるかを判定する工程とを有する。そして、本実施の形態１における初期化工程は、複数のメモリセルのうち、初期抵抗値が所定抵抗値の範囲外にあると判定されたメモリセルにおいて、記録再生膜の抵抗状態を初期抵抗状態から動作抵抗状態に初期化する工程を有する。詳細には、本実施の形態１における初期化工程は、複数のメモリセルのうち、初期抵抗値が第１抵抗値よりも大きいと判定されたメモリセルにおいて、初期抵抗値から記録再生膜の抵抗値を低減するための低抵抗化初期パルスを前記記録再生膜に印加する低抵抗化工程を含む。また、本実施の形態１における初期化工程は、複数のメモリセルのうち、初期抵抗値が第２抵抗値よりも小さいと判定されたメモリセルにおいて、初期抵抗値から記録再生膜の抵抗値を増加するための高抵抗化初期パルスを前記記録再生膜に印加する高抵抗化工程を含む。
【００５７】
以下では、このように構成されている本実施の形態１における初期化工程について具体的に説明する。図１７〜図２０は、本実施の形態１における初期化工程の流れを示すフローチャートである。本実施の形態１において、記録再生膜に印加される本実施の形態１の特徴である初期パルスは、繰り返し記録再生膜に印加される毎に電圧値が高くなる掃引パルスから構成される一方、記録再生膜の再生抵抗を測定するためのリードパルスは、一定の電圧値を有する電圧パルスから構成される。
【００５８】
まず、図１７に示すように、初期パルスを印加する回数をＮｉｎｉｔとし、初期パルスを繰り返し印加する最大回数をＮｍａｘ（ｉｎｉｔ）とする。そして、始めに、Ｎｉｎｉｔ＝０に設定する（Ｓ１０１）。この状態で、対象となっているメモリセルの記録再生膜にリードパルスを印加することにより、記録再生膜の初期抵抗値Ｒｉｎｉｔを測定する（Ｓ１０２）。
【００５９】
次に、初期抵抗値Ｒｉｎｉｔが、予め決められた抵抗値Ｒｍａｘより大きいかを判断する（Ｓ１０３）。このとき、例えば、初期抵抗値Ｒｉｎｉｔが抵抗値Ｒｍａｘ以下である場合には、続いて、初期抵抗値Ｒｉｎｉｔが第１抵抗値Ｒ０１よりも大きいかを判断する（Ｓ１０４）。そして、例えば、初期抵抗値Ｒｉｎｉｔが第１抵抗値Ｒ０１以下である場合には、さらに、初期抵抗値Ｒｉｎｉｔが第２抵抗値Ｒ０２よりも小さいかを判断する（Ｓ１０５）。このとき、例えば、初期抵抗値Ｒｉｎｉｔが第２抵抗値Ｒ０２以上である場合には、初期化工程を終了する（Ｓ１０６）。すなわち、記録再生膜の初期抵抗値ＲｉｎｉｔがＲ０２≦Ｒｉｎｉｔ≦Ｒ０１の範囲内にある場合、対象となっているメモリセルの初期抵抗状態が既に動作抵抗状態の範囲内にある正常なメモリセルであることになり、初期化工程を実施する必要がないことから、初期化工程を終了する。
【００６０】
一方、対象となっているメモリセルの初期抵抗値Ｒｉｎｉｔが抵抗値Ｒｍａｘより大きい場合には、図１８に示すように、対象となっているメモリセルは使用不可であると判断する（Ｓ２０１）。つまり、初期抵抗値Ｒｉｎｉｔが抵抗値Ｒｍａｘより大きい場合には、例えば、対象となっているメモリセルの記録再生膜が剥離しているなどでメモリセルが不良である可能性が高いため、対象となっているメモリセルは使用不可であると判断し、デバイス（超格子相変化メモリ）の管理領域に、対象となっているメモリセルが使用不可であることが記録される。これにより、不良のメモリセルを選別することができる。
【００６１】
また、対象となっているメモリセルの初期抵抗値Ｒｉｎｉｔが抵抗値Ｒｍａｘよりも小さいが、第１抵抗値Ｒ０１よりも大きい場合には（Ｓ１０４）、図１９に示す低抵抗化工程のフローチャートに進む。具体的には、図１９に示すように、対象となっているメモリセルの記録再生膜に低抵抗化初期パルスを印加する（Ｓ３０１）。そして、低抵抗化初期パルスを印加した後、Ｎｉｎｉｔ＝Ｎｉｎｉｔ＋１とする（Ｓ３０２）。その後、対象となっているメモリセルの記録再生膜にリードパルスを印加することにより、低抵抗化初期パルスを印加した後の記録再生膜の抵抗値Ｒを測定する（Ｓ３０３）。続いて、この抵抗値Ｒが第１抵抗値Ｒ０１よりも大きいかを判断する（Ｓ３０４）。このとき、抵抗値Ｒが第１抵抗値Ｒ０１以下である場合には、対象となっているメモリセルの抵抗状態が動作抵抗状態の範囲内になったものとして低抵抗化工程（初期化工程）を終了する（Ｓ３０５）。一方、抵抗値Ｒが依然として第１抵抗値Ｒ０１よりも大きい場合には、まだ、対象となっているメモリセルの抵抗状態が動作抵抗状態の範囲外にあるものと判断する（Ｓ３０４）。そして、初期パルスを印加した回数を示すＮｉｎｉｔが最大回数であるＮｍａｘ（ｉｎｉｔ）よりも大きいか判断し（Ｓ３０６）、Ｎｉｎｉｔ≦Ｎｍａｘ（ｉｎｉｔ）である場合には、Ｓ３０１に戻り低抵抗化工程を繰り返して実施する。一方、Ｎｉｎｉｔ＞Ｎｍａｘ（ｉｎｉｔ）である場合には、繰り返して実施する低抵抗化工程によっても、対象となっているメモリセルの抵抗状態を動作抵抗状態の範囲内にすることが困難であるとして、対象となっているメモリセルは使用不可であると判断する（Ｓ３０７）。この場合、デバイス（超格子相変化メモリ）の管理領域に、対象となっているメモリセルが使用不可であることが記録される。
【００６２】
対象となっているメモリセルの初期抵抗値Ｒｉｎｉｔが抵抗値Ｒｍａｘよりも小さく、かつ、第１抵抗値Ｒ０１以下であるが、初期抵抗値Ｒｉｎｉｔが第２抵抗値Ｒ０２よりも小さい場合には（Ｓ１０５）、図２０に示す高抵抗化工程のフローチャートに進む。具体的には、図２０に示すように、対象となっているメモリセルの記録再生膜に高抵抗化初期パルスを印加する（Ｓ４０１）。そして、高抵抗化初期パルスを印加した後、Ｎｉｎｉｔ＝Ｎｉｎｉｔ＋１とする（Ｓ４０２）。その後、対象となっているメモリセルの記録再生膜にリードパルスを印加することにより、高抵抗化初期パルスを印加した後の記録再生膜の抵抗値Ｒを測定する（Ｓ４０３）。続いて、この抵抗値Ｒが第２抵抗値Ｒ０２よりも小さいかを判断する（Ｓ４０４）。このとき、抵抗値Ｒが第２抵抗値Ｒ０２以上である場合には、対象となっているメモリセルの抵抗状態が動作抵抗状態の範囲内になったものとして高抵抗化工程（初期化工程）を終了する（Ｓ４０５）。一方、抵抗値Ｒが依然として第２抵抗値Ｒ０２よりも小さい場合には、まだ、対象となっているメモリセルの抵抗状態が動作抵抗状態の範囲外にあるものと判断する（Ｓ４０４）。そして、初期パルスを印加した回数を示すＮｉｎｉｔが最大回数であるＮｍａｘ（ｉｎｉｔ）よりも大きいか判断し（Ｓ４０６）、Ｎｉｎｉｔ≦Ｎｍａｘ（ｉｎｉｔ）である場合には、Ｓ４０１に戻り高抵抗化工程を繰り返して実施する。一方、Ｎｉｎｉｔ＞Ｎｍａｘ（ｉｎｉｔ）である場合には、繰り返して実施する高抵抗化工程によっても、対象となっているメモリセルの抵抗状態を動作抵抗状態の範囲内にすることが困難であるとして、対象となっているメモリセルは使用不可であると判断する（Ｓ４０７）。この場合、デバイス（超格子相変化メモリ）の管理領域に、対象となっているメモリセルが使用不可であることが記録される。
【００６３】
上述した初期化工程を超格子相変化メモリに含まれるすべてのメモリセルについて実施する。これにより、超格子相変化メモリでの低電力動作が可能となる。この初期化工程は、超格子相変化メモリを製造する製造工程に引き続いてウェハの状態で実施することもできるし、ウェハを個々の半導体チップに個片化した後、各半導体チップに対して実施することもできる。さらに、本実施の形態１における初期化工程は、超格子相変化メモリを製造する製造工程の一工程として実施することもできるし、例えば、製造工程を実施する工場とは別の工場で製造工程と分離して実施することもできる。
【００６４】
なお、上述した本実施の形態１における初期化工程においては、例えば、Ｎｉｎｉｔ＝１０、Ｒ０１＝５００ｋΩ、Ｒ０２＝１００ｋΩ、Ｒｍａｘ＝１ＧΩとすることができる。また、低抵抗化初期パルスの波形は、例えば、図１２に示す波形から構成し、高抵抗化初期パルスの波形は、例えば、図１５に示す波形から構成することができる。
【００６５】
以上のようにして、本実施の形態１における初期化工程によって、超格子相変化メモリの記録再生膜が動作抵抗状態になって低電力動作が可能になると考えられるが、実際に、超格子相変化メモリの記録再生膜が動作抵抗状態で低電力動作することを確認することが、超格子相変化メモリの信頼性を向上する観点から望ましいと考えられる。
【００６６】
そこで、本実施の形態１では、上述した初期化工程を実施した後、記録再生膜の記録動作をテストするテスト工程を実施している。このテスト工程では、例えば、記録再生膜を動作抵抗状態の一状態である低抵抗状態にするためのセットパルスを印加することにより、記録再生膜が低抵抗状態になるかがテストされるとともに、記録再生膜を動作抵抗状態の他の一状態である高抵抗状態にするためのリセットパルスを印加することにより、記録再生膜が高抵抗状態になるかがテストされる。
【００６７】
以下に、このテスト工程について具体的に説明する。図２１〜図２２は、本実施の形態１におけるテスト工程の流れを示すフローチャートである。まず、図２１において、記録再生膜の抵抗状態を動作抵抗状態の範囲内にする初期化工程が終了すると（Ｓ５０１）、テスト回数を示すＮｒｅｔをＮｒｅｔ＝０に設定する（Ｓ５０２）。このとき、テスト工程の最大回数をＮｍａｘ（ｒｅｔ）とする。その後、対象となっているメモリセルの記録再生膜にセットパルスを印加する（Ｓ５０３）。続いて、対象となっているメモリセルの記録再生膜にリードパルスを印加することにより、セットパルスを印加した後の記録再生膜の抵抗値Ｒｓｅｔを測定する（Ｓ５０４）。次に、対象となっているメモリセルの記録再生膜にリセットパルスを印加する（Ｓ５０５）。その後、対象となっているメモリセルの記録再生膜にリードパルスを印加することにより、リセットパルスを印加した後の記録再生膜の抵抗値Ｒｒｅｓｅｔを測定する（Ｓ５０６）。
【００６８】
そして、Ｎｒｅｔ＝Ｎｒｅｔ＋１とした後（Ｓ５０７）、抵抗値Ｒｓｅｔと抵抗値Ｒｒｅｓｅｔとが正常範囲に含まれるかを判断する（Ｓ５０８）。つまり、抵抗値Ｒｓｅｔが動作抵抗状態の一状態である低抵抗状態に対応した抵抗値であるかを判断するとともに、抵抗値Ｒｒｅｓｅｔが動作抵抗状態の他の一状態である高抵抗状態に対応した抵抗値であるかを判断する。
【００６９】
この結果、抵抗値Ｒｓｅｔと抵抗値Ｒｒｅｓｅｔとが正常範囲に含まれている場合には、図２２に示すように、テスト工程を終了する（Ｓ６０１）。一方、抵抗値Ｒｓｅｔと抵抗値Ｒｒｅｓｅｔとが正常範囲から外れている場合には、テスト工程の試行回数を示すＮｒｅｔが最大回数であるＮｍａｘ（ｒｅｔ）よりも大きいか判断し（Ｓ５０９）、Ｎｒｅｔ≦Ｎｍａｘ（ｒｅｔ）である場合には、Ｓ５０３に戻りテスト工程を繰り返して実施する。一方、Ｎｒｅｔ＞Ｎｍａｘ（ｒｅｔ）である場合には、繰り返して実施するテスト工程によっても、対象となっているメモリセルの正常動作は実現されないものと判断して、対象となっているメモリセルは使用不可であると判断する（Ｓ５１０）。この場合、デバイス（超格子相変化メモリ）の管理領域に、対象となっているメモリセルが使用不可であることが記録される。
【００７０】
以上のようにして、本実施の形態１におけるテスト工程が実施される。本実施の形態１によれば、まず、初期化工程を実施し、その後、正常動作の動作確認を行なうテスト工程を実施することにより、超格子相変化メモリにおける低電力動作の信頼性を向上することができる。
【００７１】
＜変形例＞
実施の形態１では、繰り返し記録再生膜に印加される毎に電圧値が高くなる掃引パルスから低抵抗化初期パルスや高抵抗化初期パルスを構成する例について説明したが、実施の形態１における技術的思想は、これに限らず、例えば、図２３に示すように、初期パルスＩＰＬ（低抵抗化初期パルスや高抵抗化初期パルス）の電圧値を固定する例にも適用することができる。つまり、本変形例では、図２３に示すように、低抵抗化初期パルスや高抵抗化初期パルスである初期パルスＩＰＬを電圧値が固定された固定パルスから構成するものである。この場合、本変形例によれば、低抵抗化初期パルスや高抵抗化初期パルスを生成する回路の簡素化を図ることができる。
【００７２】
特に、本変形例においては、例えば、データ容量が１ＧＢのＧｅＴｅ／Ｓｂ２Ｔｅ３超格子相変化メモリを製造し、このＧｅＴｅ／Ｓｂ２Ｔｅ３超格子相変化メモリに対して、上述した初期化工程を実施した。この結果、使用不可と判断されたメモリセルは、全体の約７％であり、低抵抗化工程を実施したメモリセルが全体の９０％であり、高抵抗化工程を実施したメモリセルが全体の約３％であった。同様に、ＳｎＴｅ／Ｓｂ２Ｔｅ３超格子相変化メモリに対しても、上述した初期化工程を実施した。この結果、使用不可と判断されたメモリセルは、全体の約１２％であり、低抵抗化工程を実施したメモリセルが全体の８５％であり、高抵抗化工程を実施したメモリセルが全体の約３％であった。
【００７３】
上述したように、例えば、低抵抗化初期パルスや高抵抗化初期パルスを生成する回路の簡素化を図る観点からは、実施の形態１よりも本変形例の方が有用であるが、一方で、実施の形態１の方が本変形例よりも、使用不可となるメモリセルの数を低減することができる。以下にこの点について説明する。例えば、使用不可となるメモリセルが発生する要因としては、製造工程に要因があることも考えられるが、初期化工程における低抵抗化初期パルスや高抵抗化初期パルスを固定パルスから構成することも原因の１つと考えられる。つまり、低抵抗化初期パルスや高抵抗化初期パルスの最適な電圧値は、メモリセルに依存する可能性があり、固定パルスでは、最適値以上に大きな電圧が記録再生膜に印加されて、メモリセルが破壊されるおそれがあるからである。すなわち、使用不可となるメモリセルの中には、本変形例のように低抵抗化初期パルスや高抵抗化初期パルスを固定パルスから構成することに起因して使用不可となるメモリセルも存在すると考えられるのである。
【００７４】
この点に関し、実施の形態１では、繰り返し記録再生膜に印加される毎に電圧値が高くなる掃引パルスから低抵抗化初期パルスや高抵抗化初期パルスを構成している。この場合、急激に高い電圧が記録再生膜に印加されることが抑制されるため、低抵抗化初期パルスや高抵抗化初期パルスに起因したメモリセルの破壊が起こりにくくなると考えられる。例えば、実施の形態１においては、低抵抗化初期パルスや高抵抗化初期パルスを１Ｖから３Ｖの間を０．１Ｖ単位で徐々に電圧値を上昇させている。この結果、実施の形態１のＧｅＴｅ／Ｓｂ２Ｔｅ３超格子相変化メモリにおいて、使用不可と判断されたメモリセルは、全体の約２％となり、実施の形態１のＳｎＴｅ／Ｓｂ２Ｔｅ３超格子相変化メモリにおいて、使用不可と判断されたメモリセルは、全体の約３％となった。このことから、使用不可となるメモリセルを低減する観点からは、本変形例における初期化工程よりも、実施の形態１における初期化工程の方が有用であることがわかる。
【００７５】
（実施の形態２）
本実施の形態２では、さらに、使用不可となるメモリセルの数を低減することができる技術的思想について説明する。例えば、上述した変形例の欄で説明したように、使用不可となるメモリセルが発生する原因の１つとして、低抵抗化初期パルスや高抵抗化初期パルスによってメモリセルが破壊されることが考えられる。特に、記録再生膜の初期抵抗状態が非常に高い抵抗値を有する状態の場合、本発明の低抵抗化工程が実施されるが、この低抵抗化工程において記録再生膜に印加される低抵抗化初期パルスは、例えば、図１３からわかるように、通常のセットパルスやリセットパルスよりも大きな電圧が必要とされる。このため、低抵抗化工程によって、記録再生膜の抵抗値が急激に低下した場合、印加されている低抵抗化初期パルスの電圧値が大きいため、記録再生膜の抵抗値が急激に低下した瞬間に大電流が記録再生膜に流れる。この結果、記録再生膜に大きなジュール熱が発生し、この大きなジュール熱によって、記録再生膜を構成する超格子構造が破壊されることが考えられる。
【００７６】
そこで、本実施の形態２では、例えば、低抵抗化工程においては、図２４に示すように、記録再生膜を含むメモリ部ＭＵと直列に外部抵抗ＥＸＲを電気的に接続した状態で、直列接続されたメモリ部ＭＵと外部抵抗ＥＸＲとの組み合わせの両端に低抵抗化初期パルスを印加するように構成している。このとき、外部抵抗ＥＸＲは、例えば、トランジスタから構成し、このトランジスタに印加する電圧を制御することにより実現することができる。このように、本実施の形態２では、メモリ部ＭＵと直列に外部抵抗ＥＸＲを電気的に接続することにより、低抵抗化工程によって、記録再生膜の抵抗値が急激に低下した場合、記録再生膜に大電流が流れることを抑制することができる。
【００７７】
以下に、この理由について説明する。例えば、外部抵抗ＥＸＲの抵抗値が１ｋΩであり、メモリ部ＭＵの初期抵抗値が２ＭΩの場合、低抵抗化工程において、メモリ部ＭＵと外部抵抗ＥＸＲとの組み合わせの両端に低抵抗化初期パルスを印加すると、メモリ部ＭＵと外部抵抗ＥＸＲのそれぞれに印加される電圧は、抵抗比に比例するため、ほとんどの電圧は、メモリ部ＭＵに印加されることになる。そして、例えば、メモリ部ＭＵの抵抗値が２ＭΩから１ｋΩへ急激に低下した場合、メモリ部ＭＵの抵抗値と外部抵抗ＥＸＲの抵抗値が同じ値となるため、メモリ部ＭＵには、低抵抗化初期パルスの半分の電圧が印加されることになる。一方、メモリ部ＭＵに外部抵抗ＥＸＲが直列接続されていない場合には、メモリ部ＭＵに低抵抗化初期パルスの電圧が印加されることになる。したがって、本実施の形態２では、メモリ部ＭＵの抵抗値が２ＭΩから１ｋΩへ急激に低下した場合であっても、メモリ部ＭＵに印加される電圧を、外部抵抗ＥＸＲが直列接続されていない場合の半分に低減することができるのである。この結果、本実施の形態２によれば、メモリ部ＭＵに大電流が流れることにより大きなジュール熱が発生することを抑制することができ、これにより、大きなジュール熱に起因して記録再生膜の超格子構造が破壊されることを防止することができる。このことから、本実施の形態２によれば、使用不可となるメモリセルの数を低減することができる。例えば、実施の形態２のＧｅＴｅ／Ｓｂ２Ｔｅ３超格子相変化メモリにおいて、使用不可と判断されたメモリセルは、全体の約０．０２％となり、実施の形態２のＳｎＴｅ／Ｓｂ２Ｔｅ３超格子相変化メモリにおいて、使用不可と判断されたメモリセルは、全体の約０．０４％となった。このことから、使用不可となるメモリセルを低減する観点からは、本実施の形態２における初期化工程が有用であることがわかる。
【００７８】
なお、外部抵抗ＥＸＲの抵抗値は、メモリセルの動作特性によって最適化すればよい。また、高抵抗化工程においては、外部抵抗ＥＸＲは必ずしも必要ではないと考えられるため、例えば、外部抵抗ＥＸＲをトランジスタから構成する場合には、トランジスタをオン状態にすればよい。さらに、本実施の形態２における外部抵抗ＥＸＲは、初期化工程終了後のテスト工程や、実際に超格子相変化メモリを低電力動作させる際において、セットパルスをメモリ部ＭＵに印加する場合にも適用することができる。なぜなら、リセット状態のメモリセルをセット状態のメモリセルに遷移させる場合も、メモリ部ＭＵの抵抗値は急激に低下するからである。
【００７９】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００８０】
前記実施の形態では、互いに組成の異なる２種類の膜を積層することにより、超格子相変化メモリの超格子構造を形成する例について説明したが、本発明の技術的思想は、これに限らず、例えば、互いに組成の異なる３種類以上の膜を積層することにより、超格子相変化メモリの超格子構造を形成する例にも適用することができる。
【産業上の利用可能性】
【００８１】
本発明は、超格子相変化メモリを製造する製造業に幅広く適用することができる。
【符号の説明】
【００８２】
１Ｓ  基板
ＢＥ  下部電極
ＢＬ  ビット線
ＢＬ１  ビット線
ＢＬ２  ビット線
ＢＬ３  ビット線
ＢＬ４  ビット線
ＤＩ  ダイオード
ＥＸＲ  外部抵抗
ＦＤＦ  下地膜
ＨＩＰＬ  高抵抗化初期パルス
ＩＬ１  層間絶縁膜
ＩＬ２  層間絶縁膜
ＩＰＬ  初期パルス
ＬＩＰＬ  低抵抗化初期パルス
ＭＡ１  メモリセルアレイ
ＭＣ  メモリセル
ＭＣ１  メモリセル
ＭＦ  金属膜
ＭＲＦ  記録再生膜
ＭＵ  メモリ部
ＲＰＬ  リードパルス
ＳＭＣ  選択セル
ＵＥ  上部電極
ＷＬ  ワード線
ＷＬ１  ワード線
ＷＬ２  ワード線
ＷＬ３  ワード線
ＷＬ４  ワード線
ＷＬ５  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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