(57)【要約】【課題】キャパシタの特性の劣化を抑止する。【解決手段】半導体装置の製造方法は、基板上方にキャパシタを形成する工程と、前記キャパシタを覆う層間絶縁膜を形成する工程と、前記層間絶縁膜をエッチングして、前記層間絶縁膜に、前記キャパシタに達するコンタクトホールを形成する工程と、前記コンタクトホール内にＡＬＤ法により第１水素バリア膜を形成する工程と、前記第１水素バリア膜をエッチバックして、前記コンタクトホール内で前記キャパシタの少なくとも一部を露出させる工程と、前記露出させる工程の後、前記コンタクトホール内に、露出した前記キャパシタを覆う第１導電膜を形成する工程と、を備える。【選択図】図１７
2015053420.tif 000002
【特許請求の範囲】
【請求項１】
基板上方にキャパシタを形成する工程と、
前記キャパシタを覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜をエッチングして、前記層間絶縁膜に、前記キャパシタに達するコンタクトホールを形成する工程と、
前記コンタクトホール内にＡＬＤ法により第１水素バリア膜を形成する工程と、
前記第１水素バリア膜をエッチバックして、前記コンタクトホール内で前記キャパシタの少なくとも一部を露出させる工程と、
前記露出させる工程の後、前記コンタクトホール内に、露出した前記キャパシタを覆う第１導電膜を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１水素バリア膜は酸化アルミニウム膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１導電膜を形成する工程の後、ＡＬＤ法により、前記コンタクトホール内に第２導電膜を形成する工程を備えることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記露出させる工程の後、前記第１導電膜をスパッタエッチングして、前記第１導電膜の粒子を飛散させて、前記コンタクトホール内に前記第１導電膜の粒子を堆積する工程を備えることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
基板上方にキャパシタを形成する工程と、
前記キャパシタ上に層間絶縁膜を形成する工程と、
前記層間絶縁膜をエッチングして、前記層間絶縁膜に、前記キャパシタに達するコンタクトホールを形成する工程と、
前記コンタクトホール内に第１導電膜を形成する工程と、
前記第１導電膜を形成する工程の後、前記コンタクトホール内にＡＬＤ法により第１水素バリア膜を形成する工程と、
前記第１水素バリア膜をエッチバックして、前記コンタクトホール内で前記第１導電膜の少なくとも一部を露出させる工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項６】
前記第１水素バリア膜は酸化アルミニウム膜であることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記露出させる工程の後、ＡＬＤ法により、前記コンタクトホール内に第２導電膜を形成する工程を備えることを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
前記露出させる工程の後であって前記第２導電膜を形成する工程の前に、前記第１導電膜をスパッタエッチングして、前記第１導電膜の粒子を飛散させて、前記コンタクトホール内に前記第１導電膜の粒子を堆積する工程を備えることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
基板上方にキャパシタを形成する工程と、
前記キャパシタを覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜をエッチングして、前記層間絶縁膜に、前記キャパシタに達するコンタクトホールを形成する工程と、
前記コンタクトホール内に第１導電膜を形成する工程と、
前記第１導電膜をスパッタエッチングして、前記コンタクトホール内で前記キャパシタを露出させつつ、前記第１導電膜の粒子を飛散させて、前記コンタクトホール内に前記第１導電膜の粒子を堆積する工程と、
前記第１導電膜の粒子を堆積する工程の後、前記コンタクトホール内に第２導電膜を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、強誘電体の分極反転を利用して情報を記憶する強誘電体キャパシタを備える強誘電体メモリ（Ferroelectric Random Access Memory：ＦｅＲＡＭ）の開発が進められている。強誘電体メモリは、電源を切っても、記憶された情報が消失しない不揮発性メモリであり、高集積度、高速駆動、高耐久性及び低消費電力を実現できるという優れた特性を有している。
【０００３】
強誘電体キャパシタの強誘電体膜の材料としては、残留分極量が大きなＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）やＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）等のペロブスカイト結晶構造を有する強誘電体酸化物が主に用いられている。これらの強誘電体酸化物の残留分極量は、１０〜３０μＣ／ｃｍ2程度である。強誘電体キャパシタは、下部電極にＰｔ（白金）膜を用い
、上部電極にＩｒＯｘ（酸化イリジウム：ｘは正の整数）膜を用いるのが、近年の主流になりつつある。下部電極にＰｔ膜を用いる理由として、ＰＺＴの結晶構造はＰｔの結晶構造に近く、Ｐｔの結晶配向が揃った上にＰＺＴを形成すると、ＰＺＴの結晶配向が向上するためである。また、上部電極にＩｒＯｘ膜を用いる理由として、上部電極にＰｔ膜を用いると、Ｐｔ膜の還元作用により強誘電体膜が還元される場合があるが、上部電極にＩｒＯｘ膜を用いると、強誘電体膜の還元が生じ難いためである。
【０００４】
強誘電体キャパシタを水素、水分から保護するため、強誘電体キャパシタを覆うように酸化アルミニウム膜を形成する技術や、強誘電体キャパシタ上に形成された層間絶縁膜上に酸化アルミニウム膜を形成する技術が知られている。酸化アルミニウム膜は、水素や水分の拡散を抑止するため、強誘電体キャパシタの保護膜として用いられている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平７−４５５５４号公報
【特許文献２】特開平８−１３９１９０号公報
【特許文献３】特開２００６−４９７９５号公報
【特許文献４】特開２００６−３４４７４９号公報
【特許文献５】特開２００７−１８０３１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
強誘電体キャパシタに対して電圧印加等を行うため、強誘電体キャパシタ上の層間絶縁膜にコンタクトホールを形成し、コンタクトホール内にコンタクトプラグを形成する。例えば、フォトリソグラフィ及びエッチングにより、強誘電体キャパシタ上の層間絶縁膜にコンタクトホールを形成する。層間絶縁膜にコンタクトホールを形成する際、エッチング生成物が強誘電体キャパシタ上に付着する場合がある。エッチング生成物が強誘電体キャパシタ上に付着していると、コンタクトホール内にコンタクトプラグを形成する際、強誘電体キャパシタ中の酸素が還元され、強誘電体キャパシタの強誘電体特性が劣化する場合がある。本件は、キャパシタの特性の劣化を抑止する技術を提供する。
【課題を解決するための手段】
【０００７】
本件の一観点による半導体装置の製造方法は、基板上方にキャパシタを形成する工程と
、前記キャパシタを覆う層間絶縁膜を形成する工程と、前記層間絶縁膜をエッチングして、前記層間絶縁膜に、前記キャパシタに達するコンタクトホールを形成する工程と、前記コンタクトホール内にＡＬＤ法により第１水素バリア膜を形成する工程と、前記第１水素バリア膜をエッチバックして、前記コンタクトホール内で前記キャパシタの少なくとも一部を露出させる工程と、前記露出させる工程の後、前記コンタクトホール内に、露出した前記キャパシタを覆う第１導電膜を形成する工程と、を備える。
【０００８】
本件の一観点による半導体装置の製造方法は、基板上方にキャパシタを形成する工程と、前記キャパシタ上に層間絶縁膜を形成する工程と、前記層間絶縁膜をエッチングして、前記層間絶縁膜に、前記キャパシタに達するコンタクトホールを形成する工程と、前記コンタクトホール内に第１導電膜を形成する工程と、前記第１導電膜を形成する工程の後、前記コンタクトホール内にＡＬＤ法により第１水素バリア膜を形成する工程と、前記第１水素バリア膜をエッチバックして、前記コンタクトホール内で前記第１導電膜の少なくとも一部を露出させる工程と、を備える。
【発明の効果】
【０００９】
本件によれば、キャパシタの特性の劣化を抑止することができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、実施例１に係る半導体装置の製造方法を示す工程図である。
【図２】図２は、実施例１に係る半導体装置の製造方法を示す工程図である。
【図３】図３は、実施例１に係る半導体装置の製造方法を示す工程図である。
【図４】図４は、実施例１に係る半導体装置の製造方法を示す工程図である。
【図５】図５は、実施例１に係る半導体装置の製造方法を示す工程図である。
【図６】図６は、実施例１に係る半導体装置の製造方法を示す工程図である。
【図７】図７は、実施例１に係る半導体装置の製造方法を示す工程図である。
【図８】図８は、実施例１に係る半導体装置の製造方法を示す工程図である。
【図９】図９は、実施例１に係る半導体装置の製造方法を示す工程図である。
【図１０】図１０は、実施例１に係る半導体装置の製造方法を示す工程図である。
【図１１】図１１は、実施例１に係る半導体装置の製造方法を示す工程図である。
【図１２】図１２は、実施例１に係る半導体装置の製造方法を示す工程図である。
【図１３】図１３は、実施例１に係る半導体装置の製造方法を示す工程図である。
【図１４】図１４は、エッチング生成物が強誘電体キャパシタの上部電極部上に残存する場合の断面図である。
【図１５】図１５は、実施例１に係る半導体装置の製造方法を示す工程図である。
【図１６】図１６は、実施例１に係る半導体装置の製造方法を示す工程図である。
【図１７】図１７は、実施例１に係る半導体装置の製造方法を示す工程図である。
【図１８】図１８は、実施例１に係る半導体装置の製造方法を示す工程図である。
【図１９】図１９は、実施例１に係る半導体装置の製造方法を示す工程図である。
【図２０】図２０は、実施例１に係る半導体装置の製造方法を示す工程図である。
【図２１】図２１は、実施例１の変形例１に係る半導体装置の製造方法を示す工程図である。
【図２２】図２２は、実施例１の変形例１に係る半導体装置の製造方法を示す工程図である。
【図２３】図２３は、実施例１の変形例２に係る半導体装置の製造方法を示す工程図である。
【図２４】図２４は、実施例１の変形例２に係る半導体装置の製造方法を示す工程図である。
【図２５】図２５は、実施例２に係る半導体装置の製造方法を示す工程図である。
【図２６】図２６は、実施例２に係る半導体装置の製造方法を示す工程図である。
【図２７】図２７は、実施例２に係る半導体装置の製造方法を示す工程図である。
【図２８】図２８は、実施例２に係る半導体装置の製造方法を示す工程図である。
【図２９】図２９は、実施例２に係る半導体装置の製造方法を示す工程図である。
【図３０】図３０は、実施例２に係る半導体装置の製造方法を示す工程図である。
【図３１】図３１は、実施例２の変形例１に係る半導体装置の製造方法を示す工程図である。
【図３２】図３２は、実施例２の変形例１に係る半導体装置の製造方法を示す工程図である。
【図３３】図３３は、実施例２の変形例２に係る半導体装置の製造方法を示す工程図である。
【図３４】図３４は、実施例２の変形例２に係る半導体装置の製造方法を示す工程図である。
【図３５】図３５は、実施例３に係る半導体装置の製造方法を示す工程図である。
【図３６】図３６は、実施例３に係る半導体装置の製造方法を示す工程図である。
【図３７】図３７は、実施例３に係る半導体装置の製造方法を示す工程図である。
【図３８】図３８は、実施例３に係る半導体装置の製造方法を示す工程図である。
【図３９】図３９は、実施例４に係る半導体装置の製造方法を示す工程図である。
【図４０】図４０は、実施例４に係る半導体装置の製造方法を示す工程図である。
【図４１】図４１は、実施例４に係る半導体装置の製造方法を示す工程図である。
【図４２】図４２は、実施例４に係る半導体装置の製造方法を示す工程図である。
【図４３】図４３は、実施例５に係る半導体装置の製造方法を示す工程図である。
【図４４】図４４は、実施例５に係る半導体装置の製造方法を示す工程図である。
【図４５】図４５は、実施例５に係る半導体装置の製造方法を示す工程図である。
【図４６】図４６は、実施例５に係る半導体装置の製造方法を示す工程図である。
【図４７】図４７は、実施例６に係る半導体装置の製造方法を示す工程図である。
【図４８】図４８は、実施例６に係る半導体装置の製造方法を示す工程図である。
【図４９】図４９は、実施例６に係る半導体装置の製造方法を示す工程図である。
【図５０】図５０は、スタック型の強誘電体キャパシタを有するＦｅＲＡＭの製造方法を示す工程図である。
【図５１】図５１は、エッチング生成物が、上部電極部上に残存する場合の模式図である。
【図５２】図５２は、エッチング生成物が、上部電極部上に残存する場合の断面図である。
【図５３】図５３は、コンタクトホール内に導電膜を形成する場合の断面図である。
【図５４】図５４は、コンタクトホール内にＷ膜を形成する場合の断面図である。
【図５５】図５５は、コンタクトホール内にＷ膜を埋め込んだ場合の断面図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して、実施形態に係る半導体装置及び半導体装置の製造方法について説明する。以下の実施例１から実施例６の構成は例示であり、実施形態に係る半導体装置の製造方法及び半導体装置は実施例１から実施例６の構成に限定されない。
【００１２】
〈実施例１〉
実施例１に係る半導体装置及び半導体装置の製造方法について説明する。図１〜図２０は、実施例１に係る半導体装置の製造方法を示す工程図及び断面図である。実施例１では、プレーナ型の強誘電体キャパシタを有するＦｅＲＡＭ（Ferroelectric Random Access Memory）を例として説明する。ＦｅＲＡＭは、半導体装置の一例である。
【００１３】
まず、図１に示す工程図について説明する。半導体基板１には、素子領域を画定する素子分離絶縁膜（素子分離領域）２が形成されている。半導体基板１は、例えば、シリコン
（Ｓｉ）基板である。半導体基板１は、基板の一例である。例えば、ＬＯＣＯＳ（Local Oxidation Silicon）法又はＳＴＩ（Shallow Trench Isolation）法により、半導体基板
１に素子分離絶縁膜２を形成する。半導体基板１内には、ｐウェル３が形成されている。半導体基板１におけるｎ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタ形成領域
４にホウ素（Ｂ）等のｐ型不純物をイオン注入することにより、半導体基板１内にｐウェル３を形成する。図１では図示していないが、半導体基板１内には、ｎウェルが形成されている。半導体基板１におけるｐ型ＭＯＳトランジスタ形成領域にリン（Ｐ）等のｎ型不純物をイオン注入することにより、半導体基板１内にｎウェルを形成する。
【００１４】
半導体基板１におけるｐウェル３及びｎウェル上には、ゲート絶縁膜（図示せず）を介して、ゲート電極５が形成されている。例えば、半導体基板１の表面を熱酸化することにより、ゲート絶縁膜を形成する。例えば、ＣＶＤ（Chemical Vapor Deposition：化学気
相成長）法により、半導体基板１上にポリシリコンを形成し、フォトリソグラフィ及び異方性ドライエッチングにより、ポリシリコンをパターニングすることにより、ゲート電極５を形成する。ｐウェル３内には、ｎ型ＬＤＤ（Lightly Doped Drain）領域６が形成さ
れている。ゲート電極５をマスクとして、ｐウェル３にリン等のｎ型不純物をイオン注入することにより、ｐウェル３内にｎ型ＬＤＤ領域６を形成する。図１では図示していないが、ｎウェル内には、ｐ型ＬＤＤ領域が形成されている。ゲート電極５をマスクとして、ｎウェルにホウ素等のｐ型不純物をイオン注入することにより、ｎウェル内にｐ型ＬＤＤ領域を形成する。
【００１５】
ゲート電極５の側壁部分にはサイドウォール絶縁膜７が形成されている。例えば、ＣＶＤ法により、半導体基板１上にシリコン酸化膜（ＳｉＯ2）及びシリコン窒化膜（ＳｉＮ
）等の絶縁膜を形成し、絶縁膜をエッチバックすることにより、サイドウォール絶縁膜７を形成する。ｐウェル３内には、ｎ型ソース・ドレイン拡散領域８が形成されている。ゲート電極５及びサイドウォール絶縁膜７をマスクとして、ｐウェル３内にヒ素（Ａｓ）等のｎ型不純物をイオン注入することにより、ｐウェル３内にｎ型ソース・ドレイン拡散領域８を形成する。図１では図示していないが、ｎウェル内には、ｐ型ソース・ドレイン拡散領域が形成されている。ゲート電極５及びサイドウォール絶縁膜７をマスクとして、ｎウェル内にホウ素等のｐ型不純物をイオン注入することにより、ｎウェル内にｐ型ソース・ドレイン拡散領域を形成する。
【００１６】
このように、半導体基板１におけるｎ型ＭＯＳトランジスタ形成領域４には、ゲート絶縁膜、ゲート電極５、ｎ型ＬＤＤ領域６、サイドウォール絶縁膜７及びｎ型ソース・ドレイン拡散領域８を有するｎ型ＭＯＳトランジスタ９が形成されている。図１では図示していないが、半導体基板１におけるｐ型ＭＯＳトランジスタ形成領域には、ゲート絶縁膜、ゲート電極５、ｐ型ＬＤＤ領域、サイドウォール絶縁膜７及びｐ型ソース・ドレイン拡散領域を有するｐ型ＭＯＳトランジスタが形成されている。なお、ゲート電極５、ｎ型ソース・ドレイン拡散領域８及びｐ型ソース・ドレイン拡散領域の表面に、コバルトシリサイド及びチタンシリサイド等のシリサイド層を形成するようにしてもよい。
【００１７】
次に、図２に示す工程において、例えば、プラズマＣＶＤ法により、半導体基板１上にストッパ膜１１を２００ｎｍ程度形成する。ストッパ膜１１は、例えば、ＳｉＯＮ膜である。次いで、例えば、ＣＶＤ法又はプラズマＣＶＤ法により、ストッパ膜１１上に層間絶縁膜１２を６００ｎｍ程度形成する。層間絶縁膜１２は、例えば、シリコン酸化膜の一例であるＴＥＯＳ−ＮＳＧ（Tetra Ethyl Ortho Silicate - Nondoped Silicate Glass）膜である。次に、例えば、ＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）法に
より、層間絶縁膜１２を２００ｎｍ程度研磨して、層間絶縁膜１２の表面を平坦化する。
【００１８】
次いで、図３に示す工程において、フォトリソグラフィにより、層間絶縁膜１２上にフ
ォトレジスト膜（図示せず）を形成する。次に、フォトレジスト膜をマスクとして、異方性ドライエッチングを行うことにより、層間絶縁膜１２にｎ型ＭＯＳトランジスタ９及びｐ型トランジスタに達するコンタクトホールを形成する。次いで、例えば、アッシングにより、層間絶縁膜１２上のフォトレジスト膜を除去する。次に、コンタクトホールの側壁を７ｎｍ程度、ＲＦエッチングした後、例えば、ＣＶＤ法により、層間絶縁膜１２上にＴｉ（チタン）膜を１０ｎｍ程度、ＴｉＮ（窒化チタン）膜を２０ｎｍ程度形成する。これにより、コンタクトホール内にＴｉ膜及びＴｉＮ膜が形成される。次いで、例えば、ＣＶＤ法により、層間絶縁膜１２上にＷ（タングステン）膜を形成する。これにより、コンタクトホール内にＷ膜が形成される。次に、例えば、ＣＭＰ法により、層間絶縁膜１２上のＴｉ膜、ＴｉＮ膜及びＷ膜を除去することにより、コンタクトホール内にコンタクトプラグ１３を形成する。
【００１９】
次に、図４に示す工程において、例えば、ＣＶＤ法又はプラズマＣＶＤ法により、層間絶縁膜１２上にストッパ膜１４を１００ｎｍ程度形成する。ストッパ膜１４は、例えば、ＳｉＯＮ膜である。
【００２０】
次いで、図５に示す工程において、例えば、ＣＶＤ法又はプラズマＣＶＤ法により、ストッパ膜１４上に層間絶縁膜１５を１００ｎｍ程度形成する。層間絶縁膜１５は、例えば、シリコン酸化膜の一例であるＴＥＯＳ−ＮＳＧ膜である。次に、層間絶縁膜１５の脱水処理として、窒素雰囲気中において、６５０℃程度の温度で、熱処理を行う。次いで、例えば、ＰＶＤ（Physical Vapor Deposition：物理気相成長）法により、層間絶縁膜１５
上に水素バリア膜（水素拡散抑止膜）１６を２０ｎｍ程度形成する。水素バリア膜１６は、絶縁膜であり、例えば、ＡＬＯ膜（酸化アルミニウム膜、アルミナ膜）である。次に、例えば、半導体基板１をＲＴＡ（Rapid Thermal Annealing）装置内に載置し、酸素雰囲
気中において、６５０℃程度の温度で、熱処理を行う。
【００２１】
次いで、図６に示す工程において、例えば、ＰＶＤ法により、水素バリア膜１６上に下部電極膜１７を１５０〜１６０ｎｍ程度形成する。下部電極膜１７は、例えば、Ｐｔ（白金）膜である。次に、例えば、ＰＶＤ法により、下部電極膜１７上に強誘電体膜１８を１５０〜２００ｎｍ程度形成する。強誘電体膜１８は、例えば、ＰＺＴ（ＰｂＺｒXＴｉ1-XＯ3：ｘ＜０．５）膜である。次いで、例えば、半導体基板１をＲＴＡ装置内に載置し、
Ａｒ（アルゴン）及び酸素雰囲気中において、５７０℃程度の温度で、熱処理を行う。次に、例えば、ＰＶＤ法により、強誘電体膜１８上に上部電極膜１９を５０ｎｍ程度形成する。上部電極膜１９は、例えば、ＩｒＯｘ（酸化イリジウム）膜である。次いで、例えば、半導体基板１をＲＴＡ装置内に載置し、Ａｒ及び酸素雰囲気中において、７１０℃程度の温度で、熱処理を行う。次いで、例えば、ＰＶＤ法により、上部電極膜１９上に再度、２００ｎｍ程度の上部電極膜１９を形成する。なお、図６では、上部電極膜１９の２層膜を１層膜として表示している。
【００２２】
次に、図７に示す工程において、例えば、フォトリソグラフィ法により、上部電極膜１９上にフォトレジスト膜（図示せず）を形成する。次いで、上部電極膜１９上のフォトレジスト膜をマスクとして、異方性ドライエッチングを行うことにより、上部電極膜１９をパターニングする。これにより、強誘電体膜１８上に上部電極部２１が形成される。次に、例えば、アッシングにより、上部電極部２１上のフォトレジスト膜を除去する。次いで、例えば、半導体基板１を縦型炉（加熱炉）内に載置し、酸素雰囲気中において、６５０℃程度の温度で、熱処理を行うことにより、強誘電体膜１８の回復アニールを実施する。次に、例えば、フォトリソグラフィ法により、上部電極部２１上にフォトレジスト膜（図示せず）を形成する。上部電極膜１９上のフォトレジスト膜をマスクとして、異方性ドライエッチングを行うことにより、強誘電体膜１８をパターニングする。これにより、下部電極膜１７上に強誘電体部２２が形成される。次いで、例えば、アッシングにより、上部
電極部２１上のフォトレジスト膜を除去する。
【００２３】
次に、半導体基板１を縦型炉内に載置し、酸素雰囲気中において、３５０℃程度の温度で、熱処理を行うことにより、強誘電体膜１８の回復アニールを実施する。次いで、強誘電体部２２を保護するため、例えば、ＰＶＤ法により、上部電極部２１及び強誘電体部２２を覆う水素バリア膜（図示せず）を下部電極膜１７上に５０ｎｍ程度形成する。上部電極部２１及び強誘電体部２２を覆う水素バリア膜は、絶縁膜であり、例えば、ＡＬＯ膜である。次に、例えば、半導体基板１を縦型炉内に載置し、酸素雰囲気中において、５５０℃程度の温度で、熱処理を行う。
【００２４】
次に、図８に示す工程において、例えば、フォトリソグラフィ法により、上部電極部２１及び下部電極膜１７上にフォトレジスト膜（図示せず）を形成する。次いで、上部電極部２１及び下部電極膜１７上のフォトレジスト膜をマスクとして、異方性ドライエッチングを行うことにより、下部電極膜１７をパターニングすることにより、水素バリア膜１６上に下部電極部２３が形成される。これにより、上部電極部２１、強誘電体部２２及び下部電極部２３を有する強誘電体キャパシタ２４が、半導体基板１上方であって、水素バリア膜１６上に形成される。下部電極部２３上に強誘電体部２２が形成され、強誘電体部２２上に上部電極部２１が形成されている。強誘電体キャパシタ２４は、キャパシタの一例である。
【００２５】
次いで、例えば、アッシングにより、上部電極部２１及び下部電極膜１７上のフォトレジスト膜を除去する。次に、例えば、半導体基板１を縦型炉内に載置し、酸素雰囲気中において、６５０℃程度の温度で、熱処理を行うことにより、強誘電体膜１８の回復アニールを実施する。次いで、強誘電体キャパシタ２４を保護するため、例えば、ＰＶＤ法により、強誘電体キャパシタ２４を覆う水素バリア膜（水素拡散抑止膜）２５を、強誘電体キャパシタ２４及び水素バリア膜１６上に２０ｎｍ程度形成する。水素バリア膜２５は、絶縁膜であり、例えば、例えば、ＡＬＯ膜である。
【００２６】
次に、例えば、半導体基板１を縦型炉内に載置し、酸素雰囲気中において、５５０℃程度の温度で、熱処理を行う。次いで、例えば、ＣＶＤ法又はプラズマＣＶＤ法により、強誘電体キャパシタ２４及び水素バリア膜２５を覆う層間絶縁膜２６を、水素バリア膜２５上に１５００ｎｍ程度形成する。層間絶縁膜２６は、例えば、シリコン酸化膜の一例であるＴＥＯＳ−ＮＳＧ膜である。また、埋め込み性の良いＨＤＰ（High Density Plasma）
ＣＶＤ法により、層間絶縁膜２６を形成してもよい。次に、例えば、ＣＭＰ法により、層間絶縁膜２６の表面を平坦化する。
【００２７】
次いで、図９に示す工程において、例えば、ＣＶＤ法又はプラズマＣＶＤ法により、層間絶縁膜２６上に層間絶縁膜２７を１００ｎｍ程度形成する。層間絶縁膜２７は、例えば、シリコン酸化膜の一例であるＴＥＯＳ−ＮＳＧ膜である。次に、例えば、ＰＶＤ法により、層間絶縁膜２７上に水素バリア膜（水素拡散抑止膜）２８を５０ｎｍ程度形成する。水素バリア膜２８は、絶縁膜であり、例えば、ＡＬＯ膜である。次いで、例えば、ＣＶＤ法により、水素バリア膜２８上に層間絶縁膜２９を１００ｎｍ程度形成する。層間絶縁膜２９は、例えば、シリコン酸化膜の一例であるＴＥＯＳ−ＮＳＧ膜である。
【００２８】
次に、図１０に示す工程において、例えば、フォトリソグラフィ法により、層間絶縁膜２９上にフォトレジスト膜３１を形成する。図１０〜図１３では、強誘電体キャパシタ２４の周辺を拡大して示している。次いで、図１１に示す工程において、フォトレジスト膜３１をマスクとして、異方性ドライエッチングを行うことにより、層間絶縁膜２６、２７、２９及び水素バリア膜２５、２８に、強誘電体キャパシタ２４に達するコンタクトホール３２を形成する。すなわち、層間絶縁膜２６、２７、２９及び水素バリア膜２５、２８
に、強誘電体キャパシタ２４の上部電極部２１及び下部電極部２３に達するコンタクトホール３２を形成する。水素バリア膜２５、２８は、エッチングガスとの反応性が低いため、エッチングによって、エッチング生成物３３が、フォトレジスト膜３１の開口部の側壁及びコンタクトホール３２の側壁に付着する。なお、エッチング生成物３３は、上部電極上に水素バリア膜が存在すれば生成され得る。そのため、キャパシタ２４上に成膜される層間絶縁膜や水素バリア膜は、図１０の構成に限定されない。
【００２９】
次に、図１２に示す工程において、例えば、アッシングにより、フォトレジスト膜３１を除去し、硝酸処理等の薬液処理を行う。エッチング生成物３３は、アッシングや薬液処理では除去されないため、エッチング生成物３３がコンタクトホール３２から突き出た状態になる。また、コンタクトホール３２から突き出たエッチング生成物３３が倒れて、エッチング生成物３３が花びら状になる場合がある。次いで、図１３に示す工程において、ブラシスクラバーを用いて、エッチング生成物３３を除去する。ブラシスクライバーは、ブラシ及び水によって、対象物を除去する方法である。ブラシスクラバーを用いて、エッチング生成物３３を物理的に除去すると、エッチング生成物３３が砕け散って、飛散する。
【００３０】
ここで、本願発明者が検討した結果、見出した課題について、図５１から図５５を参照して説明する。図５１は、エッチング生成物３３が、上部電極部２１に達するコンタクトホール３２内に落ちて、エッチング生成物３３が、上部電極部２１上に残存する場合の模式図である。図５２は、エッチング生成物３３が、上部電極部２１に達するコンタクトホール３２内に落ちて、エッチング生成物３３が、上部電極部２１上に残存する場合の断面図である。エッチング生成物３３は、ＡＬＯ膜、シリコン酸化膜及びフォトレジスト膜が結合したものであり、薬液処理ではエッチング生成物３３を除去できないため、ブラシスクラバーを用いて、エッチング生成物３３を除去している。しかし、エッチング生成物３３が、コンタクトホール３２内に落ちると、エッチング生成物３３を除去しきれずに、エッチング生成物３３が上部電極部２１上に残存する場合がある。
【００３１】
エッチング生成物３３が上部電極部２１上に残存すると、コンタクトホール３２内にコンタクトプラグを形成する場合、以下の課題がある。コンタクトホール３２内にコンタクトプラグを形成する場合、まず、図５３に示すように、例えば、スパッタリング法によって、コンタクトホール３２内に導電膜（グルー膜）９１を形成する。導電膜９１は、例えば、ＴｉＮ膜である。導電膜９１は、上部電極部２１上であって、エッチング生成物３３によって遮蔽されていない部分に成膜される。また、導電膜９１は、層間絶縁膜２９上、コンタクトホール３２の側壁及びエッチング生成物３３上に成膜される。上部電極部２１上であって、エッチング生成物３３によって遮蔽されている部分には、導電膜９１は成膜されていない。すなわち、エッチング生成物３３の下側における上部電極部２１の上面には導電膜９１が成膜されていない。したがって、エッチング生成物３３と上部電極部２１との間には、導電膜９１は形成されず、上部電極部２１の一部分が露出した状態となっている。
【００３２】
次に、図５４に示すように、例えば、ＣＶＤ法によって、コンタクトホール３２内にＷ膜９２を形成する。例えば、ＷＦ6（六フッ化タングステン）及び水素をコンタクトホー
ル３２内に導入し、ＷＦ6を水素で還元することにより、コンタクトホール３２内にＷ膜
９２を形成する。Ｗ膜９２は、導電膜９１を核として成長が始まる。エッチング生成物３３と上部電極部２１との間には、導電膜９１が形成されていない。したがって、エッチング生成物３３と上部電極部２１との間には、Ｗ膜９２が形成されない。そのため、コンタクトホール３２内に水素を導入している間、エッチング生成物３３の下側における上部電極部２１が水素に晒される。
【００３３】
上部電極部２１が水素に晒されることにより、上部電極部２１が水素によって還元され、上部電極部２１から酸素が奪われる。上部電極部２１が、ＩｒＯｘである場合、ＩｒＯｘは、ある組成比に調整されてスパッタされている。例えば、ＩｒＯｘの組成比が、Ｉｒ：Ｏ＝１：３である場合、上部電極部２１が水素によって還元されると、ＩｒＯｘの組成比は、Ｉｒ：Ｏ＝１：２となる。このように、ＩｒＯｘの組成比が変わると、強誘電体キャパシタ２４の強誘電体特性が劣化する。また、上部電極部２１において、酸素が存在していた部分が、酸素離脱により空になるため、上部電極部２１の膜質が悪くなる。このような欠損膜の場合、その後の熱処理により、上部電極部２１の低密度化や空孔の発生等の不具合が発生する。
【００３４】
上部電極部２１が水素に晒されることにより、強誘電体部２２が水素によって還元され、強誘電体部２２から酸素が奪われる場合がある。強誘電体部２２がＰＺＴである場合、ＰＺＴの初期組成から、水素還元によって酸素が離脱すると、ＰＺＴ結晶組成が理想状態から崩れ、強誘電体キャパシタ２４の強誘電体特性が劣化する。例えば、ＰＺＴの酸素離脱が発生すると、強誘電体キャパシタ２４の疲労特性が著しく悪くなる。
【００３５】
図５５に示すように、コンタクトホール３２内にＷ膜９２が埋め込まれるまで、ＷＦ6
及び水素をコンタクトホール３２内に導入する。したがって、コンタクトホール３２内にＷ膜９２が埋め込まれるまで、コンタクトホール３２内に水素が導入され、エッチング生成物３３の下側における上部電極部２１は水素に晒され続ける。このように、コンタクトホール３２内にＷ膜９２が埋め込まれるまで、上部電極部２１が水素によって還元され、強誘電体キャパシタ２４の強誘電体特性が劣化する。強誘電体特性が劣化した強誘電体キャパシタ２４は、予備試験（Preliminary Test）によりリジェクトされれば良いが、強誘電体特性が劣化した強誘電体キャパシタ２４は、予備試験ではリジェクトされ難い。リジェクトされなかった強誘電体キャパシタ２４を備えるＦｅＲＡＭは、その後、経時劣化により特性劣化し、デバイス不良となる。なお、上部電極部２１上に残存するエッチング生成物３３が大きい場合、強誘電体キャパシタ２４の導通が確保されなくなる可能性がある。しかし、上部電極部２１上に残存するエッチング生成物３３が大きい場合、そのような強誘電体キャパシタ２４は、予備試験によってリジェクトされる。
【００３６】
図１４は、エッチング生成物３３が、上部電極部２１に達するコンタクトホール３２内に落ちて、エッチング生成物３３が上部電極部２１上に残存する場合の断面図である。図１４では、強誘電体キャパシタ２４の周辺を拡大して示している。上述のように、エッチング生成物３３が上部電極部２１上に残存していると、強誘電体キャパシタ２４の強誘電体特性が劣化する場合がある。実施例１では、強誘電体キャパシタ２４の強誘電体特性の劣化を抑止するため、図１５〜図２０に示す工程を行う。図１５〜図２０では、強誘電体キャパシタ２４の周辺を拡大して示している。
【００３７】
図１５に示す工程において、例えば、ＡＬＤ（Atomic Layer Deposition：原子層堆積
）法により、コンタクトホール３２内に水素バリア膜（水素拡散抑止膜）４１を１〜５ｎｍ程度形成する。水素バリア膜４１は、絶縁膜であり、例えば、ＡＬＯ膜である。ＡＬＤ法は、成膜チャンバー内に複数種類の成長ガス（反応ガス）を交互に導入することにより、成膜対象物の表面に一原子層ずつ反応生成物を堆積させる薄膜形成方法である。すなわち、第１の成長ガスが成膜対象物上に吸着されている状態で、第１の成長ガスと反応する別の第２の成長ガスを供給することにより、第１の成長ガスと第２の成長ガスとを反応させて、成膜対象物に薄膜を形成する。この場合、第１の成長ガスを成膜対象物上に吸着させた後、吸着しなかった第１の成長ガスを不活性ガスにより排出する。次いで、第２の成長ガスを供給して、成膜対象物上に吸着した第１の成長ガスと反応させた後、反応しなかった第２の成長ガスを不活性ガスにより排出する。
【００３８】
例えば、以下の条件を用いたＡＬＤ法により、コンタクトホール３２内に水素バリア膜４１を形成してもよい。
・成膜温度：２５０℃程度
・第１の成長ガス：Ｏ3（オゾン）ガス（Ｏ3ガスをＨ2Ｏガスに代えてもよい）
・第２の成長ガス：ＴＭＡ（トリメチルアミン）ガス
水素バリア膜４１は、層間絶縁膜２９上、コンタクトホール３２の側壁、エッチング生成物３３の周囲及び上部電極部２１上であって、エッチング生成物３３によって遮蔽されていない部分に成膜される。ＡＬＤ法によって形成される水素バリア膜４１は、狭い隙間にも入り込む。そのため、水素バリア膜４１は、上部電極部２１上であって、エッチング生成物３３によって遮蔽されている部分に成膜される。すなわち、エッチング生成物３３と上部電極部２１との間に、水素バリア膜４１が成膜される。したがって、エッチング生成物３３と上部電極部２１との間にも、水素バリア膜４１が形成されており、コンタクトホール３２内における上部電極部２１の上面は、水素バリア膜４１によって覆われている。
【００３９】
次に、図１６に示す工程において、例えば、異方性エッチバックを行うことにより、上部電極部２１上であって、エッチング生成物３３によって遮蔽されていない部分における水素バリア膜４１を除去する。したがって、水素バリア膜４１が、上部電極部２１上であって、エッチング生成物３３によって遮蔽されている部分及びコンタクトホール３２の側壁に残存する。すなわち、エッチング生成物３３と上部電極部２１との間に、水素バリア膜４１が残存する。これにより、コンタクトホール３２内でキャパシタ２４の少なくとも一部が露出する。ここでは、コンタクトホール３２の側壁に水素バリア膜４１を残存させているが、コンタクトホール３２の側壁における水素バリア膜４１を除去してもよい。なお、層間絶縁膜２９上の水素バリア膜４１は、異方性エッチバックを行うことによって除去されている。
【００４０】
例えば、ＩＣＰ（Inductive Coupling Plasma）型エッチング装置で、異方性エッチバ
ックを行うことにより、水素バリア膜４１を部分的に除去してもよい。異方性エッチバックの条件としては、例えばＡｒ及びＣｌ2の雰囲気で行うアルゴンスパッタエッチングや
、Ａｒ雰囲気で行う非反応性デポジションエッチングを用いてもよい。なお、異方性エッチバックを行う際のＡｒやＣｌ2等の流量及び流量比は適宜調整し得る。また、異方性エ
ッチバックの他に、イオンスパッタエッチングを行うことにより、水素バリア膜４１を部分的に除去してもよい。
【００４１】
次いで、図１７に示す工程において、例えば、スパッタリング法によって、１５０℃程度のスパッタ温度にて、コンタクトホール３２内に導電膜（グルー膜）４２を１００ｎｍ程度形成する。すなわち、コンタクトホール３２内に、露出したキャパシタ２４を覆う導電膜４２を形成する。これにより、導電膜４２が、コンタクトホール３２内の底面の一部及び側面に形成される。導電膜４２を形成する前に、脱ガス（Degas）処理として、１５
０℃程度の温度で、熱処理を行ってもよい。導電膜４２は、Ｔｉを含む合金膜であり、例えば、ＴｉＮ膜又はＴｉＡｌＮ（窒化チタンアルミニウム）膜である。導電膜４２は、ＴｉＮ膜及びＴｉＡｌＮ膜の積層膜であってもよい。また、コンタクトホール３２内の側面に形成される導電膜４２の膜厚は、コンタクトホール３２内の底面に形成される導電膜４２の膜厚よりも薄くなってもよい。
【００４２】
導電膜４２は、層間絶縁膜２９上、コンタクトホール３２の側壁及びエッチング生成物３３上に成膜される。また、導電膜４２は、上部電極部２１上であって、水素バリア膜４１が形成されていない部分に成膜される。すなわち、導電膜４２は、上部電極部２１上であって、エッチング生成物３３によって遮蔽されていない部分に成膜される。エッチング生成物３３と上部電極部２１との間に、水素バリア膜４１が形成されている。すなわち、
上部電極部２１上であって、エッチング生成物３３によって遮蔽されている部分に、水素バリア膜４１が形成されている。水素バリア膜４１は、コンタクトホール３２内であって、強誘電体キャパシタ２４上の第１の部分に接して形成され、導電膜４２は、コンタクトホール３２内であって、強誘電体キャパシタ２４上の第２の部分に接して形成されている。したがって、コンタクトホール３２内における上部電極部２１の上面は、水素バリア膜４１及び導電膜４２によって覆われている。
【００４３】
次に、図１８に示す工程において、例えば、ＣＶＤ法によって、コンタクトホール３２内にＷ膜４３を形成する。Ｗ膜４３は、導電膜の一例である。例えば、ＷＦ6及び水素を
コンタクトホール３２内に導入し、ＷＦ6を水素で還元することにより、コンタクトホー
ル３２内にＷ膜４３を形成する。Ｗ膜４３は、導電膜４２を核として成長が始まるため、導電膜４２を覆うようにして、Ｗ膜４３がコンタクトホール３２内に形成される。コンタクトホール３２内における上部電極部２１の上面は、水素バリア膜４１及び導電膜４２によって覆われている。したがって、コンタクトホール３２内に水素を導入している間、上部電極部２１が水素に晒されることが抑止される。
【００４４】
エッチング生成物３３と上部電極部２１との間に水素バリア膜４１が形成されている。したがって、コンタクトホール３２内に水素を導入している間、エッチング生成物３３の下側における上部電極部２１が、水素に晒されることが抑止される。このように、コンタクトホール３２内にＷ膜４３を形成する際、エッチング生成物３３の下側における上部電極部２１が、水素に晒されることが抑止される。このため、上部電極部２１が水素によって還元されることが抑止され、強誘電体キャパシタ２４の強誘電体特性が劣化することが抑止される。また、強誘電体部２２が水素によって還元されることが抑止され、強誘電体キャパシタ２４の強誘電体特性が劣化することが抑止される。なお、エッチング生成物３３と上部電極部２１との間には、導電膜４２が形成されていないため、エッチング生成物３３と上部電極部２１との間には、Ｗ膜４３は形成されない。
【００４５】
次いで、図１９に示す工程において、コンタクトホール３２内にＷ膜４３が埋め込まれるまで、ＷＦ6及び水素をコンタクトホール３２内に導入する。次に、図２０に示す工程
において、例えば、ＣＭＰ法により、層間絶縁膜２９上の導電膜４２及びＷ膜４３を除去することにより、コンタクトホール３２内にコンタクトプラグ（コンタクトホールビア）４４を形成する。次いで、コンタクトプラグ４４に接続された配線等を形成した後、所望のバックエンドプロセスが行われ、半導体装置１００が製造される。実施例１に係る半導体装置１００が備えるコンタクトホール３２の側壁には、コンタクトホール３２の内側（内部）に向かって、水素バリア膜４１、導電膜４２及びＷ膜４３が順に形成されている。したがって、実施例１に係る半導体装置１００が備えるコンタクトプラグ４４は、側壁部分から中央部分に向かって、水素バリア膜４１、導電膜４２及びＷ膜４３を順に有している。
【００４６】
実施例１を以下のように変形してもよい。以下の実施例１の変形例１から変形例３を適宜組み合わせてもよい。
【００４７】
〈実施例１の変形例１〉
実施例１の変形例１に係る半導体装置及び半導体装置の製造方法について説明する。図２１及び図２２は、実施例１の変形例１に係る半導体装置の製造方法を示す工程図である。実施例１の変形例１では、図１７に示す工程を行った後、図２１に示す工程において、例えば、スパッタリング法によって、コンタクトホール３２内に導電膜（グルー膜）５１を１００ｎｍ程度形成する。導電膜５１を形成する前に、脱ガス処理として、１５０℃の温度で、熱処理を行ってもよい。導電膜５１は、Ｔｉを含む合金膜であり、例えば、ＴｉＮ膜又はＴｉＡｌＮ膜である。導電膜５１は、ＴｉＮ膜及びＴｉＡｌＮ膜の積層膜であっ
てもよい。導電膜５１は、導電膜４２上に成膜される。
【００４８】
次に、図２２に示す工程において、例えば、ＣＶＤ法によって、コンタクトホール３２内にＷ膜４３を形成する。例えば、ＷＦ6及び水素をコンタクトホール３２内に導入し、
ＷＦ6を水素で還元することにより、コンタクトホール３２内にＷ膜４３を形成する。Ｗ
膜４３は、導電膜４２、５１を核として成長が始まるため、導電膜４２、５１を覆うようにして、Ｗ膜４３がコンタクトホール３２内に形成される。エッチング生成物３３と上部電極部２１との間における空間の開口部の近傍に導電膜４２、５１が形成されており、エッチング生成物３３と上部電極部２１との間における空間の開口部が狭くなっている。また、エッチング生成物３３と上部電極部２１との間における空間の開口部が、導電膜４２、５１によって塞がれる場合がある。したがって、エッチング生成物３３と上部電極部２１との間に入り込む水素の量が低減するため、エッチング生成物３３の下側における上部電極部２１が、水素に晒されることが更に抑止される。
【００４９】
エッチング生成物３３と上部電極部２１との間における空間の開口部がＷ膜４３によって塞がれた後は、エッチング生成物３３と上部電極部２１との間における空間に水素が入り込まなくなる。エッチング生成物３３と上部電極部２１との間における空間の開口部が狭くなっている。したがって、エッチング生成物３３と上部電極部２１との間における空間の開口部がＷ膜４３によって塞がれる時間が短くなる。そのため、エッチング生成物３３と上部電極部２１との間における空間に水素が入り込む時間が短くなり、エッチング生成物３３の下側における上部電極部２１が、水素に晒されることが更に抑止される。
【００５０】
次いで、図１９及び図２０に示す工程と同様の工程を行うことにより、コンタクトホール３２内にコンタクトプラグ４４を形成する。次に、コンタクトプラグ４４に接続された配線等を形成した後、所望のバックエンドプロセスが行われ、半導体装置１００が製造される。実施例１の変形例１に係る半導体装置１００が備えるコンタクトホール３２の側壁には、コンタクトホール３２の内側に向かって、水素バリア膜４１、導電膜４２、５１及びＷ膜４３が順に形成されている。したがって、実施例１の変形例１に係る半導体装置１００が備えるコンタクトプラグ４４は、側壁部分から中央部分に向かって、水素バリア膜４１、導電膜４２、５１及びＷ膜４３を順に有している。
【００５１】
〈実施例１の変形例２〉
実施例１の変形例２に係る半導体装置及び半導体装置の製造方法について説明する。図２３及び図２４は、実施例１の変形例２に係る半導体装置の製造方法を示す工程図である。実施例１の変形例２では、図１７に示す工程を行った後、図２３に示す工程において、スパッタエッチングを行い、導電膜４２を３０ｎｍ程度削ることにより、導電膜４２の粒子を飛散させる。スパッタエッチングは、異方性エッチングであって、スパッタ装置内において、例えば、アルゴン雰囲気中で行う。導電膜４２の粒子を飛散させて、コンタクトホール３２内に導電膜４２の粒子を堆積させる。これにより、エッチング生成物３３と上部電極部２１との間に、導電膜４２の粒子が堆積する。エッチング生成物３３と上部電極部２１との間には、水素バリア膜４１が形成されているため、導電膜４２の粒子が水素バリア膜４１上に堆積する。
【００５２】
次に、図２４に示す工程において、例えば、ＣＶＤ法によって、コンタクトホール３２内にＷ膜４３を形成する。例えば、ＷＦ6及び水素をコンタクトホール３２内に導入し、
ＷＦ6を水素で還元することにより、コンタクトホール３２内にＷ膜４３を形成する。Ｗ
膜４３は、導電膜４２を核として成長が始まるため、導電膜４２を覆うようにして、Ｗ膜４３がコンタクトホール３２内に形成される。エッチング生成物３３と上部電極部２１との間に、導電膜４２の粒子が堆積している。したがって、エッチング生成物３３と上部電極部２１との間における空間が狭くなり、エッチング生成物３３と上部電極部２１との間
に入り込む水素の量が低減する。そのため、エッチング生成物３３の下側における上部電極部２１が、水素に晒されることが更に抑止される。
【００５３】
エッチング生成物３３と上部電極部２１との間における空間の開口部がＷ膜４３によって塞がれた後は、エッチング生成物３３と上部電極部２１との間における空間に水素が入り込まなくなる。エッチング生成物３３と上部電極部２１との間には、導電膜４２の粒子が堆積しているため、エッチング生成物３３と上部電極部２１との間に、Ｗ膜４３が形成される。したがって、エッチング生成物３３と上部電極部２１との間における空間の開口部がＷ膜４３によって塞がれる時間が短くなる。そのため、エッチング生成物３３と上部電極部２１との間における空間に水素が入り込む時間が短くなり、エッチング生成物３３の下側における上部電極部２１が、水素に晒されることが更に抑止される。
【００５４】
次いで、図１９及び図２０に示す工程と同様の工程を行うことにより、コンタクトホール３２内にコンタクトプラグ４４を形成する。次に、コンタクトプラグ４４に接続された配線等を形成した後、所望のバックエンドプロセスが行われ、半導体装置１００が製造される。実施例１の変形例２に係る半導体装置１００が備えるコンタクトホール３２の側壁には、コンタクトホール３２の内側に向かって、水素バリア膜４１、導電膜４２及びＷ膜４３が順に形成されている。したがって、実施例１の変形例２に係る半導体装置１００が備えるコンタクトプラグ４４は、側壁部分から中央部分に向かって、水素バリア膜４１、導電膜４２及びＷ膜４３を順に有している。
【００５５】
〈実施例１の変形例３〉
実施例１の変形例３に係る半導体装置及び半導体装置の製造方法について説明する。実施例１の変形例３では、図１６に示す工程において、異方性エッチバックを行った後、酸素アニール処理（回復アニール処理）を行う。酸素アニール処理を行うことにより、上部電極部２１、強誘電体部２２及び下部電極部２３が受けたダメージを回復させることができる。酸素アニール処理として、例えば、酸素雰囲気中において、５００℃程度の温度で、熱処理を行ってもよい。コンタクトホール３２内における導電膜４２が酸化することを抑止するため、コンタクトホール３２内に導電膜４２を形成する工程（図１７に示す工程）の前に、酸素アニール処理を行うことが好ましい。
【００５６】
〈実施例２〉
実施例２に係る半導体装置及び半導体装置の製造方法について説明する。図２５〜図３０は、実施例２に係る半導体装置の製造方法を示す工程図である。実施例２では、プレーナ型の強誘電体キャパシタを有するＦｅＲＡＭを例として説明する。ＦｅＲＡＭは、半導体装置の一例である。実施例２において、実施例１と同一の構成要素については、実施例１と同一の符号を付し、その説明を省略する。実施例２に係る半導体装置の製造方法では、実施例１の図１〜図１３に示す工程と同様の工程を行うので、その説明は省略する。実施例２では、実施例１の図１４に示す断面図の状態から、強誘電体キャパシタ２４の強誘電体特性の劣化を抑止するため、図２５〜図３０に示す工程を行う。図２５〜図３０では、強誘電体キャパシタ２４の周辺を拡大して示している。
【００５７】
図２５に示す工程において、例えば、スパッタリング法によって、コンタクトホール３２内に導電膜４２を１００ｎｍ程度形成する。導電膜４２を形成する前に、脱ガス処理として、１５０℃程度の温度で、熱処理を行ってもよい。導電膜４２は、層間絶縁膜２９上、コンタクトホール３２の側壁及びエッチング生成物３３上に成膜される。導電膜４２は、上部電極部２１上であって、エッチング生成物３３によって遮蔽されていない部分に成膜される。上部電極部２１上であって、エッチング生成物３３によって遮蔽されている部分には、導電膜４２は成膜されていない。したがって、エッチング生成物３３と上部電極部２１との間には導電膜４２は形成されず、強誘電体キャパシタ２４の上部電極部２１の
一部分が露出した状態となっている。
【００５８】
次に、図２６に示す工程において、例えば、ＡＬＤ法により、コンタクトホール３２内に水素バリア膜４１を１〜５ｎｍ程度形成する。
【００５９】
例えば、以下の条件を用いたＡＬＤ法により、コンタクトホール３２内に水素バリア膜４１を形成してもよい。
・成膜温度：２５０℃程度
・第１の成長ガス：Ｏ3ガス（Ｏ3ガスをＨ2Ｏガスに代えてもよい）
・第２の成長ガス：ＴＭＡガス
水素バリア膜４１は、導電膜４２上、コンタクトホール３２の側壁及びエッチング生成物３３の周囲に成膜される。ＡＬＤ法によって形成される水素バリア膜４１は、狭い隙間にも入り込む。そのため、水素バリア膜４１は、強誘電体キャパシタ２４の上部電極部２１上であって、エッチング生成物３３によって遮蔽されている部分に成膜される。すなわち、エッチング生成物３３と上部電極部２１との間に、水素バリア膜４１が成膜される。
【００６０】
次に、図２７に示す工程において、例えば、異方性エッチバックを行うことにより、上部電極部２１上であって、エッチング生成物３３によって遮蔽されていない部分における水素バリア膜４１を除去する。したがって、水素バリア膜４１が、上部電極部２１上であって、エッチング生成物３３によって遮蔽されている部分及びコンタクトホール３２の側壁に残存する。すなわち、エッチング生成物３３と上部電極部２１との間に水素バリア膜４１が残存する。水素バリア膜４１は、コンタクトホール３２内であって、強誘電体キャパシタ２４上の第１の部分に接して形成され、導電膜４２は、コンタクトホール３２内であって、強誘電体キャパシタ２４上の第２の部分に接して形成されている。ここでは、コンタクトホール３２の側壁に水素バリア膜４１を残存させているが、コンタクトホール３２の側壁における水素バリア膜４１を除去してもよい。なお、層間絶縁膜２９上の水素バリア膜４１は、異方性エッチバックを行うことによって除去されている。実施例１に示したエッチング条件１からエッチング条件３の何れかを用いた異方性エッチバックを行うことにより、水素バリア膜４１を部分的に除去してもよい。また、実施例１に示したエッチング条件１からエッチング条件３の他に、イオンスパッタエッチングを行うことにより、水素バリア膜４１を部分的に除去してもよい。
【００６１】
エッチング生成物３３と上部電極部２１との間に水素バリア膜４１が形成されている。すなわち、上部電極部２１上であって、エッチング生成物３３によって遮蔽されていない部分に水素バリア膜４１が形成されている。上部電極部２１上であって、エッチング生成物３３によって遮蔽されていない部分に、導電膜４２が形成されている。したがって、コンタクトホール３２内における上部電極部２１の上面は、水素バリア膜４１及び導電膜４２によって覆われている。
【００６２】
次に、図２８に示す工程において、例えば、ＣＶＤ法によって、コンタクトホール３２内にＷ膜４３を形成する。例えば、ＷＦ6及び水素をコンタクトホール３２内に導入し、
ＷＦ6を水素で還元することにより、コンタクトホール３２内にＷ膜４３を形成する。Ｗ
膜４３は、導電膜４２を核として成長が始まるため、導電膜４２を覆うようにして、Ｗ膜４３がコンタクトホール３２内に形成される。コンタクトホール３２内における上部電極部２１の上面は、水素バリア膜４１及び導電膜４２によって覆われている。したがって、コンタクトホール３２内に水素を導入している間、強誘電体キャパシタ２４の上部電極部２１が、水素に晒されることが抑止される。
【００６３】
エッチング生成物３３と上部電極部２１との間に水素バリア膜４１が形成されている。したがって、エッチング生成物３３の下側における上部電極部２１が、水素に晒されるこ
とが抑止される。このように、コンタクトホール３２内にＷ膜４３を形成する際、エッチング生成物３３の下側における上部電極部２１が、水素に晒されることが抑止される。このため、上部電極部２１が水素によって還元されることが抑止され、強誘電体キャパシタ２４の強誘電体特性が劣化することが抑止される。また、強誘電体部２２が水素によって還元されることが抑止され、強誘電体キャパシタ２４の強誘電体特性が劣化することが抑止される。なお、エッチング生成物３３と上部電極部２１との間には、導電膜４２が形成されていないため、エッチング生成物３３と上部電極部２１との間には、Ｗ膜４３は形成されない。
【００６４】
次いで、図２９に示す工程において、コンタクトホール３２内にＷ膜４３が埋め込まれるまで、ＷＦ6及び水素をコンタクトホール３２内に導入する。次に、図３０に示す工程
において、例えば、ＣＭＰ法により、層間絶縁膜２９上の導電膜４２及びＷ膜４３を除去することにより、コンタクトホール３２内にコンタクトプラグ４４を形成する。次いで、コンタクトプラグ４４に接続された配線等を形成した後、所望のバックエンドプロセスが行われ、半導体装置１００が製造される。実施例２に係る半導体装置１００が備えるコンタクトホール３２の側壁には、コンタクトホール３２の内側に向かって、導電膜４２、水素バリア膜４１及びＷ膜４３が順に形成されている。したがって、実施例２に係る半導体装置１００が備えるコンタクトプラグ４４は、側壁部分から中央部分に向かって、導電膜４２、水素バリア膜４１及びＷ膜４３を順に有している。
【００６５】
実施例２を以下のように変形してもよい。以下の実施例２の変形例１及び変形例２を適宜組み合わせてもよい。
【００６６】
〈実施例２の変形例１〉
実施例２の変形例１に係る半導体装置及び半導体装置の製造方法について説明する。図３１及び図３２は、実施例２の変形例１に係る半導体装置の製造方法を示す工程図である。実施例２の変形例１では、図２７に示す工程を行った後、図３１に示す工程において、例えば、スパッタリング法によって、コンタクトホール３２内に導電膜（グルー膜）５１を１００ｎｍ程度形成する。導電膜５１を形成する前に、脱ガス処理として、１５０℃程度の温度で、熱処理を行ってもよい。導電膜５１は、コンタクトホール３２の側壁及び導電膜４２上に成膜される。
【００６７】
次に、図３２に示す工程において、例えば、ＣＶＤ法によって、コンタクトホール３２内にＷ膜４３を形成する。例えば、ＷＦ6及び水素をコンタクトホール３２内に導入し、
ＷＦ6を水素で還元することにより、コンタクトホール３２内にＷ膜４３を形成する。Ｗ
膜４３は、導電膜４２、５１を核として成長が始まるため、導電膜４２、５１を覆うようにして、Ｗ膜４３がコンタクトホール３２内に形成される。エッチング生成物３３と上部電極部２１との間における空間の開口部の近傍に導電膜４２、５１が形成されており、エッチング生成物３３と上部電極部２１との間における空間の開口部が狭くなっている。また、エッチング生成物３３と上部電極部２１との間における空間の開口部が、導電膜４２、５１によって塞がれる場合がある。したがって、エッチング生成物３３と上部電極部２１との間に入り込む水素の量が低減するため、エッチング生成物３３の下側における上部電極部２１が、水素に晒されることが更に抑止される。
【００６８】
エッチング生成物３３と、強誘電体キャパシタ２４の上部電極部２１との間における空間の開口部がＷ膜４３によって塞がれた後は、エッチング生成物３３と、強誘電体キャパシタ２４の上部電極部２１との間における空間に水素が入り込まなくなる。エッチング生成物３３と上部電極部２１との間における空間の開口部が狭くなっている。したがって、エッチング生成物３３と上部電極部２１との間における空間の開口部がＷ膜４３によって塞がれる時間が短くなる。エッチング生成物３３と上部電極部２１との間における空間に
水素が入り込む時間が短くなり、エッチング生成物３３の下側における上部電極部２１が、水素に晒されることが更に抑止される。
【００６９】
次いで、図２９及び図３０に示す工程と同様の工程を行うことにより、コンタクトホール３２内にコンタクトプラグ４４を形成する。次いで、コンタクトプラグ４４に接続された配線等を形成した後、所望のバックエンドプロセスが行われ、半導体装置１００が製造される。実施例２の変形例１に係る半導体装置１００が備えるコンタクトホール３２の側壁には、コンタクトホール３２の内側に向かって、導電膜４２、水素バリア膜４１、導電膜５１及びＷ膜４３が順に形成されている。したがって、実施例２の変形例１に係る半導体装置１００が備えるコンタクトプラグ４４は、側壁部分から中央部分に向かって、導電膜４２、水素バリア膜４１、導電膜５１及びＷ膜４３を順に有している。
【００７０】
〈実施例２の変形例２〉
実施例２の変形例２に係る半導体装置及び半導体装置の製造方法について説明する。図３３及び図３４は、実施例２の変形例２に係る半導体装置の製造方法を示す工程図である。実施例２の変形例２では、図２７に示す工程を行った後、図３３に示す工程において、スパッタエッチングを行い、導電膜４２を３０ｎｍ程度削ることにより、導電膜４２の粒子を飛散させる。スパッタエッチングは、異方性エッチングであって、スパッタ装置内において、例えば、アルゴン雰囲気中で行う。導電膜４２の粒子を飛散させることにより、エッチング生成物３３と上部電極部２１との間に、導電膜４２の粒子を堆積させる。エッチング生成物３３と上部電極部２１との間には、水素バリア膜４１が形成されているため、導電膜４２の粒子が水素バリア膜４１上に堆積する。
【００７１】
次に、図３４に示す工程において、例えば、ＣＶＤ法によって、コンタクトホール３２内にＷ膜４３を形成する。例えば、ＷＦ6及び水素をコンタクトホール３２内に導入し、
ＷＦ6を水素で還元することにより、コンタクトホール３２内にＷ膜４３を形成する。Ｗ
膜４３は、導電膜４２を核として成長が始まるため、導電膜４２を覆うようにして、Ｗ膜４３がコンタクトホール３２内に形成される。エッチング生成物３３と上部電極部２１との間に、導電膜４２の粒子が堆積している。したがって、エッチング生成物３３と上部電極部２１との間における空間が狭くなり、エッチング生成物３３と上部電極部２１との間に入り込む水素の量が低減する。そのため、エッチング生成物３３の下側における上部電極部２１が、水素に晒されることが更に抑止される。
【００７２】
エッチング生成物３３と上部電極部２１との間における空間の開口部がＷ膜４３によって塞がれた後は、エッチング生成物３３と上部電極部２１との間における空間に水素が入り込まなくなる。エッチング生成物３３と上部電極部２１との間には、導電膜４２の粒子が堆積しているため、エッチング生成物３３と上部電極部２１との間に、Ｗ膜４３が形成される。したがって、エッチング生成物３３と上部電極部２１との間における空間の開口部がＷ膜４３によって塞がれる時間が短くなる。エッチング生成物３３と上部電極部２１との間における空間に水素が入り込む時間が短くなり、エッチング生成物３３の下側における上部電極部２１が、水素に晒されることが更に抑止される。
【００７３】
次いで、図２９及び図３０に示す工程と同様の工程を行うことにより、コンタクトホール３２内にコンタクトプラグ４４を形成する。次いで、コンタクトプラグ４４に接続された配線等を形成した後、所望のバックエンドプロセスが行われ、半導体装置１００が製造される。実施例２の変形例２に係る半導体装置１００が備えるコンタクトホール３２の側壁には、コンタクトホール３２の内側に向かって、導電膜４２、水素バリア膜４１及びＷ膜４３が順に形成されている。したがって、実施例２の変形例２に係る半導体装置１００が備えるコンタクトプラグ４４は、側壁部分から中央部分に向かって、導電膜４２、水素バリア膜４１及びＷ膜４３を順に有している。
【００７４】
〈実施例３〉
実施例３に係る半導体装置及び半導体装置の製造方法について説明する。図３５〜図３８は、実施例３に係る半導体装置の製造方法を示す工程図である。実施例３では、プレーナ型の強誘電体キャパシタを有するＦｅＲＡＭを例として説明する。ＦｅＲＡＭは、半導体装置の一例である。実施例３において、実施例１と同一の構成要素については、実施例１と同一の符号を付し、その説明を省略する。実施例３に係る半導体装置の製造方法では、実施例１の図１〜図１３及び図１５〜図１７に示す工程と同様の工程を行うので、その説明は省略する。実施例３では、強誘電体キャパシタ２４の強誘電体特性の劣化を抑止するため、実施例１の図１７に示す工程と同様の工程を行った後、図３５〜図３８に示す工程を行う。図３５〜図３８では、強誘電体キャパシタ２４の周辺を拡大して示している。
【００７５】
図３５に示す工程において、例えば、ＡＬＤ法により、コンタクトホール３２内に導電膜（グルー膜）６１を１〜５ｎｍ程度形成する。導電膜６１は、例えば、ＴｉＮ膜である。例えば、成長ガス（反応ガス）として、ＴｉＣｌ4（四塩化チタン）ガス及びＮＨ3（アンモニア）ガスを用いてもよい。
【００７６】
導電膜６１は、コンタクトホール３２の側壁及び導電膜４１上に成膜される。ＡＬＤ法によって形成される導電膜６１は、狭い隙間にも入り込む。そのため、導電膜６１は、エッチング生成物３３と上部電極部２１との間に成膜される。エッチング生成物３３と上部電極部２１との間に水素バリア膜４１が形成されている。したがって、水素バリア膜４１は、導電膜６１によって覆われる。
【００７７】
ＡＬＤ法によりＴｉＮ膜である導電膜６１を形成する場合、その成長ガスとして用いるＮＨ3は、１００℃程度で分解して水素と窒素になる。そのため、上部電極部２１が、Ｉ
ｒＯｘであって、上部電極部２１が露出している場合、上部電極部２１が水素に晒されると、上部電極部２１が還元される。しかし、本実施例では、エッチング生成物３３と上部電極部２１との間に水素バリア膜４１が形成されている。したがって、コンタクトホール３２内に導電膜６１を形成する際、エッチング生成物３３の下側における上部電極部２１が、水素に晒されることが抑止される。
【００７８】
次に、図３６に示す工程において、例えば、ＣＶＤ法によって、コンタクトホール３２内にＷ膜４３を形成する。例えば、ＷＦ6及び水素をコンタクトホール３２内に導入し、
ＷＦ6を水素で還元することにより、コンタクトホール３２内にＷ膜４３を形成する。Ｗ
膜４３は、導電膜６１を核として成長が始まるため、導電膜６１を覆うようにして、Ｗ膜４３がコンタクトホール３２内に形成される。コンタクトホール３２内における上部電極部２１の上面は、水素バリア膜４１及び導電膜４２によって覆われている。また、水素バリア膜４１及び導電膜４２は、導電膜６１によって覆われている。したがって、コンタクトホール３２内に水素を導入している間、強誘電体キャパシタ２４の上部電極部２１が、水素に晒されることが抑止される。
【００７９】
エッチング生成物３３と上部電極部２１との間に、水素バリア膜４１及び導電膜６１が形成されている。したがって、エッチング生成物３３の下側における上部電極部２１が、水素に晒されることが抑止される。このように、コンタクトホール３２内にＷ膜４３を形成する際、エッチング生成物３３の下側における上部電極部２１が、水素に晒されることが抑止される。このため、上部電極部２１が水素によって還元されることが抑止され、強誘電体キャパシタ２４の強誘電体特性が劣化することが抑止される。また、強誘電体部２２が水素によって還元されることが抑止され、強誘電体キャパシタ２４の強誘電体特性が劣化することが抑止される。
【００８０】
エッチング生成物３３と上部電極部２１との間における空間の開口部がＷ膜４３によって塞がれた後は、エッチング生成物３３と上部電極部２１との間における空間に水素が入り込まなくなる。エッチング生成物３３と上部電極部２１との間には、導電膜６１が形成されているため、エッチング生成物３３と上部電極部２１との間に、Ｗ膜４３が形成される。したがって、エッチング生成物３３と上部電極部２１との間における空間の開口部がＷ膜４３によって塞がれる時間が短くなる。エッチング生成物３３と上部電極部２１との間における空間に水素が入り込む時間が短くなり、エッチング生成物３３の下側における上部極部２１が、水素に晒されることが抑止される。
【００８１】
次いで、図３７に示す工程において、コンタクトホール３２内にＷ膜４３が埋め込まれるまで、ＷＦ6及び水素をコンタクトホール３２内に導入する。次に、図３８に示す工程
において、例えば、ＣＭＰ法により、層間絶縁膜２９上の導電膜４２、６１及びＷ膜４３を除去することにより、コンタクトホール３２内にコンタクトプラグ４４を形成する。次いで、コンタクトプラグ４４に接続された配線等を形成した後、所望のバックエンドプロセスが行われ、半導体装置１００が製造される。実施例３に係る半導体装置１００が備えるコンタクトホール３２の側壁には、コンタクトホール３２の内側に向かって、水素バリア膜４１、導電膜４２、導電膜６１及びＷ膜４３が順に形成されている。したがって、実施例３に係る半導体装置１００が備えるコンタクトプラグ４４は、側壁部分から中央部分に向かって、水素バリア膜４１、導電膜４２、導電膜６１及びＷ膜４３を順に有している。
【００８２】
実施例３と、実施例１の変形例３とを組み合わせてもよい。例えば、実施例３において、実施例１の図１６に示す工程と同様の工程を行う際、異方性エッチバックを行った後、酸素アニール処理を行ってもよい。酸素アニール処理を行うことにより、上部電極部２１、強誘電体部２２及び下部電極部２３が受けたダメージを回復させることができる。
【００８３】
〈実施例４〉
実施例４に係る半導体装置及び半導体装置の製造方法について説明する。図３９〜図４２、実施例４に係る半導体装置の製造方法を示す工程図である。実施例４では、プレーナ型の強誘電体キャパシタを有するＦｅＲＡＭを例として説明する。ＦｅＲＡＭは、半導体装置の一例である。実施例４において、実施例１及び実施例２と同一の構成要素については、実施例１及び実施例２と同一の符号を付し、その説明を省略する。実施例４に係る半導体装置の製造方法では、実施例１の図１〜図１３に示す工程と同様の工程及び実施例２の図２５〜図２７に示す工程と同様の工程を行うので、その説明は省略する。実施例４では、強誘電体キャパシタ２４の強誘電体特性の劣化を抑止するため、実施例２の図２７に示す工程と同様の工程を行った後、図３９〜図４２に示す工程を行う。図３９〜図４２では、強誘電体キャパシタ２４の周辺を拡大して示している。
【００８４】
図３９に示す工程において、例えば、ＡＬＤ法により、コンタクトホール３２内に導電膜６１を１〜５ｎｍ程度形成する。導電膜６１は、例えば、ＴｉＮ膜である。例えば、成長ガス（反応ガス）として、ＴｉＣｌ4（四塩化チタン）ガス及びＮＨ3（アンモニア）ガスを用いてもよい。
【００８５】
導電膜６１は、コンタクトホール３２の側壁及び導電膜４２上に成膜される。ＡＬＤ法によって形成される導電膜６１は、狭い隙間にも入り込む。そのため、導電膜６１は、エッチング生成物３３と上部電極部２１との間に成膜される。エッチング生成物３３と上部電極部２１との間に水素バリア膜４１が形成されている。したがって、水素バリア膜４１は、導電膜６１によって覆われる。
【００８６】
ＮＨ3は１００℃程度で分解し、水素と窒素になる。成長ガスとして、ＮＨ3ガスを用い
る場合、ＮＨ3は１００℃程度で分解し、水素と窒素になる。そのため、上部電極部２１
が、ＩｒＯｘである場合、上部電極部２１が水素に晒されると、上部電極部２１が還元される。エッチング生成物３３と上部電極部２１との間に水素バリア膜４１が形成されている。したがって、コンタクトホール３２内に導電膜６１を形成する際、エッチング生成物３３の下側における上部電極部２１が、水素に晒されることが抑止される。
【００８７】
次に、図４０に示す工程において、例えば、ＣＶＤ法によって、コンタクトホール３２内にＷ膜４３を形成する。例えば、ＷＦ6及び水素をコンタクトホール３２内に導入し、
ＷＦ6を水素で還元することにより、コンタクトホール３２内にＷ膜４３を形成する。Ｗ
膜４３は、導電膜６１を核として成長が始まるため、導電膜６１を覆うようにして、Ｗ膜４３がコンタクトホール３２内に形成される。コンタクトホール３２内における上部電極部２１の上面は、水素バリア膜４１及び導電膜４２によって覆われている。また、水素バリア膜４１及び導電膜４２は、導電膜６１によって覆われている。したがって、コンタクトホール３２内に水素を導入している間、上部電極部２１が、水素に晒されることが抑止される。
【００８８】
エッチング生成物３３と上部電極部２１との間に、水素バリア膜４１及び導電膜６１が形成されている。したがって、エッチング生成物３３の下側における上部電極部２１が、水素に晒されることが抑止される。このように、コンタクトホール３２内にＷ膜４３を形成する際、エッチング生成物３３の下側における上部電極部２１が、水素に晒されることが抑止される。このため、上部電極部２１が水素によって還元されることが抑止され、強誘電体キャパシタ２４の強誘電体特性が劣化することが抑止される。また、強誘電体部２２が水素によって還元されることが抑止され、強誘電体キャパシタ２４の強誘電体特性が劣化することが抑止される。
【００８９】
エッチング生成物３３と上部電極部２１との間における空間の開口部がＷ膜４３によって塞がれた後は、エッチング生成物３３と上部電極部２１との間における空間に水素が入り込まなくなる。エッチング生成物３３と上部電極部２１との間には、導電膜６１が形成されているため、エッチング生成物３３と上部電極部２１との間に、Ｗ膜４３が形成される。したがって、エッチング生成物３３と上部電極部２１との間における空間の開口部がＷ膜４３によって塞がれる時間が短くなる。エッチング生成物３３と上部電極部２１との間における空間に水素が入り込む時間が短くなり、エッチング生成物３３の下側における上部極部２１が、水素に晒されることが抑止される。
【００９０】
次いで、図４１に示す工程において、コンタクトホール３２内にＷ膜４３が埋め込まれるまで、ＷＦ6及び水素をコンタクトホール３２内に導入する。次に、図４２に示す工程
において、例えば、ＣＭＰ法により、層間絶縁膜２９上の導電膜４２、６１及びＷ膜４３を除去することにより、コンタクトホール３２内にコンタクトプラグ４４を形成する。次いで、コンタクトプラグ４４に接続された配線等を形成した後、所望のバックエンドプロセスが行われ、半導体装置１００が製造される。実施例４に係る半導体装置１００が備えるコンタクトホール３２の側壁には、コンタクトホール３２の内側に向かって、導電膜４２、水素バリア膜４１及び導電膜６１及びＷ膜４３が順に形成されている。したがって、実施例４に係る半導体装置１００が備えるコンタクトプラグ４４は、側壁部分から中央部分に向かって、導電膜４２、水素バリア膜４１及び導電膜６１及びＷ膜４３を順に有している。
【００９１】
〈実施例５〉
実施例５に係る半導体装置及び半導体装置の製造方法について説明する。図４３〜図４６は、実施例５に係る半導体装置の製造方法を示す工程図である。実施例５では、プレーナ型の強誘電体キャパシタを有するＦｅＲＡＭを例として説明する。ＦｅＲＡＭは、半導
体装置の一例である。実施例５において、実施例１と同一の構成要素については、実施例１と同一の符号を付し、その説明を省略する。実施例５に係る半導体装置の製造方法では、実施例１の図１〜図１３に示す工程と同様の工程を行うので、その説明は省略する。実施例５では、実施例１の図１４に示す断面図の状態から、強誘電体キャパシタ２４の強誘電体特性の劣化を抑止するため、図４３〜図４６に示す工程を行う。図４３〜図４６では、強誘電体キャパシタ２４の周辺を拡大して示している。
【００９２】
図４３に示す工程において、例えば、スパッタリング法によって、１５０℃程度のスパッタ温度にて、コンタクトホール３２内に導電膜４２を１０８ｎｍ程度形成する。導電膜４２は、層間絶縁膜２９上、コンタクトホール３２の側壁及びエッチング生成物３３上に成膜される。導電膜４２は、上部電極部２１上であって、エッチング生成物３３によって遮蔽されていない部分に成膜される。上部電極部２１上であって、エッチング生成物３３によって遮蔽されている部分には、導電膜４２は成膜されていない。したがって、エッチング生成物３３と上部電極部２１との間には導電膜４２は形成されず、上部電極部２１の一部分が露出した状態となっている。
【００９３】
次に、図４４に示す工程において、導電膜４２をスパッタエッチングして、コンタクトホール３２内で強誘電体キャパシタ２４を露出させつつ、導電膜４２の粒子を飛散せて、コンタクトホール３２内に導電膜４２の粒子を堆積する。例えば、上部電極部２１が露出するまで導電膜４２を削ることにより、導電膜４２の粒子を飛散させてもよい。スパッタエッチングは、異方性エッチングであって、スパッタ装置内において、例えば、アルゴン雰囲気中で行う。導電膜４２の粒子を飛散させることにより、エッチング生成物３３と上部電極部２１との間に、導電膜４２の粒子を堆積させる。これにより、上部電極部２１上であって、エッチング生成物３３によって遮蔽されている部分に導電膜４２の粒子が堆積する。なお、コンタクトホール３２の側壁には導電膜４２が残存するとともに、コンタクトホール３２の側壁に残存する導電膜４２に導電膜４２の粒子が堆積する。また、上部電極部２１が露出するまで導電膜４２を削ることにより、上部電極部２１の粒子が飛散する場合がある。この場合、コンタクトホール３２の側壁に残存する導電膜４２に上部電極部２１の粒子が堆積する。図４４に示す工程において、上部電極部２１が露出するまで導電膜４２を削ることに代えて、スパッタエッチングを行い、導電膜４２を３０ｎｍ程度削ることにより、導電膜４２の粒子を飛散させてもよい。
【００９４】
次いで、図４５に示す工程において、例えば、スパッタリング法によって、コンタクトホール３２内に導電膜５１を１００ｎｍ程度形成する。導電膜５１を形成する前に、脱ガス処理として、１５０℃程度の温度で、熱処理を行ってもよい。導電膜５１は、層間絶縁膜２９上、コンタクトホール３２の側壁、エッチング生成物３３上及び導電膜４２上に成膜される。導電膜５１は、上部電極部２１上であって、エッチング生成物３３によって遮蔽されていない部分に成膜される。上部電極部２１上であって、エッチング生成物３３によって遮蔽されている部分には、導電膜５１は成膜されていない。
【００９５】
次に、図４６に示す工程において、例えば、ＣＶＤ法によって、コンタクトホール３２内にＷ膜４３を形成する。例えば、ＷＦ6及び水素をコンタクトホール３２内に導入し、
ＷＦ6を水素で還元することにより、コンタクトホール３２内にＷ膜４３を形成する。Ｗ
膜４３は、導電膜４２、５１を核として成長が始まるため、導電膜４２、５１を覆うようにして、Ｗ膜４３がコンタクトホール３２内に形成される。エッチング生成物３３と上部電極部２１との間に、導電膜４２の粒子が堆積している。したがって、エッチング生成物３３と上部電極部２１との間における空間が狭くなり、エッチング生成物３３と上部電極部２１との間に入り込む水素の量が低減する。そのため、エッチング生成物３３の下側における上部電極部２１が、水素に晒されることが抑止される。また、上部電極部２１上であって、エッチング生成物３３によって遮蔽されている部分に、導電膜４２の粒子が形成
されている。したがって、エッチング生成物３３の下側における上部電極部２１の露出面積が小さくなっている。そのため、エッチング生成物３３の下側における上部電極部２１が、水素に晒されることが抑止される。
【００９６】
エッチング生成物３３と上部電極部２１との間における空間の開口部がＷ膜４３によって塞がれた後は、エッチング生成物３３と上部電極部２１との間における空間に水素が入り込まなくなる。エッチング生成物３３と上部電極部２１との間には、導電膜４２の粒子が堆積しているため、エッチング生成物３３と上部電極部２１との間に、Ｗ膜４３が形成される。したがって、エッチング生成物３３と上部電極部２１との間における空間の開口部がＷ膜４３によって塞がれる時間が短くなる。エッチング生成物３３と上部電極部２１との間における空間に水素が入り込む時間が短くなり、エッチング生成物３３の下側における上部電極部２１が、水素に晒されることが抑止される。
【００９７】
次いで、図１９及び図２０に示す工程と同様の工程を行うことにより、コンタクトホール３２内にコンタクトプラグ４４を形成する。次いで、コンタクトプラグ４４に接続された配線等を形成した後、所望のバックエンドプロセスが行われ、半導体装置１００が製造される。実施例５に係る半導体装置１００が備えるコンタクトホール３２の側壁には、コンタクトホール３２の内側に向かって、導電膜４２、導電膜５１及びＷ膜４３が順に形成されている。したがって、実施例５に係る半導体装置１００が備えるコンタクトプラグ４４は、側壁部分から中央部分に向かって、導電膜４２、導電膜５１及びＷ膜４３を順に有している。
【００９８】
実施例５を以下のように変形してもよい。
【００９９】
〈実施例５の変形例〉
実施例５の変形例に係る半導体装置及び半導体装置の製造方法について説明する。実施例５の変形例では、図４５に示す工程を行った後、導電膜５１をスパッタエッチングして、導電膜５１を３０ｎｍ程度削ることにより、導電膜５１の粒子を飛散させて、コンタクトホール３２内に導電膜５１の粒子を堆積する。スパッタエッチングは、異方性エッチングであって、スパッタ装置内において、例えば、アルゴン雰囲気中で行う。導電膜５１の粒子を飛散させることにより、エッチング生成物３３と上部電極部２１との間に、導電膜５１の粒子を堆積させる。これにより、エッチング生成物３３と上部電極部２１との間に、導電膜４２、５１の粒子が堆積する。したがって、図４６に示す工程において、コンタクトホール３２内にＷ膜４３を形成する際、エッチング生成物３３と上部電極部２１との間における空間が更に狭くなり、エッチング生成物３３と上部電極部２１との間に入り込む水素の量が更に低減する。そのため、エッチング生成物３３の下側における強誘電体キャパシタ２４の上部電極部２１が、水素に晒されることが更に抑止される。また、上部電極部２１上であって、エッチング生成物３３によって遮蔽されている部分に、導電膜４２、５１の粒子が形成されている。したがって、エッチング生成物３３の下側における上部電極部２１の露出面積が更に小さくなっている。そのため、エッチング生成物３３の下側における上部電極部２１が、水素に晒されることが更に抑止される。
【０１００】
〈実施例６〉
実施例６に係る半導体装置及び半導体装置の製造方法について説明する。図４７〜図４９は、実施例６に係る半導体装置の製造方法を示す工程図である。実施例６では、プレーナ型の強誘電体キャパシタを有するＦｅＲＡＭを例として説明する。ＦｅＲＡＭは、半導体装置の一例である。実施例６において、実施例１と同一の構成要素については、実施例１と同一の符号を付し、その説明を省略する。実施例６に係る半導体装置の製造方法では、実施例１の図１〜図１３に示す工程と同様の工程を行うので、その説明は省略する。実施例５では、実施例１の図１４に示す断面図の状態から、強誘電体キャパシタ２４の強誘
電体特性の劣化を抑止するため、図４７〜図４９に示す工程を行う。図４７〜図４９では、強誘電体キャパシタ２４の周辺を拡大して示している。
【０１０１】
図４７に示す工程において、例えば、スパッタリング法によって、コンタクトホール３２内に導電膜４２を１００ｎｍ程度形成する。導電膜４２は、層間絶縁膜２９上、コンタクトホール３２の側壁及びエッチング生成物３３上に成膜される。導電膜４２は、上部電極部２１上であって、エッチング生成物３３によって遮蔽されていない部分に成膜される。上部電極部２１上であって、エッチング生成物３３によって遮蔽されている部分には、導電膜４２は成膜されていない。したがって、エッチング生成物３３と上部電極部２１との間には導電膜４２は形成されず、上部電極部２１の一部分が露出した状態となっている。
【０１０２】
次に、図４８に示す工程において、例えば、スパッタリング法によって、コンタクトホール３２内に導電膜（グルー膜）７１を１００ｎｍ程度形成する。導電膜７１は、コンタクトホール３２の側壁及び導電膜４２上に成膜される。上部電極部２１上であって、エッチング生成物３３によって遮蔽されている部分には、導電膜７１は成膜されていない。したがって、エッチング生成物３３と上部電極部２１との間には導電膜７１は形成されず、強誘電体キャパシタ２４の上部電極部２１の一部分が露出した状態となっている。
【０１０３】
次に、図４９に示す工程において、例えば、ＣＶＤ法によって、コンタクトホール３２内にＷ膜４３を形成する。例えば、ＷＦ6及び水素をコンタクトホール３２内に導入し、
ＷＦ6を水素で還元することにより、コンタクトホール３２内にＷ膜４３を形成する。Ｗ
膜４３は、導電膜４２、７１を核として成長が始まるため、導電膜４２、７１を覆うようにして、Ｗ膜４３がコンタクトホール３２内に形成される。エッチング生成物３３と上部電極部２１との間における空間の開口部の近傍に導電膜４２、７１が形成されており、エッチング生成物３３と上部電極部２１との間における空間の開口部が狭くなっている。また、エッチング生成物３３と上部電極部２１との間における空間の開口部が、導電膜４２、７１によって塞がれる場合がある。したがって、エッチング生成物３３と上部電極部２１との間に入り込む水素の量が低減するため、エッチング生成物３３の下側における上部電極部２１が、水素に晒されることが抑止される。
【０１０４】
エッチング生成物３３と上部電極部２１との間における空間の開口部がＷ膜４３によって塞がれた後は、エッチング生成物３３と上部電極部２１との間における空間に水素が入り込まなくなる。エッチング生成物３３と上部電極部２１との間における空間の開口部が狭くなっている。したがって、エッチング生成物３３と上部電極部２１との間における空間の開口部がＷ膜４３によって塞がれる時間が短くなる。エッチング生成物３３と上部電極部２１との間における空間に水素が入り込む時間が短くなり、エッチング生成物３３の下側における上部電極部２１が、水素に晒されることが抑止される。
【０１０５】
次いで、図１９及び図２０に示す工程と同様の工程を行うことにより、コンタクトホール３２内にコンタクトプラグ４４を形成する。次いで、コンタクトプラグ４４に接続された配線等を形成した後、所望のバックエンドプロセスが行われ、半導体装置１００が製造される。実施例６に係る半導体装置１００が備えるコンタクトホール３２の側壁には、コンタクトホール３２の内側に向かって、導電膜４２、導電膜７１及びＷ膜４３が順に形成されている。したがって、実施例６に係る半導体装置１００が備えるコンタクトプラグ４４は、側壁部分から中央部分に向かって、導電膜４２、導電膜７１及びＷ膜４３を順に有している。
【０１０６】
実施例６と、実施例１から実施例５（各変形例を含む。以下、同様とする。）とを組み合わせてもよい。例えば、実施例１から実施例５において、コンタクトホール３２内に導
電膜４２を形成する工程の後、コンタクトホール内に導電膜７１を形成してもよい。
【０１０７】
図１４では、上部電極部２１に達するコンタクトホール３２内に、エッチング生成物３３が落ちて、エッチング生成物３３が上部電極部２１上に残存する例を示した。下部電極部２３に達するコンタクトホール３２内に、エッチング生成物３３が落ちて、エッチング生成物３３が下部電極部２３上に残存する場合もある。エッチング生成物３３が下部電極部２３上に残存する場合、コンタクトホール３２内に水素が導入されると、エッチング生成物３３の下側における下部電極部２３が水素に晒される。下部電極部２３が水素に晒されることにより、強誘電体部２２が水素によって還元され、強誘電体部２２から酸素が奪われる場合がある。したがって、下部電極部２３に達するコンタクトホール３２内に、Ｗ膜９２が埋め込まれる際、強誘電体部２２が水素によって還元され、強誘電体キャパシタ２４の強誘電体特性が劣化する場合がある。
【０１０８】
実施例１から実施例６（各変形例を含む。以下、同様とする。）において、下部電極部２３に達するコンタクトホール３２に対して、上部電極部２１に達するコンタクトホール３２における工程と同様の工程を行ってもよい。これらの工程を行うことにより、下部電極部２３に達するコンタクトホール３２内にＷ膜４３を形成する際、エッチング生成物３３の下側における下部電極部２３が、水素に晒されることが抑止される。したがって、強誘電体部２２が水素によって還元されることが抑止され、強誘電体キャパシタ２４の強誘電体特性が劣化することが抑止される。
【０１０９】
実施例１から実施例６において、上部電極部２１を、ＩｒＯｘからＰｔに代えてもよい。この場合、上部電極部２１は、水素によって還元されなくなる。しかし、上部電極部２１が水素に晒されることにより、強誘電体部２２が水素によって還元され、強誘電体部２２から酸素が奪われる場合がある。実施例１から実施例６によれば、コンタクトホール３２内にＷ膜４３を形成する際、エッチング生成物３３の下側における上部電極部２１が、水素に晒されることが抑止される。したがって、エッチング生成物３３の下側における上部電極部２１が水素に晒されることを抑止することにより、強誘電体部２２が水素によって還元されることが抑止され、強誘電体キャパシタ２４の強誘電体特性が劣化することが抑止される。
【０１１０】
実施例１から実施例６によれば、強誘電体キャパシタ２４の強誘電体特性が劣化することが抑止されるため、強誘電体キャパシタ２４のデータ保持特性が向上する。したがって、半導体装置１００の歩留まりの向上、市場での初期不良の改善、長期寿命の安定化を図ることが可能となる。
【０１１１】
実施例１から実施例６では、プレーナ型の強誘電体キャパシタを有するＦｅＲＡＭを例として説明したが、実施例１から実施例６に半導体装置及び半導体装置の製造方法を、スタック型の強誘電体キャパシタを有するＦｅＲＡＭに適用してもよい。図５０は、スタック型の強誘電体キャパシタを有するＦｅＲＡＭの製造方法を示す工程図である。
【０１１２】
半導体基板１には、素子分離絶縁膜２が形成されている。半導体基板１内には、ｐウェル３が形成されている。図５０では図示していないが、半導体基板１内には、ｎウェルが形成されている。半導体基板１におけるｐウェル３及びｎウェル上には、ゲート絶縁膜（図示せず）を介して、ゲート電極５が形成されている。ｐウェル３内には、ｎ型ＬＤＤ領域６及びｎ型ソース・ドレイン拡散領域８が形成されている。図５０では図示していないが、ｎウェル内には、ｐ型ＬＤＤ領域及びｐ型ＬＤＤ領域が形成されている。
【０１１３】
半導体基板１上にストッパ膜１１が形成され、ストッパ膜１１上に層間絶縁膜１２が形成され、層間絶縁膜１２にコンタクトプラグ１３が形成されている。層間絶縁膜１２上に
水素バリア膜１６が形成され、水素バリア膜１６上に層間絶縁膜１５が形成されている。上部電極部２１、強誘電体部２２及び下部電極部２３を有する強誘電体キャパシタ２４が、半導体基板１上方であって、Ｉｒ膜８１上に形成されている。強誘電体キャパシタ２４の下部電極部２３は、Ｉｒ膜８１を介して、コンタクトプラグ１３に電気的に接続されている。水素バリア膜１６上に層間絶縁膜１５が形成されている。強誘電体キャパシタ２４を覆う水素バリア膜２５が、層間絶縁膜１５及び強誘電体キャパシタ２４上に形成されている。強誘電体キャパシタ２４及び水素バリア膜２５を覆う層間絶縁膜２６が、水素バリア膜２５上に形成されている。層間絶縁膜２６上に層間絶縁膜２７が形成され、層間絶縁膜２７上に水素バリア膜２８が形成され、水素バリア膜２８上に層間絶縁膜２９が形成されている。
【０１１４】
層間絶縁膜２９上に形成されたフォトレジスト膜３１をマスクとして、異方性ドライエッチングを行うことにより、層間絶縁膜２６、２７、２９及び水素バリア膜２５、２８に、上部電極部２１に達するコンタクトホール３２が形成されている。スタック型の強誘電体キャパシタ２４の上部電極部２１に達するコンタクトホール３２内に、エッチング生成物３３が落ちて、エッチング生成物３３が上部電極部２１上に残存する場合もある。スタック型の強誘電体キャパシタ２４を有するＦｅＲＡＭを製造する際、実施例１から実施例６に示す工程と同様の工程を行ってもよい。これらの工程を行うことにより、スタック型の強誘電体キャパシタ２４の上部電極部２１に達するコンタクトホール３２内にＷ膜４３を形成する際、エッチング生成物３３の下側における上部電極部２１が、水素に晒されることが抑止される。したがって、スタック型の強誘電体キャパシタ２４の上部電極部２１が水素によって還元されることが抑止され、スタック型の強誘電体キャパシタ２４の強誘電体特性が劣化することが抑止される。
【０１１５】
以上の実施例１から実施例６を含む実施形態に関し、更に以下の付記を開示する。
（付記１）
基板と、
前記基板上方に形成されたキャパシタと、
前記キャパシタを覆う層間絶縁膜と、
前記層間絶縁膜に形成され、前記キャパシタに達するコンタクトホールと、
前記コンタクトホール内であって、前記キャパシタ上の第１の部分に接して形成された水素バリア膜と、
前記コンタクトホール内であって、前記第１の部分とは異なる前記キャパシタ上の第２の部分に接して形成された導電膜と、
を備えることを特徴とする半導体装置。
（付記２）
前記コンタクトホール内であって、前記水素バリア膜及び前記導電膜上に形成された第２導電膜を備えることを特徴とする付記１に記載の半導体装置。
（付記３）
前記コンタクトホール内に形成された第３導電膜と、
前記コンタクトホール内に形成され、前記水素バリア膜、前記導電膜及び前記第３導電膜を有するコンタクトプラグと、
を備え、
前記コンタクトプラグは、側壁部分から中央部分に向かって、前記水素バリア膜、前記導電膜及び前記第３導電膜を順に有していることを特徴とする付記１に記載の半導体装置。
（付記４）
前記コンタクトホール内に形成された第３導電膜と、
前記コンタクトホール内に形成され、前記水素バリア膜、前記導電膜及び前記第３導電膜を有するコンタクトプラグと、
を備え、
前記コンタクトプラグは、側壁部分から中央部分に向かって、前記導電膜、前記水素バリア膜及び前記第３導電膜を順に有していることを特徴とする付記１に記載の半導体装置。
（付記５）
前記コンタクトホール内に形成された第３導電膜と、
前記コンタクトホール内に形成され、前記水素バリア膜、前記導電膜、前記第２導電膜及び前記第３導電膜を有するコンタクトプラグと、
を備え、
前記コンタクトプラグは、側壁部分から中央部分に向かって、前記水素バリア膜、前記導電膜、前記第２導電膜及び第３導電膜を順に有していることを特徴とする付記２に記載の半導体装置。
（付記６）
前記コンタクトホール内に形成された第３導電膜と、
前記コンタクトホール内に形成され、前記水素バリア膜、前記導電膜、前記第２導電膜及び前記第３導電膜を有するコンタクトプラグと、
を備え、
前記コンタクトプラグは、側壁部分から中央部分に向かって、前記導電膜、前記水素バリア膜、前記第２導電膜及び第３導電膜を順に有していることを特徴とする付記２に記載の半導体装置。
（付記７）
基板上方にキャパシタを形成する工程と、
前記キャパシタを覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜をエッチングして、前記層間絶縁膜に、前記キャパシタに達するコンタクトホールを形成する工程と、
前記コンタクトホール内にＡＬＤ法により水素バリア膜を形成する工程と、
前記水素バリア膜をエッチバックして、前記コンタクトホール内で前記キャパシタの少なくとも一部を露出させる工程と、
前記露出させる工程の後、前記コンタクトホール内に、露出した前記キャパシタを覆う第１導電膜を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
（付記８）
前記水素バリア膜は酸化アルミニウム膜であることを特徴とする付記７に記載の半導体装置の製造方法。
（付記９）
前記第１導電膜を形成する工程の後、ＡＬＤ法により、前記コンタクトホール内に第２導電膜を形成する工程を備えることを特徴とする付記７又は８に記載の半導体装置の製造方法。
（付記１０）
前記露出させる工程の後、前記第１導電膜をスパッタエッチングして、前記第１導電膜の粒子を飛散させて、前記コンタクトホール内に前記第１導電膜の粒子を堆積する工程を備えることを特徴とする付記７に記載の半導体装置の製造方法。
（付記１１）
前記第１導電膜を形成する工程の後、前記コンタクトホール内に第２導電膜を形成する工程を備えることを特徴とする付記７に記載の半導体装置の製造方法。
（付記１２）
前記水素バリア膜を形成する工程は、前記コンタクトホール内で、前記コンタクトホールを形成する際に生成されたエッチング生成物と前記キャパシタとの間に前記水素バリア膜を形成することを特徴とする付記７に記載の半導体装置の製造方法。
（付記１３）
前記水素バリア膜を残存させる工程の後、前記導電膜を形成する工程の前に、酸素アニールを行う工程を備えることを特徴とする付記７から１２の何れか一項に記載の半導体装置の製造方法。
（付記１４）
基板上方にキャパシタを形成する工程と、
前記キャパシタを覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜をエッチングして、前記層間絶縁膜に、前記キャパシタに達するコンタクトホールを形成する工程と、
前記コンタクトホール内に第１導電膜を形成する工程と、
前記第１導電膜を形成する工程の後、前記コンタクトホール内に水素バリア膜を形成する工程と、
前記水素バリア膜をエッチバックして、前記コンタクトホール内で前記第１導電膜の少なくとも一部を露出させる工程と、
前記露出させる工程の後、前記コンタクトホール内に第２導電膜を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
（付記１５）
前記水素バリア膜は酸化アルミニウム膜であることを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１６）
前記露出させる工程の後、ＡＬＤ法により、前記コンタクトホール内に第２導電膜を形成する工程を備えることを特徴とする付記１４又は１５に記載の半導体装置の製造方法。（付記１７）
前記露出させる工程の後であって前記第２導電膜を形成する工程の前に、前記第１導電膜をスパッタエッチングして前記第１導電膜の粒子を飛散させて、前記コンタクトホール内に前記第１導電膜の粒子を堆積する工程を備えることを特徴とする付記１６に記載の半導体装置の製造方法。
（付記１８）
前記第２導電膜は窒化チタン膜であることを特徴とする付記１６に記載の半導体装置の製造方法。
（付記１９）
前記露出させる工程の後、前記コンタクトホール内に第３導電膜を形成する工程を備えることを特徴とする請求項付記１４に記載の半導体装置の製造方法。
（付記２０）
前記水素バリア膜を形成する工程は、前記コンタクトホール内で、前記コンタクトホールを形成する際に生成されたエッチング生成物と前記キャパシタとの間に前記水素バリア膜を形成することを特徴とする付記１４に記載の半導体装置の製造方法。
（付記２１）
基板上方にキャパシタを形成する工程と、
前記キャパシタを覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜をエッチングして、前記層間絶縁膜に、前記キャパシタに達するコンタクトホールを形成する工程と、
前記コンタクトホール内に第１導電膜を形成する工程と、
前記第１導電膜をスパッタエッチングして、前記コンタクトホール内で前記キャパシタを露出させつつ、前記第１導電膜の粒子を飛散させて、前記コンタクトホール内に前記第１導電膜の粒子を堆積する工程と、
前記第１導電膜の粒子を堆積する工程の後、前記コンタクトホール内に第２導電膜を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
（付記２２）
前記第２導電膜をスパッタエッチングして前記第２導電膜の粒子を飛散させて、前記コ
ンタクトホール内に前記第２導電膜の粒子を堆積する工程を備えることを特徴とする付記２１に記載の半導体装置の製造方法。
（付記２３）
前記第１導電膜の粒子を堆積する工程は、前記コンタクトホール内で、前記コンタクトホールを形成する際に生成されたエッチング生成物と前記キャパシタとの間に前記第１導電膜の粒子を堆積することを特徴とする付記２１に記載の半導体装置の製造方法。
（付記２４）
前記第２導電膜の粒子を堆積する工程は、前記コンタクトホール内で、前記コンタクトホールを形成する際に生成されたエッチング生成物と前記キャパシタとの間に前記第２導電膜の粒子を堆積することを特徴とする付記２２に記載の半導体装置の製造方法。
【符号の説明】
【０１１６】
１  半導体基板
１１、１５、２６、２７、２９  層間絶縁膜
１３、４４  コンタクトプラグ
１６、２５、２８、４１  水素バリア膜
２１  上部電極部
２２  強誘電体部
２３  下部電極部
２４  強誘電体キャパシタ
３１  フォトレジスト膜
３２  コンタクトホール
３３  エッチング生成物
４２、５１、６１、７１、９１  導電膜
４３、９２  Ｗ膜
１００  半導体装置
【図１】
2015053420.tif 000003
【図２】
2015053420.tif 000004
【図３】
2015053420.tif 000005
【図４】
2015053420.tif 000006
【図５】
2015053420.tif 000007
【図６】
2015053420.tif 000008
【図７】
2015053420.tif 000009
【図８】
2015053420.tif 000010
【図９】
2015053420.tif 000011
【図１０】
2015053420.tif 000012
【図１１】
2015053420.tif 000013
【図１２】
2015053420.tif 000014
【図１３】
2015053420.tif 000015
【図１４】
2015053420.tif 000016
【図１５】
2015053420.tif 000017
【図１６】
2015053420.tif 000018
【図１７】
2015053420.tif 000019
【図１８】
2015053420.tif 000020
【図１９】
2015053420.tif 000021
【図２０】
2015053420.tif 000022
【図２１】
2015053420.tif 000023
【図２２】
2015053420.tif 000024
【図２３】
2015053420.tif 000025
【図２４】
2015053420.tif 000026
【図２５】
2015053420.tif 000027
【図２６】
2015053420.tif 000028
【図２７】
2015053420.tif 000029
【図２８】
2015053420.tif 000030
【図２９】
2015053420.tif 000031
【図３０】
2015053420.tif 000032
【図３１】
2015053420.tif 000033
【図３２】
2015053420.tif 000034
【図３３】
2015053420.tif 000035
【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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