(57)【要約】【課題】書き込み時間を短縮させた不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、メモリセルアレイと、制御回路とを備える。前記メモリセルアレイは、複数のしきい値を設定することで多値を記録可能な不揮発性のメモリセルが配列されて構成される。前記制御回路は、消去状態にある前記メモリセルのしきい値レベルを判定する事前ベリファイ動作と、前記事前ベリファイ動作の判定結果に基づき複数の書き込み電圧の中から１つの書き込み電圧を選択して前記メモリセルへの書き込みを行う書き込み動作と、を実行する。【選択図】図５
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【特許請求の範囲】
【請求項１】
複数のしきい値を設定することで多値を記録可能な不揮発性のメモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイに対する書き込み制御を行う制御回路と、を備え、
前記制御回路は、
消去状態にある前記メモリセルのしきい値レベルを判定する事前ベリファイ動作と、前記事前ベリファイ動作の判定結果に基づき複数の書き込み電圧の中から１つの書き込み電圧を選択して前記メモリセルへの書き込みを行う書き込み動作と、を実行することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御回路は、前記事前ベリファイ動作においてしきい値レベルが基準値より大きいと判定されたメモリセルに対して第１の書き込み電圧を選択して書き込みを行い、前記事前ベリファイ動作においてしきい値レベルが前記基準値より小さいと判定されたメモリセルに対して前記第１の書き込み電圧より小さい第２の書き込み電圧を選択して書き込みを行うことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記制御回路は、前記事前ベリファイ動作を、前記制御回路に対する外部からのデータ入力と並行して実行することを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記制御回路は、第１のラッチ回路及び第２のラッチ回路を含み、
前記第１のラッチ回路は、前記事前ベリファイ動作において前記メモリセルから読み出されたデータを保持し、前記第２のラッチ回路は、前記制御回路に対し外部から入力されたデータを保持することを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記制御回路は、前記事前ベリファイ動作においてしきい値レベルが前記基準値より小さいと判定された前記メモリセルに対し、前記書き込み動作を行う前に、しきい値レベルを上昇させるための事前書き込みを行うことを特徴とする請求項１〜４のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項６】
前記メモリセルは、ワード線とビット線の間に接続され、
前記制御回路は、前記ビット線に印加する電圧を変化させることにより、前記複数の書き込み電圧の中から１つの書き込み電圧を選択可能とすることを特徴とする請求項１〜５のいずれか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置では、メモリセルが制御ゲート及び電荷蓄積層を有し、電荷蓄積層に蓄積された電荷に応じて変化するしきい値電圧の大小を、データとして記憶する。このような不揮発性半導体記憶装置では、製造時のプロセスにおけるバラツキ等に起因して、メモリセルごとに特性の差異が生じる場合がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１５１８６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本明細書に記載された実施形態は、メモリセルの特性に応じた書き込みを行うことにより、書き込み時間を短縮させた不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
一実施形態に係る不揮発性半導体記憶装置は、メモリセルアレイと、制御回路とを備える。前記メモリセルアレイは、複数のしきい値を設定することで多値を記録可能な不揮発性のメモリセルが配列されて構成される。前記制御回路は、消去状態にある前記メモリセルのしきい値レベルを判定する事前ベリファイ動作と、前記事前ベリファイ動作の判定結果に基づき複数の書き込み電圧の中から１つの書き込み電圧を選択して前記メモリセルへの書き込みを行う書き込み動作と、を実行する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る不揮発性半導体記憶装置の構成を示すブロック図である。
【図２】同不揮発性半導体記憶装置のメモリセルアレイの一部の構成を示す回路図である。
【図３】同メモリセルアレイの各メモリセルのしきい値分布を示す図である。
【図４】同不揮発性半導体記憶装置の下位ページデータの書き込み手順を説明するための図である。
【図５】同不揮発性半導体記憶装置の書き込み動作を示すフローチャートである。
【図６】同不揮発性半導体記憶装置の書き込み動作時の印加電圧を示す図である。
【図７】同不揮発性半導体記憶装置のカラム制御回路の一部の構成を示す図である。
【図８】第２の実施形態に係る不揮発性半導体記憶装置の書き込み動作を示すフローチャートである。
【図９】比較形態に係る不揮発性半導体記憶装置の各メモリセルのしきい値分布を示す図である。
【図１０】第２の実施形態に係る不揮発性半導体記憶装置の各メモリセルのしきい値分布を示す図である。
【図１１】第３の実施形態に係る不揮発性半導体記憶装置の書き込み動作を説明するための図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して、本発明の実施形態に係る不揮発性半導体記憶装置について説明する。
【０００８】
［第１の実施形態］
［全体構成］
図１は、第１の実施の形態に係る不揮発性半導体記憶装置の構成を示すブロック図である。この不揮発性半導体記憶装置は、４値記憶方式を採用したＮＡＮＤ型フラッシュメモリである。不揮発性半導体記憶装置は、データを記憶するメモリセルＭＣをマトリクス状に配置してなるメモリセルアレイ１を備えている。メモリセルアレイ１は、複数のビット線ＢＬ、複数のワード線ＷＬ、及び複数のメモリセルＭＣを含む。メモリセルＭＣは、それぞれビット線ＢＬとワード線ＷＬの交点にマトリクス状に配置されている。メモリセルＭＣは、電荷を蓄積する電荷蓄積層としての浮遊ゲート電極と、ワード線ＷＬと接続される制御ゲート電極とを有するスタックゲート構造を有し、浮遊ゲート電極への電荷の注入又は放出により電気的にデータを書き換え可能に構成されている。
【０００９】
メモリセルアレイ１には、ビット線ＢＬの電圧を制御するためのカラム制御回路２、及びワード線ＷＬの電圧を制御するためのロウ制御回路３が接続されている。カラム制御回路２は、ビット線ＢＬを介してメモリセルアレイ１中のメモリセルＭＣのデータを読み出す。また、カラム制御回路２は、ビット線ＢＬを介してメモリセルアレイ１中のメモリセルＭＣに電圧を印加して、メモリセルＭＣに書き込みを行う。カラム制御回路２及びロウ制御回路３は、メモリセルアレイ１に対する書き込み制御を行う制御回路の一例である。
【００１０】
カラム制御回路２には、データ入出力バッファ４が接続されている。メモリセルアレイ１から読み出されたメモリセルＭＣのデータは、データ入出力バッファ４を介し、データ入出力端子（外部Ｉ／Ｏ）から外部のホスト９へ出力される。また、外部のホスト９からデータ入出力端子（外部Ｉ／Ｏ）に入力された書き込みデータは、データ入出力バッファ４を介してカラム制御回路２に入力され、指定されたメモリセルＭＣへ書き込まれる。
【００１１】
データ入出力バッファ４には、アドレスレジスタ５及びコマンドＩ／Ｆ６が接続されている。アドレスレジスタ５は、データ入出力バッファ４から入力されたアドレス情報を、カラム制御回路２及びロウ制御回路３へ出力する。コマンドＩ／Ｆ６は、ステートマシン７及び外部のホスト９に接続され、これらの間で制御信号の送受信を行う。ステートマシン７には、メモリセルアレイ１、カラム制御回路２、ロウ制御回路３、及びデータ入出力バッファ４が接続されている。ステートマシン７は、コマンドＩ／Ｆ６を介して入力される外部制御信号に従い、メモリセルアレイ１、カラム制御回路２、ロウ制御回路３、及びデータ入出力バッファ４を制御するための内部制御信号を発生させる。
【００１２】
図２は、図１に示すメモリセルアレイ１の一部の構成を示す回路図である。メモリセルアレイ１は、複数のメモリユニットＭＵを含んで構成されている。メモリユニットＭＵは、直列接続されたＭ個（例えば、Ｍ＝１６）のメモリセルＭＣ＿０〜ＭＣ＿Ｍ−１と、その両端に接続される第１選択ゲートトランジスタＳ１及び第２選択ゲートトランジスタＳ２とから構成されている。第１選択ゲートトランジスタＳ１の一端はビット線ＢＬに接続され、第２選択ゲートトランジスタＳ２の一端はソース線ＳＲＣに接続されている。メモリセルＭＣ＿０〜ＭＣ＿Ｍ−１の制御ゲート電極には、ワード線ＷＬ＿０〜ＷＬ＿Ｍ−１が接続されている。メモリユニットＭＵは、ワード線ＷＬの形成方向に複数配置され、１つのブロックＢＬＫｉを形成している。メモリセルアレイ１では、ブロックＢＬＫ単位でデータの消去が行われる。また、１本のワード線ＷＬに共通接続された複数のメモリセルＭＣは、１つのページを形成する。メモリセルアレイ１では、１ページ単位でデータの書き込み及び読み出しが行われる。
【００１３】
［データ記憶方式］
次に、不揮発性半導体記憶装置のデータ記憶方式の概略を説明する。不揮発性半導体記憶装置は、メモリセルＭＣのしきい値電圧が、４通りの分布を持ち得るように構成されている。図３（ａ）〜（ｃ）は、不揮発性半導体記憶装置のデータ書き込み時におけるメモリセルＭＣのしきい値電圧分布の変化と、メモリセルＭＣに記憶される２ビットの４値データ（データ“１１”、“０１”、“１０”、“００”）との関係を示す図である。
【００１４】
図３（ａ）は、ブロック消去後のメモリセルＭＣのしきい値電圧分布Ｅを示す図である。下位ページ書き込み（Lower Page Program）が行われると、しきい値電圧分布ＥのメモリセルＭＣのうち、書き込みが行われたセルのしきい値電圧が上昇し、しきい値電圧分布ＬＭに遷移する（図３（ｂ）参照）。更に、上位ページ書き込み（Upper Page Program）が行われると、２つのしきい値電圧分布Ｅ及びＬＭは、４つのしきい値電圧分布Ｅ、Ａ、Ｂ、Ｃへと遷移する（図３（ｃ）参照）。これらのしきい値電圧分布は、それぞれデータ“１１”、“０１”、“１０”、“００”に対応する。すなわち、１つのメモリセルＭＣの２ビットデータは、下位ページデータと上位ページデータからなり、データ“＊＠”と表記するとき、“＊”は上位ページデータを、“＠”は下位ページデータを表す。
【００１５】
［書き込み動作］
次に本実施の形態における書き込み動作の概要について説明する。本実施の形態において、下位ページデータと上位ページデータは別々のデータ書き込み処理、すなわち２回のデータ書き込み処理により、メモリセルＭＣに書き込まれる。
【００１６】
図４（ａ）〜（ｂ）は、下位ページデータの書き込みを説明するための図である。図４（ａ）は、メモリセルＭＣのしきい値電圧分布を示し、図４（ｂ）はワード線ＷＬに印加される書き込み電圧の遷移を示す。図４（ａ）に示すように、消去状態のメモリセルＭＣは、しきい値電圧分布Ｅを示し、データ“１１”を記憶している。ここに、書き込み電圧を複数回印加すると、しきい値電圧分布は段階的に上昇し、やがてしきい値電圧分布ＬＭに到達する。このとき、しきい値電圧分布ＬＭの中で最も低い電圧が、書き込みの完了を判定するための書き込みベリファイ電圧ＡＶ１となる。
【００１７】
図４（ｂ）に示すように、書き込み動作は、書き込み電圧ＶＰＧＭとベリファイ電圧ＡＶ１を交互にワード線に印加することで行われ、ベリファイに合格した時点で書き込みが完了する。ベリファイが不合格となり、書き込みが完了しなかった場合、次回の書き込みでは、前回の書き込み電圧よりΔＶＰＧＭだけ大きい電圧が印加される。このように、印加される書き込み電圧を徐々に増加することにより、書き込み時間の短縮を図っている。
【００１８】
ここで、製造時のプロセスにおけるバラツキ等に起因して、メモリセルＭＣごとの特性（例えば、しきい値電圧の上昇度合い）に差異が生じる場合がある。このとき、全てのメモリセルＭＣに対し、図４（ｂ）のような均一の書き込み電圧（ＶＰＧＭ、ΔＶＰＧＭ）を使用すると、書き込みに要する時間が増大してしまう場合がある。そこで、以下の実施形態では、メモリセルＭＣの特性を考慮し、書き込み時間の短縮を図った不揮発性半導体記憶装置の構成について説明する。
【００１９】
図５は、本実施形態に係る不揮発性半導体記憶装置のデータ書き込み動作を示すフローチャートである。まず、消去状態のメモリセルアレイ１のページに対して、事前ベリファイ動作を実行する（Ｓ１０）。ここで、事前ベリファイ動作とは、消去状態のしきい値電圧分布ＥにあるメモリセルＭＣのうち、消去レベルの浅い（しきい値電圧が大きい）メモリセルと、消去レベルの深い（しきい値電圧が小さい）メモリセルとを判別するための動作である。事前ベリファイの基準値であるベリファイ電圧ＥＭＶは、消去状態のしきい値電圧分布Ｅの最大値と最小値の間で、任意に設定することができる（図１０（ａ）参照）。本実施例では、しきい値電圧が基準値より大きいメモリセルをＡＤＬ＝０、しきい値電圧が基準値より小さいメモリセルをＡＤＬ＝１、として示すものとする。
【００２０】
事前ベリファイにおいてしきい値電圧が基準値より大きい（ＡＤＬ＝０）場合、当該メモリセルに対しては、第１の書き込み電圧を印加する（Ｓ１１）。続いて、ＬＭベリファイ動作を行い（Ｓ１２）、ベリファイに不合格の場合（ＮＧ）には、第１の書き込み電圧を増大させ（Ｓ１３）、再び書き込み電圧を印加する（Ｓ１１）。ベリファイに合格した場合（Ｐａｓｓ）には、上位ページの書き込み動作（Ｓ１７以降）へと進む。
【００２１】
事前ベリファイにおいてしきい値電圧が基準値より小さい（ＡＤＬ＝１）場合、当該メモリセルに対しては、第２の書き込み電圧を印加する（Ｓ１４）。続いて、ＬＭベリファイ動作を行い（Ｓ１５）、ベリファイに不合格の場合（ＮＧ）には、第２の書き込み電圧を増大させ（Ｓ１６）、再び書き込み電圧を印加する（Ｓ１４）。ベリファイに合格した場合（Ｐａｓｓ）には、上位ページの書き込み動作（Ｓ１７以降）へと進む。
【００２２】
ここで、メモリセルＭＣの特性として、消去されやすいセルは書き込みもされやすいという傾向がある。従って、消去レベルの浅い（しきい値電圧が大きい）メモリセルＭＣに対しては比較的小さめの書き込み電圧を、消去レベルの深い（しきい値電圧が小さい）メモリセルＭＣに対しては比較的大きめの書き込み電圧を印加することが望ましい。本実施形態では、第２の書き込み電圧は、第１の書き込み電圧より小さく設定されている。
【００２３】
続いて、上位ページのデータ書き込み（Ｓ１７〜Ｓ１９）を行う。上位ページの書き込み動作においても、下位ページと同様に、最初に書き込み電圧の印加を行い（Ｓ１７）、ベリファイ動作を行った上（Ｓ１８）、ベリファイに不合格の場合は書き込み電圧を増大した上で（Ｓ１９）再度書き込みを行う（Ｓ１７）。Ｓ１８でベリファイに合格した場合には、書き込み動作を終了する。
【００２４】
図６は、書き込み動作時においてワード線ＷＬに印加される電圧を示す図である。図６（ａ）は書き込み電圧が１種類の場合の比較形態を示し、図６（ｂ）は本実施形態を示す。図６（ａ）では、書き込み時に１種類（ＶＰＧＭ１及びΔＶＰＧＭ）の書き込み電圧を印加しているのに対し、図６（ｂ）では書き込み時に２種類（ＶＰＧＭ２及びΔＶＰＧＭ、ＶＰＧＭ３及びΔＶＰＧＭ）の書き込み電圧を続けて印加する構成となっている。２種類の電圧の関係は、ＶＰＧＭ２＜ＶＰＧＭ３となっている。
【００２５】
本実施形態では、書き込みのされにくい（しきい値電圧が大きい）メモリセルＭＣに対しては、比較的大きい書き込み電圧である第１の書き込み電圧ＶＰＧＭ３を用い、書き込みのされやすい（しきい値電圧が小さい）メモリセルＭＣに対しては、比較的小さい書き込み電圧である第２の書き込み電圧ＶＰＧＭを用いる。これにより、それぞれのメモリセルＭＣの特性に応じた適正な書き込み電圧を印加することができ、書き込みのループ数を削減することができる。また、既に書き込みの完了したセルに対する、書き込み中の隣接セルによる干渉を抑制することができる。その結果、データの書き込み時間を短縮することができる。
【００２６】
なお、しきい値電圧が大きいメモリセルＭＣに対する書き込み方法としては、第１の書き込み電圧ＶＰＧＭ３のみを印加してもよいし、第２の書き込み電圧ＶＰＧＭ２と第１の書き込み電圧ＶＰＧＭ３とを続けて印加してもよい。
【００２７】
以上のように、本実施形態に係る不揮発性半導体記憶装置では、事前ベリファイの結果に基づいて、複数の書き込み電圧の中から１つの書き込み電圧を選択することで、メモリセルの特性に応じた書き込みを行い、書き込み時間を短縮させることができる。
【００２８】
また、本実施形態に係る不揮発性半導体記憶装置では、図６（ｂ）に示すように、データのロード期間（Data Load）中に、事前ベリファイ（Pre Erase Verify）を行っている。これにより、図６（ａ）の比較形態と比べ、事前ベリファイを行うことによるデメリット（例えば、書き込み時間の延長）は抑制されている。
【００２９】
図７は、カラム制御回路２の内部構成の一部を示した図である。メモリセルアレイ１から延在するビット線ＢＬの各線に対し、センスアンプＳＡが接続されている。センスアンプＳＡの後段には、複数のラッチ回路（ＡＤＬ、ＢＤＬ、ＸＤＬ）が接続されている。更に、ラッチ回路の後段は、データ入出力バッファ４を介して外部の入出力端子（Ｉ／Ｏ）と接続されている。
【００３０】
上記のラッチ回路のうち、ラッチ回路ＡＤＬは、本実施形態において、事前ベリファイ時のデータを一時保存するために用いられる。前述のように、ＡＤＬ＝０はしきい値電圧が基準値より大きいメモリセルを、ＡＤＬ＝１はしきい値電圧が基準値より小さいメモリセルを示す。また、他のラッチ回路ＢＤＬ及びＸＤＬは、上記の事前ベリファイと並行して行われるデータロード期間中に、外部（Ｉ／Ｏ）から入力された書き込みデータを一時保存するために用いられる。各ラッチは１ビットずつのデータを保存可能に構成され、ＢＤＬとＸＤＬにより、上位ページと下位ページの合計に相当する２ビットのデータを保存することが可能となっている。
【００３１】
以上のように、本実施形態に係る不揮発性半導体記憶装置では、事前ベリファイ動作においてメモリセルＭＣから読み出されたデータを保持するための第１のラッチ回路（ＡＤＬ）と、カラム制御回路２に対し外部から入力されたデータを保持するための第２のラッチ回路（ＢＤＬ、ＸＤＬ）とを備えることにより、データロードと並行して事前ベリファイ動作を行うことが可能となっている。
【００３２】
［第２の実施形態］
第２の実施形態では、事前ベリファイの結果に基づき、メモリセルに対し事前書き込みを行う例について説明する。
【００３３】
図８は、本実施形態に係る不揮発性半導体記憶装置のデータ書き込み動作を示すフローチャートである。まず、消去状態のメモリセルアレイ１のページに対して、事前ベリファイ動作を実行する（Ｓ２０）。この事前ベリファイ動作は、実施形態１で説明したものと同様であり、詳細な説明を省略する。
【００３４】
事前ベリファイにおいてしきい値電圧が基準値より小さい（ＡＤＬ＝１）場合、当該メモリセルＭＣに対して、事前書き込み電圧を印加する（Ｓ２１）。事前書き込み電圧の詳細については後述する。なお、事前書き込み電圧の印加後は、ベリファイは行わない。
【００３５】
事前ベリファイにおいてしきい値電圧が基準値より大きい（ＡＤＬ＝０）場合、またはＳ２１の事前書き込み電圧の印加が完了した場合、Ｓ２２〜Ｓ２４に示す下位ページの書き込み動作（書き込み−ベリファイ−再書き込み）を実行する。本実施形態では、下位ページの書き込み電圧を１種類とした例について説明しているが、実施形態１のように、事前ベリファイの結果に応じて複数種類の書き込み電圧を使い分けてもよい（図５のＳ１０〜Ｓ１６を参照）。
【００３６】
続いて、Ｓ２５〜Ｓ２７に示すように、上位ページの書き込み動作（書き込み−ベリファイ−再書き込み）を実行する。当該動作は、実施形態１で説明したものと同様であり、詳細な説明を省略する（図５のＳ１７〜Ｓ１９を参照）。
【００３７】
図９〜図１０は、事前書き込みを説明するための図であり、メモリセルＭＣにおけるしきい値電圧分布を示すものである。図９は事前書き込みを行わない比較形態を、図１０は事前書き込みを行う本実施形態をそれぞれ示す。図９（ａ）〜（ｂ）に示すように、事前書き込みを行わない場合、消去状態のしきい値電圧分布Ｅのうちしきい値電圧が最も低いメモリセルＭＣは、書き込み完了までにΔＶｔｈ１のしきい値変動量が必要となる。
【００３８】
これに対し、図１０（ａ）では、事前ベリファイにより、しきい値電圧分布ＥのメモリセルＭＣは、事前ベリファイ電圧ＥＭＶを境界に２つのグループに分けられる。このうち、しきい値が基準値より低いＡＤＬ＝１のメモリセルＭＣに対し、事前書き込みが行われることで、しきい値電圧分布Ｅは図１０（ａ）から図１０（ｂ）の状態に変化する。この状態から、しきい値電圧が最も低いメモリセルＭＣが、書き込み完了までに必要とするしきい値変動量は、図９のΔＶｔｈ１より小さいΔＶｔｈ２となる。これにより、書き込み完了までに必要な「書き込み電圧印加−ベリファイ」のループ数を削減することができる。
【００３９】
以上のように、本実施形態に係る不揮発性半導体記憶装置によれば、事前ベリファイの結果、しきい値レベルが基準値より小さいと判定されたメモリセルに対し、しきい値レベルを上昇させるための事前書き込みを行う。消去状態にあるメモリセルのうち、消去レベルの深いメモリセルのしきい値電圧を予め上昇させておくことで、書き込み時間の短縮を図ることができる。
【００４０】
［第３の実施形態］
第３の実施形態では、ビット線の電圧を変化させることにより、２種類の書き込み電圧を生成する例について説明する。
【００４１】
図１１は、第３の実施形態に係る不揮発性半導体記憶装置の書き込み動作時における、ワード線ＷＬ及びビット線ＢＬの電圧変化を説明するための図である。図１１（Ａ）の（ａ）及び（ｂ）は比較形態を示し、図１１（Ｂ）の（ａ）〜（ｃ）は本実施形態を示す。図１１（Ａ）（ａ）に示すように、比較形態では、ワード線ＷＬに印加される書き込み電圧としてＶＰＧＭ１（ΔＶＰＧＭ１）が用いられる。そして、図１１（Ａ）（ｂ）に示すように、書き込み電圧ＶＰＧＭがワード線ＷＬに印加されている時、ビット線ＢＬにはローレベルの書き込み電圧（ＶＳＳ）が印加されている。
【００４２】
これに対し、本実施形態では、図１１（Ｂ）（ａ）に示すように、ワード線ＷＬに印加される書き込み電圧として、ＶＰＧＭ４（ΔＶＰＧＭ４）が用いられる。そして、図１１（Ｂ）（ｂ）に示すように、消去状態にあるメモリセルＭＣのうち、しきい値電圧が大きい（ＡＤＬ＝０）セルに接続されたビット線ＢＬには、ローレベルの書き込み電圧（ＶＳＳ）が印加される。また、図１１（Ｂ）（ｃ）に示すように、消去状態にあるメモリセルＭＣのうち、しきい値電圧が小さい（ＡＤＬ＝１）セルに接続されたビット線ＢＬには、中間レベルの書き込み電圧（ＶＢＬ）が印加される（ＶＳＳ＜ＶＢＬ＜ＶＤＤ）。なお、図示はしていないが、書き込み対象でないメモリセルＭＣに接続されたビット線は、ハイレベル（ＶＤＤ）に充電されるため、書き込み電圧が実質的に印加されない。
【００４３】
その結果、しきい値電圧が大きいメモリセルＭＣには、ＶＰＧＭ４とＶＳＳの差に相当する比較的大きい書き込み電圧が印加され、しきい値電圧が小さいメモリセルＭＣには、ＶＰＧＭ４とＶＢＬの差に相当する比較的小さい書き込み電圧が印加される。これにより、実施形態１の場合と同じく、メモリセルＭＣの消去レベルに応じて、複数の書き込み電圧の中から適切な書き込み電圧を選択することが可能となる。
【００４４】
以上のように、本実施形態に係る不揮発性半導体記憶装置では、ビット線ＢＬに印加される電圧を変化させることにより、複数の書き込み電圧の中から１つの書き込み電圧を選択することができる。その結果、実施形態１と同じく、メモリセルの特性に応じた書き込みを行い、書き込み時間を短縮させることができる。
【００４５】
実施形態１〜３では、２ビットのデータを記憶が可能なＮＡＮＤ型メモリセルを例に説明を行ったが、本実施形態に開示の構成は、他のビット数を記憶可能なメモリセルに対しても同様に適用することが可能である。
【００４６】
［その他の実施形態］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４７】
１…メモリセルアレイ、２…カラム制御回路、３…ロウ制御回路、４…データ入出力バッファ、５…アドレスレジスタ、６…コマンドＩ／Ｆ、７…ステートマシン、８…パルスジェネレータ、９…ホスト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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