(57)【要約】【課題】電極を積層する際のパターン密度や層間膜厚のばらつきによる平坦化の悪化を抑制することができる半導体装置及びその製造方法を提供すること。【解決手段】実施形態の半導体装置は、第１導電型の半導体基板と、第１導電型の半導体基板の表層部に設けられた少なくとも不純物を含む多結晶シリコンからなる第２導電型の下部電極と、第１導電型の半導体基板の表面側に形成され、前記第２導電型の下部電極の少なくとも一部に設けられた絶縁膜と、絶縁膜上に設けられた上部電極と、を具備していることを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記第１導電型の半導体基板の表層部に設けられた少なくとも不純物を含む多結晶シリコンからなる第２導電型の下部電極と、
前記第１導電型の半導体基板の表面側に形成され、前記第２導電型の下部電極の少なくとも一部に設けられた絶縁膜と、
前記絶縁膜上に設けられた上部電極と、
を具備していることを特徴とする半導体装置。
【請求項２】
前記下部電極はゲルマニウムを含む多結晶シリコンからなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１導電型の半導体基板の表面側から少なくとも非晶質化するに足る程度の性質を有する第１のイオンを注入する工程と、
前記第１のイオンを注入した所定の部分を第２のイオンを注入して再結晶化し、前記半導体基板の表面から内部まで入り込む不純物拡散領域を形成する工程と、
前記不純物拡散領域に第２導電型の第３のイオンを注入し、半導体基板の表面にレーザーを照射して熱処理し、前記不純物拡散領域のイオンを活性化して下部電極を形成する工程と、
前記半導体基板上に絶縁膜を形成する工程と
前記絶縁膜上に上部電極を選択的に形成する工程と、
を具備していることを特徴とする半導体装置の製造方法。
【請求項４】
前記第１のイオンは少なくともゲルマニウムを含むことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第２のイオンは少なくともキセノンを含むことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項６】
前記第３のイオンは少なくともホウ素を含むことを特徴とする請求項３に記載の半導体装置の製造方法。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
現在、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）イメージセンサ等の半導体装置は、トランジスタやキャパシタを備え上部電極と下部電極とそれらの間に設けられる容量絶縁膜とから構成される。この容量絶縁膜には、一般にシリコン酸化膜やシリコン窒化膜のようなシリコン化合物からなる絶縁膜が用いられる。さらに、より小さい面積でより多くのデバイスを搭載するため、デバイスの微細化が進んで様々な微細技術が存在している。例えば、各デバイスを電気的に絶縁するために有効な半導体基板として、ＳＯＩ（Silicon On Insulator）基板が注目され、ＳＯＩ基板に対する微細技術が注目されている。そして、配線上に層間絶縁膜を堆積し、ＣＭＰ（Chemical Mechanical Polishing）技術にて平坦化し、これを繰り返して製造する。
【０００３】
しかし、従来のように容量として積層している電極の構造では、パターン密度や層間膜厚のばらつきにより、平坦化が悪化すことで、上層では露光時のフォーカスズレによってパターン未形成が発生し、歩留りの低下が問題となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−１１１０６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、電極を積層する際のパターン密度や層間膜厚のばらつきによる平坦化の悪化を抑制することができる半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一実施形態の半導体装置は、第１導電型の半導体基板と、前記第１導電型の半導体基板の表層部に設けられた少なくとも不純物を含む多結晶シリコンからなる第２導電型の下部電極と、前記第１導電型の半導体基板の表面側に形成され、前記第２導電型の下部電極の少なくとも一部に設けられた絶縁膜と、前記絶縁膜上に設けられた上部電極とを具備していることを特徴とする。
【０００７】
また、本発明の一実施形態の半導体装置の製造方法は、第１導電型の半導体基板の表面側から少なくとも非晶質化するに足る程度の性質を有する第１のイオンを注入する工程と、前記第１のイオンを注入した所定の部分を第２のイオンを注入して再結晶化し、前記半導体基板の表面から内部まで入り込む不純物拡散領域を形成する工程と、前記不純物拡散領域に第２導電型の第３のイオンを注入し、半導体基板の表面にレーザーを照射して熱処理し、前記不純物拡散領域のイオンを活性化して下部電極を形成する工程と、前記半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上に上部電極を選択的に形成する工程とを具備していることを特徴とする。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施形態を示す半導体装置の模式的な断面図。
【図２】本発明の一実施形態において製造工程毎に示す半導体装置の模式的な断面図。
【図３】本発明の一実施形態において製造工程毎に示す半導体装置の模式的な断面図。
【図４】本発明の一実施形態において製造工程毎に示す半導体装置の模式的な断面図。
【図５】本発明の一実施形態において製造工程毎に示す半導体装置の模式的な断面図。
【図６】本発明の一実施形態において製造工程毎に示す半導体装置の模式的な断面図。
【図７】本発明の一実施形態において製造工程毎に示す半導体装置の模式的な断面図。
【発明を実施するための形態】
【０００９】
以下、本発明の一実施形態の半導体装置の構成及び製造方法について図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１０】
図１は本発明の一実施形態を示す半導体装置の模式的な断面図を示している。図１に示すように、半導体装置２００は、主にシリコン（Si）からなる半導体基板１００を備えている。ここで、半導体基板１００は、Ｎ型（第１の導電型）である。半導体基板１００としては、例えば、面方位のＳｉ単結晶基板を用いるが、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＧａＡｓ等の単結晶基板を用いてもよく、ＳＯＩ（Silicon On Insulator）基板を用いてもよい。また上記材料の多結晶あるいはアモルファス基板でもよい。
【００１１】
下部電極１０２は、半導体基板１００の表層部に選択的に設けられている。また、下部電極１０２は、半導体基板１００の導電型ここではＮ型と反対導電型のＰ型（第２の導電型）である。ここで、下部電極１０２は半導体基板１００の表面から半導体基板１００の中まで形成されているが、半導体基板１００の中の何処の位置まで形成されるかは用途に合わせれば良く、限定されない。
【００１２】
絶縁膜１０３は、下部電極１０２上の少なくとも一部に設けられている。上部電極１０４は、絶縁膜１０３上に設けられている。ここで、上部電極１０４の横幅は、下部電極１０２の横幅よりも小さく形成されていることが望ましい。理由としては、電極を覆う犠牲膜を形成した際（後述する）、下部電極１０２に通じる貫通ビア（図示せず）を半導体装置２００の上部から貫通させる必要があり、貫通ビアが落とせる場所を確保するためである。
【００１３】
犠牲膜１０５は、半導体基板１００上と下部電極１０２上の絶縁膜１０３が形成されていない部分に設けられている。
【００１４】
以上に説明したように、上記本発明の一実施形態に係る半導体装置２００によれば、従来のように半導体基板１００上に下部電極１０２を設けることなく、半導体基板１００の表面に下部電極１０２を設けることでパターン密度を抑制し、半導体装置２００の厚みを薄くすることができる。よって、ＣＭＯＳセンサー等の半導体装置の更なる微細化・高集積化に十分応えることができる。
【００１５】
また、Ｎ型の半導体基板１００とＰ型の下部電極１０２は、ＰＮ接合を形成しており、これにより、逆バイアスでは電流が流れないため、絶縁膜を設けずに電流を抑止することができる。さらに、絶縁膜を設ける必要がないので、製造過程における工程数を減らすことができる。
【００１６】
次に、半導体装置２００の製造方法について図面を参照して説明する。図２から図７は、本発明の一実施形態において製造工程毎示す半導体装置の模式的な断面図を示している。
【００１７】
図２に示すように、半導体基板１００は、Ｎ型の不純物を含有するシリコンウエハから製造される。
【００１８】
次に、図３で示すように、半導体基板１００の表面にイオン注入を行う。イオン注入の方法として、例えば、プラズマドーピングを行うことが望ましい。これにより効率的にイオンを注入することができる。具体的には、半導体基板１００のＳｉ表面に対して垂直方向又は斜め方向から、単結晶Ｓｉを非晶質化（アモルファス化）するに足る程度の性質を有する原子、ここでは例えばゲルマニウム（Ge、第１のイオン）をイオン注入する。その後、所定の単結晶Ｓｉを溶融再結晶化する。ここで注入するイオンとしてＧｅの他に、Ａｒ、Ｓｉ、Ａｓ，Ｓｂ，Ｉｎ，ＫｒまたはＸｅ等の重い原子であればよい。
【００１９】
本発明の一実施形態では、後述する第３のイオン注入の前に、キセノン（Xe、第２のイオン）注入でＧｅ表面をアモルファス化させるＰＡＩ(Pre Amorphization Implantation、プレアモルファス化)技術を用いて、半導体基板１００の表面から内部まで入り込む不純物拡散領域１０１を形成する。
【００２０】
図４で、不純物拡散領域１０１に半導体基板１００の導電型ここではＮ型と反対導電型の不純物をイオン注入する。具体的に、不純物拡散領域１０１にＰ型不純物、ここでは例えばホウ素（B、第３のイオン）をイオン注入する。その後、レーザー照射によるアニール（熱処理）を実行する。具体的には、ＸｅＣｌ、ＡｒＦ等のエキシマ・パルス・レーザーを半導体基板１００の表面に１回又は複数回照射し、不純物拡散領域１０１の不純物を活性化し、下部電極１０２を形成する。
【００２１】
なお、Ｇｅ注入工程とＢ注入工程とは順を替えて実行しても良い。
【００２２】
図５で、熱酸化法により、半導体基板１００上に絶縁膜（例えば、シリコン窒化膜）１０３を形成する。
【００２３】
図６で、化学気相成長法ここではＬＰ（Low Pressure）−ＣＶＤ法により、絶縁膜１０３上に上部電極１０４を形成する。上部電極としては、例えば一般的にポリシリコンを用いてもよく、アルミニウム等の金属を用いてもよい。
【００２４】
図７で、上部電極１０４上にレジスト（図示せず）を設け所定の部分をエッチング処理し、加工する。ここでは、下部電極上１０２の一部が露出するように、絶縁膜１０３と上部電極１０４を設ける。
【００２５】
次に、ＬＰ（Low Pressure）−ＣＶＤ法により、犠牲膜（例えば、シリコン窒化膜）１０５を全面に形成する。すなわち、半導体基板１００上と下部電極１０２上の絶縁膜１０３が形成されていない部分に、犠牲膜１０５を形成する。そして、ＣＭＰ技術により、上部電極１０４をストッパとして平坦化する。
【００２６】
以上のように、上記本発明の一実施形態に係る半導体装置の製造方法によれば、Ｎ型のＳｉ単結晶の半導体基板１００に不純物、ここではＧｅをイオン注入して不純物拡散領域１０１を形成した後、半導体基板１００にアニール処理、ここではレーザーアニールを施して不純物を活性化し下部電極１０２を形成することで、パターン密度を抑制し、半導体装置２００の厚みを薄くすることができる。さらに、パターン密度や層間膜厚のばらつきを抑制することで、ＣＭＰ技術を用いた平坦化の精度を高めることができる。
【００２７】
また、Ｇｅ、Ｓｉ、Ａｓなどの質量の重い原子をイオン注入すると、Ｓｉ単結晶の半導体基板１００は非晶質化する。非晶質化した領域即ち不純物拡散領域１０１は、単結晶の領域よりも融点が低くなるため、上記本発明の一実施形態ではレーザー照射条件を選択し、ここでは例えばイオン注入の加速エネルギーを選んで不純物拡散領域１０１の深さを調節すること、及び不純物拡散領域１０１は溶融するが単結晶領域は溶融しないように、レーザー照射条件を選ぶことにより、レーザー照射による溶融領域を制御することができる。
【００２８】
また、このレーザーアニール技術を、金属（Ａｌ、Ｃｕ等）ゲート電極を有するＭＯＳトランジスタ作製のプロセスと組み合わせた場合、金属ゲート電極はポリシリコンゲート電極よりも重原子イオン注入によるダメージを受け難いという利点がある。
【００２９】
なお、上記実施形態は唯一の実施形態では無く、種々の変形が可能である。すなわち、上記一実施形態は複数の態様を含んでおり、その一部のみが実施されても良い。
【００３０】
本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００３１】
１００  半導体基板
１０１  非晶質領域
１０２  下部電極
１０３  絶縁膜
１０４  上部電極
１０５  犠牲膜
２００  半導体装置 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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