(57)【要約】【課題】簡易な構成で、サンプル期間中に余計なフィードスルーノイズが注入されることを回避する。【解決手段】サンプルクロック信号ＳａｍｐｌｅＣＫを反転して、ダミーキャパシタとしてのＭＯＳトランジスタＭ２を駆動する反転サンプルクロック信号ＳａｍｐｌｅＣＫ′を生成するインバータＩＮＶ１０において、反転サンプルクロック信号ＳａｍｐｌｅＣＫ′の立ち下がりの遷移時間が、立ち上がりの遷移時間よりも長くなるように反転サンプルクロック信号ＳａｍｐｌｅＣＫ′を生成する。反転サンプルクロック信号ＳａｍｐｌｅＣＫ′の立ち下がりを鈍らせることによって、後段のハイパスフィルタによってフィードスルーノイズが低減される。【選択図】      図２
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【特許請求の範囲】
【請求項１】
第１のクロック信号により駆動される第１のＭＯＳトランジスタを有するスイッチと、
前記スイッチの出力端に接続されるキャパシタと、
前記第１のクロック信号を反転した第２のクロック信号により駆動される、ダミーキャパシタと、
前記第１のクロック信号を反転し前記第２のクロック信号を生成するインバータと、を備え、
前記第２のクロック信号は、立ち下がりの遷移時間が立ち上がりの遷移時間よりも長いことを特徴とするスイッチトキャパシタ回路。
【請求項２】
前記インバータは、
前記第１クロック信号がゲートに入力されるＰチャネル型ＭＯＳトランジスタと、
前記第１クロック信号がゲートに入力され、前記Ｐチャネル型ＭＯＳトランジスタよりもトランジスタサイズが小さいＮチャネル型ＭＯＳトランジスタと、
を備えることを特徴とする請求項１に記載のスイッチトキャパシタ回路。
【請求項３】
前記インバータは、
前記第１クロック信号がゲートに入力されるＰチャネル型ＭＯＳトランジスタと、
前記第１クロック信号がゲートに入力されるＮチャネル型ＭＯＳトランジスタと、
前記Ｎチャネル型ＭＯＳトランジスタの出力端に接続される抵抗素子と、
を備えることを特徴とする請求項１に記載のスイッチトキャパシタ回路。
【請求項４】
前記ダミーキャパシタは第２のＭＯＳトランジスタであることを特徴とする請求項１から請求項３のいずれか１項に記載のスイッチトキャパシタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はスイッチトキャパシタ回路に関し、特に、フィードスルーノイズの低減を図るようにしたスイッチトキャパシタ回路に関する。
【背景技術】
【０００２】
従来、フィードスルーノイズはスイッチトキャパシタ回路において、ノイズ・オフセット等の発生源として問題とされる現象であり、且つ、クロック遷移時間等のパラメータをモデル化することが困難なため、シミュレーションで再現するのが難しい現象でもある。
図６は、従来のスイッチトキャパシタ回路１と、フィードスルーを説明するための説明図である。
【０００３】
図６に示すように、スイッチトキャパシタ回路１は、入力端ＩＮと出力端ＯＵＴとの間にＮチャネル型のＭＯＳトランジスタＭ１が接続され、ＭＯＳトランジスタＭ１のソースにキャパシタＣｈの一端が接続され、他端は接地されてなる。ＭＯＳトランジスタＭ１のゲートにはクロック信号ＣＫが入力される。なお、図６中、Ｖｉｎはスイッチトキャパシタ回路１への入力信号、Ｖｏｕｔはスイッチトキャパシタ回路１の出力信号である。
【０００４】
このようなスイッチトキャパシタ回路１においては、図６中に矢印で示すように、ゲート−ソース間の容量カップリングによるクロック信号のすり抜けにより、入力信号Ｖｉｎや出力信号ＶｏｕｔにフィードスルーノイズΔＶが現れる。
このフィードスルーに対する対策の１つとして、図７に示すスイッチトキャパシタ回路２のように、図６に示すスイッチトキャパシタ回路１においてさらに容量成分であるダミーキャパシタ（ＣＡＰ）を設ける方法があげられる（例えば、特許文献１、特許文献２参照）。
【０００５】
図７に示すスイッチトキャパシタ回路２では、ダミーキャパシタとしてのＮチャネル型のＭＯＳトランジスタＭ２のソースおよびドレインを短絡してＭＯＳトランジスタＭ１のソースに接続し、ＭＯＳトランジスタＭ２のゲートに、ＭＯＳトランジスタＭ１のゲートに入力されるクロック信号ＣＫが反転された反転クロック信号ＣＫ′を入力する。
ＭＯＳトランジスタＭ２を挿入することによって、ＭＯＳトランジスタＭ１がオフした直後にＭＯＳトランジスタＭ１におけるフィードスルーにより注入された電荷Δｑ１を、ＭＯＳトランジスタＭ２が吸い取る（図７中の電荷Δｑ２）効果があり、フィードスルーノイズをキャンセルすることができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開昭５９−１１７３１８号公報
【特許文献２】特開平５−２４３９４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図８は、一般的に使われるスイッチトキャパシタ回路３であって、クロック信号の反転信号を生成するためのクロック回路を含めた回路を示したものであって、図７に示すスイッチトキャパシタ回路２においてさらにクロック回路としてのインバータＩＮＶ１を備えたものである。図９は、入力信号のサンプルタイミングを表すサンプルクロック信号ＳａｍｐｌｅＣＫおよびその反転信号である反転サンプルクロック信号ＳａｍｐｌｅＣＫ′のタイミングチャートを示す。
【０００８】
図８に示すように、サンプルクロック信号ＳａｍｐｌｅＣＫは、ＭＯＳトランジスタＭ１のゲートに入力されるとともにインバータＩＮＶ１に入力され、インバータＩＮＶ１の出力が反転サンプルクロック信号ＳａｍｐｌｅＣＫ′としてＭＯＳトランジスタＭ２のゲートに入力される。
なお、実際は、ＭＯＳトランジスタＭ１を駆動するクロック信号線にインバータを接続し、反位相のタイミング信号を作っている。
【０００９】
図９において、サンプルクロック信号ＳａｍｐｌｅＣＫが立ち下がる箇所（時点ｔ３）が、ＭＯＳトランジスタＭ１がオフとなるタイミングとなる。その直後に反転サンプルクロック信号ＳａｍｐｌｅＣＫ′は立ち上がり（時点ｔ４）、フィードスルーノイズをキャンセルする。
しかしながら、時点ｔ１でサンプルクロック信号ＳａｍｐｌｅＣＫが立ち上がり、入力信号Ｖｉｎのサンプルを開始した後、時点ｔ２で反転サンプルクロック信号ＳａｍｐｌｅＣＫ′が立ち下がるため、ＭＯＳトランジスタＭ１がオンである最中に、ＭＯＳトランジスタＭ２がオフとなることになる。つまり、ＭＯＳトランジスタＭ２がオフとなることにより、ＭＯＳトランジスタＭ２におけるフィードスルーにより、サンプル期間中に余計なフィードスルーノイズが入力端ＩＮ側、キャパシタＣｈ側および出力端ＯＵＴ側に注入されることになる。
【００１０】
このように入力信号Ｖｉｎをサンプルしている最中に入力端ＩＮ側、キャパシタＣｈ側および出力端ＯＵＴ側にノイズが入ると、スイッチトキャパシタ回路全体の特性劣化を引き起こす原因となる。
これを回避する方法として、入力信号Ｖｉｎのサンプルを開始する前に、反転サンプルクロック信号ＳａｍｐｌｅＣＫ′が立ち下がるようなロジックの回路を構成する方法もあるが、クロックチェーンが複雑になる上に、サンプルパスに余計な負荷をいれることになり、回路全体の特性の劣化や電力増加の要因となる。
【００１１】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、簡易な構成で、サンプル期間中に余計なフィードスルーノイズが入力端側、キャパシタ側および出力側に注入されることを回避することの可能なスイッチトキャパシタ回路を提供することである。
【課題を解決するための手段】
【００１２】
本発明の一態様は、第１のクロック信号（例えば図２に示す、サンプルクロック信号ＣＫ）により駆動される第１のＭＯＳトランジスタを有するスイッチ（例えば図１に示す、ＭＯＳトランジスタＭ１）と、前記スイッチの出力端に接続されるキャパシタ（例えば図１に示す、キャパシタＣｈ）と、前記第１のクロック信号を反転した第２のクロック信号（例えば図２に示す、反転サンプルクロック信号ＣＫ′）により駆動される、ダミーキャパシタ（例えば図１に示す、ＭＯＳトランジスタＭ２）と、前記第１のクロック信号を反転し前記第２のクロック信号を生成するインバータ（例えば図１に示す、インバータＩＮＶ１０）と、を備え、前記第２のクロック信号は、立ち下がりの遷移時間が立ち上がりの遷移時間よりも長いことを特徴とするスイッチトキャパシタ回路、である。
【００１３】
なお、ここでいう、ダミーキャパシタとは、いわゆるフィードスルー補償用のＭＯＳトランジスタなどの容量成分のことをいう。
前記インバータは、前記第１クロック信号がゲートに入力されるＰチャネル型ＭＯＳトランジスタ（例えば図４に示す、Ｐチャネル型ＭＯＳトランジスタＭ１１）と、前記第１クロック信号がゲートに入力され、前記Ｐチャネル型ＭＯＳトランジスタよりもトランジスタサイズが小さいＮチャネル型ＭＯＳトランジスタ（例えば図４に示す、Ｎチャネル型ＭＯＳトランジスタＭ１２）と、を備えていてもよい。
【００１４】
なお、ここでいう、トランジスタサイズとは、ＭＯＳトランジスタのゲート幅Ｗとゲート長Ｌとの比Ｗ／Ｌをいう。
前記インバータは、前記第１クロック信号がゲートに入力されるＰチャネル型ＭＯＳトランジスタ（例えば図５に示す、Ｐチャネル型ＭＯＳトランジスタＭ２１）と、前記第１クロック信号がゲートに入力されるＮチャネル型ＭＯＳトランジスタ（例えば図５に示す、Ｎチャネル型ＭＯＳトランジスタＭ２２）と、前記Ｎチャネル型ＭＯＳトランジスタの出力端に接続される抵抗素子（例えば図５に示す、抵抗Ｒ１０）と、を備えていてもよい。
【００１５】
前記ダミーキャパシタは第２のＭＯＳトランジスタ（例えば図１に示す、ＭＯＳトランジスタＭ２）であってよい。
【発明の効果】
【００１６】
本発明の一態様によれば、簡易な構成で、サンプル期間中に入力端側、サンプリング用のキャパシタ側および出力側に余計なフィードスルーノイズが注入されることを回避することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明におけるスイッチトキャパシタ回路の一例を示す構成図である。
【図２】スイッチトキャパシタ回路に供給されるサンプルクロック信号および反転サンプルクロック信号の一例である。
【図３】スイッチトキャパシタ回路の等価回路の一例である。
【図４】スイッチトキャパシタ回路に含まれるインバータの具体例である。
【図５】スイッチトキャパシタ回路に含まれるインバータの具体例である。
【図６】従来のスイッチトキャパシタ回路の一例である。
【図７】従来のスイッチトキャパシタ回路の一例である。
【図８】従来のスイッチトキャパシタ回路の一例である。
【図９】スイッチトキャパシタ回路に供給される従来のサンプルクロック信号および反転サンプルクロック信号の一例である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施形態を、図面を用いて説明する。
図１は、本発明を適用した、クロック回路を含めたスイッチトキャパシタ回路１０の一例を示す回路図である。
図１に示すスイッチトキャパシタ回路１０は、図８に示す従来のスイッチトキャパシタ回路３と同一構成であるが、インバータＩＮＶ１０の出力特性が異なる。
【００１９】
すなわち、ＭＯＳトランジスタＭ１のソースにサンプリング用のキャパシタＣｈが接続されるとともに、ダミーキャパシタとしてのＭＯＳトランジスタＭ２のソースおよびドレインが短絡されて接続される。そして、ＭＯＳトランジスタＭ１のゲートにサンプルクロック信号ＳａｍｐｌｅＣＫが入力されるとともに、サンプルクロック信号ＳａｍｐｌｅＣＫがインバータＩＮＶ１０で反転されてなる反転サンプルクロック信号ＳａｍｐｌｅＣＫ′がＭＯＳトランジスタＭ２のゲートに入力される。ＭＯＳトランジスタＭ１は、例えばＮチャネル型のＭＯＳトランジスタである。ダミーキャパシタは、例えばＭＯＳトランジスタＭ２であって、Ｎチャネル型のＭＯＳトランジスタである。ダミーキャパシタは、例えば電極がポリシリコンで形成されたポリキャパシタやＭＩＭキャパシタであってもよい。ＭＯＳトランジスタＭ１およびＭ２は、ＭＯＳトランジスタＭ１がサンプルクロック信号ＳａｍｐｌｅＣＫの立ち上がりでオンとなり、ＭＯＳトランジスタＭ２が反転サンプルクロック信号ＳａｍｐｌｅＣＫ′の立ち下がりでオフとなれば、Ｎチャネル型、Ｐチャネル型のいずれであっても適用することができる。図１では、ＭＯＳトランジスタＭ１およびＭ２ともにＮチャネル型ＭＯＳトランジスタである場合について説明する。
【００２０】
図２は、サンプルクロック信号ＣＫおよび反転サンプルクロック信号ＣＫ′の一例を示すタイミングチャートである。
図２に示すように反転サンプルクロック信号ＳａｍｐｌｅＣＫ′は、立ち上がりの特性は、図９に示す従来の反転サンプルクロック信号ＳａｍｐｌｅＣＫ′と同一であるが、時点ｔ１０に示すように、反転サンプルクロック信号ＳａｍｐｌｅＣＫ′の立ち下がり特性（例えば時点ｔ１０）のみ、反転サンプルクロック信号ＳａｍｐｌｅＣＫ′の立ち下がりの遷移時間を、立ち上がりの遷移時間よりも意図的に長くしている。つまり、反転サンプルクロック信号ＳａｍｐｌｅＣＫ′の立ち下がりの遷移時間を、後述のハイパスフィルタによりフィードスルーノイズが十分低減される程度の時間となるようにしている。
【００２１】
前述のように、フィードスルーが注入される経路は、ＭＯＳトランジスタＭ１のゲートからそのソースを経てＭＯＳトランジスタＭ２のドレインを通る。同様にＭＯＳトランジスタＭ２におけるフィードスルーにより、ＭＯＳトランジスタＭ２のゲートからそのソースおよびドレインを経てキャパシタＣｈ側および出力端ＯＵＴ側にフィードスルーノイズが注入される。
【００２２】
ここで、図１に示すスイッチトキャパシタ回路１０は、図３の等価回路に示すように、ダミーキャパシタとしてのＭＯＳトランジスタＭ２のゲートと短絡したソースおよびドレインとの間の容量Ｃと、その先にぶら下がる抵抗性のインピーダンスＲとによりハイパスフィルタを形成している。
急峻な立ち下がりではクロック信号すなわち反転サンプルクロック信号ＳａｍｐｌｅＣＫ′に高周波成分が多く含まれており、ＭＯＳトランジスタＭ２と抵抗性のインピーダンスＲとにより形成されるハイパスフィルタを通しても減衰されないが、図２に示すように、反転サンプルクロック信号ＳａｍｐｌｅＣＫ′の立ち下がり（例えば時点ｔ１０）を鈍らせることにより、反転サンプルクロック信号ＳａｍｐｌｅＣＫ′の高周波成分が無くなり、その結果、ハイパスフィルタによりノイズ成分が減衰されることになる。つまり、反転サンプルクロック信号ＳａｍｐｌｅＣＫ′の立ち下がりを鈍らせることによりノイズ成分は減衰されるため、フィードスルーノイズが低減されることになり、出力信号Ｖｏｕｔに含まれるフィードスルーノイズが低減されることになる。
【００２３】
（実施例１）
図４は、図１に示すインバータＩＮＶ１０の具体例を示す回路図である。
実施例１におけるインバータＩＮＶ１０は、図４に示すように、Ｐチャネル型ＭＯＳトランジスタＭ１１とＮチャネル型ＭＯＳトランジスタＭ１２とが接続されてなるＣＭＯＳインバータを備える。このとき、Ｎチャネル型ＭＯＳトランジスタＭ１２のトランジスタサイズ（Ｗ／Ｌ  ゲート幅Ｗとゲート長Ｌとの比）は、通常よりも意図的に小さくなるように設定される。つまり、反転サンプルクロック信号ＳａｍｐｌｅＣＫ′の立ち下がり特性が、フィードスルーノイズをハイパスフィルタによって十分減衰することのできる程度の特性となるように、Ｎチャネル型ＭＯＳトランジスタＭ１２のトランジスタサイズを決定する。Ｎチャネル型ＭＯＳトランジスタＭ１２のトランジスタサイズは、例えば、実験などにより決定される。
【００２４】
このように、Ｎチャネル型ＭＯＳトランジスタＭ１２のトランジスタサイズを意図的に小さくすることによって、反転サンプルクロック信号ＳａｍｐｌｅＣＫ′の立ち下がりが鈍る。そのため、高周波成分を除去することができる。
（実施例２）
図５は、図１に示すインバータＩＮＶ１０のその他の例を示す回路図である。
【００２５】
実施例２におけるインバータＩＮＶ１０は、図５に示すように、Ｐチャネル型ＭＯＳトランジスタＭ２１とＮチャネル型ＭＯＳトランジスタＭ２２とが接続されたＣＭＯインバータを備え、さらに、Ｎチャネル型ＭＯＳトランジスタＭ２２のドレイン、すなわちシンク側のパスに抵抗Ｒ１０を備える。
このように、抵抗Ｒ１０をシンク側のパスに接続することによって、反転サンプルクロック信号ＣＫ′の立ち下がりが鈍り、高周波成分を除去することができる。
【００２６】
図５の場合、抵抗Ｒ１０が１つ追加されることになるが、Ｎチャネル型ＭＯＳトランジスタＭ２１のトランジスタサイズは通常のＣＭＯＳインバータと同等のトランジスタサイズでよく、実施例１に示すＮチャネル型ＭＯＳトランジスタＭ１１のトランジスタサイズを小さくする場合に比較して、トランジスタサイズを小さくすることで大きくなってしまうトランジスタ特性の製造ばらつきを抑制することができる。
【００２７】
なお、抵抗Ｒ１０の抵抗値は、反転サンプルクロック信号ＳａｍｐｌｅＣＫ′の立ち下がり特性が、フィードスルーノイズをハイパスフィルタによって十分減衰することのできる程度の特性となるように、例えば、実験などにより決定される。
このように、抵抗Ｒ１０を追加することによって、反転サンプルクロック信号ＳａｍｐｌｅＣＫ′の立ち下がりが鈍る。そのため、高周波成分を除去することができる。
【００２８】
なお、本発明の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらすすべての実施形態をも含む。さらに、本発明の範囲は、すべての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
【符号の説明】
【００２９】
１０  スイッチトキャパシタ回路
Ｍ１  Ｎチャネル型ＭＯＳトランジスタ
Ｍ２  Ｎチャネル型ＭＯＳトランジスタ（ダミーキャパシタ）
Ｍ１１、Ｍ２１  Ｐチャネル型ＭＯＳトランジスタ
Ｍ１２、Ｍ２２  Ｎチャネル型ＭＯＳトランジスタ
ＩＮＶ１、ＩＮＶ１０  インバータ
Ｃｈ  キャパシタ
Ｒ１０  抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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