(57)【要約】      （修正有）【課題】半導体基板の積層体を分割する際に、積層体に損傷を与えるおそれを低減可能な半導体装置の製造方法を提供する。【解決手段】半導体基板１１と、積層基板を準備する工程と、積層基板の主面の半導体チップが形成された領域間に分割処理を施す工程と、支持体を準備し、主面を支持体側に向けて積層基板を仮固定する工程と、積層基板を薄化し、分割後、支持体上に複数の半導体チップが配された状態にする工程と、半導体基板１１の主面に、支持体上に配された複数の半導体チップ１１０の背面を固着する工程と、支持体を除去する工程と、積層基板から独立した半導体チップ１１０と、半導体基板１１の半導体チップとを貫通電極１７を介して接続する工程と、隣接する半導体チップ１１０間に対応する部分の半導体基板１１を切断し、半導体基板１１の半導体チップ上に半導体チップ１１０が積層された積層体を複数個作製する工程と、を有する。【選択図】図２Ｇ
2015119109.tif 000002
【特許請求の範囲】
【請求項１】
土台となる半導体基板である土台基板と、積層される半導体基板である積層基板を準備する工程と、
複数の半導体チップが形成された前記積層基板の主面の、各々の前記半導体チップが形成された領域の間に分割処理を施す工程と、
支持体を準備し、主面を前記支持体側に向けて前記積層基板を前記支持体に仮固定する工程と、
前記積層基板の背面側を薄化して前記積層基板を前記分割処理を施した部分で分割し、前記支持体上に互いに独立した複数の半導体チップが配された状態にする工程と、
前記土台基板の主面に、前記支持体上に配された前記積層基板から独立した複数の半導体チップの背面を固着する工程と、
前記支持体を除去する工程と、
前記積層基板から独立した半導体チップと、前記土台基板の半導体チップとを貫通電極を介して接続する工程と、
前記積層基板から独立した隣接する半導体チップ間に対応する部分の前記土台基板を切断し、前記土台基板の半導体チップ上に前記積層基板から独立した半導体チップが積層された積層体を複数個作製する工程と、を有する半導体装置の製造方法。
【請求項２】
積層される半導体基板である他の積層基板を準備し、前記他の積層基板に対して前記分割処理を施す工程、前記支持体に仮固定する工程、及び前記支持体上に互いに独立した複数の半導体チップが配された状態にする工程、を順次実行する工程と、
前記積層基板から独立した半導体チップの主面に、前記支持体上に配された前記他の積層基板から独立した複数の半導体チップの背面を固着する工程と、
前記支持体を除去する工程と、
前記他の積層基板から独立した半導体チップと、前記積層基板から独立した半導体チップとを貫通電極を介して接続する工程と、
前記積層基板及び前記他の積層基板から独立した隣接する半導体チップ間に対応する部分の前記土台基板を切断し、前記土台基板の半導体チップ上に前記積層基板から独立した半導体チップが積層され、前記積層基板から独立した半導体チップ上に前記他の積層基板から独立した半導体チップが更に積層された積層体を複数個作製する工程と、を有する請求項１記載の半導体装置の製造方法。
【請求項３】
前記分割処理を施す工程では、各々の前記半導体チップが形成された領域の間にハーフカットダイシングにより溝を形成する請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記分割処理を施す工程では、各々の前記半導体チップが形成された領域の間にレーザを用いて改質層を形成する請求項１又は２記載の半導体装置の製造方法。
【請求項５】
前記分割処理を施す工程では、各々の前記半導体チップが形成された領域の間にエッチングにより溝を形成する請求項１又は２記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体応用製品はスマートフォン等の各種モバイル機器用途等として小型化、薄型化、軽量化が急激に進んでいる。又、それに伴い、半導体応用製品に搭載される半導体装置にも小型化、高密度化が要求されている。そこで、その要求に応えるべく、例えば複数の半導体チップが形成された半導体基板（ウェハ）を、半導体基板（ウェハ）状態のまま接着層を介して複数個積層するウェハオンウェハ（以降、ＷＯＷという）構造の半導体装置の製造方法が提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１５３４９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のＷＯＷ技術では、積層された複数の半導体基板と接着層から構成された積層体を分割して個片化された半導体装置にする必要がある。そのため、半導体基板の薄化が進むと積層体を分割する際に、積層体を構成する薄化された半導体基板に損傷を与える場合があった。
【０００５】
本発明は上記の点に鑑みてなされたもので、半導体基板の積層体を分割する際に、積層体に損傷を与えるおそれを低減可能な半導体装置の製造方法を提供することを課題とする。
【課題を解決するための手段】
【０００６】
本半導体装置の製造方法は、土台となる半導体基板である土台基板と、積層される半導体基板である積層基板を準備する工程と、複数の半導体チップが形成された前記積層基板の主面の、各々の前記半導体チップが形成された領域の間に分割処理を施す工程と、支持体を準備し、主面を前記支持体側に向けて前記積層基板を前記支持体に仮固定する工程と、前記積層基板の背面側を薄化して前記積層基板を前記分割処理を施した部分で分割し、前記支持体上に互いに独立した複数の半導体チップが配された状態にする工程と、前記土台基板の主面に、前記支持体上に配された前記積層基板から独立した複数の半導体チップの背面を固着する工程と、前記支持体を除去する工程と、前記積層基板から独立した半導体チップと、前記土台基板の半導体チップとを貫通電極を介して接続する工程と、前記積層基板から独立した隣接する半導体チップ間に対応する部分の前記土台基板を切断し、前記土台基板の半導体チップ上に前記積層基板から独立した半導体チップが積層された積層体を複数個作製する工程と、を有することを要件とする。
【発明の効果】
【０００７】
開示の技術によれば、半導体基板の積層体を分割する際に、積層体に損傷を与えるおそれを低減可能な半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【０００８】
【図１】本実施の形態に係る半導体装置を例示する断面図である。
【図２Ａ】本実施の形態に係る半導体装置の製造工程を例示する図（その１）である。
【図２Ｂ】本実施の形態に係る半導体装置の製造工程を例示する図（その２）である。
【図２Ｃ】本実施の形態に係る半導体装置の製造工程を例示する図（その３）である。
【図２Ｄ】本実施の形態に係る半導体装置の製造工程を例示する図（その４）である。
【図２Ｅ】本実施の形態に係る半導体装置の製造工程を例示する図（その５）である。
【図２Ｆ】本実施の形態に係る半導体装置の製造工程を例示する図（その６）である。
【図２Ｇ】本実施の形態に係る半導体装置の製造工程を例示する図（その７）である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して発明を実施するための形態について説明する。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
【００１０】
［本実施の形態に係る半導体装置の構造］
まず、本実施の形態に係る半導体装置の構造について説明する。図１は、本実施の形態に係る半導体装置を例示する断面図である。図１を参照するに、本実施の形態に係る半導体装置１０は、複数の半導体チップ１１０が接着層１６を介して主面を同一方向に向けて積層され、異なる層の半導体チップ１１０同士が貫通電極１７により信号伝達可能に接続された構造を有する。
【００１１】
各々の半導体チップ１１０は、基板本体１２と、半導体集積回路１３と、電極パッド１５とを有する。基板本体１２は、例えばシリコン等から構成されている。半導体集積回路１３は、例えばシリコン等に拡散層（図示せず）、絶縁層（図示せず）、ビアホール（図示せず）、及び配線層（図示せず）等が形成されたものであり、基板本体１２の一方の面側に設けられている。
【００１２】
なお、半導体チップ１１０等において、半導体集積回路１３が設けられている側の面を主面と称する場合がある。又、主面の反対側の面を背面と称する場合がある。又、平面視とは対象物を半導体チップ１１０等の主面の法線方向から視ることを指し、平面形状とは対象物を半導体チップ１１０等の主面の法線方向から視た形状を指すものとする。
【００１３】
電極パッド１５は、絶縁層（図示せず）を介して半導体集積回路１３上に設けられている。電極パッド１５は、半導体集積回路１３に設けられた配線層（図示せず）と電気的に接続されている。電極パッド１５としては、例えばＴｉ層上にＡｕ層を積層した積層体等を用いることができる。電極パッド１５として、Ｎｉ層上にＡｕ層を積層した積層体、Ｎｉ層上にＰｄ層及びＡｕ層を順次積層した積層体、Ｎｉの代わりにＣｏ、Ｔａ、Ｔｉ、ＴｉＮ等の高融点金属からなる層を用い、同層上にＣｕ層或いはＡｌ層を積層した積層体或いはダマシン構造状の配線等を用いても構わない。
【００１４】
上下に隣接する半導体チップ１１０は絶縁層である接着層１６を介して接合されており、各々の半導体チップ１１０の電極パッド１５同士はＣｕ等からなる貫通電極１７を介して電気的に接続されている。接着層１６の材料としては、例えば主たる組成がベンゾシクロブテンである熱硬化性の絶縁性樹脂（例えば、ジビニルシロキサンベンゾシクロブテン：ＤＶＳ−ＢＣＢ）を用いることができる。又、接着層１６の材料として、主たる組成がエポキシ系樹脂、アクリル系樹脂、ポリイミド系樹脂である熱硬化性の絶縁性樹脂、及びシリカ等の固形微粉末を添加した絶縁性複合材料等を用いても構わない。
【００１５】
［本実施の形態に係る半導体装置の製造工程］
次に、本実施の形態に係る半導体装置の製造工程について説明をする。図２Ａ〜図２Ｇは、本実施の形態に係る半導体装置の製造工程を例示する図である。
【００１６】
まず、図２Ａ（ａ）に示す工程では、複数の半導体チップ１１０が形成された薄化されていない半導体基板１１（ウェハ）を準備する。図２Ａ（ａ）に示す工程で準備する半導体基板１１は、積層体（半導体装置１０）において土台基板上に積層される積層基板となる。半導体基板１１は、例えば円形であり、その直径は、例えば６インチ（約１５０ｍｍ）、８インチ（約２００ｍｍ）、１２インチ（約３００ｍｍ）等である。半導体基板１１の厚さは、例えば０．６２５ｍｍ（６インチの場合）、０．７２５ｍｍ（８インチの場合）、０．７７５ｍｍ（１２インチの場合）等である。半導体基板１１は、基板本体１２と、半導体集積回路１３と、電極パッド１５とを有する。
【００１７】
Ｃは、ダイシングブレード等が半導体基板１１を切断して個片化する位置（以下、「切断位置Ｃ」とする）を示している。すなわち、切断位置Ｃにより分離された各領域は、最終的に個片化されて１つの半導体チップ１１０（図１参照）となるチップ領域である。なお、切断位置Ｃの近傍はスクライブ領域となる。
【００１８】
次に、図２Ａ（ｂ）に示す工程では、半導体基板１１の外縁部の不要部分をグラインダー等を用いて除去後、半導体基板１１の主面の各々の半導体チップ１１０が形成された領域の間に分割処理を施す。ここでは、分割処理の一例として、各々の半導体チップ１１０が形成された領域の間にハーフカットダイシングにより溝１１ｘを形成する。溝１１ｘは、スクライブ領域内の切断位置Ｃに沿って形成される。溝１１ｘの平面形状は、例えば、格子状とすることができる。
【００１９】
溝１１ｘの幅は、個片化の際に必要な幅を確保できれば任意の値としてよいが、例えば５０〜２００μｍ程度とすることができる。例えば、ダイシングブレードを用いて個片化する場合には、用いるダイシングブレードの幅よりも広くしておけばよい。溝１１ｘの深さは、後述する図２Ｂ（ｂ）に示す工程において半導体基板１１を薄化した際に、各チップ領域を分離できる深さであれば任意の値としてよい。例えば、薄化後の半導体基板１１の厚さが１０μｍであれば、溝１１ｘの深さは１０μｍよりも深くしておけばよい。
【００２０】
但し、分割処理はハーフカットダイシング以外の方法により施してもよい。例えば、ステルスダイシングやエッチング等により分割処理を施すことができる。なお、ステルスダイシングとは、レーザを用いて改質層（ひび割れ）を形成する方法である。具体的には、半導体基板１１の分割処理を施したい部分にレーザを集光して半導体基板１１の内部に改質層を形成し、半導体基板１１の内部の改質層を形成した部分から垂直方向に割断する方法である。
【００２１】
ステルスダイシングでは、洗浄不要のドライプロセスにより内部に改質層を形成するため、加工屑の抑制が可能であり、特に汚れに弱いデバイスに好適である。又、ステルスダイシングでは、ストリート幅を狭くすることが可能であるため、ダイシングブレードを用いたハーフダイシング等と比較して、１つの半導体基板内での半導体チップの取れ個数の向上が期待できる。
【００２２】
次に、図２Ｂ（ａ）に示す工程では、支持体５１０を準備し、支持体５１０の一方の面に接着層５２０を形成する。そして、溝１１ｘが形成された半導体基板１１を図２Ａ（ｂ）の状態から上下反転させ、主面を支持体５１０の一方の面側に向けて（フェイスダウン状態で）接着層５２０を介して支持体５１０に接合（仮固定）する。
【００２３】
支持体５１０としては、アライメント時に光が透過する基板を用いることが好ましく、例えば石英ガラスの基板等を用いることができる。接着層５２０としては、例えば後述する図２Ｃ（ａ）に示す工程において加熱する温度で軟化する接着剤（２００℃程度又はそれ以下で軟化する接着剤）を用いることができる。接着層５２０は、例えばスピンコート法により支持体５１０の一方の面に形成できる。接着層５２０は、スピンコート法の代わりに、フィルム状の接着剤を貼り付ける方法等を用いて支持体５１０の一方の面に形成しても構わない。
【００２４】
次に、図２Ｂ（ｂ）に示す工程では、半導体基板１１の背面側を薄化し、半導体基板１１を分割処理を施した部分で分割し、支持体５１０上に互いに独立した複数の半導体チップ１１０が配された状態にする。具体的には、半導体基板１１の背面側の基板本体１２の一部をグラインダー等で研削し、溝１１ｘが半導体基板１１を貫通するまで半導体基板１１を薄化する。溝１１ｘが半導体基板１１を貫通することにより、半導体基板１１の各チップ領域が分割され、支持体５１０上に互いに独立した複数の半導体チップ１１０が形成される。
【００２５】
薄化後の半導体基板１１の厚さ（各々の半導体チップ１１０の厚さ）は、例えば２μｍ〜１００μｍ程度とすることができるが、３μｍ〜１０μｍ程度とすることが好ましい。基板体積を小さくすると貫通電極（ＴＳＶ）の加工時間が大幅に短縮され、薄化でアスペクト比が緩和され埋め込み性やカバレッジが改善されるからである。
【００２６】
次に、図２Ｃ（ａ）に示す工程では、図２Ａ（ａ）と同様の薄化されていない半導体基板１１を準備し、半導体基板１１の主面に、半硬化状態の接着層１６を形成する。そして図２Ｂ（ｂ）に示す構造体を上下反転させ、各々の半導体チップ１１０を半導体基板１１の主面に接着層１６を介してフェイスアップ状態で配置する。なお、図２Ｃ（ａ）に示す工程で準備する半導体基板１１は、土台となる半導体基板である土台基板となり、土台基板上に積層基板が積層される。つまり、図２Ｃ（ａ）に示す工程は、土台基板の主面に、支持体５１０上に配された積層基板から独立した複数の半導体チップ１１０の背面を固着する工程である。
【００２７】
接着層１６は、例えばスピンコート法により半導体基板１１上に、例えば熱硬化性の絶縁性樹脂を塗布した後、或いは塗布後スキージ処理した後、所定の硬化温度以上に加熱して硬化させることにより形成できる。なお、接着層１６は、スピンコート法の代わりに気相成長法を用いて形成しても構わないし、フィルム状の樹脂を貼り付ける方法を用いて形成しても構わない。なお、接着層１６として好適な材料は前述の通りである。
【００２８】
次に、例えば２５０℃で加熱した状態で、図２Ｃ（ａ）に示す構造体を支持体５１０の方向から半導体基板１１側に押圧し、各々の半導体チップ１１０の背面と接着層１６とを圧着させる。これにより、接着層１６は硬化し、各々の半導体チップ１１０の背面側は半導体基板１１の主面側に接合される。なお、加熱温度は３００℃以上としてもよいが、２００℃以下とすることが望ましい。３００℃のような高温を用いると熱膨張の違いにより応力が発生し、積層数を増やすに従い剥がれや半導体チップの割れの原因になるためである。
【００２９】
次に、図２Ｃ（ｂ）に示す工程では、図２Ｃ（ａ）に示す支持体５１０及び接着層５２０を除去する。前述のように、接着層５２０として、図２Ｃ（ａ）に示す工程において加熱する温度で軟化する接着剤（２００℃程度又はそれ以下で軟化する接着剤）を用いると好適である。接着層１６を硬化させて半導体基板１１の主面側に各々の半導体チップ１１０の背面側を接合した後、支持体５１０を容易に除去できるからである。なお、この場合、図２Ｃ（ａ）に示す工程と図２Ｃ（ｂ）に示す工程は一連の工程となる。
【００３０】
次に、図２Ｄに示す工程では、１層目の半導体基板１１の電極パッド１５と２層目の半導体チップ１１０の電極パッド１５とを貫通電極１７を介して接続する。図２Ｄに示す工程の詳細を図２Ｅ及び図２Ｆを用いて説明する。なお、説明の便宜上、図２Ｅ及び図２Ｆでは、図２Ｄに示す構造体の一部分（電極パッド１５近傍）のみを拡大して示す。
【００３１】
まず、図２Ｅ（ａ）に示す工程では、半導体チップ１１０の主面を覆うように感光性のレジスト膜５３０を形成し、レジスト膜５３０を露光し、次いで露光処理されたレジスト膜５３０を現像することで、レジスト膜５３０に開口部５３０ｘを形成する。レジスト膜５３０は、例えば液状レジストを半導体チップ１１０の主面に塗布することにより形成する。レジスト膜５３０の厚さは、例えば１０μｍ程度とすることができる。なお、１４は、図２Ａ（ａ）〜図２Ｄでは図示が省略されていた絶縁層である。絶縁層１４は、例えばＳｉ３Ｎ４、ＳｉＯ２、ＳｉＯＮ等から構成されている。絶縁層１４の厚さは、半導体集積回路１３との電気的絶縁が達成される例えば０．１μｍ〜２．０μｍ程度とすることができる。
【００３２】
次に、図２Ｅ（ｂ）に示す工程では、レジスト膜５３０をマスクとして開口部５３０ｘ内に露出する所定の部位を例えばドライエッチング等により除去し、半導体基板１１の電極パッド１５の表面を露出するビアホール１８を形成する。ビアホール１８は、例えば平面形状が円形であり、その直径は、例えば１μｍ〜３０μｍ程度とすることができる。
【００３３】
但し、ビアホール１８の直径は、アスペクト比（深さと直径との比）が０．５以上５以下となるような値とすることが好ましい。アスペクト比が０．５以上５以下となるような値とすることにより、ビアホール１８を形成する際のエッチングの加工速度（スループット）の向上や、ビアホール１８への後述する金属層の埋め込みやすさの向上等を実現できるからである。
【００３４】
次に、図２Ｅ（ｃ）に示す工程では、図２Ｅ（ｂ）に示すレジスト膜５３０を除去し、ビアホール１８内及び半導体チップ１１０上に絶縁膜５１を連続的に形成する。絶縁膜５１は、例えばプラズマＣＶＤ法等により形成できる。絶縁膜５１の材料としては、例えばＳｉ３Ｎ４、ＳｉＯ２、ＳｉＯＮ等を用いることができる。絶縁膜５１の厚さは、例えば０．１μｍ〜２．０μｍ程度とすることができる。
【００３５】
次に、図２Ｅ（ｄ）に示す工程では、ビアホール１８の壁面（側壁）を除く部分の絶縁膜５１を除去する。絶縁膜５１の除去は、例えばＲＩＥ（Reactive Ion Etching）により行うことができる。この工程は、フォトマスクを使用せずに絶縁膜５１の所定部分のみを除去する工程であり、セルフアラインプロセスと称される。セルフアラインプロセスにより、ビアホール１８と半導体基板１１の電極パッド１５及び半導体チップ１１０の電極パッド１５とを正確に位置決めできる。又、部分的に電極パッドを設けない設計を用いることで、例えば電極パッドの無いところはエッチングが進み、更に下層に設けた異なる半導体基板の電極パッドまでエッチングされ深さの異なるビアホールを形成できる。
【００３６】
次に、図２Ｆ（ａ）に示す工程では、ビアホール１８内及び半導体チップ１１０上に金属層５２を形成する。金属層５２は、例えば無電解めっき法等により形成できる。金属層５２は、例えばスパッタ法、ＣＶＤ法等を用いて形成しても構わない。金属層５２としては、例えばＴｉ層上にＣｕ層を積層した積層体等を用いることができる。金属層５２として、例えばＴａ層上にＣｕ層を積層した積層体等を用いても構わない。又、埋め込む材料は設計基準を満足する導体でよく、Ｃｕの代わりにＷやＡｌ、又はドープトポリシリコン、或いはカーボンナノチューブ等の炭素材料や導電性ポリマの何れかを用いることができる。又、絶縁層の絶縁性が十分である場合は、バリヤ金属層を用いない埋め込み配線の組み合わせを選ぶことができる。
【００３７】
次に、図２Ｆ（ｂ）に示す工程では、半導体チップ１１０上に感光性のレジスト膜５４０を形成し、レジスト膜５４０を露光し、次いで露光処理されたレジスト膜５４０を現像することで、レジスト膜５４０にビアホール１８内及びその周辺部を露出する開口部５４０ｘを形成する。そして、開口部５４０ｘ内にビアホール１８を充填する金属層５３を形成する。金属層５３は、例えば金属層５２を給電層とする電解めっき法により形成できる。金属層５３を構成するめっき膜としては、例えばＣｕめっき膜を用いることができる。なお、開口部５４０ｘは、例えば平面形状が円形であり、その直径は、例えば１μｍ〜３０μｍ程度とすることができる。
【００３８】
次に、図２Ｆ（ｃ）に示す工程では、レジスト膜５４０を除去し、更に、金属層５３に覆われていない部分の金属層５２を除去する。金属層５２は、例えばウェットエッチング等により除去できる。
【００３９】
次に、図２Ｆ（ｄ）に示す工程では、半導体チップ１１０の電極パッド１５の外縁部及び金属層５３を覆うように金属層５４を形成する。金属層５４は、例えば半導体チップ１１０の電極パッド１５の外縁部及び金属層５３を開口するレジスト膜を形成し、電極パッド１５及び金属層５３を給電層とする電解めっき法により、開口部を充填するようにめっき膜を析出成長させすることにより形成できる。その後、レジスト膜を除去する。金属層５４としては、例えばＴｉ層上にＡｕ層を積層した積層体等を用いることができる。金属層５４として、例えばＮｉ層上にＰｄ層、Ａｕ層を順次積層した積層体、Ｎｉの代わりにＣｏ、Ｔａ等の高融点金属からなる層を用い、同層上にＣｕ層或いはＡｌ層を積層した積層体等を用いても構わない。
【００４０】
このようにして、図２Ｅ及び図２Ｆに示す工程により、金属層５２、５３、及び５４を有する貫通電極１７が形成され、半導体基板１１の電極パッド１５と半導体チップ１１０の電極パッド１５とが貫通電極１７を介して接続される。なお、図２Ｅ及び図２Ｆに示す工程は一例であり、例えば、ビアホールを充填した金属層の上面をＣＭＰ（Chemical Mechanical Polishing）等で削る工程（ダマシン工程）により貫通電極１７を形成しても構わない。
【００４１】
次に、図２Ｇ（ａ）に示す工程では、接着層１６を介して更に半導体チップ１１０を積層する。なお、各層の半導体チップ１１０を区別するため、便宜上、２層目の半導体チップ１１０を半導体チップ１１０２、３層目の半導体チップ１１０を半導体チップ１１０３、４層目の半導体チップ１１０を半導体チップ１１０４とする。基板本体１２、半導体集積回路１３、電極パッド１５、及び接着層１６についても同様である。
【００４２】
具体的には、各々の半導体チップ１１０２の主面に接着層１６２を形成した後、図２Ａ（ａ）〜図２Ｃ（ｂ）と同様にして、各々の半導体チップ１１０２上に半導体チップ１１０３を積層する。そして、図２Ｄと同様にして半導体チップ１１０２の電極パッド１５２と半導体チップ１１０３の電極パッド１５３とを貫通電極１７を介して接続する。更に、半導体チップ１１０３の主面に接着層１６３を形成した後、図２Ａ（ａ）〜図２Ｃ（ｂ）と同様にして、各々の半導体チップ１１０３上に半導体チップ１１０４を積層する。そして、図２Ｄと同様にして半導体チップ１１０３の電極パッド１５３と半導体チップ１１０４の電極パッド１５４とを貫通電極１７を介して接続する。以降、必要な数だけ半導体チップを積層する。
【００４３】
次に、図２Ｇ（ｂ）に示す工程では、半導体基板１１の背面側の基板本体１２の一部をグラインダー等で研削し、半導体基板１１を、積層された半導体チップ１１０と同程度に薄化する。その後、ダイシングブレード等により切断位置Ｃで切断して個片化することで、図１に示す半導体装置１０が複数個作製される。切断位置Ｃは、各積層基板から独立した隣接する半導体チップ１１０間に対応する部分である。そのため、各積層基板を切断する必要はなく、土台基板のみを切断すればよい。土台基板のみを切断することで、土台基板の半導体チップ１１０上に各積層基板から独立した半導体チップ１１０が積層された積層体を複数個作製することができる。
【００４４】
このように、本実施の形態に係る半導体装置の製造方法では、土台基板に積層される積層基板は、予め分割処理が施された後に支持体上に仮固定される。そして、積層基板を薄化する工程で、積層基板を分割処理を施した部分で分割し、支持体上に互いに独立した複数の半導体チップが配された状態にする。そして、土台基板に支持体上に配された複数の半導体チップの背面を固着して半導体チップの積層体を形成し、支持体を除去して積層体を構成する半導体チップ同士を貫通電極を介して接続し、その後各積層体を切断して個片化する。
【００４５】
そのため、個片化の際に図２Ｇ（ｂ）に示す工程で切断されるのは土台基板である１層目の半導体基板１１（ウェハ）のみとなり、従来のように多数の半導体基板（ウェハ）が積層された積層体を一気に分割する工程が不要となる。その結果、従来のように、多数の半導体基板（ウェハ）が積層された積層体を一気に分割する工程で、積層された半導体基板に損傷を与えるおそれを低減できる。
【００４６】
以上、本発明の好ましい実施の形態について詳説したが、本発明は、上述した実施の形態に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。
【００４７】
例えば、上記実施の形態では、平面視円形の半導体基板（シリコンウェハ）を用いた場合を例にとり説明を行ったが、半導体基板は平面視円形に限定されず、例えば平面視長方形等のパネル状のものを用いても構わない。
【００４８】
又、半導体チップに代えて、半導体チップを有しない構造層を一部に積層してもよい。
【００４９】
又、半導体基板の材料はシリコンに限定されず、例えばゲルマニウムやサファイア等を用いても構わない。
【００５０】
又、上記実施の形態では、積層された半導体チップ同士をビアホール内に形成された金属層を介して電気信号により接続する例を示したが、積層された半導体チップ同士の接続は電気信号には限定されず、例えば光信号により接続しても構わない。この際、ビアホール内には金属層に代えて光導波路を形成すればよい。
【符号の説明】
【００５１】
１０  半導体装置
１１  半導体基板（ウェハ）
１１ｘ  溝
１２  基板本体
１３  半導体集積回路
１４  絶縁層
１５  電極パッド
１６、５２０  接着層
１７  貫通電極
１８  ビアホール
５１  絶縁膜
５２、５３、５４  金属層
１１０  半導体チップ
５１０  支持体
５３０、５４０  レジスト膜
５３０ｘ、５４０ｘ  開口部
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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