(57)【要約】【課題】回路の段数の増加を抑制しつつ、出力される電圧の高圧化が可能な昇圧回路を提供する。【解決手段】昇圧回路１は、第１のＦＥＴを含み、入力された電圧の２倍の電圧を出力する１段以上の電圧２倍回路１１と、１段以上の電圧２倍回路１１の後段に接続され、入力された電圧に１段以上の電圧２倍回路１１から出力された電圧を加算して出力する１段以上の電圧加算回路２１と、を備え、１段以上の電圧２倍回路１１から出力される電圧が、第１のＦＥＴのゲート・ソース間耐圧よりも低い。【選択図】図１
2015089282.tif 000002
【特許請求の範囲】
【請求項１】
第１のＦＥＴを含み、入力された電圧の２倍の電圧を出力する１段以上の電圧２倍回路と、
前記１段以上の電圧２倍回路の後段に接続され、入力された電圧に前記１段以上の電圧２倍回路から出力された電圧を加算して出力する１段以上の電圧加算回路と、を備え、
前記１段以上の電圧２倍回路から出力される電圧が、前記第１のＦＥＴのゲート・ソース間耐圧よりも低い、昇圧回路。
【請求項２】
前記１段以上の電圧２倍回路から出力される電圧の２倍の値が、前記第１のＦＥＴの前記ゲート・ソース間耐圧よりも高い、請求項１に記載の昇圧回路。
【請求項３】
前記１段以上の電圧２倍回路が第２のＦＥＴを含み、前記１段以上の電圧２倍回路から出力される電圧が、前記第２のＦＥＴのゲート・ソース間耐圧よりも低い、請求項１に記載の昇圧回路。
【請求項４】
前記１段以上の電圧２倍回路から出力される電圧の２倍の値が、前記第１のＦＥＴ及び前記第２のＦＥＴの前記ゲート・ソース間耐圧よりも高い、請求項３に記載の昇圧回路。
【請求項５】
前記１段以上の電圧２倍回路及び前記１段以上の電圧加算回路における一の回路及び前記一の回路の後段に接続される他の回路をそれぞれ第一の回路及び第二の回路として、前記第一の回路の出力端子に接続され、前記出力端子から出力される電圧と、前記出力端子から出力される電圧に基づく所定の電圧と、を比較する電圧比較器をさらに備え、
前記第二の回路は、前記出力端子から出力される電圧が前記所定の電圧よりも高くなったことを前記電圧比較器から出力される電圧が示した場合に動作を開始する、請求項１〜４のいずれか一項に記載の昇圧回路。
【請求項６】
前記電圧２倍回路及び前記電圧加算回路のそれぞれに供給されるクロック電圧の周期及び位相の少なくとも一つは、互いに相違している、請求項１〜４のいずれか一項に記載の昇圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャージポンプ型の昇圧回路に関する。
【背景技術】
【０００２】
入力された電圧よりも高い電圧を出力するチャージポンプ型の昇圧回路として、例えば特許文献１に記載のものが知られている。特許文献１に記載の昇圧回路は、縦続接続された複数段の電圧加算回路と、電圧加算回路の後段に設けられ、縦続接続された複数の電圧２倍回路と、を備えている。電圧加算回路は、入力された電圧に所定の電圧を加算して出力する。電圧２倍回路は、入力された電圧の２倍の電圧を出力する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２００７−５０２０９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載の昇圧回路においては、電圧２倍回路の出力電圧に応じた大きな振幅のクロック電圧が、電圧２倍回路に含まれるＦＥＴ（Field  Effect  Transistor）のゲート端子に入力される。したがって、ＦＥＴの破壊を防止するためには、電圧２倍回路の出力電圧の大きさをＦＥＴのゲート・ソース間耐圧以下に抑える必要がある。このため、特許文献１に記載の昇圧回路には、ＦＥＴのゲート・ソース間耐圧を超える高い電圧を出力することができないという問題がある。
【０００５】
一方で、電圧２倍回路を用いずに電圧加算回路のみを縦続接続することにより昇圧回路を構成した場合には、多くの段数の電圧加算回路を設ける必要がある。このため、そのような場合には、回路の段数が多くなってしまうという問題がある。
【０００６】
そこで、本発明は、回路の段数の増加を抑制しつつ、出力される電圧の高圧化が可能な昇圧回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の昇圧回路は、第１のＦＥＴを含み、入力された電圧の２倍の電圧を出力する１段以上の電圧２倍回路と、１段以上の電圧２倍回路の後段に接続され、入力された電圧に１段以上の電圧２倍回路から出力された電圧を加算して出力する１段以上の電圧加算回路と、を備え、１段以上の電圧２倍回路から出力される電圧が、第１のＦＥＴのゲート・ソース間耐圧よりも低い。
【０００８】
本発明の昇圧回路では、１段以上の電圧２倍回路から出力される電圧は、電圧２倍回路に含まれる第１のＦＥＴのゲート・ソース間耐圧よりも低い。したがって、電圧２倍回路に含まれるＦＥＴのゲート端子に入力されるクロック電圧の大きさが、第１のＦＥＴのゲート・ソース間耐圧以下となる。このため、第１のＦＥＴが破壊されることが防止される。そして、１段以上の電圧２倍回路の後段には、１段以上の電圧加算回路が接続されている。したがって、本発明の昇圧回路では、１段以上の電圧２倍回路から出力される電圧よりも高い電圧が出力される。また、昇圧回路に入力された電圧が、１段以上の電圧２倍回路のそれぞれによって２倍されるため、入力された電圧が電圧２倍回路の段数に応じて指数関数的に昇圧される。そして、この指数関数的に昇圧された電圧に対して、電圧２倍回路の後段に接続された電圧加算回路により、電圧２倍回路から出力された電圧が順次加算される。このため、本発明の昇圧回路では、電圧加算回路のみを縦続接続することにより昇圧回路を構成した場合と比較して、少ない段数の回路によって昇圧を行うことができる。このように、本発明の昇圧回路によれば、回路の段数の増加を抑制しつつ、出力される電圧を高圧化することができる。
【０００９】
本発明の昇圧回路では、１段以上の電圧２倍回路から出力される電圧の２倍の値が、第１のＦＥＴのゲート・ソース間耐圧よりも高くてもよい。この場合、仮に１段以上の電圧２倍回路の後段に１段の電圧２倍回路をさらに追加したとすると、追加された電圧２倍回路から出力される電圧は、第１のＦＥＴのゲート・ソース間耐圧より高くなり、第１のＦＥＴが破壊されるおそれがある。このため、１段以上の電圧２倍回路の後段には電圧２倍回路を追加することができない。すなわち、上記構成を備えた昇圧回路は、第１のＦＥＴを破壊しない最大限の段数の電圧２倍回路を備えていることとなる。したがって、昇圧回路へ入力される電圧を最大限の段数の電圧２倍回路によって指数関数的に昇圧することができるので、少ない段数の回路によって高い電圧を出力することができる。
【００１０】
また、本発明の昇圧回路では、１段以上の電圧加算回路が第２のＦＥＴを含み、１段以上の電圧２倍回路から出力される電圧が、第２のＦＥＴのゲート・ソース間耐圧よりも低くてもよい。この場合、電圧加算回路において、第２のＦＥＴが破壊されることなく、より効率よく昇圧される。
【００１１】
また、本発明の昇圧回路では、１段以上の電圧２倍回路から出力される電圧の２倍の値が、第１のＦＥＴ及び第２のＦＥＴのゲート・ソース間耐圧よりも高くてもよい。この場合、昇圧回路は、第１のＦＥＴおよび第２のＦＥＴを破壊しない最大限の段数の電圧２倍回路を備えていることとなる。したがって、昇圧回路へ入力される電圧を最大限の段数の電圧２倍回路によって指数関数的に昇圧することができるので、少ない段数の回路によって高い電圧を効率よく出力することができる。
【００１２】
また、本発明の昇圧回路は、１段以上の電圧２倍回路及び１段以上の電圧加算回路における一の回路及び一の回路の後段に接続される他の回路をそれぞれ第一の回路及び第二の回路として、第一の回路の出力端子に接続され、出力端子から出力される電圧と、出力端子から出力される電圧に基づく所定の電圧と、を比較する電圧比較器をさらに備え、第二の回路は、出力端子から出力される電圧が所定の電圧よりも高くなったことを電圧比較器から出力される電圧が示した場合に動作を開始してもよい。この場合、第一の回路の出力端子から出力される電圧が所定の電圧よりも高くなってから、次段の電圧２倍回路又は電圧加算回路の動作が開始される。このため、第一の回路から出力される電圧が十分に上昇しないうちに次段の第二の回路の動作が開始することによって第一の回路の出力電圧が低下することを抑制することができる。
【００１３】
また、本発明の昇圧回路では、電圧２倍回路及び電圧加算回路のそれぞれに供給されるクロック電圧の周期及び位相の少なくとも一つは、互いに相違していてもよい。この場合、多数の電圧２倍回路及び電圧加算回路におけるクロック電圧が一斉に変化することにより大きな充電電流が流れて、電圧２倍回路及び電圧加算回路における出力電圧が低下することを抑制することができる。
【発明の効果】
【００１４】
本発明によれば、回路の段数の増加を抑制しつつ、出力される電圧の高圧化が可能な昇圧回路を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】昇圧回路の全体構成を示すブロック図である。
【図２】電圧２倍回路の構成を示す回路図である。
【図３】電圧加算回路の一例を示す回路図である。
【図４】電圧加算回路の別の例を示す回路図である。
【図５】電圧加算回路の別の例を示す回路図である。
【図６】電圧加算回路の別の例を示す回路図である。
【図７】電圧加算回路の別の例を示す回路図である。
【図８】電圧２倍回路及び電圧加算回路に供給されるクロック電圧の経路の一例を示す図である。
【図９】昇圧回路の各部における電圧の時間変化を示すグラフである。
【図１０】本実施形態及び従来技術の昇圧回路における昇圧段数と当該段における昇圧電圧との関係を比較して示すグラフである。
【図１１】本実施形態及び従来技術の昇圧回路における昇圧段数と当該段までの累計昇圧電圧との関係を比較して示すグラフである。
【図１２】本実施形態及び従来技術の昇圧回路における昇圧段数と当該段までの累計昇圧電圧との関係を比較して示すグラフである。
【図１３】電圧２倍回路及び電圧加算回路に供給されるクロック電圧の経路の別の例を示す図である。
【発明を実施するための形態】
【００１６】
以下、本発明の好適な実施形態について、図面を参照して詳細に説明する。なお、各図において同一又は相当部分には同一符号を付し、重複する説明を省略する。
【００１７】
図１に示されるように、昇圧回路１は、１段以上の電圧２倍回路１１と、１段以上の電圧２倍回路１１の後段に接続され、１段以上の電圧加算回路２１を備えている。図１に示した例では、昇圧回路１は、互いに縦続接続された２段の電圧２倍回路１１と、互いに縦続接続された８段の電圧加算回路２１と、を備えている。なお、図１では、一部の電圧加算回路２１を省略して示している。
【００１８】
後述するように、電圧２倍回路１１は、ＦＥＴ（第１のＦＥＴ）を含んで構成されている。電圧２倍回路１１は、入力された電圧の２倍の電圧を出力する。また、電圧加算回路２１は、電圧加算回路２１に入力された電圧に、昇圧回路１が備える電圧２倍回路１１のうち最後段の電圧２倍回路１１の出力電圧を加算して出力する。
【００１９】
本実施形態の昇圧回路１では、１段目の電圧２倍回路１１には、昇圧回路１の入力端子ＩＮから３Ｖの電圧が入力される。１段目の電圧２倍回路１１は、入力された３Ｖの電圧の２倍の６Ｖの電圧を出力する。２段目の電圧２倍回路１１には、１段目の電圧２倍回路１１から６Ｖの電圧が入力される。２段目の電圧２倍回路１１は、入力された６Ｖの電圧の２倍の１２Ｖの電圧を出力する。各段の電圧加算回路２１は、前段の電圧２倍回路１１又は電圧加算回路２１から入力された電圧に、最後段（図１の例では２段目）の電圧２倍回路１１により出力される電圧である１２Ｖが加算された電圧を出力する。最後段の電圧加算回路２１は、１０８Ｖの電圧を出力する。
【００２０】
ここで、昇圧回路１における電圧２倍回路１１の段数は、１段以上の電圧２倍回路１１のうち最後段の電圧２倍回路１１から出力される電圧が、電圧２倍回路１１に含まれるＦＥＴのゲート・ソース間耐圧よりも低い、という条件を満たす値である。また、好ましくは、電圧２倍回路１１の段数は、最後段の電圧２倍回路１１から出力される電圧の２倍の値が、ＦＥＴのゲート・ソース間耐圧よりも高い、という条件を満たす値である。本実施形態では、ＦＥＴのゲート・ソース間耐圧が例えば２０Ｖであるとして、電圧２倍回路１１の段数を２段としている。昇圧回路１に入力される電圧を３Ｖとし、電圧２倍回路１１の段数を２段とすることにより、最後段の電圧２倍回路１１から出力される電圧１２ＶがＦＥＴのゲート・ソース間耐圧である２０Ｖよりも低く、且つ最後段の電圧２倍回路１１から出力される電圧の２倍の値である２４ＶがＦＥＴのゲート・ソース間耐圧である２０Ｖよりも高い、という条件が満たされている。
【００２１】
図２を参照して、電圧２倍回路１１の構成を説明する。電圧２倍回路１１は、入力端子ＩＮ、正クロック入力端子ＣＬＫＡ、負クロック入力端子ＣＬＫＢ、及び出力端子ＯＵＴの各端子と、ＮＦＥＴ１２Ａ（第１のＦＥＴ）、ＮＦＥＴ１２Ｂ（第１のＦＥＴ）、キャパシタ１３Ａ、キャパシタ１３Ｂ、ＰＦＥＴ１４Ａ（第１のＦＥＴ）、ＰＦＥＴ１４Ｂ（第１のＦＥＴ）、及びキャパシタ１５の各素子を備える。
【００２２】
入力端子ＩＮは、ＮＦＥＴ１２Ａのドレイン端子及びＮＦＥＴ１２Ｂのドレイン端子に接続されている。ＮＦＥＴ１２Ａのソース端子は、ＮＦＥＴ１２Ｂのゲート端子、ＰＦＥＴ１４Ａのゲート端子、ＰＦＥＴ１４Ｂのドレイン端子、及びキャパシタ１３Ａの一端に接続されている。ＮＦＥＴ１２Ｂのドレイン端子は、ＮＦＥＴ１２Ａのゲート端子、ＰＦＥＴ１４Ａのドレイン端子、ＰＦＥＴ１４Ｂのゲート端子、及びキャパシタ１３Ｂの一端に接続されている。ＮＦＥＴ１２Ａの基板端子及びＮＦＥＴ１２Ｂの基板端子は、いずれも接地電位に接続されている。
【００２３】
正クロック入力端子ＣＬＫＡは、キャパシタ１３Ａの他端に接続されている。負クロック入力端子ＣＬＫＢは、キャパシタ１３Ｂの他端に接続されている。ＰＦＥＴ１４Ａのソース端子及びＰＦＥＴ１４Ｂのソース端子は、ＰＦＥＴ１４Ａ及びＰＦＥＴ１４Ｂの基板端子に接続されるとともに、キャパシタ１５の一端に接続されており、さらに出力端子ＯＵＴに接続されている。キャパシタ１５の他端は、接地電位に接続されている。
【００２４】
入力端子ＩＮには、直流電圧が入力される。正クロック入力端子ＣＬＫＡ及び負クロック入力端子ＣＬＫＢには、入力端子ＩＮに入力される電圧に等しい電圧振幅を有する矩形波状のクロック電圧が入力される。正クロック入力端子ＣＬＫＡに入力されるクロック電圧と、負クロック入力端子ＣＬＫＢに入力されるクロック電圧とは、１８０°の位相差を有する。正クロック入力端子ＣＬＫＡ及び負クロック入力端子ＣＬＫＢに入力されるクロック電圧は、例えば、入力端子ＩＮに入力される直流電圧を電源電圧とする発振回路によって生成される。なお、図２には、上述したようなクロック電圧を生成する仮想的なパルス電圧源として、電圧源ＶＣＬＫＡ，ＶＣＬＫＢを示している。
【００２５】
電圧２倍回路１１の動作は、次の通りである。正クロック入力端子ＣＬＫＡに入力されるクロック電圧がハイレベルになると、キャパシタ１３Ａを介して、ＮＦＥＴ１２Ｂのゲート電圧が高くなる。これによりＮＦＥＴ１２Ｂがオン状態となり、ＮＦＥＴ１２Ｂを介してキャパシタ１３Ｂが充電される。このとき、負クロック入力端子ＣＬＫＢに入力されるクロック電圧はローレベルであるため、ＰＦＥＴ１４Ｂがオン状態となる。これにより、キャパシタ１３Ａに充電されていた電荷が、ＰＦＥＴ１４Ｂを介してキャパシタ１５に充電される。なお、このとき、ＮＦＥＴ１２Ａ及びＰＦＥＴ１４Ａはオフ状態である。
【００２６】
逆に、負クロック入力端子ＣＬＫＢに入力されるクロック電圧がハイレベルになると、キャパシタ１３Ｂを介して、ＮＦＥＴ１２Ａのゲート電圧が高くなる。これによりＮＦＥＴ１２Ａがオン状態となる。これにより、ＮＦＥＴ１２Ａを介してキャパシタ１３Ａが充電される。このとき、正クロック入力端子ＣＬＫＡに入力されるクロック電圧はローレベルであるため、ＰＦＥＴ１４Ａがオン状態となる。これにより、キャパシタ１３Ｂに充電されていた電荷が、ＰＦＥＴ１４Ａを介してキャパシタ１５に充電される。なお、このとき、ＮＦＥＴ１２Ｂ及びＰＦＥＴ１４Ｂはオフ状態である。
【００２７】
入力端子ＩＮに入力される直流電圧をＶｉｎとすると、キャパシタ１３Ａの一端（すなわちＮＦＥＴ１２Ａのソース端子）及びキャパシタ１３Ｂの一端（すなわちＮＦＥＴ１２Ｂのソース端子）の電位は、電圧Ｖｉｎと電圧２Ｖｉｎとの間で振動し、キャパシタ１５の両端子間の電圧は、電圧２Ｖｉｎとなる。したがって、出力端子ＯＵＴから出力される電圧は２Ｖｉｎとなり、入力端子ＩＮに入力される電圧Ｖｉｎの２倍となっている。
【００２８】
次に、図３を参照して、電圧加算回路２１の構成について説明する。図３に、直列入力、直列出力型で全波整流型の電圧加算回路２１が３段縦続接続された例を示す。電圧加算回路２１は、キャパシタ２２Ａ、キャパシタ２２Ｂ、ダイオード２３Ａ、ダイオード２３Ｂ、キャパシタ２４、ダイオード２５Ａ及びダイオード２５Ｂを備える。
【００２９】
初段の電圧加算回路２１におけるキャパシタ２２Ａの一端は、正クロック入力端子ＣＬＫＡに接続される。初段以外の電圧加算回路２１におけるキャパシタ２２Ａの一端は、前段の電圧加算回路２１におけるキャパシタ２２Ａの他端に接続される。初段の電圧加算回路２１におけるキャパシタ２２Ｂの一端は、負クロック入力端子ＣＬＫＢに接続される。初段以外の電圧加算回路２１におけるキャパシタ２２Ｂの一端は、前段の電圧加算回路２１におけるキャパシタ２２Ｂの他端に接続される。キャパシタ２２Ａの他端は、ダイオード２３Ａのカソード端子及びダイオード２５Ａのアノード端子に接続される。キャパシタ２２Ｂの他端は、ダイオード２３Ｂのカソード端子及びダイオード２５Ｂのアノード端子に接続される。ダイオード２３Ａのアノード端子及びダイオード２３Ｂのアノード端子は、キャパシタ２４の一端に接続される。ダイオード２５Ａのカソード端子及びダイオード２５Ｂのカソード端子は、キャパシタ２４の他端に接続される。初段の電圧加算回路２１におけるキャパシタ２４の一端は、接地電位に接続される。初段以外の電圧加算回路２１におけるキャパシタ２４の一端は、前段の電圧加算回路２１におけるキャパシタ２４の他端に接続される。最終段の電圧加算回路２１におけるキャパシタ２４の他端は、出力パッド２６に接続される。
【００３０】
正クロック入力端子ＣＬＫＡ及び負クロック入力端子ＣＬＫＢには、１段以上の電圧２倍回路１１により出力された直流電圧に等しい電圧振幅を有する矩形波状のクロック電圧が入力される。正クロック入力端子ＣＬＫＡに入力されるクロック電圧と、負クロック入力端子ＣＬＫＢに入力されるクロック電圧とは、１８０°の位相差を有する。正クロック入力端子ＣＬＫＡ及び負クロック入力端子ＣＬＫＢに入力されるクロック電圧は、例えば、１段以上の電圧２倍回路１１により出力された直流電圧によって駆動される発振回路によって生成される。
【００３１】
電圧加算回路２１は、以下のように動作する。正クロック入力端子ＣＬＫＡに入力されるクロック電圧がハイレベルであり、且つ負クロック入力端子ＣＬＫＢに入力されるクロック電圧がローレベルである時には、ダイオード２５Ａを介してキャパシタ２４が充電されるとともに、ダイオード２３Ｂを介してキャパシタ２２Ｂが充電される。負クロック入力端子ＣＬＫＢに入力されるクロック電圧がハイレベルであり、且つ正クロック入力端子ＣＬＫＡに入力されるクロック電圧がローレベルである時には、ダイオード２５Ｂを介してキャパシタ２４が充電されるとともに、ダイオード２３Ａを介してキャパシタ２２Ｂが充電される。
【００３２】
正クロック入力端子ＣＬＫＡ及び負クロック入力端子ＣＬＫＢに入力されるクロック電圧の振幅をＶｉｎとすると、定常状態においては、各キャパシタ２４の両端子間の電圧は、直流電圧Ｖｉｎとなる。したがって、図３に示したように、３段の電圧加算回路２１が縦続接続された場合には、出力パッド２６の電圧は、３Ｖｉｎとなる。電圧加算回路２１の段数が３段以外の場合でも同様に、出力パッド２６の電圧は、Ｖｉｎに電圧加算回路２１の段数を乗じた値となる。
【００３３】
図４に、電圧加算回路の別の例として、直列入力、直列出力型で半波整流型の電圧加算回路３１が３段縦続接続された例を示す。このような回路構成は、一般に、コッククロフト型回路とも呼ばれる。電圧加算回路３１は、全波整流型の電圧加算回路２１からキャパシタ２２Ｂ、ダイオード２３Ｂ及びダイオード２５Ｂを省略して半波整流型とした構成を有する。
【００３４】
電圧加算回路３１の具体的な構成は、次の通りである。電圧加算回路３１は、キャパシタ３２、ダイオード３３、キャパシタ３４、及びダイオード３５を備える。初段の電圧加算回路３１におけるキャパシタ３２の一端は、正クロック入力端子ＣＬＫＡに接続される。初段以外の電圧加算回路３１におけるキャパシタ３２の一端は、前段の電圧加算回路３１におけるキャパシタ３２の他端に接続される。キャパシタ３２の他端は、ダイオード３３のカソード端子及びダイオード３５のアノード端子に接続される。ダイオード３３のアノード端子は、キャパシタ３４の一端に接続される。ダイオード３５のカソード端子は、キャパシタ３４の他端に接続される。初段の電圧加算回路３１におけるキャパシタ３４の一端は、接地電位に接続される。初段以外の電圧加算回路３１におけるキャパシタ３４の一端は、前段の電圧加算回路３１におけるキャパシタ３４の他端に接続される。最終段の電圧加算回路３１におけるキャパシタ３４の他端は、出力パッド３６に接続される。
【００３５】
正クロック入力端子ＣＬＫＡには、１段以上の電圧２倍回路１１により出力された直流電圧に等しい電圧振幅を有する矩形波状のクロック電圧が入力される。正クロック入力端子ＣＬＫＡに入力されるクロック電圧は、例えば、１段以上の電圧２倍回路１１により出力された直流電圧を電源電圧とする発振回路によって生成される。
【００３６】
電圧加算回路３１は、以下のように動作する。正クロック入力端子ＣＬＫＡに入力されるクロック電圧がハイレベルである時には、ダイオード３５を介してキャパシタ３４が充電される。正クロック入力端子ＣＬＫＡに入力されるクロック電圧がローレベルである時には、ダイオード３３を介してキャパシタ３２が充電される。
【００３７】
正クロック入力端子ＣＬＫＡ及び負クロック入力端子ＣＬＫＢに入力されるクロック電圧の振幅をＶｉｎとすると、定常状態においては、各キャパシタ３４の両端子間の電圧は、直流電圧Ｖｉｎとなる。したがって、図４に示したように、３段の電圧加算回路３１が縦続接続された場合には、出力パッド３６の電圧は、３Ｖｉｎとなる。電圧加算回路３１の段数が３段以外の場合でも同様に、出力パッド３６の電圧は、Ｖｉｎに電圧加算回路３１の段数を乗じた値となる。
【００３８】
図５に、電圧加算回路の別の例として、並列入力、直列出力型で全波整流型の電圧加算回路４１が３段縦続接続された例を示す。
【００３９】
電圧加算回路４１の具体的な構成は、次の通りである。電圧加算回路４１は、ダイオード４２Ａ、ダイオード４２Ｂ、キャパシタ４３Ａ、キャパシタ４３Ｂ、ダイオード４４Ａ、ダイオード４４Ｂ、及びキャパシタ４５を備える。キャパシタ４３Ａの一端は、正クロック入力端子ＣＬＫＡに接続される。キャパシタ４３Ａの他端は、ダイオード４２Ａのカソード端子及びダイオード４４Ａのアノード端子に接続される。キャパシタ４３Ｂの一端は、負クロック入力端子ＣＬＫＢに接続される。キャパシタ４３Ｂの他端は、ダイオード４２Ｂのカソード端子及びダイオード４４Ｂのアノード端子に接続される。ダイオード４２Ａのアノード端子及びダイオード４２Ｂのアノード端子は、キャパシタ４５の一端に接続される。ダイオード４４Ａのカソード端子及びダイオード４４Ｂのカソード端子は、キャパシタ４５の他端に接続される。初段の電圧加算回路４１におけるキャパシタ４５の一端は、接地電位に接続される。初段以外の電圧加算回路４１におけるキャパシタ４５の一端は、前段の電圧加算回路４１におけるキャパシタ４５の他端に接続される。最終段の電圧加算回路４１におけるキャパシタ４５の他端は、出力パッド４６に接続される。
【００４０】
正クロック入力端子ＣＬＫＡ及び負クロック入力端子ＣＬＫＢには、１段以上の電圧２倍回路１１により出力された直流電圧に等しい電圧振幅を有する矩形波状のクロック電圧が入力される。正クロック入力端子ＣＬＫＡに入力されるクロック電圧と、負クロック入力端子ＣＬＫＢに入力されるクロック電圧とは、１８０°の位相差を有する。正クロック入力端子ＣＬＫＡ及び負クロック入力端子ＣＬＫＢに入力されるクロック電圧は、例えば、１段以上の電圧２倍回路１１により出力された直流電圧を電源電圧とする発振回路によって生成される。
【００４１】
電圧加算回路４１は、以下のように動作する。正クロック入力端子ＣＬＫＡに入力されるクロック電圧がハイレベルであり、且つ負クロック入力端子ＣＬＫＢに入力されるクロック電圧がローレベルである時には、ダイオード４４Ａを介してキャパシタ４５が充電されるとともに、ダイオード４２Ｂを介してキャパシタ４３Ｂが充電される。負クロック入力端子ＣＬＫＢに入力されるクロック電圧がハイレベルであり、且つ正クロック入力端子ＣＬＫＡに入力されるクロック電圧がローレベルである時には、ダイオード４４Ｂを介してキャパシタ４５が充電されるとともに、ダイオード４２Ａを介してキャパシタ４３Ａが充電される。
【００４２】
正クロック入力端子ＣＬＫＡ及び負クロック入力端子ＣＬＫＢに入力されるクロック電圧の振幅をＶｉｎとすると、定常状態においては、各キャパシタ４５の両端子間の電圧は、直流電圧Ｖｉｎとなる。したがって、図５に示したように、３段の電圧加算回路４１が縦続接続された場合には、出力パッド４６の電圧は、３Ｖｉｎとなる。電圧加算回路４１の段数が３段以外の場合でも同様に、出力パッド４６の電圧は、Ｖｉｎに電圧加算回路２１の段数を乗じた値となる。
【００４３】
図６に、電圧加算回路の別の例として、並列入力、直列出力型で全波整流型の電圧加算回路５１が３段縦続接続された例を示す。電圧加算回路５１は、電圧加算回路４１において用いられていたダイオードに並列にＦＥＴ（第２のＦＥＴ）を接続することにより、ダイオードで発生する順方向電圧による電圧ロスを解消した、効率よく昇圧可能な回路である。
【００４４】
電圧加算回路５１の電圧加算回路４１との相違点は、以下の通りである。電圧加算回路５１は、電圧加算回路４１と比較すると、ＮＦＥＴ５２Ａ（第２のＦＥＴ）、ＮＦＥＴ５２Ｂ（第２のＦＥＴ）、ＰＦＥＴ５３Ａ（第２のＦＥＴ）、及びＰＦＥＴ５３Ｂ（第２のＦＥＴ）をさらに備えている。ＮＦＥＴ５２Ａのソース端子は、ダイオード４２Ａのアノード端子に接続されている。ＮＦＥＴ５２Ａのドレイン端子は、ダイオード４２Ａのカソード端子に接続されている。ＮＦＥＴ５２Ｂのソース端子は、ダイオード４２Ｂのアノード端子に接続されている。ＮＦＥＴ５２Ｂのドレイン端子は、ダイオード４２Ｂのカソード端子に接続されている。ＰＦＥＴ５３Ａのドレイン端子は、ダイオード４４Ａのアノード端子に接続されている。ＰＦＥＴ５３Ａのソース端子は、ダイオード４４Ａのカソード端子に接続されている。ＰＦＥＴ５３Ｂのドレイン端子は、ダイオード４４Ｂのアノード端子に接続されている。ＰＦＥＴ５３Ｂのソース端子は、ダイオード４４Ｂのカソード端子に接続されている。
【００４５】
ＮＦＥＴ５２Ａの基板端子及びＮＦＥＴ５２Ｂの基板端子は、キャパシタ４５の一端に接続されている。ＰＦＥＴ５３Ａ及びＰＦＥＴ５３Ｂの基板端子は、キャパシタ４５の他端に接続されている。ＮＦＥＴ５２Ａ及びＰＦＥＴ５３Ａのゲート端子は、ダイオード４２Ｂのカソード端子に接続されている。ＮＦＥＴ５２Ｂ及びＰＦＥＴ５３Ｂのゲート端子は、ダイオード４２Ａのカソード端子に接続されている。
【００４６】
電圧加算回路５１の動作は、電圧加算回路４１の動作と概ね同様である。ただし、ダイオード４２Ａ，４２Ｂ，４４Ａ，４４Ｃに並列に接続されたＮＦＥＴ５２Ａ，５２Ｂ及びＰＦＥＴ５３Ａ，５３Ｂによりキャパシタ４３Ａ，４３Ｂ，４５に充電が行われる点で、電圧加算回路５１の動作は、電圧加算回路４１の動作と相違している。
【００４７】
図７に、電圧加算回路の別の例として、並列入力、並列出力型で全波整流型の電圧加算回路６１が３段縦続接続された例を示す。このような回路構成の方式は、一般にシェンケル昇圧方式とも呼ばれる。
【００４８】
電圧加算回路６１の具体的な構成は、次の通りである。電圧加算回路６１は、ダイオード６２、キャパシタ６３、ダイオード６４、及びキャパシタ６５を備える。初段の電圧加算回路６１におけるダイオード６２のアノード端子は、電源電圧ＶＣＣに接続されている。ダイオード６２のカソード端子は、ダイオード６４のアノード端子に接続されている。最終段以外の電圧加算回路６１におけるダイオード６４のカソード端子は、次段の電圧加算回路６１におけるダイオード６２にアノード端子に接続されている。キャパシタ６３の一端は、負クロック入力端子ＣＬＫＢに接続されている。キャパシタ６３の他端は、ダイオード６２のカソード端子に接続されている。キャパシタ６５の一端は、正クロック入力端子ＣＬＫＡに接続されている。キャパシタ６５の他端は、ダイオード６４のカソード端子に接続されている。
【００４９】
最終段の電圧加算回路６１におけるダイオード６４のカソード端子は、ダイオード６６のアノード端子に接続されている。ダイオード６６のカソード端子は、キャパシタ６７の一端及び出力パッド６８に接続されている。キャパシタ６７の他端は、接地電位に接続されている。
【００５０】
電圧加算回路６１は、以下のように動作する。正クロック入力端子ＣＬＫＡに入力されるクロック電圧がハイレベルであり、且つ負クロック入力端子ＣＬＫＢに入力されるクロック電圧がローレベルである時には、ダイオード６２を介してキャパシタ６３が充電されるとともに、ダイオード６６を介してキャパシタ６７が充電される。負クロック入力端子ＣＬＫＢに入力されるクロック電圧がハイレベルであり、且つ正クロック入力端子ＣＬＫＡに入力されるクロック電圧がローレベルである時には、ダイオード６４を介してキャパシタ６５が充電される。
【００５１】
正クロック入力端子ＣＬＫＡ及び負クロック入力端子ＣＬＫＢに入力されるクロック電圧の振幅をＶｉｎとすると、出力パッド６８の電圧は、Ｖｉｎに電圧加算回路６１の段数を乗じた値となる。
【００５２】
次に、図８に、昇圧回路１において電圧２倍回路１１１，１１２及び電圧加算回路２１に供給されるクロック電圧が伝達される経路の一例を示す。なお、図８には、２段の電圧２倍回路１１と、その後段の１段の電圧加算回路２１を示しており、電圧加算回路２１の後段にさらに接続される電圧加算回路２１を省略している。電圧２倍回路１１１は、入力された３Ｖの電圧を２倍して、６Ｖの電圧を出力する。電圧２倍回路１１２は、入力された６Ｖの電圧を２倍して、１２Ｖの電圧を出力する。電圧加算回路２１は、入力された１２Ｖの電圧に１２Ｖを加算して、２４Ｖの電圧を出力する。
【００５３】
なお、図８に関する以下の説明においては、電圧２倍回路１１１，１１２及び電圧加算回路２１に供給されるクロック電圧を単相のクロック電圧として説明するが、図２、３、５〜７を使用して説明した各電圧２倍回路１１及び電圧加算回路２１，４１，５１，６１に対しても、正クロック電圧及び負クロック電圧のそれぞれに対して以下の構成を同様に適用することが可能である。
【００５４】
昇圧回路１は、電圧比較器８１を備えている。電圧比較器８１に関する以下の説明では、１段目の電圧２倍回路１１１は、第一の回路として機能し、電圧２倍回路１１１の後段に接続される２段目の電圧２倍回路１１２は、第二の回路として機能する。電圧２倍回路１１１の出力端子には、電圧比較器８１の一の入力端子が接続されている。電圧比較器８１の他の入力端子には、５．４Ｖの電圧が入力される。この５．４Ｖの電圧は、電圧２倍回路１１１の出力電圧である６Ｖに基づいて、この６Ｖという値に近い値として定められたものである。
【００５５】
電圧２倍回路１１１のクロック入力端子には、には、クロック電圧ＣＬＫが入力されている。電圧比較器８１の出力端子には、ＡＮＤゲート８２の一の入力端子が接続されている。ＡＮＤゲート８２の他の入力端子には、クロック入力端子ＣＬＫが接続されている。ＡＮＤゲート８２の出力端子には、第１プリスケーラ８３の入力端子が接続されている。第１プリスケーラ８３の出力端子には、電圧２倍回路１１２のクロック入力端子が接続されている。
【００５６】
また、昇圧回路１は、電圧比較器８４を備えている。電圧比較器８４に関する以下の説明では、２段目の電圧２倍回路１１２は、第一の回路として機能し、電圧２倍回路１１２の後段に接続される電圧加算回路２１は、第二の回路として機能する。電圧２倍回路１１２の出力端子には、電圧比較器８４の一の入力端子が接続されている。電圧比較器８４の他の入力端子には、１１．５Ｖの電圧が入力される。この１１．５Ｖの電圧は、電圧２倍回路１１２の出力電圧である１２Ｖに基づいて、この１２Ｖという値に近い値として定められたものである。
【００５７】
電圧比較器８４の出力端子には、ＡＮＤゲート８５の一の入力端子が接続されている。ＡＮＤゲート８５の他の入力端子には、クロック入力端子ＣＬＫが接続されている。ＡＮＤゲート８５の出力端子には、第２プリスケーラ８６の入力端子が接続されている。第２プリスケーラ８６の出力端子には、電圧加算回路２１のクロック入力端子が接続されている。
【００５８】
第１プリスケーラ８３は、入力端子から入力されたクロック電圧の周波数を４分の１とするための分周回路である。第２プリスケーラ８６は、入力端子から入力されたクロック電圧の周波数を１６分の１とするための分周回路である。第１プリスケーラ８３及び第２プリスケーラ８６は、次の目的で設けられている。電圧２倍回路１１１のキャパシタと比較して、その次段の電圧２倍回路１１２のキャパシタには、２倍の電圧が印加される。したがって、電圧２倍回路１１１からその次段の電圧２倍回路１１２に伝達される電力と、電圧２倍回路１１２からその次段に伝達される電力と、を等しくするためには、電圧２倍回路１１２に入力されるクロック電圧の周波数を、電圧２倍回路１１１に入力されるクロック電圧の周波数の４分の１とすればよい。このため、周波数を４分の１とする第１プリスケーラ８３が設けられる。
【００５９】
図８を参照して説明した上記の構成により、昇圧回路１は、動作開始時には次のように動作する。まず、クロック入力端子ＣＬＫにクロック電圧が入力され、このクロック電圧が１段目の電圧２倍回路１１１に入力される。これにより、１段目の電圧２倍回路１１１は動作を開始する。
【００６０】
電圧２倍回路１１１が動作を開始した直後は、電圧２倍回路１１１から出力される電圧は、５．４Ｖに満たない。したがって、電圧比較器８１から出力される電圧はローレベルである。このため、ＡＮＤゲート８２から出力される電圧はローレベルのままである。したがって、第１プリスケーラ８３にはクロック電圧が入力されず、２段目の電圧２倍回路１１２にもクロック電圧が入力されない。このため、２段目の電圧２倍回路１１２は動作を開始しない。
【００６１】
次に、電圧２倍回路１１１の動作が安定すると、電圧２倍回路１１１から出力される電圧が５．４Ｖよりも高くなる。したがって、電圧比較器８１から出力される電圧はハイレベルとなる。これにより、ＡＮＤゲート８２からは、クロック入力端子ＣＬＫに入力されたクロック電圧が出力される。したがって、第１プリスケーラ８３にクロック電圧が入力され、２段目の電圧２倍回路１１２にもクロック電圧が入力され、２段目の電圧２倍回路１１２が動作を開始する。このように、電圧２倍回路１１２は、電圧２倍回路１１１の出力端子から出力される電圧が所定の電圧である５．４Ｖよりも高くなったことを電圧比較器８１から出力される電圧が示した場合に、動作を開始する。
【００６２】
同様に、電圧２倍回路１１２の出力端子から出力される電圧が１１．５Ｖに満たない間は、電圧加算回路２１は動作を開始しない。電圧２倍回路１１２の出力端子から出力される電圧が１１．５Ｖよりも高くなると、電圧加算回路２１が動作を開始する。
【００６３】
以上説明した昇圧回路１における各部の出力電圧の時間変化の回路シミュレーション結果を図９に示す。ここでは、図１に示したものと同様の、２段の電圧２倍回路１１と、８段の電圧加算回路２１と、を備えた昇圧回路１について、回路シミュレーションを行った。図９に示すシミュレーション結果は、昇圧回路１の動作開始時における過渡応答シミュレーションの結果である。図９の（Ａ）は、１段目の電圧２倍回路１１から出力される電圧を示す。図９の（Ｂ）は、２段目の電圧２倍回路１１から出力される電圧を示す。図９の（Ｃ）は、２段目の電圧２倍回路１１及び１〜８段目の電圧加算回路２１から出力される電圧を示す。図９の（Ｄ）は、１〜２段目の電圧２倍回路１１及び１〜８段目の電圧加算回路２１に供給されるクロック電圧を示す。図９の（Ａ）〜（Ｃ）と（Ｄ）とを比較対照すれば分かるように、ある段の電圧２倍回路１１又は電圧加算回路２１が十分な電圧まで上昇すると、当該電圧２倍回路１１又は電圧加算回路２１の次段の電圧２倍回路１１又は電圧加算回路２１へのクロック電圧の供給が開始され、それにより、次段の電圧２倍回路１１又は電圧加算回路２１が動作を開始する。
【００６４】
なお、各段の電圧２倍回路１１又は電圧加算回路２１が動作を開始するタイミングで、図９の（Ａ）〜（Ｃ）に示されるように、電圧２倍回路１１及び電圧加算回路２１から出力される電圧は一時的には下降する。しかしながら、電圧２倍回路１１及び電圧加算回路２１から出力される電圧は、時間の経過とともに再び上昇し、最終的には所定の値に近い電圧となる。また、昇圧回路１の動作開始から６０ミリ秒程度が経過した時点で、８段目の電圧加算回路２１から出力される電圧が１００Ｖ近くに達していることが分かる。
【００６５】
本実施形態の昇圧回路１では、１段以上の電圧２倍回路１１から出力される電圧は、電圧２倍回路１１に含まれるＦＥＴ（第１のＦＥＴ）のゲート・ソース間耐圧よりも低い。したがって、電圧２倍回路１１に含まれるＦＥＴのゲート端子に入力されるクロック電圧の大きさが、ＦＥＴのゲート・ソース間耐圧以下となる。このため、ＦＥＴが破壊されることが防止される。そして、１段以上の電圧２倍回路１１の後段には、１段以上の電圧加算回路２１が接続されている。したがって、昇圧回路１では、１段以上の電圧２倍回路１１から出力される電圧よりも高い電圧が出力される。また、昇圧回路１に入力された電圧が、１段以上の電圧２倍回路１１のそれぞれによって２倍されるため、入力された電圧が電圧２倍回路１１の段数に応じて指数関数的に昇圧される。そして、この指数関数的に昇圧された電圧に対して、電圧２倍回路１１の後段に接続された電圧加算回路２１により、電圧２倍回路から出力された電圧が順次加算される。このため、昇圧回路１では、電圧加算回路２１のみを縦続接続することにより昇圧回路を構成した場合と比較して、少ない段数の回路によって昇圧を行うことができる。このように、昇圧回路１によれば、回路の段数の増加を抑制しつつ、出力される電圧を高圧化することができる。さらに、電圧加算回路５１ではＦＥＴ（第２のＦＥＴ）を含み、１段以上の電圧２倍回路１１から出力される電圧が、電圧加算回路５１に含まれるＦＥＴ（第２のＦＥＴ）のゲート・ソース間耐圧よりも低いことで、電圧加算回路５１に含まれるＦＥＴ（第２のＦＥＴ）が破壊されることが防止されるとともに、電圧加算回路５１においてさらに効率よく昇圧したり、能動的な動作制御を行ったりすることができる。
【００６６】
また、昇圧回路１は、ＦＥＴ（第１のＦＥＴ及び第２のＦＥＴ）を破壊しない最大限の段数である２段の電圧２倍回路１１を備えている。したがって、昇圧回路１へ入力される電圧を最大限の段数の電圧２倍回路１１によって指数関数的に昇圧することができるので、少ない段数の回路によって高い電圧を出力することができる。
【００６７】
また、昇圧回路１では、電圧２倍回路１１又は電圧加算回路２１のうち一の回路の出力端子から出力される電圧が所定の電圧よりも高くなってから、当該一の回路の次段の回路の動作が開始される。このため、一の回路から出力される電圧が十分に上昇しないうちに次段の回路の動作が開始することによって一の回路の出力電圧が低下することを抑制することができる。
【００６８】
昇圧回路１が奏する作用効果について、図１０〜１２を参照して説明する。図１０は、回路の段数と、当該段の回路において昇圧される電圧との関係を示すグラフである。図１１は、回路の段数と、当該段までの累計昇圧電圧との関係を示すグラフである。図１０及び図１１のいずれにおいても、太線は、本実施形態の昇圧回路１の場合のグラフを示す。細線は、３段の電圧加算回路と、その後段に３段の電圧２倍回路とを配置した昇圧回路の場合のグラフを示す。なお、いずれの場合も、初段の回路に入力される電圧は３Ｖである。
【００６９】
図１０に示されるように、３段の電圧加算回路と、その後段に３段の電圧２倍回路とを配置した昇圧回路の場合、５段目の回路（すなわち２段目の電圧２倍回路）で昇圧される電圧が３６Ｖに達する。各段の回路において昇圧される電圧は、概ね、各段の回路が備えるＦＥＴのゲート・ソース間に印加される電圧に対応する。したがって、３段の電圧加算回路と、その後段に３段の電圧２倍回路とを配置した昇圧回路の場合には、５段目の回路でＦＥＴのゲート・ソース間に印加される電圧がＦＥＴのゲート・ソース間耐圧よりも高くなってしまい、ＦＥＴの破壊を招き得る。
【００７０】
これに対し、本実施形態の昇圧回路１の場合では、３段目以降は、各段の回路において昇圧される電圧は１２Ｖとなり、ＦＥＴのゲート・ソース間耐圧を超えないため、ＦＥＴが破壊されることが防止される。
【００７１】
また、図１２は、回路の段数と、当該段までの累計昇圧電圧との関係を示すグラフである。太線は、本実施形態の昇圧回路１の場合のグラフを示す。細線は、電圧加算回路のみを縦続接続することにより昇圧回路を構成した場合のグラフを示す。
【００７２】
図１２に示されるように、本実施形態の昇圧回路１によれば、１０段の電圧２倍回路及び電圧加算回路により、１００Ｖの昇圧電圧を得ることができる。これに対し、電圧加算回路のみを縦続接続することにより昇圧回路を構成した場合、３３段の電圧加算回路が必要となる。したがって、本実施形態の昇圧回路１では、回路の段数の増加を抑制しながら、出力される電圧の高圧化がなされている。
【００７３】
以上、本発明の一実施形態について説明してきたが、本発明は上記実施形態に限定されるものではない。例えば、図１３に示すように、１段目の電圧２倍回路１１、２段目の電圧２倍回路１１、及び電圧加算回路２１のそれぞれに、クロック電圧ＣＬＫ、ＣＬＫ２、ＣＬＫ３が供給されてもよい。この場合、クロック電圧ＣＬＫ、ＣＬＫ２、ＣＬＫ３は、周期及び位相の少なくとも一つが互いに相違している。したがって、この構成によれば、多数の電圧２倍回路１１及び電圧加算回路２１におけるクロック電圧が一斉に変化することにより大きな充電電流が流れて、電圧２倍回路１１及び電圧加算回路２１から出力される電圧が低下することを抑制することができる。また、第１のＦＥＴと第２のＦＥＴとは同じＦＥＴを用いてもよいし、条件を満たせば異なる特性のＦＥＴを用いてもよい。
【符号の説明】
【００７４】
１…昇圧回路、１１…電圧２倍回路、１２Ａ，１２Ｂ…ＮＦＥＴ（第１のＦＥＴ）、１４Ａ，１４Ｂ…ＰＦＥＴ（第１のＦＥＴ）、２１，３１，４１，５１，６１…電圧加算回路、５２Ａ，５２Ｂ…ＮＦＥＴ（第２のＦＥＴ）、５３Ａ，５３Ｂ…ＰＦＥＴ（第２のＦＥＴ）、８１，８４…電圧比較器。
【図１】
2015089282.tif 000003
【図２】
2015089282.tif 000004
【図３】
2015089282.tif 000005
【図４】
2015089282.tif 000006
【図５】
2015089282.tif 000007
【図６】
2015089282.tif 000008
【図７】
2015089282.tif 000009
【図８】
2015089282.tif 000010
【図１０】
2015089282.tif 000011
【図１１】
2015089282.tif 000012
【図１２】
2015089282.tif 000013
【図１３】
2015089282.tif 000014
【図９】
2015089282.tif 000015