(57)【要約】【課題】ＳｉＣを用いたＣＭＯＳ回路を実現可能な半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１導電型のＳｉＣ層と、第２導電型のＳｉＣのウェル領域と、第１導電型のＳｉＣの第１のソース領域と、第１導電型のＳｉＣの第１のドレイン領域と、第１のソース領域と第１のドレイン領域に挟まれるウェル領域との間に、第１のゲート絶縁膜を介して設けられる第１のゲート電極と、を有する第１のトランジスタと、第２導電型のＳｉＣの第２のソース領域と、ＳｉＣ層に設けられる第２導電型のＳｉＣの第２のドレイン領域と、第２のソース領域と第２のドレイン領域に挟まれるＳｉＣ層との間に、第２のゲート絶縁膜を介して設けられる第２のゲート電極とを有し、チャネル形成部の向きが第１のトランジスタのチャネル形成部の向きとの間に角度を有する第２のトランジスタと、一端がＳｉＣ層に位置する素子分離領域と、を備える。【選択図】図１
2015179782.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のＳｉＣ層と、
前記ＳｉＣ層に設けられる第２導電型のＳｉＣのウェル領域と、
前記ウェル領域に設けられる第１導電型のＳｉＣの第１のソース領域と、
前記ウェル領域に設けられる第１導電型のＳｉＣの第１のドレイン領域と、
前記第１のソース領域と電気的に接続される第１のソース電極と、
前記第１のドレイン領域と電気的に接続される第１のドレイン電極と、
前記第１のソース領域と前記第１のドレイン領域に挟まれる前記ウェル領域との間に、第１のゲート絶縁膜を介して設けられる第１のゲート電極と、を有する第１導電型の第１のトランジスタと、
前記ＳｉＣ層に設けられる第２導電型のＳｉＣの第２のソース領域と、
前記ＳｉＣ層に設けられる第２導電型のＳｉＣの第２のドレイン領域と、
前記第２のソース領域と電気的に接続される第２のソース電極と、
前記第２のドレイン領域と電気的に接続される第２のドレイン電極と、
前記第２のソース領域と前記第２のドレイン領域に挟まれる前記ＳｉＣ層との間に、第２のゲート絶縁膜を介して設けられる第２のゲート電極とを有し、チャネル形成部の向きが前記第１のトランジスタのチャネル形成部の向きとの間に０度より大きく９０度より小さい角度を有する第２導電型の第２のトランジスタと、
前記ウェル領域と、前記第２のドレイン領域との間に設けられ、一端が前記ＳｉＣ層に位置する素子分離領域と、
を備えることを特徴とする半導体装置。
【請求項２】
前記ウェル領域と前記第１のソース電極との間に設けられ、前記ウェル領域より高い第２導電型の不純物濃度を有する第１のコンタクト領域を、さらに有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２のソース領域と前記第２のソース電極との間に設けられ、前記第２のソース領域より高い第２導電型の不純物濃度を有する第２のコンタクト領域と、前記第２のドレイン領域と前記第２のドレイン電極との間に設けられ、前記第２のドレイン領域より高い第２導電型の不純物濃度を有する第３のコンタクト領域とを、さらに有することを特徴とする請求項１または請求項２記載の半導体装置。
【請求項４】
前記第２のソース領域と前記第２のコンタクト領域との間に設けられる第１導電型のＳｉＣの第１のダミー領域と、前記第２のドレイン領域と前記第３のコンタクト領域との間に設けられる第１導電型のＳｉＣの第２のダミー領域とを、さらに有することを特徴とする請求項３記載の半導体装置。
【請求項５】
前記ＳｉＣ層の前記第２のソース領域および第２のドレイン領域と反対側に設けられ、前記第２のソース電極と電気的に接続される基板電極を、さらに有することを特徴とする請求項１ないし請求項４いずれか一項記載の半導体装置。
【請求項６】
前記ウェル領域、前記第２のソース領域および第２のドレイン領域が同一の不純物濃度を有することを特徴とする請求項１ないし請求項５いずれか一項記載の半導体装置。
【請求項７】
前記角度が４５±５度であることを特徴とする請求項１ないし請求項６いずれか一項記載の半導体装置。
【請求項８】
前記角度が６０±５度であることを特徴とする請求項１ないし請求項６いずれか一項記載の半導体装置。
【請求項９】
前記第１のゲート電極と前記第２のゲート電極とが、異なる仕事関数を有することを特徴とする請求項１ないし請求項８いずれか一項記載の半導体装置。
【請求項１０】
前記第１のゲート絶縁膜と前記第２のゲート絶縁膜とが、異なる材料であることを特徴とする請求項１ないし請求項９いずれか一項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
次世代の半導体デバイス用の材料としてＳｉＣ（炭化珪素）が期待されている。ＳｉＣはＳｉ（シリコン）と比較して、バンドギャップが３倍、破壊電界強度が約１０倍、および熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば高耐圧、低損失かつ高温動作可能な半導体デバイスを実現することができる。
【０００３】
例えば、ＳｉＣを用いた高耐圧のＭＯＳＦＥＴやＩＧＢＴを制御する制御回路用や、高温環境下で使用される演算回路用に、ＳｉＣを用いたＣＭＯＳ回路を低コストで実現することが期待される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−４９６６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、ＳｉＣを用いたＣＭＯＳ回路を備えた半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、第１導電型のＳｉＣ層と、前記ＳｉＣ層に設けられる第２導電型のＳｉＣのウェル領域と、前記ウェル領域に設けられる第１導電型のＳｉＣの第１のソース領域と、前記ウェル領域に設けられる第１導電型のＳｉＣの第１のドレイン領域と、前記第１のソース領域と電気的に接続される第１のソース電極と、前記第１のドレイン領域と電気的に接続される第１のドレイン電極と、前記第１のソース領域と前記第１のドレイン領域に挟まれる前記ウェル領域との間に、第１のゲート絶縁膜を介して設けられる第１のゲート電極と、を有する第１導電型の第１のトランジスタと、前記ＳｉＣ層に設けられる第２導電型のＳｉＣの第２のソース領域と、前記ＳｉＣ層に設けられる第２導電型のＳｉＣの第２のドレイン領域と、前記第２のソース領域と電気的に接続される第２のソース電極と、前記第２のドレイン領域と電気的に接続される第２のドレイン電極と、前記第２のソース領域と前記第２のドレイン領域に挟まれる前記ＳｉＣ層との間に、第２のゲート絶縁膜を介して設けられる第２のゲート電極とを有し、チャネル形成部の向きが前記第１のトランジスタのチャネル形成部の向きとの間に０度より大きく９０度より小さい角度を有する第２導電型の第２のトランジスタと、前記ウェル領域と、前記第２のドレイン領域との間に設けられ、一端が前記ＳｉＣ層に位置する素子分離領域と、を備える。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態の半導体装置の模式図。
【図２】第１の実施形態の半導体装置の半導体装置の回路構成の一例を示す図。
【図３】第１の実施形態の製造方法の説明図。
【図４】第１の実施形態の製造方法の説明図。
【図５】第１の実施形態の作用の説明図。
【図６】第２の実施形態の作用の説明図。
【図７】第２の実施形態の半導体装置の平面模式図。
【図８】第３の実施形態の半導体装置の模式断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
【０００９】
また、以下の説明において、ｎ＋、ｎ、ｎ−および、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
【００１０】
また、以下の説明において、「同一の不純物濃度」とは、プロセスの揺らぎ等による誤差を包含する概念とする。例えば、原子濃度にして±５％程度の差は、「同一の不純物濃度」とみなす。
【００１１】
（第１の実施形態）
本実施形態の半導体装置は、第１導電型のトランジスタであって、第１導電型のＳｉＣ層と、ＳｉＣ層に設けられる第２導電型のＳｉＣのウェル領域と、ウェル領域に設けられる第１導電型のＳｉＣの第１のソース領域と、ウェル領域に設けられる第１導電型のＳｉＣの第１のドレイン領域と、第１のソース領域と電気的に接続される第１のソース電極と、第１のドレイン領域と電気的に接続される第１のドレイン電極と、第１のソース領域と第１のドレイン領域に挟まれるウェル領域との間に、第１のゲート絶縁膜を介して設けられる第１のゲート電極と、を有する第１のトランジスタを備える。また、第２導電型のトランジスタであって、ＳｉＣ層に設けられる第２導電型のＳｉＣの第２のソース領域と、ＳｉＣ層に設けられる第２導電型のＳｉＣの第２のドレイン領域と、第２のソース領域と電気的に接続される第２のソース電極と、第２のドレイン領域と電気的に接続される第２のドレイン電極と、第２のソース領域と第２のドレイン領域に挟まれるＳｉＣ層との間に、第２のゲート絶縁膜を介して設けられる第２のゲート電極とを有し、チャネル形成部の向きが第１のトランジスタのチャネル形成部の向きとの間に０度より大きく９０度より小さい角度を有する第２のトランジスタを備える。さらに、ウェル領域と、第２のソース領域および第２のドレイン領域との間に設けられ、一端がＳｉＣ層に位置する素子分離領域と、を備える。
【００１２】
図１は、本実施形態の半導体装置の模式図である。図１（ａ）は平面模式図、図１（ｂ）は図１（ａ）のＡＡ’断面の断面模式図、図１（ｃ）は図１（ａ）のＢＢ’断面の断面模式図である。なお、図１（ａ）は、ソース電極、ドレイン電極、ゲート絶縁膜、および、ゲート電極を取り除いた状態での、平面図である。
【００１３】
本実施形態の半導体装置は、ＳｉＣの同一基板上にｎ型ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）とｐ型ＭＩＳＦＥＴの双方を備える。以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。
【００１４】
図１に示すように、本実施形態の半導体装置は、複数のｎ型トランジスタ（第１のトランジスタ）１０と、複数のｐ型トランジスタ（第２のトランジスタ）２０とを備える。ｎ型トランジスタ１０およびｐ型トランジスタ２０は、いずれも、基板の主面に平行な方向にキャリアが流れる横型トランジスタである。
【００１５】
ｎ型トランジスタ１０は、ＳｉＣ基板１２、ＳｉＣ層１４、ウェル領域１６、第１のソース領域１８、第１のドレイン領域２２、第１のコンタクト領域２４、第１のソース電極２６、第１のドレイン電極２８、第１のゲート絶縁膜３０、第１のゲート電極３２、基板電極３４を備える。
【００１６】
ＳｉＣ基板１２は、ｎ＋型のＳｉＣである。ＳｉＣ基板１２は、第１と第２の面を備える。図１（ｂ）、（ｃ）においては、第１の面とは図の上側の面であり、第２の面とは図の下側の面である。ＳｉＣ基板１２は、例えば、不純物濃度１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下の、例えばＮ（窒素）をｎ型不純物として含む４Ｈ−ＳｉＣのＳｉＣ基板である。
【００１７】
第１の面が、例えばＳｉ面、すなわち、｛０００１｝面である。第１の面は、Ｓｉ面に対して、例えば、０．５度以上８度以下の範囲でオフセットしていてもかまわない。第１の面は、Ｃ面すなわち、｛０００−１｝面であってもかまわない。
【００１８】
ＳｉＣ層１４は、ｎ−型のＳｉＣである。ＳｉＣ層１４は、ＳｉＣ基板１２の第１の面上に設けられる。ＳｉＣ層１４のｎ型不純物濃度は、例えば、５×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下である。ＳｉＣ層１４の膜厚は、例えば５μｍ以上１５０μｍ以下である。
【００１９】
ウェル領域１６は、ｐ型のＳｉＣである。ウェル領域１６は、ＳｉＣ層１４に設けられる。ウェル領域１６のｐ型不純物の不純物濃度は、例えば、５×１０１５ｃｍ−３以上１×１０１７ｃｍ−３以下である。ｐ型不純物は、例えば、Ａｌ（アルミニウム）である。ウェル領域１６の深さは、例えば０．６μｍ程度である。
【００２０】
第１のソース領域１８は、ｎ＋型のＳｉＣである。第１のソース領域１８は、ウェル領域１６の表面に設けられる。第１のソース領域１８のｎ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下である。
【００２１】
また、第１のドレイン領域２２は、ｎ＋型のＳｉＣである。第１のドレイン領域２２は、ウェル領域１６の表面に設けられる。第１のドレイン領域２２のｎ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下である。
【００２２】
第１のソース電極２６は、第１のソース領域１８と電気的に接続される。第１のドレイン電極２８は、第１のドレイン領域２２と電気的に接続される。
【００２３】
第１のソース電極２６および第１のドレイン電極２８は、金属電極である。例えば、Ｎｉ（ニッケル）とＡｌ（アルミニウム）の積層膜である。
【００２４】
第１のコンタクト領域２４はｐ＋型のＳｉＣである。第１のコンタクト領域２４は、ウェル領域１６の表面に設けられる。第１のコンタクト領域２４は、ウェル領域１６と第１のソース電極２６との間に設けられる。
【００２５】
第１のコンタクト領域２４のｐ型不純物の不純物濃度は、ウェル領域１６のｐ型不純物の不純物濃度より高い。第１のコンタクト領域２４の、ｐ型不純物の不純物濃度は、例えば、１×１０１８以上１×１０２２ｃｍ−３以下である。
【００２６】
第１のコンタクト領域２４は、第１のソース電極２６とウェル領域１６の間のコンタクト抵抗を低減する。第１のソース電極２６はウェル領域１６にも電圧を印加する。
【００２７】
第１のゲート電極３２は、第１のソース領域１８と第１のドレイン領域２２に挟まれるウェル領域１６との間に、第１のゲート絶縁膜３０を介して設けられる。第１のゲート絶縁膜３０は、ウェル領域１６表面に設けられる。
【００２８】
第１のゲート絶縁膜３０は、例えば、シリコン酸化膜である。第１のゲート電極３２は、例えば、ｎ型不純物が高濃度にドープされた多結晶シリコンである。
【００２９】
第１のゲート電極３２直下のウェル領域１６は、キャリアである電子を流すチャネル領域として機能する。
【００３０】
基板電極３４は、ＳｉＣ層１４のウェル領域１６と反対側に設けられる。基板電極３４は、ＳｉＣ基板１２の第２の面に接して設けられる。
【００３１】
基板電極３４は、金属電極である。例えば、Ｎｉ（ニッケル）である。
【００３２】
ｐ型トランジスタ２０は、ＳｉＣ基板１２、ＳｉＣ層１４、第２のソース領域３８、第２のドレイン領域４２、第２のコンタクト領域４４、第３のコンタクト領域４６、第１のダミー領域４８、第２のダミー領域５０、第２のソース電極５６、第２のドレイン電極５８、第２のゲート絶縁膜６０、第２のゲート電極６２、基板電極３４を備える。
【００３３】
ＳｉＣ基板１２およびＳｉＣ層１４は、ｎ型トランジスタ１０と同一である。
【００３４】
第２のソース領域３８、第２のドレイン領域４２は、ｐ型のＳｉＣである。第２のソース領域３８、第２のドレイン領域４２は、ＳｉＣ層１４に設けられる。
【００３５】
第２のソース領域３８、第２のドレイン領域４２のｐ型不純物の不純物濃度は、例えば、５×１０１５ｃｍ−３以上１×１０１７ｃｍ−３以下である。ｐ型不純物は、例えば、Ａｌ（アルミニウム）である。ウェル領域１６の深さは、例えば０．６μｍ程度である。
【００３６】
第２のソース領域３８および第２のドレイン領域４２は、ｎ型トランジスタ１０のウェル領域１６と同一の不純物濃度、同一の深さを有する。
【００３７】
第２のソース電極５６は、第２のソース領域３８と電気的に接続される。第２のドレイン電極５８は、第２のドレイン領域４２と電気的に接続される。
【００３８】
第２のソース電極５６および第２のドレイン電極５８は、金属電極である。例えば、Ｎｉ（ニッケル）とＡｌ（アルミニウム）の積層膜である。
【００３９】
第２のコンタクト領域４４はｐ＋型のＳｉＣである。第２のコンタクト領域４４は、第２のソース領域３８の表面に設けられる。第２のコンタクト領域４４は、第２のソース領域３８と第２のソース電極５６との間に設けられる。
【００４０】
第２のコンタクト領域４４のｐ型不純物の不純物濃度は、第２のソース領域３８のｐ型不純物の不純物濃度より高い。第２のコンタクト領域４４のｐ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下である。
【００４１】
第２のコンタクト領域４４は、第２のソース電極５６と第２のソース領域３８の間のコンタクト抵抗を低減する。
【００４２】
第３のコンタクト領域４６はｐ＋型のＳｉＣである。第３のコンタクト領域４６は、第２のドレイン領域４２の表面に設けられる。第３のコンタクト領域４６は、第２のドレイン領域４２と第２のドレイン電極５８との間に設けられる。
【００４３】
第３のコンタクト領域４６のｐ型不純物の不純物濃度は、第２のドレイン領域４２のｐ型不純物の不純物濃度より高い。第３のコンタクト領域４６のｐ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下である。
【００４４】
第３のコンタクト領域４６は、第２のドレイン電極５８と第２のドレイン領域４２の間のコンタクト抵抗を低減する。
【００４５】
第２のコンタクト領域４４および第３のコンタクト領域４６は、第１のコンタクト領域２４と同一の不純物濃度、同一の深さを有する。
【００４６】
第１のダミー領域４８は、ｎ＋型のＳｉＣである。第１のダミー領域４８は、第２のソース領域３８と第２のコンタクト領域４４との間に設けられる。第１のダミー領域４８のｎ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下である。
【００４７】
第２のダミー領域５０は、ｎ＋型のＳｉＣである。第２のダミー領域５０は、第２のドレイン領域４２と第３のコンタクト領域４６との間に設けられる。第２のダミー領域５０のｎ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下である。
【００４８】
第１のダミー領域４８および第２のダミー領域５０は、第１のソース領域１８および第１のドレイン領域２２と同一の不純物濃度、同一の深さを有する。
【００４９】
第２のゲート電極６２は、第２のソース領域３８と第２のドレイン領域４２に挟まれるＳｉＣ層１４との間に、第２のゲート絶縁膜６０を介して設けられる。第２のゲート絶縁膜６０は、ＳｉＣ層１４表面に設けられる。
【００５０】
第２のゲート絶縁膜６０は、例えば、シリコン酸化膜である。第２のゲート電極６２は、例えば、ｎ型不純物が高濃度にドープされた多結晶シリコンである。
【００５１】
第２のゲート電極６０直下のＳｉＣ層１４は、キャリアである正孔を流すチャネル領域として機能する。
【００５２】
なお、ｎ型トランジスタ１０とｐ型トランジスタ２０との閾値電圧を調整する観点から、第１のゲート電極３２と第２のゲート電極６２とが異なる仕事関数を有することが望ましい。また、ｎ型トランジスタ１０とｐ型トランジスタ２０との閾値電圧を調整する観点から、第１のゲート絶縁膜３０と第２のゲート絶縁膜６０とが、異なる材料であることが望ましい。
【００５３】
基板電極３４は、ＳｉＣ層１４の第２のソース領域３８および第２のドレイン領域４２と反対側に設けられる。基板電極３４は、ＳｉＣ基板１２の第２の面に接して設けられる。基板電極３４は、ｐ型トランジスタ２０のチャネル領域となるＳｉＣ層１４に電位を与える機能を有する。基板電極３４は、例えば、第２のソース電極５６と電気的に接続される。
【００５４】
基板電極３４は、金属電極である。例えば、Ｎｉ（ニッケル）である。
【００５５】
本実施形態の半導体装置では、図１（ａ）中の両矢印で示されるｎ型トランジスタ１０のチャネル形成部の向きと、ｐ型トランジスタ２０のチャネル形成部の向きとの間に、０度より大きく９０度より小さい角度が存在する。すなわち、ｎ型トランジスタ１０のチャネル形成部の向きと、ｐ型トランジスタ２０のチャネル形成部の向きとは、平行でも垂直でもなく、斜行する。
【００５６】
本実施形態では、ｎ型トランジスタ１０のチャネル形成部の向きと、ｐ型トランジスタ２０のチャネル形成部の向きとの間の角度は、４５±５度である。なお、チャネル形成部の向きとは、トランジスタのソース領域とドレイン領域との距離が最も短くなる点を結んだ線分の向きと定義される。
【００５７】
また、本実施形態の半導体装置は、素子分離領域６４を備える。個々のｎ型トランジスタ１０、個々のｐ型トランジスタ２０、および、ｎ型トランジスタ１０とｐ型トランジスタ２０の間は、素子分離領域６４で分離される。
【００５８】
素子分離領域６４は、ｎ型トランジスタ１０のウェル領域１６と、ｐ型トランジスタ２０の第２のソース領域３８および第２のドレイン領域４２との間に設けられる。素子分離領域６４の一端がＳｉＣ層１４中に位置する。
【００５９】
素子分離領域６４、ＳｉＣ層１４に形成されたトレンチを埋め込んだ絶縁膜で形成される。絶縁膜は、例えばシリコン酸化膜である。トレンチの底部は、ウェル領域１６、第２のソース領域３８、および第２のドレイン領域４２を貫通し、ＳｉＣ層１４に達する。
【００６０】
なお、ｎ型トランジスタ１０、ｐ型トランジスタ２０の各電極は、例えば、相互に図示しない配線層によって、電気的に接続される。配線層は、例えば、金属配線と、金属配線間を絶縁する層間膜とで構成される。
【００６１】
図２は、本実施形態の半導体装置の回路構成の一例を示す図である。図２（ａ）が模式断面図、図２（ｂ）が等価回路図である。図２（ａ）は図１（ａ）のＡＢ’断面に相当する。
【００６２】
図２は、ＣＭＯＳインバータ回路を備えたＣＭＯＳデバイスである。ｎ型トランジスタ１０とｐ型トランジスタ２０が直列に接続される。ｎ型トランジスタ１０の第１のソース電極２６にグラウンド電位（Ｖｓｓ）が接続される。ｐ型トランジスタのソース電極５６には、電源電圧（Ｖｄｄ）が接続される。
【００６３】
第１のゲート電極３２と第２のゲート電極６２が入力端子と接続され、入力信号（Ｖｉｎ）が入力される。また、第１のドレイン電極２８と第２のドレイン電極５８が出力端子に接続され、出力信号（Ｖｏｕｔ）が出力される。
【００６４】
次に、本実施形態の半導体装置の製造方法について説明する。図３、図４は本実施形態の半導体装置の製造方法の説明図である。図３（ａ）は平面模式図、図３（ｂ）は図３（ａ）のＡＡ’断面の断面模式図、図３（ｃ）は図３（ａ）のＢＢ’断面の断面模式図である。図４（ａ）は平面模式図、図４（ｂ）は図４（ａ）のＡＡ’断面の断面模式図、図４（ｃ）は図４（ａ）のＢＢ’断面の断面模式図である。
【００６５】
最初に、パワー半導体用に形成されたＳｉＣウェハ１００を準備する。このＳｉＣウェハ１００は、例えば、縦型ＭＯＳＦＥＴ製造用の基板である。
【００６６】
ＳｉＣウェハ１００は、ＳｉＣ基板１２上に、ＳｉＣ層１４をエピタキシャル成長法により形成する。その後、ＳｉＣ層１４中にイオン注入を行い、縦型ＭＯＳＦＥＴ用に最適化された不純物層が形成される（図３）。縦型ＭＯＳＦＥＴは、例えば、ｐチャネル領域とソース領域をイオン注入で形成する、Ｄｏｕｂｌｅ  Ｉｍｐｌａｎｔａｔｉｏｎ  ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）である。具体的には、ＳｉＣ層１４中に、ｐ型ＳｉＣ領域７６、ｎ＋型ＳｉＣ領域７８、ｐ＋型ＳｉＣ領域８０がイオン注入により形成されている。
【００６７】
ＳｉＣウェハ１００の不純物層のパターンは、図３（ａ）に示すように、正方形を基本としたユニットパターンが、繰り返しアレイ状に配置されるパターンである
【００６８】
次に、ＳｉＣウェハ１００に素子分離領域６４を形成する（図４）。素子分離領域６４は、ｐ型ＳｉＣ領域７６よりも深くなるよう形成する。
【００６９】
素子分離領域６４によりＳｉＣ層１４、ｐ型ＳｉＣ領域７６、ｎ＋型ＳｉＣ領域７８、ｐ＋型ＳｉＣ領域８０が、ｎ型トランジスタ１０用の領域とｐ型トランジスタ２０用の領域に区画化される。そして、ｎ型トランジスタ１０のウェル領域１６、第１のソース領域１８、第１のドレイン領域２２、第１のコンタクト領域２４、および、ｐ型トランジスタ用２０の第２のソース領域３８、第２のドレイン領域４２、第２のコンタクト領域４４、第３のコンタクト領域４６、第１のダミー領域４８、第２のダミー領域５０が形成される。
【００７０】
その後、ｎ型トランジスタ１０の第１のソース電極２６、第１のドレイン電極２８、第１のゲート絶縁膜３０、第１のゲート電極３２、および、ｐ型トランジスタ用２０の第２のソース電極５６、第２のドレイン電極５８、第２のゲート絶縁膜６０、第２のゲート電極６２を形成する。さらに、基板電極３４を形成する。
【００７１】
以上の製造方法により、図１に示す本実施形態の半導体装置が製造される。
【００７２】
図５は、本実施形態の作用の説明図である。図５（ａ）は本実施形態の半導体装置および縦型ＭＯＳＦＥＴの製造に用いられるＳｉＣウェハ１００の平面模式図である。図５（ｂ）は、ＳｉＣウェハ１００を用いて製造される縦型ＭＯＳＦＥＴの模式断面図である。図５（ｂ）は、図５（ａ）のＣＣ’に相当する断面模式図である。
【００７３】
ＳｉＣウェハ１００は、ＳｉＣ基板１２上に、ＳｉＣ層１４をエピタキシャル成長法により形成し、ＳｉＣ層１４中に、ｐ型ＳｉＣ領域７６、ｎ＋型ＳｉＣ領域７８、ｐ＋型ＳｉＣ領域８０がイオン注入により形成されている。
【００７４】
縦型ＭＯＳＦＥＴ９０は、ＳｉＣ基板１２、ドリフト層（ＳｉＣ層）１４、ベース領域（ｐ型ＳｉＣ領域）７６、ソース領域（ｎ＋型ＳｉＣ領域）７８、ベースコンタクト領域（ｐ＋型ＳｉＣ領域）８０、ソース電極８２、ドレイン電極８４、ゲート絶縁膜８６、ゲート電極８８で構成される。
【００７５】
以上のように、本実施形態の半導体装置によれば、縦型のＳｉＣ−ＭＯＳＦＥＴ用に最適化された不純物層が形成されたＳｉＣウェハ１００を用いて、ＳｉＣを用いたＣＭＯＳ回路が実現できる。したがって、高耐圧、低損失かつ高温動作可能なＣＭＯＳデバイスを、専用の不純物層形成を必要とせず、低コストで製造することが可能となる。
【００７６】
縦型のＳｉＣ−ＭＯＳＦＥＴ用に最適化された不純物層が形成されたＳｉＣウェハ１００を用いて、ＣＭＯＳ回路を形成する際、ｎ型トランジスタ１０のチャネル形成部の向きと、ｐ型トランジスタ２０のチャネル形成部の向きとが、斜行するパターンとすることで、集積度が高く高性能なＣＭＯＳ回路が実現される。
【００７７】
また、本実施形態では、ｐ型トランジスタ２０が、第２のゲート電極６２の端部の基板側に、ｎ＋型の第１および第２のダミー領域４８、５０を備える。ゲート端部にｐ型領域が存在しないことにより、第２のゲート電極６２端部の絶縁膜への基板からの正孔の注入が抑制される。したがって、ゲート端部での絶縁膜破壊などによる信頼性低下を抑制することができる。
【００７８】
なお、図２では、ＣＭＯＳインバータ回路を例に説明したが、ｎ型トランジスタ１０とｐ型トランジスタ２０間の、配線層による接続を変更することにより、さまざまな機能を有するＣＭＯＳ回路を構成することが可能になる。したがって、例えば、ＳｉＣの縦型パワーデバイスを用いた電力変換用インバータのゲート駆動回路や、保護回路、あるいは、論理演算回路等を備えたＣＭＯＳデバイスを製造することが可能となる。
【００７９】
また、例えば、素子分離領域６４のパターンを変更することで、例えば、ｎ型トランジスタ１０とｐ型トランジスタ２０の数や、配置を所望の形態にすることが可能である。
【００８０】
（第２の実施形態）
本実施形態の半導体装置は、ｎ型トランジスタとｐ型トランジスタのパターンが異なること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
【００８１】
図６は、本実施形態の作用を説明する図である。図６（ａ）は本実施形態の半導体装置および縦型ＭＯＳＦＥＴの製造に用いられるＳｉＣウェハ２００の平面模式図である。図６（ｂ）は、ＳｉＣウェハ２００を用いて製造される縦型ＭＯＳＦＥＴの模式断面図である。図６（ｂ）は、図６（ａ）のＤＤ’に相当する断面模式図である。
【００８２】
ＳｉＣウェハ２００は、ＳｉＣ基板１２上に、ＳｉＣ層１４をエピタキシャル成長法により形成する。その後、ＳｉＣ層１４中にイオン注入を行い、縦型のＭＯＳＦＥＴ用に最適化された不純物層が形成されている。縦型ＭＯＳＦＥＴは、例えば、ｐチャネル領域とソース領域をイオン注入で形成する、Ｄｏｕｂｌｅ  Ｉｍｐｌａｎｔａｔｉｏｎ  ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）である。具体的には、ＳｉＣ層１４中に、ｐ型ＳｉＣ領域７６、ｎ＋型ＳｉＣ領域７８、ｐ＋型ＳｉＣ領域８０がイオン注入により形成されている。
【００８３】
ＳｉＣウェハ２００の不純物層のパターンは、図６（ａ）に示すように、六角形を基本としたユニットパターンが、繰り返しアレイ状に配置される。
【００８４】
縦型ＭＯＳＦＥＴ９９は、ＳｉＣ基板１２、ドリフト層（ＳｉＣ層）１４、ベース領域（ｐ型ＳｉＣ領域）７６、ソース領域（ｎ＋型ＳｉＣ領域）７８、ベースコンタクト領域（ｐ＋型ＳｉＣ領域）８０、ソース電極８２、ドレイン電極８４、ゲート絶縁膜８６、ゲート電極８８で構成される。
【００８５】
図７は、本実施形態の半導体装置の平面模式図である。図７は、ソース電極、ドレイン電極、ゲート絶縁膜、および、ゲート電極を取り除いた状態での、平面図である。
【００８６】
ＳｉＣウェハ２００のＳｉＣ層１４、ｐ型ＳｉＣ領域７６、ｎ＋型ＳｉＣ領域７８、ｐ＋型ＳｉＣ領域８０が、素子分離領域６４によりｎ型トランジスタ１０用の領域とｐ型トランジスタ２０用の領域に区画化されている。そして、ｎ型トランジスタ１０のウェル領域１６、第１のソース領域１８、第１のドレイン領域２２、第１のコンタクト領域２４、および、ｐ型トランジスタ用２０の第２のソース領域３８、第２のドレイン領域４２、第２のコンタクト領域４４、第３のコンタクト領域４６、第１のダミー領域４８、第２のダミー領域５０が形成されている。
【００８７】
ｎ型トランジスタ１０には、図示しない第１のソース電極、第１のドレイン電極、第１のゲート絶縁膜、第１のゲート電極が第１の実施形態と同様に形成されている。また、ｐ型トランジスタ２０には、図示しない第２のソース電極、第２のドレイン電極、第２のゲート絶縁膜、第２のゲート電極、基板電極３４が第１の実施形態と同様に形成されている。
【００８８】
本実施形態の半導体装置では、図７中の両矢印で示されるｎ型トランジスタ１０のチャネル形成部の向きと、ｐ型トランジスタ２０のチャネル形成部の向きとの間に、０度より大きく９０度より小さい角度が存在する。本実施形態では、ｎ型トランジスタ１０のチャネル形成部の向きと、ｐ型トランジスタ２０のチャネル形成部の向きとの間の角度は、６０±５度である。  
【００８９】
以上のように、本実施形態の半導体装置によれば、第１の実施形態と同様、縦型のＳｉＣ−ＭＯＳＦＥＴ用に最適化された不純物層が形成されたＳｉＣウェハ２００を用いて、ＳｉＣを用いたＣＭＯＳ回路が実現できる、したがって、高耐圧、低損失かつ高温動作可能なＣＭＯＳデバイスを、専用の不純物層形成を必要とせず、低コストで製造することが可能となる。
【００９０】
（第３の実施形態）
本実施形態の半導体装置は、第１の実施形態の半導体装置と、ＳｉＣパワー半導体とが、混載されたパワー半導体モジュールであること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
【００９１】
図８は、本実施形態の半導体装置の模式断面図である。本実施形態のパワー半導体モジュールは、ＳｉＣパワー半導体３００と、ＳｉＣのＣＭＯＳデバイス４００とが、同一基板５００上に実装されている。基板５００は、例えば、樹脂または金属である。
【００９２】
ＳｉＣパワー半導体３００は、例えば、縦型ＭＯＳＦＥＴである。例えば、縦型ＭＯＳＦＥＴにより電力変換用のインバータが構成される。
【００９３】
ＣＭＯＳデバイス４００は、複数のｎ型トランジスタ１０と複数のｐ型トランジスタ２０を備える。ＣＭＯＳデバイス４００は、例えば、縦型ＭＯＳＦＥＴのゲート駆動回路用のデバイスである。
【００９４】
図８に示すように、例えば、ＣＭＯＳデバイス４００のｎ型トランジスタ１０のドレイン電極２８とｐ型トランジスタ２０のドレイン電極５８からの出力信号が、縦型ＭＯＳＦＥＴ３００のゲート電極８８に入力され、縦型ＭＯＳＦＥＴ３００を制御する。
【００９５】
縦型ＭＯＳＦＥＴ３００とＣＭＯＳデバイス４００は、同一のパターンの不純物層が形成されたＳｉＣウェハを用いて製造される。
【００９６】
本実施形態によれば、同一パターンのＳｉＣウェハを用いて製造可能なＳｉＣパワー半導体３００とＳｉＣのＣＭＯＳデバイス４００を、同一基板５００上に混載する。したがって、制御回路も含めてすべてのインバータ機能をＳｉＣデバイスで容易に構成できる。よって、インバータシステム全体の高温動作が保証された半導体モジュールを低コストで製造することが可能となる。
【００９７】
以上、実施形態では、４Ｈ−ＳｉＣのＳｉ面を例に説明したが、本発明は、Ｃ面、Ａ面、Ｍ面等、その他の面方位でも発現される。また、炭化珪素の結晶構造として４Ｈ−ＳｉＣの場合を例に説明したが、本発明は６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ等、その他の結晶構造の炭化珪素に適用することも可能である。
【００９８】
また、実施形態では、第１導電型がｎ型、第２導電型がｐ型の場合を例に説明したが、第１導電型をｐ型、第２導電型をｎ型とする構成も可能である。
【００９９】
また、実施形態では、半導体装置の不純物層のパターンが、正方形または六角形を基本としたユニットパターンを備える場合を例に説明したが、例えば、円形あるいは八角形等のその他の多角形をユニットパターンとすることも可能である。
【０１００】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換えまたは変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０１】
１０      ｎ型トランジスタ（第１のトランジスタ）
１４      ＳｉＣ層
１６      ウェル領域
１８      第１のソース領域
２０      ｐ型トランジスタ（第２のトランジスタ）
２２      第１のドレイン領域
２４      第１のコンタクト領域
２６      第１のソース電極
２８      第１のドレイン電極
３０      第１のゲート絶縁膜
３２      第１のゲート電極
３８      第２のソース領域
４２      第２のドレイン領域
４４      第２のコンタクト領域
４６      第３のコンタクト領域
４８      第１のダミー領域
５０      第２のダミー領域
５６      第２のソース電極
５８      第２のドレイン電極
６０      第２のゲート絶縁膜
６２      第２のゲート電極
６４      素子分離領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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