(57)【要約】【課題】差動入力信号の電圧が、正常または異常な入力電圧レンジに含まれているのかを特定することができる入力電圧レンジモニタ回路を提供する。【解決手段】入力電圧レンジモニタ回路は、差動入力信号の電圧と、規格値である第１の基準高電圧および第１の基準低電圧、ならびに、差動入力バッファの実力値である第２の基準高電圧および第２の基準低電圧とを各々比較する第１〜第４の比較器と、差動入力信号の電圧が、第２の基準高電圧よりも高い第１の入力電圧レンジ、第２の基準高電圧よりも低く、第１の基準高電圧よりも高い第２の入力電圧レンジ、第１の基準高電圧よりも低く、第１の基準低電圧よりも高い第３の入力電圧レンジ、第１の基準低電圧よりも低く、第２の基準低電圧よりも高い第４の入力電圧レンジ、および、第２の基準低電圧よりも低い第５の入力電圧レンジのうちのどの入力電圧レンジに含まれているのかを検出する入力電圧レンジ検出回路とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
差動入力バッファにより受信される差動入力信号の入力電圧レンジをモニタする入力電圧レンジモニタ回路であって、
前記差動入力信号の電圧と、第１の基準高電圧、前記第１の基準高電圧よりも高い第２の基準高電圧、第１の基準低電圧および前記第１の基準低電圧よりも低い第２の基準低電圧とを各々比較し、その比較結果を表す第１、第２、第３および第４の電圧比較信号を出力する第１、第２、第３および第４の比較器と、
前記第１〜第４の電圧比較信号に基づいて、前記差動入力信号の電圧が、前記第２の基準高電圧よりも高い第１の入力電圧レンジ、前記第２の基準高電圧よりも低く、前記第１の基準高電圧よりも高い第２の入力電圧レンジ、前記第１の基準高電圧よりも低く、前記第１の基準低電圧よりも高い第３の入力電圧レンジ、前記第１の基準低電圧よりも低く、前記第２の基準低電圧よりも高い第４の入力電圧レンジ、および、前記第２の基準低電圧よりも低い第５の入力電圧レンジのうちのどの入力電圧レンジに含まれているのかを検出して、その検出結果を表す入力電圧レンジ検出信号を出力する入力電圧レンジ検出回路とを備え、
前記第１の基準高電圧および前記第１の基準低電圧は、それぞれ、規格により決定された前記差動入力信号の最大電圧および最小電圧であり、前記第２の基準高電圧および前記第２の基準低電圧は、それぞれ、前記差動入力バッファが受信することが可能な前記差動入力信号の最大電圧および最小電圧であることを特徴とする入力電圧レンジモニタ回路。
【請求項２】
さらに、前記入力電圧レンジ検出信号に基づいて、前記差動入力信号の電圧が前記第１または第５の入力電圧レンジに含まれていることが検出されている場合に、直ちに、前記差動入力信号の電圧が異常な入力電圧レンジに含まれていることを表すフェイルフラグを発生し、前記入力電圧レンジ検出信号に基づいて、前記差動入力信号の電圧が前記第２または第４の入力電圧レンジに含まれていることが検出されている場合に、前記差動入力信号の電圧が前記第２の入力電圧レンジに含まれている時間、または、前記第４の入力電圧レンジに含まれている時間が、あらかじめ設定された時間継続した場合に、前記差動入力信号の電圧が異常な入力電圧レンジに含まれていることを表すフェイルフラグを発生するフェイルフラグ発生回路を備える請求項１に記載の入力電圧レンジモニタ回路。
【請求項３】
さらに、前記入力電圧レンジ検出信号に基づいて、前記差動入力信号の電圧が前記第１または第５の入力電圧レンジに含まれていることが検出されている場合に、直ちに、前記差動入力信号の電圧が異常な入力電圧レンジに含まれていることを表すフェイルフラグを発生し、前記入力電圧レンジ検出信号に基づいて、前記差動入力信号の電圧が前記第２または第４の入力電圧レンジに含まれていることが検出されている場合に、前記差動入力信号の電圧が前記第２および第４の入力電圧レンジに含まれている時間の累積時間があらかじめ設定された時間に到達した場合に、前記差動入力信号の電圧が異常な入力電圧レンジに含まれていることを表すフェイルフラグを発生するフェイルフラグ発生回路を備える請求項１に記載の入力電圧レンジモニタ回路。
【請求項４】
さらに、前記フェイルフラグを一定時間毎に記憶する第１の記憶回路を備える請求項２または３に記載の入力電圧レンジモニタ回路。
【請求項５】
さらに、前記フェイルフラグが、前記差動入力信号の電圧が異常な入力電圧レンジに含まれていることを表す場合に、前記差動入力信号のコモンモード電圧を、あらかじめ設定された電圧に設定するコモンモード電圧設定回路を備える請求項２〜４のいずれか１項に記載の入力電圧レンジモニタ回路。
【請求項６】
さらに、前記入力電圧レンジ検出信号を一定時間毎に記憶する第２の記憶回路を備える請求項１〜５のいずれか１項に記載の入力電圧レンジモニタ回路。
【請求項７】
前記差動入力信号は、PLL回路で使用されるリファレンスクロックの差動入力信号である請求項１〜６のいずれか１項に記載の入力電圧レンジモニタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動入力バッファにより受信される差動入力信号の入力電圧レンジをモニタする入力電圧レンジモニタ回路に関するものである。
【背景技術】
【０００２】
近年、１つのマクロでPCIe Gen1/Gen2（PCI express Gen1/Gen2）、XAUI（10 Gigabit Attachment Unit Interface）、DDR-XAUI（Double Data Rate XAUI）などの、通信規格の異なる複数のインタフェイスに対応するマルチプロトコルマクロが増えてきている。これにより、従来は複数のマクロを使用して通信規格の異なる複数のインタフェイスに対応していたものが、１つのマクロで対応できるようになった。
【０００３】
しかしその一方で、マルチプロトコルマクロを使用することにより以下の２つのリスクが増大している。
１）動作モードを設定するレジスタの設定が複雑になったため、レジスタの設定を間違えたり、マクロの仕様書と実際のマクロの動作との間に食い違いが生じるなどして、誤った動作モードを設定するリスク。
２）全ての動作モードを十分に検証することが困難になったため、回路バグが混入するリスク。
【０００４】
本発明は、上記１）に起因するリスクを鑑みてなされたものである。
【０００５】
上記１）に起因するリスクの具体例としては、LVDS（Low voltage differential signaling）の規格のインタフェイスに対応したDCカップリングモードと、PECL（Positive Emitter Coupled Logic）の規格のインタフェイスに対応したACカップリングモードの、２つの動作モードを切り替えて使用する、SerDes（Serializer/Deserializer）マクロが備えるPLL回路（Phase Locked Loop）で使用されるリファレンスクロックを受信する回路が考えられる。
【０００６】
ACカップリングモードの場合、リファレンスクロック源と、SerDesマクロとの間に直列にカップリング容量が接続される。つまり、リファレンスクロックのDC成分はカップリング容量により遮断され、SerDesマクロの内部では、リファレンスクロックのコモンモード電圧がグランドに対してフローティングになる。そのため、ACカップリングモードの場合、SerDesマクロの内部では、コモンモード電圧設定回路により、コモンモード電圧が、あらかじめ設定された所定の電圧に設定される。
【０００７】
一方、DCカップリングモードの場合、リファレンスクロックはそのままSerDesマクロの内部に入力される。
【０００８】
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【０００９】
LVDSの規格のインタフェイスの場合、表１に示すように、例えば、差動入力信号の振幅Vodは、２４７〜４５４mV、そのコモンモード電圧Vocは、１．１２５〜１．３７５Vである。また、差動入力信号間に１００Ωの終端抵抗が接続される。
これに対し、PECLの規格のインタフェイスの場合、例えば、入力信号の高電圧VOHは、VDD-1.0V、入力信号の低電圧VOLは、VDD-1.71Vである。また、VDD-2Vに対して５０Ωの終端抵抗が接続される。
【００１０】
このように、LVDSとPECLの規格のインタフェイスは、入力信号の範囲も、終端抵抗の接続方法も全く違うため、SerDesマクロは、LVDSとPECLのインタフェイスの入力信号をそのまま受信することができない。そこで、PECLのインタフェイスの場合に、ACカップリングモードとして、リファレンスクロック源と、SerDesマクロとの間に直列にカップリング容量を接続してDC成分をカットし、AC成分の信号振幅のみを取り出すと共に、コモンモード電圧は、別途、内部で設定回路を設けて設定している。
【００１１】
そのため、LVDSとPECLの規格のインタフェイスの入力信号を１つのSerDesマクロで受信するためには、前述のように、ACカップリングモードとDCカップリングモードの、２つのモードを切り替える必要がある。
【００１２】
しかし、上記１）に起因して、マクロの仕様書と実際のマクロの動作との間に食い違いが生じ、マクロ外部ではACカップリングモードを想定してリファレンスクロックが入力されるが、マクロ内部ではDCカップリングモードの設定となるリスクが考えられる。
【００１３】
この場合、実際にはACカップリングモードであるにもかかわらず、コモンモード電圧設定回路により、コモンモード電圧が設定されない。そのため、コモンモード電圧がフローティングのままで安定せず、リファレンスクロックに基づいて動作するPLL回路のロックが外れてデータ転送エラーが発生しうる。また、データ転送エラーが発生した場合に、動作モードが多くレジスタ設定も複雑であるため、デバッグに多大の時間が必要となる可能性が大きい。
【００１４】
SerDesマクロを使用したシステムでは、例えば、１日中データ転送が行われ、その間に発生したエラーがカウントされて、エラーレートに対する問題の有無がチェックされる。
しかし、前述のように、コモンモード電圧がフローティング状態の場合、直ちにデータ転送エラーとはならずに、最初は安定して動作し、数時間後に動作不良となるなど、不定期にデータ転送エラーが発生する現象となる可能性がある。
【００１５】
図７は、SerDesマクロが備える差動入力バッファとPLL回路の構成を表す一例のブロック図である。
リファレンスクロックREFCLKDは、差動入力バッファ１２により受信され、シングルエンド出力信号のリファレンスクロックREFCLKSに変換される。そして、PLL回路１４により、差動入力バッファ１２から出力されるリファレンスクロックREFCLKSに位相同期した出力クロックが発生される。
また、PLL回路１４からは、PLL回路１４がロック状態なのかアンロック状態なのかを表すロックフラグが出力されている。ロックフラグは、PLL回路１４がロック状態の場合にＬ（ローレベル）となり、アンロック状態の場合にＨ（ハイレベル）になる。
【００１６】
図７に示す従来の回路では、例えば、リファレンスクロックREFCLKDが不安定となり、PLL回路１４がアンロック状態になると、ロックフラグをチェックすることにより、PLL回路１４がロック状態なのかアンロック状態なのかを知ることはできる。
【００１７】
しかし、PLL回路１４がアンロック状態となった場合に、その原因がどこにあるのかを特定することは非常に難しい。例えば、リファレンスクロックREFCLKDが原因かもしれないし、それ以外にもノイズが原因の場合や、PLL回路１４に電源電圧を供給するレギュレータが原因の場合もあり、色々な原因が考えられるため、それらを１つずつ検証していくには多大な労力を必要とする。また、直ちにエラーが発生すれば分かりやすいが、数時間が経過した後にエラーが発生する場合もあり、エラー発生の原因を特定することが難しい。
【００１８】
ここで、本発明に関連性のある先行技術文献として、特許文献１，２がある。
【００１９】
特許文献１には、差動増幅回路において、出力コモン電圧とその上限電圧および下限電圧とをそれぞれ比較し、出力コモン電圧がその上限電圧と下限電圧の範囲外となる、出力コモン電圧の異常を検出すると、差動信号入力端子に同相入力電圧範囲内の固定電圧を与えることにより、出力コモン電圧が異常な電圧のまま固定化されることがないようにすることが記載されている。
【００２０】
特許文献２には、それぞれ容量素子を介して入力される差動電圧信号を増幅する入力バッファ回路において、差動電圧信号とこれに重畳されるノイズの正および負のピーク値とを比較し、差動電圧信号が入力されている場合には差動電圧信号を、差動電圧信号が入力されていない場合には基準電圧を後段の信号処理回路へ出力することにより、増幅されたノイズが後段の信号処理回路へ誤信号出力されるのを防止することが記載されている。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開２０１１−２２９０６３号公報
【特許文献２】特開２００９−２０７０９６号公報
【発明の概要】
【発明が解決しようとする課題】
【００２２】
特許文献１，２には、基準の電圧信号と比較することにより、出力コモン電圧や差動電圧信号の異常を検出し、検出された異常に対処することが記載されているが、異常が発生した原因を特定するための手段や方法は記載されていない。
【００２３】
本発明の第１の目的は、前記従来技術の問題点を解消し、差動入力信号の電圧が、正常な入力電圧レンジに含まれているのか異常な入力電圧レンジに含まれているのかを特定することができる入力電圧レンジモニタ回路を提供することにある。
また、本発明の第２の目的は、上記第１の目的に加えて、エラーが、どの時点で、どの入力電圧レンジで発生したのかを知ることができる入力電圧レンジモニタ回路を提供することにある。
【課題を解決するための手段】
【００２４】
上記目的を達成するために、本発明は、差動入力バッファにより受信される差動入力信号の入力電圧レンジをモニタする入力電圧レンジモニタ回路であって、
前記差動入力信号の電圧と、第１の基準高電圧、前記第１の基準高電圧よりも高い第２の基準高電圧、第１の基準低電圧および前記第１の基準低電圧よりも低い第２の基準低電圧とを各々比較し、その比較結果を表す第１、第２、第３および第４の電圧比較信号を出力する第１、第２、第３および第４の比較器と、
前記第１〜第４の電圧比較信号に基づいて、前記差動入力信号の電圧が、前記第２の基準高電圧よりも高い第１の入力電圧レンジ、前記第２の基準高電圧よりも低く、前記第１の基準高電圧よりも高い第２の入力電圧レンジ、前記第１の基準高電圧よりも低く、前記第１の基準低電圧よりも高い第３の入力電圧レンジ、前記第１の基準低電圧よりも低く、前記第２の基準低電圧よりも高い第４の入力電圧レンジ、および、前記第２の基準低電圧よりも低い第５の入力電圧レンジのうちのどの入力電圧レンジに含まれているのかを検出して、その検出結果を表す入力電圧レンジ検出信号を出力する入力電圧レンジ検出回路とを備え、
前記第１の基準高電圧および前記第１の基準低電圧は、それぞれ、規格により決定された前記差動入力信号の最大電圧および最小電圧であり、前記第２の基準高電圧および前記第２の基準低電圧は、それぞれ、前記差動入力バッファが受信することが可能な前記差動入力信号の最大電圧および最小電圧であることを特徴とする入力電圧レンジモニタ回路を提供するものである。
【００２５】
さらに、前記入力電圧レンジ検出信号に基づいて、前記差動入力信号の電圧が前記第１または第５の入力電圧レンジに含まれていることが検出されている場合に、直ちに、前記差動入力信号の電圧が異常な入力電圧レンジに含まれていることを表すフェイルフラグを発生し、前記入力電圧レンジ検出信号に基づいて、前記差動入力信号の電圧が前記第２または第４の入力電圧レンジに含まれていることが検出されている場合に、前記差動入力信号の電圧が前記第２の入力電圧レンジに含まれている時間、または、前記第４の入力電圧レンジに含まれている時間が、あらかじめ設定された時間継続した場合に、前記差動入力信号の電圧が異常な入力電圧レンジに含まれていることを表すフェイルフラグを発生するフェイルフラグ発生回路を備えることが好ましい。
【００２６】
さらに、前記入力電圧レンジ検出信号に基づいて、前記差動入力信号の電圧が前記第１または第５の入力電圧レンジに含まれていることが検出されている場合に、直ちに、前記差動入力信号の電圧が異常な入力電圧レンジに含まれていることを表すフェイルフラグを発生し、前記入力電圧レンジ検出信号に基づいて、前記差動入力信号の電圧が前記第２または第４の入力電圧レンジに含まれていることが検出されている場合に、前記差動入力信号の電圧が前記第２および第４の入力電圧レンジに含まれている時間の累積時間があらかじめ設定された時間に到達した場合に、前記差動入力信号の電圧が異常な入力電圧レンジに含まれていることを表すフェイルフラグを発生するフェイルフラグ発生回路を備えることが好ましい。
【００２７】
さらに、前記フェイルフラグを一定時間毎に記憶する第１の記憶回路を備えることが好ましい。
【００２８】
さらに、前記フェイルフラグが、前記差動入力信号の電圧が異常な入力電圧レンジに含まれていることを表す場合に、前記差動入力信号のコモンモード電圧を、あらかじめ設定された電圧に設定するコモンモード電圧設定回路を備えることが好ましい。
【００２９】
さらに、前記入力電圧レンジ検出信号を一定時間毎に記憶する第２の記憶回路を備えることが好ましい。
【００３０】
また、前記差動入力信号は、PLL回路で使用されるリファレンスクロックの差動入力信号であることが好ましい。
【発明の効果】
【００３１】
本発明によれば、フェイルフラグや入力電圧レンジ検出信号を出力することにより、差動入力信号の電圧が、正常な入力電圧レンジに含まれているのか異常な入力電圧レンジに含まれているのかを特定することができるため、デバッグを容易化することができ、デバッグ時間を短縮することができる。
また、フェイルフラグを一定時間毎に記憶しておくことにより、エラーがどの時点で発生したのかを知ることができる。
さらに、入力電圧レンジ検出信号を一定時間毎に記憶しておくことにより、差動入力信号の電圧が、どの時点で、どの入力電圧レンジでエラーとなったのかを知ることができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の入力電圧レンジモニタ回路の構成を表す一実施形態の回路図である。
【図２】差動入力信号の入力電圧レンジを表す一例の概念図である。
【図３】差動入力信号の電圧がグランド側へシフトしていく様子を表す一例のタイミングチャートである。
【図４】図１に示すフェイルフラグの利用例を表す一例の回路図である。
【図５】差動入力信号の電圧が変化することを検証するためのシミュレーション回路の構成を表す一例の回路図である。
【図６】図５に示すシミュレーション回路における差動入力信号INP,INNの電圧の経時変化を表すタイミングチャートである。
【図７】SerDesマクロが備える差動入力バッファとPLL回路の構成を表す一例のブロック図である。
【発明を実施するための形態】
【００３３】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の入力電圧レンジモニタ回路を詳細に説明する。
【００３４】
図１は、本発明の入力電圧レンジモニタ回路の構成を表す一実施形態の回路図である。同図に示す入力電圧レンジモニタ回路１０は、差動入力バッファ１２により受信される、リファレンスクロックREFCLKDの入力電圧レンジをモニタするものであり、第１〜第４の比較器１６，１８，２０，２２と、入力電圧レンジ検出回路２４と、フェイルフラグ発生回路２６とを備えている。
【００３５】
同図には、入力電圧レンジモニタ回路１０の他に、図７に示すものと同じ差動入力バッファ１２と、PLL回路１４とが示されている。
差動入力バッファ１２には、リファレンスクロックREFCLKDが入力され、入力信号端子間には、１００Ωの終端抵抗１３が接続されている。PLL回路１４には、差動入力バッファ１２の出力信号が入力されている。
リファレンスクロックREFCLKDは、差動入力バッファ１２により受信され、シングルエンド出力信号のリファレンスクロックREFCLKSに変換される。そして、PLL回路１４により、差動入力バッファ１２から出力されるリファレンスクロックREFCLKSに位相同期した出力クロックが発生される。
【００３６】
なお、終端抵抗１３の抵抗値は、規格により決定されたものが使用されている。また、リファレンスクロックREFCLKDの周波数は何ら制限されないが、本実施形態の場合、１００MHzのリファレンスクロックが入力されている。
【００３７】
入力電圧レンジモニタ回路１０において、第１の比較器１６には、一方の差動入力信号INPの電圧と第２の基準高電圧VREFH_Limitとが入力されている。
第１の比較器１６は、一方の差動入力信号INPの電圧と第２の基準高電圧VREFH_Limitとを比較し、その比較結果を表す第１の電圧比較信号Ａを出力するものである。
第２の比較器１８には、一方の差動入力信号INPの電圧と第１の基準高電圧VREFHとが入力されている。
第２の比較器１８は、一方の差動入力信号INPの電圧と第１の基準高電圧VREFHとを比較し、その比較結果を表す第２の電圧比較信号Ｂを出力するものである。
【００３８】
また、第３の比較器２０には、他方の差動入力信号INNの電圧と第１の基準低電圧VREFLとが入力されている。
第３の比較器２０は、他方の差動入力信号INNの電圧と第１の基準低電圧VREFLとを比較し、その比較結果を表す第３の電圧比較信号Ｃを出力するものである。
第４の比較器２２には、他方の差動入力信号INNの電圧と第２の基準低電圧VREFL_Limitとが入力されている。
第４の比較器２２は、他方の差動入力信号INNの電圧と第２の基準低電圧VREFL_Limitとを比較し、その比較結果を表す第４の電圧比較信号Ｄを出力するものである。
【００３９】
ここで、第１の基準高電圧VREFHおよび第１の基準低電圧VREFLは、それぞれ、規格により決定された差動入力信号の最大電圧および最小電圧である（規格値）。
また、第２の基準高電圧VREFH_Limitおよび第２の基準低電圧VREFL_Limitは、それぞれ、差動入力バッファ１２が受信することが可能な差動入力信号の最大電圧および最小電圧である（差動入力バッファ１２の実力値）。
第２の基準高電圧VREFH_Limitは、第１の基準高電圧VREFHよりも高く、第２の基準低電圧VREFL_Limitは、第１の基準低電圧VREFLよりも低い。
【００４０】
第１の電圧比較信号Ａは、一方の差動入力信号INPの電圧が第２の基準高電圧VREFH_Limitよりも高い場合にＨとなり、低い場合にＬとなる。
以下順に、第２の電圧比較信号Ｂは、一方の差動入力信号INPの電圧が第１の基準高電圧VREFHよりも高い場合にＨとなり、低い場合にＬとなる。
第３の電圧比較信号Ｃは、他方の差動入力信号INNの電圧が第１の基準低電圧VREFLよりも高い場合にＨとなり、低い場合にＬとなる。
第４の電圧比較信号Ｄは、他方の差動入力信号INNの電圧が第２の基準低電圧VREFL_Limitよりも高い場合にＨとなり、低い場合にＬとなる。
【００４１】
なお、第１〜第４の比較器１６，１８，２０，２２には、一方の差動入力信号INP、または、他方の差動入力信号INNのどちらを入力してもよい。
【００４２】
続いて、入力電圧レンジ検出回路２４には、第１〜第４の電圧比較信号Ａ,Ｂ,Ｃ,Ｄが入力されている。
入力電圧レンジ検出回路２４は、第１〜第４の電圧比較信号Ａ,Ｂ,Ｃ,Ｄに基づいて、差動入力信号INP,INNの電圧が、第１〜第５の入力電圧レンジのうちのどの入力電圧レンジに含まれているのかを検出し、その検出結果を表す入力電圧レンジ検出信号を出力するものである。
本実施形態の場合、入力電圧レンジ検出回路２４は、差動入力信号INP,INNの電圧が第２または第４の入力電圧レンジに含まれているか否かを検出した結果を表す第１の入力電圧レンジ検出信号と、差動入力信号INP,INNの電圧が第１または第５の入力電圧レンジに含まれているか否かを検出した結果を表す第２の入力電圧レンジ検出信号を出力する。
【００４３】
図２に示すように、第１の入力電圧レンジは、差動入力信号INP,INNの電圧が第２の基準高電圧VREFH_Limitよりも高い領域である。
以下順に、第２の入力電圧レンジは、差動入力信号INP,INNの電圧が第２の基準高電圧VREFH_Limitよりも低く、第１の基準高電圧VREFHよりも高い領域である。
第３の入力電圧レンジは、差動入力信号INP,INNの電圧が第１の基準高電圧VREFHよりも低く、第１の基準低電圧VREFLよりも高い領域である。
第４の入力電圧レンジは、差動入力信号INP,INNの電圧が第１の基準低電圧VREFLよりも低く、第２の基準低電圧VREFL_Limitよりも高い領域である。
第５の入力電圧レンジは、差動入力信号INP,INNの電圧が第２の基準低電圧VREFL_Limitよりも低い領域である。
【００４４】
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【００４５】
本実施形態の場合、表２に示すように、第１の電圧比較信号ＡがＨの場合、第２〜第４の電圧比較信号Ｂ,Ｃ,Ｄの状態に関係なく、差動入力信号INP,INNの電圧は第１の入力電圧レンジに含まれている。
以下順に、第１の電圧比較信号ＡがＬで、かつ、第２〜第４の電圧比較信号Ｂ,Ｃ,ＤがＨの場合、差動入力信号INP,INNの電圧は、第２の入力電圧レンジに含まれている。
第１および第２の電圧比較信号Ａ,ＢがＬで、かつ、第３および第４の電圧比較信号Ｃ,ＤがＨの場合、差動入力信号INP,INNの電圧は、第３の入力電圧レンジに含まれている。
第１〜第３の電圧比較信号Ａ,Ｂ,ＣがＬで、かつ、第４の電圧比較信号ＤがＨの場合、差動入力信号INP,INNの電圧は、第４の入力電圧レンジに含まれている。
第４の電圧比較信号ＤがＬの場合、第１〜第３の電圧比較信号Ａ,Ｂ,Ｃに関係なく、差動入力信号INP,INNの電圧は、第５の入力電圧レンジに含まれている。
【００４６】
また、表２に示すように、第１の入力電圧レンジ検出信号は、差動入力信号INP,INNの電圧が、第３の入力電圧レンジに含まれている場合にＬになり、それ以外の第１、第２、第４または第５の入力電圧レンジに含まれている場合にＨになる。
また、第２の入力電圧レンジ検出信号は、差動入力信号INP,INNの電圧が第１または第５の入力電圧レンジに含まれている場合にＨになり、それ以外の第２〜第４の入力電圧レンジに含まれている場合にＬになる。
【００４７】
続いて、フェイルフラグ発生回路２６には、第１および第２の入力電圧レンジ検出信号が入力されている。
フェイルフラグ発生回路２６は、第１および第２の入力電圧レンジ検出信号に基づいて、差動入力信号INP,INNの電圧が、正常な入力電圧レンジに含まれているのか異常な入力電圧レンジに含まれているのかを表すフェイルフラグを発生するものである。
本実施形態の場合、フェイルフラグがＬの場合、差動入力信号INP,INNの電圧が正常な入力電圧レンジに含まれていることを表し、フェイルフラグがＨの場合、差動入力信号INP,INNの電圧が異常な入力電圧レンジに含まれていることを表す。
本実施形態のフェイルフラグ発生回路２６は、ＯＳＣ（クロック発振回路）２８と、カウンタ３０と、ＯＲ回路３２と、フェイルフラグ出力回路３４とを備えている。
【００４８】
カウンタ３０のリセット入力端子RESETには第１の入力電圧レンジ検出信号が入力され、クロック入力端子CLKにはＯＳＣ２８からクロックが入力されている。カウンタ３０のデータ出力端子Ｑからはカウント終了信号が出力されている。
カウンタ３０は、第１の入力電圧レンジ検出信号がＬの場合にリセットされて、カウント終了信号はＬとなる。
カウンタ３０は、第１の入力電圧レンジ検出信号がＨの場合にリセットが解除され、ＯＳＣ２８から入力されるクロックに同期してカウントアップする。そして、そのカウント値が、あらかじめ設定された値になると、カウント終了信号はＨになる。
【００４９】
なお、前述の、あらかじめ設定された値は、可変に設定可能とすることが望ましい。この設定値は何ら制限されないが、例えば、PLL回路１４の特性等に応じて適宜設定することが望ましい。
また、ＯＳＣ２８から供給されるクロックの周波数は何ら制限されないが、本実施形態の場合、１０〜１００ＭＨｚのクロックが使用されている。
【００５０】
ＯＲ回路３２には、カウント終了信号および第２の入力電圧レンジ検出信号が入力されている。
【００５１】
フェイルフラグ出力回路３４は、フリップフロップ（ＦＦ）３６と、インバータ３８と、ＡＮＤ回路４０とを備えている。
【００５２】
インバータ３８にはフェイルフラグが入力されている。ＡＮＤ回路４０には、ＯＲ回路３２の出力信号およびインバータ３８の出力信号が入力されている。ＦＦ３６のリセット入力端子RESETには第１の入力電圧レンジ検出信号が入力され、データ入力端子Ｄは電源に接続され、クロック入力端子にはＡＮＤ回路４０の出力信号が入力されている。ＦＦ３６のデータ出力端子Ｑからはフェイルフラグ（信号）が出力されている。
ＦＦ３６は、第１の入力電圧レンジ検出信号がＬの場合にリセットされて、フェイルフラグはＬ、インバータ３８の出力信号はＨになる。
ＦＦ３６は、第１の入力電圧レンジ検出信号がＨの場合にリセットが解除される。この状態で、ＯＲ回路３２の出力信号がＬからＨに変化すると、ＡＮＤ回路４０の出力信号がＬからＨに変化し、ＦＦ３６は電源のＨを保持してフェイルフラグがＨになる。
フェイルフラグがＨになると、インバータ３８の出力信号がＬ、ＡＮＤ回路４０の出力信号がＬとなり、これ以後、フェイルフラグのＨは、第１の入力電圧レンジ検出信号がＬとなり、ＦＦ３６がリセットされるまで保持される。
【００５３】
続いて、入力電圧レンジモニタ回路１０の動作を説明する。
【００５４】
第１および第２の比較器１６，１８により、一方の差動入力信号INPの電圧と、第２の基準高電圧VREFH_Limitおよび第１の基準高電圧VREFHとがそれぞれ比較され、第１および第２の電圧比較信号Ａ，Ｂが出力される。
また、第３および第４の比較器２０，２２により、他方の差動入力信号INNの電圧と、第１の基準低電圧VREFLおよび第２の基準高電圧VREFL_Limitとがそれぞれ比較され、第３および第４の電圧比較信号Ｃ，Ｄが出力される。
【００５５】
続いて、入力電圧レンジ検出回路２４により、第１〜第４の電圧比較信号Ａ,Ｂ,Ｃ,Ｄに基づいて、差動入力信号INP,INNの電圧が、第１〜第５の入力電圧レンジのうちのどの入力電圧レンジに含まれているのかが検出され、第１および第２の入力電圧レンジ検出信号が出力される。
【００５６】
続いて、フェイルフラグ発生回路２６により、第１および第２の入力電圧レンジ検出信号に基づいて、フェイルフラグが発生される。
【００５７】
ここで、第１および第２の入力電圧レンジ検出信号がＬの場合、つまり、差動入力信号INP,INNの電圧が第３の入力電圧レンジに含まれていることが検出されている場合、カウンタ３０はリセットされて、カウント終了信号はＬとなる。従って、ＯＲ回路３２の出力信号およびＡＮＤ回路４０の出力信号はＬになる。
また、ＦＦ３６もリセットされて、フェイルフラグはＬ、インバータ３８の出力信号はＨになる。
【００５８】
つまり、この場合、表３に示すように、フェイルフラグ発生回路２６は、差動入力信号INP,INNの電圧が、正常な入力電圧レンジに含まれていることを表すＬのフェイルフラグを出力する。
【００５９】
2015115685.tif 000005
【００６０】
続いて、第１の入力電圧レンジ検出信号がＨ、かつ、第２の入力電圧レンジ検出信号がＬの場合、つまり、一方の差動入力信号INPの電圧が第２入力電圧レンジに含まれているか、または、他方の差動入力信号INNの電圧が第４の入力電圧レンジに含まれていることが検出されている場合、カウンタ３０はリセットが解除され、ＯＳＣ２８から入力されるクロックに同期してカウントアップする。そして、カウンタ３０のカウント値が、あらかじめ設定された値になった場合に、つまり、差動入力信号INP,INNの電圧が第２または第４の入力電圧レンジに含まれている時間が、あらかじめ設定された時間継続した場合に、カウント終了信号はＨになる。カウント終了信号がＨになると、ＯＲ回路３２の出力信号およびＡＮＤ回路４０の出力信号はＨになる。
また、ＦＦ３６もリセットが解除され、ＡＮＤ回路４０の出力信号の立ち上がりに同期して電源のＨを保持してフェイルフラグがＨになる。
【００６１】
図３は、上記1)の設定が為された場合に、差動入力信号の電圧がグランド側へシフトしていく様子を表す一例のタイミングチャートである。このタイミングチャートの縦軸は差動入力信号の電圧（入力電圧）、横軸は時間の経過を表す。
前述の１）に起因する状況に応じて、差動入力信号のコモンモード電圧がフローティングになっている場合、差動入力信号の電圧は、同図に示すように、最初は第３の入力電圧レンジ（正常な領域）に含まれていたとしても、差動入力信号の入力ノードから電源およびグランドに対してリーク電流が流れるため、例えば、電源に対してよりもグランドに対するリーク電流の方が大きい場合には、時間の経過とともに次第にグランド側へシフトしていき、第４の入力電圧レンジ（異常な領域）になる。
本実施形態の場合、差動入力信号INP,INNの電圧が、第３の入力電圧レンジから第４の入力電圧レンジへシフトしてから、この状態で、１０μSの時間が経過した場合に、カウント終了信号がＨになり、フェイルフラグがＨになる。
差動入力信号の電圧が、時間の経過とともに次第に電源側へシフトしていく場合も同様である。
【００６２】
つまり、この場合、表３に示すように、一方の差動入力信号INPの電圧が第２の入力電圧レンジに含まれている時間、または、他方の前記差動入力信号INNの電圧が第４の入力電圧レンジに含まれている時間が、あらかじめ設定された時間継続した場合に、フェイルフラグ発生回路２６は、差動入力信号INP,INNの電圧が異常な入力電圧レンジに含まれていることを表すＨのフェイルフラグを出力する。
【００６３】
差動入力信号INP,INNの電圧が規格値を超えていても、差動入力バッファ１２はマージンを持っているため、その実力値の範囲内であれば正常に動作することができる。
しかし、差動入力信号INP,INNの電圧が規格値を超えている時間が長い場合には、差動入力バッファ１２が正常に動作することができない可能性があるため、前述の、あらかじめ設定された時間を適宜設定することが望ましい。
【００６４】
続いて、第１の入力電圧レンジ検出信号がＨ、かつ、第２の入力電圧レンジ検出信号がＨの場合、つまり、一方の差動入力信号INPの電圧が第１の入力電圧レンジに含まれているか、または、他方の差動入力信号INNの電圧が第５の入力電圧レンジに含まれていることが検出されている場合、カウンタ３０およびＦＦ３６のリセットが解除され、差動入力信号INP,INNの電圧が第２または第４の入力電圧レンジに含まれている場合と同様に動作するが、カウント終了信号がＬからＨに変化するよりも前に、ＯＲ回路３２の出力信号がＬからＨになり、フェイルフラグがＨになる。
【００６５】
つまり、この場合、表３に示すように、フェイルフラグ発生回路２６は、あらかじめ設定された時間を待つことなく、直ちに、差動入力信号INP,INNの電圧が異常な入力電圧レンジに含まれていることを表すＨのフェイルフラグを出力する。
【００６６】
このように、フェイルフラグを出力することにより、差動入力信号INP,INNの電圧が、正常な入力電圧レンジに含まれているのか異常な入力電圧レンジに含まれているのかを特定することができるため、デバッグを容易化することができ、デバッグ時間を短縮することができる。
【００６７】
次に、フェイルフラグの利用例について説明する。
【００６８】
図４は、図１に示すフェイルフラグの利用例を表す一例の回路図である。同図は、図１に示す入力電圧レンジモニタ回路１０において、さらに、記憶回路４２と、コモンモード電圧設定回路４４とを備えている。
【００６９】
記憶回路４２のクロック入力端子には、０．０１Hzのクロックが入力され、データ入力端子Dataには、フェイルフラグが入力されている。
記憶回路４２は、フェイルフラグを一定時間毎、図４の例では、１００秒毎に記憶するものである。
【００７０】
前述のように、SerDesマクロを使用したシステムでは、例えば、１日中データ転送が行われ、その間に発生したエラーがカウントされて、エラーレートに問題があるかないかというチェックが行われる。
従って、記憶回路４２を備えることにより、記憶回路４２に記憶されたフェイルフラグのログを確認すれば、エラーの発生の有無はもちろん、どの時点で、差動入力信号INP,INNの電圧が異常な入力電圧レンジに変化したのかを知ることができる。
【００７１】
続いて、コモンモード電圧設定回路４４は、カップリングモード切替信号に応じて、ACカップリングモードとDCカップリングモードとを切り替え、ACカップリングモードの場合に、差動入力信号INP,INNのコモンモード電圧を、あらかじめ設定された所定の電圧に設定するものである。
本実施形態の場合、カップリングモード切替信号がＨの場合にACカップリングモードになり、カップリングモード切替信号がＬの場合にDCカップリングモードになる。
【００７２】
コモンモード電圧設定回路４４は、ＮＯＲ回路４６と、ＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）４８とを備えている。
また、１００Ωの終端抵抗１３は、それぞれ、５０Ωの抵抗素子１３ａ、１３ｂに分割されている。抵抗素子１３ａ、１３ｂは、入力信号端子間に直列に接続されている。
ＮＯＲ回路４６には、フェイルフラグと、カップリングモード切替信号が入力されている。ＰＭＯＳ４８のソースは電源に接続され、ドレインは、抵抗素子１３ａ、１３ｂの間のノードに接続され、ゲートには、ＮＯＲ回路４６の出力信号が入力されている。
【００７３】
コモンモード電圧設定回路４４では、カップリングモード切替信号がＨの場合、つまり、ACカップリングモードの場合、ＮＯＲ回路４６の出力信号がＬになり、ＰＭＯＳ４８がオン状態になる。これにより、抵抗素子１３ａ、１３ｂの間のノードの電圧、つまり、リファレンスクロックREFCLKDのコモンモード電圧が１．１Vに設定される。
【００７４】
一方、カップリングモード切替信号がＬの場合、つまり、DCカップリングモードの場合、ＮＯＲ回路４６の出力信号は、フェイルフラグに応じて変化する。
【００７５】
フェイルフラグがＨの場合、ＮＯＲ回路４６の出力信号はＬになり、前述と同様に、リファレンスクロックREFCLKDのコモンモード電圧が１．１Vに設定される。フェイルフラグがＨの場合、つまり、エラーの発生時には、リファレンスクロックREFCLKDのコモンモード電圧が変動している場合が多い。従って、これにより、ACカップリングモードと同じように、差動入力信号INP,INNのコモンモード電圧を、強制的に、あらかじめ設定された１．１Vの電圧に設定することができる。
【００７６】
また、フェイルフラグがＬの場合、ＮＯＲ回路４６の出力信号はＨになり、ＰＭＯＳ４８がオフ状態になる。これにより、DCカップリングモードとなり、差動入力信号INP,INN間は、終端抵抗１３により終端される。
【００７７】
最後に、差動入力信号の電圧が変化する様子を検証した結果について説明する。
【００７８】
図５は、差動入力信号INP,INNの電圧が変化することを検証するためのシミュレーション回路の構成を表す一例の回路図である。同図に示すシミュレーション回路５０は、前述の１）に起因するリスクを具現化する状態の一例として、マクロ外部ではACカップリングモードを想定して差動入力信号INP,INNが入力されるのに対して、マクロ内部ではDCカップリングモードの設定となり、リファレンスクロックREFCLKDのコモンモード電圧がグランドに対してフローティングになる回路を模擬している。
【００７９】
同図に示すシミュレーション回路５０において、差動入力バッファ１２には、それぞれ、ACカップリング容量５２ａ、５２ｂを介して、リファレンスクロックREFCLKDの差動入力信号INP,INNが入力され、差動入力信号INP,INNの間には終端抵抗１３が接続されている。
また、シミュレーション回路５０には、差動入力信号INP,INNのノードにおけるグランドに対するリーク電流を模擬するための抵抗素子５４ａ、５４ｂが、差動入力信号INP,INNのノードとグランドとの間にそれぞれ接続されている。
【００８０】
実際の回路では、ACカップリング容量５２ａ、５２ｂの容量値は１００nF程度が主流であり、抵抗素子５４ａ、５４ｂの抵抗値は、デザインに依存して１０MΩ〜１０００MΩ程度である。また、終端抵抗１３の抵抗値は１００Ωである。
これに対し、シミュレーション回路５０では、SPICE（Simulation Program with Integrated Circuit Emphasis）シミュレーションによるシミュレーション時間を短縮するために、ACカップリング容量５２ａ、５２ｂの容量値C_ac_couplingを１nF、抵抗素子５４ａ、５４ｂの抵抗値R_leakを１kΩとしている。
従って、時定数、つまり、シミュレーション時間は、R_leak*C_ac_coupling=1μSになり、実際から１０６〜１０７倍の加速を行う設定となる。
【００８１】
図６は、図５に示すシミュレーション回路における差動入力信号INP,INNの電圧の経時変化を表すタイミングチャートである。
SPICEシミュレーションでは、電圧が０．９５V〜１．３５Vの範囲で変化する、振幅４００mVの差動入力信号INP,INNを入力した。
差動入力信号INP,INNは、実際は、振幅を保ちつつ上下に発振しているが、図６では、便宜的にその変化範囲を斜線で示している。
このタイミングチャートに示すように、差動入力信号INP,INNの電圧は、最初は、０．９５V〜１．３５Vの範囲で変化するが、上記の時定数のオーダーで、時間の経過とともに次第に低下していくことが分かる。本シミュレーションの加速条件を鑑みると、この結果は、実際の現象としては同様の変動が数秒のオーダーで起こりうることを示しており、本発明による継続的な入力電圧レンジモニタの有用性を示している。
【００８２】
なお、本発明は上記実施形態に限定されず、第１および第２の入力電圧レンジ検出信号に基づいて、一方の差動入力信号INPの電圧が第２の入力電圧レンジに含まれているか、または、他方の差動入力信号INNの電圧が第４の入力電圧レンジに含まれていることが検出されている場合に、フェイルフラグ発生回路２６は、一方の差動入力信号INPの電圧が第２の入力電圧レンジに含まれている時間と、他方の差動入力信号INNの電圧が第４の入力電圧レンジに含まれている時間との累積時間があらかじめ設定された時間に到達した場合に、差動入力信号の電圧が異常な入力電圧レンジに含まれていることを表すＨのフェイルフラグを発生してもよい。
これにより、差動入力信号INP,INNが電源とグランドとの間でふらついている場合にも、差動入力信号INP,INNの電圧が不安定であることを特定することができる。
【００８３】
また、入力電圧レンジ検出信号を一定時間毎に記憶する記憶回路を備えていてもよい。
これにより、差動入力信号INP,INNの電圧が、どの時点で、どの入力電圧レンジでエラーとなったのかを知ることができる。
【００８４】
本発明は、上記実施形態として示す各構成要素の具体的な構成に限定されず、同様の機能を果たす各種構成の回路を使用して実現することが可能である。
また、本発明は、SerDesマクロが備えるPLL回路で使用されるリファレンスクロックREFCLKDに限らず、各種の差動入力信号に対しても同様に適用可能である。
【００８５】
本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【符号の説明】
【００８６】
１０  入力電圧レンジモニタ回路
１２  差動入力バッファ
１３  終端抵抗
１３ａ、１３ｂ、５４ａ、５４ｂ  抵抗素子
１４  PLL回路
１６，１８，２０，２２  比較器
２４  入力電圧レンジ検出回路
２６  フェイルフラグ発生回路
２８  ＯＳＣ（クロック発振回路）
３０  カウンタ
３２  ＯＲ回路
３４  フェイルフラグ出力回路
３６  フリップフロップ（ＦＦ）
３８  インバータ
４０  ＡＮＤ回路
４２  記憶回路
４４  コモンモード電圧設定回路
４６  ＮＯＲ回路
４８  ＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）
５２ａ、５２ｂ  ACカップリング容量
【図１】
2015115685.tif 000006
【図２】
2015115685.tif 000007
【図３】
2015115685.tif 000008
【図４】
2015115685.tif 000009
【図５】
2015115685.tif 000010
【図６】
2015115685.tif 000011
【図７】
2015115685.tif 000012