(57)【要約】【課題】本発明は、ビット線用不純物拡散領域を形成する際のイオン注入に起因するトランジスタの特性の変化を抑制することの可能な半導体装置及びその製造方法、並びにデータ処理システムを提供することを課題とする。【解決手段】上端がビット線３７と接続され、かつ第１の層間絶縁膜３１を貫通する第１のコンタクトプラグ３５−１と、ビット線用不純物拡散領域１０４上に位置する半導体基板１３を貫通すると共に、上端が第１のコンタクトプラグ３５−１と接続され、ビット線用不純物拡散領域１０４と接触する第２のコンタクトプラグ３５−２と、を有するコンタクトプラグ３５を設ける。【選択図】図１Ｄ
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【特許請求の範囲】
【請求項１】
半導体基板に内設され、上面が該半導体基板の主面よりも下方に配置された第１の不純物拡散領域と、
前記半導体基板の主面に配置された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に設けられ、かつ一部が前記第１の不純物拡散領域と対向配置された第１の配線と、
前記第１の不純物拡散領域と前記第１の配線とを電気的に接続するコンタクトプラグと、
を含み、
前記コンタクトプラグは、上端が前記第１の配線と接続され、かつ前記第１の層間絶縁膜を貫通する第１のコンタクトプラグと、
前記第１の不純物拡散領域上に位置する前記半導体基板を貫通すると共に、上端が前記第１のコンタクトプラグと接続され、下端が前記第１の不純物拡散領域の上面と接触する第２のコンタクトプラグと、
を有することを特徴とする半導体装置。
【請求項２】
前記第１のコンタクトプラグの幅は、前記第２のコンタクトプラグの幅よりも広いことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体基板の主面側に配置された素子分離領域と、
前記素子分離領域により区画された前記半導体基板よりなり、かつ  所定の方向に延在する活性領域と、
を有し、
前記第１の不純物拡散領域は、前記活性領域に配置することを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記活性領域に設けられ、該活性領域と交差する方向に延在し、かつ一方の側面が前記第１の不純物拡散領域を露出する第１の溝と、
前記第１の溝の他方の側面を構成する前記半導体基板のうち、前記第１の溝の上部を構成する部分に配置された第２の不純物拡散領域と、
を有することを特徴とする請求項３記載の半導体装置。
【請求項５】
前記活性領域に、前記第１の溝の内面を覆うゲート絶縁膜、該ゲート絶縁膜を介して、前記第１の溝の下部を埋め込む第１のワード線、前記第１の不純物拡散領域、及び前記第２の不純物拡散領域を有する第１のトランジスタが配置されていることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記活性領域に設けられ、前記第１の溝の延在方向と同じ方向に延在し、前記第１の溝と共に前記第１の不純物拡散領域を挟み込み、かつ一方の側面が前記第１の不純物拡散領域を露出する第２の溝と、
前記第２の溝の他方の側面を構成する前記半導体基板のうち、前記第２の溝の上部を構成する部分に配置された第３の不純物拡散領域と、
を有することを特徴とする請求項４または５記載の半導体装置。
【請求項７】
前記第１及び第２の溝は、前記活性領域の上部を３分割することを特徴とする請求項６記載の半導体装置。
【請求項８】
前記活性領域に、前記第２の溝の内面を覆うゲート絶縁膜、該ゲート絶縁膜を介して、前記第２の溝の下部を埋め込む第２のワード線、前記第１の不純物拡散領域、及び前記第３の不純物拡散領域を有する第２のトランジスタが配置されていることを特徴とする請求項６または７記載の半導体装置。
【請求項９】
前記第１の不純物拡散領域は、前記第１の溝の一方の側面、及び前記第２の溝の一方の側面を覆うように配置することを特徴とする請求項６ないし８のうち、いずれか１項記載の半導体装置。
【請求項１０】
前記第１の不純物拡散領域の底部は、前記第１の溝の底面、及び前記第２の溝の底面よりも下方に突出することを特徴とする請求項６ないし９のうち、いずれか１項記載の半導体装置。
【請求項１１】
前記活性領域は、前記第１及び第２の溝の延在方向に対して複数配置されており、
前記第１及び第２の溝は、前記第１及び第２の溝の延在方向に配置された複数の前記活性領域、及び前記素子分離領域に跨るように配置されており、
前記第１及び第２の溝の底面は、複数の前記活性領域の上面、及び複数の前記活性領域間に配置された前記素子分離領域の上面を掘り下げることで構成されており、
前記第１及び第２の溝の底面のうち、前記活性領域で構成された部分は、前記素子分離領域で構成された部分よりも深さが浅いことを特徴とする請求項６ないし１０のうち、いずれか１項記載の半導体装置。
【請求項１２】
前記第１及び第２の溝の延在方向と直交する方向における前記第２のコンタクトプラグの幅は、前記第１の溝と前記第２の溝との間隔に等しいことを特徴とする請求項６ないし１１のうち、いずれか１項記載の半導体装置。
【請求項１３】
前記第１及び第２のトランジスタは、セルトランジスタであることを特徴とする請求項８ないし１２のうち、いずれか１項記載の半導体装置。
【請求項１４】
前記第１の配線は、前記第１及び第２のワード線の延在方向に対して交差する方向に延在するビット線であることを特徴とする請求項８ないし１３のうち、いずれか１項記載の半導体装置。
【請求項１５】
前記第１の配線を金属膜のみで構成することを特徴とする請求項１ないし１４のうち、いずれか１項記載の半導体装置。
【請求項１６】
前記コンタクトプラグを金属膜のみで構成することを特徴とする請求項１ないし１５のうち、いずれか１項記載の半導体装置。
【請求項１７】
前記金属膜は、複数の異なる金属膜が積層された積層金属膜であることを特徴とする請求項１５または１６記載の半導体装置。
【請求項１８】
前記積層金属膜を構成する金属膜のうち、前記第１の不純物拡散領域上に配置される金属膜が金属シリサイド膜であることを特徴とする請求項１７記載の半導体装置。
【請求項１９】
前記半導体基板は、複数の前記活性領域が配置されるメモリセル領域と、該メモリセル領域の周囲に配置された周辺回路領域と、を有し、  
前記周辺回路領域は、第１及び第２の周辺活性領域を有し、
前記第１の周辺活性領域に配置された第１の周辺トランジスタと、
前記第２の周辺活性領域に配置された第２の周辺トランジスタと、
を含むことを特徴とする請求項１ないし１８のうち、いずれか１項記載の半導体装置。
【請求項２０】
前記第１の周辺活性領域は、ｐ−ｗｅｌｌ拡散領域で構成され、
前記第２の周辺活性領域は、ｎ−ｗｅｌｌ拡散領域で構成され、
前記第１の周辺トランジスタは、ｎチャネル型トランジスタであり、
前記第２の周辺トランジスタは、ｐチャネル型トランジスタであることを特徴とする請求項１９記載の半導体装置。
【請求項２１】
前記第１の周辺トランジスタを構成する第１の周辺ゲート電極は、ｎ型不純物が高濃度にドープされたｎ型不純物ドープドポリシリコン膜と、金属膜と、が順次積層された構成とされており、
前記第２の周辺トランジスタを構成する第２の周辺ゲート電極は、ｐ型不純物が高濃度にドープされたｐ型不純物ドープドポリシリコン膜と、金属膜と、が順次積層された構成であることを特徴とする請求項２０記載の半導体装置。
【請求項２２】
前記金属膜は、複数の異なる金属膜が積層された積層金属膜であることを特徴とする請求項２１記載の半導体装置。
【請求項２３】
前記積層金属膜を構成する金属膜のうち、前記ｎ型不純物ドープドポリシリコン膜の上面、及び前記ｐ型不純物ドープドポリシリコン膜の上面に配置される金属膜が金属シリサイド膜であることを特徴とする請求項２２記載の半導体装置。
【請求項２４】
前記第２の不純物拡散領域上に配置され、上端が前記第１の配線よりも上方に配置された第１の容量コンタクトプラグと、
前記第３の不純物拡散領域上に配置され、上端が前記第１の配線よりも上方に配置された第２の容量コンタクトプラグと、
前記第１の容量コンタクトプラグ上に配置された第１のキャパシタと、
前記第２の容量コンタクトプラグ上に配置された第２のキャパシタと、
を特徴とする請求項６ないし２３のうち、いずれか１項記載の半導体装置。
【請求項２５】
半導体基板に配置された活性領域と、
前記活性領域に設けられ、該活性領域の延在方向に対して交差する方向に延在する第１及び第２の溝と、
前記第１の溝の下部に配置された第１の導体と、
前記第２の溝の下部に配置された第２の導体と、
前記第１及び第２の導体の上面を被覆するように、前記第１及び第２の溝の上部を埋め込むキャップ絶縁膜と、
前記第１及び第２の溝間に位置する前記活性領域に設けられ、かつ上面が前記半導体基板の主面よりも下方に配置された第１の不純物拡散領域と、
前記半導体基板の主面、及び前記キャップ絶縁膜の上面に設けられた第１の層間絶縁膜と、
前記第１の層間絶縁膜上に設けられ、かつ一部が前記第１の不純物拡散領域と対向配置された第１の配線と、
前記第１の不純物拡散領域と前記第１の配線とを電気的に接続するコンタクトプラグと、
を含み、
前記コンタクトプラグは、上端が前記第１の配線と接続され、かつ前記第１の層間絶縁膜を貫通する第１のコンタクトプラグと、
上端が前記第１のコンタクトプラグと接続され、下端が前記第１の不純物拡散領域の上面と接触し、かつ前記第１の不純物拡散領域上に位置する前記半導体基板を貫通する第２のコンタクトプラグと、
を有することを特徴とする半導体装置。
【請求項２６】
前記第１のコンタクトプラグの幅は、前記第２のコンタクトプラグの幅よりも広いことを特徴とする請求項２５記載の半導体装置。
【請求項２７】
前記第１及び第２の溝は、前記第１の不純物拡散領域を挟み込むように配置されており、
前記第１及び第２の溝は、前記第１の不純物拡散領域の対向する２つの側面を露出することを特徴とする請求項２５または２６記載の半導体装置。
【請求項２８】
前記第１及び第２の溝は、前記活性領域の上部を３分割することを特徴とする請求項２５ないし２７のうち、いずれか１項記載の半導体装置。
【請求項２９】
前記第１の不純物拡散領域が配置された側とは反対側に位置する前記第１の溝の側面の上部を構成する前記活性領域に配置された第２の不純物拡散領域と、
前記第１の不純物拡散領域が配置された側とは反対側に位置する前記第２の溝の側面の上部を構成する前記活性領域に配置された第３の不純物拡散領域と、
を有することを特徴とする請求項２５ないし２８のうち、いずれか１項記載の半導体装置。
【請求項３０】
前記第１の導体は、第１のワード線であり、
前記活性領域に、前記第１の溝の内面を覆うゲート絶縁膜、該ゲート絶縁膜を介して、前記第１の溝の下部を埋め込む第１のワード線、前記第１の不純物拡散領域、及び前記第２の不純物拡散領域を有する第１のトランジスタが配置されていることを特徴とする請求項２９記載の半導体装置。
【請求項３１】
前記第２の導体は、第２のワード線であり、
前記活性領域に、前記第２の溝の内面を覆うゲート絶縁膜、該ゲート絶縁膜を介して、前記第２の溝の下部を埋め込む第２のワード線、前記第１の不純物拡散領域、及び前記第３の不純物拡散領域を有する第２のトランジスタが配置されていることを特徴とする請求項２９または３０記載の半導体装置。
【請求項３２】
前記第１の不純物拡散領域の底部は、前記第１の溝の底面、及び前記第２の溝の底面よりも下方に突出することを特徴とする請求項２５ないし３１のうち、いずれか１項記載の半導体装置。
【請求項３３】
前記第１及び第２の溝の延在方向と直交する方向における前記第２のコンタクトプラグの幅は、前記第１の溝と前記第２の溝との間隔に等しいことを特徴とする請求項２５ないし３２のうち、いずれか１項記載の半導体装置。
【請求項３４】
前記第１及び第２のトランジスタは、セルトランジスタであることを特徴とする請求項３１ないし３３のうち、いずれか１項記載の半導体装置。
【請求項３５】
前記第１の配線は、前記第１及び第２のワード線の延在方向に対して交差する方向に延在するビット線であることを特徴とする請求項３１ないし３４のうち、いずれか１項記載の半導体装置。
【請求項３６】
前記第１の配線を金属膜のみで構成することを特徴とする請求項２５ないし３５のうち、いずれか１項記載の半導体装置。
【請求項３７】
前記コンタクトプラグを金属膜のみで構成することを特徴とする請求項２５ないし３６のうち、いずれか１項記載の半導体装置。
【請求項３８】
前記金属膜は、複数の異なる金属膜が積層された積層金属膜であることを特徴とする請求項３６または３７記載の半導体装置。
【請求項３９】
前記積層金属膜を構成する金属膜のうち、前記第１の不純物拡散領域上に配置される金属膜が金属シリサイド膜であることを特徴とする請求項３８記載の半導体装置。
【請求項４０】
前記半導体基板は、複数の前記活性領域が配置されるメモリセル領域と、該メモリセル領域の周囲に配置された周辺回路領域と、を有し、  
前記周辺回路領域は、第１及び第２の周辺活性領域を有し、
前記第１の周辺活性領域に配置された第１の周辺トランジスタと、
前記第２の周辺活性領域に配置された第２の周辺トランジスタと、
を含むことを特徴とする請求項２５ないし３９のうち、いずれか１項記載の半導体装置。
【請求項４１】
前記第１の周辺活性領域は、ｐ−ｗｅｌｌ拡散領域で構成され、
前記第２の周辺活性領域は、ｎ−ｗｅｌｌ拡散領域で構成され、
前記第１の周辺トランジスタは、ｎチャネル型トランジスタであり、
前記第２の周辺トランジスタは、ｐチャネル型トランジスタであることを特徴とする請求項４０記載の半導体装置。
【請求項４２】
前記第１の周辺トランジスタを構成する第１の周辺ゲート電極は、ｎ型不純物が高濃度にドープされたｎ型不純物ドープドポリシリコン膜と、金属膜と、が順次積層された構成とされており、
前記第２の周辺トランジスタを構成する第２の周辺ゲート電極は、ｐ型不純物が高濃度にドープされたｐ型不純物ドープドポリシリコン膜と、金属膜と、が順次積層された構成であることを特徴とする請求項４１記載の半導体装置。
【請求項４３】
前記金属膜は、複数の異なる金属膜が積層された積層金属膜であることを特徴とする請求項４２記載の半導体装置。
【請求項４４】
前記第２の不純物拡散領域上に配置され、上端が前記第１の配線よりも上方に配置された第１の容量コンタクトプラグと、
前記第３の不純物拡散領域上に配置され、上端が前記第１の配線よりも上方に配置された第２の容量コンタクトプラグと、
前記第１の容量コンタクトプラグ上に配置された第１のキャパシタと、
前記第２の容量コンタクトプラグ上に配置された第２のキャパシタと、
を有することを特徴とすることを特徴とする請求項２９ないし４３のうち、いずれか１項記載の半導体装置。
【請求項４５】
半導体基板のメモリセル領域に配置され、かつ素子分離領域により区画された活性領域に、該活性領域の延在方向に対して交差する方向に延在し、前記活性領域の上部を３分割する第１及び第２の溝を形成する工程と、
ゲート絶縁膜を介して、前記第１の溝の下部を埋め込む第１のワード線、及びゲート絶縁膜を介して、前記第２の溝の下部を埋め込む第２のワード線を一括形成する工程と、
前記第１及び第２のワード線の上面を覆うように、前記第１及び第２の溝の上部を埋め込むキャップ絶縁膜を形成する工程と、
前記活性領域の上面及び前記キャップ絶縁膜の上面に、第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜に、前記第１及び第２の溝間に位置する前記活性領域の上面を露出する第１のコンタクトホールを形成する工程と、
前記第１及び第２の溝間に位置する前記活性領域の上面を掘り下げることで、前記第１及び第２の溝間に位置する前記活性領域に、前記第１のコンタクトホールと一体とされた第２のコンタクトホールを形成する工程と、
前記第２のコンタクトホールの底面を介して、前記第１及び第２の溝間に位置する前記活性領域に前記半導体基板とは異なる導電型の不純物よりなる第１の不純物拡散領域を形成する工程と、
前記第１のコンタクトホールを埋め込み、かつビット線と接続された第１のコンタクトプラグ、及び前記第２のコンタクトホールを埋め込み、かつ下端が前記第１の不純物拡散領域の上面と接触する第２のコンタクトプラグを有するビットコンタクトプラグを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項４６】
前記第１の不純物拡散領域を形成する工程は、前記ビットコンタクトプラグを形成する工程の前に、前記第２のコンタクトホールの底面を介して、前記第１及び第２の溝間に位置する前記活性領域に前記半導体基板とは異なる導電型の第１の不純物をイオン注入する工程と、
前記イオン注入工程後に、前記半導体基板を熱処理することで、前記第１の不純物を活性化させる工程と、
を含むことを特徴とする請求項４５記載の半導体装置の製造方法。
【請求項４７】
前記第１及び第２のコンタクトホールよりなるコンタクトホール内を、前記半導体基板とは異なる導電型の第２の不純物を含有した不純物含有アモルファスシリコン膜で埋め込む工程を有し、
前記第１の不純物拡散領域を形成する工程では、前記不純物含有アモルファスシリコン膜を形成後で、かつ前記ビットコンタクトプラグを形成する前に、前記半導体基板を熱処理することで、前記不純物含有アモルファスシリコン膜を不純物ドープドポリシリコン膜に変換させると共に、該不純物ドープドポリシリコン膜に含まれる前記第２の不純物を活性化して、前記第２のコンタクトホールの底面の下方に位置する前記活性領域に拡散させることを特徴とする請求項４５記載の半導体装置の製造方法。
【請求項４８】
前記第１の不純物拡散領域を形成する工程は、前記第１及び第２の溝間に位置する前記活性領域に前記半導体基板とは異なる導電型の第１の不純物をイオン注入する工程と、
前記イオン注入後、前記不純物ドープドポリシリコン膜に含まれる前記第２の不純物を活性化して、前記第２のコンタクトホールの底面の下方に位置する前記活性領域に拡散させる工程と、
前記半導体基板を熱処理することで、前記第１及び第２の不純物を活性化させて、前記第２のコンタクトホールの底面の下方に位置する前記活性領域に拡散させる工程と、
を有することを特徴とする請求項４５記載の半導体装置の製造方法。
【請求項４９】
前記ビットコンタクトプラグを形成する工程では、前記第１のコンタクトプラグの幅が、前記第２のコンタクトプラグの幅よりも広くなるように、前記第１のコンタクトプラグを形成することを特徴とする請求項４５ないし４８のうち、いずれか１項記載の半導体装置の製造方法。
【請求項５０】
前記第２のコンタクトホールを形成する工程では、前記第２のコンタクトホールとして、前記第１及び第２の溝の延在方向に配置された複数の前記活性領域と対向するように、前記第１及び第２の溝の延在方向に延在する溝を形成し、
前記ビットコンタクトプラグを形成する工程は、前記溝を導電膜で埋め込む工程と、
前記導電膜を前記溝の延在方向に対して、複数に分割することで、前記溝の延在方向に配置された複数の前記第２のコンタクトプラグを形成する工程と、
を含むことを特徴とする請求項４５ないし４９のうち、いずれか１項記載の半導体装置の製造方法。
【請求項５１】
前記活性領域に、前記第１の溝の内面に配置された前記ゲート絶縁膜と、前記第１のワード線と、前記第１の不純物拡散領域と、前記活性領域のうち、前記第１の溝と前記素子分離領域で区画され、前記第１の溝の上部を構成する部分に配置された第２の不純物拡散領域と、を有する第１のトランジスタを形成する工程を有することを特徴とする請求項４５ないし５０のうち、いずれか１項記載の半導体装置の製造方法。
【請求項５２】
前記活性領域に、前記第２の溝の内面に配置された前記ゲート絶縁膜と、前記第２のワード線と、前記第１の不純物拡散領域と、前記活性領域のうち、前記第２の溝と前記素子分離領域で区画され、前記第２の溝の上部を構成する部分に配置された第３の不純物拡散領域と、を有する第２のトランジスタを形成する工程を有することを特徴とする請求項４５ないし５１のうち、いずれか１項記載の半導体装置の製造方法。
【請求項５３】
前記第１の層間絶縁膜を形成する工程の前に、前記メモリセル領域の周囲に配置された前記半導体基板の周辺回路領域に、素子分離領域で区画された第１及び第２の周辺活性領域を形成する工程と、
前記周辺回路領域に形成された前記素子分離領域、前記第１の周辺活性領域の上面、及び前記第２の周辺活性領域の上面を覆う絶縁膜を形成する工程と、
前記絶縁膜を覆うアモルファスシリコン膜を形成する工程と、
前記第２の周辺活性領域に配置された前記アモルファスシリコン膜の上面を覆う第１のマスクを形成する工程と、
前記第１のマスクから露出された前記アモルファスシリコン膜を介して、前記第１の周辺活性領域にｐ型不純物を高エネルギーでイオン注入してｐ−ｗｅｌｌ注入領域を形成する工程と、
前記第１のマスクから露出された前記アモルファスシリコン膜にｎ型不純物を低エネルギーでイオン注入することで、ｎ型不純物含有アモルファスシリコン膜を形成する工程と、
前記ｎ型不純物含有アモルファスシリコン膜を形成後、前記第１のマスクを除去する工程と、
前記ｐ−ｗｅｌｌ注入領域及び前記ｎ型不純物含有アモルファスシリコン膜を形成後、前記半導体基板を熱処理することで、ｐ−ｗｅｌｌ拡散領域及び第１のｎ型不純物ドープドポリシリコン膜を形成する工程と、
を含むことを特徴とする請求項４５ないし５２のうち、いずれか１項記載の半導体装置の製造方法。
【請求項５４】
前記第１の周辺活性領域に配置された前記アモルファスシリコン膜の上面を覆う第２のマスクを形成する工程と、
前記第２のマスクから露出された前記アモルファスシリコン膜を介して、前記第２の周辺活性領域にｎ型不純物を高エネルギーでイオン注入してｎ−ｗｅｌｌ注入領域を形成する工程と、
前記第２のマスクから露出された前記アモルファスシリコン膜にｐ型不純物を低エネルギーでイオン注入することで、ｐ型不純物含有アモルファスシリコン膜を形成する工程と、
前記ｐ型不純物含有アモルファスシリコン膜を形成後、前記第２のマスクを除去する工程と、
前記ｎ−ｗｅｌｌ注入領域及び前記ｐ型不純物含有アモルファスシリコン膜を形成後、前記半導体基板を熱処理することで、ｎ−ｗｅｌｌ拡散領域及びｐ型不純物ドープドポリシリコン膜を形成する工程と、
を含むことを特徴とする請求項４５ないし５３のうち、いずれか１項記載の半導体装置の製造方法。
【請求項５５】
前記半導体基板として、ｐ型の半導体基板を準備する工程を有し、
前記第１及び第２のコンタクトホールよりなるコンタクトホールを埋め込むと共に、前記第１の層間絶縁膜の上面を覆う第２のｎ型不純物ドープドポリシリコン膜を形成する工程と、
前記第１及び第２のｎ型不純物ドープドポリシリコン膜の上面、及び前記ｐ型不純物ドープドポリシリコン膜の上面を覆う金属膜を形成する工程と、
前記第１のｎ型不純物ドープドポリシリコン膜、前記第２のｎ型不純物ドープドポリシリコン膜、前記ｐ型不純物ドープドポリシリコン膜、及び前記金属膜をパターニングすることで、前記第２のｎ型不純物ドープドポリシリコン膜よりなる前記ビットコンタクトプラグと、前記第２のｎ型不純物ドープドポリシリコン膜及び前記金属膜よりなる前記ビット線と、前記第１の周辺活性領域の上方に配置され、前記第１のｎ型不純物ドープドポリシリコン膜及び前記金属膜よりなる第１の周辺トランジスタの第１の周辺ゲート電極と、前記第２の周辺活性領域の上方に配置され、前記ｐ型不純物ドープドポリシリコン膜及び前記金属膜よりなる第２の周辺トランジスタの第２の周辺ゲート電極と、を一括形成する工程と、
を有することを特徴とする請求項５４記載の半導体装置の製造方法。
【請求項５６】
前記半導体基板として、ｐ型の半導体基板を準備する工程を有し、
前記第１及び第２のコンタクトホールよりなるコンタクトホールを埋め込むと共に、前記第１の層間絶縁膜の上面を露出する第２のｎ型不純物ドープドポリシリコン膜を形成する工程と、
前記第１の層間絶縁膜の上面、前記第１及び第２のｎ型不純物ドープドポリシリコン膜の上面、及び前記ｐ型不純物ドープドポリシリコン膜の上面を覆う金属膜を形成する工程と、
前記第１のｎ型不純物ドープドポリシリコン膜、前記第２のｎ型不純物ドープドポリシリコン膜、前記ｐ型不純物ドープドポリシリコン膜、及び前記金属膜をパターニングすることで、前記第２のｎ型不純物ドープドポリシリコン膜よりなる前記ビットコンタクトプラグと、前記金属膜よりなる前記ビット線と、前記第１の周辺活性領域の上方に配置され、前記第１のｎ型不純物ドープドポリシリコン膜及び前記金属膜よりなる第１の周辺トランジスタの第１の周辺ゲート電極と、前記第２の周辺活性領域の上方に配置され、前記ｐ型不純物ドープドポリシリコン膜及び前記金属膜よりなる第２の周辺トランジスタの第２の周辺ゲート電極と、を一括形成する工程と、
を有することを特徴とする請求項５４または５５記載の半導体装置の製造方法。
【請求項５７】
前記半導体基板として、ｐ型の半導体基板を準備する工程を有し、
前記第１及び第２のコンタクトホールよりなるコンタクトホールを埋め込むと共に、前記第１の層間絶縁膜の上面、前記第１のｎ型不純物ドープドポリシリコン膜の上面、及び前記ｐ型不純物ドープドポリシリコン膜の上面を覆う金属膜を形成する工程と、
前記第１のｎ型不純物ドープドポリシリコン膜、前記ｐ型不純物ドープドポリシリコン膜、及び前記金属膜をパターニングすることで、前記金属膜よりなる前記ビットコンタクトプラグと、前記金属膜よりなる前記ビット線と、前記第１の周辺活性領域の上方に配置され、前記第１のｎ型不純物ドープドポリシリコン膜及び前記金属膜よりなる第１の周辺トランジスタの第１の周辺ゲート電極と、前記第２の周辺活性領域の上方に配置され、前記ｐ型不純物ドープドポリシリコン膜及び前記金属膜よりなる第２の周辺トランジスタの第２の周辺ゲート電極と、を一括形成する工程と、
を有することを特徴とする請求項５４または５５記載の半導体装置の製造方法。
【請求項５８】
前記第２の不純物拡散領域上に配置され、上端が前記ビット線よりも上方に配置される第１の容量コンタクトプラグと、前記第３の不純物拡散領域上に配置され、上端が前記ビット線よりも上方に配置される第２の容量コンタクトプラグと、を一括形成する工程と、
前記第１の容量コンタクトプラグ上に配置される第１のキャパシタ、及び前記第２の容量コンタクトプラグ上に配置される第２のキャパシタを形成する工程と、
を有することを特徴とすることを特徴とする請求項５２ないし５７のうち、いずれか１項記載の半導体装置の製造方法。
【請求項５９】
請求項１ないし４４のうち、いずれか１項記載の半導体装置を含むことを特徴とするデータ処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法、並びにデータ処理システムに関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の半導体装置の微細化が進められている。これにより、トランジスタのゲート長を短くした場合、トランジスタの短チャネル効果が顕著となり、サブスレッショルド電流が増大して、トランジスタの閾値電圧（Ｖｔ）が低下するという問題が発生する。
【０００３】
また、トランジスタの閾値電圧（Ｖｔ）の低下を抑制するために、半導体基板の不純物濃度を増加させた場合、接合リーク電流が増大してしまう。
そのため、半導体装置としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を用いて、ＤＲＡＭのメモリセルを微細化した場合、リフレッシュ特性の悪化が深刻な問題となる。
【０００４】
このような問題を回避するための構造として、特許文献１には、半導体基板の表面側に形成した溝にゲート電極を埋め込む、いわゆるトレンチゲート型トランジスタ（「リセスチャネルトランジスタ」ともいう）が開示されている。
トランジスタをトレンチゲート型トランジスタとすることにより、有効チャネル長（ゲート長）を物理的かつ十分に確保することが可能となり、最小加工寸法が６０ｎｍ以下の微細なセルを有したＤＲＡＭが実現可能となる。
【０００５】
特許文献１には、同一の活性領域に設けられた第１及び第２のトランジスタ（２つのトランジスタ）のゲート電極が配置される２つのゲート電極用溝間に位置する活性領域全体に、ゲート電極用溝と同じ深さとされたビット線用不純物拡散領域を配置することで、同一活性領域に隣接して配置された第１及び第２のトランジスタの干渉による誤動作不良を回避可能なことが開示されている。
また、特許文献１には、半導体基板の主面側から半導体基板に不純物をイオン注入することで、上記ビット線用不純物拡散領域を形成することが開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１２−１３４４３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図２２は、ゲート電極用溝と同じ深さとされたビット線用不純物拡散領域を有する従来の半導体装置のメモリセル部の製造工程を示す断面図であり、該半導体装置の問題点を説明するための図である。図２２では、従来の半導体装置３００として、ＤＲＡＭを図示する。
【０００８】
ここで、図２２を参照して、ゲート電極用溝３０８，３０９と同じ深さとされたビット線用不純物拡散領域３３１を有する従来の半導体装置３００のメモリセル部３０１の主要部の構成について説明する。なお、従来の半導体装置３００のメモリセル部３０１の問題点については、後述する。
【０００９】
従来の半導体装置３００のメモリセル部３０１は、半導体基板３０３と、素子分離領域３０５と、活性領域３０６と、ゲート電極用溝３０８，３０９と、第１及び第２のトランジスタ３１１，３１２と、キャップ絶縁膜３１４と、第１の層間絶縁膜３１７と、を有する。
【００１０】
半導体基板３０３は、平坦な主面３０３ａを有する。半導体基板３０３としては、例えば、ｐ型単結晶シリコン基板を用いることができる。
【００１１】
素子分離領域３０５は、半導体基板３０３に設けられており、複数の活性領域３０６を区画している。
ゲート電極用溝３０８，３０９は、活性領域３０６の上部を三等分するように、活性領域３０６に設けられている。
【００１２】
第１及び第２のトランジスタ３１１，３１２は、セルトランジスタ（選択トランジスタ）であり、同一の活性領域３０６に隣接するように設けられている。
【００１３】
第１のトランジスタ３１１は、ゲート絶縁膜３２４と、埋め込み型ワード線３２６と、第１の容量用不純物拡散領域３２８と、ビット線用不純物拡散領域３３１と、を有する。
ゲート絶縁膜３２４は、ゲート電極用溝３０８の内面を覆うように配置されている。埋め込み型ワード線３２６は、ゲート絶縁膜３２４を介して、ゲート電極用溝３０８の下部を埋め込むように配置されている。
【００１４】
第１の容量用不純物拡散領域３２８は、活性領域３０６のうち、ゲート電極用溝３０８の上部と素子分離領域３０５との間に位置する部分に配置されている。
ビット線用不純物拡散領域３３１は、ゲート電極用溝３０８，３０９間に配置されている。
【００１５】
半導体基板３０３がｐ型単結晶シリコン基板の場合、第１の容量用不純物拡散領域３２８及びビット線用不純物拡散領域３３１としては、ｎ型不純物拡散領域を用いることができる。
【００１６】
第２のトランジスタ３１２も同様に、ゲート絶縁膜３２４と、埋め込み型ワード線３３３と、第２の容量用不純物拡散領域３３５と、ビット線用不純物拡散領域３３１と、を有する。
【００１７】
キャップ絶縁膜３１４は、ゲート電極用溝３０８，３０９の上部を埋め込むように配置されている。
第１の層間絶縁膜３１７は、キャップ絶縁膜３１４の上面、第１の容量用不純物拡散領域３２８の上面、第２の容量用不純物拡散領域３３５の上面に配置されている。第１の層間絶縁膜３１７は、ゲート電極用溝３０８，３０９間に位置する活性領域３０６の上面を露出する開口溝３１７Ａを有する。
【００１８】
上記メモリセル部３０１を構成するビット線用不純物拡散領域３３１は、以下の方法により形成する。
始めに、周知の手法により、ゲート電極用溝３０８，３０９間に位置する活性領域３０６の上面を露出する開口溝３１７Ａを有した第１の層間絶縁膜３１７を形成する。
【００１９】
その後、イオン注入（ＡＳＤ注入）法により、開口溝３１７Ａから露出された活性領域３０６に、不純物をイオン注入し、該不純物を活性化させることで、ビット線用不純物拡散領域３３１が形成される。
【００２０】
ところで、半導体装置３００の微細化が進展すると、活性領域３０６の延在方向におけるゲート電極用溝３０８，３０９の幅が狭くなる。
このため、上記ＡＳＤ注入により、ゲート電極用溝３０８，３０９間に位置する幅の狭い活性領域３０６（ｐ型単結晶シリコン基板）の上面に、ｎ型不純物を注入すると、横方向（ゲート電極用溝３０８，３０９の深さ方向と交差する水平方向）における散乱注入（以下、「横方向散乱注入」という）の影響が顕著になってしまう。
【００２１】
また、上記ＡＳＤ注入を用いて、ビット線用不純物拡散領域３３１を形成する場合、ゲート電極用溝３０８，３０９の底に到達する深さでｎ型不純物を注入する必要があるため、上記横方向散乱注入がさらに顕著になってしまう。
すなわち、上記ＡＳＤ注入を行うと、深さ方向だけでなく、水平方向にもｎ型不純物が注入されるため、第１及び第２の容量用不純物拡散領域３２８，３３５にもｎ型不純物が注入されてしまう。
【００２２】
これにより、第１及び第２の容量用不純物拡散領域３２８，３３５に、不要注入領域３３７，３３８が形成されてしまう。この不要注入領域３３７、３３８は、第１の容量用不純物拡散領域３２８または第２の容量用不純物拡散領域３３５を高不純物濃度化させるため、接合電界強度が増大し、接合リーク電流が増加してしまう。
接合リーク電流の増加は、ＤＲＡＭの情報保持特性を劣化させる原因となる。また、不要注入領域３３７、３３８が形成されないようにイオン注入の注入エネルギーを低下させると、ビット線用不純物拡散層３３１がゲート電極用溝３０８、３０９の底部まで十分形成されなくなるため、チャネル抵抗が増大してトランジスタの駆動電流Ｉｏｎが低下する。
このため、第１及び第２のトランジスタ３１１，３１２の特性が変化してしまうという問題があった。
【課題を解決するための手段】
【００２３】
本発明の一観点によれば、半導体基板に内設され、上面が該半導体基板の主面よりも下方に配置された第１の不純物拡散領域と、前記半導体基板の主面に配置された第１の層間絶縁膜と、前記第１の層間絶縁膜上に設けられ、かつ一部が前記第１の不純物拡散領域と対向配置された第１の配線と、前記第１の不純物拡散領域と前記第１の配線とを電気的に接続するコンタクトプラグと、を含み、前記コンタクトプラグは、上端が前記第１の配線と接続され、かつ前記第１の層間絶縁膜を貫通する第１のコンタクトプラグと、前記第１の不純物拡散領域上に位置する前記半導体基板を貫通すると共に、上端が前記第１のコンタクトプラグと接続され、下端が前記第１の不純物拡散領域の上面と接触する第２のコンタクトプラグと、を有することを特徴とする半導体装置が提供される。
【発明の効果】
【００２４】
本発明の半導体装置によれば、コンタクトプラグの構成を、上端が第１の配線と接続され、かつ第１の層間絶縁膜を貫通する第１のコンタクトプラグと、第１の不純物拡散領域上に位置する半導体基板を貫通すると共に、上端が第１のコンタクトプラグと接続され、下端が第１の不純物拡散領域の上面と接触する第２のコンタクトプラグと、を有する構成とすることにより、上面が半導体基板の主面と一致する従来の不純物拡散領域と比較して、第１の不純物拡散領域の実効深さを浅くすることが可能となる。
【００２５】
したがって、例えば、イオン注入法を用いて第１の不純物拡散領域を形成する場合、従来の半導体基板の主面を介して、深さの深い不純物拡散領域を形成する場合のエネルギーよりも小さいエネルギーを用いたイオン注入を実施することで、第１の不純物拡散領域を形成することが可能となる。
【００２６】
つまり、従来の半導体基板の主面からイオン注入する場合と比較して、横方向（半導体基板の主面方向）における散乱注入（以下、「横方向散乱注入」という）の影響を小さくすることが可能となる。
このため、トランジスタを構成する他の不純物拡散領域が形成された活性領域に、該トランジスタを構成する第１の不純物拡散領域を形成する際の不純物が注入されることを抑制可能となるので、半導体基板に配置されたトランジスタの特性が変化することを抑制できる。
【００２７】
また、第１の不純物拡散領域の実効深さが浅くなることで、イオン注入法以外の方法、具体的には、例えば、半導体基板と異なる導電型の不純物がドープされたドープドポリシリコン膜を第２のコンタクトプラグの母材として用い、半導体基板を熱処理して、ドープドポリシリコン膜に含まれる不純物を半導体基板に拡散させる方法を用いて、第１の不純物拡散領域を形成することが可能となる。
【００２８】
これにより、イオン注入時に発生する横方向散乱注入を防ぐことが可能となるので、半導体基板に配置されたトランジスタの特性の変化を抑制することができる。
また、第１の不純物拡散領域の上面が半導体基板内のリセスした位置に配置される構成となるのでゲート電極用溝の底面まで十分に不純物を導入することが可能となる。よって、チャネル抵抗を低減して、トランジスタの駆動電流Ｉｏｎを向上させることができる。
【図面の簡単な説明】
【００２９】
【図１Ａ】本発明の第１の実施の形態に係る半導体装置の概略構成を示す平面図である。
【図１Ｂ】図１Ａに示す半導体装置を構成するメモリセル部のＡ−Ａ線方向の断面図である。
【図１Ｃ】図１Ａに示す半導体装置を構成する周辺回路部のＢ−Ｂ線方向の断面図である。
【図１Ｄ】メモリセル部のうち、図１Ｂに示す領域Ｇで囲んだ部分を拡大した断面図である。
【図２】ビット線用不純物拡散領域の他の例を示す断面図である。
【図３Ａ】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１）であり、図１Ａに示すＡ−Ａ線方向の断面に対応する製造途中の半導体装置の断面図である。
【図３Ｂ】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１）であり、図１Ａに示すＢ−Ｂ線方向の断面に対応する製造途中の半導体装置の断面図である。
【図４Ａ】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その２）であり、図１Ａに示すＡ−Ａ線方向の断面に対応する製造途中の半導体装置の断面図である。
【図４Ｂ】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その２）であり、図１Ａに示すＢ−Ｂ線方向の断面に対応する製造途中の半導体装置の断面図である。
【図５Ａ】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その３）であり、図１Ａに示すＡ−Ａ線方向の断面に対応する製造途中の半導体装置の断面図である。
【図５Ｂ】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その３）であり、図１Ａに示すＢ−Ｂ線方向の断面に対応する製造途中の半導体装置の断面図である。
【図６Ａ】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その４）であり、図１Ａに示すＡ−Ａ線方向の断面に対応する製造途中の半導体装置の断面図である。
【図６Ｂ】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その４）であり、図１Ａに示すＢ−Ｂ線方向の断面に対応する製造途中の半導体装置の断面図である。
【図７Ａ】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その５）であり、図１Ａに示すＡ−Ａ線方向の断面に対応する製造途中の半導体装置の断面図である。
【図７Ｂ】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その５）であり、図１Ａに示すＢ−Ｂ線方向の断面に対応する製造途中の半導体装置の断面図である。
【図８Ａ】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その６）であり、製造途中の半導体装置の平面図である。
【図８Ｂ】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その６）であり、図１Ａに示すＡ−Ａ線方向の断面に対応する製造途中の半導体装置の断面図である。
【図８Ｃ】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その６）であり、図１Ａに示すＢ−Ｂ線方向の断面に対応する製造途中の半導体装置の断面図である。
【図９Ａ】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その７）であり、図１Ａに示すＡ−Ａ線方向の断面に対応する製造途中の半導体装置の断面図である。
【図９Ｂ】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その７）であり、図１Ａに示すＢ−Ｂ線方向の断面に対応する製造途中の半導体装置の断面図である。
【図１０Ａ】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その８）であり、図１Ａに示すＡ−Ａ線方向の断面に対応する製造途中の半導体装置の断面図である。
【図１０Ｂ】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その８）であり、図１Ａに示すＢ−Ｂ線方向の断面に対応する製造途中の半導体装置の断面図である。
【図１１Ａ】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その９）であり、図１Ａに示すＡ−Ａ線方向の断面に対応する製造途中の半導体装置の断面図である。
【図１１Ｂ】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その９）であり、図１Ａに示すＢ−Ｂ線方向の断面に対応する製造途中の半導体装置の断面図である。
【図１２Ａ】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１０）であり、図１Ａに示すＡ−Ａ線方向の断面に対応する製造途中の半導体装置の断面図である。
【図１２Ｂ】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１０）であり、図１Ａに示すＢ−Ｂ線方向の断面に対応する製造途中の半導体装置の断面図である。
【図１３Ａ】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１１）であり、製造途中の半導体装置の平面図である。
【図１３Ｂ】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１１）であり、図１Ａに示すＡ−Ａ線方向の断面に対応する製造途中の半導体装置の断面図である。
【図１３Ｃ】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１１）であり、図１Ａに示すＢ−Ｂ線方向の断面に対応する製造途中の半導体装置の断面図である。
【図１４Ａ】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１２）であり、図１Ａに示すＡ−Ａ線方向の断面に対応する製造途中の半導体装置の断面図である。
【図１４Ｂ】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１２）であり、図１Ａに示すＢ−Ｂ線方向の断面に対応する製造途中の半導体装置の断面図である。
【図１５Ａ】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１３）であり、図１Ａに示すＡ−Ａ線方向の断面に対応する製造途中の半導体装置の断面図である。
【図１５Ｂ】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１３）であり、図１Ａに示すＢ−Ｂ線方向の断面に対応する製造途中の半導体装置の断面図である。
【図１５Ｃ】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１３）であり、図１Ａに示すＣ−Ｃ線方向の断面に対応する製造途中の半導体装置の断面図である。
【図１６】第１の実施の形態の半導体装置を含むデータ処理システムの概略構成を示す図である。
【図１７Ａ】本発明の第２の実施の形態に係る半導体装置の製造工程を示す図（その１）であり、図１Ａに示すＡ−Ａ線方向の断面に対応する製造途中の半導体装置の断面図である。
【図１７Ｂ】本発明の第２の実施の形態に係る半導体装置の製造工程を示す図（その１）であり、図１Ａに示すＢ−Ｂ線方向の断面に対応する製造途中の半導体装置の断面図である。
【図１８Ａ】本発明の第２の実施の形態に係る半導体装置の製造工程を示す図（その２）であり、図１Ａに示すＡ−Ａ線方向の断面に対応する製造途中の半導体装置の断面図である。
【図１８Ｂ】本発明の第２の実施の形態に係る半導体装置の製造工程を示す図（その２）であり、図１Ａに示すＢ−Ｂ線方向の断面に対応する製造途中の半導体装置の断面図である。
【図１９】本発明の第２の実施の形態に係る半導体装置の製造工程を示す図（その３）であり、図１Ａに示すＣ−Ｃ線方向の断面に対応する製造途中の半導体装置の断面図である。
【図２０Ａ】本発明の第３の実施の形態に係る半導体装置の製造工程を示す図（その１）であり、図１Ａに示すＡ−Ａ線方向の断面に対応する製造途中の半導体装置の断面図である。
【図２０Ｂ】本発明の第３の実施の形態に係る半導体装置の製造工程を示す図（その１）であり、図１Ａに示すＢ−Ｂ線方向の断面に対応する製造途中の半導体装置の断面図である。
【図２１Ａ】本発明の第３の実施の形態に係る半導体装置の製造工程を示す図（その２）であり、図１Ａに示すＡ−Ａ線方向の断面に対応する製造途中の半導体装置の断面図である。
【図２１Ｂ】本発明の第３の実施の形態に係る半導体装置の製造工程を示す図（その２）であり、図１Ａに示すＢ−Ｂ線方向の断面に対応する製造途中の半導体装置の断面図である。
【図２１Ｃ】本発明の第３の実施の形態に係る半導体装置の製造工程を示す図（その２）であり、図２１Ａに示す領域Ｇで囲まれた部分を拡大した断面図である。
【図２１Ｄ】本発明の第３の実施の形態に係る半導体装置の製造工程を示す図（その２）であり、図２１Ｂに示す領域Ｊで囲まれた部分を拡大した断面図である。
【図２２】ゲート電極用溝と同じ深さとされたビット線用不純物拡散領域を有する従来の半導体装置のメモリセル部の製造工程を示す断面図であり、該半導体装置の問題点を説明するための図である。
【図２３】従来のＤＲＡＭのレイアウトの一例を示す平面図である。
【図２４】図２３に示すＤＲＡＭのＺ−Ｚ線方向の概略構成を示す断面図である。
【発明を実施するための形態】
【００３０】
ところで、発明者は、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のメモリセルを微細化していくと、一つの活性領域内に設けられて隣接する２つのセルの間隔が縮小される結果、一方のセルがデータ「０」を蓄積し、他方のセルがデータ「１」を蓄積している場合であって、かつデータ「０」のセルへのアクセスが連続して行われた場合において、データ「１」のセルの蓄積データが破壊するという隣接セル間のディスターブ不良（以下、単に「ディスターブ不良」という）が発生することを新たに知見した。このようなディスターブ不良は、半導体装置の信頼性を損ねる原因となる。
【００３１】
図２３は、従来のＤＲＡＭのレイアウトの一例を示す平面図であり、図２４は、図２３に示すＤＲＡＭのＺ−Ｚ線方向の概略構成を示す断面図である。
【００３２】
次に、図２３及び図２４に示すＤＲＡＭ３５０を参照して、前述のディスターブ不良について、発明者が得た知見を説明する。
半導体基板３５１の表面には、規則的に配列された複数の活性領域３５２が設けられている。個々の活性領域３５２は、半導体基板３５１の主面（表面）に形成された溝を絶縁膜で埋設する素子分離領域３５３に囲まれている。
【００３３】
ワード線ＷＬ１，ＷＬ２は、半導体基板３５１の主面に複数の活性領域３５２及び素子分離領域３５３に跨って設けられる溝内に、ゲート絶縁膜３５５を介して埋め込んで形成されている。ワード線ＷＬ１，ＷＬ２は、活性領域３５２の延在方向に対して交差するＹ方向に延在している。
ワード線ＷＬ１，ＷＬ２の上面には、キャップ絶縁膜３５６が上記溝に埋め込まれて形成されている。一つの活性領域３５２には、ワード線ＷＬ１，ＷＬ２よりなる２つのワード線が設けられている。
【００３４】
２つのワード線ＷＬ１，ＷＬ２は、各々対応する２つのトランジスタＴｒ１，Ｔｒ２のゲート電極を構成している。トランジスタＴｒ１は、ワード線ＷＬ１からなるゲート電極の他、ドレイン拡散層３５７及びソース拡散層３５８で構成されている。
また、トランジスタＴｒ２は、ワード線ＷＬ２からなるゲート電極の他、ドレイン拡散層３６２及びソース拡散層３５８で構成されている。ソース拡散層３５８は、トランジスタＴｒ１，Ｔｒ２に共通しており、ビット線コンタクト３６１を介して、ビット線ＢＬと接続されている。
【００３５】
一方、各々のドレイン拡散層３５７，３６２は、層間絶縁膜３５９に形成された容量コンタクトプラグ３６０を介して、下部電極３６３，３６４（ストレージノード）にそれぞれ接続されている。
下部電極３６３，３６４は、図示しない容量絶縁膜及び上部電極と共にそれぞれ容量素子３６６，３６７を構成している。ワード線が埋め込まれた溝の底面及び対向する２つの側面に対応する半導体基板３５１の表面がトランジスタＴｒ１，Ｔｒ２のチャネルとなる。
【００３６】
例えば、ワード線ＷＬ１をオン状態としてトランジスタＴｒ１のチャネルを形成し、ビット線３６９にＬｏｗ（Ｌ）レベルの電位を与えれば、下部電極３６３は「Ｌ」の状態となり、その後、ワード線ＷＬ１をオフ状態とすることにより、下部電極３６３にはＬ（データ「０」）の情報が蓄積される。
【００３７】
また、例えば、ワード線ＷＬ２をオン状態としてトランジスタＴｒ２のチャネルを形成し、ビット線３６９にＨｉｇｈ（Ｈ）レベルの電位を与えれば、下部電極３６４はＨ状態となり、その後、ワード線ＷＬ２をオフ状態とすることにより下部電極３６４にはＨ（データ「１」）の情報が蓄積される。
【００３８】
このような動作状態に基づき、下部電極３６３に「Ｌ」を蓄積させ、下部電極３６４に「Ｈ」を蓄積させた状態を形成する。この状態でＬ側の下部電極３６３に対応するワード線ＷＬ１のオン／オフを繰り返す（同じワード線ＷＬ１を用いる他の活性領域のセル動作に相当する）。
【００３９】
その結果、トランジスタＴｒ１のチャネルに誘起された電子ｅ−が隣接するドレイン拡散層３６２に到達し、下部電極３６４に蓄積されているＨ情報を破壊してＬ状態に変化させてしまう。
【００４０】
すなわちデータ「１」がデータ「０」に変化するモードの不良が発生する。この不良は、ワード線ＷＬ１のオン／オフ回数に依存し、例えば、オン／オフ回数を１万回繰り返すと複数のセルの内、１個のセルが破壊され、１０万回では１０個のセルが破壊される頻度で発生する。
【００４１】
隣接セルは、本来各々独立して情報を保持しなければならないが、隣接する一方のセルの動作状態により他の一方のセルの蓄積状態が変化するディスターブ不良が発生すると半導体装置（ＤＲＡＭ３５０）の正常動作が阻害され信頼性を損ねる問題となる。
【００４２】
このディスターブ不良は、セルサイズが大きい場合、最小加工寸法Ｆで規定されるワード線ＷＬ１とワード線ＷＬ２との間隔Ｌが７０ｎｍの時には問題とならなかった。
しかし、メモリセルが縮小され、ワード線ＷＬ１とワード線ＷＬ２との間隔が５０ｎｍより小さくなると、顕在化してきた。さらに小さくなると、より大きな問題となる。
【００４３】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために、説明の便宜上、特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率等が実際と同じであるとは限らない。
また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００４４】
（第１の実施の形態）        
図１Ａは、本発明の第１の実施の形態に係る半導体装置の概略構成を示す平面図である。
図１Ａでは、第１の実施の形態に係る半導体基板１０のメモリセル部１１の異なるレイヤー（階層）に配置された構成要素を同一平面状に図示する。
また、図１Ａは、素子分離領域１５、活性領域１７、第１及び第２の周辺活性領域４６−１，４６−２、第１及び第２の溝２１，２２、第１及び第２のトランジスタ２５，２６、第１及び第２の周辺トランジスタ５１，５２、ビット線３７、第１及び第２のワード線１０２，１０８、第１及び第２の周辺ゲート電極１１５，１１８、及び第２のビットコンタクトプラグ３５−２の位置関係を説明するための図である。
【００４５】
そこで、図１Ａでは、メモリセル部１１の構成要素のうち、素子分離領域１５、活性領域１７、第１及び第２の周辺活性領域４６−１，４６−２、第１及び第２の溝２１，２２、第１及び第２のトランジスタ２５，２６、第１及び第２の周辺トランジスタ５１，５２、ビット線３７、第１及び第２のワード線１０２，１０８、第１及び第２の周辺ゲート電極１１５，１１８、及び第２のビットコンタクトプラグ３５−２のみを図示し、これら以外のメモリセル部１１の構成要素の図示を省略する。
図１Ａにおいて、Ｄは、メモリセル領域（以下、「メモリセル領域Ｄ」という）を示しており、Ｅは、周辺回路領域（以下、「周辺回路領域Ｅ」という）を示している。
【００４６】
図１Ｂは、図１Ａに示す半導体装置を構成するメモリセル部のＡ−Ａ線方向の断面図である。図１Ｃは、図１Ａに示す半導体装置を構成する周辺回路部のＢ−Ｂ線方向の断面図である。図１Ｄは、図１Ｂの領域Ｇで囲んだメモリセル部を拡大した断面図である。
図１Ａ〜図１Ｄでは、第１の実施の形態の半導体装置１０の一例として、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を図示する。また、図１Ａでは、ＤＲＡＭのメモリセル部１１のレイアウトの一例を図示する。
【００４７】
図１Ａ及び図１Ｃに示すＸ方向は、第１及び第２のワード線１０２，１０８の延在方向と直交する方向（言い換えれば、ビット線３７の延在方向）を示している。
図１Ａ、図１Ｂ、及び図１Ｄに示すＸ１方向は、Ｘ方向に対して所定角度傾斜した活性領域１７の延在方向を示している。
図１Ａに示すＹ方向は、Ｘ方向に対して直交すると共に、Ｘ１方向と交差する第１及び第２のワード線１０２，１０８の延在方向を示している。また、図１Ｂ、図１Ｃ、及び図１Ｄに示すＺ方向は、半導体基板１３の厚さ方向（言い換えれば、第１及び第２の溝２１，２２の深さ方向）を示している。
図１Ａ〜図１Ｃにおいて、同一構成部分には、同一符号を付す。
【００４８】
図１Ａ〜図１Ｃを参照するに、第１の実施の形態の半導体装置１０は、半導体基板１３のメモリセル領域Ｄに設けられたメモリセル部１１と、メモリセル領域Ｄの周囲に配置された半導体基板１３の周辺回路領域Ｅに設けられた周辺回路部１２と、を有する。
【００４９】
半導体装置１０は、半導体基板１３と、素子分離領域１５と、活性領域１７と、第１及び第２の溝２１，２２と、第１及び第２のトランジスタ２５，２６と、キャップ絶縁膜２８と、第１の層間絶縁膜３１と、コンタクトホールであるビットコンタクトホール３３と、コンタクトプラグであるビットコンタクトプラグ３５と、第１の配線であるビット線３７と、カバー絶縁膜３８，１２２と、サイドウォール４１，１２４と、ｐ−ｗｅｌｌ拡散領域４３と、ｎ−ｗｅｌｌ拡散領域４４と、第１及び第２の周辺活性領域４６−１，４６−２と、絶縁膜４８と、第１及び第２の周辺トランジスタ５１，５２と、第２の層間絶縁膜５４と、容量コンタクトホール５６，５７と、周辺コンタクトホール６１，６２と、第１の容量コンタクトプラグ６５と、第２の容量コンタクトプラグ６６と、周辺コンタクトプラグ６８，６９と、周辺配線７２，７３と、ストッパー膜７５と、第３の層間絶縁膜７７と、第１のシリンダ孔７８と、第２のシリンダ孔７９と、第１のキャパシタ８２と、第２のキャパシタ８３と、第４の層間絶縁膜８５と、コンタクトホール８７，８８と、コンタクトプラグ９１，９２と、第１及び第２の上層配線９４，９５と、保護絶縁膜９７と、を有する。
【００５０】
半導体基板１３は、板状とされた基板であり、メモリセル領域Ｄと、メモリセル領域Ｄの周囲に配置された周辺回路領域Ｅと、を有する。半導体基板１３は、平坦な面とされた主面１３ａを有する。
半導体基板１３としては、例えば、ｐ型の単結晶シリコン基板を用いることができる。この場合、半導体基板１３のｐ型不純物濃度は、例えば、１Ｅ１６ａｔｍｏｓ／ｃｍ２とすることができる。
なお、実施の形態では、半導体基板１３として、ｐ型の単結晶シリコン基板を用いた場合を例に挙げて以下の説明をする。
【００５１】
素子分離領域１５は、半導体基板１３の主面１３ａ側に位置するメモリセル領域Ｄ及び周辺回路領域Ｅに設けられている。素子分離領域１５の上面は、半導体基板１３の主面１３ａに対して面一とされている。
素子分離領域１５は、Ｘ１方向に延在し、かつＹ方向に対して所定の間隔で複数配置された第１の部分と、Ｙ方向に延在し、かつＸ方向に対して所定の間隔で複数配置された第２の部分と、を有する。
【００５２】
素子分離領域１５は、素子分離用溝１５−１と、素子分離用溝１５−１を埋め込む素子分離用絶縁膜１５−２と、を有するＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造とされている。
半導体基板１３の主面１３ａを基準としたときの上記素子分離用溝１５−１の深さは、例えば、２５０ｎｍとすることができる。
素子分離用絶縁膜１５−２としては、例えば、シリコン酸化膜（ＳｉＯ２膜）、窒化シリコン膜（ＳｉＮ膜）、或いはこれらの積層膜等を用いることができる。
【００５３】
活性領域１７は、メモリセル領域Ｄに配置された素子分離領域１５により、Ｘ１方向及びＹ方向が区画されている。活性領域１７は、素子分離領域１５により区画された半導体基板１３で構成されている。
活性領域１７は、Ｘ１方向（所定の方向）に延在しており、Ｘ１方向及びＹ方向に複数配置されている。活性領域１７は、島状の活性領域である。
【００５４】
Ｙ方向における活性領域１７の幅は、例えば、フォトリソグラフィー技術の解像限界で規定される最小加工寸法Ｆ値（以下、単に「最小加工寸法Ｆ」という）にすることができる。
図１Ａでは、一例として、Ｙ方向に隣接する活性領域１７の間隔が最小加工寸法Ｆよりも小さい場合を図示したが、Ｙ方向に隣接する活性領域１７の間隔は、これに限定されない。例えば、Ｙ方向に隣接する活性領域１７の間隔は、最小露光寸法Ｆ（以下、「Ｆ値」という場合がある）にしてもよい。以下、第１の実施の形態では、最小露光寸法Ｆが３０ｎｍの場合を例に挙げて説明する。
【００５５】
第１及び第２の溝２１，２２は、メモリセル領域Ｄに位置する半導体基板１３の主面１３ａ側に設けられており、１つの活性領域１７に対してそれぞれ１つ配置されている。第１及び第２の溝は、ビット線用不純物拡散領域１０４（第１の不純物拡散領域）を挟み込むように配置されている。
第１及び第２の溝２１，２２は、Ｙ方向に延在する溝であり、Ｙ方向に配置された複数の活性領域１７、及び該複数の活性領域１７間に配置された素子分離領域１５に跨るように配置されている。第１及び第２の溝２１，２２は、１つの活性領域１７の上部を３分割している。
第１及び第２の溝２１，２２の各々のＸ方向の幅は、Ｆ値である３０ｎｍとすることができる。また、Ｘ方向における第１の溝２１と第２の溝２２の間の間隔も３０ｎｍとすることができる。
【００５６】
図１及び図１Ｄに示すように、第１及び第２の溝２１，２２は、半導体基板１３に内設された後述するビット線用不純物拡散領域１０４（第１の不純物拡散領域）を挟み込んでいる。
第１の溝２１の一方の側面２１ａのうち、第１の溝２１の下部に配置された側面は、ビット線用不純物拡散領域１０４を露出している。
第２の溝２２の一方の側面２２ａのうち、第２の溝２２の下部に配置された側面は、ビット線用不純物拡散領域１０４を露出している。
【００５７】
半導体基板１３の主面１３ａを基準としたときの第１及び第２の溝２１，２２の深さは、素子分離領域１５の深さよりも浅くなるように構成されている。素子分離領域１５の深さが２５０ｎｍの場合、第１及び第２の溝２１，２２のうち、素子分離領域１５に形成された部分の深さ（半導体基板１３の主面１３ａを基準としたときの深さ）は、例えば、１５０ｎｍとすることができる。この場合、第１及び第２の溝２１，２２のうち、活性領域１７（半導体基板１３）に形成された部分の深さ（半導体基板１３の主面１３ａを基準としたときの深さ）は、例えば、１１０ｎｍとすることができる。
【００５８】
第１及び第２の溝２１，２２の深さを上記構成とすることにより、掘り下げられた活性領域１７の上面が、掘り下げられた素子分離領域１５の上面よりも４０ｎｍの高さ分だけ上方に突き出たサドルフィン型のワードトレンチを構成することが可能となる。
このような構成とされたサドルフィン型の第１及び第２の溝２１，２２（ワードトレンチ）に第１及び第２のトランジスタ２５，２６を配置することで、第１及び第２のトランジスタ２５，２６の電流駆動能力を向上させることができる。
【００５９】
第１及び第２のトランジスタ２５，２６は、セルトランジスタ（選択トランジスタ）であり、活性領域１７の延在方向（Ｘ１方向）に対して配置されている。つまり、１つの活性領域１７に対して、それぞれ１つの第１及び第２のトランジスタ２５，２６が隣接して設けられている。
【００６０】
第１のトランジスタ２５は、ゲート絶縁膜１０１と、第１のワード線１０２（ゲート電極、第１の導体）と、第１の不純物拡散領域であるビット線用不純物拡散領域１０４と、第２の不純物拡散領域である第１の容量不純物拡散領域１０６と、を有する。
【００６１】
ゲート絶縁膜１０１は、第１の溝２１の内面を覆うように設けられている。ゲート絶縁膜１０１としては、例えば、単層のシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜を窒化した膜（ＳｉＯＮ膜）、積層されたシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜（ＳｉＯ２膜）上にシリコン窒化膜（ＳｉＮ膜）を積層させた積層膜等を用いることができる。
【００６２】
第１のワード線１０２は、ゲート絶縁膜１０１を介して、第１の溝２１の下部を埋め込むように配置されている。これにより、第１のワード線１０２の上面は、半導体基板１３の主面１３ａよりも低い位置に配置されている。
第１のワード線１０２を構成する金属膜としては、例えば、窒化チタン（ＴｉＮ）膜と、タングステン（Ｗ）膜と、を順次積層した積層膜を用いることができる。第１のワード線１０２の高さは、例えば、８０ｎｍとすることができる。
【００６３】
ビット線用不純物拡散領域１０４は、第１の溝２１の下部と第２の溝２２の下部との間に位置する活性領域１７全体に配置されている。ビット線用不純物拡散領域１０４の上面は、半導体基板１３の主面１３ａよりも下方に配置されている。
ビット線用不純物拡散領域１０４は、第１の溝２１の一方の側面２１ａ、及び第２の溝２２の一方の側面２２ａを覆うように配置されている。
【００６４】
ビット線用不純物拡散領域１０４の上面は、例えば、第１及び第２のワード線１０２，１０８の上面に対して面一にすることができる。
ビット線用不純物拡散領域１０４の上面は、ビットコンタクトプラグ３５の下端と接触している。ビット線用不純物拡散領域１０４の下端の位置は、第１及び第２の溝２１，２２の底の位置と略等しくすることができる。
【００６５】
また、ビット線用不純物拡散領域１０４は、Ｘ１方向において、第１の溝２１に配置されたゲート絶縁膜１０１を介して、第１のワード線１０２と対向配置されると共に、第２の溝２２に配置されたゲート絶縁膜１０１を介して、第２のワード線１０８と対向配置されている。
【００６６】
ビット線用不純物拡散領域１０４は、第１及び第２のトランジスタ２５，２６に対して共通のソース／ドレイン領域として機能する。ビット線用不純物拡散領域１０４としては、ｎ型不純物拡散領域を用いることができる。
【００６７】
このように、隣り合うように配置された第１及び第２の溝２１，２２間に位置する活性領域１７のうち、ビットコンタクトプラグ３５の下方に位置する部分全体にビット線用不純物拡散領域１０４を配置することにより、第１及び第２のトランジスタ２５，２６のチャネル領域が第１及び第２の溝２１，２２の一方の側面２１ａ，２２ａに形成されることがなくなる。
【００６８】
すなわち、第１のトランジスタ２５のチャネル領域は、第１の溝２１の底面２１ｃ、及び第１の溝２１の他方の側面２１ｂの２面のみに形成され、第２のトランジスタ２６のチャネル領域は、第２の溝２２の底面２２ｃ、及び第２の溝２２の他方の側面２２ｂの２面のみに形成される。
第１及び第２の溝２１，２２の底面２１ｃ，２２ｃは、複数の活性領域１７の上面、及び複数の活性領域１７間に配置された素子分離領域１５の上面を掘り下げることで構成されている。
【００６９】
したがって、第１及び第２のトランジスタ２５，２６のチャネル領域が形成される面の数は、図２４に示す３つの面にチャネル領域が形成されるトランジスタＴｒ１，Ｔｒ２よりも１面少なくなる。
これにより、第１及び第２のトランジスタ２５，２６がオン状態になった時、オン電流が流れるチャネル領域を従来のトランジスタＴｒ１，Ｔｒ２よりも少なくすることが可能となる。よって、メモリセル部１１が微細化された場合でも、チャネル抵抗を減少させてオン電流を増加させることが可能となる。
【００７０】
また、第１及び第２のトランジスタ２５，２６の一方が動作した際に、一方のトランジスタのチャネルに誘起された電子ｅ−が他方のトランジスタに向かう途中でビット線用不純物拡散領域１０４に吸収されるので、他方のトランジスタが誤動作する悪影響を抑制することが可能となる。
よって、半導体装置１０を微細化して、第１及び第２のワード線１０２，１０８を狭ピッチで配置した場合でも、第１及び第２のトランジスタ２５，２６を独立して、安定して動作させることができる。
【００７１】
図２は、ビット線用不純物拡散領域の他の例を示す断面図である。図２において、図１Ｄに示すメモリセル部１１と同一構成部分には、同一符号を付す。
【００７２】
図１Ｂ及び図１Ｄでは、ビット線用不純物拡散領域１０４の底面が第１及び第２の溝２１，２２の底面に対して面一とされた場合を例に挙げて図示したが、図２に示すように、ビット線用不純物拡散領域１０４の底部１０４Ａを第１及び第２の溝２１，２２の底面２１ｃ，２２ｃよりも下方に突出させてもよい。
【００７３】
このように、ビット線用不純物拡散領域１０４の底部１０４Ａを第１及び第２の溝２１，２２の底面２１ｃ，２２ｃよりも下方に突出させることで、第１のトランジスタ２５と電気的に接続された下部電極１２４（図１Ｂ参照）に「Ｌ」を蓄積させ、第２のトランジスタ２６と電気的に接続された下部電極１２４（図１Ｂ参照）に「Ｈ」を蓄積させた状態を形成し、この状態で第１のトランジスタ２５に対応する第１のワード線１０２（ゲート電極）のオン／オフを繰り返した際、第１のトランジスタ２５のチャネルに誘起された電子ｅ−（図示せず）がｎ型不純物により構成されたビット線用不純物拡散領域１０４の底部にトラップされるため、第１のトランジスタ２５のチャネルに誘起された電子ｅ−が第２のトランジスタ２６を構成する第２の容量不純物拡散領域１０９に到達することを抑制可能となる。
【００７４】
これにより、第１のトランジスタ２５のチャネルに誘起された電子ｅ−が、第２のトランジスタ２６と電気的に接続された下部電極１２４に蓄積されているＨ情報を破壊してＬ状態に変化させることがなくなるため、隣接する一方のセルの動作状態により他のセルの蓄積状態が変化するディスターブ不良の発生を抑制できる。
【００７５】
なお、ビット線用不純物拡散領域１０４の底部１０４Ａを第１及び第２の溝２１，２２の底面２１ｃ，２２ｃよりも下方に突出させることで、隣り合うように配置された第１及び第２のワード線１０２，１０８間の間隔が３０ｎｍ以下とされたＤＲＡＭにおいても、上記ディスターブ不良の発生を抑制できる。
【００７６】
再び、図１Ｂ及び図１Ｄを参照するに、第１の容量不純物拡散領域１０６は、第１の溝２１の他方の側面２１ｂを構成する活性領域１７（半導体基板１３）のうち、第１の溝２１の上部を構成する部分に配置されている。
第１の容量不純物拡散領域１０６の底面は、第１のワード線１０２の上面に対して面一とされている。第１の容量不純物拡散領域１０６は、第１のトランジスタ２５の一方のソース／ドレイン領域として機能する。第１の容量不純物拡散領域１０６としては、ｎ型不純物拡散領域を用いることができる。
【００７７】
第２のトランジスタ２６は、第１トランジスタ２５と同様に構成されており、ゲート絶縁膜１０１と、第２のワード線１０８（ゲート電極、第２の導体）と、ビット線用不純物拡散領域１０４と、第３の不純物拡散領域である第２の容量不純物拡散領域１０９と、を有する。
【００７８】
第２のワード線１０８は、ゲート絶縁膜１０１を介して、第２の溝２２の下部を埋め込むように配置されている。第２のワード線１０８は、その配設位置が第１のワード線１０２と異なること以外は第１のワード線１０２と同様な構成とされている。
【００７９】
第２の容量不純物拡散領域１０９は、第２の溝２２の他方の側面２２ｂを構成する活性領域１７のうち、第２の溝２２の上部を構成する部分に配置されている。
第２の容量不純物拡散領域１０９は、その配設位置が第１の容量不純物拡散領域１０６と異なること以外は第１の容量不純物拡散領域１０６と同様な構成とされている。
【００８０】
キャップ絶縁膜２８は、ゲート絶縁膜１０１を介して、第１及び第２の溝２１，２２の上部を埋め込むように配置されている。
これにより、キャップ絶縁膜２８は、第１及び第２のワード線１０２，１０８の上面を覆っている。キャップ絶縁膜２８の上面は、半導体基板１３の主面１３ａに対して面一とされている。
キャップ絶縁膜２８としては、例えば、シリコン窒化膜（ＳｉＮ膜）等を用いることができる。
【００８１】
第１の層間絶縁膜３１は、活性領域１７の上面の一部、メモリセル領域Ｄに位置する素子分離領域１５上に配置された絶縁膜４８の上面、及びキャップ絶縁膜２８の上面に設けられている。第１の層間絶縁膜３１は、メモリセル領域Ｄにのみ配置されている。
第１の層間絶縁膜３１としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
第１の層間絶縁膜３１の厚さは、例えば、２０ｎｍとすることができる。
【００８２】
ビットコンタクトホール３３は、第１のビットコンタクトホール３３−１（第１のコンタクトホール）と、第２のビットコンタクトホール３３−２（第２のコンタクトホール）と、を有した構成とされている。
第１のビットコンタクトホール３３−１は、第２のビットコンタクトホール３３−２の上方に配置された第１の層間絶縁膜３１を貫通するように設けられている。
第１のビットコンタクトホール３３−１は、Ｘ方向において、対向配置され、かつ半導体基板１３の主面１３ａに対して垂直な側面３３−１ａ，３３−１ｂを有する。
【００８３】
平面視した状態において、一方の側面３３−１ａは、第１のワード線１０２と重なるように配置され、他方の側面３３−１ｂは、第２のワード線１０８と重なるように配置されている。
【００８４】
第２のビットコンタクトホール３３−２は、ビット線用不純物拡散領域１０４上に位置する活性領域１７を貫通するように設けられている。
言い換えれば、第２のビットコンタクトホール３３−２は、ビット線用不純物拡散領域１０４上に位置する活性領域１７の上面を掘り下げることで構成されている。
【００８５】
第２のビットコンタクトホール３３−２は、その下端においてビット線用不純物拡散領域１０４の上面を露出している。また、第２のビットコンタクトホール３３−２は、第１及び第２の溝２１，２２の上部に設けられたゲート絶縁膜１０１及びキャップ絶縁膜２８の一部を露出している。
第２のビットコンタクトホール３３−２は、第１のビットコンタクトホール３３−１と一体とされている。
【００８６】
第２のビットコンタクトホール３３−２のＸ方向において対向する側面３３−２ａ，３３−２ｂは、半導体基板１３の主面１３ａに対して、垂直な面とされている。第２のビットコンタクトホール３３−２のＸ方向の幅は、第１及び第２の溝２１，２２の開口部の間隔と等しい３０ｎｍとなっている。
【００８７】
すなわち、Ｘ方向における第１のビットコンタクトホール３３−１の幅は、Ｘ方向における第２のビットコンタクトホール３３−２の幅よりも大きくなるように構成されている。
これにより、第１のビットコンタクトホール３３−１は、その下方に配置された第２のビットコンタクトホール３３−２を容易に露出可能な構成とされている。
第２のビットコンタクトホール３３−２のＸ方向の幅が３０ｎｍの場合、Ｘ方向における第１のビットコンタクトホール３３−１の幅は、例えば、４０ｎｍとすることができる。
【００８８】
また、第１及び第２の溝２１，２２の深さが１５０ｎｍで、かつ第１及び第２のワード線１０２，１０８の高さが８０ｎｍの場合、半導体基板１３の主面１３ａを基準としたときの第２のビットコンタクトホール３３−２の深さは、例えば、７０ｎｍとすることができる。
【００８９】
上記説明したように、ビットコンタクトホール３３は、活性領域１７の上面に設けられた第１の層間絶縁膜３１のうち、第２のビットコンタクトホール３３−２の上方に配置された部分を貫通する第１のビットコンタクトホール３３−１と、活性領域１７の上面（メモリセル領域Ｄに位置する半導体基板１３の主面１３ａ）を掘り下げることで活性領域１７に内設され、かつ第１のビットコンタクトホール３３−１と一体とされた第２のビットコンタクトホール３３−２と、で構成されている。
【００９０】
ビットコンタクトプラグ３５は、第１のビットコンタクトプラグ３５−１（第１のコンタクトプラグ）と、第２のビットコンタクトプラグ３５−２（第２のコンタクトプラグ）と、を有する。
第１のビットコンタクトプラグ３５−１は、第１のビットコンタクトホール３３−１内に配置されている。言い換えれば、第１のビットコンタクトプラグ３５−１は、第２のビットコンタクトプラグ３５−２とビット線３７（第１の配線）との間に位置する第１の層間絶縁膜３１を貫通するように配置されている。
【００９１】
第１のビットコンタクトプラグ３５−１の幅は、第２のビットコンタクトプラグ３５−２の幅よりも大きくなるように構成されている。
これにより、第１のビットコンタクトプラグ３５−１の下端と第２のビットコンタクトプラグ３５−２の上端面全体とを接触させることが可能となるため、第１のビットコンタクトプラグ３５−１と第２のビットコンタクトプラグ３５−２との間のコンタクト抵抗を小さくすることができる。
【００９２】
第１のビットコンタクトプラグ３５−１は、その上端がビット線３７（第１の配線）と接続されると共に、下端が第２のビットコンタクトプラグ３５−２の上端と接続されている。
これにより、ビット線３７は、第１及び第２のビットコンタクトプラグ３５−１，３５−２を介して、ビット線用不純物拡散領域１０４と電気的に接続されている。
【００９３】
第２のビットコンタクトプラグ３５−２は、第２のビットコンタクトホール３３−２を埋め込むように配置されている。言い換えれば、第２のビットコンタクトプラグ３５−２は、ビット線用不純物拡散領域１０４上に位置する活性領域１７（半導体基板１３）を貫通するように配置されている。
第２のビットコンタクトプラグ３５−２は、その上端が第１のコンタクトプラグと３５−１接続され、下端が第１の不純物拡散領域１０４の上面１０４ａと接触している。
【００９４】
上記説明したように、ビットコンタクトプラグ３５は、第１のビットコンタクトホール３３−１内に配置され、かつ第２のビットコンタクトプラグ３５−２上に積層配置された第１のビットコンタクトプラグ３５−１と、第２のビットコンタクトホール３３−２を埋め込み、かつ第１のビットコンタクトプラグ３５−１及びビット線用不純物拡散領域１０４と接続された第２のビットコンタクトプラグ３５−２と、を有した構成とされている。
【００９５】
ビットコンタクトプラグ３５を構成する導電膜としては、例えば、高濃度の不純物（半導体基板１３の導電型とは異なる導電型の不純物）がドープされたポリシリコン膜（以下、「高濃度ｎ型不純物ドープドポリシリコン膜に含まれるｎ型不純物の濃度は、例えば、１Ｅ２０〜１Ｅ２１（ａｔｏｍｓ／ｃｍ３）にすることができる。
【００９６】
また、第１及び第２のビットコンタクトプラグ３５−１，３５−２を構成する導電膜を異ならせてもよい。具体的には、例えば、第２のビットコンタクトプラグ３５−２を構成する導電膜として、上記説明した高濃度ｎ型不純物ドープドポリシリコン膜（第２のｎ型不純物ドープドポリシリコン膜）を用い、第１のビットコンタクトプラグ３５−１を構成する導電膜として金属膜を用いてもよい。
この場合、金属膜としては、例えば、高濃度ｎ型不純物ドープドポリシリコン膜上に、チタンシリサイド膜等の金属シリサイド膜と、窒化チタン膜と、タングステンシリサイド膜と、タングステン膜と、が順次積層された積層金属膜を用いることができる。
【００９７】
このように、活性領域１７に内設され、上面が半導体基板１３の主面１３ａよりも下方に配置されたビット線用不純物拡散領域１０４と、上端がビット線３７と接続され、かつ第１の層間絶縁膜３１を貫通する第１のビットコンタクトプラグ３５−１、及びビット線用不純物拡散領域１０４上に位置する活性領域１７（半導体基板１３）を貫通すると共に、上端が第１のビットコンタクトプラグ３５−１と接続され、下端がビット線用不純物拡散領域１０４の上面と接触する第２のビットコンタクトプラグ３５−２を含むビットコンタクトプラグ３５を有することで、上面が半導体基板３０３の主面３０３ａと一致する従来のビット線用不純物拡散領域３３１と比較して、ビット線用不純物拡散領域１０４の実効深さを浅くすることが可能となる。
【００９８】
したがって、例えば、イオン注入法を用いてビット線用不純物拡散領域１０４を形成する場合、従来の半導体基板３０３の主面３０３ａを介して、深さの深いビット線用不純物拡散領域３３１を形成する際のエネルギーよりも小さいエネルギーを用いたイオン注入を実施することで、ビット線用不純物拡散領域１０４を形成することが可能となる。
【００９９】
つまり、従来の半導体基板３０３の主面３０３ａからイオン注入する場合と比較して、横方向（半導体基板１３の主面１３ａ方向）における横方向散乱注入の影響を小さくすることが可能となる。
【０１００】
このため、第１及び第２のトランジスタ２５，２６を構成する第１及び第２の容量不純物拡散領域１０６，１０９に、図２２に示すような不要注入領域３３７、３３８が形成されることを抑制可能となるので、第１及び第２のトランジスタ２５，２６の特性が変化することを抑制できる。
【０１０１】
また、ビット線用不純物拡散領域１０４の実効深さが浅くなることで、イオン注入法以外の方法、具体的には、ｎ型不純物がドープされたドープドポリシリコン膜を第２のビットコンタクトプラグ３５−２の母材として用い、半導体基板１３を熱処理して、ドープドポリシリコン膜に含まれるｎ型不純物を半導体基板１３に拡散させる熱拡散法を用いて、ビット線用不純物拡散領域１０４を形成することが可能となる。
【０１０２】
ビット線３７は、Ｘ方向に延在するように第１の層間絶縁膜３１上に設けられている。ビット線３７は、第１のビットコンタクトプラグ３５−１の上端と接続されている。これにより、ビット線３７は、ビットコンタクトプラグ３５を介して、活性領域１７に内設されたビット線用不純物拡散領域１０４と電気的に接続されている。
【０１０３】
ビット線３７は、例えば、導電膜３７−１と、金属膜３７−２と、が順次積層された構成とすることができる。
この場合、導電膜３７−１としては、例えば、高濃度不純物ドープドポリシリコン膜、或いは金属膜を用いることができる。上記高濃度不純物ドープドポリシリコン膜に含有されるｎ型不純物の濃度は、例えば、１Ｅ２０〜１Ｅ２１（ａｔｏｍｓ／ｃｍ３）にすることができる。
【０１０４】
ここで、ビットコンタクトプラグ３５を構成する導電膜と、ビット線３７を構成する導電膜と、の具体的な構成としては、下記第１ないし第４の構成がある。
第１の構成では、ビットコンタクトプラグ３５を構成する導電膜として高濃度不純物ドープドポリシリコン膜を用い、ビット線３７を構成する導電膜３７−１としてｎ型不純物ドープドポリシリコン膜を用いる。
この場合、ビット線３７は、ｎ型不純物ドープドポリシリコン膜と、金属膜と、の積層構造で構成される。
【０１０５】
第２の構成では、ビットコンタクトプラグ３５を構成する導電膜としてｎ型不純物ドープドポリシリコン膜を用い、ビット線３７を構成する導電膜３７−１として金属膜を用いる。この場合、ビット線３７は、金属膜が積層された構成となる。
【０１０６】
この場合、ビット線３７を構成する金属膜として、異なる金属膜が積層された積層金属膜を用いることができる。該積層金属膜としては、例えば、チタンシリサイド膜等の金属シリサイド膜と、窒化チタン膜と、タングステンシリサイド膜と、タングステン膜と、が順次積層された積層構造を用いることができる。
【０１０７】
第３の構成では、第２のビットコンタクトプラグ３５−２を構成する導電膜としてｎ型不純物ドープドポリシリコン膜を用い、第１のビットコンタクトプラグ３５−１を構成する導電膜として金属膜を用い、ビット線３７を構成する導電膜３７−１として金属膜を用いる。この場合も、ビット線３７は、金属膜が積層された構成となる。
【０１０８】
この場合、第１のビットコンタクトプラグ３５−１及びビット線３７を構成する金属膜として、異なる金属膜が積層された積層金属膜を用いることができる。該積層金属膜は、第２の構成と同じ構成とすることができる。
【０１０９】
第４の構成では、ビットコンタクトプラグ３５を構成する導電膜として金属膜を用い、ビット線３７を構成する導電膜３７−１として金属膜を用いる。この場合、ビットコンタクトプラグ３５及びビット線３７のいずれも金属膜で構成される。
この場合、ビットコンタクトプラグ３５及びビット線３７を構成する金属膜は、第２の構成と同じ構成とすることができる。
【０１１０】
なお、チタンシリサイド膜等の金属シリサイド膜は、シリコンとの反応によって成膜されるためシリコン材料の表面にしか配置されない。すなわち、上記第２の構成、第１のコンタクトプラグ３５−１の上面にのみチタンシリサイド膜が配置され、シリコン酸化膜で構成される第１の層間絶縁膜３１上には配置されない。
したがって、第１の層間絶縁膜３１上に配置されるビット線３７は窒化チタン膜と、タングステンシリサイド膜と、タングステン膜と、の３層膜で構成される。また、第３の構成では、第２のコンタクトプラグ３５−２の上面にのみにチタンシリサイド膜が配置され、第１のコンタクトホール３３−１の側面及び第１の層間絶縁膜３１上には配置されない。
【０１１１】
第１層間絶縁膜３１上には上記の３層膜が配置される。さらに、第４の構成では、ビット線用不純物拡散領域１０４の上面にのみチタンシリサイド膜が配置され、第２及び第１コンタクトホール３３−２、３３−１の側面、及び第１の層間絶縁膜３１上には配置されない。
第１の実施の形態では、チタンシリサイド膜の膜厚を３ｎｍ、窒化チタン膜の膜厚を１５ｎｍ、タングステンシリサイド膜の膜厚を２ｎｍ、タングステンの膜厚を３０ｎｍとする。この場合、より微細化されたＤＲＡＭにおいて第２のコンタクトホール３３−２のＸ方向の幅が３０ｎｍ以下になると、第２のコンタクトホール３３−２は窒化チタン膜のみで埋設される構成となる。
【０１１２】
ビット線３７とビット線用不純物拡散領域１０４との間の抵抗値を低減する効果は、第１の構成、第２の構成、第３の構成、第４の構成の順に大きくなる。
したがって、ビット線３７とビット線用不純物拡散領域１０４との間の抵抗値を低減する効果は、第４の構成が最も大きい。このように、ビット線３７とビット線用不純物拡散領域１０４との間の抵抗値を低減することで、半導体装置１０であるＤＲＡＭの動作の高速化を実現できる。
【０１１３】
また、ビット線３７を金属膜のみで構成した場合には、ビット線３７の構成要素にポリシリコン膜（具体的には、ｎ型不純物ドープドポリシリコン膜）が含まれないため、該ポリシリコン膜の厚さ分、ビット線３７の厚さを薄くすることが可能となるため、ビット線３７の寄生容量を低減できる。これにより、半導体装置１０であるＤＲＡＭの動作の高速化を実現できる。
【０１１４】
カバー絶縁膜３８は、ビット線３７の上面を覆うように設けられている。カバー絶縁膜３８は、ビット線３７の上面を保護すると共に、異方性ドライエッチングによりビット線３７の母材となる導電膜３７−１及び金属膜３７−２をパターニングする際のエッチングマスクとして機能する。
カバー絶縁膜３８としては、シリコン窒化膜（ＳｉＮ膜）の単層膜を用いることができる。
【０１１５】
サイドウォール４１は、ビット線３７の側面、及びカバー絶縁膜３８の側面を覆うように、第１の層間絶縁膜３１上に設けられている。
サイドウォール４１は、ビット線３７の側壁を保護する機能を有する。サイドウォール４１としては、例えば、シリコン窒化膜（ＳｉＮ膜）を用いることができる。
【０１１６】
次に、図１Ａ及び図１Ｃを参照する。半導体基板１３の周辺回路領域Ｅは、ｐ−ｗｅｌｌ拡散領域４３と、ｎ−ｗｅｌｌ拡散領域４４と、を有する。
ｐ−ｗｅｌｌ拡散領域４３は、周辺回路領域Ｅに位置する半導体基板１３に、イオン注入法により、ボロン等のｐ型不純物をイオン注入することで形成される領域である。
第１の実施の形態では、半導体基板１３の導電型をｐ型としているので、半導体基板１３自体をｐ−ｗｅｌｌ拡散領域４３として用いてもよい。
【０１１７】
ｎ−ｗｅｌｌ拡散領域４４は、ｐ−ｗｅｌｌ拡散領域４３に隣接して配置されている。ｎ−ｗｅｌｌ拡散領域４４は、周辺回路領域Ｅに位置する半導体基板１３に、イオン注入法により、リン等のｎ型不純物をイオン注入することで形成される領域である。
ｐ−ｗｅｌｌ拡散領域４３及びｎ−ｗｅｌｌ拡散領域４４は、Ｘ方向に対して、交互に配置されている。
【０１１８】
第１の周辺活性領域４６−１は、素子分離領域１５で区画されたｐ−ｗｅｌｌ拡散領域４３で構成されている。
第２の周辺活性領域４６−２は、素子分離領域１５で区画されたｎ−ｗｅｌｌ拡散領域４４で構成されている。
【０１１９】
絶縁膜４８は、メモリセル領域Ｄ及び周辺回路領域Ｅに配置された素子分離領域１５上に設けられている。絶縁膜４８は、後述する周辺ゲート絶縁膜１１３の母材となる膜である。絶縁膜４８としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【０１２０】
第１の周辺トランジスタ５１は、第１の周辺活性領域４６−１に設けられたプレーナ型トランジスタである。第１の周辺トランジスタ５１としては、例えば、ｎチャネル型トランジスタを用いることができる。
第１の周辺トランジスタ５１は、周辺ゲート絶縁膜１１３と、第１の周辺ゲート電極１１５と、ソース／ドレイン領域となる一対のｎ型不純物拡散領域１１６と、を有する。
【０１２１】
周辺ゲート絶縁膜１１３は、第１の周辺活性領域４６−１の上面の中央に配置されている。周辺ゲート絶縁膜１１３としては、例えば、誘電率が３．９以上で、かつ熱酸化膜の比誘電率よりも高い高誘電率膜（Ｈｉｇｈ−Ｋ膜）を用いることができる。
該高誘電率膜（Ｈｉｇｈ−Ｋ膜）としては、例えば、ハフニウム酸化物、タンタル酸化物、ランタン酸化物等を含んだ絶縁膜を用いることができる。
【０１２２】
第１の周辺ゲート電極１１５は、Ｙ方向に延在しており、第１の周辺活性領域４６−１を２等分するように、周辺ゲート絶縁膜１１３の上面に配置されている。
第１の周辺ゲート電極１１５は、導電膜１１７と、金属膜３７−２と、が順次積層された構成とされている。
【０１２３】
導電膜１１７は、周辺ゲート絶縁膜１１３の上面を覆うように配置されている。導電膜１１７としては、例えば、ｎ型不純物（例えば、リン）を含有する高濃度ｎ型不純物ドープドポリシリコン膜（第１のｎ型不純物ドープドポリシリコン膜）を用いることができる。
高濃度ｎ型不純物ドープドポリシリコン膜に含まれるｎ型不純物の濃度は、例えば、１Ｅ２０〜１Ｅ２１（ａｔｏｍｓ／ｃｍ３）にすることができる。金属膜３７−２は、導電膜１１７の上面を覆うように配置されている。
【０１２４】
第２の周辺トランジスタ５２は、第２の周辺活性領域４６−２に設けられたプレーナ型トランジスタである。第２の周辺トランジスタ５２としては、例えば、ｐチャネル型トランジスタを用いることができる。
第２の周辺トランジスタ５２は、周辺ゲート絶縁膜１１３と、第２の周辺ゲート電極１１８と、ソース／ドレイン領域となる一対のｐ型不純物拡散領域１１９と、を有する。
第２の周辺ゲート電極１１８は、導電膜１２１と、金属膜３７−２と、が順次積層された構成とされている。
【０１２５】
導電膜１２１は、周辺ゲート絶縁膜１１３の上面を覆うように配置されている。導電膜１２１としては、例えば、ｐ型不純物（例えば、ボロン）を含有する高濃度ｐ型不純物ドープドポリシリコン膜を用いることができる。
ドープドポリシリコン膜に含まれるｐ型不純物の濃度は、例えば、１Ｅ２０〜１Ｅ２１（ａｔｏｍｓ／ｃｍ３）にすることができる。金属膜３７−２は、導電膜１２１の上面を覆うように配置されている。
【０１２６】
カバー絶縁膜１２２は、第１及び第２の周辺ゲート電極１１５，１１８の上面を覆うように設けられている。カバー絶縁膜１２２としては、シリコン窒化膜（ＳｉＮ膜）の単層膜を用いることができる。
【０１２７】
サイドウォール１２３は、第１及び第２の周辺ゲート電極１１５，１１８の側面、及びカバー絶縁膜１２２の側面を覆うように設けられている。
サイドウォール１２３としては、例えば、シリコン窒化膜（ＳｉＮ膜）を用いることができる。
【０１２８】
第２の層間絶縁膜５４は、第１の層間絶縁膜３１の上面、絶縁膜４８の上面、カバー絶縁膜１２２の上面、及びサイドウォール１２３の上面を覆うように設けられている。第２の層間絶縁膜５４の上面は、平坦な面とされている。
第２の層間絶縁膜５４としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【０１２９】
図１Ｄを参照するに、容量コンタクトホール５６は、第１の容量不純物拡散領域１０６上に配置された第１及び第２の層間絶縁膜３１，５４を貫通するように設けられている。これにより、容量コンタクトホール５６は、第１の容量不純物拡散領域１０６の上面を露出している。
容量コンタクトホール５７は、容量コンタクトホール５６と同様に第２の容量不純物拡散領域１０９の上面を露出している。
【０１３０】
図１Ｃを参照するに、周辺コンタクトホール６１は、ｎ型不純物拡散領域１１６上に配置された絶縁膜４８及び第２の層間絶縁膜５４を貫通するように設けられている。これにより、周辺コンタクトホール６１は、ｎ型不純物拡散領域１１６の上面を露出している。
周辺コンタクトホール６２は、ｐ型不純物拡散領域１１９上に配置された絶縁膜４８及び第２の層間絶縁膜５４を貫通するように設けられており、ｐ型不純物拡散領域１１９の上面を露出している。
【０１３１】
第１の容量コンタクトプラグ６５は、容量コンタクトホール５６を埋め込むように設けられている。第１の容量コンタクトプラグ６５の下端は、第１の容量不純物拡散領域１０６の上面と接触している。
第１の容量コンタクトプラグ６５の上面は、第２の層間絶縁膜５４の上面に対して面一とされている。第１の容量コンタクトプラグ６５を構成する導電膜としては、例えば、ｎ型不純物含有シリコン膜、金属シリサイド膜、窒化チタン（ＴｉＮ）膜と、タングステン（Ｗ）膜と、を順次積層した積層膜を用いることができる。
【０１３２】
第２の容量コンタクトプラグ６６は、容量コンタクトホール５７を埋め込むように設けられている。第２の容量コンタクトプラグ６６の下端は、第２の容量不純物拡散領域１０９の上面と接触している。第２の容量コンタクトプラグ６６を構成する導電膜としては、例えば、第１の容量コンタクトプラグ６５を構成する導電膜と同じものを用いることができる。
【０１３３】
周辺コンタクトプラグ６８は、周辺コンタクトホール６１を埋め込むように設けられている。周辺コンタクトプラグ６８の下端は、ｎ型不純物拡散領域１１６の上面と接触している。周辺コンタクトプラグ６８の上面は、第２の層間絶縁膜５４の上面に対して面一とされている。
周辺コンタクトプラグ６８を構成する導電膜としては、例えば、金属シリサイド膜、窒化チタン膜、タングステン膜よりなる積層膜を用いることができる。
【０１３４】
周辺コンタクトプラグ６９は、周辺コンタクトホール６２を埋め込むように設けられている。周辺コンタクトプラグ６９の下端は、ｐ型不純物拡散領域１１９の上面と接触している。周辺コンタクトプラグ６９を構成する導電膜としては、例えば、第１の容量コンタクトプラグ６５を構成する導電膜と同じものを用いることができる。
【０１３５】
周辺配線７２，７３は、各々周辺回路領域Ｅに配置された第２の層間絶縁膜５４上に配置されると共に、周辺コンタクトプラグ６８，６９を介して、ｎ型不純物拡散領域１１６及びｐ型不純物拡散領域１１９と電気的に接続されている。
【０１３６】
図１Ｂ及び図１Ｃを参照するに、ストッパー膜７５は、周辺配線７２，７３を覆うように、カバー絶縁膜３８，１２２の上面、サイドウォール４１，１２４の上面、及びメモリセル領域Ｄ及び周辺回路領域Ｅに配置された第２の層間絶縁膜５４の上面に配置されている。
ストッパー膜７５は、異方性ドライエッチングにより、後述する第１及び第２のシリンダ孔７８，７９及びコンタクトホール８７，８８を形成する際のエッチングストッパー膜として機能する。ストッパー膜７５としては、例えば、シリコン窒化膜（ＳｉＮ膜）を用いることができる。
【０１３７】
第３の層間絶縁膜７７は、ストッパー膜７５の上面を覆うように配置されている。第３の層間絶縁膜７７としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【０１３８】
第１及び第２のシリンダ孔７８，７９は、第１の容量コンタクトプラグ６５，６６上に配置されたストッパー膜７５及び第３の層間絶縁膜７７を貫通するように設けられている。第１のシリンダ孔７８は、第１の容量コンタクトプラグ６５の上面を露出し、第２のシリンダ孔７９は、第２の容量コンタクトプラグ６６の上面を露出している。
【０１３９】
第１のキャパシタ８２は、第１のシリンダ孔７８を埋め込むように配置されている。第１のキャパシタ８２は、第１の容量コンタクトプラグ６５に接続する下部電極１２４と、容量絶縁膜１２５と、上部電極１２６と、を有する。第２のキャパシタ８３は、第１のキャパシタ８２と同様な構成とされており、第２のシリンダ孔７９を埋め込むように配置されている。
【０１４０】
第４の層間絶縁膜８５は、上部電極１２６の上面、及び周辺回路領域Ｅに配置された第３の層間絶縁膜７７の上面を覆うように配置されている。第４の層間絶縁膜８５の上面は、平坦な面とされている。
第４の層間絶縁膜８５としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【０１４１】
コンタクトホール８７、８８は、周辺配線７２、７３上に位置するストッパー膜７５、第３の層間絶縁膜７７、及び第４の層間絶縁膜８５を貫通するように配置されている。コンタクトホール８７は、周辺配線７２の上面の一部を露出し、コンタクトホール８８は、周辺配線７３の上面の一部を露出している。
【０１４２】
コンタクトプラグ９１は、コンタクトホール８７を埋め込むように配置されており、その下端が周辺配線７２と接続されている。コンタクトプラグ９２は、コンタクトホール８８を埋め込むように配置されており、その下端が周辺配線７３と接続されている。
コンタクトプラグ９１，９２を構成する金属膜としては、例えば、窒化チタン（ＴｉＮ）膜と、タングステン（Ｗ）膜と、を順次積層した積層膜を用いることができる。
【０１４３】
第１の上層配線９４は、コンタクトプラグ９１の上端と接続されるように、周辺回路領域Ｅに配置された第４の層間絶縁膜８５上に設けられており、かつコンタクトプラグ９１を介して、第１の周辺トランジスタ５１と電気的に接続されている。
第２の上層配線９５は、コンタクトプラグ９２の上端と接続されるように、周辺回路領域Ｅに配置された第４の層間絶縁膜８５上に設けられており、かつコンタクトプラグ９２を介して、第２の周辺トランジスタ５２と電気的に接続されている。第２の上層配線９５は、第１の上層配線９４と同様な構成とされている。
【０１４４】
保護絶縁膜９７は、第１及び第２の上層配線９４，９５を覆うように、第４の層間絶縁膜８５の上面に設けられている。保護絶縁膜９７としては、例えば、ポリイミド樹脂よりなる絶縁膜を用いることができる。
【０１４５】
第１の実施の形態の半導体装置によれば、活性領域１７に内設され、上面が半導体基板１３の主面１３ａよりも下方に配置されたビット線用不純物拡散領域１０４と、上端がビット線と接続され、かつ第１の層間絶縁膜３１を貫通する第１のビットコンタクトプラグ３５−１、及びビット線用不純物拡散領域１０４上に位置する活性領域１７（半導体基板１３）を貫通すると共に、上端が第１のビットコンタクトプラグ３５−１と接続され、下端がビット線用不純物拡散領域１０４の上面と接触する第２のビットコンタクトプラグ３５−２を含むビットコンタクトプラグ３５を有することで、上面が半導体基板３０３の主面３０３ａと一致する従来のビット線用不純物拡散領域３３１（図２２参照）と比較して、ビット線用不純物拡散領域１０４の実効深さを浅くすることが可能となる。
【０１４６】
したがって、例えば、イオン注入法を用いてビット線用不純物拡散領域１０４を形成する場合、従来の半導体基板３０３の主面３０３ａを介して、深さの深いビット線用不純物拡散領域３３１を形成する際のエネルギーよりも小さいエネルギーを用いたイオン注入を実施することで、ビット線用不純物拡散領域１０４を形成することが可能となる。
【０１４７】
つまり、従来の半導体基板３０３の主面３０３ａからイオン注入する場合（図２２参照）と比較して、横方向（半導体基板１３の主面１３ａ方向）における横方向散乱注入の影響を小さくすることが可能となる。
【０１４８】
このため、第１及び第２のトランジスタ２５，２６を構成する第１及び第２の容量不純物拡散領域１０６，１０９が形成された活性領域１７に、第１及び第２のトランジスタ２５，２６を構成するビット線用不純物拡散領域１０４を形成する際のｎ型不純物が注入されることを抑制可能となるので、第１及び第２のトランジスタ２５，２６の特性が変化することを抑制できる。
【０１４９】
また、ビット線用不純物拡散領域１０４の実効深さが浅くなることで、イオン注入法以外の方法、具体的には、例えば、半導体基板１３（例えば、ｐ型単結晶シリコン基板）と異なる導電型のｎ型不純物がドープされたドープドポリシリコン膜を第２のビットコンタクトプラグ３５−２の母材として用い、半導体基板１３を熱処理して、ドープドポリシリコン膜に含まれるｎ型不純物を半導体基板１３に拡散させる方法を用いて、ビット線用不純物拡散領域１０４を形成することが可能となる。
これにより、イオン注入時に発生する横方向散乱注入を防ぐことが可能となるので、第１及び第２のトランジスタ２５，２６の特性の変化を抑制することができる。
【０１５０】
さらに、隣り合うように配置された第１及び第２の溝２１，２２間に位置する活性領域１７のうち、ビットコンタクトプラグ３５の下方に位置する部分全体にビット線用不純物拡散領域１０４を配置することにより、第１及び第２のトランジスタ２５，２６のチャネル領域が第１及び第２の溝２１，２２の一方の側面２１ａ，２２ａに形成されることがなくなるため、第１及び第２のトランジスタ２５，２６のチャネル領域が２面にのみ形成される。
【０１５１】
したがって、第１及び第２のトランジスタ２５，２６のチャネル領域が形成される面の数は、図２４に示す３つの面にチャネル領域が形成されるトランジスタＴｒ１，Ｔｒ２よりも１面少なくなる。
【０１５２】
これにより、第１及び第２のトランジスタ２５，２６がオン状態になった時、オン電流が流れるチャネル領域を従来のトランジスタＴｒ１，Ｔｒ２よりも少なくすることが可能となる。よって、メモリセル部１１が微細化された場合でも、チャネル抵抗を減少させてオン電流を増加させることが可能となる。
【０１５３】
また、第１及び第２のトランジスタ２５，２６の一方が動作した際に、他方のトランジスタが誤動作する悪影響を抑制することが可能となるため、半導体装置１０を微細化して、第１及び第２のワード線１０２，１０８を狭ピッチで配置した場合でも、第１及び第２のトランジスタ２５，２６を独立して、安定して動作させることができる。
【０１５４】
図３〜図１５は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す図である。
具体的には、図３Ａ〜図７Ａ、図８Ｂ、図９Ａ〜図１２Ａ、図１３Ｂ、図１４Ａ、及び図１５Ａは、図１Ａに示すＡ−Ａ線方向の断面に対応する製造途中の半導体装置の断面図である。
図３Ｂ〜図７Ｂ、図８Ｃ、図９Ｂ〜図１２Ｂ、図１３Ｃ、図１４Ｂ、及び図１５Ｂは、図１Ａに示すＢ−Ｂ線方向の断面に対応する製造途中の半導体装置の断面図である
図８Ａ及び図１３Ａは、製造途中の半導体装置の平面図である。図１５Ｃは、図１Ａに示すＣ−Ｃ線方向の断面に対応する製造途中の半導体装置の断面図である。
【０１５５】
図３〜図１５では、第１の実施の形態の半導体装置１０の一例として、ＤＲＡＭを図示する。図３〜図１５において、図１Ａ〜図１Ｄに示す構造体と同一構成部分には、同一符号を付す。また、図１３Ｂ及び図１３Ｃでは、図１３Ａに示すエッチングマスク１５５の図示を省略する。
【０１５６】
次に、主に、図３〜図１５を参照して、第１の実施の形態の半導体装置の製造方法について説明する。なお、図１５に示す工程以降の半導体装置１０の製造方法については、図１Ａ〜図１Ｄを参照して説明する。
なお、ここでは、ビット線３７を構成する導電膜３７−１として、高濃度ｎ型不純物ドープドポリシリコン膜（第２のｎ型不純物ドープドポリシリコン膜）を用いると共に、ビットコンタクトホール３３を該高濃度ｎ型不純物ドープドポリシリコン膜で埋め込む場合を例に挙げて半導体装置１０の製造方法について説明する。
【０１５７】
始めに、図３Ａ及び図３Ｂに示す工程では、半導体基板１３としてｐ型の単結晶シリコン基板を準備する。次いで、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により、半導体基板１３の主面１３ａ側に、素子分離領域１５を形成する。このとき、素子分離領域１５は、メモリセル領域Ｄ及び周辺回路領域Ｅの両方に形成する。
【０１５８】
具体的には、始めに、フォトリソグラフィー技術及び異方性ドライエッチング技術を用いて、メモリセル領域Ｄ及び周辺回路領域Ｅに対応する半導体基板１３に、素子分離用溝１５−１を形成する。次いで、素子分離用溝１５−１を素子分離用絶縁膜１５−２で埋め込むことで、素子分離用溝１５−１及び素子分離用絶縁膜１５−２よりなる素子分離領域１５が形成される。
【０１５９】
これにより、図１Ａに示すように、メモリセル領域Ｄには、素子分離領域１５により区画され、Ｘ１方向に延在し、かつＸ１方向及びＹ方向に所定の間隔で配置された複数の活性領域１７が形成される。
また、図１Ａに示すように、周辺回路領域Ｅには、素子分離領域１５により区画され、Ｘ方向に延在し、かつＸ方向に対して、交互に配置された複数の第１及び第２の周辺活性領域４６−１，４６−２が形成される。
【０１６０】
次いで、半導体基板１３の主面１３ａを覆うパッド酸化膜（図示せず）を形成する。
次いで、フォトリソグラフィー技術により、周辺回路領域Ｅに形成されたパッド酸化膜（図示せず）の上面を覆うレジストマスク（図示せず）を形成する。
次いで、該レジストマスク（図示せず）をマスクとするイオン注入により、メモリセル領域Ｄに形成されたパッド酸化膜（図示せず）を介して、複数の活性領域１７にｎ型不純物注入層１３１−１を形成する。
【０１６１】
ｎ型不純物注入層１３１−１は、後述する図６Ａ及び図６Ｂに示す工程での熱処理により、ｎ型不純物拡散入層１３１−２となり、その後、図７Ａ及び図７Ｂに示す工程において、第１及び第２の溝２１，２２により分断されることで、第１及び第２の容量不純物拡散領域１０６，１０９となる。
【０１６２】
次いで、周知の手法により、レジストマスク（図示せず）及びパッド酸化膜（図示せず）を除去する。これにより、素子分離領域１５の上面、ｎ型不純物注入層１３１−１の上面（言い換えれば、活性領域１７の上面）、第１の周辺活性領域４６−１の上面、及び第２の周辺活性領域４６−２の上面が露出される。
次いで、周知の手法により、露出された面全体に、周辺ゲート絶縁膜１１３の母材となる絶縁膜４８を形成する。
絶縁膜４８としては、例えば、単層のシリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【０１６３】
次いで、絶縁膜４８の上面を覆うアモルファスシリコン膜１３３を形成する。具体的には、例えば、成膜温度が５４０℃以下、成膜チャンバ内の圧力が１３３Ｐａ、原料ガスとしてモノシラン（ＳｉＨ４）を用いるＣＶＤ法により、厚さが２０ｎｍのアモルファスシリコン膜１３３を形成する。
このように、成膜温度が５４０℃以下の条件を用いることで、アモルファス状態のシリコン膜を成膜することができる。なお、成膜温度が５５０℃を超えると、多結晶粒を含むアモルファスシリコン膜が成膜され始めるため好ましくない。さらに、５７０℃を超えると多結晶状態のシリコン膜が形成されるようになり、より好ましくない。
【０１６４】
次いで、図４Ａ及び図４Ｂに示す工程では、フォトリソグラフィー技術により、活性領域１７及び第２の周辺活性領域４６−２の上方に配置されたアモルファスシリコン膜１３３を覆うレジストマスク１３５（第１のマスク）を形成する。
【０１６５】
次いで、レジストマスク１３５をマスクとするイオン注入法により、アモルファスシリコン膜１３３及び絶縁膜４８を介して、第２の周辺活性領域４６−２にｐ型不純物（例えば、ボロン）を高エネルギーでイオン注入することで、第１の周辺活性領域４６−１、及び第１の周辺活性領域４６−１の下方にｐ−ｗｅｌｌ注入領域４３−１を形成する。
【０１６６】
次いで、レジストマスク１３５で覆われていないアモルファスシリコン膜１３３にｎ型不純物（例えば、リン）を低エネルギーでイオン注入することで、ｎ型不純物含有アモルファスシリコン膜１１７−１（具体的には、例えば、リンドープアモルファスシリコン膜）を形成する。
【０１６７】
ｎ型不純物含有アモルファスシリコン膜１１７−１は、後述する第１のｎ型不純物ドープドポリシリコン膜１１７−２（導電膜１１７）となる。
このように、第１の実施の形態では、アモルファスシリコン膜１３３にｎ型不純物（例えば、リン）を低エネルギーでイオン注入する際のマスクとして、ｐ−ｗｅｌｌ注入領域４３−１を形成する際に使用するレジストマスク１３５を用いている。
したがって、別途、ｎ型不純物含有アモルファスシリコン膜形成用のマスクを形成する場合と比較して、半導体装置１０の製造工程を簡略化することができる。
【０１６８】
一般的に、多結晶状態となっているゲート電極形成用シリコン膜（ポリシリコン膜）にボロンをイオン注入すると、結晶粒界を介して、ボロンが半導体基板１３まで突き抜け、所望のトランジスタ特性が得られなくなる問題が知られている。
また、上記ポリシリコン膜に替えて、アモルファスシリコン膜を用いた場合、メモリセル部１１（図１Ｂ参照）の製造工程が熱処理工程を含むため、アモルファスシリコン膜が多結晶シリコン膜に変化してしまう。
【０１６９】
この場合、ボロンが半導体基板１３まで突き抜けることを抑制するために、多結晶化したシリコン膜（ポリシリコン膜）を一旦アモルファス状態のシリコン膜（アモルファスシリコン膜）に戻す処理を行った後、該アモルファスシリコン膜にボロンを注入する必要があった。
そのため、半導体装置の製造工程が複雑になるという問題があった。
【０１７０】
一方、第１の実施の形態に係る半導体装置１０の製造方法では、アモルファスシリコン膜１３３を形成した後、熱処理を伴う工程を経ることなく、アモルファス状態を維持したままのアモルファスシリコン膜１３３にボロンをイオン注入する方法を採用しているため、半導体装置１０の製造方法を簡略化することができる。
【０１７１】
なお、ボロンを注入する際のエネルギーの範囲（上記高エネルギーの範囲）としては、例えば、４０〜１０００ｋｅＶの範囲のエネルギーを用いることができる。また、図１Ｃから明らかなように、ｐ−ｗｅｌｌ拡散領域４３及びｎ−ｗｅｌｌ拡散領域４４は、半導体基板１３の主面１３ａから素子分離領域１５の底面を越える領域まで配置されるため、ｐ−ｗｅｌｌ拡散領域４３及びｎ−ｗｅｌｌ拡散領域４４を形成する場合には、深い領域、中間領域、浅い領域を対象とする３段階のイオン注入を用いるとよい。
一方、上記低エネルギーの範囲としては、例えば、５〜２０ｋｅＶの範囲を用いることができる。この場合は、半導体基板１３へ突き抜けないように、厚さ２０ｎｍのアモルファスシリコン膜１３３中に注入する必要がある。
【０１７２】
次いで、図５Ａ及び図５Ｂに示す工程では、図４Ａ及び図４Ｂに示すレジストマスク１３５を除去する。
次いで、フォトリソグラフィー技術により、メモリセル領域Ｄの上方に配置されたアモルファスシリコン膜１３３の上面、及びｎ型不純物含有アモルファスシリコン膜１１７−１の上面を覆うレジストマスク１３７（第２のマスク）を形成する。
【０１７３】
次いで、レジストマスク１３７をマスクとするイオン注入法により、ｎ型不純物（例えば、リン）を高エネルギー（例えば、４０〜１０００ＫｅＶ）でイオン注入することで、第２の周辺活性領域４６−２、及び第２の周辺活性領域４６−２の下方に配置されたｎ−ｗｅｌｌ注入領域４４−１を形成する。
【０１７４】
次いで、レジストマスク１３７以外に位置するアモルファスシリコン膜１３３にｐ型不純物（例えば、ボロン）を低エネルギー（例えば、５〜２０ＫｅＶ）でイオン注入することで、ｐ型不純物含有アモルファスシリコン膜１２１−１（具体的には、ボロンドープアモルファスシリコン膜）を形成する。
ｐ型不純物含有アモルファスシリコン膜１２１−１は、後述するｐ型不純物ドープドポリシリコン膜１２１−２となる。
【０１７５】
この場合も同一マスクを用いて、ｎ−ｗｅｌｌ注入領域４４−１と、ｐ型不純物含有アモルファスシリコン膜１２１−１と、を形成しているので、別途、ｐ型不純物含有アモルファスシリコン膜形成用のマスクを形成する場合と比較して、半導体装置１０の製造工程を簡略化することができる。
【０１７６】
次いで、図６Ａ及び図６Ｂに示す工程では、図５Ａ及び図５Ｂに示すレジストマスク１３７を除去する。これにより、メモリセル領域Ｄでは、図５Ａに示すアモルファスシリコン膜１３３の上面が露出され、周辺回路領域Ｅでは、図５Ｂに示すｎ型不純物含有アモルファスシリコン膜１１７−１の上面、及びｐ型不純物含有アモルファスシリコン膜１２１−１の上面が露出される。
【０１７７】
次いで、半導体基板１３を熱処理（例えば、加熱温度が１０００℃、処理時間が１０秒）することで、ｎ型不純物注入層１３１−１（図５Ａ参照）を構成するｎ型不純物、ｐ−ｗｅｌｌ注入領域４３−１（図５Ｂ参照）を構成するｐ型不純物、及びｎ−ｗｅｌｌ注入領域４４−１（図５Ｂ参照）を構成するｎ型不純物を活性化して、ｎ型不純物拡散層１３１−２、ｐ−ｗｅｌｌ拡散領域４３、及びｎ−ｗｅｌｌ拡散領域４４を一括形成する。
これにより、第１の周辺活性領域４６−１は、ｐ−ｗｅｌｌ拡散領域４３で構成され、第２の周辺活性領域４６−２は、ｎ−ｗｅｌｌ拡散領域４４で構成される。
【０１７８】
また、上記熱処理により、図５Ｂに示すｎ型不純物含有アモルファスシリコン膜１１７−１（具体的には、例えば、リンドープアモルファスシリコン膜）は、第１のｎ型不純物ドープドポリシリコン膜１１７−２（具体的には、例えば、リンドープポリシリコン膜）となり、図５Ｂに示すｐ型不純物含有アモルファスシリコン膜１２１−１（具体的には、例えば、ボロンドープアモルファスシリコン膜）は、ｐ型不純物ドープドポリシリコン膜１２１−２（具体的には、例えば、ボロンドープポリシリコン膜）となり、図５Ａに示すメモリセル領域Ｄに形成されたアモルファスシリコン膜１３３は、ポリシリコン膜（図示せず）となる。
【０１７９】
次いで、フォトリソグラフィー技術により、周辺回路領域Ｅを覆うレジストマスク１３９を形成する。
次いで、異方性ドライエッチング法により、メモリセル領域Ｄに形成されたポリシリコン膜（図示せず）を除去することで、メモリセル領域Ｄに形成された絶縁膜４８の上面を露出させる。
【０１８０】
次いで、図７Ａ及び図７Ｂに示す工程では、図６Ａ及び図６Ｂに示すレジストマスク１３９を除去する。
次いで、メモリセル領域Ｄに配置された絶縁膜４８上に、溝形成用エッチングマスク（図示せず）を形成する。該溝形成用エッチングマスクとしては、例えば、非晶質カーボン膜、シリコン酸化膜（ＳｉＯ２膜）、シリコン窒化膜（ＳｉＮ膜）等を組み合わせて積層したハードマスクを用いることができる。
【０１８１】
上記溝形成用エッチングマスクは、第１及び第２の溝２１，２２の各々の形成領域に対応する絶縁膜４８の上面を露出する２つの溝状開口部（図示せず）と、を有する。
第１及び第２の溝状開口部（共に図示せず）は、Ｙ方向に延在する開口部であり、Ｙ方向に配置された複数の活性領域１７、及び素子分離領域１５に跨るように配置されている。
第１及び第２の溝状開口部（共に図示せず）は、Ｘ方向（図１Ａ参照）に対して交互に配列されている。Ｘ方向における該第１及び第２の溝状開口部の幅及び間隔は、例えば、それぞれ３０ｎｍとすることができる。
【０１８２】
次いで、上記溝形成用エッチングマスク（図示せず）をマスクとする異方性ドライエッチング法により、第１及び第２の溝状開口部（図示せず）から露出された絶縁膜４８を除去することで、半導体基板１３の主面１３ａ（活性領域１７の上面）、及び素子分離領域１５の上面を露出させる。
【０１８３】
次いで、Ｙ方向（図１Ａ参照）に延在し、かつＹ方向に配置された複数の活性領域１７及び素子分離領域に跨る第１及び第２の溝２１，２２を形成する。
【０１８４】
始めに、上記溝形成用エッチングマスクをマスクとする異方性ドライエッチングにより、半導体基板１３の主面１３ａを基準とした深さが所定の深さ（例えば、１５０ｎｍ）となるように、第１及び第２の溝２１，２２の形成領域に対応する素子分離領域１５の上面を掘り下げる。
【０１８５】
このとき、エッチング条件としては、シリコン酸化膜よりなる素子分離用絶縁膜１５−２がエッチングされやすく、かつシリコンよりなる活性領域１７がエッチングされにくい条件を用いる。例えば、オクタフロロシクロブタン（Ｃ４Ｆ８）、アルゴン、及び酸素を含有するガスプラズマを用いることができる。
【０１８６】
次いで、上記溝形成用エッチングマスクをマスクとする異方性ドライエッチングにより、半導体基板１３の主面１３ａを基準とした深さが所定の深さ（例えば、１１０ｎｍ）となるように、第１及び第２の溝２１，２２の形成領域に対応する活性領域１７の上面を掘り下げる。
このとき、エッチング条件としては、シリコンよりなる活性領域１７がエッチングされやすく、かつシリコン酸化膜よりなる素子分離用絶縁膜１５−２がエッチングされにくい条件を用いる。例えば、臭化水素、塩素、及び酸素を含有するガスプラズマを用いることができる。
【０１８７】
これにより、素子分離領域１５の深さ（例えば、２５０ｎｍ）よりも浅い深さとされ、かつ１つの活性領域１７の上部を３分割する第１及び第２の溝２１，２２が一括形成される。
また、第１及び第２の溝２１，２２により、図６Ａに示すｎ型不純物拡散層１３１−２が３分割されることで、活性領域１７の一方の端部に配置され、かつｎ型不純物拡散層１３１−２よりなる第１の容量不純物拡散領域１０６と、活性領域１７の他方の端部に配置され、かつｎ型不純物拡散層１３１−２よりなる第２の容量不純物拡散領域１０９と、が一括形成される。
【０１８８】
Ｘ方向における第１の容量不純物拡散領域１０６の幅、第１及び第２の容量不純物拡散領域１０６，１０９間に配置されたｎ型不純物拡散層１３１−２のＸ方向の幅、及びＸ方向における第２の容量不純物拡散領域１０９の幅は、例えば、それぞれ３０ｎｍとすることができる。
【０１８９】
また、第１及び第２の溝２１，２２のうち、素子分離領域１５に形成された部分の深さを１５０ｎｍとし、活性領域１７（半導体基板１３）に形成された部分の深さを１１０ｎｍとすることにより、掘り下げられた活性領域１７の上面が、掘り下げられた素子分離領域１５の上面よりも４０ｎｍの高さ分だけ上方に突き出たサドルフィン型のワードトレンチ（第１及び第２の溝２１，２２）が形成される。
これにより、第１及び第２の溝２１，２２（ワードトレンチ）に形成される第１及び第２のトランジスタ２５，２６の電流駆動能力を向上させることができる。
【０１９０】
次いで、溝形成用エッチングマスク（図示せず）を除去する。これにより、メモリセル領域Ｄに配置された絶縁膜４８の上面が露出される。
次いで、第１及び第２の溝２１，２２の内面を覆うゲート絶縁膜１０１を形成する。具体的には、ゲート絶縁膜１０１は、例えば、熱酸化法により、第１及び第２の溝２１，２２の内面を構成する半導体基板１３を熱酸化させることで形成する。
この場合、ゲート絶縁膜１０１となるシリコン酸化膜（ＳｉＯ２膜）の厚さは、例えば、４ｎｍとすることができる。
【０１９１】
次いで、ゲート絶縁膜１０１を介して、第１の溝２１の下部を埋め込み、かつＹ方向に延在する第１のワード線１０２と、ゲート絶縁膜１０１を介して、第２の溝２２の下部を埋め込み、かつＹ方向に延在する第２のワード線１０８と、を一括形成する。このとき、第１及び第２のワード線１０２，１０８は、その上面が半導体基板１３の主面１３ａから７０ｎｍの深さに配置されるように形成する。
【０１９２】
具体的には、始めに、ＣＶＤ法により、第１及び第２の溝２１，２２を埋め込むように、第１及び第２のワード線１０２，１０８の母材となる窒化チタン膜（ＴｉＮ膜）と、タングステン膜（Ｗ膜）と、を順次成膜する。
【０１９３】
その後、異方性ドライエッチングを用いたエッチバックにより、第１及び第２の溝２１，２２の下部のみに窒化チタン膜（ＴｉＮ膜）及びタングステン膜（Ｗ膜）を残存させることで、第１及び第２のワード線１０２，１０８が形成される。
【０１９４】
次いで、第１及び第２の溝２１，２２の上部を埋め込み、かつ上面が半導体基板１３の主面１３ａに対して面一とされたキャップ絶縁膜２８を形成する。
これにより、第１及び第２のワード線１０２，１０８の上面は、キャップ絶縁膜２８で覆われる。キャップ絶縁膜２８としては、例えば、シリコン窒化膜（ＳｉＮ膜）を用いることができる。
【０１９５】
次いで、キャップ絶縁膜２８の上面、絶縁膜４８、第１のｎ型不純物ドープドポリシリコン膜１１７−２の上面、及びｐ型不純物ドープドポリシリコン膜１２１−２の上面を覆う第１の層間絶縁膜３１を形成する。このとき、第１の層間絶縁膜３１は、シリコン酸化膜を用いて形成し、その厚さは、例えば、２０ｎｍとすることができる。
【０１９６】
次いで、図８Ａ、図８Ｂ、及び図８Ｃに示す工程では、フォトリソグラフィー技術により、第１の層間絶縁膜３１の上面に、第１の層間絶縁膜３１の上面を露出する開口溝１４４Ａを有したビットコン形成用マスク１４４を形成する。
このとき、開口溝１４４Ａは、Ｙ方向に配置された複数の活性領域１７のうち、第１のビットコンタクトホール３３−１が形成される領域と対向するように形成する。
また、開口溝１４４Ａは、Ｘ方向の幅が第１及び第２の溝２１，２２間に配置されたｎ型不純物拡散層１３１−２の幅（例えば、３０ｎｍ）よりも広くなるように形成する。開口溝１４４Ａの幅は、例えば、４０ｎｍとすることができる。
【０１９７】
次いで、ビットコン形成用マスク１４４をマスクとする異方性ドライエッチングにより、開口溝１４４Ａの下方に配置された第１の層間絶縁膜３１及び絶縁膜４８を除去することで、Ｙ方向に延在する溝とされた第１のビットコンタクトホール３３−１を形成する。
【０１９８】
これにより、第１のビットコンタクトホール３３−１は、Ｙ方向に配置された複数のキャップ絶縁膜２８の上面の一部、及びＹ方向に配置された複数のｎ型不純物拡散層１３１−２の上面を露出する。
【０１９９】
また、第１のビットコンタクトホール３３−１は、Ｘ方向において対向配置され、かつ半導体基板１３の主面１３ａに対して垂直な側面３３−１ａ，３３−１ｂを有している。
平面視した状態において、一方の側面３３−１ａは、第１のワード線１０２（言い換えれば、第１のワード線１０２上に配置されたキャップ絶縁膜２８）と重なるように配置され、他方の側面３３−１ｂは、第２のワード線１０８（言い換えれば、第２のワード線１０８上に配置されたキャップ絶縁膜２８）と重なるように配置されている。
【０２００】
次いで、図９Ａ及び図９Ｂに示す工程では、図８Ａ、図８Ｂ、及び図８Ｃに示すビットコン形成用マスク１４４を除去する。これにより、残存している第１の層間絶縁膜３１の上面が露出される。
【０２０１】
次いで、第１の層間絶縁膜３１をマスクとする異方性ドライエッチングにより、第１のビットコンタクトホール３３−１内に露出された活性領域１７を選択的にエッチングする。
これにより、第１のビットコンタクトホール３３−１と一体とされ、かつＸ方向の幅が第１のビットコンタクトホール３３−１のＸ方向の幅（例えば、４０ｎｍ）よりも縮幅された第２のビットコンタクトホール３３−２が形成される。第２のビットコンタクトホール３３−２は、第１及び第２の溝２１，２２に対して自己整合で形成される。
【０２０２】
これにより、底面３３−２ｃが半導体基板１３の主面１３ａよりも下方に配置された第２のビットコンタクトホール３３−２と、第２のビットコンタクトホール３３−２上に配置され、かつ第２のビットコンタクトホール３３−２と一体とされた第１のビットコンタクトホール３３−１と、を有するビットコンタクトホール３３が形成される。
【０２０３】
第２のビットコンタクトホール３３−２は、Ｘ方向に対向し半導体基板１３の主面１３ａに対して垂直な側面３３−２ａ，３３−２ｂを有する。また、第２のビットコンタクトホール３３−２の底面３３−２ｃの位置は、Ｚ方向において第１及び第２のワード線１０２，１０８の上面の位置と略等しくなるように形成する。
第２のビットコンタクトホール３３−２を形成する際の異方性エッチングには、例えば、臭化水素、塩素、及び酸素を含有するガスプラズマを用いることができる。
【０２０４】
次いで、素子分離領域１５、キャップ絶縁膜２８、及び第１の層間絶縁膜３１をマスクとして、第２のビットコンタクトホール３３−２の底面３３−２ｃ（リセスされた活性領域１７の上面）にｎ型不純物（例えば、リン（Ｐ）やヒ素（Ａｓ））をイオン注入することで、第１及び第２の溝２１，２２間に配置された活性領域１７にｎ型不純物注入層１０４−１を形成する。このときの注入エネルギーとしては、例えば、５ＫｅＶを用いることができる。
【０２０５】
次いで、半導体基板１３を熱処理（例えば、加熱温度が８００〜９５０℃、処理時間が２０〜６０分）することで、第１及び第２の溝２１，２２間に配置された活性領域１７に注入されたｎ型不純物を活性化させると共に、該ｎ型不純物を活性領域１７に拡散させることで、ビット線用不純物拡散領域１０４を形成する。
【０２０６】
すなわち、同一活性領域１７内で隣接する第１のワード線１０２と第２のワード線１０８とに挟まれ、第２のビットコンタクトホール３３−２の底面３３−２ｃに連続する下方の活性領域１７に、上面１０４ａ（底面３３−２ｃと一致する面）が第２のビットコンタクトホール３３−２から露出されたビット線用不純物拡散領域１０４を形成する。
【０２０７】
これにより、１つの活性領域１７に、ゲート絶縁膜１０１、第１のワード線１０２（ゲート電極）と、第１の不純物拡散領域であるビット線用不純物拡散領域１０４、及び第２の不純物拡散領域である第１の容量不純物拡散領域１０６を有する第１のトランジスタ２５と、ゲート絶縁膜１０１、第２のワード線１０８（ゲート電極）、ビット線用不純物拡散領域１０４、及び第３の不純物拡散領域である第２の容量不純物拡散領域１０９を有する第２のトランジスタ２６と、が形成される。
【０２０８】
上記熱処理は、ビット線用不純物拡散領域１０４の底面１０４ｂが第１及び第２の溝２１，２２の底面２１ｃ，２２ｃと略等しい深さとなるように実施する。
これにより、ビット線用不純物拡散領域１０４は、第１及び第２の溝２１，２２の一方の側面２１ａ，２２ａを覆うように、第１及び第２の溝２１，２２間に配置された活性領域１７全体に形成される。
【０２０９】
このように、隣接して配置された第１及び第２の溝２１，２２間に位置する活性領域１７のうち、第２のビットコンタクトホール３３−２の下方に位置する部分全体にビット線用不純物拡散領域１０４を形成することにより、第１及び第２のトランジスタ２５，２６のチャネル領域が第１及び第２の溝２１，２２の一方の側面２１ａ，２２ａに形成されることがなくなる。
【０２１０】
すなわち、第１のトランジスタ２５のチャネル領域は、第１の溝２１の底面２１ｃ、及び第１の溝２１の他方の側面２１ｂの２面のみに形成され、第２のトランジスタ２６のチャネル領域は、第２の溝２２の底面２２ｃ、及び第２の溝２２の他方の側面２２ｂの２面のみに形成される。
【０２１１】
したがって、第１及び第２のトランジスタ２５，２６のチャネル領域が形成される面の数は、図２４に示す３つの面にチャネル領域が形成されるトランジスタＴｒ１，Ｔｒ２よりも１面少なくなる。
これにより、第１及び第２のトランジスタ２５，２６がオン状態になった時、オン電流が流れるチャネル領域を従来のトランジスタＴｒ１，Ｔｒ２よりも少なくすることが可能となる。よって、メモリセル部１１（図１Ｂ参照）が微細化された場合でも、チャネル抵抗を減少させてオン電流を増加させることが可能となる。
【０２１２】
また、第１及び第２のトランジスタ２５，２６のうち、一方が動作した際に、他方のトランジスタが誤動作する悪影響を抑制することが可能となる。
よって、半導体装置１０を微細化して、第１及び第２のワード線１０２，１０８を狭ピッチで配置した場合でも、第１及び第２のトランジスタ２５，２６を独立して、安定して動作させることができる。
【０２１３】
次いで、図１０Ａ及び図１０Ｂに示す工程では、ビットコンタクトホール３３（言い換えれば、第１及び第２のビットコンタクトホール３３−１，３３−２）を埋め込む厚さで、ビットコンタクトホール３３内及び第１の層間絶縁膜３１の上面にｎ型不純物含有アモルファスシリコン膜１４７−１を成膜する。
成膜条件としては、例えば、成膜温度が５３０℃以下、成膜チャンバ内の圧力が１３３Ｐａ、原料ガスとして同時に供給されるモノシラン（ＳｉＨ４）及びホスフィン（ＰＨ３）を用いることができる。
これにより、リンを含有させながらアモルファスシリコン膜を成膜することができる。膜中の含有リン濃度は、ホスフィンの供給流量で制御することができる。
【０２１４】
上記のように、ｎ型不純物含有アモルファスシリコン膜１４７−１として膜中に、１Ｅ２０〜１Ｅ２１（ａｔｏｍｓ／ｃｍ３）のリン（Ｐ）を含んだアモルファスシリコン膜を形成することができる。
この場合、ｎ型不純物含有アモルファスシリコン膜１４７−１の厚さは、例えば、２０ｎｍとすることができる。これにより、Ｘ方向の幅が４０ｎｍの第１のビットコンタクトホール３３−１、及びＸ方向の幅が３０ｎｍの第２のビットコンタクトホール３３−２は、ｎ型不純物含有アモルファスシリコン膜１４７−１で埋設される。
【０２１５】
次いで、半導体基板１３を熱処理することで、ｎ型不純物含有アモルファスシリコン膜１４７−１を多結晶化すると共に、含有ｎ型不純物を活性化させることで、第２のｎ型不純物ドープドポリシリコン膜１４７−２を形成する。熱処理条件としては、例えば、加熱温度が６００℃、処理時間を３０分とすることができる。
これにより、下端がビット線用不純物拡散領域１０４の上面１０４ａと接触し、かつ第２のビットコンタクトホール３３−２を埋め込む第２のｎ型不純物ドープドポリシリコン膜１４７−２よりなる第２のビットコンタクトプラグ３５−２が形成される。
【０２１６】
第２のｎ型不純物ドープドポリシリコン膜１４７−２のうち、第１の層間絶縁膜３１の上面よりも上方に配置された部分は、後述する図１３Ａ、図１３Ｂ、及び図１３Ｃに示す工程において、パターニングされることで図１Ｄに示すビット線３７を構成する導電膜３７−１（ビット線３７の母材）となる。
【０２１７】
また、第１のビットコンタクトホール３３−１を埋め込む第２のｎ型不純物ドープドポリシリコン膜１４７−２は、第１のビットコンタクトプラグ３５−１（図１３Ｂ参照）の母材となる。
つまり、図１０Ａ及び図１０Ｂに示す工程では、ビットコンタクトプラグ３５（図１３Ｂ参照）の母材となる導電膜と、ビット線３７の一部となる導電膜３７−１と、が一括形成される。
【０２１８】
第１の実施の形態では、ビット線３７の一部、及びビットコンタクトプラグ３５に、アモルファスシリコン膜を熱処理して多結晶化させたリン含有ポリシリコン膜を用いる場合を例に挙げて説明した。
前述の成膜温度を５７０℃以上とすれば、成膜段階で多結晶状態のリン含有ポリシリコン膜を得ることができる。しかし、成膜段階で多結晶状態となるリン含有ポリシリコン膜は、多結晶を構成する個々の結晶粒が小さいことに起因して抵抗が高い。
これに対して、アモルファス状態で成膜したシリコン膜を熱処理して多結晶化したリン含有ポリシリコン膜は、デンドライト（樹脂状）結晶を構成し大きな結晶粒を有する。これにより、より低抵抗のポリシリコン膜が得られる利点がある。
【０２１９】
ところで、第１の実施の形態では、第２のビットコンタクトホール３３−２を形成後、イオン注入法により、第２のビットコンタクトホール３３−２の底面３３−２ｃ（言い換えれば、リセスされた活性領域１７の上面）の下方に位置する活性領域１７にｎ型不純物注入層１０４−１を形成し、次いで、半導体基板１３を熱処理させることで、ｎ型不純物注入層１０４−１に含まれるｎ型不純物を活性化させると共に、ｎ型不純物注入層１０４−１の下方に位置する活性領域１７にｎ型不純物を拡散させることで、ビット線用不純物拡散領域１０４を形成する場合について説明したが、これ以外の方法を用いて、ビット線用不純物拡散領域１０４を形成してもよい。
【０２２０】
例えば、第２のビットコンタクトホール３３−２を形成後、第２のビットコンタクトホール３３−２の底面３３−２ｃにイオン注入を行うことなく、先に説明したｎ型不純物含有アモルファスシリコン膜１４７−１を形成し、次いで、半導体基板１３を熱処理（例えば、加熱温度が８００〜９５０℃、処理時間が２０〜６０分）することで、ｎ型不純物含有アモルファスシリコン膜１４７−１（例えば、リン含有アモルファスシリコン膜）を第２のｎ型不純物ドープドポリシリコン膜１４７−２（例えば、リン含有ポリシリコン膜）に変換すると共に、第２のビットコンタクトホール３３−２の底面３３−２ｃの下方側に、第２のｎ型不純物ドープドポリシリコン膜１４７−２に含まれるｎ型不純物を拡散させることで、ビット線用不純物拡散領域１０４を形成してもよい。
【０２２１】
また、例えば、第２のビットコンタクトホール３３−２を形成後、イオン注入法により、第２のビットコンタクトホール３３−２の底面３３−２ｃ（言い換えれば、リセスされた活性領域１７の上面）の下方に位置する活性領域１７にｎ型不純物注入層１０４−１を形成し、熱処理することなく、先に説明したｎ型不純物含有アモルファスシリコン膜１４７−１を形成し、その後、半導体基板１３を熱処理（例えば、加熱温度が８００〜９５０℃、処理時間が２０〜６０分）を行うことで、ｎ型不純物含有アモルファスシリコン膜１４７−１に含まれるｎ型不純物を活性化させて、第２のｎ型不純物ドープドポリシリコン膜１４７−２を形成すると共に、第２のビットコンタクトホール３３−２の底面３３−２ｃの下方側に、ｎ型不純物注入層１０４−１及び第２のｎ型不純物ドープドポリシリコン膜１４７−２に含まれるｎ型不純物を拡散させることで、ビット線用不純物拡散領域１０４を形成してもよい。
【０２２２】
次いで、図１１Ａ及び図１１Ｂに示す工程では、フォトリソグラフィー技術により、メモリセル領域Ｄに配置された第２のｎ型不純物ドープドポリシリコン膜１４７−２の上面を覆うエッチングマスク１５１を形成する。この段階で、周辺回路領域Ｅに形成された第２のｎ型不純物ドープドポリシリコン膜１４７−２の上面は、エッチングマスク１５１から露出されている。
次いで、エッチングマスク１５１をマスクとする異方性ドライエッチングにより、周辺回路領域Ｅに形成された第２のｎ型不純物ドープドポリシリコン膜１４７−２及び第１の層間絶縁膜３１を除去する。これにより、周辺回路領域Ｅに形成された第１のｎ型不純物ドープドポリシリコン膜１１７−２及びｐ型不純物ドープドポリシリコン膜１２１−２の上面が露出される。
【０２２３】
次いで、図１２Ａ及び図１２Ｂに示す工程では、図１１Ａに示すエッチングマスク１５１を除去する。これにより、メモリセル領域Ｄに配置された第２のｎ型不純物ドープドポリシリコン膜１４７−２の上面が露出される。
次いで、構造体の上面全体を覆う金属膜３７−２と、金属膜３７−２の上面を覆うシリコン窒化膜１５３と、を順次積層形成する。
【０２２４】
金属膜３７−２としては、例えば、厚さが３ｎｍのチタンシリサイド膜等の金属シリサイド膜、厚さが５ｎｍの窒化チタン膜等の金属窒化膜、厚さが２ｎｍのタングステンシリサイド膜、及び厚さが３０ｎｍのタングステン膜を順次積層した積層膜を用いることができる。
この段階において、製造途中の半導体装置１０の上面全体は、シリコン膜で構成され、かつ平坦面となっているので、金属膜３７−２を構成するチタンシリサイド膜、窒化チタン膜、タングステンシリサイド膜、及びタングステン膜は、いずれもスパッタ法を用いて形成することができる。
最初に形成するチタンシリサイド膜は、スパッタ法によりチタン膜を形成した後熱処理することにより、チタン膜と下層のシリコン膜と反応して形成される。
【０２２５】
次いで、図１３Ａ、図１３Ｂ、及び図１３Ｃに示す工程では、カバー絶縁膜３８，１２２の形成領域に対応するシリコン窒化膜１５３の上面を覆うエッチングマスク１５５を形成する（図１３Ａ参照）。
次いで、エッチングマスク１５５をマスクとする異方ドライエッチングにより、シリコン窒化膜１５３をパターニングすることで、メモリセル領域Ｄに配置されるカバー絶縁膜３８と、周辺回路領域Ｅに配置されるカバー絶縁膜１２２と、が一括形成される。
【０２２６】
次いで、エッチングマスク１５５及びカバー絶縁膜３８，１２２をエッチングマスクとする異方性ドライエッチングにより、メモリセル領域Ｄに配置された第２のｎ型不純物ドープドポリシリコン膜１４７−２（導電膜３７−１）及び金属膜３７−２と、周辺回路領域Ｅに配置された金属膜３７−２、第１のｎ型不純物ドープドポリシリコン膜１１７−２（導電膜１１７）、及びｐ型不純物ドープドポリシリコン膜１２１−２（導電膜１２１）と、をパターニングする。
【０２２７】
これにより、第２のｎ型不純物ドープドポリシリコン膜１４７−２（導電膜３７−１）と金属膜３７−２とが順次積層され、かつビットコンタクトプラグ３５の上端と一体とされたビット線３７と、第１の周辺活性領域４６−１の中央に配置され、かつ第１のｎ型不純物ドープドポリシリコン膜１１７−２（導電膜１１７）と金属膜３７−２とが順次積層された第１の周辺ゲート電極１１５と、第２の周辺活性領域４６−２の中央に配置され、かつｐ型不純物ドープドポリシリコン膜１２１−２（導電膜１２１）と金属膜３７−２とが順次積層された第２の周辺ゲート電極１１８と、が一括形成される。
【０２２８】
ここでは、第１のビットコンタクトホール３３−１以外の領域において、第１の層間絶縁膜３１の上面を露出させることにより、第１の層間絶縁膜３１の上面よりも上方に配置された第２のｎ型不純物ドープドポリシリコン膜１４７−２のエッチングが完結し、第２のｎ型不純物ドープドポリシリコン膜１４７−２（導電膜３７−１）及び金属膜３７−２よりなるビット線３７が形成される。
【０２２９】
しかし、第１のビットコンタクトホール３３−１は、Ｙ方向に延在する溝として形成されているため、第１の層間絶縁膜３１の上面が露出した段階では、Ｙ方向に隣接するビット線３７間に位置する第１のビットコンタクトホール３３−１内には、埋設された第２のｎ型不純物ドープドポリシリコン膜１４７−２が残存している。
【０２３０】
そのため、第１の層間絶縁膜３１の上面が露出した後、第１のビットコンタクトホール３３−１の底面に位置する素子分離絶縁膜１５の上面が露出するまで、追加のエッチングを実施して、第１のビットコンタクトホール３３−１内に残存している第２のｎ型不純物ドープドポリシリコン膜１４７−２を除去する。
【０２３１】
これにより、それぞれＹ方向に分離、独立したｎ型不純物ドープドポリシリコン膜１４７−２よりなる第１のビットコンタクトプラグ３５−１が形成されると共に、第１及び第２のビットコンタクトプラグ３５−１，３５−２よりなり、かつビット線３７とビット線用不純物拡散領域１０４とを電気的に接続するビットコンタクトプラグ３５が形成される。
上記ビット線３７、第１のビットコンタクトプラグ３５−１、第１の周辺ゲート電極１１５、及び第２の周辺ゲート電極１１８を形成後、エッチングマスク１５５を除去する。
【０２３２】
次いで、図１４Ａ及び図１４Ｂに示す工程では、第１の層間絶縁膜３１上に配置され、かつビット線３７及びカバー絶縁膜３８の側面を覆うサイドウォール４１と、絶縁膜４８上に配置され、かつ第１及び第２の周辺ゲート電極１１５，１１８及びカバー絶縁膜１２２の側面を覆うサイドウォール１２３と、を一括形成する。
【０２３３】
次いで、第１の周辺活性領域４６−１に一対のｎ型不純物拡散領域１１６を形成する。
始めに、メモリセル領域Ｄに配置された第１の層間絶縁膜３１の上面、及び第２の周辺活性領域４６−２の上方に形成された絶縁膜４８の上面を覆うレジスト膜（図示せず）を形成する。次いで、イオン注入法により、ｎ型不純物をイオン注入することで、一対のｎ型不純物拡散領域１１６が形成される。その後、図示していないレジスト膜を除去する。
【０２３４】
次いで、メモリセル領域Ｄに配置された第１の層間絶縁膜３１の上面、及び第１の周辺活性領域４６−１の上方に形成された絶縁膜４８の上面を覆うレジスト膜（図示せず）を形成する。次いで、イオン注入法により、ｐ型不純物をイオン注入することで、一対のｐ型不純物拡散領域１１９が形成される。その後、周知の手法により、図示していないレジスト膜を除去する。
【０２３５】
次いで、図１５Ａ及び図１５Ｂに示す工程では、周知の手法により、サイドウォール４１間、サイドウォール４１，１２３間、及びサイドウォール１２３間に形成された空間を埋め込み、かつ上面がサイドウォール４１，１２３の上面に対して面一とされた第２の層間絶縁膜５４を形成する。
【０２３６】
次いで、フォトリソグラフィー技術及び異方性ドライエッチング技術により、容量コンタクトホール５６，５７と、周辺コンタクトホール６１，６２と、ビット線用コンタクトホール１５７と、を一括形成する。
図１５Ｃに示すように、ビット線用コンタクトホール１５７は、ビット線３７を構成する金属膜３７−２の端部の上面を露出するように形成する。
【０２３７】
また、上記異方性ドライエッチングにより、周辺回路領域Ｅに配置された絶縁膜４８がパターニングされることで、絶縁膜４８よりなるゲート絶縁膜１１３が形成される。
これにより、第１の周辺活性領域４６−１に配置された第１の周辺トランジスタ５１と、第２の周辺活性領域４６−２に配置された第２の周辺トランジスタ５２と、が一括形成される。
【０２３８】
次いで、容量コンタクトホール５６を埋め込む第１の容量コンタクトプラグ６５と、容量コンタクトホール５７を埋め込む第２の容量コンタクトプラグ６６と、周辺コンタクトホール６１を埋め込む周辺コンタクトプラグ６８と、周辺コンタクトホール６２を埋め込む周辺コンタクトプラグ６９と、ビット線用コンタクトホール１５７を埋め込むビット線用コンタクトプラグ１５８と、を一括形成する。
【０２３９】
次いで、図１Ａ〜図１Ｄに示すように、周辺回路領域Ｅに配置された第２の層間絶縁膜５４上に、周辺コンタクトプラグ６８の上端と接続された周辺配線７２と、周辺コンタクトプラグ６９の上端と接続された周辺配線７３と、を一括形成する。
【０２４０】
次いで、この段階の製造途中の半導体装置１０の上面全体に、ストッパー膜７５を形成する。次いで、ストッパー膜７５の上面を覆う第３の層間絶縁膜７７を形成する。
【０２４１】
次いで、フォトリソグラフィー技術及び異方性ドライエッチング技術により、第１及びの第２のシリンダ孔７８，７９を一括形成する。
【０２４２】
次いで、第１及び第２のシリンダ孔７８，７９の内面に、円筒形状とされた下部電極１２４を形成する。次いで、下部電極１２４の表面、及び第３の層間絶縁膜７７の上面を覆う容量絶縁膜１２５を形成する。
【０２４３】
次いで、容量絶縁膜１２５の表面を覆い、かつ下部電極１２４内を埋め込む上部電極１２６を形成する。
これにより、第１のシリンダ孔７８内に配置された第１のキャパシタ８２と、第２のシリンダ孔７９内に配置された第２のキャパシタ８３と、が一括形成される。
【０２４４】
また、第１及び第２のキャパシタ８２，８３を形成することで、１つの第１のトランジスタ２５、及び１つの第１のキャパシタ８２よりなる第１のメモリセルＭＣ１と、１つの第２のトランジスタ２６、及び１つの第２のキャパシタ８３よりなる第２のメモリセルＭＣ２と、が形成される。
【０２４５】
次いで、上部電極１２６の上面、及び周辺回路領域Ｅに配置された第３の層間絶縁膜７７の上面を覆う第４の層間絶縁膜８５を形成する。次いで、周辺配線７２上に位置するコンタクトホール８７と、周辺配線７３上に位置するコンタクトホール８８と、を一括形成する。
【０２４６】
次いで、コンタクトホール８７を埋め込むコンタクトプラグ９１と、コンタクトホール８８を埋め込むコンタクトプラグ９２と、を一括形成する。
これにより、コンタクトプラグ９１は、周辺配線７２を介して、第１の周辺トランジスタ５１と電気的に接続される。また、コンタクトプラグ９２は、周辺配線７３を介して、第２の周辺トランジスタ５２と電気的に接続される。
【０２４７】
次いで、コンタクトプラグ９１の上端と接続された第１の上層配線９４と、コンタクトプラグ９２の上端と接続された第２の上層配線９５と、を一括形成する。
【０２４８】
次いで、第４の層間絶縁膜８５の上面に、第１及び第２の上層配線９４，９５を覆うポリイミド樹脂よりなる保護絶縁膜９７を形成する。
これにより、メモリセル部１１及び周辺回路部１２が完成し、第１の実施の形態の半導体装置１０が完成する。
【０２４９】
第１の実施の形態の半導体装置の製造方法によれば、活性領域１７の上面及びキャップ絶縁膜２８の上面に配置された第１の層間絶縁膜３１に、第１及び第２の溝２１，２２間に位置する活性領域１７の上面を露出する第１のコンタクトホール３３−１を形成し、次いで、第１及び第２の溝２１，２２間に位置する活性領域１７の上面を掘り下げることで、第１及び第２の溝２１，２２間に位置する活性領域１７に、第２のコンタクトホール３３−２を形成し、次いで、第２のコンタクトホール３３−２の底面を介して、第１及び第２の溝２１，２２間に位置する活性領域１７に半導体基板１３（ｐ型不純物）とは異なる導電型の不純物（ｎ型不純物）よりなるビット線用不純物拡散領域１０４を形成し、その後、第１のコンタクトホール３３−１を埋め込み、かつビット線３７と接続された第１のコンタクトプラグ３５−１、及び第２のコンタクトホール３３−２を埋め込み、かつ下端がビット線用不純物拡散領域１０４と接触する第２のコンタクトプラグ３５−２を有するビットコンタクトプラグ３５を形成することにより、図２２に示す上面が半導体基板３０３の主面３０３ａと一致する従来のビット線用不純物拡散領域３３１と比較して、ビット線用不純物拡散領域１０４の実効深さを浅くすることが可能となる。
【０２５０】
したがって、イオン注入法を用いてビット線用不純物拡散領域１０４を形成する場合、従来の深さの深いビット線用不純物拡散領域３３１を形成する場合よりも浅い深さに不純物をイオン注入すればよい。
つまり、従来の深さの深いビット線用不純物拡散領域３３１を形成する際のイオン注入のエネルギーよりも低いエネルギーを用いたイオン注入で、ビット線用不純物拡散領域１０４を形成することが可能となる。
したがって、イオン注入を用いて、深さの深いビット線用不純物拡散領域３３１を形成するときよりも横方向散乱注入の影響を小さくすることが可能となる。
【０２５１】
これにより、ビット線用不純物拡散領域１０４が形成されていない側の第１及び第２の溝２１，２２の側壁部を構成する活性領域１７（言い換えれば、第１及び第２の容量不純物拡散領域１０６，１０９が形成される活性領域１７）に、ビット線用不純物拡散領域１０４を形成する際のｎ型不純物が再度注入されることを抑制可能となるので、第１及び第２のトランジスタ２５，２６の特性の変化を抑制できる。
【０２５２】
また、図２２に示す上面が半導体基板３０３の主面３０３ａと一致する従来のビット線用不純物拡散領域３３１と比較して、ビット線用不純物拡散領域１０４の実効深さが浅くなるため、イオン注入法を用いることなく、ビット線用不純物拡散領域１０４を形成することが可能となる。
【０２５３】
具体的には、例えば、以下の方法を用いて、ビット線用不純物拡散領域１０４を形成することができる。
第２のビットコンタクトホール３３−２を形成後、第２のビットコンタクトホール３３−２の底面３３−１ｃにイオン注入を行うことなく、先に説明したｎ型不純物含有アモルファスシリコン膜１４７−１を形成する。
【０２５４】
次いで、半導体基板１３を熱処理（例えば、加熱温度が８００〜９５０℃、処理時間が２０〜６０分）することで、ｎ型不純物含有アモルファスシリコン膜１４７−１（例えば、リン含有アモルファスシリコン膜）を第２のｎ型不純物ドープドポリシリコン膜１４７−２（例えば、リンドープドポリシリコン膜）に変換すると共に、第２のビットコンタクトホール３３−２の底面３３−２ｃの下方側に、第２のｎ型不純物ドープドポリシリコン膜１４７−２に含まれるｎ型不純物を拡散させることで、イオン注入法を用いることなく、ビット線用不純物拡散領域１０４を形成することができる。
【０２５５】
このように、イオン注入法を用いることなく、ビット線用不純物拡散領域１０４を形成することで、イオン注入法を用いてビット線用不純物拡散領域１０４を形成する場合と比較して、横方向散乱注入の影響をさらに抑制することが可能となるので、第１及び第２のトランジスタ２５，２６の特性の変化をさらに抑制することができる。
【０２５６】
ビット線用不純物拡散領域１０４を形成する他の方法としては、例えば、イオン注入のみでビット線用不純物拡散領域１０４を形成する場合よりもイオン注入の注入エネルギーを弱くすると共に、熱処理により、第２のｎ型不純物ドープドポリシリコン膜１４７−２に含まれるｎ型不純物を活性化させることで、ビット線用不純物拡散領域１０４を形成する方法がある。
【０２５７】
このような方法を用いて、ビット線用不純物拡散領域１０４を形成することで、イオン注入法のみを用いてビット線用不純物拡散領域１０４を形成する場合よりも横方向散乱注入の影響を抑制することが可能となるので、第１及び第２のトランジスタ２５，２６の特性の変化を抑制することができる。
【０２５８】
また、隣り合うように配置された第１及び第２の溝２１，２２間に位置する活性領域１７のうち、ビットコンタクトプラグ３５の下方に位置する部分全体にビット線用不純物拡散領域１０４を形成することにより、第１及び第２のトランジスタ２５，２６のチャネル領域が第１及び第２の溝２１，２２の一方の側面２１ａ，２２ａに形成されることがなくなるため、第１及び第２のトランジスタ２５，２６のチャネル領域が２面にのみ形成される。
【０２５９】
したがって、第１及び第２のトランジスタ２５，２６のチャネル領域が形成される面の数は、図２４に示す３つの面にチャネル領域が形成されるトランジスタＴｒ１，Ｔｒ２よりも１面少なくなる。
これにより、第１及び第２のトランジスタ２５，２６がオン状態になった時、オン電流が流れるチャネル領域を従来のトランジスタＴｒ１，Ｔｒ２よりも少なくすることが可能となる。よって、メモリセル部１１が微細化された場合でも、チャネル抵抗を減少させてオン電流を増加させることができる。
【０２６０】
また、第１及び第２のトランジスタ２５，２６の一方のトランジスタが動作した際に、他方のトランジスタが誤動作する悪影響を抑制することが可能となるため、半導体装置１０を微細化して、第１及び第２のワード線１０２，１０８を狭ピッチで配置した場合でも、第１及び第２のトランジスタ２５，２６を独立して、安定して動作させることができる。
【０２６１】
図１６は、第１の実施の形態の半導体装置を含むデータ処理システムの概略構成を示す図である。
ここで、図１６を参照して、第１の実施の形態の半導体装置１０を含んだデータ処理システム１６０について説明する。
データ処理システム１６０は、例えば、コンピュータシステムを含むが、これに限定されない。データ処理システム１６０は、データプロセッサ１６０Ｂ、及び第１の実施の形態の半導体装置１０であるＤＲＡＭ１６０Ｆを含む。データプロセッサ１６０Ｂは、例えば、マイクロプロセッサ（ＭＰＵ）、デジタルシグナルプロセッサ（ＤＰＳ）などを含むが、これらに限定されない。
【０２６２】
図１６では、簡単のため、データプロセッサ１６０Ｂは、システムバス１６０Ａを介してＤＲＡＭ１６０Ｆ（半導体装置１０）に接続されているが、システムバス１６０Ａを介さずにローカルなバスによって接続される場合もある。
【０２６３】
また、システムバス１６０Ａは、図１６では簡便のため１本しか描かれていないが、必要に応じてコネクタなどを介しシリアルないしパラレルに接続される。また、必要に応じ、データ処理システム１６０では、ストレージデバイス１６０Ｃ、Ｉ／Ｏデバイス１６０Ｄ、ＲＯＭ１６０Ｅがシステムバス１６０Ａに接続されるが、必ずしも必須の構成要素ではない。
【０２６４】
ここでＩ／Ｏデバイス１６０Ｄには、入力デバイスもしくは出力デバイスのいずれか一方のみの場合も含まれる。さらに、各構成要素の個数は、図１６では簡単のため１つにとどめているが、それに限定されるものではなく、少なくともいずれかが複数個の場合も含まれる。
【０２６５】
（第２の実施の形態）
先に説明した第１の実施の形態の半導体装置１０の製造方法（図３Ａ及び図３Ｂに示す工程〜図１５Ａ、図１５Ｂ、及び図１５Ｃに示す工程を参照）では、ビット線３７を構成する導電膜３７−１として、第２のｎ型不純物ドープドポリシリコン膜１４７−２を用いると共に、ビットコンタクトホール３３を第２のｎ型不純物ドープドポリシリコン膜１４７−２で埋め込む場合を例に挙げて説明した。
【０２６６】
また、第１の実施の形態の半導体装置１０の製造方法では、図１０Ａ及び図１０Ｂに示す工程において、ビットコンタクトホール３３を埋め込む第２のｎ型不純物ドープドポリシリコン膜１４７−２を形成している。
すなわち、ビットコンタクトプラグ３５及びビット線３７を構成する第２のｎ型不純物ドープドポリシリコン膜１４７−２を一括して形成する方法を用いている。
【０２６７】
しかし、周辺回路領域Ｅに形成された第１の層間絶縁膜３１及び第２のｎ型不純物ドープドポリシリコン膜１４７−２はいずれも不要であるため、図１１Ａ及び図１１Ｂに示す工程において、周辺回路領域Ｅに形成された第１の層間絶縁膜３１及び第２のｎ型不純物ドープドポリシリコン膜１４７−２を除去している。
【０２６８】
このため、図１５Ｃに示すように、メモリセル領域Ｄと周辺回路領域Ｅとの境界には、第２のｎ型不純物ドープドポリシリコン膜１４７−２の端部が存在するため、ｎ型不純物ドープドポリシリコン膜１４７−２の端部と第１の層間絶縁膜３１の上面とで構成される段差部Ｆが形成されてしまう。
【０２６９】
第２のｎ型不純物ドープドポリシリコン膜１４７−２上に積層される金属膜３７−２は、メモリセル領域Ｄに形成されるビット線３７、及び周辺回路領域Ｅに形成される第１及び第２の周辺ゲート電極１１５，１１８に共有される材料であるため、上記段差Ｆ上を通過せざるを得ない。
このため、段差部Ｆにおいて、金属膜３７−２が断線しやすくなる懸念がある。特に、金属膜３７−２を構成する後述のタングステン膜は、スパッタ法で形成されるため段差部Ｆでの断線が発生しやすくなる。
【０２７０】
そこで、本発明の第２の実施の形態に係る半導体装置の製造方法では、上記の懸念を回避するため、ビット線３７を金属膜のみで形成し、ビット線３７が第２のｎ型不純物ドープドポリシリコン膜１４７−２を含まない構成としている。
【０２７１】
図１７〜図１９は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す図である。
具体的には、図１７Ａ及び図１８Ａは、図１Ａに示すＡ−Ａ線方向の断面に対応する製造途中の半導体装置の断面図である。
図１７Ｂ及び図１８Ｂは、図１Ａに示すＢ−Ｂ線方向の断面に対応する製造途中の半導体装置の断面図である。図１９は、図１Ａに示すＣ−Ｃ線方向の断面に対応する製造途中の半導体装置の断面図である。
図１７〜図１９において、図１Ａ〜図１Ｄに示す構造体と同一構成部分には、同一符号を付す。
【０２７２】
次に、主に、図１７〜図１９を参照して、第２の実施の形態に係る半導体装置の製造方法について説明する。
【０２７３】
始めに、第１の実施の形態で説明した図３Ａ及び図３Ｂに示す工程から図１１Ａ及び図１１Ｂに示す工程までの処理を行うことで、図１１Ａ及び図１１Ｂに示す構造体を形成する。このとき、第１の層間絶縁膜３１は、その厚さが導電膜１１７，１２１の厚さと等しくなるように形成する。
次いで、メモリセル領域Ｄに形成された図１１Ａに示すエッチングマスク１５１を除去する。
【０２７４】
次いで、図１７Ａ及び図１７Ｂに示す工程では、第１のｎ型不純物ドープドポリシリコン膜１１７−２の上面、及びｐ型不純物ドープドポリシリコン膜１２１−２の上面を覆うエッチングマスク１６１を形成する。
次いで、第１の層間絶縁膜３１に対する選択性の高いエッチング条件を用いた異方性ドライエッチングにより、メモリセル領域Ｄに配置された第１の層間絶縁膜３１の上面が露出するまで、第２のｎ型不純物ドープドポリシリコン膜１４７−２をエッチバックする。
【０２７５】
これにより、メモリセル領域Ｄに配置された第１の層間絶縁膜３１の上面に形成された第２のｎ型不純物ドープドポリシリコン膜１４７−２が除去されて、ビットコンタクトホール３３内のみに第２のｎ型不純物ドープドポリシリコン膜１４７−２が残存する。
【０２７６】
ビットコンタクトホール３３内のみに残存する第２のｎ型不純物ドープドポリシリコン膜１４７−２の上面は、メモリセル領域Ｄに配置された第１の層間絶縁膜３１の上面、第１のｎ型不純物ドープドポリシリコン膜１１７−２の上面、及びｐ型不純物ドープドポリシリコン膜１２１−２の上面に対して面一となる。
なお、この段階では、Ｙ方向に延在する第１のビットコンタクトホール３３−１（図８Ａ〜図８Ｃ参照）全体に第２のｎ型不純物ドープドポリシリコン膜１４７−２が埋め込まれている。
【０２７７】
次いで、図１８Ａ及び図１８Ｂに示す工程では、図１７Ｂに示すエッチングマスク１６１を除去する。
次いで、先に説明した図１２Ａ及び図１２Ｂに示す工程と同様な手法により、エッチングマスク１６１が除去された構造体の上面全体に、金属膜３７−２と、金属膜３７−２の上面を覆うシリコン窒化膜１５３と、を順次積層形成する。
【０２７８】
次いで、先に説明した図１３Ａ、図１３Ｂ、及び図１３Ｃに示す工程と同様な処理を行うことで、カバー絶縁膜３８，１２２と、第２のｎ型不純物ドープドポリシリコン膜１４７−２よりなるビットコンタクトプラグ３５と、金属膜３７−２よりなるビット線３７と、第１のｎ型不純物ドープドポリシリコン膜１１７−２及び金属膜３７−２よりなる第１の周辺ゲート電極１１５と、ｐ型不純物ドープドポリシリコン膜１２１−２及び金属膜３７−２よりなる第２の周辺ゲート電極１１８と、が一括形成される。
【０２７９】
次いで、図１９に示す工程では、先に説明した図１４Ａ及び図１４Ｂに示す工程と、図１５Ａ、図１５Ｂ、及び図１５Ｃに示す工程と、の処理を順次行う。これにより、図１９に示す構造体が形成される。
図１９に示すように、ビット線３７が金属膜３７−２のみで構成されているため、ビット線３７の厚さを図１５Ｃに示すビット線３７の厚さよりも薄くすることが可能となる。これにより、ビット線３７の寄生容量を低減することができる。
また、図１５Ｃに示す段差Ｆが形成されることがないため、ビット線３７（金属膜３７−２）が断線することを抑制できる。
【０２８０】
その後、第１の実施の形態で図１Ａ〜図１Ｄを参照して説明した工程と同様な処理を行うことで、金属膜３７−２よりなるビット線３７を備えた半導体装置１０が製造される。
【０２８１】
第２の実施の形態の半導体装置の製造方法によれば、第１の実施の形態の半導体装置の製造方法で得られる効果の他、図１８に示すように、金属膜３７−２の断線懸念を回避できる効果がある。
すなわち、第２の実施の形態では、第２のｎ型不純物ドープドポリシリコン膜１４７−２の上面が第１の層間絶縁膜３１の上面に対して面一となるように、第２のｎ型不純物ドープドポリシリコン膜１４７−２をエッチバックしている。
【０２８２】
さらに、第２のｎ型不純物ドープドポリシリコン膜１４７−２の上面、第１の層間絶縁膜３１の上面、第１のｎ型不純物ドープドポリシリコン膜１１７−２（導電膜１１７）の上面、及びｐ型不純物ドープドポリシリコン膜１２１−２（導電膜１２１）の上面が面一になるように形成している。
これにより、図１５Ｃに示す段差Ｆが形成されることがなくなるため、ビット線３７が断線することを抑制できる。また、ビット線３７にポリシリコン膜が含まれない分、ビット線３７の高さを減少させることが可能となるので、ビット線３７の寄生容量を低減できる。
【０２８３】
第２の実施の形態の変形例に係る半導体装置の製造方法として、第２のビットコンタクトプラグ３５−２だけを第２のｎ型不純物ドープドポリシリコン膜１４７−２で形成し、第１のビットコンタクトプラグ３５−１及びビット線３７を金属膜３７−２で形成してもよい。
この場合、第２のｎ型不純物ドープドポリシリコン膜１４７−２のエッチバックをキャップ絶縁膜２８の上面が露出するまで実施する。
【０２８４】
すなわち、半導体基板１３の主面１３ａと第２のｎ型不純物ドープドポリシリコン膜１４７−２の上面とが面一となるようにエッチバックする。次に、全面に厚さ２ｎｍのチタン膜を形成した後、第１のビットコンタクトホール３３−１を埋設するように全面に前述の窒化チタン膜を形成する。この時、該窒化チタン膜の厚さは、例えば、２０ｎｍとすることができる。
【０２８５】
第２の実施形態の変形例では、第１のビットコンタクトホール３３−１が凹部を形成することとなる。したがって、上記窒化チタン膜を段差被覆性に劣るスパッタ法で形成すると第１のビットコンタクトホール３３−１を埋設することができなくなるという問題が発生する。
【０２８６】
この場合、窒化チタン膜は、段差被覆性に優れるＣＶＤ法で形成するとよい。ＣＶＤ法を用いる場合には、窒化チタン膜のみならずチタンシリサイド膜も同一成膜チャンバを用いるＣＶＤ法により形成できる。
具体的には、半導体基板１３をＣＶＤ装置の成膜チャンバ内にセットした後、成膜チャンバ内の圧力を大気圧以下に保持し、半導体基板１３の温度を６３０℃に保持した状態で成膜チャンバ内に四塩化チタン（ＴｉＣｌ４）を導入し、高周波電圧を印加してプラズマ化させた雰囲気に生成されるチタンを成膜する。
【０２８７】
シリコン上に成膜したチタンは成膜と同時にシリコンと反応しチタンシリサイド膜を形成する。これにより、第２のビットコンタクトプラグ３５−２の上面だけにチタンシリサイドが形成される。その後、高周波電圧の印加を停止して、成膜チャンバ内にアンモニア（ＮＨ３）を導入し、四塩化チタンと反応させることで生成される窒化チタン膜を成膜する。この場合、第１のビットコンタクトホール３３−１は、窒化チタン膜で埋設される。
【０２８８】
その後、半導体基板をスパッタ装置に移載し、厚さが２ｎｍのタングステンシリサイド膜と、厚さが３０ｎｍのタングステン膜と、を順次形成する。以下、第１の実施の形態の半導体装置の製造方法と同様な工程を行うことで、ビット線３７、第１の周辺ゲート電極１１５、及び第２の周辺ゲート電極１１８を形成する。
これにより、第２のｎ型不純物ドープドポリシリコン膜１４７−２で構成された第２のビットコンタクトプラグ３５−２と、金属膜３７−２で構成された第１のビットコンタクトプラグ３５−１と、金属膜３７−２で構成されたビット線３７と、が形成される。
【０２８９】
第２の実施の形態の変形例に係る半導体装置の製造方法によれば、第１及び第２の実施の形態の半導体装置の製造方法で得られる効果の他、第１のビットコンタクトプラグ３５−１を金属膜３７−２で形成することが可能となるので、ビットコンタクトプラグ３５の抵抗を低減できる。
【０２９０】
（第３の実施の形態）
先に説明した第１の実施の形態の半導体装置１０の製造方法では、ビット線３７を構成する導電膜３７−１として、第２のｎ型不純物ドープドポリシリコン膜１４７−２を用いると共に、ビットコンタクトホール３３を第２のｎ型不純物ドープドポリシリコン膜１４７−２で埋め込む場合を例に挙げて説明したが、第３の実施の形態では、ビット線３７及びビットコンタクトプラグ３５を金属膜１６６（具体的には、異なる金属膜が積層された積層金属膜）で形成する場合を例に挙げて説明する。
【０２９１】
第３の実施の形態では、第２の実施の形態と同様に、周辺回路領域Ｅに形成されている。第１のｎ型不純物ドープドポリシリコン膜１１７−２（導電膜１１７）及びｐ型不純物ドープドポリシリコン膜１２１−２（導電膜１２１）の厚さと、メモリセル領域Ｄに形成されている第１の層間絶縁膜３１の厚さとを同じとしておくことが必要である。
【０２９２】
図２０及び図２１は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す図である。
具体的には、図２０Ａ及び図２１Ａは、図１Ａに示すＡ−Ａ線方向の断面に対応する製造途中の半導体装置の断面図である。
図２０Ｂ及び図２１Ｂは、図１Ａに示すＢ−Ｂ線方向の断面に対応する製造途中の半導体装置の断面図である
図２１Ｃは、図２１Ａに示す領域Ｇで囲まれた部分を拡大した断面図である。図２１Ｄは、図２１Ｂに示す領域Ｊで囲まれた部分を拡大した断面図である。
【０２９３】
次に、主に、図２０及び図２１を参照して、第３の実施の形態に係る半導体装置の製造方法について説明する。
始めに、第１の実施の形態で説明した図３Ａ及び図３Ｂに示す工程から図７Ａ及び図７Ｂに示す工程と同様な処理を行うことで、図７Ａ及び図７Ｂに示す構造体を形成する。
【０２９４】
次いで、図２０Ａ及び図２０Ｂに示す工程では、メモリセル領域Ｄをマスク膜（図示せず）で被覆し、周辺回路領域Ｅに形成された第１の層間絶縁膜３１を除去する。次いで、図８Ａに示すビットコン形成用マスク１４４を形成した後、図９Ａ及び図９Ｂに示す工程と同様な処理を行うことで、ビットコンタクトホール３３を形成する。
次いで、図９Ａ及び図９Ｂで説明したイオン注入法及び熱処理工程を経て、ビット線用不純物拡散領域１０４を形成する。この後、上記マスク膜を除去する。これにより、図２０Ａ及び図２０Ｂに示す構造体が形成される。
【０２９５】
この段階では、メモリセル領域Ｄにおいて、ビットコンタクトホール３３の底面にビット線用不純物拡散領域１０４の上面が露出している。また、周辺回路領域Ｅでは、第１のｎ型不純物ドープドポリシリコン膜１１７−２の上面、及びｐ型不純物ドープドポリシリコン膜１２１−２の上面が露出されている。
【０２９６】
次いで、図２１Ａ及び図２１Ｂに示す工程では、第１のビットコンタクトホール３３−１及び第２のビットコンタクトホール３３−２を埋設すると共に、第１の層間絶縁膜３１の上面を覆う金属膜１６６を成膜する。
具体的には、第２の実施の形態で説明したＣＶＤ法を用いて、厚さが２０ｎｍの窒化チタン膜を形成する。これにより、ビット線用不純物拡散領域１０４の上面には厚さが３ｎｍのチタンシリサイドが形成され、Ｘ方向の幅が３０ｎｍの第２のビットコンタクトホール３３−２、及びＸ方向の幅が４０ｎｍの第１のビットコンタクトホール３３−１は窒化チタン膜で埋設される。その後、タングステンシリサイド膜及びタングステン膜をスパッタ法により成膜する。
その後、金属膜１６６の上面を覆うシリコン窒化膜１５３を成膜する。
【０２９７】
図２１Ｃ及び図２１Ｄを参照するに、金属膜１６６は、ビット線用不純物拡散領域１０４上に、厚さ３ｎｍのチタンシリサイド膜１６６−１（金属シリサイド膜）と、窒化チタン膜１６６−２と、厚さ２ｎｍのタングステンシリサイド膜１６６−３と、厚さ３０ｎｍのタングステン膜１６６−４と、が順次積層された構成とされている。
また、第１の層間絶縁膜３１上では、下から順に厚さ２０ｎｍの窒化チタン膜１６６−２と、厚さ２ｎｍのタングステンシリサイド膜１６６−３と、厚さ３０ｎｍのタングステン膜１６６−４と、が順次積層された構成とされている。
【０２９８】
さらに、第１のｎ型不純物ドープドポリシリコン膜１１７−２上、及びｐ型不純物ドープドポリシリコン膜１２１−２上では、メモリセル領域Ｄに配置されたビット線用不純物拡散領域１０４上と同様に、下から順にチタンシリサイド膜１６６−１と、窒化チタン膜１６６−２と、タングステンシリサイド膜１６６−３と、タングステン膜１６６−４と、が積層された構成とされている。
【０２９９】
ところで、ビットコンタクトホール３３は、窒化チタン膜１６６−２で埋設されているので、タングステン膜１６６−４が段差にかかることがなく、断線を回避できる。
もし、窒化チタン膜１６６−２によるビットコンタクトホール３３の埋設が不十分となる場合は、段差が発生するのでタングステン膜が断線しやすくなり好ましくない。
【０３００】
以下、第１の実施の形態の半導体装置の製造方法で説明した図１３Ａ、図１３Ｂ、及び図１３Ｃに示す工程以降の処理を行うことで、金属膜１６６よりなるビット線３７及びビットコンタクトプラグ３５を備えた半導体装置１０が製造される。
【０３０１】
第３の実施の形態の半導体装置の製造方法によれば、第１及び第２の実施の形態の半導体装置の製造方法で得られる効果の他、第２の実施の形態の半導体装置の製造方法よりさらにビットコンタクトプラグ３５の抵抗を低減できる。
【０３０２】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【産業上の利用可能性】
【０３０３】
本発明は、半導体装置及びその製造方法、並びにデータ処理システムに適用可能である。
【符号の説明】
【０３０４】
１０…半導体装置、１１…メモリセル部、１２…周辺回路部、１３…半導体基板、１３ａ…主面、１５…素子分離領域、１５−１…素子分離用溝、１５−２…素子分離用絶縁膜、１７…セル活性領域、２１…第１の溝、２１ａ，２２ａ…一方の側面、２１ｂ，２２ｂ…他方の側面、２１ｃ，２２ｃ，３３−２ｃ…底面、２２…第２の溝、２５…第１のトランジスタ、２６…第２のトランジスタ、２８…キャップ絶縁膜、３１…第１の層間絶縁膜、３３…ビットコンタクトホール、３３−１…第１のビットコンタクトホール、３３−２…第２のビットコンタクトホール、３３−１ａ，３３−１ｂ，３３−２ａ，３３−２ｂ…側面、３５…ビットコンタクトプラグ、３５−１…第１のビットコンタクトプラグ、３５−２…第２のビットコンタクトプラグ、３７…ビット線、３７−１…導電膜、３７−２，１６６…金属膜、３８，１２２…カバー絶縁膜、４１，１２３…サイドウォール、４３…ｐ−ｗｅｌｌ拡散領域、４４…ｎ−ｗｅｌｌ拡散領域、４６−１…第１の周辺活性領域、４６−２…第２の周辺活性領域、４８…絶縁膜、５１…第１の周辺トランジスタ、５２…第２の周辺トランジスタ、５４…第２の層間絶縁膜、５６，５７…容量コンタクトホール、６１，６２…周辺コンタクトホール、６５…第１の容量コンタクトプラグ、６６…第２の容量コンタクトプラグ、６８，６９…周辺コンタクトプラグ、７２，７３…周辺配線、７５…ストッパー膜、７７…第３の層間絶縁膜、７８…第１のシリンダ孔、７９…第２のシリンダ孔、８２…第１のキャパシタ、８３…第２のキャパシタ、８５…第４の層間絶縁膜、８７，８８…コンタクトホール、９１，９２…コンタクトプラグ、９４…第１の上層配線、９５…第２の上層配線、９７…保護絶縁膜、１０１…ゲート絶縁膜、１０２…第１のワード線、１０４…ビット線用不純物拡散領域、１０４ａ…上面、１０４ｂ…底面、１０４Ａ…底部、１０６…第１の容量不純物拡散領域、１０８…第２のワード線、１０９…第２の容量不純物拡散領域、１１３…周辺ゲート絶縁膜、１１５…第１の周辺ゲート電極、１１６…ｎ型不純物拡散領域、１１７，１２１…導電膜、１１７−１，１４７−１…ｎ型不純物含有アモルファスシリコン膜、１１７−２…第１のｎ型不純物ドープドポリシリコン膜、１１８…第２の周辺ゲート電極、１１９…ｐ型不純物拡散領域、１２１−１…ｐ型不純物含有アモルファスシリコン膜、１２１−２…ｐ型不純物ドープドポリシリコン膜、１２４…下部電極、１２５…容量絶縁膜、１２６…上部電極、１３１−１，１０４−１…ｎ型不純物注入層、１３１−２…ｎ型不純物拡散層、１３３…アモルファスシリコン膜、１３５，１３７，１３９…レジストマスク、１４２，１５１，１５５，１６１…エッチングマスク、１４４…ビットコン形成用マスク、１４４Ａ…開口溝、１４７−２…第２のｎ型不純物ドープドポリシリコン膜、１５３…シリコン窒化膜、１５７…ビット線用コンタクトホール、１５８…ビット線用コンタクトプラグ、１６０…データ処理システム、１６０Ａ…システムバス、１６０Ｂ…データプロセッサ、１６０Ｃ…ストレージデバイス、１６０Ｄ…Ｉ／Ｏデバイス、１６０Ｅ…ＲＯＭ、１６０Ｆ…ＤＲＡＭ、１６６−１…チタンシリサイド膜、１６６−２…窒化チタン膜、１６６−３…タングステンシリサイド膜、１６６−４…タングステン膜、Ｄ…メモリセル領域、Ｅ…周辺回路領域、Ｆ…段差部
【図１Ａ】
2015053447.tif 000003
【図１Ｂ】
2015053447.tif 000004
【図１Ｃ】
2015053447.tif 000005
【図１Ｄ】
2015053447.tif 000006
【図２】
2015053447.tif 000007
【図３Ａ】
2015053447.tif 000008
【図３Ｂ】
2015053447.tif 000009
【図４Ａ】
2015053447.tif 000010
【図４Ｂ】
2015053447.tif 000011
【図５Ａ】
2015053447.tif 000012
【図５Ｂ】
2015053447.tif 000013
【図６Ａ】
2015053447.tif 000014
【図６Ｂ】
2015053447.tif 000015
【図７Ａ】
2015053447.tif 000016
【図７Ｂ】
2015053447.tif 000017
【図８Ａ】
2015053447.tif 000018
【図８Ｂ】
2015053447.tif 000019
【図８Ｃ】
2015053447.tif 000020
【図９Ａ】
2015053447.tif 000021
【図９Ｂ】
2015053447.tif 000022
【図１０Ａ】
2015053447.tif 000023
【図１０Ｂ】
2015053447.tif 000024
【図１１Ａ】
2015053447.tif 000025
【図１１Ｂ】
2015053447.tif 000026
【図１２Ａ】
2015053447.tif 000027
【図１２Ｂ】
2015053447.tif 000028
【図１３Ａ】
2015053447.tif 000029
【図１３Ｂ】
2015053447.tif 000030
【図１３Ｃ】
2015053447.tif 000031
【図１４Ａ】
2015053447.tif 000032
【図１４Ｂ】
2015053447.tif 000033
【図１５Ａ】
2015053447.tif 000034
【図１５Ｂ】
2015053447.tif 000035
【図１５Ｃ】
2015053447.tif 000036
【図１６】
2015053447.tif 000037
【図１７Ａ】
2015053447.tif 000038
【図１７Ｂ】
2015053447.tif 000039
【図１８Ａ】
2015053447.tif 000040
【図１８Ｂ】
2015053447.tif 000041
【図１９】
2015053447.tif 000042
【図２０Ａ】
2015053447.tif 000043
【図２０Ｂ】
2015053447.tif 000044
【図２１Ａ】
2015053447.tif 000045
【図２１Ｂ】
2015053447.tif 000046
【図２１Ｃ】
2015053447.tif 000047
【図２１Ｄ】
2015053447.tif 000048
【図２２】
2015053447.tif 000049
【図２３】
2015053447.tif 000050
【図２４】
2015053447.tif 000051