(57)【要約】【課題】抗折強度を確保すると共にゲッタリング性を向上可能な半導体装置の製造方法等を提供すること。【解決手段】本半導体装置の製造方法は、複数の半導体チップが形成された半導体基板を複数枚積層し、異なる層の半導体チップ同士を信号伝達可能に接続し、半導体チップが積層された部分を個片化する半導体装置の製造方法であって、複数の半導体チップを有する半導体基板であって土台となる土台基板と、複数の半導体チップを有する半導体基板であって前記土台基板上に積層される積層基板と、を準備する工程と、前記積層基板の背面側を薄化する工程と、薄化された前記積層基板の背面側に結晶欠陥層を形成する工程と、前記土台基板の主面に、前記結晶欠陥層が形成された前記積層基板の背面を固着する工程と、を有する。【選択図】図４Ｂ
2015119111.tif 000002
【特許請求の範囲】
【請求項１】
複数の半導体チップが形成された半導体基板を複数枚積層し、異なる層の半導体チップ同士を信号伝達可能に接続し、半導体チップが積層された部分を個片化する半導体装置の製造方法であって、
複数の半導体チップを有する半導体基板であって土台となる土台基板と、複数の半導体チップを有する半導体基板であって前記土台基板上に積層される積層基板と、を準備する工程と、
前記積層基板の背面側を薄化する工程と、
薄化された前記積層基板の背面側に結晶欠陥層を形成する工程と、
前記土台基板の主面に、前記結晶欠陥層が形成された前記積層基板の背面を固着する工程と、を有する半導体装置の製造方法。
【請求項２】
前記結晶欠陥層を形成する工程では、薄化された前記積層基板の背面側に部分的に結晶欠陥層を形成する請求項１記載の半導体装置の製造方法。
【請求項３】
前記結晶欠陥層を形成する工程では、薄化された前記積層基板の背面側にサンドブラストにより結晶欠陥層を形成する請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記結晶欠陥層を形成する工程では、薄化された前記積層基板の背面側にレーザ照射により結晶欠陥層を形成する請求項１又は２記載の半導体装置の製造方法。
【請求項５】
前記結晶欠陥層を形成する工程では、薄化された前記積層基板の背面側にラップにより結晶欠陥層を形成する請求項１記載の半導体装置の製造方法。
【請求項６】
前記積層基板の背面側を薄化する工程、前記結晶欠陥層を形成する工程、及び前記積層基板の背面を固着する工程は、
支持体を準備し、主面を前記支持体側に向けて前記積層基板を前記支持体に仮固定し、
前記支持体に仮固定された前記積層基板の背面側を薄化し、
前記支持体に仮固定された薄化された前記積層基板の背面側に結晶欠陥層を形成し、
前記土台基板の主面に、前記支持体に仮固定された前記結晶欠陥層が形成された前記積層基板の背面を固着し、
前記支持体を除去する工程を含む請求項１乃至５の何れか一項記載の半導体装置の製造方法。
【請求項７】
前記積層基板の背面を固着する工程よりも後に、
複数の半導体チップを有する半導体基板であって前記土台基板上に積層される他の積層基板を準備する工程と、
前記他の積層基板の背面側を薄化する工程と、
薄化された前記他の積層基板の背面側に結晶欠陥層を形成する工程と、
前記積層基板の主面に、前記結晶欠陥層が形成された前記他の積層基板の背面を固着する工程と、を有する請求項１乃至６の何れか一項記載の半導体装置の製造方法。
【請求項８】
主面を同一方向に向けて積層された複数の半導体チップと、
各層の半導体チップを接続する貫通電極と、を有し、
各層の半導体チップの背面側には結晶欠陥層が形成されている半導体装置。
【請求項９】
前記結晶欠陥層は、各層の半導体チップの背面側に部分的に形成されている請求項８記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体応用製品はスマートフォン等の各種モバイル機器用途等として小型化、薄型化、軽量化が急激に進んでいる。又、それに伴い、半導体応用製品に搭載される半導体装置にも小型化、高密度化が要求されている。そこで、その要求に応えるべく、例えば複数の半導体チップが形成された半導体基板（ウェハ）を、半導体基板（ウェハ）状態のまま接着層を介して複数個積層するウェハオンウェハ（以降、ＷＯＷという）構造の半導体装置の製造方法が提案されている。そして、積層される半導体基板をより薄化することが求められている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１５３４９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、半導体基板をより薄化すると２つの問題が懸念される。第１は、半導体基板のハンドリングが困難で割れ易くなること、すなわち、抗折強度が低下する問題である。第２は、半導体基板の背面からの金属汚染に対して弱くなること、すなわち、ゲッタリング性が低下する問題である。
【０００５】
本発明は上記の点に鑑みてなされたもので、抗折強度を確保すると共にゲッタリング性を向上可能な半導体装置の製造方法等を提供することを課題とする。
【課題を解決するための手段】
【０００６】
本半導体装置の製造方法は、複数の半導体チップが形成された半導体基板を複数枚積層し、異なる層の半導体チップ同士を信号伝達可能に接続し、半導体チップが積層された部分を個片化する半導体装置の製造方法であって、複数の半導体チップを有する半導体基板であって土台となる土台基板と、複数の半導体チップを有する半導体基板であって前記土台基板上に積層される積層基板と、を準備する工程と、前記積層基板の背面側を薄化する工程と、薄化された前記積層基板の背面側に結晶欠陥層を形成する工程と、前記土台基板の主面に、前記結晶欠陥層が形成された前記積層基板の背面を固着する工程と、を有することを要件とする。
【発明の効果】
【０００７】
開示の技術によれば、抗折強度を確保すると共にゲッタリング性を向上可能な半導体装置の製造方法等を提供できる。
【図面の簡単な説明】
【０００８】
【図１】本実施の形態に係る半導体装置を例示する断面図である。
【図２】ゲッタリング能力と抗折強度との関係を例示する図である。
【図３】半導体基板の背面側に部分的に結晶欠陥層を形成する例を示す図である。
【図４Ａ】本実施の形態に係る半導体装置の製造工程を例示する図（その１）である。
【図４Ｂ】本実施の形態に係る半導体装置の製造工程を例示する図（その２）である。
【図４Ｃ】本実施の形態に係る半導体装置の製造工程を例示する図（その３）である。
【図４Ｄ】本実施の形態に係る半導体装置の製造工程を例示する図（その４）である。
【図４Ｅ】本実施の形態に係る半導体装置の製造工程を例示する図（その５）である。
【図４Ｆ】本実施の形態に係る半導体装置の製造工程を例示する図（その６）である。
【図４Ｇ】本実施の形態に係る半導体装置の製造工程を例示する図（その７）である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して発明を実施するための形態について説明する。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
【００１０】
［本実施の形態に係る半導体装置の構造］
まず、本実施の形態に係る半導体装置の構造について説明する。図１は、本実施の形態に係る半導体装置を例示する断面図である。なお、図１（ｂ）は、図１（ａ）の結晶欠陥層１９を拡大して示している。図１を参照するに、本実施の形態に係る半導体装置１０は、複数の半導体チップ１１０が接着層１６を介して主面を同一方向に向けて積層され、異なる層の半導体チップ１１０同士が貫通電極１７により信号伝達可能に接続された構造を有する。
【００１１】
各々の半導体チップ１１０は、基板本体１２と、半導体集積回路１３と、電極パッド１５と、結晶欠陥層１９とを有する。基板本体１２は、例えばシリコン等から構成されている。半導体集積回路１３は、例えばシリコン等に拡散層（図示せず）、絶縁層（図示せず）、ビアホール（図示せず）、及び配線層（図示せず）等が形成されたものであり、基板本体１２の一方の面側に設けられている。
【００１２】
なお、半導体チップ１１０等において、半導体集積回路１３が設けられている側の面を主面と称する場合がある。又、主面の反対側の面を背面と称する場合がある。又、平面視とは対象物を半導体チップ１１０等の主面の法線方向から視ることを指し、平面形状とは対象物を半導体チップ１１０等の主面の法線方向から視た形状を指すものとする。
【００１３】
電極パッド１５は、絶縁層（図示せず）を介して半導体集積回路１３上に設けられている。電極パッド１５は、半導体集積回路１３に設けられた配線層（図示せず）と電気的に接続されている。電極パッド１５としては、例えばＴｉ層上にＡｕ層を積層した積層体等を用いることができる。電極パッド１５として、Ｎｉ層上にＡｕ層を積層した積層体、Ｎｉ層上にＰｄ層及びＡｕ層を順次積層した積層体、Ｎｉの代わりにＣｏ、Ｔａ、Ｔｉ、ＴｉＮ等の高融点金属からなる層を用い、同層上にＣｕ層或いはＡｌ層を積層した積層体或いはダマシン構造状の配線等を用いても構わない。
【００１４】
結晶欠陥層１９は、基板本体１２の背面側に形成された金属不純物を捕捉するための層であり、破砕層１９ａと歪み層１９ｂとを有する。破砕層１９ａは、非晶質領域や多結晶質領域、微細な亀裂が集合した領域等を含む層である。歪み層１９ｂは、結晶性が壊れた層、すなわち格子定数が基板本体１２を構成する材料の公称格子定数と実質的に異なる層である。歪み層１９ｂでは、基板本体１２の背面からの深さが深くなるにつれて歪が小さくなり、ある深さになると歪がなくなる。
【００１５】
破砕層１９ａの厚さは、例えば、０．０５μｍ〜数μｍ程度とすることができる。歪み層１９ｂの厚さは、例えば、数μｍ〜１０μｍ程度とすることができる。基板本体１２の背面側に結晶欠陥層１９を形成することにより、半導体チップ１１０が背面側から金属不純物により汚染されるおそれを低減できる。すなわち、ゲッタリング能力を向上できる。
【００１６】
ところで、図２に示すように、結晶欠陥層の厚さを厚くしてゲッタリング能力を高めると抗折強度が低下し、反対に、抗折強度を高めるとゲッタリング能力が低下する。従って、両者を両立させることは困難である。本実施の形態では、図３に示すように、基板本体１２の背面側の外縁部を除く領域に結晶欠陥層１９を形成している。
【００１７】
このように、基板本体１２の背面側に部分的に結晶欠陥層１９を形成することで、抗折強度を確保しつつゲッタリング能力を向上できる。なお、部分的に結晶欠陥層１９を形成する領域は任意でよく、基板本体１２の背面側の外縁部を除く領域には限定されない。又、半導体チップ１１０が比較的厚く、抗折強度を確保し易い場合には、基板本体１２の背面側の全領域に結晶欠陥層１９を形成してもよい。
【００１８】
図１に戻り、上下に隣接する半導体チップ１１０は絶縁層である接着層１６を介して接合されており、各々の半導体チップ１１０の電極パッド１５同士はＣｕ等からなる貫通電極１７を介して電気的に接続されている。接着層１６の材料としては、例えば主たる組成がベンゾシクロブテンである熱硬化性の絶縁性樹脂（例えば、ジビニルシロキサンベンゾシクロブテン：ＤＶＳ−ＢＣＢ）を用いることができる。又、接着層１６の材料として、主たる組成がエポキシ系樹脂、アクリル系樹脂、ポリイミド系樹脂である熱硬化性の絶縁性樹脂、及びシリカ等の固形微粉末を添加した絶縁性複合材料等を用いても構わない。
【００１９】
［本実施の形態に係る半導体装置の製造工程］
次に、本実施の形態に係る半導体装置の製造工程について説明をする。図４Ａ〜図４Ｇは、本実施の形態に係る半導体装置の製造工程を例示する図である。
【００２０】
まず、図４Ａ（ａ）に示す工程では、複数の半導体チップ１１０が形成された薄化されていない半導体基板１１（ウェハ）を準備する。図４Ａ（ａ）に示す工程で準備する半導体基板１１は、複数の半導体チップを有する半導体基板であって積層体（半導体装置１０）において土台基板上に積層される積層基板となる。半導体基板１１は、例えば円形であり、その直径は、例えば６インチ（約１５０ｍｍ）、８インチ（約２００ｍｍ）、１２インチ（約３００ｍｍ）等である。半導体基板１１の厚さは、例えば０．６２５ｍｍ（６インチの場合）、０．７２５ｍｍ（８インチの場合）、０．７７５ｍｍ（１２インチの場合）等である。半導体基板１１は、基板本体１２と、半導体集積回路１３と、電極パッド１５とを有する。
【００２１】
Ｃは、ダイシングブレード等が半導体基板１１を切断して個片化する位置（以下、「切断位置Ｃ」とする）を示している。すなわち、切断位置Ｃにより分離された各領域は、最終的に個片化されて１つの半導体チップ１１０（図１参照）となるチップ領域である。なお、切断位置Ｃの近傍はスクライブ領域となる。
【００２２】
次に、図４Ａ（ｂ）に示す工程では、支持体５１０を準備し、支持体５１０の一方の面に接着層５２０を形成する。そして、図４Ａ（ａ）に示す半導体基板１１の外縁部の不要部分をグラインダー等を用いて除去して上下反転させ、支持体５１０の一方の面に接着層５２０を介してフェイスダウン状態で接合（仮固定）する。
【００２３】
支持体５１０としては、アライメント時に光が透過する基板を用いることが好ましく、例えば石英ガラスの基板等を用いることができる。接着層５２０としては、例えば後述する図４Ｃ（ｂ）に示す工程において加熱する温度で軟化する接着剤（２００℃程度又はそれ以下で軟化する接着剤）を用いることができる。接着層５２０は、例えばスピンコート法により支持体５１０の一方の面に形成できる。接着層５２０は、スピンコート法の代わりに、フィルム状の接着剤を貼り付ける方法等を用いて支持体５１０の一方の面に形成しても構わない。
【００２４】
次に、図４Ｂ（ａ）に示す工程では、半導体基板１１の背面側の基板本体１２の一部をグラインダー等で研削し、半導体基板１１を薄化する。薄化後の半導体基板１１の厚さは、例えば２μｍ〜１００μｍ程度とすることができるが、５０μｍ以下であることが好ましく、３μｍ〜１０μｍ程度とすることが更に好ましい。基板体積を小さくすると貫通電極（ＴＳＶ）の加工時間が大幅に短縮され、薄化でアスペクト比が緩和され埋め込み性やカバレッジが改善されるからである。
【００２５】
次に、図４Ｂ（ｂ）に示す工程では、薄化された半導体基板１１の背面側に結晶欠陥層１９を形成する。具体的は、例えば、半導体基板１１の背面全体を覆うように感光性のレジスト膜を形成し、レジスト膜を露光し、次いで露光処理されたレジスト膜を現像することで、半導体基板１１の背面の各チップ領域の外縁部を被覆する格子状のレジスト膜を形成する。例えば、半導体基板１１のスクライブ領域に沿って、スクライブ領域よりも幅広の格子状のレジスト膜を形成する。
【００２６】
そして、レジスト膜をマスクとして半導体基板１１の背面側にサンドブラストにより結晶欠陥層１９を形成する。半導体基板１１の背面の各チップ領域には、例えば図３に示したように外縁部を除く領域に結晶欠陥層１９が形成される。図３の外縁部の結晶欠陥層１９が形成されていない領域が、レジスト膜でマスクされた領域に相当する。なお、結晶欠陥層１９は、図１（ｂ）に示したように、厚さ方向の外側に破砕層１９ａが形成され、内側に歪み層１９ｂが形成された構造となる。
【００２７】
なお、サンドブラストに代えて、薄化された半導体基板１１の背面側にレーザ照射により結晶欠陥層１９を形成してもよい。結晶欠陥層１９の形成には、例えば、エキシマレーザ等を用いることができる。この場合には、レーザ照射装置を照射対象物上で移動させることにより任意の位置にレーザ光を照射可能である（任意の位置を描画できる）ため、サンドブラストの場合に形成したマスクとなるレジスト膜は不要である。つまり、マスクの無い状態で、例えば、図３の外縁部を除く領域にレーザ光を照射して結晶欠陥層１９を形成できる。
【００２８】
又、薄化された半導体基板１１の背面側にラップ（ラッピング）により結晶欠陥層１９を形成してもよい。但し、ラップでは部分的に結晶欠陥層１９を形成することが困難であるため、ラップを用いる場合には、薄化された半導体基板１１の背面全体に結晶欠陥層１９を形成することが好ましい。
【００２９】
次に、図４Ｃ（ａ）に示す工程では、図４Ａ（ａ）と同様の薄化されていない半導体基板１１を準備する。図４Ｃ（ａ）に示す工程で準備する半導体基板１１は、複数の半導体チップを有する半導体基板であって積層体において土台となる土台基板となる。そして、準備した半導体基板１１の主面に、半硬化状態の接着層１６を形成する。具体的には、例えばスピンコート法により半導体基板１１上に、例えば熱硬化性の絶縁性樹脂を塗布した後、或いは塗布後スキージ処理した後、所定の温度以上に加熱することで半硬化状態にし、半導体基板１１の主面に半硬化状態の接着層１６を形成する。なお、接着層１６は、スピンコート法の代わりに気相成長法を用いて形成しても構わないし、半硬化状態のフィルム状の熱硬化性の絶縁性樹脂を貼付する方法を用いて形成しても構わない。なお、接着層１６として好適な材料は前述の通りである。
【００３０】
次に、図４Ｃ（ｂ）に示す工程では、半導体基板１１１（土台基板）の主面に、結晶欠陥層１９２が形成された半導体基板１１２（積層基板）の背面を固着する。具体的には、図４Ｂ（ｂ）に示す構造体を上下反転させ、支持体５１０に仮接着された半導体基板１１２を、土台となる半導体基板１１１の主面に、接着層１６１を介して、フェイスアップ状態で積層する。半導体基板１１１と半導体基板１１２との位置決めは、予め形成されたアライメントマークを基準にして周知の方法で行うことができる。アライメントの精度は、例えば２μｍ以下とすることができる。
【００３１】
そして、例えば２５０℃で加熱した状態で、図４Ｃ（ｂ）に示す構造体を支持体５１０の方向から半導体基板１１１側に押圧し、半導体基板１１２の背面と接着層１６１とを圧着させる。これにより、接着層１６１は硬化し、半導体基板１１２の背面側は半導体基板１１１の主面側に接合される。なお、加熱温度は３００℃以上としてもよいが、２００℃以下とすることが望ましい。３００℃のような高温を用いると熱膨張の違いにより応力が発生し、積層数を増やすに従い剥がれや半導体基板の割れの原因になるためである。
【００３２】
なお、図４Ｃ（ｂ）では（以降の図も同様）、各層の半導体基板１１を区別するため、便宜上、各層の半導体基板１１を半導体基板１１ｎ（ｎは何層目に積層されるかを示す自然数）と表示している。例えば、半導体基板１１１は土台となる１層目の半導体基板１１を示し、半導体基板１１２は半導体基板１１１上に積層される２層目の半導体基板１１を示す。基板本体１２、半導体集積回路１３、電極パッド１５、接着層１６、及び結晶欠陥層１９についても同様である。
【００３３】
次に、図４Ｄ（ａ）に示す工程では、図４Ｃ（ｂ）に示す支持体５１０及び接着層５２０を除去する。前述のように、接着層５２０として、図４Ｃ（ｂ）に示す工程において加熱する温度で軟化する接着剤（２００℃程度又はそれ以下で軟化する接着剤）を用いると好適である。接着層１６１を硬化させて半導体基板１１１の主面側に半導体基板１１２の背面側を接合した後、支持体５１０を容易に除去できるからである。なお、この場合、図４Ｃ（ｂ）に示す工程と図４Ｄ（ａ）に示す工程は一連の工程となる。
【００３４】
次に、図４Ｄ（ｂ）に示す工程では、半導体基板１１１の電極パッド１５１と半導体基板１１２の電極パッド１５２とを、貫通電極１７を介して接続する。図４Ｄ（ｂ）に示す工程の詳細を図４Ｅ及び図４Ｆを用いて説明する。なお、説明の便宜上、図４Ｅ及び図４Ｆでは、図４Ｄ（ｂ）に示す構造体の一部分（電極パッド１５近傍）のみを拡大して示す。
【００３５】
まず、図４Ｅ（ａ）に示す工程では、半導体基板１１２の主面を覆うように感光性のレジスト膜５３０を形成し、レジスト膜５３０を露光し、次いで露光処理されたレジスト膜５３０を現像することで、レジスト膜５３０に開口部５３０ｘを形成する。レジスト膜５３０は、例えば液状レジストを半導体基板１１２の主面に塗布することにより形成する。レジスト膜５３０の厚さは、例えば１０μｍ程度とすることができる。なお、１４は、図４Ａ（ａ）〜図４Ｄ（ｂ）では図示が省略されていた絶縁層である。絶縁層１４は、例えばＳｉ３Ｎ４、ＳｉＯ２、ＳｉＯＮ等から構成されている。絶縁層１４の厚さは、半導体集積回路１３との電気的絶縁が達成される例えば０．１μｍ〜２．０μｍ程度とすることができる。
【００３６】
次に、図４Ｅ（ｂ）に示す工程では、レジスト膜５３０をマスクとして開口部５３０ｘ内に露出する所定の部位を例えばドライエッチング等により除去し、半導体基板１１１の電極パッド１５１の表面を露出するビアホール１８を形成する。ビアホール１８は、例えば平面形状が円形であり、その直径は、例えば１μｍ〜３０μｍ程度とすることができる。
【００３７】
但し、ビアホール１８の直径は、アスペクト比（深さと直径との比）が０．５以上５以下となるような値とすることが好ましい。アスペクト比が０．５以上５以下となるような値とすることにより、ビアホール１８を形成する際のエッチングの加工速度（スループット）の向上や、ビアホール１８への後述する金属層の埋め込みやすさの向上等を実現できるからである。
【００３８】
次に、図４Ｅ（ｃ）に示す工程では、図４Ｅ（ｂ）に示すレジスト膜５３０を除去し、ビアホール１８内及び半導体基板１１２上に絶縁膜５１を連続的に形成する。絶縁膜５１は、例えばプラズマＣＶＤ法等により形成できる。絶縁膜５１の材料としては、例えばＳｉ３Ｎ４、ＳｉＯ２、ＳｉＯＮ等を用いることができる。絶縁膜５１の厚さは、例えば０．１μｍ〜２．０μｍ程度とすることができる。
【００３９】
次に、図４Ｅ（ｄ）に示す工程では、ビアホール１８の壁面（側壁）を除く部分の絶縁膜５１を除去する。絶縁膜５１の除去は、例えばＲＩＥ（Reactive Ion Etching）により行うことができる。この工程は、フォトマスクを使用せずに絶縁膜５１の所定部分のみを除去する工程であり、セルフアラインプロセスと称される。セルフアラインプロセスにより、ビアホール１８と半導体基板１１１の電極パッド１５１及び半導体基板１１２の電極パッド１５２とを正確に位置決めできる。又、部分的に電極パッドを設けない設計を用いることで、例えば電極パッドの無いところはエッチングが進み、更に下層に設けた異なる半導体基板の電極パッドまでエッチングされ深さの異なるビアホールを形成できる。
【００４０】
次に、図４Ｆ（ａ）に示す工程では、ビアホール１８内及び半導体基板１１２上に金属層５２を形成する。金属層５２は、例えば無電解めっき法等により形成できる。金属層５２は、例えばスパッタ法、ＣＶＤ法等を用いて形成しても構わない。金属層５２としては、例えばＴｉ層上にＣｕ層を積層した積層体等を用いることができる。金属層５２として、例えばＴａ層上にＣｕ層を積層した積層体等を用いても構わない。又、埋め込む材料は設計基準を満足する導体でよく、Ｃｕの代わりにＷやＡｌ、又はドープトポリシリコン、或いはカーボンナノチューブ等の炭素材料や導電性ポリマの何れかを用いることができる。又、絶縁層の絶縁性が十分である場合は、バリヤ金属層を用いない埋め込み配線の組み合わせを選ぶことができる。
【００４１】
次に、図４Ｆ（ｂ）に示す工程では、半導体基板１１２上に感光性のレジスト膜５４０を形成し、レジスト膜５４０を露光し、次いで露光処理されたレジスト膜５４０を現像することで、レジスト膜５４０にビアホール１８内及びその周辺部を露出する開口部５４０ｘを形成する。そして、開口部５４０ｘ内にビアホール１８を充填する金属層５３を形成する。金属層５３は、例えば金属層５２を給電層とする電解めっき法により形成できる。金属層５３を構成するめっき膜としては、例えばＣｕめっき膜を用いることができる。なお、開口部５４０ｘは、例えば平面形状が円形であり、その直径は、例えば１μｍ〜３０μｍ程度とすることができる。
【００４２】
次に、図４Ｆ（ｃ）に示す工程では、レジスト膜５４０を除去し、更に、金属層５３に覆われていない部分の金属層５２を除去する。金属層５２は、例えばウェットエッチング等により除去できる。
【００４３】
次に、図４Ｆ（ｄ）に示す工程では、半導体基板１１２の電極パッド１５２の外縁部及び金属層５３を覆うように金属層５４を形成する。金属層５４は、例えば半導体基板１１２の電極パッド１５２の外縁部及び金属層５３を開口するレジスト膜を形成し、電極パッド１５２及び金属層５３を給電層とする電解めっき法により、開口部を充填するようにめっき膜を析出成長させすることにより形成できる。その後、レジスト膜を除去する。金属層５４としては、例えばＴｉ層上にＡｕ層を積層した積層体等を用いることができる。金属層５４として、例えばＮｉ層上にＰｄ層、Ａｕ層を順次積層した積層体、Ｎｉの代わりにＣｏ、Ｔａ等の高融点金属からなる層を用い、同層上にＣｕ層或いはＡｌ層を積層した積層体等を用いても構わない。
【００４４】
このようにして、図４Ｅ及び図４Ｆに示す工程により、金属層５２、５３、及び５４を有する貫通電極１７が形成され、半導体基板１１１の電極パッド１５１と半導体基板１１２の電極パッド１５２とが貫通電極１７を介して接続される。なお、図４Ｅ及び図４Ｆに示す工程は一例であり、例えば、ビアホールを充填した金属層の上面をＣＭＰ（Chemical Mechanical Polishing）等で削る工程（ダマシン工程）により貫通電極１７を形成しても構わない。
【００４５】
次に、図４Ｇ（ａ）に示す工程では、接着層を介して更に半導体基板を積層する。具体的には、半導体基板１１２の主面に接着層１６２を形成した後、図４Ａ（ａ）〜図４Ｄ（ａ）と同様にして、半導体基板１１２上に半導体基板１１３を積層する。そして、図４Ｄ（ｂ）と同様にして半導体基板１１２の電極パッド１５２と半導体基板１１３の電極パッド１５３とを貫通電極１７を介して接続する。更に、半導体基板１１３の主面に接着層１６３を形成した後、図４Ａ（ａ）〜図４Ｄ（ａ）と同様にして、半導体基板１１３上に半導体基板１１４を積層する。そして、図４Ｄ（ｂ）と同様にして半導体基板１１３の電極パッド１５３と半導体基板１１４の電極パッド１５４とを貫通電極１７を介して接続する。以降、必要な数だけ半導体基板を積層する。
【００４６】
次に、図４Ｇ（ｂ）に示す工程では、半導体基板１１１の背面側の基板本体１２１の一部をグラインダー等で研削し、半導体基板１１１を積層された半導体基板１１２〜半導体基板１１４と同程度に薄化する。そして、図４Ｂ（ｂ）に示す工程と同様にして、薄化された半導体基板１１１の背面側に結晶欠陥層１９１を形成する。その後、ダイシングブレード等により切断位置Ｃで切断して個片化することで、図１に示す半導体装置１０が複数個作製される。
【００４７】
このように、本実施の形態では、薄化された半導体基板（積層基板）の背面側に結晶欠陥層を形成することにより、ゲッタリング能力を向上できる。半導体基板（積層基板）が比較的厚く、抗折強度を確保し易い場合に有効である。
【００４８】
又、半導体基板（積層基板）が比較的薄い場合には、薄化された半導体基板（積層基板）の背面側に部分的に結晶欠陥層を形成することにより、抗折強度を確保しつつゲッタリング能力を向上できる。
【００４９】
又、部分的な結晶欠陥層の形成にサンドブラストやレーザ照射等の方法を用いることで、低コストでゲッタリング能力の向上を実現できる。
【００５０】
以上、本発明の好ましい実施の形態について詳説したが、本発明は、上述した実施の形態に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。
【００５１】
例えば、上記実施の形態では、平面視円形の半導体基板（シリコンウェハ）を用いた場合を例にとり説明を行ったが、半導体基板は平面視円形に限定されず、例えば平面視長方形等のパネル状のものを用いても構わない。
【００５２】
又、半導体チップを有する半導体基板に代えて、半導体チップを有しない構造層を含む基板を一部に積層してもよい。
【００５３】
又、半導体基板の材料はシリコンに限定されず、例えばゲルマニウムやサファイア等を用いても構わない。
【００５４】
又、上記実施の形態では、積層された半導体チップ同士をビアホール内に形成された金属層を介して電気信号により接続する例を示したが、積層された半導体チップ同士の接続は電気信号には限定されず、例えば光信号により接続しても構わない。この際、ビアホール内には金属層に代えて光導波路を形成すればよい。
【符号の説明】
【００５５】
１０  半導体装置
１１  半導体基板（ウェハ）
１２  基板本体
１３  半導体集積回路
１４  絶縁層
１５  電極パッド
１６、５２０  接着層
１７  貫通電極
１８  ビアホール
１９  結晶欠陥層
１９ａ  破砕層
１９ｂ  歪み層  
５１  絶縁膜
５２、５３、５４  金属層
１１０  半導体チップ
５１０  支持体
５３０、５４０  レジスト膜
５３０ｘ、５４０ｘ  開口部
【図１】
2015119111.tif 000003
【図２】
2015119111.tif 000004
【図３】
2015119111.tif 000005
【図４Ａ】
2015119111.tif 000006
【図４Ｂ】
2015119111.tif 000007
【図４Ｃ】
2015119111.tif 000008
【図４Ｄ】
2015119111.tif 000009
【図４Ｅ】
2015119111.tif 000010
【図４Ｆ】
2015119111.tif 000011
【図４Ｇ】
2015119111.tif 000012