(57)【要約】      （修正有）【課題】大きなオン電流を得ることが可能な抵抗変化型メモリの半導体記憶装置を提供する。【解決手段】複数の半導体層１０は、グローバルビット線ＧＢＬとビット線ＢＬとの間に設けられている。複数のゲート電極ＳＧは、ゲート絶縁膜１６を介して半導体層１０の第２の方向Ｙの間及び第１の方向Ｘの側面に設けられ、第２の方向Ｙに延びている。複数の半導体層１０の第１の方向Ｘの間隔は第２の方向Ｙの間隔よりも大きい。複数のゲート電極ＳＧは、第１の方向Ｘで分離されている。【選択図】図３
2015119179.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に延び、前記第１の方向に対して交差する第２の方向に離間して配列された複数のグローバルビット線と、
前記第１の方向に離間し、前記第２の方向に延び、前記第１の方向および前記第２の方向と交差する第３の方向に層間絶縁層を介して積層された複数のワード線と、
前記第１の方向で隣り合う前記ワード線の間で前記第２の方向に離間して配列され、前記第３の方向に延びる複数のビット線と、
前記ワード線と前記ビット線との間に設けられた複数の抵抗変化膜と、
前記グローバルビット線と前記ビット線との間に設けられた複数の半導体層と、
前記半導体層の側面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記半導体層の前記第２の方向の間、および前記第１の方向の側面に設けられ、前記第２の方向に延びる複数のゲート電極と、
を備え、
前記複数の半導体層の前記第１の方向の間隔は前記第２の方向の間隔よりも大きく、
前記複数のゲート電極は、前記第１の方向で分離されている半導体記憶装置。
【請求項２】
前記複数の半導体層の前記第１の方向の周期は前記第２の方向の周期よりも大きい請求項１記載の半導体記憶装置。
【請求項３】
前記ゲート電極の前記第２の方向の端部にコンタクトが設けられ、前記第３の方向において前記コンタクトは前記ゲート電極よりも下に延びている請求項１記載の半導体記憶装置。
【請求項４】
前記半導体層は柱状であり、
前記ゲート絶縁膜は、前記半導体層の前記第１の方向に向く第１の側面及び前記第２の方向に向く第２の側面に設けられている請求項１〜３のいずれか１つに記載の半導体記憶装置。
【請求項５】
前記第２の方向における前記半導体層の間隔は、前記ゲート絶縁膜の膜厚の２倍と前記ゲート電極の膜厚の２倍の和よりも小さい請求項１〜４のいずれか１つに記載の半導体記憶装置。
【請求項６】
前記第１の方向における前記半導体層の間隔は、前記ゲート絶縁膜の膜厚の２倍と前記ゲート電極の膜厚の２倍の和よりも大きい請求項１〜４のいずれか１つに記載の半導体記憶装置。
【請求項７】
前記ゲート電極の一部は、前記第２の方向に前記ゲート電極の膜厚よりも長く引き出されている請求項１〜６のいずれか１つに記載の半導体記憶装置。
【請求項８】
前記複数の半導体層のうち前記第２の方向の端部に配置された第１半導体層の前記第２の方向に隣接する端部パターンをさらに備え、
前記端部パターンと前記第１半導体層との間に前記ゲート電極が配置されている請求項１〜６のいずれか１つに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、抵抗変化材料によりメモリセルが構成される抵抗変化型メモリが提案されている。この抵抗変化型メモリは、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）をメモリセルに使用することなく構成することが可能であることから、従来のトレンドを上回る高集積化を図ることが可能であると期待されている。さらに、抵抗変化型メモリは３次元積層が容易な構成のため、従来の２次元平面のみを利用するメモリと比較すると大幅に集積度を上げることが期待できる。しかし、３次元積層に伴い、微細なデコード素子を用いて所望のセル駆動力を確保する技術への対応が求められる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−９６６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、大きなオン電流を得ることが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、半導体記憶装置は、複数のグローバルビット線と、複数のワード線と、複数のビット線と、複数の抵抗変化膜と、複数の半導体層と、ゲート絶縁膜と、複数のゲート電極と、を備えている。前記複数のグローバルビット線は、第１の方向に延び、前記第１の方向に対して交差する第２の方向に離間して配列されている。前記複数のワード線は、前記第１の方向に離間し、前記第２の方向に延び、前記第１の方向および前記第２の方向と交差する第３の方向に層間絶縁層を介して積層されている。前記複数のビット線は、前記第１の方向で隣り合う前記ワード線の間で前記第２の方向に離間して配列され、前記第３の方向に延びている。前記複数の抵抗変化膜は、前記ワード線と前記ビット線との間に設けられている。前記複数の半導体層は、前記グローバルビット線と前記ビット線との間に設けられている。前記ゲート絶縁膜は、前記半導体層の側面に設けられている。前記複数のゲート電極は、前記ゲート絶縁膜を介して前記半導体層の前記第２の方向の間、および前記第１の方向の側面に設けられ、前記第２の方向に延びている。前記複数の半導体層の前記第１の方向の間隔は前記第２の方向の間隔よりも大きい。前記複数のゲート電極は、前記第１の方向で分離されている。
【図面の簡単な説明】
【０００６】
【図１】実施形態の半導体記憶装置の一例を示すブロック図。
【図２】実施形態の半導体記憶装置の一例を示す模式斜視図。
【図３】実施形態の半導体記憶装置のメモリセルアレイの一例を示す模式斜視図。
【図４】（ａ）は実施形態の半導体記憶装置の一例を示す模式平面図であり、（ｂ）は図４（ａ）におけるＢ−Ｂ断面図。
【図５】図４（ａ）におけるＡ−Ａ断面図。
【図６】実施形態の半導体記憶装置における選択トランジスタの模式平面図。
【図７】実施形態の半導体記憶装置の製造方法を示す模式図。
【図８】実施形態の半導体記憶装置の製造方法を示す模式図。
【図９】実施形態の半導体記憶装置の製造方法を示す模式図。
【図１０】実施形態の半導体記憶装置の製造方法を示す模式図。
【図１１】実施形態の半導体記憶装置の製造方法を示す模式図。
【図１２】実施形態の半導体記憶装置の製造方法を示す模式図。
【図１３】実施形態の半導体記憶装置の製造方法を示す模式図。
【図１４】実施形態の半導体記憶装置の製造方法を示す模式図。
【図１５】実施形態の半導体記憶装置の製造方法を示す模式図。
【図１６】実施形態の半導体記憶装置の製造方法を示す模式図。
【図１７】実施形態の半導体記憶装置の製造方法を示す模式図。
【図１８】実施形態の半導体記憶装置の製造方法を示す模式図。
【図１９】実施形態の半導体記憶装置の製造方法を示す模式図。
【図２０】実施形態の半導体記憶装置の製造方法を示す模式図。
【図２１】実施形態の半導体記憶装置の製造方法を示す模式図。
【図２２】実施形態の半導体記憶装置の製造方法を示す模式図。
【図２３】実施形態の半導体記憶装置の製造方法を示す模式図。
【図２４】実施形態の半導体記憶装置の製造方法を示す模式図。
【図２５】実施形態の半導体記憶装置の製造方法を示す模式図。
【図２６】実施形態の半導体記憶装置の製造方法を示す模式図。
【図２７】実施形態の半導体記憶装置の製造方法を示す模式図。
【図２８】実施形態の半導体記憶装置の製造方法を示す模式図。
【図２９】実施形態の半導体記憶装置の製造方法を示す模式図。
【図３０】実施形態の半導体記憶装置の製造方法を示す模式図。
【発明を実施するための形態】
【０００７】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００８】
図１は、実施形態の半導体記憶装置の一例を示すブロック図である。
【０００９】
実施形態の半導体記憶装置は、メモリセルアレイ５０を有する。図３、４（ａ）などを参照して後述するように、メモリセルアレイ５０は、複数のグローバルビット線ＧＢＬと、複数のワード線ＷＬと、複数のビット線（またはローカルビット線）ＢＬと、ワード線ＷＬとビット線ＢＬとの間に設けられた複数の抵抗変化膜３０と、複数のゲート電極（または選択ゲート）ＳＧと、を有する。
【００１０】
また、実施形態の半導体記憶装置は、上位ブロック１０３、ＷＬデコーダ１０２、ＧＢＬデコーダ１０４、セレクターデコーダ１０５などを含む制御回路を有する。
【００１１】
メモリセルアレイ５０の各ワード線ＷＬにはＷＬデコーダ１０２が接続されている。各グローバルビット線ＧＢＬには、データの読み出し、書き込み、消去機能を持つドライバを含むＧＢＬデコーダ１０４が接続されている。各ゲート電極ＳＧには、セレクターデコーダ１０５が接続されている。
【００１２】
ＷＬデコーダ１０２は、上位ブロック１０３からのアドレス情報を基に、メモリセルアレイ５０の書き込み、消去を行うセルに接続されているワード線ＷＬを選択する。ＧＢＬデコーダ１０４は、上位ブロック１０３からのアドレス情報を基に、メモリセルアレイ５０の書き込み、消去を行うセルに接続されているグローバルビット線ＧＢＬを選択する。セレクターデコーダ１０５は、上位ブロック１０３からのアドレス情報を基に、メモリセルアレイ５０の書き込み、消去を行うセルに接続されているゲート電極ＳＧを選択する。
【００１３】
電源１０１は、読み出し、書き込み、消去のそれぞれの動作に対応した所定の電圧の組み合わせを生成し、選択されたワード線ＷＬのバイアス電圧と非選択ワード線ＷＬのバイアス電圧をＷＬデコーダ１０２へ送り、選択グローバルビット線ＧＢＬのバイアス電圧と非選択グローバルビット線ＧＢＬのバイアス電圧をＧＢＬデコーダ１０４へ送り、選択ゲート電圧をセレクターデコーダ１０５へ送る。これにより、メモリセルアレイ５０の所定のメモリセルに対して、データの読み出し、書き込み、消去が可能となる。
【００１４】
図２は、実施形態の半導体記憶装置の一例を示す模式斜視図である。
【００１５】
メモリセルアレイ５０と、メモリセルアレイ５０を制御する制御回路は、共通の基板６０上に集積形成され、１チップ化されている。
【００１６】
基板６０は、例えばシリコン基板である。その基板６０上に、配線層や、前述した上位ブロック１０３、ＷＬデコーダ１０２、ＧＢＬデコーダ１０４、セレクターデコーダ１０５などの制御回路（または周辺回路）を含む回路層７０が形成されている。制御回路は、例えばＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）を含む。
【００１７】
回路層７０の上に、メモリセルアレイ５０を含むメモリ層８０が形成されている。複数のメモリセルアレイ５０がメモリ層８０に形成されている。
【００１８】
各メモリセルアレイ５０の周囲に制御回路との電気的接続部が形成され、メモリセルアレイ５０と周辺の接続部を単位とした複数のブロックがメモリ層８０にマトリクス状に配置されている。
【００１９】
制御回路の配線は、メモリセルアレイ５０との接続部を除き、メモリセルアレイ５０の配線よりも緩いデザインルールで形成されている。
【００２０】
また、メモリ８０層の端部領域には、スルーホールを介して制御回路の入出力部と接続された端子を含む、装置の入出力部９０が形成されている。この入出力部９０は、パッケージ工程においてリードフレームにボンディングされる。
【００２１】
回路層７０の上にメモリ層８０を積層することで、制御回路の保護膜に相当する膜をメモリセルアレイ５０に形成される絶縁膜で兼用することが可能となる。また、メモリセルアレイ５０と制御回路が、基板６０の主面に対して垂直な方向に電気的に結合するため、チップ面積の増大を伴わずに動作時間の短縮や、同時に読み書きできるセル数の大幅な増加が可能となる。
【００２２】
次に、メモリセルアレイ５０の詳細について説明する。
【００２３】
図３は、メモリセルアレイ５０の一例を示す模式斜視図である。  
図４（ａ）は、メモリセルアレイ５０の模式平面図である。  
図５は、図４（ａ）におけるＡ−Ａ断面図である。
【００２４】
前述した図２に示す回路層７０またはメモリ層８０に設けられた絶縁層上に、複数のグローバルビット線ＧＢＬが設けられている。グローバルビット線ＧＢＬは、Ｘ方向（第１の方向）に延びている。複数のグローバルビット線ＧＢＬが、Ｙ方向（第２の方向）に離間して配列されている。グローバルビット線ＧＢＬは、例えば金属材料からなる。Ｙ方向で隣り合うグローバルビット線ＧＢＬ間には、図１５に示す絶縁膜３１が設けられている。
【００２５】
Ｘ方向及びＹ方向は、基板６０の主面に対して平行な面内で直交している。また、基板６０の主面に対して垂直で、Ｘ方向及びＹ方向に直交する方向をＺ方向（第３の方向）とする。
【００２６】
グローバルビット線ＧＢＬ上には、図５に示すように、絶縁層１１が設けられている。その絶縁層１１上には、選択トランジスタ（選択素子）ＳＴのゲート電極ＳＧが設けられている。
【００２７】
ゲート電極ＳＧは、図３、４（ａ）に示すように、Ｙ方向に延びている。複数のゲート電極ＳＧがＸ方向に離間して配列されている。
【００２８】
グローバルビット線ＧＢＬの上には、例えば柱状の半導体層１０が設けられている。ここで、柱状とは、角が丸くなった四角形、円形、楕円形なども含まれる。複数のグローバルビット線ＧＢＬの上に、複数の半導体層１０がＸ方向及びＹ方向にマトリクス状に配置されている。
【００２９】
半導体層１０は、導電層１３とチャネル層１４と導電層１５を有する。グローバルビット線ＧＢＬの上に、グローバルビット線ＧＢＬに接して導電層１３が設けられている。導電層１３の上にチャネル層１４が設けられ、チャネル層１４の上に導電層１５が設けられている。
【００３０】
導電層１３、チャネル層１４、および導電層１５は、不純物を含む例えば多結晶シリコンで形成されている。導電層１３及び導電層１５は、チャネル層１４よりも高濃度に不純物を含む。
【００３１】
チャネル層１４とゲート電極ＳＧとの間には、ゲート絶縁膜１６が設けられている。
【００３２】
グローバルビット線ＧＢＬとビット線ＢＬとの間に、半導体層１０、ゲート電極ＳＧ、およびゲート絶縁膜１６を含む選択トランジスタＳＴが設けられている。
【００３３】
選択トランジスタＳＴは、絶縁層１２で覆われている。絶縁層１２上には、以下に説明する積層体が設けられている。
【００３４】
図５に示すように、Ｚ方向において、絶縁層１２上には、絶縁層２０とワード線ＷＬが交互に積層されている。
【００３５】
図３に示すように、１つのレイヤーには、Ｙ方向に延びる複数のワード線ＷＬがＸ方向に離間して配列されている。異なるレイヤーのワード線ＷＬ間には、図５に示す絶縁層２０が設けられている。
【００３６】
選択トランジスタＳＴの半導体層１０上には、例えば柱状のビット線ＢＬが設けられている。ビット線ＢＬの下端は、半導体層１０における導電層１５に接している。複数の柱状のビット線ＢＬが、Ｘ方向及びＹ方向にマトリクス状に配置されている。
【００３７】
Ｘ方向で隣り合うワード線ＷＬの間で、複数のビット線ＢＬがＹ方向に配列されている。また、Ｙ方向で隣り合うビット線ＢＬの間には、図示しない絶縁膜が設けられている。  ビット線ＢＬとワード線ＷＬとの間には、抵抗変化膜３０が設けられている。抵抗変化膜３０は、ビット線ＢＬにおけるＸ方向に向く両側面に設けられている。Ｘ方向で隣り合うワード線ＷＬは、抵抗変化膜３０を介して、ビット線ＢＬを挟んでいる。
【００３８】
図４（ａ）に示すように、複数のワード線ＷＬはＸ方向の１本置きに共通の配線につながっている。すなわち、複数のワード線ＷＬのうちＸ方向で１本置きのワード線は同一の電圧が与えられる。
【００３９】
ゲート電極ＳＧに与えられた電位により選択トランジスタＳＴがオンすると、ビット線ＢＬはグローバルビット線ＧＢＬと電気的に接続する。選択トランジスタＳＴは、複数のビット線ＢＬから選択するビット線ＢＬを選択する。
【００４０】
抵抗変化膜３０は、相対的に抵抗が低い状態（セット状態）と抵抗が高い状態（リセット状態）とを電気的にスイッチング可能で、データを不揮発に記憶する。
【００４１】
高抵抗状態の抵抗変化膜３０は、ビット線ＢＬ及びワード線ＷＬを通じて、ある一定以上の電圧が印加されると低抵抗状態に遷移する。低抵抗状態の抵抗変化膜３０は、ビット線ＢＬ及びワード線ＷＬを通じて、ある一定以上の電流が流れると、高抵抗状態に遷移する。
【００４２】
抵抗変化膜３０は金属酸化物等からなる。具体的には、抵抗変化膜３０は、例えば、ＨｆＯ、ＴｉＯ２、ＺｎＭｎ２Ｏ４、ＮｉＯ、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３、炭素等の材料の少なくとも１つを含む薄膜で形成することが可能である。
【００４３】
また、抵抗変化膜３０には多結晶若しくはアモルファス状態のＳｉ、または、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＩｎＡｓＰ、ＧａＮ、ＳｉＣ、ＳｉＯ、ＳｉＯＮ、ＳｉＮ、ＨｆＳｉＯ、ＡｌＯなどを用いることができる。また、抵抗変化膜３０には上述した材料の積層膜を用いることもできる。また、抵抗変化膜３０とビット線ＢＬとの間に、例えば、Ａｇ、Ａｕ、Ｔｉ、Ｎｉ、Ｃｏ、Ａｌ、Ｆｅ、Ｃｒ、Ｃｕ、Ｗ、Ｈｆ、Ｔａ、Ｐｔ、Ｒｕ、ＺｒまたはＩｒや、その窒化物あるいは炭化物などの電極を配置することができる。また、電極として、多結晶シリコンに上記材料を添加した材料を用いることもできる。
【００４４】
図６（ｂ）は、選択トランジスタＳＴの模式平面図である。
【００４５】
チャネル層１４は、例えば四角形状の平面形状に形成されている。ゲート絶縁膜１６は、チャネル層１４のＸ方向に向く第１の側面１４Ｘ及びＹ方向に向く第２の側面１４Ｙに設けられている。すなわち、ゲート絶縁膜１６は、チャネル層１４の全側面を覆っている。
【００４６】
ゲート電極ＳＧは、ゲート絶縁膜１６を介してチャネル層１４の第１の側面１４Ｘ及び第２の側面１４Ｙに対向しつつＹ方向に延びている。ゲート電極ＳＧは、ゲート絶縁膜１６を介して、チャネル層１４の全側面を囲んでいる。
【００４７】
複数のゲート電極ＳＧはＸ方向で分離されている。また、Ｙ方向に配列された複数のチャネル層１４の間にゲート絶縁膜１６を介してゲート電極ＳＧが形成されている。その結果、Ｙ方向に隣接する選択トランジスタＳＴはゲート電極ＳＧを共有している。
【００４８】
Ｘ方向及びＹ方向にマトリクス状に配置された複数のチャネル層１４の間隔を適切に設定することで、後述するように、チャネル層１４の側面にほぼ等方的に膜を堆積させるプロセス（以降「サイドウォールデポジションプロセス」と称する場合がある）により、Ｘ方向では分離されＹ方向ではつながったゲート電極ＳＧを形成することができる。
【００４９】
すなわち、図６（ａ）に示すように、複数のチャネル層１４のＸ方向の間隔ＳｘをＹ方向の間隔Ｓｙよりも大きくする。
【００５０】
Ｙ方向に隣り合うチャネル層１４に形成されたゲート絶縁膜１６間の間隔Ｓｙがゲート電極材料膜の膜厚ｄ０の２倍よりも狭いことから、チャネル層１４の第２の側面１４Ｙに堆積したゲート電極材料はＹ方向の隙間でつながり、Ｙ方向の隙間に埋め込まれる。一方、Ｘ方向に隣り合うチャネル層１４に形成されたゲート絶縁膜１６間の間隔Ｓｘはゲート電極材料膜の膜厚ｄ０の２倍よりも広いので、チャネル層１４の第１の側面１４Ｘに堆積したゲート電極材料はＸ方向で隣り合うチャネル層１４間には埋め込まれない。Ｘ方向の隙間の底部にはＸ方向でつながるようにゲート電極材料が堆積されるが、成膜後にエッチバックすることにより底部のゲート電極材料は除去され、ゲート電極ＳＧはＸ方向で分離される。
【００５１】
また、複数のチャネル層１４のＸ方向の周期Ｐｘを、Ｙ方向の周期Ｐｙよりも大きくすると、等方的なサイドウォールデポジションプロセスにより、Ｘ方向では分離されＹ方向ではつながったゲート電極ＳＧが、より形成しやすくなる。
【００５２】
選択トランジスタＳＴは、幅が極狭い領域をチャネルとして利用している。このため、メモリセルにデータを書き込み、または、読み出すための電流を確保することが難しい場合がある。
【００５３】
そこで、実施形態によれば、チャネル層１４の二側面のみでなく、全側面（例えば、四側面）にゲート絶縁膜１６を介してゲート電極ＳＧを形成しており、柱状のチャネル層１４の全側面をチャネルとして利用することができる。これにより、選択トランジスタＳＴのオン電流を大幅に増加させることができる。
【００５４】
すなわち、実施形態によれば、メモリセルの３次元積層構造を用いても、簡素なセルデコード方式が実現可能であり、さらに、大きなオン電流を得ることが可能となる。
【００５５】
図４（ａ）に示すように、各ゲート電極ＳＧのＹ方向の端部には、コンタクト４０が設けられている。
【００５６】
コンタクト４０は、隣り合うメモリセルアレイ５０の間の領域で、図２に示す回路層７０に形成された制御回路の配線に接続されている。すなわち、ゲート電極ＳＧは、コンタクト４０を介して図１に示すセレクターデコーダ１０５と電気的に接続されている。
【００５７】
例えば、ゲート電極ＳＧの端部から、下層の回路層７０に向けて延びたコンタクトホール内に導電材料が埋め込まれて、コンタクト４０が形成される。
【００５８】
コンタクト４０が設けられたゲート電極ＳＧの端部の下には、グローバルビット線ＧＢＬは設けられていない。したがって、ゲート電極ＳＧの端部から下方に延びるコンタクト４０は、グローバルビット線ＧＢＬと接続しないようにすることができる。
【００５９】
図４（ａ）に示すように、Ｘ方向で隣り合うゲート電極ＳＧに設けられたそれぞれのコンタクト４０は、Ｙ方向において同じ側の端部には配置されず、反対側の端部に配置されている。すなわち、Ｘ方向で隣り合うゲート電極ＳＧにおいて、一方のゲート電極ＳＧはＹ方向の一方の端部でコンタクト４０を介して制御回路中の素子（トランジスタなど）と接続され、他方のゲート電極ＳＧはＹ方向の他方の端部でコンタクト４０を介して制御回路中の素子と接続されている。
【００６０】
そして、コンタクト４０が設けられたゲート電極ＳＧの端部は、コンタクト４０が設けられていないゲート電極ＳＧの端部よりもＹ方向に突出している。
【００６１】
したがって、複数のコンタクト４０は、ゲート電極ＳＧ１本分以上の間隔を隔ててＸ方向に配列されている。このため、Ｘ方向におけるゲート電極ＳＧ間ピッチが短くなっても、Ｘ方向に隣接するコンタクト４０間の距離を離すことができる。
【００６２】
図４（ｂ）は、図４（ａ）におけるＢ−Ｂ線に沿った断面を表す。図４（ｂ）に示すように、コンタクト４０は、ゲート電極ＳＧの上面及び側面に接している。コンタクト４０の下端は、制御回路中の素子に接続されている。
【００６３】
次に、実施形態のメモリセルアレイ５０の形成方法について説明する。
【００６４】
図７（ａ）〜図１５は、メモリセルアレイ５０の形成方法の一例を示す模式斜視図である。図７（ａ）〜図１５は、２つのグローバルビット線ＧＢＬ上に４つのビット線ＢＬが配置される領域を示す。
【００６５】
図２に示す基板６０上に回路層７０が形成され、さらに図示しない絶縁層を介して、グローバルビット線ＧＢＬの材料となる例えば金属材料層が図７（ａ）に示すように形成される。この金属材料層は、エッチングにより加工され、図７（ｂ）に示すように、Ｘ方向に延び、Ｙ方向に分離されたラインアンドスペースパターンのグローバルビット線ＧＢＬが形成される。各グローバルビット線ＧＢＬは、Ｘ方向に延びている。
【００６６】
Ｙ方向で隣り合うグローバルビット線ＧＢＬの間には、図７（ｃ）に示すように、絶縁膜３１が埋め込まれる。
【００６７】
次に、グローバルビット線ＧＢＬ及び絶縁膜３１上に、図７（ｃ）に示すように、導電層１３、チャネル層１４、および導電層１５を含む半導体層１０を形成する。
【００６８】
導電層１３及び導電層１５は、例えば、Ｎ型不純物を含むＮ＋シリコン層である。導電層１３及び導電層１５のＮ型不純物濃度は、例えば、１×１０２０ｃｍ−３である。
【００６９】
チャネル層１４は、例えば、Ｐ型不純物を含むＰ−シリコン層である。チャネル層１４のＰ型不純物濃度は、導電層１３及び導電層１４のＮ型不純物濃度よりも低く、例えば１×１０１８ｃｍ−３である。
【００７０】
次に、半導体層１０を、ＲＩＥ（Reactive Ion Etching）法により、図８（ａ）に示すように、Ｘ方向に延び、Ｙ方向に分離されたラインアンドスペースパターンに加工する。さらに、ＲＩＥ法により、図８（ｂ）に示すように、半導体層１０をＸ方向にも分離する。これにより、グローバルビット線ＧＢＬ上に、複数の柱状の半導体層１０が形成される。
【００７１】
このとき、図６（ａ）に示すように、複数の半導体層１０のＸ方向の間隔Ｓｘは、Ｙ方向の間隔Ｓｙよりも大きくされる。また、複数の半導体層１０のＸ方向の周期Ｐｘは、Ｙ方向の周期Ｐｙよりも大きくされる。
【００７２】
複数の半導体層１０間の隙間には絶縁層１１が埋め込まれる。その絶縁層１１は、エッチバックされ、図９（ａ）に示すように、絶縁層１１の上面が、導電層１３とチャネル層１４との境界よりもわずかに導電層１３側の位置に後退する。絶縁層１１は、例えばシリコン酸化層である。
【００７３】
次に、半導体層１０間の隙間の底部（絶縁層１１の上面）、半導体層１０の側面および上面に、コンフォーマルにゲート絶縁膜１６を形成する。その後、エッチングにより、半導体層１０間の隙間の底部および半導体層１０の上面に堆積したゲート絶縁膜１６は、図９（ｂ）に示すように除去される。ゲート絶縁膜１６は、半導体層１０の全側面に形成される。ゲート絶縁膜１６は、例えばシリコン酸化膜である。
【００７４】
次に、図９（ｂ）の構造における露出部分に、ゲート電極材料膜を例えばＣＶＤ（Chemical Vapor Deposition）法で堆積させる。ゲート電極材料膜は、例えば、不純物を含む多結晶シリコン膜である。
【００７５】
このとき、複数の半導体層１０のＹ方向の間隔Ｓｙは、ゲート絶縁膜１６の膜厚の２倍よりも広く、ゲート絶縁膜１６の膜厚の２倍とゲート電極材料膜の膜厚ｄ０の２倍の和よりも狭い。その結果、図６（ｂ）に示すように、チャネル層１４（半導体層１０）の第２の側面１４Ｙに堆積したゲート電極材料膜はＹ方向の隙間でつながり、Ｙ方向の隙間に埋め込まれる。
【００７６】
一方、複数の半導体層１０のＸ方向の間隔Ｓｘは、ゲート絶縁膜１６の膜厚の２倍とゲート電極材料膜の膜厚ｄ０の２倍の和よりも広いので、半導体層１０の第１の側面１４Ｘに堆積したゲート電極材料膜はＸ方向で隣り合う半導体層１０間には埋め込まれない。すなわち、Ｘ方向で隣り合う半導体層１０間には隙間が残される。
【００７７】
また、複数の半導体層１０のＸ方向の周期Ｐｘを、Ｙ方向の周期Ｐｙよりも大きくしていることで、前述したようなサイドウォールデポジションプロセスにより、Ｘ方向では分離されＹ方向ではつながったゲート電極ＳＧが、より形成しやすくなる。
【００７８】
複数の半導体層１０間の隙間の底部（絶縁層１１の上面）、および半導体層１０の上面に堆積したゲート電極材料膜は、エッチバックにより、図１０（ａ）に示すように除去される。さらに、このエッチバックにより、ゲート電極材料膜の上端は、チャネル層１４と導電層１５との境界よりもわずかに導電層１５側の位置に後退する。
【００７９】
Ｘ方向の隙間の底部にはＸ方向でつながるようにゲート電極材料膜が堆積されるが、上記エッチバックによりＸ方向の隙間に形成されたＺ方向における膜厚が膜厚ｄ０であるゲート電極材料膜は除去され、ゲート電極ＳＧはＸ方向で分離される。
【００８０】
したがって、ゲート電極ＳＧは、ゲート絶縁膜１６を介して例えば柱状の半導体層１０の全側面を囲みつつ、Ｙ方向ではつながり、Ｘ方向では分離される。
【００８１】
Ｘ方向で分離されたゲート電極ＳＧ間の隙間、およびゲート電極ＳＧの上には、図１０（ｂ）に示すように、絶縁層１２が埋め込まれる。絶縁層１２は、例えば、シリコン酸化層である。
【００８２】
半導体層１０上に堆積した絶縁層１２はエッチバックされ、平坦化される。
【００８３】
その絶縁層１２および半導体層１０の上には、図１１に示すように、複数層のワード線ＷＬと複数層の絶縁層２０とを含む積層体が形成される。
【００８４】
例えば、ワード線ＷＬは、窒化チタン（ＴｉＮ）を主成分とする層であり、絶縁層２０は、酸化シリコン（ＳｉＯ２）を主成分とする層である。
【００８５】
絶縁層２０とワード線ＷＬは交互に積層される。なお、ワード線ＷＬの積層数は図示する数に限らない。その積層体における最下層の絶縁層２０の膜厚及び最上層の絶縁層２０の膜厚は、ワード線ＷＬ間の絶縁層２０の膜厚よりも厚くすることができる。
【００８６】
上記積層体は、ＲＩＥ法により、図１２に示すように、Ｙ方向に延び、Ｘ方向に分離されたラインアンドスペースパターンに加工される。積層体は、Ｘ方向で隣り合う半導体層１０の間の領域の上（絶縁層１２の上）にフィン状に残される。
【００８７】
ワード線ＷＬを含む積層体のＸ方向を向く両側面には、図１３に示すように、抵抗変化膜３０が形成される。
【００８８】
抵抗変化膜３０は、フィン状の積層体をコンフォーマルに覆うように形成され、積層体の上面に堆積した抵抗変化膜３０、および積層体間の隙間の底部に堆積した抵抗変化膜３０はエッチングにより除去される。
【００８９】
抵抗変化膜３０を形成した後、Ｘ方向で隣り合う積層体の間に、図１４に示すように、ビット線ＢＬの材料となる、例えばＮ型不純物を含む多結晶シリコンを埋め込む。
【００９０】
積層体の上に堆積された多結晶シリコンは、ＣＭＰ（Chemical Mechanical Polishing）法により除去される。
【００９１】
その後、多結晶シリコンを、ＲＩＥ法により、図１５に示すようにＹ方向に分離する。また、抵抗変化膜３０もＹ方向に分離することができる。
【００９２】
これにより、半導体層１０上のそれぞれに例えば柱状のビット線ＢＬが形成される。Ｙ方向で隣り合うビット線ＢＬ間には、図示しない絶縁層が埋め込まれる。Ｘ方向で隣り合うビット線ＢＬの間には、抵抗変化膜３０を介してワード線ＷＬが形成されている。
【００９３】
実施形態によれば、Ｘ方向及びＹ方向においてワード線ＷＬ及びビット線ＢＬは一定周期で形成可能であり、Ｚ方向においてワード線ＷＬとビット線ＢＬとは自己整合的に交差するように形成できる。したがって、製造の際のメモリセルアレイ内の位置合わせ精度は緩くすることが可能であり、製造を容易に行うことができる。したがって、実施形態によれば、高集積半導体記憶装置を安価に提供することができる。
【００９４】
次に、コンタクト４０が形成されるゲート電極ＳＧのＹ方向の端部の形成方法について説明する。
【００９５】
図１６（ａ）〜図１８（ｂ）は、ゲート電極ＳＧの端部の形成方法の第１の具体例を示す。  
図１６（ａ）、図１７（ａ）、および図１８（ａ）は、メモリセルアレイのＹ方向の端の領域の模式平面図である。  
図１６（ｂ）、図１７（ｂ）、および図１８（ｂ）は、それぞれ、図１６（ａ）、図１７（ａ）、および図１８（ａ）におけるＸ−Ｘ断面図である。  
図１６（ａ）及び（ｂ）は、前述した図８（ｂ）に示す工程に対応する。
【００９６】
複数の半導体層１０のＹ方向の配列の端の外側領域には、端部パターン４１が形成される。端部パターン４１は、半導体層１０と同じ材料で同時に成膜及び加工される。
【００９７】
ただし、Ｙ方向の端部領域にはグローバルビット線ＧＢＬは形成されず、端部パターン４１は絶縁層の上に例えば柱状に形成される。端部パターン４１はＸ方向よりもＹ方向に長い形状にすることができる。端部パターン４１の下の絶縁層は、図８（ｂ）に示すグローバルビット線ＧＢＬ間の絶縁層３１と同時に形成された絶縁層である。
【００９８】
端部パターン４１のＸ方向の幅は、半導体層１０のＸ方向の幅と略等しい。端部パターン４１のＹ方向の幅は、半導体層１０のＹ方向の幅よりも大きい。
【００９９】
最も端の半導体層１０と、端部パターン４１との間の間隔ｄ１は、Ｙ方向で隣り合う半導体層１０間のＹ方向の間隔Ｓｙと同じかそれ以下である。
【０１００】
また、最も端の半導体層１０と、端部パターン４１との間の間隔ｄ１は、Ｘ方向で隣り合う端部パターン４１間のＸ方向の間隔ｄ２よりも小さい。
【０１０１】
次に、図９（ｂ）を参照して前述したように、半導体層１０間及び端部パターン４１間の隙間の底部に絶縁層１１を形成する。その後、半導体層１０の全側面にゲート絶縁膜１６が形成される。このとき、図１７（ａ）に示すように、端部パターン４１の全側面にも、ゲート絶縁膜１６と同じ膜の絶縁膜４２が形成される。
【０１０２】
次に、ゲート絶縁膜１６を介して半導体層１０の全側面を囲むように、ゲート電極ＳＧが形成される。前述したように、Ｙ方向で隣り合う半導体層１０間の隙間を埋め、且つＸ方向で隣り合う半導体層１０間に隙間が生じるように、ゲート電極ＳＧが形成される。
【０１０３】
このとき、図１７（ａ）に示すように、端部パターン４１の全側面も絶縁膜４２を介してゲート電極ＳＧで囲まれる。
【０１０４】
そして、最も端の半導体層１０と、端部パターン４１との間の間隔ｄ１はゲート絶縁膜の膜厚の２倍とゲート電極ＳＧの膜厚の２倍の和よりも狭いことから、最も端の半導体層１０と、端部パターン４１との間にゲート電極ＳＧは埋め込まれる。したがって、半導体層１０の周囲を囲むゲート電極ＳＧと、端部パターン４１の周囲を囲むゲート電極ＳＧとがＹ方向につながる。
【０１０５】
Ｘ方向で隣り合う端部パターン４１の間の間隔ｄ２はゲート絶縁膜の膜厚の２倍とゲート電極ＳＧの膜厚の２倍の和よりも広いため、半導体層１０が配置された領域と同様に、端部パターン４１が配置された領域においても、ゲート電極ＳＧはＸ方向に分離される。
【０１０６】
そして、図１８（ａ）に示すように、端部パターン４１の側面に形成されたゲート電極ＳＧの一部を貫通して、下層の制御回路に達するコンタクトホールが形成され、そのコンタクトホール内に導電材料が埋め込まれ、ゲート電極ＳＧと制御回路とを接続するコンタクト４０が形成される。
【０１０７】
端部パターン４１の下にはグローバルビット線ＧＢＬが形成されず、端部パターン４１はグローバルビット線ＧＢＬと接続されていない。そのため、Ｘ方向に隣接する端部パターン４１は電気的に分離されている。よって、図４（ａ）に示すように、コンタクト４０が端部パターン４１に接していても、Ｘ方向に隣接するコンタクト４０は電気的に分離することができる。その結果、コンタクト４０とゲート電極ＳＧとの合わせ余裕を向上させることができる。また、端部パターン４１及びコンタクト４０は、図４（ａ）に示すような配置になっていてもよい。
【０１０８】
メモリセルアレイの端部領域に、適切な間隔で端部パターン４１を形成し、等方的なサイドウォールデポジションプロセスにより、端部パターン４１の側面にもゲート電極ＳＧが形成される。このため、簡易なプロセスで、Ｘ方向では分離されつつ、コンタクト４０が形成される位置まで途切れずに延在したゲート電極ＳＧを形成することができる。
【０１０９】
図１９（ａ）〜図２２（ｃ）は、ゲート電極ＳＧの端部の形成方法の第２の具体例を示す。  
図１９（ａ）、図２０（ａ）、図２１（ａ）、および図２２（ａ）は、メモリセルアレイのＹ方向の端の領域の模式平面図である。  
図１９（ｂ）、図２０（ｂ）、図２１（ｂ）、および図２２（ｂ）は、それぞれ、図１９（ａ）、図２０（ａ）、図２１（ａ）、および図２２（ａ）におけるＸ−Ｘ断面図である。  
図２０（ｃ）、図２１（ｃ）、および図２２（ｃ）は、それぞれ、図２０（ａ）、図２１（ａ）、および図２２（ａ）におけるＢ−Ｂ断面図である。  
図１９（ａ）及び（ｂ）は、前述した図８（ｂ）に示す工程に対応する。
【０１１０】
複数の半導体層１０のＹ方向の配列の端の外側領域９５には、グローバルビット線ＧＢＬは形成されていない。
【０１１１】
そして、半導体層１０の全側面にゲート絶縁膜１６を形成した後、複数の半導体層１０が配置された領域および前記外側領域９５に、図２０（ａ）及び（ｂ）に示すように、ゲート電極ＳＧを堆積させる。
【０１１２】
前述した実施形態と同様に、Ｙ方向で隣り合う半導体層１０間のＹ方向の隙間にはゲート電極ＳＧは埋め込まれるが、Ｘ方向で隣り合う半導体層１０のＸ方向の隙間においてはゲート電極ＳＧは底部をコンフォーマルに覆うにとどまる。したがって、Ｘ方向で隣り合う半導体層１０間には隙間９６が残される。また、図２０（ｃ）に示すように、外側領域９５では、ゲート電極ＳＧは絶縁層１１上に膜厚ｄ０で形成されている。
【０１１３】
次に、図２１（ａ）に示すように、外側領域９５のゲート電極ＳＧの上に選択的にマスク３５を形成する。マスク３５は、コンタクト４０が形成される領域の少なくとも一部と重なるように形成する。また、マスク３５は、半導体層１０の側面に形成されたゲート電極ＳＧの一部を包含するように形成される。
【０１１４】
次に、図２２（ａ）及び（ｂ）に示すように、ゲート電極ＳＧをエッチバックする。その後、マスク３５を除去する。これにより、複数の半導体層１０が配置された領域および外側領域９５で、ゲート電極ＳＧはＸ方向に分離される。また、半導体層１０の側面に形成されたゲート電極ＳＧは、Ｙ方向において外側領域９５まで引き出されるような形状となる。また、Ｙ方向において外側領域９５に引き出されたゲート電極ＳＧの長さｄ３は、ゲート電極ＳＧの膜厚ｄ０よりも大きい。
【０１１５】
そして、外側領域９５に形成されたゲート電極ＳＧの端部の一部を貫通、若しくは、上面及び側面を露出する、下層の制御回路に達するコンタクトホールが形成され、そのコンタクトホール内に導電材料が埋め込まれ、ゲート電極ＳＧと制御回路とを接続するコンタクト４０が形成される。
【０１１６】
第２の例においては、外側領域９５に引き出されたゲート電極ＳＧの長さをゲート電極ＳＧの膜厚よりも大きくすることができる。その結果、ゲート電極ＳＧとコンタクト４０との接触面積を大きくすることができる。また、ゲート電極ＳＧとコンタクト４０との合わせ余裕を大きくすることができる。
【０１１７】
図２３（ａ）〜図２６（ｂ）は、ゲート電極ＳＧの端部の形成方法の第３の具体例を示す。  
図２３（ａ）、図２４（ａ）、図２５（ａ）、および図２６（ａ）は、メモリセルアレイのＹ方向の端の領域の模式平面図である。  
図２３（ｂ）、図２４（ｂ）、図２５（ｂ）、および図２６（ｂ）は、それぞれ、図２３（ａ）、図２４（ａ）、図２５（ａ）、および図２６（ａ）におけるＸ−Ｘ断面図である。  
図２３（ｃ）、図２４（ｃ）、および図２５（ｃ）は、それぞれ、図２３（ａ）、図２４（ａ）、および図２５（ａ）におけるＢ−Ｂ断面図である。
【０１１８】
第３の具体例によれば、グローバルビット線ＧＢＬをＹ方向に分離しない状態で、グローバルビット線ＧＢＬ上に半導体層１０を形成する。そして、半導体層１０及びグローバルビット線ＧＢＬを、Ｘ方向に延び、Ｙ方向に分離されたラインアンドスペースパターンに加工する。このとき、外側領域９５に形成されていたグローバルビット線ＧＢＬは除去される。そのラインアンドスペースパターンのスペースには、図２３（ａ）に示すように、絶縁膜３６が埋め込まれる。
【０１１９】
同時に、複数の半導体層１０のＹ方向の配列の端の外側領域９５にも絶縁膜３６が埋め込まれる。その外側領域９５には、グローバルビット線ＧＢＬは形成されていない。その後、絶縁膜３６をエッチバックし、絶縁膜３６の上面を半導体層１０の上面とほぼ一致させる。
【０１２０】
そして、リソグラフィ技術などを用いて、半導体層１０と絶縁膜３６を一括加工し、半導体層１０及び絶縁膜３６を、図２４（ａ）に示すように、Ｘ方向に分離する。
【０１２１】
その結果、半導体層１０は、グローバルビット線ＧＢＬの上に略柱状に残される。また、絶縁膜３６は、Ｙ方向で隣り合う半導体層１０の間、およびＹ方向端部の半導体層１０から外側領域９５にＹ方向に延びる略柱状に残される。
【０１２２】
次に、図２５（ａ）に示すように、外側領域９５に絶縁膜３６を覆うようにマスク３７を形成し、半導体層１０間の絶縁膜３６をエッチングにより除去する。その結果、Ｙ方向で隣り合う半導体層１０の間の絶縁膜３６が除去される。また、マスク３７と、Ｙ方向端部の半導体層１０との間の間隔は、ゲート絶縁膜の膜厚の２倍とゲート電極ＳＧの膜厚の２倍の和よりも小さくする。その結果、外側領域９５に、Ｙ方向端部の半導体層１０と隔離した絶縁膜３６−１が形成される。絶縁膜３６−１はＹ方向に延びている。
【０１２３】
次に、図９（ａ）と同様に絶縁層１１を形成した後、半導体層１０の全側面にゲート絶縁膜１６が形成される。このとき、図２６（ａ）に示すように、外側領域９５に残された絶縁膜３６−１の全側面にも、ゲート絶縁膜１６と同じ膜の絶縁膜４２が形成される。
【０１２４】
次に、ゲート絶縁膜１６を介して半導体層１０の全側面を囲むように、ゲート電極ＳＧが形成される。前述したように、Ｙ方向で隣り合う半導体層１０間の隙間を埋め、且つＸ方向で隣り合う半導体層１０間に隙間が生じるように、ゲート電極ＳＧが形成される。
【０１２５】
このとき、図２６（ａ）に示すように、絶縁膜３６−１の全側面も絶縁膜４２を介してゲート電極ＳＧで囲まれる。
【０１２６】
そして、最も端の半導体層１０と、絶縁膜３６−１との間の間隔はゲート絶縁膜の膜厚の２倍とゲート電極ＳＧの膜厚の２倍の和よりも狭いことから、最も端の半導体層１０と、絶縁膜３６−１との間にゲート電極ＳＧは埋め込まれる。したがって、半導体層１０の周囲を囲むゲート電極ＳＧと、絶縁膜３６−１の周囲を囲むゲート電極ＳＧとがＹ方向につながる。
【０１２７】
Ｘ方向で隣り合う絶縁膜３６−１の間にはゲート電極ＳＧは埋め込まれず、半導体層１０が配置された領域と同様に、絶縁膜３６−１が配置された領域においても、ゲート電極ＳＧはＸ方向に分離される。
【０１２８】
そして、絶縁膜３６−１の側面に形成されたゲート電極ＳＧの一部を貫通して、下層の制御回路に達するコンタクトホールが形成され、そのコンタクトホール内に導電材料が埋め込まれ、ゲート電極ＳＧと制御回路とを接続するコンタクト４０が形成される。なお、絶縁膜３６−１とコンタクト４０が接していてもよい。その結果、ゲート電極ＳＧとコンタクト４０との合わせ余裕を大きくすることができる。
【０１２９】
図２７（ａ）〜図２９（ｂ）は、ゲート電極ＳＧの端部の形成方法の第４の具体例を示す。  
図２７（ａ）、図２８（ａ）、および図２９（ａ）は、メモリセルアレイのＹ方向の端の領域の模式平面図である。  
図２７（ｂ）、図２８（ｂ）、および図２９（ｂ）は、それぞれ、図２７（ａ）、図２８（ａ）、および図２９（ａ）におけるＸ−Ｘ断面図である。  
図２７（ａ）及び（ｂ）は、前述した図８（ｂ）に示す工程に対応する。
【０１３０】
複数の半導体層１０のＹ方向の配列の端の外側領域９５には、グローバルビット線ＧＢＬは形成されていない。
【０１３１】
そして、複数の半導体層１０が配置された領域および外側領域９５の全面に絶縁膜３８を形成した後、絶縁膜３８をエッチバックし、絶縁膜３８の上面を半導体層１０の上面とほぼ一致させる。次に、図２８（ａ）に示すように、絶縁膜３８をパターニングする。
【０１３２】
絶縁膜３８は、Ｘ方向に離間して配列され、Ｙ方向に延びる複数の第１ライン部３８ａを有する。また、絶縁膜３８は、外側領域９５に形成され、Ｘ方向に延びる第２ライン部３８ｂを有する。複数の第１ライン部３８ａの端部は第２ライン部３８ｂにつながっている。
【０１３３】
第２ライン部３８ｂは、Ｙ方向の最も端の半導体層１０に対して距離ｄ３を隔てて配置されている。この距離ｄ３は、半導体層１０のＹ方向の間隔Ｓｙよりも大きい。第１ライン部３８ａは、Ｘ方向で隣り合う半導体層１０の間でＹ方向に延びている。
【０１３４】
複数の半導体層１０が配置された領域、および外側領域９５は、絶縁膜３８の第１ライン部３８ａおよび第２ライン部３８ｂによって、Ｙ方向に延びる複数の矩形状（スリット状）領域に仕切られている。
【０１３５】
次に、図９（ａ）と同様に絶縁層１１を形成する。そして、半導体層１０の全側面にゲート絶縁膜１６を形成した後、絶縁膜３８によって囲まれた複数の矩形状（スリット状）領域に、図２９（ａ）に示すように、ゲート電極ＳＧを埋め込む。
【０１３６】
これにより、複数の半導体層１０が配置された領域および外側領域９５でＸ方向に分離されつつ、複数の半導体層１０が配置された領域および外側領域９５でＹ方向につながって延びるゲート電極ＳＧが形成される。
【０１３７】
そして、外側領域９５に形成されたゲート電極ＳＧの端部の一部を貫通して、下層の制御回路に達するコンタクトホールが形成され、そのコンタクトホール内に導電材料が埋め込まれ、ゲート電極ＳＧと制御回路とを接続するコンタクト４０が形成される。
【０１３８】
この第４の具体例の場合、図３０（ａ）、（ｂ）に示すように複数の半導体層１０のＸ方向の間隔Ｓｘは、Ｙ方向の間隔Ｓｙ以下にすることができる。図３０（ａ）及び（ｂ）は、それぞれ、図２９（ａ）及び（ｂ）に対応する図を表す。
【０１３９】
実施形態の半導体記憶装置によれば、前記ゲート電極の前記第２の方向の前記端部の下には、前記グローバルビット線が設けられていない。
【０１４０】
実施形態の半導体記憶装置によれば、前記第１の方向で隣り合う前記ゲート電極において、第１のゲート電極は前記第２の方向の一方の端部のみに前記コンタクトを有し、第２のゲート電極は前記第２の方向の他方の端部のみに前記コンタクトを有する。
【０１４１】
実施形態の半導体記憶装置によれば、前記コンタクトが設けられた前記ゲート電極の端部は、前記コンタクトが設けられていない前記ゲート電極の端部よりも前記第２の方向に突出している。
【０１４２】
実施形態の半導体記憶装置によれば、前記端部パターンの側面に設けられた絶縁膜をさらに備え、前記端部パターンと前記第１半導体層との距離は、前記ゲート絶縁膜の膜厚の２倍と前記ゲート電極の膜厚の２倍の和よりも小さい。
【０１４３】
実施形態の半導体記憶装置によれば、前記端部パターンの前記第１半導体層の側面に設けられた絶縁膜をさらに備え、前記絶縁膜は、前記ゲート絶縁膜と同じ材料であり、前記ゲート電極の一部は、前記絶縁膜を介して前記端部パターンの側面に設けられている。
【０１４４】
実施形態の半導体記憶装置によれば、前記端部パターンは前記第２の方向に延びている。
【０１４５】
実施形態の半導体記憶装置によれば、前記コンタクトは前記端部パターンと接している。
【０１４６】
実施形態の半導体記憶装置の製造方法によれば、第１の方向に延び、前記第１の方向に対して交差する第２の方向に離間して配列された複数のグローバルビット線上に、前記第１の方向及び前記第２の方向に離間して配列され、前記グローバルビット線の上方の第３の方向に延びる複数の半導体層を形成する工程と、前記半導体層の側面にゲート絶縁膜を形成する工程と、前記第１の方向の前記半導体層の間には隙間を生じさせ、前記第２の方向の前記半導体層の間には埋め込まれるように、前記ゲート絶縁膜を介して前記半導体層の前記側面にゲート電極を形成する工程と、前記第１の方向の前記半導体層の間の領域の上に、それぞれ交互に積層された複数の絶縁層と複数のワード線とを有し、前記第１の方向に離間し、前記第２の方向に延びる複数の積層体を形成する工程と、前記積層体の前記第１の方向に向く側面に、抵抗変化膜を形成する工程と、前記第１の方向で隣り合う前記ワード線の間に前記抵抗変化膜を介して、前記第２の方向に離間し、前記第３の方向に延びる複数のビット線を形成する工程と、を備えている。
【０１４７】
実施形態の半導体記憶装置の製造方法によれば、前記複数の半導体層の前記第１の方向の間隔は前記第２の方向の間隔よりも大きい。
【０１４８】
実施形態の半導体記憶装置の製造方法によれば、前記ゲート電極を形成する工程は、第１膜厚のゲート電極材料膜を堆積させる工程と、前記半導体層の前記第１の方向に向く側面に形成された前記ゲート電極材料膜、および前記第２の方向の前記半導体層の間に形成された前記ゲート電極材料膜を残すとともに、前記第１の方向の前記半導体層の間に形成された前記ゲート電極材料膜を除去する工程と、を有する。
【０１４９】
実施形態の半導体記憶装置の製造方法によれば、前記複数の半導体層の前記第２の方向の配列の端の外側領域に端部パターンを形成し、前記ゲート電極を前記第２の方向の端の前記半導体層と前記端部パターンとの間に埋め込むとともに、前記第１の方向で隣り合う前記端部パターン間に隙間が生じるように、前記端部パターンの前記第１の方向に向く側面に前記ゲート電極を形成する。
【０１５０】
実施形態の半導体記憶装置の製造方法によれば、前記複数の半導体層が配置された領域、および前記複数の半導体層の前記第２の方向の配列の端の外側領域の全面に前記ゲート電極を形成した後、前記外側領域に選択的にマスクを形成して前記ゲート電極をエッチバックし、前記複数の半導体層が配置された領域および前記外側領域で、前記ゲート電極を前記第１の方向に分離する。
【０１５１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１５２】
１０…半導体層、１４…チャネル層、１６…ゲート絶縁膜、２０…層間絶縁層、３０…抵抗変化膜、ＧＢＬ…グローバルビット線、ＷＬ…ワード線、ＢＬ…ビット線、ＳＧ…ゲート電極
【図１】
2015119179.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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