(57)【要約】【課題】オフ電流を増加させることなく、しきい値電圧を変調させることのできる４端子トンネルＦｉｎＦＥＴを提供する。【解決手段】チャネル部Ｃをｘ方向に挟むソース部Ｓとドレイン部Ｄ、およびチャネル部Ｃをｘ方向と直交するｙ方向に挟む駆動用ゲートＧ１とＶｔｈ制御用ゲートＧ２と、によって４端子トンネルＦｉｎＦＥＴを構成する。そして、ソース部Ｓを、駆動用ゲートＧ１側に位置する相対的に高濃度（１０１７〜１０２１ｃｍ−３）の第２ソース部Ｓ２と、Ｖｔｈ制御用ゲートＧ２側に位置する相対的に低濃度（１０１５〜１０１９ｃｍ−３）の第１ソース部Ｓ１とにより構成する。駆動用ゲートＧ１側に設けられた第２ソース部Ｓ２によってトンネル確率の低下を防止し、Ｖｔｈ制御用ゲートＧ２側に設けられた第１ソース部Ｓ１によってオフ電流を増加させることなく、しきい値電圧を変調させる。【選択図】図１
2015053453.tif 000002
【特許請求の範囲】
【請求項１】
支持基板の主面に形成された埋め込み絶縁層と、
前記埋め込み絶縁層の上面に設けられた、平面視において四角形状であるチャネル部と、
前記チャネル部を挟んで、第１方向に対向するように、前記埋め込み絶縁層の上面に設けられた第１導電型のソース部と、前記第１導電型と異なる第２導電型のドレイン部と、
前記チャネル部を挟んで、前記第１方向と前記埋め込み絶縁層の上面において直交する第２方向に対向するように、前記埋め込み絶縁層の上面に設けられた駆動用ゲートとしきい値電圧制御用ゲートと、
前記チャネル部と前記駆動用ゲートとの間および前記チャネル部と前記しきい値電圧制御用ゲートとの間に設けられたゲート絶縁膜と、
を有し、
前記ソース部は、
前記しきい値電圧制御用ゲート側に位置する第１ソース部と、
前記駆動用ゲート側に位置する第２ソース部と、
から構成され、
前記第１ソース部の不純物濃度が前記第２ソース部の不純物濃度よりも低い、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記チャネル部の不純物濃度は１０１５〜１０２０ｃｍ−３、
前記ドレイン部の不純物濃度は１０１５〜１０２１ｃｍ−３、
前記第１ソース部の不純物濃度は１０１５〜１０１９ｃｍ−３、
前記第２ソース部の不純物濃度は１０１７〜１０２１ｃｍ−３である、半導体装置。
【請求項３】
請求項１または２記載の半導体装置において、
前記第２ソース部の前記第２方向に沿った幅は、前記チャネル部の前記第２方向に沿った幅よりも小さく、
前記第２ソース部の前記第２方向に沿った幅は、０．５〜４９．５ｎｍであり、
前記チャネル部の前記第２方向に沿った幅は、１〜５０ｎｍである、半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記チャネル部はＳｉ、Ｇｅ、ＳｉＧｅ、またはIII−Ｖ材料からなる、半導体装置。
【請求項５】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記駆動用ゲートおよび前記しきい値電圧制御用ゲートは、金属膜を下層とし、多結晶シリコン膜を上層とする積層膜からなる、半導体装置。
【請求項６】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記ゲート絶縁膜はＳｉＯ２よりも誘電率の高い高誘電率材料からなる、半導体装置。
【請求項７】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記チャネル部は、前記第１導電型または前記第２導電型である、半導体装置。
【請求項８】
支持基板の主面に形成された埋め込み絶縁層と、
前記埋め込み絶縁層の上面に設けられた、平面視において四角形状であるチャネル部と、
前記チャネル部を挟んで、第１方向に対向するように、前記埋め込み絶縁層の上面に設けられた第１導電型のソース部と、前記第１導電型と異なる第２導電型のドレイン部と、
前記チャネル部を挟んで、前記第１方向と前記埋め込み絶縁層の上面において直交する第２方向に対向するように、前記埋め込み絶縁層の上面に設けられた駆動用ゲートとしきい値電圧制御用ゲートと、
前記チャネル部と前記駆動用ゲートとの間および前記チャネル部と前記しきい値電圧制御用ゲートとの間に設けられたゲート絶縁膜と、
を有し、
前記ソース部の前記第２方向に沿った幅は、前記チャネル部の前記第２方向に沿った幅よりも小さく、
前記ソース部と前記チャネル部との境界面において、
前記駆動用ゲート側の前記ソース部の端部と、前記駆動用ゲート側の前記チャネル部の端部とは接しており、
前記しきい値電圧制御用ゲート側の前記ソース部の端部と、前記しきい値電圧制御用ゲート側の前記チャネル部の端部とが離間している、半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記チャネル部の不純物濃度は１０１５〜１０２０ｃｍ−３、
前記ドレイン部の不純物濃度は１０１５〜１０２１ｃｍ−３、
前記ソース部の不純物濃度は１０１７〜１０２１ｃｍ−３である、半導体装置。
【請求項１０】
請求項８または９記載の半導体装置において、
前記ソース部と前記チャネル部との境界面において、前記しきい値電圧制御用ゲート側の前記ソース部の端部から、前記しきい値電圧制御用ゲート側の前記チャネル部の端部までの距離は、０．５ｎｍ以上である、半導体装置。
【請求項１１】
請求項８または９記載の半導体装置において、
前記ソース部の前記第２方向に沿った幅は、０．５〜４９．５ｎｍであり、
前記チャネル部の前記第２方向に沿った幅は、１〜５０ｎｍである、半導体装置。
【請求項１２】
請求項８〜１１のいずれか１項に記載の半導体装置において、
前記チャネル部はＳｉ、Ｇｅ、ＳｉＧｅ、またはIII−Ｖ材料からなる、半導体装置。
【請求項１３】
請求項８〜１１のいずれか１項に記載の半導体装置において、
前記駆動用ゲートおよび前記しきい値電圧制御用ゲートは、金属膜を下層とし、多結晶シリコン膜を上層とする積層膜からなる、半導体装置。
【請求項１４】
請求項８〜１１のいずれか１項に記載の半導体装置において、
前記ゲート絶縁膜はＳｉＯ２よりも誘電率の高い高誘電率材料からなる、半導体装置。
【請求項１５】
請求項８〜１１のいずれか１項に記載の半導体装置において、
前記チャネル部は、前記第１導電型または前記第２導電型である、半導体装置。
【請求項１６】
（ａ）支持基板の主面上に埋め込み絶縁層を介して、第１方向に沿って順に配置された第１ソース部、チャネル部、およびドレイン部を有する第１半導体部を形成する工程、
（ｂ）前記第１ソース部の前記第１方向に沿う第１側面から、前記第１ソース部に第１導電型の不純物をイオン注入する工程、
（ｃ）前記第１側面と対向し、前記第１ソース部の前記第１方向に沿う第２側面に、第２ソース部を構成する前記第１導電型の第２半導体部をエピタキシャル成長法により形成する工程、
（ｄ）前記ドレイン部の前記第１方向に沿う第３側面と、前記第３側面と対向し、前記ドレイン部の前記第１方向に沿う第４側面とから、前記ドレイン部に前記第１導電型と異なる第２導電型の不純物をイオン注入する工程、
（ｅ）前記チャネル部の前記第１方向に沿う第５側面に、ゲート絶縁膜を介してしきい値電圧制御用ゲートを形成し、前記第５側面と対向し、前記チャネル部の前記第１方向に沿う第６側面に、ゲート絶縁膜を介して駆動用ゲートを形成する工程、
を含み、
前記第１ソース部の前記第１側面と、前記チャネル部の前記第５側面とが、平面視において同一直線上に位置し、
前記第１ソース部の前記第１側面から前記第２側面までの距離が、前記チャネル部の前記第５側面から前記第６側面までの距離よりも小さい、半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
前記第１ソース部の不純物濃度が前記第２ソース部の不純物濃度よりも低い、半導体装置の製造方法。
【請求項１８】
請求項１６または１７記載の半導体装置の製造方法において、
前記第２ソース部の前記第１方向と前記埋め込み絶縁層の上面で直交する第２方向に沿った幅は、０．５〜４９．５ｎｍであり、
前記チャネル部の前記第２方向に沿った幅は、１〜５０ｎｍである、半導体装置の製造方法。
【請求項１９】
請求項１６〜１８のいずれか１項に記載の半導体装置の製造方法において、
前記第１半導体部は、前記第１導電型または前記第２導電型である、半導体装置の製造方法。
【請求項２０】
請求項１６記載の半導体装置の製造方法において、
前記（ｃ）工程は、さらに、
（ｃ１）前記第１半導体部を覆う保護膜を前記埋め込み絶縁層の上面に形成する工程、
（ｃ２）前記（ｃ１）工程の後、アニール処理を施して、前記保護膜を結晶化させる工程、
（ｃ３）前記（ｃ２）工程の後、前記第１ソース部の前記第２側面を覆う前記保護膜に、Ａｒをイオン注入する工程、
（ｃ４）前記（ｃ３）工程の後、前記第１ソース部の前記第２側面を覆う前記保護膜をウェットエッチングにより除去して、前記第１ソース部の前記第２側面を露出する工程、
（ｃ５）前記（ｃ４）工程の後、前記第１ソース部の前記第２側面に、前記第１導電型の前記第２半導体部を前記エピタキシャル成長法により形成する工程、
を含む、半導体装置の製造方法。
【請求項２１】
請求項２０記載の半導体装置の製造方法において、
前記保護膜はＨｆＯ２である、半導体装置の製造方法。
【請求項２２】
（ａ）支持基板の主面上に埋め込み絶縁層を介して、第１方向に沿って順に配置された第１ソース部、チャネル部、およびドレイン部を有する第１半導体部を形成する工程、
（ｂ）前記ソース部の前記第１方向に沿う第１側面と、前記第１側面に対向し、前記ソース部の前記第１方向に沿う第２側面とから、前記ソース部に第１導電型の不純物をイオン注入する工程、
（ｃ）前記ドレイン部の前記第１方向に沿う第３側面と、前記第３側面に対向し、前記ドレイン部の前記第１方向に沿う第４側面とから、前記ドレイン部に前記第１導電型と異なる第２導電型の不純物をイオン注入する工程、
（ｄ）前記チャネル部の前記第１方向に沿う第５側面に、ゲート絶縁膜を介してしきい値電圧制御用ゲートを形成し、前記第５側面と対向し、前記チャネル部の前記第１方向に沿う第６側面に、ゲート絶縁膜を介して駆動用ゲートを形成する工程、
を含み、
前記ソース部の前記第２側面と、前記チャネル部の前記第６側面とが、平面視において同一直線上に位置し、
前記ソース部の前記第１側面から前記第２側面までの距離が、前記チャネル部の前記第５側面から前記第６側面までの距離よりも小さい、半導体装置の製造方法。
【請求項２３】
請求項２２記載の半導体装置の製造方法において、
前記ソース部の前記第１側面から前記第２側面までの距離と、前記チャネル部の前記第５側面から前記第６側面までの距離との差は、０．５ｎｍ以上である、半導体装置の製造方法。
【請求項２４】
請求項２２または２３記載の半導体装置の製造方法において、
前記第１半導体部は、前記第１導電型または前記第２導電型である、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Complementary Metal Oxide Semiconductor）の消費電力を低減するため、動作電圧を低電圧化する必要がある。これに対しては、スイッチング特性が急峻なスティープ・スロープ・デバイス（Steep Slope Device）への置き換えが有望視されている。スティープ・スロープ・デバイスとしては、トンネルＦＥＴ（Field Effect Transistor）が有力な候補の一つとして挙げられている。トンネルＦＥＴは低電圧動作を想定しているので、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）より精密なしきい値電圧（Ｖｔｈ）の設計および制御が必要となる。このため、バックバイアスによるしきい値電圧の制御などが期待されている。
【０００３】
本技術分野の背景技術として、例えば第６０回応用物理学会春季学術講演会、２０１３年、２７ｐ−ＰＢ５−６（非特許文献１）がある。この学術講演会では、トンネルＦＥＴのゲートを駆動用ゲートとしきい値電圧制御用ゲートとに分離して、それぞれ独立に制御できるようにしたｐ型の４端子トンネルＦｉｎＦＥＴが提案されている。この４端子トンネルＦｉｎＦＥＴでは、動作電圧領域においてしきい値電圧を変調（シフト）することができる。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】第６０回応用物理学会春季学術講演会、２０１３年、２７ｐ−ＰＢ５−６
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、前記非特許文献１において提案されたｐ型の４端子トンネルＦｉｎＦＥＴでは、しきい値電圧を正側へ変調させるため、しきい値電圧制御用ゲートに電圧を印加すると、ある一定の電圧を超えた時点で、しきい値電圧制御用ゲートとソースとの間にオフ電流が流れて、ｐ型の４端子トンネルＦｉｎＦＥＴがオン状態となるという問題がある。
【０００６】
そこで、本発明は、オフ電流を増加させることなく、しきい値電圧を変調させることのできる４端子トンネルＦｉｎＦＥＴを提供する。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明は、チャネル部を第１方向に挟むソース部とドレイン部、およびチャネル部を第１方向と直交する第２方向に挟む駆動用ゲートとしきい値電圧制御用ゲート、によって４端子トンネルＦｉｎＦＥＴを構成する。そして、ソース部を、駆動用ゲート側に位置する相対的に高濃度（１０１７〜１０２１ｃｍ−３）の第２ソース部と、しきい値電圧制御用ゲート側に位置する相対的に低濃度（１０１５〜１０１９ｃｍ−３）の第１ソース部とにより構成する。
【発明の効果】
【０００８】
本発明によれば、オフ電流を増加させることなく、しきい値電圧を変調させることのできる４端子トンネルＦｉｎＦＥＴを提供することができる。
【０００９】
上記した以外の課題、構成および効果は、以下の実施の形態の説明により明らかにされる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１による４端子トンネルＦｉｎＦＥＴの平面図である。
【図２】実施の形態１による４端子トンネルＦｉｎＦＥＴのゲート長方向に沿った断面図（図１のＩａ−Ｉｂ線に沿った断面図）である。
【図３】（ａ）は実施の形態１による４端子トンネルＦｉｎＦＥＴのチャネル部の断面図（図１のIIａ−IIｂ線に沿った断面図）、（ｂ）は実施の形態１による４端子トンネルＦｉｎＦＥＴのソース部の断面図（図１のIIIａ−IIIｂ線に沿った断面図）である。
【図４】比較例による４端子トンネルＦｉｎＦＥＴの平面図である。
【図５】実施の形態１による４端子トンネルＦｉｎＦＥＴおよび比較例による４端子トンネルＦｉｎＦＥＴのドレイン電流（｜ＩＤ｜）と駆動用ゲートのゲート電圧（ＶＧ１）との関係を示すグラフ図である。
【図６】実施の形態１による４端子トンネルＦｉｎＦＥＴの製造工程を説明する図である。（ａ）は平面図、（ｂ）は同図（ａ）のＩａ−Ｉｂ線に沿った断面図、（ｃ）は同図（ａ）のIIａ−IIｂ線に沿った断面図である。
【図７】図６に続く、４端子トンネルＦｉｎＦＥＴの製造工程中の図である。（ａ）は平面図、（ｂ）は同図（ａ）のＩａ−Ｉｂ線に沿った断面図、（ｃ）は同図（ａ）のIIａ−IIｂ線に沿った断面図である。
【図８】図７に続く、４端子トンネルＦｉｎＦＥＴの製造工程中の図である。（ａ）は平面図、（ｂ）は同図（ａ）のＩａ−Ｉｂ線に沿った断面図、（ｃ）は同図（ａ）のIIIａ−IIIｂ線に沿った断面図である。
【図９】図８に続く、４端子トンネルＦｉｎＦＥＴの製造工程中の図である。（ａ）は平面図、（ｂ）は同図（ａ）のＩａ−Ｉｂ線に沿った断面図、（ｃ）は同図（ａ）のIVａ−IVｂ線に沿った断面図である。
【図１０】図９に続く、４端子トンネルＦｉｎＦＥＴの製造工程中の図である。（ａ）は平面図、（ｂ）は同図（ａ）のＩａ−Ｉｂ線に沿った断面図、（ｃ）は同図（ａ）のIIａ−IIｂ線に沿った断面図である。
【図１１】図１０に続く、４端子トンネルＦｉｎＦＥＴの製造工程中の図である。（ａ）は平面図、（ｂ）は同図（ａ）のＩａ−Ｉｂ線に沿った断面図、（ｃ）は同図（ａ）のIIIａ−IIIｂ線に沿った断面図である。
【図１２】図１１に続く、４端子トンネルＦｉｎＦＥＴの製造工程中の図である。（ａ）は平面図、（ｂ）は同図（ａ）のＩａ−Ｉｂ線に沿った断面図、（ｃ）は同図（ａ）のIIIａ−IIIｂ線に沿った断面図である。
【図１３】図１２に続く、４端子トンネルＦｉｎＦＥＴの製造工程中の図である。（ａ）は平面図、（ｂ）は同図（ａ）のＩａ−Ｉｂ線に沿った断面図、（ｃ）は同図（ａ）のIIIａ−IIIｂ線に沿った断面図である。
【図１４】図１３に続く、４端子トンネルＦｉｎＦＥＴの製造工程中の図である。（ａ）は平面図、（ｂ）は同図（ａ）のＩａ−Ｉｂ線に沿った断面図、（ｃ）は同図（ａ）のIIａ−IIｂ線に沿った断面図である。
【図１５】図１４に続く、４端子トンネルＦｉｎＦＥＴの製造工程中の図である。（ａ）は平面図、（ｂ）は同図（ａ）のＩａ−Ｉｂ線に沿った断面図、（ｃ）は同図（ａ）のIIａ−IIｂ線に沿った断面図である。
【図１６】図１５に続く、４端子トンネルＦｉｎＦＥＴの製造工程中の図である。（ａ）は平面図、（ｂ）は同図（ａ）のＩａ−Ｉａ線に沿った断面図、（ｃ）は同図（ａ）のIIａ−IIｂ線に沿った断面図である。
【図１７】実施の形態１によるシリコン（Ｓｉ）チャネルを用いた４端子トンネルＦｉｎＦＥＴおよびゲルマニウム（Ｇｅ）チャネルを用いた４端子トンネルＦｉｎＦＥＴのしきい値電圧シフト（ΔＶｔｈ＝Ｖｔｈ  ｉｎ  Ｇ１−Ｖｔｈ  ｉｎ  ＤＧ）とバックバイアス（ＶＢ＝ＶＧ２−Ｖｔｈ  ｉｎ  ＤＧ）との関係を示すグラフ図である。
【図１８】実施の形態１によるゲルマニウム（Ｇｅ）チャネルを用いた４端子トンネルＦｉｎＦＥＴのドレイン電流（｜ＩＤ｜）と駆動用ゲートのゲート電圧（ＶＧ１）との関係を示すグラフ図である。
【図１９】実施の形態１による４端子トンネルＦｉｎＦＥＴの変形例２を説明する断面図（図１のIIａ−IIｂ線に沿った断面図）である。
【図２０】実施の形態１による４端子トンネルＦｉｎＦＥＴの変形例３を説明する断面図（図１のIIａ−IIｂ線に沿った断面図）である。
【図２１】実施の形態２による４端子トンネルＦｉｎＦＥＴの平面図である。
【図２２】実施の形態２による４端子トンネルＦｉｎＦＥＴのゲート長方向に沿った断面図（図２１のＶａ−Ｖｂ線に沿った断面図）である。
【図２３】（ａ）は実施の形態２による４端子トンネルＦｉｎＦＥＴのチャネル部の断面図（図２１のVIａ−VIｂ線に沿った断面図）、（ｂ）は実施の形態２による４端子トンネルＦｉｎＦＥＴのソース部の断面図（図２１のVIIａ−VIIｂ線に沿った断面図）である。
【図２４】実施の形態２による４端子トンネルＦｉｎＦＥＴの製造工程を説明する図である。（ａ）は平面図、（ｂ）は同図（ａ）のＶａ−Ｖｂ線に沿った断面図、（ｃ）は同図（ａ）のVIａ−VIｂ線に沿った断面図である。
【図２５】図２４に続く、４端子トンネルＦｉｎＦＥＴの製造工程中の図である。（ａ）は平面図、（ｂ）は同図（ａ）のＶａ−Ｖｂ線に沿った断面図、（ｃ）は同図（ａ）のVIａ−VIｂ線に沿った断面図である。
【図２６】図２５に続く、４端子トンネルＦｉｎＦＥＴの製造工程中の図である。（ａ）は平面図、（ｂ）は同図（ａ）のＶａ−Ｖｂ線に沿った断面図、（ｃ）は同図（ａ）のVIIａ−VIIｂ線に沿った断面図である。
【図２７】図２６に続く、４端子トンネルＦｉｎＦＥＴの製造工程中の図である。（ａ）は平面図、（ｂ）は同図（ａ）のＶａ−Ｖｂ線に沿った断面図、（ｃ）は同図（ａ）のVIIIａ−VIIIｂ線に沿った断面図である。
【発明を実施するための形態】
【００１１】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１２】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１３】
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１４】
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本実施の形態を図面に基づいて詳細に説明する。
【００１６】
（実施の形態１）
実施の形態１による４端子トンネルＦｉｎＦＥＴの構造について図１〜図３を用いて説明する。図１は、実施の形態１による４端子トンネルＦｉｎＦＥＴの平面図である。図２は、実施の形態１による４端子トンネルＦｉｎＦＥＴのゲート長方向に沿った断面図（図１のＩａ−Ｉｂ線に沿った断面図）である。図３（ａ）は、実施の形態１による４端子トンネルＦｉｎＦＥＴのチャネル部の断面図（図１のIIａ−IIｂ線に沿った断面図）である。図３（ｂ）は、実施の形態１による４端子トンネルＦｉｎＦＥＴのソース部の断面図（図１のIIIａ−IIIｂ線に沿った断面図）である。
【００１７】
図１〜図３に示すように、４端子トンネルＦｉｎＦＥＴは、支持基板１の主面に形成された埋め込み絶縁層（ＢＯＸ（Buried Oxide）層）２上に６面（上面、下面、４つの側面）を備える、平面視における形状が四角である立体型のチャネル部Ｃを有する。さらに、チャネル部Ｃを挟んでｘ方向（第１方向、ゲート長方向）に設けられたソース部Ｓとドレイン部Ｄ、およびチャネル部Ｃを挟んで埋め込み絶縁層２の上面においてｘ方向と直交するｙ方向（第２方向）に設けられた駆動用ゲートＧ１としきい値電圧制御用ゲート（以下、Ｖｔｈ制御用ゲートと記す）Ｇ２、を有する。チャネル部Ｃと駆動用ゲートＧ１との間およびチャネル部ＣとＶｔｈ制御用ゲートＧ２との間にはゲート絶縁膜５が設けられている。チャネル部Ｃおよびドレイン部Ｄのｙ方向の幅Ｗ１は、例えば１〜５０ｎｍであり、代表的な値として２０ｎｍを例示することができる。
【００１８】
チャネル部Ｃは、ｐ型の単結晶シリコンからなり、その不純物濃度は、例えば１０１５〜１０２０ｃｍ−３である。
【００１９】
ソース部Ｓは、ｎ型不純物が導入されたｎ型の単結晶シリコンからなり、駆動用ゲートＧ１側に位置する第２ソース部Ｓ２と、Ｖｔｈ制御ゲートＧ２側に位置する第１ソース部Ｓ１とから構成される。第２ソース部Ｓ２の不純物濃度は相対的に高く、例えば１０１７〜１０２１ｃｍ−３であり、代表的な値として１０２０ｃｍ−３を例示することができる。これに対して、第１ソース部Ｓ１の不純物濃度は相対的に低く、例えば１０１５〜１０１９ｃｍ−３であり、代表的な値として１０１６ｃｍ−３を例示することができる。また、第２ソース部Ｓ２のｙ方向の幅ＷＳ２は、例えば０．５〜４９．５ｎｍであり、代表的な値として２ｎｍを例示することができる。第１ソース部Ｓ１のｙ方向の幅ＷＳ１は、例えば０．５〜４９．５ｎｍであり、代表的な値として１８ｎｍを例示することができる。
【００２０】
ドレイン部Ｄは、ｐ型不純物が導入されたｐ型の単結晶シリコンからなり、その不純物濃度は、、例えば１０１５〜１０２１ｃｍ−３である。
【００２１】
駆動用ゲートＧ１およびＶｔｈ制御用ゲートＧ２は互いに分離しており、例えば多結晶シリコンからなり、その厚さは、例えば５０〜８０ｎｍである。
【００２２】
ゲート絶縁膜５は、酸化シリコン（ＳｉＯ２）よりも誘電率の高い高誘電率材料（high-k材料）からなり、アルミニウムを添加した酸化ハフニウム（ＨｆＡｌＯｘ）などのハフニウム系絶縁膜を例示することができる。なお、図２中および図３中の符号４は、第１ソース部Ｓ１、チャネル部Ｃ、およびドレイン部Ｄの上面に形成された絶縁膜を示す。
【００２３】
実施の形態１による４端子トンネルＦｉｎＦＥＴは、ソース部Ｓの形状に特徴を有する。すなわち、前述したように、ソース部Ｓは第１ソース部Ｓ１と第２ソース部Ｓ２とから構成され、駆動用ゲートＧ１側には相対的に高濃度（例えば１０２０ｃｍ−３）の第２ソース部Ｓ２が形成され、Ｖｔｈ制御用ゲートＧ２側には相対的に低濃度（例えば１０１６ｃｍ−３）の第１ソース部Ｓ１が形成される。
【００２４】
駆動用ゲートＧ１側に相対的に高濃度の第２ソース部Ｓ２を形成したことにより、駆動時の４端子トンネルＦｉｎＦＥＴのトンネル確率を低下させることなく、オン電流を流すことができる。一方、Ｖｔｈ制御用ゲートＧ２側に相対的に低濃度の第１ソース部Ｓ１を形成したことにより、しきい値電圧を正側へ変調させるため、Ｖｔｈ制御用ゲートＧ２に電圧を印加しても、Ｖｔｈ制御用ゲートＧ２とソース部Ｓとの間にオフ電流が流れ難くなる。
【００２５】
図４は、比較例による４端子トンネルＦｉｎＦＥＴの平面図である。比較例による４端子トンネルＦｉｎＦＥＴでは、ソース部Ｓを全て相対的に高濃度（例えば１０２０ｃｍ−３）のｎ型の単結晶シリコンから構成している。その他の構成は、前述の図１〜図３に示した実施の形態１による４端子トンネルＦｉｎＦＥＴの構成と同様である。
【００２６】
図５は、実施の形態１による４端子トンネルＦｉｎＦＥＴおよび比較例による４端子トンネルＦｉｎＦＥＴのドレイン電流（｜ＩＤ｜）と駆動用ゲートのゲート電圧（ＶＧ１）との関係を示すグラフ図である。
【００２７】
図５に示すように、比較例による４端子トンネルＦｉｎＦＥＴ（前述の図４参照）では、Ｖｔｈ制御用ゲートのゲート電圧（ＶＧ２）が−１．４５Ｖになると、ソース部と駆動用ゲートとの間に流れるオフ電流が増加する。これに対して、実施の形態１による４端子トンネルＦｉｎＦＥＴ（前述の図１〜３参照）では、Ｖｔｈ制御用ゲートのゲート電圧（ＶＧ２）が−１．４５Ｖであっても、ソース部と駆動用ゲートとの間に流れるオフ電流は増加しない。これにより、実施の形態１による４端子トンネルＦｉｎＦＥＴでは、広い範囲の動作電圧領域において、Ｖｔｈ制御用ゲートを用いてしきい値電圧を変調できることが分かる。なお、図５中に示す点線は、チャネル部の上面および両側面がゲート絶縁膜を介してゲートに覆われた、いわゆるダブルゲートトンネルＦｉｎＦＥＴ（例えば前記非特許文献１参照）の特性の一例を示している。
【００２８】
次に、実施の形態１による４端子トンネルＦｉｎＦＥＴの製造方法の一例を図６〜図１６を用いて工程順に説明する。図６〜図１６の各々の（ａ）は、実施の形態１による４端子トンネルＦｉｎＦＥＴの平面図である。図６〜図１６の各々の（ｂ）は、実施の形態１による４端子トンネルＦｉｎＦＥＴのゲート長方向に沿った断面図である。図６〜図１６の各々の（ｃ）は、実施の形態１による４端子トンネルＦｉｎＦＥＴのゲート長方向と埋め込み絶縁層の上面において直交する方向に沿った断面図である。
【００２９】
まず、図６に示すように、ＳＯＩ基板を準備する。ＳＯＩ基板は、支持基板１と、支持基板１の主面に形成された埋め込み絶縁層２と、埋め込み絶縁層２の上面に形成された半導体層３とから構成されている。支持基板１は単結晶シリコンからなる。埋め込み絶縁層２は酸化シリコンからなり、その厚さは、例えば１〜２００ｎｍである。また、半導体層３は、例えばエピタキシャル成長法により形成されたｐ型の単結晶シリコンからなり、その不純物濃度は、例えば１０１５〜１０２０ｃｍ−３である。
【００３０】
次に、半導体層３の上面に絶縁膜４、例えば酸化シリコン膜を形成し、レジストパターンをマスクとしたドライエッチングにより絶縁膜４を加工して、絶縁膜４からなるハードマスクを形成する。続いて、レジストパターンを除去した後、絶縁膜４をマスクとしたドライッチングにより半導体層３を加工して、ｘ方向に延びる立体形状（Ｆｉｎ状）の半導体部３Ａを埋め込み絶縁層２の上面に形成する。
【００３１】
この半導体部３Ａは、チャネル部Ｃと、このチャネル部Ｃを挟んでｘ方向に設けられた第１ソース部Ｓ１とドレイン部Ｄと、を有する。さらに、後にＶｔｈ制御用ゲートが形成される側の第１ソース部Ｓ１の側面とチャネル部Ｃの側面とが、平面視においてｘ方向に沿って同一直線上に位置し、また、後に駆動用ゲートが形成される側の第１ソース部Ｓ１の側面とチャネル部Ｃの側面とが、平面視においてｘ方向に沿って同一直線上に位置しないように、半導体部３Ａは形成されている。そして、第１ソース部Ｓ１の一方の側面から他方の側面までの距離が、チャネル部Ｃの一方の側面から他方の側面までの距離よりも小さくなるように半導体部３Ａは形成されている。
【００３２】
チャネル部Ｃおよびドレイン部Ｄのｘ方向と直交するｙ方向の幅Ｗ１は、例えば１〜５０ｎｍ（代表的な値としては２０ｎｍ程度）である。しかし、第１ソース部Ｓ１のｙ方向の幅ＷＳ１は、例えば０．５〜４９．５ｎｍ（代表的な値としては１８ｎｍ程度）であり、チャネル部Ｃおよびドレイン部Ｄのｙ方向の幅Ｗ１よりも小さく形成される。
【００３３】
次に、図７に示すように、半導体部３Ａおよび絶縁膜４を覆うように、埋め込み絶縁層２の上面に高誘電率材料（high-k材料）からなるゲート絶縁膜５を形成する。ゲート絶縁膜５は、例えばＨｆＡｌＯｘからなり、例えばＡＬＤ（Atomic Layer Deposition）法により形成される。続いて、ゲート絶縁膜５上に多結晶シリコン膜６を形成する。多結晶シリコン膜６の厚さは、例えば１０〜２０ｎｍであり、例えばスパッタリング法により形成される。
【００３４】
次に、レジストパターンをマスクとしたドライエッチングにより多結晶シリコン膜６およびゲート絶縁膜５を加工して、チャネル部Ｃを覆うように多結晶シリコン膜６からなるゲートＧおよびゲート絶縁膜５を形成する。
【００３５】
次に、図８に示すように、ドレイン部Ｄを覆うように保護膜（例えばレジスト膜）７を形成した後、第１ソース部Ｓ１の一方の側面にｎ型不純物をイオン注入法により導入する。ｎ型不純物が導入される第１ソース部Ｓ１の一方の側面は、後にＶｔｈ制御用ゲートが形成される側の半導体部３Ａの側面である。ｎ型不純物は、埋め込み絶縁層２の上面に対して角度を有する斜め打ち込みにより第１ソース部Ｓ１に導入される。ｎ型不純物は、例えばヒ素（Ａｓ）であり、打ち込みエネルギーは、例えば５ｋｅＶ、ドーズ量は、例えば１×１０１５ｃｍ−２である。なお、保護膜７はドレイン部Ｄのみでなく、ゲートＧの上面も全て覆うように形成してもよい。
【００３６】
次に、図９に示すように、保護膜７を除去した後、第１ソース部Ｓ１を覆うように保護膜（例えばレジスト膜）８を形成した後、ドレイン部Ｄの両側面にｐ型不純物をイオン注入法により導入する。ｐ型不純物は、埋め込み絶縁層２の上面に対して角度を有する斜め打ち込みによりドレイン部Ｄに導入される。ｐ型不純物は、例えばフッ化ボロン（ＢＦ２）であり、打ち込みエネルギーは、例えば５ｋｅＶ、ドーズ量は、例えば１×１０１５ｃｍ−２である。なお、保護膜８は第１ソース部Ｓ１のみでなく、ゲートＧの上面も全て覆うように形成してもよい。また、フッ化ボロン（ＢＦ２）に代えてボロン（Ｂ）をイオン打ち込みしてもよい。
【００３７】
次に、図１０に示すように、保護膜８を除去した後、半導体部３Ａ、絶縁膜４、ゲート絶縁膜５、およびゲートＧを覆うように、埋め込み絶縁層２の上面に保護膜９を形成する。保護膜９は、例えば酸化ハフニウム（ＨｆＯ２）からなり、例えばＡＬＤ法により形成される。保護膜９の厚さは、例えば２．５ｎｍである。続いて、アニール処理を施して、保護膜９を結晶化させる。アニール処理の温度は、例えば７５０℃である。
【００３８】
次に、図１１に示すように、第１ソース部Ｓ１の他方の側面に形成された保護膜９を露出する保護膜（例えばレジスト膜）１０を形成した後、第１ソース部Ｓ１の他方の側面に形成された保護膜９にＡｒをイオン注入法により導入する。Ａｒが導入される保護膜９が形成された第１ソース部Ｓ１の他方の側面は、後に駆動用ゲートが形成される側の半導体部３Ａの側面である。Ａｒは、埋め込み絶縁層２の上面に対して角度を有する斜め打ち込みにより第１ソース部Ｓ１の他方の側面に形成された保護膜９に導入される。打ち込みエネルギーは、例えば５ｋｅＶ、ドーズ量は、例えば５×１０１４ｃｍ−２である。このＡｒのイオン打ち込みにより、第１ソース部Ｓ１の他方の側面に形成された保護膜９の結晶構造を崩すことができる。
【００３９】
次に、図１２に示すように、保護膜１０を除去した後、フッ化水素を含む溶液を用いたウェットエッチングにより、Ａｒがイオン打ち込みされた領域の保護膜９を除去して、第１ソース部Ｓ１の他方の側面を露出させる。結晶化したＨｆＯ２はフッ化水素により除去することはできないが、結晶化が崩れたＨｆＯ２はフッ化水素により除去することができる。従って、前工程でＡｒのイオン打ち込みにより結晶構造が崩れ、後に駆動用ゲートが形成される側の第１ソース部Ｓ１の他方の側面を露出させることができる。
【００４０】
その後、アニール処理を行い、半導体部３Ａに導入したｎ型不純物およびｐ型不純物の活性化を行う。これにより、１０１５〜１０２１ｃｍ−３（代表的な値としては１０１６ｃｍ−３程度）のｐ型不純物が導入されたドレイン部Ｄが形成され、１０１５〜１０１９ｃｍ−３（代表的な値としては１０１６ｃｍ−３程度）のｎ型不純物が導入された第１ソース部Ｓ１が形成される。
【００４１】
次に、図１３に示すように、露出した第１ソース部Ｓ１の他方の側面に、半導体層１２を形成する。半導体層１２は、例えばエピタキシャル成長法により形成されたｎ型の単結晶シリコンからなり、その厚さは、例えば０．５〜４９．５ｎｍ（代表的な値としては２ｎｍ程度）である。また、半導体層１２の不純物濃度は、第１ソース部Ｓ１よりも高く、例えば１０１７〜１０２１ｃｍ−３（代表的な値としては１０２０ｃｍ−３程度）である。
【００４２】
エピタキシャル成長法として、例えば減圧化学気相成長法を用いる。この場合、単結晶シリコンは、ジクロールシラン（ＳｉＨＣｌ）ガスと塩化水素（ＨＣｌ）ガスとを用いた、７００〜８００℃の温度の選択成長により形成される。半導体層１２を形成する前に、水素（Ｈ２）処理を行い、露出した第１ソース部Ｓ１の表面の自然酸化膜を除去する。
【００４３】
半導体層１２は第２ソース部Ｓ２を構成する。これにより、相対的に低濃度（例えば１０１６ｃｍ−３）の第１ソース部Ｓ１と相対的に高濃度（例えば１０２０ｃｍ−３）の第２ソース部Ｓ２とからなるソース部Ｓが構成される。そして、相対的に低濃度の第１ソース部Ｓ１は、後にＶｔｈ制御用ゲートが形成される側に設けられ、相対的に高濃度の第２ソース部Ｓ２は、後に駆動用ゲートが形成される側に設けられる。
【００４４】
次に、図１４に示すように、ソース部Ｓおよびドレイン部Ｄを覆うように保護膜（例えばレジスト膜）１１を形成した後、ゲートＧを覆う保護膜９にＡｒをイオン注入法により導入する。打ち込みエネルギーは、例えば５ｋｅＶ、ドーズ量は、例えば５×１０１４ｃｍ−２である。このＡｒのイオン打ち込みにより、ゲートＧを覆う保護膜９の結晶構造を崩すことができる。
【００４５】
次に、図１５に示すように、保護膜１１を除去した後、フッ化水素を含む溶液を用いたウェットエッチングにより、Ａｒがイオン打ち込みされた領域の保護膜９を除去して、ゲートＧを露出させる。
【００４６】
次に、図１６に示すように、チャネル部Ｃの上方に位置するゲートＧを除去してゲートＧを分離し、駆動用ゲートＧ１とＶｔｈ制御用ゲートＧ２とを形成する。以上の製造工程により、実施の形態１による４端子トンネルＦｉｎＦＥＴが略完成する。
【００４７】
なお、前述した実施の形態１による４端子トンネルＦｉｎＦＥＴでは、ソース部Ｓ、チャネル部Ｃ、およびドレイン部Ｄをそれぞれｎ型、ｐ型、およびｐ型の単結晶シリコンにより構成したが、これに限定されるものではない。例えばソース部Ｓ、チャネル部Ｃ、およびドレイン部Ｄをそれぞれｎ型、ｎ型、およびｐ型の単結晶シリコンにより構成してもよい。または、ソース部Ｓ、チャネル部Ｃ、およびドレイン部Ｄをそれぞれｐ型、ｎ型、およびｎ型の単結晶シリコンにより構成してもよく、あるいはｐ型、ｐ型、およびｎ型の単結晶シリコンにより構成してもよい。
【００４８】
このように、実施の形態１では、４端子トンネルＦｉｎＦＥＴのソース部Ｓを、駆動用ゲートＧ１側の相対的に高濃度の第２ソース部Ｓ２とＶｔｈ制御用ゲートＧ２側の相対的に低濃度の第１ソース部Ｓ１とにより構成する。駆動用ゲートＧ１側に相対的に高濃度の第２ソース部Ｓ２を形成することにより、駆動時の４端子トンネルＦｉｎＦＥＴのトンネル確率を低下させることなく、オン電流を流すことができる。一方、Ｖｔｈ制御用ゲートＧ２側に相対的に低濃度の第１ソース部Ｓ１を形成することにより、しきい値電圧を正側へ変調させるため、Ｖｔｈ制御用ゲートＧ２に電圧を印加しても、Ｖｔｈ制御用ゲートＧ２とソース部Ｓとの間にオフ電流が流れ難くなる。
【００４９】
＜実施の形態１の変形例１＞
前述した実施の形態１による４端子トンネルＦｉｎＦＥＴでは、半導体部３Ａにシリコン（Ｓｉ）を用いたが、これに限定されるものではない。例えばゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、またはIII−Ｖ材料（例えばインジウムガリウムヒ化物（ＩｎｘＧａＡｓ））を用いることができる。
【００５０】
図１７は、シリコン（Ｓｉ）チャネルを用いた４端子トンネルＦｉｎＦＥＴおよびゲルマニウム（Ｇｅ）チャネルを用いた４端子トンネルＦｉｎＦＥＴのしきい値電圧シフト（ΔＶｔｈ＝Ｖｔｈ  ｉｎ  Ｇ１−Ｖｔｈ  ｉｎ  ＤＧ）とバックバイアス（ＶＢ＝ＶＧ２−Ｖｔｈ  ｉｎ  ＤＧ）との関係を示すグラフ図である。ここで、しきい値電圧シフトとは、４端子トンネルＦｉｎＦＥＴのしきい値電圧（Ｖｔｈ  ｉｎ  Ｇ１）とダブルゲートトンネルＦｉｎＦＥＴのしきい値電圧（Ｖｔｈ  ｉｎ  ＤＧ）との差である。また、バックバイアスとは、４端子トンネルＦｉｎＦＥＴのＶｔｈ制御用ゲートのゲート電圧（ＶＧ２）とダブルゲートトンネルＦｉｎＦＥＴのしきい値電圧（Ｖｔｈ  ｉｎ  ＤＧ）との差である。
【００５１】
図１７に示すように、ゲルマニウム（Ｇｅ）チャネルを用いた４端子トンネルＦｉｎＦＥＴは、シリコン（Ｓｉ）チャネルを用いた４端子トンネルＦｉｎＦＥＴに比べて、バックゲート効果係数が大きくなり、小さいバックバイアスによって変調できることが分かる。
【００５２】
図１８は、実施の形態１によるゲルマニウム（Ｇｅ）チャネルを用いた４端子トンネルＦｉｎＦＥＴのドレイン電流（｜ＩＤ｜）と駆動用ゲートのゲート電圧（ＶＧ１）との関係を示すグラフ図である。
【００５３】
図１８に示すように、ｐ型チャネルの４端子トンネルＦｉｎＦＥＴのＶｔｈ制御用ゲートに−０．５Ｖのゲート電圧を印加した場合と、ｎ型チャネルの４端子トンネルＦｉｎＦＥＴのＶｔｈ制御用ゲートに＋０．５Ｖのゲート電圧を印加した場合とにおいて、駆動用ゲートが同じ仕事関数で対称なしきい値電圧を実現することができる。なお、図１８中に示す点線は、チャネル部の上面および両側面がゲート絶縁膜を挟んでゲートに覆われた、いわゆるダブルゲートトンネルＦｉｎＦＥＴの特性の一例を示している。
【００５４】
変形例１によるゲルマニウム（Ｇｅ）チャネルを用いた４端子トンネルＦｉｎＦＥＴにおいても、シリコン（Ｓｉ）チャネルを用いた４端子トンネルＦｉｎＦＥＴと同様に、ｐ型チャネルおよびｎ型チャネルを採用することができる。すなわち、ソース部Ｓ、チャネル部Ｃ、およびドレイン部Ｄをそれぞれｎ型、ｐ型、およびｐ型の単結晶ゲルマニウム、あるいはｎ型、ｎ型、およびｐ型の単結晶ゲルマニウムにより構成してもよい。または、ソース部Ｓ、チャネル部Ｃ、およびドレイン部Ｄをそれぞれｐ型、ｎ型、およびｎ型の単結晶ゲルマニウムにより構成してもよく、あるいはｐ型、ｐ型、およびｎ型の単結晶ゲルマニウムにより構成してもよい。
【００５５】
＜実施の形態１の変形例２＞
前述した実施の形態１による４端子トンネルＦｉｎＦＥＴでは、多結晶シリコン膜６からなるゲートＧを形成したが、これに限定されるものではない。例えばゲートＧを金属膜と多結晶シリコン膜との積層膜によって構成してもよい。
【００５６】
図１９は、金属膜と多結晶シリコン膜との積層膜によって構成されたゲートを備える４端子トンネルＦｉｎＦＥＴのチャネル部の断面図（図１のIIａ−IIｂ線に沿った断面図）である。
【００５７】
図１９に示すように、ゲート絶縁膜５と多結晶シリコン膜６との間に金属膜１３が形成されており、駆動用ゲートＧ１およびＶｔｈ制御用ゲートＧ２は下層を金属膜１３、上層を多結晶シリコン膜６とする積層膜によって構成される。その他の構造は、前述した実施の形態１による４端子トンネルＦｉｎＦＥＴの構造と同じである。金属膜１３は、例えば窒化チタン（ＴｉＮ）膜であり、その厚さは、例えば１０〜２０ｎｍである。
【００５８】
ゲート絶縁膜５と多結晶シリコン膜６とが直接接触すると、その接触面において不具合が生じて、動作電圧が上昇するなどの問題が発生することがある。そこで、金属膜１３を設けることにより、上記接触面における不具合を解消する。
【００５９】
＜実施の形態１の変形例３＞
前述した実施の形態１による４端子トンネルＦｉｎＦＥＴでは、半導体部３Ａの上面に絶縁膜４を形成したが、絶縁膜４を形成しなくてもよい。
【００６０】
図２０は、半導体部の上面に絶縁膜を形成しない４端子トンネルＦｉｎＦＥＴのチャネル部の断面図（図１のIIａ−IIｂ線に沿った断面図）である。
【００６１】
図２０に示すように、半導体部３Ａの上面には絶縁膜は形成されていない。その他の構造は、前述した実施の形態１による４端子トンネルＦｉｎＦＥＴの構造と同じである。半導体部３Ａの上面に絶縁膜を形成しないことにより、独立制御型のダブルゲート効果が得られる。
【００６２】
（実施の形態２）
前述の実施の形態１と相違する点は、４端子トンネルＦｉｎＦＥＴのソース部の構造である。
【００６３】
実施の形態２による４端子トンネルＦｉｎＦＥＴの構造について図２１〜図２３を用いて説明する。図２１は、実施の形態２による４端子トンネルＦｉｎＦＥＴの平面図である。図２２は、実施の形態２による４端子トンネルＦｉｎＦＥＴのゲート長方向に沿った断面図（図２１のＶａ−Ｖｂ線に沿った断面図）である。図２３（ａ）は、実施の形態２による４端子トンネルＦｉｎＦＥＴのチャネル部の断面図（図２１のVIａ−VIｂ線に沿った断面図）である。図２３（ｂ）は、実施の形態２による４端子トンネルＦｉｎＦＥＴのソース部の断面図（図２１のVIIａ−VIIｂ線に沿った断面図）である。
【００６４】
図２１〜図２３に示すように、４端子トンネルＦｉｎＦＥＴは、支持基板１の主面に形成された埋め込み絶縁層２上に６面（上面、下面、４つの側面）を備える、平面視における形状が四角である立体型のチャネル部Ｃを有する。さらに、チャネル部Ｃを挟んでｘ方向（第１方向、ゲート長方向）に設けられたソース部ＳＡとドレイン部Ｄ、およびチャネル部Ｃを挟んで埋め込み絶縁層２の上面においてｘ方向と直交するｙ方向（第２方向）に設けられた駆動用ゲートＧ１とＶｔｈ制御用ゲートＧ２、を有する。チャネル部Ｃと駆動用ゲートＧ１との間およびチャネル部ＣとＶｔｈ制御用ゲートＧ２との間にはゲート絶縁膜５が設けられている。チャネル部Ｃおよびドレイン部Ｄのｙ方向の幅Ｗ１は、例えば１〜５０ｎｍであり、代表的な値として２０ｎｍを例示することができる。しかし、ソース部ＳＡのｙ方向の幅Ｗ２は、上記幅Ｗ１よりも狭く、例えば０．５〜４９．５ｎｍであり、代表的な値として１８ｎｍを例示することができる。
【００６５】
チャネル部Ｃは、ｐ型の単結晶シリコンからなり、その不純物濃度は、例えば１０１５〜１０２０ｃｍ−３である。
【００６６】
ソース部ＳＡは、ｎ型不純物が導入されたｎ型の単結晶シリコンからなる。その不純物濃度は、例えば１０１７〜１０２１ｃｍ−３であり、代表的な値として１０２０ｃｍ−３を例示することができる。駆動用ゲートＧ１側のソース部ＳＡの側面とチャネル部Ｃの側面とが、平面視においてｘ方向に沿って同一直線上に位置するように、また、Ｖｔｈ制御用ゲートＧ２側のソース部ＳＡの側面とチャネル部Ｃの側面とが、平面視においてｘ方向に沿って同一直線上に位置しないように、ソース部ＳＡは形成されている。言い換えれば、ソース部ＳＡとチャネル部Ｃとの境界面において、駆動用ゲートＧ１側では、ソース部ＳＡの端部とチャネル部Ｃの端部とは接しているが、Ｖｔｈ制御用ゲートＧ２側では、ソース部ＳＡの端部とチャネル部Ｃの端部とは接しておらず、ソース部ＳＡの端部とチャネル部Ｃの端部とは所定の間隔を有している。
【００６７】
ソース部ＳＡとチャネル部Ｃとの境界面において、Ｖｔｈ制御用ゲートＧ２側のソース部ＳＡの端部とチャネル部Ｃの端部との距離Ｌ１は、例えば０．５ｎｍ以上であり、代表的な値として２ｎｍを例示することができる。
【００６８】
ドレイン部Ｄは、ｐ型不純物が導入されたｐ型の単結晶シリコンからなり、その不純物濃度は、例えば１０１５〜１０２１ｃｍ−３である。
【００６９】
駆動用ゲートＧ１およびＶｔｈ制御用ゲートＧ２は互いに分離しており、例えば多結晶シリコンからなり、その厚さは、例えば５０〜８０ｎｍである。
【００７０】
ゲート絶縁膜５は、酸化シリコン（ＳｉＯ２）よりも誘電率の高い高誘電率材料（high-k材料）からなり、例えばＨｆＡｌＯｘなどのハフニウム系絶縁膜を例示することができる。なお、図２２中および図２３中の符号４は、ソース部ＳＡ、チャネル部Ｃ、およびドレイン部Ｄの上面に形成された絶縁膜を示す。
【００７１】
実施の形態２による４端子トンネルＦｉｎＦＥＴは、ソース部ＳＡの形状に特徴を有する。すなわち、前述したように、ソース部ＳＡとチャネル部Ｃとの境界面において、駆動用ゲートＧ１側では、ソース部ＳＡの端部とチャネル部Ｃの端部とは接しているが、Ｖｔｈ制御用ゲートＧ２側では、ソース部ＳＡの端部とチャネル部Ｃの端部とは離間している。
【００７２】
駆動用ゲートＧ１側において、ソース部ＳＡの端部とチャネル部Ｃの端部とが接していることにより、駆動時の４端子トンネルＦｉｎＦＥＴのトンネル確率を低下させることなく、オン電流を流すことができる。一方、Ｖｔｈ制御用ゲートＧ２側において、ソース部ＳＡの端部とチャネル部Ｃの端部とが離間していることにより、しきい値電圧を正側へ変調させるため、Ｖｔｈ制御用ゲートＧ２に電圧を印加しても、Ｖｔｈ制御用ゲートＧ２とソース部ＳＡとの間にオフ電流が流れ難くなる。
【００７３】
次に、実施の形態２による４端子トンネルＦｉｎＦＥＴの製造方法の一例を図２４〜図２７を用いて工程順に説明する。図２４〜図２７の各々の（ａ）は、実施の形態２による４端子トンネルＦｉｎＦＥＴの平面図である。図２４〜図２７の各々の（ｂ）は、実施の形態２による４端子トンネルＦｉｎＦＥＴのゲート長方向に沿った断面図である。図２４〜図２７の各々の（ｃ）は、実施の形態２による４端子トンネルＦｉｎＦＥＴのゲート長方向と埋め込み絶縁層の上面において直交する方向に沿った断面図である。
【００７４】
まず、図２４に示すように、ＳＯＩ基板を準備する。ＳＯＩ基板は、支持基板１と、支持基板１の主面に形成された埋め込み絶縁層２と、埋め込み絶縁層２の上面に形成された半導体層３とから構成されている。支持基板１は単結晶シリコンからなる。埋め込み絶縁層２は酸化シリコンからなり、その厚さは、例えば１〜２００ｎｍである。また、半導体層３は、例えばエピタキシャル成長法により形成されたｐ型の単結晶シリコンからなり、その不純物濃度は、例えば１０１５〜１０２０ｃｍ−３である。
【００７５】
次に、半導体層３の上面に絶縁膜４、例えば酸化シリコン膜を形成し、レジストパターンをマスクとしたドライエッチングにより絶縁膜４を加工して、絶縁膜４からなるハードマスクを形成する。続いて、レジストパターンを除去した後、絶縁膜４をマスクとしたドライッチングにより半導体層３を加工して、ｘ方向に延びる立体形状（Ｆｉｎ状）の半導体部３Ｂを埋め込み絶縁層２の上面に形成する。
【００７６】
この半導体部３Ｂは、チャネル部Ｃと、このチャネル部Ｃを挟んでｘ方向に設けられたソース部ＳＡとドレイン部Ｄと、を有する。さらに、後に駆動用ゲートが形成される側のソース部ＳＡの側面とチャネル部Ｃの側面とが、平面視においてｘ方向に沿って同一直線上に位置し、また、後にＶｔｈ制御用ゲートが形成される側のソース部ＳＡの側面とチャネル部Ｃの側面とが、平面視においてｘ方向に沿って同一直線上に位置しないように、半導体部３Ｂは形成されている。そして、ソース部ＳＡの一方の側面から他方の側面までの距離が、チャネル部Ｃの一方の側面から他方の側面までの距離よりも小さくなるように半導体部３Ｂは形成されている。
【００７７】
チャネル部Ｃおよびドレイン部Ｄのｘ方向と直交するｙ方向の幅Ｗ１は、例えば１〜５０ｎｍ（代表的な値としては２０ｎｍ程度）である。しかし、ソース部ＳＡのｙ方向の幅Ｗ２は、例えば０．５〜４９．５ｎｍ（代表的な値としては１８ｎｍ程度）であり、チャネル部Ｃおよびドレイン部Ｄのｙ方向の幅Ｗ１よりも小さく形成される。
【００７８】
次に、図２５に示すように、半導体部３Ｂおよび絶縁膜４を覆うように、埋め込み絶縁層２の上面に高誘電率材料（high-k材料）からなるゲート絶縁膜５を形成する。ゲート絶縁膜５は、例えばＨｆＡｌＯｘからなり、例えばＡＬＤ法により形成される。続いて、ゲート絶縁膜５上に多結晶シリコン膜６を形成する。多結晶シリコン膜６の厚さは、例えば１０〜２０ｎｍであり、例えばスパッタリング法により形成される。
【００７９】
次に、レジストパターンをマスクとしたドライエッチングにより多結晶シリコン膜６およびゲート絶縁膜５を加工して、チャネル部Ｃを覆うように多結晶シリコン膜６からなるゲートＧおよびゲート絶縁膜５を形成する。
【００８０】
次に、図２６に示すように、ドレイン部Ｄを覆うように保護膜（例えばレジスト膜）７を形成した後、ソース部ＳＡの両側面にｎ型不純物をイオン注入法により導入する。ｎ型不純物は、埋め込み絶縁層２の上面に対して角度を有する斜め打ち込みによりソース部ＳＡに導入される。ｎ型不純物は、例えばヒ素（Ａｓ）であり、打ち込みエネルギーは、例えば５ｋｅＶ、ドーズ量は、例えば１×１０１５ｃｍ−２である。なお、保護膜７はドレイン部Ｄのみでなく、ゲートＧの上面も全て覆うように形成してもよい。
【００８１】
次に、図２７に示すように、保護膜７を除去した後、ソース部ＳＡを覆うように保護膜（例えばレジスト膜）８を形成した後、ドレイン部Ｄの両側面にｐ型不純物をイオン注入法により導入する。ｐ型不純物は、埋め込み絶縁層２の上面に対して角度を有する斜め打ち込みによりドレイン部Ｄに導入される。ｐ型不純物は、例えばフッ化ボロン（ＢＦ２）であり、打ち込みエネルギーは、例えば５ｋｅＶ、ドーズ量は、例えば１×１０１５ｃｍ−２である。なお、保護膜８はソース部ＳＡのみでなく、ゲートＧの上面も全て覆うように形成してもよい。また、フッ化ボロン（ＢＦ２）に代えてボロン（Ｂ）をイオン打ち込みしてもよい。
【００８２】
その後、アニール処理を行い、半導体部３Ｂに導入したｎ型不純物およびｐ型不純物の活性化を行う。これにより、１０１５〜１０２１ｃｍ−３（代表的な値としては１０１６ｃｍ−３程度）のｐ型不純物が導入されたドレイン部Ｄが形成され、１０１７〜１０２１ｃｍ−３（代表的な値としては１０２０ｃｍ−３程度）のｎ型不純物が導入されたソース部ＳＡが形成される。
【００８３】
続いて、チャネル部Ｃの上方に位置するゲートＧを除去してゲートＧを分離し、駆動用ゲートＧ１とＶｔｈ制御用ゲートＧ２とを形成する。以上の製造工程により、実施の形態２による４端子トンネルＦｉｎＦＥＴが略完成する。
【００８４】
なお、前述した実施の形態１と同様に、ソース部Ｓ、チャネル部Ｃ、およびドレイン部Ｄをそれぞれｎ型、ｎ型、およびｐ型の単結晶シリコンにより構成してもよい。または、ソース部Ｓ、チャネル部Ｃ、およびドレイン部Ｄをそれぞれｐ型、ｎ型、およびｎ型の単結晶シリコンにより構成してもよく、あるいはｐ型、ｐ型、およびｎ型の単結晶シリコンにより構成してもよい。
【００８５】
また、半導体部３Ｂに、例えばゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、またはIII−Ｖ材料を用いてもよい。
【００８６】
また、ゲートＧをゲート絶縁膜５に接する金属膜と多結晶シリコン膜６とから構成してもよい。
【００８７】
このように、実施の形態２では、４端子トンネルＦｉｎＦＥＴのソース部ＳＡとチャネル部Ｃとの境界面において、駆動用ゲートＧ１側では、ソース部ＳＡの端部とチャネル部Ｃの端部とが接し、Ｖｔｈ制御用ゲートＧ２側では、ソース部ＳＡの端部とチャネル部Ｃの端部とが離間する。駆動用ゲートＧ１側においてソース部ＳＡの端部とチャネル部Ｃの端部とが接していることにより、駆動時の４端子トンネルＦｉｎＦＥＴのトンネル確率を低下させることなく、オン電流を流すことができる。一方、Ｖｔｈ制御用ゲートＧ２側においてソース部ＳＡの端部とチャネル部Ｃの端部とが離間していることにより、しきい値電圧を正側へ変調させるため、Ｖｔｈ制御用ゲートＧ２に電圧を印加しても、Ｖｔｈ制御用ゲートＧ２とソース部ＳＡとの間にオフ電流が流れ難くなる。
【００８８】
さらに、前述の実施の形態１による４端子トンネルＦｉｎＦＥＴよりも、製造工程が簡単であるので、製造歩留りおよびＴＡＴ（Turn Arouund Time）が向上する。
【００８９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００９０】
１  支持基板
２  埋め込み絶縁層（ＢＯＸ層）
３  半導体層
３Ａ，３Ｂ  半導体部
４  絶縁膜
５  ゲート絶縁膜
６  多結晶シリコン膜
７，８，９，１０，１１  保護膜
１２  半導体層
１３  金属膜
Ｃ  チャネル部
Ｄ  ドレイン部
Ｇ  ゲート
Ｇ１  駆動用ゲート
Ｇ２  Ｖｔｈ制御用ゲート
Ｓ，ＳＡ  ソース部
Ｓ１  第１ソース部
Ｓ２  第２ソース部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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