(57)【要約】【課題】タイミングずれを抑制する。【解決手段】半導体基体と、半導体基体の上に積層された複数の層間膜と、複数の層間膜の間に設けられた金属層によって形成され、周波数成分を有する信号を伝搬する第１信号配線と、を備え、第１信号配線は、半導体基体に最も近い層間膜よりも上の層間膜上に設けられた金属層で形成され、且つ、第１信号配線の下の半導体基体にはフィールド絶縁膜が形成されている。【選択図】図１０
2015166164.tif 000002
【特許請求の範囲】
【請求項１】
半導体基体と、
前記半導体基体の上に積層された複数の層間膜と、
前記複数の層間膜の間に設けられた金属層によって形成され、周波数成分を有する信号を伝搬する第１信号配線と、
を備え、
前記第１信号配線は、前記半導体基体に最も近い層間膜よりも上の層間膜上に設けられた前記金属層で形成され、且つ、前記第１信号配線の下の前記半導体基体にはフィールド絶縁膜が形成されている
ことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第１信号配線は、異なる層間膜上に設けられた複数の前記金属層が、平面視した状態で重なって、且つ、層厚方向に電気的に接続されて形成されている
ことを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置であって、
前記フィールド絶縁膜は、ＬＯＣＯＳ法によって形成されている
ことを特徴とする半導体装置。
【請求項４】
請求項１〜３の何れかに記載の半導体装置であって、
前記半導体基体に最も近い層間膜上に設けられた前記金属層によって形成された第２信号配線を有し、
前記第１信号配線と前記第２信号配線は平面視した状態で重ならない位置に配置され、且つ、前記第１信号配線の前記周波数成分は、前記第２信号配線の前記周波数成分よりも高い
ことを特徴とする半導体装置。
【請求項５】
請求項１〜４の何れかに記載の半導体装置であって、
内部回路が複数のブロックで構成されており、
前記第１信号配線は、前記複数のブロックのそれぞれに入力されるように分岐して設けられている
ことを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、
各ブロックへと分岐された前記第１信号配線を構成する前記金属層の層数が異なる
ことを特徴とする半導体装置。
【請求項７】
液体を吐出する複数のノズルと、
前記複数のノズルにそれぞれ対応して設けられ、前記液体を吐出するために駆動される複数の素子と、
半導体装置であって、
半導体基体と、
前記半導体基体の上に積層された複数の層間膜と、
前記複数の層間膜の間に設けられた金属層によって形成され、周波数成分を有する信号を伝搬する第１信号配線と、
を備え、前記信号に基づいて前記複数の素子の駆動を制御する半導体装置と、
を有し、
前記第１信号配線は、前記半導体基体に最も近い層間膜よりも上の層間膜上に設けられた前記金属層で形成され、且つ、前記第１信号配線の下の前記半導体基体にはフィールド絶縁膜が形成されている
ことを特徴とする液体吐出ヘッド。
【請求項８】
液体を吐出する複数のノズルと、
前記複数のノズルにそれぞれ対応して設けられ、前記液体を吐出するために駆動される複数の素子と、
半導体装置であって、
半導体基体と、
前記半導体基体の上に積層された複数の層間膜と、
前記複数の層間膜の間に設けられた金属層によって形成され、周波数成分を有する信号を伝搬する第１信号配線と、
を備え、前記信号に基づいて前記複数の素子の駆動を制御する半導体装置と、
を有し、
前記第１信号配線は、前記半導体基体に最も近い層間膜よりも上の層間膜上に設けられた前記金属層で形成され、且つ、前記第１信号配線の下の前記半導体基体にはフィールド絶縁膜が形成されている
ことを特徴とする液体吐出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、液体吐出ヘッド、及び液体吐出装置に関する。
【背景技術】
【０００２】
半導体装置として、例えば、液体吐出装置のヘッド制御用に設けられたものが知られている。液体吐出装置のヘッドには、ノズル毎に駆動素子が設けられており、ヘッド制御用の半導体装置には、これらの各駆動素子を制御するための信号配線が半導体基体上に設けられている。
【０００３】
また、このような半導体装置では信号配線の配線容量の増大が高速化の妨げになることも知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−２７７９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述したヘッド制御用の半導体装置においてノズル数が多くなると、それに伴って信号配線の配線負荷（配線抵抗、容量）の影響が大きくなることがある。例えば、周波数成分の高い信号（例えばクロック信号）を長い距離伝送する場合、配線負荷が大きくなりタイミングずれが生じるおそれがある。
【０００６】
そこで、本発明は、タイミングずれを抑制することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するための主たる発明は、半導体基体と、前記半導体基体の上に積層された複数の層間膜と、前記複数の層間膜の間に設けられた金属層によって形成され、周波数成分を有する信号を伝搬する第１信号配線と、を備え、前記第１信号配線は、前記半導体基体に最も近い層間膜よりも上の層間膜上に設けられた前記金属層で形成され、且つ、前記第１信号配線の下の前記半導体基体にはフィールド絶縁膜が形成されていることを特徴とする半導体装置である。
【０００８】
本発明の他の特徴については、本明細書及び添付図面の記載により明らかにする。
【図面の簡単な説明】
【０００９】
【図１】プリンター１の構成のブロック図である。
【図２】プリンター１の斜視図である。
【図３】ヘッド４１を下から見た図である。
【図４】ヘッド４１の内部構成の説明図である。
【図５】ヘッド制御部ＨＣの説明図である。
【図６】ヘッド制御部ＨＣにおける各種信号の説明図である。
【図７】図７Ａは、設定信号ＴＤの説明図であり、図７Ｂは、選択信号生成部４５４の機能の説明図である。
【図８】ヘッド制御部ＨＣを実装するフレキシブルプリント基板（ＦＰＣ）の配線パターンの説明図である。
【図９】半導体チップ（ヘッド制御ＨＣ）における配線を示す上面図である。
【図１０】本実施形態の半導体チップの断面（図９のＡ−Ａ断面）を示す概略断面図である。
【図１１】第３実施形態のヘッド制御部ＨＣの構成を示す概念図である。
【発明を実施するための形態】
【００１０】
本明細書及び添付図面の記載により、少なくとも、以下の事項が明らかとなる。
【００１１】
半導体基体と、前記半導体基体の上に積層された複数の層間膜と、前記複数の層間膜の間に設けられた金属層によって形成され、周波数成分を有する信号を伝搬する第１信号配線と、を備え、前記第１信号配線は、前記半導体基体に最も近い層間膜よりも上の層間膜上に設けられた前記金属層で形成され、且つ、前記第１信号配線の下の前記半導体基体にはフィールド絶縁膜が形成されていることを特徴とする半導体装置が明らかとなる。
このような半導体装置によれば、第１信号配線と半導体基体との間の容量を小さくすることができ容量負荷を低減させることができる。これにより、タイミングずれを抑制することができる。
【００１２】
かかる印刷装置であって、前記第１信号配線は、異なる層間膜上に設けられた複数の前記金属層が、平面視した状態で重なって、且つ、層厚方向に電気的に接続されて形成されていることが望ましい。
このような印刷装置によれば、配線抵抗の低減を図ることができる。
【００１３】
かかる印刷装置であって、前記フィールド絶縁膜は、ＬＯＣＯＳ法によって形成されていることが望ましい。
このような印刷装置によれば、半導体基体に形成した熱酸化膜により半導体基体と第１信号配線との間の容量を小さくすることができる。
【００１４】
かかる印刷装置であって、前記半導体基体に最も近い層間膜上に設けられた前記金属層によって形成された第２信号配線を有し、前記第１信号配線と前記第２信号配線は平面視した状態で重ならない位置に配置され、且つ、前記第１信号配線の前記周波数成分は、前記第２信号配線の前記周波数成分よりも高いことが望ましい。
このような印刷装置によれば、精度の良い信号を伝搬させることができる。
【００１５】
かかる印刷装置であって、内部回路が複数のブロックで構成されており、前記第１信号配線は、前記複数のブロックのそれぞれに入力されるように分岐して設けられていることが望ましい。
このような印刷装置によれば、タイミングずれをより軽減することができる。
【００１６】
かかる印刷装置であって、各ブロックへと分岐された前記第１信号配線を構成する前記金属層の層数が異なることが望ましい。
このような印刷装置によれば、配線負荷を均等にさせることができる。
【００１７】
また、液体を吐出する複数のノズルと、前記複数のノズルにそれぞれ対応して設けられ、前記液体を吐出するために駆動される複数の素子と、半導体装置であって、半導体基体と、前記半導体基体の上に積層された複数の層間膜と、前記複数の層間膜の間に設けられた金属層によって形成され、周波数成分を有する信号を伝搬する第１信号配線と、を備え、前記信号に基づいて前記複数の素子の駆動を制御する半導体装置と、を有し、前記第１信号配線は、前記半導体基体に最も近い層間膜よりも上の層間膜上に設けられた前記金属層で形成され、且つ、前記第１信号配線の下の前記半導体基体にはフィールド絶縁膜が形成されていることを特徴とする液体吐出ヘッドが明らかとなる。
【００１８】
また、液体を吐出する複数のノズルと、前記複数のノズルにそれぞれ対応して設けられ、前記液体を吐出するために駆動される複数の素子と、半導体装置であって、半導体基体と、前記半導体基体の上に積層された複数の層間膜と、前記複数の層間膜の間に設けられた金属層によって形成され、周波数成分を有する信号を伝搬する第１信号配線と、を備え、前記信号に基づいて前記複数の素子の駆動を制御する半導体装置と、を有し、前記第１信号配線は、前記半導体基体に最も近い層間膜よりも上の層間膜上に設けられた前記金属層で形成され、且つ、前記第１信号配線の下の前記半導体基体にはフィールド絶縁膜が形成されていることを特徴とする液体吐出装置が明らかとなる。
【００１９】
以下の実施形態では、液体吐出装置としてインクジェットプリンター（プリンター１とする）に本発明の半導体装置を適用した場合を例に挙げて説明する。
【００２０】
＝＝＝第１実施形態＝＝＝
＜半導体チップＩＣを用いたプリンターの構成＞
まず、本実施形態の半導体装置（半導体チップＩＣ：後述するヘッド制御部ＨＣ）を用いたプリンター１（液体吐出装置に相当）について説明する。
【００２１】
図１は、プリンター１の構成のブロック図である。図２は、プリンター１の斜視図である。
プリンター１は、コントローラー１０と、搬送ユニット２０と、キャリッジユニット３０と、ヘッドユニット４０と、センサー群５０とを有する。印刷制御装置であるコンピューター１１０から印刷データを受信したプリンター１は、コントローラー１０によって各ユニットを制御する。
【００２２】
コントローラー１０は、プリンター１の制御を行うための制御装置である。コントローラー１０は、メモリー１１に格納されているプログラムに従って、各ユニットを制御する。また、コントローラー１０は、コンピューター１１０から受信した印刷データに基づいて、各ユニットを制御し、媒体Ｓに画像を印刷する。コントローラー１０には、センサー群５０が検出した各種の検出信号が入力している。
【００２３】
コントローラー１０は、駆動信号生成回路１２を備えている。駆動信号生成回路１２は、ピエゾ素子（後述）を駆動するための駆動信号ＣＯＭを生成する駆動信号生成回路１２を備えている。駆動信号生成回路１２の駆動信号ＣＯＭやピエゾ素子の駆動については、後述する。
【００２４】
搬送ユニット２０は、媒体Ｓ（例えば、紙、フィルムなど）を搬送方向に搬送させるための機構である。搬送方向は、キャリッジ３１の移動方向と交差する方向である。
【００２５】
キャリッジユニット３０は、キャリッジ３１を移動方向に移動させるための機構である。キャリッジは、移動方向に沿って往復移動可能である。キャリッジ３１には、ヘッドユニット４０のヘッド４１が設けられている。
【００２６】
ヘッドユニット４０は、媒体Ｓにインクを吐出するためのものである。ヘッドユニット４０は、ヘッド４１と、ヘッド４１を制御するためのヘッド制御部ＨＣとを備えている。ヘッドユニット４０には、コントローラー１０からケーブルＣＢＬを介して、ヘッド４１を制御するために必要な各種信号が送られている。
【００２７】
図３は、ヘッド４１を下から見た図である。ヘッド４１は、６色（ブラックＫ、イエローＹ、濃マゼンタＤＭ、淡マゼンタＬＭ、濃シアンＤＣ、淡シアンＬＣ）のノズル列を備えている。６個のノズル列は、キャリッジ３１の移動方向に沿って並んでいる。各ノズル列は、インクを吐出するための吐出口であるノズルを８００個備えている。８００個のノズルは、搬送方向に沿って１／３００インチの間隔（３００ｄｐｉ）で並んでいる。
【００２８】
図４は、ヘッド４１の内部構成を説明するための概略断面図である。
図４において、ヘッド４１は、流路形成基板１００と、ノズルプレート２００と、保護基板３００と、コンプライアンス基板４００と、ヘッド制御部ＨＣが実装されたフレキシブルプリント基板（ＦＰＣ）５００とを備えている。
【００２９】
流路形成基板１００とノズルプレート２００と保護基板３００とは、流路形成基板１００をノズルプレート２００と保護基板３００とで挟むように積み重ねられ、保護基板３００上には、コンプライアンス基板４００が設けられている。さらに、コンプライアンス基板４００上には、保持部材であるケースヘッド６００が設けられ、その上にホルダー部材７００、中継基板８００が設けられている。
【００３０】
流路形成基板１００には、隔壁によって区画された複数の圧力発生室１２０が、その幅方向に並設された列として２列設けられている。ここで圧力発生室１２０は対をなして設けられている。
【００３１】
また、各列の圧力発生室１２０の長手方向外側の領域には連通部１３０が形成され、連通部１３０と各圧力発生室１２０とが、圧力発生室１２０毎に設けられたインク供給路１４０および連通路１５０を介して連通されている。連通部１３０は、保護基板３００のリザーバー部３１０と連通して圧力発生室１２０の列毎に共通のインク室となるマニホールド９００の一部を構成する。インク供給路１４０は、圧力発生室１２０よりも狭い幅で形成されており、連通部１３０から圧力発生室１２０に流入するインクの流路抵抗を一定に保持している。
【００３２】
一方、このような流路形成基板１００の開口面とは反対側には、弾性膜１７０が形成され、この弾性膜１７０上には、絶縁体膜１８０が形成されている。さらに、この絶縁体膜１８０上には、白金（Ｐｔ）などの金属やルテニウム酸ストロンチウム（ＳｒＲｕＯ）などの金属酸化物からなる下電極４７ａと、ペロブスカイト構造の圧電体層４７ｂと、Ａｕ、Ｉｒなどの金属からなる上電極４７ｃとが形成され、圧力発生素子としてのピエゾ素子４７を構成している。ここで、ピエゾ素子４７は、下電極４７ａ、圧電体層４７ｂおよび上電極４７ｃを含む部分をいう。ピエゾ素子４７は、圧力発生室１２０に対応して対をなしている。
【００３３】
ＦＰＣ５００は、第１の端部５１１と、第１の端部５１１の反対に位置する第２の端部５１２とを備えている。ＦＰＣ５００の第１の端部５１１は保護基板３００に差し込まれ、第２の端部２１２は中継基板８００と接続されている。なお、第１の端部５１１は対向するピエゾ素子４７に向けて配置されている。
【００３４】
ＦＰＣ５００は、可撓性のある基板であり、第１の端部５１１は、内角θが鈍角になるように略Ｌ字型に曲げられている。略Ｌ字の内角θは９５°以上で１１０°未満が好ましい。ＦＰＣ５００の第１の端部５１１側の配線５２０は、リード電極５３０を介して、ピエゾ素子４７の上電極４７ｃと電気的に接続されている。なお、第１の端部５１１の配線５２０とリード電極５３０は、図示しないＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄａｃｔｉｖｅ  Ｆｉｌｍ）接着剤を用いて圧力を加えて接合されている。
【００３５】
ＦＰＣ５００の第２の端部５１２は、ホルダー部材７００のスリットおよび中継基板８００のスリットに通されている。そして、第２の端部５１２の配線５２０は中継基板８００の端子８１０に接合されている。
【００３６】
また、ＦＰＣ５００にはヘッド制御部ＨＣが実装されており、このヘッド制御部ＨＣによって各ピエゾ素子４７は駆動することになる（後述する）。
【００３７】
ケースヘッド６００には、インクカートリッジ等のインク貯留手段からのインクをマニホールド９００に供給するインク導入路（不図示）が設けられている。
【００３８】
このようなヘッド４１では、インクカートリッジからインクを取り込み、マニホールド９００からノズル開口２１０に至るまでの内部をインクで満たした後、ヘッド制御部ＨＣからの信号に従い、圧力発生室１２０に対応するそれぞれの下電極４７ａと上電極４７ｃとの間に電圧が印加される。この電圧の印加によって、弾性膜１７０および圧電体層４７ｂがたわみ変形し、各圧力発生室１２０内の圧力が高まりノズル開口２１０からインク滴が吐出する。
【００３９】
図５は、ヘッド制御部ＨＣの説明図である。
ヘッド制御部ＨＣは、ヘッド４１の各ノズルに設けられているピエゾ素子４７への駆動信号ＣＯＭの印加を制御する。ヘッド制御部ＨＣは、シフトレジスタ４２（第１シフトレジスタ４２Ａ及び第２シフトレジスタ４２Ｂ）と、ラッチ回路４３（第１ラッチ回路４３Ａ及び第２ラッチ回路４３Ｂ）と、信号選択部４４と、制御ロジック４５と、スイッチ４６とを備えている。ヘッド制御部ＨＣの制御ロジック４５以外の各部は、それぞれピエゾ素子４７毎に（言い換えるとノズル毎に）設けられている。制御ロジック４５は、設定データＳＰを記憶するシフトレジスタ群４５２と、設定データＳＰに基づいて選択信号ｑ０〜ｑ３を生成する選択信号生成部４５４とを有している。
【００４０】
ヘッド制御部ＨＣには、コントローラー１０からケーブルＣＢＬを介して、クロック信号ＣＬＫと、ラッチ信号ＬＡＴと、チェンジ信号ＣＨと、画素データＳＩ及び設定データＳＰとから構成される設定信号ＴＤが入力される。また、ヘッド制御部ＨＣには、コントローラー１０の駆動信号生成回路１２からケーブルＣＢＬを介して駆動信号ＣＯＭが入力される。
【００４１】
図６は、ヘッド制御部ＨＣにおける各種信号の説明図である。また、図７Ａは、設定信号ＴＤの説明図であり、図７Ｂは、選択信号生成部４５４の機能の説明図である。
【００４２】
駆動信号ＣＯＭは、繰返し周期Ｔ毎に繰り返し生成される。この繰返し周期Ｔは、キャリッジ３１が１画素分の距離を移動するのに要する期間である。このように、キャリッジ３１が所定距離移動する毎に、同じ波形の駆動信号ＣＯＭが駆動信号生成回路１２から繰り返し生成される。各繰返し周期Ｔは、４つの区間Ｔ１〜Ｔ４に分けることができる。第１区間Ｔ１には駆動パルスＰＳ１が含まれ、第２区間Ｔ２には駆動パルスＰＳ２が含まれ、第３区間Ｔ３には駆動パルスＰＳ３が含まれ、第４区間Ｔ４には駆動パルスＰＳ４が含まれるように、駆動信号ＣＯＭが生成される。なお、駆動パルスＰＳ１〜ＰＳ４の波形は、ピエゾ素子４７に行わせる動作に基づいて定められている。
【００４３】
ラッチ信号ＬＡＴは、繰返し周期Ｔを規定する信号である。ラッチ信号ＬＡＴのパルス信号は、キャリッジ３１が所定距離移動する毎に出力される。チェンジ信号ＣＨは、繰返し周期Ｔを４つの区間Ｔ１〜Ｔ４に区分けするための信号である。選択信号ｑ０〜ｑ３は、選択信号生成部４５４から出力される信号である。
【００４４】
図７Ａに示すように、設定信号ＴＤには画素データＳＩと設定データＳＰが含まれている。
【００４５】
画素データＳＩは、各画素に形成すべきドットサイズを示すデータであり、ここでは２ビットデータである。画素データＳＩには、各画素（言い換えると８００個の各ピエゾ素子４７）に対して定められた２ビットデータが上位ビットデータと下位ビットデータに分かれて含まれている。
【００４６】
設定データＳＰは、１６ビットデータから構成される。選択信号生成部４５４は、１６ビットの設定データＳＰのうちの所定の４ビットデータ（データＰ００、データＰ１０、データＰ２０、データＰ３０）とチェンジ信号ＣＨに基づいて選択信号ｑ０を生成する。また、同様に選択信号生成部４５４は、１６ビットの設定データＳＰのうちの所定の４ビットとチェンジ信号ＣＨに基づいて、選択信号ｑ１〜ｑ３を生成する。図７Ｂの例では、１６ビットの設定データのうち、データＰ００、データＰ１２、データＰ１３、データＰ２１及びデータＰ３３は〔１〕であり、他のデータは〔０〕である、このため、選択信号ｑ０のための４ビットデータ（データＰ００、データＰ１０、データＰ２０、データＰ３０）は、〔１０００〕になり、この結果選択信号ｑ０は区間Ｔ１においてＨレベルになり、区間Ｔ２〜Ｔ４においてＬレベルになる。また、選択信号ｑ１〜ｑ３も図示する通りの信号になる。このように、選択信号生成部４５４は、設定データＳＰに基づいて、選択信号ｑ０〜ｑ３を出力する。ピエゾ素子４７に印加する印加信号は、各ピエゾ素子４７に対応する画素データＳＩの内容に応じて、波形が異なることになる。
【００４７】
次に、ヘッド制御部ＨＣによってピエゾ素子４７に印加信号が印加されるまでの動作について説明する。
【００４８】
クロックＣＬＫに同期して設定データＳＰと画素データＳＩがヘッド制御部ＨＣに入力されると、２ビットデータである画素データの下位ビットデータが第１シフトレジスタ４２Ａにそれぞれセットされ、上位ビットデータが第２シフトレジスタ４２Ｂにそれぞれセットされ、設定データＳＰが制御ロジック４５のシフトレジスタ群４５２にセットされる。そして、ラッチ信号ＬＡＴのパルスに応じて、下位ビットデータが第１ラッチ回路４３Ａにラッチされ、上位ビットデータが第２ラッチ回路４３Ｂにラッチされ、設定データＳＰが選択信号生成部４５４にラッチされる。
【００４９】
信号選択部４４は、第１ラッチ回路４３Ａ及び第２ラッチ回路４３Ｂにラッチされた２ビットの画素データに応じて、選択信号ｑ０〜ｑ３から１つを選択する。例えば画素データが［００］の場合（下位ビットが［０］で上位ビットが［０］の場合）には選択信号ｑ０が選択される。信号選択部４４は、選択した選択信号をスイッチ信号ＳＷとしてスイッチ４６に出力する。
【００５０】
スイッチ４６には駆動信号ＣＯＭ及びスイッチ信号ＳＷが入力される。スイッチ信号ＳＷがＨレベルのとき、スイッチ４６はＯＮ状態になり、駆動信号ＣＯＭがピエゾ素子４７へ印加される。スイッチ信号ＳＷがＬレベルのとき、スイッチ４６はＯＦＦ状態になり、駆動信号ＣＯＭはピエゾ素子４７へ印加されない。
【００５１】
例えば、画素データが［００］の場合、スイッチ４６が選択信号ｑ０によりＯＮ／ＯＦＦされ、駆動信号ＣＯＭの駆動パルスＰＳ１がピエゾ素子４７に印加され、ピエゾ素子４７が駆動パルスＰＳ１により駆動する。この結果、インクが吐出されない程度の圧力変動がチャンバー内のインクに生じて、インクメニスカス（ノズル部分で露出しているインクの自由表面）が微振動する。
【００５２】
同様に、画素データが［０１］の場合、ピエゾ素子４７が駆動パルスＰＳ３により駆動し、媒体Ｓに小ドットが形成される。また、画素データが［１０］の場合、駆動信号ＣＯＭの駆動パルスＰＳ２がピエゾ素子４７に印加され、媒体Ｓに中ドットが形成される。また、画素データが［１１］の場合、駆動信号ＣＯＭの駆動パルスＰＳ２、ＰＳ４及びＰＳ５がピエゾ素子４７に印加され、媒体Ｓに大ドットが形成される。
【００５３】
＜半導体チップＩＣ＞
図８は、ヘッド制御部ＨＣを実装するフレキシブルプリント基板（ＦＰＣ）の配線パターンの説明図である。図中では、ＦＰＣの配線パターンが黒く描かれている。
【００５４】
図中の中央の太点線の長方形は、ヘッド制御部ＨＣを構成する半導体チップの実装位置を示している。
【００５５】
図中の左側には、クロック信号ＣＬＫ、ラッチ信号ＬＡＴ、チェンジ信号ＣＨ、画素データＳＩ及び設定データＳＰとから構成される設定信号ＴＤなどをヘッド制御部ＨＣに入力するための配線パターンが設けられている。また、これらの信号とは別に、接地のための配線パターンＧＮＤ、ヘッド制御部ＨＣの電源となるＶＤＤ（３Ｖ）及びＶＨＶ（４２Ｖ）の配線パターンも設けられている。
【００５６】
図中の右側には、８００個のピエゾ素子４７に印加する信号をヘッド制御部ＨＣから出力するための配線パターンが設けられている（この配線パターンの一部は省略して記載されている）。多数のピエゾ素子４７に対して印加信号を出力するために、ヘッド制御部ＨＣは図中の上下方向に長い半導体チップになっている。具体的には、図の左右方向が３ｍｍに対して上下方向が１７ｍｍとなっている。
【００５７】
駆動信号ＣＯＭをヘッド制御部ＨＣに入力するための配線パターンは、ヘッド制御部ＨＣの実装位置を横切るように設けられている。この配線パターンは、ヘッド制御部ＨＣの実装位置においてヘッド制御部ＨＣの長手方向（図中の上下方向）に沿ったパターンになっている。
【００５８】
図９は、半導体チップ（ヘッド制御ＨＣ）における配線の一部を示す上面図である。
前述したように、８００個のノズル（換言するとピエゾ素子４７）分の信号を出力するため、半導体チップは図のように長細い形状になっている。図では信号配線６０（第１信号配線に相当）と信号配線６２（第２信号配線に相当）のレイアウトを概念的に示している。なお、図において信号配線６０はＣＬＫ信号の配線であり、信号配線６２はＣＬＫ信号以外の信号（例えば、ＬＡＴ信号やＣＨ信号）の配線である。
【００５９】
ＣＬＫ信号の信号配線６０は、半導体チップの長手方向に沿って配置されている。これはシフトレジスタ４２Ａ，４２Ｂをノズルに対応させて配置させているためである（図５破線で囲んだ部分参照）。この結果、信号配線６０の配線負荷（容量負荷・抵抗負荷）が大きいとタイミングのずれが起きやすくなる。そして、ＣＬＫ信号のタイミングが大きくずれると誤吐出のおそれが生じる。なお、ＣＬＫ信号は、ＬＡＴ信号やＣＨ信号と比べて周波数が高い。このため、信号配線６０では、信号配線６２よりも配線負荷の影響が大きくなっている。
【００６０】
そこで、本実施形態では、信号配線６０の配線負荷を低減させてタイミングずれを抑制するようにしている。
【００６１】
図１０は、本実施形態の半導体チップの断面（図９のＡ−Ａ断面）を示す概略断面図である。図に示す本実施形態の半導体チップは、基板７０（半導体基体に相当）、フィールド酸化膜７１（フィールド絶縁膜に相当）、第１層間膜７２ａ、第２層間膜７２ｂ、第３層間膜７２ｃ、第４層間膜７２ｄ、第５層間膜７２ｅ、第１金属層７３ａ、第２金属層７３ｂ、第３金属層７３ｃ、第４金属層７３ｄ、コンタクトプラグ７４ａ、７４ｂを有して構成されている。
【００６２】
基板７０は、シリコン製の半導体基板である。
【００６３】
フィールド酸化膜７１は、基板７０表面の所定領域（例えば素子分離領域）に形成された絶縁膜である。本実施形態ではフィールド酸化膜７１は、ＬＯＣＯＳ（local oxidation of silicon）法により形成された熱酸化膜である。
【００６４】
第１層間膜７２ａ〜第５層間膜７２ｅは、層の異なる配線（金属層）を絶縁するための絶縁膜であり、基板７０の上（基板７０に対して信号配線６０などの配線が形成される側）に積層されている。より具体的には、基板７０（フィールド酸化膜７１を含む）の上に第１層間膜７２ａ、第２層間膜７２ｂ、第３層間膜７２ｃ、第４層間膜７２ｄ、第５層間膜７２ｅの順に積層されている。
【００６５】
第１金属層７３ａ〜第４金属層７３は、それぞれアルミニウムで形成された配線層である。第１金属層７３ａは、第１層間膜７２ａと第２層間膜７２ｂの間（すなわち第１層間膜７２ａの上）に設けられている。また、第２金属層７３ｂは、第２層間膜７２ｂと第３層間膜７２ｃの間（第２層間膜７２ｂの上）に設けられている。同様に、第３金属層７３ｃは、第３層間膜７２ｃと第４層間膜７２ｄの間（第３層間膜７２ｃの上）に設けられ、第４金属層７３ｄは、第４層間膜７２ｄと第５層間膜７２eの間（第４層間膜７２ｄの上）に設けられている。
【００６６】
コンタクトプラグ７４ａは、第３層間膜７２ｃに形成されており、第２金属層７３ｂと第３金属層７３ｃを電気的に接続している。コンタクトプラグ７４ｂは、第４層間膜７２ｄに形成されており、第３金属層７３ｃと第４金属層７３ｄを電気的に接続している。
【００６７】
図に示すように、信号配線６２は基板７０に最も近い第１層間膜７２ａ上（第１層間膜７２ａと第２層間膜７２ｂとの間）の第１金属層７３ａによって形成されている。
【００６８】
一方、ＣＬＫ信号の信号配線６０は、第１層間膜７２ａよりも上（第１層間膜７２ａに対して基板７０と反対側）の層間膜上に設けられた金属層で形成されている。具体的には、第２層間膜７２ｂと第３層間膜７２ｃの間の第２金属層７３ｂ、第３層間膜７２と第４層間膜７２ｄの間の第３金属層７３ｃ、及び、第４層間膜７２ｄと第５層間膜７２ｅの間の第４金属層７３ｄの３層で形成されており、第１金属層７３ａは用いられていない。なお、信号配線６０を構成する３層（第２金属層７３ｂ、第３金属層７３ｃ、第４金属層７３ｄ）は、図９に示すように平面視した状態で重なるように配置（レイアウト）されている。そして導電性のコンタクトプラグ７４ａ、７４ｂを介して層厚方向で互いに電気的に接続されている。このような複数層の配線構成にすることにより、配線抵抗の低減を図ることができる。
【００６９】
また、図１０に示すように、本実施形態の信号配線６０は、フィールド酸化膜７１上に形成されている。言い換えると、信号配線６０の下（信号配線６０に対して第１層間膜７２ａ側）の基板７０にはフィールド酸化膜７１が形成されている。
【００７０】
もし仮に、信号配線６０の下の基板７０における構造をフィールドストッパ構造（導電層）とした場合、信号配線６０と基板７０との間の容量が大きくなり容量負荷が増加してしまう。また、信号配線６０に第１金属層７３ａを用いた場合も同様である。本実施形態では、信号配線６０を、フィールド酸化膜７１上に信号配線６０を形成するとともに、信号配線６０には第１金属層７３ａを用いてないので、容量負荷を低減させることができる。なお、信号配線６０の上下には他の配線（金属層）を通さないようにすることが望ましい。こうすることにより、より容量負荷を低減させることができ、精度の良い信号を伝搬させることができる。
【００７１】
また、信号配線６０をレイアウトが同じ多層（この例では第２金属層７３ｂ、第３金属層７３ｃ、第４金属層７３ｄの３層）の配線構造にしているので、層数を変えることにより、配線レイアウトを変えずに負荷の調整をすることが可能である。
【００７２】
以上、説明したように、本実施形態の半導体チップは、基板７０と、基板７０上に積層された第１層間膜７２ａ〜第５層間膜７２ｅと、ＣＬＫ信号の信号配線６０を備えている。この信号配線６０は、第１層間膜７２ａよりも上の層間膜（第２層間膜７２ｂ〜第４層間膜７２ｄ）上の金属層（第２金属層７３ｂ、第３金属層７３ｃ、第４金属層７３ｄ）で形成されており、且つ、信号配線６０の下の基板７０にはフィールド酸化膜７１が形成されている。
【００７３】
このような構造にすることにより、信号配線６０と基板７０との間の容量を小さくすることができ、容量負荷を低減させることができる。よって、周波数が高いＣＬＫ信号を長い距離伝送する場合においても配線負荷の影響を抑えることができ、精度の良い信号を伝搬させることができる。これによりタイミングずれを抑制することができる。
【００７４】
＝＝＝第２実施形態＝＝＝
第１実施形態では、信号配線６０がＣＬＫ信号であったが、第２実施形態では、信号配線６０は設定信号ＴＤ（ＳＩ＋ＳＰ）である。なお、プリンター１やヘッド制御部ＨＣの構成については第１実施形態と同じであるので説明を省略する。
【００７５】
画素データＳＩも周波数成分が高いので、配線負荷によってタイミングずれの生じるおそれがある。そこで、設定信号ＴＤの信号配線の構造を第１実施形態の信号配線６０（図１０）と同じ構造にしてもよい（最下層の第１金属層７３ａを用いず、配線下の基板７０にフィールド酸化膜７１を形成する）。こうすることで、配線負荷を低減させることができ、タイミングずれを抑制することができる。
【００７６】
＝＝＝第３実施形態＝＝＝
第３実施形態では、ヘッド制御部ＨＣの内部回路を出力に応じて複数のブロックに分割している。また、第３実施形態では、信号配線６０はＣＬＫ信号であり第１実施形態の図１０に示すような構造で形成されている（ただし後述するように金属層が２層の箇所もある）。
【００７７】
図１１は、第３実施形態のヘッド制御部ＨＣの構成を示す概念図である。
図に示すように第３実施形態のヘッド制御部ＨＣは３つのブロック（第１ブロック、第２ブロック、第３ブロック）に分割されている。
【００７８】
第１ブロックは、ノズル＃１〜＃２６６（すなわちピエゾ素子＃１〜＃２６６）の印加信号を出力する。
第２ブロックは、ノズル＃２６７〜＃５３２（すなわちピエゾ素子＃２６７〜＃５３２）の印加信号を出力する。
第３ブロックは、ノズル＃５３３〜＃８００（すなわちピエゾ素子＃５３３〜＃８００）の印加信号を出力する。
【００７９】
各ブロック内にはシフトレジスタ４２、ラッチ回路４３、信号選択部４４、スイッチ４６がそれぞれノズルに対応して設けられているが（図５参照）、ここでは図示を省略している。
【００８０】
設定信号ＴＤ（ＳＩ＋ＳＰ）の配線は、各ブロックを直列に貫くように設けられている。これに対し、第３実施形態のＣＬＫ信号の配線（第１信号配線に相当）は、３つのブロックに対してそれぞれ入力されるように３つに分岐されている。そして分岐先で更にノズル毎に配線を分岐させている。こうすることで、各ブロックのタイミングの差が小さくなり、タイミングずれをより軽減することができる。
【００８１】
また、分岐後、図に示すように配線長に応じて、ＣＬＫ信号の信号配線の層数を変えている。例えば配線の長い箇所では３層とし、配線の短い箇所では２層（例えば、第３金属層７３ｃと第４金属層７３ｄ）としている。こうすることにより、配線負荷を均等にさせることができ、ブロック間のタイミングずれを軽減することができる。
【００８２】
＝＝＝その他の実施の形態＝＝＝
上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物が含まれることは言うまでもない。
【００８３】
＜半導体チップＩＣについて＞
前述の実施形態では、プリンター１に用いられている半導体チップＩＣについて説明したが、これに限られるものではない。例えば、携帯電話、液晶表示装置などの種々の精密装置に用いられる半導体チップＩＣについても、上記の実施形態と同様の構成を備えていれば、伝送距離が長くても配線負荷を軽減させることができ、タイミングずれを抑制することができる。
【００８４】
＜プリンター１について＞
前述の実施形態では、液体吐出装置は、ヘッド４１の移動するシリアル型プリンター（プリンター１）であったがこれには限られない。例えば、ヘッドの固定されたライン型プリンターであっても良い。また、液体吐出装置は、インクを吐出するプリンターに限られるものではない。例えば、液体吐出装置は、ノズルから加工液を吐出する加工装置でも良い。
【００８５】
＜ピエゾ素子４７について＞
前述の実施形態では、ノズルからインクを吐出させる駆動素子としてピエゾ素子４７が用いられていたが、ピエゾ素子４７に限らず、他の圧電素子を用いても良い。
【００８６】
＜フィールド酸化膜７１について＞
前述の実施形態ではＬＯＣＯＳ法によりフィールド酸化膜７１を形成したがこれには限られない。例えば、ＬＯＣＯＳ法に代えてＳＴＩ（shallow trench isolation）法を用いてフィールド酸化膜７１を形成してもよい。すなわち、基板７０のうちフィールド酸化膜７１の形成領域をエッチングして溝を形成し、その溝の内部に酸化シリコンなどの絶縁物を埋め込み、その後、ＣＭＰなどの平坦化技術を用いてフィールド酸化膜７１を形成してもよい。この場合においても同様に容量負荷の低減を図ることができる。
【００８７】
＜金属層について＞
前述の実施形態では第１金属層７３ａ〜第４金属層７３ｄとしてアルミニウムを用いていたが、これには限られず他の金属（例えば銅）を用いてもよい。また、すべての層が同じ金属でなくてもよい。また金属層の数は前述の実施形態には限られず複数であればよい。同様に層間膜の数も金属層の数に応じて変更すればよい。
【符号の説明】
【００８８】
１  プリンター、１０  コントローラー、
１１  メモリー、１２  駆動信号生成回路、
２０  搬送ユニット、３０  キャリッジユニット、３１  キャリッジ、
４０  ヘッドユニット、４１  ヘッド、
４２Ａ  第１シフトレジスタ、４２Ｂ  第２シフトレジスタ、
４３Ａ  第１ラッチ回路、４３Ｂ  第２ラッチ回路、４４  信号選択部、
４５  制御ロジック、４５２  シフトレジスタ群、４５４  選択信号生成部、
４６  スイッチ、４７  ピエゾ素子、
４７ａ  下電極、４７ｂ  圧電体層、４７ｃ  上電極、
５０  センサー群、
６０  信号配線、６２  信号配線、
７０  基板、７１  フィールド酸化膜、
７２ａ  第１層間膜、７２ｂ  第２層間膜、７２ｃ  第３層間膜、
７２ｄ  第４層間膜、７２ｅ  第５層間膜、
７３ａ  第１金属層、７３ｂ  第２金属層、７３ｃ  第３金属層、
７３ｄ  第４金属層、７３ｅ  第５金属層、
７４ａ  コンタクトプラグ、７４ｂ  コンタクトプラグ
１００  流路形成基板、１２０  圧力発生室、１３０  連通部、
１４０  インク供給路、１５０  連通路、
１７０  弾性膜、１８０  絶縁体膜
２００  ノズルプレート、２１０  ノズル開口、
３００  保護基板、３１０  リザーバー部、
４００  コンプライアンス基板、５００  フレキシブルプリント基板（ＦＰＣ）、
５１１  第１の端部、５１２  第２の端部、
５２０  配線、５３０  リード電極、
６００  ケースヘッド、
７００  ホルダー部材、
８００  中継基板、８１０  端子、
９００  マニホールド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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