(57)【要約】【課題】周波数帯域劣化の少ない広ダイナミックレンジ特性を実現する。【解決手段】コア回路１１の利得制御回路１１Ｃに、ドレイン端子に抵抗Ｒｃ２を介してＶCCが供給され、ソース端子に増幅電圧信号ＶAが供給され、ゲート端子に利得制御電圧ＶCTRLが供給される、ＮＭＯＳトランジスタからなる利得制御用トランジスタＭ１と、カソード端子がＭ１のドレイン端子に接続され、アノード端子がＭ１の基板に接続されるダイオードＤ１と、一端がＭ１の基板に接続され、他端にＶEEが供給される抵抗Ｒｄ１とを備える。【選択図】  図１
2015115937.tif 000002
【特許請求の範囲】
【請求項１】
帰還抵抗の値に比例するトランスインピーダンス利得に基づいて入力電流信号を増幅するとともに電圧変換し、得られた出力電圧信号を出力するコア回路と、
前記出力電圧信号から出力振幅または出力平均値を検出し、得られた検出電圧を出力するモニタ回路と、
前記検出電圧に応じてバイアス制御電圧および利得制御電圧を生成して前記コア回路に供給するバイアス制御回路とを備え、
前記コア回路は、
第１の電源電圧と第２の電源電圧とを動作電源として、前記入力電流信号を増幅するとともに電圧変換し、得られた増幅電圧信号を出力するエミッタ接地回路と、
前記第１の電源電圧と前記第２の電源電圧とを動作電源として、前記増幅電圧信号を増幅することにより、前記出力電圧信号を出力するエミッタフォロワ回路と、
前記入力電流信号が入力される前記エミッタ接地回路の入力端子に一端が接続され、前記増幅電圧信号が出力される前記エミッタフォロワ回路の出力端子に他端が接続されて、前記バイアス制御電圧に基づき抵抗値を可変させる前記帰還抵抗と、
前記第１の電源電圧と前記増幅電圧信号が出力される前記エミッタ接地回路の出力端子との間に接続されて、前記利得制御電圧に基づき自己の抵抗値を可変させることにより、前記エミッタ接地回路の利得を制御する利得制御回路とを備え、
前記利得制御回路は、
ドレイン端子に第１の抵抗素子を介して前記第１の電源電圧が供給され、ソース端子に前記増幅電圧信号が供給され、ゲート端子に前記利得制御電圧が供給されるＭＯＳトランジスタからなる利得制御用トランジスタと、
前記利得制御用トランジスタの基板とドレイン端子との間に接続され、前記利得制御用トランジスタの基板とソース端子との間をしきい値電圧以下に制限するダイオードと、
一端が前記利得制御用トランジスタの基板に接続され、他端に前記第２の電源電圧が供給される第２の抵抗素子とを備える
ことを特徴とするトランスインピーダンスアンプ。
【請求項２】
請求項１に記載のトランスインピーダンスアンプにおいて、
前記ダイオードは、ドレイン端子とゲート端子が前記利得制御用トランジスタのドレイン端子に接続され、ソース端子と基板が前記利得制御用トランジスタの基板に接続された、ＭＯＳトランジスタからなるダイオード用トランジスタであることを特徴とするトランスインピーダンスアンプ。
【請求項３】
請求項１に記載のトランスインピーダンスアンプにおいて、
前記ダイオードは、コレクタ端子とベース端子が前記利得制御用トランジスタのドレイン端子に接続され、エミッタ端子が前記利得制御用トランジスタの基板に接続された、バイポーラトランジスタからなるダイオード用トランジスタであることを特徴とするトランスインピーダンスアンプ。
【請求項４】
請求項１〜請求項３のいずれか１つに記載のトランスインピーダンスアンプにおいて、
前記エミッタ接地回路は、コレクタ端子にコレクタ抵抗を介して前記第１の電源電圧が供給され、エミッタ端子に第１のエミッタ抵抗を介して前記第２の電源電圧が供給され、ベース端子に前記入力電流信号が供給されるバイポーラトランジスタを有し、前記コレクタ端子から前記増幅電圧信号を出力し、
前記エミッタフォロワ回路は、コレクタ端子に前記第１の電源電圧が供給され、エミッタ端子に第２のエミッタ抵抗を介して前記第２の電源電圧が供給され、ベース端子に前記増幅電圧信号が供給されるバイポーラトランジスタを有し、前記エミッタ端子から前記出力電圧信号を出力する
ことを特徴とするトランスインピーダンスアンプ。
【請求項５】
トランスインピーダンスアンプで用いられて、帰還抵抗の値に比例するトランスインピーダンス利得に基づいて入力電流信号を増幅するとともに電圧変換し、得られた出力電圧信号を出力するコア回路であって、
第１の電源電圧と第２の電源電圧とを動作電源として、前記入力電流信号を増幅するとともに電圧変換し、得られた増幅電圧信号を出力するエミッタ接地回路と、
前記第１の電源電圧と前記第２の電源電圧とを動作電源として、前記増幅電圧信号を増幅することにより、前記出力電圧信号を出力するエミッタフォロワ回路と、
前記入力電流信号が入力される前記エミッタ接地回路の入力端子に一端が接続され、前記増幅電圧信号が出力される前記エミッタフォロワ回路の出力端子に他端が接続されて、外部から供給されたバイアス制御電圧に基づき抵抗値を可変させる前記帰還抵抗と、
前記第１の電源電圧と前記増幅電圧信号が出力される前記エミッタ接地回路の出力端子との間に接続されて、外部から供給された利得制御電圧に基づき自己の抵抗値を可変させることにより、前記エミッタ接地回路の利得を制御する利得制御回路とを備え、
前記利得制御回路は、
ドレイン端子に第１の抵抗素子を介して前記第１の電源電圧が供給され、ソース端子に前記増幅電圧信号が供給され、ゲート端子に前記利得制御電圧が供給された、ＮＭＯＳトランジスタからなる利得制御用トランジスタと、
前記利得制御用トランジスタの基板とドレイン端子との間に接続され、前記利得制御用トランジスタの基板とソース端子との間をしきい値電圧以下に制限するダイオードと、
一端が前記利得制御用トランジスタの基板に接続され、他端に前記第２の電源電圧が供給された第２の抵抗素子とを備える
ことを特徴とするコア回路。
【請求項６】
第１の電源電圧と第２の電源電圧とを動作電源とするエミッタ接地回路のコレクタ抵抗に並列接続されて、外部から供給された利得制御電圧に基づき自己の抵抗値を可変させることにより、前記エミッタ接地回路の利得を制御する利得制御回路であって、
ドレイン端子に第１の抵抗素子を介して第１の電源電圧が供給され、ソース端子に前記エミッタ接地回路から出力される増幅電圧信号が供給され、ゲート端子に前記利得制御電圧が供給された、ＭＯＳトランジスタからなる利得制御用トランジスタと、
前記利得制御用トランジスタの基板とドレイン端子との間に接続され、前記利得制御用トランジスタの基板とソース端子との間をしきい値電圧以下に制限するダイオードと、
一端が前記利得制御用トランジスタの基板に接続され、他端に前記第２の電源電圧が供給された第２の抵抗素子と
を備えることを特徴とする利得制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランスインピーダンスアンプに関し、特に電圧出力信号の振幅を一定に制御するための利得制御技術に関する。
【背景技術】
【０００２】
高速データ伝送を可能とする光伝送システム、光インターコネクション、パッシブオプティカルネットワーク（ＰＯＮ：Passive Optical Network）システム等の光伝送回路では、光信号を電気信号に変換する際、入力電流信号を増幅するとともに電圧変化し、一定振幅の電圧出力信号を出力するトランスインピーダンスアンプを用いる。
従来、このようなトランスインピーダンスアンプにおいて、電圧出力信号の振幅を一定に制御するための利得制御方法として、特許文献１のような利得制御技術が提案されている。
【０００３】
図７は、従来のトランスインピーダンスアンプの構成を示すブロック図である。
トランスインピーダンスアンプ５０には、主な回路部として、コア回路５１、モニタ回路５２、およびバイアス制御回路５３が設けられている。
【０００４】
コア回路５１は、帰還抵抗Ｒｆで決定されるトランスインピーダンス増幅率に基づいて、入力電流信号ＩINを増幅して出力電圧信号ＶOUTを出力する回路部である。
モニタ回路５２は、コア回路５１の出力電圧信号ＶOUTから出力振幅または出力平均値を検出し、その検出電圧ＶMONを出力する回路部である。
バイアス制御回路５３は、モニタ回路５２からの検出電圧ＶMONに応じて、利得制御電圧ＶCTRLおよびバイアス制御電圧ＶAGCを生成してコア回路５１に供給する回路部である。
【０００５】
図８は、従来のコア回路の構成を示す回路図である。
従来のトランスインピーダンスアンプ５０で用いられるコア回路５１には、主な回路部として、エミッタ接地回路５１Ａ、エミッタフォロワ回路５１Ｂ、帰還抵抗Ｒｆ、および利得制御回路５１Ｃが設けられている。
【０００６】
エミッタ接地回路５１Ａは、ＮＰＮトランジスタを用いた一般的なエミッタ接地回路からなり、第１の電源電圧ＶCC（動作電圧）と第２の電源電圧ＶEE（接地電圧：ＶCC＞ＶEE）で動作することにより、入力端子ＴIN1から入力された入力電流信号ＩINを増幅し、出力端子ＴOUT1から増幅電圧信号ＶAを出力する回路部である。
エミッタフォロワ回路５１Ｂは、ＮＰＮトランジスタを用いた一般的なエミッタフォロワ回路からなり、ＶCCとＶEEで動作することにより、入力端子ＴIN2から入力されたエミッタ接地回路５１Ａで得られたＶAを増幅し、出力端子ＴOUT2から低インピーダンスで出力電圧信号ＶOUTを出力する回路部である。
【０００７】
帰還抵抗Ｒｆは、モニタ回路５２からのバイアス制御電圧ＶAGCに基づき抵抗値が制御される可変抵抗素子からなり、ＩINすなわちエミッタ接地回路５１Ａの入力端子ＴIN1と、ＶOUTすなわちエミッタフォロワ回路５１Ｂの出力端子ＴOUT2との間に接続されている。
利得制御回路５１Ｃは、ＶCCとＶAすなわちエミッタ接地回路５１Ａの出力端子ＴOUT1（エミッタフォロワ回路５１Ｂの入力端子ＴIN2）との間に接続されて、バイアス制御回路５３からの利得制御電圧ＶCTRLに基づき抵抗値を可変させることにより、コア回路５１の利得を制御する回路部である。
【０００８】
図８に示すように、利得制御回路５１Ｃにおいて、コア回路５１Ｆの利得を制御する回路構成として、利得制御電圧ＶCTRLで制御される利得制御用トランジスタＭ５１が用いられている。
このＭ５１は、ＮＭＯＳトランジスタからなり、ドレイン端子に抵抗Ｒｃ５１を介して第１の電源電圧ＶCCが供給されており、ソース端子と基板（Ｐウェル）とにエミッタ接地回路５１Ａからの増幅電圧信号ＶAが供給されており、ゲート端子にバイアス制御回路５３からの利得制御電圧ＶCTRLが供給されている。
【０００９】
帰還抵抗Ｒｆのインピーダンス値をＺｆとし、エミッタ接地回路５１Ａの入力端子ＴIN1に寄生する入力容量をＣINとし、エミッタ接地回路５１Ａの利得をαとすると、トランスインピーダンスアンプ５０の周波数帯域ｆ３ｄＢは次の式で表される。
ｆ３ｄＢ＝α／（２π・Ｚｆ・ＣIN）
【００１０】
ここで、入力電流信号ＩINが小さいときは、コア回路５１において大きな利得を得るため、帰還抵抗Ｒｆのインピーダンス値Ｚｆを大きくするようなバイアス制御電圧ＶAGCが供給される。しかし、上式に示したように、Ｚｆが大きくなると周波数帯域ｆ３ｄＢが狭くなる。したがって、帯域補償を行うためにエミッタ接地回路５１Ａ内のコレクタ負荷抵抗の値を大きくして、エミッタ接地回路５１Ａの利得αが大きくなるようなＶCTRLが、利得制御回路５１Ｃの利得制御用トランジスタＭ５１へ供給される。
【００１１】
また、ＩINが大きいときは、コア回路５１の利得を小さくするため、Ｚｆを小さくするようなＶAGCが供給される。しかし、上式に示したように、Ｚｆが小さくなると周波数帯域ｆ３ｄＢが広くなる。したがって、帯域補償を行うためにエミッタ接地回路５１Ａ内のコレクタ負荷抵抗の値を小さくして、エミッタ接地回路５１Ａの利得αが小さくなるようなＶCTRLが、利得制御回路５１Ｃの利得制御用トランジスタＭ５１へ供給される。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２０１１−０９１６８７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、このような従来技術では、利得制御回路５１Ｃの利得制御用トランジスタＭ５１において、ソース端子と基板が直接接続されているため、基板が持つウェル容量ＣSUBが、エミッタ接地回路５１Ａの出力端子ＴOUT1に接続されてしまう。このため、エミッタ接地回路５１Ａの高周波特性が減衰し、結果として、トランスインピーダンスアンプ５０のコア回路５１の周波数帯域を狭くしてしまうという問題点があった。
【００１４】
この際、Ｍ５１の基板に第２の電源電圧ＶEEを供給してウェル容量ＣSUBを低減させることも考えられるが、高速通信に用いられる一般的なトランスインピーダンスアンプでは、第１の電源電圧ＶCCと第２の電源電圧ＶEEとの電圧差が３．３Ｖ〜５Ｖ程度ある。このため、微細化されたＭＯＳトランジスタからなるＭ５１を用いている際に、基板にＶEEを供給した場合、Ｍ５１の基板とソース端子またはドレイン端子との間の耐電圧を超えてしまう恐れがあるため、基板にＶEEを供給して、周波数帯域を広げることは難しい。
【００１５】
本発明はこのような課題を解決するためのものであり、周波数帯域劣化の少ない広ダイナミックレンジ特性を有するトランスインピーダンスアンプを提供することを目的としている。
【課題を解決するための手段】
【００１６】
このような目的を達成するために、本発明にかかるトランスインピーダンスアンプは、帰還抵抗の値に比例するトランスインピーダンス利得に基づいて入力電流信号を増幅するとともに電圧変換し、得られた出力電圧信号を出力するコア回路と、前記出力電圧信号から出力振幅または出力平均値を検出し、得られた検出電圧を出力するモニタ回路と、前記検出電圧に応じてバイアス制御電圧および利得制御電圧を生成して前記コア回路に供給するバイアス制御回路とを備え、前記コア回路は、第１の電源電圧と第２の電源電圧とを動作電源として、前記入力電流信号を増幅するとともに電圧変換し、得られた増幅電圧信号を出力するエミッタ接地回路と、前記第１の電源電圧と前記第２の電源電圧とを動作電源として、前記増幅電圧信号を増幅することにより、前記出力電圧信号を出力するエミッタフォロワ回路と、前記入力電流信号が入力される前記エミッタ接地回路の入力端子に一端が接続され、前記増幅電圧信号が出力される前記エミッタフォロワ回路の出力端子に他端が接続されて、前記バイアス制御電圧に基づき抵抗値を可変させる前記帰還抵抗と、前記第１の電源電圧と前記増幅電圧信号が出力される前記エミッタ接地回路の出力端子との間に接続されて、前記利得制御電圧に基づき自己の抵抗値を可変させることにより、前記エミッタ接地回路の利得を制御する利得制御回路とを備え、前記利得制御回路は、ドレイン端子に第１の抵抗素子を介して前記第１の電源電圧が供給され、ソース端子に前記増幅電圧信号が供給され、ゲート端子に前記利得制御電圧が供給されるＭＯＳトランジスタからなる利得制御用トランジスタと、前記利得制御用トランジスタの基板とドレイン端子との間に接続され、前記利得制御用トランジスタの基板とソース端子との間をしきい値電圧以下に制限するダイオードと、一端が前記利得制御用トランジスタの基板に接続され、他端に前記第２の電源電圧が供給される第２の抵抗素子とを備えている。
【００１７】
また、本発明にかかる上記トランスインピーダンスアンプの一構成例は、前記ダイオードが、ドレイン端子とゲート端子が前記利得制御用トランジスタのドレイン端子に接続され、ソース端子と基板が前記利得制御用トランジスタの基板に接続された、ＭＯＳトランジスタからなるダイオード用トランジスタである。
【００１８】
また、本発明にかかる上記トランスインピーダンスアンプの一構成例は、前記ダイオードが、コレクタ端子とベース端子が前記利得制御用トランジスタのドレイン端子に接続され、エミッタ端子が前記利得制御用トランジスタの基板に接続された、バイポーラトランジスタからなるダイオード用トランジスタである。
【００１９】
また、本発明にかかる上記トランスインピーダンスアンプの一構成例は、前記エミッタ接地回路が、コレクタ端子にコレクタ抵抗を介して前記第１の電源電圧が供給され、エミッタ端子に第１のエミッタ抵抗を介して前記第２の電源電圧が供給され、ベース端子に前記入力電流信号が供給されるバイポーラトランジスタを有し、前記コレクタ端子から前記増幅電圧信号を出力し、前記エミッタフォロワ回路は、コレクタ端子に前記第１の電源電圧が供給され、エミッタ端子に第２のエミッタ抵抗を介して前記第２の電源電圧が供給され、ベース端子に前記増幅電圧信号が供給されるバイポーラトランジスタを有し、前記エミッタ端子から前記出力電圧信号を出力するようにしたものである。
【００２０】
また、本発明にかかるコア回路は、トランスインピーダンスアンプで用いられて、帰還抵抗の値に比例するトランスインピーダンス利得に基づいて入力電流信号を増幅するとともに電圧変換し、得られた出力電圧信号を出力するコア回路であって、第１の電源電圧と第２の電源電圧とを動作電源として、前記入力電流信号を増幅するとともに電圧変換し、得られた増幅電圧信号を出力するエミッタ接地回路と、前記第１の電源電圧と前記第２の電源電圧とを動作電源として、前記増幅電圧信号を増幅することにより、前記出力電圧信号を出力するエミッタフォロワ回路と、前記入力電流信号が入力される前記エミッタ接地回路の入力端子に一端が接続され、前記増幅電圧信号が出力される前記エミッタフォロワ回路の出力端子に他端が接続されて、外部から供給されたバイアス制御電圧に基づき抵抗値を可変させる前記帰還抵抗と、前記第１の電源電圧と前記増幅電圧信号が出力される前記エミッタ接地回路の出力端子との間に接続されて、外部から供給された利得制御電圧に基づき自己の抵抗値を可変させることにより、前記エミッタ接地回路の利得を制御する利得制御回路とを備え、前記利得制御回路は、ドレイン端子に第１の抵抗素子を介して前記第１の電源電圧が供給され、ソース端子に前記増幅電圧信号が供給され、ゲート端子に前記利得制御電圧が供給された、ＮＭＯＳトランジスタからなる利得制御用トランジスタと、前記利得制御用トランジスタの基板とドレイン端子との間に接続され、前記利得制御用トランジスタの基板とソース端子との間をしきい値電圧以下に制限するダイオードと、一端が前記利得制御用トランジスタの基板に接続され、他端に前記第２の電源電圧が供給された第２の抵抗素子とを備えている。
【００２１】
また、本発明にかかる利得制御回路は、第１の電源電圧と第２の電源電圧とを動作電源とするエミッタ接地回路のコレクタ抵抗に並列接続されて、外部から供給された利得制御電圧に基づき自己の抵抗値を可変させることにより、前記エミッタ接地回路の利得を制御する利得制御回路であって、ドレイン端子に第１の抵抗素子を介して第１の電源電圧が供給され、ソース端子に前記エミッタ接地回路から出力される増幅電圧信号が供給され、ゲート端子に前記利得制御電圧が供給された、ＭＯＳトランジスタからなる利得制御用トランジスタと、前記利得制御用トランジスタの基板とドレイン端子との間に接続され、前記利得制御用トランジスタの基板とソース端子との間をしきい値電圧以下に制限するダイオードと、一端が前記利得制御用トランジスタの基板に接続され、他端に前記第２の電源電圧が供給された第２の抵抗素子とを備えている。
【発明の効果】
【００２２】
本発明によれば、エミッタ接地回路の増幅用トランジスタにおいて、良好な高周波特性を得ることができ、結果として、コア回路の周波数帯域を広く維持することが可能となる。このため、周波数帯域劣化の少ない広ダイナミックレンジ特性を有するトランスインピーダンスアンプを実現できる。
また、利得制御用トランジスタの基板を第２の電源電圧に接続することなく利得制御回路を構成できるため、利得制御用トランジスタとして高性能な微細化されたＭＯＳトランジスタを用いることができ、速度劣化を抑えられる。
【図面の簡単な説明】
【００２３】
【図１】第１の実施の形態にかかるトランスインピーダンスアンプの構成を示すブロック図である。
【図２】第１の実施の形態にかかるコア回路の構成を示す回路図である。
【図３】トランスインピーダンスアンプの周波数特性を示すグラフである。
【図４】第２の実施の形態にかかる利得制御回路の構成を示す回路図である。
【図５】第３の実施の形態にかかる利得制御回路の構成を示す回路図である。
【図６】第４の実施の形態にかかるコア回路の構成を示す回路図である。
【図７】従来のトランスインピーダンスアンプの構成を示すブロック図である。
【図８】従来のコア回路の構成を示す回路図である。
【発明を実施するための形態】
【００２４】
次に、本発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
まず、図１を参照して、本発明の第１の実施の形態にかかるトランスインピーダンスアンプ１０について説明する。図１は、第１の実施の形態にかかるトランスインピーダンスアンプの構成を示すブロック図である。
【００２５】
本実施の形態にかかるトランスインピーダンスアンプ１０は、高速データ伝送を可能とする光伝送システム、光インターコネクション、パッシブオプティカルネットワークシステム等の光伝送回路で、光信号を電気信号に変換する際に用いられて、入力電流信号を増幅するとともに電圧変化し、一定振幅の電圧出力信号を出力する機能を有している。
図１に示すように、トランスインピーダンスアンプ１０には、主な回路部として、コア回路１１、モニタ回路１２、およびバイアス制御回路１３が設けられている。
【００２６】
コア回路１１は、帰還抵抗Ｒｆの値に比例するトランスインピーダンス利得に基づいて、入力電流信号ＩINを増幅するとともに電圧変換し、得られた出力電圧信号ＶOUTを出力する回路部である。
モニタ回路１２は、コア回路１１の出力電圧信号ＶOUTから出力振幅または出力平均値を検出し、得られた検出電圧ＶMONを出力する回路部である。
バイアス制御回路１３は、モニタ回路１２からの検出電圧ＶMONに応じて、帰還抵抗Ｒｆの値を制御するためのバイアス制御電圧ＶAGC、およびコア回路１１内のエミッタ接地回路１１Ａの利得を制御するための利得制御電圧ＶCTRLを生成してコア回路１１に供給する回路部である。
【００２７】
図２は、第１の実施の形態にかかるコア回路の構成を示す回路図である。
本実施の形態にかかるトランスインピーダンスアンプ１０で用いられるコア回路１１には、主な回路部として、エミッタ接地回路１１Ａ、エミッタフォロワ回路１１Ｂ、帰還抵抗Ｒｆ、および利得制御回路１１Ｃが設けられている。
【００２８】
エミッタ接地回路１１Ａは、ＮＰＮトランジスタを用いた一般的なエミッタ接地回路からなり、第１の電源電圧ＶCC（動作電圧）と第２の電源電圧ＶEE（接地電圧：ＶCC＞ＶEE）とを動作電源として、入力端子ＴIN1から入力された入力電流信号ＩINを増幅し、出力端子ＴOUT1から増幅電圧信号ＶAを出力する回路部である。
エミッタフォロワ回路１１Ｂは、ＮＰＮトランジスタを用いた一般的なエミッタフォロワ回路からなり、ＶCCとＶEEとを動作電源として、入力端子ＴIN2から入力されたエミッタ接地回路１１Ａで得られたＶAを増幅し、出力端子ＴOUT2から低インピーダンスで出力電圧信号ＶOUTを出力する回路部である。
【００２９】
帰還抵抗Ｒｆは、モニタ回路１２からのバイアス制御電圧ＶAGCに基づき抵抗値が制御される可変抵抗素子からなり、ＩINが入力されるエミッタ接地回路１１Ａの入力端子ＴIN1にと一端が接続され、ＶOUTが出力されるエミッタフォロワ回路１１Ｂの出力端子ＴOUT2に他端が接続されている。
利得制御回路１１Ｃは、ＶCCとＶAが出力されるエミッタ接地回路１１Ａの出力端子ＴOUT1（エミッタフォロワ回路１１Ｂの入力端子ＴIN2）との間、すなわちエミッタ接地回路１１Ａのコレクタ抵抗Ｒｃ１に並列接続されて、バイアス制御回路１３からの利得制御電圧ＶCTRLに基づき自己の回路全体の抵抗値を可変させることにより、エミッタ接地回路１１Ａの利得を制御する回路部である。
【００３０】
図２に示すように、エミッタ接地回路１１Ａは、ＮＰＮトランジスタからなる増幅用トランジスタＱ１、コレクタ抵抗Ｒｃ１、およびエミッタ抵抗Ｒｅ１により構成されている。この際、Ｑ１は、コレクタ端子にコレクタ抵抗Ｒｃ１を介してＶCCが供給され、エミッタ端子にエミッタ抵抗Ｒｅ１を介してＶEEが供給されており、ベース端子がＴIN1に接続され、コレクタ端子がＴOUT1に接続されている。これにより、Ｒｃ１と利得制御回路１１Ｃとの並列接続回路がＱ１のエミッタ負荷抵抗となって、ＴIN1から入力されたＩINがＱ１で増幅され、得られたＶAがＴOUT1から出力される。
【００３１】
また、エミッタフォロワ回路１１Ｂは、ＮＰＮトランジスタからなる増幅用トランジスタＱ２およびエミッタ抵抗Ｒｅ２により構成されている。この際、Ｑ２は、コレクタ端子にＶCCが供給され、エミッタ端子にエミッタ抵抗Ｒｅ２を介してＶEEが供給されており、ベース端子がＴIN2に接続され、エミッタ端子がＴOUT2に接続されている。これにより、ＴIN2から入力されたＶAがＱ２で増幅され、得られたＶOUTがＴOUT2から出力される。
【００３２】
一方、利得制御回路１１Ｃは、ＮＭＯＳトランジスタからなる利得制御用トランジスタＭ１、抵抗Ｒｃ２（第１の抵抗素子）、一般的なＰＮ接合ダイオードからなるダイオードＤ１、および抵抗Ｒｄ１（第２の抵抗素子）により構成されている。この際、Ｍ１は、ドレイン端子にＲｃ２を介してＶCCが供給されており、ソース端子がＴOUT1（ＴIN2）に接続されており、ゲート端子にＶCTRLが供給されている。
これにより、Ｍ１のゲート端子には、コア回路１１の周波数特性がＩINの大きさによって最適となるように、バイアス制御回路１３からＶCTRLが供給されて、エミッタ接地回路１１ＡのＱ１のコレクタ負荷抵抗の値が制御される。
【００３３】
したがって、ＩINが小さいときはコア回路１１において大きな利得を得るため、帰還抵抗Ｒｆのインピーダンス値Ｚｆを大きくするようなＶAGCが供給され、帯域補償を行うためにＱ１のコレクタ負荷抵抗の値が大きくなるようにＶCTRLが供給される。
また、ＩINが大きいときはコア回路１１の利得を小さくするため、Ｚｆを小さくするようにＶAGCが供給され、帯域補償を行うためにＱ１のコレクタ負荷抵抗の値が小さくなるようにＶCTRLが供給される。
【００３４】
本実施の形態は、このようなコア回路１１の利得制御回路１１Ｃにおいて、Ｄ１のカソード端子（Ｋ）がＭ１のドレイン端子に接続され、Ｄ１のアノード端子（Ａ）がＭ１の基板（Ｐウェル）に接続されており、Ｍ１の基板とドレイン端子との間をＤ１のしきい値電圧ＶTH以下に制限している。また、Ｒｄ１の一端がＭ１の基板に接続され、他端にＶEEが供給されている。
これにより、前述の図８に示したように、従来のコア回路５１にかかる利得制御回路５１Ｃでは、利得制御用トランジスタＭ５１の基板がソース端子と接続されていたのに対して、本実施の形態のコア回路１１にかかる利得制御回路１１Ｃでは、利得制御用トランジスタＭ１の基板には、ドレイン端子の電圧からダイオードＤ１のしきい値電圧ＶTH分だけ低い電圧が供給される。
【００３５】
ここで、Ｍ１のドレイン端子を、基板に直接接続した場合、Ｍ１の基板とソース端子の間のｐ−ｎジャンクションに順方向バイアスがかかり、大きな電流が流れてＭ１が壊れてしまう恐れがあるが、ドレイン端子よりＤ１のしきい値電圧ＶTHだけ低い電圧を基板に供給することによって、この問題は回避できる。
【００３６】
また、Ｍ１の基板とＶEEとの間に接続された抵抗Ｒｄ１により基板からＶEEに対して常に電流が生じ、安定したバイアスがＭ１の基板に供給される。したがって、従来のコア回路５１では、ソース端子と基板が直接接続されて基板が持つウェル容量ＣSUBが、エミッタ接地回路５１Ａの出力端子ＴOUT1に接続されてしまっていたが、本実施の形態にかかる構成より、Ｍ１のウェル容量ＣSUBが取り除かれる。
【００３７】
したがって、本実施の形態によれば、エミッタ接地回路１１Ａの増幅用トランジスタＱ１において、良好な高周波特性を得ることができ、結果として、コア回路１１の周波数帯域を広く維持することが可能となる。このため、周波数帯域劣化の少ない広ダイナミックレンジ特性を有するトランスインピーダンスアンプ１０を実現できる。
また、Ｍ１の基板をＶEEに接続することなく利得制御回路１１Ｃを構成できるため、Ｍ１として高性能な微細化されたＭＯＳトランジスタを用いることができ、速度劣化を抑えられる。
【００３８】
図３は、トランスインピーダンスアンプの周波数特性を示すグラフである。ここでは、回路シミュレーションにより得られた周波数特性が示されており、横軸が入力電流信号の信号周波数［Ｈｚ］であり、縦軸がトランスインピーダンスアンプの利得［ｄＢΩ］である。また、特性２１が本実施の形態にかかるトランスインピーダンスアンプ１０の周波数特性を示し、特性２２が従来のトランスインピーダンスアンプ５０の周波数特性を示している。
図３の特性２１に示されているように、信号周波数が１．３ＧＨｚ以上の高周波領域において、特性２２より減衰の少ない良好な周波数特性が得られている。
【００３９】
［第２の実施の形態］
次に、図４を参照して、本発明の第２の実施の形態について説明する。図４は、第２の実施の形態にかかる利得制御回路の構成を示す回路図である。
第１の実施の形態では、利得制御回路１１ＣのダイオードＤ１として、一般的なＰＮ接合ダイオード素子を用いた場合を例として説明したが、これに限定されるものではない。
【００４０】
図４の例では、Ｄ１に代えて、トランジスタ接続されたＮＭＯＳトランジスタからなるダイオード用トランジスタＭ２が用いられている。
すなわち、Ｍ２は、ドレイン端子とゲート端子が利得制御用トランジスタＭ１のドレイン端子に接続され、ソース端子と基板がＭ１の基板に接続されている。これにより、Ｍ２のドレイン端子がＤ１のカソード端子（Ｋ）となり、Ｍ２のソース端子がＤ１のアノード端子（Ａ）となる。
【００４１】
本実施の形態においても、第１の実施の形態と同じく、Ｍ１のウェル容量ＣSUBが取り除かれるため、エミッタ接地回路１１Ａの増幅用トランジスタＱ１において、良好な高周波特性を得ることができ、結果として、コア回路１１の周波数帯域を広く維持することが可能となる。このため、周波数帯域劣化の少ない広ダイナミックレンジ特性を有するトランスインピーダンスアンプ１０を実現できる。
また、Ｍ１の基板をＶEEに接続することなく利得制御回路１１Ｃを構成できるため、Ｍ１として高性能な微細化されたＭＯＳトランジスタを用いることができ、速度劣化を抑えられる。
【００４２】
［第３の実施の形態］
次に、図５を参照して、本発明の第３の実施の形態について説明する。図５は、第３の実施の形態にかかる利得制御回路の構成を示す回路図である。
第１の実施の形態では、利得制御回路１１ＣのダイオードＤ１として、一般的なＰＮ接合ダイオード素子を用いた場合を例として説明したが、これに限定されるものではない。
【００４３】
図５の例では、Ｄ１に代えて、ダイオード接続されたＮＰＮトランジスタからなるダイオード用トランジスタＱ３が用いられている。
すなわち、Ｑ３は、コレクタ端子とベース端子が利得制御用トランジスタＭ１のドレイン端子に接続され、エミッタ端子がＭ１の基板に接続されている。これにより、Ｑ３のコレクタ端子がＤ１のカソード端子（Ｋ）となり、Ｑ２のエミッタ端子がＤ１のアノード端子（Ａ）となる。
【００４４】
本実施の形態においても、第１の実施の形態と同じく、Ｍ１のウェル容量ＣSUBが取り除かれるため、エミッタ接地回路１１Ａの増幅用トランジスタＱ１において、良好な高周波特性を得ることができ、結果として、コア回路１１の周波数帯域を広く維持することが可能となる。このため、周波数帯域劣化の少ない広ダイナミックレンジ特性を有するトランスインピーダンスアンプ１０を実現できる。
また、Ｍ１の基板をＶEEに接続することなく利得制御回路１１Ｃを構成できるため、Ｍ１として高性能な微細化されたＭＯＳトランジスタを用いることができ、速度劣化を抑えられる。
【００４５】
［第４の実施の形態］
次に、図６を参照して、本発明の第４の実施の形態について説明する。図６は、第４の実施の形態にかかるコア回路の構成を示す回路図である。
第１の実施の形態では、ＮＰＮトランジスタを用いてエミッタ接地回路１１Ａおよびエミッタフォロワ回路１１Ｂを構成した場合を例として説明したが、本実施の形態に示すように、ＰＮＰトランジスタを用いてもよい。
【００４６】
図６に示すように、本実施の形態において、エミッタ接地回路１１Ａは、ＰＮＰトランジスタからなる増幅用トランジスタＱ１、コレクタ抵抗Ｒｃ１、およびエミッタ抵抗Ｒｅ１により構成されている。この際、Ｑ１は、コレクタ端子にコレクタ抵抗Ｒｃ１を介してＶEEが供給され、エミッタ端子にエミッタ抵抗Ｒｅ１を介してＶCCが供給されており、ベース端子がＴIN1に接続され、コレクタ端子がＴOUT1に接続されている。これにより、Ｒｃ１と利得制御回路１１Ｃとの並列接続回路がＱ１のエミッタ負荷抵抗となって、ＴIN1から入力されたＩINがＱ１で増幅され、得られたＶAがＴOUT1から出力される。
【００４７】
また、エミッタフォロワ回路１１Ｂは、ＰＮＰトランジスタからなる増幅用トランジスタＱ２およびエミッタ抵抗Ｒｅ２により構成されている。この際、Ｑ２は、コレクタ端子にＶEEが供給され、エミッタ端子にエミッタ抵抗Ｒｅ２を介してＶCCが供給されており、ベース端子がＴIN2に接続され、エミッタ端子がＴOUT2に接続されている。これにより、ＴIN2から入力されたＶAがＱ２で増幅され、得られたＶOUTがＴOUT2から出力される。
【００４８】
一方、利得制御回路１１Ｃは、ＰＭＯＳトランジスタからなる利得制御用トランジスタＭ１、抵抗Ｒｃ２（第１の抵抗素子）、一般的なＰＮ接合ダイオードからなるダイオードＤ１、および抵抗Ｒｄ１（第２の抵抗素子）により構成されている。この際、Ｍ１は、ソース端子がＴOUT1（ＴIN2）に接続されており、ドレイン端子にＲｃ２を介してＶEEが供給されており、ゲート端子にＶCTRLが供給されている。
これにより、Ｍ１のゲート端子には、コア回路１１の周波数特性がＩINの大きさによって最適となるように、バイアス制御回路１３からＶCTRLが供給されて、エミッタ接地回路１１ＡのＱ１のコレクタ負荷抵抗の値が制御される。
【００４９】
本実施の形態は、このようなコア回路１１の利得制御回路１１Ｃにおいて、Ｄ１のカソード端子（Ｋ）がＭ１の基板に接続され、Ｄ１のアノード端子（Ａ）がＭ１のドレイン端子に接続されている。また、Ｒｄ１の一端がＭ１の基板に接続され、他端にＶCCが供給されている。
これにより、Ｍ１の基板には、ドレイン端子の電圧からダイオードＤ１のしきい値電圧ＶTH分だけ高い電圧が供給されるため、Ｍ１の基板とソース端子の間のｐ−ｎジャンクションに順方向バイアスがかかることがなくなり、Ｍ１が壊れてしまう恐れを回避できる。
【００５０】
また、ＶCCとＭ１の基板との間に接続された抵抗Ｒｄ１によりＶCCから基板に対して常に電流が生じ、安定したバイアスがＭ１の基板に供給される。したがって、従来のコア回路５１では、ソース端子と基板が直接接続されて基板が持つウェル容量ＣSUBが、エミッタ接地回路５１Ａの出力端子ＴOUT1に接続されてしまっていたが、本実施の形態にかかる構成より、Ｍ１のウェル容量ＣSUBが取り除かれる。
【００５１】
したがって、本実施の形態によれば、エミッタ接地回路１１Ａの増幅用トランジスタＱ１において、良好な高周波特性を得ることができ、結果として、コア回路１１の周波数帯域を広く維持することが可能となる。このため、周波数帯域劣化の少ない広ダイナミックレンジ特性を有するトランスインピーダンスアンプ１０を実現できる。
また、Ｍ１の基板をＶEEに接続することなく利得制御回路１１Ｃを構成できるため、Ｍ１として高性能な微細化されたＭＯＳトランジスタを用いることができ、速度劣化を抑えられる。
【００５２】
［実施の形態の拡張］
以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。
【符号の説明】
【００５３】
１０…トランスインピーダンスアンプ、１１…コア回路、１１Ａ…エミッタ接地回路、１１Ｂ…エミッタフォロワ回路、１１Ｃ…利得制御回路、１２…モニタ回路、１３…バイアス制御回路、Ｒｆ…帰還抵抗、Ｍ１…利得制御用トランジスタ、Ｄ１…ダイオード、Ｒｃ２…抵抗素子（第１の抵抗素子）、Ｒｄ１…抵抗素子（第２の抵抗素子）、Ｑ１…増幅用トランジスタ、Ｒｃ１…コレクタ抵抗、Ｒｅ１…エミッタ抵抗、Ｑ２…増幅用トランジスタ、Ｒｅ２…エミッタ抵抗、ＶCC…第１の電源電圧、ＶEE…第２の電源電圧、ＩIN…入力電流信号、ＶOUT…出力電圧信号、ＶA…増幅電圧信号、ＶMON…検出電圧、ＶAGC…バイアス制御電圧、ＶCTRL…利得制御電圧、ＣSUB…ウェル容量、ＴIN1，ＴIN2…入力端子、ＴOUT1，ＴOUT2…出力端子、Ｍ２…ダイオード用トランジスタ、Ｑ３…ダイオード用トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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