(57)【要約】【課題】論理緩急処理を確実に実行でき、かつ、消費電流を低減することができる論理緩急装置、時計および論理緩急装置の制御方法を提供すること。【解決手段】論理緩急装置は、複数の分周器を備える分周回路２０と、分周回路２０を制御して所定の緩急量の緩急制御を行う論理緩急制御回路３０と、少なくとも分周回路２０および論理緩急制御回路３０を駆動する駆動電圧VREGを、第１電圧および第２電圧に切換可能な定電圧回路６と、論理緩急処理の実行タイミングを検出して定電圧回路６を制御する定電圧制御回路１２とを備える。第２電圧は、第１電圧よりも高く、論理緩急制御回路３０を駆動可能なレベルである。定電圧制御回路１２は、論理緩急処理の開始時には、分周回路および論理緩急制御回路を駆動する駆動電圧が、第１電圧から上昇して第２電圧となるように制御し、論理緩急処理の完了後は第１電圧に切り換える。【選択図】図１
2015166709.tif 000002
【特許請求の範囲】
【請求項１】
発振手段からの発振信号を分周する複数の分周器を備える分周回路と、
前記分周回路を制御して所定の緩急量の緩急制御を行う論理緩急制御回路と、
少なくとも前記分周回路および前記論理緩急制御回路を駆動する駆動電圧を、第１電圧および第２電圧に切換可能な定電圧回路と、
前記論理緩急制御回路による論理緩急処理の実行タイミングを検出して前記定電圧回路を制御する定電圧制御回路とを備え、
前記第２電圧は、前記第１電圧よりも高い電圧値であり、少なくとも前記論理緩急制御回路を駆動可能な電圧レベルに設定され、
前記定電圧制御回路は、
前記論理緩急処理の開始時には、少なくとも前記分周回路および前記論理緩急制御回路を駆動する駆動電圧が、前記第１電圧から上昇して前記第２電圧となるように制御し、
前記論理緩急処理の完了後は、前記分周回路および前記論理緩急制御回路を駆動する駆動電圧を前記第２電圧から前記第１電圧に切り換える
ことを特徴とする論理緩急装置。
【請求項２】
請求項１に記載の論理緩急装置において、
前記発振手段は、前記発振信号を出力する発振回路を備え、
前記定電圧回路は、前記発振回路を駆動する駆動電圧を一定電圧に維持する
ことを特徴とする論理緩急装置。
【請求項３】
請求項１または請求項２に記載の論理緩急装置において、
前記分周回路の出力信号をカウントして予め設定された所定期間を計測するタイマーと、
前記タイマーで計測された所定期間毎に論理緩急タイミング信号を出力する論理緩急タイミング信号形成回路と、
前記論理緩急タイミング信号がアクティブ状態の間に出力され、前記論理緩急処理の実行を指示する論理緩急信号を出力する論理緩急信号形成回路とを備え、
前記定電圧制御回路は、前記論理緩急タイミング信号が非アクティブ状態からアクティブ状態に変化した時に前記定電圧回路の出力電圧を前記第１電圧から前記第２電圧に切り換える
ことを特徴とする論理緩急装置。
【請求項４】
請求項１から請求項３のいずれかに記載の論理緩急装置において、
前記複数の分周器のセット状態またはリセット状態を設定して所定の緩急量の調整を可能にする論理緩急設定回路を備え、
前記論理緩急制御回路は、前記複数の分周器を前記論理緩急設定回路で設定されたセット状態またはリセット状態に設定して所定の緩急量の調整を行う
ことを特徴とする論理緩急装置。
【請求項５】
請求項１から請求項４のいずれかに記載の論理緩急装置を備える
ことを特徴とする時計。
【請求項６】
発振手段からの発振信号を分周する複数の分周器を備える分周回路と、
前記分周回路を制御して所定の緩急量の緩急制御を行う論理緩急制御回路と、
少なくとも前記分周回路および前記論理緩急制御回路を駆動する駆動電圧を、第１電圧、および前記第１電圧よりも高い電圧値であり、少なくとも前記論理緩急制御回路を駆動可能な電圧レベルである第２電圧に切換可能な定電圧回路と、を備える論理緩急装置の制御方法であって、
論理緩急処理の開始時には、少なくとも前記分周回路および前記論理緩急制御回路を駆動する駆動電圧が、前記第１電圧から上昇して前記第２電圧となるように制御し、
前記論理緩急処理の完了後は、前記分周回路および前記論理緩急制御回路を駆動する駆動電圧を前記第２電圧から前記第１電圧に切り換える
ことを特徴とする論理緩急装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、時計用ＩＣ等における時間基準信号について絶対時間からのズレを補正する論理緩急装置、時計および論理緩急装置の制御方法に関する。
【背景技術】
【０００２】
従来の時計用ＩＣ等においては、発振回路で出力される時間基準信号の絶対時間からのズレについて補正するために、時間基準信号を所定の補正周期（緩急周期）毎に必要な補正量（緩急量）だけ伸縮させる論理緩急方式が採用されている（例えば、特許文献１参照）。
すなわち、特許文献１では、発振回路から出力される発振信号を分周する分周回路を複数の分周器で構成し、分周回路制御装置によって、前記補正周期毎に予め設定された分周器をセット状態またはリセット状態にすることで論理緩急処理を実行していた。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−２３５５６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、前記特許文献１の分周回路制御装置は、前記発振回路や分周回路から出力される信号（例えば３２ｋＨｚの高い周波数の信号）を用いて論理緩急信号（論理緩急パルスＶＣＷ）を形成し、この論理緩急信号の出力で論理緩急処理を実行している。
このため、分周回路制御装置を低い電圧で駆動すると、前記高い周波数の信号が、回路や配線を経由することで、論理緩急信号がなまってしまうという問題があった。論理緩急信号がなまると、分周器をセット、リセットすることができなくなるという問題があった。
【０００５】
このため、分周回路制御装置を含む時計用ＩＣの駆動電圧は、前記分周回路制御装置を駆動可能なレベルまでしか低下させることができず、消費電流の削減効果が低くなるという問題がある。
特に、運針を停止する動作モードに移行して時計の持続時間を延長しようとしても時計用ＩＣは常時作動し続け、論理緩急処理も継続する。このため、運針を停止する動作モード時であっても時計用ＩＣに供給する電圧をあまり低減させることができず、消費電流の低減効果を高めて時計の持続時間をさらに延長するという要望に十分に答えることができなかった。
【０００６】
本発明の目的は、論理緩急処理を確実に実行でき、かつ、消費電流を低減することができる論理緩急装置、時計および論理緩急装置の制御方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明は、発振手段からの発振信号を分周する複数の分周器を備える分周回路と、前記分周回路を制御して所定の緩急量の緩急制御を行う論理緩急制御回路と、少なくとも前記分周回路および前記論理緩急制御回路を駆動する駆動電圧を、第１電圧および第２電圧に切換可能な定電圧回路と、前記論理緩急制御回路による論理緩急処理の実行タイミングを検出して前記定電圧回路を制御する定電圧制御回路とを備え、前記第２電圧は、前記第１電圧よりも高い電圧値であり、少なくとも前記論理緩急制御回路を駆動可能な電圧レベルに設定され、前記定電圧制御回路は、前記論理緩急処理の開始時には、少なくとも前記分周回路および前記論理緩急制御回路を駆動する駆動電圧が、前記第１電圧から上昇して前記第２電圧となるように制御し、前記論理緩急処理の完了後は、前記分周回路および前記論理緩急制御回路を駆動する駆動電圧を前記第２電圧から前記第１電圧に切り換えることを特徴とする。
【０００８】
本発明によれば、論理緩急処理が行われている間は、分周回路および論理緩急制御回路を第２電圧で駆動できるので、論理緩急信号がなまることを防止できる。このため、論理緩急制御回路によって分周器を確実にセット状態やリセット状態に設定することができ、論理緩急処理を確実に実行できる。
また、論理緩急処理が行われていない間、つまり論理緩急処理の開始前と、完了後は、分周回路および論理緩急制御回路を駆動する駆動電圧を第１電圧に制御している。第１電圧（時計用ＩＣの種類などで設定されるが、例えば０．５Ｖ）は、第２電圧（時計用ＩＣの種類などで設定されるが、例えば０．６Ｖ）よりも低い電圧値であるため、消費電流を低減することができる。特に、論理緩急処理は、一定の補正周期（例えば１０秒周期）毎に短時間（例えば１ミリ秒間）だけ実行される。このため、特許文献１のように、駆動電圧を、論理緩急制御回路を駆動可能な電圧（例えば第２電圧＝０．６Ｖ）に維持し続ける場合に比べて、本発明では、ほとんどの時間は駆動電圧を第１電圧（例えば０．５Ｖ）に維持でき、論理緩急処理時のみ第２電圧に切り換えるため、消費電流を大幅に低減できる。
【０００９】
本発明において、前記発振手段は、前記発振信号を出力する発振回路を備え、前記定電圧回路は、前記発振回路を駆動する駆動電圧を一定電圧に維持することが好ましい。
【００１０】
本発明によれば、発振回路の駆動電圧を一定電圧（例えば第１電圧）に維持できるので、発振回路を安定して駆動でき、発振信号も安定して出力できる。
【００１１】
本発明において、前記分周回路の出力信号をカウントして予め設定された所定期間を計測するタイマーと、前記タイマーで計測された所定期間毎に論理緩急タイミング信号を出力する論理緩急タイミング信号形成回路と、前記論理緩急タイミング信号がアクティブ状態の間に出力され、前記論理緩急処理の実行を指示する論理緩急信号を出力する論理緩急信号形成回路とを備え、前記定電圧制御回路は、前記論理緩急タイミング信号が非アクティブ状態からアクティブ状態に変化した時に前記定電圧回路の出力電圧を前記第１電圧から前記第２電圧に切り換えることが好ましい。
【００１２】
本発明によれば、論理緩急タイミング信号が非アクティブ状態からアクティブ状態に変化した際に前記定電圧回路の出力電圧を第１電圧（低電圧）から第２電圧（高電圧）に切り換えている。このため、前記論理緩急処理の実行を指示する論理緩急信号を出力する所定時間前に第２電圧に切り換えることができる。
従って、定電圧回路の応答に遅延があり、出力電圧を第１電圧から第２電圧に切り換える際に、第２電圧に安定するまでに時間がかかる場合でも、その応答時間を考慮して事前に第２電圧に切り換えることができる。
よって、論理緩急信号の出力時には、前記出力電圧を確実にかつ安定して第２電圧に制御することができ、論理緩急信号がなまることを確実に防止できる。
【００１３】
本発明において、前記複数の分周器のセット状態またはリセット状態を設定して所定の緩急量の調整を可能にする論理緩急設定回路を備え、前記論理緩急制御回路は、前記分周器を前記論理緩急設定回路で設定されたセット状態またはリセット状態に設定して所定の緩急量の調整を行うことが好ましい。
【００１４】
本発明によれば、論理緩急設定回路を備えているので、本発明の論理緩急装置を組み込んだ個別の時計用ＩＣ毎に緩急量を調整することができる。このため、発振手段の特性等に合わせた緩急量の調整を個別の時計用ＩＣ毎に行うことができ、時刻精度の高い時計用ＩＣを提供できる。
【００１５】
本発明の時計は、前記論理緩急装置を備えることを特徴とする。
本発明によれば、前記論理緩急装置を備えることで、時計用ＩＣの消費電流を低減できる。特に、運針を停止する動作モードでは、時計用ＩＣのみが作動し続けるため、消費電流を低減できることで、運針を停止する動作モード時の持続時間を大幅に伸ばすことができる。
【００１６】
本発明の論理緩急装置の制御方法は、発振手段からの発振信号を分周する複数の分周器を備える分周回路と、前記分周回路を制御して所定の緩急量の緩急制御を行う論理緩急制御回路と、少なくとも前記分周回路および前記論理緩急制御回路を駆動する駆動電圧を、第１電圧、および前記第１電圧よりも高い電圧値であり、少なくとも前記論理緩急制御回路を駆動可能な電圧レベルである第２電圧に切換可能な定電圧回路と、を備える論理緩急装置の制御方法であって、論理緩急処理の開始時には、少なくとも前記分周回路および前記論理緩急制御回路を駆動する駆動電圧が前記第１電圧から上昇して前記第２電圧となるように制御し、前記論理緩急処理の完了後は、前記分周回路および前記論理緩急制御回路を駆動する駆動電圧を前記第２電圧から前記第１電圧に切り換えることを特徴とする。
本発明においても、前記論理緩急装置と同様の作用効果を奏することができる。
【図面の簡単な説明】
【００１７】
【図１】第１実施形態の電子時計の構成を示すブロック図である。
【図２】第１実施形態の論理緩急装置の構成を示す回路図である。
【図３】第１実施形態の論理緩急装置の動作を説明するタイミングチャートである。
【図４】第１実施形態の動作を説明するフローチャートである。
【図５】（Ａ）は第１実施形態の論理緩急パルスＶＣＷを示し、（Ｂ）は比較例の論理緩急パルスＶＣＷを示す図である。
【図６】第２実施形態の電子時計の構成を示すブロック図である。
【発明を実施するための形態】
【００１８】
本発明の実施形態を添付図面に基づいて説明する。図１には、本発明の第１実施形態に係る電子時計の構成を示すブロック図が示されている。
［電子時計］
電子時計１は、電源２と、電源２によって駆動する時計用ＩＣ３と、水晶振動子４と、ステップモーター５とを備えている。
【００１９】
電源２は、一次電池や二次電池で構成される。なお、二次電池を用いた場合には、電子時計１に二次電池を充電する発電機を設けたり、電子時計１の外部から充電できるように構成すればよい。発電機は、太陽電池や、回転錘で発電する発電機などの時計用の発電機が利用できる。
なお、本実施形態では、電源２の電位ＶＤＤ（高電圧側）を基準電位（ＧＮＤ）に取り、ＶＳＳ（低電圧側）を電源電圧としている。
【００２０】
ステップモーター５は、図示しない輪列を介して、分針、秒針、時針等の指針を駆動する。従って、本実施形態の電子時計１は、アナログ式の時計である。
【００２１】
時計用ＩＣ３は、電源２の電圧ＶＳＳで動作する定電圧回路６、論理緩急設定回路７、モーターパルス出力回路８と、前記定電圧回路６から出力される定電圧ＶＲＥＧで駆動する定電圧駆動回路１０とを備える。電圧ＶＳＳは、時計用ＩＣ３の種類などによって異なるが、例えば１Ｖである。
【００２２】
［定電圧駆動回路］
定電圧駆動回路１０は、発振回路１１、定電圧制御回路１２、モーターパルス形成回路１３、分周回路２０、論理緩急制御回路３０を備えている。
発振回路１１は、発振源である水晶振動子４を駆動して源振となる３２ＫＨｚ（３２７６８Ｈｚ）の発振信号を出力する。従って、水晶振動子４および発振回路１１で発振手段が構成されている。この発振手段から出力される発振信号は分周回路２０に入力される。
【００２３】
分周回路２０は、図２に示すように、複数の分周器２１を備え、前記発振信号を一定周期（例えば１Ｈｚ）まで分周して、出力する。
モーターパルス形成回路１３は、前記分周回路２０から出力される信号を用いてステップモーター５を駆動するモーターパルスを形成して出力する。このモーターパルスは、モーターパルス出力回路８からステップモーター５に出力され、ステップモーター５が駆動される。
【００２４】
分周回路２０は、複数の分周器２１を備えている。各分周器２１は、クロック入力信号を分周（１／２）にして出力端子Ｑから出力する。本実施形態では、分周回路２０は１５段の分周器（フリップフロップ）２１で構成され、各分周器２１の出力Ｑを次の各分周器２１のクロック入力ＣＬとして直列に接続している。このため、分周回路２０は、３２ＫＨｚ(32768Hz)→１６ＫＨｚ(16384Hz)→８ＫＨｚ(8192Hz)→４ＫＨｚ(4096Hz)→２ＫＨｚ(2048Hz)→１ＫＨｚ(1024Hz)→５１２Ｈｚ→２５６Ｈｚ→１２８Ｈｚ→６４Ｈｚ→３２Ｈｚ→１６Ｈｚ→８Ｈｚ→４Ｈｚ→２Ｈｚ→１Ｈｚと、源振信号を順次分周し、最終的に１Ｈｚの信号を出力する。
【００２５】
また、各分周器２１は、セット端子Ｓと、リセット端子Ｒとを備え、セット端子ＳにＨレベル信号が入力された際には、出力Ｑを強制的にＨレベル信号とし、リセット端子ＲにＨレベル信号が入力された際には、出力Ｑを強制的にＬレベル信号とするように構成されている。
さらに、図３のタイミングチャートにも示すように、２ＫＨｚの分周信号Ｆ２Ｋを出力する分周器２１には、２ＫＨｚの分周信号を１／４周期進ませた信号Ｆ２ＫＭを出力する端子Ｍが設けられている。また、１ＫＨｚの分周信号Ｆ１Ｋを出力する分周器２１には、１ＫＨｚの分周信号を１／４周期進ませてかつ反転した信号ＸＦ１ＫＭを出力する端子ＸＭが設けられている。
【００２６】
論理緩急制御回路３０は、前記分周回路２０から出力される信号を用いて時間をカウントするタイマー３１と、タイマー３１から出力される信号および分周回路２０から出力される信号に基づいて論理緩急タイミングパルス（論理緩急タイミング信号）FVCWを形成する論理緩急タイミングパルス形成回路（論理緩急タイミング信号形成回路）３２と、源振信号に対して遅延の無いあるいは遅延の小さい信号ＱＱＱを出力する信号遅延吸収回路４０と、信号遅延吸収回路４０からの出力信号ＱＱＱに基づき論理緩急パルス（論理緩急信号）ＶＣＷを形成する論理緩急パルス形成回路（論理緩急信号形成回路）５０と、論理緩急パルスＶＣＷに基づき分周回路２０の所定の分周器２１をセット状態またはリセット状態とする分周回路制御回路である分周回路SET／RESET回路６０とを備える。
【００２７】
タイマー３１は、分周回路２０の複数の分周器２１から出力される複数の信号を利用して設定された時間をカウントできるように構成されている。具体的には、タイマー３１は１０秒タイマーとして設定されており、タイマー３１を用いて１０秒がカウントされたら、信号を論理緩急タイミングパルス形成回路３２に出力するように構成されている。
【００２８】
論理緩急タイミングパルス形成回路３２は、タイマー３１からの出力信号および分周回路２０の複数の分周器２１から出力される複数の信号に基づいて、図３のタイミングチャートに示すように、１０秒毎のタイミングでアクティブ（Ｈレベル）になり、所定時間（例えば１ｍｓ）経過後に非アクティブ（Ｌレベル）に変更される論理緩急タイミングパルスFVCWを出力するように構成されている。
【００２９】
論理緩急タイミングパルスFVCWは、信号遅延吸収回路４０に入力されている。信号遅延吸収回路４０は、事前変化信号発生回路４１と、変化タイミング同期回路４５とにより構成されている。
事前変化信号発生回路４１は、ＯＲゲート４２、ＮＡＮＤゲート４３，４４を備えて構成されている。ＯＲゲート４２は、前記信号Ｆ２ＫＭと、信号ＸＦ１ＫＭとの論理和信号Ｂを出力する。ＮＡＮＤゲート４３には、論理和信号ＢとＮＡＮＤゲート４４の出力Ｃとが入力されている。また、ＮＡＮＤゲート４３の出力は、論理緩急タイミングパルスFVCWとともに、ＮＡＮＤゲート４４に入力され、ＮＡＮＤゲート４４は事前変化信号Ｃを出力するように構成されている。
【００３０】
変化タイミング同期回路４５は、前記事前変化信号Ｃがデータ入力とされ、源振信号から２段目の分周器２１の出力である８ＫＨｚの信号ＴＴＴがクロック入力とされたフリップフロップによって構成されている。このため、変化タイミング同期回路４５は、図３のタイミングチャートに示すように、前記事前変化信号Ｃの変化を、８ＫＨｚの信号ＴＴＴに同期して変化させた信号ＱＱＱを出力している。
【００３１】
論理緩急パルス形成回路５０は、ＮＯＲゲート５１、５２、５３を備えて構成されている。ＮＯＲゲート５１には、源振信号３２ＫＨｚの信号と、ＮＯＲゲート５２の出力Ｅとが入力されている。ＮＯＲゲート５２には、信号遅延吸収回路４０の変化タイミング同期回路４５からの出力信号ＱＱＱと、ＮＯＲゲート５１の出力とが入力されている。
また、ＮＯＲゲート５３には、ＮＯＲゲート５２の出力Ｅと、前記出力信号ＱＱＱとが入力される。そして、ＮＯＲゲート５３は、３２ＫＨｚの半周期分の幅のワンショットパルスを形成し、論理緩急パルスＶＣＷとして出力するように構成されている。
【００３２】
なお、図３に示すように、変化タイミング同期回路４５に入力される信号ＴＴＴと、論理緩急パルス形成回路５０に入力される信号Ａとは、論理緩急タイミングパルスFVCWがＨレベル信号の場合のみ各回路４５，５０に入力されるように設定されており、これにより各信号が常時入力されている場合に比べて消費電力を低減している。
具体的には、３２ＫＨｚの源振信号をインバータで位相を逆転した信号と論理緩急タイミングパルスFVCWとが入力されるＮＡＮＤゲート５６と、８ＫＨｚの信号と論理緩急タイミングパルスFVCWとが入力されるＡＮＤゲート４６とを設け、ＮＡＮＤゲート５６の出力を信号Ａとし、ＡＮＤゲート４６の出力を信号ＴＴＴとすればよい。
【００３３】
分周回路SET／RESET回路６０は、５個のＡＮＤゲート６１によって構成されている。各ＡＮＤゲート６１には、論理緩急パルス形成回路５０からの論理緩急パルスＶＣＷと、論理緩急設定回路７からのＨレベル信号あるいはＬレベル信号とが入力されている。
【００３４】
これらの各ＡＮＤゲート６１のうち、４個のＡＮＤゲート６１の論理積信号は、分周回路２０の発振回路１１から数えて１〜４段目の分周器２１のセット端子Ｓに入力されている。また、残りのＡＮＤゲート６１の論理積信号は、５段目の分周器２１のリセット端子Ｒに入力されている。
【００３５】
なお、６段目の分周器２１のリセット端子Ｒには、前記論理緩急パルス形成回路５０からの論理緩急パルスＶＣＷが入力されている。これは、５段目の分周器２１がＨレベル信号を出力している際に、強制的にリセットされた際の信号変化によって６段目の分周器２１の分周信号がＬレベル信号からＨレベル信号に変化しないようにするためである。
【００３６】
論理緩急設定回路７は、ＡＮＤゲート６１に接続された５つの端子Ｌ１〜Ｌ５を備えている。各端子Ｌ１〜Ｌ５は、電位ＶＤＤの電源ライン（基準電位ＧＮＤ）に接続されており、前記各ＡＮＤゲート６１にＨレベル信号を入力するように構成されている。また、各端子Ｌ１〜Ｌ５は、プルダウン抵抗７１を介して電位ＶＳＳの電源ラインに接続されており、回路基板の打ち抜き箇所７２を打ち抜いて電位ＶＤＤの電源ラインに接続された配線７３を切断すると、各ＡＮＤゲート６１にＬレベル信号を入力するように構成されている。
【００３７】
定電圧制御回路１２は、論理緩急制御回路３０および分周回路２０から入力される信号に基づいて定電圧回路６の出力電圧を制御する制御信号を出力する。本実施形態では、前記出力電圧を第１電圧に切り換える第１制御信号と、第２電圧に切り換える第２制御信号とを出力する。
定電圧回路６は、前記定電圧制御回路１２からの制御信号に基づいて出力電圧を第１電圧と第２電圧とに切り換える。なお、第１電圧、第２電圧の具体的な電圧値は、電子時計１や時計用ＩＣ３の種類に応じて設定される。
【００３８】
本実施形態の一例では、電源２の電源電圧ＶＳＳは１Ｖ、時計用ＩＣ３（特に発振回路１１）が停止する電圧VSTOPは0.45Ｖ、論理緩急制御回路３０が停止する電圧VSTOP緩急は0.55Ｖ、第１電圧は0.5Ｖ、第２電圧は0.6Ｖである。
すなわち、第１電圧は、時計用ＩＣ３が停止する電圧VSTOPよりも高く、論理緩急制御回路３０が停止する電圧VSTOP緩急以下の電圧値とされている。
また、第２電圧は、論理緩急制御回路３０が停止する電圧VSTOP緩急よりも高く、電源電圧ＶＳＳ以下の電圧値とされている。
【００３９】
次に、このような構成の本実施形態の作用について、図３のタイミングチャートおよび図４のフローチャートをも参照して説明する。なお、図３のアナログ信号は、絶対値で電圧の高い、低いを表している。
【００４０】
まず、予め、個別の発振回路１１（水晶振動子４）の特性を検査し、各発振回路１１に応じた緩急量を論理緩急設定回路７で設定する。具体的には、端子Ｌ１〜Ｌ５に対応した打ち抜き箇所７２を適宜打ち抜くことで、予め各発振回路１１に応じた緩急量を設定している。本実施形態では、５個の端子Ｌ１〜Ｌ５を備えて５ビットつまり３２通りの調整が可能にされている。各端子Ｌ１〜Ｌ５を、「１」（その端子に接続する打ち抜き箇所７２が打ち抜かれておらず、その端子に電圧ＶＤＤが加えられるため、ＡＮＤゲート６１にＨレベル信号が入力される状態）と、「０」（その端子に接続する打ち抜き箇所７２が打ち抜かれており、その端子がOPEN状態とされたり、あるいはその端子に電圧ＶＤＤよりも低い電圧VＲＥＧや電圧ＶＳＳが加えられるため、ＡＮＤゲート６１にＬレベル信号が入力される状態）とに設定した場合の補正量を以下の表１，２に示す。
【００４１】
【表１】
2015166709.tif 000003
【００４２】
【表２】
2015166709.tif 000004
【００４３】
なお、本実施形態では、５ビットの論理緩急装置であるため、図３に示すように、信号Ｆ１６Ｋの半周期を１ステップとし、信号Ｆ１６Ｋ〜Ｆ１ＫまでがすべてＬレベル信号となっている状態から、信号Ｆ１６Ｋ〜Ｆ１ＫまでがすべてＨレベル信号となっている状態までの３２段階で緩急量を調整できるように構成されている。
【００４４】
そして、緩急量を伸縮できるように、まず、論理緩急パルスＶＣＷが３２段階の中心部分（信号Ｆ１６Ｋの９周期目、つまり信号Ｆ１６Ｋ〜Ｆ２ＫがＬレベル信号とされ、信号Ｆ１ＫがＨレベル信号とされている時点）で入力されるように設定され、その状態を０ステップとしている。また、この論理緩急パルスＶＣＷが入力された時点の状態を、１つ前（各タイミングチャートでは左側）の状態（信号Ｆ１６Ｋ〜Ｆ２Ｋが「Ｈ」で信号Ｆ１Ｋが「Ｌ」）にする設定を「−１」ステップ、１つ先（各タイミングチャートでは右側）の状態（信号Ｆ１６Ｋ〜Ｆ２Ｋが「Ｌ」で信号Ｆ１Ｋが「Ｆ」）にする設定を「＋１」ステップとしており、他のステップも同様な方法で設定されている。
【００４５】
なお、論理緩急パルスＶＣＷは、信号Ｆ１６Ｋ〜Ｆ２ＫがＬレベル信号とされ、信号Ｆ１ＫがＨレベル信号とされている時点で入力されるため、信号Ｆ１６Ｋ〜Ｆ２ＫをＨレベルに設定する必要があるステップでは、対応する各端子Ｌ１〜Ｌ４を「１」（打ち抜き箇所７２を打ち抜かない状態）として分周器２１のセット端子ＳにＨレベル信号を加えるようにされている。一方、信号Ｆ１６Ｋ〜Ｆ２ＫをＬレベルに設定する必要があるステップでは、Ｌ状態のままに維持すればよいため、セット端子Ｓに入力しない、つまり対応する各端子Ｌ１〜Ｌ４を「０」（打ち抜き箇所７２を打ち抜いた状態）に設定している。
【００４６】
同様に、信号Ｆ１ＫをＬレベルに設定する必要があるステップでは、対応する端子Ｌ５を「１」（打ち抜き箇所７２を打ち抜かない状態）として分周器２１のリセット端子ＲにＨレベル信号を加えるようにされている。一方、信号Ｆ１ＫをＨレベルに設定する必要があるステップでは、Ｈ状態のままに維持すればよいため、リセット端子Ｒに入力しない、つまり対応する端子Ｌを「０」（打ち抜き箇所７２を打ち抜いた状態）に設定している。
【００４７】
なお、本実施形態では、信号Ｆ１６Ｋの半周期を１ステップとしており、かつ１０秒周期で緩急処理を行っているので、ステップ毎に０．２６４（秒／日）補正できるようにされている。このため、ステップ−１６（Ｌ１〜Ｌ４が「０」でＬ５が「１」）の場合には、上記初期状態に比べて１６ステップ分（つまり４．２２４秒／日）遅れるように設定され、ステップ＋１５（Ｌ１〜Ｌ４が「１」でＬ５が「０」）の場合には、上記初期状態に比べて１５ステップ分（つまり３．９６秒／日）進むように設定される。
【００４８】
このようにして緩急量を予め設定すると、運用時においては、論理緩急パルスＶＣＷは通常Ｌレベル信号であるため、各分周器２１のセット端子やリセット端子にはＬレベル信号が入力される。このため、各分周器２１は、強制的にセット、リセットされることなく、源振信号を順次分周して出力する。
【００４９】
［定電圧回路の制御］
次に、定電圧回路の制御フローを図４に基づいて説明する。
電子時計１の運用が開始されると、定電圧制御回路１２は初期設定として第１電圧を印加する制御信号を定電圧回路６に出力し、定電圧回路６は第２電圧に比べて低電圧である第１電圧を定電圧駆動回路１０に印加する（ステップ１、以下ステップを「Ｓ」と略す）。
また、運用が開始されて分周回路２０から１Ｈｚの信号が出力されると、タイマー３１で１秒毎に時間が計測される（Ｓ２）。
【００５０】
次に、タイマー３１で１０秒経過がカウントされて論理緩急タイミングになったか否かが判定される（Ｓ３）。
Ｓ３でＮｏと判定された場合は、第１電圧の印加（Ｓ１）、タイマーカウント（Ｓ２）を継続する。
一方、Ｓ３でＹｅｓと判定された場合、具体的には論理緩急タイミングパルスFVCWがＨレベルになったタイミングで、定電圧制御回路１２は第２電圧を印加する制御信号を定電圧回路６に出力し、定電圧回路６は第１電圧に比べて高電圧である第２電圧を定電圧駆動回路１０に印加する（Ｓ４）。
【００５１】
そして、論理緩急パルスＶＣＷがＨレベルになったタイミングで論理緩急処理が実行される（Ｓ５）。この際、定電圧回路６から定電圧駆動回路１０に印加される定電圧ＶＲＥＧが第１電圧と低い電圧であった場合には、論理緩急パルスＶＣＷは図５（Ｂ）に示すように、信号の立上りが緩やかになって、なまった信号となる。この場合、各分周器２１のセット、リセットができなくなり、論理緩急処理を実行できない虞がある。
一方、本実施形態では、定電圧回路６から定電圧駆動回路１０に印加される定電圧ＶＲＥＧが第２電圧と高い電圧であるため、図５に示すように、論理緩急パルスＶＣＷがなまることがなく、各分周器２１を確実にセット、リセットすることができ、論理緩急処理を確実に実行できる。
【００５２】
そして、論理緩急処理が実行された後は、Ｓ１に戻って定電圧回路６から定電圧駆動回路１０に印加される定電圧ＶＲＥＧは第１電圧に切り換えられる（Ｓ１）。具体的には、論理緩急制御回路３０から出力される論理緩急タイミングパルスFVCWが「Ｈ」から「Ｌ」に変化すると、定電圧制御回路１２は定電圧回路６に対して定電圧ＶＲＥＧを第１電圧に切り換える制御信号を出力する。このため、定電圧回路６は、定電圧ＶＲＥＧとして第１電圧を定電圧駆動回路１０に印加する。
以後、Ｓ１〜Ｓ５の処理が繰り返され、タイマー３１のカウントによって１０秒毎に、第２電圧への切換処理と、論理緩急処理とが実行されることになる。
【００５３】
なお、論理緩急処理（Ｓ５）は、特許文献１と同様であるため、簡略して説明する。
タイマー３１からの信号により、論理緩急タイミングパルス形成回路３２は１０秒間隔でアクティブ（Ｈレベル）にされる論理緩急タイミングパルスFVCWを出力する。
論理緩急タイミングパルスFVCWがＨレベルになると、事前変化信号発生回路４１により、前記事前変化信号Ｃが変化タイミング同期回路４５に入力される。ここで、前記事前変化信号Ｃは、信号Ｆ２ＫＭ、信号ＸＦ１ＫＭ等を利用して形成されるが、これらの信号は、源振信号から４，５段目の分周器２１で形成されるため、分周回路２０の駆動電圧が低い状態では、各分周器２１での遅延が累積され、信号Ｃは源振信号に比べて大きな遅延（例えば、約１５．３μsec 以上）を含むようになる。
【００５４】
この信号Ｃは、変化タイミング同期回路４５に入力され、その変化タイミングは、遅延の少ない低遅延信号である信号Ｆ８Ｋに同期して信号ＱＱＱとして出力される。
すなわち、信号Ｃは、論理緩急タイミングパルスFVCWによって１０秒毎に、ＨレベルからＬレベルに変化する。但し、この変化タイミングは、各信号Ｆ２ＫＭと信号ＸＦ１ＫＭが遅延を含んでいるため、源振信号に対してその半周期分以上遅れている。
【００５５】
一方で、事前変化信号発生回路４１は、論理緩急タイミングパルスFVCWがアクティブ（Ｈレベル信号）に変化した時点から、信号Ｆ８Ｋの３周期分経過後に、信号ＣがＨレベルからＬレベルに変化するように設定され、その１周期分後、つまり論理緩急タイミングパルスFVCWが「Ｌ」から「Ｈ」に変化した時点から、信号Ｆ８Ｋの４周期分経過後に信号ＱＱＱが「Ｈ」から「Ｌ」に変化するように設定されている。この際、変化タイミング同期回路４５からの出力ＱＱＱは、同期をとる低遅延信号（８ＫＨｚ）は源振信号に対して遅れが殆ど無いため、出力ＱＱＱの信号変化タイミングも源振信号に対する遅れが殆ど無くなり、信号遅延が吸収される。なお、変化タイミング同期回路４５では、信号Ｃが低遅延信号の１周期分以上遅延した場合には、前記タイミングで信号ＱＱＱを変化させることができないが、通常、分周回路２０による遅延がこのように大きくなることはないため、上記タイミングで確実に信号ＱＱＱを変化させることができる。
【００５６】
そして、前記論理緩急パルス形成回路５０では、この源振信号に対する遅れが殆ど無い信号ＱＱＱを利用するため、論理緩急パルスＶＣＷを確実に出力できる。
１０秒間隔で、論理緩急パルスＶＣＷが出力されると、論理緩急設定回路７での設定データが読み込まれ、この設定に応じて、各分周器２１のセット端子Ｓやリセット端子Ｒに適宜Ｈレベル信号が入力され、このＨレベル信号が入力された各分周器２１は、強制的にセット（Ｈレベル）あるはリセット（Ｌレベル）とされる。
【００５７】
例えば、論理緩急設定回路７の各端子Ｌ１〜Ｌ５がすべて「１（ＶＤＤ）」とされた「−１ステップ」の場合には、図３に示すタイミングチャートのように、論理緩急パルスＶＣＷが入力された時点が、１ステップ前の状態となり、遅れ方向の補正がなされる。
【００５８】
さらに、図示しないが、論理緩急設定回路７の各端子Ｌ１〜Ｌ４が「−２〜−１５ステップ」に設定された場合には、論理緩急パルスＶＣＷが入力された時点が、２〜１５ステップ前の状態となり、遅れ方向の補正がなされる。
一方、論理緩急設定回路７の各端子Ｌ１〜Ｌ４が「＋１〜＋１５ステップ」に設定された場合には、論理緩急パルスＶＣＷが入力された時点が、１〜１５ステップ先の状態となり、進み方向の補正がなされる。
【００５９】
本実施形態と比較例の各電圧値と消費電流の一例を表３に示す。なお、消費電流Iopは、論理緩急処理の実行間隔（補正周期）である１０秒間の平均消費電流値である。
【００６０】
【表３】
2015166709.tif 000005
【００６１】
本実施形態では、定電圧回路６から出力される定電圧ＶＲＥＧを、通常時の第１電圧（０．５Ｖ）と、論理緩急時の第２電圧（０．６Ｖ）に切り換えている。このため、第１電圧および第２電圧が共に０．６Ｖである比較例での消費電流Iop（45nA）に比べて消費電流が30nAとなり、約２／３に低減する。
【００６２】
このような本実施形態によれば、次のような効果がある。
（１）定電圧制御回路１２によって定電圧回路６から出力される定電圧VREGを第１電圧と、第１電圧よりも高い第２電圧に切り換えることができる。そして、通常処理時は定電圧VREGを電圧VSTOPよりも高いが電圧VSTOP緩急よりも低い第１電圧に設定し、論理緩急処理が行われている間は、定電圧VREGを電圧VSTOP緩急よりも高い第２電圧に切り換えている。このため、論理緩急処理中は、分周回路２０および論理緩急制御回路３０を第２電圧で駆動できるので、論理緩急パルスＶＣＷがなまることを防止できる。このため、論理緩急制御回路３０によって分周器２１を確実にセット状態やリセット状態に設定することができ、論理緩急処理を確実に実行できる。
【００６３】
（２）また、論理緩急処理が行われていない間、つまり論理緩急処理の開始前と、完了後は、分周回路２０および論理緩急制御回路３０を第１電圧で駆動している。第１電圧は、第２電圧や電圧VSTOP緩急よりも低い電圧値であるため、消費電流を低減することができる。特に、論理緩急処理は、一定時間毎に短時間（例えば１０秒間毎に１ミリ秒間）だけ実行される。このため、表３の比較例のように、論理緩急処理中以外も駆動電圧を第２電圧に維持し続ける場合に比べて、本実施形態では、ほとんどの時間は駆動電圧を第１電圧に維持でき、論理緩急処理時のみ第２電圧に切り換えるため、消費電流を大幅に低減できる。
従って、電源２の電池容量が従来と同じであれば、電子時計１の持続時間を延長できる。特に、運針を停止する動作モード時の持続時間を大幅に延長できる。
また、電源２の電池容量を小さくしても従来と同様の持続時間を確保できる。従って、電子時計１の小型化・軽量化を実現することもできる。
【００６４】
［第２実施形態］
図６は、第２実施形態の電子時計１Ａの構成を示すブロック図である。
電子時計１Ａは、分周回路２０および論理緩急制御回路３０に供給する定電圧VREG1と、他の発振回路１１、定電圧制御回路１２、モーターパルス形成回路１３に供給する定電圧VREG2とを供給可能な定電圧回路６Ａを設けた点が第１実施形態と相違する。
定電圧回路６Ａは、分周回路２０および論理緩急制御回路３０に供給する定電圧VREG1を、前記第１実施形態と同じく、論理緩急処理中、具体的には論理緩急タイミングパルスFVCWがＨレベル中は第２電圧とし、論理緩急タイミングパルスFVCWがＬレベル中は第１電圧とする。また、定電圧回路６Ａは、発振回路１１、定電圧制御回路１２、モーターパルス形成回路１３に供給する定電圧VREG2は、常時、第１電圧（低電圧）に維持する。
【００６５】
本実施形態においても、前記第１実施形態と同様の作用効果を奏する。すなわち、論理緩急処理中は、分周回路２０および論理緩急制御回路３０に供給する定電圧VREG1を第２電圧（高電圧）に切り換えているので、論理緩急パルスＶＣＷがなまることを防止できる。このため、論理緩急制御回路３０によって分周器２１を確実にセット状態やリセット状態に設定することができ、論理緩急処理を確実に実行できる。
【００６６】
また、論理緩急処理中以外は、分周回路２０および論理緩急制御回路３０に供給する定電圧VREG1を第１電圧（低電圧）に切り換えているので、消費電流を低減できる。さらに、論理緩急処理中に第２電圧が供給されるのは、分周回路２０および論理緩急制御回路３０のみであり、発振回路１１、定電圧制御回路１２、モーターパルス形成回路１３には引き続き第１電圧が供給されるので、第１実施形態に比べても消費電流を低減でき、持続時間もより長くできる。
その上、発振回路１１は常に一定電圧（第１電圧）で駆動されるため、供給電圧が変化する場合に比べて発振回路１１をより安定して駆動できる。
【００６７】
なお、本発明は、前記実施形態に限定されるものではなく、本発明の目的を達成できる他の構成も含み、以下に示すような変形例等も本発明に含まれる。
前記各実施形態では、少なくとも分周回路２０、論理緩急制御回路３０に供給する電圧を、論理緩急タイミングパルスFVCWの信号によって切り換えていたが、他の信号を用いて切り換えてもよい。要するに、論理緩急パルスＶＣＷが入力される際に、分周回路２０や論理緩急制御回路３０に供給される電圧が第２電圧になっていればよい。ただし、定電圧回路６，６Ａは応答に遅延があるため、第１電圧から第２電圧に切り換えた場合に定電圧VREG、VREG1が上昇して第２電圧で安定するまで時間がかかる。従って、定電圧回路６，６Ａの応答性を考慮し、論理緩急パルスＶＣＷが出力される前に定電圧VREG、VREG1が第２電圧で安定するように、第２電圧への切替タイミングを設定すればよい。
一方で、論理緩急処理が終わって、定電圧VREG、VREG1を第２電圧から第１電圧に低下させるタイミングは、論理緩急パルスＶＣＷがＨレベルからＬレベルに変化するタイミング以降であればよいため、論理緩急パルスＶＣＷがＨレベルからＬレベルに変化するのと同時（論理緩急処理が終了したタイミング）で定電圧VREG、VREG1を第２電圧から第１電圧に切り換えてもよい。
【００６８】
本発明は、論理緩急装置を備える各種の電子時計に適用できる。
さらに、本発明は電子時計に限らず、発振回路１１から精度の高い信号を取り出すことが必要な各種の機器にも適用することができる。例えば、時計機能を内蔵した機器や、タイマー機能を有する機器等、分周信号に基づいた動作を行う各種機器に適用できる。具体的には、携帯型の血圧計や脈拍計などの生体情報測定装置に適用できる。さらに、本発明の論理緩急装置は、スマートフォン、携帯電話機、ＰＨＳ、ページャ、歩数計、電卓、パーソナルコンピュータ、電子手帳、携帯ラジオ、玩具、オルゴール、メトロノーム、電気かみそり等にも用いることができる。
【符号の説明】
【００６９】
１、１Ａ…電子時計、２…電源、４…水晶振動子、５…ステップモーター、６、６Ａ…定電圧回路、７…論理緩急設定回路、８…モーターパルス出力回路、１０…定電圧駆動回路、１１…発振回路、１２…定電圧制御回路、１３…モーターパルス形成回路、２０…分周回路、２１…分周器、３０…論理緩急制御回路、３１…タイマー、３２…論理緩急タイミングパルス形成回路、４０…信号遅延吸収回路、４１…事前変化信号発生回路、４５…変化タイミング同期回路、５０…論理緩急パルス形成回路、６０…分周回路SET／RESET回路、７１…プルダウン抵抗、７２…打ち抜き箇所、７３…配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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