(57)【要約】【課題】本発明が解決しようとする課題は、特性悪化を抑制しながら、素子の微細化を可能とする半導体装置の製造方法を提供することである。【解決手段】  実施形態の半導体装置の製造方法は、第１導電型の半導体領域が複数設けられた第２導電型の半導体基板上に設けられ、前記半導体領域上に第１開口部を有する絶縁膜を形成する工程と、前記開口部及び前記絶縁膜上に金属膜を形成する工程と、前記金属膜上に保護膜を形成する工程と、前記保護膜上に設けられ、前記絶縁膜の上部に第２開口部を有するレジストを形成する工程と、前記第２開口部の下に位置する前記保護膜をドライエッチングで除去する工程と、前記第２開口部の下に位置する前記金属膜をウェットエッチングで除去する工程と、を有する。【選択図】図３
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【特許請求の範囲】
【請求項１】
素子領域と、前記素子領域を囲み、第１導電型の半導体領域が複数設けられた終端領域とを有する第２導電型の半導体基板上に設けられ、前記半導体領域上に第１開口部を有する絶縁膜を形成する工程と、
前記開口部及び前記絶縁膜上に金属膜を形成する工程と、
前記金属膜上に保護膜を形成する工程と、
前記保護膜上に設けられ、前記絶縁膜の上部に第２開口部を有するレジストを形成する工程と、
前記第２開口部の下に位置する前記保護膜をドライエッチングで除去する工程と、
前記第２開口部の下に位置する前記金属膜をウェットエッチングで除去する工程と、
を有する半導体装置の製造方法。
【請求項２】
前記保護膜は窒化膜である請求項１に記載の半導体装置の製造方法。
【請求項３】
前記金属膜の厚さは、前記保護膜の厚さよりも大きくなるように形成される請求項１または２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
大電流及び高耐圧向けの半導体装置は、半導体装置の縦方向に電流を流す素子領域と、その素子領域を取り囲む終端領域を備える。終端領域では、高耐圧を達成するために、半導体装置の素子領域から外周端に向かって空乏層が伸びやすくなるような工夫がなされる。
【０００３】
例えば、終端領域において、半導体装置の素子領域から終端領域に向かう方向に複数の半導体領域が形成される、ガードリング構造等が挙げられる。また、半導体装置の素子領域の微細化に伴い、終端領域に設けられたガードリング構造の微細化も求められている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２４３９４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、特性悪化を抑制しながら、素子の微細化を可能とする半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置の製造方法は、素子領域と、前記素子領域を囲み、第１導電型の半導体領域が複数設けられた終端領域とを有する第２導電型の半導体基板上に設けられ、前記半導体領域上に第１開口部を有する絶縁膜を形成する工程と、前記開口部及び前記絶縁膜上に金属膜を形成する工程と、前記金属膜上に保護膜を形成する工程と、前記保護膜上に設けられ、前記絶縁膜の上部に第２開口部を有するレジストを形成する工程と、前記第２開口部の下に位置する前記保護膜をドライエッチングで除去する工程と、前記第２開口部の下に位置する前記金属膜をウェットエッチングで除去する工程と、を有する。
【図面の簡単な説明】
【０００７】
【図１】本実施形態に係る半導体装置１の構造を示す平面図。
【図２】図１に示すＡ−Ａ’線における断面を示す断面図。
【図３】本実施形態に係る半導体装置１の製造プロセス毎について断面構造を示す断面図。
【発明を実施するための形態】
【０００８】
以下、本発明の実施形態について図を参照しながら説明する。実施例中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。第１導電形をＮ型で、第２導電形をＰ型で説明するが、それぞれこの逆の導電型とすることも可能である。半導体としては、シリコンを一例に説明するが、炭化シリコン（ＳｉＣ）や窒化ガリウム（ＧａＮ）などの化合物半導体にも適用可能である。
【０００９】
図１および図２を用いて、本発明の実施形態に係る半導体装置１について説明する。図１は本実施形態に係る半導体装置１の構造を示す平面図、及び図２は図１に示すＡ−Ａ’線における断面を示す断面図を示している。なお、図１においては、Ｐ型ベース領域３、絶縁膜５、ソース電極６、ガードリング電極７、及びパッシベーション膜８を省略した平面図を示している。
【００１０】
図１に示すように、本実施形態に係る半導体装置１は、半導体素子が形成され積層方向（縦方向）に電流が流れる素子領域３１と、素子領域３１を水平面内で取り囲む終端領域３０とを有するＮ型半導体基板２（半導体基板）から構成される。半導体装置１は矩形であり、４つの辺部と、辺部と辺部とをつなぐ４つのコーナー部を有する。本実施形態に係る半導体装置１は、一例として素子領域３１にＭＯＳＦＥＴの半導体素子が形成された構造について説明される。なお、これに限定されることなく、以後の実施形態を含め本発明の実施形態は、素子領域３１がダイオード、またはＩＧＢＴなどの他の電力用半導体素子が形成される場合にも適用可能である。
【００１１】
本実施形態に係る半導体装置１は、Ｎ型半導体基板２、Ｐ型ベース領域３、Ｐ型ガードリング領域４（半導体領域）、絶縁膜５、ソース電極６、ガードリング電極７、パッシベーション膜８、及びドレイン電極１２を備える。Ｎ型半導体基板２は例えば、シリコン基板である。
【００１２】
Ｎ型半導体基板２は、第１の表面と、これとは反対側に第２の表面を有する。Ｐ型ベース領域３は、Ｎ型半導体基板２の第１の表面に選択的に形成される。本実施形態ではＭＯＳＦＥＴを例に説明するので、Ｐ型ベース領域３は複数形成される。Ｎ型半導体基板２の第１の表面でＰ型ベース領域３が形成される領域は、後述するように積層方向（縦方向）に電流が流れる素子領域３１となる。
【００１３】
複数のＰ型ベース領域３のうち、最も半導体装置１の外周端側のＰ型ベース領域３に、素子領域３１と終端領域３０の境界が存在する。終端領域３０は、Ｎ型半導体基板２の第１の表面において、素子領域３１の外側を占める。すなわち、終端領域３０は、Ｎ型半導体基板２に平行な水平面内において、素子領域３１を取り囲む。終端領域３０は、後述するように、ＭＯＳＦＥＴがオン状態の時の動作電流は流れず、オフ状態の時に、最もチップの外周端側のＰ型ベース領域３の外周端からチップの外周端に向かって空乏層が広がる領域である。
【００１４】
Ｐ型ガードリング領域４は、Ｎ型半導体基板２の第１の表面において、最も外周端側のＰ型ベース領域３の外周端から、半導体装置１の外周端の間の領域（すなわち終端領域３０）に、設けられる。Ｐ型ガードリング領域４は、Ｐ型ベース領域３全体を取り囲む環状構造である。Ｐ型ガードリング領域４は、図１に示したように、平面図において矩形の環状構造を有し、４つの辺部と、４つのコーナー部を有する。Ｐ型ガードリング領域４の辺部は、半導体装置１の外周端に沿って直線状にＮ型半導体基板２の第１の表面を延伸する。Ｐ型ガードリング領域４のコーナー部は、Ｎ型半導体基板２の第１の表面において円弧状の構造を有する。本実施形態では、このような形状のＰ型ガードリング領域４が３つ設けられ、これらは互いに離間している。Ｐ型ガードリング領域４のＰ型不純物の不純物濃度は、Ｐ型ベース領域３のＰ型不純物の不純物濃度よりも高いほうが、後述する素子領域３１から終端領域３０へ向かう方向における、空乏層の広がりを促進できる。
【００１５】
絶縁膜５が、Ｎ型半導体基板２の第１の表面上、Ｐ型ベース領域３上、及びＰ型ガードリング領域４上を、覆うように設けられる。絶縁膜５は、絶縁体であり、例えば酸化シリコンであるが、窒化シリコン、酸窒化シリコンなどの他の絶縁体とすることも可能である。
【００１６】
ソース電極６が、Ｐ型ベース領域３上にそれぞれ設けられた絶縁膜５の開口部（第１開口部）を介して、Ｐ型ベース領域３に電気的に接続するように設けられる。複数のフィールドプレート電極７のそれぞれは、複数のＰ型ガードリング領域４の上に沿って環状に設けられる。複数のフィールドプレート電極７のそれぞれは、複数のＰ型ガードリング領域４のそれぞれの上に設けられた絶縁膜５の開口部（第１開口部）を介して、それぞれのＰ型ガードリング領域４と電気的に接続される。また、複数のフィールドプレート電極７のそれぞれは、互いに離間し絶縁される。ドレイン電極１２は、Ｎ型半導体基板２の第２の表面上に電気的に接続するように設けられる。ソース電極６、フィールドプレート電極７、及びドレイン電極１２は、例えば、銅またはアルミニウムなどの金属用いられるが、他の金属とすることも可能である。
【００１７】
パッシベーション膜８は、素子領域３１の一部から終端領域３０全体において、ソース電極６、フィールドプレート電極７、及び絶縁膜５を覆うように設けられる。パッシベーション膜８は、ソース電極６上に開口を有し、この開口部を介して、ソース電極６は、チップ外のソース端子まで引き出される（詳細は図示せず）。パッシベーション膜８は、絶縁体であり、例えば、酸化シリコンが用いられるが、窒化シリコン、酸窒化シリコン、又は、ポリイミド等の絶縁体とすることも可能である。
【００１８】
素子領域３１には、ＭＯＳＦＥＴである半導体素子が形成されている。図示しないＮ型のソース層が、複数のＰ型ベース領域３のそれぞれに選択的に形成される。ゲート電極が、Ｎ型ソース層とＮ型半導体基板２との間におけるＰ型ベース領域３上にゲート絶縁膜を介して設けられる（図示せず）。ＭＯＳＦＥＴは、上記ゲート電極、ソース電極６、ドレイン電極１２、Ｎ型ソース層、Ｐ型ベース領域３、及びＮ型半導体基板２を有する。このゲート電極によって、ソース電極６とドレイン電極１２との間に流れる電流が制御される。
【００１９】
本実施形態では、素子領域３１に形成される半導体素子がＭＯＳＦＥＴの場合を例に説明するが、互いに対向する電極間に電流が流れる半導体素子であれば、素子領域３１にダイオードまたはＩＧＢＴなどの他の半導体素子が形成されることも可能である。
【００２０】
素子領域３１にダイオードが形成される場合は、Ｐ型ベース領域３はアノード層として機能し、素子領域３１には、必ずしも複数のアノード層が形成される必要はない。また、Ｎ型半導体基板２は、カソード層として機能する。その際、ソース電極６はアノード電極であり、ドレイン電極１２はカソード電極である。
【００２１】
素子領域３１にＩＧＢＴが形成される場合は、上記ＭＯＳＦＥＴが形成される場合において、ｎＮ型半導体基板２とドレイン電極１２との間に、さらにＰ型コレクタ層が設けられる。その際、ドレイン電極１２はコレクタ電極であり、ソース電極６はエミッタ電極である。
【００２２】
次に、本実施形態に係る半導体装置１の製造方法について図３を用いて説明する。図３Ａ〜Ｅは、本実施形態に係る半導体装置１の製造プロセス毎について断面構造を示す断面図を示している。
【００２３】
まず、前述したようにＮ型半導体基板２において、素子領域３１にはＰ型ベース領域３、終端領域３０にはＰ型ガードリング領域４がイオン注入により形成される。Ｐ型半導体領域を形成する場合、例えば、Ｎ型半導体基板２にボロン（Ｂ）がイオン注入される。なお、本実施形態では図示しないが、Ｎ型半導体基板２上にＮ型半導体層をエピタキシャル成長させ、そのＮ型半導体層にイオン注入することによりＰ型ベース領域３及びＰ型ガードリング領域４を形成してもよい。
【００２４】
Ｐ型ベース領域３及びＰ型ガードリング領域４が形成されたＮ型半導体基板２上に、絶縁膜５が熱酸化法や化学気相成長（Chemical Vapor Deposition；ＣＶＤ）法などにより形成される。絶縁膜５は、Ｐ型ベース領域３及びＰ型ガードリング領域４の上部に第１開口部２０を有するように、反応性イオンエッチング（Reactive Ion Etching；ＲＩＥ）法により図３Ａに示されるようにエッチングされる。
【００２５】
次に、第１開口部２０を埋め込むように、絶縁膜５上に金属膜９がスパッタ法などにより形成される。そして、金属膜９上には窒化シリコン膜１０（保護膜）、窒化シリコン膜１０上にはレジスト１１が形成され、半導体装置１は図３Ｂに示される構造になる。なお、本実施形態では窒化シリコン膜１０を用いたが、後述する効果を得るためには窒化シリコン膜に限らない。窒化シリコン膜１０は、金属膜９よりもウェットエッチングされ難い膜であれば実施は可能である。また、金属膜９には、例えば、アルミニウム（Ａｌ）やアルミニウム化合物などが用いられる。
【００２６】
図３Ｃに示すように、レジスト１１には複数の第２開口部２１が露光などによって形成される。第２開口部２１は、隣接するＰ型ガードリング領域４間に位置する絶縁膜５の上部、及び最も素子領域３１に近接するＰ型ガードリング領域４とＰ型ベース領域３との間に位置する絶縁膜５の上部に形成される。すなわち、第２開口部２１は、隣接する第１開口部２０間に形成される。また、素子領域３１から最も離れたＰ型ガードリング領域４と、Ｎ型半導体基板２の端部との間に位置するレジスト１１も除去される。
【００２７】
図３Ｄに示すように、第２開口部２１により露出した部分の窒化シリコン膜１０がドライエッチングによって除去される。異方性エッチングのため、窒化シリコン膜１０は第２開口部２１の形状をほぼ反映して除去される。すなわち、エッチングされた窒化シリコン膜１０の側面はほぼ垂直な形状を有する。
【００２８】
そして、除去された窒化シリコン膜１０により露出した部分の金属膜９がウェットエッチングによって除去され、半導体装置１は図３Ｅに示すような構造になる。エッチングされた金属膜９は、素子領域３１側に位置する部分がソース電極６、終端領域３０側に位置する部分がフィールドプレート電極７となる。最終的に、素子領域３１の一部から終端領域３０全体においてパッシベーション膜８が設けられ、半導体装置１は図２に示すような構造になる。
【００２９】
次に、本実施形態に係る半導体装置１の製造方法の効果について説明する。まず、本実施形態に係る半導体装置１の製造方法のように、製造工程において金属膜９上に窒化シリコン膜１０を形成しない場合について説明する。その場合、金属膜９上に窒化シリコン膜１０を形成せずに、金属膜９上にレジスト１１を形成し、レジスト１１に第２開口部２１が形成される。その後、第２開口部２１から露出した部分の金属膜９がウェットエッチングによって除去される。ウェットエッチングの場合、レジスト１１の真下に位置する金属膜９にもエッチングが進む可能性がある。すなわち、金属膜９の一部をエッチングすることによって形成されるソース電極６とフィールドプレート電極７は、上部に広がった形状となる。半導体装置１の微細化に伴い、隣接するフィールドプレート電極７の間隔を狭くする必要があるが、上述したように電極が上部に広がった形状となると半導体装置１の微細化は困難となる。そのため、半導体装置１の微細化が進んだ際、隣接するフィールドプレート電極７の間隔を狭くすることができず、半導体装置１の耐圧増加や信頼性の確保が難しくなる。また、金属は一般的にドライエッチングで除去することは困難である。
【００３０】
本実施形態に係る半導体装置１の製造方法の場合、金属膜９とレジスト１１との間に窒化シリコン膜１０を形成し、第２開口部２１から露出した窒化シリコン膜１０をドライエッチングにより除去している。その後、ウェットエッチングによって金属膜９のエッチングを行うが、金属膜９とレジスト１１との間に窒化シリコン膜１０が設けられているため、レジスト１１真下の金属膜９エッチングは抑制される。また、窒化シリコン膜１０はウェットエッチングに対する耐性を有しているため、レジスト１１真下の窒化シリコン膜１０がエッチングされることもない。
【００３１】
従って、本実施形態に係る半導体装置１の製造方法の場合、レジスト１１真下の金属膜９がエッチングされるのを抑制できるため、半導体装置１の微細化が可能となる。すなわち、隣接するフィールドプレート電極７の間隔を狭くすることができるため、半導体装置１の耐圧と信頼性の確保が可能となる。
【００３２】
なお、窒化シリコン膜１０はシリコン基板に与える応力が比較的大きいため、窒化シリコン膜１０を厚くすると、半導体装置１の製造工程においてＮ型半導体基板２が反る可能性がある。よって、窒化シリコン膜１０の厚さは、金属膜９の厚さよりも小さいことが望ましい。
【００３３】
また、本実施形態においては窒化シリコン膜１０を用いた場合について説明したが、窒化シリコンに限らず、ドライエッチングによる除去が可能で、ウェットエッチングに対する耐性があれば実施は可能である。
【００３４】
上記説明した製造方法はあくまで一例であり、素子部と終端部の形成順序等は特に限定されない。また、成膜方法についてはＣＶＤ法の他に、原子層単体での成長制御が可能な原子層成長（Atomic Layer Deposition；ＡＬＤ）法や、スパッタ法、物理気相成長（Physical Vapor Deposition；ＰＶＤ）法、塗布法、及び噴霧法等でも実施は可能である。
【００３５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００３６】
１…半導体装置、２…Ｎ型半導体基板（半導体基板）、３…Ｐ型ベース領域、４…Ｐ型ガードリング領域（半導体領域）、５…絶縁膜、６…ソース電極、７…フィールドプレート電極、８…パッシベーション膜、９…金属膜、１０…窒化シリコン膜（保護膜）、１１…レジスト、１２…ドレイン電極、２０…第１開口部、２１…第２開口部、３０…終端領域、３１…素子領域
【図１】
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【図２】
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【図３】
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