(57)【要約】【課題】トランジスタおよび容量素子の占有面積の小さい半導体装置を提供する。【解決手段】半導体と、半導体の上面と接する領域、および半導体の側面と接する領域を有する第１の導電膜および第２の導電膜と、半導体と接する領域を有する第１の絶縁膜と、第１の絶縁膜を介して半導体と面する領域を有する第３の導電膜と、第１の導電膜と接する領域を有する第２の絶縁膜と、半導体の側面と接する領域で、第２の絶縁膜を介して第１の導電膜と面する領域を有する第４の導電膜と、を有する半導体装置である。【選択図】図１
2015084417.tif 000002
【特許請求の範囲】
【請求項１】
半導体と、
前記半導体の上面と接する領域、および前記半導体の側面と接する領域を有する第１の導電膜および第２の導電膜と、
前記半導体と接する領域を有する第１の絶縁膜と、
前記第１の絶縁膜を介して前記半導体と面する領域を有する第３の導電膜と、
前記第１の導電膜と接する領域を有する第２の絶縁膜と、
前記第２の絶縁膜を介して、前記半導体の側面と接する領域で前記第１の導電膜と面する領域を有する第４の導電膜と、を有することを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板を用いた第１のトランジスタと、
前記第１のトランジスタと少なくとも一部が重なる領域を有する第２のトランジスタと、を有し、
前記第２のトランジスタは、半導体と、前記半導体の上面と接する領域、および前記半導体の側面と接する領域を有する第１の導電膜および第２の導電膜と、前記半導体と接する領域を有する第１の絶縁膜と、前記第１の絶縁膜を介して前記半導体と面する領域を有する第３の導電膜と、前記第１の導電膜と接する領域を有する第２の絶縁膜と、前記第２の絶縁膜を介して、前記半導体の側面と接する領域で前記第１の導電膜と面する領域を有する第４の導電膜と、を有することを特徴とする半導体装置。
【請求項３】
第１のトランジスタおよび第２のトランジスタを有し、
前記第１のトランジスタは、前記第２のトランジスタと電気的に接続され、
前記第２のトランジスタは、半導体と、前記半導体の上面と接する領域、および前記半導体の側面と接する領域を有する第１の導電膜および第２の導電膜と、前記半導体と接する領域を有する第１の絶縁膜と、前記第１の絶縁膜を介して前記半導体と面する領域を有する第３の導電膜と、前記第１の導電膜と接する領域を有する第２の絶縁膜と、前記第２の絶縁膜を介して、前記半導体の側面と接する領域で前記第１の導電膜と面する領域を有する第４の導電膜と、を有することを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記半導体は、第１の酸化物半導体層と、前記第１の酸化物半導体層よりも電子親和力の大きい第２の酸化物半導体層と、を有する多層膜であることを特徴とする半導体装置。
【請求項５】
請求項４において、
前記半導体および前記第１の絶縁膜の間に、前記第２の酸化物半導体層よりも電子親和力の小さい第３の酸化物半導体層を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、物、方法、または製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または組成物（コンポジション・オブ・マター）に関する。また、本発明の一態様は、半導体装置、表示装置、発光装置、照明装置、蓄電装置、記憶装置、プロセッサに関する。または、半導体膜、半導体装置、表示装置、発光装置、照明装置、蓄電装置、記憶装置、プロセッサの製造方法に関する。または、半導体装置、表示装置、発光装置、照明装置、蓄電装置、記憶装置、プロセッサの駆動方法に関する。特に、本発明の一態様は、酸化物半導体を含む半導体装置、表示装置、または発光装置に関する。
【０００２】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、照明装置、電気光学装置、半導体回路および電子機器は、半導体装置を有する場合がある。
【背景技術】
【０００３】
トランジスタの半導体に用いられるシリコンは、用途によって非晶質シリコンと多結晶シリコンとが使い分けられている。例えば、大型の表示装置を構成するトランジスタに適用する場合、大面積基板への形成技術が確立されている非晶質シリコンを用いると好適である。一方、駆動回路を一体形成した高機能の表示装置を構成するトランジスタに適用する場合、高い電界効果移動度を有するトランジスタを作製可能な多結晶シリコンを用いると好適である。多結晶シリコンは、非晶質シリコンに対し高温での熱処理、またはレーザ光処理を行うことで形成する方法が知られる。
【０００４】
近年は、酸化物半導体が注目されている。例えば、インジウム、ガリウムおよび亜鉛を有する非晶質酸化物半導体を用いたトランジスタが開示されている（特許文献１参照。）。
【０００５】
酸化物半導体は、スパッタリング法などを用いて形成できるため、大型の表示装置を構成するトランジスタのチャネル形成領域に用いることができる。また、酸化物半導体を用いたトランジスタは、高い電界効果移動度を有するため、駆動回路を一体形成した高機能の表示装置を実現できる。また、非晶質シリコンを用いたトランジスタの生産設備の一部を改良して利用することが可能であるため、設備投資を抑えられるメリットもある。
【０００６】
ところで、酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいことが知られている。例えば、酸化物半導体を用いたトランジスタのリーク特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献２参照。）。
【０００７】
また、半導体からなる活性層で井戸型ポテンシャルを構成することにより、高い電界効果移動度を有するトランジスタが得られることが開示されている（特許文献３参照。）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００６−１６５５２８号公報
【特許文献２】特開２０１２−２５７１８７号公報
【特許文献３】特開２０１２−５９８６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
トランジスタおよび容量素子を有する半導体装置を提供することを課題の一とする。または、容量素子の占有面積の小さい半導体装置を提供することを課題の一とする。または、トランジスタの占有面積の小さい半導体装置を提供することを課題の一とする。または、集積度の高い半導体装置を提供することを課題の一とする。
【００１０】
または、占有面積の小さい記憶素子を提供することを課題の一とする。または、集積度の高い記憶装置を提供することを課題の一とする。または、該記憶素子または該記憶装置を有するプロセッサを提供することを課題の一とする。
【００１１】
または、高い電界効果移動度を有するトランジスタを提供することを課題の一とする。または、電気特性の安定したトランジスタを提供することを課題の一とする。または、オフ時（非導通時）の電流の小さいトランジスタを提供することを課題の一とする。または、当該トランジスタを有する半導体装置を提供することを課題の一とする。または、新規な半導体装置を提供することを課題の一とする。
【００１２】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１３】
本発明の一態様は、半導体と、半導体の上面と接する領域、および半導体の側面と接する領域を有する第１の導電膜および第２の導電膜と、半導体と接する領域を有する第１の絶縁膜と、第１の絶縁膜を介して半導体と面する領域を有する第３の導電膜と、第１の導電膜と接する領域を有する第２の絶縁膜と、第２の絶縁膜を介して、半導体の側面と接する領域で第１の導電膜と面する領域を有する第４の導電膜と、を有する半導体装置である。
【００１４】
または、本発明の一態様は、半導体基板と、半導体基板を用いた第１のトランジスタと、第１のトランジスタと少なくとも一部が重なる領域を有する第２のトランジスタと、第２のトランジスタと少なくとも一部が重なる容量素子と、を有し、第２のトランジスタは、半導体と、半導体の上面と接する領域、および半導体の側面と接する領域を有する第１の導電膜および第２の導電膜と、半導体と接する領域を有する第１の絶縁膜と、第１の絶縁膜を介して半導体と面する領域を有する第３の導電膜と、を有し、容量素子は、第１の導電膜と、第１の導電膜と接する領域を有する第２の絶縁膜と、第２の絶縁膜を介して、半導体の側面と接する領域で第１の導電膜と面する領域を有する第４の導電膜と、を有する半導体装置である。
【００１５】
または、本発明の一態様は、第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、第１のトランジスタは、第２のトランジスタと電気的に接続され、第２のトランジスタは、半導体と、半導体の上面と接する領域、および半導体の側面と接する領域を有する第１の導電膜および第２の導電膜と、半導体と接する領域を有する第１の絶縁膜と、第１の絶縁膜を介して半導体と面する領域を有する第３の導電膜と、を有し、容量素子は、第１の導電膜と、第１の導電膜と接する領域を有する第２の絶縁膜と、第２の絶縁膜を介して、半導体の側面と接する領域で第１の導電膜と面する領域を有する第４の導電膜と、を有する半導体装置である。
【００１６】
または、本発明の一態様は、半導体は、第１の酸化物半導体層と、第１の酸化物半導体層よりも電子親和力の大きい第２の酸化物半導体層と、を有する多層膜である上述の半導体装置である。
【００１７】
または、本発明の一態様は、半導体および第１の絶縁膜の間に、第２の酸化物半導体層よりも電子親和力の小さい第３の酸化物半導体層を有する上述の半導体装置である。
【発明の効果】
【００１８】
トランジスタおよび容量素子を有する半導体装置を提供することができる。または、容量素子の占有面積の小さい半導体装置を提供することができる。または、トランジスタの占有面積の小さい半導体装置を提供することができる。または、集積度の高い半導体装置を提供することができる。
【００１９】
または、占有面積の小さい記憶素子を提供することができる。または、集積度の高い記憶装置を提供することができる。または、該記憶素子または該記憶装置を有するプロセッサを提供することができる。
【００２０】
または、高い電界効果移動度を有するトランジスタを提供することができる。または、電気特性の安定したトランジスタを提供することができる。または、オフ時の電流の小さいトランジスタを提供することができる。または、当該トランジスタを有する半導体装置を提供することができる。または、新規な半導体装置を提供することができる。なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００２１】
【図１】本発明の一態様に係る半導体装置の一例を示す回路図および断面図。
【図２】本発明の一態様に係る半導体装置の一例を示す断面図。
【図３】本発明の一態様に係る半導体装置の一例を示す断面図。
【図４】本発明の一態様に係る半導体装置の一例を示す断面図。
【図５】本発明の一態様に係る半導体装置の一例を示す回路図および断面図。
【図６】本発明の一態様に係る半導体装置の一例を示す断面図。
【図７】本発明の一態様に係る半導体装置の一例を示す断面図。
【図８】本発明の一態様に係る半導体装置の一例を示す回路図。
【図９】本発明の一態様に係るＣＰＵを示すブロック図。
【図１０】本発明の一態様に係る記憶素子の回路図。
【図１１】本発明の一態様に係るＲＦタグのブロック図。
【図１２】本発明の一態様に係るＲＦタグの使用例を示す図。
【図１３】実施の形態に係る、表示装置の上面図および回路図。
【図１４】表示モジュールを説明する図。
【図１５】本発明の一態様に係る電子機器を示す図。
【図１６】酸化物半導体のナノビーム電子回折パターンを示す図。
【図１７】透過電子回折測定装置の一例を示す図。
【図１８】透過電子回折測定による構造解析の一例を示す図。
【図１９】ＣＡＡＣ−ＯＳの断面におけるＣｓ補正高分解能ＴＥＭ像、およびＣＡＡＣ−ＯＳの断面模式図。
【図２０】ＣＡＡＣ−ＯＳの平面におけるＣｓ補正高分解能ＴＥＭ像。
【図２１】ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図。
【図２２】ＣＡＡＣ−ＯＳの電子回折パターンを示す図。
【図２３】Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。
【図２４】ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳの成膜モデルを説明する模式図。
【図２５】ＩｎＧａＺｎＯ４の結晶、およびペレットを説明する図。
【図２６】ＣＡＡＣ−ＯＳの成膜モデルを説明する模式図。
【発明を実施するための形態】
【００２２】
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
【００２３】
なお、図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張されている場合がある。
【００２４】
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。
【００２５】
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
【００２６】
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。
【００２７】
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と言い換えることができる場合がある。
【００２８】
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体のＤＯＳ（Ｄｅｎｓｉｔｙ  ｏｆ  Ｓｔａｔｅ）が高くなることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
【００２９】
＜半導体装置＞
以下では、本発明の一態様に係る半導体装置を例示する。
【００３０】
＜半導体装置の構成例１＞
図１（Ａ）は、本発明の一態様に係る半導体装置の回路図の一例である。
【００３１】
図１（Ａ）に示す半導体装置は、容量素子５０と、トランジスタ５１と、配線ＢＬと、配線ＷＬと、配線ＣＬと、を有する。
【００３２】
トランジスタ５１は、ソース、ドレインの一方が配線ＢＬと電気的に接続し、ソース、ドレインの他方が容量素子５０の一方の電極と電気的に接続し、ゲートが配線ＷＬに電気的に接続する。また、容量素子５０の他方の電極は、配線ＣＬと電気的に接続する。なお、トランジスタ５１のソース、ドレインの他方と、容量素子５０の一方の電極の間のノードをノードＦＮと呼ぶ。
【００３３】
したがって、図１（Ａ）に示す半導体装置は、トランジスタ５１が導通状態（オン）のときに配線ＢＬの電位に応じた電位を、ノードＦＮに与える。また、トランジスタ５１が非導通状態（オフ）のときにノードＦＮの電位を保持する機能を有する。即ち、図１（Ａ）に示す半導体装置は、記憶装置のメモリセルとしての機能を有する。なお、ノードＦＮと電気的に接続する液晶素子や有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）素子などの表示素子を有する場合、図１（Ａ）の半導体装置は表示装置の画素として機能させることもできる。
【００３４】
トランジスタ５１の導通状態、非導通状態の選択は、配線ＷＬに与える電位によって制御することができる。トランジスタ５１として、オフ電流の小さいトランジスタを用いることによって、非導通状態におけるノードＦＮの電位を長期間に渡って保持することができる。したがって、半導体装置のリフレッシュ頻度を低減することができるため、消費電力の小さい半導体装置を実現することができる。なお、オフ電流の低いトランジスタの一例として、酸化物半導体を用いたトランジスタが挙げられる。
【００３５】
なお、配線ＣＬには接地電位などの定電位が与えられる。
【００３６】
図１（Ａ）に示す半導体装置を、マトリクス状に配置することで、記憶装置（メモリセルアレイ）や表示装置（画素アレイ）を構成することができる。
【００３７】
図１（Ａ）に示す半導体装置に対応する断面図の一例を図１（Ｂ）に示す。
【００３８】
図１（Ｂ）に示す半導体装置は、基板１００上にトランジスタ５１および容量素子５０を有する。なお、一点鎖線の左側にはトランジスタ５１におけるチャネル長方向（長手方向または長辺方向ともいう。）の断面図を示し、一点鎖線の右側にはトランジスタ５１におけるチャネル幅方向（短手方向または短辺方向ともいう。）の断面図を示す。
【００３９】
図１（Ｂ）に示すトランジスタ５１は、基板１００上の凸部を有する絶縁膜１０２と、絶縁膜１０２の凸部上の半導体１０６と、半導体１０６の上面に接する領域と半導体１０６の側面に接する領域を有する導電膜１１６ａおよび導電膜１１６ｂと、半導体１０６上、導電膜１１６ａ上および導電膜１１６ｂ上の絶縁膜１１２と、絶縁膜１１２の上面に接し、半導体１０６の上面および側面に面する導電膜１０４と、を有する。なお、絶縁膜１０２が凸部を有さなくても構わない。なお、導電膜１０４は、トランジスタ５１のゲート電極として機能する。また、絶縁膜１１２は、トランジスタ５１のゲート絶縁膜として機能する。また、導電膜１１６ａおよび導電膜１１６ｂは、トランジスタ５１のソース電極およびドレイン電極として機能する。
【００４０】
トランジスタ５１において、チャネル幅方向の断面図における半導体１０６の高さ（厚さ）が、半導体１０６の横幅（幅）の０．８倍以上、好ましくは１倍以上、さらに好ましくは１．２倍以上、より好ましくは１．５倍以上とする。半導体１０６の高さを上記範囲とすることによって、トランジスタ５１の導通時に、半導体１０６の上面よりも側面を流れるドレイン電流の割合を増大させることができる。したがって、トランジスタ５１は、占有面積に対して大きいオン電流を有するトランジスタである。即ち、求められるオン電流に対して、トランジスタ５１の占有面積を小さくすることができる。なお、トランジスタ５１において、チャネル幅方向の断面図における半導体１０６の横幅は、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とする。
【００４１】
また、トランジスタ５１は、絶縁膜１０２が凸部を有することによって、導電膜１０４の電界によって、半導体１０６を電気的に取り囲むことができる構造である（導電膜の電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。）。そのため、半導体１０６の全体（バルク）にチャネルが形成される場合がある。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのドレイン電流を大きくすることができ、さらに大きいオン電流を得ることができる。また、導電膜１０４の電界によって、半導体１０６のチャネル形成領域の全領域を空乏化することができる。したがって、ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのオフ電流をさらに小さくすることができる。
【００４２】
なお、導電膜１１６ａ（または／および導電膜１１６ｂ）の、少なくとも一部（または全部）は、半導体１０６などの半導体の、表面、側面、上面、または／および下面の少なくとも一部（または全部）に設けられている。
【００４３】
または、導電膜１１６ａ（または／および導電膜１１６ｂ）の、少なくとも一部（または全部）は、半導体１０６などの半導体の、表面、側面、上面、または／および、下面の少なくとも一部（または全部）と、接している。または、導電膜１１６ａ（または／および導電膜１１６ｂ）の、少なくとも一部（または全部）は、半導体１０６などの半導体の少なくとも一部（または全部）と、接している。
【００４４】
または、導電膜１１６ａ（または／および導電膜１１６ｂ）の、少なくとも一部（または全部）は、半導体１０６などの半導体の、表面、側面、上面、または／および、下面の少なくとも一部（または全部）と、電気的に接続されている。または、導電膜１１６ａ（または／および導電膜１１６ｂ）の、少なくとも一部（または全部）は、半導体１０６などの半導体の少なくとも一部（または全部）と、電気的に接続されている。
【００４５】
または、導電膜１１６ａ（または／および導電膜１１６ｂ）の、少なくとも一部（または全部）は、半導体１０６などの半導体の、表面、側面、上面、または／および下面の少なくとも一部（または全部）に、近接して配置されている。または、導電膜１１６ａ（または／および導電膜１１６ｂ）の、少なくとも一部（または全部）は、半導体１０６などの半導体の少なくとも一部（または全部）に、近接して配置されている。
【００４６】
または、導電膜１１６ａ（または／および導電膜１１６ｂ）の、少なくとも一部（または全部）は、半導体１０６などの半導体の、表面、側面、上面、または／および下面の少なくとも一部（または全部）の横側に配置されている。または、導電膜１１６ａ（または／および導電膜１１６ｂ）の、少なくとも一部（または全部）は、半導体１０６などの半導体の少なくとも一部（または全部）の横側に配置されている。
【００４７】
または、導電膜１１６ａ（または／および導電膜１１６ｂ）の、少なくとも一部（または全部）は、半導体１０６などの半導体の、表面、側面、上面、または／および下面の少なくとも一部（または全部）の斜め上側に配置されている。または、導電膜１１６ａ（または／および導電膜１１６ｂ）の、少なくとも一部（または全部）は、半導体１０６などの半導体の少なくとも一部（または全部）の斜め上側に配置されている。
【００４８】
または、導電膜１１６ａ（または／および導電膜１１６ｂ）の、少なくとも一部（または全部）は、半導体１０６などの半導体の、表面、側面、上面、または／および下面の少なくとも一部（または全部）の上側に配置されている。または、導電膜１１６ａ（または／および導電膜１１６ｂ）の、少なくとも一部（または全部）は、半導体１０６などの半導体の少なくとも一部（または全部）の上側に配置されている。
【００４９】
図１（Ｂ）に示す容量素子５０は、導電膜１１６ａと、導電膜１１６ａの上面と接する領域を有する絶縁膜１１３と、絶縁膜１１３を介して導電膜１１６ａと面する導電膜１０５と、を有する。なお、導電膜１１６ａは、容量素子５０の一方の電極として機能する。また、導電膜１０５は、容量素子５０の他方の電極として機能する。
【００５０】
容量素子５０は、半導体１０６によって生じる段差部を含んで作製される。したがって、平坦な領域のみに作製された容量素子と比べて、占有面積あたりの容量を大きくすることができる。即ち、求められる容量に対して、容量素子５０の占有面積を小さくすることができる。容量増大の観点からも、半導体１０６の高さ、絶縁膜１０２の凸部の高さが大きいことが好ましい。
【００５１】
また、トランジスタ５１および容量素子５０を有する半導体装置は、占有面積が小さいため、集積度の高い半導体装置を実現することができる。
【００５２】
トランジスタ５１および容量素子５０において、導電膜１１６ａは共通する。また、絶縁膜１１２および絶縁膜１１３が、同一工程を経て形成されていてもよい。また、導電膜１０４および導電膜１０５は、同一工程を経て形成されていてもよい。その場合、トランジスタ５１および容量素子５０を、同一工程を経て作製することができる。即ち、トランジスタ５１および容量素子５０を異なる工程を経て作製した場合と比べて、半導体装置の作製工程数を少なくすることができ、半導体装置の生産性を高めることができる。
【００５３】
なお、絶縁膜１１３は、島状に形成されておらず、絶縁膜１１２とつながった状態であってもよい。その場合の例を、図２（Ｂ）に示す。
【００５４】
なお、導電膜１１６ｂは配線ＢＬと電気的に接続する。また、導電膜１０５は配線ＣＬと電気的に接続する。また、導電膜１０４は配線ＷＬと電気的に接続する。
【００５５】
以下では、トランジスタ５１および容量素子５０の構成物について、詳細に説明する。
【００５６】
基板１００に大きな制限はない。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）などを用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、これらの基板上に半導体素子が配置されたものを用いてもよい。
【００５７】
また、基板１００として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
【００５８】
絶縁膜１０２としては、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを含む絶縁膜を、単層で、または積層で用いればよい。
【００５９】
絶縁膜１０２は、基板１００からの不純物の拡散を防止する役割を有する。ここで、半導体１０６が酸化物半導体である場合、絶縁膜１０２は、半導体１０６に酸素を供給する役割を担うことができる。したがって、絶縁膜１０２は酸素を含む絶縁膜であることが好ましい。例えば、化学量論的組成よりも多い酸素を含む絶縁膜であることがより好ましい。
【００６０】
絶縁膜１０２は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積法（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて形成すればよい。
【００６１】
なお、絶縁膜１０２を積層膜で構成する場合には、それぞれの膜を、上記のような形成方法を用いて、異なる形成方法で形成してもよい。例えば、１層目をＣＶＤ法で形成し、２層目をＡＬＤ法で形成してもよい。または、１層目をスパッタリング法で形成し、２層目をＡＬＤ法で形成してもよい。このように、それぞれ、異なる形成方法を用いることによって、各層の膜に異なる機能や性質を持たせることができる。そして、それらの膜を積層することによって、積層膜全体として、より適切な膜を構成することができる。
【００６２】
つまり、ｎ層目の膜を、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で形成し、ｎ＋１層目の膜を、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で形成する。なお、ｎ層目の膜と、ｎ＋１層目の膜とで、形成方法が同じでも異なっていてもよい（ｎは自然数）。なお、ｎ層目の膜とｎ＋２層目の膜とで、形成方法が同じでもよい。または、すべての膜において、形成方法が同じでもよい。
【００６３】
または、基板１００としてシリコン基板を用いた場合、絶縁膜１０２となる絶縁膜は、熱酸化法によって形成してもよい。
【００６４】
次に、絶縁膜１０２となる絶縁膜の表面を平坦化するために、化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理を行ってもよい。ＣＭＰ処理を行うことで、絶縁膜１０２となる絶縁膜の平均面粗さ（Ｒａ）を１ｎｍ以下、好ましくは０．３ｎｍ以下、さらに好ましくは０．１ｎｍ以下とする。上述の数値以下のＲａとすることで、半導体１０６の結晶性が向上する場合がある。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
【００６５】
半導体１０６としては、シリコン膜、ゲルマニウム膜などの第１４族半導体膜、炭化シリコン膜、ケイ化ゲルマニウム膜、ヒ化ガリウム膜、リン化インジウム膜、セレン化亜鉛膜、硫化カドミウム膜、酸化物半導体膜などの化合物半導体膜、および有機半導体膜などを用いればよい。半導体１０６は、単層、または積層で用いればよい。
【００６６】
なお、半導体１０６としては、酸化物半導体を用いるとトランジスタ５１のオフ電流を小さくすることができるため好ましい。酸化物半導体の具体例については後述する。
【００６７】
半導体１０６の形成方法としては、例えば、ＣＶＤ法を用いればよい。ＣＶＤ法を用いることで、組成を連続的に変化した半導体１０６となる半導体を形成することができる。
【００６８】
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ  ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ  ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  ＣＶＤ）法に分けることができる。
【００６９】
ＰＥＣＶＤ法は、比較的低温で高品質の膜が得られる。ＴＣＶＤ法は、プラズマを用いないため、プラズマダメージが生じず、欠陥の少ない膜が得られる。
【００７０】
ＣＶＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＭＣＶＤ法およびＭＯＣＶＤ法では、原料ガスの流量比によって、任意の組成の膜を形成することができる。また、例えば、ＭＣＶＤ法およびＭＯＣＶＤ法では、形成しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を形成することができる。原料ガスの流量比を変化させながら形成する場合、複数の形成室を用いて形成する場合と比べて、搬送や圧力調整に掛かる時間の分、形成に掛かる時間を短くすることができる。したがって、トランジスタの生産性を高めることができる。ＭＯＣＶＤ法を用いることが可能な形成装置の具体例については後述する。
【００７１】
または、例えば、スパッタリング法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法を用いて組成が連続的に変化した膜を形成してもよい。
【００７２】
絶縁膜１０２は、半導体１０６と接する。したがって半導体１０６となる半導体の形成時に、絶縁膜１０２へダメージを与えない形成方法を用いると好ましい。即ち、該半導体の形成には、例えば、ＭＯＣＶＤ法などを用いると好ましい。
【００７３】
なお、半導体１０６を積層膜で構成する場合には、それぞれの膜を、スパッタリング法、ＣＶＤ法（ＰＥＣＶＤ法、ＴＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのような形成方法を用いて、異なる形成方法で形成してもよい。例えば、１層目をＭＯＣＶＤ法で形成し、２層目をスパッタリング法で形成してもよい。または、１層目をＡＬＤ法で形成し、２層目をＭＯＣＶＤ法で形成してもよい。または、１層目をＡＬＤ法で形成し、２層目をスパッタリング法で形成してもよい。または、１層目をＡＬＤ法で形成し、２層目をスパッタリング法で形成し、３層目をＡＬＤ法で形成してもよい。このように、それぞれ、異なる形成方法を用いることによって、各層の膜に異なる機能や性質を持たせることができる。そして、それらの膜を積層することによって、積層膜全体として、より適切な膜を構成することができる。
【００７４】
つまり、半導体１０６を積層膜で構成する場合には、例えば、ｎ層目の膜を、ＣＶＤ法（ＰＥＣＶＤ法、ＴＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で形成し、ｎ＋１層目の膜を、ＣＶＤ法（ＰＥＣＶＤ法、ＴＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で形成する場合、ｎ層目の膜と、ｎ＋１層目の膜とで、形成方法が異なっていてもよい（ｎは自然数）。なお、ｎ層目の膜とｎ＋２層目の膜とで、形成方法が同じでもよい。または、すべての膜において、形成方法が同じでもよい。
【００７５】
なお、半導体１０６、または半導体１０６の積層膜の内の少なくとも一つの膜と、絶縁膜１０２、または絶縁膜１０２の積層膜の内の少なくとも一つの膜とは、同じ形成方法を用いてもよい。例えば、どちらも、ＡＬＤ法を用いてもよい。これにより、大気に触れさせずに形成することができる。その結果、不純物の混入を防ぐことができる。または、例えば、半導体１０６と接する絶縁膜１０２と、絶縁膜１０２と接する半導体１０６とは、同じ形成方法を用いてもよい。これにより、同じチャンバーで形成することができる。その結果、不純物の混入を防ぐことができる。このように、半導体１０６と絶縁膜１０２の場合だけでなく、近接して配置されている別々の膜において、同じ形成方法を用いてもよい。ただし、本発明の一態様に係る半導体装置の作製方法は、これらに限定されない。
【００７６】
導電膜１１６ａおよび導電膜１１６ｂとしては、例えば、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタルおよびタングステンを一種以上含む導電膜を、単層で、または積層で用いればよい。
【００７７】
導電膜１１６ａおよび導電膜１１６ｂとなる導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて形成すればよい。
【００７８】
導電膜１１６ａおよび導電膜１１６ｂは、導電膜１１６ａおよび導電膜１１６ｂとなる導電膜を形成した後で、該導電膜の一部をエッチングすることで形成される。したがって、該導電膜の形成時に、半導体１０６へダメージを与えない形成方法を用いると好ましい。即ち、該導電膜の形成には、ＭＣＶＤ法などを用いると好ましい。
【００７９】
なお、導電膜１１６ａおよび導電膜１１６ｂを積層膜で構成する場合には、それぞれの膜を、ＣＶＤ法（ＰＥＣＶＤ法、ＴＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのような形成方法を用いて、異なる形成方法で形成してもよい。例えば、１層目をＭＯＣＶＤ法で形成し、２層目をスパッタリング法で形成してもよい。または、１層目をＡＬＤ法で形成し、２層目をＭＯＣＶＤ法で形成してもよい。または、１層目をＡＬＤ法で形成し、２層目をスパッタリング法で形成してもよい。または、１層目をＡＬＤ法で形成し、２層目をスパッタリング法で形成し、３層目をＡＬＤ法で形成してもよい。このように、それぞれ、異なる形成方法を用いることによって、各層の膜に異なる機能や性質を持たせることができる。そして、それらの膜を積層することによって、積層膜全体として、より適切な膜を構成することができる。
【００８０】
つまり、導電膜１１６ａおよび導電膜１１６ｂを積層膜で構成する場合には、例えば、ｎ層目の膜を、ＣＶＤ法（ＰＥＣＶＤ法、ＴＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で形成し、ｎ＋１層目の膜を、ＣＶＤ法（ＰＥＣＶＤ法、ＴＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で形成し、ｎ層目の膜と、ｎ＋１層目の膜とで、形成方法が異なっていてもよい（ｎは自然数）。なお、ｎ層目の膜とｎ＋２層目の膜とで、形成方法が同じでもよい。または、すべての膜において、形成方法が同じでもよい。
【００８１】
なお、導電膜１１６ａ（導電膜１１６ｂ）、または導電膜１１６ａ（導電膜１１６ｂ）の積層膜の内の少なくとも一つの膜と、半導体１０６、または半導体１０６の積層膜の内の少なくとも一つの膜とは、同じ形成方法を用いてもよい。例えば、どちらも、ＡＬＤ法を用いてもよい。これにより、大気に触れさせずに形成することができる。その結果、不純物の混入を防ぐことができる。または、例えば、半導体１０６と接する導電膜１１６ａ（導電膜１１６ｂ）と、導電膜１１６ａ（導電膜１１６ｂ）と接する半導体１０６とは、同じ形成方法を用いてもよい。これにより、同じチャンバーで形成することができる。その結果、不純物の混入を防ぐことができる。このように、半導体１０６と導電膜１１６ａ（導電膜１１６ｂ）の場合だけでなく、近接して配置されている別々の膜において、同じ形成方法を用いてもよい。ただし、本発明の一態様に係る半導体装置の作製方法は、これらに限定されない。
【００８２】
なお、導電膜１１６ａ（導電膜１１６ｂ）、または導電膜１１６ａ（導電膜１１６ｂ）の積層膜の内の少なくとも一つの膜と、半導体１０６、または半導体１０６の積層膜の内の少なくとも一つの膜と、絶縁膜１０２、または絶縁膜１０２の積層膜の内の少なくとも一つの膜とは、同じ形成方法を用いてもよい。例えば、どれも、ＡＬＤ法を用いてもよい。これにより、大気に触れさせずに形成することができる。その結果、不純物の混入を防ぐことができる。ただし、本発明の一態様に係る半導体装置の作製方法は、これらに限定されない。
【００８３】
絶縁膜１１２としては、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを含む絶縁膜を、単層で、または積層で用いればよい。
【００８４】
なお、絶縁膜１１２を積層膜で構成する場合には、それぞれの膜を、ＣＶＤ法（ＰＥＣＶＤ法、ＴＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのような形成方法を用いて、異なる形成方法で形成してもよい。例えば、１層目をＭＯＣＶＤ法で形成し、２層目をスパッタリング法で形成してもよい。または、１層目をＡＬＤ法で形成し、２層目をＭＯＣＶＤ法で形成してもよい。または、１層目をＡＬＤ法で形成し、２層目をスパッタリング法で形成してもよい。または、１層目をＡＬＤ法で形成し、２層目をスパッタリング法で形成し、３層目をＡＬＤ法で形成してもよい。このように、それぞれ、異なる形成方法を用いることによって、各層の膜に異なる機能や性質を持たせることができる。そして、それらの膜を積層することによって、積層膜全体として、より適切な膜を構成することができる。
【００８５】
つまり、絶縁膜１１２を積層膜で構成する場合には、例えば、ｎ層目の膜を、ＣＶＤ法（ＰＥＣＶＤ法、ＴＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で形成し、ｎ＋１層目の膜を、ＣＶＤ法（ＰＥＣＶＤ法、ＴＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で形成し、ｎ層目の膜と、ｎ＋１層目の膜とで、形成方法が異なっていてもよい（ｎは自然数）。なお、ｎ層目の膜とｎ＋２層目の膜とで、形成方法が同じでもよい。または、すべての膜において、形成方法が同じでもよい。
【００８６】
なお、絶縁膜１１２、または絶縁膜１１２の積層膜の内の少なくとも一つの膜と、導電膜１１６ａ（導電膜１１６ｂ）、または導電膜１１６ａ（導電膜１１６ｂ）の積層膜の内の少なくとも一つの膜とは、同じ形成方法を用いてもよい。例えば、どちらも、ＡＬＤ法を用いてもよい。これにより、大気に触れさせずに形成することができる。その結果、不純物の混入を防ぐことができる。または、例えば、絶縁膜１１２と接する導電膜１１６ａ（導電膜１１６ｂ）と、導電膜１１６ａ（導電膜１１６ｂ）と接する絶縁膜１１２とは、同じ形成方法を用いてもよい。これにより、同じチャンバーで形成することができる。その結果、不純物の混入を防ぐことができる。
【００８７】
なお、絶縁膜１１２、または絶縁膜１１２の積層膜の内の少なくとも一つの膜と、導電膜１１６ａ（導電膜１１６ｂ）、または導電膜１１６ａ（導電膜１１６ｂ）の積層膜の内の少なくとも一つの膜と、半導体１０６、または半導体１０６の積層膜の内の少なくとも一つの膜と、絶縁膜１０２、または絶縁膜１０２の積層膜の内の少なくとも一つの膜とは、同じ形成方法を用いてもよい。例えば、どれも、ＡＬＤ法を用いてもよい。これにより、大気に触れさせずに形成することができる。その結果、不純物の混入を防ぐことができる。ただし、本発明の一態様に係る半導体装置の作製方法は、これらに限定されない。
【００８８】
絶縁膜１１３については、絶縁膜１１２についての記載を参照する。
【００８９】
導電膜１０４としては、例えば、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタルおよびタングステンを一種以上含む導電膜を、単層で、または積層で用いればよい。
【００９０】
導電膜１０４となる導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて形成すればよい。
【００９１】
絶縁膜１１２は、トランジスタのゲート絶縁膜として機能する。したがって導電膜１０４は、導電膜１０４となる導電膜の形成時に、絶縁膜１１２へダメージを与えない形成方法を用いると好ましい。即ち、該導電膜の形成には、ＭＣＶＤ法などを用いると好ましい。
【００９２】
なお、導電膜１０４を積層膜で構成する場合には、それぞれの膜を、ＣＶＤ法（ＰＥＣＶＤ法、ＴＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのような形成方法を用いて、異なる形成方法で形成してもよい。例えば、１層目をＭＯＣＶＤ法で形成し、２層目をスパッタリング法で形成してもよい。または、１層目をＡＬＤ法で形成し、２層目をＭＯＣＶＤ法で形成してもよい。または、１層目をＡＬＤ法で形成し、２層目をスパッタリング法で形成してもよい。または、１層目をＡＬＤ法で形成し、２層目をスパッタリング法で形成し、３層目をＡＬＤ法で形成してもよい。このように、それぞれ、異なる形成方法を用いることによって、各層の膜に異なる機能や性質を持たせることができる。そして、それらの膜を積層することによって、積層膜全体として、より適切な膜を構成することができる。
【００９３】
つまり、導電膜１０４を積層膜で構成する場合には、例えば、ｎ層目の膜を、ＣＶＤ法（ＰＥＣＶＤ法、ＴＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で形成し、ｎ＋１層目の膜を、ＣＶＤ法（ＰＥＣＶＤ法、ＴＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で形成し、ｎ層目の膜と、ｎ＋１層目の膜とで、形成方法が異なっていてもよい（ｎは自然数）。なお、ｎ層目の膜とｎ＋２層目の膜とで、形成方法が同じでもよい。または、すべての膜において、形成方法が同じでもよい。
【００９４】
なお、導電膜１０４、または導電膜１０４の積層膜の内の少なくとも一つの膜と、絶縁膜１１２、または絶縁膜１１２の積層膜の内の少なくとも一つの膜とは、同じ形成方法を用いてもよい。例えば、どちらも、ＡＬＤ法を用いてもよい。これにより、大気に触れさせずに形成することができる。その結果、不純物の混入を防ぐことができる。または、例えば、絶縁膜１１２と接する導電膜１０４と、導電膜１０４と接する絶縁膜１１２とは、同じ形成方法を用いてもよい。これにより、同じチャンバーで形成することができる。その結果、不純物の混入を防ぐことができる。
【００９５】
なお、導電膜１０４、または導電膜１０４の積層膜の内の少なくとも一つの膜と、絶縁膜１１２、または絶縁膜１１２の積層膜の内の少なくとも一つの膜と、導電膜１１６ａ（導電膜１１６ｂ）、または導電膜１１６ａ（導電膜１１６ｂ）の積層膜の内の少なくとも一つの膜と、半導体１０６、または半導体１０６の積層膜の内の少なくとも一つの膜と、絶縁膜１０２、または絶縁膜１０２の積層膜の内の少なくとも一つの膜とは、同じ形成方法を用いてもよい。例えば、どれも、ＡＬＤ法を用いてもよい。これにより、大気に触れさせずに形成することができる。その結果、不純物の混入を防ぐことができる。ただし、本発明の一態様に係る半導体装置の作製方法は、これらに限定されない。
【００９６】
導電膜１０５については、導電膜１０４についての記載を参照する。
【００９７】
なお、導電膜１０５の少なくとも一部（または全部）は、半導体１０６などの半導体、導電膜１１６ａまたは／および絶縁膜１１３の、表面、側面、上面または／および下面の少なくとも一部（または全部）に設けられている。
【００９８】
または、導電膜１０５の少なくとも一部（または全部）は、絶縁膜１１３の、表面、側面、上面または／および下面の少なくとも一部（または全部）と接している。または、導電膜１０５の少なくとも一部（または全部）は、絶縁膜１１３の少なくとも一部（または全部）と接している。
【００９９】
または、導電膜１０５の少なくとも一部（または全部）は、半導体１０６などの半導体、導電膜１１６ａまたは／および絶縁膜１１３の、表面、側面、上面または／および下面の少なくとも一部（または全部）に近接して配置されている。または、導電膜１０５の少なくとも一部（または全部）は、半導体１０６などの半導体、導電膜１１６ａまたは／および絶縁膜１１３の少なくとも一部（または全部）に、近接して配置されている。
【０１００】
または、導電膜１０５の少なくとも一部（または全部）は、半導体１０６などの半導体、導電膜１１６ａまたは／および絶縁膜１１３の、表面、側面、上面または／および下面の少なくとも一部（または全部）の横側に配置されている。または、導電膜１０５の少なくとも一部（または全部）は、半導体１０６などの半導体、導電膜１１６ａまたは／および絶縁膜１１３の少なくとも一部（または全部）の横側に配置されている。
【０１０１】
または、導電膜１０５の少なくとも一部（または全部）は、半導体１０６などの半導体、導電膜１１６ａまたは／および絶縁膜１１３の、表面、側面、上面または／および下面の少なくとも一部（または全部）の斜め上側に配置されている。または、導電膜１０５の、少なくとも一部（または全部）は、半導体１０６などの半導体、導電膜１１６ａまたは／および絶縁膜１１３の少なくとも一部（または全部）の斜め上側に配置されている。
【０１０２】
または、導電膜１０５の少なくとも一部（または全部）は、半導体１０６などの半導体、導電膜１１６ａまたは／および絶縁膜１１３の、表面、側面、上面または／および下面の少なくとも一部（または全部）の上側に配置されている。または、導電膜１０５の少なくとも一部（または全部）は、半導体１０６などの半導体、導電膜１１６ａまたは／および絶縁膜１１３の少なくとも一部（または全部）の上側に配置されている。
【０１０３】
なお、図１（Ｂ）などにおいて、トランジスタ５１のゲート電極として動作させることができる機能を有する導電膜１０４は、チャネル形成領域の上側に配置されていたが、本発明の実施形態の一態様は、これに限定されない。チャネル形成領域の下側にも、導電膜が配置されてもよい。図２（Ｂ）において、導電膜１０７が絶縁膜１０２の下に設けられている場合の例を、図２（Ｃ）に示す。同様に、図１（Ｂ）において、導電膜１０７が絶縁膜１０２の下に設けられている場合の例を、図３（Ａ）に示す。また、図３（Ｂ）に示すように、導電膜１０７と同じ層に導電膜１０８を形成してもよい。なお、導電膜１０８は、導電膜１０７と同一工程を経て形成してもよい。導電膜１０８は、導電膜１１６ａと重なる領域を有している。そのため、その領域を用いて容量素子を構成することが出来る。なお、図３（Ｃ）に示すように、導電膜１０８は、導電膜１０５と接続されてもよい。これにより、導電膜１１６ａの上下で容量素子が形成されることとなる。
【０１０４】
なお、導電膜１０７は、導電膜１０４と同じ信号や同じ電位が供給されてもよいし、異なる信号や異なる電位が供給されていてもよい。同じ信号や同じ電位が供給される場合には、図２（Ｃ）、図３（Ａ）などに示すように、開口部を介して接続されていてもよい。
【０１０５】
なお、図２（Ｃ）、図３（Ａ）、図３（Ｂ）および図３（Ｃ）などにおいて、導電膜１０４が設けられている場合の例を示したが、本発明の一態様は、これに限定されない。例えば、図４（Ａ）または図４（Ｂ）に示すように、導電膜１０４が設けられていなくてもよい。その場合、トランジスタ５１は、ボトムゲート型トランジスタとなる。
【０１０６】
なお、導電膜１０７や導電膜１０８は、導電膜１０４において述べた方法と同様の方法で形成してもよい。また、導電膜１０７や導電膜１０８は、導電膜１０４において述べた導電膜と同様の導電膜を有していてもよい。
【０１０７】
＜酸化物半導体について＞
以下では、半導体１０６に適用可能な酸化物半導体について詳細に説明する。
【０１０８】
半導体１０６に適用可能な酸化物半導体は、インジウムを含む酸化物である。酸化物は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、酸化物半導体は、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、イットリウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステンなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。元素Ｍは、例えば、酸化物のエネルギーギャップを大きくする機能を有する元素である。また、酸化物半導体は、亜鉛を含むと好ましい。酸化物が亜鉛を含むと、例えば、酸化物を結晶化しやすくなる。
【０１０９】
ただし、酸化物半導体は、インジウムを含む酸化物に限定されない。酸化物半導体は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物であっても構わない。
【０１１０】
また酸化物半導体は、エネルギーギャップが大きい酸化物を用いる。酸化物半導体のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
【０１１１】
以下では、酸化物半導体中における不純物の影響について説明する。なお、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減し、低キャリア密度化および高純度化することが有効である。なお、酸化物半導体のキャリア密度は、１×１０１７個／ｃｍ３未満、１×１０１５個／ｃｍ３未満、または１×１０１３個／ｃｍ３未満とする。酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。
【０１１２】
例えば、酸化物半導体中のシリコンは、キャリアトラップやキャリア発生源となる場合がある。そのため、酸化物半導体と絶縁膜１０２との間におけるシリコン濃度を、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とする。また、酸化物半導体と絶縁膜１１２との間におけるシリコン濃度を、ＳＩＭＳにおいて、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【０１１３】
また、酸化物半導体中に水素が含まれると、キャリア密度を増大させてしまう場合がある。酸化物半導体の水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体中に窒素が含まれると、キャリア密度を増大させてしまう場合がある。酸化物半導体の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０１１４】
また、酸化物半導体の水素濃度を低減するために、絶縁膜１０２の水素濃度を低減すると好ましい。絶縁膜１０２の水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体の窒素濃度を低減するために、絶縁膜１０２の窒素濃度を低減すると好ましい。絶縁膜１０２の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０１１５】
また、酸化物半導体の水素濃度を低減するために、絶縁膜１１２の水素濃度を低減すると好ましい。絶縁膜１１２の水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体の窒素濃度を低減するために、絶縁膜１１２の窒素濃度を低減すると好ましい。絶縁膜１１２の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０１１６】
以下では、酸化物半導体の構造について説明する。
【０１１７】
なお、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【０１１８】
酸化物半導体は、例えば、非単結晶酸化物半導体と単結晶酸化物半導体とに分けられる。または、酸化物半導体は、例えば、結晶性酸化物半導体と非晶質酸化物半導体に分けられる。
【０１１９】
なお、非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。また、結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体などがある。
【０１２０】
まずは、ＣＡＡＣ−ＯＳについて説明する。
【０１２１】
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一つである。
【０１２２】
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数のペレットを確認することができる。一方、高分解能ＴＥＭ像によっても明確なペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１２３】
例えば、図１９（Ａ）に示すように、試料面と略平行な方向から、ＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を観察する。ここでは、球面収差補正（Ｓｐｈｅｒｉｃａｌ  Ａｂｅｒｒａｔｉｏｎ  Ｃｏｒｒｅｃｔｏｒ）機能を用いてＴＥＭ像を観察する。なお、球面収差補正機能を用いた高分解能ＴＥＭ像を、以下では、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。なお、Ｃｓ補正高分解能ＴＥＭ像の取得は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって行うことができる。
【０１２４】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【０１２５】
図１９（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図１９（Ｂ）に示す。図１９（Ｂ）より、ペレットにおいて、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳの被形成面または上面と平行に配列する。
【０１２６】
図１９（Ｂ）において、ＣＡＡＣ−ＯＳは特徴的な原子配列を有する。図１９（Ｃ）は、特徴的な原子配列を、補助線で示したものである。図１９（Ｂ）および図１９（Ｃ）より、ペレット一つの大きさは１ｎｍ以上３ｎｍ以下程度であり、ペレットとペレットとの傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。
【０１２７】
ここで、Ｃｓ補正高分解能ＴＥＭ像から、基板５１２０上のＣＡＡＣ−ＯＳのペレット５１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造となる（図１９（Ｄ）参照。）。図１９（Ｃ）で観察されたペレットとペレットとの間で傾きが生じている箇所は、図１９（Ｄ）に示す領域５１６１に相当する。
【０１２８】
また、例えば、図２０（Ａ）に示すように、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を観察する。図２０（Ａ）の領域（１）、領域（２）および領域（３）を拡大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図２０（Ｂ）、図２０（Ｃ）および図２０（Ｄ）に示す。図２０（Ｂ）、図２０（Ｃ）および図２０（Ｄ）より、ペレットは、金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しかしながら、異なるペレット間で、金属原子の配列に規則性は見られない。
【０１２９】
例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いてｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図２１（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
【０１３０】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳは、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０１３１】
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図２１（Ｂ）に示すように明瞭なピークは現れない。これに対し、ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφスキャンした場合、図２１（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
【０１３２】
次に、ＣＡＡＣ−ＯＳであるＩｎ−Ｇａ−Ｚｎ酸化物に対し、試料面に平行な方向からプローブ径が３００ｎｍの電子線を入射させたときの回折パターン（制限視野透過電子回折パターンともいう。）を図２２（Ａ）に示す。図２２（Ａ）より、例えば、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが確認される。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直な方向からプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図２２（Ｂ）に示す。図２２（Ｂ）より、リング状の回折パターンが確認される。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図２２（Ｂ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図２２（Ｂ）における第２リングは（１１０）面などに起因すると考えられる。
【０１３３】
このように、それぞれのペレット（ナノ結晶）のｃ軸が、被形成面または上面に略垂直な方向を向いていることから、ＣＡＡＣ−ＯＳをＣＡＮＣ（Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
【０１３４】
ＣＡＡＣ−ＯＳは、不純物濃度の低い酸化物半導体である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体の主成分以外の元素である。特に、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体内部に含まれると、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
【０１３５】
また、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
【０１３６】
また、ＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
【０１３７】
次に、微結晶酸化物半導体について説明する。
【０１３８】
微結晶酸化物半導体は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶を有する酸化物半導体を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。また、ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと同じ起源を有する可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
【０１３９】
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、ペレットよりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳに対し、ペレットよりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、ペレットの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
【０１４０】
このように、それぞれのペレット（ナノ結晶）の結晶方位が規則性を有さないことから、ｎｃ−ＯＳをＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
【０１４１】
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
【０１４２】
次に、非晶質酸化物半導体について説明する。
【０１４３】
非晶質酸化物半導体は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体である。石英のような無定形状態を有する酸化物半導体が一例である。
【０１４４】
非晶質酸化物半導体は、高分解能ＴＥＭ像において結晶部を確認することができない。
【０１４５】
非晶質酸化物半導体に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
【０１４６】
非晶質構造については、様々な見解が示されている。例えば、原子配列に全く秩序性を有さない構造を完全な非晶質構造（ｃｏｍｐｌｅｔｅｌｙ  ａｍｏｒｐｈｏｕｓ  ｓｔｒｕｃｔｕｒｅ）と呼ぶ場合がある。また、最近接原子間距離または第２近接原子間距離まで秩序性を有し、かつ長距離秩序性を有さない構造を非晶質構造と呼ぶ場合もある。したがって、最も厳格な定義によれば、僅かでも原子配列に秩序性を有する酸化物半導体を非晶質酸化物半導体と呼ぶことはできない。また、少なくとも、長距離秩序性を有する酸化物半導体を非晶質酸化物半導体と呼ぶことはできない。よって、結晶部を有することから、例えば、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳを、非晶質酸化物半導体または完全な非晶質酸化物半導体と呼ぶことはできない。
【０１４７】
なお、酸化物半導体は、ｎｃ−ＯＳと非晶質酸化物半導体との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
【０１４８】
ａ−ｌｉｋｅ  ＯＳは、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。
【０１４９】
以下では、酸化物半導体の構造による電子照射の影響の違いについて説明する。
【０１５０】
ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
【０１５１】
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有することがわかる。
【０１５２】
さらに、各試料の結晶部の大きさを計測する。図２３は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさの変化を調査した例である。図２３より、ａ−ｌｉｋｅ  ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には、図２３中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０８ｅ−／ｎｍ２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２になるまでの範囲で、電子の累積照射量によらず結晶部の大きさに変化が見られないことがわかる。具体的には、図２３中の（２）で示すように、ＴＥＭによる観察の経過によらず、結晶部の大きさは１．４ｎｍ程度であることがわかる。また、図２３中の（３）で示すように、ＴＥＭによる観察の経過によらず、結晶部の大きさは２．１ｎｍ程度であることがわかる。
【０１５３】
このように、ａ−ｌｉｋｅ  ＯＳは、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ、およびＣＡＡＣ−ＯＳであれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られないことがわかる。
【０１５４】
なお、ａ−ｌｉｋｅ  ＯＳおよびｎｃ−ＯＳの結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
【０１５５】
また、酸化物半導体は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導体の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより、その酸化物半導体の構造を推定することができる。例えば、単結晶の密度に対し、ａ−ｌｉｋｅ  ＯＳの密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶の密度に対し、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は９２．３％以上１００％未満となる。なお、単結晶の密度に対し密度が７８％未満となる酸化物半導体は、成膜すること自体が困難である。
【０１５６】
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ  ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
【０１５７】
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することができる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて算出することが好ましい。
【０１５８】
なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、微結晶酸化物半導体、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
【０１５９】
不純物濃度が低く、欠陥準位密度が低い（酸素欠損が少ない）酸化物半導体は、キャリア密度を低くすることができる。したがって、そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳは、ａ−ｌｉｋｅ  ＯＳおよび非晶質酸化物半導体よりも不純物濃度が低く、欠陥準位密度が低い。即ち、高純度真性または実質的に高純度真性な酸化物半導体となりやすい。したがって、ＣＡＡＣ−ＯＳまたはｎｃ−ＯＳを用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性な酸化物半導体は、キャリアトラップが少ない。そのため、ＣＡＡＣ−ＯＳまたはｎｃ−ＯＳを用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体を用いたトランジスタは、電気特性が不安定となる場合がある。
【０１６０】
＜成膜モデル＞
以下では、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳの成膜モデルの一例について説明する。
【０１６１】
図２４（Ａ）は、スパッタリング法によりＣＡＡＣ−ＯＳが成膜される様子を示した成膜室内の模式図である。
【０１６２】
ターゲット５１３０は、バッキングプレートに接着されている。バッキングプレートを介してターゲット５１３０と向かい合う位置には、複数のマグネットが配置される。該複数のマグネットによって磁場が生じている。マグネットの磁場を利用して成膜速度を高めるスパッタリング法は、マグネトロンスパッタリング法と呼ばれる。
【０１６３】
ターゲット５１３０は、多結晶構造を有し、いずれかの結晶粒には劈開面が含まれる。
【０１６４】
一例として、Ｉｎ−Ｇａ−Ｚｎ酸化物を有するターゲット５１３０の劈開面について説明する。図２５（Ａ）に、ターゲット５１３０に含まれるＩｎＧａＺｎＯ４の結晶の構造を示す。なお、図２５（Ａ）は、ｃ軸を上向きとし、ｂ軸に平行な方向からＩｎＧａＺｎＯ４の結晶を観察した場合の構造である。
【０１６５】
図２５（Ａ）より、近接する二つのＧａ−Ｚｎ−Ｏ層において、それぞれの層における酸素原子同士が近距離に配置されていることがわかる。そして、酸素原子が負の電荷を有することにより、近接する二つのＧａ−Ｚｎ−Ｏ層は互いに反発する。その結果、ＩｎＧａＺｎＯ４の結晶は、近接する二つのＧａ−Ｚｎ−Ｏ層の間に劈開面を有する。
【０１６６】
基板５１２０は、ターゲット５１３０と向かい合うように配置しており、その距離ｄ（ターゲット−基板間距離（Ｔ−Ｓ間距離）ともいう。）は０．０１ｍ以上１ｍ以下、好ましくは０．０２ｍ以上０．５ｍ以下とする。成膜室内は、ほとんどが成膜ガス（例えば、酸素、アルゴン、または酸素を５体積％以上の割合で含む混合ガス）で満たされ、０．０１Ｐａ以上１００Ｐａ以下、好ましくは０．１Ｐａ以上１０Ｐａ以下に制御される。ここで、ターゲット５１３０に一定以上の電圧を印加することで、放電が始まり、プラズマが確認される。なお、ターゲット５１３０の近傍には磁場によって、高密度プラズマ領域が形成される。高密度プラズマ領域では、成膜ガスがイオン化することで、イオン５１０１が生じる。イオン５１０１は、例えば、酸素の陽イオン（Ｏ＋）やアルゴンの陽イオン（Ａｒ＋）などである。
【０１６７】
イオン５１０１は、電界によってターゲット５１３０側に加速され、やがてターゲット５１３０と衝突する。このとき、劈開面から平板状またはペレット状のスパッタ粒子であるペレット５１００ａおよびペレット５１００ｂが剥離し、叩き出される。なお、ペレット５１００ａおよびペレット５１００ｂは、イオン５１０１の衝突の衝撃によって、構造に歪みが生じる場合がある。
【０１６８】
ペレット５１００ａは、三角形、例えば正三角形の平面を有する平板状またはペレット状のスパッタ粒子である。また、ペレット５１００ｂは、六角形、例えば正六角形の平面を有する平板状またはペレット状のスパッタ粒子である。なお、ペレット５１００ａおよびペレット５１００ｂなどの平板状またはペレット状のスパッタ粒子を総称してペレット５１００と呼ぶ。ペレット５１００の平面の形状は、三角形、六角形に限定されない、例えば、三角形が複数個合わさった形状となる場合がある。例えば、三角形（例えば、正三角形）が２個合わさった四角形（例えば、ひし形）となる場合もある。
【０１６９】
ペレット５１００は、成膜ガスの種類などに応じて厚さが決定する。理由は後述するが、ペレット５１００の厚さは、均一にすることが好ましい。また、スパッタ粒子は厚みのないペレット状である方が、厚みのあるサイコロ状であるよりも好ましい。例えば、ペレット５１００は、厚さを０．４ｎｍ以上１ｎｍ以下、好ましくは０．６ｎｍ以上０．８ｎｍ以下とする。また、例えば、ペレット５１００は、幅を１ｎｍ以上３ｎｍ以下、好ましくは１．２ｎｍ以上２．５ｎｍ以下とする。ペレット５１００は、上述の図２３中の（１）で説明した初期核に相当する。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物を有するターゲット５１３０にイオン５１０１を衝突させる場合、図２５（Ｂ）に示すように、Ｇａ−Ｚｎ−Ｏ層、Ｉｎ−Ｏ層およびＧａ−Ｚｎ−Ｏ層の３層を有するペレット５１００が飛び出してくる。なお、図２５（Ｃ）は、ペレット５１００をｃ軸に平行な方向から観察した場合の構造である。したがって、ペレット５１００は、二つのＧａ−Ｚｎ−Ｏ層（パン）と、Ｉｎ−Ｏ層（具）と、を有するナノサイズのサンドイッチ構造と呼ぶこともできる。
【０１７０】
ペレット５１００は、プラズマを通過する際に電荷を受け取ることで、側面が負または正に帯電する場合がある。ペレット５１００は、側面に酸素原子を有し、当該酸素原子が負に帯電する可能性がある。このように、側面が同じ極性の電荷を帯びることにより、電荷同士の反発が起こり、平板状の形状を維持することが可能となる。なお、ＣＡＡＣ−ＯＳが、Ｉｎ−Ｇａ−Ｚｎ酸化物である場合、インジウム原子と結合した酸素原子が負に帯電する可能性がある。または、インジウム原子、ガリウム原子または亜鉛原子と結合した酸素原子が負に帯電する可能性がある。また、ペレット５１００は、プラズマを通過する際にインジウム原子、ガリウム原子、亜鉛原子および酸素原子などと結合することで成長する場合がある。これは、上述の図２３中の（２）と（１）の大きさの違いが、プラズマ中での成長分に相当する。ここで、基板５１２０が室温程度である場合、ペレット５１００がこれ以上成長しないためｎｃ−ＯＳとなる（図２４（Ｂ）参照。）。成膜可能な温度が室温程度であることから、基板５１２０が大面積である場合でもｎｃ−ＯＳの成膜は可能である。なお、ペレット５１００をプラズマ中で成長させるためには、スパッタリング法における成膜電力を高くすることが有効である。成膜電力を高くすることで、ペレット５１００の構造を安定にすることができる。
【０１７１】
図２４（Ａ）および図２４（Ｂ）に示すように、例えば、ペレット５１００は、プラズマ中を凧のように飛翔し、ひらひらと基板５１２０上まで舞い上がっていく。ペレット５１００は電荷を帯びているため、ほかのペレット５１００が既に堆積している領域が近づくと、斥力が生じる。ここで、基板５１２０の上面では、基板５１２０の上面に平行な向きの磁場（水平磁場ともいう。）が生じている。また、基板５１２０およびターゲット５１３０間には、電位差が与えられているため、基板５１２０からターゲット５１３０に向けて電流が流れている。したがって、ペレット５１００は、基板５１２０の上面において、磁場および電流の作用によって、力（ローレンツ力）を受ける。このことは、フレミングの左手の法則によって理解できる。
【０１７２】
ペレット５１００は、原子一つと比べると質量が大きい。そのため、基板５１２０の上面を移動するためには何らかの力を外部から印加することが重要となる。その力の一つが磁場および電流の作用で生じる力である可能性がある。なお、ペレット５１００に与える力を大きくするためには、基板５１２０の上面において、基板５１２０の上面に平行な向きの磁場が１０Ｇ以上、好ましくは２０Ｇ以上、さらに好ましくは３０Ｇ以上、より好ましくは５０Ｇ以上となる領域を設けるとよい。または、基板５１２０の上面において、基板５１２０の上面に平行な向きの磁場が、基板５１２０の上面に垂直な向きの磁場の１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上、より好ましくは５倍以上となる領域を設けるとよい。
【０１７３】
このとき、マグネットユニットと基板５１２０とが相対的に移動すること、または回転することによって、基板５１２０の上面における水平磁場の向きは変化し続ける。したがって、基板５１２０の上面において、ペレット５１００は、様々な方向への力を受け、様々な方向へ移動することができる。
【０１７４】
また、図２４（Ａ）に示すように基板５１２０が加熱されている場合、ペレット５１００と基板５１２０との間で摩擦などによる抵抗が小さい状態となっている。その結果、ペレット５１００は、基板５１２０の上面を滑空するように移動する。ペレット５１００の移動は、平板面を基板５１２０に向けた状態で起こる。その後、既に堆積しているほかのペレット５１００の側面まで到達すると、側面同士が結合する。このとき、ペレット５１００の側面にある酸素原子が脱離する。脱離した酸素原子によって、ＣＡＡＣ−ＯＳ中の酸素欠損が埋まる場合があるため、欠陥準位密度の低いＣＡＡＣ−ＯＳとなる。なお、基板５１２０の上面の温度は、例えば、１００℃以上５００℃未満、１５０℃以上４５０℃未満、または１７０℃以上４００℃未満とすればよい。即ち、基板５１２０が大面積である場合でもＣＡＡＣ−ＯＳの成膜は可能である。
【０１７５】
また、ペレット５１００が基板５１２０上で加熱されることにより、原子が再配列し、イオン５１０１の衝突で生じた構造の歪みが緩和される。歪みの緩和されたペレット５１００は、ほぼ単結晶となる。ペレット５１００がほぼ単結晶となることにより、ペレット５１００同士が結合した後に加熱されたとしても、ペレット５１００自体の伸縮はほとんど起こり得ない。したがって、ペレット５１００間の隙間が広がることで結晶粒界などの欠陥を形成し、クレバス化することがない。
【０１７６】
また、ＣＡＡＣ−ＯＳは、単結晶酸化物半導体が一枚板のようになっているのではなく、ペレット５１００（ナノ結晶）の集合体がレンガまたはブロックが積み重なったような配列をしている。また、その間には結晶粒界を有さない。そのため、成膜時の加熱、成膜後の加熱または曲げなどで、ＣＡＡＣ−ＯＳに縮みなどの変形が生じた場合でも、局部応力を緩和する、または歪みを逃がすことが可能である。したがって、可とう性を有する半導体装置に適した構造である。なお、ｎｃ−ＯＳは、ペレット５１００（ナノ結晶）が無秩序に積み重なったような配列となる。
【０１７７】
ターゲットをイオンでスパッタした際に、ペレットだけでなく、酸化亜鉛などが飛び出す場合がある。酸化亜鉛はペレットよりも軽量であるため、先に基板５１２０の上面に到達する。そして、０．１ｎｍ以上１０ｎｍ以下、０．２ｎｍ以上５ｎｍ以下、または０．５ｎｍ以上２ｎｍ以下の酸化亜鉛層５１０２を形成する。図２６に断面模式図を示す。
【０１７８】
図２６（Ａ）に示すように、酸化亜鉛層５１０２上にはペレット５１０５ａと、ペレット５１０５ｂと、が堆積する。ここで、ペレット５１０５ａとペレット５１０５ｂとは、互いに側面が接するように配置している。また、ペレット５１０５ｃは、ペレット５１０５ｂ上に堆積した後、ペレット５１０５ｂ上を滑るように移動する。また、ペレット５１０５ａの別の側面において、酸化亜鉛とともにターゲットから飛び出した複数の粒子５１０３が基板５１２０の加熱により結晶化し、領域５１０５ａ１を形成する。なお、複数の粒子５１０３は、酸素、亜鉛、インジウムおよびガリウムなどを含む可能性がある。
【０１７９】
そして、図２６（Ｂ）に示すように、領域５１０５ａ１は、ペレット５１０５ａと同化し、ペレット５１０５ａ２となる。また、ペレット５１０５ｃは、その側面がペレット５１０５ｂの別の側面と接するように配置する。
【０１８０】
次に、図２６（Ｃ）に示すように、さらにペレット５１０５ｄがペレット５１０５ａ２上およびペレット５１０５ｂ上に堆積した後、ペレット５１０５ａ２上およびペレット５１０５ｂ上を滑るように移動する。また、ペレット５１０５ｃの別の側面に向けて、さらにペレット５１０５ｅが酸化亜鉛層５１０２上を滑るように移動する。
【０１８１】
そして、図２６（Ｄ）に示すように、ペレット５１０５ｄは、その側面がペレット５１０５ａ２の側面と接するように配置する。また、ペレット５１０５ｅは、その側面がペレット５１０５ｃの別の側面と接するように配置する。また、ペレット５１０５ｄの別の側面において、酸化亜鉛とともにターゲットから飛び出した複数の粒子５１０３が基板５１２０の加熱により結晶化し、領域５１０５ｄ１を形成する。
【０１８２】
以上のように、堆積したペレット同士が接するように配置し、ペレットの側面において成長が起こることで、基板５１２０上にＣＡＡＣ−ＯＳが形成される。したがって、ＣＡＡＣ−ＯＳは、ｎｃ−ＯＳよりも一つ一つのペレットが大きくなる。上述の図２３中の（３）と（２）の大きさの違いが、堆積後の成長分に相当する。
【０１８３】
また、ペレット５１００の隙間が極めて小さくなることで、一つの大きなペレットが形成される場合がある。大きなペレットは、単結晶構造を有する。例えば、大きなペレットの大きさが、上面から見て１０ｎｍ以上２００ｎｍ以下、１５ｎｍ以上１００ｎｍ以下、または２０ｎｍ以上５０ｎｍ以下となる場合がある。したがって、トランジスタのチャネル形成領域が、大きなペレットよりも小さい場合、チャネル形成領域として単結晶構造を有する領域を用いることができる。また、ペレットが大きくなることで、トランジスタのチャネル形成領域、ソース領域およびドレイン領域として単結晶構造を有する領域を用いることができる場合がある。
【０１８４】
このように、トランジスタのチャネル形成領域などが、単結晶構造を有する領域に形成されることによって、トランジスタの周波数特性を高くすることができる場合がある。
【０１８５】
以上のようなモデルにより、ペレット５１００が基板５１２０上に堆積していくと考えられる。したがって、エピタキシャル成長とは異なり、被形成面が結晶構造を有さない場合においても、ＣＡＡＣ−ＯＳの成膜が可能であることがわかる。例えば、基板５１２０の上面（被形成面）の構造が非晶質構造（例えば非晶質酸化シリコン）であっても、ＣＡＡＣ−ＯＳを成膜することは可能である。
【０１８６】
また、ＣＡＡＣ−ＯＳは、被形成面である基板５１２０の上面に凹凸がある場合でも、その形状に沿ってペレット５１００が配列することがわかる。例えば、基板５１２０の上面が原子レベルで平坦な場合、ペレット５１００はａｂ面と平行な平面である平板面を下に向けて並置する。ペレット５１００の厚さが均一である場合、厚さが均一で平坦、かつ高い結晶性を有する層が形成される。そして、当該層がｎ段（ｎは自然数。）積み重なることで、ＣＡＡＣ−ＯＳを得ることができる。
【０１８７】
一方、基板５１２０の上面が凹凸を有する場合でも、ＣＡＡＣ−ＯＳは、ペレット５１００が凹凸に沿って並置した層がｎ段（ｎは自然数。）積み重なった構造となる。基板５１２０が凹凸を有するため、ＣＡＡＣ−ＯＳは、ペレット５１００間に隙間が生じやすい場合がある。ただし、ペレット５１００間で分子間力が働き、凹凸があってもペレット間の隙間はなるべく小さくなるように配列する。したがって、凹凸があっても高い結晶性を有するＣＡＡＣ−ＯＳとすることができる。
【０１８８】
したがって、ＣＡＡＣ−ＯＳは、レーザ結晶化が不要であり、大面積のガラス基板などであっても均一な成膜が可能である。
【０１８９】
このようなモデルによってＣＡＡＣ−ＯＳが成膜されるため、スパッタ粒子が厚みのないペレット状である方が好ましい。なお、スパッタ粒子が厚みのあるサイコロ状である場合、基板５１２０上に向ける面が一定とならず、厚さや結晶の配向を均一にできない場合がある。
【０１９０】
以上に示した成膜モデルにより、非晶質構造を有する被形成面上であっても、高い結晶性を有するＣＡＡＣ−ＯＳを得ることができる。
【０１９１】
酸化物半導体が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析が可能となる場合がある。
【０１９２】
図１７（Ａ）に、電子銃室１０と、電子銃室１０の下の光学系１２と、光学系１２の下の試料室１４と、試料室１４の下の光学系１６と、光学系１６の下の観察室２０と、観察室２０に設置されたカメラ１８と、観察室２０の下のフィルム室２２と、を有する透過電子回折測定装置を示す。カメラ１８は、観察室２０内部に向けて設置される。なお、フィルム室２２を有さなくても構わない。
【０１９３】
また、図１７（Ｂ）に、図１７（Ａ）で示した透過電子回折測定装置内部の構造を示す。透過電子回折測定装置内部では、電子銃室１０に設置された電子銃から放出された電子が、光学系１２を介して試料室１４に配置された物質２８に照射される。物質２８を通過した電子は、光学系１６を介して観察室２０内部に設置された蛍光板３２に入射する。蛍光板３２では、入射した電子の強度に応じたパターンが現れることで透過電子回折パターンを測定することができる。
【０１９４】
カメラ１８は、蛍光板３２を向いて設置されており、蛍光板３２に現れたパターンを撮影することが可能である。カメラ１８のレンズの中央、および蛍光板３２の中央を通る直線と、蛍光板３２の上面と、の為す角度は、例えば、１５°以上８０°以下、３０°以上７５°以下、または４５°以上７０°以下とする。該角度が小さいほど、カメラ１８で撮影される透過電子回折パターンは歪みが大きくなる。ただし、あらかじめ該角度がわかっていれば、得られた透過電子回折パターンの歪みを補正することも可能である。なお、カメラ１８をフィルム室２２に設置しても構わない場合がある。例えば、カメラ１８をフィルム室２２に、電子２４の入射方向と対向するように設置してもよい。この場合、蛍光板３２の裏面から歪みの少ない透過電子回折パターンを撮影することができる。
【０１９５】
試料室１４には、試料である物質２８を固定するためのホルダが設置されている。ホルダは、物質２８を通過する電子を透過するような構造をしている。ホルダは、例えば、物質２８をＸ軸、Ｙ軸、Ｚ軸などに移動させる機能を有していてもよい。ホルダの移動機能は、例えば、１ｎｍ以上１０ｎｍ以下、５ｎｍ以上５０ｎｍ以下、１０ｎｍ以上１００ｎｍ以下、５０ｎｍ以上５００ｎｍ以下、１００ｎｍ以上１μｍ以下などの範囲で移動させる精度を有すればよい。これらの範囲は、物質２８の構造によって最適な範囲を設定すればよい。
【０１９６】
次に、上述した透過電子回折測定装置を用いて、物質の透過電子回折パターンを測定する方法について説明する。
【０１９７】
例えば、図１７（Ｂ）に示すように物質におけるナノビームである電子２４の照射位置を変化させる（スキャンする）ことで、物質の構造が変化していく様子を確認することができる。このとき、物質２８がＣＡＡＣ−ＯＳであれば、図１６（Ａ）に示したような回折パターンが観測される。または、物質２８がｎｃ−ＯＳであれば、図１６（Ｂ）に示したような回折パターンが観測される。
【０１９８】
ところで、物質２８がＣＡＡＣ−ＯＳであったとしても、部分的にｎｃ−ＯＳなどと同様の回折パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳの良否は、一定の範囲におけるＣＡＡＣ−ＯＳの回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう。）で表すことができる場合がある。例えば、良質なＣＡＡＣ−ＯＳであれば、ＣＡＡＣ化率は、６０％以上、好ましくは８０％以上、さらに好ましくは９０％以上、より好ましくは９５％以上となる。なお、ＣＡＡＣ−ＯＳと異なる回折パターンが観測される領域を非ＣＡＡＣ化率と表記する。
【０１９９】
一例として、形成直後（ａｓ−ｄｅｐｏと表記。）、３５０℃加熱処理後または４５０℃加熱処理後のＣＡＡＣ−ＯＳを有する各試料の上面に対し、スキャンしながら透過電子回折パターンを取得した。ここでは、５ｎｍ／秒の速度で６０秒間スキャンしながら回折パターンを観測し、観測された回折パターンを０．５秒ごとに静止画に変換することで、ＣＡＡＣ化率を導出した。なお、電子線としては、プローブ径が１ｎｍのナノビーム電子線を用いた。
【０２００】
各試料におけるＣＡＡＣ化率を図１８に示す。形成直後および３５０℃加熱処理後と比べて、４５０℃加熱処理後のＣＡＡＣ化率が高いことがわかる。即ち、３５０℃より高い温度（例えば４００℃以上）における加熱処理によって、非ＣＡＡＣ化率が低くなる（ＣＡＡＣ化率が高くなる）ことがわかる。ここで、ＣＡＡＣ−ＯＳと異なる回折パターンのほとんどはｎｃ−ＯＳと同様の回折パターンであった。したがって、加熱処理によって、ｎｃ−ＯＳと同様の構造を有する領域は、隣接する領域の構造の影響を受けてＣＡＡＣ化していることが示唆される。
【０２０１】
このような測定方法を用いれば、複数の構造を有する酸化物半導体の構造解析が可能となる場合がある。
【０２０２】
酸化物半導体は、酸化物半導体の積層膜であってもよい。例えば、酸化物半導体は、２層構造、３層構造であってもよい。
【０２０３】
例えば、酸化物半導体が３層構造の場合について、図１（Ｃ）を用いて説明する。
【０２０４】
酸化物半導体層１０６ｂ（中層）は、上述の酸化物半導体についての記載を参照する。酸化物半導体層１０６ａ（下層）および酸化物半導体層１０６ｃ（上層）は、酸化物半導体層１０６ｂを構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体である。酸化物半導体層１０６ｂを構成する酸素以外の元素一種以上、または二種以上から酸化物半導体層１０６ａおよび酸化物半導体層１０６ｃが構成されるため、酸化物半導体層１０６ａと酸化物半導体層１０６ｂとの界面、および酸化物半導体層１０６ｂと酸化物半導体層１０６ｃとの界面において、界面準位が形成されにくい。
【０２０５】
なお、酸化物半導体層１０６ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、酸化物半導体層１０６ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。また、酸化物半導体層１０６ｃがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。なお、酸化物半導体層１０６ｃは、酸化物半導体層１０６ａと同種の酸化物を用いても構わない。
【０２０６】
ここで、酸化物半導体層１０６ａと酸化物半導体層１０６ｂとの間には、酸化物半導体層１０６ａと酸化物半導体層１０６ｂとの混合領域を有する場合がある。また、酸化物半導体層１０６ｂと酸化物半導体層１０６ｃとの間には、酸化物半導体層１０６ｂと酸化物半導体層１０６ｃとの混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、酸化物半導体層１０６ａ、酸化物半導体層１０６ｂおよび酸化物半導体層１０６ｃの積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
【０２０７】
酸化物半導体層１０６ｂは、酸化物半導体層１０６ａおよび酸化物半導体層１０６ｃよりも電子親和力の大きい酸化物を用いる。例えば、酸化物半導体層１０６ｂとして、酸化物半導体層１０６ａおよび酸化物半導体層１０６ｃよりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
【０２０８】
このとき、ゲート電極に電界を印加すると、酸化物半導体層１０６ａ、酸化物半導体層１０６ｂ、酸化物半導体層１０６ｃのうち、電子親和力の大きい酸化物半導体層１０６ｂにチャネルが形成される。
【０２０９】
また、トランジスタのオン電流を高くするためには、酸化物半導体層１０６ｃの厚さは小さいほど好ましい。例えば、酸化物半導体層１０６ｃは、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下とする。一方、酸化物半導体層１０６ｃは、チャネルの形成される酸化物半導体層１０６ｂへ、隣接する絶縁膜を構成する酸素以外の元素（シリコンなど）が入り込まないようブロックする機能を有する。そのため、酸化物半導体層１０６ｃは、ある程度の厚さを有することが好ましい。例えば、酸化物半導体層１０６ｃの厚さは、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上とする。
【０２１０】
また、信頼性を高めるためには、酸化物半導体層１０６ａは厚く、酸化物半導体層１０６ｃは薄いことが好ましい。具体的には、酸化物半導体層１０６ａの厚さは、２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上とする。酸化物半導体層１０６ａの厚さを、２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上とすることで、隣接する絶縁膜と酸化物半導体層１０６ａとの界面からチャネルの形成される酸化物半導体層１０６ｂまでを２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上離すことができる。ただし、半導体装置の生産性が低下する場合があるため、酸化物半導体層１０６ａの厚さは、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下とする。
【０２１１】
例えば、酸化物半導体層１０６ｂと酸化物半導体層１０６ａとの間におけるシリコン濃度を、ＳＩＭＳにおいて、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とする。また、酸化物半導体層１０６ｂと酸化物半導体層１０６ｃとの間におけるシリコン濃度を、ＳＩＭＳにおいて、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【０２１２】
また、酸化物半導体層１０６ｂの水素濃度を低減するために、酸化物半導体層１０６ａおよび酸化物半導体層１０６ｃの水素濃度を低減すると好ましい。酸化物半導体層１０６ａおよび酸化物半導体層１０６ｃの水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体層１０６ｂの窒素濃度を低減するために、酸化物半導体層１０６ａおよび酸化物半導体層１０６ｃの窒素濃度を低減すると好ましい。酸化物半導体層１０６ａおよび酸化物半導体層１０６ｃの窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０２１３】
上述の３層構造は一例である。例えば、酸化物半導体層１０６ａまたは酸化物半導体層１０６ｃのない２層構造としても構わない。
【０２１４】
なお、図２（Ａ）に示すように、半導体１０６および絶縁膜１１２の間に、酸化物半導体層１１４を配置しても構わない。即ち、該酸化物半導体層１１４は、半導体１０６のチャネル幅方向における上面に接する領域および側面に接する領域を有する。酸化物半導体層１１４が半導体１０６の側面と接する領域を有することによって、半導体１０６の側面を保護することができる。この場合、酸化物半導体層１１４を有さない場合と比べて、半導体１０６の側面における界面準位密度を低くすることができる。したがって、酸化物半導体層１１４を有することで、トランジスタの電気特性の変動が抑制され、信頼性の高い半導体装置を実現することができる。酸化物半導体層１１４については、酸化物半導体層１０６ｃについての説明を参照する。
【０２１５】
＜半導体装置の構成例２＞
図５（Ａ）は、本発明の一態様に係る半導体装置の回路図の一例である。
【０２１６】
図５（Ａ）に示す半導体装置は、容量素子５０と、トランジスタ５１と、配線ＢＬと、配線ＷＬと、配線ＣＬと、を有する点、また、これらの接続関係について、図１（Ａ）に示した半導体装置と同様である。図５（Ａ）に示す半導体装置は、配線ＳＬと、トランジスタ５２と、を有する点が図１（Ａ）に示した半導体装置と異なる。
【０２１７】
トランジスタ５２は、ソース、ドレインの一方が配線ＢＬと電気的に接続し、ソース、ドレインの他方が配線ＳＬと電気的に接続し、ゲートがノードＦＮと電気的に接続する。
【０２１８】
したがって、図５（Ａ）に示す半導体装置は、トランジスタ５１が導通状態のときに配線ＢＬの電位に応じた電位を、ノードＦＮに与える。また、トランジスタ５１が非導通状態のときにノードＦＮの電位を保持する機能を有する。即ち、図５（Ａ）に示す半導体装置は、記憶装置のメモリセルとしての機能を有する点が図１（Ａ）に示した半導体装置と同様である。
【０２１９】
トランジスタ５１の導通状態、非導通状態の選択は、配線ＷＬに与える電位によって制御することができる。トランジスタ５１として、オフ電流の小さいトランジスタを用いることによって、非導通状態におけるノードＦＮの電位を長期間に渡って保持することができる。したがって、半導体装置のリフレッシュ頻度を低減することができるため、消費電力の小さい半導体装置を実現することができる。なお、オフ電流の低いトランジスタの一例として、酸化物半導体を用いたトランジスタが挙げられる。
【０２２０】
なお、配線ＣＬには接地電位などの定電位が与えられる。このとき、ノードＦＮの電位によって、トランジスタ５２の見かけ上のしきい値電圧が変動する。見かけ上のしきい値電圧の変動により、トランジスタ５２の導通状態、非導通状態が変化することで、データを読み出すことができる。
【０２２１】
図５（Ａ）に示す半導体装置を、マトリクス状に配置することで、記憶装置（メモリセルアレイ）を構成することができる。
【０２２２】
図５（Ａ）に示す半導体装置に対応する断面図の一例を図５（Ｂ）に示す。
【０２２３】
図５（Ｂ）に示す半導体装置は、図１（Ｂ）に示す半導体装置と、トランジスタ５１および容量素子５０を有する点で同様である。したがって、トランジスタ５１および容量素子５０については、図１（Ｂ）における説明を参照する。
【０２２４】
図５（Ｂ）に示す半導体装置は、図１（Ｂ）に示す半導体装置と、トランジスタ５２を有する点で異なる。
【０２２５】
図５（Ｂ）において、トランジスタ５２は、半導体基板１５０を用いて作製される。トランジスタ５２は、半導体基板１５０の凸部と、凸部内の不純物領域１６６と、凸部の上面および側面と接する領域を有する絶縁膜１６２と、絶縁膜１６２を介して凸部の上面および側面と面する導電膜１６４と、導電膜１６４の側面に接する絶縁膜１６０と、を有する。なお、導電膜１６４は、トランジスタ５２のゲート電極として機能する。また、不純物領域１６６は、トランジスタ５２のソース領域およびドレイン領域として機能する。なお、トランジスタ５２は、絶縁膜１６０を有さなくてもよい。トランジスタ５２は、半導体基板１５０の凸部を利用していることから、ＦＩＮ（フィン）型トランジスタとも呼ばれる。なお、凸部の上には、絶縁膜を有してもよい。該絶縁膜は、半導体基板１５０に凸部を形成する際、マスクとして機能するものである。
【０２２６】
ここでは、半導体基板１５０が、凸部を有する例を示したが、本発明の一態様に係る半導体装置は、これに限定されない。例えば、ＳＯＩ基板を加工して、凸型の半導体を形成しても構わない。
【０２２７】
トランジスタ５２は、ｎチャネル型、ｐチャネル型のどちらでもよいが、回路によって適切なトランジスタを用いる。
【０２２８】
半導体基板１５０は、半導体１０６と異なるエネルギーギャップを持つ半導体を用いてもよい。例えば、半導体基板１５０を酸化物半導体以外の半導体とし、半導体１０６を酸化物半導体としてもよい。半導体基板として単結晶シリコンを用いた場合は、高速動作をすることが可能なトランジスタ５２とすることができる。また、半導体１０６として酸化物半導体を用いた場合は、オフ電流の低いトランジスタ５１とすることができる。
【０２２９】
図５（Ｂ）に示す半導体装置は、絶縁膜を介して、トランジスタ５２の上部にトランジスタ５１を有する。また、トランジスタ５２とトランジスタ５１との間には、配線として機能する複数の導電膜が配置されている。また各種絶縁膜に埋め込まれた複数の導電膜により、上層と下層にそれぞれ配置された配線や電極が電気的に接続されている。
【０２３０】
このように、複数のトランジスタを積層した構造とすることにより、半導体装置の集積度を高めることができる。
【０２３１】
ここで、半導体基板１５０に単結晶シリコンを用いた場合、半導体基板１５０の近傍の絶縁膜の水素濃度が高いことが好ましい。該水素により、シリコンのダングリングボンドを終端させることで、トランジスタ５２の信頼性を向上させることができる。一方、トランジスタ５１に用いる半導体１０６に酸化物半導体を用いた場合、トランジスタ５１の半導体１０６の近傍の絶縁膜の水素濃度が低いことが好ましい。該水素は、酸化物半導体中にキャリアを生成する要因の一つとなるため、トランジスタ５１の信頼性を低下させる要因となる場合がある。したがって、単結晶シリコンを用いたトランジスタ５２、および酸化物半導体を用いたトランジスタ５１を積層する場合、これらの間に水素をブロックする機能を有する絶縁膜１０３を配置することは両トランジスタの信頼性を高めるために有効である（図６（Ａ）参照。）。
【０２３２】
絶縁膜１０３としては、例えば酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）などを含む絶縁膜を、単層で、または積層で用いればよい。
【０２３３】
また、酸化物半導体を用いたトランジスタ５１を覆うように、トランジスタ５１上に水素をブロックする機能を有する絶縁膜１１８を形成することが好ましい（図６（Ａ）参照。）。絶縁膜１１８としては、絶縁膜１０３と同様の絶縁膜を用いることができ、特に酸化アルミニウムを適用することが好ましい。酸化アルミニウム膜は、水素、水分などの不純物および酸素の双方に対して膜を透過させない遮断効果が高い。したがって、トランジスタ５１を覆う絶縁膜１１８として酸化アルミニウム膜を用いることで、トランジスタ５１に含まれる酸化物半導体からの酸素の脱離を防止するとともに、酸化物半導体への水および水素の混入を防止することができる。
【０２３４】
なお、トランジスタ５２は、ＦＩＮ型のトランジスタだけでなく、様々なタイプのトランジスタとすることができる。例えば、プレーナ型のトランジスタなどとすることができる（図６（Ｂ）参照。）。
【０２３５】
トランジスタ５２をトランジスタ５１と同一表面上に作製しても構わない（図７参照。）このとき、トランジスタ５２の半導体は、トランジスタ５１の半導体１０６と同一工程を経て形成することができる。また、トランジスタ５２のそのほかの構成物についても、トランジスタ５１と同一工程を経て形成することができる。この場合、トランジスタ５１およびトランジスタ５２を、同一工程を経て作製することができる。即ち、トランジスタ５１およびトランジスタ５２を異なる工程を経て作製した場合と比べて、半導体装置の作製工程数を少なくすることができ、半導体装置の生産性を高めることができる。
【０２３６】
＜半導体装置の構成例３＞
図８は、本発明の一態様に係る半導体装置の回路図の一例である。
【０２３７】
図８に示す半導体装置は、容量素子６０ａと、容量素子６０ｂと、トランジスタ６１ａと、トランジスタ６１ｂと、トランジスタ６２ａと、トランジスタ６２ｂと、インバータ６３ａと、インバータ６３ｂと、配線ＢＬと、配線ＢＬＢと、配線ＷＬと、配線ＣＬと、配線ＧＬと、を有する。
【０２３８】
図８に示す半導体装置は、インバータ６３ａおよびインバータ６３ｂがリング接続することでフリップフロップが構成されるメモリセルである。インバータ６３ｂの出力信号が出力されるノードをノードＶＮ１とし、インバータ６３ａの出力信号が出力されるノードをノードＶＮ２とする。なお、該メモリセルをマトリクス状に配置することで、記憶装置（メモリセルアレイ）を構成することができる。
【０２３９】
トランジスタ６２ａのソース、ドレインの一方は配線ＢＬと電気的に接続し、ソース、ドレインの他方はノードＶＮ１と電気的に接続し、ゲートは配線ＷＬと電気的に接続する。トランジスタ６２ｂのソース、ドレインの一方はノードＶＮ２と電気的に接続し、ソース、ドレインの他方は配線ＢＬＢと電気的に接続し、ゲートは配線ＷＬと電気的に接続する。
【０２４０】
トランジスタ６１ａのソース、ドレインの一方はノードＶＮ１と電気的に接続し、ソース、ドレインの他方は容量素子６０ａの一方の電極と電気的に接続し、ゲートは配線ＧＬと電気的に接続する。ここで、トランジスタ６１ａのソース、ドレインの他方と、容量素子６０ａの一方の電極と、の間のノードをノードＮＶＮ１とする。トランジスタ６１ｂのソース、ドレインの一方はノードＶＮ２と電気的に接続し、ソース、ドレインの他方は容量素子６０ｂの一方の電極と電気的に接続し、ゲートは配線ＧＬと電気的に接続する。ここで、トランジスタ６１ｂのソース、ドレインの他方と、容量素子６０ｂの一方の電極と、の間のノードをノードＮＶＮ２とする。
【０２４１】
容量素子６０ａの他方の電極は配線ＣＬと電気的に接続する。容量素子６０ｂの他方の電極は配線ＣＬと電気的に接続する。
【０２４２】
トランジスタ６２ａおよびトランジスタ６２ｂの導通状態、非導通状態の選択は、配線ＷＬに与える電位によって制御することができる。トランジスタ６１ａおよびトランジスタ６１ｂの導通状態、非導通状態の選択は、配線ＧＬに与える電位によって制御することができる。
【０２４３】
図８に示したメモリセルの書き込み、保持および読み出しについて以下に説明する。
【０２４４】
書き込み時は、まず配線ＢＬおよび配線ＢＬＢにデータ０またはデータ１に対応する電位を印加する。
【０２４５】
例えば、データ１を書き込みたい場合、配線ＢＬをハイレベルの電源電位（ＶＤＤ）、配線ＢＬＢを接地電位とする。次に、配線ＷＬにトランジスタ６２ａ、トランジスタ６２ｂのしきい値電圧にＶＤＤを加えた電位以上の電位（ＶＨ）を印加する。
【０２４６】
次に、配線ＷＬの電位をトランジスタ６２ａ、トランジスタ６２ｂのしきい値電圧未満とすることで、フリップフロップに書き込んだデータ１が保持される。
【０２４７】
読み出し時は、あらかじめ配線ＢＬおよび配線ＢＬＢをＶＤＤとする。次に、配線ＷＬにＶＨを印加することで、配線ＢＬはＶＤＤのまま変化しないが、配線ＢＬＢはトランジスタ６２ａおよびインバータ６３ａを介して放電し、接地電位となる。この配線ＢＬと配線ＢＬＢとの電位差をセンスアンプ（図示せず）にて増幅することにより保持されたデータ１を読み出すことができる。
【０２４８】
なお、データ０を書き込みたい場合は、配線ＢＬを接地電位、配線ＢＬＢをＶＤＤとし、その後配線ＷＬにＶＨを印加すればよい。次に、配線ＷＬの電位をトランジスタ６２ａ、トランジスタ６２ｂのしきい値電圧未満とすることで、フリップフロップに書き込んだデータ０が保持される。読み出し時は、あらかじめ配線ＢＬおよび配線ＢＬＢをＶＤＤとし、配線ＷＬにＶＨを印加することで、配線ＢＬＢはＶＤＤのまま変化しないが、配線ＢＬはトランジスタ６２ｂおよびインバータ６３ｂを介して放電し、接地電位となる。この配線ＢＬと配線ＢＬＢとの電位差をセンスアンプにて増幅することにより保持されたデータ０を読み出すことができる。
【０２４９】
したがって、図８に示す半導体装置はいわゆるＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）として機能する。ＳＲＡＭはフリップフロップを用いてデータを保持するため、図１（Ａ）や図５（Ａ）に示した半導体装置とは異なり、リフレッシュ動作が不要である。そのため、データの保持時の消費電力を抑えることができる。また、フリップフロップにおいて容量素子を用いないため、高速動作の求められる用途に好適である。
【０２５０】
また、図８に示す半導体装置は、トランジスタ６１ａを介して、ノードＶＮ１のデータをノードＮＶＮ１に書き込むことが可能である。同様に、トランジスタ６１ｂを介して、ノードＶＮ２のデータをノードＮＶＮ２に書き込むことが可能である。書き込まれたデータは、トランジスタ６１ａまたはトランジスタ６１ｂを非導通状態とすることによって保持される。例えば、電源電位の供給を止めた場合でも、ノードＶＮ１およびノードＶＮ２のデータを保持できる場合がある。
【０２５１】
電源電位の供給を止めると、直ちにデータが消失する従来のＳＲＡＭと異なり、図８に示す半導体装置は、電源電位の供給を止めた後でもデータを保持できる。そのため、適宜電源をオンまたはオフすることによって、消費電力の小さい半導体装置を実現することができる。例えば、ＣＰＵの記憶領域に図８に示す半導体装置を用いることで、ＣＰＵの消費電力を小さくすることもできる。
【０２５２】
なお、ノードＮＶＮ１およびノードＮＶＮ２にデータを保持する期間は、トランジスタ６１ａおよびトランジスタ６１ｂのオフ電流によって変化することがわかる。したがって、データの保持期間を長くするためには、トランジスタ６１ａおよびトランジスタ６１ｂには、オフ電流の低いトランジスタを用いればよいことになる。または、容量素子６０ａおよび容量素子６０ｂの容量を大きくすればよいことになる。
【０２５３】
例えば、図１に示したトランジスタ５１および容量素子５０を、トランジスタ６１ａおよび容量素子６０ａとして用いれば、ノードＮＶＮ１に長期間に渡ってデータを保持することが可能となる。同様に、図１で示したトランジスタ５１および容量素子５０を、トランジスタ６１ｂおよび容量素子６０ｂとして用いれば、ノードＮＶＮ２に長期間に渡ってデータを保持することが可能となる。したがって、トランジスタ６１ａおよびトランジスタ６１ｂについては、トランジスタ５１についての記載を参照すればよい。また、容量素子６０ａおよび容量素子６０ｂについては、容量素子５０についての記載を参照すればよい。
【０２５４】
また、図５および図６を用いて説明したように、図１に示したトランジスタ５１および容量素子５０は、トランジスタ５２と少なくとも一部を重ねて作製することができる。図８に示すトランジスタ６２ａ、トランジスタ６２ｂ、インバータ６３ａに含まれるトランジスタおよびインバータ６３ｂに含まれるトランジスタは、トランジスタ６１ａ、トランジスタ６１ｂ、容量素子６０ａおよび容量素子６０ｂのいずれかと少なくとも一部を重ねて作製することができる。したがって、図８に示す半導体装置は、従来のＳＲＡＭと比べて占有面積を大きく増大させることなく、作製することができる場合がある。トランジスタ６２ａ、トランジスタ６２ｂ、インバータ６３ａに含まれるトランジスタおよびインバータ６３ｂに含まれるトランジスタについては、トランジスタ５２についての記載を参照すればよい。
【０２５５】
以上に示したように、本発明の一態様に係る半導体装置は、占有面積に対して高い性能を有することがわかる。また、生産性の高い半導体装置であることがわかる。
【０２５６】
＜ＣＰＵ＞
以下では、上述した半導体装置を含むＣＰＵについて説明する。図９は、上述したトランジスタを一部に用いたＣＰＵの一例の構成を示すブロック図である。
【０２５７】
図９に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ  Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ  Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図９に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図９に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
【０２５８】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０２５９】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０２６０】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
【０２６１】
図９に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、上述したトランジスタや記憶装置などを用いることができる。
【０２６２】
図９に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
【０２６３】
図１０は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していてもよい。
【０２６４】
ここで、回路１２０２には、上述した記憶装置を用いることができる。記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートには接地電位（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接地される構成とする。
【０２６５】
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１３の導通状態または非導通状態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースとドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１４の導通状態または非導通状態）が選択される。
【０２６６】
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のうちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えば接地電位線）に電気的に接続され、他方は、スイッチ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（接地電位等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えば接地電位線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（接地電位等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えば接地電位線）と電気的に接続される。
【０２６７】
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
【０２６８】
トランジスタ１２０９のゲートには、制御信号ＷＥが入力される。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
【０２６９】
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータに対応する信号が入力される。図１０では、回路１２０１から出力された信号が、トランジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介して回路１２０１に入力される。
【０２７０】
なお、図１０では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
【０２７１】
また、図１０において、記憶素子１２００に用いられるトランジスタのうち、トランジスタ１２０９以外のトランジスタは、酸化物半導体以外の半導体または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン膜またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体で形成されるトランジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外にも、チャネルが酸化物半導体で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。
【０２７２】
図１０における回路１２０１には、例えばフリップフロップ回路を用いることができる。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いることができる。
【０２７３】
本発明の一態様に係る半導体装置では、記憶素子１２００に電源電圧が供給されない間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８によって保持することができる。
【０２７４】
また、酸化物半導体にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
【０２７５】
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が元のデータを保持しなおすまでの時間を短くすることができる。
【０２７６】
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（導通状態、または非導通状態）に変換して、回路１２０２から読み出すことができる。それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
【０２７７】
ここで、トランジスタ１２０９、トランジスタ１２１０および容量素子１２０８は、図５（Ａ）に示したトランジスタ５１、トランジスタ５２および容量素子５０に相当するとみなせる。したがって、トランジスタ１２０９、トランジスタ１２１０および容量素子１２０８に、図５乃至図７で示した構造を適用することができる。また、トランジスタ１２０９、トランジスタ１２１０および容量素子１２０８については、トランジスタ５１、トランジスタ５２および容量素子５０についての記載を参照してもよい。
【０２７８】
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
【０２７９】
記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ−ＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用可能である。
【０２８０】
＜ＲＦタグ＞
以下では、上述したトランジスタ、または記憶装置を含むＲＦタグについて、図１１を用いて説明する。
【０２８１】
本発明の一態様に係るＲＦタグは、内部に記憶回路を有し、記憶回路に情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、ＲＦタグは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。なお、これらの用途に用いるためには高い信頼性が要求される。
【０２８２】
ＲＦタグの構成について図１１を用いて説明する。図１１は、ＲＦタグの構成例を示すブロック図である。
【０２８３】
図１１に示すようにＲＦタグ８００は、通信器８０１（質問器、リーダ／ライタなどともいう）に接続されたアンテナ８０２から送信される無線信号８０３を受信するアンテナ８０４を有する。またＲＦタグ８００は、整流回路８０５、定電圧回路８０６、復調回路８０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有している。なお、復調回路８０７に含まれる整流作用を示すトランジスタの半導体には、逆方向電流を十分に抑制することが可能な、例えば、酸化物半導体を用いてもよい。これにより、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和することを防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけることができる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別される。ＲＦタグ８００は、そのいずれの方式に用いることも可能である。
【０２８４】
次に各回路の構成について説明する。アンテナ８０４は、通信器８０１に接続されたアンテナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路８０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整流し、後段の容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。なお、整流回路８０５の入力側または出力側には、リミッタ回路を有してもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。
【０２８５】
定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０９のリセット信号を生成するための回路である。
【０２８６】
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに応じて変調をおこなうための回路である。
【０２８７】
論理回路８０９は復調信号を解析し、処理を行うための回路である。記憶回路８１０は、入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行うための回路である。
【０２８８】
なお、上述の各回路は、適宜、取捨することができる。
【０２８９】
ここで、上述した記憶装置を、記憶回路８１０に用いることができる。本発明の一態様に係る記憶装置は、電源が遮断された状態であっても情報を保持できるため、ＲＦタグに好適である。さらに本発明の一態様に係る記憶装置は、データの書き込みに必要な電力（電圧）が従来の不揮発性メモリに比べて低いため、データの読み出し時と書込み時の最大通信距離の差を生じさせないことも可能である。さらに、データの書き込み時に電力が不足し、誤動作または誤書込みが生じることを抑制することができる。
【０２９０】
また、本発明の一態様に係る記憶装置は、不揮発性メモリとして用いることが可能であるため、ＲＯＭ８１１に適用することもできる。その場合には、生産者がＲＯＭ８１１にデータを書き込むためのコマンドを別途用意し、ユーザが自由に書き換えできないようにしておくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷することで、作製したＲＦタグすべてについて固有番号を付与するのではなく、出荷する良品にのみ固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になることがなく出荷後の製品に対応した顧客管理が容易となる。
【０２９１】
＜ＲＦタグの使用例＞
以下では、本発明の一態様に係るＲＦタグの使用例について図１２を用いて説明する。ＲＦタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１２（Ａ）参照。）、包装用容器類（包装紙やボトル等、図１２（Ｃ）参照。）、記録媒体（ＤＶＤやビデオテープ等、図１２（Ｂ）参照。）、乗り物類（自転車等、図１２（Ｄ）参照。）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、もしくは各物品に取り付ける荷札（図１２（Ｅ）および図１２（Ｆ）参照。）等に設けて使用することができる。
【０２９２】
本発明の一態様に係るＲＦタグ４０００は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタグ４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の一態様に係るＲＦタグ４０００により、認証機能を付与することができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一態様に係るＲＦタグ４０００を取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦタグ４０００を取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
【０２９３】
以上のように、本発明の一態様に係るＲＦタグは、上述したような各用途に用いることができる。
【０２９４】
＜表示装置＞
以下では、本発明の一態様に係る表示装置の構成例について説明する。
【０２９５】
［構成例］
図１３（Ａ）には、本発明の一態様に係る表示装置の上面図を示す。また、図１３（Ｂ）には、本発明の一態様に係る表示装置の画素に液晶素子を用いた場合における画素回路を示す。また、図１３（Ｃ）には、本発明の一態様に係る表示装置の画素に有機ＥＬ素子を用いた場合における画素回路を示す。
【０２９６】
画素に用いるトランジスタまたは／および容量素子は、上述したトランジスタまたは／および容量素子を用いることができる。ここでは、ｎチャネル型のトランジスタを用いる例を示す。なお、画素に用いたトランジスタと、同一工程を経て作製したトランジスタを駆動回路として用いても構わない。このように、画素や駆動回路に上述したトランジスタを用いることにより、表示品位が高い、または／および信頼性の高い表示装置となる。
【０２９７】
アクティブマトリクス型表示装置の上面図の一例を図１３（Ａ）に示す。表示装置の基板５０００上には、画素部５００１、第１の走査線駆動回路５００２、第２の走査線駆動回路５００３、信号線駆動回路５００４が配置される。画素部５００１は、複数の信号線によって信号線駆動回路５００４と電気的に接続され、複数の走査線によって第１の走査線駆動回路５００２、および第２の走査線駆動回路５００３と電気的に接続される。なお、走査線と信号線とによって区切られる領域には、それぞれ表示素子を有する画素が配置されている。また、表示装置の基板５０００は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に電気的に接続されている。
【０２９８】
第１の走査線駆動回路５００２、第２の走査線駆動回路５００３および信号線駆動回路５００４は、画素部５００１と同じ基板５０００上に形成される。そのため、駆動回路を別途作製する場合と比べて、表示装置を作製するコストを低減することができる。また、駆動回路を別途作製した場合、配線間の接続数が増える。したがって、同じ基板５０００上に駆動回路を設けることで、配線間の接続数を減らすことができ、信頼性の向上、または／および歩留まりの向上を図ることができる。
【０２９９】
〔液晶表示装置〕
また、画素の回路構成の一例を図１３（Ｂ）に示す。ここでは、ＶＡ型液晶表示装置の画素などに適用することができる画素回路を示す。
【０３００】
この画素回路は、一つの画素に複数の画素電極を有する構成に適用できる。それぞれの画素電極は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動できるように構成されている。これにより、マルチドメイン設計された画素の個々の画素電極に印加する信号を、独立して制御できる。
【０３０１】
トランジスタ５０１６のゲート配線５０１２と、トランジスタ５０１７のゲート配線５０１３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能するソース電極またはドレイン電極５０１４は、トランジスタ５０１６とトランジスタ５０１７で共通に用いられている。トランジスタ５０１６とトランジスタ５０１７は上述したトランジスタを適宜用いることができる。これにより、表示品位が高い、または／および信頼性の高い液晶表示装置を提供することができる。
【０３０２】
トランジスタ５０１６と電気的に接続する第１の画素電極と、トランジスタ５０１７と電気的に接続する第２の画素電極の形状について説明する。第１の画素電極と第２の画素電極の形状は、スリットによって分離されている。第１の画素電極はＶ字型に広がる形状を有し、第２の画素電極は第１の画素電極の外側を囲むように形成される。
【０３０３】
トランジスタ５０１６のゲート電極はゲート配線５０１２と電気的に接続され、トランジスタ５０１７のゲート電極はゲート配線５０１３と電気的に接続されている。ゲート配線５０１２とゲート配線５０１３に異なるゲート信号を与えてトランジスタ５０１６とトランジスタ５０１７の動作タイミングを異ならせ、液晶の配向を制御することができる。
【０３０４】
また、容量配線５０１０と、誘電体として機能するゲート絶縁膜と、第１の画素電極または第２の画素電極と電気的に接続する容量電極とで容量素子を形成してもよい。
【０３０５】
マルチドメイン構造は、一画素に第１の液晶素子５０１８と第２の液晶素子５０１９を備える。第１の液晶素子５０１８は第１の画素電極と対向電極とその間の液晶層とで構成され、第２の液晶素子５０１９は第２の画素電極と対向電極とその間の液晶層とで構成される。
【０３０６】
なお、本発明の一態様に係る表示装置は、図１３（Ｂ）に示す画素回路に限定されない。例えば、図１３（Ｂ）に示す画素回路に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、または論理回路などを追加してもよい。
【０３０７】
〔有機ＥＬ表示装置〕
画素の回路構成の他の一例を図１３（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示装置の画素構造を示す。
【０３０８】
有機ＥＬ素子は、発光素子に電圧を印加することにより、有機ＥＬ素子が有する一対の電極の一方から電子が、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
【０３０９】
図１３（Ｃ）は、画素回路の一例を示す図である。ここでは１つの画素にｎチャネル型のトランジスタを２つ用いる例を示す。なお、ｎチャネル型のトランジスタには、上述したトランジスタを用いることができる。また、当該画素回路は、デジタル時間階調駆動を適用することができる。
【０３１０】
適用可能な画素回路の構成およびデジタル時間階調駆動を適用した場合の画素の動作について説明する。
【０３１１】
画素５０２０は、スイッチング用トランジスタ５０２１、駆動用トランジスタ５０２２、発光素子５０２４および容量素子５０２３を有する。スイッチング用トランジスタ５０２１は、ゲート電極が走査線５０２６に接続され、第１電極（ソース電極、ドレイン電極の一方）が信号線５０２５に接続され、第２電極（ソース電極、ドレイン電極の他方）が駆動用トランジスタ５０２２のゲート電極に接続されている。駆動用トランジスタ５０２２は、ゲート電極が容量素子５０２３を介して電源線５０２７に接続され、第１電極が電源線５０２７に接続され、第２電極が発光素子５０２４の第１電極（画素電極）に接続されている。発光素子５０２４の第２電極は共通電極５０２８に相当する。共通電極５０２８は、同一基板上に形成される共通電位線と電気的に接続される。
【０３１２】
スイッチング用トランジスタ５０２１および駆動用トランジスタ５０２２は上述したトランジスタを用いることができる。これにより、表示品位の高い、または／および信頼性の高い有機ＥＬ表示装置となる。
【０３１３】
発光素子５０２４の第２電極（共通電極５０２８）の電位は低電源電位に設定する。なお、低電源電位とは、電源線５０２７に供給される高電源電位より低い電位であり、例えばＧＮＤ、０Ｖなどを低電源電位として設定することができる。発光素子５０２４の順方向のしきい値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子５０２４に印加することにより、発光素子５０２４に電流を流して発光させる。なお、発光素子５０２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。
【０３１４】
なお、容量素子５０２３は駆動用トランジスタ５０２２のゲート容量を代用することにより省略できる場合がある。駆動用トランジスタ５０２２のゲート容量については、チャネル形成領域とゲート電極との間で容量が形成されていてもよい。
【０３１５】
次に、駆動用トランジスタ５０２２に入力する信号について説明する。電圧入力電圧駆動方式の場合、駆動用トランジスタ５０２２がオンまたはオフの二つの状態となるようなビデオ信号を、駆動用トランジスタ５０２２に入力する。なお、駆動用トランジスタ５０２２を線形領域で動作させるために、電源線５０２７の電圧よりも高い電圧を駆動用トランジスタ５０２２のゲート電極に与える。また、信号線５０２５には、電源線電圧に駆動用トランジスタ５０２２のしきい値電圧Ｖｔｈを加えた値以上の電圧をかける。
【０３１６】
アナログ階調駆動を行う場合、駆動用トランジスタ５０２２のゲート電極に発光素子５０２４の順方向電圧に駆動用トランジスタ５０２２のしきい値電圧Ｖｔｈを加えた値以上の電圧をかける。なお、駆動用トランジスタ５０２２が飽和領域で動作するようにビデオ信号を入力し、発光素子５０２４に電流を流す。また、駆動用トランジスタ５０２２を飽和領域で動作させるために、電源線５０２７の電位を、駆動用トランジスタ５０２２のゲート電位より高くする。ビデオ信号をアナログとすることで、発光素子５０２４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
【０３１７】
なお、本発明の一態様に係る表示装置は、図１３（Ｃ）に示す画素構成に限定されない。例えば、図１３（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トランジスタまたは論理回路などを追加してもよい。
【０３１８】
図１３で例示した回路に上述したトランジスタを適用する場合、低電位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気的に接続される構成とする。さらに、制御回路等により第１のゲート電極の電位を制御し、第２のゲート電極にはソース電極に与える電位よりも低い電位など、上記で例示した電位を入力可能な構成とすればよい。
【０３１９】
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または様々な素子を有することが出来る。表示素子、表示装置、発光素子または発光装置の一例としては、ＥＬ素子（有機物および無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイパネル（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブ、など、電気磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有するものがある。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）またはＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ  Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ  Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インクまたは電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。
【０３２０】
＜モジュール＞
以下では、本発明の一態様に係る半導体装置を適用した表示モジュールについて、図１４を用いて説明を行う。
【０３２１】
図１４に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２との間に、ＦＰＣ８００３に接続されたタッチパネル８００４、ＦＰＣ８００５に接続されたセル８００６、バックライトユニット８００７、フレーム８００９、プリント基板８０１０、バッテリー８０１１を有する。なお、バックライトユニット８００７、バッテリー８０１１、タッチパネル８００４などを有さない場合もある。
【０３２２】
本発明の一態様に係る半導体装置は、例えば、セル８００６に用いることができる。
【０３２３】
上部カバー８００１および下部カバー８００２は、タッチパネル８００４およびセル８００６のサイズに合わせて、形状や寸法を適宜変更することができる。
【０３２４】
タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルをセル８００６に重畳して用いることができる。また、セル８００６の対向基板（封止基板）に、タッチパネル機能を持たせるようにすることも可能である。または、セル８００６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。または、セル８００６の各画素内にタッチセンサ用電極を設け、静電容量方式のタッチパネルとすることも可能である。
【０３２５】
バックライトユニット８００７は、光源８００８を有する。光源８００８をバックライトユニット８００７の端部に設け、光拡散板を用いる構成としてもよい。
【０３２６】
フレーム８００９は、セル８００６の保護機能の他、プリント基板８０１０の動作により発生する電磁波を遮断するための電磁シールドとしての機能を有してもよい。またフレーム８００９は、放熱板としての機能を有していてもよい。
【０３２７】
プリント基板８０１０は、電源回路、ビデオ信号およびクロック信号を出力するための信号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であってもよいし、別途設けたバッテリー８０１１による電源であってもよい。商用電源を用いる場合には、バッテリー８０１１を有さなくてもよい。
【０３２８】
また、表示モジュール８０００には、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。
【０３２９】
＜電子機器＞
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１５に示す。
【０３３０】
図１５（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８等を有する。なお、図１５（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０３３１】
図１５（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられている。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９１２との間の角度にしたがって、切り替える構成としてもよい。また、第１表示部９１３および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。または、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
【０３３２】
図１５（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。
【０３３３】
図１５（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３等を有する。
【０３３４】
図１５（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度にしたがって切り替える構成としてもよい。
【０３３５】
図１５（Ｆ）は普通自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。
【符号の説明】
【０３３６】
１０    電子銃室
１２    光学系
１４    試料室
１６    光学系
１８    カメラ
２０    観察室
２２    フィルム室
２４    電子
２８    物質
３２    蛍光板
５０    容量素子
５１    トランジスタ
５２    トランジスタ
６０ａ    容量素子
６０ｂ    容量素子
６１ａ    トランジスタ
６１ｂ    トランジスタ
６２ａ    トランジスタ
６２ｂ    トランジスタ
６３ａ    インバータ
６３ｂ    インバータ
１００    基板
１０２    絶縁膜
１０３    絶縁膜
１０４    導電膜
１０５    導電膜
１０６    半導体
１０６ａ    酸化物半導体層
１０６ｂ    酸化物半導体層
１０６ｃ    酸化物半導体層
１０７    導電膜
１０８    導電膜
１１２    絶縁膜
１１３    絶縁膜
１１４    酸化物半導体層
１１６ａ    導電膜
１１６ｂ    導電膜
１１８    絶縁膜
１５０    半導体基板
１６０    絶縁膜
１６２    絶縁膜
１６４    導電膜
１６６    不純物領域
８００    ＲＦタグ
８０１    通信器
８０２    アンテナ
８０３    無線信号
８０４    アンテナ
８０５    整流回路
８０６    定電圧回路
８０７    復調回路
８０８    変調回路
８０９    論理回路
８１０    記憶回路
８１１    ＲＯＭ
９０１    筐体
９０２    筐体
９０３    表示部
９０４    表示部
９０５    マイクロフォン
９０６    スピーカー
９０７    操作キー
９０８    スタイラス
９１１    筐体
９１２    筐体
９１３    表示部
９１４    表示部
９１５    接続部
９１６    操作キー
９２１    筐体
９２２    表示部
９２３    キーボード
９２４    ポインティングデバイス
９３１    筐体
９３２    冷蔵室用扉
９３３    冷凍室用扉
９４１    筐体
９４２    筐体
９４３    表示部
９４４    操作キー
９４５    レンズ
９４６    接続部
９５１    車体
９５２    車輪
９５３    ダッシュボード
９５４    ライト
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
１２００    記憶素子
１２０１    回路
１２０２    回路
１２０３    スイッチ
１２０４    スイッチ
１２０６    論理素子
１２０７    容量素子
１２０８    容量素子
１２０９    トランジスタ
１２１０    トランジスタ
１２１３    トランジスタ
１２１４    トランジスタ
１２２０    回路
４０００    ＲＦタグ
５０００    基板
５００１    画素部
５００２    走査線駆動回路
５００３    走査線駆動回路
５００４    信号線駆動回路
５０１０    容量配線
５０１２    ゲート配線
５０１３    ゲート配線
５０１４    ドレイン電極
５０１６    トランジスタ
５０１７    トランジスタ
５０１８    液晶素子
５０１９    液晶素子
５０２０    画素
５０２１    スイッチング用トランジスタ
５０２２    駆動用トランジスタ
５０２３    容量素子
５０２４    発光素子
５０２５    信号線
５０２６    走査線
５０２７    電源線
５０２８    共通電極
５１００    ペレット
５１００ａ    ペレット
５１００ｂ    ペレット
５１０１    イオン
５１０２    酸化亜鉛層
５１０３    粒子
５１０５ａ    ペレット
５１０５ａ１    領域
５１０５ａ２    ペレット
５１０５ｂ    ペレット
５１０５ｃ    ペレット
５１０５ｄ    ペレット
５１０５ｄ１    領域
５１０５ｅ    ペレット
５１２０    基板
５１３０    ターゲット
５１６１    領域
８０００    表示モジュール
８００１    上部カバー
８００２    下部カバー
８００３    ＦＰＣ
８００４    タッチパネル
８００５    ＦＰＣ
８００６    セル
８００７    バックライトユニット
８００８    光源
８００９    フレーム
８０１０    プリント基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１７】
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【図１８】
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【図２３】
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【図２４】
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【図２６】
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【図１６】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２５】
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