(57)【要約】【課題】容量素子の電気的特性を向上させる。【解決手段】ＤＲＡＭセルを構成する容量素子ＣＯＮは、下部電極ＥＬと、下部電極ＥＬ上に形成された容量絶縁膜ＣＩＮＳと、容量絶縁膜ＣＩＮＳ上に形成された上部電極ＥＵと、を有する。上部電極ＥＵは、容量絶縁膜ＣＩＮＳ側から順に、第１上部電極ＥＵ１、第２上部電極ＥＵ２、および、第３上部電極ＥＵ３を積層した構造を有し、第３上部電極ＥＵ３は不純物を含むタングステン膜からなり、第１上部電極ＥＵ１と第３上部電極ＥＵ３間には、第３上部電極ＥＵ３中の不純物が容量絶縁膜ＣＩＮＳに拡散するのを防止するバリア膜である第２上部電極ＥＵ２が介在する。【選択図】図２
2015179727.tif 000002
【特許請求の範囲】
【請求項１】
直列接続された選択ＭＩＳＦＥＴと容量素子とからなるＤＲＡＭセルを複数有する半導体集積回路装置であって、
半導体基板と、
前記半導体基板の主面上に形成され、側壁と底面とで構成される容量形成溝を有する第１絶縁膜と、
前記容量形成溝を構成する前記側壁と、前記底面と、に沿って形成された下部電極と、
前記下部電極を覆うように、前記下部電極上に形成された容量絶縁膜と、
前記容量絶縁膜を覆うように、前記容量絶縁膜上に形成された第１上部電極と、
前記第１上部電極を覆うように、前記第１上部電極上に形成された第２上部電極と、
前記第２上部電極を覆うように、前記第２上部電極上に形成され、前記第１上部電極よりも電気抵抗率が小さい第３上部電極と、
を有し、
前記容量素子は、前記下部電極と、前記容量絶縁膜と、前記第１上部電極、前記第２上部電極、および前記第３上部電極からなる上部電極と、で構成され、
前記第２上部電極は、前記第３上部電極に含まれる不純物が、前記容量絶縁膜に拡散するのを防止するバリア膜である、半導体集積回路装置。
【請求項２】
請求項１に記載の半導体集積回路装置において、
前記第２上部電極の膜密度は、前記第１上部電極の膜密度よりも大きい、半導体集積回路装置。
【請求項３】
請求項２に記載の半導体集積回路装置において、
前記第２上部電極の膜厚は、前記第１上部電極の膜厚よりも小である、半導体集積回路装置。
【請求項４】
請求項１に記載の半導体集積回路装置において、
前記第２上部電極は、開口を有しない膜である、半導体集積回路装置。
【請求項５】
請求項１に記載の半導体集積回路装置において、
前記第３上部電極はタングステン膜からなる、半導体集積回路装置。
【請求項６】
請求項５に記載の半導体集積回路装置において、
前記第３上部電極の電気抵抗率は、前記第２上部電極の電気抵抗率よりも小である、半導体集積回路装置。
【請求項７】
請求項１に記載の半導体集積回路装置において、
前記容量形成溝の内側には、前記側壁と前記底面に沿って、前記下部電極、前記容量絶縁膜、前記第１上部電極、前記第２上部電極、および、前記第３上部電極がこの順に配置されている、半導体集積回路装置。
【請求項８】
請求項１に記載の半導体集積回路装置において、
前記第２上部電極は、所定の密度（Ｘ）と、所定の膜厚（Ｙ）と、を有する窒化チタン膜からなり、
Ｙ≧１６．１ｅ−０．３６Ｘ
の関係式を満たす、半導体集積回路装置。
【請求項９】
請求項１に記載の半導体集積回路装置において、
前記容量絶縁膜は、酸化ジルコニウム膜、酸化ハフニウム膜、または、酸化タンタル膜からなる、半導体集積回路装置。
【請求項１０】
請求項９に記載の半導体集積回路装置において、
前記下部電極は、窒化チタン膜、チタン膜、または、タングステン膜からなる、半導体集積回路装置。
【請求項１１】
請求項９に記載の半導体集積回路装置において、
前記第１上部電極は、窒化チタン、チタン、白金、イリジウム、または、ルテニウムからなる、半導体集積回路装置。
【請求項１２】
（ａ）半導体基板の主面上に、側壁と底面とで構成される容量形成溝を有する第１絶縁膜を形成する工程、
（ｂ）前記容量形成溝の前記側壁と、前記底面と、に沿って下部電極を形成する工程、
（ｃ）前記下部電極を覆うように、前記下部電極上に容量絶縁膜を形成する工程、
（ｄ）前記容量絶縁膜を覆うように、前記容量絶縁膜上に第１上部電極を形成する工程、
（ｅ）前記第１上部電極を覆うように、前記第１上部電極上に第２上部電極を形成する工程、
（ｆ）前記第２上部電極を覆うように、前記第２上部電極上に、前記第１上部電極よりも電気抵抗率の小さい第３上部電極を形成する工程、
を有し、
容量素子は、前記下部電極と、前記容量絶縁膜と、前記第１上部電極、前記第２上部電極、および前記第３上部電極からなる上部電極と、で構成され、
前記第２上部電極は、前記第３上部電極に含まれる不純物が、前記容量絶縁膜に拡散するのを防止するバリア膜である、半導体集積回路装置の製造方法。
【請求項１３】
請求項１２に記載の半導体集積回路装置の製造方法において、
前記第２上部電極の膜密度は、前記第１上部電極の膜密度よりも大きい、半導体集積回路装置の製造方法。
【請求項１４】
請求項１３に記載の半導体集積回路装置の製造方法において、
前記第２上部電極は、ＡＬＤ法、ＭＯＣＶＤ法、または、ＰＶＤ法で形成する、半導体集積回路装置の製造方法。
【請求項１５】
請求項１３に記載の半導体集積回路装置の製造方法において、
前記第２上部電極は、前記第１上部電極の表面を、リモートプラズマ窒化法で窒化して形成する、半導体集積回路装置の製造方法。
【請求項１６】
請求項１２に記載の半導体集積回路装置の製造方法において、
前記第１上部電極は、ＭＯＣＶＤ法、または、ＡＬＤ法により形成する、半導体集積回路装置の製造方法。
【請求項１７】
請求項１２に記載の半導体集積回路装置の製造方法において、
前記容量絶縁膜は、ＡＬＤ法、または、ＣＶＤ法により形成する、半導体集積回路装置の製造方法。
【請求項１８】
請求項１２に記載の半導体集積回路装置の製造方法において、
前記下部電極は、ＭＯＣＶＤ法、または、ＡＬＤ法により形成する、半導体集積回路装置の製造方法。
【請求項１９】
請求項１２に記載の半導体集積回路装置の製造方法において、
前記第３上部電極の形成工程は、
（ｇ１）前記第２上部電極上にタングステン膜を堆積して、前記容量形成溝を完全に埋める工程、
（ｇ２）前記タングステン膜の表面にＣＭＰ処理を施す工程、
と、を有する、半導体集積回路装置の製造方法。
【請求項２０】
請求項１９に記載の半導体集積回路装置の製造方法において、
前記タングステン膜は、ＷＦ６ガスを用いたＣＶＤ法により形成する、半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置およびその製造方法に関し、例えば、ＭＩＭ（Metal Insulator Metal）構造の容量素子（キャパシタ）を有するＤＲＡＭ、または、ＭＩＭ構造のキャパシタを有するＤＲＡＭとロジック回路とを混載したｅＤＲＡＭに関する。
【背景技術】
【０００２】
例えば、ｅＤＲＡＭ（Embedded Dynamic Random Access Memory）の中のＤＲＡＭは、例えば、半導体基板主面の第１方向に延びる複数のワード線と、第１方向と交差する第２方向に延びる複数のビット線と、ワード線とビット線との交差部分に配置され、ワード線とビット線とに電気的に接続された複数のＤＲＡＭセルとを有している。
【０００３】
ＤＲＡＭセルは、１個の選択ＭＩＳＦＥＴ（Metal Insulator Field Effect Transistor）と、これに直列接続された１個の容量素子とで構成されている。選択ＭＩＳＦＥＴは、ワード線と一体形成されたゲート電極、ソースおよびドレインを構成する半導体領域で構成されており、ソースおよびドレインの一方がビット線に、他方が容量素子に電気的に接続されている。容量素子は、選択ＭＩＳＦＥＴのソースおよびドレインの一方に接続される下部電極と、下部電極に対向する上部電極と、下部電極と上部電極間に挟まれた容量絶縁膜とで構成されている。
【０００４】
ロジック回路は、ｐチャネル型ＭＩＳＦＥＴ（ｐＭＩＳＦＥＴ）と、ｎチャネル型ＭＩＳＦＥＴ（ｎＭＩＳＦＥＴ）と、ｐチャネル型ＭＩＳＦＥＴ（ｐＭＩＳＦＥＴ）とｎチャネル型ＭＩＳＦＥＴ（ｎＭＩＳＦＥＴ）とを電気的に接続する配線と、で構成されている。ｐＭＩＳＦＥＴはゲート電極と、ソースおよびドレインを構成する一対のｐ型半導体領域とを有し、ｎＭＩＳＦＥＴはゲート電極と、ソースおよびドレインを構成する一対のｎ型半導体領域とを有している。また、配線はアルミニウム膜または銅膜などの導体膜で構成されており、５層、６層またはそれ以上の多層配線層となっており、容量素子よりも上の層にも多くの配線層が設けられている。
【０００５】
特許文献１および２には、例えば、下部電極が窒化チタン（ＴｉＮ）膜、容量絶縁膜が酸化ジルコニウム（ＺｒＯ２）膜、上部電極が窒化チタン（ＴｉＮ）膜およびタングステン（Ｗ）膜の積層膜で構成された容量素子が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−３７３９４５号公報
【特許文献２】特開２００５−２４３９２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本願発明者は、例えば、下部電極が窒化チタン（ＴｉＮ）膜、容量絶縁膜が酸化ジルコニウム（ＺｒＯ２）膜、上部電極が窒化チタン（ＴｉＮ）膜およびタングステン（Ｗ）膜の積層膜で構成されたＭＩＭ構造の容量素子を有するｅＤＲＡＭについて検討をしている。
【０００８】
ｅＤＲＡＭの微細化を進める中で、容量素子を構成する下部電極、容量絶縁膜および上部電極を薄膜化することにより、平面視における容量素子の面積縮小を達成してきた。しかしながら、容量絶縁膜および上部電極の薄膜化に伴い、容量絶縁膜のリーク、つまり、上部電極と下部電極間のリーク電流が大きくなり、ｅＤＲＡＭの電気特性を劣化させているという問題を認識するに至った。
【０００９】
本願発明者の検討によれば、タングステン（Ｗ）膜中または層間絶縁膜中に含まれる不純物、例えば、フッ素（Ｆ）が、タングステン（Ｗ）膜形成後の層間絶縁膜形成工程等の熱負荷により容量絶縁膜中に拡散することで容量絶縁膜のリークが発生し、容量素子の電気特性を劣化させていることが判明した。
【００１０】
従って、容量素子の電気特性を向上させる技術が求められている。
【００１１】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
一実施の形態によれば、ｅＤＲＡＭのＤＲＡＭセルを構成する容量素子は、下部電極と、下部電極上に形成された容量絶縁膜と、容量絶縁膜上に形成された上部電極と、を有する。上部電極は、容量絶縁膜側から順に、第１上部電極、第２上部電極、および、第３上部電極を積層した構造を有し、第３上部電極は不純物を含むタングステン膜からなり、第１上部電極と第３上部電極間には、第３上部電極中の不純物が容量絶縁膜に拡散するのを防止するバリア膜である第２上部電極が介在する。
【発明の効果】
【００１３】
前記一実施の形態によれば、容量素子の電気特性を向上することができる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１の半導体集積回路装置の中のＤＲＡＭセルアレイの等価回路図である。
【図２】実施の形態１の半導体集積回路装置のＤＲＡＭ領域とロジック回路領域の要部断面図である。
【図３】実施の形態１の半導体集積回路装置の製造方法を示す要部断面図である。
【図４】図３に続く半導体集積回路装置の製造工程中の要部断面図である。
【図５】図４に続く半導体集積回路装置の製造工程中の要部断面図である。
【図６】図５に続く半導体集積回路装置の製造工程中の要部断面図である。
【図７】図６に続く半導体集積回路装置の製造工程中の要部断面図である。
【図８】図７に続く半導体集積回路装置の製造工程中の要部断面図である。
【図９】図８に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１１】バリア膜の膜密度と膜厚の関係を示す図である。
【図１２】容量素子のリーク電流と累積確率分布の関係を示す図である。
【図１３】第1上部電極の深さ方向におけるフッ素濃度分布を示す図である。
【図１４】バリア膜中に拡散するフッ素の深さと濃度の関係を示す図である。
【発明を実施するための形態】
【００１５】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１６】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１７】
また、実施の形態における「膜密度」とは、膜の体積密度を意味し、その数値は、Ｘ線反射率法（ＸＲＲ：X-Ray Reflection）により求めたものである。
【００１８】
（実施の形態１）
本実施の形態および以下の実施の形態の半導体集積回路装置は、ｅＤＲＡＭを備えている。ｅＤＲＡＭには、ＤＲＡＭ領域ＤＲとロジック回路領域ＬＧＣとが存在し、ＤＲＡＭ領域ＤＲにはＤＲＡＭセルが行列状に配置されたＤＲＡＭセルアレイがある。ＤＲＡＭセルは、１個のｎチャネル型の選択ＭＩＳＦＥＴと、これに直列接続された１個の容量素子とで構成されている。以下、選択ＭＩＳＦＥＴはｎチャネル型を用いて説明するがｐチャネル型の選択ＭＩＳＦＥＴを用いても良い。ロジック回路領域ＬＧＣには、複数のｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴが配置されているが、本実施の形態ではｎチャネル型ＭＩＳＦＥＴのみを例示して説明する。
【００１９】
図１は、ＤＲＡＭ領域ＤＲにおけるＤＲＡＭセルアレイの等価回路図を示したものである。ＤＲＡＭセルアレイには、複数のＤＲＡＭセルが行列状に配置されており、ＤＲＡＭセルは、ｎチャネル型の選択ＭＩＳＦＥＴ（ＴＲ１）と、それに直列接続されたＭＩＭ構造の容量素子ＣＯＮとで構成されている。ＤＲＡＭセルアレイは、第１方向に延びる複数のワード線ＷＬと、第１方向と直交する第２方向に延びる複数のビット線ＢＬを有し、ＤＲＡＭセルは、ワード線ＷＬとビット線ＢＬとが交差する部分に配置され、ワード線ＷＬとビット線ＢＬに電気的に接続されている。
【００２０】
図２は、ＤＲＡＭ領域ＤＲとロジック回路領域ＬＧＣの要部断面図であり、ＤＲＡＭ領域ＤＲには２つのＤＲＡＭセルを、ロジック回路領域ＬＧＣには１つのｎチャネル型のロジックＭＩＳＦＥＴ（ＴＲ２）を記載している。ロジックＭＩＳＦＥＴ（ＴＲ２）と、ＤＲＡＭセルを構成する選択ＭＩＳＦＥＴ（ＴＲ１）は、例えば、ｐ型シリコンからなる半導体基板ＳＢの主面に形成されている。半導体基板ＳＢは、支持基板、絶縁膜、ｐ型シリコン基板がこの順に積層されたＳＯＩ（Silicon on Insulator）基板を用いても良い。また、ｎ型シリコン半導体基板ＳＢでも良いし、支持基板、絶縁膜、ｎ型シリコン基板が積層されたＳＯＩ基板を用いても良い。また、ゲルマニウム基板であっても良い。半導体基板ＳＢの主面（表面）には、平面視において第１活性領域ＡＣＴ１および第２活性領域ＡＣＴ２を囲むように絶縁性の素子分離膜ＳＴＩが形成されている。素子分離膜ＳＴＩは、例えば、酸化シリコン膜で構成されている。
【００２１】
ＤＲＡＭ領域ＤＲにおいて、第１活性領域ＡＣＴ１には、２つの選択ＭＩＳＦＥＴ（ＴＲ１）が形成されている。選択ＭＩＳＦＥＴ（ＴＲ１）は、ゲート電極Ｇ１、ソース領域ＳＲ１及びドレイン領域ＤＲ１を有し、ゲート電極Ｇ１はゲート絶縁膜ＧＩ１を介して半導体基板ＳＢの主面に形成されており、ゲート電極Ｇ１の両側の半導体基板ＳＢの主面にソース領域ＳＲ１とドレイン領域ＤＲ１が形成されている。ゲート電極Ｇ１の側壁には絶縁膜からなるサイドウォール膜ＳＷ１が形成されており、ゲート電極Ｇ１の主面と、ソース領域ＳＲ１及びドレイン領域ＤＲ１の主面には導電性のシリサイド膜ＳＩＬが形成されている。
【００２２】
ロジック回路領域ＬＧＣのロジックＭＩＳＦＥＴ（ＴＲ２）は、第２活性領域ＡＣＴ２内に形成されており、ゲート電極Ｇ２、ソース領域ＳＲ２及びドレイン領域ＤＲ２を有する。ゲート電極Ｇ２はゲート絶縁膜ＧＩ２を介して半導体基板ＳＢの主面に形成されており、ゲート電極Ｇ２の両側の半導体基板ＳＢの主面にソース領域ＳＲ２とドレイン領域ＤＲ２が形成されている。ゲート電極Ｇ２の側壁には絶縁膜からなるサイドウォール膜ＳＷ２が形成されており、ゲート電極Ｇ２の主面と、ソース領域ＳＲ２及びドレイン領域ＤＲ２の主面には導電性のシリサイド膜ＳＩＬが形成されている。
【００２３】
ゲート電極Ｇ１およびゲート電極Ｇ２は多結晶シリコン膜（ポリシリコン膜）で構成されている。ソース領域ＳＲ１、ドレイン領域ＤＲ１、ソース領域ＳＲ２およびドレイン領域ＤＲ２は、ｎ型半導体領域で構成されている。サイドウォール膜ＳＷ１およびＳＷ２は、例えば、酸化シリコン膜、窒化シリコン膜、または酸化シリコン膜と窒化シリコン膜との積層膜等からなる。シリサイド膜ＳＩＬは、ニッケルシリサイド膜または白金添加ニッケルシリサイド膜（白金を含有するニッケルシリサイド膜）からなる。
【００２４】
ゲート電極Ｇ１およびゲート電極Ｇ２は、メタルゲート構造としても良く、その際のゲート電極にはＷ/ＴｉＮの積層構造を、ゲート絶縁膜ＧＩ１，ＧＩ２にはＳｉＯＮまたはＨｆＡｌＯＸとＳｉＯ２の積層膜を用いることができる。メタルゲート構造は、公知のゲートファースト方式またはゲートラスト方式で形成できる。また、半導体基板ＳＢの表面に形成した溝内にゲート絶縁膜ＧＩ１，ＧＩ２とゲート電極Ｇ１、Ｇ２とを埋め込んだ埋め込みゲート構造で選択ＭＩＳＦＥＴ（ＴＲ１）とロジックＭＩＳＦＥＴ（ＴＲ２）を形成しても良い。
【００２５】
ＤＲＡＭ領域ＤＲおよびロジック回路領域ＬＧＣにおいて、半導体基板ＳＢ上には絶縁膜からなる層間絶縁間膜ＩＮＳ１が形成されており、選択ＭＩＳＦＥＴ（ＴＲ１）およびロジックＭＩＳＦＥＴ（ＴＲ２）を覆っている。層間絶縁膜ＩＮＳ１はゲート電極Ｇ１およびゲート電極Ｇ２の主面（上面）を覆っており、平面視において、第２方向に延びるビット線ＢＬが第１方向に延びるゲート電極Ｇ１上に重なってもビット線ＢＬはゲート電極Ｇ１と短絡しない。層間絶縁膜ＩＮＳ１は、酸化シリコン膜、または窒化シリコン膜と窒化シリコン膜上の酸化シリコン膜の積層構造からなる。ＤＲＡＭ領域ＤＲおよびロジック回路領域ＬＧＣにおいて、層間絶縁膜ＩＮＳ１には、層間絶縁膜ＩＮＳ１を貫通する複数のコンタクトホールＣＨ１が形成されており、コンタクトホールＣＨ１内には導電膜からなる複数のプラグ電極が形成されている。プラグ電極は、バリアメタルとして機能する薄いバリア導体膜（例えば、窒化チタン（ＴｉＮ）膜、チタン（Ｔｉ）膜、またはその積層膜）とバリア導体膜よりも膜厚が厚い主導体膜（例えば、タングステン膜）の積層構造で構成されている。プラグ電極は、層間絶縁膜ＩＮＳ１を、その膜厚方向に貫通しており、プラグ電極の上面は層間絶縁膜ＩＮＳ１の表面に露出している。複数のプラグ電極には、選択ＭＩＳＦＥＴ（ＴＲ１）のソース領域ＳＲ１に接続されたソースプラグ電極ＰＬＧＳ、選択ＭＩＳＦＥＴ（ＴＲ１）のドレイン領域ＤＲ１に接続されたドレインプラグ電極ＰＬＧＤおよびロジックＭＩＳＦＥＴ（ＴＲ２）のソース領域ＳＲ２またはドレイン領域ＤＲ２に接続されたプラグ電極ＰＬＧ１が含まれている。
【００２６】
層間絶縁膜ＩＮＳ１の上には絶縁膜からなる層間絶縁膜ＩＮＳ２が形成されている。層間絶縁膜ＩＮＳ２は、酸化シリコン膜からなる。層間絶縁膜ＩＮＳ２には、複数の配線溝ＣＨ２ａと複数のコンタクトホールＣＨ２ｂが形成されており、ＤＲＡＭ領域ＤＲの配線溝ＣＨ２ａにはビット線ＢＬが、ロジック回路領域ＬＧＣの配線溝ＣＨ２ａには配線Ｍ１が形成されている。ＤＲＡＭ領域ＤＲのコンタクトホールＣＨ２ｂには容量プラグ電極ＰＬＧＣが、ロジック回路領域ＬＧＣのコンタクトホールＣＨ２ｂにはプラグ電極ＰＬＧ２が形成されている。容量プラグ電極ＰＬＧＣは、ドレインプラグ電極ＰＬＧＤの上に積層されており、ドレインプラグ電極ＰＬＧＤを介して選択ＭＩＳＦＥＴ（ＴＲ１）のドレイン領域ＤＲ１に電気的に接続されている。ビット線ＢＬは、ソースプラグ電極ＰＬＧＳの上面を覆うように形成されており、ソースプラグ電極ＰＬＧＳを介して選択ＭＩＳＦＥＴ（ＴＲ１）のソース領域ＳＲ１に電気的に接続されている。ロジック回路領域ＬＧＣのプラグ電極ＰＬＧ２は、プラグ電極ＰＬＧ１の上に積層されており、プラグ電極ＰＬＧ１を介してロジックＭＩＳＦＥＴ（ＴＲ２）のドレイン領域ＤＲ２に電気的に接続されている。配線Ｍ１は、プラグ電極ＰＬＧ１の上面を覆うように形成されており、プラグ電極ＰＬＧ１を介してロジックＭＩＳＦＥＴ（ＴＲ２）のソース領域ＳＲ２に電気的に接続されている。
【００２７】
容量プラグ電極ＰＬＧＣ、ビット線ＢＬ、プラグ電極ＰＬＧ２および配線Ｍ１は、バリアメタルとして機能する薄いバリア導体膜（例えば、窒化チタン（ＴｉＮ）膜、チタン（Ｔｉ）膜、またはその積層膜）とバリア導体膜よりも膜厚が厚い主導体膜（例えば、タングステン膜）の積層構造で構成されている。
【００２８】
容量プラグ電極ＰＬＧＣ、プラグ電極ＰＬＧ２、ビット線ＢＬおよび配線Ｍ１の上面（表面）には絶縁膜からなるストッパ膜ＳＴＰ１が形成されている。ストッパ膜ＳＴＰ１は、窒化シリコン膜からなる。ＤＲＡＭ領域ＤＲにおいて、ストッパ膜ＳＴＰ１には、ストッパ膜ＳＴＰ１を貫通する開口である複数の容量コンタクトホールＣＣＨが形成されており、容量プラグ電極ＰＬＧＣの上面が露出している。容量コンタクトホールＣＣＨは、平面視で円形であり、その直径は、容量プラグ電極ＰＬＧＣの上面の直径以下の大きさとし、容量コンタクトホールＣＣＨがビット線ＢＬと重なるのを防止している。
【００２９】
ストッパ膜ＳＴＰ１上には、層間絶縁膜ＩＮＳ３が形成されている。層間絶縁膜ＩＮＳ３は、例えば、酸化シリコン膜等の絶縁膜からなり、その膜厚は５５０〜６５０ｎｍである。ＤＲＡＭ領域ＤＲにおいて、層間絶縁膜ＩＮＳ３には、層間絶縁膜ＩＮＳ３を貫通する複数の容量形成溝ＣＧＶが設けられている。容量形成溝ＣＧＶは、層間絶縁膜ＩＮＳ３の側壁（側面）とストッパ膜ＳＴＰ１の主面とによって規定されている。以下、容量形成溝ＣＧＶの底面および側壁（側面）と言った場合、底面は、ストッパ膜ＳＴＰ１の主面を意味し、側壁（側面）は、層間絶縁膜ＩＮＳ３の側壁（側面）を意味する。平面視において、容量形成溝ＣＧＶは、楕円形状を有し、短軸は１８０〜２００ｎｍ、長軸は２２０〜２６０ｎｍである。容量形成溝ＣＧＶのアスペクト比（最小開口幅に対する開口深さの比）は、３以上となっている。
【００３０】
容量形成溝ＣＧＶの底面および側壁に沿って、容量素子ＣＯＮの下部電極ＥＬが形成されており、下部電極ＥＬは容量プラグ電極ＰＬＧＣに電気的に接続されている。ここで、容量形成溝ＣＧＶの底面とは、ストッパ膜ＳＴＰ１の主面を意味しており、側壁とは、層間絶縁膜ＩＮＳ３の側壁（側面）を意味している。下部電極ＥＬとして、窒化チタン膜（ＴｉＮ）、チタン（Ｔｉ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、白金（Ｐｔ）、またはルテニウム（Ｒｕ）等の金属材料を用いることができ、その膜厚は３〜４０ｎｍである。下部電極ＥＬは、ＰＶＤ（Physical Vapor Deposition）法、ＣＶＤ（Chemical Vapor Deposition）法（特に、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法）またはＡＬＤ（Atomic Layer Deposition）法で形成することができる。平面視で楕円形状の容量形成溝ＣＧＶの短軸の長さは、下部電極ＥＬの膜厚の２倍よりも十分に大きいので、容量形成溝ＣＧＶは下部電極ＥＬで埋まることはない。下部電極ＥＬは、容量形成溝ＣＧＶの底面および側壁に沿って、薄く、均一な厚さで形成されている。下部電極ＥＬは、容量形成溝ＣＧＶの内部で終端しており、容量形成溝ＣＧＶの外に位置する層間絶縁膜ＩＮＳ３の上面（主面）には延びていない。下部電極ＥＬは、後述の容量絶縁膜ＣＩＮＳに近い側を上面、遠い側を下面と呼ぶ。
【００３１】
また、下部電極ＥＬと容量プラグ電極ＰＬＧＣとは、直接接触する例を示したが、両者が電気的に接続されていることが重要で、下部電極ＥＬと容量プラグ電極ＰＬＧＣとの間に、窒化チタン（ＴｉＮ）膜、チタン（Ｔｉ）膜、またはタングステン（Ｗ）膜等の導電体からなるプラグ電極（図示しない）等を介在させても良い。
【００３２】
下部電極ＥＬの上面を覆うように容量絶縁膜ＣＩＮＳが形成されている。そして、容量絶縁膜ＣＩＮＳの上面を覆うように上部電極ＥＵが形成されている。ここで、容量絶縁膜ＣＩＮＳは、下部電極ＥＬに近い側を下面、遠い側を上面と呼ぶ。容量絶縁膜ＣＩＮＳおよび上部電極ＥＵは、複数の容量素子ＣＯＮに共通に形成されている。ＤＲＡＭ領域ＤＲにおいて、容量形成溝ＣＧＶ内の下部電極ＥＬの上面上に形成された容量絶縁膜ＣＩＮＳおよび上部電極ＥＵは、容量形成溝ＣＧＶの外に延び、層間絶縁膜ＩＮＳ３の上面（主面）を覆っている。容量絶縁膜ＣＩＮＳと上部電極ＥＵとは、平面視において、完全に重なっており、等しい平面形状を有する。容量形成溝ＣＧＶの底面および側面（側壁）に沿って、下部電極ＥＬが薄く形成され、容量形成溝ＣＧＶ内に容量絶縁膜ＣＩＮＳおよび上部電極ＥＵが入り込んでいる。言い換えると、容量形成溝ＣＧＶの底面および側面を利用して、下部電極ＥＬの上面に沿って容量絶縁膜ＣＩＮＳおよび上部電極ＥＵが形成されているので、小さな平面積で、大容量の容量素子ＣＯＮを形成することが出来る。容量絶縁膜ＣＩＮＳは、酸化ジルコニウム膜（ＺｒＯ２）、酸化ハフニウム膜（ＨｆＯ２）、または、酸化タンタル膜（Ｔａ２Ｏ５）からなる。さらに、酸化ジルコニウム膜（ＺｒＯ２）、酸化ハフニウム膜（ＨｆＯ２）、酸化タンタル膜（Ｔａ２Ｏ５）から選ばれる１つの膜にチタン（Ｔｉ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）またはランタノイドを添加した膜を用いることができる。容量絶縁膜ＣＩＮＳは、ＡＬＤ法またはＣＶＤ法で形成し、その膜厚は４ｎｍ〜１３ｎｍとする。
【００３３】
上部電極ＥＵは、３層の金属膜で構成されており、容量絶縁膜ＣＩＮＳ側から順に、第１上部電極ＥＵ１、第２上部電極ＥＵ２および第３上部電極ＥＵ３の積層構造となっている。第１上部電極ＥＵ１、第２上部電極ＥＵ２および第３上部電極ＥＵ３は、各々、容量絶縁膜ＣＩＮＳに近い側を下面、遠い側を上面と呼ぶ。
【００３４】
第１上部電極ＥＵ１には、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、または、ルテニウム（Ｒｕ）等の金属材料からなる金属膜を用いることができる。これらの金属膜は、ＭＯＣＶＤ法またはＡＬＤ法によって形成され、その膜厚は、１０ｎｍ〜５０ｎｍとすることができる。容量形成溝ＣＧＶの底面および側面において、第１上部電極ＥＵ１は、容量絶縁膜ＣＩＮＳに接触しているので、ＡＬＤ法よりも、容量絶縁膜ＣＩＮＳに対するプラズマダメージの少ないＭＯＣＶＤ法で形成することで、容量素子ＣＯＮのリーク電流を低減できる。第１上部電極ＥＵ１を、ＭＯＣＶＤ法による窒化チタン（ＴｉＮ）膜とした場合の膜密度は２．５〜３．５ｇ／ｃｍ３である。
【００３５】
第２上部電極ＥＵ２には、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、または、ルテニウム（Ｒｕ）等の金属材料からなる金属膜を用いることができる。これらの金属膜は、ＡＬＤ法、ＭＯＣＶＤ法またはＰＶＤ法によって形成され、その膜厚は、１．５ｎｍ〜８ｎｍとすることができる。第２上部電極ＥＵ２は、第１上部電極ＥＵ１の表面を覆うように形成されており、容量形成溝ＣＧＶの底面および側面において、第１上部電極ＥＵ１と接触している。第２上部電極ＥＵ２は、後述する第３上部電極ＥＵ３に含まれる不純物、例えば、フッ素（Ｆ）が、第１上部電極ＥＵ１および容量絶縁膜ＣＩＮＳに拡散するのを防止または低減するためのバリア膜である。第２上部電極ＥＵ２は、バリア膜としての役割を達成する範囲で薄く形成する。例えば、第１上部電極ＥＵ１よりも薄くすることで、上部電極ＥＵ中の第３上部電極ＥＵ３の膜厚比率を高くすることができる。
【００３６】
第３上部電極ＥＵ３には、ＣＶＤ法で形成したタングステン（Ｗ）膜を用いる。第３上部電極ＥＵ３は、上部電極ＥＵの抵抗を低減する目的で形成しているので、第１上部電極ＥＵ１および第２上部電極ＥＵ２の電気抵抗率よりも小さな金属膜を用いると効果的である。因みに、室温（２０℃）における電気抵抗率は、タングステン（Ｗ）が、５２．８ｎΩ・ｍに対し、窒化チタン（ＴｉＮ）は、２１７ｎΩ・ｍである。また、第３上部電極ＥＵ３は、容量形成溝ＣＧＶの底面および側面において、第２上部電極ＥＵ２の表面に接触しており、容量形成溝ＣＧＶの底部における上部電極ＥＵの電位が、上部電極ＥＵへの給電電位に対して変動するのを防止している。また、十分に厚い第３上部電極ＥＵ３を形成することで、容量形成溝ＣＧＶは完全に埋まっており、第３上部電極ＥＵ３は平坦な表面を有している。つまり、層間絶縁膜ＩＮＳ３の容量形成溝ＣＧＶの領域と、それ以外の領域とで平坦な表面を有している。層間絶縁膜ＩＮＳ３上における第３上部電極ＥＵ３の膜厚は、２０〜１００ｎｍとなっている。ただし、タングステン膜は、ＷＦ６ガスを用いたＣＶＤ法で形成するため、第３上部電極ＥＵ３（つまり、タングステン膜）には不純物としてフッ素（Ｆ）が含まれている。
【００３７】
なお、第３上部電極ＥＵ３は、必ずしもタングステン（Ｗ）膜に限定されるものではなく、第１上部電極ＥＵ１および第２上部電極ＥＵ２よりも電気抵抗率が低く、不純物を含む膜であれば良い。
【００３８】
上部電極ＥＵを覆うように、上部電極ＥＵ上には層間絶縁膜ＩＮＳ４が形成されている。ロジック回路領域ＬＧＣでは、層間絶縁膜ＩＮＳ３上の容量絶縁膜ＣＩＮＳおよび上部電極ＥＵは除去されているので、層間絶縁膜ＩＮＳ４は層間絶縁膜ＩＮＳ３上に形成されている。ＤＲＡＭ領域ＤＲにおいて、層間絶縁膜ＩＮＳ４には、層間絶縁膜ＩＮＳ４を貫通するようなコンタクトホールＣＨ３が形成されている。ロジック回路領域ＬＧＣにおいては、ストッパ膜ＳＴＰ１、層間絶縁膜ＩＮＳ３および層間絶縁膜ＩＮＳ４の積層構造に対して、コンタクトホールＣＨ３が形成されている。ＤＲＡＭ領域ＤＲおよびロジック回路領域ＬＧＣにおいて、コンタクトホールＣＨ３内には、導体膜からなるプラグ電極ＰＬＧ３が形成されている。層間絶縁膜ＩＮＳ４は、酸化シリコン膜等の絶縁膜からなり、プラグ電極ＰＬＧ３は、バリアメタルとして機能する薄いバリア導体膜（例えば、窒化チタン（ＴｉＮ）膜、チタン（Ｔｉ）膜、またはその積層膜）とバリア導体膜よりも膜厚が厚い主導体膜（例えば、タングステン膜）の積層構造で構成されている。ＤＲＡＭ領域ＤＲにおいて、プラグ電極ＰＬＧ３は、容量素子ＣＯＮの第３上部電極ＥＵ３に接触しており、電気的に接続されている。また、ロジック回路領域ＬＧＣにおいて、プラグ電極ＰＬＧ３は、プラグ電極ＰＬＧ２と配線Ｍ１に接触しており、電気的に接続されている。
【００３９】
プラグ電極ＰＬＧ３を覆うように、層間絶縁膜ＩＮＳ４上に層間絶縁膜ＩＮＳ５が形成されている。層間絶縁膜ＩＮＳ５は、酸化シリコン膜またはＳｉＣＯＨ膜などのＬｏｗ−ｋ膜等の絶縁膜からなるが、層間絶縁膜ＩＮＳ５には、層間絶縁膜ＩＮＳ５を貫通するように、複数の配線溝ＣＨ４ａが形成されており、配線溝ＣＨ４ａ内には、配線Ｍ２が形成されている。配線Ｍ２は、銅配線であり、バリアメタルとして機能する薄いバリア導体膜（例えば、タンタル（Ｔａ）膜、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、またはそれらの積層膜）とバリア導体膜よりも膜厚が厚い主導体膜（例えば、銅（Ｃｕ）膜）の積層構造で構成されている。配線Ｍ２は、プラグ電極ＰＬＧ３の上面（主面）に接触しており、電気的に接続されている。
【００４０】
ここで、第２上部電極ＥＵ２および第３上部電極ＥＵ３について、さらに説明するとともに、本実施の形態の効果について説明する。
【００４１】
ＤＲＡＭ領域ＤＲにおいて、配線Ｍ２とプラグ電極ＰＬＧ３を介して、容量素子ＣＯＮの上部電極ＥＵに所定の給電電位ＶｃｃまたはＧｎｄ等が供給される。つまり、図２のＤＲＡＭ領域ＤＲの配線Ｍ２とプラグ電極ＰＬＧ３は、容量素子ＣＯＮの上部電極ＥＵに対する給電手段を示している。この給電手段は、例えば、ＤＲＡＭセルアレイの周辺部分にまとめて配置されているため、ＤＲＡＭセルアレイの中央部に配置されたＤＲＡＭセルは給電手段から離れた位置に存在することとなる。上部電極ＥＵの電気抵抗が高いと、ＤＲＡＭセルアレイの中央部に配置されたＤＲＡＭセルの上部電極ＥＵの電位が、給電電位から変動して（ずれて）しまい、容量素子ＣＯＮに蓄積される電荷量が低減するという問題が有る。このような問題を排除する為に、第１上部電極ＥＵ１および第２上部電極ＥＵ２の電気抵抗率よりも小さな電気抵抗率を有する金属膜からなる第３上部電極ＥＵ３を設けて、上部電極ＥＵの電気抵抗を低減している。つまり、ＤＲＡＭセルアレイの中央部に位置するＤＲＡＭセルの容量素子ＣＯＮでも、上部電極ＥＵの電位を、給電電位とほぼ等しくできるので、中央部のＤＲＡＭセルでも容量素子ＣＯＮに十分な電荷を蓄積できるという効果が有る。
【００４２】
さらに、個々の容量素子ＣＯＮに着目した場合、容量形成溝ＣＧＶの内部に第３上部電極ＥＵ３を深く形成することで、容量形成溝ＣＧＶの底面に沿う上部電極ＥＵの電位の変動を低減できるという効果が有る。したがって、容量形成溝ＣＧＶの底部において、第３上部電極ＥＵ３が第２上部電極ＥＵ２に接触していることが、上部電極ＥＵの電位変動を低減する上で、効果的である。
【００４３】
前述の通り、第２上部電極ＥＵ２は、第３上部電極ＥＵ３に含まれる不純物、例えば、フッ素（Ｆ）が第１上部電極ＥＵ１または容量絶縁膜ＣＩＮＳに拡散するのを防止するためのバリア膜である。したがって、バリア膜である第２上部電極ＥＵ２を、第３上部電極ＥＵ３と第１上部電極ＥＵ１または容量絶縁膜ＣＩＮＳとの間に介在させることで、容量絶縁膜ＣＩＮＳのリークを防止または低減できるという効果がある。
【００４４】
さらに、第２上部電極ＥＵ２の膜密度を、第１上部電極ＥＵ１の膜密度よりも高く（大きく）すると、より効果的である。第２上部電極ＥＵ２に膜密度の高い金属膜を用いることで、不純物の拡散を防止または低減する効果が向上するので、第２上部電極ＥＵ２を薄く形成することができる。第２上部電極ＥＵ２を薄くできることで、容量形成溝ＣＧＶの内部に位置する第１上部電極ＥＵ１および第２上部電極ＥＵ２の内側に、第３上部電極ＥＵ３を深く形成できるので、容量形成溝ＣＧＶの底部においても、上部電極ＥＵの電位変動を低減することができる。
【００４５】
また、第２上部電極ＥＵ２には、フッ素（Ｆ）の拡散経路となる穴（開口）等が無いことが重要である。第２上部電極ＥＵ２は、金属膜で構成されているため、第１上部電極ＥＵ１と第３上部電極ＥＵ３との電気的接続のために開口（接続孔、穴）を設ける必要がない。ＤＲＡＭセルアレイの領域において、第２上部電極ＥＵ２は第１上部電極ＥＵ１を完全に覆い、開口を有さない膜であり、容量形成溝ＣＧＶ内においても第１上部電極ＥＵ１の表面（上面）を完全に覆っている。
【００４６】
因みに、容量絶縁膜ＣＩＮＳ、第１上部電極ＥＵ１、第２上部電極ＥＵ２および第３上部電極ＥＵ３は、設計上、等しい平面形状を有する。これは、１枚のマスクを用いて、第３上部電極ＥＵ３、第２上部電極ＥＵ２、第１上部電極ＥＵ１および容量絶縁膜ＣＩＮＳが、順次、加工（パターニング）されることを意味している。つまり、例えばエッチング等の加工に伴う仕上がり寸法のずれは、「設計上、等しい平面形状」に含まれる。また、第２上部電極ＥＵ２は、第１上部電極ＥＵ１と等しい平面形状を有することは必須ではなく、平面視において、第２上部電極ＥＵ２が第１上部電極ＥＵ１の表面（上面）を完全に覆っていることが重要である。したがって、第２上部電極ＥＵ２の平面サイズが第１上部電極ＥＵ１の平面サイズよりも大きくても構わない。第２上部電極ＥＵ２が、第１上部電極ＥＵ１の表面を完全に覆っているので、第３上部電極ＥＵ３から第１上部電極ＥＵ１または容量絶縁膜ＣＩＮＳへの不純物拡散を防止でき、容量絶縁膜ＣＩＮＳのリークを低減することができる。
【００４７】
次に、本実施の形態の半導体集積回路装置の製造方法について説明する。
【００４８】
図３から図１０は、本実施の形態の半導体集積回路装置の製造工程中の要部断面図である。図３は、選択ＭＩＳＦＥＴ（ＴＲ１）およびロジックＭＩＳＦＥＴ（ＴＲ２）が形成された半導体基板ＳＢを準備する工程と、層間絶縁膜ＩＮＳ１を形成する工程とを説明する図面である。半導体基板ＳＢのＤＲＡＭ領域ＤＲに、選択ＭＩＳＦＥＴ（ＴＲ１）を形成し、ロジック回路領域ＬＧＣに、ロジックＭＩＳＦＥＴ（ＴＲ２）を形成する。選択ＭＩＳＦＥＴ（ＴＲ１）およびロジックＭＩＳＦＥＴ（ＴＲ２）を覆うように、半導体基板ＳＢの主面上に層間絶縁膜ＩＮＳ１を形成する。具体的には、半導体基板ＳＢの主面上に層間絶縁膜ＩＮＳ１となる酸化シリコン膜をプラズマＣＶＤ（Plasma-Enhanced Chemical Vapor Deposition）法等により形成する。酸化シリコン膜の膜厚は、隣接するゲート電極Ｇ１間のスペースが完全に埋まる程度の膜厚（例えば、３５０ｎｍ程度）よりも厚くする。次に、層間絶縁膜ＩＮＳ１に対し、ＣＭＰ（Chemical Mechanical Polishing）処理を施して層間絶縁膜ＩＮＳ１の表面を平坦化することにより、平らな主面（上面）を有する層間絶縁膜ＩＮＳ１を形成する。
【００４９】
図４は、層間絶縁膜ＩＮＳ１にコンタクトホールＣＨ１を形成する工程と、コンタクトホールＣＨ１内にプラグ電極を形成する工程と、層間絶縁膜ＩＮＳ２を形成する工程と、を説明する図面である。層間絶縁膜ＩＮＳ１上に絶縁膜からなるレジスト膜ＰＲ１（図示せず）を形成する。レジスト膜ＰＲ１は、コンタクトホールＣＨ１に対応する開口を有しており、レジスト膜ＰＲ１をマスクとして、層間絶縁膜ＩＮＳ１にドライエッチングを施し、層間絶縁膜ＩＮＳ１にコンタクトホールＣＨ１を形成する。
【００５０】
次に、層間絶縁膜ＩＮＳ１上にバリア導体膜と主導体膜を順次形成（堆積）する。バリア導体膜と主導体膜は、コンタクトホールＣＨ１を完全に埋めるような膜厚で形成する。その後、主導体膜およびバリア導体膜に対してＣＭＰ処理を施し、層間絶縁膜ＩＮＳ１上の主導体膜およびバリア導体膜を除去する。ＣＭＰ処理により、コンタクトホールＣＨ１内のみに、主導体膜およびバリア導体膜を残し、バリア導体膜と主導体膜の積層膜からなる、ソースプラグ電極ＰＬＧＳ、ドレインプラグ電極ＰＬＧＤおよびプラグ電極ＰＬＧ１を形成する。
【００５１】
次に、層間絶縁膜ＩＮＳ１上に、ソースプラグ電極ＰＬＧＳ、ドレインプラグ電極ＰＬＧＤおよびプラグ電極ＰＬＧ１を覆うようにＰＣＶＤ法により層間絶縁膜ＩＮＳ２を形成する。
【００５２】
図５は、容量プラグ電極ＰＬＧＣ、ビット線ＢＬ、プラグ電極ＰＬＧ２および配線Ｍ１を形成する工程と、ストッパ膜ＳＴＰ１を形成する工程とを説明する図面である。層間絶縁膜ＩＮＳ２上に、容量プラグ電極ＰＬＧＣ、ビット線ＢＬ、プラグ電極ＰＬＧ２および配線Ｍ１に対応する開口を有するレジスト膜ＰＲ２（図示せず）を形成する。次に、レジスト膜ＰＲ２をマスクとして、層間絶縁膜ＩＮＳ２にドライエッチングを施すことにより、ＤＲＡＭ領域ＤＲおよびロジック回路領域ＬＧＣに、コンタクトホールＣＨ２ｂおよび配線溝ＣＨ２ａを形成する。
【００５３】
次に、層間絶縁膜ＩＮＳ２上にバリア導体膜と主導体膜を順次形成（堆積）する。バリア導体膜と主導体膜は、配線溝ＣＨ２ａおよびコンタクトホールＣＨ２ｂを完全に埋めるような膜厚で形成する。その後、主導体膜およびバリア導体膜に対してＣＭＰ処理を施し、層間絶縁膜ＩＮＳ２上の主導体膜およびバリア導体膜を除去する。ＣＭＰ処理により、配線溝ＣＨ２ａ内およびコンタクトホールＣＨ２ｂ内に、主導体膜およびバリア導体膜を残し、バリア導体膜と主導体膜の積層膜からなる、容量プラグ電極ＰＬＧＣ、プラグ電極ＰＬＧ２、ビット線ＢＬおよび配線Ｍ１を形成する。
【００５４】
次に、層間絶縁膜ＩＮＳ２上に、容量プラグ電極ＰＬＧＣ、プラグ電極ＰＬＧ２、ビット線ＢＬおよび配線Ｍ１を覆うようにストッパ膜ＳＴＰ１をＰＣＶＤ法により形成（堆積）する。
【００５５】
図６は、ストッパ膜ＳＴＰ１に容量コンタクトホールＣＣＨを形成する工程を説明する図面である。ストッパ膜ＳＴＰ１上に、容量コンタクトホールＣＣＨに対応する開口を有する絶縁膜からなるレジスト膜ＰＲ３（図示せず）を形成し、レジスト膜ＰＲ３をマスクとして、ストッパ膜ＳＴＰ１にドライエッチングを施し、容量コンタクトホールＣＣＨを形成する。容量コンタクトホールＣＣＨは、容量プラグ電極ＰＬＧＣ上に形成し、容量プラグ電極ＰＬＧＣの頭（上面）を露出させる。
【００５６】
図７は、容量形成溝ＣＧＶを有する層間絶縁膜ＩＮＳ３を形成する工程を説明する図面である。ストッパ膜ＳＴＰ１上に絶縁膜からなる層間絶縁膜ＩＮＳ３をプラズマＣＶＤ法により形成（堆積）する。次に、層間絶縁膜ＩＮＳ３上に、容量形成溝ＧＣＶのパターンに対応する開口を有する絶縁膜からなるレジスト膜ＰＲ４（図示せず）を形成し、レジスト膜ＰＲ４をマスクに、層間絶縁膜ＩＮＳ３にドライエッチングを施し、容量形成溝ＣＧＶを形成する。容量形成溝ＣＧＶは、ＤＲＡＭ領域ＤＲにおいて、各容量プラグ電極ＰＬＧＣ上に１個ずつ形成され、容量形成溝ＣＧＶの底部には、ストッパ膜ＳＴＰ１、容量コンタクトホールＣＣＨおよび容量プラグ電極ＰＬＧＣが露出している。
【００５７】
図８は、下部電極ＥＬを形成する工程を説明する図面である。容量形成溝ＣＧＶの側壁並びに底面に沿って導体膜からなる下部電極ＥＬを形成する。下部電極ＥＬは、容量形成溝ＣＧＶが埋まらないように、容量形成溝ＣＧＶの側壁並びに底面に沿って薄く、均一厚さに形成しており、ＭＯＣＶＤ法を用いて形成した窒化チタン（ＴｉＮ）膜で構成している。例えば、容量形成溝ＣＧＶ内に、ＴＤＭＡＴ（テトラキスジメチルアミノチタン）を堆積し、そのＴＤＭＡＴ層に対して、水素と窒素の混合ガスでプラズマ処理を５〜４０秒施すという１サイクルを複数回繰り返すことにより所望の膜厚の窒化チタン（ＴｉＮ）膜を形成することができる。下部電極ＥＬは、容量コンタクトホールＣＣＨ内にも形成され、容量プラグ電極ＰＬＧＣの上面に接触している。また、下部電極ＥＬは、隣接する容量形成溝ＣＧＶ内に形成された下部電極ＥＬとは分離されており、下部電極ＥＬの端部ＥＤＧは、層間絶縁膜ＩＮＳ３の上面（主面）まで延在することはなく、層間絶縁膜ＩＮＳ３の上面（主面）よりも低い位置で終端している。
【００５８】
下部電極ＥＬを形成した後、窒化チタン膜を結晶化するために熱処理を行う。熱処理は、例えば、窒素（Ｎ２）雰囲気で３４０〜４５０℃の温度範囲で実施する。なお、窒素（Ｎ２）雰囲気に代えて、アルゴン（Ａｒ）またはヘリウム（Ｈｅ）等の雰囲気でも良い。
【００５９】
図９は、容量絶縁膜ＣＩＮＳ、上部電極ＥＵを形成する工程を説明する図面である。下部電極ＥＬの上面に沿って、酸化ジルコニウム膜（ＺｒＯ２）からなる容量絶縁膜ＣＩＮＳをＡＬＤ法によって形成（堆積）する。例えば、ジルコニウム（Ｚｒ）を含んだ原料ガスとしてＴＥＭＡＺ（テトラエチルメチルアミノジルコニウム）を用い、下部電極ＥＬ上にジルコニウム（Ｚｒ）を１原子層堆積する第１ステップと、ジルコニウム（Ｚｒ）表面にオゾン（Ｏ３）等の酸化剤を供給して酸化ジルコニウム膜（ＺｒＯ２）を形成する第２ステップと、を１サイクルとする。そして、この１サイクルを複数回繰り返すことにより所望の膜厚の酸化ジルコニウム膜（ＺｒＯ２）からなる容量絶縁膜ＣＩＮＳを形成するものである。
【００６０】
容量絶縁膜ＣＩＮＳ形成後に、熱処理を行う。例えば、窒素（Ｎ２）、アルゴン（Ａｒ）またはヘリウム（Ｈｅ）等の雰囲気で容量絶縁膜ＣＩＮＳの形成温度よりも高温で熱処理を行う。この熱処理により、容量絶縁膜ＣＩＮＳの膜質を向上でき、誘電率を向上できる。
【００６１】
次に、容量絶縁膜ＣＩＮＳの表面上に第１上部電極ＥＵ１を形成する。第１上部電極ＥＵ１は、ＭＯＣＶＤ法を用いて形成した窒化チタン（ＴｉＮ）膜で構成している。例えば、図９の容量絶縁膜ＣＩＮＳの上面上に、ＴＤＭＡＴ（テトラキスジメチルアミノチタン）を堆積する第１ステップと、そのＴＤＭＡＴ層に対して、水素と窒素の混合ガスでプラズマ処理を５〜４０秒施す第２ステップと、を１サイクルとする。そして、この１サイクルを１〜４回繰り返すことにより所望の膜厚の窒化チタン（ＴｉＮ）膜を形成することができる。第１上部電極ＥＵ１をＭＯＣＤＶ法で形成することにより、ＡＬＤ法またはＰＶＤ法に比べ、容量絶縁膜ＣＩＮＳに対するプラズマダメージを低減することができ、容量絶縁膜ＣＩＮＳのリークを低減することができる。
【００６２】
次に、第１上部電極ＥＵ１の表面上に第２上部電極ＥＵ２を形成する。第２上部電極ＥＵ２は、ＡＬＤ法を用いて形成した窒化チタン（ＴｉＮ）膜で構成している。例えば、図９の第１上部電極ＥＵ１まで形成した半導体基板ＳＢを、原料ガスであるＴＤＭＡＴ（テトラキスジメチルアミノチタン）に暴露し、ＴＤＭＡＴ単層を形成し、このＴＤＭＡＴ単層に対して、窒素ガスでプラズマ処理を２〜１０秒施すという１サイクルを７〜３３回繰り返すことにより所望の膜厚の窒化チタン（ＴｉＮ）膜を形成することができる。
【００６３】
第２上部電極ＥＵ２の膜密度を、第１上部電極ＥＵ１の膜密度よりも大とすることで、第３上部電極ＥＵ３からの不純物拡散に対するバリア膜を、薄い膜で構成できる。例えば、ＡＬＤ法による窒化チタン（ＴｉＮ）膜の場合、窒化ガスによるプラズマ処理時間を長くすることでより緻密な膜を形成することができ、前述の１サイクルの回数により膜厚を制御することができる。
【００６４】
次に、第２上部電極ＥＵ２の表面上に第３上部電極ＥＵ３を形成する。第３上部電極ＥＵ３は、ＷＦ６ガスを用いたＣＶＤ法により形成したタングステン（Ｗ）膜で構成している。第３上部電極ＥＵ３は、容量成形溝ＣＧＶの底面および側壁に沿って形成された第２上部電極ＥＵ２の上面上に形成され、容量形成溝ＣＧＶが完全に埋まるように十分に厚く形成する。その後に、タングステン（Ｗ）膜の表面にＣＭＰ研磨を施すことにより、図９に示すように、ＤＲＡＭセルアレイの領域において、ほぼ平坦な表面（上面）を有する第３上部電極ＥＵ３が完成する。次に、レジスト膜ＰＲ５（図示せず）を用いて、第３上部電極ＥＵ３、第２上部電極ＥＵ２、第１上部電極ＥＵ１および容量絶縁膜ＣＩＮＳを、順次、加工（パターニング）することで、設計上、等しい平面形状を有する第３上部電極ＥＵ３、第２上部電極ＥＵ２、第１上部電極ＥＵ１および容量絶縁膜ＣＩＮＳが、ＤＲＡＭ領域ＤＲに形成される。つまり、この加工（パターニング）により、ロジック回路領域ＬＧＣの第３上部電極ＥＵ３、第２上部電極ＥＵ２、第１上部電極ＥＵ１および容量絶縁膜ＣＩＮＳは除去される。
【００６５】
容量絶縁膜ＣＩＮＳおよび上部電極ＥＵは、複数の下部電極ＥＬに対して共通に設けられている。つまり、ＤＲＡＭ領域ＤＲでは、隣接する容量形成溝ＣＧＶ内部から隣接する容量形成溝ＣＧＶ間の層間絶縁膜ＩＮＳ３上にも連続的に延在している。
【００６６】
図１０は、層間絶縁膜ＩＮＳ４およびプラグ電極ＰＬＧ３を形成する工程を説明する図面である。ＤＲＡＭ領域ＤＲの上部電極ＥＵおよびロジック回路領域ＬＧＣの層間絶縁膜ＩＮＳ３を覆うように絶縁膜からなる層間絶縁膜ＩＮＳ４をＣＶＤ法により形成する。層間絶縁膜ＩＮＳ４は、例えば、プラズマＣＶＤ法により形成された酸化シリコン膜で構成されている。この層間絶縁膜ＩＮＳ４の形成工程において、半導体基板ＳＢには、４００℃以上の熱負荷がかかる。また、層間絶縁膜ＩＮＳ４をプラズマＣＶＤ法にて堆積した後、ＤＲＡＭ領域ＤＲおよびロジック回路領域ＬＧＣの層間絶縁膜ＩＮＳ４に対してＣＭＰ処理を施すことにより層間絶縁膜ＩＮＳ４の表面を平坦にする。
【００６７】
次に、ＤＲＡＭ領域ＤＲにおいて、層間絶縁膜ＩＮＳ４を貫通してプラグ電極ＰＬＧ３を設け、プラグ電極ＰＬＧ３を上部電極ＥＵに接触させ、電気的に接続させている。ロジック回路領域ＬＧＣにおいて、層間絶縁膜ＩＮＳ４、層間絶縁膜ＩＮＳ３およびストッパ膜ＳＴＰ１を貫通してプラグ電極ＰＬＧ３を設け、プラグ電極ＰＬＧ３をプラグ電極ＰＬＧ２および配線Ｍ１に接触させ、電気的に接続させている。プラグ電極ＰＬＧ３が形成されたコンタクトホールＣＨ３は、ＤＲＡＭ領域ＤＲおよびロジック回路領域ＬＧＣにおいて深さが異なるが、例えば、ドライエッチング法を用いて同時に形成する。コンタクトホールＣＨ３の形成にあたり、ＤＲＡＭ領域ＤＲでは、上部電極ＥＵが、ロジック回路領域ＬＧＣでは、ストッパ膜ＳＴＰ１が、層間絶縁膜ＩＮＳ４および層間絶縁膜ＩＮＳ３に対してエッチングストッパとして機能する。
【００６８】
次に、プラグ電極ＰＬＧ３を覆うように、例えば、プラズマＣＶＤ法により、例えば、酸化シリコン膜等の絶縁膜からなる層間絶縁膜ＩＮＳ５を形成する。この層間絶縁膜ＩＮＳ５形成工程においても、半導体基板ＳＢに対して４００℃以上の熱負荷がかかる。その後、層間絶縁膜ＩＮＳ５に配線溝ＣＨ４ａを形成し、配線溝ＣＨ４ａ内に銅配線からなる配線Ｍ２を形成することにより、図２に示した構造が完成する。ＤＲＡＭ領域ＤＲにおいて、配線Ｍ２は、プラグ電極ＰＬＧ３を介して容量素子ＣＯＮの上部電極ＥＵに電気的に接続されており、上部電極ＥＵに対して所定の電位を供給する。ロジック回路領域ＬＧＣにおいて、配線Ｍ２は、ロジックＭＩＳＦＥＴ（ＴＲ２）のソース領域ＳＲ２またはドレイン領域ＤＲ２に電気的に接続されており、ロジックＭＩＳＦＥＴ（ＴＲ２）のソース領域ＳＲ２またはドレイン領域ＤＲ２に所定の電位または信号を供給する。
【００６９】
本実施の形態では、第２層目の配線形成工程までを説明したが、実際には、この後に、複数層の配線形成工程が存在しており、その都度、層間絶縁膜形成の際の熱負荷が半導体基板ＳＢにかかることとなる。
【００７０】
容量素子ＣＯＮ形成後の層間絶縁膜形成工程における熱負荷により、第３上部電極ＥＵ３を構成するタングステン（Ｗ）膜中に含まれる不純物、例えば、フッ素（Ｆ）が容量絶縁膜ＣＩＮＳに拡散すると、容量絶縁膜ＣＩＮＳのリークが発生する。本実施の形態では、不純物を含む第３上部電極ＥＵ３と、第１上部電極ＥＵ１または容量絶縁膜ＣＩＮＳとの間に、不純物拡散のバリア膜となる第２上部電極ＥＵ２を介在させたことで、容量素子ＣＯＮに対して、配線形成工程の熱負荷がかかっても、容量絶縁膜ＣＩＮＳのリークを防止することができる。
【００７１】
図１１は、バリア膜の膜密度と膜厚の関係を示す図である。図１１は、バリア膜を窒化チタン（ＴｉＮ）膜で構成した場合において、バリア膜を通過するフッ素（Ｆ）の濃度を１桁減少させるために必要な窒化チタン（ＴｉＮ）膜の膜密度（Ｘ）と膜厚（Ｙ）の関係を示している。両者の関係式は、
Ｙ＝１６．１ｅ−０．３６Ｘ        （１）
で表される。したがって、所定の膜密度（Ｘ０）に対する膜厚（Ｙ０）が、
（Ｙ０）≧１６．１ｅ−０．３６（Ｘ０）        （２）
を満たす窒化チタン（ＴｉＮ）膜をバリア膜として使用することが効果的である。フッ素（Ｆ）濃度を１桁減少できれば、ＭＩＭ構造の容量素子ＣＯＮのリーク劣化を十分に防止することができる。
【００７２】
図１２は、ＭＩＭ構造の容量素子ＣＯＮのリーク電流と累積確率分布の関係を示した図である。上部電極ＥＵを第１上部電極ＥＵ１（膜厚３０ｎｍの窒化チタン膜）および第３上部電極ＥＵ３の２層構造とした場合と、上部電極ＥＵを第１上部電極ＥＵ１（膜厚３０ｎｍの窒化チタン膜）、第２上部電極ＥＵ２（バリア膜）、および、第３上部電極ＥＵ３の３層構造とした場合とで容量素子ＣＯＮのリーク電流を比較した。この結果から明らかなように、バリア膜を設けない場合、熱負荷によりリーク電流が増大するが、バリア膜を設けたことで熱負荷によるリーク電流を１桁程度低減することができる。なお、バリア膜として、膜密度が４．３５ｇ／ｃｍ３、膜厚が約３ｎｍの窒化チタン（ＴｉＮ）膜を用い、熱負荷としては、配線形成工程を想定して、４２０℃、５０分の熱処理を加えた。
【００７３】
図１３は、第１上部電極ＥＵ１の深さ方向におけるフッ素（Ｆ）濃度分布を示した図である。例えば、窒化チタン（ＴｉＮ）膜（第１上部電極ＥＵ１）上に、例えば、フッ素（Ｆ）を含むタングステン（Ｗ）膜（第３上部電極ＥＵ３）を設けたサンプル（Ａ）を準備した。さらに、窒化チタン（ＴｉＮ）膜（第１上部電極ＥＵ１）上に、窒化チタン（ＴｉＮ）膜からなるバリア膜（第２上部電極ＥＵ２）を介して、例えば、フッ素（Ｆ）を含むタングステン（Ｗ）膜（第３上部電極ＥＵ３）を設けたサンプル（Ｂ）を準備した。次に、サンプル（Ａ）および（Ｂ）に対し、例えば、４２０℃、５０分の熱処理を施し、熱処理後のサンプル（Ａ）および（Ｂ）において、タングステン（Ｗ）膜の表面からのフッ素（Ｆ）濃度分布を測定した結果が図１３である。バリア膜を設けたことで、第１上部電極ＥＵ１中に拡散するフッ素（Ｆ）濃度を、１桁程度低減できていることが分かる。なお、バリア膜として、膜密度が４．３５ｇ／ｃｍ３、膜厚が約３ｎｍの窒化チタン（ＴｉＮ）膜を用いた。
【００７４】
図１４は、第２上部電極ＥＵ２（バリア膜）中に拡散するフッ素（Ｆ）の深さと濃度の関係を示した図である。このデータは、Ｂａｃｋｓｉｄｅ  ＳＩＭＳ（Secondary Ion Mass Spectrometer：２次イオン質量分析法）により測定した。図１４には、異なる膜密度を有する４種類のバリア膜について、フッ素（Ｆ）の深さと濃度の関係が示されている。この図から明らかなように、膜密度が大きい膜の方が、短い距離でフッ素（Ｆ）の侵入を止めることができる。バリア膜として、膜厚が約３ｎｍの窒化チタン（ＴｉＮ）膜を用いた。
【００７５】
ここでは、バリア膜を通過するフッ素（Ｆ）の濃度を１桁減少させる膜をバリア膜として説明したが、バリア膜は、フッ素（Ｆ）濃度を１桁減少させることを必須とするものではない。
【００７６】
また、図１０を用いて説明したが、層間絶縁膜ＩＮＳ４の表面にはＣＭＰ処理が施されている。ＤＲＡＭ領域ＤＲとロジック回路領域ＬＧＣに着目すると、層間絶縁膜ＩＮＳ３の表面はどちらの領域でもほぼ等しい高さとなっている。次に、容量素子ＣＯＮ形成工程が完了すると、ＤＲＡＭ領域ＤＲにのみ、容量素子ＣＯＮの容量絶縁膜ＣＩＮＳおよび上部電極ＥＵが存在することとなる。その為に、ＣＭＰ処理が施された後の層間絶縁膜ＩＮＳ４の表面の高さが、図示はしていないが、ＤＲＡＭ領域ＤＲの方がロジック回路領域ＬＧＣよりも高くなってしまう。つまり、ＤＲＡＭ領域ＤＲとロジック回路領域ＬＧＣとの間にグローバル段差が発生してしまうため、プラグ電極ＰＬＧ３を形成するためのコンタクトホールＣＨ３の形成工程、配線Ｍ２の形成工程等において、加工精度が低下してしまうという問題がある。この問題は、配線Ｍ２の上層に形成される複数の配線の加工時にも発生する。
【００７７】
本実施の形態によれば、第２上部電極ＥＵ２にバリア膜としての機能を持たせることで、上部電極ＥＵの膜厚を低減することができるため、グローバル段差を低減でき、前述の加工精度を向上させることができるという効果が有る。
【００７８】
（実施の形態２）
本実施の形態２は、上記実施の形態１の変形例に相当する。
【００７９】
本実施の形態２では、実施の形態１の図９の第２上部電極ＥＵ２をリモートプラズマ窒化法で形成する。つまり、実施の形態１と同様に、図９の第１上部電極ＥＵ１である窒化チタン（ＴｉＮ）膜を、例えば、ＭＯＣＶＤ法で形成する。その後、既知のリモートプラズマ窒化法を用いて、第１上部電極ＥＵ１である窒化チタン膜の表面を窒化することにより第２上部電極ＥＵ２を形成する。第２上部電極ＥＵ２を構成する窒化チタン膜の窒素濃度は、第１上部電極ＥＵ１を構成する窒化チタン膜の窒素濃度よりも大となっている。また、第２上部電極ＥＵ２を構成する窒化チタン膜の膜密度は、第１上部電極ＥＵ１を構成する窒化チタン膜の膜密度よりも大となっている。
【００８０】
上記の第２上部電極ＥＵ２の形成方法以外は、実施の形態１と同様である。
【００８１】
したがって、第３上部電極ＥＵ３と第１上部電極ＥＵ１または容量絶縁膜ＣＩＮＳとの間に、第１上部電極ＥＵ１の膜密度よりも高い膜密度を有する第２上部電極ＥＵ２が介在していることにより、第３上部電極ＥＵ３からの不純物の拡散に起因する容量絶縁膜ＣＩＮＳのリークを防止することができると言う効果が有る。
【００８２】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【００８３】
ＡＣＴ１  第１活性領域
ＡＣＴ２  第２活性領域
ＢＬ  ビット線
ＣＣＨ  容量コンタクトホール
ＣＧＶ  容量形成溝
ＣＨ１  コンタクトホール
ＣＨ２ａ  配線溝
ＣＨ２ｂ  コンタクトホール
ＣＨ３  コンタクトホール
ＣＨ４ａ  配線溝
ＣＩＮＳ  容量絶縁膜
ＣＯＮ  容量素子
ＤＲ  ＤＲＡＭ領域
ＤＲ１  ドレイン領域
ＤＲ２  ドレイン領域
ＥＤＧ  端部
ＥＬ  下部電極
ＥＵ  上部電極
ＥＵ１  第１上部電極
ＥＵ２  第２上部電極
ＥＵ３  第３上部電極
Ｇ１  ゲート電極
Ｇ２  ゲート電極
ＧＩ１  ゲート絶縁膜
ＧＩ２  ゲート絶縁膜
ＩＮＳ１  層間絶縁膜
ＩＮＳ２  層間絶縁膜
ＩＮＳ３  層間絶縁膜
ＩＮＳ３ａ  層間絶縁膜
ＩＮＳ３ｂ  層間絶縁膜
ＩＮＳ４  層間絶縁膜
ＩＮＳ４ａ  層間絶縁膜
ＩＮＳ５  層間絶縁膜
ＬＧＣ  ロジック回路領域
Ｍ１  配線
Ｍ２  配線
ＰＬＧＤ  ドレインプラグ電極
ＰＬＧＣ  容量プラグ電極
ＰＬＧＳ  ソースプラグ電極
ＰＬＧ１  プラグ電極
ＰＬＧ２  プラグ電極
ＰＬＧ３  プラグ電極
ＳＢ  半導体基板
ＳＩＬ  シリサイド膜
ＳＲ１  ソース領域
ＳＲ２  ソース領域
ＳＴＩ  素子分離膜
ＳＴＰ１  ストッパ膜
ＳＷ１  サイドウォール膜
ＳＷ２  サイドウォール膜
ＴＲ１  選択ＭＩＳＦＥＴ
ＴＲ２  ロジックＭＩＳＦＥＴ
ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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