(57)【要約】【課題】反応生成物の発生を抑制することで、半導体装置の製造歩留りを向上させる。【解決手段】被加工層上にシリコンを含有するシリコンハードマスクを形成する工程と、前記シリコンハードマスク上の少なくとも一部にマスク層を形成する工程と、を含み、前記シリコンハードマスクの形成後、前記マスク層の形成前に前記シリコンハードマスク表面の自然酸化膜を除去する。【選択図】図２
2015115396.tif 000002
【特許請求の範囲】
【請求項１】
被加工層上にシリコンを含有するシリコンハードマスクを形成する工程と、  前記シリコンハードマスク上の少なくとも一部にマスク層を形成する工程と、を含み、
前記シリコンハードマスクの形成後、前記マスク層の形成前に前記シリコンハードマスク表面の自然酸化膜を除去する、
ことを特徴とする半導体装置の製造方法。
【請求項２】
希フッ酸を用いたウェットエッチングで前記自然酸化膜を除去することで、前記自然酸化膜の形成を抑制する、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記マスク層をエッチングすると共に前記シリコンハードマスクをエッチングする工程を含む、
ことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記シリコンハードマスクは、プラズマＣＶＤ法、またはＰＶＤ法で形成された水素化アモルファスシリコンである、
ことを特徴とする請求項１〜３のいずれか1項に記載の半導体装置の製造方法。
【請求項５】
前記シリコンハードマスクは、ＬＰＣＶＤ法で形成されたアモルファスシリコン、多結晶シリコン、及び微結晶を含むアモルファスシリコンのいずれかである、
ことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記マスク層は、有機材料から形成される第１下層反射防止層と、シリコンを含有する第２下層反射防止層と、を備え、
前記第１下層反射防止層上に前記第２下層反射防止層を積層する、
ことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記第１下層反射防止層、及び前記シリコンハードマスクは、炭素、及びフッ素を含むガスを用いたプラズマエッチングでエッチングされる、
ことを特徴とする請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記被加工層は、最上層に窒化シリコン膜を備える、
ことを特徴とする請求項１〜７のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の半導体装置の小型化が求められている。半導体装置は、解像度の高い露光装置をフォトリソグラフィに使用することで小型化できる。
【０００３】
露光装置の解像度は、「解像度＝ｋ1×（λ／ＮＡ）」と表すことができる。ここで、ｋ1はレジスト材料によって決まるリソグラフィの性能を表す定数であり、λは露光装置が発する光の波長であり、ＮＡ（Ｎｕｍｅｒｉｃａｌ  Ａｐｅｒｔｕｒｅ）はレンズの大きさを表す開口数である。したがってｋ１の値を低くし、波長の短い光を使用し、ＮＡを大きくすることで、露光装置の解像度を高めることができる。
【０００４】
ｋ１は、理論上の最低値が決まっているため低くするにも限界がある。露光に使用する光の波長λは短波長化が進み、フッ化アルゴン（ＡｒＦ，λ＝１９３ｎｍ）まで波長は短くなっている。しかしながら、光はフッ化アルゴンよりも波長が短くなると透過率が低下するため、露光装置に使用する光の波長を短くすることにも限界がきている。したがって露光装置の解像度を高めるためには、ＮＡを大きくする必要がある。
【０００５】
ＮＡは、「ＮＡ＝ｎ×ｓｉｎθ」と表すことができる。ここで、ｎは光の屈折率、θは半導体ウエハ面に結像する光の開き角を表している。露光装置を空気中で使用した場合、空気が有する光の屈折率は「ｎ≒１」であるため、実質的にＮＡは1未満の値しか取ることができない。
【０００６】
そこでＮＡの値を向上させるために、露光装置のレンズと半導体ウエハ間を、光の屈折率が空気よりも高い純水で満たす技術である「液浸」が実用化されている。純水が有する光の屈折率は「ｎ≒１．４４」であるため、高いＮＡを有する露光装置を実現できる。
【０００７】
しかしながらＮＡが高くなる（ＮＡが１以上になる）に伴い、屈折率も大きくなるため半導体ウエハへの光の入射角度な浅くなる。入射角度の浅い光は、干渉効果が小さくなるため光が反射してしまい所望のパターンに露光できない恐れがある。
【０００８】
特許文献１、及び２には、高いＮＡを有する露光装置を使用する場合の光の反射を抑制するための技術として、フォトレジストと、光の反射を防止する機能を有するレジスト中間層膜と、レジスト下層膜と、から成る３層レジストプロセス技術が開示されている。
【０００９】
また半導体を微細加工するための光学系を調整する以外の技術として、パターンの大きさを半分にするダブルパターニング技術が実用化され注目を集めている。特許文献３には、アモルファスシリコンから成るハードマスクを利用した、ダブルパターニング技術が開示されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００５−１２８５０９号公報
【特許文献２】特開２０１２−０９８４３１号公報
【特許文献３】特開２０１３−０２６３０５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
シリコン等でハードマスクを形成すると、表面には酸化膜が自然に形成されてしまう。この状態でフォトレジストを含む３層のマスク層を塗布した後にエッチングを行うと、ハードマスク上の酸化膜もエッチングされてしまい反応生成物が発生する場合がある。ハードマスク上に発生した反応生成物は、半導体ウエハのパターンをショート等の原因となり、半導体装置の製造歩留りが悪化する恐れがある。しかしながら、引用文献１〜３には、マスク層のエッチングの際に反応生成物が発生してしまうことを考慮していない問題がある。
【００１２】
したがって、半導体装置の製造歩留りを向上させるために反応生成物の発生を抑制することが必要である。
【００１３】
本発明は、上記した問題点を解決することのできる半導体装置の製造方法を得ることを企図している。具体的には、本発明は、反応生成物の発生を抑制した歩留りのよい半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
本発明の半導体装置の製造方法は、上記シリコン層上の少なくとも一部に、シリコンを含有する有機材料から形成される第１下層反射防止層を備えるマスク層を形成する工程と、を含み、上記シリコン層の表面には自然酸化膜が形成され、上記マスク層を形成する前に前記自然酸化膜を除去する。
【発明の効果】
【００１５】
本発明によれば、半導体装置の製造の際に形成される自然酸化膜を除去することで反応生成物の発生を抑制することができ、歩留りの高い半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【００１６】
【図１】（ａ）は、本発明の半導体装置の製造方法に係る半導体装置の第１工程における平面図である。（ｂ）は、図１（ａ）のＡ−Ａ’で切断した断面図である。
【図２】（ａ）は、本発明の半導体の製造方法に係る半導体装置の第２工程における平面図である。（ｂ）は、図２（ａ）のＡ−Ａ’で切断した断面図である。
【図３】（ａ）は、本発明の半導体装置の製造方法に係る半導体装置の第３工程における平面図である。（ｂ）は、図３（ａ）のＡ−Ａ’で切断した断面図である。
【図４】（ａ）は、本発明の半導体装置の製造方法に係る半導体装置の第４工程における平面図である。（ｂ）は、図４（ａ）のＡ−Ａ’で切断した断面図である。
【図５】（ａ）は、本発明の半導体装置の製造方法に係る半導体装置の第５工程における平面図である。（ｂ）は、図５（ａ）のＡ−Ａ’で切断した断面図である。
【図６】（ａ）は、本発明の半導体装置の製造方法に係る半導体装置の第６工程における平面図である。（ｂ）は、図６（ａ）のＡ−Ａ’で切断した断面図である。
【図７】（ａ）は、本発明の半導体装置の製造方法に係る半導体装置の第７工程における平面図である。（ｂ）は、図７（ａ）のＡ−Ａ’で切断した断面図である。
【図８】（ａ）は、本発明の半導体装置の製造方法に係る半導体装置の第８工程における平面図である。（ｂ）は、図８（ａ）のＡ−Ａ’で切断した断面図である。
【図９】（ａ）は、本発明の半導体装置の製造方法に係る半導体装置の第９工程における平面図である。（ｂ）は、図９（ａ）のＡ−Ａ’で切断した断面図である。
【図１０】（ａ）は、本発明の半導体装置の製造方法に係る半導体装置の第１０工程における平面図である。（ｂ）は、図１０（ａ）のＡ−Ａ’で切断した断面図である。
【図１１】（ａ）は、自然酸化膜を除去しない半導体装置の製造方法のフローを示すフローチャートである。（ｂ）は、本発明に係る半導体装置の製造方法のフローを示すフローチャートである。
【図１２】本発明の半導体装置の製造方法に係る半導体装置にビット線を形成る工程を示す説明図である。
【図１３】本発明の半導体装置の製造方法に係るＤＲＡＭの断面図を示す説明図である。
【図１４】シリコン層に自然酸化膜が形成された様子を示した説明図である。
【図１５】シリコンを含有する反射防止層のエッチングの際に、シリコン層上に反応生成物が発生する様子を示す説明図である。
【図１６】シリコン層のエッチングの際に、反応生成物が付着している部分はエッチングされないことを示す説明図である。
【発明を実施するための形態】
【００１７】
以下、適宜図面を参照しながら、本発明に係る半導体装置の製造方法について詳細に説明する。尚、以下では半導体装置としてＤＲＡＭを例に説明するが、本発明を何等限定するものではない。
【００１８】
図１は、シリコンを含有するハードマスクを形成する工程を示している。図１（ａ）は、第１工程における半導体ウエハを上から見た平面図１０であり、図１（ｂ）は、図１（ａ）のＡ−Ａ’の断面図である。
【００１９】
図１に示した工程では、窒化シリコン（ＳｉＮ）を最上部に有する被加工層１０１上に、シリコンを含有するハードマスクであるシリコンハードマスク１０２を形成する。シリコンハードマスク１０２は、例えば、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で形成される水素化アモルファスシリコンである。またシリコンハードマスク１０２は、ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、またはＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で形成するアモルファスシリコンであってもよいし、ＬＰＣＶＤ法で形成する多結晶シリコンであってもよい。プラズマＣＶＤ法、ＬＰＣＶＤ法、及びＰＶＤ法は、減圧下でシリコンハードマスク１０２を形成する手法であるため、気圧を開放するとシリコンハードマスク１０２の表面には酸化膜である自然酸化膜１０３が形成される。図１（ａ）、及び図１（ｂ）は、自然酸化膜１０３がシリコンハードマスク１０２上の全面に形成されていることを示している。
【００２０】
図２は、シリコンハードマスク１０２表面に形成された自然酸化膜１０３を除去する工程を示している。図２（ａ）は、第２工程における半導体ウエハを上から見た平面図２０であり、図２（ｂ）は、図２（ａ）のＡ−Ａ’の断面図である。
【００２１】
シリコンハードマスク１０２表面の自然酸化膜１０３は、不良品の原因となるため除去することが必要である。したがってマスク層を形成する前に、自然酸化膜１０３を、例えば、希フッ酸で全て除去する。希フッ酸で処理されたシリコンハードマスク１０２の表面は、Ｓｉダングリングボンドが水素で終端されるため自然酸化膜１０３の形成を抑制できる。本発明の実施例では自然酸化膜１０３の除去に希フッ酸を使用しているが、自然酸化膜１０３を除去することのできる薬液であれば、希フッ酸に限らず他の薬液を使用してもよい。また自然酸化膜１０３の除去に使用する希フッ酸、その他の薬液の濃度や、処理時間等の条件は問わない。図２（ａ）、及び図２（ｂ）は、シリコンハードマスク１０２上に形成された自然酸化膜１０３が全て除去されたことを示している。
【００２２】
図３は、シリコンハードマスク１０２表面の自然酸化膜１０３を除去した後に、シリコンハードマスク１０２上にマスク層を形成する工程を示している。図３（ａ）は、第３工程における半導体ウエハを上から見た平面図３０であり、図３（ｂ）は、図３（ａ）のＡ−Ａ’の断面図である。
【００２３】
本発明に係るマスク層は、まずシリコンハードマスク１０２上に第１下層反射防止層（ＢＡＲＣ：Ｂｏｔｔｏｍ  Ａｎｔｉ‐Ｒｅｆｌｅｃｔｉｏｎ  Ｃｏａｔｉｎｇ）１０４を形成する。次に第１下層反射防止層１０４上に第２下層反射防止層（Ｓｉ‐ＢＡＲＣ）１０５を形成する。最後に第２下層反射防止層１０５上にフォトレジスト１０６を形成する。すなわち、本発明に係るマスク層は、第１下層反射防止層１０４と、第２下層反射防止層１０５と、フォトレジスト１０６との３層構造を有している。
【００２４】
第１下層反射防止層１０４は、第１下層反射防止層１０４上に形成される第２下層反射防止層１０５はシリコンを含有する材料で形成される場合、例えば、炭素、水素、及び酸素を含有する有機材料から形成できる。また第１下層反射防止層１０４は、露光装置のＮＡを考慮して、光の反射を抑えるために適した屈折率、及び消衰係数を有するように形成される。さらに第１下層反射防止層１０４は、光の反射を抑制する機能だけではなく、例えば、レジストパターンの倒れを防止する機能を有する。
【００２５】
第２下層反射防止層１０５は、例えば、シリコンを含有する材料から形成できる。また第２下層反射防止層１０５も第１下層反射防止層１０４と同様に、光の反射を抑えるために適した屈折率、及び消衰係数を有するように形成される。さらに第２下層反射防止層１０５は、光の干渉効果を利用した光の反射を防止する機能も有している。
【００２６】
図４は、フォトレジストを露光する工程を示している。図４（ａ）は、第１工程における半導体ウエハを上から見た平面図４０であり、図４（ｂ）は、図４（ａ）のＡ−Ａ’の断面図である。
【００２７】
この工程は、所望のレジストパターンをフォトレジスト１０６に形成する工程である。図４(ａ）、及び図４（ｂ）に示されたフォトレジスト１０６は、半導体ウエハ上に、横方向に蛇行するようなパターンが形成されている。
【００２８】
ここで、本発明に係る半導体装置の製造方法の次の工程を説明する前に、図１４及び図１５を参照して、自然酸化膜１０３を除去しない場合について説明する。
【００２９】
図１４は、シリコンハードマスク１０２上に形成された第１下層反射防止層１０４、及び第２下層反射防止層１０５をエッチングする工程を示している。この時、図１４に記載の技術では自然酸化膜１０３を除去していないため、ハードマスク１０２上には自然酸化膜１０３が形成されている。
【００３０】
図１５は、第２下層反射防止層１０５をエッチングする工程を示している。図１５では、第２下層反射防止層１０５をエッチングする際に、ハードマスク１０２上に形成される自然酸化膜１０３も一緒にエッチングされる。この時、エッチングに使用するガスと、自然酸化膜１０３とが化学反応を起こして、シリコンハードマスク１０２上に反応生成物１０８が形成される。すなわち、エッチングを行っているにも拘わらず、自然酸化膜１０３は完全にはエッチングされないことが見いだされた。また反応生成物１０８は、後の工程まで残存し半導体装置の製造歩留りを悪化させる原因となることが判明した。したがって第２下層反射防止１０５のエッチングの際に、反応生成物１０８の発生を抑制することが必要である。
【００３１】
図５に戻って、本発明に係る半導体装置の製造方法の説明をする。図５は、第１下層反射防止層１０４と、第２下層反射防止層１０５をエッチングする工程を示している。図５（ａ）は、第１工程における半導体ウエハを上から見た平面図５０であり、図５（ｂ）は、図５（ａ）のＡ−Ａ’の断面図である。
【００３２】
第１下層反射防止層１０４、及び第２下層反射防止層１０５は、図４に示されたフォトレジスト１０６に形成したパターンに従ってエッチングされる。図５（ａ）、及び図５（ｂ）は、第１下層反射防止層１０４と、第２下層反射防止層１０５のエッチングされた部分は、全て除去されたことを示している。
【００３３】
図６を参照して、本発明に係る半導体装置の製造方法では、反応生成物１０８は発生しないことを説明する。図６は、シリコンを含有する第２下層反射防止層１０５をエッチングする工程を示している。図６（ａ）は、第１工程における半導体ウエハを上から見た平面図６０であり、図６（ｂ）は、図６（ａ）のＡ−Ａ’の断面図である。
【００３４】
図５に示された第２下層反射防止層１０５は、例えば、四フッ化炭素（ＣＦ４）を用いたエッチングによって全て除去される。この時、本発明ではハードマスク１０２上の自然酸化膜１０３は除去されているため、図１５に示したような反応生成物１０８が発生することはない。したがって本発明は、反応生成物１０８を原因とする不良を抑制することができるため、半導体装置の製造歩留りを向上させることができる。
【００３５】
図７は、酸化シリコン膜１０７を形成する工程を示している。図７（ａ）は、第１工程における半導体ウエハを上から見た平面図７０であり、図７（ｂ）は、図７（ａ）のＡ−Ａ’の断面図である。
【００３６】
この工程では、第２下層反射防止層１０５を除去した後に酸化シリコン膜１０７を、例えば、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成する。酸化シリコン膜１０７は、半導体ウエハ全体を覆うようにハードマスク１０２、及び第１下層反射防止層１０４上に形成される。図７（ａ）、及び図７（ｂ）は、酸化シリコン膜１０７は、半導体ウエハ全面に形成されていることを示している。
【００３７】
図８は、ダブルパターニングを行う工程を示している。図８（ａ）は、第１工程における半導体ウエハを上から見た平面図８０であり、図８（ｂ）は、図８（ａ）のＡ−Ａ’の断面図である。
【００３８】
本発明で行うダブルパターニングは、第1下層反射膜の上面に形成されている酸化シリコン膜１０７、及びシリコンハードマスク１０２上に形成されている酸化シリコン膜１０７をエッチングすることで除去する。そしてエッチングされずに残存した酸化シリコン膜１０７は、第１下層反射防止層１０４の側面に側壁を形成する。図８（ａ）、及び図８（ｂ）は、第１下層反射防止層１０４の側面に形成された酸化シリコン膜１０７以外は、全て除去されていることを示している。
【００３９】
図９は、第１下層反射防止層１０４をエッチングする工程を示している。図９（ａ）は、第１工程における半導体ウエハを上から見た平面図９０であり、図９（ｂ）は、図９（ａ）のＡ−Ａ’の断面図である。
【００４０】
この工程では、第１下層反射防止層１０４は全て除去される。図９（ａ）、及び図９（ｂ）は、第１下層反射防止層１０４の側面に形成された酸化シリコン膜１０７は残存し、第１下層反射防止層１０４は全て除去されたことを示している。
【００４１】
図１０は、シリコンハードマスク１０２をエッチングする工程を示している。図１０（ａ）は、第１工程における半導体ウエハを上から見た平面図１００であり、図１０（ｂ）は、図１０（ａ）のＡ−Ａ’の断面図である。
【００４２】
この工程では、酸化シリコン膜１０７をマスクとして利用することで、シリコンハードマスク１０２をエッチングする。図１０（ａ）、及び図１０（ｂ）は、シリコン酸化膜１０７が全て除去されて、シリコンハードマスク１０２が所望のパターンに形成されていることを示している。
【００４３】
ここで、図１６を参照して、図１５に示したようにシリコンハードマスク１０２上に反応生成物１０８が付着している状態で、シリコンハードマスク１０２のエッチングを行う場合を説明する。この場合、シリコンハードマスク１０２の反応生成物１０８が付着している部分は、エッチングされないで残存する。その結果、シリコンハードマスク１０２間にショートが発生するため、半導体装置の製造歩留りが悪化する。
【００４４】
それに対して本発明では、シリコンハードマスク１０２上に形成される自然酸化膜１０３を、マスク層を形成する前に除去している。この結果、本発明は、反応生成物１０８が発生することは無いため、シリコンハードマスク１０２間のショートを防止することができる。
【００４５】
次に本発明に係る半導体装置の製造方法と、自然酸化膜を除去しない半導体装置の製造方法の差異を、図１１にフローチャートとしてまとめ説明する。
【００４６】
図１１（ａ）は図１５及び１６に示された方法を説明するフローチャートであり、図１１（ｂ）は本発明に係るハードマスクの形成からエッチングまでの工程を示したフローチャートである。
【００４７】
図１１（ａ）を参照して、自然酸化膜を除去しない半導体装置の製造方法について説明する。まず被加工層上に、例えば、アモルファスシリコンからなるシリコンハードマスク１０２を形成する（ステップＳ１０１）。次に、シリコンハードマスク１０２上に、第１下層反射防止層１０４と、第２下層反射防止層１０５と、フォトレジスト１０６と、から成るマスク層を塗布する（ステップＳ１０２）。次に、フォトレジスト１０６を所望のパターンに露光現像する（ステップＳ１０３）。そしてフォトレジスト１０６に形成したパターンに従って第１下層反射防止層１０４、及び第２下層反射防止層１０５をエッチングする（ステップＳ１０４）。
【００４８】
次に、図１１（ｂ）を参照して、本発明に係る半導体装置の製造方法について説明する。まず被加工層上に、例えば、アモルファスシリコンからなるシリコンハードマスク１０２を形成する（ステップＳ２０１）。ここで、本発明では図１１(a)の方法とは異なり、シリコンハードマスク１０２表面の自然酸化膜１０３を、例えば、希フッ酸を用いて除去する（ステップＳ２０２）。次に、自然酸化膜１０３を除去したシリコンハードマスク上に第１下層反射防止層１０４と、第２下層反射防止層１０５と、フォトレジスト１０６と、から成るマスク層を塗布する（ステップＳ２０３）。次に、フォトレジスト１０６を所望のパターンに露光現像する（ステップＳ２０４）。
そして、レジストに形成した所望のパターンに従って第１下層反射防止層１０４、及び第２下層反射防止層１０５をエッチングする（ステップＳ２０５）。すなわち、本発明は、シリコンハードマスク１０２の形成後に自然酸化膜１０３を除去する点で図１１(a)の方法とは異なっている。図１１(a)のように、自然酸化膜１０３を除去する工程は実行しない場合、第２下層反射防止層１０５をエッチングする工程において、エッチングに使用するガスと、自然酸化膜１０３とが化学反応を起こしてシリコンハードマスク１０２上に反応生成物１０８が発生する場合があった。しかしながら、本発明は、シリコンハードマスク１０２の形成後に自然酸化膜１０３を除去しているため第２下層反射防止層１０５のエッチングの際に反応生成物１０８が発生することはない。
【００４９】
次に、図１２を参照して本発明に係る半導体装置の製造方法を適用した一例であるＤＲＡＭの構成を説明する。図１２は、図１０に示した被加工層１０１と、エッチングされたハードマスク１０２を利用した一例として、ＤＲＡＭのメモリセルのビット線を形成したビット線周りの断面図である。
【００５０】
ビット線断面図は、半導体基板１１１と、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）１１２と、ゲート絶縁膜１１３と、ゲート電極１１４と、埋め込み絶縁膜１１５と、ビット線１１６と、キャップ絶縁膜１１７と、を備える。尚、ＤＲＡＭの各構成要素に関しては周知技術を用いているため、説明は省略する。
【００５１】
図１３は、図１２に示したビット線断面図上に、ノードコンタクト１２１と、セルキャパシタを形成しＤＲＡＭメモリセルを形成した断面図である。図１３に示したＤＲＡＭメモリセルは、ノードコンタクト１２１と、絶縁膜１２２と、容量絶縁膜１２３と、エッチングストッパー１２４と、下部電極１２５と、第１上部電極１２６と、第２上部電極１２７と、第３上部電極１２８と、上部絶縁膜１２９と、を備える。
【００５２】
本発明に係る半導体装置の製造方法は、図１２、及び図１３に示したＤＲＡＭ等の半導体装置の歩留りを向上させることができる。
【符号の説明】
【００５３】
１０    平面図
２０    平面図
３０    平面図
４０    平面図
５０    平面図
６０    平面図
７０    平面図
８０    平面図
９０    平面図
１００    平面図
１０１    被加工層
１０２    シリコンハードマスク
１０３    自然酸化膜
１０４    第１下層反射防止層
１０５    第２下層反射防止層
１０６    フォトレジスト
１０７    酸化シリコン膜
１０８    反応生成物
１１１    半導体基板
１１２    素子分離領域（ＳＴＩ）
１１３    ゲート絶縁膜
１１４    ゲート電極
１１５    埋め込み絶縁膜
１１６    ビット線
１１７    キャップ絶縁膜
１２１    ノードコンタクト
１２２    絶縁膜
１２３    容量絶縁膜
１２４    エッチングストッパー
１２５    下部電極
１２６    第１上部電極
１２７    第２上部電極
１２８    第３上部電極
１２９    上部絶縁膜
【図１】
2015115396.tif 000003
【図２】
2015115396.tif 000004
【図３】
2015115396.tif 000005
【図４】
2015115396.tif 000006
【図５】
2015115396.tif 000007
【図６】
2015115396.tif 000008
【図７】
2015115396.tif 000009
【図８】
2015115396.tif 000010
【図９】
2015115396.tif 000011
【図１０】
2015115396.tif 000012
【図１１】
2015115396.tif 000013
【図１２】
2015115396.tif 000014
【図１３】
2015115396.tif 000015
【図１４】
2015115396.tif 000016
【図１５】
2015115396.tif 000017
【図１６】
2015115396.tif 000018