(57)【要約】【課題】実施形態は、隣り合うメモリホールを連結する連結部を厚くすることにより、エッチングのばらつきを吸収し、メモリホールの形成を容易にする不揮発性記憶装置およびその製造方法を提供する。【解決手段】実施形態に係る不揮発性記憶装置は、第１導電層と、前記第１導電層上に積層された複数の導電膜をそれぞれ含む複数の積層体と、前記複数の積層体のそれぞれの上面から前記第１導電層に向かう第１方向に前記複数の積層体のそれぞれを貫通した半導体ピラーと、を備える。そして、前記第１導電層中に設けられ、前記複数の積層体のうちの隣り合う２つの積層体をそれぞれ貫通する２つの半導体ピラーを電気的に接続する連結部と、前記隣り合う２つの積層体の間に設けられ、前記連結部に接する前記半導体ピラーの端よりも前記第１方向に突出した端部を有する絶縁膜と、をさらに備える。【選択図】図１
2015053335.tif 000002
【特許請求の範囲】
【請求項１】
第１導電層と、
前記第１導電層の上に並設され、前記第１導電層上に積層された複数の導電膜をそれぞれ含む複数の積層体と、
前記複数の積層体のそれぞれの上面から前記第１導電層に向かう第１方向に前記複数の積層体のそれぞれを貫通した半導体ピラーであって、前記第１方向に延在する半導体膜と、前記積層体と前記半導体膜との間に設けられたメモリ膜と、を含む半導体ピラーと、
前記第１導電層中に設けられ、前記複数の積層体のうちの隣り合う２つの積層体をそれぞれ貫通する２つの半導体ピラーを電気的に接続する連結部と、
前記隣り合う２つの積層体の間に設けられ、前記連結部に接する前記半導体ピラーの端よりも前記第１方向に突出した端部を有する絶縁膜と、
を備えた不揮発性記憶装置。
【請求項２】
前記導電層の前記第１方向の厚さは、前記連結部の前記第１方向の最大幅よりも厚く、
前記連結部の前記最大幅は、前記第１方向における前記絶縁膜の前記端部の幅よりも広い請求項１記載の不揮発性記憶装置。
【請求項３】
前記連結部は、前記絶縁膜の前記端部と、前記第１導電層と、の間に設けられた部分の前記第１方向の幅が、前記半導体ピラーに接する部分の前記第１方向の幅よりも狭い請求項１または２に記載の不揮発性記憶装置。
【請求項４】
前記連結部は、前記２つの半導体ピラーの間を電気的に接続する前記半導体膜の一部と、前記第１導電層と前記半導体膜の一部との間に設けられた前記メモリ膜の一部と、を含む請求項１〜３のいずれか１つに記載の不揮発性記憶装置。
【請求項５】
前記第１方向において、前記絶縁膜の前記端部と、前記端部に向き合う前記第１導電層と、の間の幅は、前記メモリ膜の膜厚の２倍より大きい請求項１〜４のいずれか１つに記載の不揮発性記憶装置。
【請求項６】
第１導電層中に第１の溝を形成し、
前記第１の溝の内部に犠牲膜を埋め込み、
前記第１導電層および前記第１犠牲膜の上に、複数の第１絶縁膜と、複数の導電膜と、を含み、前記第１絶縁膜と前記導電膜とを交互に積層した第１積層体を形成し、
前記第１積層体の上面から前記犠牲膜中に至る深さの第２の溝であって、前記第１積層体を複数の第２積層体に分割する第２の溝を形成し、
前記第２の溝の内部に第２絶縁膜を埋め込み、
前記複数の第２積層体のそれぞれを貫通し、前記犠牲膜に連通するメモリホールを形成し、
前記メモリホールを介して前記犠牲膜を選択的にエッチングすることにより、前記第１の溝を再生し、
前記メモリホールの内壁および前記第１の溝の内部を覆うメモリ膜と、前記メモリ膜を覆う半導体膜と、を形成する不揮発性記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、不揮発性記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
メモリセルを３次元配置した不揮発性記憶装置の開発が進められている。例えば、シリコン基板上に積層された複数のワード線と、それを貫通したメモリセルストリングと、を有する構造がある。この構造を備えた不揮発性記憶装置では、メモリセルストリングに沿って形成されるメモリセルの数を増やし、メモリ容量を増大させるために、ワード線の積層数を増加させることが望ましい。このため、例えば、シリコン基板上に積層された導電膜を複数のワード線に分割する溝や、複数のワード線を貫通するメモリホールの形成過程において、深さ制御の難易度が高くなる傾向にある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−２０４４３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、隣り合うメモリホールを連結する連結部を厚くすることにより、エッチングのばらつきを吸収し、メモリホールの形成を容易にする不揮発性記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る不揮発性記憶装置は、第１導電層と、前記第１導電層の上に並設され、前記第１導電層上に積層された複数の導電膜をそれぞれ含む複数の積層体と、前記複数の積層体のそれぞれの上面から前記第１導電層に向かう第１方向に前記複数の積層体のそれぞれを貫通した半導体ピラーと、を備える。前記半導体ピラーは、前記第１方向に延在する半導体膜と、前記積層体と前記半導体膜との間に設けられたメモリ膜と、を含む。そして、前記第１導電層中に設けられ、前記複数の積層体のうちの隣り合う２つの積層体をそれぞれ貫通する２つの半導体ピラーを電気的に接続する連結部と、前記隣り合う２つの積層体の間に設けられ、前記連結部に接する前記半導体ピラーの端よりも前記第１方向に突出した端部を有する絶縁膜と、をさらに備える。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る不揮発性記憶装置を模式的に表す斜視図。
【図２】実施形態に係る不揮発性記憶装置を表す模式断面図。
【図３】実施形態に係る不揮発性記憶装置の製造過程を表す模式断面図。
【図４】図３に続く製造過程を表す模式断面図。
【図５】図４に続く製造過程を表す模式断面図。
【図６】図５に続く製造過程を表す模式断面図。
【図７】図６に続く製造過程を表す模式断面図。
【図８】図７に続く製造過程を表す模式断面図。
【発明を実施するための形態】
【０００７】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【０００８】
図１は、実施形態に係る不揮発性記憶装置１００を模式的に表す斜視図である。実施形態に係る不揮発性記憶装置１００は、所謂ＮＡＮＤ型フラッシュメモリであり、３次元配置されたメモリセルアレイ１を有する。
【０００９】
図１は、メモリセルアレイ１の一部を表す斜視図であり、その構造を理解し易くするために、絶縁膜の表示を省略している。すなわち、メモリセルアレイ１の各要素は、絶縁膜により相互に絶縁されている。
【００１０】
図１に表すように、不揮発性記憶装置は、下地層１０の上に設けられたメモリセルアレイ１を有する。  
下地層１０は、例えば、基板１１と、基板１１の上に設けられた層間絶縁膜１３を含む。基板１１は、例えば、シリコンウェーハであり、その上面１１ａには、メモリセルアレイ１を制御する回路が設けられる。基板１１の上には、層間絶縁膜１３が設けられる。そして、メモリセルアレイ１は、層間絶縁膜１３の上に設けられる。
【００１１】
メモリセルアレイ１は、層間絶縁膜１３の上に設けられた、第１導電層（以下、バックゲート層１５）と、バックゲート層１５の上に設けられた積層体２０と、積層体２０の上に設けられた第２導電層（以下、選択ゲート２７）と、選択ゲート２７の上に設けられた配線層５０と、を含む。積層体２０は、複数の導電膜（以下、ワード線２１）を含み、配線層５０は、ビット線５１と、ソース線５３と、を含む。
【００１２】
以下の説明では、基板１１の上面１１ａに対して垂直な方向をＺ方向とし、Ｚ方向と直交する２方向のうちの１つをＸ方向、他の１つをＹ方向とする。また、Ｚ方向を上方、その反対である−Ｚ方向を下方と表現する場合がある。
【００１３】
図１に表すように、メモリセルアレイ１は、複数の積層体２０を含む。複数の積層体２０は、Ｘ方向に並設される。積層体２０に含まれる複数のワード線２１のそれぞれは、Ｙ方向に延在するストライプ状に設けられＺ方向に積層される。
【００１４】
選択ゲート２７は、Ｘ方向に並設された積層体２０のそれぞれの上に設けられ、Ｙ方向に延在する。さらに、積層体２０および選択ゲート２７を−Ｚ方向（第１方向）に貫通する半導体ピラー３０が設けられる。
【００１５】
Ｘ方向において隣り合う２つの積層体２０のそれぞれを貫通する２つの半導体ピラー３０は、連結部６０により電気的に接続される。また、２つの半導体ピラー３０の一方の上端は、コンタクトプラグ５５を介してビット線５１（第１配線）に電気的に接続され、他方の上端は、ソース線５３（第２配線）に電気的に接続される。すなわち、ビット線５１とソース線５３との間に設けられるメモリセルストリング９０は、２つの半導体ピラー３０と、それらを連結する連結部６０と、を含む。
【００１６】
半導体ピラー３０および連結部６０は、その外面にメモリ膜４０を含む（図２参照）。半導体ピラー３０と、ワード線２１と、の間に設けられるメモリ膜４０は、電荷蓄積膜として機能する。すなわち、ワード線２１のそれぞれと、半導体ピラー３０と、の間には、メモリセルＭＣが形成される。また、選択ゲート２７と、半導体ピラー３０と、の間には、選択トランジスタが形成される。そして、メモリ膜４０は、選択トランジスタのゲート絶縁膜として機能する。連結部６０に設けられるメモリ膜４０は、バックゲートトランジスタのゲート絶縁膜として機能する。
【００１７】
図２は、不揮発性記憶装置１００を詳細に表す模式断面図である。  
図２に表すように、不揮発性記憶装置１００は、バックゲート層１５と、バックゲート層１５の上に並設された複数の積層体２０と、を備える。
【００１８】
積層体２０は、バックゲート層１５の上に積層された複数のワード線２１と、複数のワード線２１のうちの隣り合う２つのワード線２１の間に設けられた第１絶縁膜（以下、絶縁膜２５）と、を含む。
【００１９】
例えば、ワード線２１は、多結晶シリコン（以下、ポリシリコン）膜であり、絶縁膜２５は、シリコン酸化膜である。図２に表すように、ワード線２１、および、その上に設けられる選択ゲート２７をそれぞれ電気的に絶縁する膜が全て同じ材料（例えば、シリコン酸化膜）であれば、各構成要素は、１つの絶縁膜８０により相互に絶縁されると言える。すなわち、各構成要素は、絶縁膜８０を介して相互に電気的に絶縁される。そして、絶縁膜８０は、バックゲート層１５とワード線２１との間に設けられた部分（絶縁膜２５）と、隣り合うワード線２１の間に設けられた部分（絶縁膜２５）と、隣り合う積層体２０の間に設けられた部分（絶縁膜７９）と、ワード線２１と選択ゲート２７との間に設けられた部分（絶縁膜８１）と、選択ゲート２７の上に設けられた部分（絶縁膜８３）と、を含む。
【００２０】
また、複数のワード線２１および選択ゲート２７は、例えば、ポリシリコン膜であり、それぞれシリサイド化された端部２１ｓ、２７ｓを有する。
【００２１】
不揮発性記憶装置１００は、選択ゲート２７と、積層体２０と、を貫通し、バックゲート層１５に至る複数の半導体ピラー３０と、連結部６０と、を備える。連結部６０は、バックゲート層１５の中に設けられ、複数の積層体２０のうちの隣り合う２つの積層体２０をそれぞれ貫通する２つの半導体ピラー３０を電気的に連結する。
【００２２】
複数の半導体ピラー３０のそれぞれは、その延在方向（−Ｚ方向）に沿って設けられた半導体膜３５と、半導体膜３５の周りを覆うメモリ膜４０と、を含む。メモリ膜４０は、積層体２０と、半導体膜３５と、の間に設けられる。
【００２３】
メモリ膜４０は、例えば、積層体２０から半導体膜３５に向かう方向に、シリコン酸化膜４１と、シリコン窒化膜４３と、シリコン酸化膜４５と、を順に積層した構造を有する。そして、メモリ膜４０は、積層体２０に接するシリコン酸化膜４１（第１の膜）と、半導体膜３５に接するシリコン酸化膜４５（第２の膜）と、の間に電荷蓄積部を有する。この例では、電荷蓄積部は、例えば、シリコン窒化膜４３、または、シリコン窒化膜４３とシリコン酸化膜４５との間の界面である。
【００２４】
一方、連結部６０は、２つの半導体ピラー３０の間を電気的に接続する半導体膜３５の一部と、バックゲート層１５と半導体膜３５の一部との間に設けられたメモリ膜の一部と、を含む。すなわち、連結部６０において、メモリ膜４０は、半導体膜３５の一部と、バックゲート層１５との間に設けられる。
【００２５】
本実施形態では、隣り合う２つの積層体２０の間に設けられた絶縁膜７９は、半導体ピラー３０の連結部６０に接した端よりも−Ｚ方向に突出した端部７９ｅを有する。そして、その端部７９ｅは、連結部６０に含まれるメモリ膜４０の一部に接する。
【００２６】
この例では、バックゲート層１５は、その−Ｚ方向の厚さＷ０が連結部６０の−Ｚ方向の最大幅Ｗ１よりも厚くなるように設けられる。そして連結部６０の最大幅Ｗ１は、−Ｚ方向における絶縁膜７９の端部７９ｅの幅よりも広い。
【００２７】
すなわち、連結部６０は、バックゲート層１５の中に設けられ、バックゲート層１５は、連結部６０の下面および側面を覆う。そして、バックゲート層１５にバイアスを印加することにより、メモリ膜４０と半導体膜３５との界面に反転チャネルを形成し、連結部６０の導電率を制御することが可能となる。
【００２８】
バックゲート層１５の厚さＷ０、および、連結部６０の最大幅Ｗ１は、絶縁膜７９が−Ｚ方向に突出するとしても、その端部７９ｅにより連結部６０が分断されないように設定される。結果として、連結部６０では、絶縁膜７９の端部７９ｅと、バックゲート層１５と、の間に設けられた部分の−Ｚ方向の幅Ｗ２は、半導体ピラー３０に接する部分の−Ｚ方向の幅（最大幅Ｗ１）よりも狭くなる。そして、連結部６０は、半導体膜３５の一部に囲まれた空隙３９を含む。
【００２９】
また、−Ｚ方向において、絶縁膜７９の端部７９ｅと、端部７９ｅに向き合うバックゲート層１５と、の間の幅（Ｗ２）は、メモリ膜４０の膜厚の２倍よりも大きい。すなわち、メモリ膜４０を形成した後において、絶縁膜７９の端部７９ｅと、バックゲート層１５と、の間にスペースが確保される。そして、そのスペースに半導体膜３５の一部を形成することにより、２つの半導体ピラー３０の間を電気的に接続することができる。
【００３０】
次に、図３〜図８を参照して、実施形態に係る不揮発性記憶装置１００の製造方法を説明する。図３(ａ)〜図８（ｂ）は、実施形態に係る不揮発性記憶装置１００の製造過程を表す模式断面図である。
【００３１】
図３（ａ）に表すように、層間絶縁膜１３の上にバックゲート層１５を形成する。バックゲート層１５は、例えば、ボロン（Ｂ）を添加したｐ形ポリシリコン層である。また、バックゲート層１５には、絶縁膜９１が埋め込まれる。絶縁膜９１は、メモリセルアレイ１に含まれる複数のメモリブロックに対応する単位にバックゲート層１５を分割する。
【００３２】
次に、図３(ｂ)に表すように、バックゲート層１５の上に、レジスト７１を形成する。レジスト７１は、選択的に形成された開口７１ａを有する。続いて、レジスト７１をマスクとして、バックゲート層１５を選択的にドライエッチングし、第１の溝７３を形成する。後述するように、第１の溝７３は、導電膜１２１を分断する第２の溝７６の加工バラツキを吸収し、且つ、連結部６０が絶縁膜７７により分断されない深さに形成する。すなわち、第１の溝７３は、第２の溝７６の底部が第１の溝７３の底面よりも上に位置するように形成される。そして、バックゲート層１５の厚さＷ０は、第１の溝７３の深さよりも厚くする。
【００３３】
次に、図３（ｃ）に示すように、第１の溝７３に犠牲膜７５を埋め込む。犠牲膜７５は、バックゲート層１５、絶縁膜２５、絶縁膜７７に対して、エッチングの選択性を有する（図５（ｂ）参照）。犠牲膜７５は、例えば、ノンドープのポリシリコン膜である。続いて、犠牲膜７５を全面エッチングバックし、図３（ｄ）に示すように、第１の溝７３に埋め込まれた犠牲膜７５の周りにバックゲート層１５を露出させる。
【００３４】
次に、図４（ａ）に示すように、バックゲート層１５および犠牲膜７５の上に、絶縁膜２５と、導電膜１２１と、を交互に積層した第１の積層体（以下、積層体１２０）を形成する。同図に表すように、積層体１２０は、複数の導電膜１２１と、複数の絶縁膜２５と、を含み、絶縁膜２５は、Ｚ方向に隣り合う２つの導電膜１２１の間に介在する。
【００３５】
絶縁膜２５は、例えば、シリコン酸化膜であり、導電膜１２１は、例えば、ボロン（Ｂ）を添加したｐ形ポリシリコン膜である。絶縁膜２５および導電膜１２１は、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法を用いて形成することができる。
【００３６】
次に、フォトリソグラフィとエッチングにより、複数の導電膜１２１および絶縁膜２５を分断し、犠牲膜７５に達する第２の溝７６を形成する。これにより、導電膜１２１は、複数のワード線２１に分離される。第１の積層体１２０は、複数の第２の積層体（以下、積層体２０）に分割される。
【００３７】
さらに、図４（ｂ）に表すように、第２の溝７６の内部に第２絶縁膜（以下、絶縁膜７７）を埋め込む。絶縁膜７７は、絶縁膜２５、ワード線２１およびメモリ膜４０に対して、エッチングの選択性を有する（図７（ａ）参照）。絶縁膜７７は、例えば、シリコン窒化膜である。
【００３８】
第２の溝７６は、例えば、全ての導電膜１２１を分断し、バックゲート層１５と、最下層の導電膜１２１と、の間に設けられた絶縁膜２５ａに達する深さに形成すれば良い。しかしながら、ウェーハ毎、および、ウェーハ面内におけるエッチング深さのバラツキを勘案すると、第２の溝７６のエッチングを、絶縁膜２５ａに達する深さで停止させることは難しい。一方、第２の溝７６が犠牲膜７５を分断してしまうと、後続の工程において２つのメモリホールを連通させることができなくなる。
【００３９】
例えば、第２の溝７６のエッチングを容易にするために、バックゲート層１５と、絶縁膜２５ａと、の間に、エッチングストップ層、もしくは、エッチングのバラツキを吸収できる厚さの導電膜を挿入しても良い。しかしながら、これらの方法では、犠牲膜７５に連通させるメモリホールのエッチングが難しくなる。
【００４０】
そこで、本実施形態では、第２の溝７６が絶縁膜２５ａを分断し、犠牲膜７５に至る深さに形成されることを許容する。そして、犠牲膜７５の−Ｚ方向の幅（すなわち、第１の溝７３の深さ）は、第２の溝７６の深さのバラツキ幅よりも広くなるようにする。これにより、第２の溝７６のエッチングのバラツキを吸収し、且つ、２つのメモリホールの間を連通させることが可能となる。
【００４１】
次に、図５（ａ）に表すように、積層体２０および絶縁膜７７の上に、絶縁膜８１、選択ゲート２７になる導電層１２７、および、絶縁膜８３を形成する。さらに、絶縁膜８３の上面から−Ｚ方向に導電層１２７および積層体２０を貫通し、犠牲膜７５に至るメモリホール８５を形成する。メモリホール８５の下端は、犠牲膜７５に達し、その底部に犠牲膜７５が露出する。
【００４２】
メモリホール８５は、例えば、図示しないエッチングマスクを絶縁膜８３の上に形成し、ＲＩＥ（Reactive Ion Etching）法を用いて絶縁膜８３、導電層１２７、絶縁膜８１および積層体２０をエッチングすることにより形成することができる。
【００４３】
次に、バックゲート層１５に埋め込まれた犠牲膜７５を、メモリホール８５を介して選択的にエッチングする。例えば、犠牲膜７５がノンドープのポリシリコン膜である場合、ＫＯＨ（水酸化カリウム）溶液等のアルカリ系薬液を用いてウェットエッチングすることができる。
【００４４】
これにより、図５（ｂ）に示すように、犠牲膜７５は選択的に除去され、バックゲート層１５に第１の溝７３が再生される。そして、第１の溝７３を介して、２つのメモリホール８５が連通した構造を形成することができる。
【００４５】
次に、図６（ａ）に表すように、メモリホール８５の内壁および第１の溝７３の内面を覆うメモリ膜４０を形成し、その上に、メモリ膜４０を覆う半導体膜３５を形成する。
【００４６】
メモリ膜４０は、例えば、メモリホール８５の内壁、および、第１の溝７３の内面上に形成されたシリコン酸化膜４１と、シリコン酸化膜４１の上に形成されたシリコン窒化膜４３と、シリコン窒化膜４３の上に形成されたシリコン酸化膜４５と、を含む。
【００４７】
半導体膜３５は、例えば、シリコン酸化膜４５の上に形成されたポリシリコン膜である。半導体膜３５は、メモリホール８５の内部を完全に埋め込んでも良い。また、中心に空隙を残した中空構造でも良いし、その中空部分に絶縁膜であるコア膜を形成しても良い。また、連結部６０は、その内部に半導体膜３５で囲まれた空隙３９を有する中空構造であっても良いし、その中空部分に絶縁膜が埋め込まれた構造であっても良い。
【００４８】
次に、図６（ｂ）に表すように、絶縁膜８３の上面から絶縁膜７７に連通する第３の溝８７を形成する。第３の溝８７は、Ｙ方向に延在し導電層１２７を複数の選択ゲート２７に分割する。
【００４９】
次に、図７（ａ）に表すように、第３の溝８７を介して絶縁膜７７を選択的にエッチングして第２の溝７６を再生し、その内部にワード線２１の端を露出させる。
【００５０】
次に、図７（ｂ）に表すように、ワード線２１の端部２１ｓおよび選択ゲート２７の端部２７ｓをシリサイド化する。
【００５１】
例えば、第２の溝７６および第３の溝８７の内面にニッケル（Ｎｉ）膜を形成し、その後、熱処理を施す。これにより、ワード線２１の端部２１ｓおよび選択ゲート２７の端部２７ｓにニッケルシリサイドが形成される。一方、絶縁膜２５、８１および８３の端面に付着したニッケルは、それぞれの絶縁層とは反応せず金属ニッケルのままに保持される。したがって、例えば、ウェット処理を用いて絶縁膜２５、８１および８３の端面に付着したニッケルを除去することができる。
【００５２】
次に、図８（ａ）に表すように、第２の溝７６および第３の溝８７の内部に、第３絶縁膜（絶縁膜７９）を埋め込む。絶縁膜７９は、例えば、シリコン酸化膜もしくはシリコン窒化膜である。第２の溝７６の底部には、半導体ピラー３０の連結部６０に接する端よりも−Ｚ方向に突出した端部７９ｅが形成される。
【００５３】
次に、図８（ｂ）に表すように、絶縁膜８３の上に、配線層５０を形成し、不揮発性記憶装置１００を完成させる。配線層５０は、ビット線５１と、ソース線５３と、層間絶縁膜５７と、を含む。そして、ビット線５１は、コンタクトプラグ５５を介して半導体ピラー３０ａに電気的に接続される。また、ソース線５３は、半導体ピラー３０ｂに電気的に接続される。半導体ピラー３０ａと半導体ピラー３０ｂとは、連結部６０を介して電気的に接続されている。
【００５４】
上記の通り、本実施形態では、ワード線２１を分離するためのスリット（第２の溝７６）の形成時における深さバラツキを、連結部６０を形成するための犠牲膜７５に吸収させる。すなわち、犠牲膜７５は、スリットの深さバラツキを吸収し、且つ、スリットにより分断されない厚さに形成する。そして、バックゲート層１５は、犠牲膜７５よりも厚く形成する。これにより、スリットのエッチングにおける深さ制御、および、犠牲膜７５に連通するメモリホールの深さの制御の難易度を低くすることができる。そして、不揮発性記憶装置の製造効率、および、その歩留りを向上させることができる。
【００５５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５６】
１・・・メモリセルアレイ、  １０・・・下地層、  １１・・・基板、  １１ａ・・・上面、  １３、５７・・・層間絶縁膜、  １５・・・バックゲート層、  ２０、１２０・・・積層体、  ２１・・・ワード線、  ２１ｓ、２７ｓ、７９ｅ・・・端部、  ２５、２５ａ、７７、７９、８０、８１、８３、９１・・・絶縁膜、  ２７・・・選択ゲート、  ３０、３０ａ、３０ｂ・・・半導体ピラー、  ３５・・・半導体膜、  ３９・・・空隙、  ４０・・・メモリ膜、  ４１、４５・・・シリコン酸化膜、  ４３・・・シリコン窒化膜、  ５０・・・配線層、  ５１・・・ビット線、  ５３・・・ソース線、  ５５・・・コンタクトプラグ、  ６０・・・連結部、  ７１・・・レジスト、  ７３・・・第１の溝、  ７５・・・犠牲膜、  ７６・・・第２の溝、  ８５・・・メモリホール、  ８７・・・第３の溝、  ９０・・・メモリセルストリング、  １００・・・不揮発性記憶装置、  １２１・・・導電膜、  １２７・・・導電層
【図１】
2015053335.tif 000003
【図２】
2015053335.tif 000004
【図３】
2015053335.tif 000005
【図４】
2015053335.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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