(57)【要約】【課題】半導体装置の製造方法において、半導体装置の信頼性を向上させること。【解決手段】回路基板２１の電極２４と半導体素子３２とを接続している錫を含むはんだバンプ２３を、該はんだバンプ２３の融点よりも低い温度に加熱する工程と、はんだバンプ２３を加熱する工程の後、回路基板２１から半導体素子３２を外す工程とを有する半導体装置の製造方法による。【選択図】図７
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【特許請求の範囲】
【請求項１】
回路基板の電極と半導体素子とを接続している錫を含むはんだバンプを、該はんだバンプの融点よりも低い温度に加熱する工程と、
前記はんだバンプを加熱する工程の後、前記回路基板から前記半導体素子を外す工程と、
を有する半導体装置の製造方法。
【請求項２】
前記はんだバンプを加熱する工程の前において、前記はんだバンプ中に金が分散していると共に、前記電極と前記はんだバンプとの間に、前記電極と前記はんだバンプの各々の材料の第１の合金層が形成されており、
前記はんだバンプを加熱する工程により、前記金を含む第２の合金層が前記第１の合金層の上に形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記はんだバンプを加熱する工程の後であって、前記半導体素子を外す工程の前に、前記はんだバンプの融点以上の温度に前記回路基板を加熱する工程を行わないことを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記半導体素子を外す工程の後、該半導体素子を外した部分の前記回路基板に、前記半導体素子とは別の半導体素子をはんだバンプを介して接続する工程を更に有することを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体素子の製造方法。
【請求項５】
前記はんだバンプを加熱する工程の前において、複数の前記半導体素子が前記はんだバンプで前記回路基板に接続されており、
前記はんだバンプを加熱する工程において、複数の前記半導体素子のうちの一の該半導体素子の前記はんだバンプを加熱することを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
サーバ等の電子機器においては、回路基板に半導体素子を実装してなる様々な半導体装置が用いられる。回路基板に半導体素子を実装する方法として、半導体素子の端子数の増加に有利なフリップチップ実装がある。
【０００３】
フリップチップ実装においては、半導体素子の端子としてはんだバンプを使用し、そのはんだバンプをリフローして溶融することで、回路基板に半導体素子が接続される。
【０００４】
ここで、回路基板に半導体素子を実装した後に、電気的な試験により半導体素子に不良が発見されることがある。この場合には半導体装置をリペアすることになる。
【０００５】
そのリペアにおいては、不良が発見された半導体素子のはんだバンプをその融点以上の温度に加熱して溶融する。そして、その半導体素子を回路基板から取り外し、回路基板を再利用しつつ半導体素子を新品に交換することで、回路基板を無駄に廃棄せずに有効活用する。
【０００６】
しかしながら、回路基板に複数の半導体素子が搭載されている場合には、リペアの対象とはならない良品の半導体素子にもリペア時に熱が加わり、その良品の半導体素子と回路基板とを接続するはんだバンプに熱ひずみが加わることになる。
【０００７】
その結果、良品の半導体素子が備えるはんだバンプにクラックが入り、回路基板と半導体素子との接続信頼性が著しく低下してしまう。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平６−７７２８６号公報
【特許文献２】特開２０１０−０００５３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
半導体装置の製造方法において、半導体装置の信頼性を向上させることを目的とする。
【課題を解決するための手段】
【００１０】
以下の開示の一観点によれば、回路基板の電極と半導体素子とを接続している錫を含むはんだバンプを、該はんだバンプの融点よりも低い温度に加熱する工程と、前記はんだバンプを加熱する工程の後、前記回路基板から前記半導体素子を外す工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
以下の開示によれば、はんだバンプをその融点よりも低い温度に加熱することで、該はんだバンプに機械的に脆弱な合金層が形成され、リペア対象の半導体素子を回路基板から簡単に外すことができる。
【００１２】
これにより、リペア時にはんだバンプをその融点以上の温度に加熱する必要がなくなるので、リペア対象ではない半導体素子のはんだバンプに熱ひずみが加わるのが抑制され、その熱ひずみが原因で半導体装置の信頼性が低下するのを抑制できる。
【図面の簡単な説明】
【００１３】
【図１】図１は、本願発明者が検討した半導体装置のリペア方法について模式的に示す断面図である。
【図２】図２は、第１実施形態においてリペアの対象となる半導体装置の断面図である。
【図３】図３は、第１実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図４】図４は、第１実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図５】図５は、第１実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図６】図６は、第１実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図７】図７（ａ）は、第１実施形態におけるエージング前のはんだバンプの拡大断面図であり、図７（ｂ）は、第１実施形態におけるエージング後のはんだバンプの拡大断面図である。
【図８】図８は、第１実施形態において、エージング時におけるはんだバンプの加熱時間により、はんだバンプと電極との接合強度比がどのように変わるのかを調査して得られた図である。
【図９】図９は、第１実施形態と比較例との相違を示す表である。
【図１０】図１０（ａ）は、第２実施形態におけるエージング前のはんだバンプの拡大断面図であり、図１０（ｂ）は、第２実施形態におけるエージング後のはんだバンプの拡大断面図である。
【発明を実施するための最良の形態】
【００１４】
本実施形態の説明に先立ち、本願発明者が行った検討結果について説明する。
【００１５】
一つの回路基板に複数の半導体素子を搭載してなる半導体装置は、MCM(Multi Chip Module)と呼ばれ、サーバ等の電子機器の高性能化に有用である。
【００１６】
MCMにおいては、複数の半導体素子のうちのいずれか一つでも不良となるとMCM自身が不良となってしまう。ここで、各半導体素子の製造歩留まりをYpとし、MCMが備える半導体素子の数をnとすると、MCMの製造歩留まりYtは、Yt＝(Yp)nとなることが知られている。
【００１７】
例えば、n＝4の場合であってYp＝95%のときは、Yt＝81%となる。同様に、n＝4の場合であってYp＝90%のときは、Yt＝65%となる。このように、半導体素子の数nが大きい場合には、半導体素子の製造歩留まりYpが僅かに減少しただけでも、MCMの製造歩留まりYtが大幅に低下してしまう。
【００１８】
MCMの製造歩留まりを向上させるには、回路基板に搭載した後に電気的試験で不良が発見された半導体素子を良品に交換するリペアを行うのが有用である。そのリペアにより、回路基板やその上に搭載された他の良品の半導体素子を廃棄する必要がなくなる。
【００１９】
特に、MCMで使用される回路基板や半導体素子は高価なものが多いため、リペアはMCMの低コスト化にも資することになる。
【００２０】
以下に、本願発明者が検討したリペア方法について説明する。
【００２１】
図１は、本願発明者が検討した半導体装置のリペア方法について模式的に示す断面図である。
【００２２】
リペアの対象となる半導体装置１０は、回路基板１の上に第１〜第３の半導体素子２〜４が搭載されたMCMであり、ここでは第２の半導体素子３に不良が見つかった場合を想定している。なお、第１の半導体素子２と第３の半導体素子４は良品である。
【００２３】
また、第２の半導体素子３と第３の半導体素子４は、いずれもはんだバンプ５を介して回路基板１の電極８と接続されている。
【００２４】
不良品である第２の半導体素子３を回路基板１から取り外すため、その第２の半導体素子３を囲う管状の治具７を用い、その治具７から第２の半導体素子３に選択的に熱風Hを送出する。その熱風Hの温度ははんだバンプ５の融点よりも高く、これにより第２の半導体素子３のはんだバンプ５が溶融し、作業者が回路基板１から第２の半導体素子３を外すことができる。
【００２５】
また、熱風Hは管状の治具７の内側に閉じ込められ、第２半導体素子３の横の良品の半導体素子２、４に熱風Hが当たるのを防止できると期待できる。
【００２６】
しかしながら、熱風Hの熱が回路基板１を伝って第２の半導体素子３の周囲に広がり、第１の半導体素子２や第３の半導体素子４が加熱されてしまう。
【００２７】
その結果、リペア対象ではない第３の半導体素子４のはんだバンプ５に熱ひずみが加わり、半導体装置１０に保障される寿命に至る前に点線円内のようにはんだバンプ５にクラックCが入り、半導体装置１０の信頼性が著しく低下してしまう。
【００２８】
特に、MCMにおいては複数の半導体素子が搭載されるため、リペアが一回で済むとは限らず複数回のリペアを行うことがある。本願発明者の経験によれば、４個の半導体素子を備えたMCMに対しては４回〜８回程度のリペアを行うことが普通である。このように何度もリペアを行うと、リペアのたびに良品の半導体素子のはんだバンプが加熱され、上記のようなクラックCの発生を助長してしまう。
【００２９】
以下に、このようにリペア対象ではない半導体素子のはんだバンプに加わる熱を低減し、半導体装置の信頼性を向上させることが可能な各実施形態について説明する。
【００３０】
（第１実施形態）
図２は、本実施形態においてリペアの対象となる半導体装置２０の断面図である。
【００３１】
この半導体装置２０は、回路基板２１の上に第１〜第３の半導体素子３１〜３３が搭載されたMCMである。第２の半導体素子３２と第３の半導体素子３３はフリップチップ実装により回路基板２１に搭載されており、回路基板２１の第１の電極２４と各半導体素子３２、３３の第２の電極２５とがはんだバンプ２３により接続される。
【００３２】
第１の電極２４の層構造は特に限定されない。この例では、図２の点線円内に示すように、ニッケル膜２４ａと金膜２４ｂとをこの順に積層して第１の電極２４とする。ニッケル膜２４ａの膜厚は例えば１μm〜１０μmであり、金膜２４ｂの膜厚は例えば０．０１μm〜３μmである。
【００３３】
同様に、第２の電極２５についても、膜厚が１μm〜１０μm程度のニッケル膜２５ａと膜厚が０．０１μm〜１μm程度の金膜２５ｂとをこの順に積層して形成する。
【００３４】
このように各電極２４、２５の最上層を金膜２４ｂ、２５ｂとすることで、各電極２４、２５の表面が酸化するのを防止できると共に、はんだバンプ２３の濡れ性を良好にすることができる。
【００３５】
また、はんだバンプ２３の材料としてはSnAgCuはんだを使用する。そのSnAgCuはんだにおける銀と銅の組成比は、はんだバンプ２３の融点や機械的な特性に応じて適宜選定すればよい。以下でははんだバンプ２３の融点が２１７℃程度となるように銀と銅の組成を選定する。
【００３６】
このはんだバンプ２３は概略球形であり、その直径は例えば１０μm〜１０００μm程度である。
【００３７】
なお、半導体装置２０の大きさは特に限定されないが、この例では回路基板２１として平面視で一辺の長さが２００mmの正方形のFR-4基板を用い、第２の半導体素子３２を平面視で一辺の長さが３０mmの正方形とする。
【００３８】
また、第２の半導体素子３２には、その周縁部分に上記の第２の電極２５が約１０００個設けられる。
【００３９】
本実施形態では、この半導体装置２０に対して以下のようにリペアを行うことで、信頼性の高い半導体装置を提供する。
【００４０】
図３〜図６は、本実施形態に係る半導体装置の製造途中の断面図である。
【００４１】
以下では、各半導体素子３１〜３３のうちで第２の半導体素子３２に不良が見つかり、その半導体素子３２を良品に交換することを想定している。なお、第１の半導体素子３１と第３の半導体素子３３は良品とする。
【００４２】
この場合、図３に示すように、不良が発見された第２の半導体素子３２を治具７で囲い、その治具７から半導体素子３２に熱風Hを送出して、治具７の下方のはんだバンプ２３を加熱する。
【００４３】
ここで、図１の例とは異なり、本工程ではその熱風Hの温度をはんだバンプ２３の融点よりも低くすることにより、はんだバンプ２３が溶融せずに固化した状態を維持する。このようにはんだの融点よりも低い温度に加熱することを以下ではエージングとも呼ぶ。
【００４４】
前述のようにはんだバンプ２３の融点が２１７℃の場合、エージングによるはんだバンプ２３の加熱温度は７０℃〜２００℃程度とすればよい。また、エージング時間は数十分〜１時間程度とする。
【００４５】
本実施形態では、エージングにより治具７の下方のはんだバンプ２３を１５０℃に加熱すると共に、そのエージング時間を１時間とする。
【００４６】
図７（ａ）は、エージング前のはんだバンプ２３の拡大断面図であり、図７（ｂ）はエージング後のはんだバンプ２３の拡大断面図である。
【００４７】
図７（ａ）に示すように、エージングの前においては、はんだバンプ２３と第１の電極２４との界面に第１の合金層２３ａが形成された状態となっている。
【００４８】
第１の合金層２３ａは、第１の電極２４にはんだバンプ２３を接合した際に形成されたものであって、ニッケル膜２４ａに由来するニッケルとはんだバンプ２３に由来する錫との合金層（NiSn層）である。
【００４９】
なお、第１の電極２４にはんだバンプ２３を接合する際には、金膜２４ｂに含まれる金がはんだバンプ２３に取り込まれるが、この時点では金ははんだバンプ２３内に分散しており、第１の合金層２３ａ内には金は殆ど含まれない。
【００５０】
一方、図７（ｂ）に示すように、上記のエージングを行うと、第１の合金層２３ａとはんだバンプ２３との間に更に第２の合金層２３ｂが形成される。
【００５１】
第２の合金層２３ｂは、エージング前にはんだバンプ２３に分散していた錫以外の金属原子が第１の合金層２３ａの表層に偏析することで形成される。偏析する金属としては、例えば、金膜２４ｂに由来してはんだバンプ２３に分散していた金や、はんだバンプ２３の材料の一部である銅がある。これにより、第２の合金層２３ｂは、第１の合金層２３ａに元々含まれていた錫とニッケルに加え、金と銅が含まれたSnNiAuCu合金層となる。
【００５２】
このように錫と銅と金とを含む第２の合金層２３ｂは、その下の第１の合金層２３ａと比較して機械的に脆弱であり、僅かな外力を与えただけでもその層内に破断面２３ｘが形成されることが明らかとなった。
【００５３】
そこで、本実施形態では、図４に示すように、エージングを行った第２の半導体素子３２に対して横から力を加えることによりはんだバンプ２３を破断させ、回路基板２１から半導体素子３２を取り外す。
【００５４】
本願発明者は、はんだバンプ２３の破断面２３ｘ（図７（ｂ）参照）をSEM/EPMA(Scanning Electron Microscope/ Electron Probe MicroAnalyser)で解析した。その結果、破断面２３ｘは、第２の合金層２３ｂの内部、又は第１の合金層２３ａと第２の合金層２３ｂとの間に位置することが確認された。
【００５５】
ここで、前述のようにエージングははんだバンプ２３の融点よりも低い温度でお行われるので、はんだバンプ２３の融点以上に加熱する図１の例と比較して、本実施形態ではリペア対象ではない第３の半導体素子３３が加熱され難くなる。
【００５６】
よって、リペア対象ではない良品の第３の半導体素子３３の下のはんだバンプ２３に不要な熱履歴が加わらず、そのはんだバンプ２３にクラックが入るのを防止することができる。
【００５７】
なお、このように第２の半導体素子３２を取り外す前に、回路基板２１をはんだバンプ２３の融点以上に加熱したのでは、図１の例のように熱ひずみに起因して第３の半導体素子３３のはんだバンプ２３にクラックが入るおそれがある。よって、図３の工程ではんだバンプ２３を加熱してから本工程で第２の半導体素子３２を取り外すまでの期間内に回路基板２１をはんだバンプ２３の融点以上に加熱する工程を行うのは避けるのが好ましい。
【００５８】
次に、図５に示すように、第２の半導体素子３２を取り外した部分の回路基板２１に残存するはんだバンプ２３をはんだ鏝で取り除く。その後、有機溶剤を用いて回路基板２１に残存するフラックスを除去し、回路基板２１の表面を清浄化する。なお、回路基板２１と第２の半導体素子３２との間にアンダーフィル樹脂が充填されている場合には、上記の有機溶剤でアンダーフィル樹脂を除去してもよい。
【００５９】
また、有機溶剤によって回路基板２１や良品の半導体素子３１、３３がダメージを受けてしまう場合には、はんだバンプ２３の融点よりも低い温度に回路基板２１を加熱することで、フラックスやアンダーフィル樹脂を軟化して除去してもよい。
【００６０】
その後、図６に示すように、回路基板２１においてリペア対象の第２の半導体素子３２を取り外した部分に、良品の第４の半導体素子３４をはんだバンプ２３を介して回路基板２１に搭載する。
【００６１】
なお、リペアは、不良の半導体素子をそれと同一種類の良品の半導体素子に交換する目的で行うので、第４の半導体素子３４は交換対象の第２の半導体素子３２と同じ種類である。
【００６２】
以上によりリペアが終了する。
【００６３】
上記した本実施形態によれば、図７（ｂ）に示したように、はんだバンプ２３をその融点よりも低い温度に加熱し、この状態を一定時間保持することで機械的に脆弱な第２の合金層２３ｂを形成することができる。
【００６４】
そのため、はんだバンプ２３をその融点以上の温度に加熱する図１の例と比較して、リペア対象ではない第３の半導体素子３３の温度を低減でき、不要な熱履歴が原因で当該半導体素子３３のはんだバンプ２３にクラックが入るのを抑制できる。
【００６５】
また、このように良品の半導体素子３３に熱的なダメージが入り難くなるので、リペア回数を増やしても当該半導体素子３３が不良になるおそれがなく、不良になった半導体素子３３を廃棄する必要がなくなる。
【００６６】
次に、本願発明者が行った調査について、図８を参照しながら説明する。
【００６７】
図８の調査では、図３のエージング時におけるはんだバンプ２３の加熱時間により、はんだバンプ２３と第１の電極２４との接合強度比がどのように変わるのかが調査された。なお、接合強度比は、エージング前の接合強度とエージング後の接合強度との比の百分率である。そして、接合強度は、半導体素子３２に対してその側方から荷重を印加し、第１の電極２４からはんだバンプ２３が剥離したときの当該荷重である。
【００６８】
また、この調査では、エージング時のはんだバンプ２３の加熱温度が１２５℃と１５０℃の各場合について上記の接合強度比を調べた。前述のように本実施形態に係るはんだバンプ２３の融点は２１７℃程度であるため、１２５℃と１５０℃のいずれの温度を採用した場合でも、エージング時におけるはんだバンプ２３の温度はその融点よりも低いことになる。
【００６９】
図８に示すように、１２５℃と１５０℃のいずれの温度においても加熱時間と共に接合強度比が低下することが明らかとなった。このような接合強度比の低下は、前述のようにはんだバンプ２３に機械的に脆弱な第２の合金層２３ｂ（図７（ｂ）参照）が形成されたためと考えられる。
【００７０】
第２の合金層２３ｂは、はんだバンプ２３内に分散していた金が偏析することで形成されるが、上記した第２の合金層２３ｂの脆弱さは主にその金によってもたらされると考えられる。
【００７１】
また、１５０℃の場合の方がグラフが急激に低下しており、エージング時にはんだバンプ２３の温度を高めることで短時間で接合強度を弱められることも明らかとなった。
【００７２】
なお、リペアに要する時間が数時間に及ぶと半導体装置の製造効率が低下するので、数十分〜１時間程度のエージングではんだバンプ２３の接合強度を弱められるように、エージング時のはんだバンプ２３の加熱温度を７０℃以上とするのが好ましい。
【００７３】
更に、本願発明者の計算結果によれば、第２の半導体素子３２に対して５回リペアを行っても、その半導体素子３２の隣の良品の第３の半導体素子３３においては、はんだバンプ２３の寿命が１０年以上となることも明らかとなった。
【００７４】
（比較例）
次に、第１実施形態に対する比較例について説明する。
【００７５】
本比較例では、第１実施形態で説明した第２の半導体素子３２に対し、はんだバンプ２３の融点（約２１７℃）よりも高い３２０℃の温度にはんだバンプ２３を加熱して溶融させ、リペア対象の半導体素子３２を吸着して回路基板２１から引き剥がした。
【００７６】
なお、このようにはんだバンプ２３を加熱する前に、はんだバンプ２３をその融点以上の温度に速やかに加熱できるように回路基板２１に対して予備加熱を行った。その予備加熱の温度は約１５０℃とした。
【００７７】
第１実施形態と本比較例との相違を図９に示す。
【００７８】
図９に示すように、本比較例においては、第２の半導体素子３２に対してリペアを５回行ったところ、隣の良品の第３の半導体素子３３において、熱ひずみが原因とみられる断線がはんだバンプ２３に発生した。その結果、リペア対象ではない第３の半導体素子３３のはんだバンプ２３の寿命が５年以下となってしまうことが明らかとなった。
【００７９】
これに対し、第１実施形態においては、前述のように第３の半導体素子３３のはんだバンプ２３の寿命が１０年以上となり、比較例よりも長期にわたって半導体装置２０の信頼性が維持できる。
【００８０】
なお、図９において、第１実施形態の加熱温度の下限（１２５℃）と上限（１５０℃）は、図８の調査結果における各温度（１２５℃、１５０℃）と同一である。第１実施形態の加熱温度はこれに限定されず、前述のようにはんだバンプ２３の融点よりも低く、かつ、７０℃以上の温度にはんだバンプ２３を加熱し得る。
【００８１】
（第２実施形態）
第１実施形態では、前述のようにエージング温度をはんだバンプ２３の融点よりも低くすることで、リペア対象ではない第３の半導体素子３３のはんだバンプ２３に熱ひずみが入り難くした。
【００８２】
その熱ひずみを更に低減するには、はんだバンプ２３の材料としてその融点がなるべく低いものを使用するのが好ましい。
【００８３】
そこで、本実施形態では、低融点化に有用なビスマスが添加されたSnBiはんだをはんだバンプ２３の材料として使用する。錫とビスマスの組成比にもよるが、このはんだバンプ２３の融点は１４９℃程度であり、第１実施形態の融点（約２１７℃）よりも低い。
【００８４】
図１０（ａ）は、エージング前の本実施形態に係るはんだバンプ２３の拡大断面図であり、図１０（ｂ）はエージング後のはんだバンプ２３の拡大断面図である。
【００８５】
なお、図１０（ａ）、（ｂ）において、第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
【００８６】
図１０（ａ）に示すように、エージング前においては、第１実施形態と同様にはんだバンプ２３と第１の電極２４の界面に第１の合金層２３ａとしてNiSn層が形成される。
【００８７】
このはんだバンプ２３に対してエージングを行うと、図１０（ｂ）に示すように、第１の合金層２３ａとはんだバンプ２３との間に更に第２の合金層２３ｂが形成される。
【００８８】
エージングは、はんだバンプ２３の融点（約１４９℃）よりも低い温度で行われる。この例では、はんだバンプ２３を１００℃程度の温度に１時間加熱することでエージングを行い、第２の合金層２３ｂを形成する。
【００８９】
第２の合金層２３ｂは、エージング前にはんだバンプ２３に分散していた錫以外の金属原子が第１の合金層２３ａの表層に偏析することで形成される。本実施形態において偏析する金属としては、金膜２４ｂに由来してはんだバンプ２３に分散していた金と、はんだバンプ２３の材料の一部であるビスマスがある。これにより、第２の合金層２３ｂは、第１の合金層２３ａに元々含まれていた錫とニッケルに加え、金とビスマスが含まれたSnNiAuBi合金層となる。
【００９０】
錫と金とビスマスとを含む第２の合金層２３ｂは、その下の第１の合金層２３ａと比較して機械的に脆弱であり、僅かな外力を与えただけでもその層内に破断面２３ｘが形成され、リペア対象の半導体素子２２を回路基板２１から簡単に取り外すことができる。
【００９１】
本願発明者の調査によると、はんだバンプ２３の破断面２３ｘをSEM/EPMAで解析した結果、破断面２３ｘは、第２の合金層２３ｂの内部、又は第１の合金層２３ａと第２の合金層２３ｂとの間に位置することが確認された。
【００９２】
以上説明した本実施形態によれば、ビスマスにより融点が低くされたはんだバンプ２３を使用するので、エージング時のはんだバンプ２３の温度を第１実施形態よりも低くできる。その結果、リペア対象となっていない良品の半導体素子が受ける熱的なダメージを第１実施形態よりも低減することが可能となる。
【００９３】
本願発明者の計算結果によれば、同一の半導体素子に対して５回リペアを行っても、その半導体素子の隣の良品の半導体素子においては、はんだバンプ２３の寿命が１０年以上となることも明らかとなった。
【００９４】
以上説明した各実施形態に関し、更に以下の付記を開示する。
【００９５】
（付記１）  回路基板の電極と半導体素子とを接続している錫を含むはんだバンプを、該はんだバンプの融点よりも低い温度に加熱する工程と、
前記はんだバンプを加熱する工程の後、前記回路基板から前記半導体素子を外す工程と、
を有する半導体装置の製造方法。
【００９６】
（付記２）  前記はんだバンプを加熱する工程の前において、前記はんだバンプ中に金が分散していると共に、前記電極と前記はんだバンプとの間に、前記電極と前記はんだバンプの各々の材料の第１の合金層が形成されており、
前記はんだバンプを加熱する工程により、前記金を含む第２の合金層が前記第１の合金層の上に形成されることを特徴とする付記１に記載の半導体装置の製造方法。
【００９７】
（付記３）  前記電極はニッケル膜を有し、
前記第１の合金層は、錫とニッケルとの合金層であることを特徴とする付記２に記載の半導体装置の製造方法。
【００９８】
（付記４）  前記はんだバンプは、錫、銀、及び銅を含むことを特徴とする付記１乃至付記３のいずれかに記載の半導体装置の製造方法。
【００９９】
（付記５）  前記はんだバンプは、錫とビスマスとを含むことを特徴とする付記１乃至付記３のいずれかに記載の半導体装置の製造方法。
【０１００】
（付記６）  前記はんだバンプを加熱する工程の後であって、前記半導体素子を外す工程の前に、前記はんだバンプの融点以上の温度に前記回路基板を加熱する工程を行わないことを特徴とする付記１乃至付記５のいずれかに記載の半導体装置の製造方法。
【０１０１】
（付記７）  前記はんだバンプを加熱する工程において、前記はんだバンプを７０℃以上に加熱することを特徴とする付記１乃至付記６のいずれかに記載の半導体装置の製造方法。
【０１０２】
（付記８）  前記半導体素子を外す工程の後、該半導体素子を外した部分の前記回路基板に、前記半導体素子とは別の半導体素子をはんだバンプを介して接続する工程を更に有することを特徴とする付記１乃至付記７のいずれかに記載の半導体素子の製造方法。
【０１０３】
（付記９）  前記はんだバンプを加熱する工程の前において、複数の前記半導体素子が前記はんだバンプで前記回路基板に接続されており、
前記はんだバンプを加熱する工程において、複数の前記半導体素子のうちの一の該半導体素子の前記はんだバンプを加熱することを特徴とする付記１乃至付記８のいずれかに記載の半導体装置の製造方法。
【符号の説明】
【０１０４】
１…回路基板、２〜４…第１〜第３の半導体素子、５、２３…はんだバンプ、７…治具、８…第１の電極、１０、２０…半導体装置、２１…回路基板、２３ａ…第１の合金層、２３ｂ…第２の合金層、２３ｘ…破断面、２４…第１の電極…２４ａ、２５ａ…ニッケル膜、２４ｂ、２５ｂ…金膜、３１〜３３…第１〜第３の半導体素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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