(57)【要約】【課題】コンパレータによる電力消費を抑え、変換効率の高いＤＣ−ＤＣコンバータを提供することを目的とする。【解決手段】本発明の一つの実施形態によれば、出力電圧のフィードバック電圧ＶＦＢと参照電圧ＶＲＥＦを比較する比較回路８を有する。前記比較回路の出力信号に応じて前記出力電圧ＶＯＵＴを制御する制御回路１０を有する。前記比較回路８はクロック信号ＣＬＫに応答して離散時間動作を行う。前記クロック信号ＣＬＫの周波数は、負荷状態により調整されるＤＣ−ＤＣコンバータが提供される。【選択図】図１
2015097460.tif 000002
【特許請求の範囲】
【請求項１】
出力電圧のフィードバック電圧と参照電圧を比較する比較回路を有し、前記比較回路の出力信号に応じて前記出力電圧を制御する制御回路を備えるＤＣ−ＤＣコンバータにおいて、前記比較回路は離散時間動作を行うことを特徴とするＤＣ−ＤＣコンバータ。
【請求項２】
前記比較回路にクロック信号を供給するクロック信号供給手段を備え、前記比較回路は前記クロック信号に応答して前記離散時間動作を行うことを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
【請求項３】
前記出力電圧が供給される負荷の動作モードを切替えるモード切替信号に応じて前記クロック信号の周波数が調整されることを特徴とする請求項２に記載のＤＣ−ＤＣコンバータ。
【請求項４】
出力電流に応じたフィードバック信号を予め設定された閾値と比較する比較手段を有し、前記比較手段の出力信号に応じて前記クロック信号の周波数が調整されることを特徴とする請求項２に記載のＤＣ−ＤＣコンバータ。
【請求項５】
前記比較回路は、
前記フィードバック電圧と前記参照電圧が供給される差動対を構成する第１及び第２のＭＯＳトランジスタと、
前記第１及び前記第２のＭＯＳトランジスタにバイアス電流を供給する電流源回路と、
を有し、前記クロック信号に応答して前記電流源回路がオン／オフすることにより前記離散時間動作を行うことを特徴とする請求項１から４のいずれか一項に記載のＤＣ−ＤＣコンバータ。
【請求項６】
直流入力電圧が印加される入力端子と前記出力電圧が印加される出力端子間に接続されるハイサイドスイッチを備え、前記制御回路は、前記比較回路の出力信号に応答して、前記ハイサイドスイッチをオンさせる期間が一定の駆動信号を生成することを特徴とする請求項１から５のいずれか一項に記載のＤＣ−ＤＣコンバータ。
【請求項７】
前記ハイサイドスイッチの一端が前記入力端子に接続され、前記ハイサイドスイッチの他端が接続される出力ノードと、
前記出力ノードと接地電位間に接続されるローサイドスイッチと、
前記出力ノードの電位と前記接地電位を比較する第２の比較回路と、
を更に備え、前記出力ノードの電位が前記接地電位より高くなる場合に前記第２の比較回路から出力される信号により前記制御回路を制御して、前記ローサイドスイッチをオフにすることを特徴とする請求項６に記載のＤＣ−ＤＣコンバータ。
【請求項８】
入力電圧が印加される入力端子と、
負荷に出力電圧を供給する出力端子と、
前記入力端子と前記出力端子間に主電流路が接続されるスイッチングトランジスタと、
前記出力電圧のフィードバック電圧と参照電圧を比較する比較回路と、
前記比較回路の出力信号に応じて前記出力電圧を制御する制御回路と、
を備えるＤＣ−ＤＣコンバータにおいて、前記比較回路は離散時間動作を行うことを特徴とするＤＣ−ＤＣコンバータ。
【請求項９】
前記制御回路は、前記比較回路の出力信号に応答して前記スイッチングトランジスタを一定時間オンさせる駆動信号を生成することを特徴とする請求項８に記載のＤＣ−ＤＣコンバータ。
【請求項１０】
直流入力電圧が印加される入力端子と、
出力電圧が供給される出力端子と、
前記入力端子と前記出力端子間にソース・ドレイン流路が接続されるスイッチングトランジスタと、
前記出力電圧のフィードバック電圧と参照電圧を比較する比較回路と、
前記比較回路を離散時間動作させるクロック信号を供給するクロック信号供給手段と、
前記比較回路の出力信号に応じて前記スイッチントランジスタをオン／オフさせる駆動信号を出力する制御回路と、
を備え、
前記スイッチングトランジスタのスイッチング周波数の最大値は、前記クロック信号の周波数以下になるように制御されることを特徴とするＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
従来、直流入力電圧を参照電圧に等しくする制御を行うＤＣ−ＤＣコンバータにおいて、スイッチングトランジスタをオンさせる信号の周波数を一定にしてパルス幅を制御するパルス幅変調（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｒａｔｉｏｎ：以降ＰＷＭ）方式とパルス幅は一定にして周波数を制御するパルス周波数変調（Ｐｕｌｓｅ  Ｆｒｅｑｕｅｎｃｙ  Ｍｏｄｕｒａｔｉｏｎ：以降ＰＦＭ）方式が知られている。
【０００３】
重負荷時にはＰＷＭ方式による制御を行い、軽負荷時にはスイッチングトランジスタのスイッチング回数を減らすことの出来るＰＦＭ方式による制御に切替える技術もある。しかしながら、消費電力を抑えたＰＦＭ方式においても、負荷の状態を監視する為に定常電流で動作するコンパレータが一般的に使用される。コンパレータによる電力消費を抑え、変換効率を高める上で改善の余地が有る。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−２３６７３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一つの実施形態は、コンパレータによる電力消費を抑え、変換効率の高いＤＣ−ＤＣコンバータを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一つの実施形態によれば、出力電圧のフィードバック電圧と参照電圧を比較する比較回路を有する。前記比較回路の出力信号に応じて前記出力電圧を制御する制御回路を有する。前記比較回路は離散時間動作を行うＤＣ−ＤＣコンバータが提供される。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１の実施形態のＤＣ−ＤＣコンバータと動作波形を示す図である。
【図２】図２は、コンパレータの一つの実施形態を示す図である。
【図３】図３は、第２の実施形態のＤＣ−ＤＣコンバータを示す図である。
【図４】図４は、第３の実施形態のＤＣ−ＤＣコンバータを示す図である。
【図５】図５は、コンパレータの他の実施形態と動作波形を示す図である。
【図６】図６は、コンパレータの更に他の実施形態と動作波形を示す図である。
【図７】図７は、コンパレータに使用される遅延セルの実施形態を示す図である。
【図８】図８は、第４の実施形態のＤＣ−ＤＣコンバータを示す図である。
【図９】図９は、フィルタの実施形態を示す図である。
【図１０】図１０は、第５の実施形態のＤＣ−ＤＣコンバータと動作波形を示す図である。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態にかかるＤＣ−ＤＣコンバータを詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００９】
（第１の実施形態）
図１は、第１の実施形態のＤＣ−ＤＣコンバータと動作波形を示す図である。図１（Ａ）に示す本実施形態のＤＣ−ＤＣコンバータは、直流入力電圧ＶＩＮが印加される入力端子１と、出力電圧ＶＯＵＴが出力される出力端子２を有する。入力端子１には、ハイサイドスイッチを構成するＰＭＯＳトランジスタ４のソース電極が接続され、出力ノード３には、ＰＭＯＳトランジスタ４のドレイン電極が接続される。出力ノード３には、ローサイドスイッチを構成するＮＭＯＳトランジスタ５のドレイン電極が接続され、ＮＭＯＳトランジスタ５のソース電極には、接地電位ＶＳＳが供給される。
【００１０】
出力ノード３には、インダクタ６の一端が接続され、インダクタ６の他端は、出力端子２に接続される。出力端子２には、コンデンサ７の一端が接続され、コンデンサ７の他端は接地される。出力端子２には、出力電圧ＶＯＵＴが供給される負荷１４が接続される。
【００１１】
出力電圧ＶＯＵＴは、コンパレータ８の反転入力端（−）にフィードバック電圧ＶＦＢとして供給される。尚、出力電圧ＶＯＵＴを分圧してフィードバックする構成でも良い。コンパレータ８の非反転入力端（＋）には、参照電圧源９が接続され、参照電圧ＶＲＥＦが印加される。ＤＣ−ＤＣコンバータは、出力電圧ＶＯＵＴを参照電圧ＶＲＥＦに等しくする制御を行う。コンパレータ８には、クロック信号入力端子１３に供給されるクロック信号ＣＬＫが供給される。コンパレータ８は、クロック信号ＣＬＫが供給された時だけ動作してフィードバック電圧ＶＦＢと参照電圧ＶＲＥＦの比較結果を出力する、離散時間動作を行う。
【００１２】
コンパレータ８の出力信号は、制御回路１０を構成するパルス生成部１１に供給される。パルス生成部１１は、例えば、単安定マルチバイブレータ（図示せず）で構成され、コンパレータ８からの出力信号に応答して、Ｈｉｇｈレベルの期間Ｔが一定のパルス信号を１個出力する。パルス生成部１１のパルス信号ＰＧは、駆動制御部１２に供給される。駆動制御部１２では、パルス生成部１１のパルス信号ＰＧに応答して、ハイサイドスイッチを構成するＰＭＯＳトランジスタ４とローサイドスイッチを構成するＮＭＯＳトランジスタ５を交互にオン／オフさせる駆動信号ＰＰ及びＰＮを夫々のＭＯＳトランジスタのゲート電極に供給する。ハイサイドスイッチを構成するＰＭＯＳトランジスタ４に供給される駆動信号ＰＰは、パルス信号ＰＧに応じてＰＭＯＳトランジスタ４をオンにする期間が一定（ｃｏｎｓｔａｎｔ  ＯＮ  ｔｉｍｅ）である。すなわち、本実施形態の場合、Ｌｏｗレベルの期間が一定のパルス信号である。尚、駆動制御部１２では、ハイサイドスイッチを構成するＰＭＯＳトランジスタ４とローサイドスイッチを構成するＮＭＯＳトランジスタ５が同時にオンとなることを防止するデッドタイム期間を設けて駆動信号ＰＰとＰＮを出力する。
【００１３】
同図（Ｂ）は、第１の実施形態の動作波形を概略的に示す。同図の（ｉ）は、フィードバック電圧ＶＦＢと参照電圧ＶＲＥＦを示す。同図の（ｉｉ）は、クロック信号ＣＬＫを示しており、タイミングｔ１、ｔ２、及びｔ３でコンパレータ８に供給される。同図の（ｉｉｉ）は、コンパレータ８の出力信号を示す。タイミングｔ２での比較動作時のみ、フィードバック電圧ＶＦＢが参照電圧ＶＲＥＦより低いため、コンパレータ８からＨｉｇｈレベルの信号が出力される。パルス生成部１１は、コンパレータ８の出力信号に応答して、Ｈｉｇｈレベルの期間Ｔが一定のパルス信号ＰＧを１個出力する（同図の（ｉｖ））。駆動制御部１２は、パルス生成部１１の出力パルス信号に応答して、ＰＭＯＳトランジスタ４をオンさせる駆動信号ＰＰ（同図の（ｖ））とＮＭＯＳトランジスタ５をオンさせる駆動信号ＰＮ（同図の（ｖｉ））を出力する。コンパレータ８によるフィードバック電圧ＶＦＢと参照電圧ＶＲＥＦの比較動作を伴う一連の動作により、出力電圧ＶＯＵＴを参照電圧ＶＲＥＦに等しくする制御が行われる。
【００１４】
本実施形態においては、フィードバック電圧ＶＦＢと参照電圧ＶＲＥＦを比較するコンパレータ８は、クロック信号ＣＬＫが供給される期間のみ動作する。すなわち、クロック信号ＣＬＫの供給される限定された期間のみ電流を消費する。また、コンパレータ８からは、フィードバック電圧ＶＦＢが参照電圧ＶＲＥＦよりも低い場合のみ、コンパレータ８から出力信号が出力され、ＰＭＯＳトランジスタ４とＮＭＯＳトランジスタ５のスイッチング動作が行われる。すなわち、ＰＭＯＳトランジスタ４とＮＭＯＳトランジスタ５のスイッチング周波数の最大値は、クロック信号ＣＬＫの周波数以下に制限される為、ＰＭＯＳトランジスタ４とＮＭＯＳトランジスタ５のスイッチング動作に伴う消費電力を低減することができる。軽負荷時のように出力電流ＩＯＵＴが小さい場合、消費電力が低減されることにより、変換効率を大幅に改善することが出来る。本実施形態は、ハイサイドスイッチとローサイドスイッチのスイッチング周波数を変化させることにより出力電圧を制御するＰＦＭ制御に属するが、比較動作を行うコンパレータ８自体をクロック信号ＣＬＫが供給される時だけ動作させる離散時間動作の構成である為、消費電力の大幅な軽減を行うことが出来る。
【００１５】
例えば、入力電圧ＶＩＮが５Ｖ、出力電圧ＶＯＵＴが１Ｖ、出力電流ＩＯＵＴが１００μＡの降圧型ＤＣ−ＤＣコンバータの場合について考察する。このとき連続時間動作のコンパレータを用いると、コンパレータの消費電流は１０μＡ程度で、消費電力は、５０μＷとなる。これに対し、本実施形態による離散時間動作のコンパレータの場合には、クロック信号ＣＬＫ毎に、１０００μＡが１０ｎＳ（秒）程度流れる。出力電流ＩＯＵＴを１００μＡにするためには１ＫＨｚ程度でコンパレータを動作させればよいため、コンパレータの消費電力は１０００μＡ×１０ｎＳ×５Ｖ×１０００／Ｓ（秒）＝５０ｎＷとなり、連続時間動作のコンパレータの１／１０００の消費電力となる。コンパレータ以外の要因による電力損失を１０μＷ程度と想定して、変換効率を比較すると以下のようになる。
【００１６】
まず連続時間動作のコンパレータを用いた場合の変換効率は、
１００μＡ×１Ｖ／（１００μＡ×１Ｖ＋１０μＷ＋５０μＷ）＝６２．５％  
・・・  （１）
これに対し本実施形態の離散時間動作のコンパレータを用いた場合の変換効率は、
１００μＡ×１Ｖ／（１００μＡ×１Ｖ＋１０μＷ＋５０ｎＷ）＝９０．９％
・・・  （２）
上記式（１）と式（２）の比較から明らかな通り、コンパレータ８をクロック信号ＣＬＫに応じて離散時間動作する構成とすることにより変換効率が大幅に改善される。
【００１７】
図２は、コンパレータの一つの実施形態を示す図である。本実施形態のコンパレータ８は、差動対を構成するＮＭＯＳトランジスタ８０と８１を有する。ＮＭＯＳトランジスタ８０のゲート電極は、参照電圧ＶＲＥＦが印加される端子８６に接続され、ＮＭＯＳトランジスタ８１のゲート電極は、フィードバック電圧ＶＦＢが供給される端子８７に接続される。ＮＭＯＳトランジスタ８０と８１のソース電極は相互に接続され、ＮＭＯＳトランジスタ８４のドレイン電極に接続される。ＮＭＯＳトランジスタ８４のソース電極はＮＭＯＳトランジスタ８５のドレイン電極に接続され、ＮＭＯＳトランジスタ８５のソース電極には接地電位ＶＳＳが印加される。ＮＭＯＳトランジスタ８４のゲート電極は、バイアス電圧ＶＢが供給される端子８０１に接続される。ＮＭＯＳトランジスタ８４とＮＭＯＳトランジスタ８５は、コンパレータ８の電流源回路８００を構成する。ＮＭＯＳトランジスタ８０のドレイン電極は、ＰＭＯＳトランジスタ８２のドレイン電極とゲート電極に接続される。ＰＭＯＳトランジスタ８２のソース電極は電源電圧ＶＤＤが印加される端子８８に接続される。ＰＭＯＳトランジスタ８２のゲート電極は、ＰＭＯＳトランジスタ８３のゲート電極に接続される。ＰＭＯＳトランジスタ８３のソース電極は端子８８に接続され、ドレイン電極は出力端子８９に接続される。
【００１８】
ＮＭＯＳトランジスタ８５のゲート電極は、クロック信号ＣＬＫが供給される端子８０２に接続される。クロック信号ＣＬＫがＨｉｇｈレベルの時にＮＭＯＳトランジスタ８５がオンとなり、電流源回路８００からのバイアス電流が差動対を構成するＮＭＯＳトランジスタ８０と８１に供給される。コンパレータ８は、電流源回路８００からバイアス電流が供給される期間のみ動作する。すなわち、コンパレータ８は、クロック信号ＣＬＫに応じた離散時間動作を行う。コンパレータ８の離散時間動作によるフィードバック電圧ＶＦＢと参照電圧ＶＲＥＦの比較結果が、出力端子８９から出力される。すなわち、フィードバック電圧ＶＦＢが参照電圧ＶＲＥＦより低いとき、出力端子８９の出力がＨｉｇｈレベルとなる。
【００１９】
（第２の実施形態）
図３は、第２の実施形態のＤＣ−ＤＣコンバータを示す図である。既述の実施形態に対応する構成要素には同一の符号を付し、説明を省略する。本実施形態は、クロック生成回路２０を有する。クロック生成回路２０は、例えば、集積化の出来るリングオシレータ（図示せず）と分周器（図示せず）で構成される。ＤＣ−ＤＣコンバータを半導体基板上に実装する場合に好適する。クロック生成回路２０には、モード切替信号ｍｏｄｅが供給される。モード切替信号ｍｏｄｅは、例えば、負荷１４の動作モードを、出力電流ＩＯＵＴが増える重負荷モードに切替える、あるいは、逆に出力電流ＩＯＵＴが減る軽負荷モードに切替える切替信号である。負荷１４の動作モードが重負荷モードになる場合に、クロック生成回路２０からのクロック信号ＣＬＫの周波数を高めることにより、出力電流ＩＯＵＴを増やすことが可能となり、負荷変動を先取りした制御を行うことが出来る。重負荷モードへの切替の場合には、例えば、モード切替信号ｍｏｄｅにより、クロック生成回路２０を構成するリングオシレータの発振周波数を高める制御、あるいは、分周器の分周比を下げる制御を行う。
【００２０】
本実施形態によれば、モード切替信号ｍｏｄｅに応じてコンパレータ８に供給するクロック信号ＣＬＫの周波数を制御することにより、負荷変動を先取りして出力電流ＩＯＵＴを制御することが可能となる。コンパレータ８からのＨｉｇｈレベルの出力信号に応答してパルス生成部１１が１個のパルス信号ＰＧを出力し、そのパルス信号ＰＧに応答して、駆動制御部１２がＰＭＯＳトランジスタ４とＮＭＯＳトランジスタ５を駆動する駆動信号ＰＰとＰＮを出力する構成とした場合、ＰＭＯＳトランジスタ４とＮＭＯＳトランジスタ５のスイッチング周波数は最大でもコンパレータ８に供給されるクロック信号ＣＬＫの周波数となる。従って、クロック信号ＣＬＫの周波数を低く抑えることによりＰＭＯＳトランジスタ４とＮＭＯＳトランジスタ５のスイッチング動作による消費電力を抑制することが出来る。
【００２１】
（第３の実施形態）
図４は、第３の実施形態のＤＣ−ＤＣコンバータを示す図である。既述の実施形態に対応する構成要素には同一の符号を付し、説明を省略する。本実施形態は、周波数調整回路２１を有する。周波数調整回路２１は、例えば、カウンタ（図示せず）で構成され、カウント値が所定の値に達したときにクロック信号ＣＬＫを出力する。周波数調整回路２１には、例えば、水晶発振器（図示せず）からのクロック信号ＣＬＫＯが供給される。周波数調整回路２１には、モード切替信号ｍｏｄｅが供給される。モード切替信号ｍｏｄｅは、例えば、負荷１４の動作モードを、出力電流ＩＯＵＴが増える重負荷モードに切替える、あるいは、逆に出力電流ＩＯＵＴが減る軽負荷モードに切替える切替信号である。モード切替信号ｍｏｄｅにより周波数調整回路２１がクロック信号ＣＬＫを出力するカウント値が調整されることにより、周波数調整回路２１の分周比が調整される。
【００２２】
本実施形態によれば、外部から供給されるクロック信号ＣＬＫＯの周波数を、モード切替信号ｍｏｄｅに応じて周波数調整回路２１で調整してコンパレータ８に供給することにより、負荷１４の動作モードの切替に応じて出力電流ＩＯＵＴを調整することが可能である。また、外部クロック信号ＣＬＫＯとして、水晶発振器等で生成された高精度のクロック信号を利用することが出来るため、出力制御の精度を高めることが出来る。
【００２３】
図５は、コンパレータの他の実施形態と動作波形を示す図である。図５（Ａ）は、遅延セルを利用したコンパレータ８の一つの実施形態を示す図である。例えばインバータで構成される遅延セルは、供給されるバイアス電圧、あるいはバイアス電流に応じて信号伝播速度が変化し、供給されるバイアス電圧が高い程、あるいは、バイアス電流が大きい程、信号伝播速度が速い。供給されるバイアス電圧、あるいは、バイアス電流の違いによって遅延セル列間に生じる信号伝播の遅延時間の差を検知することにより、供給される電圧の大小関係を比較することが出来る。本実施形態のコンパレータ８は、第１の遅延セル列１１０と第２の遅延セル列１２０を有する。第１の遅延セル列１１０は、直列接続された５つのインバータ（１１１から１１５）を有する。第１の遅延セル列１１０の各インバータは端子１００に供給されるフィードバック電圧ＶＦＢでバイアスされる。第２の遅延セル列１２０は、直列接続された４つのインバータ（１２１から１２４）を有する。第２の遅延セル列１２０の各インバータは、端子１０１に供給される参照電圧ＶＲＥＦでバイアスされる。第１の遅延セル列１１０の第１番目のインバータ１１１と第２の遅延セル列１２０の第１番目のインバータ１２１には、端子１０２に供給されるクロック信号ＣＬＫが供給される。
【００２４】
コンパレータ８は、Ｄ型フリップフロップ回路１０４を有する。Ｄ型フリップフロップ回路１０４のＤ端子には、第１の遅延セル列１１０の出力信号ＶＦが、５番目のインバータ１１５から供給される。Ｄ型フリップフロップ回路１０４のクロック端子ｃｌｋには、第２の遅延セル列１２０の出力信号ＶＲが、４番目のインバータ１２４から供給される。Ｄ型フリップフロップ回路１０４のリセット端子ｒｅｓｅｔには、クロック信号ＣＬＫが供給される。
【００２５】
同図（Ｂ）は、コンパレータ８の動作波形を概略的に示す。同図（ｉ）は、供給されるクロック信号ＣＬＫを示す。同図（ｉｉ）は、第１の遅延セル列１１０の出力信号ＶＦを示している。クロック信号ＣＬＫが、５つのインバータ（１１１から１１５）で遅延され、出力信号ＶＦとしてＤ型フリップフロップ回路１０４のＤ端子に入力される。第１の遅延セル列１１０は奇数個のインバータを備えるため、クロック信号ＣＬＫの電位関係が反転されてＤ型フリップフロップ回路１０４のＤ端子に入力される。同図（ｉｉｉ）は、第２の遅延セル列１２０の出力信号ＶＲを示している。クロック信号ＣＬＫが、４つのインバータ（１２１から１２４）で遅延され、出力信号ＶＲとしてＤ型フリップフロップ回路１０４のクロック端子ｃｌｋに入力される。同図（ｉｖ）は、Ｄ型フリップフロップ回路１０４のＱ端子から出力端子１０３に出力される出力信号ＯＵＴを示す。
【００２６】
出力信号ＯＵＴは、出力信号ＶＲが立ち上るタイミングでの出力信号ＶＦのレベルに応じてＨｉｇｈレベルもしくはＬｏｗレベルになり、リセット端子ｒｅｓｅｔに供給されるクロック信号ＣＬＫの立下りに応答してＬｏｗレベルになる。この出力信号ＯＵＴが、ＤＣ−ＤＣコンバータの制御回路１０に供給される。尚、参照電圧ＶＲＥＦでバイアスされる第２の遅延セル列１２０の出力信号ＶＲがフィードバック電圧ＶＦＢでバイアスされる第１の遅延セル列１１０の出力信号ＶＦの立下りより先にＤ型フリップフロップ回路１０４のクロック端子ｃｌｋに到達していない場合には、出力信号ＯＵＴは、出力されない。第１の遅延セル列１１０と第２の遅延セル列１２０の信号伝播の遅延時間は、バイアス電圧として印加されるフィードバック電圧ＶＦＢと参照電圧ＶＲＥＦに応じて変化する為、例えば、フィードバック電圧ＶＦＢと参照電圧ＶＲＥＦの大小関係を比較して、フィードバック電圧ＶＦＢが参照電圧ＶＲＥＦより低い場合のみ出力信号ＯＵＴを出力するコンパレータ８を構成することが出来る。
【００２７】
遅延セルで構成したコンパレータ８は、クロック信号ＣＬＫが供給される期間のみ動作する。すなわち、クロック信号ＣＬＫに応じて離散時間動作を行う。例えば、遅延セルをＣＭＯＳインバータで構成した場合、クロック信号ＣＬＫの立上り、あるいは、クロック信号ＣＬＫの立下りの極短い時間においてのみＣＭＯＳインバータは動作する為、消費電力が低減される。
【００２８】
図６は、コンパレータの他の実施形態と動作波形を示す図である。既述の実施形態に対応する構成要素には同一符号を付し、説明を省略する。同図（Ａ）に示す本実施形態のコンパレータ８は、第１の遅延セル列１１０の出力信号ＶＦと第２の遅延セル列１２０の出力信号ＶＲを入力とするＮＡＮＤ回路６０を有する。ＮＡＮＤ回路６０の出力信号Ａは、ラッチ回路６１に供給される。ラッチ回路６１は、２つのＮＡＮＤ回路６２と６３を有する。ＮＡＮＤ回路６２の一方の入力端に、ＮＡＮＤ回路６０の出力端が接続される。ＮＡＮＤ回路６２の出力端はＮＡＮＤ回路６３の一方の入力端に接続される。ＮＡＮＤ回路６３の出力端は、ＮＡＮＤ回路６２の他の入力端に接続される。ＮＡＮＤ回路６３の他の入力端には、クロック信号ＣＬＫが供給される。ＮＡＮＤ回路６３の出力端が、インバータ６４を介して出力端子６５に接続される。
【００２９】
同図（Ｂ）は、本実施形態のコンパレータ８の動作波形を概略的に示す。同図（ｉ）は、供給されるクロック信号ＣＬＫを示す。同図（ｉｉ）は、第１の遅延セル列１１０の出力信号ＶＦを示している。クロック信号ＣＬＫが、５つのインバータ（１１１から１１５）で遅延され、出力信号ＶＦとしてＮＡＮＤ回路６０の一方の入力端に供給される。奇数個のインバータを備えるため、クロック信号ＣＬＫの電位関係が反転されてＮＡＮＤ回路６０に入力される。同図（ｉｉｉ）は、第２の遅延セル列１２０の出力信号ＶＲを示している。クロック信号ＣＬＫが、４つのインバータ（１２１から１２４）で遅延され、ＮＡＮＤ回路６０の他の入力端に出力信号ＶＲとして入力される。同図（ｉｖ）は、ＮＡＮＤ回路６０の出力信号Ａを示す。ＮＡＮＤ回路６０の出力信号Ａは、第２の遅延セル列１２０の出力信号ＶＲの立上りでＬｏｗレベルになり、第１の遅延セル列１１０の出力信号ＶＦの立下りでＨｉｇｈレベルになる。同図（ｖ）は、ラッチ回路６１の出力信号がインバータ６４で反転されて出力端子６５から出力される信号ＯＵＴを示す。
【００３０】
出力信号ＯＵＴは、ＮＡＮＤ回路６０の出力信号Ａの立下りでＨｉｇｈレベルになり、クロック信号ＣＬＫの立下りでＬｏｗレベルとなる。尚、参照電圧ＶＲＥＦでバイアスされる第２の遅延セル列１２０の出力信号ＶＲがフィードバック電圧ＶＦＢでバイアスされる第１の遅延セル列１１０の出力信号ＶＦの立下りよりも前にＮＡＮＤ回路６０に到達していない場合には、ＮＡＮＤ回路６０の出力信号Ａは、出力されない。従って、インバータ６４からの出力信号ＯＵＴも出力されない。第１の遅延セル列１１０と第２の遅延セル列１２０の信号伝播の遅延時間は、バイアス電圧として印加されるフィードバック電圧ＶＦＢと参照電圧ＶＲＥＦに応じて変化する為、例えば、フィードバック電圧ＶＦＢと参照電圧ＶＲＥＦの大小関係を比較して、フィードバック電圧ＶＦＢが参照電圧ＶＲＥＦより低い場合のみ出力信号ＯＵＴを出力するコンパレータ８を構成することが出来る。
【００３１】
本実施形態のコンパレータ８は、出力信号ＯＵＴがＨｉｇｈレベルの状態を、クロック信号ＣＬＫの立下りまで維持する。従って、出力信号ＯＵＴのパルス幅が短くなり過ぎない様に調整することが出来る。これにより、出力信号ＯＵＴが供給される制御回路１０の設計上の余裕度を確保することが出来る。本実施形態のコンパレータ８も、クロック信号ＣＬＫが印加される期間のみ離散時間動作を行うため、電力消費が軽減される。
【００３２】
図７は、コンパレータに使用される遅延セルの実施形態を示す図である。同図（Ａ）の遅延セルは、電源電圧ＶＤＤが印加される端子２０３にソース電極が接続される第１のＰＭＯＳトランジスタ２１０を有する。第１のＰＭＯＳトランジスタ２１０のドレイン電極は、第２のＰＭＯＳトランジスタ２１１のソース電極に接続される。第２のＰＭＯＳトランジスタ２１１のドレイン電極は、第１のＮＭＯＳトランジスタ２１２のドレイン電極に接続される。第１のＮＭＯＳトランジスタ２１２のソース電極は、第２のＮＭＯＳトランジスタ２１３のドレイン電極に接続される。第２のＮＭＯＳトランジスタ２１３のソース電極は接地電位ＶＳＳが印加される端子２０４に接続される。第１のＰＭＯＳトランジスタ２１０のゲート電極は、第２のＮＭＯＳトランジスタ２１３のソース電極に接続され、接地される。ゲート電極に接地電位ＶＳＳが印加される為、第１のＰＭＯＳトランジスタ２１０は、オン状態となる。
【００３３】
第２のＮＭＯＳトランジスタ２１３のゲート電極は、フィードバック電圧ＶＦＢ、または、参照電圧ＶＲＥＦが印加される入力端２０２に接続される。第１の遅延セル列１１０に使用される場合には、入力端２０２にはフィードバック電圧ＶＦＢが供給され、第２の遅延セル列１２０に使用される場合には、入力端２０２には参照電圧ＶＲＥＦが供給される。供給される電圧により、第２のＮＭＯＳトランジスタ２１３のドレイン電流が設定される。クロック信号ＣＬＫが印加され、ＣＭＯＳインバータを構成する第２のＰＭＯＳトランジスタ２１１と第１のＮＭＯＳトランジスタ２１２には、第２のＮＭＯＳトランジスタ２１３のドレイン電流がバイアス電流として供給される為、第２のＰＭＯＳトランジスタ２１１と第１のＮＭＯＳトランジスタ２１２の動作速度は、第２のＮＭＯＳトランジスタ２１３のゲート電極が接続される端子２０２に印加される電圧によって変化する。すなわち、端子２０２に第２のＮＭＯＳトランジスタ２１３のゲート電極のバイアス電圧として供給されるフィードバック電圧ＶＦＢ、または、参照電圧ＶＲＥＦで信号伝播速度が制御される遅延セルが構成される。入力端子２００に供給されるクロック信号ＣＬＫの立上りと立下りに応答してＣＭＯＳインバータを構成する第２のＰＭＯＳトランジスタ２１１と第１のＮＭＯＳトランジスタ２１２がオン／オフし、クロック信号ＣＬＫが反転された出力信号が、出力端子２０１から出力される。
【００３４】
同図（Ｂ）の実施形態の遅延セルは、第１のＮＭＯＳトランジスタ２１２のゲート電極が、フィードバック電圧ＶＦＢ、または、参照電圧ＶＲＥＦが印加される入力端２０２に接続される。第２のＰＭＯＳトランジスタ２１１のゲート電極は、接地電位ＶＳＳが印加される端子２０４に接続され、接地される。第１のＰＭＯＳトランジスタ２１０と第２のＮＭＯＳトランジスタ２１３のゲート電極は共通接続され、クロック信号ＣＬＫが供給される入力端子２００に接続される。第１のＰＭＯＳトランジスタ２１０と第２のＮＭＯＳトランジスタ２１３は、ＣＭＯＳインバータを構成する。本実施形態においては、ゲート電極にフィードバック電圧ＶＦＢ、又は、参照電圧ＶＲＥＦが供給される第１のＮＭＯＳトランジスタ２１２がＣＭＯＳインバータを構成する第１のＰＭＯＳトランジスタ２１０と第２のＮＭＯＳトランジスタ２１３にバイアス電流を供給する。すなわち、端子２０２に第１のＮＭＯＳトランジスタ２１２のゲート電極のバイアス電圧として供給されるフィードバック電圧ＶＦＢ、または、参照電圧ＶＲＥＦで信号伝播速度が制御される遅延セルが構成される。入力端子２００に印加されるクロック信号ＣＬＫの立上りと立下りに応答してＣＭＯＳインバータを構成する第１のＰＭＯＳトランジスタ２１０と第２のＮＭＯＳトランジスタ２１３がオン／オフし、クロック信号ＣＬＫが反転された出力信号が、出力端子２０１から出力される。
【００３５】
同図（Ｃ）の実施形態の遅延セルは、第２のＰＭＯＳトランジスタ２１１のゲート電極が、フィードバック電圧ＶＦＢ、または、参照電圧ＶＲＥＦが印加される入力端２０２に接続される。第１のＮＭＯＳトランジスタ２１２のゲート電極は、電源電圧ＶＤＤが印加される端子２０３に接続される。第１のＰＭＯＳトランジスタ２１０と第２のＮＭＯＳトランジスタ２１３のゲート電極は共通接続され、クロック信号ＣＬＫが供給される入力端子２００に接続される。第１のＰＭＯＳトランジスタ２１０と第２のＮＭＯＳトランジスタ２１３は、ＣＭＯＳインバータを構成する。本実施形態においては、フィードバック電圧ＶＦＢ、又は、参照電圧ＶＲＥＦがゲート電極に供給される第２のＰＭＯＳトランジスタ２１１が第１のＰＭＯＳトランジスタ２１０と第２のＮＭＯＳトランジスタ２１３にバイアス電流を供給する。すなわち、端子２０２に第２のＰＭＯＳトランジスタ２１１のゲート電極のバイアス電圧として供給されるフィードバック電圧ＶＦＢ、または、参照電圧ＶＲＥＦで信号伝播速度が制御される遅延セルが構成される。入力端子２００に印加されるクロック信号ＣＬＫの立上りと立下りに応答してＣＭＯＳインバータを構成する第１のＰＭＯＳトランジスタ２１０と第２のＮＭＯＳトランジスタ２１３がオン／オフし、クロック信号ＣＬＫが反転された出力信号が、出力端子２０１から出力される。
【００３６】
同図（Ｄ）の実施形態の遅延セルは、第１のＰＭＯＳトランジスタ２１０のゲート電極が、フィードバック電圧ＶＦＢ、または、参照電圧ＶＲＥＦが印加される入力端２０２に接続される。第２のＮＭＯＳトランジスタ２１３のゲート電極は、電源電圧ＶＤＤが印加される端子２０３に接続される。第２のＰＭＯＳトランジスタ２１１と第１のＮＭＯＳトランジスタ２１２のゲート電極は共通接続され、クロック信号ＣＬＫが供給される入力端子２００に接続される。第２のＰＭＯＳトランジスタ２１１と第１のＮＭＯＳトランジスタ２１２は、ＣＭＯＳインバータを構成する。本実施形態においては、フィードバック電圧ＶＦＢ、又は、参照電圧ＶＲＥＦがゲート電極に供給される第１のＰＭＯＳトランジスタ２１０のドレイン電流が、第２のＰＭＯＳトランジスタ２１１と第１のＮＭＯＳトランジスタ２１２にバイアス電流として供給され、遅延セルの動作電流となる。すなわち、端子２０２に第１のＮＭＯＳトランジスタ２１０のゲート電極のバイアス電圧として供給されるフィードバック電圧ＶＦＢ、または、参照電圧ＶＲＥＦで信号伝播速度が制御される遅延セルが構成される。入力端子２００に印加されるクロック信号ＣＬＫの立上りと立下りに応答してＣＭＯＳインバータを構成する第２のＰＭＯＳトランジスタ２１１と第１のＮＭＯＳトランジスタ２１２がオン／オフし、クロック信号ＣＬＫが反転された出力信号が、出力端子２０１から出力される。
【００３７】
いずれの実施形態の遅延セルも、ＣＭＯＳインバータを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタがクロック信号ＣＬＫに応答して、そのクロック信号ＣＬＫの立上り、及び、立下りの極限られた期間の間のみ動作する。従って、遅延セルを用いて構成されるコンパレータ８による電力消費は大幅に低減される。
【００３８】
（第４の実施形態）  
図８は、第４の実施形態のＤＣ−ＤＣコンバータを示す図である。既述の実施形態に対応する構成要素には同一の符号を付し、説明を省略する。本実施形態は、出力電流ＩＯＵＴを検知する電流センサ１８３と、その電流センサ１８３の出力を参照閾値電圧ＶＲＥＦＦと比較するコンパレータ１８１を有する。すなわち、コンパレータ１８１の非反転入力端（＋）には、電流センサ１８３の出力が印加され、反転入力端（−）には、参照閾値電圧源１８２の参照閾値電圧ＶＲＥＦＦが印加される。コンパレータ１８１は、電流センサ１８３の出力電圧が参照閾値電圧ＶＲＥＦＦを超えた場合にＨｉｇｈレベルの信号を出力する。すなわち、出力電流ＩＯＵＴが増加し、重負荷の状態になった時にコンパレータ１８１からＨｉｇｈレベルの信号が出力される。
【００３９】
出力電圧ＶＯＵＴのフィードバック電圧ＶＦＢは、フィルタ１８０を介して、コンパレータ８の反転入力端（−）に供給される。フィルタ１８０は、負荷変動に対するＤＣ−ＤＣコンバータの応答性を改善するために設けられる。コンパレータ１８１の出力は、周波数調整回路１８４に供給される。周波数調整回路１８４は、例えば、カウンタ（図示せず）で構成され、カウント値が所定の値に達したときにクロック信号ＣＬＫを出力する。周波数調整回路１８４には、例えば、水晶発振器（図示せず）からのクロック信号ＣＬＫＯが供給される。コンパレータ１８１からの出力信号により周波数調整回路１８４がクロック信号ＣＬＫを出力するカウント値が調整されることにより、周波数調整回路１８４の分周比が調整される。コンパレータ１８１からＨｉｇｈレベルの信号が出力される時、すなわち、出力電流ＩＯＵＴを検知する電流センサ１８３の出力電圧が参照閾値電圧ＶＲＥＦＦより高い時、コンパレータ８に供給されるクロック信号ＣＬＫの周波数を高くするように周波数調整回路１８４は調整される。
【００４０】
コンパレータ１８１の出力信号は、フィルタ１８０に供給される。フィルタ１８０は、コンパレータ１８１からの出力信号により、周波数特性が調整される。コンパレータ１８１からＨｉｇｈレベルの出力信号が供給される時、すなわち、出力電流ＩＯＵＴが大きい時には、ＤＣ−ＤＣコンバータのスイッチング周波数が高くなる。ＤＣ−ＤＣコンバータのスイッチング周波数に応じてフィルタ１８０の周波数特性を調整することにより、負荷変動に対するＤＣ−ＤＣコンバータの応答性を改善することが出来る。
【００４１】
本実施形態においては、出力電流ＩＯＵＴを検知し、その検知結果によりフィルタ１８０の周波数特性が調整される。これにより、負荷変動に対するＤＣ−ＤＣコンバータの応答性を改善することが出来る。
【００４２】
図９は、フィルタの実施形態を示す図である。同図（Ａ）の実施形態のフィルタ１８０は、出力端子２と接地間に直列に接続される第１の抵抗３００と第２の抵抗３０１を有する。第１の抵抗３００と第２の抵抗３０１の接続点３０５の電位がコンパレータ８にフィードバック電圧ＶＦＢとして供給される。第１のコンデンサ３０２が、第１の抵抗３００に並列接続される。第２のコンデンサ３０３は、スイッチ３０４を介して第１の抵抗３００に並列接続される。スイッチ３０４は、例えば、コンパレータ１８１からの出力信号がＨｉｇｈレベルの時、オンする。第１の抵抗３００に並列接続されるコンデンサの容量をコンパレータ１８１からの出力信号に応じて調整することにより、フィルタ１８０の周波数特性を調整することが出来る。
【００４３】
同図（Ｂ）の実施形態のフィルタ１８０は、出力端子２とセレクタ３１２の間に並列に接続された第１のフィルタ３１０と第２のフィルタ３１１を有する。コンパレータ１８１からの出力信号に応答して、セレクタ３１２が第１のフィルタ３１０、又は、第２のフィルタ３１１を選択して、コンパレータ８に接続する。周波数特性の異なる第１のフィルタ３１０と第２のフィルタ３１１を用意し、コンパレータ１８１からの出力信号に応じてフィルタを選択することにより、フィルタ１８０の周波数特性を調整することが出来る。
【００４４】
（第５の実施形態）
図１０は、第５の実施形態のＤＣ−ＤＣコンバータと動作波形を示す図である。既述の実施形態に対応する構成要素には同一符号を付し、説明を省略する。本実施形態は、いわゆる、不連続電流モード（Ｄｉｓｃｏｎｔｉｎｕｏｕｓ  Ｃｏｎｄｕｃｔｉｏｎ  Ｍｏｄｅ）制御（以降、ＤＣＭ制御という）のＤＣ−ＤＣコンバータを構成する。同図（Ａ）に示す本実施形態のＤＣ−ＤＣコンバータは、出力ノード３が非反転入力端（＋）に接続され、反転入力端（−）が、ローサイドスイッチを構成するＮＭＯＳトランジスタ５のソース電極に接続されるコンパレータ９０を有する。コンパレータ９０には、ＮＭＯＳトランジスタ５に供給される駆動制御部１２の駆動信号ＰＮが供給される。駆動信号ＰＮは、例えば、コンパレータ９０の電流源を構成するＭＯＳトランジスタ（図示せず）のゲート電極に供給される。これにより、コンパレータ９０は、駆動制御部１２の駆動信号ＰＮが供給される間だけ動作する。コンパレータ９０の出力信号は、駆動制御部１２に供給される。
【００４５】
コンパレータ９０は、出力ノード３の電位が、接地電位より高くなるとＨｉｇｈレベルの信号を駆動制御部１２に供給し、駆動信号ＰＮの出力を強制的に停止させる。出力ノード３の電位が接地電位より高くなる現象は、インダクタ電流ＩＬが出力ノード３から接地電位ＶＳＳ側に流れる場合に生じる。すなわち、インダクタ電流ＩＬが逆流して、コンデンサ７に蓄積された電荷が接地側に流れ、無駄に消費される場合に生じる。コンパレータ９０による比較動作により、接地電位より出力ノード３の電位が高くなるタイミングでローサイドスイッチを構成するＮＭＯＳトランジスタ５をオフさせることにより、インダクタ電流ＩＬの逆流を回避し、無駄な電力消費を抑制することが出来る。
【００４６】
同図（Ｂ）は、本実施形態の動作波形を概略的に示す図である。同図の（ｉ）は、フィードバック電圧ＶＦＢと参照電圧ＶＲＥＦを示す。同図の（ｉｉ）は、クロック信号ＣＬＫを示しており、タイミングｔ１、ｔ２、及びｔ３でコンパレータ８に供給される。同図の（ｉｉｉ）は、コンパレータ８の出力信号を示す。タイミングｔ２での比較動作時のみ、フィードバック電圧ＶＦＢが参照電圧ＶＲＦより低いため、コンパレータ８からＨｉｇｈレベルの信号が出力される。パルス生成部１１は、コンパレータ８の出力信号に応答して、Ｈｉｇｈレベルの期間Ｔが一定のパルス信号ＰＧを１個出力する（同図の（ｉｖ））。駆動制御部１２は、パルス生成部１１のパルス信号ＰＧに応答して、ハイサイドスイッチを構成するＰＭＯＳトランジスタ４をオンさせる駆動信号ＰＰ（同図の（ｖ））とローサイドスイッチを構成するＮＭＯＳトランジスタ５をオンさせる駆動信号ＰＮ（同図の（ｖｉ））を出力する。同図（ｖｉｉ）はインダクタ電流ＩＬを示す。駆動信号ＰＮに応答して、コンパレータ９０は離散時間動作を行い、出力ノード３の電位と接地電位ＶＳＳを比較する。出力ノード３の電位が接地電位よりも高くなるタイミング、すなわち、インダクタ電流ＩＬが逆流を始めるタイミングでコンパレータ９０がＨｉｇｈレベルの出力信号を駆動制御部１２に供給し、駆動信号ＰＮを強制的に立下げる。これにより、ＮＭＯＳトランジスタ５はオフとなり、インダクタ電流ＩＬが逆流することを回避することが出来る。
【００４７】
本実施形態は、ＤＣＭ制御のＤＣ−ＤＣコンバータを構成するため、インダクタ電流ＩＬの逆流が回避され、無駄な電力消費を抑えることが出来る。特に、クロック信号ＣＬＫの周波数が低く、離散時間動作間の間隔が長い軽負荷状態の時に効果的である。軽負荷状態の時に、インダクタ電流ＩＬが逆流する可能性が高くなるからである。クロック信号ＣＬＫの周波数を下げた場合でもインダクタ電流ＩＬの逆流が回避され、安定した制御が可能となる。また、出力電流ＩＯＵＴを検出する代わりに、ハイサイドスイッチを構成するＰＭＯＳトランジスタ４とローサイドスイッチを構成するＮＭＯＳトランジスタ５の両方のトランジスタがオフしている時間の長さを検出し、その時間の長さに応じて、コンパレータ８に供給するクロック信号ＣＬＫの周波数を調整する構成とすることも可能である。駆動制御部１２から供給される１つの駆動信号ＰＰによりハイサイドスイッチを構成するＰＭＯＳトランジスタがオンする時間が一定（ｃｏｎｓｔａｎｔ  ＯＮ  ｔｉｍｅ）の場合、１回のスイッチング動作で出力端子に出力される電荷は略一定である。このため、ハイサイドスイッチを構成するＰＭＯＳトランジスタ４とローサイドスイッチを構成するＮＭＯＳトランジスタ５のスイッチングの頻度を検知することにより、等価的に出力電流ＩＯＵＴの検知が出来る。かかる構成により、電流センサ１８３を含む、出力電流ＩＯＵＴを検知する回路構成を削減することが出来る。また、コンパレータ８に供給されるクロック信号ＣＬＫをカウントして、等価的に出力電流ＩＯＵＴを検知する構成とすることも可能である。
【００４８】
既述の実施形態においては、ハイサイドスイッチをＰＭＯＳトランジスタ４で構成し、ローサイドスイッチをＮＭＯＳトランジスタ５で構成したが、両方のＭＯＳトランジスタをＮＭＯＳトランジスタで構成しても良い。この場合には、ＭＯＳトランジスタの極性に応じて、駆動制御部１２から出力される駆動信号の極性を変更する。
【００４９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５０】
１  入力端子、２  出力端子、３  出力ノード、４  ＰＭＯＳトランジスタ、５  ＮＭＯＳトランジスタ、６  インダクタ、７  コンデンサ、８  コンパレータ、９  参照電圧源、１０  制御回路、１１  パルス生成部、１２  駆動制御部、１３  クロック信号入力端子、１４  負荷、２０  クロック生成回路、２１  周波数調整回路。
【図１】
2015097460.tif 000003
【図２】
2015097460.tif 000004
【図３】
2015097460.tif 000005
【図４】
2015097460.tif 000006
【図５】
2015097460.tif 000007
【図６】
2015097460.tif 000008
【図７】
2015097460.tif 000009
【図８】
2015097460.tif 000010
【図９】
2015097460.tif 000011
【図１０】
2015097460.tif 000012