(57)【要約】【課題】本発明は、追加の選択エピタキシャル成長プロセスを要さず、ウェル領域と電極のコンタクト抵抗が低い炭化珪素半導体装置、およびその製造方法の提供を目的とする。【解決手段】本発明に係る炭化珪素半導体装置は、ウェル領域１３の表層に選択的に形成された第２導電型のウェルコンタクト領域１５と、ウェル領域１３内の表層において第２導電型のウェルコンタクト領域１５に隣接して形成され、エピタキシャル層１２との間のウェル領域１３の表面をチャネル領域と規定する第１導電型のソース領域１４と、チャネル領域上に形成されたゲート酸化膜２１と、ゲート酸化膜２１上に形成されたゲート電極２２と、隣接したソース領域１４およびウェルコンタクト領域１５に対し一体的に接触するソース電極２４と、を備え、ウェルコンタクト領域１５は、ソース電極２４との接触面に凹部３１，３２を有する。【選択図】図１
2015115337.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のＳｉＣ基板と、
前記ＳｉＣ基板上に形成された第１導電型のエピタキシャル層と、
前記エピタキシャル層の表層に選択的に形成された第２導電型のウェル領域と、
前記ウェル領域の表層に選択的に形成された第２導電型のウェルコンタクト領域と、
前記ウェル領域の表層において前記第２導電型のウェルコンタクト領域に隣接して形成され、前記エピタキシャル層との間の前記ウェル領域の表面をチャネル領域と規定する第１導電型の不純物領域と、
前記チャネル領域上に形成されたゲート酸化膜と、
前記ゲート酸化膜上に形成されたゲート電極と、
隣接した前記不純物領域および前記ウェルコンタクト領域に対し一体的に接触する電極と、
を備え、
前記ウェルコンタクト領域は、前記電極との接触面に凹部を有する、
炭化珪素半導体装置。
【請求項２】
前記凹部は複数段の段差状である、
請求項１に記載の炭化珪素半導体装置。
【請求項３】
請求項１に記載の炭化珪素半導体装置の製造方法であって、
（ａ）マスクを用いて前記エピタキシャル層にイオン注入を行い、前記ウェルコンタクト領域を形成する工程と、
（ｂ）前記工程（ａ）の後、前記工程（ａ）と同一のマスクを用いて前記ウェルコンタクト領域をエッチングし、その表面に前記凹部を形成する工程と、を備えた、
炭化珪素半導体装置の製造方法。
【請求項４】
請求項１に記載の炭化珪素半導体装置の製造方法であって、
（ｃ）マスクを用いて前記エピタキシャル層をエッチングする工程と、
（ｄ）前記工程（ｃ）の後、前記工程（ｃ）と同一のマスクを用いて前記エピタキシャル層にイオン注入を行う工程と、を備える、
炭化珪素半導体装置の製造方法。
【請求項５】
前記工程（ｃ）は、テーパー形状を有するマスクを用いて前記ウェル領域をエッチングする工程である、
請求項４に記載の炭化珪素半導体装置の製造方法。
【請求項６】
前記工程（ｄ）は、注入面に対して斜め方向からのイオン注入、又は注入面を回転させながらイオン注入を行う工程である、
請求項４又は５に記載の炭化珪素半導体装置の製造方法。
【請求項７】
請求項１又は２に記載の炭化珪素半導体装置の製造方法であって、
（ｅ）マスクを用いて前記エピタキシャル層をエッチングする工程と、
（ｆ）前記工程（ｅ）の後、前記工程（ｅ）で用いたマスクをエッチングによりシュリンクする工程と、
（ｇ）前記工程（ｆ）でシュリンクしたマスクを用いて前記エピタキシャル層にイオン注入を行い、前記ウェルコンタクト領域を形成する工程と、を備える、
炭化珪素半導体装置の製造方法。
【請求項８】
前記工程（ｅ）と前記工程（ｆ）を交互に複数回繰り返す、
請求項７に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化珪素半導体装置とその製造方法に関する。
【背景技術】
【０００２】
インバータ等のパワーエレクトロニクス機器の省エネルギー化を図るために、絶縁ゲート型バイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａ  Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）や金属−酸化膜−半導体電界効果トランジスタ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）等の半導体スイッチング素子の損失を低減させる必要がある。
【０００３】
損失は、素子の導通損やスイッチング損失により決定されるため、これらを低減させるべく、炭化珪素（ＳｉＣ）や窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体材料を用いる開発が進められている。
【０００４】
パワーＭＯＳＦＥＴやＩＧＢＴにおいて、ｎ型領域とｐ型領域のオーミックコンタクトを同一電極材料で形成するプロセスは、微細化や生産性の観点から重要技術である。しかしＳｉＣ半導体の場合、当該プロセスにおいてｐ型領域と電極とのコンタクト抵抗が比較的大きくなることが分かっている。
【０００５】
ＳｉＣ−ＭＯＳＦＥＴでは、スイッチング時にｐウェル領域の電位を安定させるために、ｐ型領域と電極とのコンタクト抵抗を低減させることが重要である。そこで、当該コンタクト抵抗の低減を目的とした技術が特許文献１に開示されている。特許文献１の半導体装置では、ｐ型半導体領域上にｐ型エピ層を選択エピタキシャル成長させることで、良好な結晶を得ることができると共に高濃度層を形成できる。これにより、電極とｐ型領域との障壁を薄くすることができ、コンタクト抵抗を低減できる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第３７０７４２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、特許文献１の半導体装置を製造するには追加の選択エピタキシャル成長プロセスが必要となり、製造コストが大幅に増大する。また、将来的には高性能化や小型化のために、素子の電流密度を向上させる技術が求められることが考えられ、そのためには素子の構造の微細化が必要となるところ、このような複雑なプロセスは素子の微細化には不利である。
【０００８】
本発明は上述の問題点に鑑み、追加の選択エピタキシャル成長プロセスを要さず、ウェル領域と電極のコンタクト抵抗が低い炭化珪素半導体装置、およびその製造方法の提供を目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る炭化珪素半導体装置は、第１導電型のＳｉＣ基板と、ＳｉＣ基板上に形成された第１導電型のエピタキシャル層と、エピタキシャル層の表層に選択的に形成された第２導電型のウェル領域と、ウェル領域の表層に選択的に形成された第２導電型のウェルコンタクト領域と、ウェル領域の表層において第２導電型のウェルコンタクト領域に隣接して形成され、エピタキシャル層との間のウェル領域の表面をチャネル領域と規定する第１導電型の不純物領域と、チャネル領域上に形成されたゲート酸化膜と、ゲート酸化膜上に形成されたゲート電極と、隣接した不純物領域およびウェルコンタクト領域に対し一体的に接触する電極と、を備え、ウェルコンタクト領域は、電極との接触面に凹部を有する。
【発明の効果】
【００１０】
本発明に係る炭化珪素半導体装置は、第１導電型のＳｉＣ基板と、ＳｉＣ基板上に形成された第１導電型のエピタキシャル層と、エピタキシャル層の表層に選択的に形成された第２導電型のウェル領域と、ウェル領域の表層に選択的に形成された第２導電型のウェルコンタクト領域と、ウェル領域の表層において第２導電型のウェルコンタクト領域に隣接して形成され、エピタキシャル層との間のウェル領域の表面をチャネル領域と規定する第１導電型の不純物領域と、チャネル領域上に形成されたゲート酸化膜と、ゲート酸化膜上に形成されたゲート電極と、隣接した不純物領域およびウェルコンタクト領域に対し一体的に接触する電極と、を備え、ウェルコンタクト領域は、電極との接触面に凹部を有する。従って、追加の選択エピタキシャル成長プロセスを要さず製造可能な構成で、かつウェル領域と電極のコンタクト抵抗が低い炭化珪素半導体装置となる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１に係るＭＯＳＦＥＴの断面図である。
【図２】実施の形態１に係るＭＯＳＦＥＴの製造工程を示す断面図である。
【図３】実施の形態１に係るＭＯＳＦＥＴの製造工程を示す断面図である。
【図４】実施の形態１に係るＭＯＳＦＥＴの製造工程を示す断面図である。
【図５】実施の形態１に係るＭＯＳＦＥＴの製造工程を示す断面図である。
【図６】実施の形態１に係るＭＯＳＦＥＴの製造工程の第１変形例を示す断面図である。
【図７】実施の形態１に係るＭＯＳＦＥＴの製造工程の第１変形例を示す断面図である。
【図８】実施の形態１に係るＭＯＳＦＥＴの製造工程の第２変形例を示す断面図である。
【図９】実施の形態１に係るＭＯＳＦＥＴの製造工程の第２変形例を示す断面図である。
【図１０】実施の形態１に係るＭＯＳＦＥＴの製造工程の第２変形例を示す断面図である。
【図１１】実施の形態２に係るＭＯＳＦＥＴの断面図である。
【図１２】実施の形態２に係るＭＯＳＦＥＴの製造工程を示す断面図である。
【図１３】実施の形態２に係るＭＯＳＦＥＴの製造工程を示す断面図である。
【図１４】実施の形態２に係るＭＯＳＦＥＴの製造工程を示す断面図である。
【図１５】実施の形態２に係るＭＯＳＦＥＴの製造工程を示す断面図である。
【図１６】実施の形態２に係るＭＯＳＦＥＴの製造工程を示す断面図である。
【発明を実施するための形態】
【００１２】
＜Ａ．実施の形態１＞
＜Ａ−１．構成＞
図１は、実施の形態１に係る炭化珪素半導体装置であるｎチャネル型のＳｉＣ−ＭＯＳＦＥＴ１０１の断面図である。
【００１３】
ＳｉＣ−ＭＯＳＦＥＴ１０１は、ｎ型のＳｉＣ基板１１、ｎ型のエピタキシャル層１２、ｐ型のウェル領域１３、ｎ型のソース領域１４、ｐ型のウェルコンタクト領域１５、ゲート酸化膜２１、ゲート電極２２、層間絶縁膜２３、ソース電極２４、ドレイン電極２５を備えている。
【００１４】
ＳｉＣ基板１１の第１主面上にエピタキシャル層１２が形成され、第２主面上にドレイン電極２５が形成される。
【００１５】
エピタキシャル層１２の表層には、選択的に複数のウェル領域１３が形成される。また、ウェル領域１３の表層にはソース領域１４およびウェルコンタクト領域１５が形成される。ウェルコンタクト領域１５は、ソース領域１４とウェル領域１３の電位を同一にすることで、スイッチング特性を安定させるために設けられる。
【００１６】
ソース領域１４は、ウェル領域１３の表層において、ウェルコンタクト領域１５の周囲に形成される。ウェルコンタクト領域１５の表面には凹部３１が形成されている。言い換えれば、凹部３１の底面および側面にウェルコンタクト領域１５がオーバーラップされる。
【００１７】
ソース領域１４およびウェルコンタクト領域１５上にはソース電極２４が形成される。従って、ソース電極２４は、ソース領域１４およびウェルコンタクト領域１５と電気的に接触する。上述の通り、ウェルコンタクト領域１５の表面には凹部３１が形成されており、ソース電極２４は凹部３１においてウェルコンタクト領域１５と接触する。このような構造によれば、凹部３１がない場合に比べて、ソース電極２４とウェルコンタクト領域１５の接触面積が増加するため、コンタクト抵抗が低減する。
【００１８】
ソース領域１４上の一部からウェル領域１３上、さらにエピタキシャル層１２上に亘って、ゲート酸化膜２１を介してゲート電極２２が形成される。ゲート電極２２上には層間絶縁膜２３が形成され、ゲート電極２２をソース電極２４と分離している。
【００１９】
＜Ａ−２．動作＞
次に、ＳｉＣ−ＭＯＳＦＥＴ１０１の動作について説明する。
【００２０】
ゲート電極２２に正の電圧を印加すると、ウェル領域１３の表層に電流の経路であるチャネルが形成される。ソース領域１４とエピタキシャル層１２に挟まれた、ウェル領域１３の表層がチャネル領域となる。この状態でドレイン電極に正の電圧を印加すると、ドレイン電極２５からＳｉＣ基板１１、エピタキシャル層１２、ウェル領域１３の表層（チャネル領域）、ソース領域１４を経て、ソース電極２４に電流が流れる。
【００２１】
一方、ゲート電極２２から正の電圧を除去する、もしくはゲート電極２２に負の電圧を印加すると、チャネルが除去される。これにより、ドレイン電極２５に高電圧を印加しても、ドレイン−ソース間の電流を遮断することができる。このときウェルコンタクト領域１５は、ウェル領域１３の電位をソース電極２４の電位と同一にして、安定したスイッチングの実現に寄与する。
【００２２】
ＳｉＣを半導体材料とした場合、同一電極材料を用いてｐ型領域（ウェルコンタクト領域１５）およびｎ型領域（ソース領域１４）のオーミックコンタクトを形成すると、ｐ型領域のコンタクト抵抗率が大きくなることが分かっている。しかし、ＳｉＣ−ＭＯＳＦＥＴ１０１のウェルコンタクト領域１５は、その表面に凹部３１が形成されているため、凹部３１の底面と側面により、３次元的にソース電極２４と接触する。従って、凹部３１が形成されない場合と比較して接触面積が大きくなる。そのため、ウェルコンタクト領域１５とソース電極２４とのコンタクト抵抗が低減する。
【００２３】
また、ソース電極２４からウェルコンタクト領域１５、ウェル領域１３、エピタキシャル層１２、ＳｉＣ基板１１、ドレイン電極という経路でＰＮダイオードのように電流を流すことができ、ボディダイオードと呼ばれている。上述のようにウェルコンタクト領域１５の表面に凹部３１を形成することによって、ウェルコンタクト領域１５のコンタクト抵抗が低減されることから、このボディダイオードの電圧降下を低減させることも可能である。
【００２４】
＜Ａ−３．製造工程＞
図２〜５は、ＳｉＣ−ＭＯＳＦＥＴ１０１の製造工程を示す断面図である。以下、図２〜５に沿って、ＳｉＣ−ＭＯＳＦＥＴ１０１の製造工程を説明する。
【００２５】
まず、ｎ型で低抵抗のＳｉＣ基板１１を用意し、ＳｉＣ基板１１の第１主面上にｎ型のエピタキシャル層１２をエピタキシャル成長させる（図２）。エピタキシャル層１２において、ｎ型の不純物濃度は例えば１×１０１３ｃｍ−３〜１×１０１８ｃｍ−３であり、厚さは４μｍ〜２００μｍとする。これらの値は、半導体装置に求められる耐圧に応じて適宜設定される。
【００２６】
次に、公知のリソグラフィ技術、イオン注入技術等を用いて、エピタキシャル層１２の表層にｐ型のウェルコンタクト領域１５を形成する（図３）。フォトリソグラフィによって加工されたレジスト又は酸化膜などをマスク４１として、例えばＡｌイオンを注入し、ウェルコンタクト領域１５を形成する。ウェルコンタクト領域１５の深さは０．３μｍ〜１．０μｍ程度、不純物濃度は１×１０１７ｃｍ−３〜１×１０２１ｃｍ−３程度とする。また、ウェルコンタクト領域１５を形成する際、基板温度は１５０℃以上であることが望ましい。イオン注入を行うと、図３に示すように、注入イオンの散乱によってマスク４１の開口部端から断面図の横方向に数十〜数百ｎｍ離れた領域までウェルコンタクト領域１５が形成される。あるいは、基板に対して斜めかつ複数の方向からイオン注入を行い、あるいは基板を回転させながら斜め方向からイオン注入を行うことによって、マスク４１の開口部端から断面図の横方向に離れた領域までウェルコンタクト領域１５を形成しても良い。
【００２７】
次に、公知のエッチング技術により、ウェルコンタクト領域１５形成に用いたマスク４１を介して、ウェルコンタクト領域１５の表面に凹部３１を形成する（図４）。凹部３１の深さは、ウェルコンタクト領域の深さを超えないようにし、例えば５０ｎｍ〜０．９μｍ程度とする。これにより、凹部３１の底面および側面にウェルコンタクト領域１５がオーバーラップされた形状となる。
【００２８】
ところで、半導体プロセスでは各マスクの位置をアライメントするための基準となるアライメントマーク（図示せず）を形成する必要がある。一般的に、ＳｉＣを用いた半導体プロセスでは高温のアニールプロセスが含まれるため、半導体表面をエッチング加工してアライメントマークが形成される。このアライメントマークの形成工程は、上述の凹部３１の形成工程と同一に行うことができる。このような製造方法を採用することで製造工程数を削減することができ、コスト低減や歩留まり向上が実現する。
【００２９】
次に、公知のリソグラフィ技術、エッチング技術、イオン注入技術等を用いて、ｐ型のウェル領域１３およびｎ型のソース領域１４を形成する（図５）。フォトリソグラフィによって加工されたレジスト又は酸化膜などをマスクとして、例えばＮイオンを注入してソース領域１４を、Ａｌイオンを注入してウェル領域１３を形成する。ウェル領域１３は、例えば不純物濃度を１×１０１５ｃｍ−３〜１×１０１８ｃｍ−３程度、注入深さを０．３μｍ〜２．０μｍとする。ソース領域１４は、不純物濃度をウェル領域１３の不純物濃度より大きく、例えば１×１０１７ｃｍ−３〜１×１０２１ｃｍ−３程度とし、底面がウェル領域１３の底面を超えないように形成する。
【００３０】
次に、熱処理装置によって、Ａｒガスなどの不活性ガス雰囲気中でアニールを行う。アニールは例えば１３００℃〜１９００℃の温度で、３０秒〜１時間行う。このアニールによって、イオン注入されたＮ等のｎ型不純物およびＡｌ等のｐ型不純物を活性化させる。
【００３１】
次に、ゲート酸化膜２１およびゲート電極２２の形成を行い、層間絶縁膜２３の形成を行ってからソース電極２４、およびドレイン電極２５の形成を行うことで、図１に示すようなＳｉＣ−ＭＯＳＦＥＴ１０１が完成する。ゲート酸化膜２１は、例えば熱酸化法又は堆積法による工程と、それらの工程の後の窒素やアンモニア雰囲気中における熱処理工程によって形成する。
【００３２】
ゲート電極２２は例えばポリシリコンをＣＶＤ法により堆積し、フォトリソグラフィにより加工されたレジストをマスクとしてエッチングを行って形成する。ポリシリコンには、燐や硼素のような不純物が含まれていてもよい。不純物が含まれることで低シート抵抗を実現することができる。
【００３３】
層間絶縁膜２３は例えばＣＶＤ法等により堆積し、ゲート電極２２とソース電極２４を分離して取り出すため、ゲート電極２２の少なくとも一部、ソース領域１４、およびウェルコンタクト領域１５を露出させるようにエッチングを行う。なおゲート電極２２の配線は図示しないが、ＳｉＣ−ＭＯＳＦＥＴ１０１の外周部で露出させて、ソース電極２４とゲート電極２２を分離した形で同時に形成できるようにする。
【００３４】
その後、エッチングによって露出したソース領域１４とウェルコンタクト領域１５に対してソース電極２４をオーミック接触させるために、例えば基板全面にＮｉを成膜し、６００〜１０００℃で熱処理を行うことでシリサイドを形成する（図示せず）。層間絶縁膜２３に残留したＮｉはウェットエッチングで除去する。
【００３５】
このようなプロセスでは、ｎ型領域（ソース領域１４）とｐ型領域（ウェルコンタクト領域１５）をソース電極２４に対して同時にオーミック接触できるため、ＳｉＣ−ＭＯＳＦＥＴの製造工程において有用である。しかし、ｐ型領域（ウェルコンタクト領域１５）のコンタクト抵抗率がｎ型領域（ソース領域１４）に対して相対的に大きくなることが分かっている。その点、上述したように図１に示すＳｉＣ−ＭＯＳＦＥＴ１０１では、凹部３１の底面および側面にウェルコンタクト領域１５がオーバーラップされるため、ウェルコンタクト領域１５とソース電極２４との接触面積が大きくなる。従って、コンタクト抵抗を低減させることが可能である。
【００３６】
同様に、ＳｉＣ基板１１の裏面にもシリサイドを形成する。これによってＳｉＣ基板１１とドレイン電極２５との良好なオーミックコンタクトを実現することができる。
【００３７】
ゲート電極２２を取り出す配線とソース電極２４は、Ａｌ、Ｃｕ、Ｔｉ、Ｎｉ、Ｍｏ、Ｗ、Ｔａやそれらの窒化物やそれらの積層膜やそれらの合金層からなる金属をスパッタリング法や蒸着法によって堆積し、パターニングを行うことで形成する。ドレイン電極２５はＴｉ、Ｎｉ、Ａｇ、Ａｕなどの金属膜をスパッタ法や蒸着法で形成する。
【００３８】
＜Ａ−４．製造工程の第１変形例＞
図６，７はＳｉＣ−ＭＯＳＦＥＴ１０１の製造工程の第１変形例を示す断面図である。第１変形例は、図３，４で示したウェルコンタクト領域１５の形成工程を図６，７で示す工程に置き換えたものであり、エッチング工程（図６）の後にイオン注入工程（図７）を経る。以下、図６，７に沿って第１変形例におけるウェルコンタクト領域１５の形成工程を説明する。
【００３９】
開口部がテーパー形状のマスク４２を用いてエピタキシャル層１２をエッチングし、凹部３１を形成する（図６）。なお、テーパー形状のマスク４２は、例えばシリコン酸化膜をマスク材とする場合、フッ化水素酸を用いたウェットエッチングにより形成することが可能である。その後、同一のマスク４２を用いてイオン注入を行うと、凹部３１の底面および側面に、ウェルコンタクト領域１５がオーバーラップして形成される（図７）。
【００４０】
また、マスク４２の開口部をテーパー形状とすることにより、マスク４２の開口部端から断面図の横方向に離れた領域までイオンが注入される。従って、凹部３１の底面および側面にウェルコンタクト領域１５がオーバーラップされた形状を安定的に形成することが可能である。
【００４１】
なお、ウェルコンタクト領域１５の製造工程として、イオン注入工程（図３）の後にエッチング工程（図４）を経る場合に、図３，４のマスク４１をテーパー形状としても良く、同様の効果を奏する。
【００４２】
また、図７のイオン注入工程では、基板に対して斜めかつ複数の方向からイオン注入を行い、あるいは基板を回転させながら斜め方向からイオン注入を行っても良い。これにより、マスクがテーパー形状を有していない垂直もしくはそれに近い形状のマスクであっても、凹部３１の底面および側面にウェルコンタクト領域１５がオーバーラップされた形状を安定的に形成することができる。
【００４３】
＜Ａ−５．製造工程の第２変形例＞
図８〜１０はＳｉＣ−ＭＯＳＦＥＴ１０１の製造工程の第２変形例を示す断面図である。第２変形例は、図３，４で示したウェルコンタクト領域１５の形成工程を図８〜１０で示す工程に置き換えたものである。以下、図８〜１０に沿って第２変形例におけるウェルコンタクト領域１５の形成工程を説明する。
【００４４】
マスク４３，４４からなる２層構造のマスクを用いて、エピタキシャル層１２をエッチングし、凹部３１を形成する（図８）。マスク４３は、例えばシリコン酸化膜であり、イオン注入によるウェルコンタクト領域１５の形成に用いられる。マスク４４は、例えばレジストであり、マスク４３をエッチングするために用いられる。
【００４５】
次に、例えばフッ化水素酸を用いたウェットエッチングによりマスク４３をシュリンクさせる（図９）。マスク４３にシリコン酸化膜、マスク４４にレジストを用いると、図９に示すように、フッ化水素酸を用いたウェットエッチングによりマスク４３は顕著に後退する。
【００４６】
その後、マスク４４を除去し、マスク４３を介してイオン注入を行うことによりウェルコンタクト領域１５を形成する（図１０）。こうして、凹部３１の底面および側面にウェルコンタクト領域１５がオーバーラップされた形状が形成される。
【００４７】
なお、第１変形例を第２変形例と組み合わせて、マスク４３，４４の開口をテーパー形状としても良い。これにより、マスク４３，４４の開口部端から断面図の横方向に離れた領域までイオンが注入されるため、凹部３１の底面および側面にウェルコンタクト領域１５がオーバーラップされた形状を安定的に形成することが可能である。
【００４８】
＜Ａ−６．効果＞
実施の形態１に係るＭＯＳＦＥＴ１０１は、第１導電型のＳｉＣ基板１１と、ＳｉＣ基板１１上に形成された第１導電型のエピタキシャル層１２と、エピタキシャル層１２の表層に選択的に形成された第２導電型のウェル領域１３と、ウェル領域１３の表層に選択的に形成された第２導電型のウェルコンタクト領域１５と、ウェル領域１３内の表層において第２導電型のウェルコンタクト領域１５に隣接して形成され、エピタキシャル層１２との間のウェル領域１３の表面をチャネル領域と規定する第１導電型のソース領域１４（不純物領域）と、チャネル領域上に形成されたゲート酸化膜２１と、ゲート酸化膜２１上に形成されたゲート電極２２と、隣接したソース領域１４およびウェルコンタクト領域１５に対し一体的に接触するソース電極２４（電極）と、を備え、ウェルコンタクト領域１５は、ソース電極２４との接触面に凹部３１を有する。凹部３１によりウェルコンタクト領域１５とソース電極２４の接触面積が大きくなるため、コンタクト抵抗が低減する。また、凹部３１の形成には追加の選択エピタキシャル成長プロセスを要さないため、低コストに製造可能な構成である。
【００４９】
また、ＭＯＳＦＥＴ１０１の製造方法は、（ａ）マスク４１を用いてエピタキシャル層１２にイオン注入を行い、ウェルコンタクト領域１５を形成する工程と、（ｂ）工程（ａ）の後、工程（ａ）と同一のマスク４１を用いてウェルコンタクト領域１５をエッチングし、その表面に凹部３１を形成する工程と、を備える。以上の工程により製造されたＭＯＳＦＥＴ１０１は、ウェルコンタクト領域１５の表面に凹部３１が形成されるため、ウェルコンタクト領域１５とソース電極２４の接触面積が大きくなる。よって、両者のコンタクト抵抗を小さくすることができる。また、凹部３１の形成には追加の選択エピタキシャル成長プロセスを要さないため、低コストにＭＯＳＦＥＴ１０１を製造可能である。
【００５０】
あるいは、ＭＯＳＦＥＴ１０１の製造方法は、（ｃ）マスク４２を用いてエピタキシャル層１２をエッチングする工程と、（ｄ）工程（ｃ）の後、工程（ｃ）と同一のマスク４２を用いてエピタキシャル層１２にイオン注入を行う工程と、を備える。以上の工程により製造されたＭＯＳＦＥＴ１０１は、ウェルコンタクト領域１５の表面に凹部３１が形成されるため、ウェルコンタクト領域１５とソース電極２４の接触面積が大きくなる。よって、両者のコンタクト抵抗を小さくすることができる。また、凹部３１の形成には追加の選択エピタキシャル成長プロセスを要さないため、低コストにＭＯＳＦＥＴ１０１を製造可能である。
【００５１】
また、工程（ｃ）において、マスク４２をテーパー形状を有するマスクとすれば、凹部３１の側面の表層に、安定的にイオン注入を行ってウェルコンタクト領域１５を形成することが可能である。
【００５２】
また、工程（ｃ）において、注入面に対して斜め方向からのイオン注入、又は注入面を回転させながらイオン注入を行えば、たとえイオン注入に用いるマスクの開口が垂直であっても、凹部３１の側面の表層に、安定的にイオン注入を行ってウェルコンタクト領域１５を形成することが可能である。
【００５３】
あるいは、ＭＯＳＦＥＴ１０１の製造方法は、（ｅ）マスクを用いてエピタキシャル層をエッチングする工程と、（ｆ）工程（ｅ）の後、工程（ｅ）で用いたマスクをエッチングによりシュリンクする工程と、（ｇ）工程（ｆ）でシュリンクしたマスクを用いてエピタキシャル層にイオン注入を行い、ウェルコンタクト領域を形成する工程と、を備える。以上の工程により製造されたＭＯＳＦＥＴ１０１は、ウェルコンタクト領域１５の表面に凹部３１が形成されるため、ウェルコンタクト領域１５とソース電極２４の接触面積が大きくなる。よって、両者のコンタクト抵抗を小さくすることができる。また、凹部３１の形成には追加の選択エピタキシャル成長プロセスを要さないため、低コストにＭＯＳＦＥＴ１０１を製造可能である。
【００５４】
＜Ｂ．実施の形態２＞
＜Ｂ−１．構成＞
図１１は、実施の形態２に係る炭化珪素半導体装置であるｎチャネル型のＳｉＣ−ＭＯＳＦＥＴ１０２の構成を示す断面図である。ＳｉＣ−ＭＯＳＦＥＴ１０２は、ウェルコンタクト領域１５の表面に、２段の階段状の凹部３２が形成されている点が、ＳｉＣ−ＭＯＳＦＥＴ１０１の構成と異なる。なお、図１１では凹部３２の段数を２としているが、段数は複数である限り任意である。
【００５５】
実施の形態１のＳｉＣ−ＭＯＳＦＥＴ１０１のウェルコンタクト領域１５における凹部３１では、その深さに比例して、ウェルコンタクト領域１５とソース電極２４の接触面積が大きくなる。しかし、凹部３１の深さがウェルコンタクト領域１５の深さに近い程度まで深くなると、凹部側面の深い部分の表層に不純物が十分注入されないことが懸念される。
【００５６】
そこで、実施の形態２では複数段差状の凹部３２をウェルコンタクト領域１５の表面に形成することにより、凹部３１に比べて、さらにウェルコンタクト領域１５とソース電極２４との接触面積を大きくすることができる。従って、ウェルコンタクト領域１５とソース電極２４のコンタクト抵抗をさらに低減させることができる。また、凹部が複数段になることで、各段階の凹部深さが低減されるため、凹部側面の表層に、安定的に不純物を注入しやすくなる。
【００５７】
＜Ｂ−２．製造工程＞
図１２〜１６は、ＳｉＣ−ＭＯＳＦＥＴ１０２におけるウェルコンタクト領域１５の形成工程を示す断面図である。以下、図１２〜１６に沿って、ＳｉＣ−ＭＯＳＦＥＴ１０２の製造方法を説明する。但し、ウェルコンタクト領域１５の形成工程以外は実施の形態１と同様であるため、説明を省略する。
【００５８】
実施の形態１の変形例３と同様に、マスク４５，４６からなる２層構造のマスクを用いてエピタキシャル層１２をエッチングし、１段の凹部３３を形成する（図１２）。マスク４５は、例えばシリコン酸化膜であり、イオン注入によるウェルコンタクト領域１５の形成に用いられる。マスク４６は、例えばレジストであり、マスク４５をエッチングするために用いられる。
【００５９】
次に、例えばフッ化水素酸を用いたウェットエッチングによりマスク４５をシュリンクさせる（図１３）。マスク４５にシリコン酸化膜、マスク４６にレジストを用いると、図１３に示すように、フッ化水素酸を用いたウェットエッチングによりマスク４５は顕著に後退する。
【００６０】
その後、マスク４６を除去し、マスク４５を介してエッチングを行い２段目の凹部を形成する（図１４）。こうして、２段の階段状の凹部３２が形成される。
【００６１】
次に、例えばフッ化水素酸を用いてウェットエッチングでマスク４５を再度シュリンクさせる（図１５）。
【００６２】
最後に、マスク４５を介してイオン注入によりウェルコンタクト領域１５を形成する（図１６）。こうして、２段階の凹部３２を表面に有するウェルコンタクト領域１５が形成される。言い換えれば、２段階の凹部３２とその側面および底面の表層がウェルコンタクト領域１５に含まれる形状となる。
【００６３】
その後は実施の形態１と同様のプロセスを経ることで、図１１に示すＳｉＣ−ＭＯＳＦＥＴ１０２が完成する。
【００６４】
なお、３段階以上の凹部を形成する場合は、上述したマスク４５のシュリンク工程と、エピタキシャル層１２のエッチングプロセスを複数回繰り返せば良い。
【００６５】
＜Ｂ−３．効果＞
実施の形態２のＭＯＳＦＥＴ１０２では、ウェルコンタクト領域１５がソース電極２４との接触面に有する凹部３２を複数段の段差状としているため、ウェルコンタクト領域１５とソース電極２４との接触面積をより大きくすることができる。従って、ウェルコンタクト領域１５とソース電極２４のコンタクト抵抗をさらに低減させることができる。また、凹部３２が複数段になることで、各段階の凹部深さが低減されるため、凹部３２側面の表層に、安定的に不純物を注入しやすくなる。
【００６６】
また、ＭＯＳＦＥＴ１０２の製造方法では、（ｅ）マスクを用いてエピタキシャル層をエッチングする工程と、（ｆ）工程（ｅ）の後、工程（ｅ）で用いたマスクをエッチングによりシュリンクする工程と、を交互に複数回繰り返す。以上の工程により製造されたＭＯＳＦＥＴ１０２では、ウェルコンタクト領域１５の表面が複数段の段差状の凹部３２となるため、ウェルコンタクト領域１５とソース電極２４との接触面積をより大きくすることができる。従って、ウェルコンタクト領域１５とソース電極２４のコンタクト抵抗をさらに低減させることができる。また、凹部３２が複数段になることで、各段階の凹部深さが低減されるため、凹部３２側面の表層に、安定的に不純物を注入しやすくなる。
【００６７】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【００６８】
１１  ＳｉＣ基板、１２  エピタキシャル層、１３  ウェル領域、１４  ソース領域、１５  ウェルコンタクト領域、２１  ゲート酸化膜、２２  ゲート電極、２３  層間絶縁膜、２４  ソース電極、２５  ドレイン電極、３１〜３３  凹部、４１〜４６  マスク、１０１，１０２  ＳｉＣ−ＭＯＳＦＥＴ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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