(57)【要約】【課題】  高速動作が可能であり、フレキシブルなデータの読出しおよびプログラムが可能な半導体記憶装置を提供する。【解決手段】  本発明のフラッシュメモリは、メモリアレイのページに対応するサイズのデータを保持可能な揮発性の記憶素子を含むページバッファ／センス回路１６０と、メモリアレイのページに対応するサイズのデータを保持可能な不揮発性の記憶素子を含むキャッシュレジスタ１７０とを有する。ページバッファ／センス回路１６０は、センス回路１６２、データレジスタ１６４、転送ゲート１６６を含み、データレジスタ１６４は、入出力バッファとデータの送受が可能である。キャッシュレジスタ１７０は、ＲＲＡＭ１７２を含みＲＲＡＭ１７２は、転送ゲート１７８を介して入出力バッファとデータの送受が可能であり、かつ転送ゲート１７４を介してデータレジスタ１６４とデータの送受が可能である。【選択図】  図６
2015084263.tif 000002
【特許請求の範囲】
【請求項１】
複数の記憶素子が形成されたメモリアレイと、
前記メモリアレイのページを選択する選択手段と、
前記メモリアレイに結合され、前記メモリアレイの選択されたページから読み出されたデータまたは選択されたページにプログラムするデータを保持可能なデータ保持手段と、
外部から入力されたデータを受け取り、あるいは外部へ出力されるデータを受け取る入出力手段と、
データの読出しおよびプログラムを制御する制御手段とを有し、
前記データ保持手段は、前記メモリアレイのページに対応するサイズのデータを保持可能な揮発性の記憶素子を含む第１のデータ保持部と、前記メモリアレイのページに対応するサイズのデータを保持可能な不揮発性の記憶素子を含む第２のデータ保持部と、第１のデータ保持部と前記入出力バッファとの間に接続された双方向のデータ転送が可能な第１のデータ転送手段と、第２のデータ保持部と前記入出力バッファとの間に接続された双方向のデータ転送が可能な第２のデータ転送手段とを有し、
第１および第２のデータ転送手段は、前記制御手段によって転送を制御される、半導体記憶装置。
【請求項２】
前記データ保持手段はさらに、第１のデータ保持部と第２のデータ保持部との間に接続された双方向のデータ転送が可能な第３のデータ転送手段とを有し、第３のデータ転送手段は、前記制御手段によって制御される、請求項１に記載の半導体記憶装置。
【請求項３】
前記制御手段は、外部から受け取ったコマンドに基づき第１、第２および第３のデータ転送手段を制御する、請求項１または２に記載の半導体記憶装置。
【請求項４】
前記制御手段は、第２のデータ保持部によって選択されたページにプログラムするデータがセットされたとき、第２のデータ保持部に記憶されているデータを前記メモリアレイの選択されたページにプログラムさせる、請求項１ないし３いずれか１つに記載の半導体記憶装置。
【請求項５】
前記制御手段は、第２のデータ保持部によって選択されたページのデータが記憶されているとき、第２のデータ保持部に記憶されているデータを第２のデータ転送手段を介して前記入出力手段へ出力させる、請求項１ないし３いずれか１つに記載の半導体記憶装置。
【請求項６】
前記制御手段は、第２のデータ保持部によって選択されたページのデータが記憶されていないとき、メモリアレイの選択されたページから読み出されたデータを前記入出力手段に出力させるともに当該データを第２のデータ保持部に保持させる、請求項５に記載の半導体記憶装置。
【請求項７】
前記制御手段は、第１のデータ保持部に保持されたデータを第１のデータ転送手段を介して前記入出力手段へ出力させる、請求項１ないし３いずれか１つに記載の半導体記憶装置。
【請求項８】
第２のデータ保持部は、抵抗変化型の記憶素子を含んで構成される、請求項１ないし７いずれか１つに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置に関し、特に不揮発性メモリを利用したページバッファに関する。
【背景技術】
【０００２】
ＮＡＮＤ型のフラッシュメモリは、公知のように、複数のメモリセルを直列接続したＮＡＮＤストリングからなるメモリセルアレイと、メモリアレイのビット線に接続されたページバッファとを有する。ページバッファは、メモリアレイの選択されたページから転送されたデータを保持したり、あるいは選択されたページにプログラムするためのデータを保持する。このようなページバッファをデータレジスタとキャッシュレジスタとから構成し、読出しおよびプログラムの高速化を図るフラッシュメモリが開示されている（特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−１１８０３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来のＮＡＮＤ型のフラッシュメモリでは、メモリアレイから読み出されたページデータを保持し、あるいはそこに書込むページデータを保持するページバッファは、揮発性の回路であり、例えば、ＣＭＯＳインバータをクロスカップリングしたラッチ回路から構成されている。
【０００５】
図１は、従来のフラッシュメモリのページバッファ／センス回路の概略動作を説明する図である。ページバッファ／センス回路１０は、メモリアレイの各ビット線BLにビット線選択トランジスタBSELを介して接続されたセンス回路１２と、センス回路１２によって感知されたデータを保持したり、プログラムのためのデータを保持するデータレジスタ１４と、データレジスタ１４との間で双方向のデータ転送を可能にする転送ゲート１６と、転送ゲート１６に接続されたキャッシュレジスタ１８と、キャッシュレジスタ１８と入出力バッファへのデータラインとの間で双方向のデータ転送を可能にする転送ゲート２０とを備えている。
【０００６】
図２は、プログラムおよび読出し時のページバッファの動作を説明するフローチャートである。ＮＡＮＤ型のフラッシュメモリのプログラムおよび読出しは、ページ単位で行われる。プログラムが行われるとき、図示しない入出力バッファで受け取られたプログラムデータは、データラインおよび転送ゲート２０を介してキャッシュレジスタ１８に入力され（Ｓ１００）、入力されたプログラムデータは、転送ゲート１６を介してデータレジスタ１４へ転送される（Ｓ１０２）。センス回路１２は、データレジスタ１４に保持されたプログラムデータに応じてビット線の電位を設定し、選択されたページのワード線にプログラム電圧を印加し、メモリアレイＭＡへのプログラムが実行される（Ｓ１０４）。
【０００７】
読出しでは、メモリアレイＭＡの選択されたページのデータがビット線を介してセンス回路１２によってセンスされ（Ｓ１１０）、センスされたデータがデータレジスタ１４に保持される（Ｓ１１２）。保持されたデータは、転送ゲート１６を介してキャッシュレジスタ１８へ転送され、次いで、転送ゲート２０を介してキャッシュレジスタ１８から入出力バッファへ出力される（Ｓ１１４）。
【０００８】
このような従来のページバッファ／センス回路１０は、ラッチ等の揮発性の記憶素子から構成されるため、次のような課題がある。
第１に、ＣＭＯＳラッチ回路等によりページバッファを構成すると、その占有面積が大きくなってしまい、結果として、フラッシュメモリの小型化を図ることができない。
第２に、ページバッファは揮発性であるため、電源がオフされると、データが消失されてしまう。例えば、電源再投入時に、電源オフする直前に読み出したデータ、あるいは
プログラムしたデータを参照したい場合に、ページバッファにはデータが記憶されていないので、メモリアレイをアクセスしなければならないという不具合がある。
第３に、ＮＡＮＤフラッシュメモリでは、データの読出し／プログラムがページ単位のアクセスで行われる。１ページよりも小さいサイズのデータを同一ページに連続的にプログラムすれば、ページ選択時間が省略され、プログラム時間を短縮させることができるが、他方、同一ページに連続的にプログラムできる回数には制限がある。メモリセルが２値データを記憶するフラッシュメモリでは、同一ページに連続してプログラムできる回数は、例えば４回に制限されている。これは、同一ページに繰り返し何度もプログラムが実行されると、当該ページのワード線に高電圧が繰り返し印加されることになり、隣接するページのメモリセルのしきい値に悪影響を与えるためである。このため、１ページが２Ｋバイトであれば、５１２バイトのデータを４回まで同一ページに連続してプログラムすることが可能である。換言すれば、５１２バイトよりも小さいサイズのデータの場合、連続して同一ページにプログラムをしてもページ全体をプログラムすることができないことを意味する。今後、ページサイズが大きくなれば、同一ページへの連続的なプログラムによりページ全体をプログラムが可能となる最小データサイズが大きくなる。
【０００９】
本発明は、上記従来の課題を解決し、高速動作が可能であり、フレキシブルなデータの読出しおよびプログラムが可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る半導体記憶装置は、複数の記憶素子が形成されたメモリアレイと、前記メモリアレイのページを選択する選択手段と、前記メモリアレイに結合され、前記メモリアレイの選択されたページから読み出されたデータまたは選択されたページにプログラムするデータを保持可能なデータ保持手段と、外部から入力されたデータを受け取り、あるいは外部へ出力されるデータを受け取る入出力手段と、データの読出しおよびプログラムを制御する制御手段とを有し、前記データ保持手段は、前記メモリアレイのページに対応するサイズのデータを保持可能な揮発性の記憶素子を含む第１のデータ保持部と、前記メモリアレイのページに対応するサイズのデータを保持可能な不揮発性の記憶素子を含む第２のデータ保持部と、第１のデータ保持部と前記入出力バッファとの間に接続された双方向のデータ転送が可能な第１のデータ転送手段と、第２のデータ保持部と前記入出力バッファとの間に接続された双方向のデータ転送が可能な第２のデータ転送手段とを有し、第１および第２のデータ転送手段は、前記制御手段によって転送を制御される。
【００１１】
好ましくは前記データ保持手段はさらに、第１のデータ保持部と第２のデータ保持部との間に接続された双方向のデータ転送が可能な第３のデータ転送手段とを有し、第３のデータ転送手段は、前記制御手段によって制御される。好ましくは前記制御手段は、外部から受け取ったコマンドに基づき第１、第２および第３のデータ転送手段を制御する。好ましくは前記制御手段は、第２のデータ保持部によって選択されたページにプログラムするデータがセットされたとき、第２のデータ保持部に記憶されているデータを前記メモリアレイの選択されたページにプログラムさせる。好ましくは前記制御手段は、第２のデータ保持部によって選択されたページのデータが記憶されているとき、第２のデータ保持部に記憶されているデータを第２のデータ転送手段を介して前記入出力手段へ出力させる。好ましくは前記制御手段は、第２のデータ保持部によって選択されたページのデータが記憶されていないとき、メモリアレイの選択されたページから読み出されたデータを前記入出力手段に出力させるともに当該データを第２のデータ保持部に保持させる。好ましくは前記制御手段は、第１のデータ保持部に保持されたデータを第１のデータ転送手段を介して前記入出力手段へ出力させる。好ましくは第２のデータ保持部は、抵抗変化型の記憶素子を含んで構成される。
【発明の効果】
【００１２】
本発明によれば、メモリアレイと結合されたデータ保持部手段に含まれる第２のデータ保持部を不揮発性の記憶素子としたことにより、第２のデータ保持部が記憶するデータのアクセスが可能になり、メモリアレイをアクセスする場合よりもデータの読出し等の高速化を図ることができる。さらに第１および第２のデータ保持部と入出力手段との間でデータの双方向送受を可能にすることで、ユーザーの要求に応じたフレキシブルな読出しおよびプログラム動作を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】従来のフラッシュメモリのページバッファ／センス回路の概略構成を示す図である。
【図２】従来のフラッシュメモリのプログラムおよび読み出し時のページバッファの動作を説明するフローチャートである。
【図３】本発明の実施例に係るフラッシュメモリの一構成例を示すブロック図である。
【図４】フラッシュメモリのＮＡＮＤストリングの構成を示す回路図である。
【図５】フラッシュメモリの各動作時に印加される電圧の一例を示す表である。
【図６】本発明の実施例に係るページバッファ／センス回路とキャッシュレジスタの構成を示す図である。
【図７】キャッシュレジスタに用いられる抵抗変化型メモリ素子の一例を示す図である。
【図８】本発明の実施例に係るフラッシュメモリのキャッシュレジスタを利用した動作例を説明する図である。
【図９】本発明の実施例に係るフラッシュメモリのキャッシュレジスタを利用したプログラム動作の一例を説明するフローチャートである。
【図１０】本発明の実施例に係るフラッシュメモリのキャッシュレジスタを利用しない動作例を説明する図である。
【図１１】本発明の実施例に係るフラッシュメモリのキャッシュレジスタを利用しない読出し動作の一例を説明するフローチャートである。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、図面は、説明を分かり易くするために各部を強調して示してあり、実際のデバイスのスケールとは異なることに留意すべきである。
【実施例】
【００１５】
図３は、本発明の実施例に係るフラッシュメモリの構成を示すブロック図である。但し、ここに示す構成は、例示であって、本発明に係るフラッシュメモリは、必ずしもこのような構成に限定されるものではない。
【００１６】
本実施例のフラッシュメモリ１００は、行列状に配列された複数のメモリセルが形成されたメモリアレイ１１０と、外部入出力端子Ｉ／Ｏに接続され入出力データを保持する入出力バッファ１２０と、入出力バッファ１２０からのアドレスデータを受け取るアドレスレジスタ１３０と、入出力バッファ１２０からのコマンドデータおよび図示しない外部制御信号（コマンドラッチイネーブル（ＣＬＥ）信号やアドレスラッチイネーブル（ＡＬＥ）信号等）等に基づき各部を制御するコントローラ１４０と、アドレスレジスタ１３０からの行アドレス情報Ａｘをデコードしデコード結果に基づきブロックの選択およびワード線の選択等を行うワード線選択回路１５０と、ワード線選択回路１５０によって選択されたページから読み出されたデータを保持したり、選択されたページへの書込みデータを保持するページバッファ／センス回路１６０と、不揮発性の記憶素子によりデータを保持可能なキャッシュレジスタ１７０と、アドレスレジスタ１３０からの列アドレス情報Ａｙをデコードし当該デコード結果に基づきページバッファ１６０および／またはキャッシュレジスタ１７０内の列データを選択する列選択回路１８０と、データの読出し、プログラムおよび消去等のために必要な電圧（プログラム電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、消去電圧Versなど）を生成する内部電圧発生回路１９０とを含んで構成される。入出力バッファ１２０は、データラインＤＬによってページバッファ／センス回路１６０およびキャッシュレジスタ１７０に接続され、データラインＤＬは、所定のビット幅（例えば、８ビットまたは１６ビット）の並列データの送受を可能にする。
【００１７】
メモリアレイ１１０は、列方向に配置された複数のブロックBLK(0)、BLK(1)、・・・、BLK(m)を有する。ブロックの一方の端部には、ページバッファ／センス回路１６０が配置される。但し、ページバッファ／センス回路１６０は、ブロックの他方の端部、あるいはの両側の端部に配置されるものであってもよい。１つのブロックには、複数のメモリセルを直列に接続したＮＡＮＤストリングユニットＮＵが複数形成される。
【００１８】
図４は、ＮＡＮＤストリングユニットＮＵの一例を示す回路図である。同図に示すように、１つのブロックには、複数のメモリセルを直列に接続したｎ個のＮＡＮＤストリングＮＵが行方向に配列されている。１つのＮＡＮＤストリングＮＵは、直列に接続された複数のメモリセルMCi(i=０、１、・・・、６３)と、メモリセルの両端に接続されたビット線選択トランジスタTDと、ソース線選択トランジスタTSとを含み、ビット線選択トランジスタTDのドレインは、対応する１つのビット線GBLに接続され、ソース線選択トランジスタTSのソースは、共通ソース線SLに接続される。メモリセルMCiのコントロールゲートは、ワード線WLiに接続され、選択トランジスタTD、TSのゲートは、ワード線WLと並行する選択ゲート線SGD、SGSに接続される。
【００１９】
ワード線選択回路１５０は、行アドレスＡｘに基づきブロックの選択、ワード線WLの選択を行い、選択ワード線／非選択ワード線に動作に応じた電圧を印加する。また、ワード線選択回路１５０は、選択ゲート信号SGS、SGDを介して選択トランジスタTD、TSを選択的に駆動する。ビット線GBL1〜GBLnは、ビット線選択回路等を介してページバッファ／センス回路１６０に結合される。
【００２０】
メモリセルは、典型的に、Ｐウエル内に形成されたＮ型の拡散領域であるソース／ドレインと、ソース／ドレイン間のチャンネル上に形成されたトンネル酸化膜と、トンネル酸化膜上に形成されたフローティングゲート（電荷蓄積層）と、フローティングゲート上に誘電体膜を介して形成されたコントロールゲートとを含むＭＯＳ構造を有する。Ｐウエルは、例えば、Ｐ型のシリコン基板内に形成されたＮウエル内に形成される。フローティングゲートに電荷が蓄積されていないとき、つまりデータ「１」が書込まれているとき、しきい値は負状態にあり、メモリセルは、ノーマリオンである。フローティングゲートに電子が蓄積されたとき、つまりデータ「０」が書込まれているとき、しきい値は正にシフトし、メモリセルは、ノーマリオフである。また、メモリセルは、２値データを記憶するものであってもよいし、多値データを記憶するものであってもよい。
【００２１】
図５は、フラッシュメモリの各動作時に印加されるバイアス電圧の一例を示したテーブルである。読出し動作では、ビット線に或る正の電圧を印加し、選択されたワード線に或る電圧（例えば、０Ｖ）を印加し、非選択ワード線に読み出しパス電圧（例えば４．５Ｖ）を印加し、選択ゲート線SGD、SGSに正の電圧（例えば４．５Ｖ）を印加し、ビット線選択トランジスタTD、ソース線選択トランジスタTSをオンし、共通ソース線に０Ｖを印加する。プログラム（書込み）動作では、選択されたワード線に高電圧のプログラム電圧Vprog（１５〜２０Ｖ）を印加し、非選択のワード線に中間電位（例えば１０Ｖ）を印加し、ビット線選択トランジスタTDをオンさせ、ソース線選択トランジスタTSをオフさせ、「０」または「１」のデータに応じた電位をビット線GBLに供給する。消去動作では、ブロック内の選択されたワード線に０Ｖを印加し、Ｐウエルに高電圧（例えば１８Ｖ）を印加し、選択ゲート線SGD、SGSをフローティングにする。
【００２２】
図６は、本発明の実施例に係るページバッファ／センス回路とキャッシュレジスタの構成を示す図である。同図に示すように、ページバッファ／センス回路１６０は、ビット線選択回路のビット線選択トランジスタBSELを介してメモリアレイのビット線GBL0〜GBLnに接続される。ここで留意すべきことは、ページバッファ／センス回路１６０は、従来と同様にセンス回路１６２とデータレジスタ１６４とを含むが、図１に示したような揮発性のキャッシュレジスタ１８を含まないことである。このキャッシュレジスタ１８の代わりに、本実施例では、例えば抵抗変化型のＲＲＡＭ（Resistance Random Access Memory、ＲＲＡＭは登録商標）を用いた不揮発性のキャッシュレジスタ１７０を備えている。
【００２３】
センス回路１６２およびデータレジスタ１６４は、好ましくは１ページのビット数の感知素子および記憶素子を含んで構成される。センス回路１６２は、ビット線選択トランジスタBSELを介してビット線に直列に接続されたクランプトランジスタBLCLMと、センスノードSNSに接続されたプリチャージ用トランジスタPREと、センスノードSNSに接続されたキャパシタCpと、センスノードSNSとデータレジスタ１６４との間に接続された転送トランジスタBLCDとを含む。センス回路１６２のトランジスタは、Ｎ型のＭＯＳトランジスタであり、これらトランジスタは、コントローラ１４０からの制御信号により選択的にオンまたはオフされる。読出しを行うとき、プリチャージ用トランジスタPREがオンされ、電源Vddから供給されたプリチャージ電位は、クランプトランジスタBLCLMを介して選択されたビット線を充電する。センスノードSNSは、その後に読み出されたＨレベルまたはＬレベルの電位を保持し、センスノードSNSの電位は、転送トランジスタBLCDをオンすることでデータレジスタ１６４へ転送され、センスノードSNSの電位に応じた論理レベルがデータレジスタ１６４によって保持される。プログラムを行うとき、センス回路１６２は、データレジスタ１６４に保持されたデータに応じた電圧をビット線に印加する。ページバッファ／センス回路１６０はさらに、データレジスタ１６４と入出力バッファ１２０へのデータラインＤＬとの間に転送ゲート１６６を含み、データレジスタ１６４と入出力バッファ１２０間で双方向のデータ転送を可能にする。転送ゲート１６６は、１ページのビット数の並列接続されたＮＭＯＳトランジスタを含み、各トランジスタのゲートにはコントローラ１４０からの制御信号が入力され、その転送動作が制御される。
【００２４】
キャッシュレジスタ１７０は、１ページのビット数の記憶素子を構成するＲＲＡＭ１７２およびアクセストランジスタ１７６と、転送ゲート１７４、１７８とを含む。転送ゲート１７４は、センス回路１６２とデータレジスタ１６４間に形成されるノードＮ１とＲＲＡＭ１７２のノードＮ２の間に接続され、転送ゲート１７８は、ノードＮ２とデータラインＤＬとの間に接続される。転送ゲート１７４、１７８は、１ページのビット数の並列接続されたＮＭＯＳトランジスタであり、転送ゲート１７４、１７８のゲートには、コントローラ１４０からの制御信号が入力され、トランジスタのオン、オフすなわち転送動作が制御される。
【００２５】
ＲＲＡＭ１７２は、電圧印加による電気抵抗の大きな変化を利用し、印加電圧の方向に依存して抵抗を可変させる素子から構成される。図７は、抵抗変化型メモリ素子の構成を示す図である。抵抗変化型メモリ素子は、ビット線ＢＬとソース線ＳＬとの間に、バイアスする方向および強さによって抵抗が変化する抵抗素子１７２Ａとこれに直列接続されたアクセストランジスタ１７６とを有する。抵抗素子１７２Ａに所定の抵抗値をセットするとき、ＶＢから一定のバイアスを印加する。抵抗素子１７２Ａの抵抗値をリセットするとき、ＳＬから一定のバイアスを印加する。アクセストランジスタ１７６のゲートには選択信号Ｃｙが接続され、選択信号Ｃｙは列選択回路１８０から供給される。アクセストランジスタ１７６がオンされたとき、ビット線ＢＬとソース線ＳＬ間に電流が流れ、電流値は、抵抗素子１７２Ａの抵抗値に応じた大きさとなる。例えば、ビット線ＢＬからソース線ＳＬに向けて抵抗素子１７２Ａにバイアスを印加する場合には、ノードＮ１に一定の電位が生成され、ソース線が例えばＧＮＤにされ、ソース線ＳＬからビット線ＢＬに向けて抵抗素子１７２Ａにバイアスを印加する場合には、ノードＮ１がＧＮＤにされ、ソース線ＳＬに一定の電位が生成される。このようにＲＲＡＭ１７２は、抵抗素子１７２Ａとアクセストランジスタ１７６によって１つの記憶素子を形成するが、記憶素子は、１次元状に配列して構成されてもよいし、行および列からなる２次元状に配列して構成されてもよい。後者の場合には、ＲＲＡＭを選択するために行アドレスが必要になる。
【００２６】
ＲＲＡＭ１７２は、不揮発性であるため、フラッシュメモリへの電源が遮断された後もデータを保持し、電源再投入時にキャッシュメモリ１７０の保持されたデータを利用することができる。さらにＲＲＡＭ１７２は、電圧でデータを書き換えるため（電流が微量で）消費電力が小さく、１トランジスタ＋１抵抗からなる比較的単純な構造のため、セル面積が約6F2（Fは配線の径で、数十nm程）と小さく、高密度化が可能であり、読み出し時間が１０ナノ秒程度と、ＤＲＡＭ並に高速であるという利点がある。
【００２７】
ＲＲＡＭ１７２のセット／リセット、すなわち２値データのプログラム／消去は、コントローラ１４０、ワード線選択回路１５０、列選択回路１８０、センス回路１６２によって行うことが可能である。但し、ＲＲＡＭ１７２の専用のセット／リセットを行う回路を用意してもよい。
【００２８】
本実施例のページバッファ／センス回路１６０およびキャッシュレジスタ１７０は、入出力バッファ１２０へのデータラインＤＬとの間に転送ゲート１６６、１７８を含み、どの経路を選択してデータの読出しやプログラムを実行するかは、コマンドによって決定することが可能である。コントローラ１４０は、外部から受け取ったコマンドに基づきメモリアレイ１１０、ページバッファ／センス回路１６０、キャッシュレジスタ１７０間の転送ゲート１６６、１７４、１７８等、メモリ全般を制御する。この制御は、好ましくは内部メモリに用意されたプログラムを実行することにより、読出し、プログラム、消去等の種々のシーケンスを行うことができる。
【００２９】
例えば、メモリアレイのページ読出しを連続的に行う場合には、従来のときと同様に、選択ページＰ１から読み出されたデータがビット線を介してセンス回路１６２へ転送され、センス回路１６２によってセンスされたデータがデータレジスタ１６４に保持される。次の選択ページＰ２から読み出されたデータがセンス回路１６２へ転送される間にデータレジスタ１６４に保持されたデータがノードＮ１および転送ゲート１７４を介してＲＲＡＭ１７２に保持される。次の選択ページＰ３から読み出されたデータがセンス回路１６２へ転送される間に、ＲＲＡＭ１７２に保持されたデータが転送ゲート１７８を介してデータラインＤＬ、すなわち入出力バッファ１２０へ出力され、そしてデータレジスタ１６４に保持されたデータが転送ゲート１７４を介してＲＲＡＭ１７２へ転送される。
【００３０】
ある動作態様では、ＲＲＡＭ１７２に保持されたデータが転送ゲート１７８を介してデータラインＤＬ、すなわち入出力バッファ１２０へ直接出力され、反対に入出力バッファ１２０に入力されたデータがデータラインＤＬおよび転送ゲート１７８を介してＲＲＡＭ１７２に記憶させることができる。
【００３１】
ある動作態様では、データレジスタ１６４に保持されたデータが転送ゲート１６６を介してデータラインＤＬ、すなわち入出力バッファ１２０に直接出力され、反対に、入出力バッファ１２０に入力されたデータがデータラインＤＬおよび転送ゲート１６６を介してデータレジスタ１６４に保持させることができる。
【００３２】
また、コントローラ１４０は、キャッシュレジスタ１７０のクリアを実行することが可能である。好ましくは、一定回数のプログラムもしくはリードのアクセス（例えば１０回）において、一度もキャッシュレジスタ１７０のキャッシュヒットが発生しない場合には、キャッシュレジスタ１７０をクリアする。すなわち、ＲＲＡＭをリセットし、キャッシュレジスタを空の状態に戻す。さらに好ましくは、キャッシュレジスタ１７０のクリアを行う際、そのページデータがメモリアレイに未書込みの場合は、メモリアレイへの書込みを行った後に、キャッシュレジスタ１７０をクリアする。このように一定回数のアクセスにおいてキャッシュヒットが生じない場合には、キャッシュレジスタ１７０の内容を更新することで、キャッシュレジスタにフレキシビリティを持たせ、キャッシュヒットの率を向上させることができる。
【００３３】
次に、本実施例に係るフラッシュメモリのキャッシュレジスタを利用した動作例について説明する。図８（Ａ）は、キャッシュレジスタ１７０の１ページよりも少ないデータ数のプログラムであるパーシャルプログラムを例示している。キャッシュレジスタ１７０、すなわちＲＲＡＭ１７２は、１ページのビット数に対応する記憶素子を備えており、ＲＲＡＭ１７２の一部にデータをプログラムすることができる。コントローラ１４０は、パーシャルプログラムのコマンドを受け取ると、当該プログラムに従い各部を制御する。パーシャルプログラムのコマンドに引き続き、行アドレス、列アドレスおよびプログラムデータが入出力バッファ１２０に受け取られ、列選択回路１８０によってＲＲＡＭ１７２の列アドレスが選択され、入出力バッファ１２０からデータラインＤＬおよび転送ゲート１７８を介してプログラムデータが転送され、当該プログラムデータに従いＲＲＡＭ１７２へのバイアス方向が決定され、抵抗素子のセットまたはリセットが行われる。仮に、ＲＲＡＭ１７２が行および列の２次元アレイ状に構成されるならば、パーシャルプログラムのときに受け取った行アドレスがＲＲＡＭ１７２の行を選択するために用いられる。パーシャルプログラムのときに受け取った行アドレスは、メモリアレイの選択されたページが同一ページへのプログラムか否かの判定情報に利用されるため、コントローラ１４０は、キャッシュレジスタ１７０にプログラムを行ったときの行アドレスやその動作履歴を内部メモリに記憶しておく。
【００３４】
図８（Ｂ）は、キャッシュレジスタ１７０に記憶されたデータを読出し例を示している。コントローラ１４０は、キャッシュ読出しのコマンドを受け取ると、それに従い各部を制御する。キャッシュ読出しのコマンドに引き続き、行アドレスおよび列アドレスが入力バッファ１２０に受け取られ、ＲＲＡＭ１７２の列アドレスが列選択回路１８０によって選択され、選択された列アドレスから読み出されたデータが転送ゲート１７８を介して入出力バッファ１２０へ出力される。
【００３５】
キャッシュレジスタからのデータの読出しは、通常の読出しコマンドによって行われるようにしてもよい。この場合、コントローラ１４０は、受け取った行アドレスおよび列アドレスによりキャッシュレジスタへのプログラムが行われているか否かを判定する。
【００３６】
図８（Ｃ）は、キャッシュレジスタを用いたページプログラムの例を示している。キャッシュレジスタ１７０へのパーシャルプログラムによって１ページのデータのキャッシュプログラムへのプログラムが終了したとき、キャッシュレジスタ１７０の１ページデータがメモリアレイのページにプログラムされる。図９は、図８（Ｃ）の動作を説明するためのフローチャートである。
【００３７】
外部のホスト側コンピュータからキャッシュを利用したページプログラムのコマンドがフラッシュメモリへ送信され、当該コマンドがコントローラ１４０によって受け取られる（Ｓ２００）。コントローラ１４０は、キャッシュヒットか否か、あるいはキャッシュが空か否かを判定する（Ｓ２０２）。つまり、キャッシュヒットか否かは、メモリアレイの同一ページにプログラムするデータがキャッシュレジスタ１７０に既にプログラムされているか否かを判定することである。この判定には、キャッシュレジスタ１７０に既にプログラムされているデータの行アドレスが利用され、行アドレスが一致すれば、同一ページへのプログラムと判定する。
【００３８】
コントローラ１４０は、ステップＳ２０２において「Ｙｅｓ」と判定した場合には、入力バッファ１２０に入力されたデータをキャッシュレジスタ１７０にプログラムする（Ｓ２０４）。次に、コントローラ１４０は、当該データのプログラムによってキャッシュメモリ１７０がフルになったか否か、すなわち１ページ分のデータがプログラムされたか否かを判定する（Ｓ２０６）。もし、キャッシュレジスタ１７０にプログラムされたデータがフルであれば、キャッシュレジスタ１７０のデータが転送ゲート１７４を介してノードＮ１に転送され（Ｓ２０８）、ノードＮ１に転送されたデータがデータレジスタ１６４に保持される。そして、センス回路１６２は、データレジスタ１６４に保持されたデータに応じた電位をビット線BLに供給し、メモリアレイ１１０の選択されたブロックの選択されたページにプログラムが成される（Ｓ２１０）。一方、ステップＳ２０２において「Ｎｏ」と判定された場合には、異なるページへのプログラムまたはキャッシュが空ではないので、入力バッファ１２０のデータは、データレジスタ１６４に入力され（Ｓ２１２）、次いでセンス回路１６２は、データレジスタ１６４に保持されたデータに応じた電位をビット線BLに供給し、メモリアレイ１１０の選択されたブロックの選択されたページへプログラムが成される（Ｓ２１４）。
【００３９】
このようなキャッシュレジスタを利用したプログラムが可能になることで、従来の制約であった同一ページへの連続プログラム回数の制限を回避することができる。例えば、同一ページへの連続プログラム回数が４回に制限されているとき、従来のプログラムでは、１／４ページのデータサイズが１ページをフルにプログラムするための最小のプログラム単位となる。これに対し、本実施例では、不揮発性のキャッシュレジスタ１７０に１ページよりも小さなデータサイズのデータをプログラムすることが可能であり、キャッシュレジスタがフルにプログラムされたときにそのデータをメモリアレイにプログラムすればよいため、ＮＡＮＤストリングアレイのようにプログラム回数の制限を受けることなく、所望の大きさのデータサイズ、または１／４ページのデータよりも小さいデータサイズのデータをメモリアレイの選択されたページに記憶させることができる。
【００４０】
次に、本実施例に係るフラッシュメモリのキャッシュレジスタを利用しない動作例について説明する。図１０（Ａ）は、キャッシュなしページプログラムを例示している。コントローラ１４０は、キャッシュなしページプログラムを受け取ると、入出力バッファ１２０に受け取られたデータを転送ゲート１６６を介してデータレジスタ１６４へ転送し、センス回路１６２は、データレジスタ１６４に保持されたデータに基づきメモリアレイへのページプログラムを実行する。キャッシュレジスタ１７０を経由しないことで、ページプログラムに要する時間の短縮化を図ることができる。
【００４１】
図１０（Ｂ）は、キャッシュなしページ読出しを例示している。コントローラ１４０は、コマンドを受け取ると、メモリアレイ１１０の選択されたページから読み出されたデータをセンス回路１６２を介してデータレジスタ１６４へ転送させ、データレジスタ１６４に保持されたデータを転送ゲート１６６およびデータラインＤＬを介して直接入出力バッファ１２０へ出力させる。
【００４２】
図１０（Ｃ）は、データレジスタ１６４からキャッシュレジスタ１７０へのデータ転送を例示している。この場合、データレジスタ１６４に保持されたデータは、ノードＮ１および転送ゲート１７４を介してＲＲＡＭ１７２へ転送される。
【００４３】
図１１は、本実施例による読出し動作の一例を説明するフローチャートである。コントローラ１４０は、コマンドを受け取ると（Ｓ３００）、次に、キャッシュヒットするか否かを判定する（Ｓ３０２）。キャッシュヒットか否かは、選択されたページのデータがキャッシュレジスタに記憶されているか否かである。図８（Ｃ）のようにキャッシュを利用したページプログラムが行われたならば、キャッシュレジスタ１７０には、メモリアレイに記憶されたデータと同一のデータが記憶されている可能性があり、そのような場合には、キャッシュレジスタ１７０からデータを読み出した方が読出し時間を短縮することができる。従って、ステップＳ３０２において「Ｙｅｓ」の場合には、キャッシュレジスタ１７０に記憶されたデータが転送ゲート１７８を介して入出力バッファ１２０へ出力される（Ｓ３０４）。
【００４４】
一方、キャッシュヒットしないとき、つまりステップＳ３０２において「Ｎｏ」のときには、メモリアレイの選択されたページからデータが読み出され（Ｓ３０６）、次に、キャッシュレジスタが空か否かがコントローラ１４０によって判定される（Ｓ３０８）。キャッシュが空である場合には、読み出されたデータは、転送ゲート１７４を介してＲＲＡＭ１７２にプログラムされるとともに（Ｓ３１０）、転送ゲート１６６を介して入出力バッファ１２０に出力される。キャッシュが空でないと判定された場合には、読み出されたデータは、データレジスタ１６４に保持され、転送ゲート１６６を介して入出力バッファ１２０へ出力される（Ｓ３１２）。
【００４５】
このように本実施例のフラッシュメモリによれば、キャッシュレジスタを不揮発性のＲＲＡＭから構成することで、メモリアレイをアクセスすることなく高速な読出しが可能になり、メモリアレイの同一ページへの連続プログラム回数の制約を受けることなく所望のデータサイズのデータをメモリアレイの同一ページへプログラムすることができる。
【００４６】
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００４７】
１００：フラッシュメモリ
１１０：メモリアレイ
１２０：入出力バッファ
１３０：アドレスレジスタ
１４０：コントローラ
１５０：ワード線選択回路
１６０：ページバッファ／センス回路
１６２：センス回路
１６４：データレジスタ
１６６：転送ゲート
１７０：キャッシュレジスタ
１７２：ＲＲＡＭ
１７４、１７８：転送ゲート
１７６：アクセストランジスタ
１８０：列選択回路
１９０：内部電圧発生回路
DL：データライン
GBL:ビット線
SL：共通ソース線
TD:ビット線選択トランジスタ
TS:ソース線選択トランジスタ
SGD、SGS：選択ゲート線
【図１】
2015084263.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2015084263.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【手続補正書】
【提出日】平成26年10月21日(2014.10.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の記憶素子が形成されたＮＡＮＤ型のメモリアレイと、
前記メモリアレイのページを選択する選択手段と、
前記メモリアレイに結合され、前記メモリアレイの選択されたページから読み出されたデータまたは選択されたページにプログラムするデータを保持可能なデータ保持手段と、
外部から入力されたデータを受け取り、あるいは外部へ出力されるデータを受け取る入出力手段と、
データの読出しおよびプログラムを制御する制御手段とを有し、
前記データ保持手段は、読み出されたデータの電位またはプログラムするデータの電位を保持する第１のノードに接続され、前記メモリアレイのページに対応するサイズのデータを保持可能な揮発性の記憶素子を含む第１のデータ保持部と、前記メモリアレイのページに対応するサイズのデータを保持可能な不揮発性の記憶素子を含む第２のデータ保持部と、第１のデータ保持部と前記入出力手段との間に接続された双方向のデータ転送が可能な第１のデータ転送手段と、第２のデータ保持部と前記入出力手段との間に接続された双方向のデータ転送が可能な第２のデータ転送手段と、第２のデータ転送手段と第２のデータ保持部との間の第２のノードと第１のノード間に接続され、第１のデータ保持部と第２のデータ保持部との間の双方向のデータ転送を可能にする第３のデータ転送手段とを有し、
前記制御手段は、外部から受け取ったコマンドに基づき第１、第２および第３のデータ転送手段を制御する、ＮＡＮＤ型フラッシュメモリ。
【請求項２】
前記制御手段は、選択されたページへのプログラムを実行するとき、第２のデータ保持部に前記選択されたページにプログラムするデータが既にセットされているか否かを判定する第１の判定手段と、第１の判定手段によりセットされていると判定されたとき、第２のデータ保持部に１ページ分のデータがセットされたか否かを判定する第２の判定手段とを含み、前記制御手段は、第２の判定手段によって１ページ分のデータがセットされたと判定された場合には、前記第３の転送手段および第１のノードを介して第２のデータ保持部にセットされたデータを前記選択されたページにプログラムさせる、請求項１に記載のＮＡＮＤ型フラッシュメモリ。
【請求項３】
前記制御手段は、一定回数のプログラムまたは読出しにおいて、第２のデータ保持部のキャッシュヒットが発生しない場合には、第２のデータ保持部に保持されたデータをリセットする、請求項１または２に記載のＮＡＮＤ型フラッシュメモリ。
【請求項４】
前記制御手段は、第２のデータ保持部によって選択されたページにプログラムするデータがセットされたとき、第２のデータ保持部に記憶されているデータを前記メモリアレイの選択されたページにプログラムさせる、請求項１ないし３いずれか１つに記載のＮＡＮＤ型フラッシュメモリ。
【請求項５】
前記制御手段は、第２のデータ保持部によって選択されたページのデータが記憶されているとき、第２のデータ保持部に記憶されているデータを第２のデータ転送手段を介して前記入出力手段へ出力させる、請求項１ないし３いずれか１つに記載のＮＡＮＤ型フラッシュメモリ。
【請求項６】
前記制御手段は、第２のデータ保持部によって選択されたページのデータが記憶されていないとき、メモリアレイの選択されたページから読み出されたデータを前記入出力手段に出力させるともに当該データを第２のデータ保持部に保持させる、請求項５に記載のＮＡＮＤ型フラッシュメモリ。
【請求項７】
前記制御手段は、第１のデータ保持部に保持されたデータを第１のデータ転送手段を介して前記入出力手段へ出力させる、請求項１ないし３いずれか１つに記載のＮＡＮＤ型フラッシュメモリ。
【請求項８】
第２のデータ保持部は、抵抗変化型の記憶素子を含んで構成される、請求項１ないし７いずれか１つに記載のＮＡＮＤ型フラッシュメモリ。