(57)【要約】【課題】グローバルシャッタを実現可能な固体撮像素子において、飽和電荷量を増大できるようにする。【解決手段】固体撮像素子の画素は、受光量に応じた電荷を生成し、蓄積する光電変換部と、光電変換部により生成された電荷を蓄積する電荷蓄積部と、光電変換部の電荷を電荷蓄積部へ転送する第１転送トランジスタと、電荷を信号として読み出すために保持する電荷保持部と、電荷蓄積部の電荷を電荷保持部へ転送する第２転送トランジスタとを有する。第１転送トランジスタのゲート電極は、半導体基板界面から所定の深さまで埋め込まれた２本以上のトレンチゲート部を有する。電荷蓄積部は、半導体基板内に埋め込まれている第１転送トランジスタの複数のトレンチゲート部の間に、深さ方向に縦長形状で形成されている。本技術は、例えば、固体撮像素子等に適用できる。【選択図】図４
2015053411.tif 000002
【特許請求の範囲】
【請求項１】
受光量に応じた電荷を生成し、蓄積する光電変換部と、
前記光電変換部により生成された電荷を蓄積する電荷蓄積部と、
前記光電変換部の電荷を前記電荷蓄積部へ転送する第１転送トランジスタと、
前記電荷を信号として読み出すために保持する電荷保持部と、
前記電荷蓄積部の電荷を前記電荷保持部へ転送する第２転送トランジスタと
を有する画素を備え、
前記第１転送トランジスタのゲート電極は、半導体基板界面から所定の深さまで埋め込まれた２本以上のトレンチゲート部を有し、
前記電荷蓄積部は、前記半導体基板内に埋め込まれている前記第１転送トランジスタの２本のトレンチゲート部の間に、縦長形状で形成されている
固体撮像素子。
【請求項２】
前記電荷蓄積部は、前記半導体基板の深さ方向である縦方向のPN接合面を有する
請求項１に記載の固体撮像素子。
【請求項３】
前記第１転送トランジスタの前記２本のトレンチゲート部の間は、第１導電型／第２導電型／第１導電型の半導体領域が形成されている
請求項１に記載の固体撮像素子。
【請求項４】
前記電荷蓄積部は、前記半導体基板の深さ方向に、異なる不純物濃度の半導体領域を有する
請求項１に記載の固体撮像素子。
【請求項５】
前記第１転送トランジスタのゲート電極は、前記半導体基板界面から所定の深さまで埋め込まれた２本のトレンチゲート部を有する
請求項１に記載の固体撮像素子。
【請求項６】
前記第１転送トランジスタのゲート電極は、前記半導体基板界面から所定の深さまで埋め込まれた３本のトレンチゲート部を有する
請求項１に記載の固体撮像素子。
【請求項７】
前記第１転送トランジスタの前記トレンチゲート部の内部に、遮光性材料が埋め込まれている
請求項１に記載の固体撮像素子。
【請求項８】
前記半導体基板の裏面側から光が入射される裏面照射型である
請求項１に記載の固体撮像素子。
【請求項９】
前記２本以上のトレンチゲート部とその間の前記電荷蓄積部とを囲む裏面及び側面に、遮光部が形成されている
請求項８に記載の固体撮像素子。
【請求項１０】
前記半導体基板の光入射面側である裏面に、遮光性の光電変換膜が形成されている
請求項８に記載の固体撮像素子。
【請求項１１】
受光量に応じた電荷を生成し、蓄積する光電変換部と、前記光電変換部により生成された電荷を蓄積する電荷蓄積部と、前記光電変換部の電荷を前記電荷蓄積部へ転送する第１転送トランジスタと、前記電荷を信号として読み出すために保持する電荷保持部と、前記電荷蓄積部の電荷を前記電荷保持部へ転送する第２転送トランジスタとを備え、前記第１転送トランジスタのゲート電極が、半導体基板界面から所定の深さまで埋め込まれた２本以上のトレンチゲート部を有する画素を形成する場合に、
前記トレンチゲート部となるトレンチ部を形成し、
前記トレンチ部に対して、第１の導電型のイオンを所定のチルト角で注入した後、第２の導電型のイオンを所定のチルト角で注入することで、２本の前記トレンチ部の間に、前記半導体基板の深さ方向である縦方向にPN接合面を形成する
固体撮像素子の製造方法。
【請求項１２】
前記第１の導電型のイオン注入と、前記第２の導電型のイオン注入とで、加速エネルギーが異なる
請求項１１に記載の固体撮像素子の製造方法。
【請求項１３】
前記電荷蓄積部となる半導体領域を形成するための前記第１または第２の導電型のイオン注入において、前記半導体基板の深さで、前記所定のチルト角が異なる
請求項１１に記載の固体撮像素子の製造方法。
【請求項１４】
受光量に応じた電荷を生成し、蓄積する光電変換部と、
前記光電変換部により生成された電荷を蓄積する電荷蓄積部と、
前記光電変換部の電荷を前記電荷蓄積部へ転送する第１転送トランジスタと、
前記電荷を信号として読み出すために保持する電荷保持部と、
前記電荷蓄積部の電荷を前記電荷保持部へ転送する第２転送トランジスタと
を有する画素を備え、
前記第１転送トランジスタのゲート電極は、半導体基板界面から所定の深さまで埋め込まれた２本以上のトレンチゲート部を有し、
前記電荷蓄積部は、前記半導体基板内に埋め込まれている前記第１転送トランジスタの２本のトレンチゲート部の間に、縦長形状で形成されている
固体撮像素子
を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、固体撮像素子、固体撮像素子の製造方法、および電子機器に関し、特に、グローバルシャッタを実現可能な固体撮像素子において、飽和電荷量を増大できるようにする固体撮像素子、固体撮像素子の製造方法、および電子機器に関する。
【背景技術】
【０００２】
近年、CMOS型固体撮像素子（CMOSイメージセンサ）は、デジタルカメラ、ビデオカメラ、監視用カメラ、複写機、ファクシミリなど多くの電子機器に搭載されている。
【０００３】
このCMOS型固体撮像素子においては、フォトダイオードに蓄積された電荷を行毎に読み出すため、光電荷を蓄積する時間にずれが生じ、被写体が動いているときに撮影した被写体に歪みが生ずる。
【０００４】
このような被写体の歪みを防止するために、各画素の露光期間が同一となるような全画素同時電子シャッタが開発されている。全画素同時電子シャッタとは、撮像に有効な全ての画素について同時に露光を開始し、同時に露光を終了する動作を行うものであり、グローバルシャッタ（グローバル露光）とも呼ばれる。
【０００５】
グローバルシャッタを実現する方法としては、例えば、各画素において、電荷蓄積領域としてのフォトダイオードと浮遊拡散領域（ＦＤ：Floating Diffusion）との間に電荷保持領域を設け、フォトダイオードに蓄積された電荷を、電荷保持領域に全画素同時に一旦転送し、電荷保持領域に蓄積されている電荷を、行毎の順次走査を行って読み出す方法がある。
【０００６】
電荷保持領域には、半導体基板中に第１導電型と第２導電型の半導体領域を積層したPN接合と、その上部に絶縁膜を介して電荷転送をコントロールするプレーナ型のゲート電極を有する構造が用いられる（例えば、特許文献１）。
【０００７】
グローバルシャッタを実現するCMOS型固体撮像素子では、フォトダイオードに蓄積される最大の電荷信号量（飽和電荷量）を、電荷保持領域が保持できることが必要となる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−２６８０８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、電荷保持領域の保持容量を大きくするために、電荷保持領域の面積を大きくすると、反対に、フォトダイオードの面積が小さくなる。そのため、非グローバルシャッタ型のCMOS型固体撮像素子に比べて、単位画素サイズ当たりのフォトダイオード面積が減少し、受光感度やフォトダイオードの飽和電荷量が低下してしまう。
【００１０】
本技術は、このような状況に鑑みてなされたものであり、グローバルシャッタを実現可能な固体撮像素子において、飽和電荷量を増大できるようにするものである。
【課題を解決するための手段】
【００１１】
本技術の第１の側面の固体撮像素子は、受光量に応じた電荷を生成し、蓄積する光電変換部と、前記光電変換部により生成された電荷を蓄積する電荷蓄積部と、前記光電変換部の電荷を前記電荷蓄積部へ転送する第１転送トランジスタと、前記電荷を信号として読み出すために保持する電荷保持部と、前記電荷蓄積部の電荷を前記電荷保持部へ転送する第２転送トランジスタとを有する画素を備え、前記第１転送トランジスタのゲート電極は、半導体基板界面から所定の深さまで埋め込まれた２本以上のトレンチゲート部を有し、前記電荷蓄積部は、前記半導体基板内に埋め込まれている前記第１転送トランジスタの２本のトレンチゲート部の間に、縦長形状で形成されている。
【００１２】
本技術の第２の側面の固体撮像素子の製造方法は、受光量に応じた電荷を生成し、蓄積する光電変換部と、前記光電変換部により生成された電荷を蓄積する電荷蓄積部と、前記光電変換部の電荷を前記電荷蓄積部へ転送する第１転送トランジスタと、前記電荷を信号として読み出すために保持する電荷保持部と、前記電荷蓄積部の電荷を前記電荷保持部へ転送する第２転送トランジスタとを備え、前記第１転送トランジスタのゲート電極が、半導体基板界面から所定の深さまで埋め込まれた２本以上のトレンチゲート部を有する画素を形成する場合に、前記トレンチゲート部となるトレンチ部を形成し、前記トレンチ部に対して、第１の導電型のイオンを所定のチルト角で注入した後、第２の導電型のイオンを所定のチルト角で注入することで、２本の前記トレンチ部の間に、前記半導体基板の深さ方向である縦方向にPN接合面を形成する。
【００１３】
本技術の第２の側面においては、受光量に応じた電荷を生成し、蓄積する光電変換部と、前記光電変換部により生成された電荷を蓄積する電荷蓄積部と、前記光電変換部の電荷を前記電荷蓄積部へ転送する第１転送トランジスタと、前記電荷を信号として読み出すために保持する電荷保持部と、前記電荷蓄積部の電荷を前記電荷保持部へ転送する第２転送トランジスタとを備え、前記第１転送トランジスタのゲート電極が、半導体基板界面から所定の深さまで埋め込まれた２本以上のトレンチゲート部を有する画素を形成する場合に、前記トレンチゲート部となるトレンチ部が形成され、前記トレンチ部に対して、第１の導電型のイオンが所定のチルト角で注入された後、第２の導電型のイオンが所定のチルト角で注入されることで、２本の前記トレンチ部の間に、前記半導体基板の深さ方向である縦方向にPN接合面が形成される。
【００１４】
本技術の第３の側面の電子機器は、受光量に応じた電荷を生成し、蓄積する光電変換部と、前記光電変換部により生成された電荷を蓄積する電荷蓄積部と、前記光電変換部の電荷を前記電荷蓄積部へ転送する第１転送トランジスタと、前記電荷を信号として読み出すために保持する電荷保持部と、前記電荷蓄積部の電荷を前記電荷保持部へ転送する第２転送トランジスタとを有する画素を備え、前記第１転送トランジスタのゲート電極は、半導体基板界面から所定の深さまで埋め込まれた２本以上のトレンチゲート部を有し、前記電荷蓄積部は、前記半導体基板内に埋め込まれている前記第１転送トランジスタの２本のトレンチゲート部の間に、縦長形状で形成されている固体撮像素子を備える。
【００１５】
本技術の第１及び第３の側面においては、第１転送トランジスタのゲート電極が、半導体基板界面から所定の深さまで埋め込まれた２本以上のトレンチゲート部を有するように構成され、電荷蓄積部が、半導体基板内に埋め込まれている前記第１転送トランジスタの２本のトレンチゲート部の間に、縦長形状で形成されている。
【００１６】
固体撮像素子及び電子機器は、独立した装置であっても良いし、他の装置に組み込まれるモジュールであっても良い。
【発明の効果】
【００１７】
本技術の第１乃至第３の側面によれば、グローバルシャッタを実現可能な固体撮像素子において、飽和電荷量を増大することができる。
【００１８】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００１９】
【図１】本技術を適用した固体撮像素子の概略構成を示す図である。
【図２】画素の等価回路を示す図である。
【図３】第１の実施の形態における画素の概略構造を示す平面図である。
【図４】第１の実施の形態における画素の概略構造を示す断面図である。
【図５】メモリ部の形成方法を説明する図である。
【図６】プレーナ型の第１転送トランジスタの画素構造を示す平面図である。
【図７】プレーナ型の第１転送トランジスタの画素構造を示す断面図である。
【図８】不純物濃度プロファイルを示す図である。
【図９】メモリ部の形成方法の変形例を説明する図である。
【図１０】第２の実施の形態における画素の概略構造を示す平面図である。
【図１１】第２の実施の形態における画素の概略構造を示す断面図である。
【図１２】第３の実施の形態における画素の概略構造を示す平面図である。
【図１３】第３の実施の形態における画素の概略構造を示す断面図である。
【図１４】第４の実施の形態における画素の概略構造を示す平面図である。
【図１５】第４の実施の形態における画素の概略構造を示す断面図である。
【図１６】第５の実施の形態における画素の概略構造を示す平面図である。
【図１７】第５の実施の形態における画素の概略構造を示す断面図である。
【図１８】本技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。
【発明を実施するための形態】
【００２０】
以下、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．固体撮像素子の概略構成例
２．画素の回路構成例
３．画素の第１の実施の形態（２本のトレンチゲート部を有する構成例）
４．画素の第２の実施の形態（３本のトレンチゲート部を有する構成例）
５．画素の第３の実施の形態（レンチゲート部の内部に遮光性材料を有する構成例）
６．画素の第４の実施の形態（裏面照射型の構成例）
７．画素の第５の実施の形態（裏面照射型で光電変換膜を有する構成例）
８．電子機器への適用例
【００２１】
＜１．固体撮像素子の概略構成例＞
図１は、本技術を適用した固体撮像素子の概略構成を示している。
【００２２】
図１の固体撮像素子１は、半導体として例えばシリコン（Si）を用いた半導体基板１２に、各画素２が２次元アレイ状に配列された画素アレイ部３と、その周辺の周辺回路部とを有して構成される。周辺回路部には、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７、制御回路８などが含まれる。
【００２３】
画素２は、光電変換素子としてのフォトダイオードと、複数の画素トランジスタを有して成る。画素２の構成例については、図２を参照して後述する。
【００２４】
また、画素２は、共有画素構造とすることもできる。この画素共有構造は、複数のフォトダイオードと、複数の転送トランジスタと、共有される１つのフローティングディフージョン（浮遊拡散領域）と、共有される１つずつの他の画素トランジスタとから構成される。すなわち、共有画素では、複数の単位画素を構成するフォトダイオード及び転送トランジスタが、他の１つずつの画素トランジスタを共有して構成される。
【００２５】
制御回路８は、入力クロックと、動作モードなどを指令するデータを受け取り、また固体撮像素子１の内部情報などのデータを出力する。すなわち、制御回路８は、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６などの動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、生成したクロック信号や制御信号を、垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６等に出力する。
【００２６】
垂直駆動回路４は、例えばシフトレジスタによって構成され、画素駆動配線１０を選択し、選択された画素駆動配線１０に画素２を駆動するためのパルスを供給し、行単位で画素２を駆動する。すなわち、垂直駆動回路４は、画素アレイ部３の各画素２を行単位で順次垂直方向に選択走査し、各画素２の光電変換部において受光量に応じて生成された信号電荷に基づく画素信号を、垂直信号線９を通してカラム信号処理回路５に供給する。
【００２７】
カラム信号処理回路５は、画素２の列ごとに配置されており、１行分の画素２から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。例えば、カラム信号処理回路５は、画素固有の固定パターンノイズを除去するためのCDS(Correlated Double Sampling：相関２重サンプリング)およびAD変換等の信号処理を行う。
【００２８】
水平駆動回路６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から画素信号を水平信号線１１に出力させる。
【００２９】
出力回路７は、カラム信号処理回路５の各々から水平信号線１１を通して順次に供給される信号に対し、信号処理を行って出力する。出力回路７は、例えば、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などが行われる場合もある。入出力端子１３は、外部と信号のやりとりをする。
【００３０】
以上のように構成される固体撮像素子１は、CDS処理とAD変換処理を行うカラム信号処理回路５が画素列ごとに配置されたカラムAD方式と呼ばれるCMOSイメージセンサである。
【００３１】
＜２．画素２の回路構成例＞
図２は、画素２の等価回路を示している。
【００３２】
画素２は、光電変換素子としてのフォトダイオード２１、第１転送トランジスタ２２、メモリ部（MEM）２３、第２転送トランジスタ２４、FD(フローティングディフュージョン)２５、リセットトランジスタ２６、増幅トランジスタ２７、選択トランジスタ２８、及び排出トランジスタ２９を有する。
【００３３】
フォトダイオード２１は、受光量に応じた電荷（信号電荷）を生成し、蓄積する光電変換部である。フォトダイオード２１のアノード端子が接地されているとともに、カソード端子が第１転送トランジスタ２２を介してメモリ部２３に接続されている。また、フォトダイオード２１のカソード端子は、排出トランジスタ２９とも接続されている。
【００３４】
第１転送トランジスタ２２は、転送信号TRXによりオンされたとき、フォトダイオード２１で生成された電荷を読み出し、メモリ部２３に転送する。メモリ部２３は、FD２５に電荷を転送するまでの間、一時的に電荷を保持する電荷保持部である。第２転送トランジスタ２４は、転送信号TRGによりオンされたとき、メモリ部２３に保持されている電荷をFD２５に転送する。
【００３５】
FD２５は、メモリ部２３から読み出された電荷を信号として読み出すために保持する電荷保持部である。リセットトランジスタ２６は、リセット信号RSTによりオンされたとき、FD２５に保持されている電荷が定電圧源VDDに排出されることで、FD２５の電位をリセットする。
【００３６】
増幅トランジスタ２７は、FD２５の電位に応じた画素信号を出力する。すなわち、増幅トランジスタ２７は定電流源としての負荷MOS１４とソースフォロワ回路を構成し、FD２５に保持されている電荷に応じたレベルを示す画素信号が、増幅トランジスタ２７から選択トランジスタ２８を介してカラム信号処理回路５（図１）に出力される。負荷MOS１４は、例えば、カラム信号処理回路５内に設けられている。
【００３７】
選択トランジスタ２８は、選択信号SELにより画素２が選択されたときオンされ、画素２の画素信号を、垂直信号線９を介してカラム信号処理回路５に出力する。排出トランジスタ２９は、排出信号OFGによりオンされたとき、フォトダイオード２１に蓄積されている不要電荷を定電圧源VDDに排出する。転送信号TRX及びTRG、リセット信号RST、選択信号SEL、並び排出信号OFGは、垂直駆動回路４によって制御され、水平信号線１１（図１）を介して供給される。
【００３８】
画素２の動作について簡単に説明する。
【００３９】
まず、露光開始前に、Highレベルの排出信号OFGが排出トランジスタ２９に供給されることにより排出トランジスタ２９がオンされ、フォトダイオード２１に蓄積されている電荷が定電圧源VDDに排出され、フォトダイオード２１がリセットされる。
【００４０】
フォトダイオード２１のリセット後、排出トランジスタ２９が、Lowレベルの排出信号OFGによりオフされると、全画素で露光が開始される。
【００４１】
予め定められた所定の露光時間が経過すると、画素アレイ部４の全画素において、第１の転送信号TRXにより第１転送トランジスタ２２がオンされ、フォトダイオード２１に蓄積されていた電荷が、メモリ部２３に転送される。
【００４２】
第１転送トランジスタ２２がオフされた後、各画素２のメモリ部２３に保持されている電荷が、行単位に、順次、ADC１５に読み出される。読み出し動作は、読出し行の画素２の第２転送トランジスタ２４が第２の転送信号TRGによりオンされ、メモリ部２３に保持されている電荷が、FD２５に転送される。そして、選択トランジスタ２８が選択信号SELによりオンされることで、FD２５に保持されている電荷に応じたレベルを示す信号が、増幅トランジスタ２７から選択トランジスタ２８を介してADC１５に出力される。
【００４３】
＜３．画素２の第１の実施の形態＞
＜画素２の概略構造図＞
図３及び図４を参照して、画素２内のフォトダイオード２１、第１転送トランジスタ２２、メモリ部２３、第２転送トランジスタ２４、及びFD２５の構造について説明する。
【００４４】
図３は、画素２内のフォトダイオード２１、第１転送トランジスタ２２、メモリ部２３、第２転送トランジスタ２４、及びFD２５の位置関係を示す平面図である。
【００４５】
図４Aは、図３のX-X線における断面図を示しており、図４Bは、図３のY-Y線における断面図を示している。
【００４６】
なお、図３の平面図は、光の入射側である半導体基板１２の表面側からみた図であり、図４A及び図４Bでは、図面上側が光が入射される半導体基板１２の表面である。
【００４７】
画素アレイ部４の各画素２では、図３に示されるように、フォトダイオード２１、第１転送トランジスタ２２、第２転送トランジスタ２４、及びFD２５が、所定の方向に並んで配置されている。図３において、フォトダイオード２１、第１転送トランジスタ２２、第２転送トランジスタ２４、及びFD２５が並んでいる横方向を第１の方向という。
【００４８】
半導体基板１２の画素２内の左側には、第１の導電型であるP型の半導体領域４１内に、第２の導電型であるN型の半導体領域４２を形成することにより、フォトダイオード２１が形成されている。
【００４９】
そして、図３及び図４Aに示されるように、フォトダイオード２１の右側には、第１転送トランジスタ２２のゲート電極４３が形成されており、ゲート電極４３の下側には、メモリ部２３の電荷保持領域となるN型の半導体領域４４が形成されている。フォトダイオード２１の電荷蓄積領域であるN型の半導体領域４２は、第１転送トランジスタ２２のソース／ドレイン領域の一方を兼用し、メモリ部２３の電荷保持領域となるN型の半導体領域４４は、第１転送トランジスタ２２のソース／ドレイン領域の他方を兼用している。
【００５０】
また、図４Bに示されるように、第１転送トランジスタ２２のゲート電極４３は、半導体基板１２の深さ方向に２本のトレンチゲート部４３Aを埋め込んだトレンチゲート構造を有している。図３に示されるように、２本のトレンチゲート部４３Aは、電荷の転送方向である第１の方向と垂直な第２の方向からメモリ部２３であるN型の半導体領域４４を挟み込むように配置されている。トレンチゲート部４３Aが埋め込まれている深さは、図４Bに示されるように、メモリ部２３のN型の半導体領域４４とほぼ同じ深さである。
【００５１】
換言すれば、メモリ部２３の電荷保持領域であるN型の半導体領域４４は、第１転送トランジスタ２２の２本のトレンチゲート部４３Aの側壁に沿って縦長に形成されている。そして、２本のトレンチゲート部４３Aの間は、水平方向に、P型／N型／P型の半導体領域が形成されている。
【００５２】
なお、図３では、第１転送トランジスタ２２のゲート電極４３の２本のトレンチゲート部４３Aと、ゲート電極４３の下側に形成されているN型の半導体領域４４（メモリ部２３）が、破線で示されている。
【００５３】
そして、図３及び図４Aに示されるように、第１転送トランジスタ２２のゲート電極４３に対して、フォトダイオード２１が形成されている側とは反対側に、第２転送トランジスタ２４のゲート電極４５が形成され、さらにその右側の基板表面側に、FD２５となるN型の半導体領域４６が形成されている。メモリ部２３の電荷保持領域となるN型の半導体領域４４は、第２転送トランジスタ２４のソース／ドレイン領域の一方を兼用し、FD２５となるN型の半導体領域４６は、第２転送トランジスタ２４のソース／ドレイン領域の他方を兼用する。
【００５４】
なお、図４A及び図４Bにおいて、光の入射面側である、第１転送トランジスタ２２のゲート電極４３や第２転送トランジスタ２４のゲート電極４５の上面には、複数の配線層と層間絶縁膜とからなる多層配線層、カラーフィルタやオンチップレンズなどが形成されている。
【００５５】
以上のように、画素２の第１の実施の形態では、第１転送トランジスタ２２のゲート電極４３が、半導体基板１２の深さ方向に２本のトレンチゲート部４３Aを埋め込んだトレンチゲート構造を有する。一方、第２転送トランジスタ２４のゲート電極４５は、半導体基板表面のみに形成されるプレーナ型のゲート構造を有している。
【００５６】
そして、メモリ部２３としてのN型の半導体領域４４が、第１転送トランジスタ２２の２本のトレンチゲート部４３Aの間に縦長に形成されており、メモリ部２３は、基板深さ方向である縦方向にPN接合面を有する。
【００５７】
これにより、フォトダイオード２１の電荷蓄積領域を縮小させずに、メモリ部２３としてのN型の半導体領域４４を設けることができ、フォトダイオード面積の減少による、受光感度や飽和電荷量の低下を防止することができる。
【００５８】
＜製造方法＞
図５を参照して、第１転送トランジスタ２２のゲート電極４３とメモリ部２３であるN型の半導体領域４４の形成方法について説明する。
【００５９】
初めに、図５Aに示されるように、２本のトレンチゲート部４３Aを形成する領域を開口するようにレジストマスク６１をパターニングした後、P型の半導体領域４１が所定の深さまでエッチングされる。これにより、第１転送トランジスタ２２のトレンチゲート部４３Aとなる２本のトレンチ部６２が形成される。
【００６０】
そして、図５Bに示されるように、例えば、B（ボロン）などのP 型のイオンが、トレンチ部６２の側壁の極近傍に対して低加速エネルギーで注入される。
【００６１】
次に、図５Cに示されるように、例えば、リン（P）やヒ素（As）などのN型のイオンが注入される。この際、N型イオンがトレンチ部６２の側壁よりも内部に注入されるように、P型イオンのイオン注入時よりも高加速エネルギーでイオン注入が行われる。
【００６２】
なお、P型のイオンとN型のイオンは、トレンチ部６２の側壁に対して斜めの入射となるように所定の傾き（チルト角）で注入される。
【００６３】
そして、図５Dに示されるように、レジストマスク６１が剥離された後、第１転送トランジスタ２２のゲート電極４３が、トレンチ部６２に埋め込まれるとともに、半導体基板１２表面にも形成される。ゲート電極４３の材料としては、例えば、ポリシリコンを採用することができる。
【００６４】
以上の工程により、２本のトレンチゲート部４３Aを含む第１転送トランジスタ２２のゲート電極４３が完成するとともに、２本のトレンチゲート部４３Aの間に、メモリ部２３の電荷保持領域であるN型の半導体領域４４が形成される。
【００６５】
なお、図５の例では、P型のイオン注入を先に行った後、N型のイオン注入を行うようにしたが、P型のイオン注入とN型のイオン注入の順番は逆でもよい。
【００６６】
＜プレーナ型の第１転送トランジスタの画素構造＞
本技術を適用した画素構造の効果について理解を容易にするため、図６及び図７を参照して、プレーナ型の第１転送トランジスタを有する画素構造について説明する。
【００６７】
図６は、図３に対応するように示したプレーナ型の第１転送トランジスタを有する画素のフォトダイオード７１、第１転送トランジスタ７２、メモリ部７３、第２転送トランジスタ７４、及びFD７５の位置関係を示す平面図である。
【００６８】
また、図７Aは、図６のX-X線における断面図を示しており、図７Bは、図６のY-Y線における断面図を示している。
【００６９】
図６に示されるように、フォトダイオード７１、第１転送トランジスタ７２、第２転送トランジスタ７４、及びFD７５が、図３と同じ第１の方向に並んで配置されている。
【００７０】
半導体基板６０の画素内の左側には、第１の導電型であるP型の半導体領域６１内に、第２の導電型であるN型の半導体領域６２を形成することにより、フォトダイオード７１が形成されている。
【００７１】
そして、図６及び図７Aに示されるように、フォトダイオード７１の右側には、第１転送トランジスタ７２のゲート電極６３が、フォトダイオード７１の受光面積より大きい面積で半導体基板表面のみに平面的に形成されており、ゲート電極６３の下側近傍には、メモリ部７３の電荷保持領域となるN型の半導体領域６４が、フォトダイオード７１の受光面積と同程度の平面面積で形成されている。
【００７２】
フォトダイオード７１の電荷蓄積領域であるN型の半導体領域６２は、第１転送トランジスタ７２のソース／ドレイン領域の一方を兼用し、メモリ部７３の電荷保持領域となるN型の半導体領域６４は、第１転送トランジスタ７２のソース／ドレイン領域の他方を兼用している。
【００７３】
そして、図６及び図７Aに示されるように、第１転送トランジスタ７２のゲート電極６３に対して、フォトダイオード７１が形成されている側とは反対側に、第２転送トランジスタ７４のゲート電極６５が形成され、さらにその右側の基板表面側に、FD７５となるN型の半導体領域６６が形成されている。メモリ部７３の電荷保持領域となるN型の半導体領域６４は、第２転送トランジスタ７４のソース／ドレイン領域の一方を兼用し、FD７５となるN型の半導体領域６６は、第２転送トランジスタ７４のソース／ドレイン領域の他方を兼用する。
【００７４】
以上のように、プレーナ型の第１転送トランジスタ７２を有する画素構造では、メモリ部７３の電荷保持領域となるN型の半導体領域６４が、フォトダイオード７１の受光面積と同程度の平面面積で平面的に形成されているため、フォトダイオード７１の電荷蓄積領域が、上述したフォトダイオード２１の電荷蓄積領域と比較して小さくなっている。そのため、受光感度やフォトダイオードの飽和電荷量が低下するという問題がある。
【００７５】
メモリ部７３の電荷保持領域となるN型の半導体領域６４の面積を大きくする代わりに、N型の半導体領域６４の不純物濃度を高くすることで、空乏時と飽和時のポテンシャル振幅を大きくし、メモリ部７３の飽和電荷量を大きくすることは可能だが、その場合、電荷転送がしにくくなるというデメリットが発生する。
【００７６】
あるいは、メモリ部７３の電荷保持領域となるN型の半導体領域６４の面積を大きくする代わりに、メモリ部７３のP型とN型の半導体領域の接合電界を大きく設計することで、空乏時と蓄積時のポテンシャルを変えることなく単位面積あたりの接合容量を大きくし、メモリ部７３の飽和電荷量を大きくすることは可能だが、その場合、強い接合電界による暗時ノイズが増加するというデメリットが発生する。
【００７７】
図８Aは、図７に示したようにメモリ部７３のN型の半導体領域６４を平面的に形成し、PN接合が水平面に形成される場合の不純物濃度プロファイルを示している。
【００７８】
メモリ部７３の電荷保持領域となるN型の半導体領域６４の上側のPN接合と、N型の半導体領域６４の下側のPN接合とからなるP-N-P接合は、半導体基板１２の表面側からのイオン注入によって基板深さ方向に形成される。この場合、原理的に高加速エネルギーになるほど不純物濃度プロファイルは拡がるため、メモリ部７３下側のPN接合は、メモリ部７３上側のPN接合より単位面積当たりの接合容量が小さくなる。
【００７９】
図８Bは、図４に示したように、メモリ部２３のN型の半導体領域４４を縦方向に形成し、PN接合が垂直面に形成される場合の不純物濃度プロファイルであり、図５DのX-X線における２本のトレンチゲート部４３Aの間の不純物濃度プロファイルを示している。
【００８０】
２本のトレンチゲート部４３Aの間に形成されたP-N-P接合は、右側のトレンチ部６２の側壁に近いPN接合と、左側のトレンチ部６２の側壁に近いPN接合のいずれも、低加速エネルギーで形成された不純物プロファイルで構成される。そのため、右側のPN接合と左側のPN接合は、共に、高い接合容量が実現可能となる。
【００８１】
したがって、本技術を適用した、縦方向にPN接合面を有する画素２の画素構造によれば、フォトダイオード２１の飽和電荷量を低下させずに、メモリ部２３の飽和電荷量も増大させることができる。
【００８２】
＜製造方法の変形例＞
図９を参照して、メモリ部２３であるN型の半導体領域４４の形成方法の変形例について説明する。
【００８３】
N型のイオン注入を行う場合に、トレンチ部６２の基板深さに応じてイオン注入のチルト角を変化させることで、メモリ部２３であるN型の半導体領域４４の不純物濃度を、深さに応じて変えるようにすることができる。
【００８４】
例えば、図９Aに示されるトレンチ部６２の深い位置におけるイオン注入のチルト角θ1、図９Bに示されるトレンチ部６２の中間位置におけるイオン注入のチルト角θ2、及び、図９Cに示されるトレンチ部６２の浅い位置におけるイオン注入のチルト角θ3が、θ1＜θ2＜θ3の関係となるように、N型のイオン注入が行われる。
【００８５】
これにより、メモリ部２３のN型の半導体領域４４の不純物濃度は、基板表面側の浅い位置では濃く、深い位置では薄くなる。換言すれば、メモリ部２３のN型の半導体領域４４のポテンシャルは、基板表面側の浅い位置では高く、深い位置では低くなる。
【００８６】
このようにすることで、メモリ部２３から電荷を読み出す時に、電荷転送をアシストする電界が発生し、メモリ部２３からの電荷の読み出しを容易にすることができる。
【００８７】
なお、メモリ部２３のN型の半導体領域４４の不純物濃度は、深さに比例して変化するものではなく、半導体領域４４を深さ方向に複数の領域に分割し、基板表面側になるほど不純物濃度が濃くなるようにしてもよい。
【００８８】
＜４．画素２の第２の実施の形態＞
図１０及び図１１を参照して、画素２の第２の実施の形態について説明する。
【００８９】
図１０は、第２の実施の形態における画素２内のフォトダイオード２１、第１転送トランジスタ２２、メモリ部２３、第２転送トランジスタ２４、及びFD２５の位置関係を示す平面図である。
【００９０】
図１１は、図１０のY-Y線における断面図を示している。
【００９１】
図１０及び図１１において、第１の実施の形態における図３及び図４と対応する部分については同一の符号を付してあり、第１の実施の形態と重複する部分についての説明は省略する。
【００９２】
図１１に示されるように、第１転送トランジスタ２２のゲート電極４３のトレンチゲート部４３Aが、第１の実施の形態では２本であったのに対して、第２の実施の形態では３本となっている。これにより、２本のトレンチゲート部４３Aで挟まれる領域が２つとなり、そのそれぞれの領域に、メモリ部２３の電荷保持領域であるN型の半導体領域４４が形成されている。すなわち、メモリ部２３の電荷保持領域として、２つのN型の半導体領域４４が形成されている。
【００９３】
また、図１０に示されるように、２つのN型の半導体領域４４に対応して、FD２５であるN型の半導体領域４６の平面方向の面積も大きく形成されている。
【００９４】
以上のような構成を有することにより、メモリ部２３の飽和電荷量をさらに大きくすることができる。
【００９５】
なお、第１転送トランジスタ２２のゲート電極４３のトレンチゲート部４３Aの本数は、４本以上でもよい。
【００９６】
＜５．画素２の第３の実施の形態＞
図１２及び図１３を参照して、画素２の第３の実施の形態について説明する。
【００９７】
図１２は、第３の実施の形態における画素２内のフォトダイオード２１、第１転送トランジスタ２２、メモリ部２３、第２転送トランジスタ２４、及びFD２５の位置関係を示す平面図である。
【００９８】
図１３は、図１２のY-Y線における断面図を示している。
【００９９】
図１２及び図１３において、第１の実施の形態における図３及び図４と対応する部分については同一の符号を付してあり、第１の実施の形態と重複する部分についての説明は省略する。
【０１００】
本技術を適用した画素構造では、メモリ部２３のN型の半導体領域４４が半導体基板１２の深い位置まで形成されるため、フォトダイオード２１に入射した光がメモリ部２３に回り込むことが考えられ、回り込んで入射された光によりノイズが発生する可能性がある。
【０１０１】
そこで、第３の実施の形態では、第１の実施の形態として示した構造に、メモリ部２３のN型の半導体領域４４への光の回り込みを防止するための構造が追加されている。
【０１０２】
具体的には、図１３に示されるように、第１転送トランジスタ２２のゲート電極４３の２本のトレンチゲート部４３Aの内部に、例えば、タングステン（W）などの遮光性材料を埋め込むことで、遮光部１０１Aが形成されている。
【０１０３】
また、図１２及び図１３に示されるように、第１転送トランジスタ２２のゲート電極４３の上面と側面を覆うように、遮光部１０１Aと同様の遮光性材料によって、遮光部１０１Bが形成されている。
【０１０４】
なお、図１２の平面図では、第１転送トランジスタ２２のゲート電極４３の上面に形成された遮光部１０１Bの図示が省略されている。
【０１０５】
以上のような構成を有することにより、メモリ部２３のN型の半導体領域４４への光の回り込みを防止し、ノイズの発生を抑制することができる。
【０１０６】
また、メモリ部２３としてのN型の半導体領域４４が、第１転送トランジスタ２２の２本のトレンチゲート部４３Aの間に縦長に形成されることで、フォトダイオード２１の飽和電荷量を低下させずに、メモリ部２３の飽和電荷量も増大させることができる。
【０１０７】
＜６．画素２の第４の実施の形態＞
図１４及び図１５を参照して、画素２の第４の実施の形態について説明する。
【０１０８】
上述した第１乃至第３の実施の形態の画素構造は、表面照射型の画素構造として説明したが、表面照射型と裏面照射型のいずれにも適用することができる。
【０１０９】
これに対して、以下では、本技術を適用した画素構造であって、裏面照射型に特化した画素構造について説明する。
【０１１０】
図１４は、第４の実施の形態における画素２内のフォトダイオード２１、第１転送トランジスタ２２、メモリ部２３、第２転送トランジスタ２４、及びFD２５の位置関係を示す平面図である。ただし、図１４は、半導体基板１２の光が入射される面とは反対側の面からみた平面図である点で、上述した第１乃至第３の実施の形態における平面図と異なる。
【０１１１】
図１５Aは、図１４のX-X線における断面図を示しており、図１５Bは、図１４のY-Y線における断面図を示している。
【０１１２】
図１４及び図１５において、第１の実施の形態における図３及び図４と対応する部分については同一の符号を付してあり、第１の実施の形態と重複する部分についての説明は省略する。
【０１１３】
図１５A及び図１５Bにおいて、図面上側が、光が入射される半導体基板１２の裏面側であり、半導体基板１２の図面上側には、カラーフィルタやオンチップレンズなどが積層される。
【０１１４】
一方、半導体基板１２の図面下側には、図１５A及び図１５Bに示されるように、第１転送トランジスタ２２のゲート電極４３や、第２転送トランジスタ２４のゲート電極４５などが形成されている。また、図示は省略されているが、第１転送トランジスタ２２のゲート電極４３と、第２転送トランジスタ２４のゲート電極４５の下側には、複数の配線層と層間絶縁膜とからなる多層配線層が形成されている。
【０１１５】
第４の実施の形態において、第１転送トランジスタ２２のゲート電極４３の２本のトレンチゲート部４３Aが半導体基板１２の深さ方向に埋め込まれている点、及び、メモリ部２３のN型の半導体領域４４が２本のトレンチゲート部４３Aの間に縦長に形成されている点は、上述した第１の実施の形態と同様である。
【０１１６】
ただし、第４の実施の形態の画素は裏面照射型の画素であるので、第１転送トランジスタ２２のゲート電極４３の２本のトレンチゲート部４３Aは、図面下側の半導体基板１２の表面側から上方向に延びている。
【０１１７】
また、第４の実施の形態においても、メモリ部２３のN型の半導体領域４４への光の回り込みを防止するための構造が採用されている。すなわち、メモリ部２３への光の回り込みを防止するための遮光部１１１が、図１５A及び図１５Bに示されるように、第１転送トランジスタ２２の２本のトレンチゲート部４３Aとメモリ部２３を囲むように、光入射面側である裏面と側面に形成されている。
【０１１８】
以上の構成を有することにより、裏面照射型の画素構造において、メモリ部２３であるN型の半導体領域４４への光の回り込みを防止し、ノイズの発生を抑制することができる。
【０１１９】
また、メモリ部２３としてのN型の半導体領域４４が、第１転送トランジスタ２２の２本のトレンチゲート部４３Aの間に縦長に形成されることで、フォトダイオード２１の飽和電荷量を低下させずに、メモリ部２３の飽和電荷量も増大させることができる。
【０１２０】
＜７．画素２の第５の実施の形態＞
図１６及び図１７を参照して、画素２の第５の実施の形態について説明する。
【０１２１】
第５の実施の形態の画素構造も、第４の実施の形態と同様、裏面照射型の例である。
【０１２２】
図１６は、第５の実施の形態における画素２内のフォトダイオード２１、第１転送トランジスタ２２、メモリ部２３、第２転送トランジスタ２４、及びFD２５の位置関係を示す、半導体基板１２の光入射側とは反対の表面側からみた平面図である。
【０１２３】
図１７Aは、図１６のX-X線における断面図を示しており、図１７Bは、図１６のY-Y線における断面図を示している。
【０１２４】
図１６及び図１７において、第１の実施の形態における図３及び図４と対応する部分については同一の符号を付してあり、第１の実施の形態と重複する部分についての説明は省略する。
【０１２５】
第５の実施の形態では、図１７A及び図１７Bに示されるように、光が入射される面である半導体基板１２の裏面側全面に、遮光性の光電変換膜１２１が形成されている。なお、光電変換膜１２１のさらに上側には、図示せぬカラーフィルタやオンチップレンズが形成されている。
【０１２６】
光電変換膜１２１は、例えば、銅−アルミニウム−ガリウム−インジウム−イオウ−セレン系混晶からなるカルコパイライト構造の化合物半導体で形成することができる。
【０１２７】
第５の実施の形態における画素構造では、光電変換膜１２１が遮光膜として機能するので、第４の実施の形態のように、遮光部１１１を設ける必要がなく、より簡単な構成で、メモリ部２３としてのN型の半導体領域４４への光の回り込みを防止し、ノイズの発生を抑制することができる。
【０１２８】
また、メモリ部２３としてのN型の半導体領域４４が、第１転送トランジスタ２２の２本のトレンチゲート部４３Aの間に縦長に形成されることで、フォトダイオード２１の飽和電荷量を低下させずに、メモリ部２３の飽和電荷量も増大させることができる。
【０１２９】
＜８．電子機器への適用例＞
本技術は、固体撮像素子への適用に限られるものではない。即ち、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機など、画像取込部（光電変換部）に固体撮像素子を用いる電子機器全般に対して適用可能である。固体撮像素子は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
【０１３０】
図１８は、本技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
【０１３１】
図１８の撮像装置２００は、レンズ群などからなる光学部２０１、図１の固体撮像素子１の構成が採用される固体撮像素子（撮像デバイス）２０２、およびカメラ信号処理回路であるDSP(Digital Signal Processor)回路２０３を備える。また、撮像装置２００は、フレームメモリ２０４、表示部２０５、記録部２０６、操作部２０７、および電源部２０８も備える。DSP回路２０３、フレームメモリ２０４、表示部２０５、記録部２０６、操作部２０７および電源部２０８は、バスライン２０９を介して相互に接続されている。
【０１３２】
光学部２０１は、被写体からの入射光（像光）を取り込んで固体撮像素子２０２の撮像面上に結像する。固体撮像素子２０２は、光学部２０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像素子２０２として、図１の固体撮像素子１、即ち、第１転送トランジスタ２２がトレンチゲート構造を有するとともに、基板深さ方向に埋め込まれた複数本のトレンチゲート部４３Aの間に縦型PN接合を有するメモリ部２３を有する画素構造を有する固体撮像素子を用いることができる。
【０１３３】
表示部２０５は、例えば、液晶パネルや有機EL(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像素子２０２で撮像された動画または静止画を表示する。記録部２０６は、固体撮像素子２０２で撮像された動画または静止画を、ハードディスクや半導体メモリ等の記録媒体に記録する。
【０１３４】
操作部２０７は、ユーザによる操作の下に、撮像装置２００が持つ様々な機能について操作指令を発する。電源部２０８は、DSP回路２０３、フレームメモリ２０４、表示部２０５、記録部２０６および操作部２０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０１３５】
上述したように、固体撮像素子２０２として、上述した実施の形態に係る固体撮像素子１を用いることで、フォトダイオードの面積を拡大させ、高感度を実現することができる。従って、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置２００においても、撮像画像の高画質化を図ることができる。
【０１３６】
上述した例では、第１導電型をP型、第２導電型をN型として、電子を信号電荷とした固体撮像素子について説明したが、本技術は正孔を信号電荷とする固体撮像素子にも適用することができる。すなわち、第１導電型をN型とし、第２導電型をP型として、前述の各半導体領域を逆の導電型の半導体領域で構成することができる。
【０１３７】
また、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像素子（物理量分布検知装置）全般に対して適用可能である。
【０１３８】
本技術を適用可能な実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０１３９】
例えば、上述した複数の実施の形態の全てまたは一部を組み合わせた形態を採用することができる。
【０１４０】
なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、本明細書に記載されたもの以外の効果があってもよい。
【０１４１】
なお、本技術は以下のような構成も取ることができる。
（１）
受光量に応じた電荷を生成し、蓄積する光電変換部と、
前記光電変換部により生成された電荷を蓄積する電荷蓄積部と、
前記光電変換部の電荷を前記電荷蓄積部へ転送する第１転送トランジスタと、
前記電荷を信号として読み出すために保持する電荷保持部と、
前記電荷蓄積部の電荷を前記電荷保持部へ転送する第２転送トランジスタと
を有する画素を備え、
前記第１転送トランジスタのゲート電極は、半導体基板界面から所定の深さまで埋め込まれた２本以上のトレンチゲート部を有し、
前記電荷蓄積部は、前記半導体基板内に埋め込まれている前記第１転送トランジスタの２本のトレンチゲート部の間に、縦長形状で形成されている
固体撮像素子。
（２）
前記電荷蓄積部は、前記半導体基板の深さ方向である縦方向のPN接合面を有する
前記（１）に記載の固体撮像素子。
（３）
前記第１転送トランジスタの前記２本のトレンチゲート部の間は、第１導電型／第２導電型／第１導電型の半導体領域が形成されている
前記（１）または（２）に記載の固体撮像素子。
（４）
前記電荷蓄積部は、前記半導体基板の深さ方向に、異なる不純物濃度の半導体領域を有する
前記（１）乃至（３）のいずれかに記載の固体撮像素子。
（５）
前記第１転送トランジスタのゲート電極は、前記半導体基板界面から所定の深さまで埋め込まれた２本のトレンチゲート部を有する
前記（１）乃至（４）のいずれかに記載の固体撮像素子。
（６）
前記第１転送トランジスタのゲート電極は、前記半導体基板界面から所定の深さまで埋め込まれた３本のトレンチゲート部を有する
前記（１）乃至（５）のいずれかに記載の固体撮像素子。
（７）
前記第１転送トランジスタの前記トレンチゲート部の内部に、遮光性材料が埋め込まれている
前記（１）乃至（６）のいずれかに記載の固体撮像素子。
（８）
前記半導体基板の裏面側から光が入射される裏面照射型である
前記（１）乃至（７）のいずれかに記載の固体撮像素子。
（９）
前記２本以上のトレンチゲート部とその間の前記電荷蓄積部とを囲む裏面及び側面に、遮光部が形成されている
前記（８）に記載の固体撮像素子。
（１０）
前記半導体基板の光入射面側である裏面に、遮光性の光電変換膜が形成されている
前記（８）に記載の固体撮像素子。
（１１）
受光量に応じた電荷を生成し、蓄積する光電変換部と、前記光電変換部により生成された電荷を蓄積する電荷蓄積部と、前記光電変換部の電荷を前記電荷蓄積部へ転送する第１転送トランジスタと、前記電荷を信号として読み出すために保持する電荷保持部と、前記電荷蓄積部の電荷を前記電荷保持部へ転送する第２転送トランジスタとを備え、前記第１転送トランジスタのゲート電極が、半導体基板界面から所定の深さまで埋め込まれた２本以上のトレンチゲート部を有する画素を形成する場合に、
前記トレンチゲート部となるトレンチ部を形成し、
前記トレンチ部に対して、第１の導電型のイオンを所定のチルト角で注入した後、第２の導電型のイオンを所定のチルト角で注入することで、２本の前記トレンチ部の間に、前記半導体基板の深さ方向である縦方向にPN接合面を形成する
固体撮像素子の製造方法。
（１２）
前記第１の導電型のイオン注入と、前記第２の導電型のイオン注入とで、加速エネルギーが異なる
前記（１１）に記載の固体撮像素子。
（１３）
前記電荷蓄積部となる半導体領域を形成するための前記第１または第２の導電型のイオン注入において、前記半導体基板の深さで、前記所定のチルト角が異なる
前記（１１）または（１２）に記載の固体撮像素子。
（１４）
受光量に応じた電荷を生成し、蓄積する光電変換部と、
前記光電変換部により生成された電荷を蓄積する電荷蓄積部と、
前記光電変換部の電荷を前記電荷蓄積部へ転送する第１転送トランジスタと、
前記電荷を信号として読み出すために保持する電荷保持部と、
前記電荷蓄積部の電荷を前記電荷保持部へ転送する第２転送トランジスタと
を有する画素を備え、
前記第１転送トランジスタのゲート電極は、半導体基板界面から所定の深さまで埋め込まれた２本以上のトレンチゲート部を有し、
前記電荷蓄積部は、前記半導体基板内に埋め込まれている前記第１転送トランジスタの２本のトレンチゲート部の間に、縦長形状で形成されている
固体撮像素子
を備える電子機器。
【符号の説明】
【０１４２】
１  固体撮像素子，  ２  画素，  ２１  フォトダイオード，  ２２  第１転送トランジスタ，  ２３  メモリ部，  ２４  第２転送トランジスタ，  ２５  FD(フローティングディフュージョン)，  ４３  ゲート電極，  ４３A  トレンチゲート部，  １０１A  遮光部，  １１１  遮光部，  １２１  光電変換膜，  ２００  撮像装置，  ２０２  固体撮像素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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