(57)【要約】      （修正有）【課題】３Ｄ積層メモリ素子を用いてメモリ素子の密度を向上させる半導体構造およびその製造方法を提供する。【解決手段】半導体構造１００は第１の積層構造を含む。第１の積層構造は、第１の方向に配置された第１の積層部１１と、第１の積層部に接続され、第１の方向に垂直な第２の方向沿いに配置された少なくとも１つの第２の積層部１２と、第１の方向に接続され、第１の方向に沿って第２の積層部１２と交互に配置された少なくとも１つの第３の積層部１３とを含む。第２の方向に沿って、第３の積層部１３の幅は、第２の積層部１２の幅よりも狭い。【選択図】図１Ａ
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【特許請求の範囲】
【請求項１】
第１の積層構造を備える半導体構造であって、
前記第１の積層構造は、
第１の方向に配置された第１の積層部と、
前記第１の積層部に接続され、前記第１の方向に垂直な第２の方向に沿って配置された少なくとも１つの第２の積層部と、
前記第１の方向に接続され、前記第１の方向に沿って前記第２の積層部と交互に配置された少なくとも１つの第３の積層部と
を有し、
前記第２の方向に沿って、前記第３の積層部の幅は前記第２の積層部の幅よりも狭い、半導体構造。
【請求項２】
前記第２の積層部および前記第３の積層部は複数備えられ、
複数の前記第２の積層部および複数の前記第３の積層部の間の前記第１の方向沿いの間隔はそれぞれ同じであり、
前記第２の積層部は、前記第１の積層部に接続された第一端と、前記第一端とは反対の第二端とを含む、請求項１に記載の半導体構造。
【請求項３】
前記第１の積層部は、第１の上部表面を含み、
前記第２の積層部は、第２の上部表面と、第１の側部表面と、前記第１の側部表面に対向している第２の側部表面とを含み、
前記第３の積層部は、第３の上部表面と、第３の側部表面と、前記第３の側部表面に対向している第４の側部表面とを含み、
前記第３の側部表面は、前記第２の側部表面に対向しており、前記第４の側部表面は前記第１の側部表面に対向しており、
前記半導体構造はさらに、
前記第１の上部表面と、前記第２の上部表面と、前記第３の上部表面と、前記第１の側部表面と、前記第２の側部表面と、前記第３の側部表面と、前記第４の側部表面とに形成された誘電部材を備える、請求項１または２に記載の半導体構造。
【請求項４】
前記誘電部材の上に設けられた複数の導電アイランドをさらに備え、
前記複数の導電アイランドは、前記第２の上部表面、前記第１の側部表面、前記第２の側部表面、前記第３の側部表面、および、前記第４の側部表面の上に設けられ、前記複数の導電アイランドの上部表面同士の位置は揃えられ、前記複数の導電アイランドのうち隣接する２つの導電アイランド同士は分離されている、請求項３に記載の半導体構造。
【請求項５】
前記第３の側部表面と前記第４の側部表面に設けられている前記複数の導電アイランド同士は、前記第３の積層部の上の前記誘電部材により絶縁されている、請求項４に記載の半導体構造。
【請求項６】
前記第１の積層構造に対向する第２の積層構造をさらに備え、
前記第２の積層構造は、
前記第１の方向に沿って設けられた第４の積層部と、
前記第４の積層部に接続され、前記第２の方向に沿って設けられた少なくとも１つの第５の積層部と、
前記第４の積層部に接続され、前記第１の方向に沿って前記第５の積層部と交互に配置された少なくとも１つの第６の積層部と、
前記第１の方向に沿った、前記第２の積層部と前記第３の積層部との間の第１の間隔と、
前記第１の方向に沿った、前記第５の積層部と前記第６の積層部との間の第２の間隔と、
を有し、
前記第２の方向に沿って、前記第６の積層部の幅は第５の積層部の幅よりも狭く、前記第２の間隔は前記第１の間隔と同じである、請求項１から５のいずれか一項に記載の半導体構造。
【請求項７】
前記第５の積層部は、前記第３の積層部に対応しており、
前記第６の積層部は、前記第２の積層部に対応している、請求項６に記載の半導体構造。
【請求項８】
前記第１の積層構造は、交互に積層された複数の半導体ストリップと複数の絶縁ストリップとを含み、
前記複数の半導体ストリップは互いから、前記複数の絶縁ストリップによって隔てられている、請求項１から７のいずれか一項に記載の半導体構造。
【請求項９】
第１の積層構造と、
第２の積層構造と
を備える半導体構造であって、
前記第１の積層構造は、
第１の積層部と、
前記第１の積層部に垂直な少なくとも１つの第２の積層部と、
前記第１の積層部に垂直であり、前記第２の積層部と交互に配置された少なくとも１つの第３の積層部と
を有し、
前記第２の積層構造は、
前記第１の積層部に平行な第４の積層部と、
前記第４の積層部に垂直に接続されており、前記第３の積層部に対応している少なくとも１つの第５の積層部と、
前記第４の積層部に垂直に接続されており、前記第２の積層部に対応している少なくとも１つの第６の積層部と
を有する、半導体構造。
【請求項１０】
前記第２の積層部の一端または前記第５の積層部の一端に設けられた少なくとも１つの第１の導電ラインと、
前記第１の導電ラインと前記第３の積層部との間の第３の間隔と、
前記第１の導電ラインと前記第６の積層部との間の、前記第３の間隔と同じ第４の間隔と、
前記第２の積層部と前記第５の積層部との間に設けられた複数の第２の導電ラインと
をさらに備える、請求項９に記載の半導体構造。
【請求項１１】
前記第２の積層部、前記第３の積層部、前記第５の積層部、および、前記第６の積層部の上に設けられた誘電部材と、
前記第２の積層部と前記第３の積層部との間に、または、前記第５の積層部と前記第６の積層部との間に設けられた複数の導電アイランドと
をさらに備える、請求項９または１０に記載の半導体構造。
【請求項１２】
前記第３の積層部の両側面に設けられた前記複数の導電アイランドは、前記第３の積層部の上の前記誘電部材によって互いから絶縁され、
前記第６の積層部の両側面に設けられた前記複数の導電アイランドは、前記第６の積層部の上の前記誘電部材によって互いから絶縁されている、請求項１１に記載の半導体構造。
【請求項１３】
複数の半導体層と複数の絶縁層とを、前記複数の半導体層同士が前記複数の絶縁層によって隔てられるように交互に積層する段階と、
前記複数の半導体層と前記複数の絶縁層とをパターニングして、少なくとも１つの第１の貫通穴を含むベース積層構造を形成する段階と、
前記第１の貫通穴に導電材料を充填する段階と、
前記ベース積層構造をエッチングして、第１の方向に配置された第１の積層部と、前記第１の積層部に垂直に設けられた少なくとも１つの第２の積層部と、前記第１の積層部に垂直であり、前記第２の積層部と交互に配置された少なくとも１つの第３の積層部とを含む第１の積層構造と、前記第１の積層構造に対向する第２の積層構造と、ベース導電ラインとを形成する段階と、
前記第１の積層構造の上に誘電部材を形成する段階と、
前記ベース導電ラインの一部をエッチングで除去して、少なくとも１つの第２の貫通穴と少なくとも１つの第１の導電ラインとを、前記第１の導電ラインが前記第２の積層部の一端に設けられるように形成する段階と、
互いに隣接するよう設けられる複数の導電アイランドのうち２つの導電アイランドの間に間隔が設けられ、当該２つの導電アイランドが互いに隔てられるように、複数の第２の導電ラインおよび前記複数の導電アイランドを前記第１の積層構造の上に形成する段階と
を備え、
第２の方向に沿って、前記第３の積層部の幅は前記第２の積層部の幅よりも狭い、半導体構造の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般的に半導体構造およびその製造方法に関しており、より詳しくは高密度の半導体構造およびその製造方法に関する。
【背景技術】
【０００２】
メモリ素子は、ＭＰ３プレーヤ、デジタルカメラ、コンピュータファイル等の数多くの製品に利用されている記憶素子に利用されている。用途が増えたので、メモリ素子を小型で大容量にしたいという要望が増えている。この要件を満たすためには、高い素子密度をもつメモリが必要である。たとえば、米国の先行技術文献（米国特許第8,503,213号明細書）は、交互に配置されたメモリストリングおよびストリング選択構造を有する３Ｄアレイのメモリアーキテクチャを開示している。
【０００３】
設計者たちは、メモリ容量を増加させセル単位のコストを低減させるべく、３Ｄ積層メモリ素子を用いてメモリ素子の密度を向上させる方法を開発している。信頼性が高く、非常に小型のメモリ素子、および、ゲート構造をもつメモリセルのストリングが互いの近くに配置された積層体に関して向上した処理ウィンドウを含む、製造コストが低い３次元集積回路の構造を提供すると望ましい。
【発明の概要】
【０００４】
本開示は、半導体構造およびその製造方法に関する。製造方法は簡単であり、本製造方法で製造される製品は、従来品より安定している。
【０００５】
一実施形態では、半導体構造が提供される。本半導体構造は、第１の積層構造を含む。第１の積層構造は、第１の方向に配置された第１の積層部と、第１の積層部に接続され、第１の方向に垂直な第２の方向沿いに配置された少なくとも１つの第２の積層部と、第１の方向に接続され、第１の方向に沿って第２の積層部と交互に配置された少なくとも１つの第３の積層部とを含む。第２の方向に沿って、第３の積層部の幅は、第２の積層部の幅よりも狭い。
【０００６】
一実施形態では、半導体構造が提供される。本半導体構造は、第１の積層構造と第２の積層構造とを含む。第１の積層構造は、第１の積層部と、第１の積層部に垂直な方向に設けられた少なくとも１つの第２の積層部と、第１の積層部に垂直に設けられ、第２の積層部と交互に配置された少なくとも１つの第３の積層部とを含む。第２の積層構造は、第１の積層部に平行に設けられた第４の積層部と、第４の積層部に垂直に接続され、第３の積層部に対応する少なくとも１つの第５の積層部と、第４の積層部に垂直に接続され、第２の積層部に対応する少なくとも１つの第６の積層部とを含む。
【０００７】
一実施形態では、半導体構造の製造方法が提供される。本製造方法は以下の段階を含む。複数の半導体層と複数の絶縁層とを、複数の半導体層同士が複数の絶縁層によって隔てられるように積層する。複数の半導体層と複数の絶縁層とはパターニングされて、少なくとも１つの第１の貫通穴を含むベース積層構造が形成される。第１の貫通穴には導電材料が充填される。ベース積層構造はエッチングされて、第１の積層構造とベース導電ラインとが形成され、第１の積層構造は、第１の方向に沿って設けられた第１の積層部と、第１の積層部に垂直な方向に設けられた少なくとも１つの第２の積層部と、第１の積層部に垂直に設けられ、第２の積層部と交互に配置された少なくとも１つの第３の積層部とを含む。第２の方向に沿って、第３の積層部の幅は、第２の積層部の幅よりも狭い。誘電部材が第１の積層構造の上に形成される。ベース導電ラインの一部がエッチングで除去されて、少なくとも第２の貫通穴と少なくとも１つの導電ラインとが、第１の導電ラインが第２の積層部の一端の上に設けられるように形成される。複数の第２の導電ラインおよび導電アイランドが、第１の積層構造の上に形成される。互いに隣接するよう設けられたアイランドのうち２つのアイランドの間には間隔が設けられ、当該２つの導電アイランドは互いに隔てられている。
【０００８】
本開示の上述した態様および他の態様は、限定ではない実施形態の以下の詳細な説明を読むことでよりよく理解される。以下の記載は添付図面を参照しながら説明される。
【図面の簡単な説明】
【０００９】
【図１Ａ】本開示における一実施形態の半導体構造の一部の三次元図である。
【００１０】
【図１Ｂ】本開示における一実施形態の半導体構造の上面図である。
【００１１】
【図１Ｃ】図１Ｂの半導体構造のB−B'線沿いの断面図である。
【００１２】
【図２】本開示における一実施形態の半導体構造の製造プロセスを示す。
【図３Ａ】本開示における一実施形態の半導体構造の製造プロセスを示す。
【図３Ｂ】本開示における一実施形態の半導体構造の製造プロセスを示す。
【図４Ａ】本開示における一実施形態の半導体構造の製造プロセスを示す。
【図４Ｂ】本開示における一実施形態の半導体構造の製造プロセスを示す。
【図５Ａ】本開示における一実施形態の半導体構造の製造プロセスを示す。
【図５Ｂ】本開示における一実施形態の半導体構造の製造プロセスを示す。
【図６】本開示における一実施形態の半導体構造の製造プロセスを示す。
【図７Ａ】本開示における一実施形態の半導体構造の製造プロセスを示す。
【図７Ｂ】本開示における一実施形態の半導体構造の製造プロセスを示す。
【図７Ｃ】本開示における一実施形態の半導体構造の製造プロセスを示す。
【図８Ａ】本開示における一実施形態の半導体構造の製造プロセスを示す。
【図８Ｂ】本開示における一実施形態の半導体構造の製造プロセスを示す。
【図９Ａ】本開示における一実施形態の半導体構造の製造プロセスを示す。
【図９Ｂ】本開示における一実施形態の半導体構造の製造プロセスを示す。
【００１３】
以下の詳細な記載では、説明を円滑に行うべく、複数の詳細を述べて本開示における実施形態の理解を促す。しかし、１以上の実施形態はこれら具体的な詳細なしに実施可能であることは明らかである。また、公知の構造およびデバイスはその概略を示すことにより、図面を簡略化している場合もある。
【発明を実施するための形態】
【００１４】
実施形態を、添付図面を参照しながら詳述する。実施形態を超えて同一の部材には同じ参照番号を付している。さらに、図は必ずしも実際の縮尺に従って描かれていない場合があり、本開示の具体的に図示しない他の実施形態も存在しうる点に留意されたい。したがって明細書および図面は、限定ではない例示として捉えられるべきである。
【００１５】
図１Ａは、本開示における一実施形態の半導体構造１００の一部の三次元図である。図１Ｂは、本開示における一実施形態の半導体構造１００の上面図である。本開示の技術的内容の理解を促すために、図１Ａは、図１Ｂの領域Ａ１の半導体構造１００の一部の三次元図を示している。
【００１６】
図１Ａおよび図１Ｂに示すように、本開示の一実施形態の半導体構造１００は、第１の積層構造１および第２の積層構造２を含む。第１の積層構造１は、第１の方向に配置された第１の積層部１１と、第１の積層部１１に接続され、第１の方向に垂直な第２の方向沿いに配置された少なくとも１つの第２の積層部１２と、第１の方向に接続され、第１の方向に沿って第２の積層部１２と交互に配置された少なくとも１つの第３の積層部１３とを含む。本実施形態では、第１の方向がＸ方向に沿っており、第２の方向がＹ方向に沿っている。つまり、第２の積層部１２と第３の積層部１３とが第１の積層部１１に対して垂直に設けられる。図示するように、第２の方向に沿って、第３の積層部１３の幅Ｌ３は、第２の積層部１２の幅Ｌ２より小さい。
【００１７】
本実施形態では、第１の積層構造１が、第２の積層部１２および第３の積層部１３を複数含む。これらの複数の第２の積層部１２および第３の積層部１３の間には、第１の方向に沿って第１の間隔Ｄ１が設けられている。つまり、第２の積層部１２および第３の積層部１３の間の各間隔が同じである。
【００１８】
一実施形態では、第２の積層部１２が、第１の積層部１１に接続された第一端１２１と、第一端１２１の反対にある第二端１２２とを含む。半導体構造１００はさらに、第２の積層部１２の第二端１２２に設けられた少なくとも１つの第１の導電ライン３１を含むこともできる。
【００１９】
本実施形態では、半導体構造１００がさらに、第１の積層構造１に対向している第２の積層構造２を含んでいる。第２の積層構造２は第１の積層構造１に類似している。第２の積層構造は、第１の方向（Ｘ方向）に配置された第４の積層部２４と、第４の積層部２４に接続され、第２の方向（Ｙ方向）沿いに配置された少なくとも１つの第５の積層部２５と、第４の積層部２４に接続され、第１の方向に沿って第５の積層部２５と交互に配置された少なくとも１つの第６の積層部２６とを含む。つまり、第４の積層部２４は、第１の積層部１１に平行に設けられ、第５の積層部２５と第６の積層部２６とは、第４の積層部２４に対して垂直方向に設けられている。
【００２０】
第１の積層構造１と同様に、第２の方向に沿った第２の積層構造２の第６の積層部２６の幅Ｌ６は、第２の積層構造２の第５の積層部２５の幅Ｌ５より小さい。一実施形態では、複数の第１の導電ライン３１のうちの少なくとも１つの第１の導電ライン３１が、第５の積層部２５の一端に設けられていてよい。第５の積層部２５と第６の積層部２６との間の第２の間隔Ｄ２は、第１の間隔Ｄ１と実質的に同じである。
【００２１】
半導体構造１００の内部構造をより明確に示すべく、図１Ａは第２の積層構造２の一部のみを示している点に留意されたい。図１Ｂに示すように、本実施形態では、第５の積層部２５が第３の積層部１３に対応しており、第６の積層部２６が第２の積層部１２に対応している。一実施形態では、第１の導電ライン３１と第３の積層部１３との間の第３の間隔Ｄ３は、第１の導電ライン３１と第６の積層部２６との間の第４の間隔Ｄ４と実質的に同じである。第２の積層構造２は第１の積層構造１と類似した構造であるために、以下の記載は第１の積層構造１に基づいて行われる。
【００２２】
一実施形態では、半導体構造１００が、さらに、第１の積層部１１、第２の積層部１２、および、第３の積層部１３の上に形成された誘電部材４０を含む。同様に、誘電部材４０は、第４の積層部２４、第５の積層部２５、および、第６の積層部２６の上に形成されてもよい。
【００２３】
本実施形態では、第１の積層部１１は第１の上部表面１１１を含み、第２の積層部１２は、第２の上部表面１１２、第１の側部表面１２３、および、第１の側部表面１２３に対向している第２の側部表面１２４を含み、第３の積層部１３は、第３の上部表面１１３、第３の側部表面１３３、および、第３の側部表面１３３に対向している第４の側部表面１３４を含む。第３の側部表面１３３は第２の側部表面１２４に対向しており、第４の側部表面１３４は第１の側部表面１２３に対向している。誘電部材４０は、第１の上部表面１１１、第２の上部表面１１２、第３の上部表面１１３、第１の側部表面１２３、第２の側部表面１２４、第３の側部表面１３３、および、第４の側部表面１３４に形成される。
【００２４】
誘電部材４０は、１つの誘電材料から形成されてよい。一実施形態では、誘電部材４０が、アンチヒューズメモリ層として機能して、たとえば、酸化シリコン等の酸化物または窒化シリコン等の窒化物等のアンチヒューズ材料により構築される。別の実施形態では、誘電部材４０が、様々な誘電材料（たとえば酸化シリコン等の酸化物または窒化シリコン等の窒化物等）から構成された多層構造（たとえばＯＮＯ多層構造）を有している。一実施形態では、誘電部材４０が、電荷蓄積層として機能してよい。別の実施形態では、誘電部材４０が、ＯＮＯＮＯ多層構造を有しており、電荷蓄積層またはトンネル誘電層として機能してよい。
【００２５】
図１Ｃは、図１Ｂの半導体構造１００のＢ−Ｂ'線沿いの断面図である。図１Ａから図１Ｃを参照すると、本開示における一実施形態の半導体構造１００は、誘電部材４０上に設けられた複数の導電アイランド３５を含んでよい。本実施形態では、複数の導電アイランド３５が、第２の積層部１２と第３の積層部１３との間に設けられてよい。より具体的には、複数の導電アイランド３５は、第２の上部表面１１２、第１の側部表面１２３、第２の側部表面１２４、第３の側部表面１３３、および、第４の側部表面１３４に形成されてよい。複数の導電アイランド３５の上部表面３５１は、互いに位置を揃えられており、隣接する２つの導電アイランド３５同士は隔てられている。同様に、複数の導電アイランド３５は、第２の積層構造２の第５の積層部２５と第６の積層部２６との間に設けられてもよい。
【００２６】
本実施形態では、複数の導電アイランド３５が複数の凹部３６を含んでいる。複数の凹部３６の上部表面３６１同士は位置が揃えられている。２つの隣接する導電アイランド３５は、複数の凹部３６によって互いから隔てられている。しかし本開示はこの点に限定はされない。一実施形態では、複数の導電アイランド３５の一部が、第３の上部表面１１３（不図示）の上に設けられていてもよい。より具体的には、複数の導電アイランド３５の当該一部は、第３の上部表面１１３の上の誘電部材４０の上に設けられてもよく、この場合であっても、当該２つの隣接する導電アイランド３５同士は隔てられていてよい。つまり、第３の上部表面１１３の上の当該２つの隣接する導電アイランド３５の間には間隔があってよく、当該２つの隣接する導電アイランド３５が互いに接触しないようになっていてよい。
【００２７】
これに加えて、第３の積層部１３の両側面に設けられた複数の導電アイランド３５は、第３の積層部１３によって互いから隔てられてよい。より詳しくは、第３の側部表面１３３および第４の側部表面１３４に設けられた複数の導電アイランド３５同士が、第３の積層部１３の上の誘電部材４０によって互いから絶縁されていてよい。同様に、第６の積層部２６の両側面に設けられた複数の導電アイランド３５は、第６の積層部２６の上の誘電部材４０によって互いから絶縁されていてよい。
【００２８】
一実施形態では、半導体構造１００は、第２の積層部１２および第５の積層部２５の上に設けられた少なくとも１つの第２の導電ライン３２を含んでよい。より詳しくは、第２の導電ライン３２は、第２の積層部１２および第５の積層部２５の上の誘電部材４０の上に設けられてよい。
【００２９】
本実施形態では、第１の積層構造１および第２の積層構造２が、交互に積層された複数の半導体ストリップ４１と複数の絶縁ストリップ４２とを含み、当該複数の半導体ストリップ４１は互いから、複数の絶縁ストリップ４２によって隔てられている。
【００３０】
これに加えて、本開示における実施形態では、それぞれ異なる層の複数の半導体ストリップ４１が、それぞれ異なる平面のメモリセルのビットライン（ＢＬ）として機能してよく、第１の導電ライン３１が、ビットライン（ＢＬ）のパッドとして機能してよく、第２の導電ライン３２がワードライン（ＷＬ）として機能してよく、複数の導電アイランド３５が、複数のストリング選択ライン（ＳＳＬ）として機能してよい。
【００３１】
図２から図９Ｂは、本開示における一実施形態の半導体構造１００の製造プロセスを示す。図２を参照すると、複数の半導体層４と複数の絶縁層６とが交互に積層されることで、複数の半導体層４同士が複数の絶縁層６で隔てられている。複数の半導体層４はポリシリコンを含む。一実施形態では、複数の半導体層４は、ドーピングプロセスの後にアニーリングされてよい。複数の半導体層４はさらに金属を含んでよい。複数の絶縁層６は酸化物を含む。そして、複数の半導体層４と複数の絶縁層６とパターニングされて、図３Ａおよび図３Ｂに示されているベース積層構造９１が形成される。図３Ｂは、図３Ａのベース積層構造９１の上面図である。ベース積層構造９１は、少なくとも１つの第１の貫通穴５１を含む。パターニング法は、フォトリソグラフィープロセスを含む。
【００３２】
図４Ｂは、図４Ａのベース積層構造９１の上面図である。図４Ａおよび図４Ｂに示すように、第１の貫通穴５１には導電材料６１が充填される。導電材料６１は、たとえばポリシリコンを含んでよく、導電材料６１は、ｎ−チャネル用にｎ＋ポリシリコンを含んでよく、または、ｐ−チャネル用にｐ＋ポリシリコンを含んでよい。
【００３３】
図５Ｂは、図５Ａの構造の上面図である。より明瞭に説明すると、後続する３Ｄの図面が、積層構造の一部である。例えば図５Ａは、図５Ｂの領域Ａ２にのみ対応する構造の３Ｄの図面である。
【００３４】
図５Ａおよび図５Ｂを参照すると、ベース積層構造９１がエッチングされて、第１の積層構造１が形成される。第１の積層構造１は、第１の方向（Ｘ方向など）に配置された第１の積層部１１と、第１の積層部１１に垂直に設けられた少なくとも１つの第２の積層部１２と少なくとも１つの第３の積層部１３とを含む。少なくとも１つの第３の積層部１３は、少なくとも１つの第２の積層部１２と交互に配置される。
【００３５】
図５Ｂに示すように、第１の積層構造１と、第１の積層構造１に対向している第２の積層構造２とは、同時に形成される。第２の積層構造２は、第１の積層構造１に類似した構造を有している。第２の積層構造２は、第４の積層部２４と、少なくとも１つの第５の積層部２５と、少なくとも１つの第６の積層部２６とを含む。第１の積層部１１、第２の積層部１２、第３の積層部１３、第４の積層部２４、第５の積層部２５、および、第６の積層部２６はそれぞれが、交互に積層された複数の半導体ストリップ４１と複数の絶縁ストリップ４２とを含む。
【００３６】
これに加えて、導電材料６１が、少なくとも１つの導電ライン６２と同様にエッチングされる。ベース導電ライン６２は、第２の積層部１２を第６の積層部２６に接続して、第３の接続部１３を第５の積層部２５に接続する。
【００３７】
図６に示すように、誘電部材４０が、第１の積層構造１と第２の積層構造２とに形成される。そして、図７Ａおよび図７Ｂを参照するとわかるように（誘電部材４０が図７Ｂでは省かれており、図７Ａは、図７Ｂの領域Ａ３にのみ対応する構造の３Ｄの図である）、第１の積層構造１および第２の積層構造２には、有機誘電材料６３が充填される。そして、ベース導電ライン６２に対応する複数の開口７１１を含むパターニングされたマスク層７１を、有機誘電在材料６３の上に設ける。
【００３８】
図７Ｃは、図７Ｂの構造のＣ−Ｃ'線に沿った断面図である。図７Ｃに示すように、ベース導電ライン６２の一部に対応する有機誘電材料６３の部分がエッチングされて、有機誘電材料６３の当該部分の上部表面６３１同士の位置が揃えられ、ベース導電ライン６２の当該一部の上の誘電部材４０の一部が露呈されている。
【００３９】
図８Ｂは、図８Ａの構造のＤ−Ｄ'線に沿った断面図である。図８Ａおよび図８Ｂに示すように（図８Ａでは誘電部材４０が省かれている）、露呈した誘電部材４０および誘電部材４０の下のベース導電ライン６２の当該一部が、エッチングで除去され、少なくとも１つの第２の貫通穴５２および少なくとも１つの第１の導電ライン３１が形成される。一実施形態では、エッチングガスを導入してエッチングプロセスを実行してよい。エッチングガスは、誘電部材４０およびベース導電ライン６２をエッチングするが、有機誘電材料６３をエッチングはしない、というように、選択性が大きく、これによって、第１の導電ライン３１を予め定められた位置に形成することができる。エッチングプロセスの後に、第１の導電ライン３１が第２の積層部１２または第５の積層部２５の一端に設けられる。さらに、第１の導電ライン３１と第３の積層部１３との間に第３の間隔Ｄ３が形成され、第１の導電ライン３１と第６の積層部２６との間に第４の間隔Ｄ４が形成される。
【００４０】
そして、有機誘電材料６３およびパターニングされたマスク層７１が除去される。より明瞭に示すために、誘電部材４０を図９Ａおよび図９Ｂから省き、図９Ａには、図９Ｂの領域Ａ４にのみ対応する構造の三次元図を示している。図９Ａおよび図９Ｂでは、第１の積層部１１、第２の積層部１２、第３の積層部１３、第４の積層部２４、第５の積層部２５、第６の積層部２６、第１の導電ライン３１、および、第２の貫通穴５２の位置が明瞭に分かる。
【００４１】
最後に、複数の第２の導電ライン３２および導電アイランド３５が、第１の積層構造１および第２の積層構造２の上に形成され、図１Ａに示す半導体構造１００が形成される。複数の第２の導電ライン３２および導電アイランド３５の形成方法には、フォトリソグラフィープロセスが含まれてよい。本開示の一実施形態では、複数の第２の導電ライン３２が、第２の積層部１２と第５の積層部２５との間に設けられてよい。より詳しく説明すると、複数の第２の導電ライン３２は、第２の積層部１２および第５の積層部２５の上の誘電部材４０の上に設けられてよい。複数の導電アイランド３５が、第２の積層部１２と第３の積層部１３との間に設けられてよい。同様に、複数の導電アイランド３５は、第５の積層部２５と第６の積層部２６との間に設けられてもよい。これに加えて、複数の導電アイランド３５の上部表面３５１同士の位置は、揃えられる。
【００４２】
ここで、隣接する導電アイランド３５のうち２つの間には間隔が形成され、当該２つの導電アイランド３５同士が接触しないようになっている点に留意されたい。したがって、当該２つの導電アイランド３５同士を分離させるべく、もう一度フォトリソグラフィープロセスを実行する必要がある。例えば複数の凹部３６（図１Ｃに示す）が、隣接する導電アイランドのうち２つを分離させるために形成される。凹部３６の上部表面３６１同士の位置は揃えられてよい。
【００４３】
したがって、本開示の一実施形態の半導体構造は、信頼性が高く、非常に小型のメモリ素子、および、ゲート構造をもつメモリセルのストリングが互いの近くに配置された積層体に関して向上した処理ウィンドウを含む。簡単な製造方法を提供するだけではなく、従来よりも安定している。
【００４４】
当業者であれば、開示してきた実施形態について様々な修正例および変形例を想到することができるだろう。明細書および例はあくまで例であり、本開示の真の範囲は、以下の請求項およびその均等物によって示されることを意図する。
【図１Ａ】
2015115505.tif 000003
【図１Ｂ】
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【図１Ｃ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
2015115505.tif 000008
【図４Ａ】
2015115505.tif 000009
【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７Ａ】
2015115505.tif 000014
【図７Ｂ】
2015115505.tif 000015
【図７Ｃ】
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【図８Ａ】
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【図８Ｂ】
2015115505.tif 000018
【図９Ａ】
2015115505.tif 000019
【図９Ｂ】
2015115505.tif 000020
【外国語明細書】
2015115505000001.pdf