(57)【要約】 【課題】  信号の読み出し速度が低下するおそれがあった。【解決手段】  増幅器をリセットしたことに基づいて増幅部から出力される第１の信号をサンプルホールド部に保持させる第１の処理と、その後サンプルホールド部に保持された第１の信号をＡＤ変換する動作と、第１の信号に、第１の行の画素の光電変換素子で生成された電荷に基づく信号が重畳された第２の信号を増幅部から出力する動作と、を行う第２の処理、第２の信号をサンプルホールド部に保持させ、サンプルホールド部に保持された第２の信号をＡＤ変換する動作と増幅部をリセットする動作との少なくとも一部を並行して行う第３の処理と、その後、第３の処理において増幅部をリセットしたことに基づいて増幅部から出力される第３の信号に、第２の行の画素の光電変換素子で生成された電荷に基づく信号が重畳されて増幅部から出力された第４の信号をサンプルホールド部に保持させる第４の処理とを行う。【選択図】  図１
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【特許請求の範囲】
【請求項１】
各々  が光電変換部を有する複数の画素が行列状に配された画素アレイと、
前記画素アレイの各列に対応して設けられた複数の列信号処理部と、を有し、
前記列信号処理部は、
前記画素から出力された信号を増幅する増幅部と、
前記増幅部から出力された信号を保持するサンプルホールド部と、
を有する光電変換装置の駆動方法であって、
前記画素アレイに含まれる第１および第２の行の画素から信号を順次読み出す場合に、
前記増幅部をリセットしたことに基づいて前記増幅部から出力される第１の信号を前記サンプルホールド部に保持させる第１の処理と、
前記第１の処理の後、前記サンプルホールド部に保持された前記第１の信号をＡＤ変換する動作と、前記第１の信号に、前記第１の行の画素の光電変換部で生成された電荷に基づく信号が重畳された第２の信号を前記増幅部から出力する動作と、を行う第２の処理と、
前記第２の信号を前記サンプルホールド部に保持させ、前記サンプルホールド部に保持された前記第２の信号をＡＤ変換する動作と、前記第２の処理において、前記第２の信号を前記増幅部から出力した後に、前記増幅部をリセットする動作と、の少なくとも一部を並行して行う第３の処理と、
その後、前記第３の処理において前記増幅部をリセットしたことに基づいて前記増幅部から出力される第３の信号に、前記第２の行の画素の光電変換部で生成された電荷に基づく信号が重畳されて前記増幅部から出力された第４の信号を前記サンプルホールド部に保持させる第４の処理と、を行うこと
を特徴とする光電変換装置の駆動方法。
【請求項２】
前記第３の処理と前記第４の処理との間に、
前記第３の信号を前記サンプルホールド部に保持させ、前記サンプルホールド部に保持された前記第３の信号をＡＤ変換する動作と、第４の信号を前記増幅部から出力する動作と、の少なくとも一部を並行して行うこと
を特徴とする請求項１に記載の光電変換装置の駆動方法。
【請求項３】
前記増幅部は、差動増幅器を含み、
前記差動増幅器の反転入力ノードと出力ノードとを短絡することにより、前記増幅部をリセットすること
を特徴とする請求項１または２に記載の光電変換装置の駆動方法。
【請求項４】
前記増幅部は、
一方のノードが前記サンプルホールド部に接続され、他方のノードが前記反転入力ノードと接続された入力容量と、
一方のノードが前記差動増幅器の非反転入力ノードと接続され、他方のノードが前記差動増幅器の出力ノードと接続された帰還容量と、を有すること
を特徴とする請求項３に記載の光電変換装置の駆動方法。
【請求項５】
前記複数の列信号処理部の各々は、さらにバッファ部を含み、
前記バッファ部から供給された前記第１〜４の信号をＡＤ変換すること、
を特徴とする請求項１〜４のいずれかに記載の光電変換装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換装置の駆動方法に関する。
【背景技術】
【０００２】
固体撮像装置において、画素アレイの各列にＡＤ変換器を設けることが知られている。特許文献１には、画素アレイの各列に設けられたＡＤ変換器の前段に、信号保持スイッチと、ＡＤ変換部に直接接続された信号保持容量とを設ける構成が記載されている。特許文献１は、信号保持スイッチに保持されたアナログ信号のＡＤ変換期間中に、信号保持スイッチをオフにすることで、画素からのアナログ信号の読み出し動作とＡＤ変換動作とを並行して実行することで、高速な読み出しが実現できるとしている。
【０００３】
特許文献１には、さらに、信号保持スイッチの前段にカラムアンプと称する増幅器を設けることが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１０７８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１には、カラムアンプをリセットする動作については記載がない。適切な期間にカラムアンプをリセットしないと、信号の読み出し速度が低下するおそれがある点で、検討が十分になされていなかった。
【０００６】
本発明は、信号の読み出し速度のさらなる高速化を実現することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る光電変換装置の駆動方法は、複数の画素が行列状に配された画素アレイと、前記画素アレイの各列に対応して設けられた複数の列信号処理部と、を有し、前記列信号処理部は、前記画素から出力された信号を増幅する増幅部と、前記増幅部から出力された信号を保持するサンプルホールド部と、
を有する光電変換装置の駆動方法であって、前記画素アレイに含まれる第１および第２の行の画素から信号を順次読み出す場合に、前記増幅器をリセットしたことに基づいて前記増幅部から出力される第１の信号を前記サンプルホールド部に保持させる第１の処理と、その後、前記サンプルホールド部に保持された前記第１の信号をＡＤ変換する動作と、前記第１の信号に、前記第１の行の画素の光電変換素子で生成された電荷に基づく信号が重畳された第２の信号を前記増幅部から出力する動作と、を行う第２の処理と、前記第２の信号を前記サンプルホールド部に保持させ、前記サンプルホールド部に保持された前記第２の信号をＡＤ変換する動作と、前記増幅部をリセットする動作と、の少なくとも一部を並行して行う第３の処理と、その後、前記第３の処理において前記増幅部をリセットしたことに基づいて前記増幅部から出力される第３の信号に、前記第２の行の画素の光電変換素子で生成された電荷に基づく信号が重畳されて前記増幅部から出力された第４の信号を前記サンプルホールド部に保持させる第４の処理と、を行うことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、信号の読み出し速度を高速化できる。
【図面の簡単な説明】
【０００９】
【図１】光電変換装置の構成を示すブロック図である。
【図２】画素の構成を示す等価回路図である。
【図３】光電変換装置の動作を説明するためのタイミング図である。
【図４】係る光電変換装置の構成を示すブロック図である。
【図５】反転増幅器の構成を示す等価回路図である。
【図６】光電変換装置の動作を説明するためのタイミング図である。
【図７】サンプルホールド部の構成を示す等価回路図である。
【図８】光電変換装置の動作を説明するためのタイミング図である。
【図９】光電変換装置の構成を示すブロック図である。
【図１０】撮像システムの構成を示すブロック図である。
【図１１】特許文献１の図８である。
【発明を実施するための形態】
【００１０】
図面を参照しながら、本発明の実施例を説明する。
【００１１】
（実施例１）
実施例１に係る光電変換装置０１は、複数の画素０２が行列状に配された画素アレイ０３と、列信号処理部０４と、データ出力部０５と、負荷電流源０６と、を含む。光電変換装置０１は、さらに、画素０２の動作を行単位で制御する垂直走査部０７と、水平走査部０８と、参照信号生成部０９と、カウント部１０と、制御部１１と、を含む。各列の画素０２は、画素出力線１２を介して列信号処理部０４および負荷電流源０６と接続される。列信号処理部０４の各々は、列アンプ２２とサンプルホールド部１３と、バッファ部１４と、ＡＤ変換部１５と、を含む。
【００１２】
制御部１１は、外部からクロック信号ｃｌｋや、通信データｄａｔａを受けて、光電変換装置０１が備える各ブロックの動作を制御する。
【００１３】
増幅部としての列アンプ２２には、例えば１倍を超える増幅率を設定できる増幅器を用いることができる。図５には、列アンプ２２の構成の一例として、差動増幅器を用いた反転増幅回路の等価回路図を示す。差動増幅器には、例えば演算増幅器を用いることができる。
【００１４】
サンプルホールド部１３は、容量素子１６およびスイッチ１７を含み、スイッチ１７がオンからオフに切り替わると、画素出力線１２上に現れた信号が容量素子１６に保持される。容量素子１６は、バッファ部１４を介してＡＤ変換部１５と接続される。
【００１５】
ＡＤ変換部１５は、比較部１８と、書き込み用メモリ１９と、メモリ間転送スイッチ２０と、読み出し用メモリ２１と、を含む。比較部１８は、参照信号生成部０９から供給される参照信号とバッファ部１４の出力とを入力信号として受け、両入力の大小関係が逆転すると、比較部１８の出力の論理レベルが逆転する。書き込み用メモリ１９は、比較部１８の出力の論理レベルが逆転すると、カウント部１０から供給されるカウント信号を保持する。書き込み用メモリ１９に保持されたカウント信号は、メモリ間転送スイッチ２０を介して読み出し用メモリ２１に転送される。水平走査部０８によって選択されると、読み出し用メモリ２１に保持された信号は、データ出力部０５へと伝達される。本実施例において、書き込み用メモリ１９および読み出し用メモリ２１は、それぞれ２つのデジタルデータを独立に保持できる構成を有するものとする。
【００１６】
図２は、画素０２の構成例を説明する等価回路図である。画素０２は光電変換部としてのフォトダイオードＰＤ、転送トランジスタＴＸ、ソースフォロワトランジスタＳＦ、リセットトランジスタＲＥＳ、および選択トランジスタＳＥＬを含む。
【００１７】
フォトダイオードＰＤが光電変換により生成した電荷は、転送トランジスタＴＸを介してソースフォロワトランジスタＳＦのゲートノードに転送される。ソースフォロワトランジスタＳＦは、選択トランジスタＳＥＬがオンすると、負荷電流源０６とともにソースフォロワ回路として動作し、そのゲートノードに転送された電荷量に応じた出力が、画素出力線１２に現れる。リセットトランジスタＲＥＳは、オンするとソースフォロワトランジスタＳＦのゲートノードを電源電圧にリセットする。
【００１８】
図３は、列アンプ２２の構成例を示す等価回路図である。図３の反転増幅回路は、差動増幅器ＯＰ、入力容量Ｃｉｎ、帰還容量Ｃｆ、および帰還スイッチＣＲを含む。差動増幅器ＯＰは、その非反転入力ノードに基準電圧ＶＣＲを受け、反転入力ノードには、入力容量Ｃｉｎの一方のノード、帰還容量Ｃｆの一方のノード、および帰還スイッチＣＲの一方のノードが接続される。入力容量Ｃｉｎの他方のノードは、画素出力線１２を介して画素０２および負荷電流源０６と接続される。帰還容量Ｃｆおよび帰還スイッチＣＲの他方のノードは、ともに差動増幅器ＯＰの出力ノードに接続される。列アンプ２２の出力はスイッチ１７と接続される。この構成によれば、列アンプ２２の増幅率は、入力容量Ｃｉｎの容量値と帰還容量Ｃｆの容量値との比で決まる。さらに、図示の構成によれば、画素０２で生じたノイズを低減するＣＤＳ処理も実行できる。
【００１９】
列アンプ２２を増幅率可変の増幅器として構成した場合には、撮像条件や、撮像システムによって設定される感度によって、列アンプ２２の増幅率を切り替えてもよい。
【００２０】
次に、図４をさらに参照しながら本実施例に係る光電変換装置０１の動作を説明する。ここでは、画素アレイ０３のうちのｎ行目（ｎは１以上の整数）と（ｎ＋１）行目の画素に係る動作に着目する。ｎ行目を第１の行、（ｎ＋１）行目を第２の行として、これらの行の画素から信号を順次読み出す場合を説明する。図４において、信号ＲＥＳ（ｎ）、ＳＥＬ（ｎ）、およびＴＸ（ｎ）は、それぞれｎ行目の画素のリセットトランジスタＲＥＳ、選択トランジスタＳＥＬ、および転送トランジスタＴＸのゲートに与えられる信号を示す。信号ＲＥＳ（ｎ＋１）、ＳＥＬ（ｎ＋１）、およびＴＸ（ｎ＋１）についても同様である。これらは、垂直走査部０７から供給される。信号ＳＨは、サンプルホールドスイッチ１７の導通状態を制御する信号であり、信号ＭＴＸは、メモリ間転送スイッチ２０の導通状態を制御する信号である。各信号がハイレベルのときに、対応するトランジスタまたはスイッチはオンするものとして以下の説明を行う。
【００２１】
本実施例では、画素０２から出力されるアナログ信号のサンプルホールド動作、ＡＤ変換動作、および読み出し用メモリ２１からの信号出力動作の少なくとも２つを並行して実行する動作例を説明する。
【００２２】
時刻ｔ０から時刻ｔ０’が、ｎ行目の画素に係るアナログ信号を容量素子１６に保持させる期間である（図４の画素読み出し期間（ｎ））。
【００２３】
時刻ｔ０において、信号ＲＥＳ（ｎ）がハイレベルからローレベルに切り替わることで、ｎ行目の画素のリセットトランジスタＲＥＳがオフになる。これにより、ソースフォロワトランジスタＳＦのリセット状態が解除される。
【００２４】
時刻ｔ１に信号ＳＥＬ（ｎ）がハイレベルになると、ｎ行目の画素の選択トランジスタＳＥＬがオンになり、画素出力線１２には、ｎ行目の画素のソースフォロワトランジスタＳＦのゲートノードをリセットしたことに対応する信号が現れる。この出力は、リセットトランジスタＲＥＳがオフした際に生じるノイズおよびソースフォロワトランジスタＳＦに起因するノイズを含む。
【００２５】
時刻ｔ１４から、信号ＣＲが一時的にハイレベルになる。これにより、列アンプ２２は入出力ノードが短絡されることでボルテージフォロワとして動作する。列アンプ２２は、入出力ノードが短絡されることでリセットされる。こののち、信号ＣＲがローレベルになったことで列アンプ２２から出力される信号のことを、以下ではＮ信号と呼ぶ。Ｎ信号は、主に列アンプ２２のオフセット成分である。
【００２６】
時刻ｔ２までの期間は、（ｎ−１）行目の画素のＮ信号に係るデジタル信号が、読み出し用メモリ２１からデータ出力部０５へと転送される、水平転送動作が行われる。図４では、時刻ｔ０よりも前から水平転送動作が開始しているが、読み出し用メモリ２１の数や水平走査部０８の動作周波数等の条件によっては、時刻ｔ０以降に開始してもよい。
【００２７】
時刻ｔ３までの期間は、容量素子１６に保持された（ｎ−１）行目の画素の信号成分を、デジタル信号に変換する期間である（図４の期間ＳＡＤ（ｎ−１））。この期間において、容量素子１６はスイッチ１７により画素出力線１２から電気的に切断されている。比較部１８は、時間的に変化する参照信号とバッファ部１４の出力との大小関係を受けて、両者の大小関係が逆転すると、書き込み用メモリ１９に、その時点でのカウント部１０のカウント値を保持させる。図４では、時刻ｔ０よりも前に期間ＳＡＤ（ｎ−１）が開始しているが、ＡＤ変換部１５の分解能や動作周波数等の条件によっては、時刻ｔ０以降に開始してもよい。
【００２８】
時刻ｔ４に信号ＭＴＸがハイレベルになり、期間ＮＡＤ（ｎ−１）および期間ＳＡＤ（ｎ−１）に書き込み用メモリ１９に保持された２つのデジタル信号が読み出し用メモリ２１に転送される。
【００２９】
時刻ｔ５から時刻ｔ２’にかけて、期間ＳＡＤ（ｎ−１）にＡＤ変換によって得られたデジタル信号を、読み出し用メモリ２１から出力させる水平転送動作が行われる。
【００３０】
時刻ｔ６から、信号ＳＨが一時的にハイレベルになることで、列アンプ２２のオフセット成分であるＮ信号が容量素子１６に保持される。この処理は、Ｎ信号をサンプルホールド部１３に保持させる第１の処理である。
【００３１】
時刻ｔ７から時刻ｔ９までの間、ｎ行目のＮ信号をデジタル信号に変換する動作が行われる（図４の期間ＮＡＤ（ｎ））。期間ＮＡＤ（ｎ）では、信号ＳＨがローレベルであるため、容量素子１６は画素出力線１２から電気的に切断された状態にある。
【００３２】
時刻ｔ８から、信号ＴＸ（ｎ）が一時的にハイレベルになることで、この時点までにｎ行目の画素のフォトダイオードＰＤに蓄積された電荷が、ソースフォロワトランジスタＳＦのゲートノードに転送される。転送された電荷量に応じて画素出力線１２の電位が変動する。このときの画素出力線１２には、光電変換によりフォトダイオードＰＤで生成された電荷量に応じた信号と、時刻ｔ１に画素０２から出力された信号との和に相当する信号が現れる。
【００３３】
信号ＣＲがローレベルになった後に、画素出力線１２に現れる信号が列アンプ２２に入力されると、ｎ行目の画素のソースフォロワトランジスタＳＦをリセットしたことに起因するノイズ成分が低減された上で、列アンプ２２から出力される。つまり、列アンプ２２の出力は、先述のＮ信号に対して、ｎ行目の画素で生成された電荷に基づく信号に相当する成分を重畳した信号となる。このときの列アンプ２２の出力を、以下では（Ｓ＋Ｎ）信号と呼ぶ。
【００３４】
ここでは、第２の処理として、第１の信号であるｎ行目の画素に係るＮ信号をＡＤ変換する動作と、第１の信号に対して、ｎ行目の画素の光電変換部で生成された電荷に基づく信号成分を第２の信号として列アンプ２２から出力する動作と、の一部を並行して行った。しかし、これらの動作は必ずしも並行して行われる必要はない。
【００３５】
図では示していないが、列アンプ２２の入力ノードと画素出力線１２との接続状態を切り替えるためのスイッチを設け、時刻ｔ８〜時刻ｔ９を含む期間に、列アンプ２２を画素出力線１２から電気的に切り離しても良い。これにより信号ＴＸ（ｎ）の遷移に起因する画素出力線１２の電位変動が列アンプ２２に入力されることを防ぐことができる。さらに、列アンプ２２の入力ノードを画素出力線１２から一時的に電気的に切り離す場合には、ＡＤ変換期間ＮＡＤ（ｎ）の間に上述のスイッチの導通状態を切り替えないようにすると、スイッチングによるノイズがＡＤ変換結果に影響を及ぼすことができる。これにより、ＡＤ変換の精度を高めることが可能となる。
【００３６】
時刻ｔ１０から、信号ＳＨが一時的にハイレベルになることで、画素出力線１２に出力されたｎ行目の画素に係る（Ｓ＋Ｎ）信号が第２の信号である容量素子１６に保持される。
【００３７】
時刻ｔ１１から時刻ｔ３’にかけて、ｎ行目の画素に係る（Ｓ＋Ｎ）信号をデジタル信号に変換する動作が行われる（図４の期間ＳＡＤ（ｎ））。期間ＳＡＤ（ｎ）では、信号ＳＨがローレベルであるため、容量素子１６は画素出力線１２から電気的に切断された状態にある。
【００３８】
時刻ｔ１１から開始する期間ＳＡＤ（ｎ）の間の時刻ｔ１４’から、信号ＣＲが一時的にハイレベルになる。これにより、列アンプ２２は入出力ノードが短絡されることで、列アンプ２２は、再びリセットされる。つまり、本実施例では、第３の処理として、第２の信号をＡＤ変換する動作と、列アンプをリセットする動作の一部とを並行して行っている。これらの動作は、完全に並行して行われていなくても、少なくとも一部が並行して行われれば良い。列アンプをリセットすることにより、（ｎ＋１）行目に係るＮ信号が、第３の信号として出力される。
【００３９】
時刻ｔ１２に、信号ＳＥＬ（ｎ）がローレベルになり、ｎ行目の画素の選択トランジスタＳＥＬがオフになる。
【００４０】
時刻ｔ１３に、信号ＲＥＳ（ｎ）がハイレベルになり、ｎ行目の画素のソースフォロワトランジスタＳＦのゲートノードをリセット状態にする。
【００４１】
この後、時刻ｔ１１’から開始する期間ＳＡＤ（ｎ＋１）に、第３の信号に対して、（ｎ＋１）画素の光電変換部で生成された電荷に基づく信号成分を第４の信号として列アンプ２２から出力する動作を第４の処理として行う。
【００４２】
時刻ｔ０’から開始する画素読み出し期間（ｎ＋１）の動作は、画素読み出し期間（ｎ）の動作と同様であるので、説明を省略する。
【００４３】
期間ＮＡＤ（ｎ）および期間ＳＡＤ（ｎ）で得られたデジタル信号は、データ出力部０５あるいは、その後段に設けられた不図示の信号処理部によって差分処理がなされる。これにより、Ｎ信号が低減されるＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ）処理が行われる。
【００４４】
列アンプ２２をリセットした後、列アンプ２２から出力される第１の信号をサンプルホールド部１３に保持させるまでの時間が長いと、第１の信号のＡＤ変換を開始するまでの時間が長くなる。したがって、光電変換装置から信号を読み出すのに要する時間が長くなってしまう。これに対して、本実施例によれば、上述のように第１〜第４の処理に係る動作を行うことにより、信号の読み出し速度を高速化できる。
【００４５】
図５に、ＡＤ変換器に含まれる電圧比較部２５２の回路構成を示す。この回路では、電圧比較部２５２の入力信号である「画素信号」と「ＲＡＭＰ」との大小関係が逆転すると、電圧比較部の出力であるトランジスタ３１４のドレインの電圧がハイレベルからローレベル、あるいはローレベルからハイレベル、へと変化する。この変化は、トランジスタ３１４のゲート−ドレイン間容量を介して、トランジスタ３１４のゲートにも影響する。また、トランジスタ３１２のゲートおよびドレインはトランジスタ３１４のゲートと接続されているので、トランジスタ３１４のドレインで生じた変化は、トランジスタ３１２のゲートおよびドレインにも影響する。さらに、トランジスタ３１２のドレインは、電圧比較部２５２の入力トランジスタであるトランジスタ３０２のドレインと接続されているため、トランジスタ３１２のドレインで生じた変化は、トランジスタ３０２のゲートにも影響する。このため、電圧比較部２５２の出力が、電圧の入力である「画素信号」にも影響を及ぼす現象が起こる。この影響の及ぼし方が、列毎に異なるため、対策を行わない場合には、列毎の固定パターンノイズとなるおそれがある。
【００４６】
これに対して、以上で説明した本実施例では、ＡＤ変換期間において、容量素子１６が画素アレイ０３から電気的に切断されて、信号をサンプルホールド部に保持した状態で、容量素子１６に保持された信号がバッファ部１４を介してＡＤ変換部１５に与えられる。バッファ部１４が比較部１８の入力ノードを駆動している状態にあるため、比較部１８の出力の過渡的な変化が比較部１８の入力を変動させる現象を抑制することができ、従来生じるおそれのあった固定パターンノイズを低減することができる。特に、一方のノードに基準電圧（本実施例ではＧＮＤ）が与えられた容量素子を用いているので、信号経路に直列に接続される容量素子をサンプルホールド部１３に用いる場合よりも固定パターンノイズを抑制できる。
【００４７】
また、以上で説明したように、本実施例では、ある行の画素からアナログ信号を読み出している期間に、ＡＤ変換動作および水平転送動作が並行して実行されることで、高速な読み出しを実現できる。
【００４８】
本実施例によれば、固定パターンノイズを低減しつつ、高速読み出しを実現することができる。
【００４９】
（実施例２）
実施例１において、サンプルホールド部１３が、容量素子１６とスイッチ１７との組を１つ備える構成を説明した。しかし、サンプルホールド部１３は、他の構成を取ってもよい。
【００５０】
図６に、本実施例に係るサンプルホールド部１３の構成を示す。本実施例に係るサンプルホールド部１３は、２系統のサンプルホールド回路を含む。容量素子Ｃ＿Ｎは、先述の各実施例で説明したＮ信号や、列アンプ２２のオフセット成分を保持するための容量素子である。一方、容量素子Ｃ＿Ｓは、先述の各実施例で説明した（Ｓ＋Ｎ）信号や、列アンプ２２のオフセット成分に増幅されたＳ信号が重畳された信号を保持するための容量素子である。この構成により、サンプルホールド部１３に設けられた２つの容量素子の一方に保持された信号をＡＤ変換している期間に、他方の容量素子に、列アンプ２２の出力を保持させることができる。サンプルホールド部が３個以上の容量素子を備える場合でも、一個の容量素子に保持された信号をデジタル信号に変換する動作と、別の一個の容量素子に、画素から出力された信号を保持させる動作とを並行して実行することができる。
【００５１】
図７は、本実施例に係る動作を説明するためのタイミング図である。ここでは、実施例２で説明した光電変換装置０１’のサンプルホールド部１３を、図６に示した構成に置き換えた場合を例に取って説明する。図７中の信号ＳＨ＿Ｎ、ＡＤ＿Ｎ、ＳＨ＿Ｓ、ＡＤ＿Ｓは図６に示した同符号の各スイッチを制御する信号であって、信号がハイレベルの時に、対応するスイッチがオンになる。
【００５２】
時刻ｔ０から、ｎ行目の画素読み出し期間が開始する。本実施例において、時刻ｔ０は、（ｎ−２）行目の画素に係る信号出力期間（ｎ−２）および（ｎ−１）行目の画素に係るＡＤ変換期間ＳＡＤ（ｎ−１）の中のタイミングである。期間ＳＡＤ（ｎ−１）では、容量Ｃ＿Ｓに保持された信号をＡＤ変換するため、信号ＡＤ＿Ｓがハイレベルとなっている。まず、信号ＲＥＳ（ｎ）がハイレベルからローレベルに切り替わることで、ｎ行目の画素のリセットトランジスタＲＥＳがオフになる。これにより、ソースフォロワトランジスタＳＦのリセット状態が解除される。
【００５３】
時刻ｔ１に信号ＳＥＬ（ｎ）がハイレベルになると、ｎ行目の画素の選択トランジスタＳＥＬがオンになり、画素出力線１２には、ｎ行目の画素のソースフォロワトランジスタＳＦのゲートノードをリセットしたことに対応する信号が現れる。この出力は、リセットトランジスタＲＥＳがオフした際に生じるノイズおよびソースフォロワトランジスタＳＦに起因するノイズを含む。この出力のことを、以下では、Ｎ信号と呼ぶ。
【００５４】
時刻ｔ２に、信号ＣＲがハイレベルになると、列アンプ２２の帰還スイッチＣＲがオンすることにより、帰還容量Ｃｆの両ノードがリセットされる。この後、信号ＣＲがローレベルになると、その時点で画素出力線１２に現れているレベルを入力容量Ｃｉｎにクランプすることができる。本実施例では、前述のＮ信号がクランプされる。
【００５５】
時刻ｔ３に、（ｎ−２）行目の画素に係る信号出力期間が終了する。
【００５６】
時刻ｔ４に、（ｎ−１）行目の画素に係るＡＤ変換期間ＳＡＤ（ｎ−１）が終了する。これとともに、信号ＡＤ＿Ｓがローレベルになり、スイッチＡＤ＿Ｓがオフする。
【００５７】
時刻ｔ５に、信号ＭＴＸがハイレベルになると、この時点までに書き込み用メモリ１９に保持されていたデジタル信号が、メモリ間転送スイッチ２０を介して読み出し用メモリ２１に転送される。より具体的には、不図示の期間ＮＡＤ（ｎ−１）で得られたデジタル信号と、期間ＳＡＤ（ｎ−１）で得られたデジタル信号が転送される。
【００５８】
時刻ｔ６から、水平走査部０８による読み出し用メモリ２１の走査が開始し、（ｎ−１）行目の画素に関する信号出力期間が開始する。
【００５９】
時刻ｔ７から信号ＳＨ＿Ｎが一時的にハイレベルになると、列アンプ２２の出力が容量Ｃ＿Ｎに保持される。このとき保持されるのは、列アンプ２２をリセットしたことに対応する信号で、列アンプ２２のオフセットを主たる成分とするものである。
【００６０】
時刻ｔ８から、信号ＴＸ（ｎ）が一時的にハイレベルになることで、フォトダイオードＰＤに蓄積された電荷が、ソースフォロワトランジスタＳＦのゲートノードに転送される。
【００６１】
また、同じく時刻ｔ８に信号ＡＤ＿Ｎがハイレベルになることで、容量Ｃ＿Ｎに保持された信号がバッファ部１４を介してＡＤ変換部１５に供給される。時刻ｔ８から時刻ｔ９までが、ｎ行目の画素に係るＡＤ変換期間ＮＡＤ（ｎ）である。この期間に得られるデジタル信号は、時刻ｔ７からの動作で得られた、列アンプ２２のオフセットを主たる成分とする信号に対応する。図では示していないが、列アンプ２２の入力ノードと画素出力線１２との接続状態を切り替えるためのスイッチを設け、時刻ｔ８〜時刻ｔ９を含む期間に、列アンプ２２を画素出力線１２から電気的に切り離しても良い。これにより信号ＴＸ（ｎ）の遷移に起因する画素出力線１２の電位変動が列アンプ２２に入力されることを防ぐことができる。さらに、列アンプ２２の入力ノードを画素出力線１２から一時的に電気的に切り離す場合には、ＡＤ変換期間ＮＡＤ（ｎ）の間に上述のスイッチの導通状態を切り替えないようにすると、スイッチングによるノイズがＡＤ変換結果に影響を及ぼすことができる。これにより、ＡＤ変換の精度を高めることが可能となる。
【００６２】
時刻ｔ１０から、信号ＳＨ＿Ｓが一時的にハイレベルになることで、この時点で列アンプ２２から出力されている信号が容量Ｃ＿Ｓに保持される。具体的には、時刻ｔ８からの動作でソースフォロワトランジスタＳＦのゲートノードに転送された電荷量に対応する信号を列アンプ２２で増幅した信号を、時刻ｔ７からの動作で得られる信号に重畳した信号である。
【００６３】
時刻ｔ１１にから信号ＡＤ＿Ｓがハイレベルになると、ｎ行目の画素に係るＡＤ変換期間ＳＡＤ（ｎ）が開始する。
【００６４】
時刻ｔ１２に、信号ＳＥＬ（ｎ）がローレベルになり、ｎ行目の画素の選択トランジスタＳＥＬがオフになる。
【００６５】
時刻ｔ１８に、信号ＲＥＳ（ｎ）がハイレベルになり、ｎ行目の画素のソースフォロワトランジスタＳＦのゲートノードをリセット状態にする。
【００６６】
時刻ｔ０’から開始する画素読み出し期間（ｎ＋１）の動作は、画素読み出し期間（ｎ）の動作と同様であるので、説明を省略する。
【００６７】
期間ＮＡＤ（ｎ）および期間ＳＡＤ（ｎ）で得られたデジタル信号は、データ出力部０５あるいは、その後段に設けられた不図示の信号処理部によって差分処理がなされる。これにより、Ｎ信号が低減されるＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ）処理が行われる。
【００６８】
本実施例によれば、実施例１と同様に、信号の読み出し速度を高速化できる。
【００６９】
本実施例では、信号ＴＸ（ｎ）あるいはＴＸ（ｎ＋１）は信号ＡＤ＿Ｎと同時に遷移する場合を説明したが、このタイミングに限定されるものではない。
【００７０】
（実施例３）
図８は、本実施例に係る光電変換装置０１’’の構成を示すブロック図である。図４との相違点は、参照信号バッファ部２３を追加した点である。以下では、図４との相違点を中心に説明を行う。
【００７１】
本実施例では、参照信号生成部０９から供給される参照信号を、各列に設けられた参照信号バッファ部２３を介して比較部１８に供給する。参照信号バッファ部２３は、バッファ部１４と同様の役割を果たすもので、比較部１８の出力の変動が参照信号供給線２４に影響を及ぼすことを抑制する。参照信号供給線２４は、各列の比較部１８に対して共通に設けられているため、参照信号バッファ部２３を設けることにより、比較部１８の出力の変動が、他の列にも影響を及ぼすことを抑制できる。
【００７２】
本実施例に係る構成によれば、比較部１８の両入力に対してバッファを設けているので、比較部１８の出力の変動が両入力に対して及ぼす影響を抑制することができるため、比較部１８は、さらに正確な比較動作を行える。バッファ部１４と参照信号バッファ部２３とで、同じ回路形式にすることで、サンプルホールド部１３に保持された信号に対するゲインと、参照信号に対するゲインとを合わせることができる。
【００７３】
以上で説明した本実施例によれば、固定パターンノイズを低減しつつ、高速読み出しを実現することができる。さらに、実施例１に対して、信号のＳ／Ｎ比を向上させることができる。
【００７４】
（実施例４）
図９は、本実施例に係る光電変換装置０１’’’の構成を示すブロック図である。
【００７５】
図１との相違点は、異なる列の列信号処理部０４に設けられた容量素子１６同士を接続するための接続部として、スイッチ２５がさらに設けられた点である。本実施例では、隣接する３列毎の容量素子１６を接続するように構成している。スイッチ２５を導通させることにより、複数の画素に基づく信号を平均化できる。互いに接続する容量素子の数は３個に限られず、複数の列信号処理部のうちの一部の列信号処理部が持つ容量素子同士を短絡できれば、その数は任意である。また、接続する容量素子は、隣接した列のものに限らず、１列おきの容量素子１６を接続するようにスイッチ２５を設けても良い。例えばベイヤ−配列のカラーフィルタを備える光電変換装置であれば、同色のカラーフィルタが設けられた画素に基づく信号を平均化することができる。
【００７６】
図１０は、本実施例に係る動作を説明するためのタイミング図である。図４との相違点は、スイッチ２５の導通状態の切り替えを制御する信号ＡＤＤが追加された点である。以下では、図４に示したタイミング図に係る動作との相違点に着目して説明する。
【００７７】
時刻ｔ６までに信号ＡＤＤがローレベルになり、それまで短絡されていた容量素子１６同士がお互いから切り離される。
【００７８】
時刻ｔ７から時刻ｔ８までの間に、信号ＡＤＤがハイレベルになると、スイッチ２５がオンして、隣接する３列の容量素子１６が共通のノードに接続される。これにより、３個の画素に基づくＮ信号が平均化される。平均化されたＮ信号を、期間ＮＡＤ（ｎ）にＡＤ変換する。
【００７９】
その後、時刻ｔ９から時刻ｔ１０の間に、信号ＡＤＤをローレベルにすることで、スイッチ２５がオフする。
【００８０】
その後、時刻ｔ１０からハイレベルになる信号ＳＨがローレベルになってから、時刻ｔ１１までの間に信号ＡＤＤがふたたびハイレベルになる。これにより、３個の画素に基づくＳ信号が平均化される。平均化されたＳ信号を、期間ＳＡＤ（ｎ）にＡＤ変換する。
【００８１】
その後、画素読み出し期間（ｎ＋１）の時刻ｔ４から時刻ｔ７までに、信号ＡＤＤがローレベルになる。
【００８２】
本実施例に係る動作によれば、信号出力期間に出力されるデータの量を、実施例１と比べて減らすことができる。本実施例では、３列分の信号が平均化されるので、データ出力部０５には、隣接する３列のうちの１個からのみデータを出力すればよい。さらに、データを出力しない列の列信号処理部０４については、バッファ部１４やＡＤ変換部１５を省電力状態に切り替えてもよい。
【００８３】
以上で説明した本実施例によれば、さらなる読み出し速度の高速化を実現することができる。さらに、実施例１に対して、信号のＳ／Ｎ比を向上させることができる。
【００８４】
（実施例５）
図１１は、本実施例に係る撮像システムの構成を示す図である。撮像システム８００は、例えば、光学部８１０、撮像素子１００、映像信号処理部８３０、記録・通信部８４０、タイミング制御部８５０、システム制御部８６０、及び再生・表示部８７０を含む。撮像装置８２０は、撮像素子１００及び映像信号処理部８３０を有する。撮像素子１００は、先の各実施例で説明した光電変換装置が用いられる。
【００８５】
レンズ等の光学系である光学部８１０は、被写体からの光を撮像素子１００の、複数の画素が２次元状に配列された画素部１０に結像させ、被写体の像を形成する。撮像素子１００は、タイミング制御部８５０からの信号に基づくタイミングで、画素部１０に結像された光に応じた信号を出力する。撮像素子１００から出力された信号は、映像信号処理部である映像信号処理部８３０に入力され、映像信号処理部８３０が、プログラム等によって定められた方法に従って信号処理を行う。映像信号処理部８３０での処理によって得られた信号は画像データとして記録・通信部８４０に送られる。記録・通信部８４０は、画像を形成するための信号を再生・表示部８７０に送り、再生・表示部８７０に動画や静止画像を再生・表示させる。記録・通信部８４０は、また、映像信号処理部８３０からの信号を受けて、システム制御部８６０と通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。
【００８６】
システム制御部８６０は、撮像システムの動作を制御するものであり、光学部８１０、タイミング制御部８５０、記録・通信部８４０、及び再生・表示部８７０の駆動を制御する。また、システム制御部８６０は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラム等が記録される。また、システム制御部８６０は、例えばユーザの操作に応じて駆動モードを切り替える信号を撮像システム内に供給する。具体的な例としては、読み出す行やリセットする行の変更、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらし等である。タイミング制御部８５０は、システム制御部８６０による制御に基づいて撮像素子１００及び映像信号処理部８３０の駆動タイミングを制御する。
【００８７】
（その他）
上述の各実施例は、本発明を実施する上で例示的なものであって、これらに限定されるものではない。さらに、各実施例で具体的に説明された事項は、本発明の思想を逸脱しない範囲で組み合わせることができる。
【００８８】
例えば、バッファ部１４の具体的な構成としては、ボルテージフォロワ回路やソースフォロワ回路を適用することができるほか、図３に示したような反転増幅器や、１を超える増幅率の増幅器、さらには増幅率が可変な増幅器を用いることもできる。図３に示した構成の増幅器をバッファ部１４に適用することで、固定パターンノイズを抑制する効果を高めることができる。これは、差動増幅器ＯＰの出力インピーダンスが小さいことに加えて、一端に固定電圧が与えられた容量素子に信号が保持されているため、比較部１８の出力変化の影響が帰還容量Ｃｆを介してＣｉｎに伝搬したとしても、その影響は小さくできるからである。
【００８９】
また、サンプルホールド部１３に含まれる容量素子の一方のノードに固定電圧を供給する配線を、容量素子の近傍に設けられる回路に固定電圧を与える配線とは別の配線にすることで、比較部１８の出力が変化するときの影響を低減できる。具体的には、容量素子のＧＮＤと、比較部１８のＧＮＤとを互いに異なる配線で供給する。
【００９０】
また、サンプルホールド部１３に含まれる容量素子を、容量素子の近傍に設けられる回路とは同一の半導体基板上の異なるウェル領域内に形成することもできる。具体的には、容量素子と比較部１８とを互いに異なるウェル領域内に形成する。これにより、比較部１８の出力が変化するときの影響を低減できる。このほか、サンプルホールド部１３に含まれる容量素子を、画素アレイおよび列アンプとも、同一の半導体基板上の異なるウェル領域内に形成しても良い。このようにすることで、容量素子が信号を保持している期間に、画素および列アンプからノイズが混入することを低減できる。
【００９１】
また、カウント部１０は、複数の比較部１８のそれぞれに対して個別にカウント部１０を設ける構成にしてもよい。この場合には、各カウント部は、図１における書き込み用メモリ１９としての機能も兼ねる。さらに、各比較部１８に対して個別にカウント部１０を設ける場合には、カウント部１０はカウント値がインクリメントするアップカウント動作と、カウント値がデクリメントするダウンカウント動作とを切り替えられる構成にしてもよい。この構成によれば、期間ＮＡＤ（ｎ）と期間ＳＡＤ（ｎ）とで動作を切り替えることによって、ノイズ成分を減じたデジタル信号を各カウント部に保持させることができる。
【符号の説明】
【００９２】
０２  画素
０３  画素アレイ
０４  列信号処理部
１３  サンプルホールド部
１４  バッファ部
１５  ＡＤ変換部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2015119340.tif 000011
【図１０】
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【図１１】
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