(57)【要約】【課題】チップサイズの縮小、製造コストの抑制が図られた新規な構成の半導体装置を提供する。【解決手段】ＳＲＡＭをベースとする回路において、インバータループ内にＯＳトランジスタを設け、ＳＲＡＭが有するＳｉトランジスタでなるｎチャネル型トランジスタをＯＳトランジスタとする構成とする。該構成とすることで、半導体装置が有する各素子を微細化した際、短チャネル効果に伴う移動度の低下を抑制することができる。また、該構成とすることで、電源供給時には通常のＳＲＡＭと同等の動作を行うことができ、電源停止時にはインバータのゲートにデータを保持させることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１乃至第４のトランジスタと、第１及び第２のインバータとを有する半導体装置であって、
前記第１のトランジスタのゲートは、第１の配線に電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、第２の配線に電気的に接続され、
前記第２のトランジスタのゲートは、前記第１の配線に電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、第３の配線に電気的に接続され、
前記第３のトランジスタのゲートは、第４の配線に電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのソース又はドレインの他方に電気的に接続され、
前記第４のトランジスタのゲートは、前記第４の配線に電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの他方に電気的に接続され、
前記第１のインバータの第１端子は、前記第３のトランジスタのソース又はドレインの他方に電気的に接続され、
前記第１のインバータの第２端子は、前記第４のトランジスタのソース又はドレインの一方に電気的に接続され、
前記第２のインバータの第１端子は、前記第４のトランジスタのソース又はドレインの他方に電気的に接続され、
前記第２のインバータの第２端子は、前記第３のトランジスタのソース又はドレインの一方に電気的に接続され、
前記第１の配線は、第１の信号を伝えることができる機能を有し、
前記第２の配線は、第２の信号を伝えることができる機能を有し、
前記第３の配線は、第３の信号を伝えることができる機能を有し、
前記第４の配線は、第４の信号を伝えることができる機能を有し、
前記第１乃至前記第４のトランジスタは、半導体層が酸化物半導体を有する、ｎチャネル型のトランジスタであり、
前記第１の信号は、前記第１のトランジスタを導通状態として、前記第３の信号の電位を前記第３のトランジスタのソース又はドレインの一方に与えることができる機能を有し、
前記第１の信号は、前記第２のトランジスタを導通状態として、前記第４の信号の電位を前記第４のトランジスタのソース又はドレインの一方に与えることができる機能を有し、
前記第２の信号は、前記第３のトランジスタを導通状態として、前記第３のトランジスタのソース又はドレインの一方の電位を前記第１のインバータの第１端子に与えることができる機能を有し、
前記第２の信号は、前記第３のトランジスタを非導通状態として、前記第３のトランジスタのソース又はドレインの一方の電位を前記第１のインバータの第１端子に保持することができる機能を有し、
前記第２の信号は、前記第４のトランジスタを導通状態として、前記第４のトランジスタのソース又はドレインの一方の電位を前記第２のインバータの第１端子に与えることができる機能を有し、
前記第２の信号は、前記第４のトランジスタを非導通状態として、前記第４のトランジスタのソース又はドレインの一方の電位を前記第２のインバータの第１端子に保持することができる機能と、を有することを特徴とする半導体装置。
【請求項２】
請求項１において、前記第１及び前記第２のインバータが有するトランジスタは、半導体層がシリコンを有することを特徴とする半導体装置。
【請求項３】
請求項２において、
前記第１又は前記第２のインバータが有するトランジスタのチャネル領域と、前記第１乃至前記第４のいずれか一のトランジスタのチャネル領域とは、互いに重なる領域を有することを特徴とする半導体装置。
【請求項４】
第１乃至第８のトランジスタを有する半導体装置であって、
前記第１のトランジスタのゲートは、第１の配線に電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、第２の配線に電気的に接続され、
前記第２のトランジスタのゲートは、前記第１の配線に電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、第３の配線に電気的に接続され、
前記第３のトランジスタのゲートは、第４の配線に電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのソース又はドレインの他方に電気的に接続され、
前記第４のトランジスタのゲートは、前記第４の配線に電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの他方に電気的に接続され、
前記第５のトランジスタのゲートは、前記第３のトランジスタのソース又はドレインの他方に電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、第５の配線に電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの一方に電気的に接続され、
前記第６のトランジスタのゲートは、前記第３のトランジスタのソース又はドレインの他方に電気的に接続され、
前記第６のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのソース又はドレインの一方に電気的に接続され、
前記第６のトランジスタのソース又はドレインの他方は、第６の配線に電気的に接続され、
前記第７のトランジスタのゲートは、前記第４のトランジスタのソース又はドレインの他方に電気的に接続され、
前記第７のトランジスタのソース又はドレインの一方は、前記第５の配線に電気的に接続され、
前記第７のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのソース又はドレインの一方に電気的に接続され、
前記第８のトランジスタのゲートは、前記第４のトランジスタのソース又はドレインの他方に電気的に接続され、
前記第８のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのソース又はドレインの一方に電気的に接続され、
前記第６のトランジスタのソース又はドレインの他方は、前記第６の配線に電気的に接続され、
前記第１の配線は、第１の信号を伝えることができる機能を有し、
前記第２の配線は、第２の信号を伝えることができる機能を有し、
前記第３の配線は、第３の信号を伝えることができる機能を有し、
前記第４の配線は、第４の信号を伝えることができる機能を有し、
前記第５の配線は、第１の電位を伝えることができる機能を有し、
前記第６の配線は、第２の電位を伝えることができる機能を有し、
前記第１、前記第２、前記第３、前記第４、前記第６及び前記第８のトランジスタは、半導体層が酸化物半導体を有する、ｎチャネル型のトランジスタであり、
前記第５、及び前記第７のトランジスタは、ｐチャネル型のトランジスタであり、
前記第１の信号は、前記第１のトランジスタを導通状態として、前記第３の信号の電位を前記第３のトランジスタのソース又はドレインの一方に与えることができる機能を有し、
前記第１の信号は、前記第２のトランジスタを導通状態として、前記第４の信号の電位を前記第４のトランジスタのソース又はドレインの一方に与えることができる機能を有し、
前記第２の信号は、前記第３のトランジスタを導通状態として、前記第３のトランジスタのソース又はドレインの一方の電位を前記第５及び前記第６のトランジスタのゲートに与えることができる機能を有し、
前記第２の信号は、前記第３のトランジスタを非導通状態として、前記第３のトランジスタのソース又はドレインの一方の電位を前記第５及び前記第６のトランジスタのゲートに保持することができる機能を有し、
前記第２の信号は、前記第４のトランジスタを導通状態として、前記第４のトランジスタのソース又はドレインの一方の電位を前記第７及び前記第８のトランジスタのゲートに与えることができる機能を有し、
前記第２の信号は、前記第４のトランジスタを非導通状態として、前記第４のトランジスタのソース又はドレインの一方の電位を前記第７及び前記第８のトランジスタのゲートに保持することができる機能と、を有することを特徴とする半導体装置。
【請求項５】
請求項４において、
前記第５、及び前記第７のトランジスタは、半導体層がシリコンを有することを特徴とする半導体装置。
【請求項６】
請求項５において、
前記第５、又は前記第７のトランジスタのチャネル領域と、前記第１、前記第２、前記第３、前記第４、前記第６又は前記第８のトランジスタのチャネル領域とは、互いに重なる領域を有することを特徴とする半導体装置。
【請求項７】
請求項１乃至６のいずれか一に記載の半導体装置と、
前記半導体装置に電気的に接続されたリードと、
を有することを特徴とする電子部品。
【請求項８】
請求項７に記載の電子部品と、
表示装置と、
を有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置、電子部品、及び電子機器に関する。
【０００２】
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
【背景技術】
【０００３】
ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、データの書き込み／読み出しを高速に行える点でプロセッサ等のキャッシュメモリに用いられている。
【０００４】
ＳＲＡＭは揮発性メモリのため、電源供給の停止によってデータが消滅してしまう。そのため、ＳＲＡＭの構成に、チャネルが形成される半導体層に酸化物半導体を用いるトランジスタ（ＯＳトランジスタ）と容量素子を追加し、データの消滅を防ぐ構成が提案されている（例えば、特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１３−９２８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＳＲＡＭをベースとした回路に、ＯＳトランジスタ及び容量素子を追加する構成では、チップサイズの増加、ひいては製造コストの上昇を招いてしまう。特に容量素子は、データを保持するために大きな面積を必要とするため、セル面積を増加させる要因となる。
【０００７】
そこで、本発明の一態様は、チップサイズの増加を抑制できる、新規な構成の半導体装置等を提供することを課題の一とする。または、本発明の一態様は、製造コストの上昇を抑制できる、新規な構成の半導体装置等を提供することを課題の一とする。または、本発明の一態様は、新規な半導体装置等を提供することを課題の一とする。
【０００８】
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。
【課題を解決するための手段】
【０００９】
本発明の一態様は、第１乃至第４のトランジスタと、第１及び第２のインバータとを有する半導体装置であって、第１のトランジスタのゲートは、第１の配線に電気的に接続され、第１のトランジスタのソース又はドレインの一方は、第２の配線に電気的に接続され、第２のトランジスタのゲートは、第１の配線に電気的に接続され、第２のトランジスタのソース又はドレインの一方は、第３の配線に電気的に接続され、第３のトランジスタのゲートは、第４の配線に電気的に接続され、第３のトランジスタのソース又はドレインの一方は、第１のトランジスタのソース又はドレインの他方に電気的に接続され、第４のトランジスタのゲートは、第４の配線に電気的に接続され、第４のトランジスタのソース又はドレインの一方は、第２のトランジスタのソース又はドレインの他方に電気的に接続され、第１のインバータの第１端子は、第３のトランジスタのソース又はドレインの他方に電気的に接続され、第１のインバータの第２端子は、第４のトランジスタのソース又はドレインの一方に電気的に接続され、第２のインバータの第１端子は、第４のトランジスタのソース又はドレインの他方に電気的に接続され、第２のインバータの第２端子は、第３のトランジスタのソース又はドレインの一方に電気的に接続され、第１の配線は、第１の信号を伝えることができる機能を有し、第２の配線は、第２の信号を伝えることができる機能を有し、第３の配線は、第３の信号を伝えることができる機能を有し、第４の配線は、第４の信号を伝えることができる機能を有し、第１乃至第４のトランジスタは、半導体層が酸化物半導体を有する、ｎチャネル型のトランジスタであり、第１の信号は、第１のトランジスタを導通状態として、第３の信号の電位を第３のトランジスタのソース又はドレインの一方に与えることができる機能を有し、第１の信号は、第２のトランジスタを導通状態として、第４の信号の電位を第４のトランジスタのソース又はドレインの一方に与えることができる機能を有し、第２の信号は、第３のトランジスタを導通状態として、第３のトランジスタのソース又はドレインの一方の電位を第１のインバータの第１端子に与えることができる機能を有し、第２の信号は、第３のトランジスタを非導通状態として、第３のトランジスタのソース又はドレインの一方の電位を第１のインバータの第１端子に保持することができる機能を有し、第２の信号は、第４のトランジスタを導通状態として、第４のトランジスタのソース又はドレインの一方の電位を第２のインバータの第１端子に与えることができる機能を有し、第２の信号は、第４のトランジスタを非導通状態として、第４のトランジスタのソース又はドレインの一方の電位を第２のインバータの第１端子に保持することができる機能と、を有する半導体装置である。
【００１０】
なおその他の本発明の一態様については、以下で述べる実施の形態における説明、及び図面に記載されている。
【発明の効果】
【００１１】
本発明の一態様は、チップサイズの増加を抑制できる、新規な構成の半導体装置等を提供することができる。そのため、半導体装置を小型化することができる。または、本発明の一態様は、製造コストの上昇を抑制できる、新規な構成の半導体装置等を提供することができる。そのため、半導体装置の製造コストを低コスト化することができる。または、本発明の一態様は、新規な半導体装置等を提供することができる。
【００１２】
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び／又は他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
【図面の簡単な説明】
【００１３】
【図１】本発明の一態様を説明するための回路図。
【図２】本発明の一態様を説明するための回路図。
【図３】本発明の一態様を説明するためのタイミングチャート。
【図４】本発明の一態様を説明するための回路ブロック図。
【図５】本発明の一態様を説明するための回路図。
【図６】本発明の一態様を説明するための回路図。
【図７】本発明の一態様を説明するための回路図。
【図８】本発明の一態様を説明するための回路図。
【図９】本発明の一態様を説明するための回路図。
【図１０】本発明の一態様を説明するための回路図。
【図１１】酸化物半導体の断面ＴＥＭ像および局所的なフーリエ変換像。
【図１２】酸化物半導体膜のナノビーム電子回折パターンを示す図、および透過電子回折測定装置の一例を示す図。
【図１３】透過電子回折測定による構造解析の一例を示す図、および平面ＴＥＭ像。
【図１４】本発明の一態様を説明する断面図。
【図１５】本発明の一態様を説明する断面図。
【図１６】電子部品の作製工程を示すフローチャート及び斜視模式図。
【図１７】電子部品を用いた電子機器。
【発明を実施するための形態】
【００１４】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００１５】
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【００１６】
また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。
【００１７】
ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって変わるため、いずれがソース又はドレインであるかを限定することが困難である。そこで、ソースとして機能する部分、及びドレインとして機能する部分を、ソース又はドレインと呼ばず、ソースとドレインとの一方を第１電極と表記し、ソースとドレインとの他方を第２電極と表記する場合がある。
【００１８】
なお本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
【００１９】
なお本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
【００２０】
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
【００２１】
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００２２】
なお本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【００２３】
なお図面におけるブロック図の各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路ブロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある。また図面における各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路ブロックにおいては一つの回路ブロックで行う処理を、複数の回路ブロックで行うよう設けられている場合もある。
【００２４】
（実施の形態１）
本実施の形態では、半導体装置の回路図、及びタイミングチャートの構成例について説明する。
【００２５】
本明細書等において半導体装置とは、半導体特性を利用することで機能しうるもの全般を指す。よって、トランジスタ等の半導体素子で構成されるＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＲＡＭを構成するメモリセル、あるいは記憶回路などは、半導体装置である。
【００２６】
図１は、半導体装置であるメモリセルの回路構成を示す図である。
【００２７】
図１に示すメモリセルＭＣは、トランジスタ１１、トランジスタ１２、トランジスタ１３、トランジスタ１４、インバータＩＮＶ１、及びインバータＩＮＶ２を有する。
【００２８】
なお図１では、トランジスタ１１とトランジスタ１３とインバータＩＮＶ２の間のノードを、ノードＮ１として図示している。またトランジスタ１２とトランジスタ１４とインバータＩＮＶ１の間のノードを、ノードＮ２として図示している。またトランジスタ１３とインバータＩＮＶ１との間のノードを、ノードＮ３として図示している。またトランジスタ１４とインバータＩＮＶ２との間のノードを、ノードＮ４として図示している。
【００２９】
また、図１に示すメモリセルＭＣには、ワード信号ＷＳを与えるための配線ＷＬ、データ保持制御信号ＭＥＳを与えるための配線ＭＥＬ、データ信号ｄａｔａを与えるための配線ＢＬ、反転データ信号ｄａｔａｂを与えるための配線ＢＬＢを図示している。
【００３０】
メモリセルＭＣは、一例として、ＲＡＭを構成するメモリセルである。メモリセルＭＣは、ワード信号ＷＳ及び容量ワード信号ＣＥＳを制御して、データ信号ｄａｔａ及び反転データ信号ｄａｔａｂの電位が与えられ、データが書き込まれる。書き込まれたデータは、データ保持制御信号ＭＥＳを制御して、メモリセルＭＣに保持される。またメモリセルＭＣは、ワード信号ＷＳを制御して、配線ＢＬ及び配線ＢＬＢの電位の変化を外部回路で検出し、データを読み出すことができる。
【００３１】
図１のメモリセルＭＣの構成では、ＳＲＡＭをベースとする回路において、スイッチとして機能するトランジスタ１１及びトランジスタ１２をＯＳトランジスタとし、さらにインバータループ内に、スイッチとして機能するＯＳトランジスタとして、トランジスタ１３及びトランジスタ１４を設ける構成とする。該構成とすることで、半導体装置が有する各素子を微細化した際、短チャネル効果に伴う移動度の低下を抑制することができる。また、該構成とすることで、電源供給時には通常のＳＲＡＭと同等の動作を行うことができ、電源停止時にはインバータのゲートにデータを保持させることができる。
【００３２】
図１のメモリセルＭＣの構成で用いるＯＳトランジスタは、電子を多数キャリアとする蓄積型のトランジスタである。この場合、酸化物半導体層に接するソース電極およびドレイン電極として機能する導電層からチャネル形成領域へ延びる電界を短距離で遮蔽できる。そのためＯＳトランジスタは、短チャネル効果が起きにくい。短チャネル効果が起きにくいため、ＬＤＤ領域を設ける必要がない。そのためＯＳトランジスタは、チャネル長を短くしても移動度の低下が生じない。
【００３３】
一方で、Ｓｉトランジスタは短チャネルの場合、短チャネル効果が起きる。この短チャネル効果を抑制するため、ＳｉトランジスタではＬＤＤ領域を設ける必要がある。このＬＤＤ領域の影響によって、Ｓｉトランジスタでは移動度の低下が生じる。そのため、ＯＳトランジスタを有するメモリセルＭＣの構成は、Ｓｉトランジスタにおいて移動度のゲート長依存性により微細化した際の移動度が小さくなる問題を解決することができる。
【００３４】
短チャネル効果が表れないゲート長では、ＳｉトランジスタとＯＳトランジスタの移動度の差が大きいと、ＯＳトランジスタのゲート幅をＳｉトランジスタに比べて大きくして設計する必要がある。一方で微細化によって短チャネル効果が表れるゲート長では、ＳｉトランジスタとＯＳトランジスタの移動度の差が小さくなる。そのため、ＯＳトランジスタを有するメモリセルＭＣの構成は、ＯＳトランジスタとＳｉトランジスタのゲート幅を近づけて設計することができる。
【００３５】
その結果、ＯＳトランジスタを有するメモリセルＭＣは、チャネル長が５ｎｍより大きく１μｍ以下、好ましくは５ｎｍより大きく２０ｎｍ以下、と各素子を微細化した際、短チャネル効果に伴う移動度の低下を抑制することができる。そのため、メモリセルＭＣを有する半導体装置のチップサイズの増加を抑制することができる。そして、チップサイズの増加を抑制することで、１枚の基板から製造できるチップサイズの数が増えるため、製造コストの上昇を抑制することができる。
【００３６】
また図１のメモリセルＭＣの構成で用いるＯＳトランジスタは、チップサイズの抑制、ひいては製造コストの上昇を抑制することに加えて、極めて低いオフ電流が得られるトランジスタとすることができる。
【００３７】
図１のメモリセルＭＣの構成で用いるＯＳトランジスタは、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすることでオフ電流を低くすることができる。ここで、実質的に真性とは、酸化物半導体中のキャリア密度が、１×１０１７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未満であること、さらに好ましくは１×１０１３／ｃｍ３未満であることを指す。酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。
【００３８】
真性または実質的に真性にした酸化物半導体を用いたトランジスタは、キャリア密度が低いため、しきい値電圧がマイナスとなる電気特性になることが少ない。また、当該酸化物半導体を用いたトランジスタは、酸化物半導体のキャリアトラップが少ないため、電気特性の変動が小さく、信頼性の高いトランジスタとなる。また、当該酸化物半導体を用いたトランジスタは、オフ電流を非常に低くすることが可能となる。
【００３９】
なおオフ電流を低くしたＯＳトランジスタでは、室温（２５℃程度）にてチャネル幅１μｍあたりの規格化されたオフ電流が１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、更に好ましくは１×１０−２４Ａ以下、又は８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、更に好ましくは１×１０−２１Ａ以下とすることができる。
【００４０】
なおオフ電流とは、ｎチャネル型トランジスタの場合、トランジスタがオフ状態のときにソースとドレインとの間に流れる電流をいう。ｎチャネル型トランジスタの閾値電圧が、例えば、０Ｖ乃至２Ｖ程度であれば、ゲートとソースの間に印加される電圧が負の電圧の場合に、ソースとドレインとの間を流れる電流をオフ電流ということができる。
【００４１】
その結果、ＯＳトランジスタを有するメモリセルＭＣは、極めて低いオフ電流が得られるトランジスタとすることができる。そのため、ＯＳトランジスタを非導通状態とし、電源供給が停止してもメモリセルＭＣ内に電荷を保持させることができる。そして、保持した電荷に従って電源供給を再開させることで、電源供給を停止する前の状態にすることができる。
【００４２】
また図１のメモリセルＭＣの構成で用いるＯＳトランジスタは、チップサイズの抑制、ひいては製造コストの上昇を抑制すること、極めて低いオフ電流が得られるトランジスタとすることに加えて、良好なスイッチング特性が得られるトランジスタとすることができる。
【００４３】
なお図１のメモリセルＭＣの構成で用いるＯＳトランジスタは、絶縁表面上に形成されるトランジスタである。そのため、Ｓｉトランジスタのように半導体基板をそのままチャネル形成領域として用いる場合と異なり、ゲート電極とボディもしくは半導体基板との間で寄生容量が形成されない。従ってＯＳトランジスタを用いる場合、ゲート電界によるキャリアの制御が容易になり、良好なスイッチング特性を得ることができる。
【００４４】
加えて、図１のメモリセルＭＣの構成で用いるＯＳトランジスタは、上述した短チャネル効果を抑制できるため、Ｓｉトランジスタにおいては短チャネル効果を抑制するために講じていたゲート絶縁膜を薄く形成する必要がない。そのため、ＯＳトランジスタはゲート絶縁膜を厚く形成することができ、寄生容量の低減を見込むことができる。またＯＳトランジスタは、上述したＬＤＤ領域を設ける必要がない。そのため、さらなる寄生容量の低減を見込むことができる。
【００４５】
上述したように、寄生容量の形成を抑制することができることにより、図１のメモリセルＭＣ内の、スイッチとして機能するトランジスタ１１乃至１４では、ゲート容量を小さくすることができる。そのため、トランジスタ１１乃至１４を非導通状態とする際に生じるフィールドスルー効果を表れにくくすることができる。
【００４６】
フィールドスルー効果による電位の低下は、インバータＩＮＶ１、ＩＮＶ２に接続されるトランジスタ１３、１４であれば、保持容量（インバータのゲート容量）と、トランジスタ１３及びトランジスタ１４のゲート容量の比で、ゲート電位の低下が決まる。そのため、トランジスタ１３及びトランジスタ１４のゲート容量を小さくした図１のメモリセルＭＣでは、フィールドスルー効果を低減することができる。
【００４７】
その結果、ＯＳトランジスタを有するメモリセルＭＣは、各素子を微細化した際、トランジスタに寄生する各種容量を減少することができる。そのため、フィールドスルー効果を抑制するための保持容量の追加といった素子の追加を行う必要をなくすことができ、メモリセルＭＣを有する半導体装置のチップサイズの増加を抑制することができる。
【００４８】
次いで、メモリセルＭＣが有する各構成について説明する。なお図面を用いて説明する回路図では、ＯＳトランジスタであることを示すために、ＯＳの符号を併せて図示している。
【００４９】
トランジスタ１１は、ゲートが配線ＷＬに接続される。トランジスタ１１は、ソース又はドレインの一方が配線ＢＬに接続される。トランジスタ１１は、ソース又はドレインの他方がトランジスタ１３のソース又はドレインの一方、すなわちノードＮ１に接続される。
【００５０】
トランジスタ１２は、ゲートが配線ＷＬに接続される。トランジスタ１２は、ソース又はドレインの一方が配線ＢＬＢに接続される。トランジスタ１２は、ソース又はドレインの他方がトランジスタ１４のソース又はドレインの一方、すなわちノードＮ２に接続される。
【００５１】
配線ＷＬに与えるワード信号ＷＳは、トランジスタ１１、１２の導通状態を制御する信号である。本明細書では、トランジスタ１１、１２をｎチャネル型トランジスタとして説明する。そのため、ワード信号ＷＳがＨレベルの電位であれば、トランジスタ１１、１２が導通状態となり、Ｌレベルの電位であれば、トランジスタ１１、１２が非導通状態となる。ワード信号ＷＳは、第１の信号ともいう。
【００５２】
配線ＢＬに与えるデータ信号ｄａｔａは、メモリセルＭＣに書き込むデータに基づく信号である。また、配線ＢＬに与える反転データ信号ｄａｔａｂは、データ信号ｄａｔａを反転した信号である。データ信号ｄａｔａは、一例としてデータ’１’であればＨレベルの電位、データ’０’であればＬレベルの電位とする。また反転データ信号ｄａｔａｂは、一例としてデータ’１’であればＬレベルの電位、データ’０’であればＨレベルの電位とする。データ信号ｄａｔａは、第３の信号ともいう。反転データ信号ｄａｔａｂは、第４の信号ともいう。
【００５３】
データ信号ｄａｔａは、トランジスタ１１を介して、ノードＮ１に与えられる。反転データ信号ｄａｔａｂは、トランジスタ１２を介して、ノードＮ２に与えられる。
【００５４】
ワード信号ＷＳは、トランジスタ１１を導通状態として、データ信号ｄａｔａの電位をトランジスタ１３のソース又はドレインの一方に与えることができる機能、及びトランジスタ１２を導通状態として、反転データ信号ｄａｔａｂの電位をトランジスタ１４のソース又はドレインの一方に与えることができる機能を有する。
【００５５】
ワード信号ＷＳは、データを書き込む際にトランジスタ１１、１２を導通状態とする。またワード信号ＷＳは、データを読み出す際にトランジスタ１１、１２を導通状態とする。ワード信号ＷＳは、データを書き込む際及び読み出す際以外は、トランジスタ１１、１２を非導通状態とする。
【００５６】
トランジスタ１３は、ゲートが配線ＭＥＬに接続される。トランジスタ１３は、ソース又はドレインの一方がトランジスタ１１のソース又はドレインの他方、すなわちノードＮ１に接続される。トランジスタ１３は、ソース又はドレインの他方がインバータＩＮＶ１の第１端子（入力端子ともいう）、すなわちノードＮ３に接続される。
【００５７】
トランジスタ１４は、ゲートが配線ＭＥＬに接続される。トランジスタ１４は、ソース又はドレインの一方がトランジスタ１２のソース又はドレインの他方、すなわちノードＮ２に接続される。トランジスタ１４は、ソース又はドレインの他方がインバータＩＮＶ２の第１端子、すなわちノードＮ４に接続される。
【００５８】
インバータＩＮＶ１は、第１端子がトランジスタ１３のソース又はドレインの他方、すなわちノードＮ３に接続される。インバータＩＮＶ１は、第２端子（出力端子ともいう）がトランジスタ１４のソース又はドレインの一方、すなわちノードＮ２に接続される。
【００５９】
インバータＩＮＶ２は、第１端子がトランジスタ１４のソース又はドレインの他方、すなわちノードＮ４に接続される。インバータＩＮＶ１は、第２端子がトランジスタ１３のソース又はドレインの一方、すなわちノードＮ１に接続される。
【００６０】
配線ＭＥＬに与える記憶制御信号ＭＥＳは、トランジスタ１３、１４の導通状態を制御する信号である。本明細書では、トランジスタ１３、１４をｎチャネル型トランジスタとして説明する。そのため、記憶制御信号ＭＥＳがＨレベルの電位であれば、トランジスタ１３、１４が導通状態となり、Ｌレベルの電位であれば、トランジスタ１３、１４が非導通状態となる。記憶制御信号ＭＥＳは、第２の信号ともいう。
【００６１】
記憶制御信号ＭＥＳは、トランジスタ１３を導通状態として、トランジスタ１３のソース又はドレインの一方の電位をインバータＩＮＶ１の第１端子に与えることができる機能と、トランジスタ１３を非導通状態として、トランジスタ１３のソース又はドレインの一方の電位をインバータＩＮＶ１の第１端子に保持する機能と、を有する。また、記憶制御信号ＭＥＳは、トランジスタ１４を導通状態として、トランジスタ１４のソース又はドレインの一方の電位をインバータＩＮＶ２の第１端子に与えることができる機能と、トランジスタ１４を非導通状態として、トランジスタ１４のソース又はドレインの一方の電位をインバータＩＮＶ２の第１端子に保持する機能と、を有する。
【００６２】
記憶制御信号ＭＥＳは、電源供給が継続して行われている期間では、トランジスタ１３、１４を導通状態とする。トランジスタ１３、１４を導通状態とすることで、インバータＩＮＶ１、ＩＮＶ２をＳＲＡＭが有するインバータループと同様に機能させることができる。そのため、データを書き込むための回路、データを読み出すための回路として、ＳＲＡＭで用いる回路と同等の機能を有する回路を用いることができる。
【００６３】
また記憶制御信号ＭＥＳは、電源供給が停止する期間では、トランジスタ１３、１４を非導通状態とする。トランジスタ１３、１４を非導通状態とすることで、ノードＮ３の電位に応じた電荷はノードＮ３に保持される。ノードＮ３の電位は、インバータＩＮＶ１が有するトランジスタのゲート容量と、オフ電流が低いトランジスタ１３によって、電源供給が停止しても保持される。そのため、メモリセルＭＣでは、電源供給が停止する期間であっても、書き込んだデータを保持することができる。
【００６４】
なおメモリセルＭＣでの電源供給の停止は、インバータＩＮＶ１、ＩＮＶ２への電源供給の停止を行うことである。例えば、図２では、図１に示すインバータＩＮＶ１、ＩＮＶ２に対し、電位ＶＨを与える配線ＶＨＬ及び電位ＶＬ（＜ＶＨ）を与える配線ＶＬＬを追加した図を示している。図２において電源供給を継続して行う期間では、配線ＶＨＬを電位ＶＨとし、配線ＶＬＬをＶＬとする。また電源供給を停止する期間では、配線ＶＨＬと配線ＶＬＬを等電位とする。なお電位ＶＨはＶＤＤ、電位ＶＬはＶＳＳあるいはＧＮＤとすればよい。
【００６５】
上述したように図１、図２のメモリセルＭＣの構成では、半導体装置が有する各素子を微細化した際、短チャネル効果に伴う移動度の低下を抑制することができる。そして記憶制御信号ＭＥＳを電源供給の有無によって切り替えることで、通常のＳＲＡＭと同等の動作、データ保持動作の切り替えを高速に行うことができる。図１、図２のメモリセルＭＣの構成ではＯＳトランジスタを有するため、チップサイズの抑制、ひいては製造コストの上昇を抑制すること、極めて低いオフ電流が得られるトランジスタとすることに加えて、良好なスイッチング特性が得られるトランジスタとすることができる。
【００６６】
次いで、図１に配線ＶＨＬ、ＶＬＬを追記した図２に示すメモリセルＭＣの動作について説明する。図３には、通常動作時、図２に示す回路図で入出力される信号及びノードの電位のタイミングチャートを示す。
【００６７】
なお図３では、図２に示すデータ信号ｄａｔａ、反転データ信号ｄａｔａｂ、ワード信号ＷＳ、記憶制御信号ＭＥＳ、ノードＮ１乃至Ｎ４、配線ＶＨＬ、及び配線ＶＬＬの電位の変化について示す。なお図３では、説明のため、時刻Ｔ１乃至Ｔ９を付している。時刻Ｔ１乃至Ｔ３ではデータ書き込み動作、時刻Ｔ３乃至Ｔ４ではデータ退避動作、時刻Ｔ４乃至Ｔ５では電源停止動作、時刻Ｔ５乃至Ｔ７ではデータ復帰動作、時刻Ｔ６乃至Ｔ９ではデータ読み出し動作について示している。
【００６８】
なお図３では、メモリセルＭＣに書き込むデータを「ｄ［０］／ｄｂ［０］」として表している。「ｄ［０］／ｄｂ［０］」は、データ信号ｄａｔａ／反転データ信号ｄａｔａｂにデータ’０’とする電位を書き込むものとして図示している。データ’１’をメモリセルＭＣに書き込み、読み出す場合については、電位が反転するのみであるため説明を省略する。
【００６９】
なお図３で示す各信号、各配線の電位は、説明のためＨレベルの電位ＶＨとＬレベルの電位ＶＬで切り替えられるものとする。なお以下の説明では、Ｈレベル又はＬレベルへの切り替えを説明し、必要に応じてその他の電位への切り替えを説明する。
【００７０】
まず時刻Ｔ１においてデータ’０’の書き込みの動作が開始される。書き込みの動作は、記憶制御信号ＭＥＳをＨレベルで行われるため、通常のＳＲＡＭと同等の動作となる。
【００７１】
時刻Ｔ１では、ワード信号ＷＳ及び記憶制御信号ＭＥＳをＨレベルとする。トランジスタ１１、１２、１３，１４が導通状態となり、ノードＮ１乃至Ｎ４がデータ’０’に応じた電位となる。なお配線ＶＨＬはＨレベルとし、配線ＶＬＬはＬレベルとすることで電源供給が継続される。
【００７２】
時刻Ｔ２では、データ’０’の書き込みの動作が完了する。
【００７３】
時刻Ｔ２では、ワード信号ＷＳをＬレベル、記憶制御信号ＭＥＳをＨレベルとする。トランジスタ１１、１２が非導通状態、トランジスタ１３、１４が導通状態となり、ノードＮ１のデータ’０’は、インバータＩＮＶ１、ＩＮＶ２によるインバータループで保持される。なお配線ＶＨＬはＨレベルとし、配線ＶＬＬはＬレベルとすることで電源供給が継続される。
【００７４】
時刻Ｔ３では、電源供給が停止してもデータ’０’を保持できるようデータを退避する動作を開始する。
【００７５】
時刻Ｔ３では、ワード信号ＷＳ及び記憶制御信号ＭＥＳをＬレベルとする。トランジスタ１１、１２、１３，１４が非導通状態となり、ノードＮ１乃至Ｎ４がデータ’０’に応じた電位となる。なお配線ＶＨＬはＨレベルとし、配線ＶＬＬはＬレベルとすることで電源供給が継続される。なおデータ信号ｄａｔａ／反転データ信号ｄａｔａｂは、データの書き込み及び読み出しを行わない期間のため、Ｌレベルとする。
【００７６】
時刻Ｔ４では、電源供給を停止し、データ’０’を保持し続ける。
【００７７】
時刻Ｔ４では、ワード信号ＷＳ及び記憶制御信号ＭＥＳをＬレベルとする。トランジスタ１１、１２、１３，１４が非導通状態となり、ノードＮ１、Ｎ２が不定値（図中、ｕｎｋｎｏｗｎと表記）、ノードＮ３、Ｎ４がデータ’０’に応じた電位となる。なお配線ＶＨＬ、ＶＬＬはＬレベルとすることで電源供給が停止される。
【００７８】
トランジスタ１３、１４を非導通状態にし続けることで、メモリセルＭＣは、データに応じた電位を保持することができる。なおデータに応じた電位を保持する期間において、トランジスタ１３、１４には、所定の電圧が供給され続けている場合がある。例えば、トランジスタ１３、１４のゲートには、トランジスタが完全にオフ状態となるような電圧が供給され続けている場合がある。または、トランジスタのバックゲートには、トランジスタの閾値電圧がシフトして、トランジスタがノーマリオフ状態になるような電圧が供給され続けている場合がある。そのような場合には、情報を保持する期間において、メモリセルＭＣの場合に電圧が供給されていることになるが、電流がほとんど流れないため、電力をほとんど消費しない。したがって、電力をほとんど消費しないことから、仮に、所定の電圧がメモリセルＭＣに供給されているとしても、実質的には、メモリセルＭＣは不揮発性であると表現することができる。
【００７９】
時刻Ｔ５では、電源供給を再開する。
【００８０】
時刻Ｔ５では、ワード信号ＷＳ及び記憶制御信号ＭＥＳをＬレベルとする。トランジスタ１１、１２、１３，１４が非導通状態となり、ノードＮ１乃至Ｎ４がデータ’０’に応じた電位となる。なお配線ＶＨＬはＨレベルとし、配線ＶＬＬはＬレベルとすることで電源供給を再開する。
【００８１】
時刻Ｔ６では、インバータＩＮＶ１、ＩＮＶ２によるインバータループへのデータ’０’の保持を再開する。
【００８２】
時刻Ｔ６では、ワード信号ＷＳをＬレベル、記憶制御信号ＭＥＳをＨレベルとする。トランジスタ１１、１２が非導通状態、トランジスタ１３、１４が導通状態となり、ノードＮ１のデータ’０’は、インバータＩＮＶ１、ＩＮＶ２によるインバータループで保持される。なお配線ＶＨＬはＨレベルとし、配線ＶＬＬはＬレベルとすることで電源供給が継続される。
【００８３】
時刻Ｔ７では、データ’０’を読み出すためのプリチャージの動作を開始する。プリチャージ動作、及び読み出しの動作は、記憶制御信号ＭＥＳをＨレベルで行われるため、通常のＳＲＡＭと同等の動作となる。
【００８４】
時刻Ｔ７では、ワード信号ＷＳをＬレベル、記憶制御信号ＭＥＳをＨレベルとする。そしてデータ信号ｄａｔａ／反転データ信号ｄａｔａｂは、データの読み出しを行うため、電位ＶｈトＶＬの中間電位にプリチャージしておく。トランジスタ１１、１２が非導通状態、トランジスタ１３、１４が導通状態となり、ノードＮ１のデータ’０’は、インバータＩＮＶ１、ＩＮＶ２によるインバータループで保持される。なお配線ＶＨＬはＨレベルとし、配線ＶＬＬはＬレベルとすることで電源供給が継続される。
【００８５】
時刻Ｔ８では、データ’０’の読み出しの動作が開始する。
【００８６】
時刻Ｔ８では、ワード信号ＷＳ及び記憶制御信号ＭＥＳをＨレベルとする。トランジスタ１１、１２、１３，１４が導通状態となり、ノードＮ１乃至Ｎ４がデータ’０’に応じた電位となる。なお配線ＶＨＬはＨレベルとし、配線ＶＬＬはＬレベルとすることで電源供給が継続される。配線ＢＬ、配線ＢＬＢは、プリチャージされた電位からデータ’０’に応じた電位に切り替わる。例えばデータ’０’であればＬレベル、データ’１’であればＨレベルである。
【００８７】
時刻Ｔ９では、データ’０’の読み出しの動作を完了する。ワード信号ＷＳをＬレベル、記憶制御信号ＭＥＳをＨレベルとする。トランジスタ１１、１２が非導通状態、トランジスタ１３、１４が導通状態となり、ノードＮ１のデータ’０’は、インバータＩＮＶ１、ＩＮＶ２によるインバータループで保持される。なお配線ＶＨＬはＨレベルとし、配線ＶＬＬはＬレベルとすることで電源供給が継続される。
【００８８】
以上説明したメモリセルＭＣの動作では、電源供給が継続して行われている間は通常のＳＲＡＭと同等の動作、電源供給が停止する期間では一旦書き込まれたデータの保持を行うことができる。加えて、図１、図２のメモリセルＭＣの構成では、半導体装置が有する各素子を微細化した際、短チャネル効果に伴う移動度の低下を抑制することができる。そして記憶制御信号ＭＥＳを電源供給の有無によって切り替えることで、通常のＳＲＡＭと同等の動作、データ保持動作の切り替えを高速に行うことができる。
【００８９】
なおメモリセルＭＣは、マトリクス状に配置することで、トランジスタ等の半導体素子で構成されるＲＡＭとすることができる。
【００９０】
図４は、図１で説明したメモリセルＭＣを有するＲＡＭの構成例を示すブロック図である。なおメモリセルＭＣがＯＳトランジスタを有する回路であるため、図４では該ＲＡＭをＯＳ−ＳＲＡＭとして示している。
【００９１】
図４に示すＯＳ−ＳＲＡＭ１１０は、図１で説明したメモリセルＭＣが複数設けられたメモリセルアレイＭＣＡ、行選択ドライバ１１１、及び列選択ドライバ１１２を有する。なおＯＳ−ＳＲＡＭ１１０は、ｍ行ｎ列（ｍ、ｎは２以上の自然数）のマトリクス状に設けられたメモリセルＭＣを有する。
【００９２】
また図４では、配線ＷＬ［０］乃至［ｍ−１］、配線ＭＥＬ［０］乃至［ｍ−１］、配線ＢＬ［０］乃至［ｎ−１］、配線ＢＬＢ［０］乃至［ｎ−１］、配線ＶＨＬ、及び配線ＶＬＬを示している。
【００９３】
行選択ドライバ１１１は、メモリセルＭＣに接続された配線ＷＬ［０］乃至［ｍ−１］にワード信号、配線ＭＥＬ［０］乃至［ｍ−１］に記憶制御信号ＭＥＳを与える機能を有する回路である。行選択ドライバ１１１は、各配線に信号を与える回路であり、単に回路という場合がある。
【００９４】
行選択ドライバ１１１は、データの書き込み及び読み出し時にワード信号ＷＳをＨレベルとし、それ以外の期間はＬレベルとするよう出力する回路とすればよい。また行選択ドライバ１１１は、電源供給の停止時に記憶制御信号ＭＥＳをＬレベルとし、それ以外の期間はＨレベルとするよう出力する回路とすればよい。なお電源供給の停止は、配線ＶＨＬと配線ＶＬＬの電位を等電位とすればよい。
【００９５】
列選択ドライバ１１２は、データ書き込み時に、配線ＢＬにデータ信号ｄａｔａ、配線ＢＬＢに反転ｄａｔａｂを出力する回路とすればよい。また列選択ドライバ１１２は、データ読み出し時に、配線ＢＬに、配線ＢＬＢにプリチャージ電位を与えてセンスアンプ等の回路を用いて外部に読み出したデータ信号を出力する構成とすればよい。列選択ドライバ１１２は、各配線に信号あるいは電位を与える回路であり、単に回路という場合がある。
【００９６】
また各メモリセルＭＣは配線ＶＨＬ、及び配線ＶＬＬに接続され、電源回路で生成される電位ＶＨ、ＶＬが与えられる。
【００９７】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【００９８】
（実施の形態２）
本実施の形態では、図１、図２で説明したメモリセルＭＣの変形例について説明する。
【００９９】
本発明の一態様について図１、２では、インバータＩＮＶ１、ＩＮＶ２を回路記号で示したが、Ｓｉトランジスタを用いて形成したｐチャネル型トランジスタとＯＳトランジスタを用いて形成したｎチャネル型トランジスタとを組み合わせたＣＭＯＳインバータとしてもよい。
【０１００】
具体的には、図５に示すようにインバータＩＮＶ１、ＩＮＶ２を、ｐチャネル型トランジスタであるトランジスタ１５、１７、ｎチャネル型トランジスタであるトランジスタ１６、１８で形成する。また、図５の構成とすることで、ＳｉトランジスタとＯＳトランジスタとを積層して設けることが可能なため、さらなるチップサイズの縮小を図ることができる。
【０１０１】
なお図５では、インバータＩＮＶ１、ＩＮＶ２をＣＭＯＳインバータとする構成を示したが、抵抗負荷型のインバータとしてもよい。
【０１０２】
具体的には、図６に示すようにインバータＩＮＶ１、ＩＮＶ２を、抵抗素子１９、２０、ｎチャネル型トランジスタであるトランジスタ１６、１８で形成する。また、図６の構成とすることで、ＯＳトランジスタでメモリセルを構成することが可能なため、さらなる製造プロセスの削減を図ることができる。
【０１０３】
また、本発明の一態様について図１、２では、ＳＲＡＭとして機能する回路として説明したが、ラッチとして機能する回路にも適用可能である。
【０１０４】
具体的には、図７に示すように、図５の回路構成からトランジスタ１２及び配線ＢＬＢを省略する。図７のように、本発明の一態様による回路構成は、回路の一部を抜き出すことで動作させることが可能である。
【０１０５】
また、本発明の一態様について図１、２では、ＳＲＡＭとして機能する回路として説明したが、フリップフロップとして機能する回路にも適用可能である。
【０１０６】
具体的には、図８に示すように、図５の回路構成からトランジスタ１１、１２、配線ＷＬ、配線ＢＬ、及び配線ＢＬＢを省略し、クロックドインバータ２１を追加する。図８のように、本発明の一態様による回路構成は、回路の一部を抜き出し、別の回路を追加して動作させることが可能である。
【０１０７】
また、本発明の一態様について図１、２では、メモリセルＭＣに接続する配線を最少の構成で説明したが、同じ機能の信号を与える配線であっても異なる配線としてメモリセルＭＣに接続することができる。
【０１０８】
具体的には、図９に示すように、図５の回路構成の配線ＭＥＬを配線ＭＥＬ１、ＭＥＬ２とし、記憶制御信号ＭＥＳ１、ＭＥＳ２を与える構成とする。記憶制御信号ＭＥＳ１、ＭＥＳ２は、同じ制御を行う信号でもよいし、異なる制御を行う信号でもよい。図９のように、本発明の一態様による回路構成は、同じ機能の構成を複数に分けて配置することが可能である。
【０１０９】
また別の構成としては図５の回路構成において、図１のトランジスタ１１乃至１４に、バックゲート（第２のゲートともいう）を有するトランジスタとする構成もよい。例えば、図１０に示すように、図５のトランジスタ１１乃至１４を、バックゲートを有するトランジスタ１１＿ＢＧ乃至１４＿ＢＧとする構成でもよい。
【０１１０】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１１１】
（実施の形態３）
本実施の形態では、上記実施の形態で説明したオフ電流の低いトランジスタの半導体層に用いることのできる酸化物半導体層について説明する。
【０１１２】
トランジスタの半導体層中のチャネル形成領域に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。
【０１１３】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種又は複数種を有してもよい。
【０１１４】
トランジスタの半導体層として用いられる酸化物半導体としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。
【０１１５】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０１１６】
半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。
【０１１７】
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理、又は過酸素化処理と記す場合がある、または酸化物半導体膜に含まれる酸素を化学量論的組成よりも多くする場合を過酸素化処理と記す場合がある。
【０１１８】
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素又は水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化又はｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０１７／ｃｍ３以下、１×１０１６／ｃｍ３以下、１×１０１５／ｃｍ３以下、１×１０１４／ｃｍ３以下、１×１０１３／ｃｍ３以下であることをいう。
【０１１９】
また、このように、ｉ型又は実質的にｉ型である酸化物半導体膜を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジスタがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、更に好ましくは１×１０−２４Ａ以下、又は８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、更に好ましくは１×１０−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧が閾値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧が閾値電圧よりも１Ｖ以上、２Ｖ以上又は３Ｖ以上小さければ、トランジスタはオフ状態となる。
【０１２０】
また、酸化物半導体膜は、単結晶構造の酸化物半導体（以下、単結晶酸化物半導体という。）、多結晶構造の酸化物半導体（以下、多結晶酸化物半導体という。）、微結晶構造の酸化物半導体（以下、微結晶酸化物半導体という。）、及び非晶質構造の酸化物半導体（以下、非晶質酸化物半導体という。）の一以上で構成されてもよい。また、酸化物半導体膜は、ＣＡＡＣ−ＯＳ膜で構成されていてもよい。また、酸化物半導体膜は、非晶質酸化物半導体及び結晶粒を有する酸化物半導体で構成されていてもよい。以下に、代表例として、ＣＡＡＣ−ＯＳ及び微結晶酸化物半導体について説明する。
【０１２１】
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
【０１２２】
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
【０１２３】
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１２４】
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０１２５】
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０１２６】
図１１（ａ）は、ＣＡＡＣ−ＯＳ膜の断面ＴＥＭ像である。また、図１１（ｂ）は、図１１（ａ）をさらに拡大した断面ＴＥＭ像であり、理解を容易にするために原子配列を強調表示している。
【０１２７】
図１１（ｃ）は、図１１（ａ）のＡ−Ｏ−Ａ’間において、丸で囲んだ領域（直径約４ｎｍ）の局所的なフーリエ変換像である。図１１（ｃ）より、各領域においてｃ軸配向性が確認できる。また、Ａ−Ｏ間とＯ−Ａ’間とでは、ｃ軸の向きが異なるため、異なるグレインであることが示唆される。また、Ａ−Ｏ間では、ｃ軸の角度が１４．３°、１６．６°、２６．４°のように少しずつ連続的に変化していることがわかる。同様に、Ｏ−Ａ’間では、ｃ軸の角度が−１８．３°、−１７．６°、−１５．９°と少しずつ連続的に変化していることがわかる。
【０１２８】
なお、ＣＡＡＣ−ＯＳ膜に対し、電子回折を行うと、配向性を示すスポット（輝点）が観測される。例えば、ＣＡＡＣ−ＯＳ膜の上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電子線を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測される（図１２（Ａ）参照。）。
【０１２９】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
【０１３０】
なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
【０１３１】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
【０１３２】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【０１３３】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０１３４】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
【０１３５】
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳ膜は、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。
【０１３６】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０１３７】
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
【０１３８】
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
【０１３９】
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
【０１４０】
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
【０１４１】
次に、微結晶酸化物半導体膜について説明する。
【０１４２】
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
【０１４３】
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある（図１２（Ｂ）参照。）。
【０１４４】
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
【０１４５】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０１４６】
酸化物半導体膜が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析が可能となる場合がある。
【０１４７】
図１２（Ｃ）に、電子銃室７０と、電子銃室７０の下の光学系７２と、光学系７２の下の試料室７４と、試料室７４の下の光学系７６と、光学系７６の下の観察室８０と、観察室８０に設置されたカメラ７８と、観察室８０の下のフィルム室８２と、を有する透過電子回折測定装置を示す。カメラ７８は、観察室８０内部に向けて設置される。なお、フィルム室８２を有さなくても構わない。
【０１４８】
また、図１２（Ｄ）に、図１２（Ｃ）で示した透過電子回折測定装置内部の構造を示す。透過電子回折測定装置内部では、電子銃室７０に設置された電子銃から放出された電子が、光学系７２を介して試料室７４に配置された物質８８に照射される。物質８８を通過した電子は、光学系７６を介して観察室８０内部に設置された蛍光板９２に入射する。蛍光板９２では、入射した電子の強度に応じたパターンが現れることで透過電子回折パターンを測定することができる。
【０１４９】
カメラ７８は、蛍光板９２を向いて設置されており、蛍光板９２に現れたパターンを撮影することが可能である。カメラ７８のレンズの中央、および蛍光板９２の中央を通る直線と、蛍光板９２の上面と、の為す角度は、例えば、１５°以上８０°以下、３０°以上７５°以下、または４５°以上７０°以下とする。該角度が小さいほど、カメラ７８で撮影される透過電子回折パターンは歪みが大きくなる。ただし、あらかじめ該角度がわかっていれば、得られた透過電子回折パターンの歪みを補正することも可能である。なお、カメラ７８をフィルム室８２に設置しても構わない場合がある。例えば、カメラ７８をフィルム室８２に、電子８４の入射方向と対向するように設置してもよい。この場合、蛍光板９２の裏面から歪みの少ない透過電子回折パターンを撮影することができる。
【０１５０】
試料室７４には、試料である物質８８を固定するためのホルダが設置されている。ホルダは、物質８８を通過する電子を透過するような構造をしている。ホルダは、例えば、物質８８をＸ軸、Ｙ軸、Ｚ軸などに移動させる機能を有していてもよい。ホルダの移動機能は、例えば、１ｎｍ以上１０ｎｍ以下、５ｎｍ以上５０ｎｍ以下、１０ｎｍ以上１００ｎｍ以下、５０ｎｍ以上５００ｎｍ以下、１００ｎｍ以上１μｍ以下などの範囲で移動させる精度を有すればよい。これらの範囲は、物質８８の構造によって最適な範囲を設定すればよい。
【０１５１】
次に、上述した透過電子回折測定装置を用いて、物質の透過電子回折パターンを測定する方法について説明する。
【０１５２】
例えば、図１２（Ｄ）に示すように物質におけるナノビームである電子８４の照射位置を変化させる（スキャンする）ことで、物質の構造が変化していく様子を確認することができる。このとき、物質８８がＣＡＡＣ−ＯＳ膜であれば、図１２（Ａ）に示したような回折パターンが観測される。または、物質８８がｎｃ−ＯＳ膜であれば、図１２（Ｂ）に示したような回折パターンが観測される。
【０１５３】
ところで、物質８８がＣＡＡＣ−ＯＳ膜であったとしても、部分的にｎｃ−ＯＳ膜などと同様の回折パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳ膜の良否は、一定の範囲におけるＣＡＡＣ−ＯＳ膜の回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう。）で表すことができる場合がある。例えば、良質なＣＡＡＣ−ＯＳ膜であれば、ＣＡＡＣ化率は、５０％以上、好ましくは８０％以上、さらに好ましくは９０％以上、より好ましくは９５％以上となる。なお、ＣＡＡＣ−ＯＳ膜と異なる回折パターンが観測される領域の割合を非ＣＡＡＣ化率と表記する。
【０１５４】
一例として、成膜直後（ａｓ−ｓｐｕｔｔｅｒｅｄと表記。）、または酸素を含む雰囲気における４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜を有する各試料の上面に対し、スキャンしながら透過電子回折パターンを取得した。ここでは、５ｎｍ／秒の速度で６０秒間スキャンしながら回折パターンを観測し、観測された回折パターンを０．５秒ごとに静止画に変換することで、ＣＡＡＣ化率を導出した。なお、電子線としては、プローブ径が１ｎｍのナノビームを用いた。なお、同様の測定は６試料に対して行った。そしてＣＡＡＣ化率の算出には、６試料における平均値を用いた。
【０１５５】
各試料におけるＣＡＡＣ化率を図１３（Ａ）に示す。成膜直後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は７５．７％（非ＣＡＡＣ化率は２４．３％）であった。また、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は８５．３％（非ＣＡＡＣ化率は１４．７％）であった。成膜直後と比べて、４５０℃加熱処理後のＣＡＡＣ化率が高いことがわかる。即ち、高い温度（例えば４００℃以上）における加熱処理によって、非ＣＡＡＣ化率が低くなる（ＣＡＡＣ化率が高くなる）ことがわかる。また、５００℃未満の加熱処理においても高いＣＡＡＣ化率を有するＣＡＡＣ−ＯＳ膜が得られることがわかる。
【０１５６】
ここで、ＣＡＡＣ−ＯＳ膜と異なる回折パターンのほとんどはｎｃ−ＯＳ膜と同様の回折パターンであった。また、測定領域において非晶質酸化物半導体膜は、確認することができなかった。したがって、加熱処理によって、ｎｃ−ＯＳ膜と同様の構造を有する領域が、隣接する領域の構造の影響を受けて再配列し、ＣＡＡＣ化していることが示唆される。
【０１５７】
図１３（Ｂ）および図１３（Ｃ）は、成膜直後および４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜の平面ＴＥＭ像である。図１３（Ｂ）と図１３（Ｃ）とを比較することにより、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜は、膜質がより均質であることがわかる。即ち、高い温度における加熱処理によって、ＣＡＡＣ−ＯＳ膜の膜質が向上することがわかる。
【０１５８】
このような測定方法を用いれば、複数の構造を有する酸化物半導体膜の構造解析が可能となる場合がある。
【０１５９】
なお、本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法などと適宜組み合わせて用いることができる。
【０１６０】
（実施の形態４）
本実施の形態では、開示する発明の一態様に係る半導体装置に用いられるトランジスタの断面構造の一例について、図面を参照して説明する。
【０１６１】
図１４に、発明の一態様に係る回路部の断面構造の一部を、一例として示す。なお、図１４では、上記実施の形態２の図５で図示したトランジスタ１３、及びトランジスタ１５の断面構造を、一例として示す。なお、破線Ａ１−Ａ２で示す領域では、トランジスタ１３、及びトランジスタ１５のチャネル長方向における構造を示しており、破線Ａ３−Ａ４で示す領域では、トランジスタ１３、及びトランジスタ１５のチャネル幅方向における構造を示している。ただし、本発明の一態様では、トランジスタ１３のチャネル長方向とトランジスタ１５のチャネル長方向とが、必ずしも一致していなくともよい。
【０１６２】
なお、チャネル長方向とは、ソース領域及びドレイン領域として機能する一対の不純物領域間において、キャリアが最短距離で移動する方向を意味し、チャネル幅方向は、チャネル長方向に対して垂直の方向を意味する。
【０１６３】
また、図１４では、酸化物半導体膜にチャネル形成領域を有するトランジスタ１３が、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ１５上に形成されている場合を例示している。図１４の構成とすることで、トランジスタの一部同士、例えばインバータＩＮＶ１又はＩＮＶ２が有するトランジスタのチャネル形成領域と、トランジスタ１１、１２、１３、又は１４のチャネル形成領域と、を互いに重ねて設けることができる。あるいは図１４の構成とすることで、トランジスタの一部同士、例えばトランジスタ１５又は１７のチャネル形成領域と、トランジスタ１１、１２、１３、１４、１６又は１８のチャネル形成領域と、を互いに重ねて設けることができる。そのため該構成として半導体装置では、レイアウト面積の縮小を図ることができる。
【０１６４】
トランジスタ１５は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或いは、トランジスタ１５は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有している場合、トランジスタ１３はトランジスタ１５上に積層されていなくとも良く、トランジスタ１３とトランジスタ１５とは、同一の層に形成されていても良い。
【０１６５】
シリコンの薄膜を用いてトランジスタ１５を形成する場合、当該薄膜には、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
【０１６６】
トランジスタ１５が形成される基板４００は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図１４では、単結晶シリコン基板を基板４００として用いる場合を例示している。
【０１６７】
また、トランジスタ１５は、素子分離法により電気的に分離されている。素子分離法として、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）等を用いることができる。図１４では、トレンチ分離法を用いてトランジスタ１５を電気的に分離する場合を例示している。具体的に、図１４では、エッチング等により基板４００に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離領域４０１により、トランジスタ１５を素子分離させる場合を例示している。
【０１６８】
また、トレンチ以外の領域に存在する基板４００の凸部には、トランジスタ１５の不純物領域４０２及び不純物領域４０３と、不純物領域４０２及び不純物領域４０３に挟まれたチャネル形成領域４０４とが設けられている。さらに、トランジスタ１５は、チャネル形成領域４０４を覆う絶縁膜４０５と、絶縁膜４０５を間に挟んでチャネル形成領域４０４と重なるゲート電極４０６とを有する。
【０１６９】
トランジスタ１５では、チャネル形成領域４０４における凸部の側部及び上部と、ゲート電極４０６とが絶縁膜４０５を間に挟んで重なることで、チャネル形成領域４０４の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ１５の基板上における専有面積を小さく抑えつつ、トランジスタ１５におけるキャリアの移動量を増加させることができる。その結果、トランジスタ１５は、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域４０４における凸部のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域４０４における凸部の膜厚をＴとすると、チャネル幅Ｗに対する膜厚Ｔの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ１５のオン電流をより大きくすることができ、電界効果移動度もより高められる。
【０１７０】
なお、バルクの半導体基板を用いたトランジスタ１５の場合、アスペクト比は０．５以上であることが望ましく、１以上であることがより望ましい。
【０１７１】
トランジスタ１５上には、絶縁膜４１１が設けられている。絶縁膜４１１には開口部が形成されている。そして、上記開口部には、不純物領域４０２、不純物領域４０３にそれぞれ電気的に接続されている導電膜４１２、導電膜４１３と、ゲート電極４０６に電気的に接続されている導電膜４１４とが、形成されている。
【０１７２】
そして、導電膜４１２は、絶縁膜４１１上に形成された導電膜４１６に電気的に接続されており、導電膜４１３は、絶縁膜４１１上に形成された導電膜４１７に電気的に接続されており、導電膜４１４は、絶縁膜４１１上に形成された導電膜４１８に電気的に接続されている。
【０１７３】
導電膜４１６乃至導電膜４１８上には、絶縁膜４２０が設けられている。そして、絶縁膜４２０上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜４２１が設けられている。絶縁膜４２１は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
【０１７４】
絶縁膜４２１上には絶縁膜４２２が設けられており、絶縁膜４２２上には、トランジスタ１３が設けられている。
【０１７５】
トランジスタ１３は、絶縁膜４２２上に、酸化物半導体を含む半導体膜４３０と、半導体膜４３０に電気的に接続された、ソース電極またはドレイン電極として機能する導電膜４３２及び導電膜４３３と、半導体膜４３０を覆っているゲート絶縁膜４３１と、ゲート絶縁膜４３１を間に挟んで半導体膜４３０と重なるゲート電極４３４と、を有する。なお、絶縁膜４２０乃至絶縁膜４２２には開口部が設けられており、導電膜４３３は、上記開口部において導電膜４１８に接続されている。
【０１７６】
なお、図１４において、トランジスタ１３は、ゲート電極４３４を半導体膜４３０の片側において少なくとも有していれば良いが、絶縁膜４２２を間に挟んで半導体膜４３０と重なるゲート電極を、さらに有していても良い。
【０１７７】
トランジスタ１３が、一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
【０１７８】
また、図１４では、トランジスタ１３が、一のゲート電極４３４に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ１３は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。
【０１７９】
また、図１４に示すように、トランジスタ１３は、半導体膜４３０が、絶縁膜４２２上において順に積層された酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃを有する場合を例示している。ただし、本発明の一態様では、トランジスタ１３が有する半導体膜４３０が、単膜の金属酸化物膜で構成されていても良い。
【０１８０】
絶縁膜４２２は、加熱により酸素の一部を酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜４２２は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により得られる、シリコンのダングリングボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０１８ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。
【０１８１】
絶縁膜４２２は、加熱により上記酸素の一部を酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜４２２は、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタリング法等により、形成することができる。
【０１８２】
なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。
【０１８３】
なお、図１４に示すトランジスタ１３は、チャネル領域が形成される酸化物半導体膜４３０ｂの端部のうち、導電膜４３２及び導電膜４３３とは重ならない端部、言い換えると、導電膜４３２及び導電膜４３３が位置する領域とは異なる領域に位置する端部と、ゲート電極４３４とが、重なる構成を有する。酸化物半導体膜４３０ｂの端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、ｎ型化しやすいやすいと考えられる。しかし、図１４に示すトランジスタ１３では、導電膜４３２及び導電膜４３３とは重ならない酸化物半導体膜４３０ｂの端部と、ゲート電極４３４とが重なるため、ゲート電極４３４の電位を制御することにより、当該端部にかかる電界を制御することができる。よって、酸化物半導体膜４３０ｂの端部を介して導電膜４３２と導電膜４３３の間に流れる電流を、ゲート電極４３４に与える電位によって制御することができる。このようなトランジスタ１３の構造を、Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ（Ｓ−Ｃｈａｎｎｅｌ）構造とよぶ。
【０１８４】
具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ１３がオフとなるような電位をゲート電極４３４に与えたときは、当該端部を介して導電膜４３２と導電膜４３３の間に流れるオフ電流を小さく抑えることができる。そのため、トランジスタ１３では、大きなオン電流を得るためにチャネル長を短くし、その結果、酸化物半導体膜４３０ｂの端部における導電膜４３２と導電膜４３３の間の長さが短くなっても、トランジスタ１３のオフ電流を小さく抑えることができる。よって、トランジスタ１３は、チャネル長を短くすることで、オンのときには大きいオン電流を得ることができ、オフのときにはオフ電流を小さく抑えることができる。
【０１８５】
また、具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ１３がオンとなるような電位をゲート電極４３４に与えたときは、当該端部を介して導電膜４３２と導電膜４３３の間に流れる電流を大きくすることができる。当該電流は、トランジスタ１３の電界効果移動度とオン電流の増大に寄与する。そして、酸化物半導体膜４３０ｂの端部と、ゲート電極４３４とが重なることで、酸化物半導体膜４３０ｂにおいてキャリアの流れる領域が、ゲート絶縁膜４３１に近い酸化物半導体膜４３０ｂの界面近傍のみでなく、酸化物半導体膜４３０ｂの広い範囲においてキャリアが流れるため、トランジスタ１３におけるキャリアの移動量が増加する。この結果、トランジスタ１３のオン電流が大きくなると共に、電界効果移動度が高くなり、代表的には電界効果移動度が１０ｃｍ２／Ｖ・ｓ以上、さらには２０ｃｍ２／Ｖ・ｓ以上となる。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移動度である。
【０１８６】
なお、図１４を用いて述べたが、本発明の実施形態の一態様は、これに限定されない。例えば、図１５に示すような構造でもよい。
【０１８７】
なお、本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法などと適宜組み合わせて用いることができる。
【０１８８】
（実施の形態５）
上記実施の形態で開示された、導電膜や半導体膜はスパッタ法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。
【０１８９】
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
【０１９０】
熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
【０１９１】
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単原子層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
【０１９２】
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された導電膜や半導体膜を形成することができ、例えば、ＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジエチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である。また、トリメチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜鉛の化学式は、Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジエチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
【０１９３】
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
【０１９４】
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎＯ２層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２とＯ３ガスを同時に導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎＧａＯ２層やＩｎＺｎＯ２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。
【０１９５】
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０１９６】
（実施の形態６）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図１６、図１７を用いて説明する。
【０１９７】
図１６（Ａ）では上述の実施の形態で説明し半導体装置を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
【０１９８】
上記実施の形態４の図１４に示すようなトランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
【０１９９】
後工程については、図１６（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。
【０２００】
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。
【０２０１】
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
【０２０２】
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。
【０２０３】
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。
【０２０４】
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。
【０２０５】
以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、小型化、低コスト化が図られた電子部品を実現することができる。
【０２０６】
また、完成した電子部品の斜視模式図を図１６（Ｂ）に示す。図１６（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）の斜視模式図を示している。図１６（Ｂ）に示す電子部品７００は、リード７０１及び回路部７０３を示している。図１６（Ｂ）に示す電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで電子機器の内部に搭載することができる。完成した回路基板７０４は、電子機器等の内部に設けられる。
【０２０７】
次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説明する。
【０２０８】
図１７（Ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９０３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少なくとも一部には、先の実施の形態に示す半導体装置を有する電子部品が設けられている。そのため、小型化、低コスト化が図られた携帯型の情報端末が実現される。
【０２０９】
なお、第１の表示部９０３ａはタッチ入力機能を有するパネルとなっており、例えば図１７（Ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図１７（Ａ）の右図のように第１の表示部９０３ａにはキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。
【０２１０】
また、図１７（Ａ）に示す携帯型の情報端末は、図１７（Ａ）の右図のように、第１の表示部９０３ａ及び第２の表示部９０３ｂのうち、一方を取り外すことができる。第２の表示部９０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体９０２を持ち、他方の手で操作することができるため便利である。
【０２１１】
図１７（Ａ）は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
【０２１２】
また、図１７（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０２１３】
更に、図１７（Ａ）に示す筐体９０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。
【０２１４】
図１７（Ｂ）は、電子ペーパーを実装した電子書籍９１０であり、筐体９１１と筐体９１２の２つの筐体で構成されている。筐体９１１及び筐体９１２には、それぞれ表示部９１３及び表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５により接続されており、該軸部９１５を軸として開閉動作を行うことができる。また、筐体９１１は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１１、筐体９１２の少なくとも一には、半導体装置を有する電子部品が設けられている。そのため、小型化、低コスト化が図られた電子書籍が実現される。
【０２１５】
図１７（Ｃ）は、テレビジョン装置であり、筐体９２１、表示部９２２、スタンド９２３などで構成されている。テレビジョン装置９２０の操作は、筐体９２１が備えるスイッチや、リモコン操作機９２４により行うことができる。筐体９２１及びリモコン操作機９２４には、先の実施の形態に示す半導体装置を有する電子部品が搭載されている。そのため、小型化、低コスト化が図られたテレビジョン装置が実現される。
【０２１６】
図１７（Ｄ）は、スマートフォンであり、本体９３０には、表示部９３１と、スピーカー９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３０内には、先の実施の形態に示す半導体装置を有する電子部品が設けられている。そのため小型化、低コスト化が図られたスマートフォンが実現される。
【０２１７】
図１７（Ｅ）は、デジタルカメラであり、本体９４１、表示部９４２、操作スイッチ９４３などによって構成されている。本体９４１内には、先の実施の形態に示す半導体装置を有する電子部品が設けられている。そのため、小型化、低コスト化が図られたデジタルカメラが実現される。
【０２１８】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置を有する電子部品が搭載されている。このため、このため、小型化、低コスト化が図られた電子機器が実現される。
【符号の説明】
【０２１９】
Ａ１−Ａ２    破線
Ａ３−Ａ４    破線
ＩＮＶ１    インバータ
ＩＮＶ２    インバータ
Ｎ１    ノード
Ｎ２    ノード
Ｎ３    ノード
Ｎ４    ノード
Ｔ１    時刻
Ｔ２    時刻
Ｔ３    時刻
Ｔ４    時刻
Ｔ５    時刻
Ｔ６    時刻
Ｔ７    時刻
Ｔ８    時刻
Ｔ９    時刻
１１    トランジスタ
１１＿ＢＧ    トランジスタ
１２    トランジスタ
１３    トランジスタ
１４    トランジスタ
１４＿ＢＧ    トランジスタ
１５    トランジスタ
１６    トランジスタ
１７    トランジスタ
１８    トランジスタ
１９    抵抗素子
２０    抵抗素子
２１    クロックドインバータ
７０    電子銃室
７２    光学系
７４    試料室
７６    光学系
７８    カメラ
８０    観察室
８２    フィルム室
８４    電子
８８    物質
９２    蛍光板
１１０    ＯＳ−ＳＲＡＭ
１１１    行選択ドライバ
１１２    列選択ドライバ
４００    基板
４０１    素子分離領域
４０２    不純物領域
４０３    不純物領域
４０４    チャネル形成領域
４０５    絶縁膜
４０６    ゲート電極
４１１    絶縁膜
４１２    導電膜
４１３    導電膜
４１４    導電膜
４１６    導電膜
４１７    導電膜
４１８    導電膜
４２０    絶縁膜
４２１    絶縁膜
４２２    絶縁膜
４３０    半導体膜
４３０ａ    酸化物半導体膜
４３０ｂ    酸化物半導体膜
４３０ｃ    酸化物半導体膜
４３１    ゲート絶縁膜
４３２    導電膜
４３３    導電膜
４３４    ゲート電極
７００    電子部品
７０１    リード
７０２    プリント基板
７０３    回路部
７０４    回路基板
９０１    筐体
９０２    筐体
９０３ａ    表示部
９０３ｂ    表示部
９０４    選択ボタン
９０５    キーボード
９１０    電子書籍
９１１    筐体
９１２    筐体
９１３    表示部
９１４    表示部
９１５    軸部
９１６    電源
９１７    操作キー
９１８    スピーカー
９２０    テレビジョン装置
９２１    筐体
９２２    表示部
９２３    スタンド
９２４    リモコン操作機
９３０    本体
９３１    表示部
９３２    スピーカー
９３３    マイク
９３４    操作ボタン
９４１    本体
９４２    表示部
９４３    操作スイッチ
【図１】
2015179555.tif 000003
【図２】
2015179555.tif 000004
【図３】
2015179555.tif 000005
【図４】
2015179555.tif 000006
【図５】
2015179555.tif 000007
【図６】
2015179555.tif 000008
【図７】
2015179555.tif 000009
【図８】
2015179555.tif 000010
【図９】
2015179555.tif 000011
【図１０】
2015179555.tif 000012
【図１４】
2015179555.tif 000013
【図１５】
2015179555.tif 000014
【図１６】
2015179555.tif 000015
【図１７】
2015179555.tif 000016
【図１１】
2015179555.tif 000017
【図１２】
2015179555.tif 000018
【図１３】
2015179555.tif 000019