(57)【要約】      （修正有）【課題】高耐圧の薄膜トランジスタと高電流駆動能力を持った薄膜トランジスタを同一基板上に形成する。【解決手段】絶縁性基板上に形成され、半導体層４０、ソース領域４１、ドレイン領域４２で構成される薄膜トランジスタを備えるトランジスタ回路において、半導体層の下側に第１のゲート絶縁膜３０を介してボトムゲート電極２０があり、半導体層を挟んでボトムゲート電極と対向する側に第２のゲート絶縁膜３１を介してトップゲート層５０を具備した少なくとも一つの第１の薄膜トランジスタと、半導体層の下側に第１のゲート絶縁膜３０を介してボトムゲート電極２０のみを具備する少なくとも一つの第２の薄膜トランジスタと、を同一基板上に形成する。【選択図】図２
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【特許請求の範囲】
【請求項１】
絶縁性基板上に形成され、半導体層、ソース領域、ドレイン領域で構成される薄膜トランジスタを備えるトランジスタ回路において、前記半導体層の下側に第１ の絶縁層を介してボトムゲート層があり、前記半導体層を挟んで前記ボトムゲート層と対向する側に第２の絶縁層を介してトップゲート層を具備した少なくとも 一つの第１の薄膜トランジスタと、前記半導体層の下側に前記第１の絶縁層を介して前記ボトムゲート層のみを具備する少なくとも一つの第２の薄膜トランジスタと、を同一基板上に形成したことを特徴とするトランジスタ回路であって、
前記トップゲート層が、前記ボトムゲート層と短絡されないことを特徴とする前記第１の薄膜トランジスタを具備し、
前記トップゲート層が前記半導体層との構造的重なりに比べて、前記ボトムゲート層と構造的に重なる面積が大きく、
前記第１の薄膜トランジスタの方が、前記第２の薄膜トランジスタよりも耐圧が低く形成され、
前記絶縁性基板と前記第１の絶縁層と前記第２の絶縁層とはそれぞれ透明な材料で構成されていることを特徴とするトランジスタ回路。
【請求項２】
前記トップゲート層と前記ボトムゲート層とが前記半導体層を介さずに重畳する面積が、前記半導体層を介して重畳する面積の８倍より大きい請求項１記載のトランジスタ回路。
【請求項３】
前記トップゲート層と前記ボトムゲート層とが前記半導体層を介さずに重畳する面積が、前記半導体層を介して重畳する面積の２０倍より大きい請求項１記載のトランジスタ回路。
【請求項４】
前記トップゲート層と前記半導体層との間の前記第２の絶縁層の厚さが、前記ボトムゲート層と前記半導体層との間の前記第１の絶縁層の厚さより薄いことを特徴とする前記第１の薄膜トランジスタを具備した、請求項１乃至３いずれか一つに記載のトランジスタ回路。
【請求項５】
前記トップゲート層と前記半導体層との間の前記第２の絶縁層の単位面積あたりの絶縁層容量が、前記ボトムゲート層と前記半導体層との間の前記第１の絶縁層 の単位面積あたりの絶縁層容量より大きいことを特徴とする前記第１の薄膜トランジスタを具備した、請求項１乃至４いずれか一つに記載のトランジスタ回路。
【請求項６】
前記第１の絶縁層の厚さが２００ｎｍ以上であることを特徴とする前記第１および第２の薄膜トランジスタを具備した、請求項１乃至５のいずれか１項に記載のトランジスタ回路。
【請求項７】
前記ソース領域及び前記ドレイン領域の一部と前記第１の絶縁層を挟んでオーバーラップする前記ボトムゲート層を持つ前記第１および第２の薄膜トランジスタを具備し、か つ、前記トップゲート層が前記ソース領域及び前記ドレイン領域とオーバーラップしていないことを特徴とする前記第１の薄膜トランジスタを具備した、請求項１乃至６のいずれか１項に記載のトランジスタ回路。
【請求項８】
前記ソース領域及び前記ドレイン領域とチャネル領域の一部とが、前記ボトムゲート層とオーバーラップし、かつ、前記トップゲート層とオーバーラップしていないことを特徴とする前記第１の薄膜トランジスタを具備した、請求項１乃至７のいずれか１項に記載のトランジスタ回路。
【請求項９】
前記トップゲート層のすべての領域が、絶縁層あるいは前記半導体層を介して前記ボトムゲート層とオーバーラップしていることを特徴とする前記第１の薄膜トランジスタを具備した、請求項１乃至８のいずれか１項に記載のトランジスタ回路。
【請求項１０】
前記トップゲート層が前記半導体層と重ならない領域の、前記トップゲート層と前記ボトムゲート層との間の前記第１の絶縁層の厚さと前記第２の絶縁層の厚さの和を、前記トップゲート層が前記半導体 層と重なる領域の、前記トップゲート層と前記ボトムゲート層と間の前記第１の絶縁層の厚さと前記第２の絶縁層の厚さの和より薄くしたことを特徴とする前記第１の薄膜トランジスタを具備した、請求項１乃至９のいずれか１項に記載のトランジスタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタ回路に関し、特に、絶縁性基板上に低電圧で駆動する薄膜トランジスタ（ＴＦＴ: Thin Film Transistor）や高電圧で駆動する薄膜トランジスタのように耐圧特性の異なる複数の薄膜トランジスタが形成されたトランジスタ回路に関する。
【背景技術】
【０００２】
液晶表示装置では、薄膜トランジスタをガラスや石英などの絶縁性基板の上に形成し、画素のスイッチ、及び駆動回路に使用している。近年、多くの機能を絶縁性基板上に形成することが求められており、異なる耐圧特性を持つ薄膜トランジスタを同一基板上に形成する要求が高まっている。具体的には、信号処理回路等に用いられることが多い１．５〜５Ｖ程度の低電圧で高速に動作する薄膜トランジスタと、画素や周辺回路の駆動用に用いられることが多い１０〜４０Ｖ程度の高電圧が印加される薄膜トランジスタの混載が必要となっている。
【０００３】
一般的に、高い電流駆動能力を持つことと電気的な高い耐圧を持つことを両立させる薄膜トランジスタを形成することは困難であることから、高い電流駆動能力を持つ薄膜トランジスタと高い耐圧を持つ薄膜トランジスタを作り分ける方法が用いられる。例えば、特許文献１で示されているように、低電圧で駆動する薄膜トランジスタと高電圧で駆動する薄膜トランジスタのそれぞれのゲート絶縁膜の厚さを変えるなどの構成が用いられる。この構成では、シリコン層などの半導体層上部に形成するゲート絶縁膜を、第１のゲート絶縁膜と第２のゲート絶縁膜に分けて形成し、低電圧で駆動する薄膜トランジスタのゲート絶縁膜は、第１のゲート絶縁膜のみを備え、高電圧で駆動する薄膜トランジスタのゲート絶縁膜は、第１のゲート絶縁膜と第２のゲート絶縁膜の厚さの和となるようにするなどの構成が用いられる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−４５８９２号公報    （図２５、段落番号１１８−１２４）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
前述の関連技術では、トップゲートを形成するためにゲート絶縁膜形成工程、及びゲート配線形成工程を２回ずつ行なう必要があり、トップゲート形成工程が増えるために、製造コストの観点で著しく不利である。
【０００６】
本発明は、上記問題点に鑑みてなされたものであって、その主たる目的は、耐圧特性の異なる複数の薄膜トランジスタを同一基板上にトップゲート形成工程を増やさずに形成できる構成を有したトランジスタ回路を提供することにある。
【課題を解決するための手段】
【０００７】
本発明によれば、絶縁性基板上に形成され、半導体層、ソース領域、ドレイン領域で構成される薄膜トランジスタを備えるトランジスタ回路において、前記半導体層の下側に第１ の絶縁層を介してボトムゲート層があり、前記半導体層を挟んで前記ボトムゲート層と対向する側に第２の絶縁層を介してトップゲート層を具備した少なくとも 一つの第１の薄膜トランジスタと、前記半導体層の下側に前記第１の絶縁層を介して前記ボトムゲート層のみを具備する少なくとも一つの第２の薄膜トランジスタと、を同一基板上に形成したことを特徴とするトランジスタ回路であって、前記トップゲート層が、前記ボトムゲート層と短絡されないことを特徴とする前記第１の薄膜トランジスタを具備し、
前記トップゲート層が前記半導体層との構造的重なりに比べて、前記ボトムゲート層と構造的に重なる面積が大きく、前記第１の薄膜トランジスタの方が、前記第２の薄膜トランジスタよりも耐圧が低く形成され、前記絶縁性基板と前記第１の絶縁層と前記第２の絶縁層とはそれぞれ透明な材料で構成されていることを特徴とする。
【発明の効果】
【０００８】
トップゲート層を形成するかしないかの選択により、耐圧特性の異なる複数の薄膜トランジスタを同一基板上に少ないトップゲート作成工程により作り分けることができる。とくに、高耐圧の高電圧用薄膜トランジスタと低電圧で高速に駆動する低電圧用薄膜トランジスタを容易に作り分けることができ、製造コストの増加を抑制できる。
【図面の簡単な説明】
【０００９】
【図１】本発明の薄膜トランジスタに係わり、（ａ）は本発明の薄膜トランジスタ構造を模式的に示す概念断面図、（ｂ）は概念斜視図、（ｃ）は概念平面図（図示の断面線Ｉ−Ｉに沿った断面が（ａ）に相当する）、（ｄ）は本発明の薄膜トランジスタ構造における対向金属配線間の半導体層がない領域と半導体層がある領域の面積比に対する金属配線の電位特性をプロットした特性図、をそれぞれ示す。
【図２】本発明の第１の実施形態に基づき異なる耐圧特性の薄膜トランジスタを同一基板上に形成した場合の断面図であり、（ａ）は低電圧用薄膜トランジスタを、（ｂ）は高電圧用薄膜トランジスタをそれぞれ示す。
【図３】本発明の第１の実施形態に関する薄膜トランジスタ構造を示し、（ａ）は断面図、（ｂ）は（ａ）の一部変形例を示す断面図である。
【図４】本発明の第１の実施形態に関する薄膜トランジスタ構造の断面図である。
【図５】本発明の第１の実施形態に関する薄膜トランジスタ構造の変形例を模式的に示す概念断面図である。
【図６】本発明の第１の実施形態により得られる薄膜トランジスタの特性図であり、（ａ）はフローティング状態のトップゲートの有無による特性の相違を示す特性図であり、（ｂ）は（ａ）におけるゲート電圧値（横軸）が０Ｖ付近の特性を、異なる面積比における特性の相違を示す特性図である。
【図７】本発明の第２の実施形態に関する薄膜トランジスタ構造の断面図である。
【図８】本発明の第２の実施形態に関する薄膜トランジスタ構造の断面図である。
【図９】本発明の第３の実施形態に係る低電圧用薄膜トランジスタおよび高電圧用薄膜トランジスタを同一基板上に形成した例を示す断面図であり、（ａ）は第１の実施形態に関連する薄膜トランジスタをオフセット構造とした低電圧用薄膜トランジスタを、（ｂ）は高電圧用薄膜トランジスタをそれぞれ示す。
【図１０】本発明の第３の実施形態に係る低電圧用薄膜トランジスタおよび高電圧用薄膜トランジスタを同一基板上に形成した例を示す断面図であり、（ａ）は第２の実施形態に関連する薄膜トランジスタ構造を適用した低電圧用薄膜トランジスタを、（ｂ）は高電圧用薄膜トランジスタをそれぞれ示す。
【図１１】本発明の第３の実施形態に係る低電圧用薄膜トランジスタおよび高電圧用薄膜トランジスタを同一基板上に形成した例を示す断面図であり、（ａ）は第１の実施形態に関連する薄膜トランジスタ構造を適用したマルチゲート構造を有する低電圧用薄膜トランジスタを、（ｂ）は高電圧用薄膜トランジスタをそれぞれ示す。
【図１２】本発明の第３の実施形態に係る低電圧用薄膜トランジスタおよび高電圧用薄膜トランジスタを同一基板上に形成した例を示す断面図であり、（ａ）は第２の実施形態に関連する薄膜トランジスタ構造を適用したマルチゲート構造を有する低電圧用薄膜トランジスタを、（ｂ）は高電圧用薄膜トランジスタをそれぞれ示す。
【図１３】本発明の第３の実施形態の他の例に係る低電圧用薄膜トランジスタおよび高電圧用薄膜トランジスタを同一基板上に形成した例を示す断面図であり、（ａ）は低電圧用薄膜トランジスタを、（ｂ）は高電圧用薄膜トランジスタをそれぞれ示す。
【図１４】本発明の第４の実施形態に関する画素アレイ構造を示す平面図であり、（ａ）は関連技術として一般的なパターン図であり、（ｂ）は本発明を適用した場合の平面図、（ｃ）はトップゲートのパターンを変更した場合の平面図を示す。
【図１５】図１３に示す構造をＣＭＯＳデバイスへ適用した場合を示す断面図であり、（ａ）は低電圧用のｎ−チャネル型薄膜トランジスタを、（ｂ）は高耐圧用のｎ−チャネル型薄膜トランジスタをそれぞれ示す。
【図１６】図１３に示す構造をＣＭＯＳデバイスへ適用した場合を示す断面図であり、（ａ）は高電流駆動用のｐ−チャネル型薄膜トランジスタを、（ｂ）は高電圧用のｐ−チャネル型薄膜トランジスタをそれぞれ示す。
【図１７】本発明の第５の実施形態に関する薄膜トランジスタ構造を説明する概略図であり、（ａ）は平面図、（ｂ）は（ａ）の断面線ＩＩ−ＩＩに沿った断面図、（ｃ）は（ａ）の断面線ＩＩＩ−ＩＩＩに沿った断面図をそれぞれ示す。
【図１８】本発明の第６の実施形態に関する薄膜トランジスタ構造を説明する概略図であり、（ａ）は平面図、（ｂ）は（ａ）の断面線ＩＶ−ＩＶに沿った断面図、（ｃ）は（ａ）の断面線Ｖ−Ｖに沿った断面図をそれぞれ示す。
【発明を実施するための形態】
【００１０】
まず、本発明の実施形態の説明の前に本発明の基本概念および基本原理を説明する。本発明では上述の問題を解決するために、絶縁性基板上のシリコン層などの半導体層を挟むようにその下側、及び上側にゲート電極層を形成する。以下、半導体層の下側（基板側）のゲート電極をボトムゲートと呼び、半導体層の上側（基板とは反対側）のゲート電極をトップゲートと呼ぶ。半導体層の下にはボトムゲートに対するゲート絶縁膜を形成し、半導体層の上にはトップゲートに対するゲート絶縁膜を形成する。上記構成において、ボトムゲートに対するゲート絶縁膜をトップゲートに対するゲート絶縁膜よりも厚く形成する。
【００１１】
上述の構成において、ボトムゲートとトップゲートの両方が形成されており、両者を短絡して同一の電圧を印加すると、両方のゲートにより駆動される、いわゆるデュアルゲート構造になる。一方、両者を短絡せず、トップゲートの電位を固定しない状態、つまりフローティング状態にしておいた場合、トップゲートと構造的に重なる電極配線の電位や、トップゲートと構造的に重なる半導体層の電位の影響を受け、トップゲートの電位は、上記の構造的に重なる領域の電位、及びその領域との容量結合の割合により決まる。フローティング状態であるトップゲートが、ソース、ドレイン領域と構造的に重ならず、ボトムゲートと構造的に重なる面積が大きい場合、特に半導体層との構造的な重なりに比べて十分に大きい場合は、トップゲートの電位はボトムゲートの電位に近い値となる。
【００１２】
上記内容に関して、図１（ａ）を用いて詳細に記述する。下側に金属配線１があり、その上に、下側のゲート絶縁膜２を形成した後に、金属配線１上の一部に半導体層３を形成する。更に上側のゲート絶縁膜４を形成した後に金属配線５を金属配線１と同じ大きさに形成した構造を考える。本構造において、金属配線１の電位をＶＭに固定し、半導体層３の電位がＶＳｉであるとする。金属配線５は、外部から電位を固定しない、いわゆるフローティング構造とする。
【００１３】
この構成において、フローティングである金属配線５の電位は、金属配線１と半導体層３の電位と、それらと金属配線５間の容量により決まる。金属配線５と半導体層３間の容量をＣＡ、金属配線５と金属配線１間の容量をＣＢとすると、フローティング状態の金属配線５の電位ＶＦは、
ＶＦ=[(ＣＡ/(ＣＡ+ＣＢ)]×ＶＳｉ+[(ＣＢ/(ＣＡ+ＣＢ)]×ＶＭ    （式１）
となる。
【００１４】
薄膜トランジスタ構造において、多くの場合、図１の構造における半導体層の部分はチャネル領域であり、０Ｖ近辺であることが多いことを考慮すると、
ＶＦ=[(ＣＢ/(ＣＡ+ＣＢ)]×ＶＭ    （式２）
と近似しても定性的には問題とならない。式２から明らかなように、ＣＡに比べてＣＢが十分に大きければ、フローティング状態の金属配線５の電位ＶＦは、金属配線１の電位ＶＭとほとんど同じになる。
【００１５】
金属配線１の電位を−１６Ｖにして、上側のゲート絶縁膜４の膜厚を１２０ｎｍ、下側のゲート絶縁膜２の膜厚を１２０ｎｍから６００ｎｍまで変化させた場合の、金属配線５の電位を調べた例を図１（ｄ）に示した。同図は、金属配線１と金属配線５の間の半導体層３がない領域の面積（ＣＢを支配）と半導体層３がある領域の面積（ＣＡを支配）の比に対してプロットしている。この結果から明らかなように、上記面積比が２０倍を超えると、フローティング状態の金属配線５の電位が金属配線１の電位と近くなることがわかる。実際の薄膜トランジスタ構造においては、半導体層３、つまりチャネル領域の電位は、金属配線１の電位、あるいはドレイン領域の電位の影響を受け、相対的に金属配線１の電位に近づくため、この面積比に対する制約は図１（ｄ）に示した結果より弱くなる。上記のメカニズムにより、トップゲートとボトムゲートを短絡せずとも、構造的に前述の条件を満たすことで、関連技術のデュアルゲート構造と等価となる。
【００１６】
つまり、ボトムゲートに対するゲート絶縁膜はトップゲートに対するゲート絶縁膜より厚いので、本願の構造によるデュアルゲート特性は、トップゲート特性、つまりゲート絶縁膜が薄い場合の特性に支配される。一方で、トップゲートを形成しない場合には、ゲート絶縁膜が厚い場合の特性となり、トップゲート構造の有無により、低電圧で駆動する薄膜トランジスタと高電圧で駆動する薄膜トランジスタを作り分ける場合も含めて、異なる耐圧の薄膜トランジスタを作り分けることができる。
【００１７】
また、以上のような考え方をもとにすれば、絶縁性基板上に半導体層、半導体層中にまたは半導体層に隣接して形成されたソース・ドレイン領域、半導体層を挟むように形成された第１の絶縁層と第２の絶縁層、第１の絶縁層を介して半導体層の反対側に形成されたゲート端子層と、第２の半導体層を介して半導体層とは反対の側に形成されたゲート電極層を有し、少なくともゲート電極層は半導体層と重なった領域を有し、さらに少なくとも半導体層と重ならない領域でゲート電極層とゲート端子層とが重なっていることを特徴とする薄膜トランジスタの構成でもトランジスタ動作を得ることができ、必要に応じて低電圧用薄膜トランジスタまたは高電圧用薄膜トランジスタの一方を選択する場合のように耐圧特性の異なる薄膜トランジスタの一方を任意に選択することが可能になる。
【００１８】
図１（ｂ）は、本発明による薄膜トランジスタ構造を模式的に示す概念斜視図であり、図１（ｃ）はその薄膜トランジスタ構造を真上から見た図である。図１（ａ）は、図１（ｃ）中のＩ−Ｉ線に沿った断面図に対応する。ボトムゲート電極とトップゲート電極の間に絶縁膜しか存在せず、トップゲートがフローティング状態である場合、トップゲートの電位はボトムゲートの電位と同じになる。図１（ａ）のように、トップゲートとボトムゲートの間にシリコン層などの半導体層（チャネル）が挟まれている領域がある場合は、チャネル電位もフローティングのトップゲートに影響し、それらの面積比によってフローティングのトップゲート電位が決まる。つまり、チャネルが挟まれている領域に比べて挟まれていない領域が十分に大きければ、ボトムゲートの電位とフローティングのトップゲートの電位はほとんど等価になり、ボトムゲート駆動によってデュアルゲート駆動と同等の性能を得ることができる。
【００１９】
一般的に、画素回路の電源電圧は、少なくとも１０Ｖ程度以上にする必要があることが多い。よって、画素トランジスタや周辺回路駆動用の薄膜トランジスタは、比較的高電圧が印加されるため、それに伴う信頼性確保のためにゲート絶縁膜の膜厚を１００ｎｍ程度以上で形成する必要がある。この要求を満たす薄膜トランジスタを一般に、高電圧用薄膜トランジスタと呼ぶことができる。
【００２０】
一方で、特に周辺回路において信号処理回路に用いられる薄膜トランジスタは、５Ｖ程度以下の低電圧で駆動される回路であり、近年ますます低電圧化される傾向にあり、ゲート絶縁膜の膜厚を１２０ｎｍ程度、あるいはそれ以下で形成する必要がある。特に３．３Ｖ、２．５Ｖ、あるいはそれ以下の電源電圧で駆動する場合はゲート絶縁膜の膜厚を５０ｎｍ程度まで薄くすることが望ましい。この要求を満たす薄膜トランジスタを一般に、低電圧用薄膜トランジスタと呼ぶことができる。
【００２１】
しかし、本発明のように別々に作り分ける適用範囲は、上記呼び方に分類される異なる薄膜トランジスタに限定されるものではなく、異なる薄膜トランジスタの駆動電圧の相対的な比較において高低の区別がつけられる組合せの薄膜トランジスタを作り分ける場合も含む。したがって、以下の説明では、高電圧用薄膜トランジスタとは低電圧用薄膜トランジスタに比較して駆動電圧が高い薄膜トランジスタを意味するものであり、低電圧用薄膜トランジスタとは高電圧用薄膜トランジスタに比較して駆動電圧が低い薄膜トランジスタを意味する場合も含むものとして扱う。
【００２２】
一般には高電圧用薄膜トランジスタと低電圧用薄膜トランジスタとを単一の構造でまかなうために、双方から歩み寄って１００〜１２０ｎｍのゲート絶縁膜厚を有する同一耐圧の薄膜トランジスタが用いられることが多い。本願では高電圧用薄膜トランジスタに必要な耐圧と、低電圧用薄膜トランジスタに要求される低電圧駆動の双方を満足させるために、高電圧用薄膜トランジスタ構造と低電圧用薄膜トランジスタ構造とを同一基板上に形成することができる場合についてのみならず、一方の薄膜トランジスタの耐圧が他方の薄膜トランジスタの耐圧と異なる場合のように、耐圧特性の異なる薄膜トランジスタを同一基板上に形成する場合も含めて以下に本発明の実施形態について述べる。
【００２３】
（第１の実施形態）
まず、耐圧特性の異なる第１および第２の薄膜トランジスタのうち、トップゲート電極で駆動される第１の薄膜トランジスタ（すなわち、その耐圧が第２の薄膜トランジスタの耐圧より低い方）と、それより耐圧が高くなるようにボトムゲート電極で駆動される第２の薄膜トランジスタ（すなわち、その耐圧が第１の薄膜トランジスタの耐圧より高い方）とを同一基板上に形成した本発明によるトランジスタ回路に関して図２（ａ）および（ｂ）を参照して説明する。
【００２４】
図２（ａ）および（ｂ）に示すように、同一の絶縁性基板１０の上にボトムゲート電極２０をそれぞれ形成し、その上に共通の第１のゲート絶縁膜３０を形成する。第１のゲート絶縁膜３０の膜厚は、第２の薄膜トランジスタに印加される電圧の大きさに対応して比較的厚く形成される。第１のゲート絶縁膜３０の上には、両薄膜トランジスタのソース領域４１およびドレイン領域４２を備えた半導体層４０を有し、その上に第２のゲート絶縁膜３１が形成されている。第２のゲート絶縁膜３１の膜厚は、第１の薄膜トランジスタより低電圧で駆動するために少なくとも第１のゲート絶縁膜３０より薄く形成する。ここまでの構成要素は図２（ａ）および（ｂ）に示すように両薄膜トランジスタに共通である。
【００２５】
図２（ａ）に示すように、両薄膜トランジスタの内の耐圧が低い方の第１の薄膜トランジスタでは、第２のゲート絶縁膜３１上にトップゲート電極５０を設ける。一方、第１の薄膜トランジスタよりもその耐圧が高い方の第２の薄膜トランジスタでは、図２（ｂ）に示すように、第２のゲート絶縁膜３１上にはトップゲート電極を設けない。さらに層間絶縁膜３２を両薄膜トランジスタに共通に形成し、ソース、ドレイン電極配線７０がソース領域４１およびドレイン領域４２にコンタクトホールを介して接続されるように形成されている。
【００２６】
このようにして、耐圧の異なる第１の薄膜トランジスタ構造と第２の薄膜トランジスタ構造を同一基板上に容易に形成することが可能となる。また、図１を参照して説明した本発明の条件を満たすことにより、図２（ａ）に示す第１の薄膜トランジスタでは、第１のゲート絶縁膜３０より薄い第２のゲート絶縁膜３１上のトップゲート電極５０に支配される薄膜トランジスタが構成される。他方、図２（ｂ）に示す第２の薄膜トランジスタでは、第２のゲート絶縁膜３１より厚い第１のゲート絶縁膜３０の下に配置されたボトムゲート電極２０に支配される薄膜トランジスタが構成されているので、第２の薄膜トランジスタは第１の薄膜トランジスタより耐圧が高い構造となっている。
【００２７】
このように、ボトムゲート用絶縁膜の厚みをトップゲート用絶縁膜の厚みより大きくしておき、トップゲートがある場合はボトムゲートとのデュアルゲート構成もしくはそれと等価の構成とすることによりトップゲート駆動できる第１の薄膜トランジスタを作成できる。一方、トップゲートが無い場合はボトムゲート駆動できる第２の薄膜トランジスタが作成され、その耐圧を第１の薄膜トランジスタより高くすることができる。
【００２８】
よって、本発明が適用される薄膜トランジスタは、一般的に低電圧用薄膜トランジスタと高電圧用薄膜トランジスタと呼ばれる組合せに限られず、画素用薄膜トランジスタにトップゲート電極を設けた第１の薄膜トランジスタ構造を採用し、同一基板上の他の領域に、画素用薄膜トランジスタよりさらに高い電圧で駆動される第２の薄膜トランジスタを形成する場合にも、上述した本発明に基づき、第２の薄膜トランジスタにはトップゲートを設けない構成とることで、耐圧の異なる２種類の高電圧用薄膜トランジスタを同一基板上に容易に形成することができる。
【００２９】
以下では、図２（ａ）に示したトップゲートを有する薄膜トランジスタを画素用薄膜トランジスタに適用した場合の構造に関して、図３（ａ）を参照してその製造方法を含めて詳細に記述する。
【００３０】
ガラスや石英などの透明絶縁性基板１０の上にＣｒを用いてボトムゲート電極２０を形成した。なお、電極２１も同一層のボトムゲート電極であり、図示した断面と異なる別の断面でボトムゲート電極２０と短絡している。なお、上記ボトムゲート電極２０の下層に基板材からの汚染物質拡散防止等を目的とした絶縁膜を形成しても良い。また、上記ボトムゲート電極２０は他にもＭｏ、Ｗ、Ｔｉ、Ｎｂ、Ａｌやそれらの合金、またはそれらの積層構造で形成しても良いし、それらのシリコン化合物で形成してもよい。上記ボトムゲート電極２０の膜厚は、光を透過しない程度、かつ十分に低い電気抵抗が得られる程度に厚くする必要があり、加えて、後述する第１のゲート絶縁膜で十分にカバーできるだけの膜厚にする必要があり、ボトムゲート電極２０の厚さは２０ｎｍ〜４００ｎｍの範囲にするのが望ましい。
【００３１】
次に、上記ボトムゲート電極２０の上に第１のゲート絶縁膜３０をＳｉＯ２で形成する。なお、ＳｉＯ２に限定されることは無く、ＴａＯ、ＳｉＯＮ、またはＳｉＮ、あるいはＳｉＯ２とＳｉＮの積層で形成することも可能である。また、低アルカリガラスやソーダライムガラスなど不純物をある程度有する材料を基板に用いる場合、基板とボトムゲート電極の間に、酸化物層、例えばＳｉＯ２、ＳｉＮ、ＳｉＯ/ＳｉＮ積層など、を適宜積層してもよい。第１のゲート絶縁膜３０の膜厚は、画素用薄膜トランジスタのよりさらに高電圧で駆動される薄膜トランジスタに印加される電圧の大きさに対応して比較的厚く形成することが望ましく、第１のゲート絶縁膜３０の膜厚を１２０ｎｍ、２００ｎｍ、４００ｎｍ、６００ｎｍと変えて試作した。
【００３２】
次に、５０ｎｍ程度の膜厚の半導体層（ここではシリコン層４０）をＣＶＤ（Chemical Vapor Deposition）により堆積し、チャネル注入を行なった後に、エキシマレーザーによる結晶化（ＥＬＡ）を実施し、多結晶シリコン薄膜を形成した後に、シリコン層４０をアイランド状に加工する。第１のゲート絶縁膜３０が１２０ｎｍの場合は、レーザー結晶化における熱がボトムゲートにより逃げやすく、ボトムゲートの有無により結晶化率が異なることが分かった。よって第１のゲート絶縁膜３０の膜厚は２００ｎｍ以上にすることが望ましい。
【００３３】
次に、第２のゲート絶縁膜３１をＳｉＯ２で形成する。なお、ＳｉＯ２に限定されることは無く、ＴａＯ、ＳｉＯＮ、またはＳｉＮ、あるいはＳｉＯ２とＳｉＮの積層で形成することも可能である。第２のゲート絶縁膜３１の膜厚は、薄膜トランジスタを低電圧で駆動するために比較的薄く、少なくとも第１のゲート絶縁膜３０より薄く形成することが望ましい。本願実施例では第２のゲート絶縁膜３１の厚さは１２０ｎｍとした。あるいは、第２のゲート絶縁膜３１の単位面積あたりの絶縁膜容量を、第１のゲート絶縁膜３０の単位堆積あたりの絶縁膜容量より大きくすることでも良い。絶縁容量は、絶縁膜の膜厚や絶縁膜の誘電率で制御が可能であるため、より駆動能力の高いトップゲート特性を得るためには、ＴａＯなどの誘電率の高い材料を薄く形成することが好ましい。
【００３４】
次に、トップゲート電極５０をＣｒで形成した。ボトムゲート電極２０と同様に、Ｍｏ、Ｗ、Ｔｉ、Ｎｂ、Ａｌやそれらの合金、またはそれらの積層構造で形成しても良い。また、ボトムゲート電極２０とトップゲート電極５０の材料は必ずしも一致させる必要はない。
【００３５】
次に、トップゲート電極５０をマスクとしてＮ型の不純物（リン）、あるいはＰ型の不純物（ボロン）を高濃度に注入しソース領域４１、ドレイン領域４２を形成する。もしくは、トップゲート電極５０を形成するより前に、トップゲート端より規定の長さだけ外側に、Ｎ型、あるいはＰ型の不純物を高濃度に注入し、ソース、ドレイン領域を形成し、トップゲート電極形成後に、トップゲート電極５０をマスクとしてＮ型、あるいはＰ型の不純物を低濃度に注入したＬＤＤ（Lightly Doped Drain）領域を形成してもよい。この場合、上記規定の長さがＬＤＤ長となる。
【００３６】
さて、ここで、図２（ｂ）に示すように、さらに高電圧用の薄膜トランジスタとなる部分では、トップゲート電極をエッチング除去し、低電圧用薄膜トランジスタとなる部分では、マスクとして用いたトップゲート電極をそのまま残す。このようにすることで、相対的に駆動電圧の異なる薄膜トランジスタ構造を同一基板上に形成することが可能となる。
【００３７】
また、高電圧用薄膜トランジスタ構造と低電圧用薄膜トランジスタ構造とを同一基板上に形成するほかの方法には以下の方法を採ることもできる。
【００３８】
トップゲート端より規定の長さだけ外側に、Ｎ型、あるいはＰ型の不純物を高濃度に注入し、ソース、ドレイン領域を形成する。低電圧用薄膜トランジスタとなる部分のみにトップゲート電極を形成しその後に全体をレジストで覆った後、トップゲート領域とその領域近傍、および必要に応じて高電圧用薄膜トランジスタのドレイン端近傍の必要な部分に対するレジストを除去開口し、低電圧用薄膜トランジスタはトップゲート電極５０をマスクとして、それ以外の開口部はレジストをマスクとしてＮ型、あるいはＰ型の不純物を低濃度に注入したＬＤＤ（Lightly Doped Drain）領域を形成する。
【００３９】
なお、ＬＤＤ領域が不要であれば、低電圧用薄膜トランジスタのトップゲート端から規定の長さだけ外側に、および高電圧用薄膜トランジスタの規定の領域に、Ｎ型、あるいはＰ型の不純物を高濃度に注入し、ソース、ドレイン領域を形成することもできる。
【００４０】
次に、第１の層間絶縁膜３２をＳｉＯ２、またはＳｉＮ、あるいはＳｉＯ２とＳｉＮの積層で形成し、コンタクトホール６０および６１を開口し、ソース、ドレイン電極配線７０および電極２１に接続された電極配線７１を形成する。コンタクトホール６０及び６１を開口する際に、シリコンのソース領域４１またはドレイン領域４２にそれぞれコンタクトするコンタクトホール６０と、ボトムゲート電極２０と同層の電極２１とコンタクトするコンタクトホール６１とでは、コンタクトホールの深さが異なるため、特に絶縁層とシリコンのエッチング選択比を大きくする必要がある。上記エッチング選択比が十分大きくないと、電極２１とのコンタクトホール６１が開口するより前に、シリコンとのコンタクトホール６０でシリコンのエッチングが進行し、最悪の場合、シリコンを突き抜けて開口し適切なコンタクトが取れない場合がある。
【００４１】
そこで、図３（ｂ）に示すようにトップゲート電極５０を形成するより前にコンタクトホール６２をあらかじめ開口しておき、第１の層間絶縁膜形成後のコンタクトホール形成時における前述の問題を回避することができる。
【００４２】
なお、コンタクトホール６２を開口する工程は、第２のゲート絶縁膜３１を形成する前でも可能である。また、図３（ｂ）のように、トップゲート電極５０を形成するより前にコンタクトホールを開口するプロセスを用いる場合には、図４に示すようにコンタクトホール６３を開口した後のトップゲート電極形成工程で、トップゲート電極５０と同層で電極５１を形成する方法を用いても良い。トップゲート電極５０と電極５１を連続した配線とするなど電気的に短絡しておけばトップゲート電極５０と電極２１は同電位となり、また、前述したように、電極２１とボトムゲート電極２０は電気的に短絡されているため、トップゲート電極５０とボトムゲート電極２０は同電位となる。つまり、シリコンの下側にあるボトムゲートを用いて駆動すると、シリコンの上側にあるトップゲートも同時に駆動されるデュアルゲート構成が得られる。
【００４３】
次に、第２の層間絶縁膜３３をＳｉＮで形成し、薄膜トランジスタ構造を保護し、トランジスタ回路を形成した。本薄膜トランジスタを画素用トランジスタとして用いる場合、更にコンタクトホール８０を開口し、透明画素電極９０をＩＴＯ（Indium Tin Oxide）で形成した。画素以外の領域においては、透明画素電極９０は必ずしも透明な電極である必要はない。
【００４４】
また、本発明の上記実施形態によれば、低電圧用薄膜トランジスタと高電圧用薄膜トランジスタのいずれのトランジスタもボトムゲートまたは下層導電層を利用して駆動できる。前述したように、高電圧用薄膜トランジスタにはトップゲートが存在しないため、ボトムゲートに対するゲート絶縁膜（比較的厚く形成されている）に支配される特性が得られ、高電圧においても高い信頼性を持つトランジスタを得ることができる。
【００４５】
低電圧用薄膜トランジスタには前述した条件を満たすトップゲートが存在する。この場合には、トップゲートとボトムゲートの両方を同時に駆動するのと等価な特性が得られ、トップゲートに対するゲート絶縁膜（比較的薄く形成されている）に支配される特性が得られ、高い電流駆動能力を持ち高速な駆動が可能である。
【００４６】
つまり、前述した条件を満たすトップゲート層の有無により、高耐圧の高電圧用薄膜トランジスタと低電圧で高速に駆動する低電圧用薄膜トランジスタを作り分けることができる。
【００４７】
また、近年は、ディスプレイの解像度向上、及び高機能化のために画素の開口率が低下する傾向にあり、それを補うためにバックライト輝度が高くなっている。上記関連技術の構造においてはバックライト等の外部からの光が薄膜トランジスタのシリコン層に入射されるため、シリコン層に電子・正孔対が形成される。特に、チャネルとドレインの境界領域付近で発生した電子、あるいは正孔は電界によってリーク電流としてドレイン領域に流れ込む分が存在するため、ドレイン電流として検出される。つまり、光の照射によりオフリーク電流が増大する、いわゆる、光リーク電流の問題が生じる。これにより、画素蓄積容量や画素容量に書き込んだ電圧が低下してしまい、コントラストの低下、明点欠陥、暗点欠陥等をもたらす問題や、ゲート線駆動回路等においては誤動作を起こす問題があった。
【００４８】
しかし、本発明の上記実施形態によれば、ボトムゲートは、半導体層における高濃度不純物注入領域であるソース、ドレイン領域と重なるように形成されるから、ボトムゲートがチャネルとドレインの境界領域付近に入射する外部光を遮る機能を持ち、上記の光リーク電流の問題を解消することができる。
【００４９】
図２、図３、図４に示した薄膜トランジスタ構成において、その動作に関して以下詳細に記述する。図４に示した構造において、特にトップゲート電極５０と同層で形成された電極５１が電気的に短絡されている場合はデュアルゲート構成となる。第１のゲート絶縁膜３０に比べて第２のゲート絶縁膜３１が薄いため、その薄膜トランジスタの特性は、トップゲートに対する特性に支配される。一方で、トップゲート電極５０がない場合は、その薄膜トランジスタの特性は、ボトムゲート特性となる。よって、トップゲート電極の有無により、異なる２つの特性を容易に作り分けることができる。具体的には、トップゲート電極５０がある場合は、高い電流駆動能力を持った低電圧用薄膜トランジスタが得られ、トップゲート電極５０がない場合は、大きなゲート耐圧を持った高電圧用薄膜トランジスタが得られる。
【００５０】
図４の構成において、トップゲート電極５０と、同層で形成された電極５１が電気的に短絡されないで、図２、図３の構成と同様に、トップゲート電極５０がフローティングになっている場合でも、すでに前述したように、以下に記述する条件においては、上述のデュアルゲート効果と同じ効果が得られる。
すなわち、ボトムゲートとトップゲートとの間において、チャネルが挟まれている領域に比べてチャネルが挟まれていない領域が十分に大きければ、ボトムゲートの電位とフローティングのトップゲートの電位はほとんど等価になり、ボトムゲート駆動によってデュアルゲート駆動と同等の性能を得ることができる。
【００５１】
また、チャネルが挟まれている領域と挟まれていない領域の望ましい面積比は、チャネルが挟まれていない領域におけるボトムゲートとトップゲート間の距離が短いほど小さくなるため、図５に示したような構造であるとより望ましい。つまり、ボトムゲートとトップゲートの間にチャネルが挟まれていない領域における、第１のゲート絶縁膜３０の厚さと第２のゲート絶縁膜３１の厚さの和が、ボトムゲートとトップゲートの間にチャネルが挟まっている領域における、第１のゲート絶縁膜３０の厚さと第２のゲート絶縁膜３１の厚さの和より小さいことがより望ましい。図５に示したこのような構造は、シリコン層のアイランドを形成する際に、エッチングを多めにすることで容易に形成することが可能である。
【００５２】
なお、図２、図３、図４において、ソース、ドレイン電極配線７０の少なくとも一部がトップゲート電極５０の上に重なっている場合は、フローティングのトップゲート電位がソース、ドレイン電位の影響を受けるため、ソース、ドレイン電極配線がトップゲートとできるだけ重ならないことが望ましい。
【００５３】
上記の構造を有する薄膜トランジスタを作製し、薄膜トランジスタの特性を測定した結果を図６に示す。本構造の第１のゲート絶縁膜の厚さは６００ｎｍであり、第２のゲート絶縁膜の厚さは１２０ｎｍであり、トップゲートがある構造においては、トップゲートとボトムゲートの間に絶縁膜しかない領域の面積が、チャネル面積の８倍の場合である。図６（ａ）は、横軸がボトムゲートに印加した電圧、縦軸がドレイン電流であり、フローティング状態のトップゲートの有無により、明確に異なる二つの特性を作り分けられることが示されている。つまり、トップゲートがない薄膜トランジスタの特性は、第１のゲート絶縁膜の膜厚が厚いことに由来する特性が得られ、高いゲート耐圧を持つ高電圧用薄膜トランジスタが得られる。トップゲートがある薄膜トランジスタの特性は第２のゲート絶縁膜の膜厚に由来する高電流駆動能力を持つ低電圧用薄膜トランジスタが得られる。図６（ｂ）には、トップゲートとボトムゲートの間に絶縁膜しかない領域のチャネル面積に対する比に対する変化を示した。この結果から、上記面積比が１．５程度の場合は高い電流駆動能力の観点で十分ではないことが示されている。先に示した通り、上記面積比が８より大きいと十分に高い電流駆動能力を得ることができる。図１（ｄ）の結果からも、上記面積比が大きいことが望ましいことが示唆されており、上記面積比が２０以上であることが望ましい。
【００５４】
（第２の実施形態）
上述した第１の実施形態においては、ソース、ドレイン電極配線７０がトップゲートより上層に位置する場合を示したが、第２の実施形態では、図７に示すように、ソース、ドレイン電極配線７０がトップゲートより下層に位置する構造である。すなわち、第２の実施形態では、第２のゲート絶縁膜３１を形成する前に、ソース、ドレイン電極配線７０を形成している。この方法によって、図２の構造で必要としたコンタクトホール６０を形成する工程をなくすことができる。また、ボトムゲート電極２０と同層の電極２１と接続するコンタクトホール１６０を図２におけるコンタクトホール６１の代わりに形成する。すなわち、トップゲート電極５０を形成する前に、コンタクトホール１６０用の開口を第１のゲート絶縁膜３０および第２のゲート絶縁膜３１に形成しておく。これにより、トップゲート電極５０とこのトップゲート電極５０と同層の電極５１を形成する。他の製造方法、構造に関する制約条件は第１の実施形態と同じであり、得られる効果も第１の実施形態と同じである。
【００５５】
また、図７の変形例として、コンタクトホール１６０を形成せずに、図８に示すように、第１の層間絶縁膜３２を形成した後にコンタクトホール８０を開口する際に、同時に、電極２１とコンタクトするためのコンタクトホール８１を開口しても良い。この場合には、電極２１とコンタクトする電極９１を、透明画素電極８０と同時に形成すると良い。画素以外の領域においては、画素電極９０及び電極９１の材料としては必ずしも透明な電極材料である必要はない。
【００５６】
（第３の実施形態）
第３の実施形態ではオフセット構造を有する薄膜トランジスタに本発明を適用した構造に関して記載する。図９乃至図１３に示すように、低電圧用薄膜トランジスタと高電圧用薄膜トランジスタとの両者の薄膜トランジスタを容易に同一基板に同時に作りこむことができる。図９および図１０において、高電流駆動薄膜トランジスタと高耐圧薄膜トランジスタそれぞれに対して第１の実施形態に沿った例と第２の実施形態に沿った例の２つの例を示しており、いずれか一方の構造をとればよい。同様に図１１および図１２においても、第１の実施形態に沿った例と第２の実施形態に沿った例の２つの例を示している。
【００５７】
ただし、この形態において、以下の注意が必要な場合がある。つまり、高耐圧の薄膜トランジスタはトップゲートが存在しないため、製造工程において、トップゲート電極をマスクとして不純物を注入する工程があると、高耐圧の薄膜トランジスタにおけるチャネル領域に意図せずに不純物が注入されてしまう。このような意図しない不純物注入を回避するためには、トップゲート電極をマスクとして注入するのではなく、フォトレジストをマスクとして不純物を注入する方法をとることになる。この場合、ソース、ドレイン領域を形成する高濃度の不純物注入と、ＬＤＤ領域を形成する低濃度の不純物注入のいずれもフォトレジストをマスクとする必要があるため、製造工程数が増える。このようなＬＤＤ領域形成に関する製造工程数増加を解消するために、以下に示す形態で実施した。
【００５８】
第１の実施形態に示した構造において、トップゲート電極５０を形成するより前にＮ型、あるいはＰ型の不純物を高濃度に注入し、ソース領域４１、ドレイン領域４２を形成する場合に、トップゲート端より所定の長さだけ外側に、Ｎ型、あるいはＰ型の不純物を高濃度に注入し、ソース、ドレイン領域を形成する。この場合に、図９乃至図１３に示したように、ボトムゲート電極２０が上記所定の長さのすべての領域とオーバーラップするように製造する。
【００５９】
本形態においては、第１、第２の実施形態と異なり、トップゲート電極をマスクとしてＮ型、あるいはＰ型の不純物を低濃度に注入したＬＤＤ領域を形成しない。つまり、所定の長さの領域はオフセット領域となる。このオフセット領域はすべてボトムゲートと第１のゲート絶縁膜を介して重なっているので、オフセットはボトムゲートの電位の影響でＬＤＤと同等の機能を有する。つまり、オフセット領域は高抵抗であるため、オフセット領域とオーバーラップするボトムゲートがない場合は、オン電流が小さくなってしまう問題があるが、ボトムゲートの電位の影響でこの問題を解消することができる。よって、本手法により、ＬＤＤ形成工程をなくし、製造工程を短縮することが可能となった。
【００６０】
低電圧用薄膜トランジスタと高電圧用薄膜トランジスタを同時に作り分けた構成において、高電圧用薄膜トランジスタの特性はボトムゲートに対する特性そのものであり、低電圧用薄膜トランジスタの特性を支配するのはトップゲートにより二次的に駆動される特性である。つまり、低電圧用薄膜トランジスタにおけるボトムゲートの役割は、トップゲートがフローティングである場合に、そのフローティング状態の電位をボトムゲートで制御することであり、一般的なゲート電極のようにチャネル領域を制御することを必ずしも必要としない。よって、高電流駆動を目的とした低電圧用薄膜トランジスタの形成にはボトムゲートとトップゲートの間にチャネルを挟まない領域の十分な大きさがあればよく、後述する実施形態で示すように、ボトムゲートが必ずしもチャネル領域と重なっていなくても良い。
【００６１】
しかしながら、下記の２つの観点で、ボトムゲートは、オフセット領域と重なっていることが望ましい。
【００６２】
１つ目の観点は、オフセット領域を持つ薄膜トランジスタにおいては、ボトムゲートがすべてのオフセット領域と重なっていることで、ボトムゲートの電位の影響でオフセット領域がＬＤＤと同等の機能を持つことである。
【００６３】
２つ目の観点は、ボトムゲートは、バックライトの光がシリコン層への入射が遮られ、光リーク電流を抑制できる有用な機能を持ち合わせる。ここで、チャネルとドレイン領域の境界部（ジャンクション領域）、ＬＤＤ領域、またはオフセット領域に入射する光が光リーク電流の主要因であるため、その領域を遮ることが重要であることは広く知られており、上記ボトムゲートが、光リーク電流の抑制に十分な効果を与える。上記の２つの観点から、図１１および図１２に示したように、低電圧用薄膜トランジスタにおいては、ＬＤＤ領域、あるいはオフセット領域と重なる構造とするのが望ましい。
【００６４】
なお第１，２の実施形態で記述した形態は、多結晶シリコン薄膜トランジスタに対する形態として記述したが、本発明は、シリコン薄膜として多結晶シリコンに限定されるものではなく、非晶質シリコンでも適用できる技術である。実際に、非晶質シリコンを用いた構成によって実施した形態に関して以下に記載する。すなわち、シリコン層として非晶質シリコンを用いて図９乃至図１２のような構造を製造しても良い。あるいは図１３のように関連技術の非晶質シリコン薄膜トランジスタの製造方法に近い形で製造してもよい。具体的には、先の実施の形態と同様に、ガラス基板上にゲート電極を形成し、第１のゲート絶縁膜を形成した後に、非晶質シリコン層を形成した後に、Ｎ型の不純物（例えばリン）を高濃度に含んだ非晶質シリコンをソース、ドレイン領域（４１，４２）として形成してもよい。他の構造、及びその製造方法に関しては図９乃至図１２の場合と同じである。
【００６５】
（第４の実施形態）
第４の実施形態は、シリコンなどの半導体アイランド形成時の下地掘り込み構造に関して記述する。第１から第３の実施形態で記述したいずれの形態においても、図１で示したように、金属配線５と金属配線１間の容量ＣＢをできるだけ大きくすることが望ましい。
これを実現するには、既に記述したボトムゲートとトップゲートの間にシリコン層などの半導体層がない領域をできるだけ大きくする方法以外にも、図５に示した構造とすることが効果的である。つまり、半導体層がない領域のボトムゲートとトップゲート間の絶縁膜の厚さを、半導体層がある領域のボトムゲート１とトップゲート５間の絶縁膜の厚さより薄くすることで、金属配線５と半導体層３間の容量ＣＡに対するＣＢの大きさの比を相対的に大きくすることができるため、ボトムゲートとトップゲートの間に半導体層がない領域の面積を大きくすることと同等の効果が得られるためである。
【００６６】
一般的に、シリコン等の半導体のアイランドの形成はフォトリソグラフィー工程を使って行なう。本工程で半導体をエッチングする際に、半導体層の下地の絶縁膜２（第１のゲート絶縁膜）まで深くエッチングし、その上に第２のゲート絶縁膜４を形成し、トップゲートを形成することで、本構造を容易に得ることができる。上記の半導体のエッチングの際に、ボトムゲートが露出するまで第１のゲート絶縁膜をすべてエッチングすることが望ましいが、第１のゲート絶縁膜をわずかでもエッチングするだけでも一定の効果が得られる。
【００６７】
なお、第１〜第３の実施形態に記載した、フローティング状態のトップゲートを備えるボトムゲート駆動薄膜トランジスタを画素アレイに適用する方法に関して記述する。液晶表示パネルのＴＦＴ基板で一般的によく用いられる画素電極９０のアレイ構造を図１４（ａ）に示し、本発明の薄膜トランジスタ構成を適用した画素電極９０のアレイ構造を図１４（ｂ）と図１４（ｃ）に示した。データ線７２がソース、ドレイン電極配線７０と接続されている画素アレイ構造において、図１４（ｂ）においては、トップゲート電極５０の配線が、ボトムゲート電極２０の配線の上に重なるように形成されている。また、図１４（ｃ）においては、トップゲート電極５０がデータ線７２と重ならないように配置されている。本発明の効果を得るためには、図１４（ｂ）の構成にしても良いが、図１４（ｃ）の構成にすることで、データ線７２の電位の影響をゲート線が受けにくくなるだけでなく、ゲート線とデータ線間の寄生容量を著しく低減することができる点では、図１４（ｃ）の構成の方が好ましい。
【００６８】
以上述べたように、低電圧用薄膜トランジスタ構造と高電圧用薄膜トランジスタ構造とを同一基板上に形成する方法は、ｎ−チャネル型またはｐ−チャネル型トランジスタの一方で形成された単チャネル型デバイスであれば、Ｎ型、あるいはＰ型の不純物を高濃度、必要に応じて低濃度に導入すればよい。ＣＭＯＳデバイスであれば、図１５、図１６に示すように、Ｎ型とＰ型の不純物を高濃度、必要に応じて低濃度に導入し、ｎ−チャネル型またはｐ−チャネル型トランジスタの一方で低電圧用薄膜トランジスタ構造と高電圧用薄膜トランジスタ構造とを構成する場合も、ｎ−チャネル型またはｐ−チャネル型トランジスタの双方で低電圧用薄膜トランジスタ構造と高電圧用薄膜トランジスタ構造とを構成する場合も、それぞれ必要に応じて作り分けることができる。
【００６９】
図１５および図１６に開示の構造は、基本的には図１３の構造を採用している。図１５（ａ）および（ｂ）に示したｎ−チャネル型薄膜トランジスタにおける低電圧用薄膜トランジスタおよび高電圧用薄膜トランジスタの構造では、ｎ型ソース領域４１（ｎ）およびｎ型ドレイン領域４２（ｎ）をそれぞれ備えている。そして、図１６（ａ）および（ｂ）に示したｐ−チャネル型薄膜トランジスタにおける低電圧用薄膜トランジスタおよび高電圧用薄膜トランジスタの構造では、ｐ型ソース領域４１（ｐ）およびｐ型ドレイン領域４２（ｐ）をそれぞれ備えている。その他の構成要素は図１３と同じであるので、説明は省く。
（第５の実施形態）
第５の実施形態につき図１７を用いて説明する。図１７（ａ）は平面図、（ｂ）は（ａ）の断面線ＩＩ−ＩＩに沿った断面図、（ｃ）は（ａ）の断面線ＩＩＩ−ＩＩＩに沿った断面図をそれぞれ示す。絶縁性基板１０上に半導体層３、半導体層３中にまたは半導体層に隣接して形成されたソース領域４１、ドレイン領域４２、半導体層を挟むように形成された第１の絶縁層２と第２の絶縁層４、第１の絶縁層２を介して半導体層の反対側（絶縁性基板１０側）に形成されたゲート端子層１０１としての金属配線と、第２の絶縁層４を介して半導体層とは反対の側に形成されたトップゲート電極５０を有し、少なくともトップゲート電極５０は半導体層３と重なった領域を有し、さらに少なくとも半導体層（ソース・ドレイン領域を含む）と重ならない領域で、トップゲート電極５０とゲート端子層１０１とが重なっている。このトランジスタを駆動するゲート信号はゲート端子層１０１とトップゲート電極５０と重なった領域を介して供給される。ソース・ドレイン配線はソース４１、ドレイン４２領域にコンタクトホール（図示しない）を介して接続された導電性層（図２の７０に相当する）からなり、所望の信号/電圧が供給される。本実施例の薄膜トランジスタはトップゲート電極５０により駆動され、上側のゲート絶縁膜４の厚さやチャネル長の設定により、高電圧用薄膜トランジスタまたは低電圧用薄膜トランジスタとして用いられる。半導体層をトップゲート電極とボトムゲート電極とで挟み込む構造に比べると、半導体層（ソースドレイン領域を含む）が平坦な面に形成されるため、ボトムゲート電極上に半導体層を形成する構造に比べ、レーザー結晶化や、リソグラフィといった製造プロセス上の制御が容易になる。製造上の不具合により、デバイスの一部でゲートリークが生じても、トップゲート電極５０はゲート端子層１０１に直接接触せず絶縁層を介して分離されているため、過電流がシステム全体に流れることが防止され、致命的な不具合を回避することが可能になる。
（第６の実施形態）
第６の実施形態について図１８を用いて説明する。図１８（ａ）は平面図、（ｂ）は（ａ）の断面線ＩＶ−ＩＶに沿った断面図、（ｃ）は（ａ）の断面線Ｖ−Ｖに沿った断面図をそれぞれ示す。透明な絶縁性基板１０上に半導体層３としてＩｎＧａＺｎＯ(インジウム、ガリウム、亜鉛それぞれの酸化物からなる透明半導体)、半導体層に隣接して形成されたソース領域４１およびドレイン領域４２用のＩＴＯ層、半導体層を挟むように形成された第１の絶縁層２としてＳｉＯ２層と第２の絶縁層４としてＳｉＯ２層を有し、第１の絶縁層を介して半導体層の反対側に形成された金属配線のゲート端子層１０１に、透明導電体であるＩＴＯ（インジウム、スズそれぞれの酸化物からなる導電体）と、第２の半導体層を介して半導体層とは反対の側に形成されたゲート電極層としてのトップゲート電極５０に、透明導電体であるＩＴＯを有し、少なくともトップゲート電極５０は半導体層３と重なった領域を有し、さらに少なくとも半導体層（ソース・ドレイン領域を含む）、と重ならない領域で、トップゲート電極５０とゲート端子層１０１とが重なっている。上記実施形態では半導体層としてＩｎＧａＺｎＯを例示したが他の酸化物半導体、例えばＺｎＯ、ＡｌＺｎＳｎＯ、ＩｎＨｆＺｎＯ，ＺｎＳｎＯ、等の結晶性あるいは非結晶性酸化物半導体を用いることもできる。また、透明導電体としてＩＴＯを例示したがＩｎＺｎＯなどの透明導電体であってもよい。
【００７０】
第５の実施例と同様に、このトランジスタを駆動するゲート信号（図示しない）はゲート端子層１０１を介して供給される。ソース・ドレイン配線はソース４１、ドレイン４２領域にコンタクトホール（図示しない）を介して接続された導電性層（図示しない）からなり、所望の信号/電圧が供給される。本実施例の薄膜トランジスタはトップゲート電極５０により駆動され、ゲート絶縁膜４の厚さやチャネル長の設定により、高電圧用薄膜トランジスタまたは低電圧用薄膜トランジスタとして用いられる。本実施例の構造によれば、第５の実施例で説明した利点に加えて、液晶ディスプレイのような透明な構造体により光を透過させることが必要なデバイスにおいて、ゲート電極層とゲート端子層とが重なっている領域が共に透明な光透過性の材料で形成されるため、例えば、液晶ディスプレイパネルのＴＦＴ基板における画素領域にもゲート電極層とゲート端子層とが重なっている領域を形成することができ、それらの層に誘起される容量を大きくとることができ、トランジスタ動作がより安定する。上記実施例では、絶縁膜としてＳｉＯ２を用いたが、ＩＴＯに屈折率が近いＳｉＮ層を用いれば、界面での屈折率の際に起因した反射を抑制できるため、透過率を高めることも可能になる。本実施例は、液晶ディスプレイばかりでなく、有機ＥＬディスプレイやイメージセンサなど光学的な機能を大面積に活用するデバイスに適用可能である。
【００７１】
以上に述べた本発明のついては、その特徴項を以下に列挙しておく。
【産業上の利用可能性】
【００７２】
本発明は、低電圧で駆動する薄膜トランジスタと高電圧で駆動する薄膜トランジスタのような耐圧の異なる薄膜トランジスタを同一基板上に備える回路に利用可能である。
（付記１）
絶縁性基板上に形成された第１の絶縁層と、前記第１の絶縁層上に形成された第１の半導体層と、前記第１の半導体層上に形成された第２の絶縁層と、前記絶縁性基板と前記第１の絶縁層との間に形成された第１の導電体層と、前記第２の絶縁層上に形成されたフローティング状態の第２の導電体層とを備え、前記第２の導電体層は前記第１の半導体層とオーバーラップするトップゲート電極領域と、前記第１の半導体層とオーバーラップしない領域で前記第１の導電体層とオーバーラップしている容量結合領域とを有し、前記トップゲート電極領域の電位が前記第１の導電体層の電位の近傍となるように前記容量結合領域の面積が前記トップゲート電極領域よりも広いことを特徴とする薄膜トランジスタ。
（付記２）  前記トップゲート電極領域と前記容量結合領域との面積比が８以上であることを特徴とする付記１に記載の薄膜トランジスタ。
（付記３）
前記第１の導電体層が前記第１の半導体層とオーバーラップするボトムゲート電極領域を有することを特徴とする付記１または２に記載の薄膜トランジスタ。
（付記４）
前記第１の導電体層が前記第１の半導体層と重なる領域には形成されていないことを特徴とする付記１または２に記載の薄膜トランジスタ。
（付記５）
前記絶縁性基板と前記第１の絶縁層と前記第２の絶縁層はそれぞれ透明な材料で構成されていることを特徴とする付記４に記載の薄膜トランジスタ。
（付記６）
付記３に記載の薄膜トランジスタを第１の薄膜トランジスタ領域として具備するとともに、前記第１の薄膜トランジスタ領域の前記絶縁性基板と同一基板上に形成された第２の薄膜トランジスタ領域を具備し、前記第２の薄膜トランジスタ領域では前記絶縁性基板上に形成された前記第１の絶縁層と、前記第１の絶縁層上に形成された第２の半導体層と、前記第２の半導体層上に形成された前記第２の絶縁層と、前記絶縁性基板と前記第１の絶縁層との間に形成されて前記第２の半導体層とオーバーラップする第２のボトムゲート電極層を有するとともに、前記第２の絶縁層上で第２の半導体層とオーバーラップする領域には前記第１の導電体層が存在しないことを特徴とするトランジスタ回路。
（付記７）
前記第１および第２の半導体層とオーバーラップする領域において前記第２の絶縁層の厚さが前記第１の絶縁層の厚さより薄いことを特徴とする付記６に記載のトランジスタ回路。
（付記８）
前記トップゲート電極領域と前記第１の半導体層との間の前記第２の絶縁層の単位面積あたりの絶縁層容量が、前記ボトムゲート電極領域と前記第１の半導体層との間の前記第１の絶縁層の単位面積あたりの絶縁層容量より大きいことを特徴とする付記６に記載のトランジスタ回路。
（付記９）
前記第１の絶縁層の厚さが２００ｎｍ以上であることを特徴とする付記６乃至８のいずれか１項に記載のトランジスタ回路。
（付記１０）
前記第１および第２の半導体層はその中にまたは半導体層に隣接して形成されたソース領域およびドレイン領域を備えており、前記第１の薄膜トランジスタ領域では前記ボトムゲート電極領域が前記ソース領域および前記ドレイン領域の一部とオーバーラップするとともに前記トップゲート電極領域が前記ソース領域及び前記ドレイン領域とオーバーラップしていないことを特徴とする付記６乃至９のいずれか１項に記載のトランジスタ回路。
（付記１１）
前記第１の薄膜トランジスタ領域では前記第２の導電体層のすべての領域が前記第１の
導電体層とオーバーラップしていることを特徴とする付記６乃至１０のいずれか１項に記
載のトランジスタ回路。
（付記１２）
前記第１の薄膜トランジスタ領域では、前記第２の導電体層が前記第１の半導体層と重ならない領域での前記第２の導電体層と前記第１の導電体層との間の絶縁膜の厚さを、前記第２の導電体層が前記第１の半導体層と重なる領域での前記トップゲート電極領域と前記ボトムゲート電極領域と間の絶縁膜の厚さより薄くしたことを特徴とする付記６乃至１１のいずれか１項に記載のトランジスタ回路。
（付記１３）
絶縁性基板上に半導体層、半導体層中にまたは半導体層に隣接して形成されたソース・ドレイン領域、半導体層を挟むように形成された第１の絶縁層と第２の絶縁層、第１の絶縁層を介して半導体層の反対側に形成されたゲート端子層と、第２の半導体層を介して半導体層とは反対の側に形成されたゲート電極層を有し、少なくともゲート電極層は半導体層と重なった領域を有し、さらに少なくとも半導体層と重ならない領域でゲート電極層とゲート端子層とが重なっていることを特徴とする薄膜トランジスタ。
（付記１４）
透明な絶縁性基板上に半導体層、半導体層中にまたは半導体層に隣接して形成されたソース・ドレイン領域、半導体層を挟むように形成された第１の絶縁層と第２の絶縁層、第１の絶縁層を介して半導体層の反対側に形成された透明なゲート端子層と、第２の半導体層を介して半導体層とは反対の側に形成された透明なゲート電極層を有し、少なくともゲート電極層は半導体層と重なった領域を有し、さらに少なくとも半導体層と重ならない領域でゲート電極層とゲート端子層とが重なっていることを特徴とする薄膜トランジスタ。
【符号の説明】
【００７３】
１    金属配線
２    下側のゲート絶縁膜
３    半導体層
４    上側のゲート絶縁膜
５    金属配線
１０    絶縁性基板
２０    ボトムゲート電極
２１    ボトムゲート電極と同層の電極
３０    第１のゲート絶縁膜
３１    第２のゲート絶縁膜
３２    第１の層間絶縁膜
３３    第２の層間絶縁膜
４０    半導体層（シリコン層）
４１    ソース領域
４２    ドレイン領域
４１（ｎ）    ｎ型ソース領域
４２（ｎ）    ｎ型ドレイン領域
４１（ｐ）    ｐ型ソース領域
４２（ｐ）    ｐ型ドレイン領域
５０    トップゲート電極
５１    トップゲート電極と同層の電極
６０、６１、６２，６３、８０、１６０    コンタクトホール
７０    ソース、ドレイン電極配線
７２    データ線
９０    透明画素電極
１０１    ゲート端子層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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