(57)【要約】【課題】縦型のＭＩＳＦＥＴからなる高集積なＳＯＩ構造のＣＭＯＳの提供【解決手段】半導体基板１上に絶縁膜２を介して凸状構造の半導体層（５、６）が設けられ、半導体層（５、６）の上部及び下部に、相対してｐ＋型ソースドレイン領域（７、８）が設けられ、半導体層６の上部に接して、バリアメタル層１２が設けられ、バリアメタル層１２上に凸状構造の半導体層（１４、１５）が設けられ、半導体層（１４、１５）の上部及び下部に、相対してｎ型及びｎ＋型ソースドレイン領域（１６〜１９）が設けられ、バリアメタル層１２によりｐ＋型ドレイン領域８とｎ＋型ドレイン領域１６が接続され、半導体層（６、１５）の側面にはゲート絶縁膜（９、２０）を介して一体化包囲型ゲート電極１０が設けられた積層構造の縦型（垂直方向動作）のＮチャネル及びＰチャネルＭＩＳＦＥＴからなるＳＯＩ構造のＣＭＯＳ。【選択図】図１
2015115353.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に設けられた絶縁膜と、前記絶縁膜上に選択的に設けられた第1のバリアメタル層と、前記第1のバリアメタル層上に、前記第1のバリアメタル層とサイズを一致させて設けられた平板構造の第1の半導体層と、前記第1の半導体層上に選択的に設けられた柱状構造の第２の半導体層と、前記第２の半導体層上に、前記第２の半導体層に一部を接して選択的に設けられた第２のバリアメタル層と、前記第２のバリアメタル層上に、前記第２のバリアメタル層とサイズを一致させて設けられた平板構造の第３の半導体層と、前記第３の半導体層上に選択的に設けられた柱状構造の第４の半導体層と、前記第1の半導体層全体及び前記第２の半導体層の下部に設けられた第１の不純物領域と、前記第１の不純物領域に相対して前記第２の半導体層の上部に設けられた第２の不純物領域と、前記第３の半導体層全体及び前記第４の半導体層の下部に設けられた第３の不純物領域と、前記第３の不純物領域に相対して前記第４の半導体層の上部に設けられた第４の不純物領域と、を備え、前記第２の不純物領域と前記第３の不純物領域が前記第２のバリアメタル層により接続されていることを特徴とする半導体装置。
【請求項２】
前記第1及び第２の半導体層が一導電型の半導体層をなし、前記第３及び第４の半導体層が反対導電型の半導体層をなし、前記第１及び第２の不純物領域が反対導電型のソースドレイン領域をなし、前記第３及び第４の不純物領域が一導電型のソースドレイン領域をなし、少なくとも前記第２及び第４の半導体層の側面にゲート絶縁膜を介して、一体化して、包囲する構造のゲート電極（一体化包囲型ゲート電極）が設けられ、積層構造の縦型（垂直方向動作）の一導電型及び反対導電型のＭＩＳ電界効果トランジスタからなる相補型のＭＩＳ電界効果トランジスタを構成していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板上に第１の絶縁膜、第１のバリアメタル層及び第２の絶縁膜を順次形成する工程と、選択的に前記第２の絶縁膜、前記第１のバリアメタル層及び前記第１の絶縁膜を順次エッチング除去して、第１の開孔部を形成し、前記半導体基板の上面の一部を露出する工程と、前記第１の開孔部に第１の縦方向エピタキシャル半導体層を形成し、平坦化する工程と、前記第１の縦方向エピタキシャル半導体層の上面に第１のマスク層を形成する工程と、前記第２の絶縁膜の一部を選択的にエッチング除去し、前記第１の縦方向エピタキシャル半導体層の側面の一部を露出する第２の開孔部を形成する工程と、露出した前記第１の縦方向エピタキシャル半導体層の側面から第１の横方向エピタキシャル半導体層を形成し、前記第２の開孔部を平坦に埋め込む工程と、前記第１の横方向エピタキシャル半導体層の上面に第２のマスク層を形成する工程と、前記第２のマスク層をエッチングマスクとして、前記第１のマスク層、前記第１の縦方向エピタキシャル半導体層、前記第２の絶縁膜及び前記第１のバリアメタル層を順次エッチング除去し、第３の開孔部を形成する工程と、前記第３の開孔部に第３の絶縁膜を埋め込み、第２のマスク層を除去し、平坦化する工程と、第４の絶縁膜を形成する工程と、前記第４の絶縁膜に選択的に第４の開孔部を形成し、前記第１の横方向エピタキシャル半導体層の上面の一部を露出する工程と、前記第４の開孔部に第２の縦方向エピタキシャル半導体層を形成し、平坦化する工程と、前記第４の絶縁膜をエッチング除去する工程と、露出した前記第２の縦方向エピタキシャル半導体層及び前記第１の横方向エピタキシャル半導体層の上面に一導電型の不純物をイオン注入する工程と、前記第２の縦方向エピタキシャル半導体層及び前記第１の横方向エピタキシャル半導体層の露出表面に第1のゲート絶縁膜を形成する工程と、第１のゲート電極形成膜を成長し、前記第２の縦方向エピタキシャル半導体層の高さに平坦化する工程と、前記第１のゲート電極形成膜を選択的にエッチング除去し、下層の包囲型ゲート電極を形成する工程と、第５の絶縁膜を成長し、前記第２の縦方向エピタキシャル半導体層の高さに平坦化する工程と、第２のバリアメタル層及び第６の絶縁膜を順次形成する工程と、選択的に前記第６の絶縁膜、前記第２のバリアメタル層及び前記第５の絶縁膜を順次エッチング除去して、第５の開孔部を形成し、前記第１の横方向エピタキシャル半導体層の上面の一部を露出する工程と、前記第５の開孔部に第３の縦方向エピタキシャル半導体層を形成し、平坦化する工程と、前記第３の縦方向エピタキシャル半導体層の上面に第３のマスク層を形成する工程と、前記第６の絶縁膜の一部を選択的にエッチング除去し、前記第３の縦方向エピタキシャル半導体層の側面の一部を露出する第６の開孔部を形成する工程と、露出した前記第３の縦方向エピタキシャル半導体層の側面から第２の横方向エピタキシャル半導体層を形成し、前記第６の開孔部を平坦に埋め込む工程と、選択的に前記第３のマスク層、前記第３の縦方向エピタキシャル半導体層、前記第６の絶縁膜及び前記第２のバリアメタル層を順次エッチング除去し、第７の開孔部を形成する工程と、前記第７の開孔部に第７��絶縁膜を平坦に埋め込む工程と、第８の絶縁膜を形成する工程と、前記第８の絶縁膜に選択的に第８の開孔部を形成し、前記第２の横方向エピタキシャル半導体層の上面の一部を露出する工程と、前記第８の開孔部に第４の縦方向エピタキシャル半導体層を形成し、平坦化する工程と、前記第８の絶縁膜をエッチング除去する工程と、露出した前記第４の縦方向エピタキシャル半導体層及び前記第２の横方向エピタキシャル半導体層の上面に反対導電型の不純物をイオン注入する工程と、前記第４の縦方向エピタキシャル半導体層及び前記第２の横方向エピタキシャル半導体層の露出表面に第２のゲート絶縁膜を形成する工程と、選択的に前記第７の絶縁膜及び前記第５の絶縁膜を順次エッチング除去し、前記下層の包囲型ゲート電極の上面の一部を露出する第９の開孔部を形成する工程と、第２のゲート電極形成膜を成長して、前記第９の開孔部を埋め込み、前記第４の縦方向エピタキシャル半導体層の高さに平坦化する工程と、前記第２のゲート電極形成膜を選択的にエッチング除去し、一体化包囲型ゲート電極を形成する工程と、熱処理を施し、一導電型ソースドレイン領域及び反対導電型ソースドレイン領域を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造の半導体集積回路に係り、特に半導体基板（バルクウエハー）に容易な製造プロセスにより、単結晶シリコンからなる低コストのＳＯＩ基板を形成し、これらのＳＯＩ基板に、高集積、高速、低電力、高性能且つ高信頼なショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型半導体集積回路を形成することに関する。
【背景技術】
【０００２】
図３６は従来の半導体装置の模式側断面図で、貼り合わせＳＯＩウエハーを使用して形成したＳＯＩ構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型半導体集積回路の一部を示しており、７１はｐ型のシリコン(Si)基板、７２は貼り合わせ用酸化膜、７３は素子分離領域形成用トレンチ及び埋め込み酸化膜、７４はｐ型の半導体層（ＳＯＩ基板）、７５はｎ型の半導体層（ＳＯＩ基板）、７６はｎ＋型ソース領域、７７はｎ型ソース領域、７８はｎ型ドレイン領域、７９はｎ＋型ドレイン領域、８０はｐ＋型ソース領域、８１はｐ＋型ドレイン領域、８２はゲート絶縁膜、８３はゲート電極、８４はサイドウォール、８５はＰＳＧ膜、８６は絶縁膜、８７はバリアメタル、８８は導電プラグ、８９は層間絶縁膜、９０はバリアメタル、９１はＣｕ配線、９２はバリア絶縁膜を示している。
同図においては、ｐ型のシリコン基板７１上に酸化膜７２を介して貼り合わせられ、素子分離領域形成用トレンチ及び埋め込み酸化膜７３により島状に絶縁分離された薄膜のｐ型の半導体層（ＳＯＩ基板）７４及びｎ型の半導体層（ＳＯＩ基板）７５が形成され、このｐ型のＳＯＩ基板７４にはゲート電極８３にセルフアライン形成されたｎ型ソースドレイン領域（７７、７８）、サイドウォール８４にセルフアライン形成されたｎ＋型ソースドレイン領域（７６、７９）からなるＮチャネルのＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造のＭＩＳ電界効果トランジスタが形成され、ｎ型のＳＯＩ基板７５にはゲート電極８３にセルフアライン形成されたサイドウォール８４にセルフアライン形成されたｐ＋型ソースドレイン領域（８０、８１）からなるＰチャネルのＭＩＳ電界効果トランジスタが形成されている。さらにｎ＋型ソースドレイン領域（７６、７９）及びｐ＋型ソースドレイン領域（８０、８１）は、それぞれバリアメタル８７を有する導電プラグ８８を介して、バリアメタル９０を有するＣｕ配線９１に接続され、所望の電圧が印加されている。
したがって、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、ＳＯＩ基板を完全空乏化できることによる空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減等により通常のバルクウエハーに形成するＭＩＳ電界効果トランジスタからなるＣＭＯＳに比較し、高速化、低電力化及び高集積化が可能となる。
しかしＳＯＩ基板下の導電体(ｐ型のシリコン基板)に接地電圧を印加するため、ｐ型のＳＯＩ基板に形成するＮチャネルのＭＩＳ電界効果トランジスタのバックチャネルはオフ状態が保たれるが、ｎ型のＳＯＩ基板に形成するＰチャネルのＭＩＳ電界効果トランジスタのバックチャネルは常にオン状態になってしまうため、ＮチャネルのＭＩＳ電界効果トランジスタにおいては、ゲート電極に印加される電圧が接地電圧でも電源電圧でも正常に動作するが、ＰチャネルのＭＩＳ電界効果トランジスタにおいては、接地電圧ではフロントチャネルにもバックチャネルにも電流が流れ、電源電圧ではフロントチャネルはオフ(電流が流れない)であるが、バックチャネルには微小な電流リークがあり、誤動作することが避けられないという欠点があった。
またＣＭＯＳを形成する場合、酸化膜上に貼り合わせたシリコン基板にＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを横方向に並べて形成しなければならなかったため、高集積化が達成されなかった。
またＣＭＯＳの集積回路を形成する場合、一対のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタのゲート電極は同電圧に接続されるのが一般的であり、Ｎチャネル及びＰチャネルＭＩＳ電界効果トランジスタにそれぞれ固有のゲート電極を形成し、配線体によりそれぞれのゲート電極を接続しなければならなかったので、高集積化が達成されにくかった。
またこのようなＳＯＩ構造をつくるために、均一な単結晶を持つ半導体基板を、酸化膜を介して別の半導体基板に貼り合わせる、いわゆる貼り合わせＳＯＩウエハーを購入しなければならず、ウエハーメーカーの低コスト化技術に頼ったとしても、量産段階においてバルクウエハーの２〜３倍程度と極めてコスト高であるという欠点もあった。
またＳＯＩ構造をつくる別の手段として、バルクウエハーを利用し、酸素イオンを注入して高温の熱処理によりバルクウエハー内部にシリコン酸化膜を形成する、いわゆるＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）法によるＳＯＩ基板の形成を使用しても、極めて高価な高ドーズのイオン注入マシンを購入しなければならないこと及び高ドーズ量の酸素をイオン注入するために長時間の製造工程を要することによるコスト高の問題、シリコン酸化膜厚の制御が難しく、完全空乏型のＳＯＩ基板の形成が難しいこと、あるいは１０インチ〜１２インチの大口径ウエハーの使用における酸素イオン注入による結晶欠陥のダメージ修復に関する特性の不安定性等の欠点があった。
また貼り合わせＳＯＩ基板を使用しても、ＳＩＭＯＸ法によるＳＯＩ基板を使用しても、いずれも高温の熱処理が必要で、単結晶シリコンからなるＳＯＩ基板を多層化することが不可能であり、３次元の半導体集積回路を形成することができなかった。
また化学気相成長により成長した多結晶シリコン層を、レーザーアニールにより再結晶化させ、単結晶シリコン層に変換させる試みは、以前さかんに試みられたが、結晶粒界が存在し、完全な単結晶シリコン層が得られず、極めてリーク電流が多いため実用化できず、多層のＳＯＩ基板に関しては、実現の可能性が全く見出されていなかった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２６００９９
【特許文献２】特開２０１２−１４２４９２
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しょうとする課題は、従来例に示されるように、ＳＯＩ構造を形成するために、ＳＩＭＯＸ法によりＳＯＩ基板を形成しても、あるいは、貼り合わせＳＯＩウエハーを使用しても、
（１）かなりのコスト高になり、付加価値の高い特殊用途の製品にしか使用できず、廉価な汎用品に適用できる技術に乏しかったこと。
（２）大口径ウエハーにおけるＳＯＩ基板の薄膜化の制御性が難しいため、完全空乏化させたＳＯＩ基板の形成が難しく、内蔵する多数のＭＩＳ電界効果トランジスタの特性の安定性が得られにくかったこと。
（３）ＣＭＯＳを形成する場合、いずれか一方のＭＩＳ電界効果トランジスタのバックチャネルリークを防止できなかったこと。
（４）ＣＭＯＳを形成する場合、Ｎチャネル及びＰチャネルＭＩＳ電界効果トランジスタ共に表面上の占有面積を有して形成しなければならないことにより、高集積化の妨げになっていること。
（５）ＣＭＯＳを形成する場合、１対のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタの個々のゲート電極にそれぞれゲート電極接続配線を形成し、それらを結線するため、素子の微細化はできても、配線の微細化が難しく、高集積化に難があったこと。
（６）貼り合わせあるいはＳＩＭＯＸ法によるＳＯＩ基板を形成する際、高温処理が必要であるため、多層のＳＯＩ基板を形成し、それぞれのＳＯＩ基板にＭＩＳ電界効果トランジスタを形成することが不可能であり、３次元のＳＯＩ化が実現できなかったこと。
等の問題が顕著になりつつあり、現状技術により微細なＳＯＩ構造のＭＩＳ電界効果トランジスタを形成しているだけでは、さらなる高集積化、高速化、高性能化及び高信頼性が困難になってきたことである。
【課題を解決するための手段】
【０００５】
上記課題は、半導体基板と、前記半導体基板上に設けられた絶縁膜と、前記絶縁膜上に選択的に設けられた第1のバリアメタル層と、前記第1のバリアメタル層上に、前記第1のバリアメタル層とサイズを一致させて設けられた平板構造の一導電型の第1の半導体層と、前記第1の半導体層上に選択的に設けられた柱状構造の一導電型の第２の半導体層と、前記第２の半導体層上に、前記第２の半導体層に一部を接して選択的に設けられた第２のバリアメタル層と、前記第２のバリアメタル層上に、前記第２のバリアメタル層とサイズを一致させて設けられた平板構造の反対導電型の第３の半導体層と、前記第３の半導体層上に選択的に設けられた柱状構造の反対導電型の第４の半導体層と、前記第1の半導体層全体及び前記第２の半導体層の下部に設けられた反対導電型のソース領域と、前記反対導電型のソース領域に相対して前記第２の半導体層の上部に設けられた反対導電型のドレイン領域と、前記第３の半導体層全体及び前記第４の半導体層の下部に設けられた一導電型のドレイン領域と、前記一導電型のドレイン領域に相対して前記第４の半導体層の上部に設けられた一導電型のソース領域と、少なくとも前記第２及び第４の半導体層の側面にゲート絶縁膜を介して、一体化して、包囲する構造に設けられたゲート電極（一体化包囲型ゲート電極）と、を備え、反対導電型のドレイン領域と一導電型のドレイン領域が前記第２のバリアメタル層により接続されている、積層構造の縦型（垂直方向動作）の一導電型及び反対導電型のＭＩＳ電界効果トランジスタからなる相補型のＭＩＳ電界効果トランジスタを構成している本発明の半導体装置によって解決される。
ここで一体化包囲型ゲート電極とは、上下に積層したＮチャネルＭＩＳ電界効果トランジスタとＰチャネルＭＩＳ電界効果トランジスタにおいて、それぞれ柱状構造の半導体層の側面をゲート絶縁膜を介して包囲する構造に形成されたＮチャネルＭＩＳ電界効果トランジスタの包囲型ゲート電極とＰチャネルＭＩＳ電界効果トランジスタの包囲型ゲート電極とが単一の包囲型ゲート電極として、一体化したものである。
また本願発明のバリアメタル層とは、
［１］ エピタキシャル半導体層を成長する際、下地絶縁膜の影響による部分非晶化を防止し、単結晶半導体層を成長させるための補助膜
［２］それぞれ半導体層に形成した反対導電型の不純物領域と一導電型の不純物領域の相互不純物拡散を防止する分離膜
［３］それぞれ半導体層に形成した反対導電型の不純物領域と一導電型の不純物領域を接続する導電膜
上記［１］〜［３］のいずれか、あるいは、すべての役割をなす導電性膜（単体金属、金属化合物等）である。
【発明の効果】
【０００６】
以上説明のように本発明によれば、通常の安価な半導体基板を使用して、エピタキシャル成長技術を利用して（製造方法については別途詳述）絶縁膜上に第1のバリアメタル層（下地絶縁膜バリア層）を設け、第1のバリアメタル層直上に第1の横（水平）方向半導体層を成長し、第1の横（水平）方向半導体層上に選択的に第１の縦（垂直）方向半導体層を成長し、凸状構造の下層のＳＯＩ基板とし、第1の縦（垂直）方向半導体層の上部に一導電型のドレイン領域を設け、離間し相対して、下部に一導電型のソース領域を設け、延在して第1の横（水平）方向半導体層全体にも一導電型のソース領域を設け、さらに第1の縦（垂直）方向半導体層上に、一部を接して第２のバリアメタル層（下地絶縁膜バリア層兼異種導電型ドレイン領域接続用の導電膜）を設け、第２のバリアメタル層直上に第２の横（水平）方向半導体層を成長し、第２の横（水平）方向半導体層上に、選択的に第２の縦（垂直）方向半導体層を成長し、上層のＳＯＩ基板とし、第２の縦（垂直）方向半導体層の上部に反対導電型のソース領域を設け、離間し相対して、下部に反対導電型のドレイン領域を設け、延在して第２の横（水平）方向半導体層全体にも反対導電型のドレイン領域を設け、第1の縦（垂直）方向半導体層及び第２の縦（垂直）方向半導体層の側面に、それぞれゲート絶縁膜を介して一体化した包囲型ゲート電極を設けた、積層構造の縦型（垂直方向動作）のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタからなるＳＯＩ構造のＣＭＯＳを構成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減、低電力化等が可能である。
またエピタキシャル成長による半導体層の成長時において、エピタキシャル成長半導体層と下地絶縁膜が接触しないように、絶縁膜の上面にバリアメタル層（下地絶縁膜バリア層）を設けて、エピタキシャル成長半導体層を形成することにより、下地絶縁膜の影響による部分非晶質化を防止した完全空乏型の単結晶半導体層からなるＳＯＩ基板を形成することが可能である。
またゲート酸化膜を介して設けられた包囲型ゲート電極によりチャネル領域を包囲して形成できるため、チャネル以外の電流経路を遮断でき、包囲型ゲート電極による完全なチャネル制御が可能であるばかりでなく、全側面にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
また容易な製造プロセス（詳細は後述）により、ＰチャネルＭＩＳ電界効果トランジスタの包囲型ゲート電極とＮチャネルＭＩＳ電界効果トランジスタの包囲型ゲート電極を単一の包囲型ゲート電極として一体化（共通化）して形成できることにより、配線体を削除できることによる高集積化を可能にすることができる。
また表面上の占有面積を増やすことなく、ほぼ1つのＭＩＳ電界効果トランジスタの占有面積で積層構造のＣＭＯＳを形成できることによる高集積化を可能にすることができる。
また一導電型ドレイン領域への配線体と反対導電型ドレイン領域への配線体を個別に設けることなく、一導電型（あるいは反対導電型）ドレイン領域を形成した第２の横（水平）方向半導体層の直下に設けた第２のバリアメタル層（下地絶縁膜バリア層兼異種導電型ドレイン領域接続用の導電膜）により、一導電型ドレイン領域と反対導電型ドレイン領域を直接接続できることにより、一方の配線体を削除できることによる高集積化を可能にすることができる。
またＭＩＳ電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存せずに、制御性の良いエピタキシャル半導体層の成長膜厚及び熱処理による不純物の拡散により決定できるため、大口径ウエハーにおいても特性の安定したＭＩＳ電界効果トランジスタを得ることができる。
また完全なＳＯＩ構造のＣＭＯＳ回路（インバータ等）を形成できるため、静電気等により半導体基板に発生する高電圧ノイズによる誤作動あるいはＣＭＯＳ特有のラッチアップ特性を完全に防止することも可能である。
また第1及び第２の横（水平）方向半導体層を形成するために必要な、縦（垂直）方向エピタキシャル半導体層（製造方法参照）を自己整合して素子分離領域の一部を形成する埋め込み絶縁膜に変換できることによる高信頼性及び高集積化を可能にすることができる。
また微細な、結晶性が極めて良好な第1及び第２の縦（垂直）方向半導体層（柱状構造の半導体層）に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び一体化包囲型ゲート電極）を微細に形成することも可能である。
また一導電型のソース領域が設けられる第1の横（水平）方向半導体層直下のバリアメタル層下に配線体を設けることも可能で、この場合は一導電型のソース領域への上部からの配線体が省略できるため、第1の横（水平）方向半導体層を微細に形成することが可能となる。
また第２のバリアメタル層（下地絶縁膜バリア層兼異種導電型ドレイン領域接続用の導電膜）による一導電型ドレイン領域と反対導電型ドレイン領域の直接接続をやめ、一導電型ドレイン領域への配線体と反対導電型ドレイン領域への配線体を個別に設けることも可能で、この場合は両方のドレイン領域を自由に配線できるため、２入力ＮＡＮＤ回路あるいは２入力ＮＯＲ回路等を含む集積回路において、使い勝手のよい高集積な回路が形成可能である。
また半導体基板及び半導体基板上に成長した縦（垂直）方向半導体層に下層の縦型（垂直方向動作）のＭＩＳ電界効果トランジスタを形成することも可能で、この場合は半導体基板とソース領域間の接合容量が増加してしまうが、製造方法の簡略化が可能である。
即ち、高速大容量通信装置、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な大規模半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ極めて低電力なＳＯＩ構造のＣＭＯＳ型半導体装置を得ることができる。
本発明者は当該技術を、絶縁膜上の（異種導電領域）接続型バリアメタル層及び一体化包囲型ゲート電極を有する積層縦型（垂直方向動作）ＣＭＯＳ（Ａｃｃｕｍｕｌａｔｅｄ  Ｖｅｒｔｉｃａｌ  ＣＭＯＳ  ｗｉｔｈ  Ｃｏｎｎｅｃｔｉｎｇ  Ｂａｒｒｉｅｒ  Ｍｅｔａｌ  ａｎｄ  Ｓｉｍｐｌｉｆｉｅｄ  Ｓｕｒｒｏｕｎｄｉｎｇ  Ｇａｔｅ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造と命名し、ＡＶＥＣＣＢＡＭＳＳＵＧ（エイベックバムサッグ）と略称する。
【図面の簡単な説明】
【０００７】
【図１】本発明の半導体装置における第１の実施例の模式側断面図（一体化包囲型ゲート電極への接続部を示す方向）
【図２】本発明の半導体装置における第１の実施例の模式側断面図（異種導電型ドレイン領域への接続部を示す方向）
【図３】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図４】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図５】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図６】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図７】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図８】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図９】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図１０】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図１１】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図１２】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図１３】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図１４】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図１５】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図１６】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図１７】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図１８】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図１９】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図２０】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図２１】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図２２】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図２３】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図２４】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図２５】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図２６】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図２７】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図２８】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図２９】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図３０】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図３１】本発明の半導体装置における第２の実施例の模式側断面図（一体化包囲型ゲート電極への接続部を示す方向）
【図３２】本発明の半導体装置における第３の実施例の模式側断面図（一体化包囲型ゲート電極への接続部を示す方向）
【図３３】本発明の半導体装置における第３の実施例の模式側断面図（個別ドレイン領域への接続部を示す方向）
【図３４】本発明の半導体装置における第４の実施例の模式側断面図（一体化包囲型ゲート電極への接続部を示す方向）
【図３５】本発明の半導体装置における第４の実施例の模式側断面図（異種導電型ドレイン領域への接続部を示す方向）
【図３６】従来の半導体装置の模式側断面図
【発明を実施するための形態】
【０００８】
本願発明は、特に、
（１）完全単結晶からなるＳｉ基板を核にした縦（垂直）方向あるいは横（水平）方向エピタキシャルＳｉ層の形成。
（２）バリアメタル層を使用したエピタキシャル成長による完全単結晶Ｓｉ層の成長。
（３）柱状構造のＳｉ層に自己整合した上下の包囲型ゲート電極の形成及び容易なプロセスによる一体化。
（４）柱状構造のＳｉ層に自己整合した柱状構造のＳｉ層及び平板構造のＳｉ層へのｎ型及びｎ＋型ソースドレイン領域あるいはｐ＋型ソースドレイン領域の形成。
（５）柱状構造のＳｉ層に形成したｐ＋型ドレイン領域と平板構造のＳｉ層に形成したｎ＋型ドレイン領域のバリアメタル層による直接接続。
（６）ソースドレイン領域形成用の不純物のイオン注入後のエピタキシャル成長Ｓｉ層の低温化。
（７）ｎ型及びｎ＋型ソースドレイン領域とｐ＋型ソースドレイン領域のＲＴＰ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓｉｎｇ）法による同時活性化及び深さ制御。
等の技術を使用し、
Ｓｉ基板上に絶縁膜を介して第1のバリアメタル層が設けられ、第1のバリアメタル層上に、第１の横（水平）方向エピタキシャルＳｉ層（第1の半導体層）及び第１の縦（垂直）方向エピタキシャルＳｉ層（第２の半導体層）からなるｎ型のＳＯＩ基板が設けられ、第１の横（水平）方向エピタキシャルＳｉ層全体及び第１の縦（垂直）方向エピタキシャルＳｉ層下部にｐ＋型ソース領域が設けられ、相対して、第１の縦（垂直）方向エピタキシャルＳｉ層上部にｐ＋型ドレイン領域が設けられ、第１の縦（垂直）方向エピタキシャルＳｉ層の上面に接して第２のバリアメタル層が設けられ、第２のバリアメタル層上に、第２の横（水平）方向エピタキシャルＳｉ層（第３の半導体層）及び第２の縦（垂直）方向エピタキシャルＳｉ層（第４の半導体層）からなるｐ型のＳＯＩ基板が設けられ、第２の横（水平）方向エピタキシャルＳｉ層全体及び第２の縦（垂直）方向エピタキシャルＳｉ層下部にｎ型及びｎ＋型ドレイン領域が設けられ、相対して、第２の縦（垂直）方向エピタキシャルＳｉ層上部にｎ型及びｎ＋型ソース領域が設けられ、第１及び第２の縦（垂直）方向エピタキシャルＳｉ層の側面にはゲート絶縁膜を介して一体化包囲型ゲート電極が設けられた、積層構造の縦型（垂直方向動作）のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタからなるＳＯＩ構造のＣＭＯＳを形成したものである。
【実施例１】
【０００９】
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図３０は本発明の半導体装置における第１の実施例で、図１は一体化包囲型ゲート電極への接続部を示す方向の模式側断面図、図２は異種導電型ドレイン領域への接続部を示す方向の模式側断面図、図３〜図３０は製造方法の工程断面図である。
【００１０】
図１及び図２はシリコン（Ｓｉ）基板を使用し、ＡＶＥＣＣＢＡＭＳＳＵＧ構造に形成した縦型（垂直方向動作）のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタからなるＣＭＯＳ型半導体集積回路の一部を示しており、１は１０１５ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は１５０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、３は３０ｎｍ程度の第１のバリアメタル層（下地絶縁膜バリア層、ＴｉＮ）、４は８０ｎｍ程度の素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）、５は１０１７ｃｍ−３程度のｎ型のＳｉ層（第１の横（水平）方向エピタキシャル半導体層）、６は１０１７ｃｍ−３程度のｎ型のＳｉ層（第１の縦（垂直）方向エピタキシャル半導体層）、７は１０２０ｃｍ−３程度のｐ＋型ソース領域、８は１０２０ｃｍ−３程度のｐ＋型ドレイン領域、９は５ｎｍ程度のゲート酸化膜（ＳｉＯ２）、１０は一体化包囲型ゲート電極（ＷＳｉ）、１１は１５０ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、１２は５０ｎｍ程度の第２のバリアメタル層（下地絶縁膜バリア層兼異種導電型ドレイン領域接続用の導電膜、ＴｉＮ）、１３は１００ｎｍ程度の素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）、１４は１０１７ｃｍ−３程度のｐ型のＳｉ層（第２の横（水平）方向エピタキシャル半導体層）、１５は１０１７ｃｍ−３程度のｐ型のＳｉ層（第２の縦（垂直）方向エピタキシャル半導体層）、１６は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、１７は５×１０１７ｃｍ−３程度のｎ型ドレイン領域、１８は５×１０１７ｃｍ−３程度のｎ型ソース領域、１９は１０２０ｃｍ−３程度のｎ＋型ソース領域、２０は５ｎｍ程度のゲート酸化膜（ＳｉＯ２）、２１は３００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、２２は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、２３は１０ｎｍ程度のバリアメタル（ＴｉＮ）、２４は導電プラグ（Ｗ）、２５は５００ｎｍ程度の絶縁膜（ＳｉＯＣ）、２６は１０ｎｍ程度のバリアメタル（ＴａＮ）、２７は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む）、２８は２０ｎｍ程度のバリア絶縁膜（Ｓｉ３Ｎ４）を示している。
【００１１】
図１（一体化包囲型ゲート電極への接続部を示す方向）においては、ｐ型のシリコン基板１上にシリコン酸化膜（ＳｉＯ２）２が設けられ、シリコン酸化膜（ＳｉＯ２）２上には、選択的に第１のバリアメタル層（下地絶縁膜バリア層、ＴｉＮ）３が設けられ、第1のバリアメタル層（下地絶縁膜バリア層、ＴｉＮ）３直上には、ｎ型のＳｉ層５（第１の横（水平）方向エピタキシャル半導体層）が設けられ、Ｓｉ層５上には、選択的にｎ型のＳｉ層６（第１の縦（垂直）方向エピタキシャル半導体層）が設けられ、Ｓｉ層５及びＳｉ層６からなるｎ型のＳＯＩ基板がシリコン窒化膜（Ｓｉ３Ｎ４）４により島状に絶縁分離されて設けられている。Ｓｉ層６の側面は、ゲート酸化膜（ＳｉＯ２）９を介して膜厚が異なるゲート電極（ＷＳｉ、一体化包囲型ゲート電極）１０に包囲されている。Ｓｉ層６の上部には、ｐ＋型ドレイン領域８が設けられ、Ｓｉ層６の下部には、ｐ＋型ドレイン領域８に相対してｐ＋型ソース領域７が設けられ、ｐ＋型ソース領域７は延在してＳｉ層５全体にも設けられている構造からなる縦型（垂直方向動作）のＰチャネルのＭＩＳ電界効果トランジスタが形成されている。またＳｉ層６上には、Ｓｉ層６に一部を接して選択的に第２のバリアメタル層（下地絶縁膜バリア層兼異種導電型ドレイン領域接続用の導電膜、ＴｉＮ）１２が設けられ、第２のバリアメタル層（下地絶縁膜バリア層兼異種導電型ドレイン領域接続用の導電膜、ＴｉＮ）１２直上には、ｐ型のＳｉ層１４（第２の横（水平）方向エピタキシャル半導体層）が設けられ、Ｓｉ層１４上には、選択的にｐ型のＳｉ層１５（第２の縦（垂直）方向エピタキシャル半導体層）が設けられ、Ｓｉ層１４及びＳｉ層１５からなるｐ型のＳＯＩ基板がシリコン窒化膜（Ｓｉ３Ｎ４）１３により島状に絶縁分離されて設けられている。Ｓｉ層１５の側面は、ゲート酸化膜（ＳｉＯ２）２０を介して膜厚が異なるゲート電極（ＷＳｉ、一体化包囲型ゲート電極）１０に包囲されており、上層のゲート電極１０の一部で下層のゲート電極１０と直接接続されて、一体化包囲型ゲート電極１０を形成している。Ｓｉ層１５の上部には、ｎ型及びｎ＋型ソース領域（１８、１９）が設けられ、Ｓｉ層１５の下部には、ｎ型及びｎ＋型ソース領域（１８、１９）に相対してｎ型及びｎ＋型ドレイン領域（１６、１７）が設けられ、ｎ＋型ドレイン領域１６は延在してＳｉ層１４全体にも設けられている構造からなる縦型（垂直方向動作）のＮチャネルのＭＩＳ電界効果トランジスタが形成されている。ここでｐ＋型ドレイン領域とｎ＋型ドレイン領域は第２のバリアメタル層（下地絶縁膜バリア層兼異種導電型ドレイン領域接続用の導電膜、ＴｉＮ）１２により直接接続されている。ｐ＋型ソース領域７、ｎ＋型ソース領域１９及び一体化包囲型ゲート電極１０は、それぞれバリアメタル（ＴｉＮ）２３を有する導電プラグ（Ｗ）２４を介してバリアメタル（ＴａＮ）２６を有するＣｕ配線２７が接続されている。なお一体化包囲型ゲート電極は、配線体との接続箇所及び一体化する箇所においてはゲート電極膜厚が厚く形成され、それ以外の箇所では薄く形成されている。
【００１２】
図２（異種導電型ドレイン領域への接続部を示す方向）においては、ｐ型のシリコン基板１上にシリコン酸化膜（ＳｉＯ２）２が設けられ、シリコン酸化膜（ＳｉＯ２）２上には、選択的に第１のバリアメタル層（下地絶縁膜バリア層、ＴｉＮ）３が設けられ、第１のバリアメタル層（下地絶縁膜バリア層、ＴｉＮ）３直上には、ｎ型のＳｉ層５（第１の横（水平）方向エピタキシャル半導体層）が設けられ、Ｓｉ層５上には、選択的にｎ型のＳｉ層６（第１の縦（垂直）方向エピタキシャル半導体層）が設けられ、Ｓｉ層５及びＳｉ層６からなるｎ型のＳＯＩ基板がシリコン窒化膜（Ｓｉ３Ｎ４）４により島状に絶縁分離されて設けられている。Ｓｉ層６の側面は、ゲート酸化膜（ＳｉＯ２）９を介してゲート電極（ＷＳｉ、一体化包囲型ゲート電極）１０に包囲されている。Ｓｉ層６の上部には、ｐ＋型ドレイン領域８が設けられ、Ｓｉ層６の下部には、ｐ＋型ドレイン領域８に相対してｐ＋型ソース領域７が設けられ、ｐ＋型ソース領域７は延在してＳｉ層５全体にも設けられている構造からなる縦型（垂直方向動作）のＰチャネルのＭＩＳ電界効果トランジスタが形成されている。またＳｉ層６上には、Ｓｉ層６に一部を接して選択的に第２のバリアメタル層（下地絶縁膜バリア層兼異種導電型ドレイン領域接続用の導電膜、ＴｉＮ）１２が設けられ、第２のバリアメタル層（下地絶縁膜バリア層兼異種導電型ドレイン領域接続用の導電膜、ＴｉＮ）１２直上には、ｐ型のＳｉ層１４（第２の横（水平）方向エピタキシャル半導体層）が設けられ、Ｓｉ層１４上には、選択的にｐ型のＳｉ層１５（第２の縦（垂直）方向エピタキシャル半導体層）が設けられ、Ｓｉ層１４及びＳｉ層１５からなるｐ型のＳＯＩ基板がシリコン窒化膜（Ｓｉ３Ｎ４）１３により島状に絶縁分離されて設けられている。Ｓｉ層１５の側面は、ゲート酸化膜（ＳｉＯ２）２０を介してゲート電極（ＷＳｉ、一体化包囲型ゲート電極）１０に包囲されている。Ｓｉ層１５の上部には、ｎ型及びｎ＋型ソース領域（１８、１９）が設けられ、Ｓｉ層１５の下部には、ｎ型及びｎ＋型ソース領域（１８、１９）に相対してｎ型及びｎ＋型ドレイン領域（１６、１７）が設けられ、ｎ＋型ドレイン領域１６は延在してＳｉ層１４全体にも設けられている構造からなる縦型（垂直方向動作）のＮチャネルのＭＩＳ電界効果トランジスタが形成されている。ここでｐ＋型ドレイン領域８とｎ＋型ドレイン領域１６は第２のバリアメタル層（下地絶縁膜バリア層兼異種導電型ドレイン領域接続用の導電膜、ＴｉＮ）１２により直接接続されている。ｎ＋型ソース領域１９及び第２のバリアメタル層（下地絶縁膜バリア層兼異種導電型ドレイン領域接続用の導電膜、ＴｉＮ）１２によりｐ＋型ドレイン領域８と直接接続されているｎ＋型ドレイン領域１６は、それぞれバリアメタル（ＴｉＮ）２３を有する導電プラグ（Ｗ）２４を介してバリアメタル（ＴａＮ）２６を有するＣｕ配線２７が接続されている。
【００１３】
また図１及び図２をＣＭＯＳ型インバータとみれば、ｎ＋型ソース領域１９が接続されたＣｕ配線２７に接地電圧（Ｖｓｓ）を与え、ｐ＋型ソース領域７が接続されたＣｕ配線２７に電源電圧（Ｖｄｄ）を与え、一体化包囲型ゲート電極１０が接続されたＣｕ配線２７に入力電圧（Ｖｉｎ）を与えれば、第２のバリアメタル層（下地絶縁膜バリア層兼異種導電型ドレイン領域接続用の導電膜、ＴｉＮ）１２によりｐ＋型ドレイン領域８と直接接続されているｎ＋型ドレイン領域１６が接続されたＣｕ配線２７から出力電圧（Ｖｏｕｔ）を取り出すことができる。
【００１４】
したがって、通常の安価な半導体基板を使用して、エピタキシャル成長技術を利用して（製造方法については別途詳述）絶縁膜上に第1のバリアメタル層（下地絶縁膜バリア層）を設け、第1のバリアメタル層直上に第1の横（水平）方向半導体層を成長し、第1の横（水平）方向半導体層上に選択的に第２の縦（垂直）方向半導体層を成長し、凸状構造の下層のＳＯＩ基板とし、第1の縦（垂直）方向半導体層の上部にｐ＋型ドレイン領域を設け、離間し相対して、下部にｐ＋型ソース領域を設け、延在して第1の横（水平）方向半導体層全体にもｐ＋型のソース領域を設け、さらに第1の縦（垂直）方向半導体層上に、一部を接して第２のバリアメタル層（下地絶縁膜バリア層兼異種導電型ドレイン領域接続用の導電膜）を設け、第２のバリアメタル層直上に第２の横（水平）方向半導体層を成長し、第２の横（水平）方向半導体層上に、選択的に第２の縦（垂直）方向半導体層を成長し、上層のＳＯＩ基板とし、第２の縦（垂直）方向半導体層の上部にｎ型及びｎ＋型ソース領域を設け、離間し相対して、下部にｎ型及びｎ＋型ドレイン領域を設け、延在して第２の横（水平）方向半導体層全体にもｎ＋型ドレイン領域を設け、第1の縦（垂直）方向半導体層及び第２の縦（垂直）方向半導体層の側面に、それぞれゲート絶縁膜を介して一体化した包囲型ゲート電極を設けた、積層構造の縦型（垂直方向動作）のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタからなるＳＯＩ構造のＣＭＯＳを構成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減、低電力化等が可能である。
またエピタキシャル成長による半導体層の成長時において、エピタキシャル成長半導体層と下地絶縁膜が接触しないように、絶縁膜の上面にバリア層（下地絶縁膜バリア層）を設けて、エピタキシャル成長半導体層を形成することにより、下地絶縁膜の影響による部分非晶質化を防止した完全空乏型の単結晶半導体層からなるＳＯＩ基板を形成することが可能である。
またゲート酸化膜を介して設けられた包囲型ゲート電極によりチャネル領域を包囲して形成できるため、チャネル以外の電流経路を遮断でき、包囲型ゲート電極による完全なチャネル制御が可能であるばかりでなく、全側面にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
また容易な製造プロセス（詳細は後述）により、ＰチャネルＭＩＳ電界効果トランジスタの包囲型ゲート電極とＮチャネルＭＩＳ電界効果トランジスタの包囲型ゲート電極を単一の包囲型ゲート電極として一体化して形成できることにより、配線体を削除できることによる高集積化を可能にすることができる。
また表面上の占有面積を増やすことなく、ほぼ1つのＭＩＳ電界効果トランジスタの占有面積で積層構造のＣＭＯＳを形成できることによる高集積化を可能にすることができる。
またｎ＋型ドレイン領域への配線体とｐ＋型ドレイン領域への配線体を個別に設けることなく、ｎ＋型ドレイン領域を形成した第２の横（水平）方向半導体層の直下に設けた第２のバリアメタル層（下地絶縁膜バリア層兼異種導電型ドレイン領域接続用の導電膜）により、ｎ＋型ドレイン領域とｐ＋型ドレイン領域を直接接続できることにより、一方の配線体を削除できることによる高集積化を可能にすることができる。（特にインバータ回路に有効である。）
またＭＩＳ電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存せずに、制御性の良いエピタキシャル半導体層の成長膜厚及び熱処理による不純物の拡散により決定できるため、大口径ウエハーにおいても特性の安定したＭＩＳ電界効果トランジスタを得ることができる。
また完全なＳＯＩ構造のＣＭＯＳ回路を形成できるため、静電気等により半導体基板に発生する高電圧ノイズによる誤作動あるいはＣＭＯＳ特有のラッチアップ特性を完全に防止することも可能である。
また第1及び第２の横（水平）方向半導体層を形成するために必要な、縦（垂直）方向エピタキシャル半導体層（製造方法参照）を自己整合して素子分離領域の一部を形成する埋め込み絶縁膜に変換できることによる高信頼性及び高集積化を可能にすることができる。
また微細な、結晶性が極めて良好な柱状構造の半導体層（第1及び第２の縦（垂直）方向半導体層）に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び一体化包囲型ゲート電極）を微細に形成することも可能である。
即ち、高速大容量通信装置、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な大規模半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ極めて低電力なＳＯＩ構造のＣＭＯＳ型半導体装置を得ることができる。
【００１５】
次いで本発明に係る半導体装置における第１の実施例の製造方法について図３〜図３０、図1及び図２を参照し、一体化包囲型ゲート電極への接続部を示す方向の模式側断面図を用いて説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子（他のトランジスタ、抵抗、容量等）の形成に関する製造方法の記述は省略する。
【００１６】
図３
化学気相成長により、ｐ型のシリコン基板１上に１５０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２を成長する。次いで化学気相成長により、３０ｎｍ程度の第１のバリアメタル層（下地絶縁膜バリア層、ＴｉＮ）３を成長する。次いで化学気相成長により、エピタキシャル半導体層膜厚規定用絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２９を６０ｎｍ程度成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２９、第１のバリアメタル層（下地絶縁膜バリア層、ＴｉＮ）３及びシリコン酸化膜（ＳｉＯ２）２を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００１７】
図４
次いで露出したｐ型のシリコン基板１上にｎ型の縦（垂直）方向エピタキシャルＳｉ層３０を成長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  以後ＣＭＰと略称）し、シリコン窒化膜（Ｓｉ３Ｎ４）２９の平坦面より突出した縦（垂直）方向エピタキシャルＳｉ層３０を平坦化する。次いで選択化学気相成長法により３０ｎｍ程度のタングステン膜３１を成長する。
【００１８】
図５
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２９を異方性ドライエッチングし、縦（垂直）方向エピタキシャルＳｉ層３０の一部側面及び第１のバリアメタル層（下地絶縁膜バリア層、ＴｉＮ）３の一部上面を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００１９】
図６
次いで露出した縦（垂直）方向エピタキシャルＳｉ層３０の側面から第１のバリアメタル層（下地絶縁膜バリア層、ＴｉＮ）３上にｎ型の第１の横（水平）方向エピタキシャルＳｉ層５を成長し、シリコン窒化膜（Ｓｉ３Ｎ４）２９の開孔部を埋め込む。ここで成長したＳｉ層５は第１のバリアメタル層（下地絶縁膜バリア層、ＴｉＮ）３により下地のシリコン酸化膜（ＳｉＯ２）２の影響を受けない完全な単結晶半導体層となる。（この第１のバリアメタル層（下地絶縁膜バリア層、ＴｉＮ）３がないと下地のシリコン酸化膜（ＳｉＯ２）２の影響を受け一部が非晶質化した半導体層となってしまい、微少な電流リークを生じる原因となる。）
【００２０】
図７
次いでＳｉ層５の表面を９００℃程度で酸化し、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３２を成長する。次いでシリコン酸化膜（ＳｉＯ２）３２をマスク層として、タングステン膜３１、Ｓｉ層３０、シリコン窒化膜（Ｓｉ３Ｎ４）２９及び第１のバリアメタル層（下地絶縁膜バリア層、ＴｉＮ）３を順次異方性ドライエッチングし、２段の開孔部を形成する。
【００２１】
図８
次いで化学気相成長により、８０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）を成長する。次いでＳｉ層５の平坦面上のシリコン窒化膜（Ｓｉ３Ｎ４）及びシリコン酸化膜（ＳｉＯ２）３２を化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）４を開孔部に平坦に埋め込み素子分離領域を形成する。
【００２２】
図９
次いで化学気相成長により、１５０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３３を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）３３を異方性ドライエッチングし、開孔部を形成する。（開孔部幅は８０ｎｍ程度）次いでレジスト（図示せず）を除去する。
【００２３】
図１０
次いで露出したＳｉ層５上にｎ型の第１の縦（垂直）方向エピタキシャルＳｉ層６を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）３３の平坦面より突出した第１の縦（垂直）方向エピタキシャルＳｉ層６を平坦化する。
【００２４】
図１１
次いでシリコン酸化膜（ＳｉＯ２）３３をエッチング除去する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでＳｉ層６に閾値電圧制御用の硼素のイオン注入をおこなう。次いで７００℃程度でランニングし、所望の閾値電圧に制御する。次いでＳｉ層５及びＳｉ層６にｐ＋型ソースドレイン領域（７、８）形成用の硼素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。（ここではｐ＋型ソースドレイン領域の活性化及び深さ制御用の熱処理工程は行わないが、ｐ＋型ソースドレイン領域は図示しておく。）
【００２５】
図１２
次いで露出しているＳｉ層５及びＳｉ層６の表面を酸化し、５ｎｍ程度のゲート酸化膜（ＳｉＯ２）９を成長する。次いで化学気相成長により、１５０ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）１０ａを成長する。次いで化学的機械研磨（ＣＭＰ）し、Ｓｉ層６の平坦面より上に成長したゲート酸化膜（ＳｉＯ２）９及びタングステンシリサイド膜（ＷＳｉ）１０ａを除去し、平坦化する。
【００２６】
図１３
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、タングステンシリサイド膜（ＷＳｉ）１０ａを異方性ドライエッチングする。次いでレジスト（図示せず）を除去する。次いでタングステンシリサイド膜（ＷＳｉ）１０ａ及びゲート酸化膜（ＳｉＯ２）９を５０ｎｍ程度順次異方性ドライエッチング（オーバーエッチング）し、下層の包囲型ゲート電極１０ａを形成する。
【００２７】
図１４
次いで化学気相成長により、１５０ｎｍ程度のＰＳＧ膜１１を成長する。次いで化学的機械研磨（ＣＭＰ）し、Ｓｉ層６の平坦面より上に成長したＰＳＧ膜１１を除去し、平坦化する。
【００２８】
図１５
次いで化学気相成長により、５０ｎｍ程度の第２のバリアメタル層（下地絶縁膜バリア層兼異種導電型ドレイン領域接続用の導電膜、ＴｉＮ）１２を成長する。次いで化学気相成長により、エピタキシャル半導体層膜厚規定用絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）３４を５０ｎｍ程度成長する。
【００２９】
図１６
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３４、第２のバリアメタル層（下地絶縁膜バリア層兼異種導電型ドレイン領域接続用の導電膜、ＴｉＮ）１２及びＰＳＧ膜１１を順次異方性ドライエッチングし、Ｓｉ層５の一部の表面を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００３０】
図１７
次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置（ｅｌｅｃｔｒｏｎ  ｃｏｕｐｌｉｎｇ  ｒｅｓｏｎａｎｃｅ  ｐｌａｓｍａ  ｅｎｈａｎｃｅｄ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ  ｓｙｓｔｅｍ）により、露出したＳｉ層５上にｐ型の縦（垂直）方向エピタキシャルＳｉ層３５を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）３４の平坦面より突出した縦（垂直）方向エピタキシャルＳｉ層３５を平坦化する。次いで選択化学気相成長法により３０ｎｍ程度のタングステン膜３６を成長する。
【００３１】
図１８
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３４を異方性ドライエッチングし、縦（垂直）方向エピタキシャルＳｉ層３５の一部側面及び第２のバリアメタル層（下地絶縁膜バリア層兼異種導電型ドレイン領域接続用の導電膜、ＴｉＮ）１２の一部上面を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００３２】
図１９
次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置により、露出した縦（垂直）方向エピタキシャルＳｉ層３５の側面から第２のバリアメタル層（下地絶縁膜バリア層兼異種導電型ドレイン領域接続用の導電膜、ＴｉＮ）１２上にｐ型の第２の横（水平）方向エピタキシャルＳｉ層１４を成長し、シリコン窒化膜（Ｓｉ３Ｎ４）３４の開孔部を埋め込む。ここで成長したＳｉ層１４は第２のバリアメタル層（下地絶縁膜バリア層兼異種導電型ドレイン領域接続用の導電膜、ＴｉＮ）１２により下地のＰＳＧ膜１１の影響を受けない完全な単結晶半導体層となる。（この第２のバリアメタル層（下地絶縁膜バリア層兼異種導電型ドレイン領域接続用の導電膜、ＴｉＮ）１２がないと下地のＰＳＧ膜１１の影響を受け一部が非晶質化した半導体層となってしまい、微少な電流リークを生じる原因となる。）
【００３３】
図２０
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、タングステン膜３６、Ｓｉ層（１４、３５、５）、シリコン窒化膜（Ｓｉ３Ｎ４）３４及び第２のバリアメタル層（下地絶縁膜バリア層兼異種導電型ドレイン領域接続用の導電膜、ＴｉＮ）１２を順次異方性ドライエッチングし、２段の開孔部を形成する。（この際、下層の第１のバリアメタル層３の一部も除去される。）次いでレジスト（図示せず）を除去する。
【００３４】
図２１
次いで化学気相成長により、１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）を成長する。次いでＳｉ層１４の平坦面上のシリコン窒化膜（Ｓｉ３Ｎ４）を化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）１３を開孔部に平坦に埋め込み素子分離領域を形成する。
【００３５】
図２２
次いで化学気相成長により、１５０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３７を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）３７を異方性ドライエッチングし、開孔部を形成する。（開孔部幅は８０ｎｍ程度）次いでレジスト（図示せず）を除去する。
【００３６】
図２３
次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置により、露出したＳｉ層１４上にｐ型の第２の縦（垂直）方向エピタキシャルＳｉ層１５を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）３７の平坦面より突出した第２の縦（垂直）方向エピタキシャルＳｉ層１５を平坦化する。
【００３７】
図２４
次いでシリコン酸化膜（ＳｉＯ２）３７をエッチング除去する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでＳｉ層１５に閾値電圧制御用の硼素のイオン注入をおこなう。次いでＳｉ層１４及びＳｉ層１５にｎ型ソースドレイン領域（１７、１８）形成用の燐のイオン注入を、連続してｎ＋型ソースドレイン領域（１６、１９）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。（ここではｎ型及びｎ＋型ソースドレイン領域の活性化及び深さ制御用の熱処理工程は行わないが、ｎ型及びｎ＋型ソースドレイン領域は図示しておく。）
【００３８】
図２５
次いで露出しているＳｉ層１４及びＳｉ層１５の表面を酸化し、５ｎｍ程度のゲート酸化膜（ＳｉＯ２）２０を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１３及びＰＳＧ膜１１を順次異方性ドライエッチングし、下層の包囲型ゲート電極１０ａの一部を露出する開孔部を形成する。（開孔部幅は８０ｎｍ程度）次いでレジスト（図示せず）を除去する。
【００３９】
図２６
次いで化学気相成長により、１５０ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）１０ｂを成長する。次いで化学的機械研磨（ＣＭＰ）し、Ｓｉ層１５の平坦面より上に成長したゲート酸化膜（ＳｉＯ２）９及びタングステンシリサイド膜（ＷＳｉ）１０ｂを除去し、平坦化する。
【００４０】
図２７
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、タングステンシリサイド膜（ＷＳｉ）１０ｂを異方性ドライエッチングする。次いでレジスト（図示せず）を除去する。次いでタングステンシリサイド膜（ＷＳｉ）１０ｂ及びゲート酸化膜（ＳｉＯ２）２０を５０ｎｍ程度順次異方性ドライエッチング（オーバーエッチング）し、上層の包囲型ゲート電極１０ｂを形成する。こうして下層の包囲型ゲート電極１０ａと上層の包囲型ゲート電極１０ｂが一体化された一体化包囲型ゲート電極１０が形成される。次いでＲＴＰ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓｉｎｇ）法により活性化及び深さ制御用のアニールをおこない、Ｓｉ層５及びＳｉ層６にｐ＋型ソースドレイン領域（７、８）を、Ｓｉ層１４及びＳｉ層１５にｎ型ソースドレイン領域（１７、１８）及びｎ＋型ソースドレイン領域（１６、１９）を形成する。
【００４１】
図２８
次いで化学気相成長により、３００ｎｍ程度のＰＳＧ膜２１を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２２を成長する。
【００４２】
図２９
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２２、ＰＳＧ膜２１、シリコン窒化膜（Ｓｉ３Ｎ４）１３及びＰＳＧ膜１１を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。
【００４３】
図３０
次いで化学気相成長により、バリアメタルとなるＴｉＮ２３を成長する。次いで化学気相成長により、タングステン（Ｗ）２４を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）２３を有する導電プラグ（Ｗ）２４を形成する。
【００４４】
図１（一体化包囲型ゲート電極への接続部を示す方向）及び図２（異種導電型ドレイン領域への接続部を示す方向）
次いで化学気相成長により、５００ｎｍ程度の絶縁膜（ＳｉＯＣ）２５を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ＳｉＯＣ膜２５を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）２４がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２６を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）２６を有するＣｕ配線２７を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２８を成長し、本願発明のＡＶＥＣＣＢＡＭＳＳＵＧ構造の半導体装置を完成する。
【実施例２】
【００４５】
図３１は本発明の半導体装置における第２の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＡＶＥＣＣＢＡＭＳＳＵＧ構造に形成した縦型（垂直方向動作）のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタからなるＣＭＯＳ型半導体集積回路の一部を示しており、１〜２８は図１と同じ物を、３８は下部接続配線体（ＷＳｉ）を示している。
同図においては、ＰチャネルＭＩＳ電界効果トランジスタのｐ＋型ソース領域へ直接接続するＣｕ配線２７が存在せずに替りにｐ＋型ソース領域直下の第１のバリアメタル層（下地絶縁膜バリア層、ＴｉＮ）３に下から接続する下部接続配線体（ＷＳｉ）３８が形成されていること以外は図１とほぼ同じ構造の半導体装置が形成されている。
本実施例においては、第１の実施例と同様の効果を得ることができ、またＰチャネルＭＩＳ電界効果トランジスタのＳＯＩ基板を形成する前に、下部接続配線体（ＷＳｉ）を形成する工程が必要となるが、第１の横（水平）方向エピタキシャルＳｉ層を微細に形成できることによる高集積化が可能となる。
【実施例３】
【００４６】
図３２（一体化包囲型ゲート電極への接続部を示す方向）及び図３３（個別ドレイン領域への接続部を示す方向）は本発明の半導体装置における第３の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＡＶＥＣＣＢＡＭＳＳＵＧ構造に形成した縦型（垂直方向動作）のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタからなるＣＭＯＳ型半導体集積回路の一部を示しており、１〜２８は図１と同じ物を、３９は上部接続配線体（ＷＳｉ）、４０はシリコン酸化膜（ＳｉＯ２）を示している。
同図においては、シリコン酸化膜（ＳｉＯ２）４０により異種導電型ドレイン領域が分離して形成され、ＰチャネルＭＩＳ電界効果トランジスタのドレイン領域上に配線体（ＷＳｉ）３９が設けられていること及び配線体（ＷＳｉ）３９に接続するＣｕ配線２７が設けられていること以外は図１及び図２とほぼ同じ構造の半導体装置が形成されている。
本実施例においては、第１の実施例と同様の効果を得ることができ、また両方のドレイン領域を自由に配線できるため、２入力ＮＡＮＤ回路あるいは２入力ＮＯＲ回路等を含む集積回路において、第１の実施例あるいは第２の実施例と組み合わせ、使い分けることにより、使い勝手のよい高集積な集積回路が形成可能である。
【実施例４】
【００４７】
図３４（一体化包囲型ゲート電極への接続部を示す方向）及び図３５（異種導電型ドレイン領域への接続部を示す方向）は本発明の半導体装置における第４の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＡＶＥＣＣＢＡＭＳＳＵＧ構造に形成した縦型（垂直方向動作）のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタからなるＣＭＯＳ型半導体集積回路の一部を示しており、６〜２８は図１と同じ物を、４１はｎ型のシリコン（Ｓｉ）基板、４２はｎ＋型基板コンタクト領域、４３はトレンチ素子分離領域（Ｓｉ３Ｎ４）、４４はｎ＋型チャネルストッパー領域を示している。
同図においては、ＰチャネルＭＩＳ電界効果トランジスタがｎ型のシリコン（Ｓｉ）基板４１及びｎ型のＳｉ層（第１の縦（垂直）方向エピタキシャル半導体層）６に形成されていること、ｎ型のシリコン（Ｓｉ）基板４１に形成されたｐ＋型ソース領域７を、底部にｎ＋型チャネルストッパー領域４４が設けられたトレンチ素子分離領域（Ｓｉ３Ｎ４）４３によって分離画定していること及びｎ型のシリコン（Ｓｉ）基板４１にｎ＋型基板コンタクト領域が形成されていること以外は図１とほぼ同じ構造の半導体装置が形成されている。
本実施例においても第１の実施例とほぼ同様の効果を得ることができ、またｐ＋型ソース領域とｎ型のシリコン（Ｓｉ）基板間に接合容量が存在してしまうが、製造方法はやや簡単にすることが可能である。
【００４８】
上記実施例においては、半導体層を成長させる場合に化学気相成長を使用しているが、これに限定されず、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
また上記実施例においては、下層半導体層にＰチャネルＭＩＳ電界効果トランジスタを形成し、上層半導体層にＮチャネルＭＩＳ電界効果トランジスタを形成したＣＭＯＳ型半導体集積回路を形成しているが、これを逆にして形成してもよい。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜、バリアメタル層（下地絶縁膜バリア層あるいは下地絶縁膜バリア層兼異種導電型ドレイン領域接続用の導電膜）等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例のすべてはエンハンスメント型のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、デブリーション型のＭＩＳ電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のＭＩＳ電界効果トランジスタを形成すればよい。
また上記実施例においては、異なる導電型のＭＩＳ電界効果トランジスタを上下の凸状構造の半導体層にそれぞれ形成したＣＭＯＳ型半導体集積回路を形成しているが、同じ導電型のＭＩＳ電界効果トランジスタを形成する場合に利用することも可能である。
【産業上の利用可能性】
【００４９】
本願発明は、特に極めて高集積、高速且つ高信頼な半導体装置を目指したものではあるが、高速に限らず、すべてのＣＭＯＳ型半導体集積回路に利用することは可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他のトランジスタからなる半導体集積回路に利用できる可能性がある。
【符号の説明】
【００５０】
１      ｐ型のシリコン（Ｓｉ）基板
２      シリコン酸化膜（ＳｉＯ２）
３      第１のバリアメタル層（下地絶縁膜バリア層、ＴｉＮ）
４      素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）
５      ｎ型のＳｉ層（第１の横（水平）方向エピタキシャル半導体層）
６      ｎ型のＳｉ層（第１の縦（垂直）方向エピタキシャル半導体層）
７      ｐ＋型ソース領域
８      ｐ＋型ドレイン領域
９      ゲート酸化膜（ＳｉＯ２）
１０    一体化包囲型ゲート電極（ＷＳｉ）
１０ａ  下層のＭＩＳ電界効果トランジスタの包囲型ゲート電極（ＷＳｉ）
１０ｂ  上層のＭＩＳ電界効果トランジスタの包囲型ゲート電極（ＷＳｉ）
１１    燐珪酸ガラス（ＰＳＧ）膜
１２    第２のバリアメタル層（下地絶縁膜バリア層兼異種導電型ドレイン領域接続用の導電膜、ＴｉＮ）
１３    素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）
１４    ｐ型のＳｉ層（第２の横（水平）方向エピタキシャル半導体層）
１５    ｐ型のＳｉ層（第２の縦（垂直）方向エピタキシャル半導体層）
１６    ｎ＋型ドレイン領域
１７    ｎ型ドレイン領域
１８    ｎ型ソース領域
１９    ｎ＋型ソース領域
２０    ゲート酸化膜（ＳｉＯ２）
２１    燐珪酸ガラス（ＰＳＧ）膜
２２    シリコン窒化膜（Ｓｉ３Ｎ４）
２３    バリアメタル（ＴｉＮ）
２４    導電プラグ（Ｗ）
２５    ＳｉＯＣ膜
２６    バリアメタル（ＴａＮ）
２７    Ｃｕ配線（Ｃｕシード層含む）
２８    バリア絶縁膜（Ｓｉ３Ｎ４）
２９    シリコン窒化膜（Ｓｉ３Ｎ４）
３０    ｎ型の縦（垂直）方向エピタキシャルＳｉ層
３１    選択化学気相成長導電膜（Ｗ）
３２    シリコン酸化膜（ＳｉＯ２）
３３    シリコン酸化膜（ＳｉＯ２）
３４    シリコン窒化膜（Ｓｉ３Ｎ４）
３５    ｐ型の縦（垂直）方向エピタキシャルＳｉ層
３６    選択化学気相成長導電膜（Ｗ）
３７    シリコン酸化膜（ＳｉＯ２）
３８    下部接続配線体（ＷＳｉ）
３９    上部接続配線体（ＷＳｉ）
４０    シリコン酸化膜（ＳｉＯ２）
４１    ｎ型のシリコン（Ｓｉ）基板
４２    ｎ＋型基板コンタクト領域
４３    トレンチ素子分離領域（Ｓｉ３Ｎ４）
４４    ｎ＋型チャネルストッパー領域
【図１】
2015115353.tif 000003
【図２】
2015115353.tif 000004
【図３】
2015115353.tif 000005
【図４】
2015115353.tif 000006
【図５】
2015115353.tif 000007
【図６】
2015115353.tif 000008
【図７】
2015115353.tif 000009
【図８】
2015115353.tif 000010
【図９】
2015115353.tif 000011
【図１０】
2015115353.tif 000012
【図１１】
2015115353.tif 000013
【図１２】
2015115353.tif 000014
【図１３】
2015115353.tif 000015
【図１４】
2015115353.tif 000016
【図１５】
2015115353.tif 000017
【図１６】
2015115353.tif 000018
【図１７】
2015115353.tif 000019
【図１８】
2015115353.tif 000020
【図１９】
2015115353.tif 000021
【図２０】
2015115353.tif 000022
【図２１】
2015115353.tif 000023
【図２２】
2015115353.tif 000024
【図２３】
2015115353.tif 000025
【図２４】
2015115353.tif 000026
【図２５】
2015115353.tif 000027
【図２６】
2015115353.tif 000028
【図２７】
2015115353.tif 000029
【図２８】
2015115353.tif 000030
【図２９】
2015115353.tif 000031
【図３０】
2015115353.tif 000032
【図３１】
2015115353.tif 000033
【図３２】
2015115353.tif 000034
【図３３】
2015115353.tif 000035
【図３４】
2015115353.tif 000036
【図３５】
2015115353.tif 000037
【図３６】
2015115353.tif 000038