(57)【要約】【課題】第２の制御信号のパルス幅の変動が、半導体チップ間のデータの受け渡しの失敗の原因となることを回避する。【解決手段】コアチップＣＣ０〜ＣＣ３はそれぞれ、制御信号ＤＲＡＯＴＳＶに応答してバスＲＷＢＵＳ＿ＣＯＲＥ上のデータをバスＲＷＢＵＳ＿ＴＳＶＦＩＦＯに供給するＴＳＶＦＩＦＯ４２と、制御信号ＤＲＡＯＴＳＶＯＵＴに応答してバスＲＷＢＵＳ＿ＴＳＶＦＩＦＯ上のデータを出力するＴＳＶバッファ４３と、制御信号ＤＲＡＯＴＳＶと制御信号ＤＲＡＯＴＳＶＯＵＴの位相を比較し、比較の結果を示す位相検知結果信号ＰＤを出力する位相検知回路４８とを有し、インターフェイスチップＩＦは、制御信号ＤＲＡＯＴＳＶＯＵＴを生成するリード制御タイミング調整回路２５と、位相検知結果信号ＰＤに応答して、リード制御タイミング調整回路２５が制御信号ＤＲＡＯＴＳＶＯＵＴを活性化するタイミングを調整する遅延調整回路２４とを有する。【選択図】図７
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【特許請求の範囲】
【請求項１】
第１乃至第３の外部端子と、
第１及び第２のバスと、
前記第１のバスと前記第２のバスの間に設けられ、第１の制御信号に応答して前記第１のバス上のデータを前記第２のバスに供給する回路と、
前記第２のバスと前記第１の外部端子の間に設けられ、前記第２の外部端子を介して供給される第２の制御信号に応答して前記第２のバス上のデータを前記第１の外部端子に供給する第１のバッファと、
前記第１の制御信号と前記第２の制御信号の位相を比較し、比較の結果を示す信号を前記第３の外部端子に供給する位相検知回路と
を備えることを特徴とする半導体チップ。
【請求項２】
第１のリードコマンドを生成する第１のコマンド発生回路と、
前記第１のリードコマンドに応答して前記第１の制御信号を生成する第１の制御回路と
を備えることを特徴とする請求項１に記載の半導体チップ。
【請求項３】
第４乃至第６の外部端子と、
第３の制御信号に応答して前記第４の外部端子に供給される信号を受ける第２のバッファと、
前記第２のバッファに前記第３の制御信号を供給するとともに、前記第５の外部端子に第２の制御信号を供給する第２の制御回路と、
前記第６の外部端子を介して供給される信号に応答して、前記第２の制御回路が前記第２及び第３の制御信号を活性化するタイミングを調整する調整回路と
を備えることを特徴とする半導体チップ。
【請求項４】
第２のリードコマンドを生成する第２のコマンド発生回路をさらに備え、
前記調整回路は、前記第６の外部端子を介して供給される信号に応答して前記第２のリードコマンドを遅延させるよう構成され、
前記第２の制御回路は、前記調整回路を通じて供給される前記第２のリードコマンドに応答して、前記第２及び第３の制御信号を生成するよう構成される
ことを特徴とする請求項３に記載の半導体チップ。
【請求項５】
第１及び第２の半導体チップを備え、
前記第１の半導体チップは、
第１乃至第３の外部端子と、
第１及び第２のバスと、
前記第１のバスと前記第２のバスの間に設けられ、第１の制御信号に応答して前記第１のバス上のデータを前記第２のバスに供給する回路と、
前記第２のバスと前記第１の外部端子の間に設けられ、前記第２の外部端子を介して供給される第２の制御信号に応答して前記第２のバス上のデータを前記第１の外部端子に供給する第１のバッファと、
前記第１の制御信号と前記第２の制御信号の位相を比較し、比較の結果を示す信号を前記第３の外部端子に供給する位相検知回路とを有し、
前記第２の半導体チップは、
それぞれ貫通電極を介して前記第１乃至第３の外部端子に接続される第４乃至第６の外部端子と、
第３の制御信号に応答して前記第４の外部端子に供給される信号を受ける第２のバッファと、
前記第２のバッファに前記第３の制御信号を供給するとともに、前記第５の外部端子に前記第２の制御信号を供給する第２の制御回路と、
前記第６の外部端子を介して供給される信号に応答して、前記第２の制御回路が前記第２及び第３の制御信号を活性化するタイミングを調整する調整回路とを有する
ことを特徴とするシステム。
【請求項６】
前記第１の半導体チップは、
外部から供給されるコマンド信号に基づいて第１のリードコマンドを生成する第１のコマンド発生回路と、
前記第１のリードコマンドに応答して前記第１の制御信号を生成する第１の制御回路とをさらに有し、
前記第２の半導体チップは、前記コマンド信号に基づいて第２のリードコマンドを生成する第２のコマンド発生回路をさらに有し、
前記調整回路は、前記第６の外部端子を介して供給される信号に応答して前記第２のリードコマンドを遅延させるよう構成され、
前記第２の制御回路は、前記調整回路を通じて供給される前記第２のリードコマンドに応答して、前記第２及び第３の制御信号を生成するよう構成される
ことを特徴とする請求項５に記載のシステム。
【請求項７】
前記第２の半導体チップは、
前記第６の外部端子を介して供給される信号に応答して前記調整回路による前記第２のリードコマンドの遅延の大きさの最適値を検出するとともに、検出した最適値を記憶可能に構成された遅延量設定回路と、
所定の信号が活性化されたことに応答して前記遅延量設定回路に前記最適値の検出動作を行わせることにより、前記遅延量設定回路に記憶される前記最適値を更新するデコーダとをさらに有し、
前記調整回路は、前記遅延量設定回路に記憶される前記最適値に基づいて前記第２のリードコマンドを遅延させるよう構成される
ことを特徴とする請求項６に記載のシステム。
【請求項８】
第１及び第２の外部端子と、
第１及び第２のバスと、
前記第１の外部端子と前記第２のバスの間に設けられ、前記第２の外部端子を介して供給される第１の制御信号に応答して前記第１の外部端子に到来したデータを前記第２のバスに供給する回路と、
前記第２のバスと前記第１のバスの間に設けられ、第２の制御信号に応答して前記第２のバス上のデータを前記第１のバスに供給する第１のバッファと、
前記第１の制御信号と前記第２の制御信号の位相を比較する位相検知回路と、
前記第１のバッファに前記第２の制御信号を供給する第１の制御回路と、
前記位相検知回路による比較の結果を示す信号に応答して、前記第１の制御回路が前記第２の制御信号を活性化するタイミングを調整する調整回路と
を備えることを特徴とする半導体チップ。
【請求項９】
第１のライトコマンドを生成する第１のコマンド発生回路をさらに備え、
前記調整回路は、前記位相検知回路による比較の結果を示す信号に応答して前記第１のライトコマンドを遅延させるよう構成され、
前記第１の制御回路は、前記調整回路を通じて供給される前記第１のライトコマンドに応答して、前記第２の制御信号を生成するよう構成される
ことを特徴とする請求項８に記載の半導体チップ。
【請求項１０】
第１及び第２の半導体チップを備え、
前記第１の半導体チップは、
第１及び第２の外部端子と、
第１及び第２のバスと、
前記第１の外部端子と前記第２のバスの間に設けられ、前記第２の外部端子を介して供給される第１の制御信号に応答して前記第１の外部端子に到来したデータを前記第２のバスに供給する回路と、
前記第２のバスと前記第１のバスの間に設けられ、第２の制御信号に応答して前記第２のバス上のデータを前記第１のバスに供給する第１のバッファと、
前記第１の制御信号と前記第２の制御信号の位相を比較する位相検知回路と、
前記第１のバッファに前記第２の制御信号を供給する第１の制御回路と、
前記位相検知回路による比較の結果を示す信号に応答して、前記第１の制御回路が前記第２の制御信号を活性化するタイミングを調整する調整回路とを有し、
前記第２の半導体チップは、
それぞれ貫通電極を介して前記第１及び第２の外部端子に接続される第５及び第６の外部端子と、
第３の制御信号に応答して前記第５の外部端子にデータを供給する第２のバッファと、
前記第２のバッファに前記第３の制御信号を供給するとともに、前記第６の外部端子に前記第１の制御信号を供給する第２の制御回路とを有する
ことを特徴とするシステム。
【請求項１１】
前記第１の半導体チップは、外部から供給されるコマンド信号に基づいて第１のリードコマンドを生成する第１のコマンド発生回路をさらに有し、
前記調整回路は、前記位相検知回路による比較の結果を示す信号に応答して前記第１のライトコマンドを遅延させるよう構成され、
前記第１の制御回路は、前記調整回路を通じて供給される前記第１のライトコマンドに応答して、前記第２の制御信号を生成するよう構成される
ことを特徴とする請求項１０に記載のシステム。
【請求項１２】
前記第２の半導体チップは、
第２のライトコマンドを生成する第２のコマンド発生回路と、
前記第２のライトコマンドに応答して前記第３の制御信号を生成する第２の制御回路と
を備えることを特徴とする請求項１０又は１１に記載のシステム。
【請求項１３】
前記第１の半導体チップは、第３及び第４の外部端子をさらに有し、
前記第２の半導体チップは、
それぞれ貫通電極を介して前記第３及び第４の外部端子に接続される第７及び第８の外部端子と、
前記第７の外部端子を介して供給される信号をラッチするとともに、ラッチしている信号を前記第８の外部端子に供給するラッチ回路とをさらに有し、
前記調整回路は、前記第４の外部端子を介して供給される信号に応答して、前記第１の制御回路が前記第２の制御信号を活性化するタイミングを調整するよう構成される
ことを特徴とする請求項１０乃至１２のいずれか一項に記載のシステム。
【請求項１４】
前記第２の半導体チップは、
前記位相検知回路による比較の結果を示す信号に基づいて前記調整回路による前記第１のライトコマンドの遅延の大きさの最適値を検出するとともに、検出した最適値を記憶可能に構成された遅延量設定回路と、
所定の信号が活性化されたことに応答して前記遅延量設定回路に前記最適値の検出動作を行わせることにより、前記遅延量設定回路に記憶される前記最適値を更新するデコーダとをさらに有し、
前記調整回路は、前記遅延量設定回路に記憶される前記最適値に基づいて前記第１のライトコマンドを遅延させるよう構成される
ことを特徴とする請求項１１乃至１３のいずれか一項に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体チップ及びシステムに関し、特に、インターフェース機能を有するフロントエンド部とメモリコアを含むバックエンド部とがそれぞれ別個の半導体チップに集積されてなるシステムと、該システムを構成する半導体チップとに関する。
【背景技術】
【０００２】
外部とのインターフェースを行う機能（フロントエンド部）が集積されたインターフェイスチップと、フロントエンド部が省略されてメモリコア（バックエンド部）のみが集積されたコアチップとを積層することにより、大容量かつ高速動作を実現する半導体装置（システム）が知られている。この種の半導体装置では、リード動作やライト動作の際、コアチップとインターフェイスチップの間でデータの受け渡しをする必要があるので、事前に、タイミングを合わせるための調整処理が行われる。特許文献１には、そのような調整処理の例が開示されている。
【０００３】
上記調整処理の一例について、詳しく説明する。まず前提として、この例によるデータ出力側の半導体チップ及びデータ受領側の半導体チップは、外部から供給されるコマンドに応じて、それぞれパルス信号である第１及び第２の制御信号を生成するように構成される。また、データ出力側の半導体チップは、第１の制御信号の活性化タイミングでデータの出力を開始し、その後所定時間にわたってデータの出力を継続するよう構成される。一方、データ受領側の半導体チップは、第２の制御信号が活性化している間にデータの受領を行うよう構成される。したがって、データ出力側の半導体チップがデータの出力を継続している期間内に第２の制御信号の非活性化タイミングが到来することが、データの受け渡しに成功する条件となる。しかしながら実際には、第２の制御信号の非活性化タイミングが上記期間の開始よりも前に到来してしまう場合があり、その場合にはデータの受け渡しに失敗することとなる。
【０００４】
そこで、上記調整処理では、インターフェイスチップとコアチップを積層した後、出荷する前の段階で、第２の制御信号の活性化タイミングを遅らせながら、繰り返しテストデータの受け渡しを行うようにしている。こうすることで、初めはデータの受け渡しに失敗していても、やがてデータの受け渡しに成功するようになるので、データの受け渡しに成功するようになった活性化タイミング（コマンドを受けてから第２の制御信号を活性化するまでの時間）を、第２の制御信号の生成回路に設けられるヒューズ回路に書き込む。これ以降、第２の制御信号の生成はこのヒューズ回路に書き込まれた活性化タイミングに基づいて行われることになり、したがって、データの受け渡しが正常に行われるようになる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１３−２０６２５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記調整処理には、第２の制御信号のパルス幅に変動が発生すると、データの受け渡しに失敗する場合が生ずるという問題がある。すなわち、上記調整処理は、データの受け渡しが成功するような第２の制御信号の活性化タイミングを検出するというものであるが、上記したように、データの受け渡しが成功するために必要な条件は、データ出力側の半導体チップがデータの出力を継続している期間内に第２の制御信号の非活性化タイミングが到来することである。第２の制御信号のパルス幅が不変である場合には、活性化タイミングを決定することで非活性タイミングも決定されることになるが、第２の制御信号のパルス幅が変動する場合には、活性化タイミングを決定しても非活性タイミングは決まらない。第２の制御信号のパルス幅が短くなる方向に変動すると、その分、第２の制御信号の非活性タイミングが早く到来することになるので、データの受け渡しに失敗してしまうのである。
【課題を解決するための手段】
【０００７】
本発明の一側面による半導体チップは、第１乃至第３の外部端子と、第１及び第２のバスと、前記第１のバスと前記第２のバスの間に設けられ、第１の制御信号に応答して前記第１のバス上のデータを前記第２のバスに供給する回路と、前記第２のバスと前記第１の外部端子の間に設けられ、前記第２の外部端子を介して供給される第２の制御信号に応答して前記第２のバス上のデータを前記第１の外部端子に供給する第１のバッファと、前記第１の制御信号と前記第２の制御信号の位相を比較し、比較の結果を示す信号を前記第３の外部端子に供給する位相検知回路とを備えることを特徴とする。
【０００８】
本発明の他の一側面による半導体チップは、第４乃至第６の外部端子と、第３の制御信号に応答して前記第４の外部端子に供給される信号を受ける第２のバッファと、前記第２のバッファに前記第３の制御信号を供給するとともに、前記第５の外部端子に第２の制御信号を供給する第２の制御回路と、前記第６の外部端子を介して供給される信号に応答して、前記第２の制御回路が前記第２及び第３の制御信号を活性化するタイミングを調整する調整回路とを備えることを特徴とする。
【０００９】
本発明のさらに他の一側面による半導体チップは、第１及び第２の外部端子と、第１及び第２のバスと、前記第１の外部端子と前記第２のバスの間に設けられ、前記第２の外部端子を介して供給される第１の制御信号に応答して前記第１の外部端子に到来したデータを前記第２のバスに供給する回路と、前記第２のバスと前記第１のバスの間に設けられ、第２の制御信号に応答して前記第２のバス上のデータを前記第１のバスに供給する第１のバッファと、前記第１の制御信号と前記第２の制御信号の位相を比較する位相検知回路と、前記第１のバッファに前記第２の制御信号を供給する第１の制御回路と、前記位相検知回路による比較の結果を示す信号に応答して、前記第１の制御回路が前記第２の制御信号を活性化するタイミングを調整する調整回路とを備えることを特徴とする。
【００１０】
本発明の一側面によるシステムは、第１及び第２の半導体チップを備え、前記第１の半導体チップは、第１乃至第３の外部端子と、第１及び第２のバスと、前記第１のバスと前記第２のバスの間に設けられ、第１の制御信号に応答して前記第１のバス上のデータを前記第２のバスに供給する回路と、前記第２のバスと前記第１の外部端子の間に設けられ、前記第２の外部端子を介して供給される第２の制御信号に応答して前記第２のバス上のデータを前記第１の外部端子に供給する第１のバッファと、前記第１の制御信号と前記第２の制御信号の位相を比較し、比較の結果を示す信号を前記第３の外部端子に供給する位相検知回路とを有し、前記第２の半導体チップは、それぞれ貫通電極を介して前記第１乃至第３の外部端子に接続される第４乃至第６の外部端子と、第３の制御信号に応答して前記第４の外部端子に供給される信号を受ける第２のバッファと、前記第２のバッファに前記第３の制御信号を供給するとともに、前記第５の外部端子に前記第２の制御信号を供給する第２の制御回路と、前記第６の外部端子を介して供給される信号に応答して、前記第２の制御回路が前記第２及び第３の制御信号を活性化するタイミングを調整する調整回路とを有することを特徴とする。
【００１１】
本発明の他の一側面によるシステムは、第１及び第２の半導体チップを備え、前記第１の半導体チップは、第１及び第２の外部端子と、第１及び第２のバスと、前記第１の外部端子と前記第２のバスの間に設けられ、前記第２の外部端子を介して供給される第１の制御信号に応答して前記第１の外部端子に到来したデータを前記第２のバスに供給する回路と、前記第２のバスと前記第１のバスの間に設けられ、第２の制御信号に応答して前記第２のバス上のデータを前記第１のバスに供給する第１のバッファと、前記第１の制御信号と前記第２の制御信号の位相を比較する位相検知回路と、前記第１のバッファに前記第２の制御信号を供給する第１の制御回路と、前記位相検知回路による比較の結果を示す信号に応答して、前記第１の制御回路が前記第２の制御信号を活性化するタイミングを調整する調整回路とを有し、前記第２の半導体チップは、それぞれ貫通電極を介して前記第１及び第２の外部端子に接続される第５及び第６の外部端子と、第３の制御信号に応答して前記第５の外部端子にデータを供給する第２のバッファと、前記第２のバッファに前記第３の制御信号を供給するとともに、前記第６の外部端子に前記第１の制御信号を供給する第２の制御回路とを有することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、第２の制御信号のパルス幅の変動が、半導体チップ間のデータの受け渡しの失敗の原因となることを回避できる。
【図面の簡単な説明】
【００１３】
【図１】本発明の好ましい実施の形態による半導体装置１０の構造を説明するための模式的な断面図である。
【図２】図１に示した貫通電極ＴＳＶの一種である貫通電極ＴＳＶ１の構造を示す断面図である。
【図３】図１に示した貫通電極ＴＳＶの一種である貫通電極ＴＳＶ２の構造を示す断面図である。
【図４】図１に示した貫通電極ＴＳＶの一種である貫通電極ＴＳＶ２の構造の変形例を示す断面図である。
【図５】図１に示した表面バンプＦＢａの構造を示す断面図である。
【図６】本発明の好ましい実施の形態による半導体装置１０と外部のメモリコントローラ１との接続関係を示す図である。
【図７】本発明の好ましい第１の実施の形態による半導体装置１０の構成のうち、リード動作に関する構成を示すブロック図である。
【図８】本発明の好ましい第１の実施の形態による半導体装置１０の構成のうち、ライト動作に関する構成を示すブロック図である。
【図９】（ａ）は、図７に示した位相検知回路４８の内部構成を示す図であり、（ｂ）は、図８に示した位相検知回路７９の内部構成を示す図である。
【図１０】本発明の好ましい第１の実施の形態に関し、リード動作に関わる各信号の動作タイミングを示す図であり、（ａ）は低周波数動作のケースを、（ｂ）は高周波数動作のケースをそれぞれ示している。
【図１１】本発明の好ましい第１の実施の形態に関し、ライト動作に関わる各信号の動作タイミングを示す図であり、（ａ）は低周波数動作のケースを、（ｂ）は高周波数動作のケースをそれぞれ示している。
【図１２】（ａ）は、図７に示した遅延量設定回路３０の内部構成を示す図であり、（ｂ）は、図８に示した遅延量設定回路６０の内部構成を示す図である。
【図１３】本発明の好ましい第２の実施の形態による半導体装置１０の構成を示すブロック図である。
【図１４】本発明の好ましい第２の実施の形態に関して、図１２（ａ）に示した記憶回路３０ｃに記憶される遅延量の更新動作に関わる各信号の動作タイミングを示す図である。
【図１５】本発明の好ましい第２の実施の形態に関して、図１２（ａ）に示した記憶回路３０ｃに記憶される遅延量の更新動作に関わる各信号の動作タイミングを示す図である。
【図１６】本発明の好ましい第２の実施の形態に関して、図１２（ａ）に示した記憶回路３０ｃに記憶される遅延量の更新動作に関わる各信号の動作タイミングを示す図である。
【図１７】本発明の好ましい第２の実施の形態に関して、図１２（ａ）に示した記憶回路３０ｃに記憶される遅延量の更新動作に関わる各信号の動作タイミングを示す図である。
【発明を実施するための形態】
【００１４】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１５】
図１は、本発明の好ましい実施の形態による半導体装置１０の構造を説明するための模式的な断面図である。
【００１６】
図１に示すように、本実施の形態による半導体装置１０は、互いに同一の機能を有し、同一の製造マスクを用いて製作された４枚のコアチップＣＣ０〜ＣＣ３と、コアチップＣＣ０〜ＣＣ３とは異なる製造マスクを用いて製作された１枚のインターフェイスチップＩＦと、１枚のインターポーザＩＰとが積層された構造を有している。コアチップＣＣ０〜ＣＣ３及びインターフェイスチップＩＦはシリコン基板を用いた半導体チップであり、インターポーザＩＰ上にフェースダウン方式で積層されている。フェースダウン方式とは、トランジスタなどの電子回路が形成された主面が下向き、つまり主面がインターポーザＩＰ側を向くように半導体チップを搭載する方式を指す。
【００１７】
ただし、本発明による半導体装置がこれに限定されるものではなく、各半導体チップをフェースアップ方式で積層しても構わない。フェースアップ方式とは、トランジスタなどの電子回路が形成された主面が上向き、つまり主面がインターポーザＩＰとは反対側を向くように半導体チップを搭載する方式を指す。さらには、フェースダウン方式で積層された半導体チップとフェースアップ方式で積層された半導体チップとが混在していても構わない。
【００１８】
これら半導体チップのうち、最上層に位置するコアチップＣＣ０を除く、コアチップＣＣ１〜ＣＣ３及びインターフェイスチップＩＦには、いずれもシリコン基板を貫通する多数の貫通電極ＴＳＶ(Through Silicon Via)が設けられている。積層方向から見た平面視で貫通電極ＴＳＶと重なる位置には、チップの主面側に表面バンプＦＢが設けられ、チップの裏面側には裏面バンプＢＢが設けられている。下層に位置する半導体チップの裏面バンプＢＢは、上層に位置する半導体チップの表面バンプＦＢに接合されており、これによって上下に隣接する半導体チップが電気的に接続されている。
【００１９】
本実施の形態において最上層のコアチップＣＣ０に貫通電極ＴＳＶが設けられていないのは、フェースダウン方式で積層されているため、コアチップＣＣ０の裏面側にバンプ電極を形成する必要がないからである。このように最上層のコアチップＣＣ０に貫通電極ＴＳＶを設けない場合、他のコアチップＣＣ１〜ＣＣ３よりも最上層のコアチップＣＣ０の厚みを厚くすることが可能となるため、コアチップＣＣ０の機械的強度を高めることが可能となる。ただし、本発明において最上層のコアチップＣＣ０に貫通電極ＴＳＶを設けても構わない。この場合、全てのコアチップＣＣ０〜ＣＣ３を同一の工程で作製することが可能となる。
【００２０】
コアチップＣＣ０〜ＣＣ３は、単体で動作する通常のＳＤＲＡＭ(Synchronous Dynamic Random Access Memory)に含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部が削除された半導体チップである。言い換えれば、バックエンド部に属する回路ブロックのみが集積されたメモリチップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路や、データの入出力タイミングを制御するＤＬＬ(Delay Locked Loop)回路などが挙げられる。
【００２１】
一方、インターフェイスチップＩＦは、単体で動作する通常のＳＤＲＡＭに含まれる回路ブロックのうち、フロントエンド部のみが集積された半導体チップである。インターフェイスチップＩＦは、４枚のコアチップＣＣ０〜ＣＣ３に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェイスチップＩＦを介して行われ、データの入出力もインターフェイスチップＩＦを介して行われる。
【００２２】
インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。インターポーザＩＰは、半導体装置１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザＩＰの上面ＩＰａに形成された基板電極９１をスルーホール電極９２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層９３によって、外部端子ＳＢのピッチを拡大している。インターポーザＩＰの上面ＩＰａのうち、基板電極９１が形成されていない部分はレジスト９０ａによって覆われている。また、インターポーザＩＰの裏面ＩＰｂのうち、外部端子ＳＢが形成されていない部分はレジスト９０ｂによって覆われている。図１には、５個の外部端子ＳＢのみを図示しているが、実際にはより多くの外部端子が設けられる。外部端子ＳＢのレイアウトは、規格により定められたＳＤＲＡＭにおけるそれと同じである。したがって、外部のコントローラから見れば、半導体装置１０は１個のＳＤＲＡＭとして機能する。
【００２３】
積層されたコアチップＣＣ０〜ＣＣ３及びインターフェイスチップＩＦの隙間には、アンダーフィル９４が充填され、これによって機械的強度が確保されている。インターポーザＩＰとインターフェイスチップＩＦとの隙間には、ＮＣＰ(Non-Conductive Paste)９５が充填される。パッケージ全体はモールドレジン９６によって被覆されている。これにより、各チップが物理的に保護される。
【００２４】
コアチップＣＣ１〜ＣＣ３及びインターフェイスチップＩＦに設けられた貫通電極ＴＳＶは、チップサイズの増加を抑える為、加工可能な最小ピッチ又はそれよりもやや広いピッチＰ０で配列されている。ピッチＰ０の値は例えば４０〜５０μｍ程度である。一方、インターポーザＩＰ上に設けられた基板電極９１は、インターポーザＩＰの配線ルールで許容される最小ピッチ又はそれよりもやや広いピッチＰ１（＞Ｐ０）で配列されている。ピッチＰ１の値は例えば７５〜１５０μｍ程度である。特に限定されるものではないが、Ｐ１＝Ｐ０×２とすることが好ましい。図１においては、コアチップＣＣ１〜ＣＣ３及びインターフェイスチップＩＦのそれぞれにＴ１列〜Ｔ８列に配置された８つの貫通電極ＴＳＶを図示し、インターフェイスチップＩＦにＴ１列及びＴ８列〜Ｔ１２列に配置された６つの表面バンプＦＢを図示しているが、実際にはより多くの貫通電極ＴＳＶ及び表面バンプＦＢが設けられる。図１に示すように、インターフェイスチップＩＦに設けられた表面バンプＦＢには、インターポーザＩＰ上の基板電極９１に接合されるものと、インターポーザＩＰ上の基板電極９１に接合されないものとが含まれる。
【００２５】
コアチップＣＣ１〜ＣＣ３に設けられた貫通電極ＴＳＶの大部分は、平面視で同じ位置に設けられた表面バンプＦＢ及び裏面バンプＢＢと接続されている。本実施の形態においては、この種の貫通電極ＴＳＶを貫通電極ＴＳＶ１と表記する。図１に示すＴ１列〜Ｔ８列に属する貫通電極ＴＳＶは、いずれも貫通電極ＴＳＶ１である。
【００２６】
一方、インターフェイスチップＩＦに設けられた貫通電極ＴＳＶの大部分は、平面視で同じ位置に設けられた裏面バンプＢＢと接続される一方、平面視で同じ位置に設けられた表面バンプＦＢには接続されていない。本実施の形態においては、この種の貫通電極ＴＳＶを貫通電極ＴＳＶ２と表記する。図１では、インターフェイスチップＩＦに設けられた複数の貫通電極ＴＳＶのうちＴ２列〜Ｔ７列のものが貫通電極ＴＳＶ２である。
【００２７】
図２及び図３はそれぞれ、貫通電極ＴＳＶ１，ＴＳＶ２の構造を示す断面図である。
【００２８】
図２に示すように、貫通電極ＴＳＶ１は、シリコン基板８０、シリコン基板８０の表面に設けられた層間絶縁膜８１、及びシリコン基板８０の裏面に設けられたパッシベーション膜８３を貫通して設けられている。特に限定されるものではないが、貫通電極ＴＳＶ１はＣｕ（銅）からなる。シリコン基板８０の表面（図２では上側の表面）は、トランジスタなどのデバイスが形成されるデバイス形成面である。貫通電極ＴＳＶ１の周囲には絶縁リング８２が設けられており、これによって、貫通電極ＴＳＶ１とトランジスタ領域との絶縁が確保される。図２に示す例では絶縁リング８２が二重に設けられており、これによって貫通電極ＴＳＶ１とシリコン基板８０との間の静電容量が低減されている。なお、絶縁リング８２は、二重ではなく一重であっても構わない。
【００２９】
シリコン基板８０の裏面側における貫通電極ＴＳＶ１の端部は、裏面バンプＢＢで覆われている。裏面バンプＢＢは、図１に示すように、コアチップＣＣ１〜ＣＣ３においては上層のコアチップＣＣ０〜ＣＣ２に設けられた表面バンプＦＢと接し、インターフェイスチップＩＦにおいてはコアチップＣＣ３に設けられた表面バンプＦＢと接する。特に限定されるものではないが、裏面バンプＢＢは、貫通電極ＴＳＶ１の表面を覆うＳｎＡｇ半田からなる。
【００３０】
シリコン基板８０の表面には、上述した層間絶縁膜８１を含む５層分の絶縁層が形成される。最上層は、パッシベーション膜８４である。パッシベーション膜８４を除く各層の表面には、シリコン基板８０の表面に近い側から順に配線層Ｌ１〜Ｌ４が形成される。配線層Ｌ１〜Ｌ４はそれぞれパッドＭ１〜Ｍ４を含んで構成される。このうちパッドＭ１は、貫通電極ＴＳＶ１のシリコン基板８０の表面側における端部と接触している。また、層間絶縁膜８１及びパッシベーション膜８４を除く各層には、シリコン基板８０の表面に近い側から順に各複数のスルーホール電極ＴＨ１〜ＴＨ３が設けられ、これによってパッドＭ１〜Ｍ４は互いに接続されている。
【００３１】
表面バンプＦＢは、パッシベーション膜８４を貫通するピラー部８６を通じて、パッドＭ４に接続される。したがって、表面バンプＦＢは、ピラー部８６、パッドＭ１〜Ｍ４、及びスルーホール電極ＴＨ１〜ＴＨ３を介して、貫通電極ＴＳＶ１の端部に接続される。表面バンプＦＢは、図１に示すように、コアチップＣＣ１〜ＣＣ３においては下層のコアチップＣＣ２，ＣＣ３及びインターフェイスチップＩＦに設けられた裏面バンプＢＢと接し、インターフェイスチップＩＦにおいてはインターポーザＩＰ上の基板電極９１と接する。特に限定されるものではないが、表面バンプＦＢはＣｕ（銅）からなるピラー部８６を有している。ピラー部８６の表面は、Ｎｉ（ニッケル）とＡｕ（金）の積層構造を有している。表面バンプＦＢ及び裏面バンプＢＢの径は約２０μｍ程度である。
【００３２】
パッシベーション膜８４の表面は、表面バンプＦＢが形成された領域を除いてポリイミド膜８５で覆われている。尚、図示しない内部回路との接続は、配線層Ｌ１〜Ｌ３に設けられたパッドＭ１〜Ｍ３から引き出される内部配線（図示せず）を介して行われる。
【００３３】
このように、貫通電極ＴＳＶ１は、同一チップに関して平面視で同じ位置に設けられた表面バンプＦＢ及び裏面バンプＢＢと接続されている。
【００３４】
これに対し、貫通電極ＴＳＶ２では、図３に示すように、同じ平面位置にあるパッドＭ２とパッドＭ３を接続するスルーホール電極ＴＨ２が設けられない。このため、同じ平面位置にある表面バンプＦＢと裏面バンプＢＢとは短絡されない。その他の点では、貫通電極ＴＳＶ２と貫通電極ＴＳＶ１とは同じ構造を有している。
【００３５】
図４は、貫通電極ＴＳＶ２の構造の変形例を示す断面図である。図１のＴ２列〜Ｔ７列に示された貫通電極ＴＳＶ２の表面バンプＦＢは、インターポーザＩＰ上の基板電極９１に接合されていない。このような場合、図４に示す変形例のように、表面バンプＦＢを設けないこととしてもよい。
【００３６】
インターフェイスチップＩＦに設けられる貫通電極ＴＳＶ２は、図１のＴ２列〜Ｔ７列に示すように、各コアチップＣＣ１〜ＣＣ３に設けられる貫通電極ＴＳＶ１とともに、インターフェイスチップＩＦと各コアチップＣＣ１〜ＣＣ３とに共通に接続される信号パスを構成する。この信号パスを通じてインターフェイスチップＩＦが出力する信号は、各コアチップＣＣ０〜ＣＣ３に共通に入力される。また、この信号パスを通じて各コアチップＣＣ１〜ＣＣ３が出力する信号は、ワイヤードオアされてインターフェイスチップＩＦに入力される。こうして入出力される信号には、コマンド信号、アドレス信号、データ信号などが含まれる。なお、各チップにおいては、パッドＭ１〜Ｍ４を通じて、図示しない内部回路への信号の入出力が行われる。
【００３７】
一方、インターフェイスチップＩＦに設けられる貫通電極ＴＳＶ１も、図１のＴ１列及びＴ８列に示すように、各コアチップＣＣ１〜ＣＣ３に設けられる貫通電極ＴＳＶ１とともに、インターフェイスチップＩＦと各コアチップＣＣ１〜ＣＣ３とに共通に接続される信号パスを構成する。この信号パスは外部端子ＳＢに直接接続され、主に電源電位を供給する用途で用いられる。
【００３８】
なお、図１には示していないが、図３に示した構造の貫通電極ＴＳＶ２は、コアチップＣＣ１〜ＣＣ３においても一部使用される。コアチップＣＣ１〜ＣＣ３に設けられた貫通電極ＴＳＶ２は、各コアチップＣＣ０〜ＣＣ３に設けられた図示しない内部回路に所定の情報を順次転送したり、固有の情報を入力したりするために用いられる。このような情報としては、チップアドレス情報や、不良チップ情報などが挙げられる。
【００３９】
インターフェイスチップＩＦには、同じ平面位置に貫通電極ＴＳＶが設けられていない表面バンプＦＢａも設けられる。図１では、インターフェイスチップＩＦに設けられた複数の貫通電極ＴＳＶのうちＴ９列〜Ｔ１２列に、この種の表面バンプＦＢａが設けられている。
【００４０】
図５は、表面バンプＦＢａの構造を示す断面図である。
【００４１】
図５に示すように、インターフェイスチップＩＦに設けられる表面バンプＦＢａはパッドＭ４，Ｍ３に接続されているが、その下方にはパッドＭ２，Ｍ１、貫通電極ＴＳＶ及び裏面バンプＢＢが設けられていない。パッドＭ４，Ｍ３は、図示しないインターフェイスチップＩＦ内のロジック回路などに接続される。
【００４２】
以上、半導体装置１０の構造について説明した。次に、半導体装置１０の具体的な回路構成について説明する。
【００４３】
初めに、図６は、半導体装置１０と外部のメモリコントローラ１との接続関係を示す図である。同図に示すように、メモリコントローラ１は、インターフェイスチップＩＦを介して、各コアチップＣＣ０〜ＣＣ３に接続される。メモリコントローラ１と半導体装置１０との間では、いわゆるライトレベリング及びリードレベリングが行われる。一方、インターフェイスチップＩＦと各コアチップＣＣ０〜ＣＣ３との間では、本発明にかかるデータ入出力のタイミング調整が行われる。
【００４４】
次に、図７及び図８は、本発明の好ましい第１の実施の形態による半導体装置１０の構成を示すブロック図である。図７は、メモリセルからリードデータＤＱを読み出す動作（リード動作）に関する構成を、図８は、メモリセルに対してライトデータＤＱを書き込む動作（ライト動作）に関する構成を、それぞれ示している。
【００４５】
図７及び図８に示すように、インターポーザＩＰに設けられた外部端子には、クロック端子１１、コマンド端子１２、データ入出力端子１３が含まれている。その他、アドレス端子、データストローブ端子、キャリブレーション端子、電源端子なども設けられているが、これらについては図示を省略してある。これら外部端子のうち、電源端子を除く全ての外部端子はインターフェイスチップＩＦ内の内部回路に接続されており、コアチップＣＣ０〜ＣＣ３内の内部回路には直接接続されない。
【００４６】
また、インターフェイスチップＩＦは外部端子Ｕ１〜Ｕ９を有して構成され、各コアチップＣＣ０〜ＣＣ３はそれぞれ外部端子Ｓ１〜Ｓ９を有して構成される。外部端子Ｕ１〜Ｕ９はそれぞれ、図２に示した貫通電極ＴＳＶ１を介して、各コアチップＣＣ０〜ＣＣ３の外部端子Ｓ１〜Ｓ９と接続される。つまり、半導体装置１０は、外部端子Ｕ１〜Ｕ９ごとに、貫通電極ＴＳＶ１を含む信号パスを備えて構成される。
【００４７】
クロック端子１１は外部クロック信号ＣＬＫが供給される端子であり、供給された外部クロック信号ＣＬＫはクロック生成回路１５に供給される。クロック生成回路１５は内部クロック信号ＩＣＬＫを生成する回路であり、生成された内部クロック信号ＩＣＬＫは、インターフェイスチップＩＦ内の各種回路ブロックに供給されるとともに、外部端子Ｓ１，Ｕ１を含む信号パスを通じて、各コアチップＣＣ０〜ＣＣ３内の各種回路ブロックに供給される。
【００４８】
コマンド端子１２は、ロウアドレスストローブ信号、カラムアドレスストローブ信号、ライトイネーブル信号、スライス選択信号、クロックイネーブル信号などからなるコマンド信号ＣＭＤが供給される端子である。これらのコマンド信号ＣＭＤは、インターフェイスチップＩＦのコマンド発生回路２３及び各コアチップＣＣ０〜ＣＣ３のコマンド発生回路４４に供給される。コマンド発生回路４４へは、コマンド発生回路２３から外部端子Ｓ２，Ｕ２を含む信号パスを経由して供給される。
【００４９】
コマンド発生回路２３，４４は、コマンド端子１２から入力されたコマンド信号ＣＭＤをデコードすることによって、各種内部コマンドを生成する回路である。コマンド信号ＣＭＤには、アクトコマンド、リードコマンド、ライトコマンド、プリチャージコマンド、ＭＲＳ(Mode register Set)コマンドなどが含まれる。コマンド信号ＣＭＤがリードコマンドを示している場合、コマンド発生回路２３，４４はそれぞれ内部リードコマンドＲＤを生成する。コマンド発生回路２３が生成した内部リードコマンドＲＤは、遅延調整回路２４を経て、インターフェイスチップＩＦに設けられるリード制御タイミング調整回路２５に供給される。また、コマンド発生回路４４が生成した内部リードコマンドＲＤは、同一コアチップ内のリード制御タイミング調整回路４５に供給される。一方、コマンド信号ＣＭＤがライトコマンドを示している場合、コマンド発生回路２３，４４はそれぞれ内部ライトコマンドＷＲを生成する。コマンド発生回路２３が生成した内部ライトコマンドＷＲは、インターフェイスチップＩＦに設けられるライト制御タイミング調整回路５４に供給される。また、コマンド発生回路４４が生成した内部ライトコマンドＷＲは、遅延調整回路７５を経て、同一コアチップ内のライト制御タイミング調整回路７６に供給される。
【００５０】
ＭＲＳコマンドは、図示しないモードレジスタに情報を設定するためのコマンドである。ＭＲＳコマンドによって設定される情報に基づいてモードレジスタが出力する信号には、リード用テストエントリ信号ＴＥＲ、ライト用テストエントリ信号ＴＥＷ、結果ラッチ信号ＲＬ、コードラッチ信号ＣＬ、及びテスト終了フラグ信号ＴＥＦが含まれる。
【００５１】
図７に示すリード制御タイミング調整回路２５，４５はそれぞれ、内部リードコマンドＲＤに応じて（コマンド端子１２にリードコマンドが供給されたタイミングに応じて）、いずれもパルス信号である各種の制御信号を生成する回路である。リード制御タイミング調整回路２５が生成する制御信号には、図７に示すように、制御信号ＤＲＡＯＴＳＶＯＵＴ、制御信号ＤＲＷＢＳＬＴＣＨ、制御信号ＤＲＡＯＤＴが含まれる。また、リード制御タイミング調整回路４５が生成する制御信号には、制御信号ＤＲＡＥ、制御信号ＤＲＡＯ、及び制御信号ＤＲＡＯＴＳＶが含まれる。
【００５２】
リード制御タイミング調整回路４５が生成する制御信号ＤＲＡＥ，ＤＲＡＯ，ＤＲＡＯＴＳＶはそれぞれ、制御信号セレクタ回路４６により、同一コアチップ内のメインアンプ４０、ＲＷＢＵＳバッファ４１、及びＴＳＶＦＩＦＯ４２に供給される。また、リード制御タイミング調整回路２５が生成する各制御信号のうち制御信号ＤＲＷＢＳＬＴＣＨ，ＤＲＡＯＤＴはそれぞれ、制御信号セレクタ回路２６により、インターフェイスチップＩＦ内のＴＳＶバッファ２０及びＲＷＢＵＳバッファ２１に供給される。一方、制御信号ＤＲＡＯＴＳＶＯＵＴは、制御信号セレクタ回路２６及び外部端子Ｓ４，Ｕ４を含む信号パスを介して各コアチップＣＣ０〜ＣＣ３内のＴＳＶセレクタ回路４７に送られ、ＴＳＶセレクタ回路４７によってＴＳＶバッファ４３に供給される。
【００５３】
図８に示すライト制御タイミング調整回路５４，７６はそれぞれ、内部ライトコマンドＷＲに応じて（コマンド端子１２にライトコマンドが供給されたタイミングに応じて）、いずれもパルス信号である各種の制御信号を生成する回路である。ライト制御タイミング調整回路５４が生成する制御信号には、制御信号ＤＷＣＬＫＤＴ、制御信号ＤＷＣＬＫＴＳＶ、及び制御信号ＤＷＣＬＫＴＳＶＩＮが含まれる。また、ライト制御タイミング調整回路７６が生成する制御信号には、制御信号ＤＷＣＬＫＴＳＶＯＵＴ、制御信号ＤＷＣＬＫ＿ＣＯＲＥ、及び制御信号ＤＷＡＥが含まれる。
【００５４】
ライト制御タイミング調整回路５４が生成する各制御信号のうち制御信号ＤＷＣＬＫＤＴ，ＤＷＣＬＫＴＳＶはそれぞれ、制御信号セレクタ回路５５により、インターフェイスチップＩＦ内のＲＷＢＵＳバッファ５１及びＴＳＶバッファ５２に供給される。一方、制御信号ＤＷＣＬＫＴＳＶＩＮは、制御信号セレクタ回路５５及び外部端子Ｓ７，Ｕ７を含む信号パスを介して各コアチップＣＣ０〜ＣＣ３内のＴＳＶセレクタ回路７８に送られ、ＴＳＶセレクタ回路７８によってＴＳＶＦＩＦＯ７０に供給される。また、ライト制御タイミング調整回路７６が生成する制御信号ＤＷＣＬＫＴＳＶＯＵＴ，ＤＷＣＬＫ＿ＣＯＲＥ，ＤＷＡＥはそれぞれ、制御信号セレクタ回路７７により、同一コアチップ内のＴＳＶバッファ７１、ＲＷＢＵＳバッファ７２、及びライトアンプ７３に供給される。
【００５５】
なお、リード制御タイミング調整回路２５及びライト制御タイミング調整回路５４はそれぞれ、各コアチップＣＣ０〜ＣＣ３に共通に設けられる。したがって、制御信号ＤＲＡＯＴＳＶＯＵＴ，ＤＲＷＢＳＬＴＣＨ，ＤＲＡＯＤＴ，ＤＷＣＬＫＤＴ，ＤＷＣＬＫＴＳＶ，ＤＷＣＬＫＴＳＶＩＮも各コアチップＣＣ０〜ＣＣ３に共通であり、インターフェイスチップＩＦは、コアチップＣＣ０〜ＣＣ３ごとに異なるタイミングで、リードデータＤＱ及びライトデータＤＱの入出力を行えるようには構成されていない。
【００５６】
上述した各制御信号のうち制御信号ＤＲＡＯＴＳＶ，ＤＲＡＯＴＳＶＯＵＴは、図７に示す位相検知回路４８にも供給される。また、制御信号ＤＷＣＬＫＴＳＶＩＮ，ＤＷＣＬＫＴＳＶＯＵＴは、図８に示す位相検知回路７９にも供給される。
【００５７】
位相検知回路４８，７９はそれぞれ、入力される２つの制御信号の位相を比較し、比較の結果を示す位相検知結果信号ＰＤを出力する回路である。位相検知回路４８が出力した位相検知結果信号ＰＤは、外部端子Ｓ５，Ｕ５を含む信号パスを介して、インターフェイスチップＩＦ内の遅延量設定回路３０に供給される。遅延量設定回路３０は、各コアチップＣＣ０〜ＣＣ３に共通に設けられる回路であり、各コアチップの位相検知回路４８が出力した位相検知結果信号ＰＤは、ワイヤードオアされて遅延量設定回路３０に供給される。一方、位相検知回路７９が出力した位相検知結果信号ＰＤは、外部端子Ｓ８，Ｕ８を含む信号パスを介して、インターフェイスチップＩＦ内の遅延量設定回路６０に供給される。遅延量設定回路６０も、各コアチップＣＣ０〜ＣＣ３に共通に設けられる回路であり、各コアチップの位相検知回路７９が出力した位相検知結果信号ＰＤは、ワイヤードオアされて遅延量設定回路６０に供給される。
【００５８】
図９（ａ）（ｂ）はそれぞれ、位相検知回路４８，７９の内部構成を示す図である。これらの図に示すように、位相検知回路４８はＤ型フリップフロップ回路４８ａ〜４８ｃを、位相検知回路７９はＤ型フリップフロップ回路７９ａ〜７９ｃをそれぞれ有して構成される。Ｄ型フリップフロップ回路４８ａ，４８ｂ，７９ａ，７９ｂそれぞれのＤ入力には、電源電位ＶＤＤが固定的に供給される。一方、Ｄ型フリップフロップ回路４８ａ，４８ｂ，７９ａ，７９ｂのクロック端子には、それぞれ、制御信号ＤＲＡＯＴＳＶ，ＤＲＡＯＴＳＶＯＵＴ，ＤＷＣＬＫＴＳＶＩＮ，ＤＷＣＬＫＴＳＶＯＵＴが供給される。また、Ｄ型フリップフロップ回路４８ｃのＤ入力にはＤ型フリップフロップ回路４８ａのＱ出力が、Ｄ型フリップフロップ回路４８ｃのクロック端子にはＤ型フリップフロップ回路４８ｂのＱ出力が、Ｄ型フリップフロップ回路７９ｃのＤ入力にはＤ型フリップフロップ回路７９ａのＱ出力が、Ｄ型フリップフロップ回路７９ｃのクロック端子にはＤ型フリップフロップ回路７９ｂのＱ出力がそれぞれ入力される。位相検知回路４８の出力信号である位相検知結果信号ＰＤはＤ型フリップフロップ回路４８ｃのＱ出力から取り出され、位相検知回路７９の出力信号である位相検知結果信号ＰＤはＤ型フリップフロップ回路７９ｃのＱ出力から取り出される。
【００５９】
Ｄ型フリップフロップ回路４８ａ，４８ｂはそれぞれ、クロック端子の入力信号（制御信号ＤＲＡＯＴＳＶ，ＤＲＡＯＴＳＶＯＵＴ）の立ち上がりエッジにて「Ｈ」を出力するよう構成される。また、Ｄ型フリップフロップ回路４８ｃは、クロック端子の入力信号（Ｄ型フリップフロップ回路４８ｂのＱ出力から出力される信号）の立ち上がりが、Ｄ入力の入力信号（Ｄ型フリップフロップ回路４８ａのＱ出力から出力される信号）の立ち上がりより早い場合にＱ出力から「Ｌ」を出力し、遅い場合に「Ｈ」を出力するよう構成される。したがって、位相検知回路４８の出力信号である位相検知結果信号ＰＤは、制御信号ＤＲＡＯＴＳＶＯＵＴの立ち上がりエッジが制御信号ＤＲＡＯＴＳＶの立ち上がりエッジより早く到来する場合に「Ｌ」（フェイル判定）、制御信号ＤＲＡＯＴＳＶＯＵＴの立ち上がりエッジが制御信号ＤＲＡＯＴＳＶの立ち上がりエッジより遅く到来する場合に「Ｈ」（パス判定）となる信号となる。
【００６０】
同様に、Ｄ型フリップフロップ回路７９ａ，７９ｂはそれぞれ、クロック端子の入力信号（制御信号ＤＷＣＬＫＴＳＶＩＮ，ＤＷＣＬＫＴＳＶＯＵＴ）の立ち上がりエッジにて「Ｈ」を出力するよう構成される。また、Ｄ型フリップフロップ回路７９ｃは、クロック端子の入力信号（Ｄ型フリップフロップ回路７９ｂのＱ出力から出力される信号）の立ち上がりが、Ｄ入力の入力信号（Ｄ型フリップフロップ回路７９ａのＱ出力から出力される信号）の立ち上がりより早い場合にＱ出力から「Ｌ」を出力し、遅い場合に「Ｈ」を出力するよう構成される。したがって、位相検知回路７９の出力信号である位相検知結果信号ＰＤは、制御信号ＤＷＣＬＫＴＳＶＯＵＴの立ち上がりエッジが制御信号ＤＷＣＬＫＴＳＶＩＮの立ち上がりエッジより早く到来する場合に「Ｌ」（フェイル判定）、制御信号ＤＷＣＬＫＴＳＶＯＵＴの立ち上がりエッジが制御信号ＤＷＣＬＫＴＳＶＩＮの立ち上がりエッジより遅く到来する場合に「Ｈ」（パス判定）となる信号となる。
【００６１】
図７及び図８に戻り、データ入出力端子１３は、リードデータＤＱ又はライトデータＤＱの入出力を行うための端子である。リードデータＤＱに関しては、図７に示すように、データ入出力端子１３は出力バッファ２２に接続される。各コアチップＣＣ０〜ＣＣ３のメモリセルアレイ６５から読み出されたリードデータＤＱは、外部端子Ｓ３，Ｕ３を含む信号パスを経てインターフェイスチップＩＦに供給され、さらに出力バッファ２２を経て、データ入出力端子１３から外部に出力される。出力バッファ２２の動作タイミングは、ＤＱ出力制御回路２７からのタイミング信号によって制御される。一方、ライトデータＤＱに関しては、図８に示すように、データ入出力端子１３は入力バッファ５０に接続される。外部から入力されたライトデータＤＱは、この入力バッファ５０を介してＲＷＢＵＳバッファ５１に供給され、外部端子Ｓ６，Ｕ６を含む信号パスを経て、各コアチップＣＣ０〜ＣＣ３に供給される。入力バッファ５０の動作タイミングは、ＤＱ入力制御回路５６からのタイミング信号によって制御される。なお、図７及び図８にはデータ入出力端子１３を１つだけ描いているが、実際の半導体装置１０は複数のデータ入出力端子１３を有しており、出力バッファ２２、入力バッファ５０、及び後述する各回路は、これら複数のデータ入出力端子１３ごとに設けられる。
【００６２】
ライトデータＤＱは、これら複数のデータ入出力端子１３それぞれに、８ビットずつバースト入力される。通常、このバースト入力が１サイクル内で２回連続して行われるため、各データ入出力端子１３には、１サイクルで１６ビットのライトデータＤＱがシリアルに供給されることになる。入力バッファ５０は、こうして供給された１６ビットのデータを４列のパラレルデータに変換して、ＲＷＢＵＳバッファ５１に供給する。
【００６３】
一方、リードデータＤＱは、４列のパラレルデータとして、ＲＷＢＵＳバッファ２１から出力バッファ２２に供給される。各列には４ビットずつのデータが含まれる。出力バッファ２２は、４列のパラレルデータを１６ビットのシリアルデータに変換し、データ入出力端子１３から８ビットずつバースト出力する。
【００６４】
以下、半導体装置１０におけるリード動作とライト動作のそれぞれに関して、各信号の動作タイミング図も参照しながら、詳しく説明する。
【００６５】
まずリード動作に関して、インターフェイスチップＩＦ（第２の半導体チップ）には、図７に示すようにＴＳＶバッファ２０（第２のバッファ）、ＲＷＢＵＳバッファ２１、及び出力バッファ２２が設けられる。また、各コアチップＣＣ０〜ＣＣ３（第１の半導体チップ）には、メインアンプ４０、ＲＷＢＵＳバッファ４１、ＴＳＶＦＩＦＯ４２、ＴＳＶバッファ４３（第１のバッファ）が設けられる。各コアチップＣＣ０〜ＣＣ３には、他にセンスアンプ回路６４及びメモリセルアレイ６５も設けられる。
【００６６】
ＲＷＢＵＳバッファ４１とＴＳＶＦＩＦＯ４２の間は、バスＲＷＢＵＳ＿ＣＯＲＥ（第１のバス）によって接続される。ＴＳＶＦＩＦＯ４２とＴＳＶバッファ４３の間は、バスＲＷＢＵＳ＿ＴＳＶＦＩＦＯ（第２のバス）によって接続される。ＴＳＶバッファ４３とＴＳＶバッファ２０の間は、外部端子Ｓ３（第１の外部端子）及び外部端子Ｕ３（第４の外部端子）を含むバスＲＷＢＵＳ＿ＴＳＶによって接続される。ＴＳＶバッファ２０とＲＷＢＵＳバッファ２１の間は、バスＲＷＢＵＳＢＦ＿ＩＦによって接続される。ＲＷＢＵＳバッファ２１と出力バッファ２２の間は、バスＲＷＢＵＳ＿ＩＦによって接続される。以下の説明では、これらのバスを通過するデータについて、通過するバスと同じ符号を付して示す場合がある。
【００６７】
メモリセルアレイ６５は、複数のワード線ＷＬと複数のビット線ＢＬが交差し、その交点にメモリセルＭＣが配置された構成を有している（図７及び図８においては、１本のワード線ＷＬ、１本のビット線ＢＬ、及び１個のメモリセルＭＣのみを示している）。ワード線ＷＬの選択は、図示しないロウ系制御回路により、外部からアドレス端子に供給されるロウアドレスに基づいて行われる。また、ビット線ＢＬはセンスアンプ回路６４内の対応するセンスアンプに接続されている。センスアンプの選択は、図示しないカラム系制御回路により、外部からアドレス端子に供給されるカラムアドレスに基づいて行われる。
【００６８】
メモリセルアレイ６５から読み出されたリードデータＤＱは、メインアンプ４０及びＲＷＢＵＳバッファ４１を経て、ＴＳＶＦＩＦＯ４２に供給される。メインアンプ４０及びＲＷＢＵＳバッファ４１の動作タイミングは、それぞれ制御信号ＤＲＡＥ，ＤＲＡＯによって制御される。
【００６９】
図１０は、リード動作に関わる各信号の動作タイミングを示す図である。図１０（ａ）は外部クロック信号ＣＬＫの周波数が相対的に低いケース（半導体装置１０が低周波数動作を行うケース）を、図１０（ｂ）は外部クロック信号ＣＬＫの周波数が相対的に高いケース（半導体装置１０が高周波数動作を行うケース）をそれぞれ示している。
【００７０】
図１０に示すリードデータＤ１〜Ｄ４は、メモリセルアレイ６５から４列のパラレルデータとして読み出される１６ビットのリードデータＤＱのうちの１列分を示している。同図に示すように、リードデータＤ１〜Ｄ４はそれぞれ２クロック分の時間幅で、シリアルに、ＲＷＢＵＳバッファ４１からバスＲＷＢＵＳ＿ＣＯＲＥに出力される。このように４ビット分のデータをバースト出力する必要があることに対応して、リード制御タイミング調整回路４５は、４つのパルスが連続するように、パルス信号である制御信号ＤＲＡＯを生成する。この点は、リード制御タイミング調整回路２５，４５がそれぞれ生成する他の制御信号についても同様である。
【００７１】
ＴＳＶＦＩＦＯ４２は、制御信号ＤＲＡＯＴＳＶ（第１の制御信号）が活性化しているときに、ＲＷＢＵＳバッファ４１から出力されたデータＲＷＢＵＳ＿ＣＯＲＥを取り込むよう構成される。なお、上述したように、制御信号ＤＲＡＯＴＳＶは、リード制御タイミング調整回路４５（第１の制御回路）が、コマンド発生回路４４（第１のコマンド発生回路）から供給される内部リードコマンドＲＤ（第１のリードコマンド）に基づいて生成する制御信号である。図７に示すように、ＴＳＶＦＩＦＯ４２は２個の保持回路４２ａ，４２ｂを含んでおり、これらにより、取り込んだデータＲＷＢＵＳ＿ＣＯＲＥをパラレルに保持する。
【００７２】
保持回路４２ａは、断続的に到来する制御信号ＤＲＡＯＴＳＶの活性区間のうち、奇数番目のものが到来したタイミングで、データＲＷＢＵＳ＿ＣＯＲＥを取り込むよう構成される。これにより、保持回路４２ａは、ＲＷＢＵＳバッファ４１からシリアルに出力される複数のリードデータＤＱのうち、奇数番目に供給されるリードデータＤＱ（リードデータＤ１，Ｄ３）を順次保持することになる。一方、保持回路４２ｂは、断続的に到来する制御信号ＤＲＡＯＴＳＶの活性区間のうち、偶数番目のものが到来したタイミングで、データＲＷＢＵＳ＿ＣＯＲＥを取り込むよう構成される。これにより、保持回路４２ｂは、ＲＷＢＵＳバッファ４１からシリアルに出力される複数のリードデータＤＱのうち偶数番目に供給されるリードデータＤＱ（リードデータＤ２，Ｄ４）を順次保持することになる。図１０に示すデータＲＷＢＵＳ＿ＴＳＶＦＩＦＯ＜０＞，ＲＷＢＵＳ＿ＴＳＶＦＩＦＯ＜１＞はそれぞれ、保持回路４２ａ，４２ｂが保持しているデータを示している。図１０に示すように、保持回路４２ａ，４２ｂはそれぞれ、各データを４クロック分の時間にわたって保持するよう構成される。
【００７３】
ＴＳＶバッファ４３は、２個の保持回路４２ａ，４２ｂから順次複数のリードデータＤＱを取り出し、外部端子Ｓ３に出力する回路である。ＴＳＶバッファ４３がデータＲＷＢＵＳ＿ＴＳＶＦＩＦＯ＜０＞，ＲＷＢＵＳ＿ＴＳＶＦＩＦＯ＜１＞を取り込むタイミングは、リード制御タイミング調整回路２５（第２の制御回路）によって生成される制御信号ＤＲＡＯＴＳＶＯＵＴ（第２の制御信号）によって制御される。
【００７４】
ここで、制御信号ＤＲＡＯＴＳＶＯＵＴは、インターフェイスチップＩＦ内で生成され、外部端子Ｓ４（第２の外部端子）及び外部端子Ｕ４（第５の外部端子）を含む信号パスを介して各コアチップに供給される信号であり、リードデータＤＱをインターフェイスチップＩＦに取り込むタイミングを示している。一方、制御信号ＤＲＡＯＴＳＶはコアチップ内で生成されるので、制御信号ＤＲＡＯＴＳＶと制御信号ＤＲＡＯＴＳＶＯＵＴとの間では、同一チップ内で生成される制御信号間に比べ、同期ずれが発生する可能性が高い。そこで半導体装置１０では、この同期ずれに対応するために、ＴＳＶＦＩＦＯ４２及び遅延調整回路２４を設けている。ＴＳＶＦＩＦＯ４２は、制御信号ＤＲＡＯＴＳＶＯＵＴが制御信号ＤＲＡＯＴＳＶに対して遅れた場合に対応するための回路である。２個の保持回路４２ａ，４２ｂを有していることから、ＴＳＶＦＩＦＯ４２は、リードデータＤＱを従来のタイミングマージン（２クロック）の２倍の時間（４クロック）にわたって保持することができる。これにより、制御信号ＤＲＡＯＴＳＶＯＵＴが多少遅れても、ＴＳＶバッファ４３はリードデータＤＱを正しく取得できるようになる。一方、遅延調整回路２４は、制御信号ＤＲＡＯＴＳＶＯＵＴが制御信号ＤＲＡＯＴＳＶに対して進んだ場合に対応するための回路である。こちらについては、後ほど別途詳しく説明する。
【００７５】
ＴＳＶバッファ４３から出力されたリードデータＤＱは、ＴＳＶバッファ２０によって取り込まれる。そして、ＲＷＢＵＳバッファ２１及び出力バッファ２２を経て、データ入出力端子１３から外部のメモリコントローラ１（図６）に向けて出力される。ＴＳＶバッファ２０及びＲＷＢＵＳバッファ２１の動作タイミングは、それぞれ制御信号ＤＲＷＢＳＬＴＣＨ（第３の制御信号）及び制御信号ＤＲＡＯＵＴによって制御される。これらはともにインターフェイスチップＩＦ内のリード制御タイミング調整回路２５が生成した制御信号であるので、制御信号ＤＲＡＯＴＳＶＯＵＴと正しく同期している。したがって、ＴＳＶバッファ２０及びＲＷＢＵＳバッファ２１は、常に正しくリードデータＤＱを取得することができる。
【００７６】
以下、遅延調整回路２４の機能について、詳しく説明する。
【００７７】
遅延調整回路２４は、遅延量設定回路３０から出力される遅延調整コード信号ＤＡＣＳに応答して、リード制御タイミング調整回路２５が各制御信号を生成するタイミングを制御する回路である。具体的には、コマンド発生回路２３（第２のコマンド発生回路）により生成される内部リードコマンドＲＤ（第２のリードコマンド）がリード制御タイミング調整回路２５に供給されるタイミングを、遅延調整コード信号ＤＡＣＳに応答して遅延させる処理を行う。
【００７８】
遅延量設定回路３０は、遅延調整回路２４による内部リードコマンドＲＤの遅延の大きさ（遅延量）の最適値を検出する機能と、検出した最適値を記憶する機能とを有する回路である。遅延量設定回路３０による遅延量の最適値の検出処理は、コアチップＣＣ０〜ＣＣ３のそれぞれについて順次遅延量の最適値を検出し、検出した４つの最適値の中から最大値を選出することによって行われる。遅延量設定回路３０は、各コアチップＣＣ０〜ＣＣ３に共通な１つの遅延量を記憶するように構成されており、遅延量設定回路３０が記憶している遅延量は、遅延調整コード信号ＤＡＣＳとして遅延調整回路２４に供給される。遅延量設定回路３０による上記検出処理は、例えば半導体装置１０の出荷前試験のひとつとして実行されることとすればよいが、後述する第２の実施の形態で取り上げるように、電源投入の都度、自動的に実行されるように構成することも可能である。
【００７９】
遅延量設定回路３０は、具体的には、図１２（ａ）に示すように、遅延調整カウンタ回路３０ａ、カウンタ値ラッチ回路３０ｂ、記憶回路３０ｃ、及びセレクタ３０ｄを有して構成される。
【００８０】
遅延調整カウンタ回路３０ａ及びセレクタ３０ｄのそれぞれには、図示しないモードレジスタからリード用テストエントリ信号ＴＥＲが供給される。リード用テストエントリ信号ＴＥＲは、１つのコアチップについての検出処理が行われる間、活性状態に維持される信号であり、次のコアチップについての検出処理に切り替わる際には、一旦非活性状態に戻される。また、遅延調整カウンタ回路３０ａには、図７に示した外部端子Ｓ５（第３の外部端子）及び外部端子Ｕ５（第６の外部端子）を含む信号パスを介して、各コアチップＣＣ０〜ＣＣ３の位相検知回路４８から上述した位相検知結果信号ＰＤが供給されるとともに、図示しないモードレジスタから結果ラッチ信号ＲＬも供給される。結果ラッチ信号ＲＬは、遅延調整カウンタ回路３０ａが、外部端子Ｓ５，Ｕ５を含む信号パスから位相検知結果信号ＰＤを取り込むタイミングを示すワンショットパルス信号である。さらに、記憶回路３０ｃには、図示しないモードレジスタからコードラッチ信号ＣＬが供給される。コードラッチ信号ＣＬは、１つのコアチップについての検出処理が終了する際に活性化されるワンショットパルス信号である。
【００８１】
遅延調整カウンタ回路３０ａは、リード用テストエントリ信号ＴＥＲが活性化されており、かつ、結果ラッチ信号ＲＬが活性化されているタイミングで、位相検知結果信号ＰＤを取り込むよう構成される。そして、取り込んだ位相検知結果信号ＰＤが「Ｌ」（フェイル判定）である場合に限り、自身のカウント値のカウントアップ処理を行うよう構成される。取り込んだ位相検知結果信号ＰＤが「Ｈ」（パス判定）である場合には、遅延調整カウンタ回路３０ａによるカウントアップ処理は行われない。遅延調整カウンタ回路３０ａのカウント値は、リード用テストエントリ信号ＴＥＲが非活性であるときに、０にリセットされる。
【００８２】
カウンタ値ラッチ回路３０ｂは、遅延調整カウンタ回路３０ａのカウンタ値をラッチする回路である。遅延調整カウンタ回路３０ａにラッチされているカウンタ値は、コード信号ＤＡＣＳ０としてセレクタ３０ｄに供給される。
【００８３】
記憶回路３０ｃは、遅延調整カウンタ回路３０ａのカウンタ値を１つだけ記憶可能に構成された回路であり、コードラッチ信号ＣＬが活性化したタイミングで、そのときにカウンタ値ラッチ回路３０ｂがラッチしているカウンタ値を取り込み、取り込んだカウンタ値により、記憶しているカウンタ値を更新するように構成される。ただし、この更新は無条件で行われるわけではなく、コアチップＣＣ０以外のコアチップＣＣ１〜ＣＣ３に関しては、記憶しているカウンタ値が取り込んだカウンタ値より小さい場合に限り、更新処理が行われる。したがって、コアチップＣＣ０〜ＣＣ３のすべてについて遅延量の最適値の検出処理が終了した後には、４つの最適値のうちの最大値が記憶回路３０ｃに記憶されていることになる。記憶回路３０ｃが記憶しているカウンタ値は、コード信号ＤＡＣＳ１としてセレクタ３０ｄに供給される。
【００８４】
セレクタ３０ｄは、リード用テストエントリ信号ＴＥＲが活性化されている場合にコード信号ＤＡＣＳ０を遅延調整コード信号ＤＡＣＳとして出力し、リード用テストエントリ信号ＴＥＲが非活性である場合にコード信号ＤＡＣＳ１を遅延調整コード信号ＤＡＣＳとして出力する回路である。これにより、遅延量設定回路３０が遅延量の最適値の検出処理を行っている間には、遅延調整カウンタ回路３０ａのカウンタ値が遅延調整コード信号ＤＡＣＳに設定される一方、検出処理の終了後には、記憶回路３０ｃに記憶されているカウンタ値が遅延調整コード信号ＤＡＣＳに設定されることになる。
【００８５】
なお、遅延量設定回路３０による遅延量の最適値の検出処理を半導体装置１０の出荷前試験のひとつとしてのみ行う場合には、記憶回路３０ｃに複数のヒューズ素子からなるヒューズ回路（不図示）を設けることとしてもよい。そして、４つのコアチップＣＣ０〜ＣＣ３のすべてについての内部リードコマンドＲＤの遅延量の最適値の検出処理が終了した後、例えばレーザ等によってヒューズ素子をトリミングすることにより、記憶回路３０ｃに記憶されているカウンタ値をヒューズ回路に書き込み、その後は、ヒューズ回路に書き込まれているカウンタ値をコード信号ＤＡＣＳ１として出力するように、記憶回路３０ｃを構成してもよい。こうすることで、コード信号ＤＡＣＳ１を固定することが可能になる。
【００８６】
図１０に戻る。同図に示す「ＤＡＣＳ：０」「ＤＡＣＳ：ａ」「ＤＡＣＳ：ｂ」はそれぞれ、遅延調整コード信号ＤＡＣＳが０，ａ，ｂである場合を示している。ただし、０＜ａ＜ｂである。
【００８７】
図１０（ａ）の例では、遅延調整コード信号ＤＡＣＳが０である場合に、制御信号ＤＲＡＯＴＳＶＯＵＴが制御信号ＤＲＡＯＴＳＶに対して大きく進んでおり、その結果、データＲＷＢＵＳ＿ＴＳＶにリードデータＤＱが正しく取り込まれていない。これに対し、遅延調整コード信号ＤＡＣＳがａである場合には、制御信号ＤＲＡＯＴＳＶＯＵＴの制御信号ＤＲＡＯＴＳＶに対する進みが小さく、その結果、データＲＷＢＵＳ＿ＴＳＶにリードデータＤＱが正しく取り込まれている。また、遅延調整コード信号ＤＡＣＳがｂである場合には、制御信号ＤＲＡＯＴＳＶＯＵＴが制御信号ＤＲＡＯＴＳＶに対して遅れており、その結果、データＲＷＢＵＳ＿ＴＳＶにリードデータＤＱが正しく取り込まれている。
【００８８】
ここで、図１０（ａ）（ｂ）を比較すると理解されるように、外部クロック信号ＣＬＫの周波数は各制御信号のパルス幅に影響する。具体的には、外部クロック信号ＣＬＫの周波数が高いほど、各制御信号のパルス幅が小さくなる。これに対し、各制御信号の最初の立ち上がりタイミング（連続する４パルスの１番目の立ち上がりタイミング）は、外部クロック信号ＣＬＫの周波数の変動によっても変化しない。これは、コマンド端子１２にリードコマンドが供給されてからリード制御タイミング調整回路２５，４５が各制御信号を立ち上げるまでの時間が、外部クロック信号ＣＬＫによらずに決定されることによるものである。
【００８９】
今、仮に、各制御信号のパルス幅が図１０（ａ）の状態となっているときに、制御信号ＤＲＡＯＴＳＶＯＵＴの活性化タイミングを遅らせながら繰り返しリードデータＤＱの読み出しを試行し、読み出しに成功するようになった活性化タイミングに基づいて、内部リードコマンドＲＤの遅延量が決定されたとする。これは、上述した背景技術による調整処理に相当し、この場合の遅延調整コード信号ＤＡＣＳはａに設定される。この場合、半導体装置１０の実使用時に各制御信号のパルス幅が図１０（ａ）の状態になったとすると、当然、リードデータＤＱの読み出しに成功することになる。しかしながら、各制御信号のパルス幅が図１０（ｂ）の状態になると、リードデータＤＱの読み出しに失敗してしまう。これは、制御信号ＤＲＡＯＴＳＶＯＵＴのパルス幅が小さくなった結果、バスＲＷＢＵＳ＿ＴＳＶＦＩＦＯに対応するリードデータＤＱが到達する前に、制御信号ＤＲＡＯＴＳＶＯＵＴが非活性に戻ってしまうためである。このように、上述した背景技術による調整処理では、各制御信号のパルス幅の変動次第で、実使用時にリードデータＤＱの読み出しに失敗してしまう場合が生ずる。
【００９０】
これに対し、本実施の形態による遅延量設定回路３０が行う内部リードコマンドＲＤの遅延量の最適値の検出処理によれば、制御信号ＤＲＡＯＴＳＶＯＵＴが制御信号ＤＲＡＯＴＳＶに対して遅れている場合の遅延量が、遅延調整コード信号ＤＡＣＳとして設定される。図１０では、ｂである遅延調整コード信号ＤＡＣＳがこれに相当する。この場合、各制御信号のパルス幅が変動しても、制御信号ＤＲＡＯＴＳＶＯＵＴが制御信号ＤＲＡＯＴＳＶに対して遅れるという状態は維持されるので、各制御信号のパルス幅の変動によらず、データＲＷＢＵＳ＿ＴＳＶにリードデータＤＱが正しく取り込まれるようになる。
【００９１】
次にライト動作に関して、インターフェイスチップＩＦ（第２の半導体チップ）には、図８に示すように入力バッファ５０、ＲＷＢＵＳバッファ５１、及びＴＳＶバッファ５２（第２のバッファ）が設けられる。また、各コアチップＣＣ０〜ＣＣ３（第１の半導体チップ）には、ＴＳＶＦＩＦＯ７０、ＴＳＶバッファ７１（第１のバッファ）、ＲＷＢＵＳバッファ７２、及びライトアンプ７３が設けられる。
【００９２】
入力バッファ５０とＲＷＢＵＳバッファ５１の間は、バスＲＷＢＵＳ＿ＩＦによって接続される。ＲＷＢＵＳバッファ５１とＴＳＶバッファ５２の間は、バスＲＷＢＵＳＢＦ＿ＩＦによって接続される。ＴＳＶバッファ５２とＴＳＶＦＩＦＯ７０の間は、外部端子Ｓ６（第１の外部端子）及び外部端子Ｕ６（第５の外部端子）を含むバスＲＷＢＵＳ＿ＴＳＶによって接続される。ＴＳＶＦＩＦＯ７０とＴＳＶバッファ７１の間は、バスＲＷＢＵＳ＿ＴＳＶＦＩＦＯ（第２のバス）によって接続される。ＴＳＶバッファ７１とＲＷＢＵＳバッファ７２の間は、バスＲＷＢＵＳ＿ＣＯＲＥ（第１のバス）によって接続される。以下の説明では、これらのバスを通過するデータについても、通過するバスと同じ符号を付して示す場合がある。
【００９３】
データ入出力端子１３に供給されたライトデータＤＱは、入力バッファ５０、ＲＷＢＵＳバッファ５１、及びＴＳＶバッファ５２を経て、外部端子Ｕ６に供給される。この間、入力バッファ５０、ＲＷＢＵＳバッファ５１、及びＴＳＶバッファ５２はそれぞれ、ライトデータＤＱを一時的に保持する。ＲＷＢＵＳバッファ５１及びＴＳＶバッファ５２の動作タイミングは、それぞれ制御信号ＤＷＣＬＫＤＴ，ＤＷＣＬＫＴＳＶによって制御される。
【００９４】
図１１は、ライト動作に関わる各信号の動作タイミングを示す図である。図１１（ａ）は外部クロック信号ＣＬＫの周波数が相対的に低いケース（半導体装置１０が低周波数動作を行うケース）を、図１１（ｂ）は外部クロック信号ＣＬＫの周波数が相対的に高いケース（半導体装置１０が高周波数動作を行うケース）をそれぞれ示している。
【００９５】
図１１に示すライトデータＤ１〜Ｄ４は、入力バッファ５０から４列のパラレルデータとして出力される１６ビットのライトデータＤＱのうちの１列分を示している。同図に示すように、ライトデータＤ１〜Ｄ４はそれぞれ２クロック分の時間幅で、シリアルに、ＴＳＶバッファ５２からバスＲＷＢＵＳ＿ＴＳＶに出力される。このように４ビット分のデータをバースト出力する必要があることに対応して、ライト制御タイミング調整回路５４は、４つのパルスが連続するように、パルス信号である制御信号ＤＷＣＬＫＴＳＶ（第３の制御信号）を生成する。この点は、ライト制御タイミング調整回路５４，７６がそれぞれ生成する他の制御信号についても同様である。
【００９６】
ＴＳＶＦＩＦＯ７０は、制御信号ＤＷＣＬＫＴＳＶＩＮ（第１の制御信号）が活性化しているときに、外部端子Ｓ６に到来したデータＲＷＢＵＳ＿ＴＳＶを取り込むよう構成される。なお、上述したように、制御信号ＤＷＣＬＫＴＳＶＩＮは、ライト制御タイミング調整回路５４（第２の制御回路）が、コマンド発生回路２３（第２のコマンド発生回路）から供給される内部ライトコマンドＷＲ（第２のライトコマンド）に基づいて生成する制御信号である。図８に示すように、ＴＳＶＦＩＦＯ７０は２個の保持回路７０ａ，７０ｂを含んでおり、これらにより、取り込んだデータＲＷＢＵＳ＿ＴＳＶをパラレルに保持する。
【００９７】
保持回路７０ａ，７０ｂそれぞれの機能は、上述した保持回路４２ａ，４２ｂと同様である。すなわち、保持回路７０ａは、断続的に到来する制御信号ＤＷＣＬＫＴＳＶＩＮの活性区間のうち、奇数番目のものが到来しているときに、データＲＷＢＵＳ＿ＴＳＶを取り込むよう構成される。これにより、保持回路７０ａは、インターフェイスチップＩＦからシリアルに供給される複数のライトデータＤＱのうち、奇数番目に供給されるライトデータＤＱ（ライトデータＤ１，Ｄ３）を順次保持することになる。一方、保持回路７０ｂは、断続的に到来する制御信号ＤＷＣＬＫＴＳＶＩＮの活性区間のうち、偶数番目のものが到来しているときに、データＲＷＢＵＳ＿ＴＳＶを取り込むよう構成される。これにより、保持回路７０ｂは、インターフェイスチップＩＦからシリアルに供給される複数のライトデータＤＱのうち偶数番目に供給されるライトデータＤＱ（ライトデータＤ２，Ｄ４）を順次保持することになる。図１１に示すデータＲＷＢＵＳ＿ＴＳＶＦＩＦＯ＜０＞，ＲＷＢＵＳ＿ＴＳＶＦＩＦＯ＜１＞はそれぞれ、保持回路７０ａ，７０ｂが保持しているデータを示している。図１１に示すように、保持回路７０ａ，７０ｂはそれぞれ、各データを４クロック分の時間にわたって保持する。
【００９８】
なお、制御信号ＤＷＣＬＫＴＳＶＩＮは、インターフェイスチップＩＦ内のライト制御タイミング調整回路５４が生成した制御信号であるので、制御信号ＤＷＣＬＫＴＳＶ及び制御信号ＤＷＣＬＫＴＳＶＩＮと正しく同期している。したがって、ＴＳＶＦＩＦＯ７０は、常に正しくライトデータＤＱを取得することができる。
【００９９】
ＴＳＶバッファ７１は、２個の保持回路７０ａ，７０ｂから順次複数のライトデータＤＱを取り出し、ＲＷＢＵＳバッファ７２、ライトアンプ７３、及びセンスアンプ回路６４を介して、メモリセルアレイ６５に出力する回路である。ＴＳＶバッファ７１がデータＲＷＢＵＳ＿ＴＳＶＦＩＦＯ＜０＞，ＲＷＢＵＳ＿ＴＳＶＦＩＦＯ＜１＞を取り込むタイミングは、ライト制御タイミング調整回路７６（第１の制御回路）によって生成される制御信号ＤＷＣＬＫＴＳＶＯＵＴ（第２の制御信号）によって制御される。
【０１００】
ここで、制御信号ＤＷＣＬＫＴＳＶＯＵＴはコアチップ内で生成される信号であり、ライトデータＤＱをコアチップに取り込むタイミングを示している。一方、制御信号ＤＷＣＬＫＴＳＶＩＮは、インターフェイスチップＩＦ内で生成され、外部端子Ｓ７（第２の外部端子）及び外部端子Ｕ７（第６の外部端子）を含む信号パスを介して各コアチップに供給されるので、制御信号ＤＷＣＬＫＴＳＶＩＮと制御信号ＤＷＣＬＫＴＳＶＯＵＴとの間では、同一チップ内で生成される制御信号間に比べ、同期ずれが発生する可能性が高い。これは、上述した制御信号ＤＲＡＯＴＳＶと制御信号ＤＲＡＯＴＳＶＯＵＴとの関係と同じであり、これに対応するための回路が、ライト動作ではＴＳＶＦＩＦＯ７０及び遅延調整回路７５となる。ＴＳＶＦＩＦＯ７０は、制御信号ＤＷＣＬＫＴＳＶＯＵＴが制御信号ＤＷＣＬＫＴＳＶＩＮに対して遅れた場合に対応するための回路である。ＴＳＶＦＩＦＯ７０を設けることで、リード動作の場合と同様に、制御信号ＤＷＣＬＫＴＳＶＯＵＴが多少遅れても、ＴＳＶバッファ７１はライトデータＤＱを正しく取得できるようになる。一方、遅延調整回路７５は、制御信号ＤＷＣＬＫＴＳＶＯＵＴが制御信号ＤＷＣＬＫＴＳＶＩＮに対して進んだ場合に対応するための回路である。後ほど別途詳しく説明する。
【０１０１】
ＴＳＶバッファ７１から出力されたライトデータＤＱは、ＲＷＢＵＳバッファ７２、ライトアンプ７３、及びセンスアンプ回路６４を経て、メモリセルアレイ６５内のメモリセルに書き込まれる。ＲＷＢＵＳバッファ７２及びライトアンプ７３の動作タイミングは、それぞれ制御信号ＤＷＣＬＫ＿ＣＯＲＥ，ＤＷＡＥによって制御される。制御信号ＤＷＣＬＫ＿ＣＯＲＥ，ＤＷＡＥはともにコアチップ内のライト制御タイミング調整回路７６が生成した制御信号であるので、制御信号ＤＷＣＬＫＴＳＶＯＵＴと正しく同期している。したがって、ＲＷＢＵＳバッファ７２及びライトアンプ７３は、常に正しくライトデータＤＱを取得することができる。
【０１０２】
以下、遅延調整回路７５の機能について、詳しく説明する。
【０１０３】
遅延調整回路７５は、遅延量設定回路６０から出力される遅延調整コード信号ＤＡＣＳに応答して、同一コアチップ内のライト制御タイミング調整回路７６が各制御信号を生成するタイミングを制御する回路である。具体的には、コマンド発生回路４４（第１のコマンド発生回路）により生成される内部ライトコマンドＷＲ（第１のライトコマンド）が対応するライト制御タイミング調整回路７６に供給されるタイミングを、遅延調整コード信号ＤＡＣＳに応答して遅延させる処理を行う。なお、遅延量設定回路６０から遅延調整回路７５へは、外部端子Ｕ９（第８の外部端子）及び外部端子Ｓ９（第４の外部端子）を含む信号パスを介して、遅延調整コード信号ＤＡＣＳが供給される。
【０１０４】
遅延量設定回路６０は、遅延調整回路７５による内部ライトコマンドＷＲの遅延の大きさ（遅延量）の最適値を検出する機能と、検出した最適値を記憶する機能とを有する回路である。遅延量設定回路６０による遅延量の最適値の検出処理は、上述した遅延量設定回路３０（図７）と同様、コアチップＣＣ０〜ＣＣ３のそれぞれについて順次遅延量の最適値を検出し、検出した４つの最適値の中から最大値を選出することによって行われる。遅延量設定回路６０は、各コアチップＣＣ０〜ＣＣ３に共通な１つの遅延量を記憶するように構成されており、遅延量設定回路６０が記憶している遅延量は、遅延調整コード信号ＤＡＣＳとして各コアチップの遅延調整回路７５に供給される。遅延量設定回路６０による上記検出処理は、例えば半導体装置１０の出荷前試験のひとつとして実行されることとすればよいが、リード動作と同様、電源投入の都度、自動的に実行されるように構成することも可能である。
【０１０５】
遅延量設定回路６０は、具体的には、図１２（ｂ）に示すように、遅延調整カウンタ回路６０ａ、カウンタ値ラッチ回路６０ｂ、記憶回路６０ｃ、及びセレクタ６０ｄを有して構成される。この回路構成は、図１２（ａ）に示した遅延量設定回路３０のものと同様である。
【０１０６】
遅延調整カウンタ回路６０ａ及びセレクタ６０ｄのそれぞれには、図示しないモードレジスタからライト用テストエントリ信号ＴＥＷが供給される。ライト用テストエントリ信号ＴＥＷは、１つのコアチップについての検出処理が行われる間、活性状態に維持される信号であり、次のコアチップについての検出処理に切り替わる際には、一旦非活性状態に戻される。また、遅延調整カウンタ回路６０ａには、図８に示した外部端子Ｓ８（第３の外部端子）及び外部端子Ｕ８（第７の外部端子）を含む信号パスを介して、各コアチップＣＣ０〜ＣＣ３の位相検知回路７９から上述した位相検知結果信号ＰＤが供給されるとともに、図示しないモードレジスタから、上述した結果ラッチ信号ＲＬも供給される。この場合の結果ラッチ信号ＲＬは、遅延調整カウンタ回路６０ａが、外部端子Ｓ８，Ｕ８を含む信号パスから位相検知結果信号ＰＤを取り込むタイミングを示す信号となる。また、記憶回路６０ｃには、図示しないモードレジスタから、上述したコードラッチ信号ＣＬが供給される。
【０１０７】
遅延調整カウンタ回路６０ａ、カウンタ値ラッチ回路６０ｂ、記憶回路６０ｃ、及びセレクタ６０ｄそれぞれの機能は、図１２（ａ）に示した遅延調整カウンタ回路３０ａ、カウンタ値ラッチ回路３０ｂ、記憶回路３０ｃ、及びセレクタ３０ｄそれぞれの機能と同様であるので、詳しい説明は省略する。
【０１０８】
図１１に戻る。同図に示す「ＤＡＣＳ：０」「ＤＡＣＳ：ａ」「ＤＡＣＳ：ｂ」はそれぞれ、図１０の例と同様、遅延調整コード信号ＤＡＣＳが０，ａ，ｂである場合を示している。ただし、０＜ａ＜ｂである。
【０１０９】
図１１（ａ）の例では、遅延調整コード信号ＤＡＣＳが０である場合に、制御信号ＤＷＣＬＫＴＳＶＯＵＴが制御信号ＤＷＣＬＫＴＳＶＩＮに対して大きく進んでおり、その結果、データＲＷＢＵＳ＿ＣＯＲＥにライトデータＤＱが正しく取り込まれていない。これに対し、遅延調整コード信号ＤＡＣＳがａである場合には、制御信号ＤＷＣＬＫＴＳＶＯＵＴの制御信号ＤＷＣＬＫＴＳＶＩＮに対する進みが小さく、その結果、データＲＷＢＵＳ＿ＣＯＲＥにライトデータＤＱが正しく取り込まれている。また、遅延調整コード信号ＤＡＣＳがｂである場合には、制御信号ＤＷＣＬＫＴＳＶＯＵＴが制御信号ＤＷＣＬＫＴＳＶＩＮに対して遅れており、その結果、データＲＷＢＵＳ＿ＣＯＲＥにライトデータＤＱが正しく取り込まれている。
【０１１０】
ここで、図１１（ａ）（ｂ）を比較すると理解されるように、外部クロック信号ＣＬＫの周波数は、リード動作の場合と同様、各制御信号のパルス幅に影響する。また、各制御信号の最初の立ち上がりタイミング（連続する４パルスの１番目の立ち上がりタイミング）が外部クロック信号ＣＬＫの周波数の変動によっても変化しない点も、リード動作の場合と同様である。これは、コマンド端子１２にライトコマンドが供給されてからライト制御タイミング調整回路５４，７６が各制御信号を立ち上げるまでの時間が、外部クロック信号ＣＬＫによらずに決定されることによるものである。
【０１１１】
今、仮に、各制御信号のパルス幅が図１１（ａ）の状態となっているときに、制御信号ＤＷＣＬＫＴＳＶＯＵＴの活性化タイミングを遅らせながら繰り返しライトデータＤＱの書き込みを試行し、書き込みに成功するようになった活性化タイミングに基づいて、内部ライトコマンドＷＲの遅延量が決定されたとする。これは、上述した背景技術による調整処理に相当し、この場合の遅延調整コード信号ＤＡＣＳはａに設定される。この場合、半導体装置１０の実使用時に各制御信号のパルス幅が図１１（ａ）の状態になったとすると、当然、ライトデータＤＱの書き込みに成功することになる。しかしながら、各制御信号のパルス幅が図１１（ｂ）の状態になると、ライトデータＤＱの書き込みに失敗してしまう。これは、制御信号ＤＷＣＬＫＴＳＶＯＵＴのパルス幅が小さくなった結果、バスＲＷＢＵＳ＿ＴＳＶに対応するライトデータＤＱが到達する前に、制御信号ＤＷＣＬＫＴＳＶＯＵＴが非活性に戻ってしまうためである。このように、上述した背景技術による調整処理では、各制御信号のパルス幅の変動次第で、実使用時にライトデータＤＱの書き込みに失敗してしまう場合が生ずる。
【０１１２】
これに対し、本実施の形態による遅延量設定回路６０が行う内部ライトコマンドＷＲの遅延量の最適値の検出処理によれば、制御信号ＤＷＣＬＫＴＳＶＯＵＴが制御信号ＤＷＣＬＫＴＳＶＩＮに対して遅れている場合の遅延量が、遅延調整コード信号ＤＡＣＳとして設定される。図１１では、ｂである遅延調整コード信号ＤＡＣＳがこれに相当する。この場合、各制御信号のパルス幅が変動しても、制御信号ＤＷＣＬＫＴＳＶＯＵＴが制御信号ＤＷＣＬＫＴＳＶＩＮに対して遅れるという状態は維持されるので、各制御信号のパルス幅の変動によらず、データＲＷＢＵＳ＿ＣＯＲＥにライトデータＤＱが正しく取り込まれるようになる。
【０１１３】
以上説明したように、本実施の形態による半導体装置１０によれば、位相検知結果信号ＰＤに応答して、リード動作の場合には遅延調整回路２４の遅延量、ライト動作の場合には遅延調整回路７５の遅延量をそれぞれ調整するようにしたので、各制御信号のパルス幅の変動が、半導体チップ間のデータの受け渡し（リード動作の場合には、各コアチップＣＣ０〜ＣＣ３からインターフェイスチップＩＦへのリードデータＤＱの受け渡し。ライト動作の場合には、インターフェイスチップＩＦから各コアチップＣＣ０〜ＣＣ３へのライトデータＤＱの受け渡し）の失敗の原因となることを回避できる。したがって、各制御信号のパルス幅の変動によらず、リード動作及びライト動作を正常に行えるようになる。
【０１１４】
図１３は、本発明の好ましい第２の実施の形態による半導体装置１０の構成を示すブロック図である。
【０１１５】
本実施の形態による半導体装置１０は、第１の実施の形態による半導体装置１０にクロック発生回路１００、カウンタ回路１０１、デコーダ１０２、及びセレクタ１０３を追加したもので、これらによって、半導体装置１０の電源投入時に遅延調整回路２４，７５の遅延量の設定を自動的に行えるようにしたものである。なお、クロック発生回路１００、カウンタ回路１０１、デコーダ１０２、及びセレクタ１０３はいずれも、インターフェイスチップＩＦに設けられる。以下、第１の実施の形態による半導体装置１０との相違点を中心に、詳しく説明する。
【０１１６】
クロック発生回路１００は、図１３に示した回路構成から理解されるように、図６に示したメモリコントローラ１から入力される信号であるリセットバー信号ＲＥＳＥＴＢの立ち上がりエッジに応答して、テストクロック信号ＴＥＳＴ＿ＣＬＫの出力を開始するよう構成される。カウンタ回路１０１は、このテストクロック信号ＴＥＳＴ＿ＣＬＫの入力が開始されると、それに応じて１６ビットのカウンタ出力信号ＣＯ＜１５：０＞を出力するよう構成される。
【０１１７】
デコーダ１０２は、カウンタ出力信号ＣＯ＜１５：０＞に応答して、試験用の各種信号を生成する回路である。デコーダ１０２が生成する信号には、上述したリード用テストエントリ信号ＴＥＲ、ライト用テストエントリ信号ＴＥＷ、結果ラッチ信号ＲＬ、コードラッチ信号ＣＬの他、スライス選択コマンドＳＳ＜Ｎ：０＞（Ｎはコアチップの枚数から１を減じた数。本実施の形態による半導体装置１０は４枚のコアチップＣＣ０〜ＣＣ３を有しているので、Ｎ＝３）、アクトコマンドＡＣＴ、リードコマンドＲＥＡＤ、ライトコマンドＷＲＩＴＥ、プリチャージコマンドＰＲＥ、及びテスト終了フラグ信号ＴＥＦが含まれる。詳しくは後述するが、本実施の形態による遅延量設定回路３０，６０（図７及び図８）は、これらのデコーダ１０２によって生成された信号及びコマンドに応答して遅延量の最適値の検出動作を行い、その結果を受けて、図１２（ａ）（ｂ）に示した記憶回路３０ｃ，６０ｃに記憶される遅延量（カウンタ値）を更新するよう構成される。
【０１１８】
セレクタ１０３は、リード用テストエントリ信号ＴＥＲ及びライト用テストエントリ信号ＴＥＷに応じて、デコーダ１０２により生成されるコマンドと、外部のメモリコントローラ１からコマンド端子１２に供給されるコマンドとのいずれか一方を選択し、図７及び図８に示したコマンド発生回路２３，４４に供給する回路である。具体的には、リード用テストエントリ信号ＴＥＲ及びライト用テストエントリ信号ＴＥＷのいずれか少なくとも一方が活性化されている場合に限って、デコーダ１０２により生成されるスライス選択コマンドＳＳ、アクトコマンドＡＣＴ、リードコマンドＲＥＡＤ、ライトコマンドＷＲＩＴＥ、プリチャージコマンドＰＲＥを選択し、その他の場合には、コマンド端子１２に供給されるコマンドを選択するよう構成される。
【０１１９】
図１４〜図１７は、本実施の形態に関して、図１２（ａ）に示した記憶回路３０ｃに記憶される遅延量（内部リードコマンドＲＤの遅延量）の更新動作に関わる各信号の動作タイミングを示す図である。以下、図１３に加えてこれらの図も参照しながら、本実施の形態による半導体装置１０の動作について説明する。なお、ここでは説明しないが、図１２（ｂ）に示した記憶回路６０ｃに記憶される遅延量（内部ライトコマンドＷＲの遅延量）の更新動作に関わる各信号の動作タイミングも同様である。記憶回路６０ｃに記憶される遅延量の更新動作は、記憶回路３０ｃに記憶される遅延量の更新動作に引き続いて実行される。
【０１２０】
初めに、図１４〜図１７の上部に示したフロー図は、記憶回路３０ｃに記憶される遅延量の更新動作の全体の流れを示している。この図に示すように、本更新動作では、リセットバー信号ＲＥＳＥＴＢが活性化されたことに応じて、コアチップＣＣ０からコアチップＣＣ３の順で順次最適な遅延量の検出動作が行われる。ここで、記憶回路３０ｃに記憶される遅延量の更新動作は、各コアチップＣＣ０〜ＣＣ３についての検出動作が終了する都度、実行される。ただし、上述したように、記憶回路３０ｃは、コアチップＣＣ０以外のコアチップＣＣ１〜ＣＣ３に関しては、記憶している遅延量が新たに得られた遅延量より小さい場合に限り、記憶内容を更新するように構成される。したがって、コアチップＣＣ０からコアチップＣＣ３まですべてのコアチップについての検出動作が完了した後には、記憶回路３０ｃには、４つのコアチップＣＣ０〜ＣＣ３それぞれについて検出された最適値のうち最大のものが記憶されていることになる。
【０１２１】
さて、図１４に示すように、リセットバー信号ＲＥＳＥＴＢがハイレベルに活性化されると、クロック発生回路１００がテストクロック信号ＴＥＳＴ＿ＣＬＫの出力を開始する。すると、これに応じてカウンタ回路１０１がカウンタ出力信号ＣＯ＜１５：０＞を出力し（図１４には示していない）、さらに、このカウンタ出力信号ＣＯ＜１５：０＞に応じてデコーダ１０２が、リード用テストエントリ信号ＴＥＲ、及び、コアチップＣＣ０に対応するスライス選択コマンドＳＳ＜０＞を順次活性化する。これらリード用テストエントリ信号ＴＥＲ及びスライス選択コマンドＳＳ＜０＞は、コアチップＣＣ０についての検出動作が継続する間、活性状態に維持される。これにより、セレクタ１０３はデコーダ１０２により生成される各種コマンドを選択し、また、セレクタ１０３から出力される各種コマンドは、インターフェイスチップＩＦとコアチップＣＣ０によって処理されることになる。
【０１２２】
ここで、カウンタ値ラッチ回路３０ｂ（図１２（ａ））は、リード用テストエントリ信号ＴＥＲが非活性状態にある間、リセット状態とされる。したがって、リード用テストエントリ信号ＴＥＲが活性化される時点でカウンタ値ラッチ回路３０ｂがラッチしているカウンタ値（コード信号ＤＡＣＳ０）は、図１４に示すように「０」である。また、記憶回路３０ｃ（図１２（ａ））については、以前に一度でも最適な遅延量の検出動作が行われた場合には何らかの遅延量を記憶しているが、図１４には図示していない。
【０１２３】
次にデコーダ１０２はアクトコマンドＡＣＴを活性化し、さらに所定時間ｔＲＣＤの経過後、リードコマンドＲＥＡＤを活性化する。アクトコマンドＡＣＴ及びリードコマンドＲＥＡＤは、ともにワンショットパルス信号である。アクトコマンドＡＣＴが活性化されると、コアチップＣＣ０ではワード線ＷＬ（図７）の選択処理が行われる。また、リードコマンドＲＥＡＤが活性化されると、コアチップＣＣ０ではビット線ＢＬ（図７）の選択処理が行われ、選択されたビット線ＢＬがセンスアンプ回路６４（図７）に接続される。また、リード制御タイミング調整回路２５，４５（図７）が各種制御信号の生成を開始する。
【０１２４】
図１４には、リード制御タイミング調整回路２５，４５によって生成される各種制御信号のうち、制御信号ＤＲＡＯＴＳＶ，ＤＲＡＯＴＳＶＯＵＴのみを示している。図１４には、制御信号ＤＲＡＯＴＳＶＯＵＴが制御信号ＤＲＡＯＴＳＶに対して進んでいる例（逆マージンとなっている例）を示している。この場合、位相検知回路４８（図７）から出力される位相検知結果信号ＰＤは、図１４に示すように「Ｌ」（フェイル判定）となる。
【０１２５】
デコーダ１０２は、位相検知回路４８が位相検知結果信号ＰＤを出力しているタイミングで、結果ラッチ信号ＲＬを活性化するよう構成される。この場合、位相検知結果信号ＰＤが「Ｌ」であることから、結果ラッチ信号ＲＬが活性化されると、遅延調整カウンタ回路３０ａによってカウンタ値が「１」インクリメントされ、その結果、図１４に示すようにコード信号ＤＡＣＳ０の値が「１」となる。その後、デコーダ１０２がプリチャージコマンドＰＲＥを活性化し、初回の検出動作が終了する。
【０１２６】
次にデコーダ１０２は、最初のアクトコマンドＡＣＴを活性化してから所定時間ｔＲＣの経過後、次のアクトコマンドＡＣＴを活性化する。その後の動作は、初回の検出動作と同様の動作の繰り返しとなる。デコーダ１０２は、以上のようなアクトコマンドＡＣＴの活性化からプリチャージコマンドＰＲＥの活性化に至る一連の動作を、遅延調整カウンタ回路３０ａのカウンタ値の最大値（以下、ＭＡＸとする）に等しい回数にわたって繰り返す。繰り返す間に遅延調整カウンタ回路３０ａのカウンタ値が増えていくので、いずれ制御信号ＤＲＡＯＴＳＶＯＵＴが制御信号ＤＲＡＯＴＳＶに対して遅れるようになる。
【０１２７】
図１５には、検出動作を繰り返した結果、制御信号ＤＲＡＯＴＳＶＯＵＴが制御信号ＤＲＡＯＴＳＶに対して初めて遅れるようになった状態を示している。この場合、位相検知回路４８（図７）から出力される位相検知結果信号ＰＤは「Ｈ」（パス判定）となる。遅延調整カウンタ回路３０ａは、この場合にはインクリメントを行わず、カウンタ値を据え置く。図１５では、このカウンタ値を「Ｍ」としている。これ以降、図１６に示すように、コアチップＣＣ０についてＭＡＸ回の検出動作が繰り返される間、コード信号ＤＡＣＳ０の値は「Ｍ」を維持することになる。
【０１２８】
デコーダ１０２は、ＭＡＸ回目のプリチャージコマンドＰＲＥの活性化の際に、図１６に示すようにコードラッチ信号ＣＬを活性化するよう構成される。コードラッチ信号ＣＬの活性化を受け、記憶回路３０ｃは、その時点でカウンタ値ラッチ回路３０ｂがラッチしているカウンタ値「Ｍ」を取り込み、取り込んだカウンタ値により、記憶しているカウンタ値を更新する。これ以降、記憶回路３０ｃから出力されるコード信号ＤＡＣＳ１は、図１６に示すように「Ｍ」となる。
【０１２９】
次にデコーダ１０２は、一旦リード用テストエントリ信号ＴＥＲを非活性に戻した後、再度リード用テストエントリ信号ＴＥＲを活性化し、続いて、コアチップＣＣ１に対応するスライス選択コマンドＳＳ＜１＞を活性化する。その後の動作は、コアチップＣＣ０に関する上記動作と同様の動作の繰り返しとなる。デコーダ１０２は、以上のような動作をコアチップＣＣ２，ＣＣ３についても行う。
【０１３０】
図１７には、コアチップＣＣ３に関する遅延量の検出動作が終了するタイミングでの各信号の動作タイミングを示している。この例では、コアチップＣＣ０についての検出動作が終了した時点では「Ｍ」であったコード信号ＤＡＣＳ１が、コアチップＣＣ１〜ＣＣ３についての検出動作を行った結果、「Ｍ＋ｍ」に増加している。これは、コアチップＣＣ１〜ＣＣ３のうちの少なくとも１つにおいて、コード信号ＤＡＣＳ０が「Ｍ＋ｍ」になったことを意味している。
【０１３１】
コアチップＣＣ３に関してコードラッチ信号ＣＬを活性化したデコーダ１０２は、図１７に示すように、リード用テストエントリ信号ＴＥＲを非活性に戻した後、テスト終了フラグ信号ＴＥＦを活性化する。テスト終了フラグ信号ＴＥＦは、図１３に示すようにクロック発生回路１００に供給されており、クロック発生回路１００は、テスト終了フラグ信号ＴＥＦの活性化を受けてテストクロック信号ＴＥＳＴ＿ＣＬＫの出力を停止する。以上で、記憶回路３０ｃに記憶される遅延量の更新動作がすべて終了し、この後には、図１７に示すようにコード信号ＤＡＣＳ１が「Ｍ＋ｍ」に固定され、したがって、遅延調整コード信号ＤＡＣＳも「Ｍ＋ｍ」に固定される。
【０１３２】
以上説明したように、本実施の形態による半導体装置１０によれば、リセットバー信号ＲＥＳＥＴＢの活性化に応じて自動的に、記憶回路３０ｃに記憶される遅延量の更新動作、及び、記憶回路６０ｃに記憶される遅延量の更新動作が行われる。したがって、半導体装置１０の電源投入の都度、そのときの外部環境（温度、電源電位など）に応じた最適な遅延量を、記憶回路３０ｃ，６０ｃに設定することが可能になる。
【０１３３】
以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施の形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１３４】
例えば、上記第２の実施の形態では、記憶回路３０ｃ，６０ｃに記憶される遅延量の更新動作の実行トリガとしてリセットバー信号ＲＥＳＥＴＢを利用する例を説明したが、他の信号を利用することも可能である。一例を挙げると、例えば半導体装置１０がアンチヒューズ素子を搭載するものである場合、リセットバー信号ＲＥＳＥＴＢを受けてアンチヒューズ素子のロードシーケンスが動作する。このロードシーケンスは、本実施の形態による更新動作に影響を及ぼす可能性があるが、リセットバー信号ＲＥＳＥＴＢに代え、このロードシーケンスの終了フラグを実行トリガとして利用することで、アンチヒューズ素子のロードシーケンスからの影響を避けることが可能になる。
【０１３５】
また、上記実施の形態では４ビットずつデータがバースト入出力される例を挙げて説明したが、本発明は、少なくとも１ビットのデータが入出力される場合に広く適用できる。
【０１３６】
また、上記実施の形態ではＴＳＶＦＩＦＯ４２，７０それぞれの内部に２個の保持回路を設けるとしたが、ＴＳＶＦＩＦＯ４２，７０内に設ける保持回路の個数は２個に限られず、複数個であればよい。一例を挙げると、ｎ個の保持回路をＴＳＶＦＩＦＯ７０内に設ける場合、ｋ番目（ｋは１乃至ｎのいずれか）の保持回路は、制御信号ＤＷＣＬＫＴＳＶＩＮの活性区間のうち、ｋ＋ｎ×ｍ（ｍは０以上の整数）番目のものが到来したタイミングで、データＲＷＢＵＳ＿ＴＳＶを取り込むよう構成される。これにより、各保持回路は、２ｎクロック分の時間にわたって、取り込んだライトデータＤＱを保持することができるようになる。したがって、タイミングマージンを２ｎクロック分まで延ばすことが可能になる。
【０１３７】
また、上記実施の形態では、リード動作に関して、ＴＳＶＦＩＦＯ４２と遅延調整回路２４の両方を用いることにより、制御信号ＤＲＡＯＴＳＶＯＵＴが制御信号ＤＲＡＯＴＳＶに対して遅れた場合にも、進んだ場合にも対応できるようにしたが、制御信号ＤＲＡＯＴＳＶＯＵＴが制御信号ＤＲＡＯＴＳＶに対して遅れた場合が問題とならない場合には、ＴＳＶＦＩＦＯ４２を設けず、データＲＷＢＵＳ＿ＣＯＲＥを直接ＴＳＶバッファ４３で受け取ってもよい。
【０１３８】
同様に、上記実施の形態では、ライト動作に関して、ＴＳＶＦＩＦＯ７０と遅延調整回路７５の両方を用いることにより、制御信号ＤＷＣＬＫＴＳＶＯＵＴが制御信号ＤＷＣＬＫＴＳＶＩＮに対して遅れた場合にも、進んだ場合にも対応できるようにしたが、制御信号ＤＷＣＬＫＴＳＶＯＵＴが制御信号ＤＷＣＬＫＴＳＶＩＮに対して遅れた場合が問題とならない場合には、ＴＳＶＦＩＦＯ７０を設けず、データＲＷＢＵＳ＿ＴＳＶを直接ＴＳＶバッファ７１で受け取ってもよい。
【符号の説明】
【０１３９】
１                              メモリコントローラ
１０                            半導体装置
１１                            クロック端子
１２                            コマンド端子
１３                            データ入出力端子
１５                            クロック生成回路
２０，４３，５２，７１          ＴＳＶバッファ
２１，４１，５１，７２          ＲＷＢＵＳバッファ
２２                            出力バッファ
２３，４４                      コマンド発生回路
２４，７５                      遅延調整回路
２５，４５                      リード制御タイミング調整回路
２６，４６，５５，７７          制御信号セレクタ回路
２７                            ＤＱ出力制御回路
３０，６０                      遅延量設定回路
３０ａ，６０ａ                  遅延調整カウンタ回路
３０ｂ，６０ｂ                  カウンタ値ラッチ回路
３０ｃ，６０ｃ                  記憶回路
３０ｄ，６０ｄ                  セレクタ
４０                            メインアンプ
４２，７０                      ＴＳＶＦＩＦＯ
４２ａ，４２ｂ，７０ａ，７０ｂ  保持回路
４７，７８                      ＴＳＶセレクタ回路
５０                            入力バッファ
４８，７９                      位相検知回路
４８ａ〜４８ｃ，７９ａ〜７９ｃ  Ｄ型フリップフロップ回路
５０                            入力バッファ
５４，７６                      ライト制御タイミング調整回路
５６                            ＤＱ入力制御回路
６４                            センスアンプ回路
６５                            メモリセルアレイ
７３                            ライトアンプ
８０                            シリコン基板
８１                            層間絶縁膜
８２                            絶縁リング
８３，８４                      パッシベーション膜
８５                            ポリイミド膜
８６                            ピラー部
９０ａ，９０ｂ                  レジスト
９１                            基板電極
９２                            スルーホール電極
９３                            再配線層
９４                            アンダーフィル
９６                            モールドレジン
１００                          クロック発生回路
１０１                          カウンタ回路
１０２                          デコーダ
１０３                          セレクタ
ＢＢ                            裏面バンプ
ＢＬ                            ビット線
ＣＣ０〜ＣＣ３                  コアチップ
ＦＢ，ＦＢａ                    表面バンプ
ＩＦ                            インターフェイスチップ
ＩＰ                            インターポーザ
Ｌ１〜Ｌ４                      配線層
Ｍ１〜Ｍ４                      パッド
ＭＣ                            メモリセル
ＳＢ，Ｓ１〜Ｓ９，Ｕ１〜Ｕ９    外部端子
ＴＨ１〜ＴＨ３                  スルーホール電極
ＴＳＶ，ＴＳＶ１，ＴＳＶ２      貫通電極
ＷＬ                            ワード線
【図１】
2015179380.tif 000003
【図２】
2015179380.tif 000004
【図３】
2015179380.tif 000005
【図４】
2015179380.tif 000006
【図５】
2015179380.tif 000007
【図６】
2015179380.tif 000008
【図７】
2015179380.tif 000009
【図８】
2015179380.tif 000010
【図９】
2015179380.tif 000011
【図１０】
2015179380.tif 000012
【図１１】
2015179380.tif 000013
【図１２】
2015179380.tif 000014
【図１３】
2015179380.tif 000015
【図１４】
2015179380.tif 000016
【図１５】
2015179380.tif 000017
【図１６】
2015179380.tif 000018
【図１７】
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