(57)【要約】【課題】回路構成を大幅に変更することなく、複数の画素からなる画像表示部への書き込み動作による消費電力を従来に比べて低減する。【解決手段】初段記憶部内の第１のインバータinv１n、inv１n-1の各出力端子は、同じ画素内の２段目記憶部内の第２のスイッチングトランジスタnmos２n、nmos２n-1のドレインに接続される一方、１ライン上の画素１２n-1、１２n-2（図示せず）の初段記憶部内の第１のスイッチングトランジスタnmos１n-1、nmos１n-2のソースに接続されている。同じ１列のｎ個の画素１２n〜１２1において、各初段記憶部の第１のインバータの出力端子と１ライン上の画素の初段記憶部内の第１のスイッチングトランジスタnmosのソースとが接続された初段記憶部接続回路は、縦方向のシフトレジスタＶＳＲ１を構成している。縦方向のシフトレジスタは画素データを最下行の画素から最上行の画素まで列方向にシフトし保持する。【選択図】図２
2015179138.tif 000002
【特許請求の範囲】
【請求項１】
行方向及び列方向に２次元マトリクス状に配置されて画像表示部を構成する複数の画素のそれぞれが、
書き込み時に供給される画素データを第１のスイッチング素子によりサンプリングして第１のメモリに記憶する構成の初段記憶部と、
読み出し時にオンに制御される第２のスイッチング素子を通して前記初段記憶部の前記第１のメモリから読み出した前記画素データを第２のメモリに一時記憶する構成の２段目記憶部と、
対向配置された画素電極と共通電極との間に液晶が充填封入されており、前記２段目記憶部の前記第２のメモリに記憶された前記画素データが前記画素電極に印加されて画像表示を行う液晶表示素子と
を備え、
同じ列に配置された複数の前記画素のうち隣接する２つの画素の一方の画素内の前記初段記憶部の出力端子を他方の画素内の前記初段記憶部の前記第１のスイッチング素子の入力端子に接続することを、最下行の各画素及び最上行の各画素の一方から他方まで一方向に繰り返して構成された列毎のシフトレジスタと、
前記列毎のシフトレジスタの初段を構成する前記最下行又は最上行の画素の前記初段記憶部に表示すべき画素データを供給して記憶させると共に、記憶させた前記画素データを前記列毎のシフトレジスタの最終段まで、シフトクロックに同期させてシフトさせるシフトレジスタ制御手段と
を備えることを特徴とする液晶表示装置。
【請求項２】
前記初段記憶部は、前記第１のスイッチング素子がスイッチングトランジスタであり、前記第１のメモリが単一のインバータ又は互いの出力端子が互いの入力端子に接続された２つのインバータからなる自己保持型メモリであることを特徴とする請求項１記載の液晶表示装置。
【請求項３】
前記２段目記憶部は、前記第２のスイッチング素子がスイッチングトランジスタ又はトランスミッションゲートであり、前記第２のメモリがインバータ又は容量であることを特徴とする請求項１又は２記載の液晶表示装置。
【請求項４】
前記シフトクロックは互いに逆論理値の第１及び第２のシフトクロックからなり、
前記シフトレジスタ制御手段は、前記第１のシフトクロックにより前記列毎のシフトレジスタの初段への書き込みと奇数段の記憶画素データの隣接する偶数段へのシフトを行い、前記第２のシフトクロックにより前記列毎のシフトレジスタの偶数段の記憶画素データの隣接する奇数段へのシフトを行い、
２値の前記画素データの本来の論理値を示す正転画素データ及び逆論理値を示す反転画素データを前記第１のシフトクロックの周期毎に交互に前記表示すべき画素データとして出力する画素データ発生手段を更に有することを特徴とする請求項１乃至３のうちいずれか一項記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置に係り、特にサブフレームデータに基づいて複数のサブフレームの組み合わせによって階調表示を行うデジタル駆動方式の液晶表示装置に関する。
【背景技術】
【０００２】
近年、プロジェクタ装置やプロジェクションテレビには画像を投影するための中心部品としてＬＣＯＳ(Liquid Crystal on Silicon)型液晶表示装置が多く用いられている。このＬＣＯＳ型液晶表示装置の表示方式として、ＣＭＯＳ(Complementary Metal Oxide Semiconductor)等の半導体素子へ映像信号をパルス幅変調（ＰＷＭ;Pulse Width Modulation)して得たデジタル映像データを液晶表示素子の画素電極に印加して液晶の配向を時間的に切り替えて駆動するデジタル駆動方式がある。デジタル駆動方式は、アナログ映像信号を液晶表示素子の画素電極に印加するアナログ駆動方式に比べて、階調表示で劣る面はあるが、焼き付きには強いというメリットがある。
【０００３】
また、デジタル駆動方式の液晶表示装置では、例えばサブフレームデータに基づいて複数のサブフレームの組み合わせによって階調表示を行う。このデジタル駆動方式では、表示する映像信号の１画像の表示単位である１フレームを、１フレーム期間より短時間である表示期間をもつ複数のサブフレームに分割し、それら複数のサブフレームを表示すべき階調に応じてデジタル信号である１ビットのサブフレームデータにより選択的にオン、オフにして１フレームの画像を表示すべき階調に応じたサブフレームの組み合わせで画素を駆動する。
【０００４】
このようなデジタル駆動方式の液晶表示装置として、各画素が、列データ線を介して供給される１ビットのサブフレームデータを保持する第１シフトレジスタと、第１シフトレジスタに保持されたサブフレームデータを転送して液晶表示素子の画素電極に印加する第２シフトレジスタを備える構成の液晶表示装置が知られている（例えば、特許文献１参照）。
【０００５】
上記第１シフトレジスタは、列データ線を介して供給される１ビットのサブフレームデータを行選択信号によりサンプリングする第１のスイッチングトランジスタと、第１のスイッチングトランジスタでサンプリングされたサブフレームデータを保持する第１のインバータとからなる。上記第２シフトレジスタは、共通信号線を介してトリガパルスが供給された時にオンとされて第１のインバータに保持されたサブフレームデータを転送する第２のスイッチングトランジスタと、第２のスイッチングトランジスタにより転送されたサブフレームデータを画素電極に印加する第２のインバータとからなる。
【０００６】
特許文献１に記載の液晶表示装置によれば、第１のインバータのゲート部にダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）として保持されたサブフレームデータを、第２のスイッチングトランジスタを介して全画素同時に画素電極へ転送することが可能になる。このため、画素電極に印加されるサブフレームデータの電圧は、液晶表示素子の画素電極に対向する共通電極を駆動する共通電極電圧波形との間で全ての画素で同期をとることが可能となり、液晶に印加する電圧（画素電極電圧と共通電極電圧との電位差）の極性をサブフレーム毎に反転することができて、焼き付きなどの画質劣化を抑えることが可能となる。また、立体映像表示などのための左右で異なる映像信号に対しても、一瞬で切り替えることができて、明るさを減らす黒データ表示などが不要になるという効果が得られる。また、特許文献１に記載の液晶表示装置では、第１シフトレジスタ及び第２シフトレジスタが共にインバータからなるため、トランジスタ数を削減することができ、これにより画素の微細化も可能になるという効果もある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１３−１０１２８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１に記載の液晶表示装置では、消費電力が大きいという課題がある。デジタル駆動方式の液晶表示装置で電力を消費するのは主に外部からのデータ入力部と書き込み動作を行う画素部である。特に画素部における電源電圧は外部のデータ入力部より高い電圧が使用されるため、消費電力への影響が大きい。また、画素部は横方向の画素数４０９６、縦方向の画素数２４００の液晶表示装置（以下、これを「４Ｋ２Ｋパネル」という）のように多画素になるほど画素数の増加と配線の長さが長くなることにより、配線の負荷容量値が増えるので、列データ線へ信号を出力するドライバの消費電力が大きくなる。
【０００９】
しかも、４Ｋ２Ｋパネルのような多画素な構成ではデータ量が非常に多くなり、４４ビット幅のサブフレームデータにより６４サブフレームで１フレームの階調表示を行う場合、水平１ライン単位で４０９６画素に同時書き込みをしても、６０Ｈｚプログレッシブ表示では約１０ＭＨｚに１回は書き込み動作を行う必要があり、高速動作が要求され、消費電力への影響度合いは非常に大きい。必要なデータレートは３７.７４９Gbps（≒1/60/64/(4096×2400)）であり、４４チャンネルの小振幅差動信号方式（ＬＶＤＳ；Low Voltage Differential Signaling)で伝送する場合、１チャンネルあたりのデータレートは最低でも約857.9Mbpsは必要になる。実際には、ＬＶＤＳでデータを送る以外の時間が必要なため、約１Gbps程度は必要になる。
【００１０】
ここで、特許文献１に記載の液晶表示装置の画素への信号書き込み時の消費電力ＰはＣＭＯＳのロジックであるので次式で表される。
【００１１】
Ｐ＝Ｎ×Ｆc×ＣＬ×Ｖdd2＋Ｎ×Ｐsc＋Ｎ×Ｐlk          （１）
ただし、（１）式中、Ｎは列データ線の本数、Ｆcは駆動周波数、ＣＬは列データ線の負荷容量、Ｖddは信号電圧、Ｐscは列データ線へサブフレームデータを出力するドライバと画素の第１のインバータの貫通電流による消費電力、Ｐlkはドライバ等のリーク電流による消費電力である。消費電力Ｐscは負荷容量の消費電力より小さく、また、リーク電流による消費電力Ｐlkはほぼ無視できるレベルである。よって、ＣＬで発生する消費電力が、（Ｎ×Ｐsc＋Ｎ×Ｐlk）より大きい場合、及び列データ線の本数Ｎが多い場合は、（１）式は次式で表される。
【００１２】
Ｐ≒Ｎ×Ｆc×ＣＬ×Ｖdd2                （２）
ここで、列データ線の負荷容量ＣＬは数ｐＦであり、例えばライン毎に０と１とが書き換わる場合、列データ線を駆動する充放電電流が一番多くなる。４Ｋ２Ｋパネルの場合、列データ線は４０００本以上あることになるので、列データ線１本あたりの負荷容量を２ｐＦとすると、全列データ線の負荷容量ＣＬは８０００ｐＦを超える。
【００１３】
また、行走査線を駆動する場合、１ラインの４０００画素以上を同時に駆動することになるので、１ライン選択周期は１００ns（≒1/60/64/2400)で高速ではないが、４０００画素以上の各画素の第１のスイッチングトランジスタ（画素選択用トランジスタ）をドライブするため、負荷容量は数ｐＦから１０ｐＦ程度となる。よって、消費電力はフルハイビジョンの液晶表示装置よりも増加する。
【００１４】
更に、画素読み出し時には画素内の入力サブフレームデータの初段記憶部である第１のインバータから２段目記憶部の第２のインバータへのデータ転送が、全画素でほぼ同時に行われるため、寄生負荷容量への充放電及び第２のインバータへの書き込み電流が発生することになり、場合によって８００万画素（＝4096×2400）の第２のインバータで充放電が発生するため、消費電力が極めて大きくなる。
【００１５】
以上の理由から、（１）式中の消費電力Ｐlkはほぼ無視できるレベルであるが、特許文献１記載の従来の液晶表示装置では、消費電力Ｐが非常に大きいという問題がある。大なる消費電流はチップ内の電源ＧＮＤ配線の寄生抵抗により電圧変動を発生させ、結果としてロジック部分の誤動作を生み易いという問題もある。
【００１６】
本発明は以上の点に鑑みなされたもので、回路構成を大幅に変更することなく、複数の画素からなる画像表示部への書き込み動作による消費電力を従来に比べて低減し得るデジタル駆動方式の液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明は上記の目的を達成するため、行方向及び列方向に２次元マトリクス状に配置されて画像表示部を構成する複数の画素のそれぞれが、
書き込み時に供給される画素データを第１のスイッチング素子によりサンプリングして第１のメモリに記憶する構成の初段記憶部と、読み出し時にオンに制御される第２のスイッチング素子を通して初段記憶部の第１のメモリから読み出した画素データを第２のメモリに一時記憶する構成の２段目記憶部と、対向配置された画素電極と共通電極との間に液晶が充填封入されており、２段目記憶部の第２のメモリに記憶された画素データが画素電極に印加されて画像表示を行う液晶表示素子とを備え、
同じ列に配置された複数の画素のうち隣接する２つの画素の一方の画素内の初段記憶部の出力端子を他方の画素内の初段記憶部の第１のスイッチング素子の入力端子に接続することを、最下行の各画素及び最上行の各画素の一方から他方まで一方向に繰り返して構成された列毎のシフトレジスタと、
列毎のシフトレジスタの初段を構成する最下行又は最上行の画素の初段記憶部に表示すべき画素データを供給して記憶させると共に、記憶させた画素データを列毎のシフトレジスタの最終段まで、シフトクロックに同期させてシフトさせるシフトレジスタ制御手段と
を備えることを特徴とする。
【発明の効果】
【００１８】
本発明によれば、回路構成を大幅に変更することなく、画像表示部への書き込み動作による消費電力を従来に比べて低減することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の液晶表示装置の一実施の形態のブロック図である。
【図２】本発明の液晶表示装置における、同じ画素列に配置されたｎ個の画素のうち隣接する２個の画素の第１の実施形態の要部の回路図である。
【図３】図２に示した画素の書き込み時の動作説明用タイミングチャートである。
【図４】本発明の液晶表示装置における、同じ画素列に配置されたｎ個の画素のうち隣接する２個の画素の第２の実施形態の要部の回路図である。
【図５】本発明の液晶表示装置における、同じ画素列に配置されたｎ個の画素のうち隣接する２個の画素の第３の実施形態の要部の回路図である。
【図６】本発明の液晶表示装置における、同じ画素列に配置されたｎ個の画素のうち隣接する２個の画素の第４の実施形態の要部の回路図である。
【図７】本発明の液晶表示装置における、同じ画素列に配置されたｎ個の画素のうち隣接する２個の画素の第５の実施形態の要部の回路図である。
【発明を実施するための形態】
【００２０】
次に、本発明の実施の形態について図面と共に説明する。
【００２１】
図１は、本発明になる液晶表示装置の一実施の形態のブロック図を示す。同図において、本実施形態の液晶表示装置１０は、複数の画素１２が２次元マトリクス状に配置された画像表示部１１と、高速インタフェース（Ｉ／Ｆ）回路１３と、データセレクタ（Ｄ／Ｓ）付並列Ｄ型フリップフロップ（ＤＦＦ）１４と、画素調整シフトレジスタ１５と、水平方向信号ドライバ１６と、制御回路１７と、初段記憶部シフト用クロックドライバ・転送用インバータチェーン駆動回路１８及び１９とから構成された、デジタル駆動方式の液晶表示装置である。
【００２２】
画像表示部１１は、行方向（水平方向）にｍ個（ｍは２以上の自然数）配置され、列方向（縦方向）にｎ個（ｎは２以上の自然数）配置された、全部でｍ×ｎ個の画素１２が２次元マトリクス状に配置された構成である。各画素１２は図１ではそれぞれ一つの矩形で模式的に示してある。各画素１２は、対向して設けられた画素電極（あるいは液晶駆動電極）と共通電極との間に液晶が充填封入された公知の構造の液晶表示素子（図示せず）を有する。周知のように画素電極は画素毎に別々に設けられ、共通電極は全画素に共通に設けられている。
【００２３】
水平方向に配置されたｍ個の画素１２は、初段記憶部シフト用クロックドライバ・転送用インバータチェーン駆動回路１８及び１９にそれぞれ両端が接続された水平方向に平行に、かつ、交互にｎ／２本ずつ配置された正転シフトクロック信号線と反転シフトクロック信号線に別々に接続されている。つまり、隣接する２ラインのｍ個の画素のうち一方のラインのｍ個の画素は正転シフトクロック信号線に接続され、もう一方のラインのｍ個の画素が反転シフトクロック信号線に接続されている。一方、縦方向に配置されたｎ個の画素１２のうち、例えば画像表示部１１において一番下の位置に配置された画素が、水平方向信号ドライバ１６に一端が接続された縦方向に平行に配されたｍ本の列データ線に別々に接続されている。つまり、１本の列データ線は、対応して設けられた同じ列のｎ個の画素のうち最下行（ｎライン目）の画素１２に接続されている。本実施形態の液晶表示装置１０は、画素１２が後述するように初段記憶部と２段目記憶部と画素電極とが直列接続された構成であり、そのうちの初段記憶部が縦方向にｎ段のシフトレジスタを構成している点に特徴がある。この初段記憶部が縦方向に接続されたｎ段のシフトレジスタは、本発明の列毎のシフトレジスタを構成している。
【００２４】
高速Ｉ／Ｆ回路１３は、外部から供給される画像の画素データ（ここではサブフレームデータ）を、ＬＶＤＳなどを用いた高速Ｉ／Ｆで受けて、Ｄ／Ｓ付並列ＤＦＦ１４に供給する。Ｄ／Ｓ付並列ＤＦＦ１４は、高速Ｉ／Ｆ回路１３から例えば６４ビットのデジタル信号バスを介して供給される画素データを、データセレクタ（Ｄ／Ｓ）により６４ビット単位で水平画素位置に正しく配置保持させて画素調整シフトレジスタ１５へ出力する。画素調整シフトレジスタ１５は、Ｄ／Ｓ付並列ＤＦＦ１４から供給される画素データをシフトして水平位置調整を行う。ここでは、例えば１ライン分の画素数ｍが「４０９６」の場合に、その両側に表示位置を調整するための調整画素が４個程度配置されるものとすると、画素調整シフトレジスタ１５は、４１００（＝４０９６＋４）段のシフトレジスタによりシフト動作を行う。これにより、結果的に表示しようとしている画素に画素データを書き込むことができる。
【００２５】
水平方向信号ドライバ１６は、本発明の画素データ発生手段を構成しており、画素調整シフトレジスタ１５から供給された１ラインの各サブフレームデータを対応する画素の列データ線へ出力する。制御回路１７は、高速Ｉ／Ｆ回路１３から供給される信号に基づいて、Ｄ／Ｓ付並列ＤＦＦ１４、画素調整シフトレジスタ１５、及び水平方向信号ドライバ１６の動作を制御する。
【００２６】
例えば、制御回路１７は、Ｄ／Ｓ付並列ＤＦＦ１４にはＤ／Ｓで信号を選択するためのイネーブル信号やラッチするためのクロックを生成する。また、制御回路１７は、画素調整シフトレジスタ１５に対しては、シフトするためのクロックやパラレル入力するためのロード信号を生成する。垂直駆動回路にあたる初段記憶部シフト用クロックドライバ・転送用インバータチェーン駆動回路１８および１９に対しては、シフトクロックやタイミングを合わせるための制御信号を生成する。ＬＶＤＳから入力されるコマンドビットがそれらのもととなる。
【００２７】
初段記憶部シフト用クロックドライバ・転送用インバータチェーン駆動回路１８及び１９内の転送用インバータチェーン駆動回路は、各画素１２内の２段目記憶部に印加する転送パルスをインバータチェーン回路を通して、少しずつ遅延させ、同時に転送回路がオンしないようにばらけさせるためのものである。また、初段記憶部シフト用クロックドライバ・転送用インバータチェーン駆動回路が１８及び１９で示すように画像表示部１１の左右に同じ構成のものが２つ設けられているのは、画像表示部１１の画素数が多く、１つではドライブ能力が不足するという問題を考慮したものである。しかし、原理的には一つでよい。初段記憶部シフト用クロックドライバ・転送用インバータチェーン駆動回路１８及び１９の初段記憶部シフト用クロックドライバと制御回路１７とは本発明におけるシフトレジスタ制御手段を構成している。
【００２８】
次に、本発明の液晶表示装置の要部である画素１２の各実施の形態について詳細に説明する。
【００２９】
図２は、本発明になる液晶表示装置における、同じ画素列に配置されたｎ個の画素のうち隣接する２個の画素の第１の実施形態の要部の回路図を示す。本実施形態の液晶表示装置１０では、画素書き込み時には隣接する２行の画素群単位で制御するので、図２にはその制御単位の２行の画素群のうち、同じ列の２個の画素のみを示している（ただし、画素内の液晶表示素子は画素電極のみ図示している）。
【００３０】
図２において、画素１２nはｎライン目の画素、画素１２n-1は（ｎ−１）ライン目の画素であり、それぞれ第１のスイッチング素子を構成するＮチャネルＭＯＳ型電界効果トランジスタ（以下、ＮＭＯＳトランジスタ）による第１のスイッチングトランジスタnmos１n、nmos１n-1と、第１のインバータinv１n、inv１n-1とからなる初段記憶部と、第２のスイッチング素子を構成するＮＭＯＳトランジスタによる第２のスイッチングトランジスタnmos２n、nmos２n-1と、第２のインバータinv２n、inv２n-1からなる２段目記憶部とからなる。初段記憶部はＤＲＡＭを構成している。第１のインバータinv１n、inv１n-1は第１のメモリを構成し、第２のインバータinv２n、inv２n-1は第２のメモリを構成している。
【００３１】
初段記憶部内の第１のインバータinv１n、inv１n-1の各出力端子は、同じ画素内の２段目記憶部内の第２のスイッチングトランジスタnmos２n、nmos２n-1のドレインに接続される一方、１ライン上の画素１２n-1、１２n-2（図示せず）の初段記憶部内の第１のスイッチングトランジスタnmos１n-1、nmos１n-2のソースに接続されている。なお、図２には示していない画素１２n〜１２n-1と同じ列の画素１２n-2〜１２2においても初段記憶部内の第１のインバータの出力端子の出力端子が１ライン上の画素１２n-3〜１２1（いずれも図示せず）の初段記憶部内の第１のスイッチングトランジスタのソースに接続されている。
【００３２】
これらの同じ１列のｎ個の画素１２n〜１２1において、各初段記憶部の第１のインバータの出力端子と１ライン上の画素の初段記憶部内の第１のスイッチングトランジスタnmosのソースとが接続された初段記憶部接続回路は、本発明の列毎のシフトレジスタに相当する縦方向のシフトレジスタＶＳＲ１を構成している。また、第２のインバータinv２n及び２n-1の各出力端子は画素１２n及び１２n-1内の各液晶表示素子の画素電極に接続される。なお、初段記憶部を構成するＤＲＡＭは画素書き込み時に用いられ、２段目記憶部は画素読み出し時に用いられる。
【００３３】
nmos１nのゲートは初段記憶部シフト用クロックドライバ・転送用インバータチェーン駆動回路１８及び１９に両端が接続された正転シフトクロック信号線ｇnに接続されている。また、nmos１n-1のゲートは初段記憶部シフト用クロックドライバ・転送用インバータチェーン駆動回路１８及び１９に両端が接続された反転シフトクロック信号線ｇn-1に接続されている。正転シフトクロック信号線が伝送する正転シフトクロックと反転シフトクロック信号線が伝送する反転シフトクロックとは、常に逆論理値の関係にある初段記憶部シフト用クロックである。従って、nmos１n及びnmos１n-1の一方がオンの時は他方がオフの関係にある。
【００３４】
一方、nmos２nのゲートは初段記憶部シフト用クロックドライバ・転送用インバータチェーン駆動回路１８及び１９に両端が接続された第１の転送信号線trgaに接続されている。また、nmos２n-1のゲートは初段記憶部シフト用クロックドライバ・転送用インバータチェーン駆動回路１８及び１９に両端が接続された第２の転送信号線trgbに接続されている。第１及び第２の転送信号線trga及びtrgbが伝送する第１及び第２の転送信号は、インバータチェーン駆動回路により若干の位相差がある転送クロックである。従って、nmos２n及び２n-1の一方がオンになると僅かな時間遅れて他方がオンとなる関係にある。
【００３５】
従来はサブフレーム期間の直前に列データ線に供給するサブフレームデータをドライバで書き込み、それを画素選択信号（行走査信号）により１行単位で選択した各画素の初段記憶部に書き込んでいた。これに対し、本実施形態の液晶表示装置１０では、従来装置のような列データ線及びそのドライバを除き、各画素１２の初段記憶部の第１のインバータの出力端子を１ライン上の画素の初段記憶部の第１のスイッチングトランジスタのソースに接続することで縦方向にシフトレジスタＶＳＲ１を構成して各画素１２への書き込みを行う。この初段記憶部に書き込むサブフレームデータを水平ライン分シフト動作で動かすことにより、画素１２への書き込みが行われることになる。
【００３６】
すなわち、各サブフレーム期間の直前に隣接する２行の各画素のうち一方の画素内の初段記憶部にサブフレームデータを書き込み、続いて隣接する２行の各画素のうち他方の画素内の初段記憶部に一方の画素内の初段記憶部に書き込まれたサブフレームデータを読み出して書き込むことを交互に繰り返すシフト動作を２行の画素単位で行うことで、全画素の初段記憶部にサブフレームデータを書き込む。
【００３７】
書き込み終了後は、サブフレーム期間の最初に１回だけ、隣接する２行の各画素内の初段記憶部に記憶されたそれぞれのサブフレームデータを、前記第１及び第２の転送信号の制御に従って僅かな時間ずらして２段目記憶部に転送して画素電極に印加する。全画素の２段目記憶部は転送信号により１行単位で極めて僅かな時間ずつずらして順次に制御される。従って、全画素はサブフレーム期間の最初にほぼ同時に画素内の画素電極にサブフレームデータが印加されて、サブフレーム期間サブフレーム表示を行う。
【００３８】
次に、図２に示した画素の書き込み時の動作について、図３のタイミングチャートを併せ参照して更に詳細に説明する。図１の水平方向信号ドライバ１６から並列に出力される各１ビットのサブフレームデータは、最初に第１ラインの画素１２で表示されるべき画素データである。以下、第２ラインから第ｎラインまでライン順に各画素１２で表示されるべきサブフレームデータが出力されて画像表示部１１の第ｎラインの画素１２nに入力される。ただし、隣接する２ラインの画素１２のうち下側のラインの画素内の初段記憶部から１ライン上の画素内の初段記憶部に転送される際に、サブフレームデータは反転されて出力されるため、水平方向信号ドライバ１６からは２値のサブフレームデータの本来の論理値を示す正転サブフレームデータと逆論理値を示す反転サブフレームデータとが、後述する縦方向の垂直レジスタへのシフトクロックの周期毎に交互に出力される。
【００３９】
すなわち、或る一列に配置されたｎ個の画素のうち図２に示した第ｎラインの画素１２nの初段記憶部内のnmos１nのソースには図３（Ｋ）に示すように、第１ラインで表示される正転サブフレームデータｄ１、第２ラインで表示される反転サブフレームデータ/ｄ２、第３ラインで表示される正転サブフレームデータｄ３、第４ラインで表示される反転サブフレームデータ/ｄ４・・・の順で第ｎラインで表示される正転サブフレームデータｄｎまでが供給される。
【００４０】
一方、上記サブフレームデータの出力タイミングに同期して図３（Ａ）に示す第２のシフトクロックが信号線ｇn-1に供給され、かつ、同図（Ｂ）に示す第１のシフトクロックが信号線ｇnに供給される。これら第１及び第２のシフトクロックは互いに逆論理値の関係にあり、かつ、サブフレームデータの出力期間と同一の周期を有している対称方形波である。また、サブフレームデータｄ１が縦方向のシフトレジスタの初段である画素１２nの初段記憶部内のnmos１nのソースに供給される時刻t1からt3までの期間のうち前半の時刻t1からt2までの期間は図３（Ｂ）に示すように“Ｈ”レベルの第１のシフトクロックが信号線ｇnを介してnmos1nのゲートに印加され、同図（Ａ）に示すように“Ｌ”レベルの第２のシフトクロックが信号線ｇn-1を介してnmos1n-1のゲートに印加されるため、nmos１nがオン、nmos１n-1がオフに制御される。このため、サブフレームデータｄ１が画素１２nの初段記憶部内のnmos１nを介してインバータinv１nに印加され、そのゲートに保持される。
【００４１】
続いて、サブフレームデータｄ１が画素１２nの初段記憶部に供給される時刻t1からt3までの期間のうち後半の時刻t2からt3までの期間では、図３（Ｂ）に示すように“Ｌ”レベルの第１のシフトクロックが信号線ｇnを介してnmos1nのゲートに印加され、同図（Ａ）に示すように“Ｈ”レベルの第２のシフトクロックが信号線ｇn-1を介してnmos1n-1のゲートに印加されるため、nmos１nがオフ、nmos１n-1がオンに制御される。このため、インバータinv１nのゲートに保持されていたサブフレームデータｄ１がインバータinv１nにより極性反転されて/ｄ１として画素１２n-1の初段記憶部内のnmos１n-1を介してインバータinv１n-1に転送され、そのゲートに保持される。
【００４２】
続いて、サブフレームデータｄ２を極性反転した反転サブフレームデータ/ｄ２が画素１２nの初段記憶部に時刻t3からt5までの期間供給される。そのうち前半の時刻t3からt4までの期間では、図３（Ｂ）に示すようにＨ”レベルの第１のシフトクロックが信号線ｇnを介してnmos1nのゲートに印加され、同図（Ａ）に示すように“Ｌ”レベルの第２のシフトクロックが信号線ｇn-1を介してnmos1n-1のゲートに印加されるため、nmos１nがオン、nmos１n-1がオフに制御される。このため、反転サブフレームデータ/ｄ２が画素１２nの初段記憶部内のnmos１nを介してインバータinv１nに印加され、そのゲートに保持される。
【００４３】
続いて、反転サブフレームデータ/ｄ２が画素１２nの初段記憶部に供給される時刻t3からt5までの期間のうち後半の時刻t4からt5までの期間では、図３（Ｂ）に示すように“Ｌ”レベルの第１のシフトクロックが信号線ｇnを介してnmos1nのゲートに印加され、同図（Ａ）に示すように“Ｈ”レベルの第２のシフトクロックが信号線ｇn-1を介してnmos1n-1のゲートに印加されるため、nmos１nがオフ、nmos１n-1がオンに制御される。このため、インバータinv１nのゲートに保持されていたサブフレームデータ/ｄ２がインバータinv１nにより極性反転されて本来の極性のサブフレームデータｄ２として画素１２n-1の初段記憶部内のnmos１n-1を介してインバータinv１n-1に転送され、そのゲートに保持される。
【００４４】
以下、同様に画素１２n-1の上側の第ｎ−２ラインから第１ラインまでの各画素の初段記憶部内の第１のスイッチングトランジスタであるnmosにもその下側の第ｎ−１ラインから第２ラインまでの各画素の初段記憶部の第１のインバータに保持されたサブフレームデータが反転されて転送される動作が繰り返される。これにより、画素１２nの初段記憶部内のインバータinv１nには図３（Ｃ）に模式的に示すサブフレームデータが記憶され、画素１２n-1の初段記憶部内のインバータinv１n-1には図３（Ｄ）に模式的に示すサブフレームデータが記憶される。また、図３（Ｅ）、（Ｆ）、（Ｇ）、（Ｈ）、（Ｉ）、（Ｊ）は、画素１２n-2、画素１２n-3、画素１２4、画素１２3、画素１２2、画素１２1の初段記憶部に保持されたサブフレームデータを模式的に示す。
【００４５】
このようにして、信号線ｇnによりｎ個目のシフトクロックが伝送され、かつ、正転サブフレームデータｄnが画素１２nの初段記憶部に供給される時刻t6で、図３（Ｃ）に模式的に示すように第ｎラインの画素１２nの初段記憶部にサブフレームデータｄnが記憶保持されると同時に、この時刻t6で、図３（Ｄ）〜（Ｊ）に模式的に示すように、第ｎ−１ラインから第１ラインまでの画素１２n-2から画素１２1までのすべてで、それぞれ正転サブフレームデータｄn-1からｄ1が記憶保持され、シフト動作による書き込み動作が完了する。他の列のそれぞれｎ個の画素１２についても上記の書き込み動作と並行して、同様の書き込み動作が行われることは勿論である。
【００４６】
なお、同じ１列のｎ個の画素１２n〜１２1の各初段記憶部により構成される縦方向のシフトレジスタＶＳＲ１は、図３（Ａ）、（Ｂ）に示したシフトクロックの１周期で２ライン分データをシフトするため、縦方向のシフトレジスタＶＳＲ１の初段の画素１２nに供給されるシフトクロックの数が一番多くｎ個、一番最後の画素１２1に供給されるシフトクロックの数がｎ／２個になり、何段目の画素であるかによって本来のデータを記憶するまでのシフトクロックの数が異なる。よって、データ転送用のシフトクロックはライン毎に異なるようにドライバで構成する。具体的には、シフトクロックをカウントするカウンタとその出力をデコードする回路を用いて、ゲート回路でクロックをゲーティングすることで実現できる。
【００４７】
次に、本実施形態の効果である書き込み時の消費電力が従来の液晶表示装置の書き込み時の消費電力よりも低減することについて説明する。
【００４８】
上記したように、本実施形態では、画素１２へ書き込まれるサブフレームデータは、同じ１列のｎ個の画素１２n〜１２1の各初段記憶部により構成される縦方向のシフトレジスタＶＳＲ１の初段の画素１２nより１ライン毎の書き込み周期（例えば、１０ＭＨｚ）でシフト動作されていき、一番最後のｎ段目の画素１２1までシフト動作を行うことで全画素の初段記憶部への書き込み動作が終了する。この縦方向のシフトレジスタＶＳＲ１のシフト動作が全画素について同期して常に行われるため、本実施形態の書き込み時の消費電力Ｐ1は次式で表される。
【００４９】
Ｐ1＝Ｌ×Ｎ×Ｆc×ＣＬm×Ｖdd2＋Ｎ×Ｐscm＋Ｎ×Ｐlkm        （３）
ただし、（３）式中、Ｌは縦方向ライン数（上記の例ではｎ）、Ｎは縦方向の信号線の本数（上記の例ではｎ）、Ｆcは駆動周波数、ＣＬmは図２に示した一画素の初段記憶部の負荷容量(nmos1n-1の接合容量とライン間の信号配線に伴う寄生容量が主になる)、Ｖddはシフトする信号電圧である。また、Ｐscmは初段記憶部の貫通電流による消費電力で、小さな値であり、従来あった列データ線ドライバの貫通電流は無いので非常に小さな値である。また、Ｐlkmは初段記憶部のリーク電流による消費電力で、ほぼ無視できるレベルであり、従来の列データ線ドライバのリーク電流分小さな値である。
【００５０】
ここで、本実施形態の書き込み時の消費電力Ｐ1と（２）式に示した従来の液晶表示装置の書き込み時の消費電力と比べると以下のような差がある。
【００５１】
ＣＬ≠ＣＬm×Ｌ            （４）
Ｎ×Ｐsc  ≫  Ｎ×Ｐscm    （５）
Ｎ×Ｐlk  ≫  Ｎ×Ｐlkm    （６）
ここで、Ｐscは従来の列データ線へサブフレームデータを出力するドライバの消費電力と画素の第１のインバータの貫通電流による消費電力との和からなるのに対し、本実施形態におけるＰscmは画素の初段記憶部の貫通電流による消費電力のみである。よって、（５）式は次式に書き改めることができる。
【００５２】
Ｎ×（Ｐscm＋Ｐscd）  ≫  Ｎ×Ｐscm      （７）
ただし、（７）式中、Ｐscdは列データ線のドライバの貫通電流にまつわる消費電力である。また、（６）式も次式に書き改めることができる。
【００５３】
Ｎ×（Ｐlkm＋Ｐlkd）≫  Ｎ×Ｐlkm      （８）
ただし、（８）式中、Ｐlkdは列データ線のドライバのリーク電流にまつわる消費電力である。
【００５４】
ＣＬはＣＬmとほぼ同じ値となる可能性があるが、縦方向の信号線（列データ線）のドライバの接合容量分は小さい。よって、（４）式も次式に書き改めることができる。
【００５５】
ＣＬ  ＞  ＣＬm×Ｌ        （９）
よって、（７）式、（８）式で表される従来の液晶表示装置における列データ線のドライバによる消費電力分は本実施形態の液晶表示装置では確実に低減できることになる。
【００５６】
このように、本実施形態の液晶表示装置１０によれば、従来の液晶表示装置では列データ線を介して画素に書き込んでいた画素データ（具体的にはサブフレームデータ）を画素の初段記憶部（スイッチイングトランジスタnmos1n〜１1とインバータinv１n〜１1によるＤＲＡＭ回路）を縦方向にシフトレジスタを構成できるように接続し、最終的に画素の２段目記憶部に入力する画素データを前段のラインに保持する構成とした。また、本実施の形態の液晶表示装置では、縦方向の列データ線を無くしたため、それをドライブするための大消費電力のドライバ回路を省略できて、なおかつ、大きな負荷容量を駆動する必要がなくなるため、縦方向のシフトレジスタの設計を最適化することで消費電力を低減できる。
【００５７】
また、本実施形態の液晶表示装置によれば、全画素のそれぞれにおいて画素電極へ初段記憶部からほぼ同時に記憶画素データを印加することにより、信頼性向上、明るさ工場などの効果が得られる。
【００５８】
次に、本発明の液晶表示装置の要部である画素１２の第２の実施の形態について詳細に説明する。図４は、本発明になる液晶表示装置における、同じ画素列に配置されたｎ個の画素のうち隣接する２個の画素の第２の実施形態の要部の回路図を示す。なお、画素内の液晶表示素子は画素電極のみ図示している。同図中、図２と同一構成部分には同一符号を付し、その説明を省略する。
【００５９】
図４において、画素１２nはｎライン目の画素、画素１２n-1は（ｎ−１）ライン目の画素であり、それぞれ初段記憶部と２段目記憶部と液晶表示素子の画素電極とが直列接続された構成である点は第１の実施形態の画素と同じであるが、初段記憶部の構成と縦方向のシフトレジスタの構成が第１の実施形態の画素と異なる。
【００６０】
すなわち、画素１２nの初段記憶部は、ＮＭＯＳトランジスタによる第１のスイッチングトランジスタnmos１nのソースに、第１のインバータinv3nの入力端子と第２のインバータinv４nの出力端子にそれぞれ接続された構成である。同様に、画素１２n-1の初段記憶部は、ＮＭＯＳトランジスタによる第１のスイッチングトランジスタnmos１n-1のソースに、第１のインバータinv３n-1の入力端子と第２のインバータinv４n-1の出力端子にそれぞれ接続された構成である。インバータinv３nとインバータinv４nとは互いの入力端子が一方の出力端子に接続された自己保持型メモリを構成しており、スイッチングトランジスタnmos１nと共にスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）を構成している。同様に、インバータinv３n-1とインバータinv４n-1とは互いの入力端子が一方の出力端子に接続された自己保持型のメモリを構成しており、スイッチングトランジスタnmos１n-1と共にＳＲＡＭを構成している。
【００６１】
また、初段記憶部を構成するＳＲＡＭの出力端子（インバータinv３n、inv３n-1の各出力端子及びインバータinv４n、inv４n-1の入力端子）は、同じ画素内の２段目記憶部内の第２のスイッチングトランジスタnmos２n、nmos２n-1のドレインに接続される一方、１ライン上の画素１２n-1、１２n-2（図示せず）の初段記憶部内のスイッチングトランジスタnmos１n-1、nmos１n-2のソースと自己保持型メモリの入力端子（インバータ３n、３n-1の入力端子とインバータ４n、４n-1の出力端子）との接続点に接続されている。なお、図２には示していない画素１２n〜１２n-1と同じ列の画素１２n-2〜１２2においても初段記憶部のＳＲＡＭの出力端子が１ライン上の画素１２n-3〜１２1（いずれも図示せず）の初段記憶部内の第１のスイッチングトランジスタのソースと自己保持型メモリの入力端子との共通接続点に接続されている。
【００６２】
これらの同じ１列のｎ個の画素１２n〜１２1において、各初段記憶部のＳＲＡＭの出力端子と１ライン上の画素の初段記憶部内の第１のスイッチングトランジスタnmosのソースと自己保持型メモリの入力端子との接続点に接続された初段記憶部接続回路は、縦方向のシフトレジスタＶＳＲ２を構成している。また、第２のインバータinv２n及び２n-1の各出力端子は画素１２n及び１２n-1内の各液晶表示素子の画素電極に接続される。なお、初段記憶部は画素書き込み時に用いられ、２段目記憶部は画素読み出し時に用いられる。
【００６３】
本実施形態も第１の実施形態と同様に、画素１２へ書き込まれるサブフレームデータは、同じ１列のｎ個の画素１２n〜１２1の各初段記憶部により構成される縦方向のシフトレジスタＶＳＲ２の初段の画素１２nより１ライン毎の書き込み周期（例えば、１０ＭＨｚ）でシフト動作されていき、一番最後のｎ段目の画素１２1までシフト動作を行うことで全画素の初段記憶部への書き込み動作が終了する。この縦方向のシフトレジスタＶＳＲ２はスタティック型のシフトレジスタであり、ダイナミック型のシフトレジスタより低い周波数まで動作する。本実施形態の書き込み時の消費電力Ｐ2は次式で表される。
【００６４】
Ｐ2＝Ｌ×Ｎ×Ｆc×ＣＬm×Ｖdd2＋Ｎ×Ｐsrm＋Ｎ×Ｐlkm        （１０）
ただし、（１０）式中、Ｌは縦方向ライン数（上記の例ではｎ）、Ｎは縦方向の信号線の本数（上記の例ではｎ）、Ｆcは駆動周波数、ＣＬmは図４に示した一画素の初段記憶部の負荷容量(nmos1n-1の接合容量とライン間の信号配線に伴う寄生容量が主になる)、Ｖddはシフトする信号電圧である。また、Ｐsrmは初段記憶部のＳＲＡＭを書き換える電力で、基本的にはＳＲＡＭを反転するための駆動電流に信号電圧Ｖddを乗算した値で表される。Ｐlkmは初段記憶部のリーク電流による消費電力である。
【００６５】
（１０）式で表される本実施形態の書き込み時の消費電力Ｐ2も（３）式で表される第１の実施形態の書き込み時の消費電力Ｐ1と同様であり、下記のような（１１）式と（８）式とから消費電力を小さくすることが可能であることが分かる。
【００６６】
すなわち、（１０）式中の（Ｎ×Ｐsrm）は（５）式の（Ｎ×Ｐscm）と同じように考えられる。つまり、初段記憶部の貫通電流とＳＲＡＭの書き換え時の消費電力は従来の消費電力と本実施形態の消費電力との関係で同じようになる。つまり、（１１）式のような関係となる。
【００６７】
Ｎ×（Ｐsrm＋Ｐscd）  ≫  Ｎ×Ｐsrm          （１１）
ただし、（１１）式中、Ｐscdは列データ線のドライバの貫通電流にまつわる消費電力である。
【００６８】
また、本実施形態では、ドライバ回路を作る必要がないため、面積的に小さくすることが可能であり、コスト削減に寄与することができる。
【００６９】
次に、本発明の液晶表示装置の要部である画素１２の第３の実施の形態について詳細に説明する。図５は、本発明になる液晶表示装置における、同じ画素列に配置されたｎ個の画素のうち隣接する２個の画素の第３の実施形態の要部の回路図を示す。なお、画素内の液晶表示素子は画素電極のみ図示している。同図中、図４と同一構成部分には同一符号を付し、その説明を省略する。
【００７０】
図５において、画素１２nはｎライン目の画素、画素１２n-1は（ｎ−１）ライン目の画素であり、それぞれ初段記憶部と２段目記憶部と液晶表示素子の画素電極とが直列接続された構成である点は第１及び第２の実施形態の画素と同じであり、また縦方向のシフトレジスタの構成も第２の実施の形態のＶＳＲ２と同一であるが、２段目記憶部の構成が第２の実施形態の画素と異なる。
【００７１】
すなわち、画素１２nの２段目記憶部は、互いのドレイン同士とソース同士とが接続されたＮＭＯＳトランジスタnmos３n及びＰチャネルＭＯＳ型電界効果トランジスタ（以下、ＰＭＯＳトランジスタ）pmos１nとからなるトランスミッションゲートと保持容量ＣＬnとからなる。トランスミッションゲートは第２のスイッチング素子を構成している。同様に、画素１２n-1の２段目記憶部は、互いのドレイン同士とソース同士とが接続されたＮＭＯＳトランジスタnmos３n-1及びＰＭＯＳトランジスタpmos１n-1とからなるトランスミッションゲートと保持容量ＣＬn-1とからなる。画素１２n、１２n-1内の各２段目記憶部内のトランスミッションゲートの一方の端子は同じ画素の初段記憶部のＳＲＡＭの出力端子に接続され、他方の端子は同じ画素の保持容量ＣＬn、ＣＬn-1の非接地側端子と画素電極ＰＥn、ＰＥn-1との共通接続点に接続されている。
【００７２】
また、nmos３nのゲートは初段記憶部シフト用クロックドライバ・転送用インバータチェーン駆動回路１８及び１９に両端が接続された第１の転送信号線trgaに接続され、pmos１nのゲートは初段記憶部シフト用クロックドライバ・転送用インバータチェーン駆動回路１８及び１９に両端が接続された第３の転送信号線/trgaに接続されている。また、nmos２n-1のゲートは初段記憶部シフト用クロックドライバ・転送用インバータチェーン駆動回路１８及び１９に両端が接続された第２の転送信号線trgbに接続され、pmos１n-1のゲートは初段記憶部シフト用クロックドライバ・転送用インバータチェーン駆動回路１８及び１９に両端が接続された第４の転送信号線/trgbに接続されている。第１及び第３の転送信号線trga及び/trgaが伝送する第１及び第３の転送信号は、常に逆論理値の関係にある。同様に、第２及び第４の転送信号線trgb及び/trgbが伝送する第２及び第４の転送信号は、常に逆論理値の関係にある。また、第１及び第２の転送信号は第１及び第２の実施形態と同様の位相関係にある。
【００７３】
これにより、画素読み出し時に、画素１２nの２段目記憶部のトランスミッションゲートがオンになると同じ画素の初段記憶部のＳＲＡＭから出力されたサブフレームデータがトランスミッションゲートを通して保持容量ＣＬnに供給されて保持されるとともに画素電極ＰＥnに印加されて液晶表示素子にサブフレーム期間表示を行わせる。また、これより僅かな時間ずれたタイミングで、画素１２n-1の２段目記憶部のトランスミッションゲートがオンになり、同じ画素の初段記憶部のＳＲＡＭから出力されたサブフレームデータがトランスミッションゲートを通して保持容量ＣＬn-1に供給されて保持されるとともに画素電極ＰＥn-1に印加されて液晶表示素子にサブフレーム期間表示を行わせる。本実施形態も第１の実施形態と同様の消費電力の低減効果が得られる。
【００７４】
次に、本発明の液晶表示装置の要部である画素１２の第４の実施の形態について詳細に説明する。図６は、本発明になる液晶表示装置における、同じ画素列に配置されたｎ個の画素のうち隣接する２個の画素の第４の実施形態の要部の回路図を示す。なお、画素内の液晶表示素子は画素電極のみ図示している。同図中、図２及び図５と同一構成部分には同一符号を付し、その説明を省略する。
【００７５】
図６において、画素１２nはｎライン目の画素、画素１２n-1は（ｎ−１）ライン目の画素であり、それぞれ初段記憶部と２段目記憶部と液晶表示素子の画素電極とが直列接続された構成である点は第１〜第３の実施形態の画素と同じであり、また縦方向のシフトレジスタの構成も第１の実施の形態のＶＳＲ１と同一であるが、２段目記憶部の構成が第１及び第２の実施形態の画素と異なり、第３の実施の形態と同じ構成である。
【００７６】
図６に示す実施の形態では、画素１２n、画素１２n-1の読み出し時に、同じ画素の初段記憶部のＤＲＡＭから極性反転して出力されたサブフレームデータがトランスミッションゲートを介して保持容量CLn、CLn-1に保持されるとともに、画素電極ＰＥn、ＰＥn-1に印加されて液晶表示素子にサブフレーム期間表示を行わせる。本実施形態も第１〜第３実施形態と同様の消費電力低減効果が得られる。
【００７７】
次に、本発明の液晶表示装置の要部である画素１２の第５の実施の形態について詳細に説明する。図７は、本発明になる液晶表示装置における、同じ画素列に配置されたｎ個の画素のうち隣接する２個の画素の第５の実施形態の要部の回路図を示す。なお、画素内の液晶表示素子は画素電極のみ図示している。同図中、図４及び図６と同一構成部分には同一符号を付し、その説明を省略する。
【００７８】
図７において、画素１２nはｎライン目の画素、画素１２n-1は（ｎ−１）ライン目の画素であり、それぞれ初段記憶部と２段目記憶部と液晶表示素子の画素電極とが直列接続された構成である点は第１〜第４の実施形態の画素と同じであり、また縦方向のシフトレジスタの構成も第２及び第３の実施の形態のＶＳＲ２と同一であるが、本実施形態は２段目記憶部の構成が第１〜第４の実施形態の構成と異なる。
【００７９】
すなわち、本実施の形態の画素１２n及び画素１２n-1の２段目記憶部は、図５及び図６に示した第３及び第４の実施の形態の画素の２段目記憶部と比較すると、保持容量CLn、CLn-1の代わりに第１及び第２の実施形態と同様のインバータ２n、２n-1を設けた点に特徴がある。
【００８０】
すなわち、本実施形態の画素１２n及び画素１２n-1は初段記憶部が図４に示した第２及び第３の実施の形態と同様にＳＲＡＭの構成とし、２段目記憶部は図５及び図６に示した第３及び第４の実施形態と同様に第２のスイッチング素子に相当するトランスミッションゲートと、第２のメモリに相当するインバータとからなる構成としたものである。本実施形態も第１〜第４の実施形態と同様の消費電力低減効果が得られる。
【００８１】
なお、本発明は以上の実施の形態に限定されるものではなく、例えば本発明はサブフレームデータ以外の画素データに基づいて画像表示を行うデジタル駆動方式の液晶表示装置にも適用できる。また、表示する画素データは最下行の画素から最上行の画素の方向にシフトするように説明したが、逆方向にシフトするように構成してもよいことは勿論である。
【符号の説明】
【００８２】
１０  液晶表示装置
１１  画像表示部
１２、１２1〜１２n  画素
１３  高速インタフェース（Ｉ／Ｆ）回路
１４  データセレクタ（Ｄ／Ｓ）付並列Ｄ型フリップフロップ（ＤＦＦ）
１５  画素調整シフトレジスタ
１６  水平方向信号ドライバ
１７  制御回路
１８、１９  初段記憶部シフト用クロックドライバ・転送用インバータチェーン駆動回路
nmos１n、nmos１n-1  初段記憶部内の第１のスイッチング用ＮＭＯＳトランジスタ
nmos２n、nmos２n-1  ２段目記憶部内の第２のスイッチング用ＮＭＯＳトランジスタ
inv１n、inv１n-1  初段記憶部内の第１のインバータ
inv２n、inv２n-1  ２段目記憶部内の第２のインバータ
nmos３n、nmos３n-1  ２段目記憶部内の第３のスイッチング用ＮＭＯＳトランジスタ
pmos１n、pmos１n-1  ２段目記憶部内の第１のスイッチング用ＰＭＯＳトランジスタ
ＣＬn、ＣＬn-1  ２段目記憶部内の保持容量
ＰＥn、ＰＥn-1  画素電極
ＶＳＲ１、ＶＳＲ２  縦方向のシフトレジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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