(57)【要約】【課題】別チップに移動させるＥＳＤ保護回路の配置の工夫により、複数の電源グループをもつ積層型半導体装置においてもＥＳＤの耐性能力を得ることを目的とする。【解決手段】メインチップ１０に載置されたサブチップ２０が、ＩＯ端子１１とＥＳＤ電流が入力されるＥＳＤ保護回路２１とを接続するＴＳＶ１２を備えるとともに、環状に接続され配置された５つの電源グループであって、ＥＳＤ保護回路２１を実装する実装回路と実装回路と隣り合わない非隣接回路とを備える５つの電源グループとを備え、ＴＳＶ１３が、非実装回路とメインチップ１０が備えるＩＯ端子１４とを接続し、ＩＯ端子１４は、ＥＳＤ保護回路２１から出力されたＥＳＤ電流を、バイパス配線９１ａ、分離セル９ａ、ＴＳＶ１３を介して入力し、外部に出力する。【選択図】図２
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【特許請求の範囲】
【請求項１】
静電気により生じた電流が入力される入力回路と、出力回路とを備える第１半導体チップと、
前記第１半導体チップに載置されるとともに前記入力回路に電気的に接続された第１貫通ビアが設けられた第２半導体チップであって、環状に配置された４つ以上の処理回路であって隣り合う処理回路同士が接続され、いずれかの処理回路が実装回路として前記第１貫通ビアを介して前記電流が入力される保護回路を実装する４つ以上の処理回路を備える第２半導体チップと、
前記実装回路と、前記４つ以上の処理回路のうち前記実装回路と隣り合わない非隣接回路とを接続するバイパス配線と、
前記第２半導体チップに設けられ、前記非隣接回路と前記出力回路とを電気的に接続する第２貫通ビアと
を備え、
前記出力回路は、
前記保護回路から出力された前記電流が前記バイパス配線と前記非隣接回路と前記第２貫通ビアとを介して入力され、入力された前記電流を出力することを特徴とする積層型半導体装置。
【請求項２】
前記バイパス配線は、
前記電流の電圧値未満の電流を遮断し、前記電流の電圧値以上の電流を通過させるバイパス分離回路を備えることを特徴とする請求項１に記載の積層型半導体装置。
【請求項３】
前記４つ以上の処理回路のそれぞれは、電源回路であることを特徴とする請求項１または２に記載の積層型半導体装置。
【請求項４】
前記電源回路は、
電源が入力される電源入力回路に接続された電源配線と、前記電源配線を分離する電源分離回路であって前記電流の電圧値未満の電流を遮断し、前記電流の電圧値以上の電流を通過させる電源分離回路を備えることを特徴とする請求項３に記載の積層型半導体装置。
【請求項５】
入力回路と出力回路とを備え、前記入力回路から静電気により生じた電流が入力され、入力された前記電流を前記出力回路から出力させる保護回路を備える積層型半導体装置であって、前記入力回路と前記出力回路とを備える第１半導体チップと、前記第１半導体チップに載置された第２半導体チップであって、環状に配置された４つ以上の処理回路であって、隣り合う処理回路同士が接続され、いずれかの処理回路が実装回路として前記保護回路を実装する４つ以上の処理回路を備える第２半導体チップとを備える積層型半導体装置の回路保護方法において、
第１貫通ビアが、前記入力回路と前記保護回路とを接続し、
バイパス配線が、前記実装回路と、前記４つ以上の処理回路のうち前記実装回路と隣り合わない非隣接回路とを接続し、
第２貫通ビアが、前記非隣接回路と前記出力回路とを接続することを特徴とする回路保護方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップを積層して構成される積層型半導体装置及び回路保護方法に関する。
【背景技術】
【０００２】
近年、半導体のプロセスが微細化することにより、ＥＳＤ（Ｅｌｅｃｔｒｏ  ｓｔａｔｉｃ  ｄｉｓｃｈａｒｇｅ）感度が高まり、ＥＳＤ保護回路のサイズが大きくなる傾向である。ＥＳＤとは、静電気放電により半導体の破壊現象である。
また、半導体が複数電源を使用する時、複数電源でのＥＳＤ耐性能力が弱くなり電源数を増やすのに限界がきている傾向である。
【０００３】
特許文献１では、コア集積回路チップに隣接した別の細長いサポート・チップ上に、ＥＳＤ保護回路などのバッファ回路を提供することにより、製造コストを下げる手段が開示されている。
【０００４】
特許文献２では、外部端子が共有化された複数の半導体チップにおいて静電保護機能を損なうことなく、外部端子に付加される容量を低減する手段が開示されている。
【０００５】
特許文献３では、積層チップシステムにおいてアクセスチップを新たに作ることなく、各チップのＩＯ回路の大きさを、そのドライブ能力やＥＳＤ耐性能力を維持した上で従来のサイズから縮小し、積層システム全体では積層数に応じてＩＯ数を変化させることができる半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第３３１５６１７号公報
【特許文献２】特開２００９−２９５７５０号公報
【特許文献３】特開２０１３−６５８７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
従来技術では、微細化プロセス上のチップにおいて、サイズの縮小のためにＥＳＤ保護回路を別チップに移動する方法を実施し、コスト削減を実現している。この従来技術のＥＳＤ保護回路を別チップに移動する方法では、複数の電源を搭載する場合に対する考慮がされていないため、複数の電源グループの等差によりＥＳＤ耐性能力の低下が生じるという課題がある。
【０００８】
本発明は、上記のような課題を解決するためになされたもので、別チップに移動させるＥＳＤ保護回路の配置を工夫することにより、複数の電源グループをもつ半導体においてもＥＳＤ耐性能力の低下を防ぐことができる積層型半導体装置を提供する。
【０００９】
本発明は、上記のような課題を解決するためになされたものであり、別チップに移動させるＥＳＤ保護回路の配置の工夫により、複数の電源グループをもつ積層型半導体装置においても、ＥＳＤの耐性能力を得ることを目的としている。
【課題を解決するための手段】
【００１０】
本発明に係る積層型半導体装置は、
静電気により生じた電流が入力される入力回路と、出力回路とを備える第１半導体チップと、
前記第１半導体チップに載置されるとともに前記入力回路に電気的に接続された第１貫通ビアが設けられた第２半導体チップであって、環状に配置された４つ以上の処理回路であって隣り合う処理回路同士が接続され、いずれかの処理回路が実装回路として前記第１貫通ビアを介して前記電流が入力される保護回路を実装する４つ以上の処理回路を備える第２半導体チップと、
前記実装回路と、前記４つ以上の処理回路のうち前記実装回路と隣り合わない非隣接回路とを接続するバイパス配線と、
前記第２半導体チップに設けられ、前記非隣接回路と前記出力回路とを電気的に接続する第２貫通ビアと
を備え、
前記出力回路は、
前記保護回路から出力された前記電流が前記バイパス配線と前記非隣接回路と前記第２貫通ビアとを介して入力され、入力された前記電流を出力することを特徴とする。
【発明の効果】
【００１１】
本発明に係る積層型半導体装置によれば、第１半導体チップが、静電気により生じた電流が入力される入力回路と出力回路とを備え、第２半導体チップが、第１半導体チップに載置されるとともに入力回路に電気的に接続された第１貫通ビアが設けられ、環状に接続して配置された４つ以上の処理回路であっていずれかの処理回路が実装回路として第１貫通ビアを介して前記電流が入力される保護回路を実装する４つ以上の処理回路を備え、バイパス配線が、実装回路と、実装回路と隣り合わない非隣接回路とを接続し、第１貫通ビアが、非隣接回路と出力回路とを電気的に接続し、出力回路が、保護回路から出力された前記電流がバイパス配線と非隣接回路と第２貫通ビアとを介して入力され、入力された前記電流を出力するので、静電気により生じた電流が流れる処理回路の数を低減させることができ、静電気により生じた電流による回路破壊に対する耐性能力を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１に係る積層型半導体装置１００の構成の一例を示す図である。
【図２】実施の形態１に係るサブチップ２０の構成の一例を示す図である。
【図３】図２のＡ−Ａ断面の一部を模式的に示した模式図である。
【図４】実施の形態１に係る分離セル８，９の具体的構成の一例を示す図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について、図を用いて説明する。なお、以下の実施の形態の説明において、「上」、「下」、「左」、「右」、「前」、「後」、「表」、「裏」といった方向は、説明の便宜上、そのように記しているだけであって、装置、器具、部品等の配置や向き等を限定するものではない。
【００１４】
実施の形態１．
図１は、本実施の形態に係る積層型半導体装置１００の構成の一例を示す図である。図２は、本実施の形態に係るサブチップ２０の構成の一例を示す図である。
図１に示すように、積層型半導体装置１００は、メインチップ１０、サブチップ２０を備える。メインチップ１０にサブチップ２０が積層されている。メインチップ１０は第１半導体チップの一例であり、サブチップ２０はメインチップ１０に載置される第２半導体チップの一例である。
【００１５】
メインチップ１０は、例えば、製造コストが高い半導体チップである。サブチップ２０は、例えば、製造コストがメインチップ１０に比べて安い半導体チップである。なお、メインチップ１０とサブチップ２０との製造コストの高低については、一例であり、同程度の製造コストであっても、メインチップ１０の製造コストがサブチップ２０の製造コストより高くても構わない。
メインチップ１０は、外部と接続されるＩＯ端子１１、ＩＯ端子１４を備える。ＩＯ端子１１は入力回路の一例であり、ＩＯ端子１４は出力回路の一例である。
【００１６】
図２に示すように、サブチップ２０は、一例として電源を５種類搭載している。なお、サブチップ２０に搭載する電源の数は一例であり、その他の数であっても本実施の形態は適用することができる。
サブチップ２０は、５種類の電源（電源回路）として、電源及びＧＮＤ配線のグループ（１）３０、電源及びＧＮＤ配線のグループ（２）４０、電源及びＧＮＤ配線のグループ（３）５０、電源及びＧＮＤ配線のグループ（４）６０、電源及びＧＮＤ配線のグループ（５）７０を備える。これらの５種類の電源は、環状に配置された４つ以上の処理回路の一例である
【００１７】
また、サブチップ２０は、隣り合う、電源及びＧＮＤ配線のグループを分離する分離セル８を備える。分離セル８は、通常は電源同士、ＧＮＤ同士を電気的に分離しているが、ＥＳＤの電荷が流れる場合は接続される。分離セル８は、例えば、双方向ダイオードから構成される。
分離セル８は、電源及びＧＮＤ配線のグループの各々において、電源が入力される電源入力回路（図示は無し）に接続された電源配線と、この電源配線を分離する電源分離回路であってＥＳＤ電流の電圧値未満の電流は遮断し、ＥＳＤ電流の電圧値以上の電流を通過させる電源分離回路の一例である。
【００１８】
図２に示すように、サブチップ２０は、ＥＳＤ保護回路２１を搭載する。
本実施の形態では、ＥＳＤ保護回路２１は、電源及びＧＮＤ配線のグループ（１）３０に搭載しているものとする。
ＥＳＤ保護回路２１は、例えば、２つのダイオードから構成され、メインチップ１０のＩＯ端子１１から入力されたＥＳＤの電荷が入力２２に印加される。入力２２に印加されたＥＳＤの電荷は、電源及びＧＮＤ配線のグループ（１）３０の電源配線、あるいはＧＮＤ配線に流れる。
【００１９】
ＥＳＤ保護回路２１は、例えば、ＩＯ端子１１に発生した静電気により生じた電流（以下、ＥＳＤ電流とする）を入力する保護回路の一例である。ＥＳＤの電荷の流れは、ＥＳＤ電流の一例である。電源及びＧＮＤ配線のグループ（１）３０は、ＴＳＶ１２を介してＥＳＤ電流が入力されるＥＳＤ保護回路２１を実装する実装回路の一例である。
【００２０】
図２では、メインチップ１０におけるＩＯ端子１１及びＩＯ端子１４を、模式的に示している。ＩＯ端子１１とＥＳＤ保護回路２１の入力２２とは、シリコン貫通ビア（ｔｈｒｏｕｇｈ−ｓｉｌｉｃｏｎ  ｖｉａ：以降ＴＳＶと記載する）１２により接続されている。
なお、本実施の形態では、メインチップ１０とサブチップ２０とを接続する配線の一例としてＴＳＶ１２，１３を記載したが、メインチップ１０とサブチップ２０とを接続する配線はＴＳＶ以外の配線で構成してもよい。
【００２１】
図３は、図２のＡ−Ａ断面の一部を模式的に示した模式図である。
図３に示すように、ＩＯ端子１１に接続する配線部位１１ａと、ＥＳＤ保護回路２１の入力２２とは、ＴＳＶ１２により接続されている。
ＴＳＶ１２は、ＩＯ端子１１に電気的に接続するとともにＥＳＤ保護回路２１に電気的に接続する第１貫通ビアの一例である。
【００２２】
また、ＥＳＤ保護回路２１が搭載された電源及びＧＮＤ配線のグループ以外の電源及びＧＮＤ配線のグループの電源配線及びＧＮＤ配線と、ＩＯ端子１４とを接続するＴＳＶ１３が配置される。
本実施の形態では、ＥＳＤ保護回路２１が搭載された電源及びＧＮＤ配線のグループ（１）３０以外の電源及びＧＮＤ配線のグループ（３）５０の電源配線及びＧＮＤ配線と、ＩＯ端子１４とを接続するＴＳＶ１３が配置されている。
なお、ここでは、電源及びＧＮＤ配線のグループ（１）３０と電源及びＧＮＤ配線のグループ（３）５０とに、ＴＳＶ１２とＴＳＶ１３とを設けたが、これは、一例である。ＴＳＶ１２とＴＳＶ１３とを設ける電源及びＧＮＤ配線のグループはその他の電源及びＧＮＤ配線のグループでも構わない。
【００２３】
ＥＳＤの電荷がＩＯ端子１１から入力されると、ＥＳＤの電荷の流れは、メインチップ１０のＩＯ端子１１から、メインチップ１０とサブチップ２０とを接続しているＴＳＶ１２を通り、サブチップ２０のＥＳＤ保護回路２１に入力される。そして、最終的には、メインチップ１０の電源及びＧＮＤのＩＯ端子１４から外部に出力される。
【００２４】
通常は、ＥＳＤの電荷は、電源及びＧＮＤ配線のグループ（１）３０から、分離セル８（８ａ）、電源及びＧＮＤ配線のグループ（２）４０、分離セル８（８ｂ）を介して、電源及びＧＮＤ配線のグループ（３）５０のＴＳＶ１３を通り、メインチップ１０のＩＯ端子１４から出力される。よって、２つの分離セル８ａ，８ｂを通過することになる。図２の一点鎖線は、この通常のＥＳＤの電荷の流れを示している。
【００２５】
このように、電源の種類が増えると、分離セル８の回路を通過する回数が増え、その結果インピータンスが高くなり、ＥＳＤの電荷を流しきることができなくなり、メインチップ１０内部にＥＳＤの電荷が流れ、メインチップ１０内部を破壊することになる。
【００２６】
図２に示すように、本実施の形態に係る積層型半導体装置１００では、サブチップ２０は、隣り合わない電源及びＧＮＤ配線のグループを接続するバイパス配線９１を備える。
バイパス配線９１には、隣り合わない電源及びＧＮＤ配線のグループ（１）３０と電源及びＧＮＤ配線のグループ（３）５０とを接続するバイパス配線９１ａ、隣り合わない電源及びＧＮＤ配線のグループ（１）３０と電源及びＧＮＤ配線のグループ（４）６０とを接続するバイパス配線９１ｂ、隣り合わない電源及びＧＮＤ配線のグループ（２）４０と電源及びＧＮＤ配線のグループ（５）７０とを接続するバイパス配線９１ｃ、隣り合わない電源及びＧＮＤ配線のグループ（２）４０と電源及びＧＮＤ配線のグループ（４）６０とを接続するバイパス配線９１ｄ、隣り合わない電源及びＧＮＤ配線のグループ（５）７０と電源及びＧＮＤ配線のグループ（３）５０とを接続するバイパス配線９１ｅがある。
【００２７】
また、サブチップ２０は、さらに、隣り合わない電源及びＧＮＤ配線のグループを接続するバイパス配線９１を分離する分離セル９を備える。
サブチップ２０は、バイパス配線９１ａを分離する分離セル９ａ、バイパス配線９１ｂを分離する分離セル９ｂ、バイパス配線９１ｃを分離する分離セル９ｃ、バイパス配線９１ｄを分離する分離セル９ｄ、バイパス配線９１ｅを分離する分離セル９ｅを備える。
【００２８】
ここで、電源及びＧＮＤ配線のグループ（１）３０（ＥＳＤ保護回路２１を実装する実装回路）と隣り合わない電源及びＧＮＤ配線のグループは、非隣接回路の一例である。
バイパス配線９１は、少なくとも実装回路と非隣接回路とを接続する。バイパス配線９１を分離する分離セル９は、ＥＳＤ電流の電圧値未満の電流を遮断し、ＥＳＤ電流の電圧値以上の電流を通過させるバイパス分離回路の一例である。
【００２９】
分離セル９の具体的な構成例は、分離セル８と同様である。すなわち、分離セル８は、通常は電源同士、ＧＮＤ同士を電気的に分離しているが、ＥＳＤの電荷が流れる場合は接続される回路であり、一例として双方向ダイオードである。
【００３０】
図４は、本実施の形態に係る分離セル８，９の具体的構成の一例を示す図である。
図４では、分離セル８，９を双方向ダイオードにより構成する方式を示している。なお、分離セル８，９は、通常は電源同士、ＧＮＤ同士を電気的に分離し、ＥＳＤの電荷が流れる場合は接続される回路であればよい。分離セル８，９は、双方向ダイオードの他に、例えば、スイッチング素子等により構成することもできる。
【００３１】
次に、本実施の形態に係る積層型半導体装置１００における回路保護方法について説明する。
ＥＳＤの電荷がＩＯ端子１１から入力されると、ＥＳＤの電荷の流れは、メインチップ１０のＩＯ端子１１から、メインチップ１０とサブチップ２０とを接続しているＴＳＶ１２を通り、サブチップ２０のＥＳＤ保護回路２１に入力される。
そして、ＥＳＤの電荷は、電源及びＧＮＤ配線のグループ（１）３０から、分離セル９（９ａ）を介して、電源及びＧＮＤ配線のグループ（３）５０のＴＳＶ１３を通り、メインチップ１０のＩＯ端子１４から出力される。よって、２つの分離セル８ａ，８ｂを通過する必要はなく、１つの分離セル９ａのみを通過すればよい。図２の点線は、この１つの分離セル９ａのみを通過するＥＳＤの電荷の流れを示している。
【００３２】
例えば、ＥＳＤの電荷を出力させるＩＯ端子１４が、電源及びＧＮＤ配線のグループ（４）６０に設けられたＴＳＶ１４と接続する場合、１つの分離セル９１ｂを通過するルートでＥＳＤの電荷を出力させることができる。このように、隣り合わない電源及びＧＮＤ配線のグループを全てバイパスしておけば、ＥＳＤ保護回路２１をいずれの電源に搭載しても、本実施の形態を適用することができる。
【００３３】
このように、電源の種類が増えたとしても、隣り合わない電源同士をバイパスするバイパス配線９１と、このバイパス配線９１を分離する分離セル９とを設けたので、ＥＳＤの電荷が分離セルの回路を通過する回数を減少させることができる。
【００３４】
以上のように、本実施の形態に係る積層型半導体装置は、製造コストが高い半導体チップ（メインチップ）上に、製造コストが安い半導体チップ（サブチップ）を積層でパッケージングし、サブチップ上に、通常は電源及びＧＮＤを電気的に分離し、ＥＳＤの電荷が流れる場合は接続される回路を、物理的に隣り合わない電源及びＧＮＤ間と接続する。
【００３５】
なお、隣り合わない電源同士をバイパスするバイパス配線とこのバイパス配線を分離する分離セル９とをメインチップ１０上だけで実現する場合、レイアウトが増加し、製造コストが増加する。本実施の形態によれば、ＥＳＤ保護回路２１をサブチップ２０に移動させるとともに、サブチップ２０に隣り合わない電源及びＧＮＤ配線のグループをバイパスするバイパス配線９１とバイパス配線９１を分離する分離セル９とを搭載することにより、複数電源を使用してもＥＳＤの耐性能力を得ることができる。
【００３６】
以上、本発明の実施の形態について説明したが、この実施の形態のうちの２つの部分を組み合わせて実施しても構わない。あるいは、この実施の形態のうち、１つの部分を実施しても構わない。あるいは、この実施の形態のうち、２つ以上の部分を組み合わせて実施しても構わない。なお、本発明は、この実施の形態に限定されるものではなく、必要に応じて種々の変更が可能である。
【符号の説明】
【００３７】
８，９  分離セル、１０  メインチップ、１１  ＩＯ端子、１２，１３  ＴＳＶ、１４  ＩＯ端子、２０  サブチップ、２１  ＥＳＤ保護回路、２２  入力、３０  電源及びＧＮＤ配線のグループ（１）、４０  電源及びＧＮＤ配線のグループ（２）、５０  電源及びＧＮＤ配線のグループ（３）、６０  電源及びＧＮＤ配線のグループ（４）、７０  電源及びＧＮＤ配線のグループ（５）、９１  バイパス配線、１００  積層型半導体装置。
【図１】
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【図２】
2015179740.tif 000004
【図３】
2015179740.tif 000005
【図４】
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