(57)【要約】      （修正有）【課題】生成するパルス信号のパルス幅のばらつきを抑えることが可能なパルス信号生成装置を提供する。【解決手段】データ信号の立ち上り波形からパルス信号を生成する第１パルス生成回路と、データ信号の立ち下り波形からパルス信号を生成する第２パルス生成回路と、を備え、第１パルス生成回路および第２パルス生成回路それぞれは、生成するパルス信号のパルス幅を独立に調整可能であるパルス信号生成装置が提供される。【選択図】図１
2015119230.tif 000002
【特許請求の範囲】
【請求項１】
データ信号の立ち上り波形からパルス信号を生成する第１パルス生成回路と、
前記データ信号の立ち下り波形からパルス信号を生成する第２パルス生成回路と、
を備え、
前記第１パルス生成回路および前記第２パルス生成回路それぞれは、生成するパルス信号のパルス幅を独立に調整可能であることを特徴とする、パルス信号生成装置。
【請求項２】
前記第１パルス生成回路および前記第２パルス生成回路それぞれは、遅延量を変えることが可能な遅延回路を含み、
生成される前記パルス信号のパルス幅は、前記遅延回路における遅延量が調整されることによって、調整されることを特徴とする、請求項１に記載のパルス信号生成装置。
【請求項３】
前記遅延回路は、抵抗値を変えることが可能な可変抵抗回路であり、
前記可変抵抗回路の抵抗値が調整されることによって、前記遅延量が調整されることを特徴とする、請求項２に記載のパルス信号生成装置。
【請求項４】
前記可変抵抗回路は、ＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）スイッチで構成されることを特徴とする、請求項３に記載のパルス信号生成装置。
【請求項５】
前記第１パルス生成回路において生成されたパルス信号と、前記第２パルス生成回路において生成されたパルス信号とを増幅する増幅回路をさらに備えることを特徴とする、請求項１〜４のいずれか１項に記載のパルス信号生成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス信号生成装置に関する。
【背景技術】
【０００２】
パルス信号（pulse  signal）を生成する技術が開発されている。パルス信号を生成する技術としては、例えば、下記の非特許文献１に記載の技術が挙げられる。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Minoru  Fujishima,“New  Architecture  for  CMOS  Millimeter-Wave  Transceiver,”IEEE  International  Workshop  on  Radio-Frequency  Integration  Technology,  pp.108-111,  Dec.9-11,  2007,  Singapore.
【発明の概要】
【発明が解決しようとする課題】
【０００４】
例えば非特許文献１に記載の技術に係る従来のパルス信号発生装置では、パルス信号の信号幅（以下、「パルス幅」と示す。）を、インバータ（inverter）の遅延量により決定しており、当該インバータの遅延量は、固定である。しかしながら、例えば非特許文献１に記載の技術が用いられる場合には、例えば、半導体プロセス（process）ばらつきや、温度ばらつき、電源電圧ばらつきなどによって、インバータの遅延量がばらつく恐れがあり、インバータの遅延量がばらついた場合には、生成されるパルス信号のパルス幅もばらついてしまう。
【０００５】
本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、生成するパルス信号のパルス幅のばらつきを抑えることが可能な、新規かつ改良されたパルス信号生成装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明のある観点によれば、データ信号の立ち上り波形からパルス信号を生成する第１パルス生成回路と、上記データ信号の立ち下り波形からパルス信号を生成する第２パルス生成回路と、を備え、上記第１パルス生成回路および上記第２パルス生成回路それぞれは、生成するパルス信号のパルス幅を独立に調整可能であるパルス信号生成装置が提供される。
【０００７】
かかる構成によって、生成するパルス信号のパルス幅のばらつきを抑えることができる。
【０００８】
また、上記第１パルス生成回路および上記第２パルス生成回路それぞれは、遅延量を変えることが可能な遅延回路を含み、生成される上記パルス信号のパルス幅は、上記遅延回路における遅延量が調整されることによって、調整されてもよい。
【０００９】
また、上記遅延回路は、抵抗値を変えることが可能な可変抵抗回路であり、上記可変抵抗回路の抵抗値が調整されることによって、上記遅延量が調整されてもよい。
【００１０】
また、上記可変抵抗回路は、ＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）スイッチで構成されてもよい。
【００１１】
また、上記第１パルス生成回路において生成されたパルス信号と、上記第２パルス生成回路において生成されたパルス信号とを増幅する増幅回路をさらに備えていてもよい。
【発明の効果】
【００１２】
本発明によれば、生成するパルス信号のパルス幅のばらつきを抑えることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態に係るパルス信号生成装置の構成の一例を示す説明図である。
【図２】本発明の実施形態に係る遅延回路の構成の一例を示す説明図である。
【図３】本発明の実施形態に係るパルス信号生成装置の処理の一例を説明するための説明図である。
【発明を実施するための形態】
【００１４】
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書および図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００１５】
（本発明の実施形態に係るパルス信号生成装置）
［１］本発明の実施形態に係るパルス信号生成装置の概要
上述したように、例えば非特許文献１に記載の技術が用いられる場合には、例えば、半導体プロセスばらつきや、温度ばらつき、電源電圧ばらつきなどによって、生成されるパルス信号のパルス幅がばらつく恐れがある。
【００１６】
ここで、例えば、Ｗ−ｂａｎｄのミリ波（millimeter  wave）帯に対応するパルス信号を生成する場合には、パルス幅が１０［ｐｓ］程度のパルス信号を生成する必要がある。Ｗ−ｂａｎｄのミリ波帯に対応するパルス信号を生成するときにおいて、生成されるパルス信号のパルス幅がばらつく場合には、アンテナ（antenna）から送信される当該パルス信号に基づくＷ−ｂａｎｄのミリ波帯の信号の周波数も、ばらついてしまう。
【００１７】
そこで、本発明の実施形態に係るパルス信号生成装置は、生成するパルス信号のパルス幅を調整可能とすることによって、生成されるパルス信号のパルス幅のばらつきを抑える。
【００１８】
なお、上記では、生成されるパルス信号のパルス幅がばらつくことに起因して周波数がばらつく信号が、Ｗ−ｂａｎｄのミリ波帯の信号である例を示したが、生成されるパルス信号のパルス幅がばらつくことに起因して周波数がばらつく信号は、ミリ波帯の信号に限られない。例えば、マイクロ波（microwave）帯など、他の周波数帯に対応するパルス信号を生成する場合においても、同様に、生成されるパルス信号のパルス幅がばらつくことに起因する、周波数のばらつきが生じうる。
【００１９】
［２］本発明の実施形態に係るパルス信号生成装置の構成
以下、生成するパルス信号のパルス幅を調整可能とすることが可能な、本発明の実施形態に係るパルス信号生成装置の構成の一例について説明する。
【００２０】
以下では、本発明の実施形態に係るパルス信号生成装置が、入力されるデータ信号（data  signal）から、ミリ波帯に対応するパルス信号を生成する場合を例に挙げる。本発明の実施形態に係るデータ信号としては、例えば、データ転送速度がＧｂｐｓ単位のデジタルデータ信号（digital  data  signal）が挙げられる。
【００２１】
なお、本発明の実施形態に係るパルス信号生成装置が生成するパルス信号は、ミリ波帯に対応するパルス信号に限られない。例えば、本発明の実施形態に係るパルス信号生成装置は、マイクロ波帯など、他の周波数帯に対応するパルス信号を生成することも可能である。また、本発明の実施形態に係るデータ信号が、Ｇｂｐｓ単位のデジタルデータ信号に限られないことは、言うまでもない。
【００２２】
図１は、本発明の実施形態に係るパルス信号生成装置１００の構成の一例を示す説明図である。パルス信号生成装置１００は、例えば、第１パルス生成回路１０２と、第２パルス生成回路１０４と、増幅回路１０６とを備える。
【００２３】
また、図１では、パルス信号生成装置１００が、例えば、インダクタＬ１（inductor）と、キャパシタＣ１（capacitor）とをさらに備える例を示している。ここで、インダクタＬ１は、第１パルス生成回路１０２および第２パルス生成回路１０４それぞれの出力側と、電源Ｖｄｄとの間に接続され、負荷の役目を果たす。また、キャパシタＣ１は、第１パルス生成回路１０２および第２パルス生成回路１０４それぞれの出力側と、増幅回路１０６との間に接続され、第１パルス生成回路１０２および第２パルス生成回路１０４それぞれから出力されるパルス信号の直流成分をカットし、当該パルス信号の交流成分を増幅回路１０６に伝達する役目を果たす。
【００２４】
また、パルス信号生成装置１００は、例えば、ＣＰＵ（Central  Processing  Unit）や各種処理回路などで構成され、パルス信号生成装置１００全体を制御する制御部（図示せず）などを備えていてもよい。
【００２５】
［２−１］第１パルス生成回路１０２
第１パルス生成回路１０２は、入力されるデータ信号の立ち上り波形からパルス信号を生成する。第１パルス生成回路１０２は、生成するパルス信号のパルス幅を、第２パルス生成回路１０４とは独立に調整する。
【００２６】
第１パルス生成回路１０２は、例えば、遅延量を変えることが可能な遅延回路を含み、第１パルス生成回路１０２では、遅延回路における遅延量が調整されることによって、生成するパルス信号のパルス幅が調整される。本発明の実施形態に係る、遅延量を変えることが可能な遅延回路の構成の一例については、後述する。
【００２７】
例えば、第１パルス生成回路１０２は、遅延回路１１０と、インバータ１１２と、バッファ１１４（buffer）と、スイッチングトランジスタＭ１（switching  transistor）と、スイッチングトランジスタＭ２とを備える。
【００２８】
遅延回路１１０は、遅延量を変えることが可能であり、入力されたデータ信号を、設定されている遅延量分遅延させる。
【００２９】
遅延回路１１０としては、例えば、抵抗値を変えることが可能な可変抵抗回路が挙げられる。遅延回路１１０が可変抵抗回路である場合には、抵抗値が変わることによって、入力されたデータ信号の遅延量が変わる。
【００３０】
図２は、本発明の実施形態に係る遅延回路１１０の構成の一例を示す説明図である。図２では、遅延回路１１０が、ＣＭＯＳスイッチで構成される可変抵抗回路である例を示している。図２では、ＣＭＯＳスイッチの一例として、ｎチャネル型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor  Field-Effect  Transistor）と、ｐチャネル型ＭＯＳＦＥＴとが並列に接続された構成を有するＣＭＯＳスイッチを示している。
【００３１】
遅延回路１１０が可変抵抗回路である場合、遅延回路１１０は、例えば、基準固定抵抗部１３０と、可変抵抗部１３２とを有する。
【００３２】
基準固定抵抗部１３０は、ＣＭＯＳスイッチを含み、例えば、電源Ｖｄｄから伝達される信号（電源電圧）に応じた固定の抵抗値（オン抵抗の抵抗値）を有する。
【００３３】
可変抵抗部１３２は、ＣＭＯＳスイッチを含み、例えば、伝達される調整信号に応じた可変の抵抗値を有する。図２では、可変抵抗部１３２が、４ビット可変抵抗である例を示している。図２に示す可変抵抗部１３２には、４ビットの調整信号が伝達され、各ビットに対応するＣＭＯＳスイッチが、選択的にオン（on）状態またはオフ（off）状態となることによって、可変抵抗部１３２の抵抗値が変わる。
【００３４】
なお、本発明の実施形態に係る可変抵抗部は、図２に示す４ビット可変抵抗に限られない。例えば、本発明の実施形態に係る可変抵抗部は、２ビット可変抵抗や、３ビット可変抵抗、５ビット以上の可変抵抗であってもよい。
【００３５】
ここで、例えば、パルス信号生成装置１００が制御部（図示せず）を備える場合には、本発明の実施形態に係る調整信号は、制御部（図示せず）において生成され、制御部（図示せず）から伝達される。制御部（図示せず）は、例えば、アンテナなどから送信する信号の周波数や、半導体プロセス、温度、電源電圧などのばらつきに応じて、調整信号を生成する。
【００３６】
また、本発明の実施形態に係る調整信号は、例えば、上記制御部（図示せず）と同様の機能を有する外部装置（外部デバイス（device）や外部回路）において生成され、当該外部装置から通信を介して伝達されてもよい。
【００３７】
遅延回路１１０は、例えば図２に示す可変抵抗回路で構成され、遅延回路１１０では、可変抵抗回路の抵抗値が調整されることによって、遅延量が調整される。
【００３８】
なお、本発明の実施形態に係る遅延回路１１０の構成は、図２に示す可変抵抗回路に限られない。
【００３９】
例えば、本発明の実施形態に係る遅延回路１１０が可変抵抗回路で構成される場合、本発明の実施形態に係る遅延回路１１０は、図２に示す基準固定抵抗部１３０を備えていなくてもよい。
【００４０】
また、本発明の実施形態に係る遅延回路１１０が可変抵抗回路で構成される場合、本発明の実施形態に係る遅延回路１１０を構成する可変抵抗回路は、例えば、調整信号に基づいて抵抗を変えることが可能な、任意の回路構成であってもよい。
【００４１】
また、本発明の実施形態に係る遅延回路１１０は、可変抵抗回路で構成されることに限られず、例えば、遅延量が異なる複数のバッファを切り替える構成など、遅延量を変えることが可能な任意の構成であってもよい。
【００４２】
再度図１を参照して、第１パルス生成回路１０２の構成の一例について説明する。インバータ１１２は、遅延回路１１０の出力側と接続され、遅延回路１１０から出力されるデータ信号の信号レベル（ハイレベル（high  level）、または、ローレベル（low  level））を反転させる。
【００４３】
バッファ１１４には、入力されたデータ信号と、インバータ１１２から出力される、反転されたデータ信号とが入力され、それぞれのデータ信号をバッファリング（buffering）する。図１では、バッファ１１４が、入力されたデータ信号が入力される信号線と、反転されたデータ信号が入力される信号線とに、それぞれ２つのインバータを備える例を示している。なお、バッファ１１４の構成は、図１に示す例に限られず、入力されたデータ信号と反転されたデータ信号とをそれぞれバッファすることが可能な任意の構成であってもよい。
【００４４】
スイッチングトランジスタＭ１とスイッチングトランジスタＭ２とは、例えば、ｎチャネル型ＭＯＳＦＥＴで構成される。スイッチングトランジスタＭ１のゲートには、バッファ１１４から伝達される反転されたデータ信号が印加され、スイッチングトランジスタＭ１は、当該反転されたデータ信号の信号レベルに応じて、選択的にオン状態となる。また、スイッチングトランジスタＭ２のゲートには、バッファ１１４から伝達される入力されたデータ信号が印加され、スイッチングトランジスタＭ２は、当該データ信号の信号レベルに応じて、選択的にオン状態となる。
【００４５】
パルス信号生成装置１００では、第１パルス生成回路１０２が例えば図１に示す構成を有することによって、第１パルス生成回路１０２のスイッチングトランジスタＭ１とスイッチングトランジスタＭ２とが共にオン状態となったときに、入力されたデータ信号の立ち上り波形に基づくパルス信号が生成される。
【００４６】
ここで、第１パルス生成回路１０２は遅延回路１１０を有するので、遅延回路１１０の遅延量に応じて、スイッチングトランジスタＭ１とスイッチングトランジスタＭ２とが共にオン状態となる時間が調整される。
【００４７】
図３は、本発明の実施形態に係るパルス信号生成装置１００の処理の一例を説明するための説明図である。図３は、入力されるデータ信号（図３に示す“データ信号入力”）と、図１に示すＡ〜Ｅの各点における信号の波形と、出力されるデータ信号（図３に示す“ミリ波パルス出力”）との一例を示している。
【００４８】
第１パルス生成回路１０２における処理に関する、図３のＰ１におけるＡ、Ｂ、Ｅを参照すると、スイッチングトランジスタＭ１とスイッチングトランジスタＭ２とが共にオン状態となる時間によって、パルス信号のパルス幅が変わることが分かる。つまり、スイッチングトランジスタＭ１とスイッチングトランジスタＭ２とが共にオン状態となる時間は、生成されるデータ信号の立ち上り波形に基づくパルス信号のパルス幅に対応する。よって、第１パルス生成回路１０２では、遅延回路１１０の遅延量に応じて、スイッチングトランジスタＭ１とスイッチングトランジスタＭ２とが共にオン状態となる時間が調整されることによって、生成されるパルス信号のパルス幅が調整される。
【００４９】
よって、第１パルス生成回路１０２は、例えば図１に示す構成を有することによって、生成する立ち上り波形に基づくパルス信号のパルス幅を、第２パルス生成回路１０４とは独立に調整することができる。
【００５０】
なお、本発明の実施形態に係る第１パルス生成回路の構成は、図１に示す構成に限られない。
【００５１】
例えば、本発明の実施形態に係る第１パルス生成回路は、インバータ１１２を遅延回路１１０と並列に備え、スイッチングトランジスタＭ１とスイッチングトランジスタＭ２とがｐチャネル型ＭＯＳＦＥＴで構成されていてもよい。また、本発明の実施形態に係る第１パルス生成回路は、例えば、インバータ１１２を備えず、スイッチングトランジスタＭ１とスイッチングトランジスタＭ２とが、異なる導電型のＭＯＳＦＥＴで構成されていてもよい。本発明の実施形態に係る第１パルス生成回路は、遅延回路の遅延量に応じてデータ信号の立ち上り波形に基づくパルス信号のパルス幅を調整することが可能な、任意の構成をとることが可能である。
【００５２】
［２−２］第２パルス生成回路１０４
第２パルス生成回路１０４は、入力されるデータ信号の立ち下り波形からパルス信号を生成する。第２パルス生成回路１０４は、生成するパルス信号のパルス幅を、第１パルス生成回路１０２とは独立に調整する。
【００５３】
第２パルス生成回路１０４は、例えば、遅延量を変えることが可能な遅延回路を含み、第２パルス生成回路１０４では、第１パルス生成回路１０２と同様に、遅延回路における遅延量が調整されることによって、生成するパルス信号のパルス幅が調整される。
【００５４】
例えば、第２パルス生成回路１０４は、遅延回路１１６と、インバータ１１８と、バッファ１２０と、スイッチングトランジスタＭ３と、スイッチングトランジスタＭ４とを備える。
【００５５】
遅延回路１１６は、遅延量を変えることが可能であり、入力されたデータ信号を、設定されている遅延量分遅延させる。
【００５６】
遅延回路１１６としては、例えば、上述した第１パルス生成回路１０２を構成する遅延回路１１０の構成（変形例も含む。）と同様の構成が挙げられる。ここで、遅延回路１１６と、第１パルス生成回路１０２を構成する遅延回路１１０とは、同一の構成であってもよいし、異なる構成であってもよい。
【００５７】
インバータ１１８は、遅延回路１１６と並列に設けられ、入力されたデータ信号の信号レベルを反転させる。
【００５８】
バッファ１２０には、遅延回路１１６から出力されるデータ信号と、インバータ１１２から出力される、反転されたデータ信号とが入力され、それぞれのデータ信号をバッファする。図１では、バッファ１２０が、遅延回路１１６から出力されるデータ信号が入力される信号線と、反転されたデータ信号が入力される信号線とに、それぞれ２つのインバータを備える例を示している。なお、バッファ１２０の構成は、図１に示す例に限られず、遅延回路１１６から出力されるデータ信号と反転されたデータ信号とをそれぞれバッファすることが可能な任意の構成であってもよい。
【００５９】
スイッチングトランジスタＭ３とスイッチングトランジスタＭ４とは、例えば、ｎチャネル型ＭＯＳＦＥＴで構成される。スイッチングトランジスタＭ３のゲートには、バッファ１２０から伝達される、遅延回路１１６から出力されるデータ信号が印加され、スイッチングトランジスタＭ３は、当該データ信号の信号レベルに応じて、選択的にオン状態となる。また、スイッチングトランジスタＭ４のゲートには、バッファ１２０から伝達される反転されたデータ信号が印加され、スイッチングトランジスタＭ４は、当該反転されたデータ信号の信号レベルに応じて、選択的にオン状態となる。
【００６０】
パルス信号生成装置１００では、第２パルス生成回路１０４が例えば図１に示す構成を有することによって、第２パルス生成回路１０４のスイッチングトランジスタＭ３とスイッチングトランジスタＭ４とが共にオン状態となったときに、入力されたデータ信号の立ち下り波形に基づくパルス信号が生成される。
【００６１】
ここで、第２パルス生成回路１０４は遅延回路１１６を有するので、遅延回路１１６の遅延量に応じて、スイッチングトランジスタＭ３とスイッチングトランジスタＭ４とが共にオン状態となる時間が調整される。
【００６２】
第２パルス生成回路１０４における処理に関する、図３のＰ２におけるＣ、Ｄ、Ｅを参照すると、スイッチングトランジスタＭ３とスイッチングトランジスタＭ４とが共にオン状態となる時間によって、パルス信号のパルス幅が変わることが分かる。つまり、スイッチングトランジスタＭ３とスイッチングトランジスタＭ４とが共にオン状態となる時間は、生成されるデータ信号の立ち下り波形に基づくパルス信号のパルス幅に対応する。よって、第２パルス生成回路１０４では、遅延回路１１６の遅延量に応じて、スイッチングトランジスタＭ３とスイッチングトランジスタＭ４とが共にオン状態となる時間が調整されることによって、生成されるパルス信号のパルス幅が調整される。
【００６３】
よって、第２パルス生成回路１０４は、例えば図１に示す構成を有することによって、生成する立ち下り波形に基づくパルス信号のパルス幅を、第１パルス生成回路１０２とは独立に調整することができる。
【００６４】
なお、本発明の実施形態に係る第２パルス生成回路の構成は、図１に示す構成に限られない。
【００６５】
例えば、本発明の実施形態に係る第２パルス生成回路は、インバータ１１８を遅延回路１１６の後段に備え、スイッチングトランジスタＭ３とスイッチングトランジスタＭ４とがｐチャネル型ＭＯＳＦＥＴで構成されていてもよい。また、本発明の実施形態に係る第２パルス生成回路は、例えば、インバータ１１８を備えず、スイッチングトランジスタＭ３とスイッチングトランジスタＭ４とが、異なる導電型のＭＯＳＦＥＴで構成されていてもよい。本発明の実施形態に係る第２パルス生成回路は、遅延回路の遅延量に応じてデータ信号の立ち下り波形に基づくパルス信号のパルス幅を調整することが可能な、任意の構成をとることが可能である。
【００６６】
［２−３］増幅回路１０６
増幅回路１０６は、入力されるパルス信号、すなわち、第１パルス生成回路１０２において生成されたパルス信号と、第２パルス生成回路１０４において生成されたパルス信号とを、増幅する。
【００６７】
図１では、増幅回路１０６が、ソース接地増幅回路で構成される例を示している。なお、本発明の実施形態に係る増幅回路は、ソース接地増幅回路で構成されることに限られない。例えば、本発明の実施形態に係る増幅回路は、エミッタ接地増幅回路など、入力されたパルス信号を増幅することが可能な任意の構成をとることも可能である。
【００６８】
パルス信号生成装置１００は、例えば図１に示す構成によって、入力されるデータ信号の立ち上り波形および立ち下り波形それぞれからパルス信号を生成する。また、パルス信号生成装置１００は、例えば図１に示す構成によって、立ち上り波形から生成するパルス信号と、立ち下り波形から生成するパルス信号とのそれぞれについて、独立にパルス幅を調整することが可能である。
【００６９】
したがって、パルス信号生成装置１００は、例えば図１に示す構成によって、生成するパルス信号のパルス幅のばらつきを抑えることができる。また、パルス信号生成装置１００が用いられることによって、例えば、半導体プロセスばらつきや、温度ばらつき、電源電圧ばらつきなどによる、パルス信号のパルス幅のばらつきを補正することが可能となる。
【００７０】
また、パルス信号生成装置１００は、生成するパルス信号のパルス幅のばらつきを抑えることが可能であるので、例えば、アンテナから送信される当該パルス信号に基づく信号の周波数のばらつきも抑えることができる。
【００７１】
なお、本発明の実施形態に係るパルス信号生成装置の構成は、図１に示す構成に限られない。
【００７２】
例えば、本発明の実施形態に係るパルス信号生成装置は、増幅回路１０６を備えない構成をとってもよい。増幅回路１０６を備えない構成をとる場合であっても、本発明の実施形態に係るパルス信号生成装置は、入力されるデータ信号の立ち上り波形および立ち下り波形それぞれからパルス信号を生成することが可能である。また、増幅回路１０６を備えない構成をとる場合であっても、本発明の実施形態に係るパルス信号生成装置は、立ち上り波形から生成するパルス信号と、立ち下り波形から生成するパルス信号とのそれぞれについて、独立にパルス幅を調整することが可能である。
【００７３】
よって、増幅回路１０６を備えない構成をとる場合であっても、本発明の実施形態に係るパルス信号生成装置は、図１に示すパルス信号生成装置１００と同様の効果を奏することができる。
【００７４】
また、図１では、パルス信号生成装置１００がキャパシタＣ１を備える例を示しているが、本発明の実施形態に係るパルス信号生成装置は、キャパシタＣ１を備えていなくてもよい。例えば、キャパシタＣ１を備えない場合であっても、本発明の実施形態に係るパルス信号生成装置は、入力されるデータ信号の立ち上り波形および立ち下り波形それぞれからパルス信号を生成することが可能である。また、例えば、キャパシタＣ１を備えない場合であっても、本発明の実施形態に係るパルス信号生成装置は、立ち上り波形から生成するパルス信号と、立ち下り波形から生成するパルス信号とのそれぞれについて、独立にパルス幅を調整することが可能である。よって、キャパシタＣ１を備えない構成をとる場合であっても、本発明の実施形態に係るパルス信号生成装置は、生成するパルス信号のパルス幅のばらつきを抑えることができる。
【００７５】
また、図１では、パルス信号生成装置１００がインダクタＬ１を備える例を示しているが、本発明の実施形態に係るパルス信号生成装置の構成は、インダクタＬ１を備える例に限られない。例えば、本発明の実施形態に係るパルス信号生成装置は、図１に示すインダクタＬ１の替わりに抵抗を備えていてもよい。また、本発明の実施形態に係るパルス信号生成装置では、例えば、配線抵抗が、図１に示すインダクタＬ１の役目を果たしてもよい。本発明の実施形態に係るパルス信号生成装置が、上記の構成をとる場合であっても、本発明の実施形態に係るパルス信号生成装置は、生成するパルス信号のパルス幅のばらつきを抑えることができる。
【００７６】
以上、本発明の実施形態として、パルス信号生成装置を挙げて説明したが、本発明の実施形態は、かかる形態に限られない。本発明の実施形態は、例えば、携帯電話やスマートフォン（smart  phone）などの通信装置や、タブレット型（tablet-type）の装置、テレビ受像機（television  receiver）、表示装置、映像／音楽再生装置（または映像／音楽記録再生装置）、ゲーム機、ＰＣ（Personal  Computer）などのコンピュータなど、様々な機器に適用することができる。また、本発明の実施形態は、例えば、上記のような機器に組み込むことが可能な、処理ＩＣ（Integrated  Circuit）に適用することもできる。
【００７７】
また、上記では、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【符号の説明】
【００７８】
１００    パルス信号生成装置
１０２    第１パルス生成回路
１０４    第２パルス生成回路
１０６    増幅回路
１１０、１１６    遅延回路
１１２、１１８    インバータ
１１４、１２０    バッファ
１３０    基準固定抵抗部
１３２    可変抵抗部
【図１】
2015119230.tif 000003
【図２】
2015119230.tif 000004
【図３】
2015119230.tif 000005