(57)【要約】【課題】オン抵抗のさらなる低減が図られる半導体装置と、その製造方法とを提供する。【解決手段】ＩＧＢＴ５０では、Ｎ型エミッタ領域５、Ｐ型ベース領域４を貫いて、Ｎ型半導体層３の領域に達するトレンチ溝７が形成されている。トレンチ溝７内には、トレンチ溝７の側壁面にゲート酸化膜８を介在させてトレンチゲート電極１０が形成されている。トレンチゲート電極１０を覆い、その上面から突出するように、絶縁体としての層間絶縁膜９が形成されている。トレンチゲート電極１０および層間絶縁膜９を覆うように、引っ張り応力を有する堆積膜１４が形成されている。【選択図】図１
2015053308.tif 000002
【特許請求の範囲】
【請求項１】
互いに対向する第１主表面および第２主表面を有する第１導電型の半導体基板と、
前記半導体基板の前記第１主表面から第１深さにわたり形成された第２導電型のベース領域と、
前記ベース領域に選択的に形成され、前記ベース領域の表面から前記第１深さよりも浅い第２深さにわたり形成された第１導電型のエミッタ領域と、
前記エミッタ領域および前記ベース領域を貫いて、前記半導体基板における第１導電型の領域に達するように形成されたトレンチ溝と、
前記トレンチ溝の側壁面にゲート絶縁膜を介在させて形成されたゲート電極と、
前記ゲート電極を覆い、前記ゲート電極から突出するように形成された絶縁体と、
前記絶縁体を覆うように形成された、引っ張り応力を有する堆積膜と
を備えた、半導体装置。
【請求項２】
前記半導体基板の前記第１主表面側に、前記エミッタ領域に電気的に接続されるエミッタ電極が形成され、
前記堆積膜に前記エミッタ領域に達する開口部が形成され、
前記エミッタ電極は、前記開口部に充填されて前記エミッタ領域に接触する部分を含む、請求項１記載の半導体装置。
【請求項３】
前記開口部の平面パターンは円形である、請求項２記載の半導体装置。
【請求項４】
前記堆積膜は、窒化物および酸化物の少なくともいずれかを含む、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置の製造方法であって、
前記堆積膜を形成する工程は、化学気相堆積法によって前記堆積膜を形成する工程を備えた、半導体装置の製造方法。
【請求項６】
前記堆積膜を形成する工程では、前記堆積膜は窒化物および酸化物の少なくともいずれかを含む材料によって形成される、請求項５記載の半導体装置の製造方法。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、絶縁ゲート型バイポーラトランジスタを備えた半導体装置と、そのような半導体装置の製造方法とに関するものである。
【背景技術】
【０００２】
近年、インバータに代表されるパワーエレクトロニクスの分野においては、高いスイッチング制御性と低オン電圧特性を併せ持つ絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor：以下「ＩＧＢＴ」と記す。）の電力用半導体素子が主流となっている。ＩＧＢＴは、家電用から産業用だけでなく、大容量・高耐圧が要求される電鉄・車両、変電設備といった用途にまで使用されるに至っている。
【０００３】
とりわけ、ゲート電極が半導体基板の一主面に形成された溝（トレンチ）の中に埋め込まれた構造を有する絶縁ゲート型半導体装置は、微細化によるセル集積度の向上に利点があることから注目を集めている。この種のＩＧＢＴは、トレンチゲート型ＩＧＢＴ（Trench gate Bipolar Transistor：以下、必要に応じて「ＴＩＧＢＴ」と記す。）と称されている。
【０００４】
ＴＩＧＢＴでは、エミッタ電極に電気的に接続されたエミッタ領域からベース領域を経てドリフト層に達するようにトレンチ溝が形成され、そのトレンチ溝にゲート酸化膜を介してトレンチゲート電極が形成されている。ドリフト層に対してベース領域と反対側には、コレクタ電極に電気的に接続されたＰ型コレクタ領域（Ｐ型基板）が形成されている。
【０００５】
ＴＩＧＢＴをオン動作させるには、トレンチゲート電極に、所定のしきい値電圧以上の電圧（約０Ｖ〜２０Ｖ程度）が印加される。このとき、ゲート酸化膜を挟んでトレンチゲート電極とは反対側に位置するベース領域の部分にチャネル領域が形成されて、エミッタ領域からチャネル領域を経てドリフト層に電子が注入される。
【０００６】
一方、Ｐ型コレクタ領域からドリフト層へ向かって、注入された電子を中和させるように正孔が注入されて、伝導度変調が生じる。伝導度変調が生じることで、ドリフト層の電気抵抗が大幅に低下し、コレクタ電極とエミッタ電極との間の導通が可能になり、オン抵抗を低減することができる。オン抵抗を低減することで、オン時の電圧損失を低減させることができる。
【０００７】
ＴＩＧＢＴでは、平面ゲート型のＩＧＢＴに比べて、ＭＯＳトランジスタのサイズを約１／１０程度に微細化することができる。また、平面ゲート型のＩＧＢＴでは、表面においてベース領域に挟まれた領域に電流経路が形成され、この電流経路における電圧降下が大きくなってしまうのに対して、ＴＩＧＢＴでは、電流経路にはベース領域に挟まれた領域がなくなって、オン抵抗を低減させることができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００２−３５３４５６号公報
【非特許文献】
【０００９】
【非特許文献１】Victor Chan, et al., “Strain for CMOS performance Improvement”, CUSTOM INTEGRATED CIRCUITS CONFERENCE, p667, 2005.
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、オン抵抗をさらに低減してオン時の電圧損失を低減するためには、半導体装置のさらなる微細化が望まれているが、その微細化のためには新たな製造設備を導入しなければならず、生産コストが上昇してしまうという問題がある。
【００１１】
一方、微細化を行わずにオン抵抗を低減させるために、たとえば、特許文献１では、キャリア蓄積型ＴＩＧＢＴ（Carrier Stored Trench-gate Bipolar Transistor：以下、必要に応じて「ＣＳＴＢＴ」と記す。）が提案されている。
【００１２】
本発明は、そのようなオン抵抗の低減を図る開発の一環でなされたものであり、一つの目的は、さらなるオン抵抗の低減が図られる半導体装置を提供することであり、他の目的は、そのような半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１３】
本発明に係る半導体装置は、第１導電型の半導体基板と第２導電型のベース領域と第１導電型のエミッタ領域とトレンチ溝と絶縁体と堆積膜とを備えている。第１導電型の半導体基板は、互いに対向する第１主表面および第２主表面を有する。第２導電型のベース領域は、半導体基板の第１主表面から第１深さにわたり形成されている。第１導電型のエミッタ領域は、ベース領域に選択的に形成され、ベース領域の表面から第１深さよりも浅い第２深さにわたり形成されている。トレンチ溝は、エミッタ領域およびベース領域を貫いて、半導体基板における第１導電型の領域に達するように形成されている。ゲート電極は、トレンチ溝の側壁面にゲート絶縁膜を介在させて形成されている。絶縁体は、ゲート電極を覆い、ゲート電極から突出するように形成されている。堆積膜は、絶縁体を覆うように形成され、引っ張り応力を有する。
【００１４】
本発明に係る半導体装置の製造方法は、上述した半導体装置の製造方法であって、堆積膜を形成する工程は、化学気相成長法によって堆積膜を形成する工程を備えている。
【発明の効果】
【００１５】
本発明に係る半導体装置によれば、ゲート電極を覆う絶縁体を覆うように形成される堆積膜が引っ張り応力を有することで、半導体装置のオン抵抗を低減させることができる。
【００１６】
本発明に係る半導体装置の製造方法によれば、堆積膜に引っ張り応力をもたせることができ、オン抵抗の低減が図られる半導体装置を製造することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施の形態１に係る、ＩＧＢＴを備えた半導体装置の断面図である。
【図２】同実施の形態において、半導体装置の動作を説明するための断面図である。
【図３】第１比較例に係る、ＩＧＢＴを備えた半導体装置の断面図である。
【図４】第２比較例に係るＣＳＴＢＴを備えた半導体装置の断面図である。
【図５】同実施の形態において、作用効果を説明するための第１の断面図である。
【図６】同実施の形態において、作用効果を説明するための第２の断面図である。
【図７】本発明の実施の形態２に係る、ＩＧＢＴを備えた半導体装置の製造方法の一工程を示す断面図である。
【図８】同実施の形態において、図７に示す工程の後に行われる工程を示す断面図である。
【図９】同実施の形態において、図８に示す工程の後に行われる工程を示す断面図である。
【図１０】同実施の形態において、図９に示す工程の後に行われる工程を示す断面図である。
【図１１】同実施の形態において、図１０に示す工程の後に行われる工程を示す断面図である。
【図１２】同実施の形態において、図１１に示す工程の後に行われる工程を示す断面図である。
【図１３】同実施の形態において、コンタクトホールの平面パターンを示す部分平面図である。
【図１４】比較例に係る、コンタクトホールの平面パターンを示す部分平面図である。
【図１５】本発明の実施の形態３に係る、ＩＧＢＴを備えた半導体装置の断面図である。
【発明を実施するための形態】
【００１８】
実施の形態１
実施の形態１に係る、ＩＧＢＴを備えた半導体装置の一例について説明する。図１に示すように、ＩＧＢＴ５０では、Ｎ型半導体層３の一方の表面から所定の深さにわたり、Ｐ型ベース領域４が形成されている。そのＰ型ベース領域４の表面から、Ｐ型ベース領域４よりも浅い深さにわたり、Ｎ型エミッタ領域５が選択的に形成されている。そのＮ型エミッタ領域５の表面からＮ型エミッタ領域５、Ｐ型ベース領域４を貫いて、Ｎ型半導体層３のＮ型の領域（ドリフト層）に達するトレンチ溝７が形成されている。
【００１９】
トレンチ溝７内には、トレンチ溝７の側壁面にゲート酸化膜８を介在させてトレンチゲート電極１０が形成されている。トレンチゲート電極１０を覆い、その上面から突出するように、絶縁体としての層間絶縁膜９が形成されている。トレンチゲート電極１０および層間絶縁膜９を覆うように、引っ張り応力を有する堆積膜１４が形成されている。
【００２０】
その堆積膜１４を覆うように層間絶縁膜１５が形成されている。層間絶縁膜１５および堆積膜１４を貫通してＮ型エミッタ領域５の一部を露出するコンタクトホール１２が形成されている。そのコンタクトホール１２を埋め込むとともに、層間絶縁膜１５等を覆うように、エミッタ電極２２が形成されている。
【００２１】
一方、Ｎ型半導体層３の他方の表面から所定の深さにわたり、Ｎ型バッファ層２が形成されている。Ｎ型バッファ層２に接するように、Ｐ型コレクタ領域１が形成されている。Ｐ型コレクタ領域１に接するようにコレクタ電極２１が形成されている。なお、ここでは、ＩＧＢＴの単位セル（単位素子Ａ１）の構造について説明したが、半導体装置としては、上述したＩＧＢＴを複数配置させた領域と、その領域を取り囲む終端領域と、外部に電流を取り出すための複数のパッド領域（いずれも図示せず）とによって構成される。
【００２２】
次に、上述したＩＧＢＴ５０の動作について説明する。トレンチゲート電極１０に、所定のしきい値電圧以上の電圧（約０Ｖ〜２０Ｖ程度）が印加される。このとき、ゲート酸化膜８を挟んでトレンチゲート電極１０とは反対側に位置するＰ型ベース領域４の部分にチャネル領域が形成される。これにより、図２に示すように、Ｎ型エミッタ領域５からチャネル領域を経てＮ型半導体層３の領域（ドリフト層）に電子が注入される。
【００２３】
一方、Ｐ型コレクタ領域１からＮ型半導体層３の領域（ドリフト層）へ向かって、注入された電子を中和させるように正孔が注入される。Ｎ型半導体層３の領域（ドリフト層）へ電子と正孔とが注入されることで、伝導度変調が生じてドリフト層の電気抵抗が大幅に低下し、コレクタ電極２１とエミッタ電極２２との間の導通が可能になる。
【００２４】
上述したＩＧＢＴ５０では、引っ張り応力を有する堆積膜１４がトレンチゲート電極１０との間に層間絶縁膜９を介在させて形成されていることで、堆積膜１４の引っ張り応力がトレンチゲート電極１０に作用する結果、オン抵抗を低減することができる。このことについて、比較例に係るＩＧＢＴとの関係で説明する。
【００２５】
まず、図３に示すように、第１比較例に係る半導体装置として、ＴＩＧＢＴ５００について説明する。ＴＩＧＢＴ５００では、Ｎ型半導体層１０３の一方の表面から所定の深さにわたり、Ｐ型ベース領域１０４が形成され、その表面から、Ｐ型ベース領域１０４よりも浅い深さにわたり、Ｎ型エミッタ領域１０５が形成されている。Ｎ型エミッタ領域１０５の表面からＮ型エミッタ領域１０５、Ｐ型ベース領域１０４を貫いて、Ｎ型半導体層１０３の領域に達するトレンチ溝１０７が形成されている。
【００２６】
トレンチ溝１０７内には、トレンチ溝１０７の側壁面にゲート酸化膜１０８を介在させてトレンチゲート電極１１０が形成されている。トレンチゲート電極１１０を覆うように、層間絶縁膜１１５が形成されている。層間絶縁膜１１５を貫通してＮ型エミッタ領域１０５の一部を露出するコンタクトホール１１２が形成されている。そのコンタクトホール１１２を埋め込むとともに、層間絶縁膜１１５を覆うように、エミッタ電極１２２が形成されている。
【００２７】
一方、Ｎ型半導体層１０３の他方の表面から所定の深さにわたり、Ｎ型バッファ層１０２が形成され、そのＮ型バッファ層１０２に接するように、Ｐ型コレクタ領域１０１が形成されている。Ｐ型コレクタ領域１０１に接するようにコレクタ電極１２１が形成されている。
【００２８】
第１比較例に係るＴＩＧＢＴ５００において、さらなるオン抵抗の低減を図るには、ＴＩＧＢＴの微細化（セルの集積化）を図ることが求められるが、そのような微細化には、新規の製造設備の導入が可決であり、製造コストが上昇してしまうという問題がある。
【００２９】
次に、図４に示すように、第２比較例に係る半導体装置として、ＣＳＴＢＴ６００について説明する。ＣＳＴＢＴ６００では、微細化を行わずにオン抵抗を低減させることができるとされる。このＣＳＴＢＴ６００では、Ｐ型ベース領域１０４とＮ型半導体層１０３の領域（ドリフト層）との間に、キャリアを蓄積させるためのキャリア蓄積層１１３が形成されている。なお、これ以外の構成については、図３に示す第１比較例に係るＩＧＢＴ５００と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【００３０】
キャリア蓄積層１１３には、Ｐ型コレクタ領域１０１からＮ型エミッタ領域１０５（エミッタ電極１２２）へ向かって流れようとする正孔が蓄積されることになる。ＣＳＴＢＴ６００では、キャリア蓄積層１１３に正孔を蓄積させることで、オン抵抗のさらなる低減を図っている。
【００３１】
ところが、ＣＳＴＢＴ６００では、キャリア蓄積層１１３の不純物濃度がばらついてしまうような場合には、結果として、トレンチゲート電極１１０に印加するしきい値電圧（ＶＧＥｔｈ）も大きく変動してしまうことになる。このため、製品の歩留まりが低下してしまったり、また、製造工程の管理を厳格にする必要がある。
【００３２】
第１比較例および第２比較例に対して、実施の形態に係るＩＧＢＴ５０では、引っ張り応力を有する堆積膜１４を形成することで、トレンチゲート電極１０がトレンチ溝７の底へ向かって押し込まれることになる。このことによる作用効果について説明する。
【００３３】
まず、トランジスタが形成された半導体基板に歪を加えることで、半導体基板中のキャリアの動作速度、すなわち、キャリア移動度が向上することが、たとえば、非特許文献１等において報告されている。歪を加えられた半導体基板においてキャリア移動度が向上する理由は、歪を加えることによって半導体基板中の格子間距離が変化することによる。
【００３４】
たとえば、半導体基板に引っ張り応力を加え、電子が進む方向に向かって格子間距離を引き伸ばした状態での半導体基板中においては、半導体基板中を進む電子の散乱が減少するとともに、有効質量が減少するため、電子の移動度が大きく向上する。一方、半導体基板に圧縮応力を加え、正孔の進行方向に向かって格子間距離を縮めた半導体基板中においては、半導体基板中を進む正孔の有効質量が減少するため、正孔の移動度が向上する。
【００３５】
キャリア移動度が向上するということは、同一体積における電流取得量が増大することを意味し、これは、電流密度が向上することを示している。上述した実施の形態に係るＩＧＢＴ５０において、トレンチゲート電極１０のトレンチ溝７の深さ方向に応力が作用するということは、トレンチゲート電極１０とはゲート酸化膜８を介在させて対向するＰ型ベース領域４の部分にせん断応力が加わることになる。
【００３６】
このせん断応力が加わることになるＰ型ベース領域４の部分は、オン動作の際に電子が流れるチャネルが形成される部分である。この電子が流れるチャネルとなるＰ型ベース領域４の部分にせん断応力が加わることで、図５に示すように、このＰ型ベース領域４の部分には、電子の進行方向に向かって引っ張り応力が加わることになる。これにより、このＰ型ベース領域４の部分の格子間距離が増大して、Ｐ型ベース領域４（チャネル領域）を通過する電子の移動度を向上させることができる。
【００３７】
また、トレンチゲート電極１０にトレンチ溝７の深さ方向に応力を作用させることで、図６に示すように、トレンチゲート電極１０の直下（トレンチ溝７の底）に位置するＮ型半導体層３の領域（ドリフト層）の部分では圧縮応力が加わることになる。このＮ型半導体層３の領域（ドリフト層）の部分に圧縮応力が加わることで、この部分の格子間距離が縮められて、正孔の移動度を向上させることができる。
【００３８】
こうして、実施の形態に係るＩＧＢＴ５０では、電子は、トレンチゲート電極１０とはゲート酸化膜８を介在させて対向するＰ型ベース領域４の部分において移動度が向上する。また、正孔は、トレンチゲート電極１０の直下（トレンチ溝７の底）に位置するＮ型半導体層３の領域（ドリフト層）の部分において移動度が向上する。これにより、ＩＧＢＴ５０では、単位素子Ａ１における電流密度が向上することで、オン抵抗の低減に寄与することができる。
【００３９】
また、上述したＩＧＢＴ５０では、化学気相堆積装置を含めて、既存の製造設備を用いて製造することが可能であり、製造コストを増大させることなくオン抵抗を低減することができる。
【００４０】
さらに、実施の形態に係るＩＧＢＴ５０では、第２比較例に係るＣＳＢＴＢ６００の場合と比べて、キャリア蓄積層が不要であり、キャリア蓄積層１１３の不純物濃度のばらつき等に起因するしきい値電圧の変動による、製品の歩留まり低下や製造工程の管理の厳格化を解消させることができる。
【００４１】
実施の形態２
ここでは、前述したＩＧＢＴを備えた半導体装置の製造方法の一例について説明する。まず、図７に示すように、Ｎ型半導体層３とＰ型コレクタ領域１を備えた基体が用意される。Ｐ型コレクタ領域１は、Ｎ型半導体層３において、コレクタ電極が形成される側の表面に形成されている。
【００４２】
次に、図８に示すように、熱拡散法等によって、Ｐ型コレクタ領域１の表面からｎ型の不純物を導入することによって、Ｎ型半導体層３の一方の表面から所定の深さにわたりＮ型バッファ層２が形成される。次に、Ｎ型半導体層３の他方の表面からｐ型の不純物を導入することにより、Ｎ型半導体層３の表面から所定の深さにわたりＰ型ベース領域４が形成される。
【００４３】
次に、Ｐ型ベース領域４の表面に、所定のマスクパターン（図示せず）が形成される。次に、そのマスクパターンを注入マスクとして、ｎ型の不純物を導入することによって、Ｐ型ベース領域４の表面から、Ｐ型ベース領域４よりも浅い所定の深さにわたりＮ型エミッタ領域５が選択的に形成される。
【００４４】
次に、Ｐ型ベース領域４およびＮ型エミッタ領域５の表面に所定のマスクパターン（図示せず）が形成される。次に、そのマスクパターンをエッチングマスクとして、反応性イオンエッチング処理等の化学反応を用いたエッチング処理を施すことにより、図９に示すように、トレンチ溝７が形成される。
【００４５】
このとき、トレンチ溝７は、Ｎ型エミッタ領域５の表面から、Ｎ型エミッタ領域５およびＰ型ベース領域４を貫通して、Ｎ型半導体層３の領域（ドリフト層）に達するように形成される。また、トレンチ溝７は、一定の間隔（ピッチ）をもって互いに平行に配列されるように形成される。
【００４６】
次に、図１０に示すように、トレンチ溝７内に、たとえば、シリコン酸化膜からなるゲート酸化膜８が形成され、次に、トレンチ溝７を埋め込むように、たとえば、多結晶シリコン膜からなるトレンチゲート電極１０が形成される。次に、トレンチゲート電極１０を覆うように、絶縁体としての層間絶縁膜９が選択的に形成される。
【００４７】
次に、図１１に示すように、層間絶縁膜９およびトレンチゲート電極１０を覆うように、高い引っ張り応力を有する堆積膜１４が形成される。この堆積膜１４の膜種や成膜条件についていは、後で具体的に説明する。次に、その堆積膜１４を覆うように、たとえば、シリコン酸化膜からなる層間絶縁膜１５が形成される。
【００４８】
次に、層間絶縁膜１５の表面に所定のマスクパターン（図示せず）が形成される。次に、そのマスクパターンをエッチングマスクとして、層間絶縁膜１５および堆積膜１４にエッチング処理を施すことにより、Ｎ型エミッタ領域５の一部を露出するコンタクトホール１２（図１２参照）が形成される。次に、図１２に示すように、そのコンタクトホール１２を埋め込むように、選択的にエミッタ電極２２が形成される。次に、Ｐ型コレクタ領域１の表面にコレクタ電極２１が形成される。こうして、ＩＧＢＴを備えた半導体装置の主要部分が完成する。
【００４９】
上述したＩＧＢＴを備えた半導体装置の製造方法では、トレンチゲート電極１０と層間絶縁膜９を覆うように、引っ張り応力を有する堆積膜１４が形成される。ここで、引っ張り応力を有する堆積膜１４の形成方法の一例について具体的に説明する。
【００５０】
高い引っ張り応力を有する堆積膜としては、窒化物、高密度プラズマによる酸化物およびこれら窒化物と酸化物とを組み合わせた材料のいずれかの、応力を誘起させる材料を適用して、たとえば、低圧ＣＶＤ（ＬＰＣＶＤ：Low Pressure Chemical Vapor Deposition）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ：Plasma Enhanced CVD）、急速加熱ＣＶＤ（ＲＴＣＶＤ：Rapid Thermal CVD）等のような、種々の化学気相堆積（ＣＶＤ）によって形成される。
【００５１】
より具体的には、応力を付与する堆積膜１４として、シリコン窒化膜（Ｓｉ3Ｎ4）のような窒化物を含み、成膜条件として、堆積される膜内に引っ張り歪みを与える成膜条件が選択される。たとえば、プラズマ強化ＣＶＤによって、固有の引っ張り歪を有する窒化物の堆積膜を形成することができ、トレンチゲート電極１０に対して深さ方向に応力を付与することができる。
【００５２】
プラズマ強化ＣＶＤによって形成される堆積膜（シリコン窒化膜）の引っ張り応力は、堆積チャンバ内の反応速度を変えることによって制御することができる。つまり、堆積条件として、モノシランガス（ＳｉＨ4）、窒素ガス（Ｎ2）およびアンモニアガス（ＮＨ3）のそれぞれの流量、圧力、ＲＦ（Radio Frequency）パワー、真空度（ガス圧力）ならびに温度を変化させることによって、堆積膜１４の引っ張り応力を制御することができる。
【００５３】
たとえば、モノシランガス（ＳｉＨ4）の流量とアンモニアガス（ＮＨ3）の流量との流量比を７０：３０、ＲＦパワーを１ｋＷ、真空度を３．５〜６．０ｔｏｒｒ、堆積温度を４００℃とする成膜条件のもとで、堆積膜としてシリコン窒化膜を形成することで、そのシリコン窒化膜に引っ張り応力を発生させることが可能となる。
【００５４】
なお、このときのモノシランガス（ＳｉＨ4）とアンモニアガス（ＮＨ3）との混合ガスの濃度は約１５〜２０％程度であり、残りは窒素ガス（Ｎ2）である。また、上記成膜条件のうち、応力の制御において最も重要なのは真空度であり、この場合、３．５〜６．０ｔｏｒｒの範囲において安定な特性を得ることができる。
【００５５】
トレンチゲート電極に印加するしきい値電圧のばらつきの観点からでは、キャリア蓄積層１１３（図４参照）を追加的に形成する際の不純物濃度の制御に起因する、しきい値電圧Ｖｔｈのばらつきに比べて、真空度等の成膜条件（製造パラメータ）によって安定化が容易な引っ張り応力を制御することで、しきい値電圧Ｖｔｈのばらつきを低減することが可能になる。
【００５６】
なお、コンタクトホール１２の平面パターンとしては、図１３に示す円形のパターンの方が、図１４に示すトレンチ溝に沿って延在するコンタクトホール２１２よりも、堆積膜１４の引っ張り応力をトレンチゲート電極１０に効果的に作用させることが可能であると考えられる。
【００５７】
実施の形態３
実施の形態３に係る、ＩＧＢＴを備えた半導体装置の他の例について説明する。図１５に示すように、ＩＧＢＴ５０では、絶縁体としての層間絶縁膜９を直接覆うように、引っ張り応力を有する堆積膜１６が形成されている。その堆積膜１６を貫通してＮ型エミッタ領域５の一部を露出するコンタクトホール１２が形成されている。そのコンタクトホール１２を埋め込むとともに、堆積膜１６を覆うように、エミッタ電極２２が形成されている。なお、これ以外の構成については図１に示すＩＧＢＴ５０と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【００５８】
上述したＩＧＢＴ５０においても、前述したＩＧＢＴ５０（図１参照）と同様に、引っ張り応力を有する堆積膜１６がトレンチゲート電極１０との間に層間絶縁膜９を介在させて形成されていることで、堆積膜１４の引っ張り応力がトレンチゲート電極１０に作用することになる。
【００５９】
これにより、実施の形態１において説明したのと同様に、電子は、トレンチゲート電極１０とはゲート酸化膜８を介在させて対向するＰ型ベース領域４の部分において移動度が向上する。また、正孔は、トレンチゲート電極１０の直下（トレンチ溝７の底）に位置するＮ型半導体層３の領域（ドリフト層）の部分において移動が向上する。これにより、ＩＧＢＴ５０では、単位素子における電流密度が向上することで、オン抵抗の低減に寄与することができる。
【００６０】
なお、上述した各実施の形態に係る、ＩＧＢＴ５０を備えた半導体装置では、Ｎ型半導体層３となる半導体基板として、たとえば、Ｓｉ、ＳｉＣ、ＳｉＧｅＣ、Ｇｅ、ＳｉＧｅ、Ｇａ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰなどを適用することが可能である。また、堆積膜１４、１６とトレンチゲート電極１０との間に介在させる、絶縁体としての層間絶縁膜９では、トレンチゲート電極１０とその周辺に位置するＮ型エミッタ領域５の部分を覆うように形成された場合を示した。この他に、トレンチゲート電極１０が位置する領域にだけ層間絶縁膜９を配置させるようにしてもよい。
【００６１】
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００６２】
本発明は、ＩＧＢＴを備えた半導体装置に有効に利用される。
【符号の説明】
【００６３】
１  Ｐ型コレクタ領域、２  Ｎ型バッファ層、３  Ｎ型半導体層、４  Ｐ型ベース領域、５  Ｎ型エミッタ領域、７  トレンチ溝、８  ゲート酸化膜、９  層間絶縁膜、１０  トレンチゲート電極、１２  コンタクトホール、１３  キャリア蓄積層、１４  堆積膜、１５  層間絶縁膜、１６  堆積膜、２１  コレクタ電極、２２  エミッタ電極、５０  ＩＧＢＴ。 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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