(57)【要約】【課題】昇圧モードと降圧モードをシームレスに切りかえ可能なリップル注入型のＤＣ／ＤＣコンバータを提供する。【解決手段】第１バッファＢＵＦ１、第２バッファＢＵＦ２は、互いに逆極性の第１リップル電圧Ｖｒ１、第２リップル電圧Ｖｒ２を生成する。フィードバック回路２２０は、第１フィードバック経路ＦＢ１、第２フィードバック経路ＦＢ２を有し、（i）降圧モードにおいて、第１リップル電圧Ｖｒ１を第１フィードバック経路ＦＢ１を経由してフィードバック電圧ＶＯＵＴ’に重畳し、第２リップル電圧Ｖｒ２を第２フィードバック経路ＦＢ２を経由して基準電圧ＶＲＥＦ’に重畳する。またフィードバック回路２２０は（ii）昇圧モードにおいて、第１リップル電圧Ｖｒ１を第２フィードバック経路ＦＢ２を経由してフィードバック電圧ＶＯＵＴ’に重畳し、第２リップル電圧Ｖｒ２を第１フィードバック経路ＦＢ１を経由して基準電圧Ｖｒｅｆ’に重畳する。【選択図】図５
2015053833.tif 000002
【特許請求の範囲】
【請求項１】
昇降圧ＤＣ／ＤＣコンバータの制御回路であって、
前記昇降圧ＤＣ／ＤＣコンバータは、
入力電圧が印加される入力ラインと、
負荷が接続される出力ラインと、
前記入力ラインと第１スイッチングノードの間に設けられた第１スイッチングトランジスタと、
前記第１スイッチングノードと接地ノードの間に設けられた第１整流素子と、
前記第１スイッチングノードと第２スイッチングノードの間に設けられたインダクタと、
第２スイッチングノードと接地ラインの間に設けられた第２スイッチングトランジスタと、
前記第２スイッチングノードと前記出力ラインの間に設けられた第２整流素子と、
前記出力ラインと前記接地ラインの間に設けられた出力キャパシタと、
を備え、
前記制御回路は、
その第１入力端子に前記出力ラインに生ずる出力電圧に応じたフィードバック電圧を受け、その第２入力端子に基準電圧を受け、前記フィードバック電圧を前記基準電圧に応じたしきい値電圧と比較し、比較結果を示すパルス信号を生成するヒステリシスコンパレータと、
（i）降圧モードにおいて、前記第２スイッチングトランジスタをオフに固定して、前記パルス信号にもとづいて前記第１スイッチングトランジスタをスイッチングし、（ii）昇圧モードにおいて、前記第１スイッチングトランジスタをオンに固定して、前記パルス信号にもとづいて前記第２スイッチングトランジスタをスイッチングするロジック部と、
前記パルス信号と同期した第１極性の第１リップル電圧を生成する第１バッファと、
前記パルス信号と同期し、かつ前記第１極性と逆相の第２極性の第２リップル電圧を生成する第２バッファと、
第１フィードバック経路と、第２フィードバック経路と、を含み、（i）降圧モードにおいて、前記第１リップル電圧を前記第１フィードバック経路を経由して前記フィードバック電圧に重畳し、前記第２リップル電圧を前記第２フィードバック経路を経由して前記基準電圧に重畳するよう構成され、（ii）昇圧モードにおいて、前記第１リップル電圧を前記第２フィードバック経路を経由して前記フィードバック電圧に重畳し、前記第２リップル電圧を前記第１フィードバック経路を経由して前記基準電圧に重畳するよう構成されたフィードバック回路と、
を備えることを特徴とする制御回路。
【請求項２】
前記第１フィードバック経路は、その入力端子とその出力端子の間に直列に設けられた第１フィードバック抵抗および第１フィードバックキャパシタを含み、
前記第２フィードバック経路は、その入力端子とその出力端子の間に直列に設けられた第２フィードバック抵抗および第２フィードバックキャパシタを含むことを特徴とする請求項１に記載の制御回路。
【請求項３】
前記第１フィードバック抵抗と前記第２フィードバック抵抗の抵抗値は等しく、前記第１フィードバックキャパシタと前記第２フィードバックキャパシタの容量値は等しいことを特徴とする請求項２に記載の制御回路。
【請求項４】
前記第１フィードバック経路は、前記出力ラインと、前記第１フィードバック抵抗と前記第１フィードバックキャパシタの接続ノードと、の間に設けられた第３フィードバックキャパシタをさらに含み、
前記第２フィードバック経路は、前記出力ラインと、前記第２フィードバック抵抗と前記第２フィードバックキャパシタの接続ノードと、の間に設けられた第４フィードバックキャパシタをさらに含むことを特徴とする請求項２または３に記載の制御回路。
【請求項５】
前記第３フィードバックキャパシタと前記第４フィードバックキャパシタの容量値は等しいことを特徴とする請求項４に記載の制御回路。
【請求項６】
前記フィードバック回路は、
前記第１バッファの出力端子と接続される第１端子、前記第２バッファの出力端子と接続される第２端子、前記第１フィードバック経路の入力端子と接続される第３端子、前記第２フィードバック経路の入力端子と接続される第４端子、を有し、前記降圧モードにおいて、前記第１端子と前記第３端子の間、前記第２端子と前記第４端子の間が導通し、前記昇圧モードにおいて、前記第１端子と前記第４端子の間、前記第２端子と前記第３端子の間が導通するよう構成された第１セレクタと、
前記第１フィードバック経路の出力端子と接続される第５端子、前記第２フィードバック経路の出力端子と接続される第６端子、前記ヒステリシスコンパレータの前記第１入力端子と接続された第７端子、前記ヒステリシスコンパレータの前記第２入力端子と接続された第８端子、を有し、前記降圧モードにおいて、前記第５端子と前記第７端子の間、前記第６端子と前記第８端子の間が導通し、前記昇圧モードにおいて、前記第５端子と前記第８端子の間、前記第６端子と前記第７端子の間が導通するよう構成された第２セレクタと、
をさらに含むことを特徴とする請求項１から５のいずれかに記載の制御回路。
【請求項７】
前記第１バッファは、前記パルス信号と同期した第１信号を受ける反転型または非反転型のバッファであり、
前記第２バッファは、前記パルス信号と同期した第２信号を受ける反転型または非反転型のバッファであることを特徴とする請求項１から６のいずれかに記載の制御回路。
【請求項８】
前記第１信号および前記第２信号は同一論理値をとる信号であり、
前記第１バッファおよび前記第２バッファの一方は非反転型であり、前記第１バッファおよび前記第２バッファの他方は反転型であることを特徴とする請求項７に記載の制御回路。
【請求項９】
前記第１信号および前記第２信号は、前記パルス信号であることを特徴とする請求項７に記載の制御回路。
【請求項１０】
前記第１信号は前記パルス信号と同一論理値をとる信号であり、前記第１バッファは非反転型であることを特徴とする請求項７に記載の制御回路。
【請求項１１】
前記第１信号は前記パルス信号と反転論理値をとる信号であり、前記第１バッファは反転型であることを特徴とする請求項７に記載の制御回路。
【請求項１２】
前記第２信号は前記パルス信号と同一論理値をとる信号であり、前記第２バッファは反転型であることを特徴とする請求項７に記載の制御回路。
【請求項１３】
前記第２信号は前記パルス信号と反転論理値をとる信号であり、前記第２バッファは非転型であることを特徴とする請求項７に記載の制御回路。
【請求項１４】
前記フィードバック電圧と所定の電圧の誤差を増幅し、前記基準電圧を生成する誤差増幅器をさらに備えることを特徴とする請求項１から１３のいずれかに記載の制御回路。
【請求項１５】
前記入力電圧と所定の第２しきい値電圧を比較する第１コンパレータをさらに備え、
前記ロジック部は、前記第１コンパレータの比較結果にもとづいて、前記降圧モードと前記昇圧モードを切りかえることを特徴とする請求項１から１４のいずれかに記載の制御回路。
【請求項１６】
前記第１フィードバック抵抗と前記第１フィードバックキャパシタの接続ノードの電圧と、前記第２フィードバック抵抗と前記第２フィードバックキャパシタの接続ノードの電圧と、を比較する第２コンパレータをさらに備え、
前記ロジック部は、前記第２コンパレータの比較結果にもとづいて、降圧モードと昇圧モードを切りかえることを特徴とする請求項２に記載の制御回路。
【請求項１７】
前記基準電圧と所定の第３しきい値電圧を比較する第３コンパレータをさらに備え、
前記ロジック部は、前記第３コンパレータの比較結果にもとづいて、前記降圧モードと前記昇圧モードを切りかえることを特徴とする請求項１４に記載の制御回路。
【請求項１８】
前記第１整流素子、前記第２整流素子は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、
前記ロジック部は、（i）前記降圧モードにおいて、前記第２整流素子のＭＯＳＦＥＴをオンに固定して、前記パルス信号にもとづいて前記第１整流素子のＭＯＳＦＥＴを前記第１スイッチングトランジスタと相補的にスイッチングし、（ii）前記昇圧モードにおいて、前記第２整流素子のＭＯＳＦＥＴをオフに固定して、前記パルス信号にもとづいて前記第１整流素子のＭＯＳＦＥＴを前記第２スイッチングトランジスタと相補的にスイッチングすることを特徴とする請求項１から１７のいずれかに記載の制御回路。
【請求項１９】
前記第１整流素子、前記第２整流素子はダイオードであることを特徴とする請求項１から１７のいずれかに記載の制御回路。
【請求項２０】
ひとつの半導体基板に一体集積化されたことを特徴とする請求項１から１９のいずれかに記載の制御回路。
【請求項２１】
前記制御回路は、前記第１スイッチングトランジスタ、前記第１整流素子、前記第２スイッチングトランジスタ、前記第２整流素子を含んで一体集積化されることを特徴とする請求項１から１８のいずれかに記載の制御回路。
【請求項２２】
入力電圧が印加される入力ラインと、
負荷が接続される出力ラインと、
前記入力ラインと第１スイッチングノードの間に設けられた第１スイッチングトランジスタと、
前記第１スイッチングノードと接地ノードの間に設けられた第１整流素子と、
前記第１スイッチングノードと第２スイッチングノードの間に設けられたインダクタと、
第２スイッチングノードと接地ラインの間に設けられた第２スイッチングトランジスタと、
前記第２スイッチングノードと前記出力ラインの間に設けられた第２整流素子と、
前記出力ラインと前記接地ラインの間に設けられた出力キャパシタと、
前記第１スイッチングトランジスタ、前記第１整流素子、前記第２スイッチングトランジスタ、前記第２整流素子を制御する、請求項１から２１のいずれかに記載の制御回路と、
を備えることを特徴とする昇降圧ＤＣ／ＤＣコンバータ。
【請求項２３】
請求項２２に記載の昇降圧ＤＣ／ＤＣコンバータを備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣ／ＤＣコンバータ（スイッチングレギュレータ）に関する。
【背景技術】
【０００２】
近年の携帯電話端末、タブレットＰＣ（Personal Computer）等の電子機器には、電池電圧よりも高い電源電圧を必要とする液晶ドライバや、電池電圧よりも低い電源電圧を必要とする各種プロセッサが搭載される。このようなデバイスに適切な電源電圧を供給するために、ＤＣ／ＤＣコンバータが利用される。
【０００３】
ＤＣ／ＤＣコンバータの制御方式として、ヒステリシス制御が知られている。ヒステリシス制御は、誤差増幅器を利用した電圧モードや電流モードの制御方式に比べて、負荷応答性に優れる。
【０００４】
図１（ａ）、（ｂ）は、ヒステリシス制御方式の降圧ＤＣ／ＤＣコンバータを示す回路図である。
【０００５】
図１（ａ）の降圧ＤＣ／ＤＣコンバータ９００ａは、出力回路９０１、ドライバ９０４、パルス変調器９０６を備え、入力ライン９０２の入力電圧ＶＩＮを所定の電圧レベルに安定化し、出力ライン９０３に接続される負荷（不図示）に供給する。出力回路９０１は、スイッチングトランジスタＭ１、同期整流トランジスタＭ２、インダクタＬ１、出力キャパシタＣ１を備える。出力キャパシタＣ１は、等価直列抵抗ＥＳＲを含む。
【０００６】
パルス変調器９０６は、出力電圧ＶＯＵＴが所定の目標レベルに近づくようにデューティ比が調節されるパルス信号Ｓ１を生成する。パルス変調器９０６は、抵抗Ｒ１、Ｒ２、キャパシタＣ２、ヒステリシスコンパレータ９１０を備える。
【０００７】
抵抗Ｒ１、Ｒ２は、出力電圧ＶＯＵＴを分圧する。分圧された出力電圧ＶＯＵＴをフィードバック電圧ＶＯＵＴ’とも称する。ヒステリシスコンパレータ９１０は、フィードバック電圧ＶＯＵＴ’をしきい値電圧ＶＴＨと比較し、比較結果を示すパルス信号Ｓ１を生成する。しきい値電圧ＶＴＨは、比較結果に応じて２つの電圧レベルＶＨ、ＶＬの間を遷移する。パルス信号Ｓ１は、ＶＨ＞ＶＯＵＴ’のときハイレベル、ＶＬ＜ＶＯＵＴ’のときローレベルとなる。
【０００８】
ドライバ９０４は、パルス信号Ｓ１がハイレベルのとき、スイッチングトランジスタＭ１をオン、同期整流トランジスタＭ２をオフし、パルス信号Ｓ１がローレベルのとき、スイッチングトランジスタＭ１をオフ、同期整流トランジスタＭ２をオンする。
【０００９】
図２は、図１（ａ）の降圧ＤＣ／ＤＣコンバータ９００ａの動作波形図である。
時刻ｔ１においてパルス信号Ｓ１がハイレベルに遷移する。このときしきい値電圧ＶＴＨは上側レベルＶＨに遷移する。
【００１０】
パルス信号Ｓ１がハイレベルの期間、コイル電流ＩＬが増大し、ＥＳＲの電圧降下も増大する。その結果、出力電圧ＶＯＵＴが上昇し、フィードバック電圧ＶＯＵＴ’も上昇する。時刻ｔ２にフィードバック電圧ＶＯＵＴ’が上側レベルＶＨに達すると、しきい値電圧ＶＴＨが下側レベルＶＬに遷移するとともに、ヒステリシスコンパレータ２１０の出力Ｓ１がローレベルに遷移する。
【００１１】
パルス信号Ｓ１がローレベルの期間、コイル電流ＩＬは時間とともに減少し、ＥＳＲの電圧降下も減少する。その結果、出力電圧ＶＯＵＴが低下し、フィードバック電圧ＶＯＵＴ’も低下する。時刻ｔ２にフィードバック電圧ＶＯＵＴ’が下側レベルＶＬまで低下すると、しきい値電圧ＶＴＨが再度、上側レベルＶＨに遷移するとともに、ヒステリシスコンパレータ２１０の出力Ｓ１がハイレベルに遷移する。
【００１２】
降圧ＤＣ／ＤＣコンバータ９００ａはこの動作を繰り返す。その結果、フィードバック電圧ＶＯＵＴ’は、ＶＨとＶＬの間に安定化され、出力電圧ＶＯＵＴは、ＶＨ×（Ｒ１＋Ｒ２）／Ｒ２と、ＶＬ×（Ｒ１＋Ｒ２）／Ｒ２の間に安定化される。
【００１３】
図１（ａ）の降圧ＤＣ／ＤＣコンバータ９００ａにおいては、出力キャパシタＣ１のＥＳＲの電圧降下を、フィードバック電圧ＶＯＵＴのリップルとして利用している。しかしながらこの場合、スイッチング周波数がＥＳＲのばらつきの影響を受けること、ＥＳＲによる電力損失が無視できないこと、などの問題を有する。
【００１４】
図１（ａ）の降圧ＤＣ／ＤＣコンバータ９００ａの問題を解決するため、リップル注入型の降圧ＤＣ／ＤＣコンバータが提案されている。図１（ｂ）は、リップル注入型のヒステリシス制御方式の降圧ＤＣ／ＤＣコンバータ９００ｂを示す。
【００１５】
図１（ｂ）の降圧ＤＣ／ＤＣコンバータ９００ｂは、図１（ａ）の降圧ＤＣ／ＤＣコンバータ９００ａに加えて、リップル注入回路９１２を備える。
【００１６】
リップル注入回路９１２は、ヒステリシスコンパレータ９１０の出力信号Ｓ１あるいはそれと相関を有するパルス信号を受け、ヒステリシスコンパレータ９１０の入力側にリップルを重畳する。具体的にはリップル注入回路９１２は、ヒステリシスコンパレータ９１０の出力Ｓ１がハイレベルの期間、つまりスイッチングトランジスタＭ１がオン、同期整流トランジスタＭ２がオフとなる期間、フィードバック電圧ＶＯＵＴ’に対して正方向に傾斜する電圧を重畳し、ヒステリシスコンパレータ９１０の出力Ｓ１がローレベルの期間、つまりスイッチングトランジスタＭ１がオフ、同期整流トランジスタＭ２がオンとなる期間、フィードバック電圧ＶＯＵＴ’に対して負方向に傾斜する電圧を重畳する。これにより、ＥＳＲによるリップルを利用せずに、フィードバック電圧ＶＯＵＴ’にリップルが重畳される。
【００１７】
図１（ｂ）の降圧ＤＣ／ＤＣコンバータ９００ｂの動作も、図２を参照して説明される。
時刻ｔ１においてパルス信号Ｓ１がハイレベルに遷移する。このときしきい値電圧ＶＴＨは上側レベルＶＨに遷移する。
【００１８】
パルス信号Ｓ１がハイレベルの期間、リップル注入回路９１２によってフィードバック電圧ＶＯＵＴ’に正の傾斜の電圧が重畳され、フィードバック電圧ＶＯＵＴ’は時間とともに上昇していく。時刻ｔ２にフィードバック電圧ＶＯＵＴ’が上側レベルＶＨに達すると、しきい値電圧ＶＴＨが下側レベルＶＬに遷移するとともに、ヒステリシスコンパレータ９１０の出力Ｓ１がローレベルに遷移する。
【００１９】
パルス信号Ｓ１がローレベルの期間、リップル注入回路９１２によってフィードバック電圧ＶＯＵＴ’に負の傾斜の電圧が重畳され、フィードバック電圧ＶＯＵＴ’は時間とともに低下していく。時刻ｔ３にフィードバック電圧ＶＯＵＴ’が下側レベルＶＬまで低下すると、しきい値電圧ＶＴＨが再度、上側レベルＶＨに遷移するとともに、ヒステリシスコンパレータ９１０の出力Ｓ１がハイレベルに遷移する。
【００２０】
降圧ＤＣ／ＤＣコンバータ９００ｂはこの動作を繰り返す。その結果、フィードバック電圧ＶＯＵＴ’は、ＶＨとＶＬの間に安定化され、出力電圧ＶＯＵＴは、ＶＨ×（Ｒ１＋Ｒ２）／Ｒ２と、ＶＬ×（Ｒ１＋Ｒ２）／Ｒ２の間に安定化される。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開２００５−３０４２９５号公報
【発明の概要】
【発明が解決しようとする課題】
【００２２】
従来において、リップル注入型のヒステリシス制御方式のＤＣ／ＤＣコンバータは、上述の降圧ＤＣ／ＤＣコンバータ、あるいは、昇圧ＤＣ／ＤＣコンバータには適用されている。本発明者は、上述のリップル注入を昇降圧ＤＣ／ＤＣコンバータに適用することを検討した。
【００２３】
図３は、本発明者が検討したリップル注入型の昇降圧ＤＣ／ＤＣコンバータの回路図である。昇降圧ＤＣ／ＤＣコンバータ３００は、出力回路３０１、ロジック部３０４、パルス変調器３０６を備える。出力回路３０１は、スイッチングトランジスタＭ１、Ｍ３、同期整流トランジスタＭ２、Ｍ４、インダクタＬ１、出力キャパシタＣ１を含む。
【００２４】
ロジック部３０４は、降圧モードφ１と昇圧モードφ２が切りかえ可能に構成される。
ロジック部３０４は、降圧モードφ１において、スイッチングトランジスタＭ３をオフ、同期整流トランジスタＭ４をフルオンした状態で、パルス変調器３０６が生成したパルス信号Ｓ１にもとづいてスイッチングトランジスタＭ１および同期整流トランジスタＭ２をスイッチングする。具体的には、パルス信号Ｓ１がハイレベルのとき、スイッチングトランジスタＭ１をオン、同期整流トランジスタＭ２をオフし、パルス信号Ｓ１がローレベルのとき、スイッチングトランジスタＭ１をオフ、同期整流トランジスタＭ２をオンする。
【００２５】
ロジック部３０４は、昇圧モードφ２において、スイッチングトランジスタＭ１をフルオン、同期整流トランジスタＭ２をオフした状態で、パルス変調器３０６が生成したパルス信号Ｓ１にもとづいて、スイッチングトランジスタＭ３および同期整流トランジスタＭ４をスイッチングする。具体的には、パルス信号Ｓ１がハイレベルのとき、スイッチングトランジスタＭ３をオン、同期整流トランジスタＭ４をオフし、パルス信号Ｓ１がローレベルのとき、スイッチングトランジスタＭ３をオフ、同期整流トランジスタＭ４をオンする。
【００２６】
パルス変調器３０６は、抵抗Ｒ１、Ｒ２、キャパシタＣ２、ヒステリシスコンパレータ３１０、第１リップル注入回路３１２、第２リップル注入回路３１４およびセレクタ３１６を備える。
【００２７】
第１リップル注入回路３１２は、降圧モードφ１においてフィードバック電圧ＶＯＵＴ’に重畳すべきリップルを生成する。第２リップル注入回路３１４は、昇圧モードφ２においてフィードバック電圧ＶＯＵＴ’に重畳すべきリップルを生成する。セレクタ３１６は、降圧モードφ１において、第１リップル注入回路３１２が生成したリップルを選択し、ヒステリシスコンパレータ３１０の反転入力端子に注入し、昇圧モードφ２において、第２リップル注入回路３１４が生成したリップルを選択し、ヒステリシスコンパレータ３１０の反転入力端子に注入する。
【００２８】
ロジック部３０４は、入力電圧ＶＩＮと出力電圧ＶＯＵＴの関係にもとづいて降圧モードφ１、昇圧モードφ２を選択し、モードおよびパルス信号Ｓ１に応じてトランジスタＭ１〜Ｍ４のスイッチングする。またロジック部３０４は、モード信号Ｓ２を生成し、セレクタ３１６を制御する。
【００２９】
図３の昇降圧ＤＣ／ＤＣコンバータ３００によれば、降圧モードφ１において第１リップル注入回路３１２によって、昇圧モードφ２において第２リップル注入回路３１４によって、ヒステリシスコンパレータ３１０の入力側に適切なリップルを重畳することができる。
【００３０】
なお、図３の昇降圧ＤＣ／ＤＣコンバータ３００を公知技術として認定してはならず、また以下で説明する課題も、当業者の共通の認識としてとらえてはならない。
【００３１】
昇降圧ＤＣ／ＤＣコンバータにおいて、降圧モードφ１と昇圧モードφ２を、入力電圧ＶＩＮと出力電圧ＶＯＵＴの大小関係および／または負荷電流等にもとづいて、動的に切りかえたい場合がある。
【００３２】
図４（ａ）、（ｂ）は、図３の昇降圧ＤＣ／ＤＣコンバータ３００の動作波形図である。図４（ａ）には、降圧モードφ１における、ノードＮ１、Ｎ２それぞれの電圧ＶＮ１、ＶＮ２が示され、図４（ｂ）には、昇圧モードφ２における、ノードＮ１、Ｎ２それぞれの電圧ＶＮ１、ＶＮ２が示される。
【００３３】
図４（ａ）に示すように、降圧モードφ１において、ノードＮ１の電位ＶＮ１、ノードＮ２の電位ＶＮ２それぞれのベースラインは、いずれもＴＯＮ／（ＴＯＮ＋ＴＯＦＦ）×ＶＤＤとなる。図４（ｂ）に示すように、昇圧モードφ２において、ノードＮ１の電位ＶＮ１、ノードＮ２の電位ＶＮ２それぞれのベースラインは、いずれもＴＯＮ／（ＴＯＮ＋ＴＯＦＦ）×ＶＤＤとなる。ＶＤＤは、第１リップル注入回路３１２、第２リップル注入回路３１４それぞれの第１バッファＢＵＦ１、第２バッファＢＵＦ２の電源電圧であり、たとえば入力電圧ＶＩＮが利用される。
【００３４】
ここで、降圧モードと昇圧モードの切りかえは、ＶＩＮ≒ＶＯＵＴの状態で発生する。降圧モードφ１では、パルス信号Ｓ１のデューティ比ＴＯＮ／（ＴＯＮ＋ＴＯＦＦ）は、ＶＯＵＴ／ＶＩＮであるから、ＶＩＮ≒ＶＯＵＴのときＴＯＮ／（ＴＯＮ＋ＴＯＦＦ）≒１となる。つまり、降圧モードφ１における電圧ＶＮ１、ＶＮ２のベースラインは入力電圧ＶＤＤ（＝ＶＩＮ）付近となる。
【００３５】
一方、昇圧モードφ２では、パルス信号Ｓ１のデューティ比ＴＯＮ／（ＴＯＮ＋ＴＯＦＦ）は、（ＶＯＵＴ−ＶＩＮ）／ＶＯＵＴであるから、ＶＩＮ≒ＶＯＵＴのときＴＯＮ／（ＴＯＮ＋ＴＯＦＦ）≒０となる。つまり、電圧ＶＮ１、ＶＮ２のベースラインは接地電圧付近となる。
【００３６】
降圧モードφ１から昇圧モードφ２に切りかえる場合を考える。切りかえ後の昇圧モードφ２では、図４（ｂ）に示す接地電圧付近のリップル電圧ＶＮ２を、フィードバック電圧ＶＯＵＴ’に重畳する必要がある。ところが、その直前の降圧モードφ１では、リップル電圧ＶＮ２は、電源電圧ＶＤＤの値をとっている。つまりモード切りかえの前後で、ノードＮ２の電圧ＶＮ２の電位差が大きい。
【００３７】
昇圧モードφ２から降圧モードφ１に切りかえる場合も同様である。切りかえ後の降圧モードφ１では、図４（ａ）に示す電源電圧ＶＤＤ付近のリップル電圧ＶＮ１を、フィードバック電圧ＶＯＵＴ’に重畳する必要がある。ところが、その直前の昇圧モードφ２では、リップル電圧ＶＮ１は、接地電圧０Ｖ付近の値をとっている。つまりモード切りかえの前後で、ノードＮ１の電圧ＶＮ１の電位差が大きい。
【００３８】
したがって図３の昇降圧ＤＣ／ＤＣコンバータ３００では、モードの切りかえの前後で、フィードバック電圧ＶＯＵＴ’が、切りかえ後のモードの安定点に収束するまでの時間が長くなる。これにより、出力電圧ＶＯＵＴにオーバーシュートやアンダーシュートが発生し、および／または、出力電圧ＶＯＵＴが目標レベルに安定化するまでの時間が長くなるという問題がある。
【００３９】
本発明はかかる状況においてなされたものであり、そのある態様の例示的な目的のひとつは、昇圧モードと降圧モードをシームレスに切りかえ可能なリップル注入型の昇降圧ＤＣ／ＤＣコンバータおよびその制御回路の提供にある。
【課題を解決するための手段】
【００４０】
本発明のある態様は、昇降圧ＤＣ／ＤＣコンバータの制御回路に関する。昇降圧ＤＣ／ＤＣコンバータの出力回路は、入力電圧が印加される入力ラインと、負荷が接続される出力ラインと、入力ラインと第１スイッチングノードの間に設けられた第１スイッチングトランジスタと、第１スイッチングノードと接地ノードの間に設けられた第１整流素子と、第１スイッチングノードと第２スイッチングノードの間に設けられたインダクタと、第２スイッチングノードと接地ラインの間に設けられた第２スイッチングトランジスタと、第２スイッチングノードと出力ラインの間に設けられた第２整流素子と、出力ラインと接地ラインの間に設けられた出力キャパシタと、を備える。制御回路は、その第１入力端子に出力ラインに生ずる出力電圧に応じたフィードバック電圧を受け、その第２入力端子に基準電圧を受け、フィードバック電圧を基準電圧に応じたしきい値電圧と比較し、比較結果を示すパルス信号を生成するヒステリシスコンパレータと、（i）降圧モードにおいて、第２スイッチングトランジスタをオフに固定して、パルス信号にもとづいて第１スイッチングトランジスタをスイッチングし、（ii）昇圧モードにおいて、第１スイッチングトランジスタをオンに固定して、パルス信号にもとづいて第２スイッチングトランジスタをスイッチングするロジック部と、フィードバック回路と、を備える。フィードバック回路は、パルス信号と同期した第１極性の第１リップル電圧を生成する第１バッファと、パルス信号と同期し、かつ第１極性と逆相の第２極性の第２リップル電圧を生成する第２バッファと、第１フィードバック経路と、第２フィードバック経路と、を含み、（i）降圧モードにおいて、第１リップル電圧を第１フィードバック経路を経由してフィードバック電圧に重畳し、第２リップル電圧を第２フィードバック経路を経由して基準電圧に重畳するよう構成され、（ii）昇圧モードにおいて、第１リップル電圧を第２フィードバック経路を経由してフィードバック電圧に重畳し、第２リップル電圧を第１フィードバック経路を経由して基準電圧に重畳するよう構成される。
【００４１】
昇圧モードと降圧モードの切りかえは、ＤＣ／ＤＣコンバータの入力電圧ＶＩＮと出力電圧ＶＯＵＴの差が小さい状態において発生する。かかる状態では、降圧モードにおいて第１フィードバック回路に生ずる電圧と、昇圧モードにおいて第１フィードバック回路に生ずる電圧は近い電圧レベルをとり、降圧モードにおいて第２フィードバック回路に生ずる電圧と、昇圧モードにおいて第２フィードバック回路に生ずる電圧は近い電圧レベルをとる。したがって、２つの互いに逆相のリップル電圧を２つの経路を入れ替えながら使用することにより、降圧モードと昇圧モードの切りかえ時におけるフィードバック電圧の不連続量を小さくでき、降圧モードと昇圧モードをシームレスに切りかえることができる。
【００４２】
第１フィードバック経路は、その入力端子とその出力端子の間に直列に設けられた第１フィードバック抵抗および第１フィードバックキャパシタを含んでもよい。第２フィードバック経路は、その入力端子とその出力端子の間に直列に設けられた第２フィードバック抵抗および第２フィードバックキャパシタを含んでもよい。
【００４３】
第１フィードバック抵抗と第２フィードバック抵抗の抵抗値は等しく、第１フィードバックキャパシタと第２フィードバックキャパシタの容量値は等しくてもよい。これにより、第１フィードバック回路と第２フィードバック回路内で生ずる電圧を近づけることができる。
【００４４】
第１フィードバック経路は、出力ラインと、第１フィードバック抵抗と第１フィードバックキャパシタの接続ノードと、の間に設けられた第３フィードバックキャパシタをさらに含んでもよい。第２フィードバック経路は、出力ラインと、第２フィードバック抵抗と第２フィードバックキャパシタの接続ノードと、の間に設けられた第４フィードバックキャパシタをさらに含んでもよい。
【００４５】
第３フィードバックキャパシタと第４フィードバックキャパシタの容量値は等しくてもよい。
【００４６】
フィードバック回路は、第１セレクタおよび第２セレクタを含んでもよい。第１セレクタは、第１バッファの出力端子と接続される第１端子、第２バッファの出力端子と接続される第２端子、第１フィードバック経路の入力端子と接続される第３端子、第２フィードバック経路の入力端子と接続される第４端子、を有し、降圧モードにおいて、第１端子と第３端子の間、第２端子と第４端子の間が導通し、昇圧モードにおいて、第１端子と第４端子の間、第２端子と第３端子の間が導通するよう構成されてもよい。第２セレクタは、第１フィードバック経路の出力端子と接続される第５端子、第２フィードバック経路の出力端子と接続される第６端子、ヒステリシスコンパレータの第１入力端子と接続された第７端子、ヒステリシスコンパレータの第２入力端子と接続された第８端子、を有し、降圧モードにおいて、第５端子と第７端子の間、第６端子と第８端子の間が導通し、昇圧モードにおいて、第５端子と第８端子の間、第６端子と第７端子の間が導通するよう構成されてもよい。
【００４７】
第１バッファは、パルス信号と同期した第１信号を受ける反転型または非反転型のバッファであり、第２バッファは、パルス信号と同期した第２信号を受ける反転型または非反転型のバッファであってもよい。
【００４８】
第１信号および第２信号は同一論理値をとる信号であり、第１バッファおよび第２バッファの一方は、非反転型であり、第１バッファおよび第２バッファの他方は、反転型であってもよい。
【００４９】
第１信号および第２信号はパルス信号と同一論理値をとる信号であり、第１バッファは非反転型であり、第２バッファは反転型であってもよい。
【００５０】
第１信号および第２信号は、パルス信号であってもよい。
【００５１】
第１信号はパルス信号と同一論理値をとる信号であり、第２信号はパルス信号の反転論理値をとる信号であり、第１バッファは非反転型であり、第２バッファは非反転型であってもよい。
【００５２】
第１信号および第２信号はパルス信号の反転論理値をとる信号であり、第１バッファは反転型であり、第２バッファは非反転型であってもよい。
【００５３】
第１信号はパルス信号の反転論理値をとる信号であり、第２信号はパルス信号と同一論理値をとる信号であり、第１バッファは反転型であり、第２バッファは非反転型であってもよい。
【００５４】
ある態様の制御回路は、フィードバック電圧と所定の電圧の誤差を増幅し、基準電圧を生成する誤差増幅器をさらに備えてもよい。
【００５５】
ある態様の制御回路は、入力電圧と所定の第２しきい値電圧を比較する第１コンパレータをさらに備えてもよい。ロジック部は、第１コンパレータの比較結果にもとづいて、降圧モードと昇圧モードを切りかえてもよい。
【００５６】
ある態様の制御回路は、第１フィードバック抵抗と第１フィードバックキャパシタの接続ノードの電圧と、第２フィードバック抵抗と第２フィードバックキャパシタの接続ノードの電圧と、を比較する第２コンパレータをさらに備えてもよい。ロジック部は、第２コンパレータの比較結果にもとづいて、降圧モードと昇圧モードを切りかえてもよい。
【００５７】
ある態様の制御回路は、基準電圧と所定の第３しきい値電圧を比較する第３コンパレータをさらに備えてもよい。ロジック部は、第３コンパレータの比較結果にもとづいて、降圧モードと昇圧モードを切りかえてもよい。
【００５８】
第１整流素子、第２整流素子は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、ロジック部は、（i）降圧モードにおいて、第２整流素子のＭＯＳＦＥＴをオンに固定して、パルス信号にもとづいて第１整流素子のＭＯＳＦＥＴを第１スイッチングトランジスタと相補的にスイッチングし、（ii）昇圧モードにおいて、第２整流素子のＭＯＳＦＥＴをオフに固定して、パルス信号にもとづいて第１整流素子のＭＯＳＦＥＴを第２スイッチングトランジスタと相補的にスイッチングしてもよい。
【００５９】
第１整流素子、第２整流素子はダイオードであってもよい。
【００６０】
制御回路はひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのＩＣ（Integrated Circuit）として集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
【００６１】
制御回路は、第１スイッチングトランジスタ、第１整流素子、第２スイッチングトランジスタ、第２整流素子を含んで一体集積化されてもよい。
【００６２】
本発明の別の態様は、昇降圧ＤＣ／ＤＣコンバータに関する。昇降圧ＤＣ／ＤＣコンバータは、入力電圧が印加される入力ラインと、負荷が接続される出力ラインと、入力ラインと第１スイッチングノードの間に設けられた第１スイッチングトランジスタと、第１スイッチングノードと接地ノードの間に設けられた第１整流素子と、第１スイッチングノードと第２スイッチングノードの間に設けられたインダクタと、第２スイッチングノードと接地ラインの間に設けられた第２スイッチングトランジスタと、第２スイッチングノードと出力ラインの間に設けられた第２整流素子と、出力ラインと接地ラインの間に設けられた出力キャパシタと、第１スイッチングトランジスタ、第１整流素子、第２スイッチングトランジスタ、第２整流素子を制御する上述のいずれかの制御回路と、を備えてもよい。
【００６３】
本発明の別の態様は電子機器に関する。電子機器は、上述の昇降圧ＤＣ／ＤＣコンバータを備えてもよい。
【００６４】
なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００６５】
本発明のある態様によれば、降圧モードと昇圧モードをシームレスに切りかえることができる。
【図面の簡単な説明】
【００６６】
【図１】図１（ａ）、（ｂ）は、ヒステリシス制御方式の降圧ＤＣ／ＤＣコンバータを示す回路図である。
【図２】図１（ａ）の降圧ＤＣ／ＤＣコンバータの動作波形図である。
【図３】本発明者が検討したリップル注入型の昇降圧ＤＣ／ＤＣコンバータの回路図である。
【図４】図４（ａ）、（ｂ）は、図３の昇降圧ＤＣ／ＤＣコンバータの動作波形図である。
【図５】実施の形態に係る昇降圧ＤＣ／ＤＣコンバータを示す回路図である。
【図６】図５の昇降圧ＤＣ／ＤＣコンバータの動作波形図である。
【図７】図７（ａ）、（ｂ）は、図５の昇降圧ＤＣ／ＤＣコンバータの動作波形図である。
【図８】実施の形態に係る昇降圧ＤＣ／ＤＣコンバータを用いた電子機器の一例を示す図である。
【図９】第１の変形例に係る昇降圧ＤＣ／ＤＣコンバータの回路図である。
【発明を実施するための形態】
【００６７】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００６８】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【００６９】
図５は、実施の形態に係る昇降圧ＤＣ／ＤＣコンバータ（以下、単にＤＣ／ＤＣコンバータともいう）１００を示す回路図である。昇降圧ＤＣ／ＤＣコンバータ１００は、入力ライン１０２の入力電圧ＶＩＮを降圧する降圧モードφ１と、入力電圧ＶＩＮを昇圧する昇圧モードφ２が切りかえ可能に構成され、昇圧または降圧した出力電圧ＶＯＵＴを、出力ライン１０３に接続される負荷（不図示）に供給する。ＤＣ／ＤＣコンバータ１００は、出力回路１０１および制御回路２００を備える。
【００７０】
出力回路１０１は、入力ライン１０２、出力ライン１０３、第１スイッチングトランジスタＭ１、第１同期整流トランジスタＭ２、第２スイッチングトランジスタＭ３、第２同期整流トランジスタＭ４、インダクタＬ１、出力キャパシタＣ１を備える。出力回路１０１のトポロジーは、図３の出力回路３０１と同様である。
【００７１】
制御回路２００は、出力電圧ＶＯＵＴが目標値に近づくように、第１スイッチングトランジスタＭ１、第１同期整流トランジスタＭ２、第２スイッチングトランジスタＭ３、第２同期整流トランジスタＭ４をスイッチングする。制御回路２００は、ひとつの半導体基板に集積化された機能ＩＣである。本実施の形態において、第１スイッチングトランジスタＭ１、第１同期整流トランジスタＭ２、第２スイッチングトランジスタＭ３、第２同期整流トランジスタＭ４は、制御回路２００に集積化されるが、それらは制御回路２００に外付けされてもよい。
【００７２】
制御回路２００のフィードバック（ＦＢ）端子には、出力電圧ＶＯＵＴが入力される。制御回路２００の第１スイッチングノード（ＬＸ１端子）と第２スイッチングノード（ＬＸ２端子）の間には、インダクタＬ１が外付けされる。制御回路２００の出力（ＯＵＴ）端子には、出力ライン１０３および出力キャパシタＣ１が接続される。第１スイッチングトランジスタＭ１は、入力ライン１０２とＬＸ１端子の間に設けられ、第１同期整流トランジスタＭ２は、ＬＸ１端子と接地ラインの間に設けられる。第２スイッチングトランジスタＭ３は、ＬＸ２端子と接地ラインの間に設けられ、第２同期整流トランジスタＭ４は、ＬＸ２端子とＯＵＴ端子の間に設けられる。
【００７３】
制御回路２００は、トランジスタＭ１〜Ｍ４に加えて、ロジック部２０４およびパルス変調器２０６を備える。
【００７４】
パルス変調器２０６は、出力電圧ＶＯＵＴがその目標値に近づくようにデューティ比が調節されるパルス信号Ｓ１を生成する。パルス変調器２０６は、抵抗Ｒ１、Ｒ２、キャパシタＣ２、ヒステリシスコンパレータ２１０、第１バッファＢＵＦ１、第２バッファＢＵＦ２、フィードバック回路２２０を備える。
【００７５】
抵抗Ｒ１、Ｒ２およびキャパシタＣ２は、出力電圧ＶＯＵＴを分圧し、出力電圧ＶＯＵＴに比例したフィードバック電圧ＶＯＵＴ’を生成する。各電圧の直流成分（ベースライン）に着目すると、以下の式が成り立つ。
ＶＯＵＴ’＝ＶＯＵＴ×Ｒ２／（Ｒ１＋Ｒ２）
【００７６】
ヒステリシスコンパレータ２１０は、その第１入力端子（反転入力端子−）にフィードバック電圧ＶＯＵＴ’を受ける。またヒステリシスコンパレータ２１０は、その第２入力端子（非反転入力端子＋）に、抵抗Ｒ３およびキャパシタＣ３を介して基準電圧ＶＲＥＦを受ける。ヒステリシスコンパレータ２１０の非反転入力端子の電圧をＶＲＥＦ’と記す。ヒステリシスコンパレータ２１０は、フィードバック電圧ＶＯＵＴ’を基準電圧ＶＲＥＦ’に応じたしきい値電圧ＶＨ、ＶＬと比較し、比較結果を示すパルス信号Ｓ１を生成する。
【００７７】
ロジック部２０４は、降圧モードφ１、昇圧モードφ２の一方を選択する。ロジック部２０４は、図示しないホストプロセッサからの指令にもとづいて動作モードを決定してもよいし、制御回路２００の状態にもとづいて自律的に動作モードを決定してもよい。
【００７８】
ロジック部２０４は、（i）降圧モードφ１において、第２スイッチングトランジスタＭ３をオフに固定し、第２同期整流トランジスタＭ４をオンに固定した状態で、パルス信号Ｓ１にもとづいて第１スイッチングトランジスタＭ１および第１同期整流トランジスタＭ２を相補的にスイッチングする。具体的には、パルス信号Ｓ１がハイレベルのとき、スイッチングトランジスタＭ１をオン、同期整流トランジスタＭ２をオフし、パルス信号Ｓ１がローレベルのとき、スイッチングトランジスタＭ１をオフ、同期整流トランジスタＭ２をオンする。
【００７９】
またロジック部２０４は、（ii）昇圧モードφ２において、第１スイッチングトランジスタＭ１をオンに固定し、第１同期整流トランジスタＭ２をオフに固定した状態で、パルス信号Ｓ１にもとづいて第２スイッチングトランジスタＭ３および第２同期整流トランジスタＭ４を相補的にスイッチングする。具体的には、パルス信号Ｓ１がハイレベルのとき、スイッチングトランジスタＭ３をオン、同期整流トランジスタＭ４をオフし、パルス信号Ｓ１がローレベルのとき、スイッチングトランジスタＭ３をオフ、同期整流トランジスタＭ４をオンする。
【００８０】
第１バッファＢＵＦ１は、パルス信号Ｓ１と同期した第１極性の第１リップル電圧Ｖｒ１を生成する。第２バッファＢＵＦ２は、パルス信号Ｓ１と同期し、かつ第１極性と逆相の第２極性の第２リップル電圧Ｖｒ２を生成する。
【００８１】
フィードバック回路２２０は、第１フィードバック経路ＦＢ１、第２フィードバック経路ＦＢ２、第１セレクタＳＥＬ１、第２セレクタＳＥＬ２を含む。
【００８２】
フィードバック回路２２０は、（i）降圧モードφ１において、第１リップル電圧Ｖｒ１を第１フィードバック経路ＦＢ１を経由して、ヒステリシスコンパレータ２１０の非反転入力端子側、つまりフィードバック電圧ＶＯＵＴ’に重畳し、第２リップル電圧Ｖｒ２を第２フィードバック経路ＦＢ２を経由して、ヒステリシスコンパレータ２１０の反転入力端子側、つまり基準電圧ＶＲＥＦに重畳するよう構成される。またフィードバック回路２２０は、（ii）昇圧モードφ２において、第１リップル電圧Ｖｒ１を第２フィードバック経路ＦＢ２を経由してフィードバック電圧ＶＯＵＴ’に重畳し、第２リップル電圧Ｖｒ２を第１フィードバック経路ＦＢ１を経由して基準電圧ＶＲＥＦに重畳するよう構成される。
【００８３】
第１フィードバック経路ＦＢ１は、第１フィードバック抵抗Ｒ１１、第１フィードバックキャパシタＣ１２、第３フィードバックキャパシタＣ１１を含む。第１フィードバック抵抗Ｒ１１および第１フィードバックキャパシタＣ１２は、第１フィードバック経路ＦＢ１の入力端子Ｉ１とその出力端子Ｏ１の間に直列に設けられる。第３フィードバックキャパシタＣ１１は、出力ライン１０３と、第１フィードバック抵抗Ｒ１１と第１フィードバックキャパシタＣ１２の接続ノードＮ１と、の間に設けられる。
【００８４】
第２フィードバック経路ＦＢ２は、第２フィードバック抵抗Ｒ２１、第２フィードバックキャパシタＣ２２、第４フィードバックキャパシタＣ２１を含み、第１フィードバック経路ＦＢ１と同様に構成される。
【００８５】
第１フィードバック抵抗Ｒ１１と第２フィードバック抵抗Ｒ２１の抵抗値は等しいことが好ましい。また第１フィードバックキャパシタＣ１２と第２フィードバックキャパシタＣ２２の容量値は等しいことが好ましい。また第３フィードバックキャパシタＣ１１と第４フィードバックキャパシタＣ２１の容量値は等しいことが好ましい。これにより、第１フィードバック経路ＦＢ１および第２フィードバック経路ＦＢ２の内部において発生する電圧ＶＮ１、ＶＮ２のレベルを揃えることができる。
【００８６】
第１セレクタＳＥＬ１は、第１端子Ｐ１〜Ｐ４を有する。第１端子Ｐ１は、第１バッファＢＵＦ１の出力と接続され、第２端子Ｐ２は、第２バッファＢＵＦ２の出力端子と接続される。第３端子Ｐ３は、第１フィードバック経路ＦＢ１の入力端子Ｉ１と接続され、第４端子は、第２フィードバック経路ＦＢ２の入力端子Ｉ２と接続される。
第１セレクタＳＥＬ１は、降圧モードにおいて、第１端子Ｐ１と第３端子Ｐ３の間、第２端子Ｐ２と第４端子Ｐ４の間が導通し、昇圧モードにおいて、第１端子Ｐ１と第４端子Ｐ４の間、第２端子Ｐ２と第３端子Ｐ３の間が導通するよう構成される。なお第１セレクタＳＥＬ１の構成は特に限定されない。
【００８７】
第２セレクタＳＥＬ２は、第５端子Ｐ５〜第８端子Ｐ８を有する。第５端子Ｐ５は、第１フィードバック経路ＦＢ１の出力端子Ｏ１と接続され、第６端子Ｐ６は、第２フィードバック経路ＦＢ２の出力端子Ｏ２と接続される。第７端子Ｐ７は、ヒステリシスコンパレータ２１０の第１入力端子（反転入力端子）と接続され、第８端子Ｐ８は、ヒステリシスコンパレータ２１０の第２入力端子（反転入力端子）と接続される。第２セレクタＳＥＬ２は、降圧モードにおいて、第５端子Ｐ５と第７端子Ｐ７の間、第６端子Ｐ６と第８端子Ｐ８の間が導通し、昇圧モードにおいて、第５端子Ｐ５と第８端子Ｐ８の間、第６端子Ｐ６と第７端子Ｐ７の間が導通するよう構成される。
【００８８】
続いて、第１リップル電圧Ｖｒ１、第２リップル電圧Ｖｒ２を生成する第１バッファＢＵＦ１、第２バッファＢＵＦ２について説明する。第１バッファＢＵＦ１は、パルス信号Ｓ１と同期した第１信号Ｓ１１を受ける反転型または非反転型のバッファで構成できる。また、第２バッファＢＵＦ２は、パルス信号Ｓ１と同期した第２信号Ｓ１２を受ける反転型または非反転型のバッファで構成できる。
【００８９】
本実施の形態のように、第１信号Ｓ１１および第２信号１２が同一論理値の信号である場合、第１バッファＢＵＦ１および第２バッファＢＵＦ２の一方を反転型、それらの他方を非反転型で構成すればよい。
具体的には、第１信号Ｓ１１および第２信号Ｓ１２がパルス信号Ｓ１と同一論理値を有する場合、第１バッファＢＵＦ１を非反転型、第２バッファＢＵＦ２を反転型とすればよい。
【００９０】
以上が昇降圧ＤＣ／ＤＣコンバータ１００の構成である。続いてその動作を説明する。
【００９１】
図６は、図５の昇降圧ＤＣ／ＤＣコンバータ１００の動作波形図である。降圧モードφ１、昇圧モードφ２のいずれの場合であっても、ヒステリシスコンパレータ２１０の反転入力端子（−）には、正相（第１極性）のリップルが重畳され、ヒステリシスコンパレータ２１０の非反転入力端子（＋）には、逆相（第２極性）のリップルが重畳される。したがって、パルス信号Ｓ１がハイレベルのときに出力電圧ＶＯＵＴ’が上昇し、パルス信号Ｓ１がローレベルのときに出力電圧ＶＯＵＴ’が低下する。また、パルス信号Ｓ１がハイレベルのときに基準電圧ＶＲＥＦ’が低下し、パルス信号Ｓ１がローレベルのときに基準電圧ＶＲＥＦ’が上昇する。
【００９２】
パルス信号Ｓ１がオンの期間ＴＯＮ、ヒステリシスコンパレータ２１０のしきい値電圧ＶＴＨは、上側レベルＶＨをとり、基準電圧ＶＲＥＦ’の低下にともない、上側レベルＶＨも低下する。反対にフィードバック電圧ＶＯＵＴ’が増大する。そしてＶＯＵＴ’＞ＶＨとなると、ヒステリシスコンパレータ２１０の出力Ｓ１がローレベルに遷移する。
【００９３】
パルス信号Ｓ１がローレベルの期間ＴＯＦＦ、ヒステリシスコンパレータ２１０のしきい値電圧ＶＴＨは、下側レベルＶＬをとり、基準電圧ＶＲＥＦ’の増大にともない、下側レベルＶＬも上昇する。反対にフィードバック電圧ＶＯＵＴ’は低下する。そしてＶＯＵＴ’＜ＶＬとなると、ヒステリシスコンパレータ２１０の出力Ｓ１がハイレベルに遷移する。
【００９４】
このようにしてフィードバックＶＯＵＴ’が、基準電圧ＶＲＥＦ付近に安定化される。
【００９５】
続いて、昇降圧ＤＣ／ＤＣコンバータ１００の降圧モードと降圧モードの切りかえについて説明する。
【００９６】
図７（ａ）、（ｂ）は、図５の昇降圧ＤＣ／ＤＣコンバータ１００の動作波形図である。図７（ａ）には、降圧モードにおけるノードＮ１、Ｎ２それぞれの電圧ＶＮ１、ＶＮ２が示され、図７（ｂ）には、昇圧モードにおけるノードＮ１、Ｎ２それぞれの電圧ＶＮ１、ＶＮ２が示される。
【００９７】
降圧モードφ１において、第１フィードバック回路ＦＢ１のノードＮ１の電位ＶＮ１のベースラインはＴＯＮ／（ＴＯＮ＋ＴＯＦＦ）×ＶＤＤであり、第２フィードバック回路ＦＢ２のノードＮ２の電位ＶＮ２のベースラインはＴＯＦＦ／（ＴＯＮ＋ＴＯＦＦ）×ＶＤＤである。ＶＤＤは、バッファＢＵＦ１、ＢＵＦ２の電源電圧であり、本実施の形態では入力電圧ＶＩＮが利用される。
【００９８】
一方、昇圧モードφ２において、第１フィードバック回路ＦＢ１のノードＮ１の電位ＶＮ１のベースラインは、ＴＯＦＦ／（ＴＯＮ＋ＴＯＦＦ）×ＶＤＤであり、第２フィードバック回路ＦＢ２のノードＮ２の電位ＶＮ２のベースラインは、ＴＯＮ／（ＴＯＮ＋ＴＯＦＦ）×ＶＤＤである。
【００９９】
ここで、降圧モードと昇圧モードの切りかえは、ＶＩＮ≒ＶＯＵＴの状態で発生する。降圧モードφ１では、パルス信号Ｓ１のデューティ比ＴＯＮ／（ＴＯＮ＋ＴＯＦＦ）は、ＶＯＵＴ／ＶＩＮであるから、ＶＩＮ≒ＶＯＵＴのときＴＯＮ／（ＴＯＮ＋ＴＯＦＦ）≒１となる。つまり、電圧ＶＮ１のベースラインは入力電圧ＶＤＤ（＝ＶＩＮ）付近となり、電圧ＶＮ２のベースラインは接地電圧０Ｖ付近となる。
【０１００】
一方、昇圧モードφ２では、パルス信号Ｓ１のデューティ比ＴＯＮ／（ＴＯＮ＋ＴＯＦＦ）は、（ＶＯＵＴ−ＶＩＮ）／ＶＯＵＴであるから、ＶＩＮ≒ＶＯＵＴのときＴＯＮ／（ＴＯＮ＋ＴＯＦＦ）≒０となる。つまり、電圧ＶＮ１のベースラインは入力電圧ＶＤＤ（＝ＶＩＮ）付近となり、電圧ＶＮ２のベースラインは接地電圧０Ｖ付近となる。
【０１０１】
つまりＶＩＮ≒ＶＯＵＴのとき、降圧モードφ１、昇圧モードφ２のいずれにおいても、第１フィードバック回路ＦＢ１のノードＮ１の電位ＶＮ１は、入力電圧ＶＩＮ付近となり、第２フィードバック回路ＦＢ２のノードＮ２の電位ＶＮ２は、接地電圧ＶＩＮ付近となる。
【０１０２】
したがって、降圧モードφ１と昇圧モードφ２を相互に切りかえる際に、ノードＮ１における電圧ＶＮ１の切りかえ前後の電位差は非常に小さく、同様に、ノードＮ２における電圧ＶＮ２の切りかえ前後の電位差は非常に小さくなる。
【０１０３】
したがって、降圧モードφ１と昇圧モードφ２を相互に切りかえる際に、ノードＮ１、Ｎ２それぞれの電圧ＶＮ１、ＶＮ２、ひいてはフィードバック電圧ＶＯＵＴ’が、切りかえ後のモードの安定点に収束するまでの時間を短縮することができる。これにより、出力電圧ＶＯＵＴのオーバーシュートやアンダーシュートを抑制し、および／または、出力電圧ＶＯＵＴを短時間で安定化することができる。
【０１０４】
このように実施の形態に係る昇降圧ＤＣ／ＤＣコンバータ１００によれば、昇圧モードと降圧モードをシームレスに切りかえることができる。
【０１０５】
続いて、昇降圧ＤＣ／ＤＣコンバータ１００の用途を説明する。図８は、実施の形態に係る昇降圧ＤＣ／ＤＣコンバータ１００を用いた電子機器７００の一例を示す図である。電子機器７００は、たとえば、携帯電話端末、デジタルカメラ、デジタルビデオカメラ、タブレット端末、ポータブルオーディオプレイヤなどの電池駆動型デバイスである。電子機器７００は、筐体７０２、電池７０４、マイクロプロセッサ７０６および昇降圧ＤＣ／ＤＣコンバータ１００を備える。昇降圧ＤＣ／ＤＣコンバータ１００は、その入力ライン１０２に電池７０４からの電池電圧ＶＢＡＴ（＝ＶＩＮ）を受け、出力ライン１０３に接続されるマイクロプロセッサ７０６に、出力電圧ＶＯＵＴを供給する。
【０１０６】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【０１０７】
（変形例１）
図９は、第１の変形例に係る昇降圧ＤＣ／ＤＣコンバータ１００ａの回路図である。以下、図５の昇降圧ＤＣ／ＤＣコンバータ１００との相違点を説明する。
【０１０８】
この昇降圧ＤＣ／ＤＣコンバータ１００ａにおいて、パルス変調器２０６ａは、誤差増幅器２３０を備える。誤差増幅器２３０は、フィードバック電圧ＶＯＵＴ’と所定の電圧Ｖａの誤差を増幅し、基準電圧ＶＲＥＦを生成する。この構成によれば、出力電圧ＶＯＵＴを、目標レベルＶａ×（Ｒ１＋Ｒ２）／Ｒ２付近に安定化できる。
【０１０９】
制御回路２００ａは、パルス変調器２０６ａに加えて、第１コンパレータ２４０、第２コンパレータ２４２、第３コンパレータ２４４の少なくともひとつ、あるいは任意の組み合わせを備える。
【０１１０】
第１コンパレータ２４０は、入力電圧ＶＩＮと所定の第２しきい値電圧を比較する。第２しきい値電圧は、出力電圧ＶＯＵＴの目標レベルに相当する電圧ＶＯＵＴＲＥＦである。たとえば第１コンパレータ２４０は、抵抗Ｒ３１、Ｒ３２により分圧された電圧ＶＩＮ’を、所定の電圧Ｖａと比較してもよい。ロジック部２０４は、比較の結果、ＶＩＮ＞ＶＯＵＴＲＥＦのとき降圧モードを、ＶＩＮ＜ＶＯＵＴＲＥＦのとき昇圧モードを選択する。
【０１１１】
第２コンパレータ２４２は、ノードＮ１の電圧ＶＮ１と、ノードＮ２の電圧ＶＮ２を比較する。ロジック部２０４は、第２コンパレータ２４２の比較結果にもとづいて、降圧モードφ１と昇圧モードφ２を切りかえる。上述のように、ノードＮ１、Ｎ２それぞれの電圧ＶＮ１、ＶＮ２のベースラインには、パルス信号Ｓ１のデューティ比が反映されている。したがって電圧ＶＮ１、ＶＮ２を比較することにより、パルス信号Ｓ１のデューティ比を、モード選択に反映させることができる。
【０１１２】
第３コンパレータ２４４は、誤差増幅器２３０により生成される基準電圧ＶＲＥＦと所定の第３しきい値電圧ＶＴＨ３を比較する。ロジック部２０４は、第３コンパレータ２４４の比較結果にもとづいて、降圧モードφ１と昇圧モードφ２を切りかえる。誤差増幅器２３０により生成される基準電圧ＶＲＥＦには、負荷電流ＩＯＵＴが反映されている。したがって、基準電圧ＶＲＥＦをしきい値電圧ＶＴＨ３と比較することにより、軽負荷状態であるか、重負荷状態であるかを推定することができ、負荷電流を、モード選択に反映させることができる。
【０１１３】
（変形例２）
第１バッファＢＵＦ１、第２バッファＢＵＦ２の構成は限定されない。たとえば、第１バッファＢＵＦ１に、ロジック部２０４の内部で生成されるパルス信号Ｓ１の反転信号＃Ｓ１を入力し、第１バッファＢＵＦ１を反転型としてもよい。
【０１１４】
また、第２バッファＢＵＦ２に、ロジック部２０４の内部で生成されるパルス信号Ｓ１の反転信号＃Ｓ１を入力し、第２バッファＢＵＦ２を非反転型としてもよい。
【０１１５】
（変形例３）
第１フィードバック経路ＦＢ１、第２フィードバック経路ＦＢ２の構成は、実施の形態のそれには限定されず、公知の別の構成を採用してもよい。
【０１１６】
（変形例４）
第１同期整流トランジスタＭ２および第２同期整流トランジスタＭ４の一方、あるいは両方を、ダイオードで構成してもよい。
【０１１７】
実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【０１１８】
１００…昇降圧ＤＣ／ＤＣコンバータ、１０１…出力回路、１０２…入力ライン、１０３…出力ライン、２０４…ロジック部、２０６…パルス変調器、２００…制御回路、２１０…ヒステリシスコンパレータ、２２０…フィードバック回路、２３０…誤差増幅器、２４０…第１コンパレータ、２４２…第２コンパレータ、２４４…第３コンパレータ、ＢＵＦ１…第１バッファ、ＢＵＦ２…第２バッファ、ＦＢ１…第１フィードバック経路、ＦＢ２…第２フィードバック経路、ＳＥＬ１…第１セレクタ、ＳＥＬ２…第２セレクタ、Ｒ１１…第１フィードバック抵抗、Ｒ２１…第２フィードバック抵抗、Ｃ１２…第１フィードバックキャパシタ、Ｃ２２…第２フィードバックキャパシタ、Ｃ１１…第３フィードバックキャパシタ、Ｃ２１…第４フィードバックキャパシタ、Ｍ１…第１スイッチングトランジスタ、Ｍ２…第１同期整流トランジスタ、Ｍ３…第２スイッチングトランジスタ、Ｍ４…第２同期整流トランジスタ、Ｓ１…パルス信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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