(57)【要約】      （修正有）【課題】高電圧に耐える縦型電界効果トランジスタ装置構造を提供する。【解決手段】縦型パワートランジスタ装置は、第１の導電型の半導体層１０５を含み、半導体層に複数の円柱形誘電体領域１３０が配設される。円柱形誘電体領域は、半導体層の上面から下方に縦方向に延在する。円柱形誘電体領域のうちの隣接しているものは、半導体層の第１の幅をもつ狭い領域により、共通の直径方向の軸に沿って横方向に分離されている。誘電体領域のそれぞれが、その中の中心に配設された円柱形導電性フィールドプレート部材１５０を有する。円柱形導電性フィールドプレート部材は、上面から下方に誘電体領域の底部付近まで縦方向に延在している。誘電体領域は、円柱形導電性フィールドプレート部材を狭い領域から横方向に分離する。ソース領域１２０が半導体層の上面に配設され、ドレイン領域１７０が、半導体層の底部に配設される。【選択図】図１
2015115611.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電型の半導体層と、
前記半導体層に配設された複数の円柱形誘電体領域であって、
前記円柱形誘電体領域が、前記半導体層の上面から下方に縦方向に延在し、前記円柱形誘電体領域のうちの隣接している前記円柱形誘電体領域が、前記半導体層の第１の幅をもつ狭い領域により共通の直径方向の軸に沿って横方向に分離され、
前記円柱形誘電体領域のそれぞれが、前記円柱形誘電体領域内の中心に配設された円柱形導電性フィールドプレート部材を有し、前記円柱形導電性フィールドプレート部材が、前記上面から下方に前記円柱形誘電体領域の底部付近まで前記縦方向に延在し、前記円柱形誘電体領域が、前記円柱形導電性フィールドプレート部材を前記狭い領域から横方向に分離する、
前記複数の円柱形誘電体領域と、
前記狭い領域の上面に配設された前記第１の導電型のソース領域と、
前記半導体層の下方に配設された前記第１の導電型のドレイン領域と、
を備える縦型パワートランジスタ装置。
【請求項２】
前記円柱形誘電体領域の横幅が、前記円柱形導電性フィールドプレート部材を狭いドリフト領域から分離し、前記横幅が、前記第１の導電性フィールドプレート部材の厚さに沿ったすべての位置で実質的に同じである、請求項１の縦型パワートランジスタ装置。
【請求項３】
第２の導電型の本体領域をさらに備え、前記本体領域が、ソースを前記狭い領域の下部から分離し、前記下部が、ドリフト領域を含む、請求項１の縦型パワートランジスタ装置。
【請求項４】
前記円柱形誘電体領域のそれぞれが、さらに、前記円柱形誘電体領域内において前記狭い領域と前記円柱形導電性フィールドプレート部材との間に配設されたゲート部材を含む、請求項３の縦型パワートランジスタ装置。
【請求項５】
前記ゲート部材が、プレーナ構造ゲート部材である、請求項４の縦型パワートランジスタ装置。
【請求項６】
前記円柱形導電性フィールドプレート部材のそれぞれが、多結晶シリコンを含む、請求項１の縦型パワートランジスタ装置。
【請求項７】
前記縦型パワートランジスタ装置のセルが、三つ組の前記円柱形誘電体領域を三角形構成で含む、請求項１の縦型パワートランジスタ装置。
【請求項８】
基板をさらに備え、前記半導体層が、前記基板に配設されたエピタキシャル層を含む、請求項１の縦型パワートランジスタ装置。
【請求項９】
前記基板が、前記第１の導電型である、請求項１の縦型パワートランジスタ装置。
【請求項１０】
前記基板が、第２の導電型である、請求項１の縦型パワートランジスタ装置。
【請求項１１】
前記第１の導電型が、ｎ型を含む、請求項１の縦型パワートランジスタ装置。
【請求項１２】
前記円柱形誘電体領域のそれぞれが、前記ドレイン領域内へと下方に延在する、請求項１の縦型パワートランジスタ装置。
【請求項１３】
前記ドリフト領域のドーピング濃度が、前記本体領域付近から下方に前記ドリフト領域の底部付近まで変化している、請求項３の縦型パワートランジスタ装置。
【請求項１４】
前記ドリフト領域が、ドーピング分布に濃度勾配のあるエピタキシャル層を有する、請求項３の縦型パワートランジスタ装置。
【請求項１５】
前記ドーピング濃度が、前記ドリフト領域の前記底部付近で最も高い、請求項１３の縦型パワートランジスタ装置。
【請求項１６】
基板と、
前記基板に配設された三角形配置で並ぶ円柱形誘電体領域の配列であって、
前記円柱形誘電体領域のそれぞれが、半導体層の上面から下方に縦方向に延在し、前記円柱形誘電体領域のうちの隣接している前記円柱形誘電体領域が、前記基板の第１の幅をもつ狭い領域により、共通の直径方向の軸に沿って横方向に分離されており、
前記円柱形誘電体領域のそれぞれが、前記円柱形誘電体領域の中心に配設された円柱形導電性フィールドプレート部材を有し、前記円柱形導電性フィールドプレート部材が、前記上面から下方に前記円柱形誘電体領域の底部付近まで縦方向に延在し、前記円柱形誘電体領域が、前記円柱形導電性フィールドプレート部材を前記狭い領域から横方向に分離する、前記円柱形誘電体領域の配列と、
前記狭い領域の上面に配設されたソースと、
前記基板の底部に配設されたドレインと、
を備える高電圧トランジスタ。
【請求項１７】
前記ソースを前記狭い領域の下部から分離する本体領域をさらに備え、前記下部がドリフト領域を有する、請求項１６の高電圧トランジスタ装置。
【請求項１８】
前記円柱形誘電体領域のそれぞれが、さらに、前記円柱形誘電体領域内において前記狭い領域と前記円柱形導電性フィールドプレート部材との間に配設されたゲート部材を含む、請求項１６の高電圧トランジスタ。
【請求項１９】
前記ゲート部材が、プレーナ構造ゲート部材である、請求項１８の縦型パワートランジスタ装置。
【請求項２０】
前記円柱形誘電体領域のそれぞれが、酸化物を含む、請求項１６の高電圧トランジスタ。
【請求項２１】
前記第１の幅が、約１マイクロメートルから２マイクロメートル幅の範囲である、請求項１６の高電圧トランジスタ。
【請求項２２】
前記狭い領域のドーピング濃度が、約１×１０１５／ｃｍ３から約１×１０１７／ｃｍ３の範囲である、請求項１６の高電圧トランジスタ。
【請求項２３】
前記円柱形誘電体領域のそれぞれが、前記ドレイン内へと下方に延在する、請求項１６の高電圧トランジスタ。
【請求項２４】
第１の導電型の半導体基板に、前記半導体基板の狭い領域により横方向に分離された第１および第２の円柱形溝を形成することであって、前記円柱形溝のそれぞれが、前記半導体基板の上面から下方に縦方向に延在する、前記第１および第２の円柱形溝を形成することと、
前記円柱形溝のそれぞれの少なくとも一部に誘電体材料を充填することと、
前記第１および第２の円柱形溝の前記誘電体材料に、それぞれ導電性材料の第１および第２の円柱形フィールドプレートを形成することであって、前記第１および第２のフィールドプレートのそれぞれが、前記第１および第２の円柱形溝のそれぞれの中心に位置し、前記第１および第２のフィールドプレートのそれぞれが、半導体基板の上面付近から下方に前記第１および第２の円柱形溝のそれぞれの底部付近まで縦方向に延在する、前記第１および第２の円柱形フィールドプレートを形成することと、
前記狭い領域の上部にソース領域および本体領域を形成することであって、前記ソース領域が、前記第１の導電型であり、前記本体領域が、前記第１の導電型とは逆の第２の導電型であり、前記本体領域が、前記ソースを前記狭い領域の下部から分離し、前記狭い領域の前記下部が、ドリフト領域を有する、前記ソース領域および前記本体領域を形成することと、
前記本体領域に隣接した前記誘電体材料に埋設されたゲートを形成することであって、前記ゲートが、前記本体領域および前記第１および第２のフィールドプレートから絶縁されている、前記ゲートを形成することと、
を含む、方法。
【請求項２５】
前記狭い領域の底部に前記第１の導電型のドレイン領域を形成することであって、前記ドレイン領域が前記ドリフト領域に接続される、前記ドレイン領域を形成することと、
前記ソース領域に接続されたソース電極を形成することと、
前記基板に接続されたドレイン電極を形成することと、
をさらに含む、請求項２４の方法。
【請求項２６】
前記誘電体材料が酸化物を含む、請求項２４の方法。
【請求項２７】
前記第１の導電型がｎ型である、請求項２４の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願の参照）
本出願は、「円柱形領域をもつ縦型トランジスタ装置構造」を発明の名称とする２０１３年１２月１３日出願の米国仮特許出願第６１／９１５，７７２号に基づく優先権および利益を主張し、同出願の全体を参照により本明細書に援用する。
【０００２】
本開示は、シリコン基板に製造される半導体装置に関する。より具体的には、本発明は、高電圧に耐えることが可能な縦型電界効果トランジスタ装置構造に関する。
【背景技術】
【０００３】
高電圧電界効果トランジスタ（ＨＶＦＥＴ；ｈｉｇｈ−ｖｏｌｔａｇｅ，  ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）は、パワートランジスタとも呼ばれ、半導体分野でよく知られている。ほとんどの場合、ＨＶＦＥＴは、装置が「オフ」状態のときに印加される高電圧に耐える拡張ドレイン領域をもつ縦型トランジスタ装置構造を備える。この種のＨＶＦＥＴは、一般に、オフライン電源、モータ制御などのための交流／直流変換器などの電力変換用途で使用される。これらのパワートランジスタ装置は、高電圧でスイッチング可能であり、さらに、「オフ」状態で高い阻止電圧を達成可能であり、同時に、「オン」状態での、ドレインとソースとの間の電流に対する抵抗（オン抵抗率（Ｒｄｓｏｎ）と呼ばれることが多い）を最小化できる。
【０００４】
以下の図を参照しながら、本発明の非限定的および非網羅的な実施形態について説明する。説明中、異なる指定がされていない限り、様々な図を通して、同様の参照番号は同様の部分を参照する。
【図面の簡単な説明】
【０００５】
【図１】図１は、例示的な円柱形領域をもつ縦型トランジスタ装置構造の断面斜視図である。
【図２】図２は、図１に示す縦型トランジスタ装置構造の例示的な配置の上面図である。
【図３Ａ】図３Ａは、図２に示す縦型トランジスタ装置構造の配置の、切断線Ａ−Ａ’に沿って切断された一実施形態の例示的な断面側面図である。
【図３Ｂ】図３Ｂは、図２に示す縦型トランジスタ装置構造の配置の、切断線Ａ−Ａ’に沿って切断された別の実施形態の例示的な断面側面図である。
【図４】図４は、図３Ａの実施形態の断面側面図、および、装置の様々な領域における電界（Ｅ−ｆｉｅｌｄ）分布を示すグラフである。
【図５】図５Ａ〜５Ｂは、例示的な縦型トランジスタ装置についての、異なるドーピング条件および電圧条件での、距離の関数としての等電位線を示すシミュレーション結果である。
【発明を実施するための形態】
【０００６】
図面のいくつかの図にわたり、対応する参照符号は、対応する構成要素を示す。当業者は、図中の要素が簡潔かつ明確であるように描かれていること、ならびに、必ずしも一定の縮尺で描かれているわけではないことを理解するだろう。例えば、図中のいくつかの要素の寸法は、本発明の様々な実施形態がより理解しやすくなるように、他の要素に比べて誇張されている場合がある。また、市販に適した実施形態で有用または必要である、一般的であるがよく理解されている要素は、本発明に係るこれらの様々な実施形態の図が見づらくならないように、描かれていないことが多い。
【０００７】
以下の説明では、本発明を十分に理解できるように、具体的な詳細事項を数多く記載している。しかし、当業者であれば、本発明を実施するために、具体的な詳細事項を用いる必要がないことが明らかだろう。他の例では、よく知られたシステム、装置または方法は、本発明の理解を妨げないように、詳細には説明されていない。
【０００８】
本明細書中の「一実施形態（ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ）」、「一実施形態（ａｎ  ｅｍｂｏｄｉｍｅｎｔ）」、「一実施例（ｏｎｅ  ｅｘａｍｐｌｅ）」または「一実施例（ａｎ  ｅｘａｍｐｌｅ）」に対する参照は、実施形態または実施例に関連して説明されている特定の特徴、構造または特性が、本発明の少なくとも１つの実施形態に含まれることを意味する。従って、本明細書中の様々な場所に記載された「一実施形態における（ｉｎ  ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ）」、「一実施形態における（ｉｎ  ａｎ  ｅｍｂｏｄｉｍｅｎｔ）」、「一実施例（ｏｎｅ  ｅｘａｍｐｌｅ）」または「一実施例（ａｎ  ｅｘａｍｐｌｅ）」という句は、必ずしもすべてが同じ実施形態または実施例を参照しているわけではない。さらに、特定の特徴、構造または特性が、１以上の実施形態または実施例において、任意の適切な組み合わせ、および／または、部分的組み合わせで一体化されていてもよい。特定の特徴、構造または特性が、集積回路、電子回路、結合論理回路、または、説明されている機能を提供する他の適切な構成要素に含まれていてもよい。加えて、本明細書と共に提供される図面が当業者への説明を目的としていること、および、図面が必ずしも一定の縮尺で描かれているわけではないことが理解される。
【０００９】
本開示の目的において、「グランド」または「地電位」は基準電圧または基準電位を指し、この基準電圧または基準電位に対して回路または集積回路（ＩＣ；ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）の他のすべての電圧または電位が、定義または測定される。
【００１０】
円柱形領域をもつ縦型パワートランジスタ装置構造が説明されている。縦型パワートランジスタ装置構造は、オン状態の抵抗率が低く、さらにオフ状態で高電圧に耐える。他の実施形態において、ＰＮダイオード、高電圧ショットキーダイオード、接合型電界効果トランジスタ（ＪＦＥＴ；ｊｕｎｃｔｉｏｎ  ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ；ｉｎｓｕｌａｔｅｄ−ｇａｔｅ  ｂｉｐｏｌａｒ  ｔｒａｎｓｉｓｔｏｒ）および同等のものを含む様々な異なる装置を実装するため、同じ装置構造および配置が使用されてもよい。
【００１１】
高電圧縦型パワートランジスタは、中心の半導体柱またはメサの周囲の電界を作り変えることにより絶縁破壊電圧を高めるのに役立つフィールドプレートを使用してもよい。本出願で説明されている縦型パワートランジスタ装置内の様々な領域の円柱形構造により、大きさを小さくできると共に、定格電圧を高くすることができ、さらにシリコンの体積を効果的に利用できる。
【００１２】
図１は、円柱形領域をもつ縦型トランジスタ装置１００の例示的な断面斜視図である。図１の縦型トランジスタ装置構造は、一実施形態においてＮ型エピタキシャル層を含む半導体層１０５（例えば、シリコン）中に配設された複数の円柱形誘電体領域１３０（例えば、酸化物）を含む。一実施形態において多結晶シリコンを含む円柱形導電性フィールドプレート部材１５０が、各領域１３０（例えば、酸化物の誘電体領域）内の中心に配設され、さらに半導体層１０５から十分に絶縁されている。円柱形誘電体領域１３０は、互いにずれた位置にある隣接した列からなる配置で並んでいるので、同じ長さの破線１５５Ａ、１５５Ｂおよび１５５Ｃで描かれているように、任意の２つの隣接した円柱形誘電体領域１３０間の横方向距離は、領域１３０の誘電体材料と層１０５の半導体材料との間の側壁界面に沿ったすべての位置で等しいことに注意されたい。
【００１３】
図１に示すように、円柱形誘電体領域１３０は、半導体層１０５の上面から下方に基板（図示せず）に向けて、縦方向に延在している。円柱形誘電体領域１３０のうちの隣接しているものは、半導体層１０５の狭い領域により、共通の直径方向の軸に沿って横方向に分離されている。隣接した各組の誘電体領域１３０を分離するこの狭い領域は、縦方向に下方に延在する酸化物とシリコンとの界面に沿ったすべての位置で横幅が一定である。一実施形態では、この狭い領域は、エピタキシャル工程によって形成される縦型パワー電界効果トランジスタの拡張ドレインまたはドリフト領域を含む。ドリフト領域、誘電体層１３０、およびフィールドプレート部材１５０は、集合的に、オン状態での電流の方向に直交する横方向に延在する並列積層構造を構成している。
【００１４】
図１に示す装置構造１００内では、最も近い任意の３つの横方向に隣接した誘電体領域１３０が三つ組の円柱形誘電体領域を構成していること、すなわち、最も近い任意の３つの円柱形誘電体領域１３０の配置が三角形パターンの並びであることに注意されたい。図１は、この三角形配置構成を、３つの最も近いフィールドプレート部材１５０の中心からつながる、正三角形を形成する同じ長さの破線１５５Ａ、１５５Ｂおよび１５５Ｃを使用して示している。
【００１５】
一実施形態では、円柱形誘電体領域１３０のそれぞれは、半導体層１０５内へ深溝を第１エッチングすることによって形成されてもよい。次に、溝は、誘電体材料（例えば、二酸化ケイ素）で充填される。円柱形フィールドプレート部材１５０は、同様のマスキング、エッチング、および充填ステップにより形成されてもよい。図１の例では、ＭＯＳＦＥＴ装置のソース電極は、半導体層１０５の上面に配設されていてもよく、さらに、ドレイン電極は、半導体層１０５の底面に配設されていてもよい。
【００１６】
図２は、図１に示す縦型トランジスタ装置構造の、例示的な配置２００の上面図である。この図では、円柱形誘電体領域２３０の配列が、半導体層（例えば、シリコン）の上面（ソース）２２０付近において、位置のずれた列で構成されている。円柱形フィールドプレート部材２５０は、円柱形誘電体領域２３０のそれぞれの中心に配設されている。配置２００がさらに示すように、円柱形誘電体領域２３０のそれぞれが、さらに、半導体材料と円柱形導電性フィールドプレート部材２５０との間の、円柱形誘電体領域２３０中の溝内に配設されている横方向に延在した環状ゲート部材２４０を含む。薄いゲート酸化物は、ゲート部材２４０を半導体層の上面２２０から分離する。
【００１７】
当業者は、異なる実施形態において、ゲート部材２４０が上面２２０の部分にプレーナ構造で形成されてもよく、誘電体（例えば、二酸化ケイ素）の薄い層でゲート部材２４０のそれぞれを半導体層から分離してもよいことを理解する。
【００１８】
図２に示すように、隣接した３つの円柱形誘電体領域２３０のそれぞれの間に、比較的大きなシリコン領域（破線２１０で示す）が形成される。内側に位置する円柱形誘電体領域２３０のそれぞれが、他の６つの円柱形誘電体領域２３０と、円柱形誘電体領域２３０のそれぞれの周囲で異なる横方向に配設された６つの狭い導電チャネルと、により囲まれている。特定の実施形態では、破線２１０で示されるシリコン領域は、溝が掘られ、誘電体材料（例えば、酸化物、窒化物など）で充填されていてもよい。これらの追加的な誘電体で充填された溝は、上面２２０から、厚みのある半導体層材料（例えば、シリコン）の途中の深さまで、縦方向に下方に延在する円柱形であってもよい
【００１９】
図３Ａは、図２に示す一実施形態の縦型トランジスタ装置構造の配置の、単一列の円柱誘電体領域３３０の切断線Ａ−Ａ’に沿って切断された例示的な断面側面図である。この例では、ゲート部材３４０は、それぞれ、誘電体材料（酸化物）の上面から、横方向に隣接するＰ型本体領域３６０の底部のすぐ下の深さまで、縦方向に下方に延在する溝ゲート部材として示される。本体領域３６０のそれぞれが、Ｎ＋ソース領域（上面）３２０の下方に配設されている。従って、本体領域３６０は、ソース領域３２０を、シリコン柱３０５の拡張ドレインまたはドリフト領域から縦方向に分離する。示される実施形態では、ゲート部材３４０をフィールドプレート部材３５０から分離する比較的厚い内側の誘電体領域３３０Ａと、ゲート部材３４０（例えば、多結晶シリコン）のそれぞれをソース領域３２０、Ｐ型本体領域３６０、および柱３０５を含む半導体材料から十分に絶縁する比較的薄い層（例えば、酸化物）３３０Ｂと、を備える誘電体領域３３０が示されている。
【００２０】
図３Ａでは、導電性フィールドプレート部材３５０が、円柱形誘電体領域３３０の中心に配設されている。環状ゲート部材３４０は、半導体材料（領域３２０、３６０および３０５）と円柱形フィールドプレート部材３５０との間の誘電体領域３３０に配設される。示されるように、シリコン柱３０５は、それぞれの誘電体領域３３０の下方で横方向に延在しているシリコン材料により接続されている。Ｎ＋ドープドレイン領域３７０は、シリコン柱３０５の底部の下方に配設されている。特定の実施形態では、シリコン柱のドーピング濃度は、濃度勾配エピタキシャル工程によって形成され、その結果、ドリフト領域のドーピング濃度は、縦方向深さに沿って、本体領域３６０のすぐ下から下方にＮ＋ドープドレイン領域３７０付近まで高くなっていく。
【００２１】
図３Ａに示す縦型パワートランジスタの通常のオン状態の動作中、制御信号がゲート部材３４０に印加される。それに応答して、Ｐ型本体領域３６０の側面に沿って、縦型導電チャネル領域が形成され、その結果、電流がソース領域３２０から下方に、Ｐ型本体領域３６０の側面に沿って形成される導電チャネルを通って流れ、シリコン柱３０５のＮ型ドリフト領域を通ってＮ＋ドレイン領域３７０に流れる。ドレイン領域３７０の底部に、ドレイン電極（図示せず）が形成されてもよい。
【００２２】
縦型トランジスタの技術状態において、それぞれのドレイン領域３７０とソース領域３２０との間に、典型的には、高電圧（例えば、１００Ｖ〜１２００Ｖ）が印加される。（ソース領域３２０およびフィールドプレート部材３５０は、典型的には、接地される。）電圧が上昇するにつれて、狭いドリフト領域３０５の両側のフィールドプレート領域３５０の存在により、Ｎ型ドリフト領域の自由キャリアが空乏状態となる。
【００２３】
図３Ｂは、図２に示す縦型トランジスタ装置構造の配置の、切断線Ａ−Ａ’に沿って切断された別の実施形態の例示的な断面側面図である。図３Ｂでは円柱形誘電体領域３３０のそれぞれが、下方のドレイン領域３７０内まで下方に延在しているということ以外は、図３Ｂの実施形態は図３Ａに示す実施形態と実質的に同じである。
【００２４】
さらに別の実施形態では、ドレイン領域３７０は、Ｐ型基板の上部に配設されていてもよい。
【００２５】
半導体分野の当業者は、本明細書に記載される縦型トランジスタ装置構造が、従来の縦型トランジスタ構造よりも装置性能を高めることを理解するだろう。装置の絶縁破壊中、絶縁破壊電圧は、主に誘電体（酸化物）層が耐える電圧として測定される、というのがその理由である。ここに開示される縦型トランジスタ装置構造の円柱形のシリコン−酸化物−ポリフィールドプレートによって、酸化物に沿って、より大きな電界が達成される。これは、主に、横方向すべての電界および円柱形誘電体領域に沿った電界が、対称的かつ均一な分布であることに起因している。従って、本明細書に記載されるトランジスタ装置構造は、より小さな寸法で、より少ない体積の誘電体（酸化物）材料を使用して、より高い絶縁破壊電圧を達成する。
【００２６】
図４は、図３Ａの実施形態の断面側面図と、装置の様々な領域における電界（Ｅ−ｆｉｅｌｄ）分布を示すグラフ（装置構造の下）である。図４では、誘電体領域４３０における横方向の電界強度が線４３５Ａで示されている。線４３５Ａは、フィールドプレートからシリコン柱４０５Ａの境界に向かう半径方向に沿ったフィールドプレートからの半径方向距離に対して反比例の傾向をみせる電界（Ｅ−ｆｉｅｌｄ）の変化／減少を示している［Ｅ〜１／（２πｘ）］。この反比例の傾向は、円柱形誘電体領域４３０の横方向の境界に向かう外側への電気力線の広がりに起因する。図４では、この変動が曲線４３５Ａで示され、直線４３５Ｂで示す従来の／長方形構造の酸化物領域の横方向電界と比較されている。
【００２７】
シリコン柱４０５Ａ内の横方向の電界強度（電界軸４２５上）の変動が、直線４１５で示されている。柱４０５Ａと誘電体領域４３０との間の界面における電界強度は、値に飛び４１８があることに注意されたい。シリコン柱４０５Ａの狭い領域の幅は参照番号４０２で表記され、シリコン柱４１５とフィールドプレート部材（多結晶シリコン）４５０との間の距離は参照番号４０３で表記される。一実施形態では、円柱形誘電体領域４３０は、約１．５ミクロンの横方向距離４０２だけ分離され、横方向酸化物厚さ４０３は、約５．５ミクロンである。
【００２８】
半導体分野の当業者は、ここに開示される新しい縦型装置構造が同じ絶縁破壊電圧でより大きな電界に耐えること、言い方を変えれば、より薄い横方向酸化物厚さ４５０で同じ電界を達成できることをさらに理解するだろう。これは、縦型トランジスタ装置構造が、より小さな酸化物領域でより良好な装置性能を達成し得ることを意味する。従来技術の縦型トランジスタ装置の配置に比べて酸化物領域がより小さいということは、シリコン領域がより大きいということであり、従って、Ｒｄｓｏｎがより小さいということである。さらに、同じ高い絶縁破壊電圧を実現するのに必要な酸化物がより薄いことに起因して、本明細書に記載される縦型装置構造を製造するのに必要な処理は、従来の縦型パワートランジスタ装置に比べて著しく削減および簡略化される。
【００２９】
図５Ａ〜５Ｂは、円柱形構造をもち、半導体柱内に濃度勾配をつけてドーピングした例示的な縦型トランジスタ装置について、等電位線を、距離の関数として示すシミュレーション結果であり、ドリフト領域では、不純物のドーピング濃度が、本体領域のすぐ下から下方に、底部のドレイン領域（Ｎ＋基板）に向けて、縦方向深さに沿って徐々に変化（増大）している。図５Ａおよび図５Ｂの二次元グラフは、それぞれ、多数キャリアに関して断面を十分に空乏状態にするピンチオフ電圧の場合の、特定の縦方向深さおよび特定のドーピング濃度における、特定の横方向断面での等電位線を示す。電気力線は、作成したシミュレーション結果に示されていないが、横方向電界は、示される等電位線から計算されてもよく、縦方向電界は、それぞれの断面のピンチオフ電圧および縦方向位置から計算されてもよい。シミュレーション結果は、円柱形誘電体領域が約１．５ミクロンの横方向距離４０２だけ分離され、横方向酸化物厚さ４０３が約５．５ミクロンである配置（図４参照）について示されていることに注意されたい。図５Ａの例示的なシミュレーション結果では、ドーピング濃度が約１×１０１５／ｃｍ３であり、ピンチオフ電圧が７０Ｖであるシリコン柱／ドリフト領域４０５が示されている。図５Ｂは、ドーピング濃度が約２×１０１５／ｃｍ３であり、ピンチオフ電圧が１２０Ｖである例示的なシミュレーション結果を示す。一実施形態では、ドリフト領域のドーピング濃度は本体領域付近から下方にＮ＋ドレイン領域付近まで、縦方向深さの関数として変化する。特定の実施形態では、ドーピング濃度は、ドリフト領域の上部付近の約１×１０１５／ｃｍ３からドリフト領域の底部付近の約１×１０１７／ｃｍ３まで変化し、ピンチオフ電圧は、７０Ｖから８１０Ｖまで変化する。
【００３０】
図５Ａおよび図５Ｂの二次元グラフは、それぞれ、濃度勾配のあるドーピングがなされた縦型装置の等電位線であって、シリコン柱／ドリフト領域４０５の特定の縦方向深さでの、特定の横方向断面における、特定のドーピング濃度での、および、多数キャリアに関して断面を十分に空乏状態にするピンチオフ電圧での、等電位線を示す。図５Ａでは、フィールドプレート部材４５０は、三つ組配置で、誘電体領域４３０の中心に配設されている。円形パターン線５８０は、それぞれの円柱フィールドプレート部材４５０の周囲の等電位線、および、それぞれの円柱誘電体領域４３０の内側の等電位線を示す。誘電体領域４３０では、より高密度の等電位線５８０が、シリコン領域付近に見られる。等電位線５７５は、それぞれの誘電体領域４３０を分離するシリコン柱／ドリフト領域４０５内にある。
【００３１】
図５Ｂは、ピンチオフ電圧レベルが１２０Ｖであってドーピング濃度が２×１０１５／ｃｍ３である縦方向深さでの、濃度勾配のあるドーピングがなされた縦型装置の、異なる横方向断面における同様のシミュレーション結果を示す。３つの円柱形フィールドプレート部材４５０は、対称的な三角形構成をなす。円形の等電位線５８０は、それぞれの円柱形フィールドプレート部材４５０の周囲の誘電体領域４３０内の等電位線を示す。図５Ａのシミュレーション結果と比較すると、図５Ｂの等電位線５８０は、誘電体領域４３０内でより高密度となっている。等電位線５７５は、シリコン柱／ドリフト領域４０５内に存在し、隣接した３つの円柱形フィールドプレートおよび誘電体領域の電界の対称性効果に起因して形成される。等電位線５７５は、隣接した３つの円柱形フィールドプレート部材４５０および誘電体領域４３０の図５Ａの中心軸５０５、および図５Ｂの中心軸５５５に対して対称的なパターンを示す。
【００３２】
例示的な実施形態についての上記の説明、および要約で説明されている事項は、網羅的であることも、開示されている形態または構造そのものに限定することも意図していない。本明細書に記載される主題の特定の実施形態および実施例は、例示を目的としており、本発明のより広い趣旨および範囲から逸脱することなく様々な同等な変更が可能である。実際に、特定の例示的な厚さ、材料の種類、濃度、電圧などは、説明のために提示されること、および、本発明の教示に基づき他の実施形態および実施例において他の値を使用してもよいことが理解される。
【図１】
2015115611.tif 000003
【図２】
2015115611.tif 000004
【図３Ａ】
2015115611.tif 000005
【図３Ｂ】
2015115611.tif 000006
【図４】
2015115611.tif 000007
【図５】
2015115611.tif 000008
【外国語明細書】
Vertical Transistor Device Structure 
with cylindrically-shaped regions
REFERENCE TO RELATED APPLICATIONS 
[0001]                 The present application claims priority to and the benefit of U.S. Provisional Patent Application Ser. No. 61/915,772, filed December 13, 2013, entitled, “Vertical Transistor Device Structure With Cylindrically-Shaped Regions”, the entirety of which is hereby incorporated by reference.

TECHNICAL FIELD 
[0002]                 The present disclosure relates to semiconductor devices fabricated in a silicon substrate.  More specifically, the present invention relates to vertical field-effect transistor device structures capable of withstanding high voltages.
BACKGROUND  
[0003]                 High-voltage, field-effect transistors (HVFETs), also known as power transistors, are well known in the semiconductor arts. Most often, HVFETs comprise a vertical transistor device structure that includes an extended drain region that supports the applied high-voltage when the device is in the “off” state. HVFETs of this type are commonly used in power conversion applications such as AC/DC converters for offline power supplies, motor controls, and so on. These power transistor devices can be switched at high voltages and achieve a high blocking voltage in the “off” state while minimizing the resistance to current flow between the drain and source, often referred to as the specific on-resistance (Rdson), in the “on” state.
Brief Description of the Drawings
[0004]                
Non-limiting
and non-exhaustive embodiments of the present invention are described with
reference to the following figures, wherein like reference numerals refer to
like parts throughout the various views unless otherwise specified.
[0005]                 FIG. 1 is a cross-sectional perspective view of an example vertical transistor device structure with cylindrically-shaped regions.  
[0006]                 FIG. 2 is a top view of an example layout of the vertical transistor device structure shown in FIG. 1. 
[0007]                 FIG. 3A is an example cross-sectional side view of one embodiment of the vertical transistor device structure layout shown in Figure 2, taken along cut lines A-A’.
[0008]                 FIG. 3B is an example cross-sectional side view of another embodiment the vertical transistor device structure layout shown in Figure 2, taken along cut lines A-A’.
[0009]                 FIG. 4 is a cross-sectional side view of the embodiment of FIG. 3A with a graph illustrating the electric field (E-field) distribution in various regions of the device.
[0010]                 FIGS. 5A-5B illustrate simulation results showing the potential contours as a function of distance for an example vertical transistor device for different doping and voltage conditions.
[0011]                 Corresponding reference characters indicate corresponding components throughout the several views of the drawings.  Skilled artisans will appreciate that elements in the figures are illustrated for simplicity and clarity and have not necessarily been drawn to scale.  For example, the dimensions of some of the elements in the figures may be exaggerated relative to other elements to help to improve understanding of various embodiments of the present invention. Also, common but well-understood elements that are useful or necessary in a commercially feasible embodiment are often not depicted in order to facilitate a less obstructed view of these various embodiments of the present invention. 
DETAILED DESCRIPTION
[0012]                 In the following description numerous specific details are set forth in order to provide a thorough understanding of the present invention.  It will be apparent, however, to one having ordinary skill in the art that the specific details need not be employed to practice the present invention.  In other instances, well-known systems, devices, or methods have not been described in detail in order to avoid obscuring the present invention.
[0013]                 Reference throughout this specification to “one embodiment”, “an embodiment”, “one example” or “an example” means that a particular feature, structure or characteristic described in connection with the embodiment or example is included in at least one embodiment of the present invention.  Thus, appearances of the phrases “in one embodiment”, “in an embodiment”, “one example” or “an example” in various places throughout this specification are not necessarily all referring to the same embodiment or example.  Furthermore, the particular features, structures or characteristics may be combined in any suitable combinations and/or sub-combinations in one or more embodiments or examples.  Particular features, structures or characteristics may be included in an integrated circuit, an electronic circuit, a combinational logic circuit, or other suitable components that provide the described functionality.  In addition, it is appreciated that the figures provided herewith are for explanation purposes to persons ordinarily skilled in the art and that the drawings are not necessarily drawn to scale.
[0014]                 For purposes of this disclosure, “ground” or “ground potential” refers to a reference voltage or potential against which all other voltages or potentials of a circuit or integrated circuit (IC) are defined or measured.
[0015]                 A vertical power transistor device structure having cylindrically-shaped regions is described.  The vertical power transistor device structure has a low specific on-state resistance and supports high voltage in the off-state.  In other embodiments the same device structure and layout may be utilized to implement a variety of different devices, including P-N diodes, high voltage Schottky diodes, junction field-effect transistors (JFETs), insulated-gate bipolar transistors (IGBTs), and the like.
[0016]                 The high voltage vertical power transistors may utilize field plates that help to reshape the electric filed around a central semiconductor pillar or mesa and thus increase the breakdown voltage. The cylindrically-shaped structure of the different regions in a vertical power transistor device described in this application allows a compact size with an increased voltage ratings and an efficient utilization of the silicon volume.
[0017]                 FIG. 1 is an example cross-sectional perspective view of a vertical transistor device 100 with cylindrically-shaped regions. The vertical transistor device structure of FIG. 1 includes a plurality of cylindrically-shaped dielectric regions 130 (e.g., oxide) disposed in a semiconductor layer 105 (e.g., silicon), which in one embodiment comprises an n-type epitaxial layer. Centrally disposed within each region 130 (e.g., dielectric region of oxide), and fully insulated from semiconductor layer 105, is a cylindrically-shaped conductive field plate member 150, which in one embodiment comprises polysilicon. Note that the cylindrically-shaped dielectric regions 130 are arranged in a layout consisting of adjacent rows that are offset from one another such that the lateral distance between any two adjacent cylindrically-shaped dielectric regions 130 is equal at all points along the sidewall interface between the dielectric material of regions 130 and the semiconductor material of layer 105 as illustrated by the equal length of the dashed lines 155A, 155B and 155C.  
[0018]                 As shown in FIG. 1, the cylindrically-shaped dielectric regions 130 extend in a vertical direction from a top surface of semiconductor layer 105 downward towards a substrate (not shown). Adjacent ones of the cylindrically-shaped dielectric regions 130 are laterally separated along a common diametrical axis by a narrow region of the semiconductor layer 105.  This narrow region that separates each adjacent pair of dielectric regions 130 has a lateral width that is constant at all points along the oxide-silicon interface extending vertically downward.  In one embodiment, this narrow region comprises an extended drain or drift region of the vertical power field-effect transistor formed by an epitaxial process. The drift regions, dielectric layers 130, and field plate members 150 collectively comprise a parallel-layered structure that extends in a lateral direction, which is perpendicular to the direction of current flow in the on-state.
[0019]                 Note that in the device structure 100 shown in FIG. 1 any three nearest laterally adjacent dielectric regions 130 comprises a triad of the cylindrically-shaped dielectric regions, i.e., the layout of any three nearest cylindrically-shaped dielectric regions 130 are arranged in a triangular pattern. FIG. 1 shows this triangular layout arrangement with the equal length dashed lines 155A, 155B and 155C that connect from the center of three nearest field plate members 150 forming an equilateral triangle.
[0020]                 In one embodiment, each of the cylindrically-shaped dielectric regions 130 may be formed by first etching deep trenches into semiconductor layer 105.  The trenches are then filled with a dielectric material (e.g., silicon dioxide).  A cylindrically-shaped field plate member 150 may be formed through similar masking, etching, and filling steps. In the example of FIG. 1 a MOSFET device source electrode may be disposed on the top surface of semiconductor layer 105, and a drain electrode may be disposed on the bottom surface of semiconductor layer 105.
[0021]                 FIG. 2 is a top view of an example layout 200 of the vertical transistor device structure shown in FIG. 1. In this view, an array of cylindrically-shaped dielectric regions 230 is arranged in offset rows about the top surface (source) 220 of the semiconductor layer (e.g., silicon). A cylindrically-shaped field plate member 250 is disposed in the center of each cylindrically-shaped dielectric region 230. Layout 200 also shows each cylindrically-shaped dielectric region 230 further including a laterally extending ring-shaped gate member 240 disposed in a trench therein between the semiconductor material and the cylindrically-shaped conductive field plate member 250. A thin gate oxide separates gate member 240 from the top surface 220 of the semiconductor layer.  
[0022]                 Persons of skill in the art appreciate that in different embodiments gate members 240 may be planar formed on portions of the top surface 220 with a thin layer of dielectric (e.g., silicon dioxide) separating each gate member 240 from the semiconductor layer.
[0023]                  As shown in FIG. 2, a relatively larger silicon area (marked by dashed lines 210) is formed between each of three adjacent cylindrically-shaped dielectric regions 230. Each of the interior-located, cylindrically-shaped dielectric regions 230 is surrounded by six other cylindrically-shaped dielectric regions 230 and six narrow conduction channels disposed at different lateral directions around each cylindrically-shaped dielectric region 230. In certain embodiments, the silicon area marked by dashed lines 210 may be trenched and filled with a dielectric material (e.g., oxide, nitride, etc.). These additional dielectric-filled trenches may be cylindrical in shape, extending vertically down from top surface 220 into a partial depth of the bulk semiconductor layer material (e.g., silicon). 
[0024]                 FIG. 3A is an example cross-sectional side view of one embodiment of the vertical transistor device structure layout shown in Figure 2, taken along cut line A-A’ of a single row of cylindrical dielectric regions 330. In this example, gate members 340 are each shown as a trench gate member that extends downward in a vertical direction from the top surface of the dielectric material (oxide) to a depth just beneath the laterally adjacent bottom of p-type body region 360.  Each body region 360 is disposed beneath N+ source region (top surface) 320. Body region 360 thus vertically separates source region 320 from the extended drain or drift region of silicon pillar 305. In the embodiment shown, dielectric regions 330 are shown comprising a relatively thick interior dielectric region 330A that separates gate member 340 from field plate member 350, and a relatively thin layer (e.g., oxide) 330B that fully insulates each of gate members 340 (e.g., polysilicon) from the semiconductor material that includes source region 320, P-body region 360, and pillar 305.
[0025]                 In FIG. 3A, conductive field plate members 350 are centrally-disposed in the center of the cylindrically-shaped dielectric regions 330. Ring-shaped gate members 340 are disposed in dielectric regions 330 between the semiconductor material (regions 320, 360 and 305) and cylindrically-shaped field plate members 350. As shown, silicon pillars 305 are connected by silicon material that extends laterally beneath each dielectric region 330. An N+ doped drain region 370 is disposed beneath the bottom of silicon pillars 305. In certain embodiments, the doping concentration in silicon pillars is formed by a graded epitaxial process such that the doping concentration in the drift region increases with vertical depth from just beneath body region 360, down to near N+ doped drain region 370.
[0026]                 During normal on-state operation of the vertical power transistor shown in FIG. 3A a control signal is applied to the gate members 340.  In response, vertical conducting channel regions are formed along the sides of P-body regions 360 such that current flows from source region 320 downward through the conducting channels formed along the sides of P-body regions 360, through the N-type drift regions of silicon pillars 305 to N+ drain region 370.  A drain electrode (not shown) may be formed on the bottom of drain region 370.
[0027]                 In the vertical transistor technologies state, a high voltage (e.g., 100V-1200V) is typically applied across the respective drain and source regions 370 & 320. (Source region 320 and field plate members 350 are typically grounded.) As the voltage increases, the presence of field plate regions 350 on opposite sides of the narrow drift regions 305 cause the N-type drift regions to become depleted of free carriers.
[0028]                 FIG. 3B is an example cross-sectional side view of another embodiment of the vertical transistor device structure layout shown in Figure 2, taken along cut lines A-A’.  The embodiment of FIG. 3B is substantially the same as that shown in FIG. 3A, except that in FIG. 3B each of the cylindrically-shaped dielectric regions 330 extends downward into the underlying drain region 370.
[0029]                 In yet another embodiment, drain region 370 may be disposed on top of a P-type substrate.
[0030]                 Practitioners in the semiconductor arts will appreciate that the vertical transistor device structure described herein improves device performance over conventional vertical transistor structures. The reason why is because during device breakdown, the breakdown voltage is mainly determined by the voltage supported by the dielectric (oxide) layer. The cylindrical shape of the silicon-oxide-poly field plate in the vertical transistor device structure disclosed herein achieves higher electric field along the oxide. This is largely due to the symmetrical and homogeneous distribution of the electric field in all lateral directions and along the cylindrically-shaped dielectric regions. Thus, the transistor device structure described herein achieves a higher breakdown voltage with smaller dimensions and less volume of dielectric (oxide) material. 
[0031] FIG. 4 shows a cross-sectional side view of the embodiment of FIG. 3A with a graph (below the device structure) illustrating the electric field (E-field) distribution in various regions of the device. In FIG 4, the lateral electric field strength in dielectric region 430 is shown by lines 435A. Lines 435A show an inverse trend of electric field (E-field) change/reduction versus the radial distance from the field plate［Ｅ〜１／（２πｘ）］along the radial directions from the field plate towards the border of silicon pillar 405A. This inverse trend is due to the expansion of the field lines out toward the lateral boundary of the cylindrical-shaped dielectric region 430. This variation is shown by curve 435A in FIG. 4 in comparison to the lateral E-field in a conventional/rectangular shaped structure of oxide region that is shown by the straight line 435B.
[0032]                 Variation of the lateral electric field strength (on E-field axis 425) in silicon pillar 405A is shown by linear lines 415. Note that the electric field strength of the E-field at the interface between pillar 405A and dielectric region 430 shows a jump 418 in value. The width of the narrow region of silicon pillar 405A is denoted by reference numeral 402, whereas the distance between silicon pillar 415 and field plate member (polysilicon) 450 is denoted by reference numeral 403. In one embodiment the cylindrically-shaped dielectric regions 430 are separated by a lateral distance 402 of approximately 1.5 microns, with a lateral oxide thickness 403 of approximately 5.5 microns.
[0033]                 Practitioners in the semiconductor arts will further appreciate that the novel vertical device structure disclosed herein supports a higher electric field with the same breakdown voltage; or, stated differently, the same electric field can be achieved with a thinner lateral oxide thickness 450. This means that a vertical transistor device structure may achieve better device performance with less oxide area. Less oxide area translates into more silicon area, and thus lower Rdson as compared with prior art vertical transistor device layouts. Furthermore, due to the thinner oxide required to realize the same high breakdown voltage, the processing required to fabricate the vertical device structure described herein is significantly reduced and simplified as compared to conventional vertical power transistor devices.
[0034]                 FIGS. 5A-5B illustrate simulation results showing the potential contours as a function of distance for an example vertical transistor device with the cylindrically-shaped structure and with graded doping in the semiconductor pillar wherein the doping concentration of impurity in the drift region gradually changes (increases) with vertical depth from just beneath the body region down towards the bottom drain region (N+ substrate). Each of the two-dimensional graphs of FIG. 5A and FIG. 5B demonstrates the potential contours in a specific lateral cross-section at a specific vertical depth and a specific doping concentration, at a pinch off voltage that fully depletes the cross-section of majority carriers. The electric field lines are not shown in the drafted simulation results but the lateral electric field may be calculated from the potential contours shown, and the vertical electric field may be calculated from the pinch off voltage and vertical position of each cross-section.  Note that the simulation results shown are for a layout wherein the cylindrically-shaped dielectric regions are separated by a lateral distance 402 of approximately 1.5 microns; with a lateral oxide thickness 403 of approximately 5.5 microns (see FIG. 4). In the example simulation results of FIG. 5A silicon pillar/drift region 405 is shown having a doping concentration of about 1x1015/cm3, with a pinch-off voltage of 70 V.  FIG. 5B shows example simulation results for the doping concentration of about 2x1015/cm3, with a pinch-off voltage of 120 V. In one embodiment, the doping concentration in the drift region varies as a function of vertical depth from near the body region down to near the N+ drain region.  In a particular embodiment the doping concentration varies from about 1x1015/cm3 near the top of the drift region to about 1x1017/cm3 near the bottom of the drift region, with a pinch-off voltage varying from 70 V to 810 V.
[0035]                 Each of the two-dimensional graphs of FIG. 5A and FIG. 5B illustrate the potential contours for a vertical device with graded doping in a specific lateral cross section at a particular vertical depth of silicon pillar/ drift region 405, and specific doping concentrations at a pinch-off voltage that fully depletes the cross-section of majority carriers.  In FIG. 5A, field plate members 450 are centrally-disposed in dielectric regions 430 in a triad arrangement. The circular pattern lines 580 show the potential contours around each cylindrical field plate member 450 and inside each cylindrical dielectric region 430. A higher density of potential contour lines 580 in the dielectric region 430 is seen near the silicon region. The potential contour lines 575 are inside the silicon pillar/drift region 405 that separate each dielectric region 430.
[0036]                 FIG. 5B shows a similar simulation result at a different lateral cross section of the vertical device with graded doping at a vertical depth wherein the doping concentration is 2x1015/cm3 with a pinch-off voltage level of 120 V. The three cylindrical field plate members 450 are in a symmetrical triangle arrangement. The circular potential contour lines 580 show the potential contours in dielectric region 430 around each cylindrical field plate member 450. In comparison to the simulation result of FIG. 5A, the potential contour lines 580 in FIG. 5B show a higher density within dielectric region 430. The potential contour lines 575 are inside silicon pillar/drift region 405 and are formed due to the symmetrical effect of the electric field of the three adjacent cylindrically shaped field plates and dielectric regions. Potential contour lines 575 show a symmetrical pattern about central axis 505 in FIG. 5A, and central axis 555 in FIG. 5B, of the three adjacent cylindrically-shaped field plate members 450 and dielectric regions 430. 
[0037]                 The above description of illustrated example embodiments, including what is described in the Abstract, are not intended to be exhaustive or to be limitation to the precise forms or structures disclosed.  While specific embodiments and examples of the subject matter described herein are for illustrative purposes, various equivalent modifications are possible without departing from the broader spirit and scope of the present invention.  Indeed, it is appreciated that the specific example thicknesses, material types, concentrations, voltages, etc., are provided for explanation purposes and that other values may also be employed in other embodiments and examples in accordance with the teachings of the present invention. 

CLAIMS
We claim:
1.   A vertical power transistor device comprising:
a semiconductor layer of a first conductivity type;
a plurality of cylindrically-shaped dielectric regions disposed in the semiconductor layer, the cylindrically-shaped dielectric regions extending in a vertical direction from a top surface of the semiconductor layer downward, adjacent ones of the cylindrically-shaped dielectric regions being laterally separated along a common diametrical axis by a narrow region of the semiconductor layer having a first width;
each cylindrically-shaped dielectric region having a cylindrically-shaped, conductive field plate member centrally disposed therein, the cylindrically-shaped, conductive field plate member extending in the vertical direction from the top surface downward to near a bottom of the cylindrically-shaped dielectric region, the cylindrically-shaped dielectric region laterally separating the cylindrically-shaped, conductive field plate member from the narrow region;
a source region of the first conductivity type disposed at the top surface of the narrow region; and
a drain region of the first conductivity type disposed beneath the semiconductor layer.
2.   The vertical power transistor device according to claim 1 wherein a lateral width of the cylindrically-shaped dielectric region separates the cylindrically-shaped, conductive field plate member from the narrow drift region, the lateral width being substantially the same at all points along the thickness of the first conductive field plate member.
3.   The vertical power transistor device according to claim 1 further comprising a body region of a second conductivity type, the body region separating the source from a lower portion of the narrow region, the lower portion comprising a drift region.
4.   The vertical power transistor device according to claim 3 wherein each cylindrically-shaped dielectric region further includes a gate member disposed therein between the narrow region and the cylindrically-shaped conductive field plate member.
5.   The vertical power transistor device according to claim 4 wherein the gate member is a planar gate member.
6.   The vertical power transistor device according to claim 1 wherein the cylindrically-shaped conductive field plate members each comprise polysilicon.
7.   The vertical power transistor device according to claim 1 wherein a cell of the vertical power transistor device comprises a triad of the cylindrically-shaped dielectric regions in a triangular arrangement.
8.   The vertical power transistor device according to claim 1 further comprising a substrate, the semiconductor layer comprising an epitaxial layer disposed on the substrate.
9.   The vertical power transistor device according to claim 1 wherein the substrate is the first conductivity type.
10.    The vertical power transistor device according to claim 1 wherein the substrate is a second conductivity type.
11.    The vertical power transistor device according to claim 1 wherein the first conductivity type comprises n-type.
12.    The vertical power transistor device according to claim 1 wherein each of the cylindrically-shaped dielectric regions extends downward into the drain region.
13.    The vertical power transistor device according to claim 3 wherein the drift region has a doping concentration that varies from near the body region down to near the bottom of the drift region.
14.     The vertical power transistor device according to claim 3 wherein the drift region comprises an epitaxial layer having a graded doping profile.
15.    The vertical power transistor device according to claim 13 wherein the doping concentration is highest near the bottom of the drift region.
16.    A high-voltage transistor comprising:
a substrate;
an array of cylindrically-shaped dielectric regions disposed in the substrate and arranged in a triangular layout, each of the cylindrically-shaped dielectric regions extending in a vertical direction from a top surface of the semiconductor layer downward, adjacent ones of the cylindrically-shaped dielectric regions being laterally separated along a common diametrical axis by a narrow region of the substrate having a first width; 
each cylindrically-shaped dielectric region having a cylindrically-shaped, conductive field plate member centrally disposed therein, the cylindrically-shaped, conductive field plate member extending in the vertical direction from the top surface downward to near a bottom of the cylindrically-shaped dielectric region, the cylindrically-shaped dielectric region laterally separating the cylindrically-shaped, conductive field plate member from the narrow region;
a source disposed at the top surface of the narrow region; and
a drain disposed at the bottom of the substrate.
17.    The high-voltage transistor device according to claim 16 further comprising a body region that separates the source from a lower portion of the narrow region, the lower portion comprising a drift region.
18.    The high-voltage transistor according to claim 16 wherein each cylindrically-shaped dielectric region further includes a gate member disposed therein between the narrow region and the cylindrically-shaped conductive field plate member.
19.        The vertical power transistor device according to claim 18 wherein the gate member is a planar gate member.
20.    The high-voltage transistor according to claim 16 wherein the cylindrically-shaped dielectric regions each comprise an oxide.
21.    The high-voltage transistor according to claim 16 wherein the first width is in a range of approximately 1-2 microns wide.
22.    The high-voltage transistor according to claim 16 wherein the narrow region has a doping concentration in a range of about 1x1015/cm3 to about 1x1017/cm3.
23.    The high-voltage transistor according to claim 16 wherein each of the cylindrically-shaped dielectric regions extends downward into the drain.
24.    A method comprising:
forming, in a semiconductor substrate of a first conductivity type, first and second cylindrically-shaped trenches laterally separated by a narrow region of the semiconductor substrate, each of the cylindrically-shaped trenches extending in a vertical direction from a top surface of the semiconductor substrate downward;
filling at least a portion of each of the cylindrically-shaped trenches with a dielectric material;
forming first and second cylindrically-shaped field plates of a conductive material in the dielectric material of the first and second cylindrically-shaped trenches, respectively, the first and second field plates each being centrally located in the respective first and second cylindrically-shaped trenches, the first and second field plates each extending vertically from near a top surface of the semiconductor substrate downward to near a bottom of the respective first and second cylindrically-shaped trenches;
forming source and body regions in an upper portion of the narrow region, the source region being of the first conductivity type and the body region being of a second conductivity type opposite to the first conductivity type, the body region separating the source from a lower portion of the narrow region, the lower portion of the narrow region comprising a drift region; and
forming a gate embedded within the dielectric material adjacent the body region, the gate being insulated from the body region and the first and second field plates. 
25.    The method of claim 24 further comprising:
forming a drain region of the first conductivity type at the bottom of the narrow region, the drain region being connected to the drift region;
forming a source electrode connected to the source region; and 
forming a drain electrode connected to the substrate.
26.    The method according to claim 24 wherein the dielectric material comprises an oxide.
27.    The method according to claim 24 wherein the first conductivity type is n-type.
ABSTRACT OF THE DISCLOSURE
A vertical power transistor device includes a semiconductor layer of a first conductivity type, with a plurality of cylindrically-shaped dielectric regions disposed in the semiconductor layer. The cylindrically-shaped dielectric regions extend in a vertical direction from a top surface of the semiconductor layer downward.  Adjacent ones of the cylindrically-shaped dielectric regions being laterally separated along a common diametrical axis by a narrow region of the semiconductor layer having a first width. Each dielectric region has a cylindrically-shaped, conductive field plate member centrally disposed therein.  The cylindrically-shaped, conductive field plate member extends in the vertical direction from the top surface downward to near a bottom of the dielectric region. The dielectric region laterally separates the cylindrically-shaped, conductive field plate member from the narrow region.  A source region is disposed at the top surface, and a drain region is disposed at the bottom, of the semiconductor layer.
2015115611.tif 000009
2015115611.tif 000010
2015115611.tif 000011
2015115611.tif 000012
2015115611.tif 000013
2015115611.tif 000014