(57)【要約】      （修正有）【課題】活性領域を分離するための素子分離領域を不要としてレイアウト面積を低減させる。【解決手段】素子分離領域２に囲まれ第１方向（Ｘ方向）に延在する活性領域１ａと、活性領域１ａを第１方向に第１下部拡散層９Ａおよび第２下部拡散層９Ｂに分断するシリコンピラー(ＳＰ)５と、ＳＰの第１側面Ｓ１を覆う第１ゲート電極１１ａＡと、第１側面Ｓ１を構成する第１チャネル領域と、ＳＰの第２側面Ｓ２を覆う第２ゲート電極１１ａＢと、第２側面S2を構成する第２チャネル領域と、ＳＰの上面に配置される導体層１６とを備え、第１下部拡散層９Ａ、第１ゲート電極１１ａＡ、第１チャネル領域および導体層１６は第１トランジスタ（Ｔｒ）５０Ａを構成し、第２下部拡散層９Ｂ、第２ゲート電極１１ａＢ、第２チャネル領域および導体層１６は第２Ｔｒ５０Ｂを構成し、第１Ｔｒ５０Ａと第２Ｔｒ５０Ｂとは、導体層１６を介して直列に接続される半導体装置。【選択図】図２
2015053354.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上において素子分離領域に囲まれ第１方向に延在する活性領域と、
前記活性領域を前記第１方向に第１下部拡散層および第２下部拡散層に分断するシリコンピラーと、
前記第１下部拡散層側に位置する前記シリコンピラーの第１側面を覆う第１ゲート電極と、
前記第１側面を構成する半導体基板表面に位置する第１チャネル領域と、
前記第２下部拡散層側に位置する前記シリコンピラーの第２側面を覆う第２ゲート電極と、
前記第２側面を構成する半導体基板表面に位置する第２チャネル領域と、
前記シリコンピラーの上面に配置される導体層と、を備え、
前記第１下部拡散層、前記第１ゲート電極、前記第１チャネル領域および前記導体層は第１トランジスタを構成し、
前記第２下部拡散層、前記第２ゲート電極、前記第２チャネル領域および前記導体層は第２トランジスタを構成し、
前記第１トランジスタと前記第２トランジスタとは、前記導体層を介して直列に接続されることを特徴とする半導体装置。
【請求項２】
前記導体層は、前記第１トランジスタと前記第２トランジスタとで共有されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１ゲート電極は第１ゲート絶縁膜を介して配置され、前記第２ゲート電極は第２ゲート絶縁膜を介して配置されることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記導体層は、前記第１、第２トランジスタのソース／ドレインの一方を構成し、
前記第１、第２下部拡散層は、前記第１、第２トランジスタのソース／ドレインの他方を構成することを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記導体層と前記第１下部拡散層で挟まれる前記第１側面の前記シリコンピラーの表面は、前記第１チャネル領域を構成し、
前記導体層と前記第２下部拡散層で挟まれる前記第２側面の前記シリコンピラーの表面は、前記第２チャネル領域を構成していることを特徴とする請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１、第２下部拡散層の上方には、前記第１方向に延在しかつ前記素子分離領域に達するように絶縁膜がそれぞれ配置されており、
前記絶縁膜によって、前記第１、第２下部拡散層と前記第１、第２ゲート電極とが電気的に絶縁されることを特徴とする請求項１から５のいずれか１項に記載の半導体装置。
【請求項７】
前記素子分離領域は、前記第１、第２下部拡散層よりも深い位置まで配置されていることを特徴とする請求項１から６のいずれか１項に記載の半導体装置。
【請求項８】
前記導体層の側面は、サイドウォール絶縁膜で覆われており、
前記第１、第２チャネル領域と前記導体層は、前記第１、第２ゲート絶縁膜と前記サイドウォール絶縁膜を介して、前記第１、第２ゲート電極と電気的に絶縁される請求項３から７のいずれか１項に記載の半導体装置。
【請求項９】
前記半導体基板の上面には、第１、第２配線がそれぞれ配置されており、
前記第１、第２配線と前記第１、第２下部拡散層とは、第１、第２プラグによりそれぞれ接続されていることを特徴とする請求項１から８のいずれか１項に記載の半導体装置。
【請求項１０】
前記シリコンピラーは、前記活性領域を前記第１方向と直交する第２方向に縦断する前記半導体基板で構成されることを特徴とする請求項１から９のいずれか１項に記載の半導体装置。
【請求項１１】
前記シリコンピラーの前記第２方向の幅は、前記活性領域の前記第２方向の幅に等しいことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記シリコンピラーの前記第２方向に対向する両側面には、素子分離絶縁膜からなるダミーピラーが各々接して配置されることを特徴とする請求項１０又は１１に記載の半導体装置。
【請求項１３】
前記ダミーピラーの前記第２方向の幅は、ゲート絶縁膜の膜厚より厚い幅で構成されることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記ダミーピラーの外周側面には、前記第１側面及び前記第２側面に配置される前記第１ゲート電極及び前記第２ゲート電極から連続して延在するダミーゲート電極がそれぞれ配置されることを特徴とする請求項１２又は１３に記載の半導体装置。
【請求項１５】
前記第１ゲート電極及び前記第２ゲート電極には、ゲート給電用ピラーとなる前記ダミーピラーの外周に配置された前記ダミーゲート電極を介してゲート電圧が給電されることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
半導体基板上において素子分離領域に囲まれ第１方向に延在する活性領域と、
前記活性領域を前記第１方向に第１下部拡散層、第２下部拡散層および第３下部拡散層にそれぞれ分断する第１シリコンピラーおよび第２シリコンピラーと、
前記第１下部拡散層側に位置する前記第１シリコンピラーの第１側面を覆う第１ゲート電極と、
前記第１側面を構成する半導体基板表面に位置する第１チャネル領域と、
前記第２下部拡散層側に位置する前記第１シリコンピラーの第２側面を覆う第２ゲート電極と、
前記第２側面を構成する半導体基板表面に位置する第２チャネル領域と、
前記第１シリコンピラーの上面に配置される第１導体層と、
前記第２下部拡散層側に位置する前記第２シリコンピラーの第３側面を覆う第３ゲート電極と、
前記第３側面を構成する半導体基板表面に位置する第３チャネル領域と、
前記第３下部拡散層側に位置する前記第２シリコンピラーの第４側面を覆う第４ゲート電極と、
前記第４側面を構成する半導体基板表面に位置する第４チャネル領域と、
前記第２シリコンピラーの上面に配置される第２導体層と、を備え、
前記第１下部拡散層、前記第１ゲート電極、前記第１チャネル領域および前記第１導体層は第１トランジスタを構成し、
前記第２下部拡散層、前記第２ゲート電極、前記第２チャネル領域および前記第１導体層は第２トランジスタを構成し、
前記第１トランジスタと前記第２トランジスタとは、前記第１導体層を介して直列に接続され、
前記第２下部拡散層、前記第３ゲート電極、前記第３チャネル領域および前記第２導体層は第３トランジスタを構成し、
前記第３下部拡散層、前記第４ゲート電極、前記第４チャネル領域および前記第２導体層は第４トランジスタを構成し、
前記第３トランジスタと前記第４トランジスタとは、前記第２導体層を介して直列に接続され、
前記第２トランジスタと前記第３トランジスタとは、前記第２下部拡散層を介して直列に接続されることを特徴とする半導体装置。
【請求項１７】
前記半導体基板の上面には、少なくとも第１配線が配置されており、
前記第１配線と前記第１導体層とは、第１プラグにより接続されており、
少なくとも前記第１シリコンピラーは、前記第１プラグと重なる位置に配置されることを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記第１シリコンピラーの前記第１方向の幅は、前記第２シリコンピラーの前記第１方向の幅より狭いことを特徴とする請求項１６又は１７に記載の半導体装置。
【請求項１９】
前記第１シリコンピラー及び前記第２シリコンピラーは、前記活性領域を前記第１方向と直交する第２方向に縦断する前記半導体基板で構成されることを特徴とする請求項１６から１８のいずれか１項に記載の半導体装置。
【請求項２０】
前記第１シリコンピラー及び前記第２シリコンピラーの前記第２方向に対向する両側面には、素子分離絶縁膜からなるダミーピラーが各々接して配置されることを特徴とする請求項１９に記載の半導体装置。
【請求項２１】
半導体基板上において素子分離領域に囲まれ第１方向に延在する活性領域を形成する工程と、
前記活性領域を前記第１方向に第１下部拡散層および第２下部拡散層に分断するシリコンピラーを形成する工程と、
前記第１下部拡散層側に位置する前記シリコンピラーの第１側面を覆う第１ゲート電極を形成する工程と、
前記第１側面を構成する半導体基板表面に位置する第１チャネル領域を形成す工程と、
前記第２下部拡散層側に位置する前記シリコンピラーの第２側面を覆う第２ゲート電極を形成する工程と、
前記第２側面を構成する半導体基板表面に位置する第２チャネル領域を形成する工程と、
前記シリコンピラーの上面に配置される導体層を形成する工程と、を有し、
前記第１下部拡散層、前記第１ゲート電極、前記第１チャネル領域および前記導体層は第１トランジスタを構成し、
前記第２下部拡散層、前記第２ゲート電極、前記第２チャネル領域および前記導体層は第２トランジスタを構成し、
前記第１トランジスタと前記第２トランジスタとは、前記導体層を介して直列に接続されることを特徴とする半導体装置の製造方法。
【請求項２２】
前記第１トランジスタと前記第２トランジスタとを、前記導体層を介して直列に接続されることにより、前記活性領域を分離するための素子分離領域を不要としたことを特徴とする請求項２１に記載の半導体装置の製造方法。
【請求項２３】
前記導体層は、前記第１トランジスタと前記第２トランジスタとで共有されることを特徴とする請求項２１又は２２に記載の半導体装置の製造方法。
【請求項２４】
前記第１ゲート電極に対して第１ゲート絶縁膜を形成し、前記第２ゲート電極に対して第２ゲート絶縁膜を形成することを特徴とする請求項２１から２３のいずれか１項に記載の半導体装置の製造方法。
【請求項２５】
前記導体層は、前記第１、第２トランジスタのソース／ドレインの一方を形成し、
前記第１、第２下部拡散層は、前記第１、第２トランジスタのソース／ドレインの他方を形成することを特徴とする請求項２１から２４のいずれか１項に記載の半導体装置の製造方法。
【請求項２６】
前記導体層と前記第１下部拡散層で挟まれる前記第１側面の前記シリコンピラーの表面は、前記第１チャネル領域を形成し、
前記導体層と前記第２下部拡散層で挟まれる前記第２側面の前記シリコンピラーの表面は、前記第２チャネル領域を形成していることを特徴とする請求項２１から２５のいずれか１項に記載の半導体装置の製造方法。
【請求項２７】
前記第１、第２下部拡散層の上方に、前記第１方向に延在しかつ前記素子分離領域に達するように絶縁膜を形成し、
前記絶縁膜によって、前記第１、第２下部拡散層と前記第１、第２ゲート電極とが電気的に絶縁されることを特徴とする請求項２１から２６のいずれか１項に記載の半導体装置の製造方法。
【請求項２８】
前記素子分離領域を、前記第１、第２下部拡散層よりも深い位置まで形成することを特徴とする請求項２１から２７のいずれか１項に記載の半導体装置の製造方法。
【請求項２９】
前記導体層の側面を、サイドウォール絶縁膜で覆い、
前記第１、第２チャネル領域と前記導体層は、前記第１、第２ゲート絶縁膜と前記サイドウォール絶縁膜を介して、前記第１、第２ゲート電極と電気的に絶縁される請求項２４から２８のいずれか１項に記載の半導体装置の製造方法。
【請求項３０】
前記半導体基板の上面に、第１、第２配線をそれぞれ形成し、
前記第１、第２配線と前記第１、第２下部拡散層とを、第１、第２プラグによりそれぞれ接続することを特徴とする請求項２１から２９のいずれか１項に記載の半導体装置の製造方法。
【請求項３１】
前記シリコンピラーを、前記活性領域を前記第１方向と直交する第２方向に縦断する前記半導体基板で形成することを特徴とする請求項２１から３０のいずれか１項に記載の半導体装置の製造方法。
【請求項３２】
前記シリコンピラーの前記第２方向の幅は、前記活性領域の前記第２方向の幅に等しいことを特徴とする請求項３１に記載の半導体装置の製造方法。
【請求項３３】
前記シリコンピラーの前記第２方向に対向する両側面に、素子分離絶縁膜からなるダミーピラーを各々接して形成することを特徴とする請求項３１又は３２に記載の半導体装置の製造方法。
【請求項３４】
前記ダミーピラーの前記第２方向の幅をゲート絶縁膜の膜厚より厚い幅で形成することを特徴とする請求項３３に記載の半導体装置の製造方法。
【請求項３５】
前記ダミーピラーの外周側面に、前記第１側面及び前記第２側面に配置される前記第１ゲート電極及び前記第２ゲート電極から連続して延在するダミーゲート電極をそれぞれ形成することを特徴とする請求項３３又は３４に記載の半導体装置の製造方法。
【請求項３６】
前記第１ゲート電極及び前記第２ゲート電極には、ゲート給電ピラーとなる前記ダミーピラーの外周に配置された前記ダミーゲート電極を介して給電されることを特徴とする請求項３５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、トランジスタの微細化技術として、縦型トランジスタが提案されている。縦型トランジスタは、半導体基板の主面に対して垂直方向に延びる半導体ピラーをチャネルとして用いるトランジスタである。具体的には、縦型トランジスタは、半導体基板から立ち上がるように半導体ピラー（基柱）が設けられており、半導体ピラーの側面にはゲート絶縁膜を介してゲート電極が設けられている。
【０００３】
半導体ピラーの下部にはソース・ドレイン領域の一方が設けられ、半導体ピラーの上部にはソース・ドレイン領域の他方が設けられている。この縦型トランジスタは、チャネルを基板に平行に配置した従来のプレーナー型トランジスタと比べて、占有面積が小さく、チャネル長（ゲート長）を長くしてもトランジスタの占有面積が増加しない。そのため、トランジスタの占有面積を大きくすることなく、短チャネル効果を抑制できる。
【０００４】
また、チャネルの完全空乏化が可能となり、良好なＳ値（Subthreshold swing value）および大きなドレイン電流が得られるという利点を有している。また縦型トランジスタは、チャネルの全周に亘ってゲート電極が設けられており、ソース・ドレイン以外の外的要因に左右されることなく、チャネルの電位をゲート電極で効果的に制御することができる。
【０００５】
このような縦型トランジスタを用いた半導体装置では、ゲート長の拡大化によって高耐圧特性を得るために、半導体ピラーを複数設けて、それら複数の半導体ピラーの夫々に設けた上部拡散層と下部拡散層を直列に接続して直列トランジスタとする場合がある。
【０００６】
例えば、特開２００９−８８１３４号公報（特許文献１）の図１および図２には、素子分離領域２を挟んで隣接する活性領域Ａおよび活性領域Ｂの各々に配置された縦型トランジスタを間に位置する素子分離領域を跨いで配置される上層配線により直列に接続する直列トランジスタの構成例が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−８８１３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記特許文献１に記載された直列トランジスタを構成する半導体装置では、各々の活性領域に配置される縦型トランジスタが、トランジスタを構成するシリコンピラー５とゲート電極給電用のダミーピラー６とのピラー対で構成されている。また、各々の活性領域を分離するための素子分離領域２が必要となっている。この場合、ダミーピラー６の配置をシリコンピラー５に対して９０°ずらしたとしても、２つのシリコンピラー５の間には素子分離領域２が介在し、レイアウト面積を低減させることができないという問題があった。
【０００９】
本発明は、活性領域を分離するための素子分離領域を不要としてレイアウト面積を低減させることが可能な半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【００１０】
本発明の一態様に係る半導体装置は、
半導体基板上において素子分離領域に囲まれ第１方向に延在する活性領域と、
前記活性領域を前記第１方向に第１下部拡散層および第２下部拡散層に分断するシリコンピラーと、
前記第１下部拡散層側に位置する前記シリコンピラーの第１側面を覆う第１ゲート電極と、
前記第１側面を構成する半導体基板表面に位置する第１チャネル領域と、
前記第２下部拡散層側に位置する前記シリコンピラーの第２側面を覆う第２ゲート電極と、
前記第２側面を構成する半導体基板表面に位置する第２チャネル領域と、
前記シリコンピラーの上面に配置される導体層と、を備え、
前記第１下部拡散層、前記第１ゲート電極、前記第１チャネル領域および前記導体層は第１トランジスタを構成し、
前記第２下部拡散層、前記第２ゲート電極、前記第２チャネル領域および前記導体層は第２トランジスタを構成し、
前記第１トランジスタと前記第２トランジスタとは、前記導体層を介して直列に接続されることを特徴とする。
【００１１】
また、本発明の他の態様に係る半導体装置は
半導体基板上において素子分離領域に囲まれ第１方向に延在する活性領域と、
前記活性領域を前記第１方向に第１下部拡散層、第２下部拡散層および第３下部拡散層にそれぞれ分断する第１シリコンピラーおよび第２シリコンピラーと、
前記第１下部拡散層側に位置する前記第１シリコンピラーの第１側面を覆う第１ゲート電極と、
前記第１側面を構成する半導体基板表面に位置する第１チャネル領域と、
前記第２下部拡散層側に位置する前記第１シリコンピラーの第２側面を覆う第２ゲート電極と、
前記第２側面を構成する半導体基板表面に位置する第２チャネル領域と、
前記第１シリコンピラーの上面に配置される第１導体層と、
前記第２下部拡散層側に位置する前記第２シリコンピラーの第３側面を覆う第３ゲート電極と、
前記第３側面を構成する半導体基板表面に位置する第３チャネル領域と、
前記第３下部拡散層側に位置する前記第２シリコンピラーの第４側面を覆う第４ゲート電極と、
前記第４側面を構成する半導体基板表面に位置する第４チャネル領域と、
前記第２シリコンピラーの上面に配置される第２導体層と、を備え、
前記第１下部拡散層、前記第１ゲート電極、前記第１チャネル領域および前記第１導体層は第１トランジスタを構成し、
前記第２下部拡散層、前記第２ゲート電極、前記第２チャネル領域および前記第１導体層は第２トランジスタを構成し、
前記第１トランジスタと前記第２トランジスタとは、前記第１導体層を介して直列に接続され、
前記第２下部拡散層、前記第３ゲート電極、前記第３チャネル領域および前記第２導体層は第３トランジスタを構成し、
前記第３下部拡散層、前記第４ゲート電極、前記第４チャネル領域および前記第２導体層は第４トランジスタを構成し、
前記第３トランジスタと前記第４トランジスタとは、前記第２導体層を介して直列に接続され、
前記第２トランジスタと前記第３トランジスタとは、前記第２下部拡散層を介して直列に接続されることを特徴とする。
【００１２】
また、本発明の一態様に係る半導体装置の製造方法は、
半導体基板上において素子分離領域に囲まれ第１方向に延在する活性領域を形成する工程と、
前記活性領域を前記第１方向に第１下部拡散層および第２下部拡散層に分断するシリコンピラーを形成する工程と、
前記第１下部拡散層側に位置する前記シリコンピラーの第１側面を覆う第１ゲート電極を形成する工程と、
前記第１側面を構成する半導体基板表面に位置する第１チャネル領域を形成す工程と、
前記第２下部拡散層側に位置する前記シリコンピラーの第２側面を覆う第２ゲート電極を形成する工程と、
前記第２側面を構成する半導体基板表面に位置する第２チャネル領域を形成する工程と、
前記シリコンピラーの上面に配置される導体層を形成する工程と、を有し、
前記第１下部拡散層、前記第１ゲート電極、前記第１チャネル領域および前記導体層は第１トランジスタを構成し、
前記第２下部拡散層、前記第２ゲート電極、前記第２チャネル領域および前記導体層は第２トランジスタを構成し、
前記第１トランジスタと前記第２トランジスタとは、前記導体層を介して直列に接続されることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、活性領域を分離するための素子分離領域が不要となり、レイアウト面積を低減させることができる。
【図面の簡単な説明】
【００１４】
【図１】第１の実施形態に係る半導体装置１００の構造を示す模式図（平面図）である。
【図２】図１のＸ-Ｘ’断面図である。
【図３】図１のＹ-Ｙ’断面図である。
【図４】図２の破線部を拡大した断面図である。
【図５】第２の実施形態に係る半導体装置２００の構造を示す模式図（平面図）である。
【図６】図５のＸ-Ｘ’断面図である。
【図７】第３の実施形態に係る半導体装置３００の構造を示す模式図（平面図）である。
【図８】図７のＸ-Ｘ’断面図である。
【図９】第４の実施形態に係る半導体装置４００の構造を示す模式図（平面図）である。
【図１０】図９のＸ-Ｘ’断面図である。
【図１１】第１の実施形態に係る半導体装置１００の製造方法を説明するための図（平面図）である。
【図１２】図１１のＸ-Ｘ’断面図である。
【図１３】第１の実施形態に係る半導体装置１００の製造方法を説明するための図（平面図）である。
【図１４】図１３のＸ-Ｘ’断面図である。
【図１５】図１３のＹ-Ｙ’断面図である。
【図１６】第１の実施形態に係る半導体装置１００の製造方法を説明するための図（平面図）である。
【図１７】図１６のＸ-Ｘ’断面図である。
【図１８】図１６のＹ-Ｙ’断面図である。
【図１９】第１の実施形態に係る半導体装置１００の製造方法を説明するための図（平面図）である。
【図２０】図１９のＸ-Ｘ’断面図である。
【図２１】図１９のＹ-Ｙ’断面図である。
【図２２】第１の実施形態に係る半導体装置１００の製造方法を説明するための図（平面図）である。
【図２３】図２２のＸ-Ｘ’断面図である。
【図２４】図２２のＹ-Ｙ’断面図である。
【図２５】第１の実施形態に係る半導体装置１００の製造方法を説明するための図（Ｘ-Ｘ’断面図）である。
【図２６】第１の実施形態に係る半導体装置１００の製造方法を説明するための図（Ｘ-Ｘ’断面図）である。
【発明を実施するための形態】
【００１５】
以下、図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１６】
（第１の実施形態）
図１から図４に基づいて、本発明の第１の実施形態に係る半導体装置１００の概略構成を説明する。なお、以下の図面においては、各構成要素をわかりやすくするために、実際の構造と各構成要素における縮尺や数等が異なっている。また、個々の図面にはＸＹＺ座標系を設定しており、Ｚ方向はシリコン基板の主面に垂直な方向であり、Ｘ方向はシリコン基板の主面と水平な面においてＺ方向と直交する方向であって、Ｙ方向はシリコン基板の主面と水平な面においてＸ方向と直交する方向である。また、今後の説明では、Ｘ方向を「第１方向」、Ｙ方向を「第２方向」、Ｚ方向を「第３方向」と称する場合がある。
【００１７】
まず、図１の平面図を参照する。第１の実施形態に係る半導体装置１００は、シリコン単結晶からなる半導体基板１（以降、シリコン基板１と称する。）において、素子分離絶縁膜２Ａからなる素子分離領域（ＳＴＩ：Shallow Trench Isolation）２と、ＳＴＩ２で囲まれたシリコン基板からなる活性領域１ａと、を備えている。活性領域１ａは、Ｙ方向に対向する第１端部１ａａおよび第２端部１ａｂと、Ｘ方向に対向する第３端部１ａｃおよび第４端部１ａｄで区画される。また、活性領域１ａは、Ｘ方向に隣接する第１活性領域１ａＡおよび第２活性領域１ａＢと、第１活性領域１ａＡおよび第２活性領域１ａＢの間に位置するシリコンピラー５と、で構成される。
【００１８】
シリコンピラー５は、第１端部１ａａから第２端部１ａｂに至る全域を縦断して配置される。したがって、第１活性領域１ａＡおよび第２活性領域１ａＢは、シリコンピラー５で分断される構成となる。シリコンピラー５は、Ｘ方向に対向するピラー第１側面Ｓ１およびピラー第２側面Ｓ２と、Ｙ方向に対向するピラー第３側面５Ａａおよびピラー第４側面５Ａｂと、を有している。
【００１９】
ピラー第１側面Ｓ１には第１トランジスタ５０Ａが配置されており、ピラー第２側面Ｓ２には第２トランジスタ５０Ｂが配置されている。第１トランジスタ５０Ａに接する第１活性領域１ａＡは、第１下部拡散層９Ａで構成され、その内部にはコンタクトプラグとなる第１プラグ３０Ａが配置される。同様に、第２トランジスタ５０Ｂは、第２下部拡散層９Ｂで構成され、第２プラグ３０Ｂが配置される。さらに、第１プラグ３０Ａの配置領域と重なるように、Ｙ方向に延在させた第１配線４５Ａを配置しており、第２プラグ３０Ｂの配置領域と重なるように、Ｙ方向に延在させた第２配線４５Ｂを配置している。
【００２０】
シリコンピラー５を形成するためのピラー溝形成領域Ａは、活性領域１ａ と 活性領域１ａに隣接している一部のＳＴＩ２とによって、十字形状の領域として構成されている。すなわち、活性領域１ａの第１端部１ａａに接する矩形の第１ＳＴＩ領域２ａと、第２端部１ａｂに接する矩形の第２ＳＴＩ領域２ｂと、が活性領域１ａに合体した十字の平面形状でピラー溝形成領域Ａを構成している。
【００２１】
第１ＳＴＩ領域２ａには、ピラー第３側面５Ａａに接し素子分離絶縁膜２Ａからなる第１ダミーピラー６ａが配置される。第１ダミーピラー６ａのＸ方向の中心線は、シリコンピラー５のＸ方向の中心線と一致している。第１ダミーピラー６ａのＸ方向の幅Ｗ２は、シリコンピラー５のＸ方向の幅Ｗ１と同じであることが好ましい。本実施形態では、Ｗ１を例えば４５ｎｍとする。後述の製造方法の説明に従えば、第１ダミーピラー６ａのＸ方向の幅Ｗ２は、シリコンピラー５のＸ方向の幅Ｗ１より狭くなるが、この場合であっても、Ｗ２のＷ１からの減少範囲が０〜４Ｗ１／５以内となるように配置する。Ｗ２の狭小化は、ピラー第３側面５Ａａの露出部分の増加を意味する。
【００２２】
ピラー第１側面Ｓ１およびピラー第２側面Ｓ２に直交するピラー第３側面５Ａａにゲート電極が配置されるとピラー第３側面５Ａａにもチャネルが誘起されてしまい、第１トランジスタ５０Ａと第２トランジスタ５０Ｂが短絡する虞が増大する。第２ＳＴＩ領域２ｂにも同様に第２端部１ａｂに接する第２ダミーピラー６ｂが配置される。上記のように、ピラー第３側面５Ａａおよびピラー第４側面５Ａｂにおけるチャネルの誘起を回避するためには、第１ダミーピラー６ａおよび第２ダミーピラー６ｂのＹ方向の幅を、少なくとも後述のゲート絶縁膜の厚さより厚くする。例えば、１０ｎｍ以上とする。
【００２３】
素子分離絶縁膜２Ａからなる第１ダミーピラー６ａと第２ダミーピラー６ｂは、シリコンピラー５の両端に各々接続されて、一体化した複合ピラーを構成している。複合ピラーの全周側面には、平面方向の厚さが５ｎｍのゲート電極配線１１が配置される。ゲート電極配線１１は、ピラー第１側面Ｓ１、ピラー第２側面Ｓ２にゲート絶縁膜を介して配置されるトランジスタ用ゲート電極（以下、単にゲート電極という）１１ａとダミーピラー６ａ、６ｂの側面に接して配置されるダミーゲート電極１１ｂとで構成される。ダミーゲート電極１１ｂは、ゲート電極１１ａへの給電用配線として機能する。したがって、ダミーピラー６は、ゲート給電用ピラーとして機能する。
【００２４】
第１ダミーピラー６ａの内、ピラー第３側面５Ａａと対向する側面において、ダミーゲート電極１１ｂおよびダミーピラー６ａと一部が重複するように、平面視矩形状の第３プラグ４１が配置されている。第３プラグ４１はダミーゲート電極１１ｂへの給電コンタクトプラグとなる。図１では、第３プラグ４１を第１ダミーピラー６ａ側に配置しているが、第２ダミーピラー６ｂ側に配置しても構わない。さらに、第３プラグ４１の配置領域と重なるように、Ｙ方向に延在させた第３配線４６を配置している。シリコンピラー５と、ピラー第１側面Ｓ１と、ゲート絶縁膜を介して配置されるゲート電極１１ａと、第１下部拡散層９Ａと、は第１トランジスタ５０Ａを構成し、シリコンピラー５と、ピラー第２側面Ｓ２と、ゲート絶縁膜を介して配置されるゲート電極１１ａと、第２下部拡散層９Ｂと、は第２トランジスタ５０Ｂを構成している。
【００２５】
次に、図２の断面図を参照する。図２は図１のＸ−Ｘ’線における断面図である。
【００２６】
シリコン基板１には、ＳＴＩ２が設けられており、ＳＴＩ２に囲まれたシリコン基板１からなる活性領域１ａには、半導体の基柱（半導体ピラー）であるシリコンピラー５が立設されている。シリコンピラー５には、Ｘ方向に対向するピラー第１側面Ｓ１、ピラー第２側面Ｓ２を有している。ピラー第１側面Ｓ１には第１トランジスタ５０Ａが配置され、ピラー第２側面Ｓ２には第２トランジスタ５０Ｂが配置されている。第１トランジスタ５０Ａは、シリコンピラー５のＸ方向の一方の側面にゲート絶縁膜１０を介してゲート電極１１ａが設けられている。さらに詳細に説明すると、シリコンピラー５のピラー第１側面Ｓ１には、第１ゲート絶縁膜１０Ａを介して第１ゲート電極１１ａＡが設けられており、同様にピラー第２側面Ｓ２には、第２ゲート絶縁膜１０Ｂを介して第２ゲート電極１１ａＢが設けられている。第１ゲート絶縁膜１０Ａと第２ゲート絶縁膜１０Ｂとは同じ膜厚で構成されるので、総称してゲート絶縁膜１０と記述する場合がある。
【００２７】
次に、図３の断面図を参照する。図３は図１のＹ−Ｙ’線における断面図である。
【００２８】
シリコンピラー５のＹ方向を区画するピラー第３側面５Ａａに隣接するように、第１ダミーピラー６ａが配置され、ピラー第４側面５Ａｂに接して第２ダミーピラー６ｂが配置されている。第１ダミーピラー６ａおよび第２ダミーピラー６ｂの各々は、第１ＳＴＩ領域２ａ内および第２ＳＴＩ領域２ｂ内に配置され、いずれも素子分離絶縁膜２Ａで構成されている。つまりダミーピラー６は、ＳＴＩ２の表面から突出した柱状の絶縁体であり、Ｙ方向の一方の側面は、シリコンピラー５に一体化された複合ピラーを構成している。
【００２９】
第１ダミーピラー６ａの上方には、平面視矩形状の第３プラグ４１が配置されている。第３プラグ４１は、ダミーピラー６の上方を覆っている第２層間絶縁膜２０を貫通するように設けられており、第２層間絶縁膜２０の上面に設けられた第３配線４６に接続されている。なお２つのダミーピラー６の側面には、夫々ダミーゲート電極１１ｂが設けられており、ゲート電極１１ａとダミーゲート電極１１ｂは、シリコンピラー５とダミーピラー６の境界部分において一体化している。第３プラグ４１は、ダミーピラー６ａからはみ出した部分で、ダミーゲート電極１１ｂと接続されている。
【００３０】
再び図２を参照する。第１トランジスタ５０Ａは、シリコンピラー５の上面に位置しているソース／ドレインの一方となる導体層１６を有すると共に、シリコンピラー５の下方にソース／ドレインの他方となる第１下部拡散層９Ａを有している。同様に、第２トランジスタ５０Ｂは、シリコンピラー５の上面にソース／ドレインの一方となる導体層１６を有すると共に、シリコンピラー５の下方にソース／ドレインの他方となる第２下部拡散層９Ｂを有している。導体層１６は、第１トランジスタ５０Ａと第２トランジスタ５０Ｂとで共有される構成となっている。
【００３１】
ここで、第１下部拡散層９Ａはピラー第１側面Ｓ１の下方に配置しており、第２下部拡散層９Ｂはピラー第２側面Ｓ２の下方に配置しているが、導体層１６は、ピラー第１側面Ｓ１並びにピラー第２側面Ｓ２の上面に配置している。シリコンピラー５において、導体層１６と第１下部拡散層９Ａで挟まれるピラー第１側面Ｓ１のシリコンピラー５の表面は、第１トランジスタ５０Ａの第１チャネル領域を構成している。また、導体層１６と第２下部拡散層９Ｂで挟まれるピラー第２側面Ｓ２のシリコンピラー５の表面は、第２トランジスタ５０Ｂの第２チャネル領域を構成している。
【００３２】
上記のように第１トランジスタ５０Ａでは、シリコンピラー５のピラー第１側面Ｓ１を間にして、下方に位置する第１下部拡散層９Ａと、上面に位置する導体層１６と、ピラー第１側面Ｓ１を覆う第１ゲート絶縁膜１０Ａと、第１ゲート絶縁膜１０Ａを覆う第１ゲート電極１１ａＡと、ピラー第１側面Ｓ１を構成するシリコンピラー５の表面に位置するチャネル領域と、で構成される。また、第２トランジスタ５０Ｂは、シリコンピラー５のピラー第２側面Ｓ２を間にして、下方に位置する第２活性領域１ａＢにおいて、第２下部拡散層９Ｂと、上面に位置する導体層１６と、ピラー第２側面Ｓ２を覆う第２ゲート絶縁膜１０Ｂと、第２ゲート絶縁膜１０Ｂを覆う第２ゲート電極１１ａＢと、ピラー第２側面Ｓ２を構成するシリコンピラー５の表面に位置するチャネル領域と、で構成される。このように、導体層１６は、第１トランジスタ５０Ａと第２トランジスタ５０Ｂとで共有されているので、第１トランジスタ５０Ａと第２トランジスタ５０Ｂは、導体層１６によって直列に接続された構成となっている。
【００３３】
第１活性領域１ａＡおよび第２活性領域１ａＢの各々の上面には、絶縁膜８が設けられている。絶縁膜８は、シリコンピラー５の側面の下部からＸ方向に延在し、ＳＴＩ２に達している。下部拡散層９は、絶縁膜８の下方で絶縁膜８と重なるように配置されており、絶縁膜８によって下部拡散層９とゲート電極１１ａとが電気的に絶縁されている。なおＳＴＩ２は、下部拡散層９よりも深い位置まで配置されており、ＳＴＩ２を挟んで隣接する図示しない他の領域の下部拡散層９同士が導通しないようになっている。
【００３４】
シリコンピラー５の上面に設けられた導体層１６の側面は、サイドウォール絶縁膜１８で覆われており、その上面は第２層間絶縁膜２０で覆われている。トランジスタ５０のチャネル領域と導体層１６は、ゲート絶縁膜１０とサイドウォール絶縁膜１８によって、ゲート電極１１ａと電気的に絶縁されている。ゲート電極配線１１と絶縁膜８を覆うように、第１層間絶縁膜１２が設けられており、第１層間絶縁膜１２によって、ピラー溝形成領域Ａの内部が埋設されている。
【００３５】
第１活性領域１ａＡにおいて、第２層間絶縁膜２０と第１層間絶縁膜１２と絶縁膜８を貫通する第１プラグ３０Ａは、第１下部拡散層９Ａと接続されており、第２活性領域１ａＢにおいて、第２層間絶縁膜２０と第１層間絶縁膜１２と絶縁膜８を貫通する第２プラグ３０Ｂは、第２下部拡散層９Ｂと接続されている。さらに、第２層間絶縁膜２０の上面には、第１配線４５Ａと第２配線４５Ｂが設けられており、第１配線４５Ａは第１プラグ３０Ａに接続されており、第２配線４５Ｂは第２プラグ３０Ｂに接続されている。
【００３６】
次に、図４の断面図を参照する。図４は、図２のシリコンピラー５における第１トランジスタ５０Ａと第２トランジスタ５０Ｂの拡大断面図である。シリコンピラー５の上面には、第１トランジスタ５０Ａと第２トランジスタ５０Ｂに共有された導体層１６が配置されており、導体層１６によって、第１トランジスタ５０Ａと第２トランジスタ５０Ｂの上部が電気的に直列接続された構成となっている。このように半導体装置１００は、１つのシリコンピラーにおいて、２つの縦型トランジスタが直列に接続されている。活性領域１ａにおいて、第１トランジスタ５０Ａの下方には、第１下部拡散層９Ａが配置されており、第２トランジスタ５０Ｂの下方には、第２下部拡散層９Ｂが配置されている。第１下部拡散層９Ａにおいて、シリコン基板１の表面からの深さＤＡは５ｎｍとなっており、同様に第２下部拡散層９Ｂにおける深さＤＢも５ｎｍとなっている。
【００３７】
ここからは、第１トランジスタ５０Ａと第２トランジスタ５０Ｂを同時にＯＮ状態として、第１下部拡散層９Ａ側に＋（プラス）電圧を印加し、第２下部拡散層９Ｂ側を−（マイナス）電圧とした場合を想定して説明する。シリコンピラー５におけるピラー第１側面Ｓ１の表面近傍は、第１トランジスタ５０Ａを構成している第１チャネル領域５１Ａとなっており、ピラー第２側面Ｓ２の表面近傍は、第２トランジスタ５０Ｂを構成している第２チャネル領域５１Ｂとなっている。
【００３８】
なお、シリコンピラー５の内部には、第１チャネル領域５１Ａに隣接して第１空乏層５２Ａが生じており、第２チャネル領域５１Ｂに隣接して第２空乏層５２Ｂが生じている。また第１空乏層５２Ａと第２空乏層５２Ｂの間には、第１中性領域５３Ａが生じており、シリコンピラー５の上部において、第１チャネル領域５１Ａと第２チャネル領域５１Ｂを短絡させない緩衝領域として機能している。なお、空乏層並びに中性領域は、前記と同様な状態で、下部拡散層９に隣接した領域にも生じている。
【００３９】
つまり、第１下部拡散層９Ａに隣接して第３空乏層５２Ｃが生じており、第２下部拡散層９Ｂに隣接して第４空乏層５２Ｄが生じている。さらに、第３空乏層５２Ｃと第４空乏層５２Ｄの間には、第２中性領域５３Ｂが生じている。第１空乏層５２Ａと第３空乏層５２Ｃは、説明の都合上から独立要素としたが、実際には夫々の空乏層が一体で構成され、同様に、第２空乏層５２Ｂと第４空乏層５２Ｄも一体で構成される。さらに、第１中性領域５３Ａと第２中性領域５３Ｂも一体で構成される。
【００４０】
ここで、ダミーゲート電極とともに電気的に一体化している第１ゲート電極１１ａＡと第２ゲート電極１１ａＢには、同じ電圧が印加されるので、夫々のゲート電極によって生じた第１空乏層５２Ａと第２空乏層５２Ｂは、同じ幅となっている。しかし、第２下部拡散層９Ｂをマイナス電圧として生じた第４空乏層５２Ｄの幅は、第２空乏層５２Ｂから離れるとともに極端に狭くなるので、第１下部拡散層９Ａをプラス電圧として生じた第３空乏層５２Ｃの幅よりも総じて狭くなっている。さらに半導体装置１００における一例を示すと、Ｘ方向における第１空乏層５２Ａの幅Ｗ２と第２空乏層５２Ｂの幅Ｗ３は、いずれも１５ｎｍとなっており、夫々の空乏層に隣接した第１中性領域５３Ａの幅Ｗ４は、１５ｎｍとなっている。同様に、第１下部拡散層９Ａに隣接した第３空乏層５２Ｃの幅Ｗ５は１５ｎｍとなっているが、第２下部拡散層９Ｂに隣接した第４空乏層５２Ｄの幅Ｗ６は１ｎｍ以下となるので、夫々の空乏層に隣接した第２中性領域５３Ｂの幅Ｗ７は、１９ｎｍ程度となっている。このように緩衝領域となる中性領域５３のＸ方向における最小幅は、第２中性領域５３Ｂの幅Ｗ７よりも狭くなる第１中性領域５３Ａの幅Ｗ４で律則される。
【００４１】
したがって、第１トランジスタ５０Ａと第２トランジスタ５０Ｂを短絡させないためには、幅Ｗ４を規定値以上に確保する必要がある。つまり、まず供給電圧に応じて生じる第１空乏層５２Ａの幅Ｗ２と第２空乏層５２Ｂの幅Ｗ３との合計値を算出してから、夫々のトランジスタが短絡しない距離を保つのに最低限必要となる第１中性領域５３Ａの幅Ｗ４を前記合計値へ加算した規定値Ｅ１（＝Ｗ２＋Ｗ３＋Ｗ４）を算出する。この規定値Ｅ１よりも大きくなるように、シリコンピラー５の幅Ｗ１（以下、ＷＰと称する）を設定する。このような幅にして設けられたシリコンピラー５では、安定した幅で生じる空乏層と中性領域によって、第１トランジスタと第２トランジスタの短絡が防止されるので、導体層１６によって、２つの縦型トランジスタが直列接続されている。
【００４２】
このように、第１の実施形態に係る半導体装置１００では、１つのシリコンピラーの対向する側面に設けられた２つの縦型トランジスタが、シリコンピラーの内部で分離されており、シリコンピラーの上面には導体層が備えられた構成となっている。このような構成では、導体層によって、２つの縦型トランジスタが直列に接続されるので、従来技術における２つの縦型トランジスタを分離する素子分離領域（ＳＴＩ） 並びに ２つの縦型トランジスタを接続する配線の配置領域が不要となるので、半導体装置１００の占有面積を低減させることができる。
【００４３】
（第２の実施形態）
次に、第２の実施形態に係る半導体装置２００について、図５と図６を参照しながら説明する。第２の実施形態は、第１の実施形態において、既存のシリコンピラーと隣接するように同じ活性領域へ新たなシリコンピラーを１つ追加配置したものである。なお説明は、第１の実施形態と同様の機能を果たす要素については同一の番号を付して説明を割愛して、主に第１の実施形態との相違点について行う。なお、半導体装置２００における第１シリコンピラー５Ａは、半導体装置１００におけるシリコンピラー５と同義である。同様に第１導体層１６Ａは、導体層１６と同義である。
【００４４】
まず、図５の平面図を参照する。第２の実施形態に係る半導体装置２００は、シリコン基板１において、素子分離絶縁膜２ＡからなるＳＴＩ２と、ＳＴＩ２で囲まれたシリコン基板からなる活性領域１ａ（１ａＡ、１ａＢ、１ａＣ）と、を備えている。活性領域１ａは、Ｘ方向に隣接する第１活性領域１ａＡおよび第２活性領域１ａＢおよび第３活性領域１ａＣと、第１活性領域１ａＡおよび第３活性領域１ａＣの間に位置する第１シリコンピラー５Ａと、第２活性領域１ａＢおよび第３活性領域１ａＣの間に位置する第２シリコンピラー５Ｂで構成される。第１シリコンピラー５Ａと第２シリコンピラー５Ｂは、いずれも第１端部１ａａから第２端部１ａｂに至る全域を縦断して配置される。
【００４５】
したがって、第１活性領域１ａＡおよび第３活性領域１ａＣは、第１シリコンピラー５Ａで分断されており、第２活性領域１ａＢおよび第３活性領域１ａＣは、第２シリコンピラー５Ｂで分断される構成となる。シリコン基板１からなる第１シリコンピラー５Ａには、Ｘ方向に対向するピラー第１側面Ｓ１およびピラー第２側面Ｓ２と、Ｙ方向に対向するピラー第３側面５Ａａおよびピラー第４側面５Ａｂと、を有している縦型トランジスタであるトランジスタ５０が設けられている。
【００４６】
さらに詳細に説明すると、第１シリコンピラー５ＡのＸ方向で対向している一方のピラー第１側面Ｓ１には第１トランジスタ５０Ａが配置されており、他方のピラー第２側面Ｓ２には第２トランジスタ５０Ｂが配置されている。第１トランジスタ５０Ａに接する第１活性領域１ａＡは、第１下部拡散層９Ａで構成され、その内部にはコンタクトプラグとなる第１プラグ３０Ａが配置される。同様に、第２トランジスタ５０Ｂは、第３下部拡散層９Ｃが配置される。第２シリコンピラー５Ｂには、Ｘ方向に対向するピラー第５側面Ｓ３およびピラー第６側面Ｓ４と、Ｙ方向に対向するピラー第７側面５Ａｃおよびピラー第８側面５Ａｄと、を有している縦型トランジスタであるトランジスタ５０が設けられている。
【００４７】
さらに詳細に説明すると、第２シリコンピラー５ＢのＸ方向で対向している一方のピラー第５側面Ｓ３には第３トランジスタ５０Ｃが配置されており、他方のピラー第６側面Ｓ４には第４トランジスタ５０Ｄが配置されている。第４トランジスタ５０Ｄに接する第２活性領域１ａＢは、第２下部拡散層９Ｂで構成され、その内部には第２プラグ３０Ｂが配置される。第３トランジスタ５０Ｃは、第３下部拡散層９Ｃが配置される。
【００４８】
第１ＳＴＩ領域２ａには、ピラー第３側面５Ａａに接し素子分離絶縁膜２Ａからなる第１ダミーピラー６ａと、ピラー第７側面５Ａｃに接し素子分離絶縁膜２Ａからなる第３ダミーピラー６ｃが配置される。第１ダミーピラー６ａのＸ方向の中心線は、第１シリコンピラー５ＡのＸ方向の中心線と一致しており、第３ダミーピラー６ｃのＸ方向の中心線は、第２シリコンピラー５ＢのＸ方向の中心線と一致している。第２ＳＴＩ領域２ｂにも同様に、ピラー第４側面５Ａｂに接する第２ダミーピラー６ｂと、ピラー第８側面５Ａｄに接する第４ダミーピラー６ｄが配置される。素子分離絶縁膜２Ａからなる第１ダミーピラー６ａと第２ダミーピラー６ｂは、第１シリコンピラー５Ａの両端に接続されており、同様に第３ダミーピラー６ｃと第４ダミーピラー６ｄは、第２シリコンピラー５Ｂに接続されて、各シリコンピラーのＹ方向の側面と一体化した複合ピラーを構成して配置されている。
【００４９】
第１シリコンピラー５Ａと、ピラー第１側面Ｓ１と、ゲート絶縁膜を介して配置されるゲート電極１１ａと、第１下部拡散層９Ａと、は第１トランジスタ５０Ａを構成し、第１シリコンピラー５Ａと、ピラー第２側面Ｓ２と、ゲート絶縁膜を介して配置されるゲート電極１１ａと、第３下部拡散層９Ｃと、は第２トランジスタ５０Ｂを構成している。同様に、第２シリコンピラー５Ｂと、ピラー第５側面Ｓ３と、ゲート絶縁膜を介して配置されるゲート電極１１ａと、第３下部拡散層９Ｃと、は第３トランジスタ５０Ｃを構成し、第２シリコンピラー５Ｂと、ピラー第６側面Ｓ４と、ゲート絶縁膜を介して配置されるゲート電極１１ａと、第２下部拡散層９Ｂと、は第４トランジスタ５０Ｄを構成している。
【００５０】
次に、図６を参照する。図６は図５のＸ−Ｘ’線における断面図である。ＳＴＩ２に囲まれたシリコン基板１からなる活性領域１ａには、第１シリコンピラー５Ａと第２シリコンピラー５Ｂが立設されている。第２シリコンピラー５Ｂには、Ｘ方向に対向するピラー第５側面Ｓ３、ピラー第６側面Ｓ４を有している。ピラー第５側面Ｓ３には第３トランジスタ５０Ｃが配置され、ピラー第６側面Ｓ４には第４トランジスタ５０Ｄが配置されている。第１シリコンピラー５Ａのピラー第１側面Ｓ１には、第１ゲート絶縁膜１０Ａを介して第１ゲート電極１１ａＡが設けられており、同様にピラー第２側面Ｓ２には、第２ゲート絶縁膜１０Ｂを介して第２ゲート電極１１ａＢが設けられている。
【００５１】
第２シリコンピラー５Ｂのピラー第５側面Ｓ３には、第３ゲート絶縁膜１０Ｃを介して第３ゲート電極１１ａＣが設けられており、同様にピラー第６側面Ｓ４には、第４ゲート絶縁膜１０Ｄを介して第４ゲート電極１１ａＤが設けられている。第１シリコンピラー５Ａと第２シリコンピラー５Ｂの間隔は、ゲート電極１１ａの厚さの２倍以下としているので、第２ゲート電極１１ａＢと第３ゲート電極１１ａＣは一体化している。このような構成によって、各トランジスタへの給電は、第３プラグ４１から第１ダミーピラー６ａのダミーゲート電極１１ｂと第１シリコンピラー５Ａのゲート電極１１ａを介して、第２シリコンピラー５Ｂのゲート電極１１ａに供給されることでなされる。
【００５２】
第１トランジスタ５０Ａは、第１シリコンピラー５Ａの上面に位置しているソース／ドレインの一方となる第１導体層１６Ａを有すると共に、第１シリコンピラー５Ａの下方にソース／ドレインの他方となる第１下部拡散層９Ａを有している。同様に、第２トランジスタ５０Ｂは、第１シリコンピラー５Ａの上面にソース／ドレインの一方となる第１導体層１６Ａを有すると共に、第１シリコンピラー５Ａの下方にソース／ドレインの他方となる第３下部拡散層９Ｃを有している。第３トランジスタ５０Ｃは、第２シリコンピラー５Ｂの上面に位置しているソース／ドレインの一方となる第２導体層１６Ｂを有すると共に、第２シリコンピラー５Ｂの下方にソース／ドレインの他方となる第３下部拡散層９Ｃを有している。
【００５３】
同様に、第４トランジスタ５０Ｄは、第２シリコンピラー５Ｂの上面にソース／ドレインの一方となる第２導体層１６Ｂを有すると共に、第２シリコンピラー５Ｂの下方にソース／ドレインの他方となる第２下部拡散層９Ｂを有している。第１導体層１６Ａは、第１トランジスタ５０Ａと第２トランジスタ５０Ｂとで共有される構成となっており、第２導体層１６Ｂは、第３トランジスタ５０Ｃと第４トランジスタ５０Ｄとで共有される構成となっている。
【００５４】
ここで、第１下部拡散層９Ａはピラー第１側面Ｓ１の下方に配置しており、第２下部拡散層９Ｂはピラー第６側面Ｓ４の下方に配置しているが、第３下部拡散層９Ｃはピラー第２側面Ｓ２とピラー第５側面Ｓ３の下方に配置している。また、第１導体層１６Ａは、ピラー第１側面Ｓ１並びにピラー第２側面Ｓ２の上面に配置しており、第２導体層１６Ｂは、ピラー第５側面Ｓ３並びにピラー第６側面Ｓ４の上面に配置している。第１シリコンピラー５Ａにおいて、第１導体層１６Ａと第１下部拡散層９Ａで挟まれるピラー第１側面Ｓ１の第１シリコンピラー５Ａの表面は、第１トランジスタ５０Ａの第１チャネル領域を構成している。また、第１導体層１６Ａと第３下部拡散層９Ｃで挟まれるピラー第２側面Ｓ２の第１シリコンピラー５Ａの表面は、第２トランジスタ５０Ｂの第２チャネル領域を構成している。第２シリコンピラー５Ｂにおいて、第２導体層１６Ｂと第３下部拡散層９Ｃで挟まれるピラー第５側面Ｓ３の第２シリコンピラー５Ｂの表面は、第３トランジスタ５０Ｃの第３チャネル領域を構成している。
【００５５】
また、第２導体層１６Ｂと第２下部拡散層９Ｂで挟まれるピラー第６側面Ｓ４の第２シリコンピラー５Ｂの表面は、第４トランジスタ５０Ｄの第４チャネル領域を構成している。さらに詳細に説明すると、Ｘ方向における第５側面Ｓ３の表面近傍が第３トランジスタ５０Ｃの第３チャネル領域となっており、第６側面Ｓ４の表面近傍が第４トランジスタ５０Ｄの第４チャネル領域となっている。上記のように、第１トランジスタ５０Ａでは、第１シリコンピラー５Ａのピラー第１側面Ｓ１を間にして、下方に位置する第１活性領域１ａＡにおいて、第１下部拡散層９Ａと、上面に位置する第１導体層１６Ａと、ピラー第１側面Ｓ１を覆う第１ゲート絶縁膜１０Ａと、第１ゲート絶縁膜１０Ａを覆う第１ゲート電極１１ａＡと、ピラー第１側面Ｓ１を構成する第１シリコンピラー５Ａの表面に位置する第１チャネル領域と、で構成される。
【００５６】
また、第２トランジスタ５０Ｂは、第１シリコンピラー５Ａのピラー第２側面Ｓ２を間にして、下方に位置する第３活性領域１ａＣにおいて、第３下部拡散層９Ｃと、上面に位置する第１導体層１６Ａと、ピラー第２側面Ｓ２を覆う第２ゲート絶縁膜１０Ｂと、第２ゲート絶縁膜１０Ｂを覆う第２ゲート電極１１ａＢと、ピラー第２側面Ｓ２を構成する第１シリコンピラー５Ａの表面に位置する第２チャネル領域と、で構成される。このように、第１導体層１６Ａは、第１トランジスタ５０Ａと第２トランジスタ５０Ｂとで共有されており、第２導体層１６Ｂは、第３トランジスタ５０Ｃと第４トランジスタ５０Ｄとで共有されている。さらに、第３下部拡散層９Ｃは、第２トランジスタ５０Ｂと第３トランジスタ５０Ｃとで共有されているので、第１トランジスタ５０Ａと第２トランジスタ５０Ｂと第３トランジスタ５０Ｃと第４トランジスタ５０Ｄは、第１導体層１６Ａと第２導体層１６Ｂと第３下部拡散層９Ｃによって直列に接続された構成となっている。第１活性領域１ａＡと第２活性領域１ａＢと第３活性領域１ａＣの上面には、各々絶縁膜８が設けられている。絶縁膜８は、シリコンピラー５の側面の下部からＳＴＩ２に達している。
【００５７】
このように、第２の実施形態に係る半導体装置２００では、第１の実施形態に係る半導体装置１００と同様に、半導体装置２００の占有面積を低減させることができる。さらに、第２の実施形態に係る半導体装置２００では、第３下部拡散層９Ｃによって、異なる２つのシリコンピラーに設けられた第２トランジスタ５０Ｂと第３トランジスタ５０Ｃを直列接続している。４つの縦型トランジスタを直列接続した半導体装置を構成する際に、半導体装置１００を２つ接続する構成では、夫々の半導体装置１００の間にＳＴＩ２が必要となるが、半導体装置２００の構成では、そのようなＳＴＩ２が不要になるので、半導体装置１００を２つ接続して構成するよりも占有面積を低減できる利点がある。
【００５８】
（第３の実施形態）
次に、第３の実施形態に係る半導体装置３００について、図７と図８を参照しながら説明する。第３の実施形態は、第１の実施形態において、第１プラグと第２プラグの配置位置に新たなシリコンピラーを２つ追加配置したものである。なお説明は、第１の実施形態と同様の機能を果たす要素については同一の番号を付して説明を割愛して、主に第１の実施形態との相違点について行う。なお、半導体装置３００における第１シリコンピラー５Ａは、半導体装置１００におけるシリコンピラー５と同義である。同様に第１導体層１６Ａは、導体層１６と同義である。
【００５９】
まず、図７の平面図を参照する。活性領域１ａは、Ｘ方向に隣接する第１活性領域１ａＡおよび第２活性領域１ａＢと、第１活性領域１ａＡおよび第２活性領域１ａＢの間に位置する第１シリコンピラー５Ａと、第１活性領域１ａＡで囲まれた第２シリコンピラー５Ｃと、第２活性領域１ａＢで囲まれた第３シリコンピラー５Ｄと、で構成される。第２シリコンピラー５Ｃの側面全体となるピラー第５側面Ｓ５には第３トランジスタ５０Ｅが配置されており、第３シリコンピラー５Ｄの側面全体となるピラー第６側面Ｓ６には第４トランジスタ５０Ｆが配置されている。第１トランジスタ５０Ａと第３トランジスタ５０Ｅに接する第１活性領域１ａＡは、第１下部拡散層９Ａで構成され、第３トランジスタ５０Ｅの上面にはコンタクトプラグとなる第１プラグ３０Ａが配置される。
【００６０】
同様に、第２トランジスタ５０Ｂと第４トランジスタ５０Ｆに接する第２活性領域１ａＢは、第２下部拡散層９Ｂで構成され、第４トランジスタ５０Ｆの上面には第２プラグ３０Ｂが配置される。第２シリコンピラー５Ｃと第３シリコンピラー５Ｄの全周側面には、平面方向の厚さが５ｎｍのゲート電極１１ａが配置されている。第２シリコンピラー５Ｃと、ピラー第５側面Ｓ５と、ゲート絶縁膜を介して配置されるゲート電極１１ａと、第１下部拡散層９Ａと、は第３トランジスタ５０Ｅを構成し、第３シリコンピラー５Ｄと、ピラー第６側面Ｓ６と、ゲート絶縁膜を介して配置されるゲート電極１１ａと、第２下部拡散層９Ｂと、は第４トランジスタ５０Ｆを構成している。
【００６１】
次に、図８の断面図を参照する。図８は図７のＸ−Ｘ’線における断面図である。
【００６２】
ＳＴＩ２に囲まれたシリコン基板１からなる活性領域１ａには、第１シリコンピラー５Ａと第２シリコンピラー５Ｃと第３シリコンピラー５Ｄが立設されている。第２シリコンピラー５Ｃは、ピラー第５側面Ｓ５を有しており、第３シリコンピラー５Ｄは、ピラー第６側面Ｓ６を有している。ピラー第５側面Ｓ５には第３トランジスタ５０Ｅが配置され、ピラー第６側面Ｓ６には第４トランジスタ５０Ｆが配置されている。第３トランジスタ５０Ｅは、第２シリコンピラー５Ｃのピラー第５側面Ｓ５に、第３ゲート絶縁膜１０Ｅを介して第３ゲート電極１１ａＥが設けられており、第４トランジスタ５０Ｆは、第３シリコンピラー５Ｄのピラー第６側面Ｓ６に、第４ゲート絶縁膜１０Ｆを介して第４ゲート電極１１ａＦが設けられている。
【００６３】
第１シリコンピラー５Ａと第２シリコンピラー５Ｃの間隔 並びに 第１シリコンピラー５Ａと第３シリコンピラー５Ｄの間隔は、ゲート電極１１ａの厚さの２倍以下としているので、第１ゲート電極１１ａＡと第３ゲート電極１１ａＥ 並びに 第２ゲート電極１１ａＢと第４ゲート電極１１ａＦは一体化している。このような構成によって、各トランジスタへの給電は、第３プラグ４１から第１ダミーピラー６ａのダミーゲート電極１１ｂと第１シリコンピラー５Ａのゲート電極１１ａを介して、第２シリコンピラー５Ｃ 並びに 第３シリコンピラー５Ｄのゲート電極１１ａに供給されることでなされる。
【００６４】
第３トランジスタ５０Ｅは、第２シリコンピラー５Ｃの上面に位置しているソース／ドレインの一方となる第２導体層１６Ｃを有すると共に、第２シリコンピラー５Ｃの下方にソース／ドレインの他方となる第１下部拡散層９Ａを有している。同様に、第４トランジスタ５０Ｆは、第３シリコンピラー５Ｄの上面にソース／ドレインの一方となる第３導体層１６Ｄを有すると共に、第３シリコンピラー５Ｄの下方にソース／ドレインの他方となる第２下部拡散層９Ｂを有している。
【００６５】
ここで、第１下部拡散層９Ａはピラー第１側面Ｓ１とピラー第５側面Ｓ５の下方に配置しており、第２下部拡散層９Ｂはピラー第２側面Ｓ２とピラー第６側面Ｓ６の下方に配置している。第２シリコンピラー５Ｃのピラー第５側面Ｓ５の表面近傍が第３トランジスタ５０Ｅの第３チャネル領域となっており、第３シリコンピラー５Ｄのピラー第６側面Ｓ６の表面近傍が第４トランジスタ５０Ｆの第４チャネル領域となっている。上記のように第３トランジスタ５０Ｅでは、第２シリコンピラー５Ｃのピラー第５側面Ｓ５を間にして、下方に位置する第１活性領域１ａＡにおいて、第１下部拡散層９Ａと、上面に位置する第２導体層１６Ｃと、ピラー第５側面Ｓ５を覆う第３ゲート絶縁膜１０Ｅと、第３ゲート絶縁膜１０Ｅを覆う第３ゲート電極１１ａＥと、ピラー第５側面Ｓ５を構成する第２シリコンピラー５Ｃの表面に位置する第３チャネル領域と、で構成される。
【００６６】
また、第４トランジスタ５０Ｆは、第３シリコンピラー５Ｄのピラー第６側面Ｓ６を間にして、下方に位置する第２活性領域１ａＢにおいて、第２下部拡散層９Ｂと、上面に位置する第３導体層１６Ｄと、ピラー第６側面Ｓ６を覆う第４ゲート絶縁膜１０Ｆと、第４ゲート絶縁膜１０Ｆを覆う第４ゲート電極１１ａＦと、ピラー第６側面Ｓ６を構成する第３シリコンピラー５Ｄの表面に位置する第４チャネル領域と、で構成される。
【００６７】
このように、第１下部拡散層９Ａは、第１トランジスタ５０Ａと第３トランジスタ５０Ｅに共有されており、第２下部拡散層９Ｂは、第２トランジスタ５０Ｂと第４トランジスタ５０Ｆに共有されている。また第１導体層１６Ａは、第１トランジスタ５０Ａと第２トランジスタ５０Ｂとで共有されているので、第１トランジスタ５０Ａと第２トランジスタ５０Ｂと第３トランジスタ５０Ｅと第４トランジスタ５０Ｆは、第１導体層１６Ａと第１下部拡散層９Ａと第２下部拡散層９Ｂによって直列に接続された構成となっている。第１活性領域１ａＡにおいて、第２層間絶縁膜２０を貫通する第１プラグ３０Ａは、第２導体層１６Ｃと接続されており、第２活性領域１ａＢにおいて、第２層間絶縁膜２０を貫通する第２プラグ３０Ｂは、第３導体層１６Ｄと接続されている。
【００６８】
このように、第３の実施形態に係る半導体装置３００では、第１の実施形態に係る半導体装置１００と同様に、半導体装置３００の占有面積を低減させることができる。さらに、第３の実施形態に係る半導体装置３００では、３つのシリコンピラーを配置して４つのトランジスタを直列接続しているが、その内の２つのシリコンピラーを夫々第１プラグ並びに第２プラグと重なる位置に配置している。４つのトランジスタを直列接続する際に、半導体装置２００では、２つのトランジスタを備えたシリコンピラーを２つ配置しているが、半導体装置３００の構成では、そのようなシリコンピラーが１つ不要になるので、半導体装置２００よりも占有面積を低減できる利点がある。
【００６９】
（第４の実施形態）
次に、第４の実施形態に係る半導体装置４００について、図９と図１０を参照しながら説明する。第４の実施形態は、第１の実施形態において、第１プラグの配置位置に新たなシリコンピラーを１つ追加配置したものである。なお説明は、第１の実施形態と同様の機能を果たす要素については同一の番号を付して説明を割愛して、主に第１の実施形態との相違点について行う。なお、半導体装置３００における第１シリコンピラー５Ａは、半導体装置１００におけるシリコンピラー５と同義である。同様に第１導体層１６Ａは、導体層１６と同義である。
【００７０】
まず、図９の平面図を参照する。活性領域１ａは、Ｘ方向に隣接する第１活性領域１ａＡおよび第２活性領域１ａＢと、第１活性領域１ａＡおよび第２活性領域１ａＢの間に位置する第１シリコンピラー５Ａと、第１活性領域１ａＡで囲まれた第２シリコンピラー５Ｃと、で構成される。第２シリコンピラー５Ｃの側面全体となるピラー第５側面Ｓ５には第３トランジスタ５０Ｅが配置されている。第１トランジスタ５０Ａと第３トランジスタ５０Ｅに接する第１活性領域１ａＡは、第１下部拡散層９Ａで構成され、第３トランジスタ５０Ｅの上面にはコンタクトプラグとなる第１プラグ３０Ａが配置される。第２シリコンピラー５Ｃの全周側面には、平面方向の厚さが５ｎｍのゲート電極１１ａが配置されている。第２シリコンピラー５Ｃと、ピラー第５側面Ｓ５と、ゲート絶縁膜を介して配置されるゲート電極１１ａと、第１下部拡散層９Ａと、は第３トランジスタ５０Ｅを構成している。
【００７１】
次に、図１０の断面図を参照する。図１０は図９のＸ−Ｘ’線における断面図である。ＳＴＩ２に囲まれたシリコン基板１からなる活性領域１ａには、第１シリコンピラー５Ａと第２シリコンピラー５Ｃが立設されている。第２シリコンピラー５Ｃは、ピラー第５側面Ｓ５を有している。ピラー第５側面Ｓ５には第３トランジスタ５０Ｅが配置されている。第３トランジスタ５０Ｅは、第２シリコンピラー５Ｃのピラー第５側面Ｓ５に、第３ゲート絶縁膜１０Ｅを介して第３ゲート電極１１ａＥが設けられている。第１シリコンピラー５Ａと第２シリコンピラー５Ｃの間隔は、ゲート電極１１ａの厚さの２倍以下としているので、第１ゲート電極１１ａＡと第３ゲート電極１１ａＥは一体化している。このような構成によって、各トランジスタへの給電は、第３プラグ４１から第１ダミーピラー６ａのダミーゲート電極１１ｂと第１シリコンピラー５Ａのゲート電極１１ａを介して、第２シリコンピラー５Ｃのゲート電極１１ａに供給されることでなされる。
【００７２】
第３トランジスタ５０Ｅは、第２シリコンピラー５Ｃの上面に位置しているソース／ドレインの一方となる第２導体層１６Ｃを有すると共に、第２シリコンピラー５Ｃの下方にソース／ドレインの他方となる第１下部拡散層９Ａを有している。ここで、第１下部拡散層９Ａはピラー第１側面Ｓ１とピラー第５側面Ｓ５の下方に配置している。第２シリコンピラー５Ｃのピラー第５側面Ｓ５の表面近傍が第３トランジスタ５０Ｅの第３チャネル領域となっている。上記のように第３トランジスタ５０Ｅでは、第２シリコンピラー５Ｃのピラー第５側面Ｓ５を間にして、下方に位置する第１活性領域１ａＡにおいて、第１下部拡散層９Ａと、上面に位置する第２導体層１６Ｃと、ピラー第５側面Ｓ５を覆う第３ゲート絶縁膜１０Ｅと、第３ゲート絶縁膜１０Ｅを覆う第３ゲート電極１１ａＥと、ピラー第５側面Ｓ５を構成する第２シリコンピラー５Ｃの表面に位置する第３チャネル領域と、で構成される。
【００７３】
このように、第１下部拡散層９Ａは、第１トランジスタ５０Ａと第３トランジスタ５０Ｅに共有されており、第１導体層１６Ａは、第１トランジスタ５０Ａと第２トランジスタ５０Ｂとで共有されているので、第１トランジスタ５０Ａと第２トランジスタ５０Ｂと第３トランジスタ５０Ｅは、第１導体層１６Ａと第１下部拡散層９Ａによって直列に接続された構成となっている。第１活性領域１ａＡにおいて、第２層間絶縁膜２０を貫通する第１プラグ３０Ａは、第２導体層１６Ｃと接続されている。
【００７４】
このように、第４の実施形態に係る半導体装置４００では、第１の実施形態に係る半導体装置１００と同様に、半導体装置４００の占有面積を低減させることができる。さらに、第４の実施形態に係る半導体装置４００では、２つのシリコンピラーを配置して３つのトランジスタを直列接続しているが、その内の１つのシリコンピラーを第１プラグと重なる位置に配置している。第１の実施形態 乃至 第３の実施形態では、２つあるいは４つのトランジスタを直列接続して、１つのトランジスタの偶数倍の高耐圧特性を有する半導体装置を構成している。しかし、半導体装置４００では、第１の実施形態と同じ占有面積のままで、１つのトランジスタの奇数倍の高耐圧特性を有する半導体装置を構成できる利点がある。
【００７５】
（第１の実施形態に係る半導体装置の製造方法）
次に、第１の実施形態に係る半導体装置１００の製造方法について、図１１から図２６までを参照しながら詳細に説明する。なお、第２から第４の実施形態に係る半導体装置２００乃至４００の製造方法は、後述する半導体装置１００のフォトレジストマスクにおける開口形状を変更することで容易に形成できるため、説明を割愛している。
【００７６】
まず、図１１と図１２に示すように、フォトリソグラフィ法およびドライエッチング法を用いて、シリコン基板１に溝２２を形成する。溝２２の深さは、例えば２５０ｎｍとする。
【００７７】
次に、溝２２の内部を埋め込むように、シリコン基板１の全面へシリコン窒化膜やシリコン酸化膜からなる絶縁膜２４をＣＶＤ（Chemical Vapor Deposition）法によって堆積させる。その後、シリコン基板１の上面に形成された不要な絶縁膜２４をＣＭＰ（Chemical Mechanical Polishing）法により除去して、絶縁膜２４を溝２２の内部だけに残すことにより、素子分離領域となるＳＴＩ２を形成する。これにより、ＳＴＩ２で囲まれた活性領域１ａが形成される。
【００７８】
次に、図１３から図１５に示すように、ＣＶＤ法によって、シリコン基板１の上面にシリコン酸化膜からなる絶縁膜３を２ｎｍ厚となるように形成してから、シリコン窒化膜からなるマスク膜４を１２０ｎｍ厚となるように形成する。
【００７９】
次に、フォトリソグラフィ法により、マスク膜４の上面へピラー溝形成領域Ａのパターンを有するフォトレジストマスク７を形成する。このピラー溝形成領域Ａは、シリコンピラー５の形成前における領域であるが、形成以降もシリコンピラー５を掘り出した領域について同様に呼称する。なお、このフォトレジストマスク７には、非晶質カーボン膜などのハードマスクを含んでも良い。このとき、フォトレジストマスク７には、ピラー溝形成領域Ａと同時に、シリコンピラーに相当するパターン、および活性領域１ａに隣接したダミーピラーに相当するパターンが形成される。シリコンピラーに相当するパターンは、Ｘ方向の幅を４５ｎｍとした矩形で形成している。ダミーピラーに相当するパターンのサイズは任意であり、シリコンピラーと同じサイズである必要はない。
【００８０】
次に、フォトレジストマスク７を用いた異方性ドライエッチング法により、マスク膜４と絶縁膜３に前記パターンを転写する。これにより、パターニングした開口部（ピラー溝形成領域Ａに相当）の内部には、シリコン基板１の上面とＳＴＩ２の上面が露出している。その後、フォトレジストマスク７を除去する。
【００８１】
次に、図１６から図１８に示すように、マスク膜４をマスクに用いた異方性ドライエッチング法により、露出させたシリコン基板１とＳＴＩ２を深さが１５０ｎｍとなるように掘り下げて、１つのシリコンピラー５と、２つのダミーピラー６（６ａ、６ｂ）を形成する。シリコンピラー５は、掘り下げられたシリコン基板１の上面から上方に突き出るように形成されており、ダミーピラー６は、掘り下げられたＳＴＩ２の上面から上方に突き出るように形成される。これにより、シリコンピラー５は、Ｘ方向の幅を４５ｎｍとした矩形で形成される。また、図１８に示したように、シリコンピラー５のＹ方向における両側面と接触するように、２つのダミーピラー６が形成される。ここで、シリコンピラー５におけるＸ方向の幅を４５ｎｍとしたので、第１トランジスタと第２トランジスタによってシリコンピラー５に生じる空乏層と中性領域を安定して保つことができる。
【００８２】
次に、図１９から図２１に示すように、シリコンピラー５の側面に熱酸化法で５ｎｍ厚の酸化膜（図示せず）を形成する。さらに、ＣＶＤ法によるシリコン窒化膜を２０ｎｍ厚となるように成膜してから、全面エッチバックを行って、シリコンピラー５とダミーピラー６とマスク膜４の側面にサイドウォール膜（図示せず）を形成する。
【００８３】
次に、熱酸化法によって、シリコンピラー５の周囲で露出している活性領域１ａに、３０ｎｍ厚のシリコン酸化膜からなる絶縁膜８を形成する。このとき、シリコンピラー５の側面は、シリコン窒化膜からなる前記サイドウォール膜で覆われているので酸化されない。
【００８４】
次に、イオン注入法によって、絶縁膜８の下方に下部拡散層９（９Ａ、９Ｂ）を形成する。ここで、第１下部拡散層９Ａと第２下部拡散層９Ｂは、シリコンピラー５によって分離されている。なお、注入する不純物は、Ｎ型トランジスタとするのであれば、ヒ素を用いることができる。
【００８５】
次に、ドライエッチング法あるいはウェットエッチング法によって、シリコンピラー５とダミーピラー６の側面に形成した前記サイドウォール膜と酸化膜を除去する。次に、熱酸化法によって、シリコンピラー５の側面に、３ｎｍ厚のシリコン酸化膜からなるゲート絶縁膜１０（１０Ａ、１０Ｂ）を形成する。
【００８６】
次に、シリコン基板１の全面に、ゲート電極となる２０ｎｍ厚のポリシリコン膜（多結晶シリコン膜）をＣＶＤ法により成膜してから、全面エッチバックを行う。この処理によって、シリコンピラー５の側面にゲート電極１１ａ（１１ａＡ、１１ａＢ）を形成するとともに、ダミーピラー６の側面にダミーゲート電極１１ｂを形成する。ここでは、図１９に示したように、ダミーピラー６の側面におけるダミーゲート電極１１ｂが、シリコンピラー５の側面におけるゲート電極１１ａへ接続されている。なお、シリコンピラー５とダミーピラー６の側面にゲート電極配線１１を形成した場合、ＳＴＩ２の側面にもゲート電極配線１１（図示せず）が形成される。
【００８７】
次に、図２２から図２４に示すように、シリコンピラー５とダミーピラー６を埋め込むように、ＣＶＤ法によって、シリコン酸化膜からなる第１層間絶縁膜１２を形成する。次に、ＣＭＰ法によって、マスク膜４が露出するように第１層間絶縁膜１２を平坦化し、続けてＣＶＤ法によって、シリコン酸化膜からなるマスク膜１３を５０ｎｍ厚となるように成膜する。次に、フォトリソグラフィ法によって、マスク膜１３の上面にフォトレジストマスク２６を形成する。このフォトレジストマスク２６には、シリコンピラー５の上方におけるマスク膜１３だけを露出させた開口部２８を有しており、第１活性領域１ａＡと第２活性領域１ａＢ 並びに ＳＴＩ２の上方におけるマスク膜１３は、フォトレジストマスク２６で覆われている。
【００８８】
次に、図２５に示すように、次に、異方性ドライエッチング法を用いて、露出させたマスク膜１３を除去する。マスク膜１３を除去した開口部１４には、シリコンピラー５の上方におけるマスク膜４が露出する。次に、露出させたマスク膜４を異方性ドライエッチング法によって除去し、さらに、除去したマスク膜４の下地となっていた絶縁膜３を除去することで、シリコンピラー５の上方に開口部１５を形成する。開口部１５の底面には、シリコンピラー５の上面が露出しており、側面にはゲート電極１１ａの一部が露出している。
【００８９】
次に、図２６に示すように、熱酸化法によって、開口部１５の内壁へシリコン酸化膜からなる図示しない絶縁膜を形成する。次に、ＣＶＤ法によるシリコン窒化膜を１０ｎｍ厚として成膜してから、エッチバックを行うことにより、開口部１５の内壁へシリコン窒化膜からなるサイドウォール絶縁膜１８を形成する。このサイドウォール絶縁膜１８の形成時に、シリコンピラー５の上面に形成されていた図示しない絶縁膜を除去して、シリコンピラー５の上面を露出させる。サイドウォール絶縁膜１８は、この後形成する導体層とゲート電極１１ａとの間の絶縁を確保する役割を果たす。
【００９０】
次に、選択エピタキシャル成長法を用いて、シリコンピラー５の上面へシリコンからなる導体層１６を成長させる。このとき、導体層１６の上面の位置は、第１層間絶縁膜１２の上面よりも下方にしている。その後、Ｎ型トランジスタとする場合には、ヒ素などをイオン注入することにより、導体層１６をｎ型の導電体として、シリコンピラー５の上部と電気的に接触させる。このとき、Ｘ方向におけるシリコンピラー５の一方の側面には、第１下部拡散層９Ａと導体層１６と第１ゲート絶縁膜１０Ａと第１ゲート電極１１ａＡで構成された第１トランジスタ５０Ａが形成される。
【００９１】
また同様に、シリコンピラー５の他方の側面には、第２下部拡散層９Ｂと導体層１６と第２ゲート絶縁膜１０Ｂと第２ゲート電極１１ａＢで構成された第２トランジスタ５０Ｂが形成される。ここで、導体層１６は、第１トランジスタ５０Ａと第２トランジスタ５０Ｂに接続されており、前述したように、シリコンピラー５内では、第１トランジスタ５０Ａと第２トランジスタ５０Ｂにおける空乏層と中性領域が安定して生じるので、第１トランジスタ５０Ａと第２トランジスタ５０Ｂは、直列接続となっている。
【００９２】
次に、図１から図３に示すように、ＣＶＤ法によって、開口部１４を埋め込むようにシリコン酸化膜からなる第２層間絶縁膜２０を形成する。なお、第２層間絶縁膜２０はマスク膜１３と一体化するので、これ以降のマスク膜１３は、第２層間絶縁膜２０に含まれるものとして記載する。次に、ＣＭＰ法によって、第２層間絶縁膜２０を平坦化する。このとき、導体層１６の上面には、第２層間絶縁膜２０を残留させている。次に、公知の製法によって、第１プラグ３０Ａと第２プラグ３０Ｂと第３プラグ４１を形成してから、第１配線４５Ａと第２配線４５Ｂと第３配線４６を形成すると、半導体装置１００が完成する。
【００９３】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００９４】
１  シリコン基板
２  素子分離領域（ＳＴＩ）
２ａ  第１ＳＴＩ領域
２ｂ  第２ＳＴＩ領域
１ａ  活性領域
１ａＡ  第１活性領域
１ａＢ  第２活性領域
５  シリコンピラー
６ａ  第１ダミーピラー
６ｂ  第２ダミーピラー
８  絶縁膜
９Ａ  第１下部拡散層
９Ｂ  第２下部拡散層
１０Ａ  第１ゲート絶縁膜
１０Ｂ  第２ゲート絶縁膜
１１ａ  ゲート電極
１１ｂ  ダミーゲート電極
１２  第１層間絶縁膜
１６  導体層
１８  サイドウォール絶縁膜
２０  第２層間絶縁膜
３０Ａ  第１プラグ
３０Ｂ  第２プラグ
４１  第３プラグ
４５Ａ  第１配線
４５Ｂ  第２配線
４６  第３配線
５０Ａ  第１トランジスタ
５０Ｂ  第２トランジスタ
５１Ａ  第１チャネル領域
５１Ｂ  第２チャネル領域
５２Ａ  第１空乏層
５２Ｂ  第２空乏層
５２Ｃ  第３空乏層
５２Ｄ  第４空乏層
５３Ａ  第１中性領域
５３Ｂ  第２中性領域
１００  半導体装置
【図１】
2015053354.tif 000003
【図２】
2015053354.tif 000004
【図３】
2015053354.tif 000005
【図４】
2015053354.tif 000006
【図５】
2015053354.tif 000007
【図６】
2015053354.tif 000008
【図７】
2015053354.tif 000009
【図８】
2015053354.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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