(57)【要約】【課題】高精度な測定を可能にした半導体測定装置を提供する。【解決手段】半導体測定装置は、半導体装置の第１の面に位置する第１電極に電気的に接続される第１センス端子と、半導体装置の第１電極に電気的に接続される第１フォース端子と、半導体装置の第１の面とは反対側の第２の面に位置する第２電極に電気的に接続される第２センス端子と、半導体装置の第２電極に電気的に接続される第２フォース端子とを備える。第２フォース端子は、第２センス端子の各々の周囲に複数個ずつ配置されている。【選択図】図６
2015055550.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置の第１の面に位置する第１電極に電気的に接続される第１センス端子と、
前記半導体装置の前記第１電極に電気的に接続される第１フォース端子と、
前記半導体装置の前記第１の面とは反対側の第２の面に位置する第２電極に電気的に接続される第２センス端子と、
前記半導体装置の前記第２電極に電気的に接続され、前記第２センス端子の各々の周囲に複数個ずつ配置された第２フォース端子と
を備えたことを特徴とする半導体測定装置。
【請求項２】
前記第２センス端子から複数の前記第２フォース端子への距離は、略同一とされていることを特徴とする請求項１記載の半導体測定装置。
【請求項３】
複数の前記第２フォース端子は、前記第２の面と平行な面内において格子状に配置されていることを特徴とする請求項１記載の半導体測定装置。
【請求項４】
半導体装置の第１の面に位置する第１電極に電気的に接続される第１センス端子と、
前記半導体装置の前記第１電極に電気的に接続され、前記第１電極に面状に接する板状電極と、前記板状電極に形成された複数の空孔を含む第１フォース端子と、
前記半導体装置の前記第１の面とは反対側の第２の面に位置する第２電極に電気的に接続される第２センス端子と、
前記半導体装置の前記第２電極に電気的に接続される第２フォース端子と、
を備えた
ことを特徴とする半導体測定装置。
【請求項５】
前記第１フォース端子は、多孔質金属を含む
ことを特徴とする請求項４記載の半導体測定装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、半導体測定装置に関する。
【背景技術】
【０００２】
電子機器の軽量化及び省スペース化の要求に対応するため、半導体製品の需要は、樹脂封止された外囲器を有する半導体チップから、ウエハから切り出したベアチップの形状の製品へと移行している。ベアチップ製品のテストは、ウエハからダイシングにより切り出す前にウエハ単位で実行することもできるし、ダイシング後にチップ単位で実行することもできる。ただし、ベアチップ製品のテストは、樹脂封止した外囲器型の製品に比べ制約事項が多く、特にパワーＭＯＳＦＥＴなどにおけるオン電圧の測定やオン抵抗の測定は、高精度な測定が難しい。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−２９４７７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
以下に記載する実施の形態は、高精度な測定を可能にした半導体測定装置を提供するものである。
【課題を解決するための手段】
【０００５】
以下に説明する実施の形態の半導体測定装置は、半導体装置の第１の面に位置する第１電極に電気的に接続される第１センス端子と、半導体装置の第１電極に電気的に接続される第１フォース端子と、半導体装置の第１の面とは反対側の第２の面に位置する第２電極に電気的に接続される第２センス端子と、半導体装置の第２電極に電気的に接続される第２フォース端子とを備える。第２フォース端子は、第２センス端子の各々の周囲に複数個ずつ配置されている。
【図面の簡単な説明】
【０００６】
【図１】第１の実施の形態に係る半導体測定装置において測定対象とされる、ウエハＷの概略斜視図の一例である。
【図２】ウエハＷの概略断面図の一例である。
【図３】半導体チップＣの平面図の一例である。
【図４】半導体チップＣの背面図の一例である。
【図５】半導体チップＣの断面図の一例である。
【図６】第１の実施の形態の半導体測定装置の構成を説明する概略図である。
【図７】比較例に係る半導体測定装置を説明する。
【図８】第１の実施の形態の効果を説明する。
【図９】第２の実施の形態に係る半導体測定装置の構成を説明する概略図である。
【図１０】第２の実施の形態に係る半導体測定装置の構成を説明する概略図である。
【図１１】第３の実施の形態に係る半導体測定装置の構成を説明する概略図である。
【図１２】第４の実施の形態に係る半導体測定装置の構成を説明する概略図である。
【発明を実施するための形態】
【０００７】
次に、実施の形態に係る半導体測定装置を、図面を参照して詳細に説明する。
【０００８】
［第１の実施の形態］
第１の実施の形態に係る半導体測定装置を、図面を参照して説明する。
半導体測定装置の説明に入る前に、図１〜図５を参照して、本実施の形態に係る半導体測定装置において測定対象とされる半導体チップＣ及びウエハＷの構造を説明する。図１は、ウエハＷの概略斜視図の一例である。図２は、ウエハＷの断面図の一例である。図３は、半導体チップＣの平面図の一例である。また、図４は半導体チップＣの背面図の一例である。また、図５は半導体チップＣの断面図の一例である。ここでは、一例として半導体チップＣがパワーＭＯＳＦＥＴチップであるとして説明をする。しかし、半導体チップＣがパワーＭＯＳＦＥＴに限られるものではないことは言うまでもない。
【０００９】
図１に示すように、ウエハＷには数百〜数千の半導体チップＣが形成されており、これら複数の半導体チップＣの各々がダイシング後に本実施の形態の半導体測定装置の測定対象とされる。または、ダイシング前の段階において、ウエハＷが測定の対象とされる。図１、図２に示すように、ウエハＷの裏面の全面には、図２及び図４に示すようにドレイン電極３（第１電極）が備えられている。一方、ウエハＷの表面には、ゲート電極１及びソース電極２（第２電極）が、半導体チップＣごとに備えられている。
【００１０】
図５は、１つの半導体チップＣ（パワーＭＯＳＦＥＴ）の断面構造を示している。以下において、この半導体チップＣは、ウエハＷの底面側から表面側に向けて、ドレイン電極３、ｎ＋型のドレイン層４、ｎ−型のドリフト層５、ｐ型のベース層６、及びソース電極２を備えている。ドレイン層４は、パワーＭＯＳＦＥＴのドレイン領域として機能するｎ＋型の半導体領域であり、ウエハＷの裏面全面に亘って形成されている。また、ドリフト層５は、ドレイン層４の上層に形成されてパワーＭＯＳＦＥＴのドリフト領域として機能するｎ−型の半導体領域であり、ドレイン層４よりも低い不純物濃度を有している。
【００１１】
また、ベース層６は、ドリフト層５の上層に形成され、パワーＭＯＳＦＥＴのチャネル領域として機能するｐ型の半導体領域である。ゲート電極７は、ベース層６を貫通してドリフト層５まで達するように延びている。ゲート電極７とベース層６との間には、例えばシリコン酸化膜からなるゲート絶縁膜８が形成されている。
また、このベース層６の表面の、ゲート電極７と接する位置には、ｎ＋型のソース層９が形成されている。ソース層９は、パワーＭＯＳＦＥＴのソース領域として機能する半導体領域である。ゲート電極７に閾値電圧以上の電圧が印加されることにより、ベース層６に反転層が形成され、ソースからドレインに向かって電流が流れる（ＭＯＳＦＥＴが導通状態となる）。
【００１２】
半導体チップＣの表面には、層間絶縁膜１１を介してソース電極２が形成されている。ソース電極２は、ベース層６上に形成されたソース層９及びｐ＋コンタクト層９と電気的に接続されている。
なお、図５に示したパワーＭＯＳＦＥＴは、あくまでも半導体装置の一例であり、ウエハＷの裏面及び表面にそれぞれ裏面電極（第１電極）、表面電極（第２電極）を有する縦型構造の半導体装置一般に本実施の形態の半導体測定装置は適用可能である。
【００１３】
次に、第１の実施の形態の半導体測定装置の構成を、図６を参照して説明する。本実施の形態の半導体測定装置は、プローバ１０、プローブカード１１、テスタヘッド１２、インタフェースリング１３、カードホルダ１４、ステージ１５、及びホルダ１６を備えている。
【００１４】
テスタヘッド１２は、インタフェースリング１３を介してプローブカード１１に電気的に接続可能に構成されている。また、テスタヘッド１２は、テスタ２０に電気的に接続され、テスタ２０から測定（テスト）に必要な電圧及び電流を供給される。
【００１５】
カードホルダ１４は、プローブカード１１を載置するための載置台である。プローバ１０の筐体内には、測定対象である半導体チップＣ又はウエハＷを載置するためのステージ１５が配置され、そのステージ１５上には、半導体チップＣ又はウエハＷを固定するためのホルダ１６が備えられている。そして、ステージ１５には、半導体チップＣ又はウエハＷの裏面のドレイン電極３に接触させるためのドレインフォース端子Ｐｄｆ及びドレインセンス端子Ｐｄｓを備えられている。これらの端子には、テスタヘッド１２を介して、測定（テスト）に必要な電圧及び信号が供給される。
【００１６】
テスタ２０は、その内部にＣＰＵ２１、パターン生成器２２、タイミング発生器２３、電圧生成回路２４、ドライバ２６、コンパレータ２７等を備えている。ＣＰＵ２１は、テスタ２０全体を制御する制御回路であり、外部からテストプログラムをロードして各部を制御する。パターン生成器２２は、テストプログラム及びＣＰＵ２０からの制御信号に従い、各種テストに適したテストパターンを生成する。タイミング発生器２３は、テストプログラム及び制御信号に従い、テストパターンの時間的な送信タイミングや状態判定のタイミングを規定するタイミング信号を生成する。電圧生成回路２４は、被測定対象である半導体チップＣ又はウエハＷに供給される電圧を生成する回路である。ドライバ２６は、パターン生成器２２で生成されたテストパターンをテスタヘッド１２に向けて出力する回路である。コンパレータ２７は、半導体チップＣ又はウエハＷからテストパターンの入力に応じて出力された信号を判定するための回路である。パターン生成器２２、電圧生成回路２４、及びドライバ２６は、後述する各種端子に電圧を供給するための電源供給部として機能する。
【００１７】
プローブカード１１は、図６中の拡大図に示すように、ソース電極２に接続させるためのソースフォース端子Ｐｓｆ、及びソースセンス端子Ｐｓｓを備えている。また、プローブカード１１は、ゲート電極１に接続させるためのゲートフォース端子Ｐｇｆ、及びゲートセンス端子Ｐｇｓを備えている。これらの端子には、テスタヘッド１２を介して、測定（テスト）に必要な電圧及び信号が供給される。前述のドレインフォース端子Ｐｄｆ、ドレインセンス端子Ｐｄｓ、ソースフォース端子Ｐｓｆ、ソースセンス端子Ｐｓｓには、周知のケルビン接続が採用され、いわゆる四端子法による測定が実行される。この方法により、低オン抵抗の素子において、測定精度を高く維持することが可能にされている。
【００１８】
ゲートフォース端子Ｐｇｆ、及びゲートセンス端子Ｐｇｓは、１つのゲート電極１のために一対設けられている。一方、ソースフォース端子Ｐｓｆ及びソースセンス端子Ｐｓｓは、１つの半導体チップＣ中の１つのソース電極２のためにそれぞれ複数設けられている。
一例として、ソースフォース端子Ｐｓｆは、例えばマトリクス状に、図６中のＸ方向及びＹ方向に沿った面内において均等な間隔で配置される。図９に図示した例は、直交格子状の配置であるが、これに代えて、千鳥格子状の配置を採用してもよいし、その他、ソースフォース端子Ｐｓｆの間の間隔が略均等である限り、様々な形式の配置が可能である。
そして、ソースセンス端子Ｐｓｓは、複数のソースフォース端子Ｐｓｆにその周囲を囲われるように、同様にマトリクス状に配置されている。換言すれば、ソースセンス端子Ｐｓｓの各々の周囲には、ソースフォース端子Ｐｓｆが複数個ずつ配置されている。１つのソースセンス端子Ｐｓｓから複数のソースフォース端子Ｐｓｆへの距離は、略等しいのが好適であるが、これに限定されるものではない。なお、ソースセンス端子Ｐｓｓは、ソースフォース端子Ｐｓｆとは異なり、１つのソース電極２に対し１本だけ設ければ足りる。１本のソースセンス端子Ｐｓｓを設ける場合においても、複数のソースフォース端子Ｐｓｆがその周囲を囲うように配置されるのが好適である。
【００１９】
次に、この第１の実施の形態の効果につき、図７及び図８を参照して説明する。
図７は、第１の実施の形態の比較例を説明する概略図であり、この第１の比較例では、ソースフォース端子Ｐｓｆ、ソースセンス端子Ｐｓｓが、１つのソース電極２に対して一対だけ設けられている。
この場合、電流経路が半導体チップＣの中の一部に偏ってしまい、複数のチップＣの間での電圧降下のバラつきが大きくなってしまう。また、上記のような電流経路の偏りにより、ドレインフォース端子Ｐｄｆとドレインセンス端子Ｐｄｓとの間の電圧降下も大きくなる。その結果、特に低オン抵抗を有する半導体チップＣの適切な測定が困難となる。
【００２０】
一方、第１の実施の形態では、１つのソース電極２に接続させるためのソースフォース端子Ｐｓｆを、それぞれ複数個、均等な間隔で配置している。このため、図８に示すように、ドレイン電極３とソース電極２との間に流れる電流は、半導体チップＣの中で一部に偏ることなく略均一に流れることとなり、またその電流の大半が半導体チップＣの基板（ウエハ表面）に対して垂直方向の成分となり、複数の半導体チップＣの間における電圧降下のバラつきは抑制される。
また、ソースセンス端子Ｐｓｓは、複数のソースフォース端子Ｐｓｆにその周囲を囲われるように配置される。これにより、ドレインフォース端子Ｐｄｆとドレインセンス端子Ｐｄｓとの間の電流も少なくなり、その間の電圧降下も抑制される。したがって、半導体チップの適切な測定・検査が可能になる。
以上の説明では、半導体チップＣをダイシング後において個々に測定対象とする場合を例に取って説明したが、これに代えて、ダイシング前のウエハＷを測定対象とすることも可能であり、上述の説明と同様の測定を行うことが可能である。
【００２１】
［第２の実施の形態］
次に、第２の実施の形態の半導体測定装置を、図９及び図１０を参照して説明する。半導体測定装置の全体構成は、第１の実施の形態（図６）と略同様であり、また、測定対象の半導体チップＣ又はウエハＷも、第１の実施の形態と同様であってよい。
【００２２】
この第２の実施の形態は、ドレインフォース端子Ｐｄｆ及びドレインセンス端子Ｐｄｓの構造が第１の実施の形態とは異なっている。図９に示すように、本実施の形態のドレインフォース端子Ｐｄｆは、ドレイン電極３に面状に接触させるためＸ方向及びＹ方向に長さを有する板状電極と、その板状電極にＸ方向及びＹ方向において等間隔に形成されドレインフォース端子Ｐｄｆ（板状電極）を貫通する複数の溝ＤＨｆを有する。これらの溝ＤＨｆは、ソース電極２の直下の位置に設けられる。個々の溝ＤＨｆの形状は、図９に示すような円形でもよいし、矩形などその他の形状でもよい。また、複数の溝ＤＨｆの配置は、図９では直交格子状とされているが、均等な間隔に配置される限り、例えば千鳥格子状の配置や、その他の配置でも構わない。
【００２３】
また、溝ＤＨｆの周囲には、別の溝ＤＨｓがドレインフォース端子ＰＤｆの板状電極を貫通するように形成され、この溝ＤＨｓの内部に、ドレインセンス端子Ｐｄｓが形成されている。溝ＤＨｓ及びドレインセンス端子Ｐｄｓは、ドレイン電極３及びソース電極２の間からは所定距離離れた位置、例えばゲート電極１の直下付近に設けられる。これにより、ドレイン−ソース間の電流の影響による電圧降下の影響を受けずに電圧の測定が可能になる。
なお、ドレインフォース端子Ｐｄｆの端部には、ドレインフォース端子Ｐｄｆに外部からの電圧を供給するためのコンタクト電極ＰｄｆＯが接続されている。
この第２の実施の形態の構成によると、ドレイン電極３とソース電極２との間に流れる電流は、半導体チップＣの中で偏りなく略均一に流れ、しかもその成分の大半は、半導体チップＣの基板（ウエハ表面）に対して垂直方向の成分となり、複数の半導体チップＣの間における電圧降下のバラつきは抑制される。また、ドレインフォース端子Ｐｄｆとドレインセンス端子Ｐｄｓとの間の電流も少なくなり、その間の電圧降下も抑制される。したがって、半導体チップの適切な測定・検査が可能になる。
また、ドレインセンス端子Ｐｓｓは、ドレイン電極３及びソース電極２の間からは所定距離離れた位置、例えばゲート電極１の直下付近に設けられる。これにより、ドレイン−ソース間の電流の影響による電圧降下の影響を受けずに電圧の測定が可能になる。
【００２４】
［第３の実施の形態］
次に、第３の実施の形態の半導体測定装置を、図１１を参照して説明する。半導体測定装置の全体構成は、第１の実施の形態（図６）と略同様であり、また、測定対象の半導体チップＣ又はウエハＷも、第１の実施の形態と同様であってよい。
【００２５】
この第３の実施の形態のドレインフォース端子Ｐｄｆは、第２の実施の形態と同様に、ドレインフォース端子Ｐｄｆを貫通する複数（図示の例では２つ）の溝ＤＨｆ１、ＤＨｆ２を備えている。ただし、この実施の形態の溝ＤＨｆ１、ＤＨｆ２は、図１１に示すように、複数の同心円状の円形溝とされている。この構成によっても、第２の実施の形態と同様の効果を得ることができる。
【００２６】
［第４の実施の形態］
次に、第４の実施の形態の半導体測定装置を、図１２を参照して説明する。半導体測定装置の全体構成は、第１の実施の形態（図６）と略同様であり、また、測定対象の半導体チップＣ又はウエハＷも、第１の実施の形態と同様であってよい。
【００２７】
この第４の実施の形態のドレインフォース端子Ｐｄｆは、内部の多数の空孔ＤＨｐを有する多孔質金属により構成される。多孔質金属の材料は、銅、アルミニウムなど、様々な金属材料が採用し得る。多孔質金属の製造方法としては、鋳造法と焼結法とが知られているが、本実施の形態の多孔質金属はどちらの方法によっても作成可能である。この構成によっても、第２の実施の形態と同様の効果を得ることができる。
【００２８】
［その他］
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００２９】
Ｗ・・・ウエハ、  Ｃ・・・半導体チップ、  １・・・ゲート電極、  ２・・・ソース電極、  ３・・・ドレイン電極、  ４・・・ドレイン層、  ５・・・ドリフト層、  ６・・・ベース層、  ７・・・ゲート電極、  ８・・・ゲート絶縁膜、  ９・・・ソース層、  １１・・・層間絶縁膜、  Ｐｄｆ・・・ドレインフォース端子、  Ｐｄｓ・・・ドレインセンス端子、  Ｐｓｆ・・・ソースフォース端子、  Ｐｓｓ・・・ソースセンス端子、  Ｐｇｆ・・・ゲートフォース端子、  Ｐｄｓ・・・ゲートセンス端子。
【図１】
2015055550.tif 000003
【図２】
2015055550.tif 000004
【図３】
2015055550.tif 000005
【図４】
2015055550.tif 000006
【図５】
2015055550.tif 000007
【図６】
2015055550.tif 000008
【図７】
2015055550.tif 000009
【図８】
2015055550.tif 000010
【図９】
2015055550.tif 000011
【図１０】
2015055550.tif 000012
【図１１】
2015055550.tif 000013
【図１２】
2015055550.tif 000014