(57)【要約】【課題】回路規模の増大を抑制しつつ、撮像処理を高速化することが可能な固体撮像装置を提供する。【解決手段】通常読み出しでは、アドレス制御部５を介して１個のロウごとに２本のアドレス線ＡＬＢ、ＡＬＢが同時に選択され、画素ＰＣから読み出された画素信号が垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ４を介してカラムごとにカラムＡＤＣ回路２に送られ、高速読み出しでは、２個のロウごとに１本のアドレス線ＡＬＢが同時に選択され、画素ＰＣから読み出された画素信号が垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ４を介してカラムごとにカラムＡＤＣ回路２に送られる。【選択図】図２
2015115637.tif 000002
【特許請求の範囲】
【請求項１】
光電変換した電荷を蓄積する画素がマトリックス状に配置された画素アレイ部と、
前記画素アレイ部のロウごとにｍ（ｍは２以上の整数）本設けられ、前記画素をロウ方向に選択するアドレス線と、
前記画素から読み出された画素信号をカラム方向に伝送する垂直信号線とを備え、
前記アドレス線は、ロウ方向に（ｍ−１）×ｎ（ｎは正の整数）個おきに前記画素に接続され、
第１読み出し動作では１個のロウごとにｍ本のアドレス線が同時に選択され、
第２読み出し動作ではｍ個のロウごとにアドレス線が１本づつ同時に選択されることを特徴とする固体撮像装置。
【請求項２】
光電変換した電荷を蓄積する画素がマトリックス状に配置された画素アレイ部と、
前記画素アレイ部のロウごとにｍ（ｍは２以上の整数）本設けられ、前記画素をロウ方向に選択するアドレス線と、
前記画素から読み出された画素信号をカラム方向に伝送する垂直信号線とを備えることを特徴とする固体撮像装置。
【請求項３】
光電変換した電荷を蓄積する画素がマトリックス状に配置された画素アレイ部と、
前記画素をロウ方向に選択するアドレス線と、
前記画素アレイ部の第１カラムに設けられ、カラム方向の奇数番目の画素から読み出された画素信号を伝送する第１垂直信号線と、
前記第１カラムに設けられ、前記カラム方向の偶数番目の画素から読み出された画素信号を伝送する第２垂直信号線と、
前記画素アレイ部の第２カラムに設けられ、前記画素から読み出された画素信号を前記カラム方向の伝送する第３垂直信号線と、
前記画素信号をカラムごとに検出するカラムＡＤＣ回路と、
前記第１垂直信号線を介して前記第２垂直信号線を前記カラムＡＤＣ回路に接続した状態と、前記第３垂直信号線を介して前記第２垂直信号線を前記カラムＡＤＣ回路に接続した状態とを切り替える第１のスイッチと、
前記第３垂直信号線と前記カラムＡＤＣ回路との間の接続状態と切断状態とを切り替える第２のスイッチとを備えることを特徴とする固体撮像装置。
【請求項４】
光電変換した電荷を蓄積する画素がマトリックス状に配置された画素アレイ部と、
前記画素アレイ部のロウごとに設けられ、ロウ方向に互いに異なる画素を選択する複数のアドレス線と、
前記画素アレイ部のカラムごとに設けられ、前記カラム方向の互いに異なる画素から読み出された画素信号を伝送する複数の垂直信号線と、
各カラムの垂直信号線ごとに設けられ、前記垂直信号線を介して伝送された前記画素信号をカラムごとに検出する複数のカラムＡＤＣ回路と、
前記複数の垂直信号線間の接続状態と切断状態とを切り替えるスイッチとを備えることを特徴とする固体撮像装置。
【請求項５】
光電変換した電荷を蓄積する画素がマトリックス状に配置された画素アレイ部と、
前記画素アレイ部のカラムごとにｍ（ｍは２以上の整数）本設けられ、カラム方向に（ｍ−１）個おきに前記画素に接続された垂直信号線と、
画素信号を互いに異なるゲインで前記カラムごとに検出するｍ個のカラムＡＤＣ回路とを備えることを特徴とする固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、固体撮像装置に関する。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサでは、信号読み出しの高速化を図るため、複数の垂直信号線をカラムごとに設け、複数のラインから同時に信号を読み出す方法がある。また、ライン間でゲインを異ならせ、ゲインの低いラインを低感度に用い、ゲインの高いラインを高感度に用い、低感度側が飽和している場合は、飽和画素の周辺の高感度画素で補間することで、ダイナミックレンジを拡大する方法がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−８２７６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態は、回路規模の増大を抑制しつつ、撮像処理を高速化することが可能な固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一つの実施形態によれば、画素アレイ部と、アドレス線と、垂直信号線とが設けられている。画素アレイ部は、光電変換した電荷を蓄積する画素がマトリックス状に配置されている。アドレス線は、画素アレイ部のロウごとにｍ（ｍは２以上の整数）本設けられ、前記画素をロウ方向に選択する。垂直信号線は、前記画素から読み出された画素信号をカラム方向に伝送する。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る固体撮像装置の概略構成を示すブロック図である。
【図２】図２は、図１の固体撮像装置のアドレス線の構成例を示すブロック図である。
【図３】図３は、図１の固体撮像装置の２画素分の構成例を示す回路図である。
【図４】図４（ａ）は、図２の固体撮像装置の通常読み出し時の動作を示すタイミングチャート、図４（ｂ）は、図２の固体撮像装置の高速読み出し時の動作を示すタイミングチャートである。
【図５】図５は、図２の固体撮像装置の高速読み出し時の読み出し画素を示す図である。
【図６】図６は、第２実施形態に係る固体撮像装置のアドレス線の構成例を示すブロック図である。
【図７】図７は、図６の固体撮像装置の高速読み出し時の読み出し画素を示す図である。
【図８】図８は、第３実施形態に係る固体撮像装置の垂直信号線の構成例を示すブロック図である。
【図９】図９（ａ）は、図８の固体撮像装置の通常読み出し時のスイッチの切り替え方法を示すブロック図、図９（ｂ）は、図８の固体撮像装置の高速読み出し時のスイッチの切り替え方法を示すブロック図である。
【図１０】図１０は、第４実施形態に係る固体撮像装置のアドレス線および垂直信号線の構成例を示すブロック図である。
【図１１】図１１（ａ）は、図１０の固体撮像装置の通常読み出し時の動作を示すタイミングチャート、図１１（ｂ）は、図１０の固体撮像装置の高速読み出し時の動作を示すタイミングチャートである。
【図１２】図１２は、第５実施形態に係る固体撮像装置の概略構成を示すブロック図である。
【図１３】図１３は、図１２の固体撮像装置のアドレス線の構成例を示すブロック図である。
【図１４】図１４（ａ）は、図１２の固体撮像装置のライン間でゲインを異ならせた出力画像を示す図、図１４（ｂ）は、図１４（ａ）の出力画像を合成した合成画像を示す図である。
【図１５】図１５（ａ）は、図１２の固体撮像装置のライン間でゲインを異ならせたセンサ出力を示す図、図１５（ｂ）は、図１５（ａ）のセンサ出力の合成方法を示す図である。
【図１６】図１６は、第６実施形態に係る固体撮像装置が適用されたデジタルカメラの概略構成を示すブロック図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態に係る固体撮像装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る固体撮像装置の概略構成を示すブロック図である。
図１において、この固体撮像装置には、画素アレイ部１が設けられている。画素アレイ部１には、光電変換した電荷を蓄積する画素ＰＣがロウ方向およびカラム方向にマトリックス状に配置されている。また、固体撮像装置には、各画素ＰＣの信号成分をＣＤＳにてカラムごとに検出するカラムＡＤＣ回路２、カラムＡＤＣ回路２にて検出された信号をロウ方向に転送する水平レジスタ３、読み出し対象となる画素ＰＣをカラム方向に走査する垂直レジスタ４および読み出し対象となる画素ＰＣをロウ方向に選択するアドレス線を選択制御するアドレス制御部５が設けられている。
【０００９】
図２は、図１の固体撮像装置のアドレス線の構成例を示すブロック図である。なお、図２では、画素ＰＣがロウ方向およびカラム方向に４×４のマトリックス状に配置されている例を示した。
図２において、画素アレイ部１には、２本のアドレス線ＡＬＡ、ＡＬＢがロウごとに設けられている。ここで、アドレス線ＡＬＡは、行選択信号ａｄｒＡ１〜ａｄｒＡ４をロウごとに伝送することができる。アドレス線ＡＬＢは、行選択信号ａｄｒＢ１〜ａｄｒＢ４をロウごとに伝送することができる。また、画素アレイ部１には、画素ＰＣから読み出された画素信号をカラム方向に伝送する垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ４がカラムごとに設けられている。ここで、各画素ＰＣには行選択トランジスタＴａが設けられている。そして、アドレス線ＡＬＡ、ＡＬＢは、行選択トランジスタＴａを介してロウ方向に１個おきに交互に画素ＰＣに接続されている。
【００１０】
図３は、図１の固体撮像装置の２画素分の構成例を示す回路図である。なお、図３では、ロウ方向に隣接する２個の画素ＰＣ１、ＰＣ２を例にとった。
図３において、各画素ＰＣ１、ＰＣ２には、フォトダイオードＰＤ、行選択トランジスタＴａ、増幅トランジスタＴｂ、リセットトランジスタＴｒおよび読み出しトランジスタＴｄがそれぞれ設けられている。また、増幅トランジスタＴｂとリセットトランジスタＴｒと読み出しトランジスタＴｄとの接続点には検出ノードとしてフローティングディフュージョンＦＤが形成されている。
【００１１】
そして、各画素ＰＣ１、ＰＣ２において、読み出しトランジスタＴｄのソースは、フォトダイオードＰＤに接続され、読み出しトランジスタＴｄのゲートには、読み出し信号ｒｅｄが入力される。また、リセットトランジスタＴｒのソースは、読み出しトランジスタＴｄのドレインに接続され、リセットトランジスタＴｒのゲートには、リセット信号ｒｓｔが入力され、リセットトランジスタＴｒのドレインは、電源電位ＶＤＤに接続されている。また、増幅トランジスタＴｂのゲートは、読み出しトランジスタＴｄのドレインに接続され、増幅トランジスタＴｂのドレインは、行選択トランジスタＴａのソースに接続されている。また、行選択トランジスタＴａのドレインは、電源電位ＶＤＤに接続されている。また、垂直信号線Ｖｌｉｎ１、Ｖｌｉｎ２は、定電流源ＧＡ１、ＧＡ２にそれぞれ接続され、各画素ＰＣ１、ＰＣ２から垂直信号線Ｖｌｉｎ１、Ｖｌｉｎ２に画素信号Ｖｓｉｇ１、Ｖｓｉｇ２が出力される。
【００１２】
また、画素ＰＣ１において、増幅トランジスタＴｂのソースは、垂直信号線Ｖｌｉｎ１に接続され、行選択トランジスタＴａのゲートには、アドレス線ＡＬＢを介して行選択信号ａｄｒＢ１が入力される。画素ＰＣ２において、増幅トランジスタＴｂのソースは、垂直信号線Ｖｌｉｎ２に接続され、行選択トランジスタＴａのゲートには、アドレス線ＡＬＡを介して行選択信号ａｄｒＡ１が入力される。
【００１３】
図４（ａ）は、図２の固体撮像装置の通常読み出し時の動作を示すタイミングチャート、図４（ｂ）は、図２の固体撮像装置の高速読み出し時の動作を示すタイミングチャートである。
図４（ａ）において、通常読み出しでは、アドレス制御部５を介して１個のロウごとに２本のアドレス線ＡＬＡ、ＡＬＢが同時に選択される。そして、画素ＰＣから読み出された画素信号が垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ４を介してカラムごとにカラムＡＤＣ回路２に送られる。
すなわち、行選択信号ａｄｒＡ１〜ａｄｒＡ４、ａｄｒＢ１〜ａｄｒＢ４がロウレベルの場合、行選択トランジスタＴａがオフ状態となり、垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ４に信号は出力されない。この時、読み出し信号ｒｅｄとリセット信号ｒｓｔがハイレベルになると、読み出しトランジスタＴｄがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに排出される。そして、リセットトランジスタＴｒを介して電源電位ＶＤＤに排出される。フォトダイオードＰＤに蓄積されていた電荷が電源電位ＶＤＤに排出された後、読み出し信号ｒｅｄがロウレベルになると、フォトダイオードＰＤでは、有効な信号電荷の蓄積が開始される。
【００１４】
次に、リセット信号ｒｓｔが立ち上がると、リセットトランジスタＴｒがオンし、リーク電流などで発生した余分な電荷がフローティングディフュージョンＦＤに排出される。
【００１５】
そして、垂直同期信号Ｖ_ＥＮＬが立ち上がった後、水平同期信号Ｈ_ＥＮＬに同期して行選択信号ａｄｒＡ１、ａｄｒＢ１がハイレベルになると、１行目の画素ＰＣにおいて、行選択トランジスタＴａがオンする。そして、増幅トランジスタＴｂのドレインに電源電位ＶＤＤが印加されることで、増幅トランジスタＴｂがソースフォロア動作し、フローティングディフュージョンＦＤのリセットレベルに応じた電圧が増幅トランジスタＴｂのゲートにかかる。この時、増幅トランジスタＴｂのゲートに印加された電圧に垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ４の電圧が追従し、リセットレベルの画素信号が垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ４をそれぞれ介してカラムＡＤＣ回路２に出力される。
【００１６】
そして、カラムＡＤＣ回路２において、リセットレベルの画素信号が基準電圧のレベルと一致するまでダウンカウントされることで、リセットレベルの画素信号がデジタル値に変換され保持される。
【００１７】
次に、読み出し信号ｒｅｄが立ち上がると、１行目の画素ＰＣにおいて、読み出しトランジスタＴｄがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに転送され、フローティングディフュージョンＦＤの信号レベルに応じた電圧が増幅トランジスタＴｂのゲートにかかる。この時、増幅トランジスタＴｂのゲートに印加された電圧に垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ４の電圧が追従し、信号レベルの画素信号が垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ４をそれぞれ介してカラムＡＤＣ回路２に出力される。
【００１８】
そして、カラムＡＤＣ回路２において、信号レベルの画素信号が基準電圧のレベルと一致するまで今度はアップカウントされることで、信号レベルの画素信号がデジタル値に変換される。そして、リセットレベルの画素信号と信号レベルの画素信号との差分がカラムごとに保持され、水平レジスタ３を介して出力信号Ｖｏｕｔとして出力される。
【００１９】
以下、同様に、水平同期信号Ｈ_ＥＮＬに同期して行選択信号ａｄｒＡ２〜ａｄｒＡ４、ａｄｒＢ２〜ａｄｒＢ４が順次ハイレベルになることで、２〜４行目の画素ＰＣから順次信号が読み出される。
【００２０】
図４（ｂ）において、高速読み出しでは、２個のロウごとに１本のアドレス線ＡＬＢが同時に選択される。そして、画素ＰＣから読み出された画素信号が垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ４を介してカラムごとにカラムＡＤＣ回路２に送られる。
すなわち、垂直同期信号Ｖ_ＥＮＬが立ち上がった後、水平同期信号Ｈ_ＥＮＬに同期して行選択信号ａｄｒＢ１、ａｄｒＢ２が同時にハイレベルになると、１行目および２行目の画素ＰＣにおいて、ロウ方向に１個おきに行選択トランジスタＴａがオンする。この時、１行目の画素ＰＣと２行目の画素ＰＣの間でカラムが交互に選択されるように、行選択トランジスタＴａがオンする画素ＰＣを１画素分だけずらすことができる。そして、増幅トランジスタＴｂのドレインに電源電位ＶＤＤが印加されることで、増幅トランジスタＴｂがソースフォロア動作し、フローティングディフュージョンＦＤのリセットレベルに応じた電圧が増幅トランジスタＴｂのゲートにかかる。この時、増幅トランジスタＴｂのゲートに印加された電圧に垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ４の電圧が追従し、リセットレベルの画素信号が垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ４をそれぞれ介してカラムＡＤＣ回路２に出力される。
【００２１】
そして、カラムＡＤＣ回路２において、リセットレベルの画素信号が基準電圧のレベルと一致するまでダウンカウントされることで、リセットレベルの画素信号がデジタル値に変換され保持される。
【００２２】
次に、読み出し信号ｒｅｄが立ち上がると、１行目および２行目の画素ＰＣにおいて、読み出しトランジスタＴｄがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに転送され、フローティングディフュージョンＦＤの信号レベルに応じた電圧が増幅トランジスタＴｂのゲートにかかる。そして、行選択トランジスタＴａを介してロウ方向に１個おきに増幅トランジスタＴｂのドレインに電源電位ＶＤＤが印加されることで、増幅トランジスタＴｂがソースフォロア動作する。この時、増幅トランジスタＴｂのゲートに印加された電圧に垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ４の電圧が追従し、信号レベルの画素信号が垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ４をそれぞれ介してカラムＡＤＣ回路２に出力される。
【００２３】
そして、カラムＡＤＣ回路２において、信号レベルの画素信号が基準電圧のレベルと一致するまで今度はアップカウントされることで、信号レベルの画素信号がデジタル値に変換される。そして、リセットレベルの画素信号と信号レベルの画素信号との差分がカラムごとに保持され、水平レジスタ３を介して出力信号Ｖｏｕｔとして出力される。
【００２４】
以下、同様に、水平同期信号Ｈ_ＥＮＬに同期して行選択信号ａｄｒＢ３、ａｄｒＢ４が同時にハイレベルになることで、３行目および４行目の画素ＰＣからロウ方向に１個おきに信号が読み出される。
ここで、図４（ａ）の通常読み出しでは、２行分の信号を読み出すのに水平同期信号Ｈ_ＥＮＬの２周期分の時間がかかるのに対し、図４（ｂ）の高速読み出しでは、２行分の信号を読み出すのに水平同期信号Ｈ_ＥＮＬの１周期分の時間でよく、読み出し時間を半減させることができる。また、図４（ｂ）の高速読み出しを実現する場合においても、１ライン分のカラムＡＤＣ回路２を設ければよく、２ライン分のカラムＡＤＣ回路２を設ける必要がなくなることから、回路規模の増大を抑制することができる。
【００２５】
図５は、図２の固体撮像装置の高速読み出し時の読み出し画素を示す図である。なお、図５では、画素ＰＣがロウ方向およびカラム方向に４×８のマトリックス状に配置されている例を示した。ここで、Ｈ１〜Ｈ４は１行目〜４行目をそれぞれ示し、Ｖ１〜Ｖ８は１番目〜８番目のカラムをそれぞれ示す。また、図５の黒い部分は、図４（ｂ）の高速読み出しにおいて間引かれた画素を示す。
図５において、図４（ｂ）の高速読み出しでは、市松模様に対応するように画素が間引かれる。この間引き方法では、図４（ａ）の通常読み出しに対して画角が変わらないようにすることができる。また、上下左右に隣接する画素を用いて間引かれた画素を補間することにより、解像度の低下を補償することができる。
【００２６】
なお、上述した実施形態では、画素アレイ部１のロウごとに２本のアドレス線を設け、アドレス線はロウ方向に１個おきに画素ＰＣに接続し、通常読み出し動作では１個のロウごとに１本のアドレス線を選択し、高速読み出し動作では２個のロウごとにアドレス線を１本づつ同時に選択する方法について説明した。ただし、画素アレイ部１のロウごとにｍ（ｍは２以上の整数）本のアドレス線を設け、アドレス線はロウ方向に（ｍ−１）×ｎ（ｎは正の整数）個おきに画素ＰＣに接続し、通常読み出し動作では１個のロウごとにｍ本のアドレス線を選択し、高速読み出し動作ではｍ個のロウごとにアドレス線を１本づつ同時に選択するようにしてもよい。
【００２７】
（第２実施形態）
図６は、第２実施形態に係る固体撮像装置のアドレス線の構成例を示すブロック図である。
図６において、この固体撮像装置は、図２の構成にベイヤ配列ＨＰを適用したものである。４個の画素ＰＣを１組としたベイヤ配列ＨＰをなすことができる。このベイヤ配列ＨＰでは、４個の画素ＰＣを１組とし、一方の対角方向に２個の緑色用画素Ｇｒ、Ｇｂが配置され、他方の対角方向に１個の赤色用画素Ｒと１個の青色用画素Ｂが配置される。
そして、このベイヤ配列ＨＰを適用した場合、高速読み出し時に画素ＰＣが間引かれる場合においても、ベイヤ配列ＨＰをなす４個の画素ＰＣが同時に読み出されるように構成される。
すなわち、画素アレイ部１には、２本のアドレス線ＡＬＡ、ＡＬＢがロウごとに設けられている。そして、アドレス線ＡＬＡ、ＡＬＢは、行選択トランジスタＴａを介してロウ方向に２個おきに交互に画素ＰＣに接続される。
なお、通常読み出しおよび高速読み出しにおけるタイミングチャートは、図４（ａ）および図４（ｂ）と同様である。この時、高速読み出しでは、アドレス線ＡＬＡ、ＡＬＢがロウ方向に２個おきに交互に画素ＰＣに接続されているので、ベイヤ配列ＨＰをなす４個の画素ＰＣを同時に読み出すことができる。
【００２８】
図７は、図６の固体撮像装置の高速読み出し時の読み出し画素を示す図である。なお、図７では、画素ＰＣがロウ方向およびカラム方向に８×２０のマトリックス状に配置されている例を示した。ここで、Ｈ１〜Ｈ８は１行目〜８行目をそれぞれ示し、Ｖ１〜Ｖ２０は１番目〜２０番目のカラムをそれぞれ示す。また、図７の×の部分は、高速読み出しにおいて間引かれた画素を示す。
図７において、１行目Ｈ１のカラムＶ１、Ｖ２、Ｖ５、Ｖ６、Ｖ９、Ｖ１０、Ｖ１３、Ｖ１４、Ｖ１７、Ｖ１８の画素ＰＣと、２行目Ｈ２のカラムＶ３、Ｖ４、Ｖ７、Ｖ８、Ｖ１１、Ｖ１２、Ｖ１５、Ｖ１６、Ｖ１９、Ｖ２０の画素ＰＣは、同時に読み出される。
また、１行目Ｈ１において間引かれた緑色用画素Ｇｒと赤色用画素Ｒは、１行目Ｈ１において左右の隣接する緑色用画素Ｇｒと赤色用画素Ｒとからそれぞれ補間することができる。２行目Ｈ２において間引かれた緑色用画素Ｇｂと青色用画素Ｂは、２行目Ｈ２において左右の隣接する緑色用画素Ｇｂと青色用画素Ｂとからそれぞれ補間することができる。
【００２９】
（第３実施形態）
図８は、第３実施形態に係る固体撮像装置の垂直信号線の構成例を示すブロック図である。なお、図８では、画素ＰＣがロウ方向およびカラム方向に４×４のマトリックス状に配置されている例を示した。
図８において、画素アレイ部１には、１本のアドレス線ＡＬがロウごとに設けられている。そして、アドレス線ＡＬは、行選択トランジスタＴａを介して画素ＰＣに接続されている。ここで、アドレス線ＡＬは、行選択信号ａｄｒ１〜ａｄｒ４をロウごとに伝送することができる。また、奇数番目のカラムには画素ＰＣから読み出された画素信号をカラム方向に伝送する垂直信号線ＶｌｉｎＡ、ＶｌｉｎＢが設けられ、偶数番目のカラムには画素ＰＣから読み出された画素信号をカラム方向に伝送する垂直信号線ＶｌｉｎＣが設けられている。ここで、垂直信号線ＶｌｉｎＡ、ＶｌｉｎＢはカラム方向に１個おきに交互に画素ＰＣに接続される。
【００３０】
また、この固体撮像装置には、スイッチＳＷ１、ＳＷ２が設けられている。スイッチＳＷ１は、垂直信号線ＶｌｉｎＡを介して垂直信号線ＶｌｉｎＢをカラムＡＤＣ回路２に接続した状態と、垂直信号線ＶｌｉｎＣを介して垂直信号線ＶｌｉｎＢをカラムＡＤＣ回路２に接続した状態とを切り替えることができる。スイッチＳＷ２は、垂直信号線ＶｌｉｎＣとカラムＡＤＣ回路２との間の接続状態と切断状態とを切り替えることができる。
【００３１】
図９（ａ）は、図８の固体撮像装置の通常読み出し時のスイッチの切り替え方法を示すブロック図、図９（ｂ）は、図８の固体撮像装置の高速読み出し時のスイッチの切り替え方法を示すブロック図である。
図９（ａ）において、通常読み出し時では、１ラインづつ画素ＰＣから画素信号が読み出される。そして、画素ＰＣから読み出された画素信号がカラムごとにカラムＡＤＣ回路２に送られる。
すなわち、スイッチＳＷ１が垂直信号線ＶｌｉｎＡ側に切り替えられ、垂直信号線ＶｌｉｎＢが垂直信号線ＶｌｉｎＡを介してカラムＡＤＣ回路２に接続される。また、スイッチＳＷ２がオンされ、垂直信号線ＶｌｉｎＣとカラムＡＤＣ回路２とが接続される。
そして、行選択信号ａｄｒ１が立ち上がることにより、１行目の行選択トランジスタＴａがオンする。そして、奇数番目のカラムの画素ＰＣから読み出された画素信号は垂直信号線ＶｌｉｎＡを介してカラムＡＤＣ回路２に伝送される。また、偶数番目のカラムの画素ＰＣから読み出された画素信号は垂直信号線ＶｌｉｎＣを介してカラムＡＤＣ回路２に伝送される。
次に、行選択信号ａｄｒ２が立ち上がることにより、２行目の行選択トランジスタＴａがオンする。そして、奇数番目のカラムの画素ＰＣから読み出された画素信号は垂直信号線ＶｌｉｎＡを介してカラムＡＤＣ回路２に伝送される。また、偶数番目のカラムの画素ＰＣから読み出された画素信号は垂直信号線ＶｌｉｎＣを介してカラムＡＤＣ回路２に伝送される。
図９（ｂ）において、高速読み出し時では、２ラインづつ画素ＰＣから画素信号が読み出される。そして、画素ＰＣから読み出された画素信号が１カラムおきにカラムＡＤＣ回路２に送られる。
すなわち、スイッチＳＷ１が垂直信号線ＶｌｉｎＣ側に切り替えられ、垂直信号線ＶｌｉｎＢが垂直信号線ＶｌｉｎＣを介してカラムＡＤＣ回路２に接続される。また、スイッチＳＷ２がオフされ、垂直信号線ＶｌｉｎＣとカラムＡＤＣ回路２とが切断される。
そして、行選択信号ａｄｒ１、ａｄｒ２が同時に立ち上がることにより、１行目および２行目の行選択トランジスタＴａがオンする。そして、奇数番目のカラムの奇数行目の画素ＰＣから読み出された画素信号は垂直信号線ＶｌｉｎＡを介してカラムＡＤＣ回路２に伝送される。また、奇数番目のカラムの偶数行目の画素ＰＣから読み出された画素信号は垂直信号線ＶｌｉｎＢを介してカラムＡＤＣ回路２に伝送される。この時、偶数番目のカラムの画素ＰＣは間引かれる。
これにより、高速読み出しでは、通常読み出しに比べて、読み出し時間を半減させることができる。また、高速読み出しを実現する場合においても、１ライン分のカラムＡＤＣ回路２を設ければよく、２ライン分のカラムＡＤＣ回路２を設ける必要がなくなることから、回路規模の増大を抑制することができる。また、左右に隣接する画素を用いて間引かれた画素を補間することにより、解像度の低下を補償することができる。
なお、図８の構成にベイヤ配列を適用した場合、ベイヤ配列をなす４個の画素ＰＣが同時に読み出されるように構成することができる。すなわち、図８の構成では、垂直信号線ＶｌｉｎＡ、ＶｌｉｎＢの組と、垂直信号線ＶｌｉｎＣとが１カラムおきに交互に配置されているが、ベイヤ配列では、垂直信号線ＶｌｉｎＡ、ＶｌｉｎＢの組と、垂直信号線ＶｌｉｎＣとを２カラムおきに交互に配置することができる。
【００３２】
（第４実施形態）
図１０は、第４実施形態に係る固体撮像装置のアドレス線および垂直信号線の構成例を示すブロック図である。なお、図１０では、画素ＰＣがロウ方向およびカラム方向に４×４のマトリックス状に配置されている例を示した。
図１０において、画素アレイ部１には、２本のアドレス線ＡＬＡ、ＡＬＢがロウごとに設けられている。また、画素アレイ部１には、画素ＰＣから読み出された画素信号をカラム方向に伝送する２本の垂直信号線ＶｌｉｎＡ、ＶｌｉｎＢがカラムごとに設けられている。ここで、垂直信号線ＶｌｉｎＡ、ＶｌｉｎＢはカラム方向に１個おきに交互に画素ＰＣに接続される。
また、この固体撮像装置には、２ライン分のカラムＡＤＣ回路２Ａ、２Ｂが設けられている。ここで、カラムＡＤＣ回路２Ａ、２Ｂは、互いにゲインを異ならせることができる。例えば、カラムＡＤＣ回路２ＢのゲインはカラムＡＤＣ回路２Ａの４倍に設定することができる。また、この固体撮像装置には、垂直信号線ＶｌｉｎＡ、ＶｌｉｎＢ間の接続状態と切断状態とを切り替えるスイッチＳＷ３が設けられている。
【００３３】
図１１（ａ）は、図１０の固体撮像装置の通常読み出し時の動作を示すタイミングチャート、図１１（ｂ）は、図１０の固体撮像装置の高速読み出し時の動作を示すタイミングチャートである。
図１１（ａ）において、通常読み出しでは、１個のロウごとに２本のアドレス線ＡＬＡ、ＡＬＢが同時に選択され、同一の画素ＰＣから読み出された画素信号が異なるゲインで同時に増幅される。
すなわち、スイッチＳＷ３がオンされることで、垂直信号線ＶｌｉｎＡ、ＶｌｉｎＢが互いに接続される。そして、垂直同期信号Ｖ_ＥＮＬが立ち上がった後、水平同期信号Ｈ_ＥＮＬに同期して行選択信号ａｄｒＡ１、ａｄｒＢ１が同時にハイレベルになると、１行目の画素ＰＣの行選択トランジスタＴａがオンする。そして、画素ＰＣから読み出された画素信号は垂直信号線ＶｌｉｎＡ、ＶｌｉｎＢを介してカラムＡＤＣ回路２Ａ、２Ｂに同時に伝送され、同一の画素ＰＣから読み出された画素信号が異なるゲインで同時に増幅される。
【００３４】
以下、同様に、水平同期信号Ｈ_ＥＮＬに同期して行選択信号ａｄｒＡ２〜ａｄｒＡ４、ａｄｒＢ２〜ａｄｒＢ４が順次ハイレベルになることで、２〜４行目の画素ＰＣから順次信号が読み出される。
【００３５】
図１１（ｂ）において、高速読み出しでは、２個のロウごとに１本のアドレス線ＡＬＡが同時に選択され、異なるロウの画素ＰＣから読み出された画素信号が異なるゲインで同時に増幅される。
すなわち、スイッチＳＷ３がオフされることで、垂直信号線ＶｌｉｎＡ、ＶｌｉｎＢが互いに切断される。そして、垂直同期信号Ｖ_ＥＮＬが立ち上がった後、水平同期信号Ｈ_ＥＮＬに同期して行選択信号ａｄｒＡ１、ａｄｒＡ２が同時にハイレベルになると、１行目および２行目の画素ＰＣの行選択トランジスタＴａがロウ方向に１個おきに交互に同時にオンする。そして、画素ＰＣから読み出された画素信号は垂直信号線ＶｌｉｎＡ、ＶｌｉｎＢをそれぞれ介してカラムＡＤＣ回路２Ａ、２Ｂに同時に伝送され、１行目および２行目の画素ＰＣから読み出された画素信号が異なるゲインで同時に増幅される。
【００３６】
以下、同様に、水平同期信号Ｈ_ＥＮＬに同期して行選択信号ａｄｒＡ３、ａｄｒＡ４が同時にハイレベルになることで、３行目および４行目の画素ＰＣからロウ方向に１個おきに交互に同時に信号が読み出される。
ここで、通常読み出しでは、ラインごとに互いに異なるゲインで信号を同時に出力させることができ、被写体が高速に移動している場合においても、撮像タイミングのずれを伴うことなく、ダイナミックレンジを拡大することが可能となるとともに、読み出し時間の増大を防止することができる。一方、高速読み出しにおいても、撮像タイミングのずれを伴うことなく、ダイナミックレンジを拡大することが可能となるとともに、高速読み出しでは、２行分の信号を読み出すのに水平同期信号Ｈ_ＥＮＬの１周期分の時間でよく、通常読み出しに比べて読み出し時間を半減させることができる。
なお、図１０の構成にベイヤ配列を適用した場合、ベイヤ配列をなす４個の画素ＰＣが同時に読み出されるように構成することができる。すなわち、図１０の構成では、アドレス線ＡＬＡ、ＡＬＢは、行選択トランジスタＴａを介してロウ方向に１個おきに交互に画素ＰＣに接続されるが、ベイヤ配列では、アドレス線ＡＬＡ、ＡＬＢは、行選択トランジスタＴａを介してロウ方向に２個おきに交互に画素ＰＣに接続することができる。
【００３７】
（第５実施形態）
図１２は、第５実施形態に係る固体撮像装置の概略構成を示すブロック図である。
図１２において、この固体撮像装置には、画素アレイ部１が設けられている。画素アレイ部１には、光電変換した電荷を蓄積する画素ＰＣがロウ方向およびカラム方向にマトリックス状に配置されている。また、固体撮像装置には、各画素ＰＣの信号成分をＣＤＳにてカラムごとに検出する２ライン分のカラムＡＤＣ回路２Ａ、２Ｂ、カラムＡＤＣ回路２Ａ、２Ｂにて検出された信号をロウ方向にそれぞれ転送する水平レジスタ３Ａ、３Ｂおよび読み出し対象となる画素ＰＣをカラム方向に走査する垂直レジスタ４が設けられている。なお、カラムＡＤＣ回路２Ａ、２Ｂは、互いにゲインを異ならせることができる。
【００３８】
図１３は、図１２の固体撮像装置のアドレス線の構成例を示すブロック図である。
図１３において、画素アレイ部１には、アドレス線ＡＬがロウごとに設けられている。また、画素アレイ部１には、画素ＰＣから読み出された画素信号をカラム方向に伝送する２本の垂直信号線ＶｌｉｎＡ、ＶｌｉｎＢがカラムごとに設けられている。ここで、垂直信号線ＶｌｉｎＡ、ＶｌｉｎＢはカラム方向に１個おきに交互に画素ＰＣに接続される。
【００３９】
そして、行選択信号ａｄｒ１、ａｄｒ２が同時に立ち上がると、１行目および２行目の画素ＰＣの行選択トランジスタＴａがオンする。そして、１行目および２行目の画素ＰＣから読み出された画素信号は垂直信号線ＶｌｉｎＡ、ＶｌｉｎＢをそれぞれ介してカラムＡＤＣ回路２Ａ、２Ｂに同時に伝送され、１行目および２行目の画素ＰＣから読み出された画素信号が異なるゲインで同時に増幅される。
これにより、ラインごとに互いに異なるゲインで信号を同時に出力させることができ、被写体が高速に移動している場合においても、撮像タイミングのずれを伴うことなく、ダイナミックレンジを拡大することが可能となるとともに、読み出し時間の増大を防止することができる。
【００４０】
図１４（ａ）は、図１２の固体撮像装置のライン間でゲインを異ならせた出力画像を示す図、図１４（ｂ）は、図１４（ａ）の出力画像を合成した合成画像を示す図である。
図１４（ａ）において、ダイナミックレンジを拡大する場合、ライン間でゲインを異ならせる。例えば、ラインＬ１、Ｌ３、Ｌ５、Ｌ７、Ｌ９、Ｌ１１、Ｌ１３、Ｌ１５ではゲインを１倍、ラインＬ２、Ｌ４、Ｌ６、Ｌ８、Ｌ１０、Ｌ１２、Ｌ１４ではゲインを４倍に設定する。そして、ゲインの低いラインを低感度に用い、ゲインの高いラインを高感度に用い、低感度側が飽和している場合は、図１４（ｂ）に示すように、飽和画素の周辺の高感度画素で補間することで、ダイナミックレンジを拡大することができる。
【００４１】
図１５（ａ）は、図１２の固体撮像装置のライン間でゲインを異ならせたセンサ出力を示す図、図１５（ｂ）は、図１５（ａ）のセンサ出力の合成方法を示す図である。
図１５（ａ）において、ライン間でゲインを異ならせることにより、高感度特性ｆ１の画素と、低感度特性ｆ２の画素が得られる。そして、低感度特性ｆ２の画素信号をｇ倍に増幅することで、ダイナミックレンジを拡大することができる。
【００４２】
なお、上述した第５実施形態では、画素アレイ部１のカラムごとに２本の垂直信号線を設け、カラム方向に１個おきに画素に接続し、２ライン分のカラムＡＤＣ回路を設ける方法について説明した。ただし、画素アレイ部のカラムごとにｍ（ｍは２以上の整数）本の垂直信号線を設け、カラム方向に（ｍ−１）個おきに画素に接続し、互いにゲインの異なるｍ個のカラムＡＤＣ回路を設けるようにしてもよい。
【００４３】
（第６実施形態）
図１６は、第６実施形態に係る固体撮像装置が適用されたデジタルカメラの概略構成を示すブロック図である。
図１６において、デジタルカメラ１１は、カメラモジュール１２および後段処理部１３を有する。カメラモジュール１２は、撮像光学系１４および固体撮像装置１５を有する。後段処理部１３は、イメージシグナルプロセッサ（ＩＳＰ）１６、記憶部１７及び表示部１８を有する。なお、固体撮像装置１５は、図２、図６、図８、図１０または図１３の構成を用いることができる。また、ＩＳＰ１６の少なくとも一部の構成は固体撮像装置１５とともに１チップ化するようにしてもよい。
【００４４】
撮像光学系１４は、被写体からの光を取り込み、被写体像を結像させる。固体撮像装置１５は、被写体像を撮像する。ＩＳＰ１６は、固体撮像装置１５での撮像により得られた画像信号を信号処理する。記憶部１７は、ＩＳＰ１６での信号処理を経た画像を格納する。記憶部１７は、ユーザの操作等に応じて、表示部１８へ画像信号を出力する。表示部１８は、ＩＳＰ１６あるいは記憶部１７から入力される画像信号に応じて、画像を表示する。表示部１８は、例えば、液晶ディスプレイである。なお、カメラモジュール１２は、デジタルカメラ１１以外にも、例えばカメラ付き携帯端末等の電子機器に適用するようにしてもよい。
【００４５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４６】
１  画素アレイ部、２  カラムＡＤＣ回路、３  水平レジスタ、４  垂直レジスタ、５  アドレス制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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