(57)【要約】【課題】所期のシールド効果を確保できる半導体装置を提供。【解決手段】実施の形態の半導体装置は、回路基板、封止樹脂層、シールド層、及び複数のビアを備えている。半導体素子は、回路基板上に搭載されている。封止樹脂層は、半導体素子を封止する。シールド層は、導電性を有し、回路基板との間で封止樹脂層を覆う。複数のビアは、シールド層に対して少なくとも一つが電気的に接続されていると共に、回路基板の周辺部分に沿ってそれぞれ配列されている。さらに、前記複数のビアのうち、回路基板の周辺部分の一つの辺部に配列された複数の所定のビアを、回路基板の厚さ方向から透視した場合、複数の前記所定のビアが全体的に占有する領域の当該辺部と直交する方向の幅は、個々の前記所定のビアが単体で占有する領域の当該辺部に沿った方向の幅よりも大きい。【選択図】図１０
2015115558.tif 000002
【特許請求の範囲】
【請求項１】
回路基板と、
前記回路基板上に搭載された半導体素子と、
前記半導体素子を封止する封止樹脂層と、
前記回路基板との間で前記封止樹脂層を覆う導電性のシールド層と、
前記シールド層に対して少なくとも一つが電気的に接続されていると共に、前記回路基板の周辺部分に沿ってそれぞれ配列された複数のビアと、を備え、
前記複数のビアのうち、前記回路基板の周辺部分の一つの辺部に配列された複数の所定のビアを、前記回路基板の厚さ方向から透視した場合、複数の前記所定のビアが全体的に占有する領域の当該辺部と直交する方向の幅は、個々の前記所定のビアが単体で占有する領域の当該辺部に沿った方向の幅よりも大きい、半導体装置。
【請求項２】
前記複数の所定のビアを前記回路基板の厚さ方向から透視した場合、前記複数の所定のビアのうちの少なくとも一つは、その他の所定のビアに対して、前記辺部と直交する方向にシフトさせて配置されている請求項１記載の半導体装置。
【請求項３】
前記複数の所定のビアを前記回路基板の厚さ方向から透視した場合、個々の前記所定のビアの形状は、縦横比が異なっている請求項１又は２記載の半導体装置。
【請求項４】
前記複数の所定のビアを前記回路基板の基板表面に沿った方向から透視した場合、前記所定のビア毎の前記回路基板の一方の主面側に形成された部位と、前記所定のビア毎の前記回路基板の他方の主面側に形成された部位とは、前記辺部と直交する方向に相対的にシフトして配置されている請求項１ないし３のいずれか１項に記載の半導体装置。
【請求項５】
前記回路基板は、三層以上の多層基板であり、
前記複数の所定のビアのそれぞれは、スタックビアである、
請求項４記載の半導体装置。
【請求項６】
前記複数の所定のビアは、グランド配線にそれぞれ接続されており、
前記複数の所定のビアの少なくとも一つは、前記回路基板の端面に露出し、この露出した端面を介して前記シールド層と電気的に接続されている、
請求項１ないし５のいずれか１項に記載の半導体装置。
【請求項７】
前記回路基板における前記半導体素子の非搭載面側に設けられ、前記シールド層と電気的に接続された抵抗値計測用の一方の系統のパッド部と、
前記回路基板における前記半導体素子の非搭載面側に設けられ、前記回路基板のアライメント用のマークを構成していると共に前記シールド層と電気的に接続された抵抗値計測用の他方の系統のパッド部と、
をさらに備える請求項１ないし６のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
内部からのノイズの漏洩を抑制する機能を持つ半導体装置が知られている。この種の半導体装置は、例えば、半導体装置本体の周囲を金属性のシールド層で覆い、さらに、半導体素子を実装する回路基板のグランド配線とシールド層とを接続する構造などが採用されている。
【０００３】
ここで、上述した回路基板のグランド配線とシールド層とが接続された状態での接続抵抗を低減することで、良好なシールド効果を期待できる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−３９１０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
そこで、本発明が解決しようとする課題は、所期のシールド効果を確保できる半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
実施の形態の半導体装置は、回路基板、封止樹脂層、シールド層、及び複数のビアを備えている。半導体素子は、回路基板上に搭載されている。封止樹脂層は、半導体素子を封止する。シールド層は、導電性を有し、回路基板との間で封止樹脂層を覆う。複数のビアは、シールド層に対して少なくとも一つが電気的に接続されていると共に、回路基板の周辺部分に沿ってそれぞれ配列されている。さらに、前記複数のビアのうち、回路基板の周辺部分の一つの辺部に配列された複数の所定のビアを、回路基板の厚さ方向から透視した場合、複数の前記所定のビアが全体的に占有する領域の当該辺部と直交する方向の幅は、個々の前記所定のビアが単体で占有する領域の当該辺部に沿った方向の幅よりも大きい。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体装置を示す側面図。
【図２】図１に示す半導体装置の断面図。
【図３】図１の半導体装置にシールド層が形成される前の状態を示す断面図。
【図４】図１の半導体装置が備える回路基板を概略的に示す平面図。
【図５】図４の回路基板を示す断面図。
【図６】図１に示す半導体装置の主要な製造工程を示すフローチャート。
【図７】図６に対応した製造工程を説明するための断面図。
【図８】図４の回路基板が捨て基板から分断される前の状態を概略的に示す平面図。
【図９】図４の回路基板の側面に設けられたビアの構成を示す平面図。
【図１０】図４の回路基板の側面に設けられたビアのレイアウトを示す平面図。
【図１１】図１０のＡ−Ａ断面図。
【図１２】図１０のＢ−Ｂ断面図。
【図１３】比較例のビアのレイアウトを示す平面図。
【図１４】図１３のＣ−Ｃ断面図。
【図１５】図１３のＤ−Ｄ断面図。
【図１６】第２の実施形態に係る半導体装置が備えた回路基板の側面に配置されるビアの構成を示す平面図。
【図１７】第３の実施形態に係る半導体装置が備えた回路基板の側面に配置されるビアの構成を示す平面図。
【図１８】図１７のビアの構成を示す断面図。
【図１９】第１〜第３の実施形態とは構造の異なる他の実施形態の半導体装置を概略的に示す断面図。
【図２０】図４の回路基板とは構造の異なる他の回路基板を概略的に示す図。
【図２１】第１〜第３の実施形態の半導体装置及び図１９に示す半導体装置とは構造の異なるさらにその他の実施形態の半導体装置を概略的に示す断面図。
【図２２】第１〜第３の実施形態の半導体装置、並びに図１９及び図２１に示す半導体装置とは構造の異なるさらにその他の実施形態の半導体装置を概略的に示す断面図。
【発明を実施するための形態】
【０００８】
以下、実施の形態を図面に基づき説明する。
＜第１の実施の形態＞
図１〜図３に示すように、本実施形態の半導体装置１０は、ＦＢＧＡ（Fine pitch Ball Grid Array）６に対して、導電性のシールド層７を形成したシールド機能付きの半導体パッケージである。ＦＢＧＡ６は、例えばインターポーザ基板などである回路基板２と、半田ボール３と、半導体素子（半導体チップ）４と、封止樹脂層５と、を主に備えている。
【０００９】
半導体素子４は、回路基板２の他方の主面上に搭載されている。半田ボール３は、回路基板２の一方の主面（半導体素子の非搭載面）側に設けられた外部接続端子である。封止樹脂層５は、回路基板２との間で半導体素子４を封止する。回路基板２は、電気絶縁性を有する基材２１に二層の配線層が形成されている。つまり、回路基板２の一方の主面（図２中の下面）には、第１の配線層２２が設けられている。また、回路基板２の他方の主面（図２中の上面）には、第２の配線層２３が設けられている。
【００１０】
第１及び第２の配線層２２、２３は、単層構造の導体層に限らず、それぞれ二層以上の導体層から構成されていてもよい。つまり、回路基板２は、例えば三層以上の多層基板であってもよい。また、回路基板２は、第１の配線層２２と第２の配線層２３とを層間接続するビア２４、２４Ａを有する。第１及び第２の配線層２２、２３や、ビア２４、２４Ａには、銅箔や、銀又は銅を含む導電性ペーストを用い、必要に応じて表面にニッケルめっきや金めっきなどが施されている。
【００１１】
図４は、回路基板２を概略的に示す平面図である。なお、図４は、ダイシングなどにより回路基板２と分断される捨て基板（非製品部分）１を二点鎖線（想像線）で図示している。図４、図５に示すように、ビア２４、２４Ａは、導体層２５、ランド２７、穴埋め材２６を有する。導体層２５は、回路基板２を貫通する貫通孔の内壁面に形成されている。ランド２７は、導体層２５と第１及び第２の配線層２２、２３とを電気的に接続する。
【００１２】
穴埋め材２６は、導体層２５の内側の中空部分に充填されている。穴埋め材２６は、例えば導電性樹脂などによって構成されている。穴埋め材２６は、シールド層７との密着性に優れる材料で形成することが好ましい。穴埋め材２６は、導電材料が適用されることで、シールド層７との電気的な接続面積が増大し、ビア２４Ａとシールド層７との接続抵抗値の低下を期待できる。また、ビア２４、２４Ａは、貫通孔内に例えばめっき処理により銅などの金属材料を充填したものであってもよい。なお、ビア２４に適用する穴埋め材２６は、絶縁性樹脂によって構成されていてもよい。
【００１３】
回路基板２の一方の主面側に設けられた半田ボール３は、第１の配線層２２と電気的に接続されている。また、回路基板２の他方の主面側には、信号配線やグランド配線などを含む第２の配線層２３が形成されている。さらに、回路基板２は、第１及び第２の主面側にそれぞれ形成された半田レジスト層２８、２９を有している。
【００１４】
半導体素子４は、電極パッド（図示せず）を上面に備えている。半導体素子４のこの電極パッドは、例えば金製、銀製、銅製などのボンディングワイヤ８を介して、回路基板２の第２の配線層２３と電気的に接続されている。封止樹脂層５は、ボンディングワイヤ８と共に半導体素子４を封止する。
【００１５】
導電性のシールド層７は、封止樹脂層５内の半導体素子４や回路基板２の配線層２２、２３から放射される不要電磁波（ノイズ）の漏洩を抑制するうえで、抵抗率が低い金属層で形成することが好ましく、例えば銅、銀、ニッケルなどを用いた金属層が適用される。シールド層７の厚さは、その抵抗率に基づいて設定することが好ましい。なお、シールド層７の抵抗率を厚さで割ったシート抵抗値が例えば０．５Ω以下となるように、シールド層７の厚さを設定することが望ましい。
【００１６】
半導体素子４などから放射される不要電磁波は、封止樹脂層５を覆うシールド層７により遮断されるため、外部への漏洩が抑制される。不要電磁波は、回路基板２の側面からも漏洩するおそれがある。そこで、半導体装置１０は、図２〜図５に示すように、矩形状の回路基板２の各端面（各側面）に露出する複数のビア２４Ａが配置されている。ビア２４Ａは、配線層２２、２３の一部を構成するグランド配線２２Ａ、２３Ａと接続されている。ビア２４Ａは、捨て基板１に対して切断（分断）された切断面Ｃを有し、この切断面Ｃが回路基板２の側面に露出するように配置されている。
【００１７】
グランド配線２２Ａ、２３Ａは、ビア２４Ａと接続されるように、回路基板２の側面（ビア２４Ａよりも回路基板２の内側）に配置されている。シールド層７は、ビア２４Ａの切断面Ｃと電気的に接続されている。シールド層７とビア２４Ａとは、ビア２４Ａの切断面Ｃを介して接続されているため、互いの接続状態が密接になり、接続抵抗を低下させることが可能となる。
【００１８】
ビア２４Ａの切断面Ｃは、導体層２５の切断面と導電性の穴埋め材２６の切断面とを含んでいることが好ましい。シールド層７とビア２４Ａの切断面Ｃとの接触面積を増大させることで、シールド層７とビア２４Ａとをより密接させた状態で接続できる。
【００１９】
このような半導体装置１０は、例えば以下のようにして作製される。まず、図６、図７（ａ）に示すように、封止樹脂層５で一括封止した複数のＦＢＧＡ６を作製する（Ｓ１）。次に、回路基板２の第１の主面側に半田ボール３を一括して搭載する（Ｓ２）。続いて、図６、図７（ｂ）に示すように、ダイシングによって捨て基板１との分断を行い、ＦＢＧＡ６を個片化する（Ｓ３）。ダイシングは、回路基板２の側面に配置されたビア２４Ａを、回路基板２の厚さ方向に沿って切断するように実施される。ビア２４Ａの切断面Ｃは、このダイシングによって形成される。
【００２０】
次いで、図６、図７（ｃ）に示すように、個片化されたＦＢＧＡ６をそれぞれ覆うようにシールド層７を形成する（Ｓ４）。シールド層７は、例えば転写法、スクリーン印刷法、スプレー塗布法、ジェットディスペンス法、インクジェット法、エアロゾル法などで導電性ペーストを塗布することにより形成される。導電性ペーストは、例えば銀や銅と樹脂とを主成分として含むものであり、抵抗率が低いものが望ましい。
【００２１】
また、シールド層７は、無電解めっき法や電解めっき法で銅やニッケルなどを成膜する成膜方法や、例えば逆スパッタ法により前処理（表面をエッチング）した後、通常のスパッタ法により銅及びステンレスの二層膜を成膜する成膜方法、などを適用して形成されてもよい。このようなシールド層７は、封止樹脂層５及び回路基板２の側面（端面）を覆うように形成される。
【００２２】
さらに、必要に応じて、耐食性や耐マイグレーション性に優れる保護層を、シールド層７を覆うように形成してもよい。保護層の材料には、例えばポリイミド樹脂などが用いられる。最終的に、シールド層７（及び上記保護層など）を焼成して硬化させることによって、半導体装置１０が作製される。なお、半導体装置１０は、必要に応じて印字される。印字は、レーザによる印字や転写法などにより実施される。
【００２３】
次に、本実施形態に係る半導体装置１０の上記した複数のビア２４Ａ（ビア２４Ｂ、２４Ｃ、２４Ｄ、２４Ｅ）の特徴的構成について図８〜図１５に基づき詳述する。半導体装置１０の製造過程において、図８に示すように、複数（図８の例では３２個）の回路基板２と捨て基板（非製品部分）１とは一体的に構成されている。回路基板２は、ダイシング工程において捨て基板１と分断される。
【００２４】
図８、図１０に示すように、分断前の複数のビア２４Ａ（図１０中では、ビア２４Ｂ、２４Ｃ、２４Ｄ、２４Ｅ）は、シールド層７に対して少なくとも一つ（少なくともいずれか）が電気的に接続されていると共に、回路基板２の周辺部分（捨て基板１と回路基板２との境界部分）Ｆに沿ってそれぞれ配列されている。図９に示すように、ビア２４Ａは、例えば直径Ｅが７５μｍで形成されている。正方形状のランド２７は、一辺Ｌ１が例えば２３０μｍで形成されている。
【００２５】
ここで、図１０〜図１２に示すように、複数のビア２４Ａのうち、回路基板２の周辺部分の一つの辺部２Ａに配列（捨て基板１と回路基板２の一つの辺部２Ａとの境界部分Ｆに配列）された複数の所定のビア２４Ｂ、２４Ｃ、２４Ｄ、２４Ｅを、回路基板２の厚さ方向（図１１、図１２中のＺ方向）から透視した場合、複数の所定のビア２４Ｂ、２４Ｃ、２４Ｄ、２４Ｅが全体的に占有する領域の当該辺部２Ａと直交する方向（図１０中のＹ方向）の幅Ｗ１は、個々の所定のビア２４Ｂ、２４Ｃ、２４Ｄ、２４Ｅが単体で占有する領域の当該辺部２Ａに沿った方向（図１０中のＸ方向）の幅Ｗ２よりも、大きくなるように構成されている。
【００２６】
つまり、図１０に示すように、複数の所定のビア２４Ｂ、２４Ｃ、２４Ｄ、２４Ｅを回路基板２の厚さ方向から透視した場合、複数の所定のビア２４Ｂ、２４Ｃ、２４Ｄ、２４Ｅのうちの少なくとも一つは、その他の所定のビアに対して、辺部２Ａと直交する方向（図１０中のＹ方向）に意図的にシフト（オフセット）させて配置されている。また、複数の所定のビア２４Ｂ、２４Ｃ、２４Ｄ、２４Ｅ（ビア２４Ａ）は、図２に示したように、グランド配線２２Ａ、２３Ａにそれぞれ接続されている。また、前記複数の所定のビア２４Ｂ、２４Ｃ、２４Ｄ、２４Ｅの少なくとも一つは、回路基板２の端面に露出し、この露出した端面を介してシールド層７と電気的に接続されている。
【００２７】
詳述すると、図１０に示すように、ビア２４Ｂ、２４Ｅは、辺部２Ａと直交する方向（図１０中のＹ方向）において、設計値どおりの理想的な外形加工位置（設計値からのシフト量０ｕｍ）Ｐに、当該ビア２４Ｂ、２４Ｅ本体の中心が重なるように配置されている。また、ビア２４Ｃは、辺部２Ａと直交する方向において、当該ビア２４Ｃ本体の中心を、第１の方向（図１０の上側方向）にその半径分（例えば３７．５ｕｍ）シフトさせた位置に配置されている。さらに、ビア２４Ｄは、辺部２Ａと直交する方向において、当該ビア２４Ｄ本体の中心を、第１の方向とは逆の第２の方向（図１０の下側方向）にその半径分（例えば３７．５ｕｍ）シフトさせた外形加工位置Ｑに配置されている。
【００２８】
これにより、ダイシングによって捨て基板１と分断される回路基板２は、実際の外形加工位置が、ビア本体の半径分、上記第１又は第２の方向にシフトしたとしても、図１１、図１２に示すように、所定のビア２４Ｂ、２４Ｃ、２４Ｄ、２４Ｅのうちの、いずれかのビアの切断面Ｃ（側面）が露出することになる。したがって、シールド層７とビアの切断面Ｃとの所望の接続面積が確保される。これによって、グランド配線と接続されるシールド層７の抵抗値のばらつきを、設計的に許容できる範囲内に収めることができ、所期のシールド効果を得ることができる。
【００２９】
本実施形態の半導体装置１０は、図１０に例示したように、設計値どおりの位置に配置したビア２４Ｂ（又はビア２４Ｅ）と、第１の方向にシフトさせたビア２４Ｃと、第２の方向にシフトさせたビア２４Ｄと、の３パターンのビアを１サイクルとし、このサイクルで境界部分Ｆ（回路基板２の辺部）に沿って、当該３パターンのビアが、ピッチＬ２（例えば１０００μｍのピッチ）にて繰り返し配置される。ビアの上述したシフト量は、ダイシングによる回路基板２の外形加工精度のばらつきを考慮して決定される。
【００３０】
ここで、第１及び第２の方向にそれぞれシフトさせる量を２段階としてもよい。すなわち、第１の方向に、第１の量シフトさせたビアと、第２の量シフトさせたビアと、第２の方向に、第１の量シフトさせたビアと、第２の量シフトさせたビアと、設計値どおりの位置に配置したビアと、の５パターンのビアを１サイクルとし、このサイクルで当該５パターンのビアを繰り返し配置してもよい。また、シフト量をさらに細分化した７パターン以上の多数のビアを繰り返し配置してもよい。
【００３１】
一方、比較例の半導体装置は、図１３〜図１５に示すように、所定のビア２４Ｂ、２４Ｃ、２４Ｄ、２４Ｅの全てが、境界部分Ｆ（回路基板２の辺部）に沿って直線的に配列されている。この場合、ダイシングによる回路基板２の外形加工精度が、例えば±５０ｕｍであって、設計値どおりの外形加工位置Ｐから例えば３７．５ｕｍシフトした外形加工位置Ｑで、回路基板２が実際に分断された際には、図１５に示すように、ビア２４Ｂ、２４Ｃ、２４Ｄ、２４Ｅのいずれの切断面Ｃもほとんど露出しなくなる。また、実際には、回路基板２の外形加工精度のばらつき以外にも、ビア径の精度のばらつきなども加味する必要がある。したがって、比較例の半導体装置は、シールド層とビアとの接続抵抗が大きくなり、シールド効果の低下が懸念される。
【００３２】
これに対して、本実施形態の半導体装置１０は、図１０に示すように、設計値どおりの外形加工位置Ｐにビア２４Ｂ、２４Ｅを配置する一方で、ビア２４Ｃを第１の方向（図１０の上側方向）にシフトさせ、さらにビア２４Ｄを第２の方向（図１０の下側方向）にシフトさせて外形加工位置Ｑに配置したことで、ダイシングによる回路基板２の実際の外形加工位置が、設計値どおりの外形加工位置Ｐから、第１又は第２の方向にシフトした場合でも、図１１、図１２に示すように、いずれかのビアの切断面Ｃを大きく露出させることができる。したがって、本実施形態の半導体装置１０によれば、シールド層７とビアとの接続が密接になることで、接触抵抗のばらつきを抑えることができ、これにより、シールド層７による所期のシールド効果を確保することができる。
【００３３】
＜第２の実施の形態＞
次に、第２の実施形態を図１６に基づき説明する。なお、図１６において、図１０に示した第１の実施形態中の構成要素と同一の構成要素については、同一の符号を付与し重複する説明を省略する。
【００３４】
第２の実施形態の半導体装置は、第１の実施形態の半導体装置１０が備えていた図１０に示す所定のビア２４Ｂ、２４Ｃ、２４Ｄ、２４Ｅに代えて、図１６に示すように、所定のビア２４Ｆ、２４Ｇを備えている。図１６に示すように、本実施形態の半導体装置に設けられた複数のビアのうち、回路基板２の周辺部分の一つの辺部２Ａ（捨て基板１と回路基板２の一つの辺部２Ａとの境界部分Ｆ）に配列された複数の所定のビア２４Ｆ、２４Ｇを、回路基板２の厚さ方向から透視した（見た）場合、複数の所定のビア２４Ｆ、２４Ｇが全体的に占有する領域の当該辺部２Ａと直交する方向（図１６中のＹ方向）の幅Ｗ３は、個々の所定のビア２４Ｆ、２４Ｇが単体で占有する領域の当該辺部２Ａに沿った方向（図１６中のＸ方向）の幅Ｗ４よりも、大きくなるように構成されている。
【００３５】
すなわち、第２の実施形態の半導体装置では、ビア２４Ｆ、２４Ｇを回路基板２の厚さ方向（平面方向）から見た場合、ビア２４Ｆ、２４Ｇの形状は、縦横比が異なっている。具体的には、ビア２４Ｆ、２４Ｇは、楕円形に形成されている。楕円形のビア２４Ｆ、２４Ｇは、その長軸を、回路基板２の辺部２Ａと直交する方向（図１６中のＹ方向）に向けて配置されている。楕円形のビア２４Ｆ、２４Ｇは、レーザ加工やフォトリソグラフィ加工によって、成形することが可能である。
【００３６】
したがって、第２の実施形態の半導体装置によれば、ダイシングによる回路基板２の外形加工位置（ビアの切断位置）のばらつきを、ビア２４Ｆ、２４Ｇの楕円形状によって吸収することが可能なので、シールド層７とビア２４Ｆ、２４Ｇとの接続抵抗のばらつきを抑えることができ、所望のシールド効果を得ることができる。
【００３７】
なお、このような楕円形のビア２４Ｆ、２４Ｇの長軸を、回路基板２の辺部２Ａと直交する方向（図１６中のＹ方向）に対して傾けて配置してもよい。この場合、ビア２４Ｆ、２４Ｇの切断面の面積を増大させることが可能なので、ビア２４Ｆ、２４Ｇの切断面と接続されるシールド層７による良好なシールド効果を期待できる。また、楕円形のビア２４Ｆ、２４Ｇの少なくとも一方を、図１０に例示したように、辺部２Ａと直交する第１の方向（図１６の上側方向）や、第１の方向とは相異なる第２の方向（図１６の下側方向）にシフトさせて配置してもよい。
【００３８】
＜第３の実施の形態＞
次に、第３の実施形態を図１７、図１８に基づき説明する。なお、図１７、図１８において、図１０に示した第１の実施形態中の構成要素と同一の構成要素については、同一の符号を付与し重複する説明を省略する。
【００３９】
第３の実施形態の半導体装置は、第１の実施形態の半導体装置１０が備えていた図１０に示す所定のビア２４Ｂ、２４Ｃ、２４Ｄ、２４Ｅに代えて、図１７、図１８に示すように、所定のビア２４Ｈ、２４Ｊを備えている。図１７に示すように、本実施形態の半導体装置に設けられた複数のビアのうち、回路基板２の周辺部分の一つの辺部２Ａ（捨て基板１と回路基板２の一つの辺部２Ａとの境界部分Ｆ）に配列された複数の所定のビア２４Ｈ、２４Ｊを、回路基板２の厚さ方向（図１８中のＺ方向）から透視した場合、複数の所定のビア２４Ｈ、２４Ｊが全体的に占有する領域の当該辺部２Ａと直交する方向（図１７中のＹ方向）の幅Ｗ５は、個々の所定のビア２４Ｈ、２４Ｊが単体で占有する領域の当該辺部２Ａに沿った方向（図１７中のＸ方向）の幅Ｗ６よりも、大きくなるように構成されている。
【００４０】
ここで、本実施形態の半導体装置の回路基板２は、三層構造の多層基板である。また、複数の所定のビア２４Ｈ、２４Ｊのそれぞれは、スタックビアで構成されている。つまり、第３の実施形態の半導体装置では、複数の所定のビア２４Ｈ、２４Ｊを回路基板２の基板表面に沿った方向（図１７中のＸ方向）から透視した場合、所定のビア２４Ｈ、２４Ｊ毎の回路基板２の一方の主面（図１８中の上面）側に形成された部位（上面から１層目と２層目とをつなぐビア要素）４１と、所定のビア２４Ｈ、２４Ｊ毎の回路基板２の他方の主面（図１８中の下面）側に形成された部位（上面から２層目と３層目とをつなぐビア要素）４２とは、回路基板２の辺部２Ａと直交する方向（図１７、図１８中のＹ方向）に相対的にシフトして配置されている。
【００４１】
したがって、第３の実施形態の半導体装置によれば、図１７、図１８に示すように、ダイシングによる回路基板２の外形加工位置（ビアの切断位置）のばらつきを、ビア（スタックビア）２４Ｈ、２４Ｊの上記構造によって吸収することが可能なので、シールド層７とビア２４Ｈ、２４Ｊとの接触抵抗のばらつきを抑制することができ、所期のシールド効果を確保することができる。なお、図１８では、３層構造の回路基板２を例示しているが、４層以上の多層構造を有する回路基板を適用した場合でも、同様のシールド効果を得ることができる。
【００４２】
なお、設計どおりの外形加工位置（ビアの切断位置）Ｐから、ビア（スタックビア）２４Ｈ、２４Ｊの部位（ビア要素）４１を、既述した第１の方向（図１８中の右方向）にシフトさせた例を示したが、これに代えて、ビア２４Ｈ、２４Ｊの部位（ビア要素）４１を、第２の方向（図１８中の左方向）にシフトさせた構造を適用してもよい。また、図１７、図１８に示したビア（スタックビア）２４Ｈ、２４Ｊの少なくとも一方を、図１０に例示したように、辺部２Ａと直交する第１の方向（図１７の左側方向）や、第１の方向とは相異なる第２の方向（図１７の右側方向）にシフトさせて配置してもよい。さらに、このようなビア（スタックビア）２４Ｈ、２４Ｊを、第２の実施形態のように楕円形状にしてもよい。
【００４３】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施することが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形例は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００４４】
例えば、上述した実施形態では、半導体素子４を回路基板２にワイヤボンディングで接続した例を示したが、図１９示すように、半導体素子４を回路基板２にフリップチップ接続した実施形態の半導体装置６０を構成することも可能である。
【００４５】
また、例えば、図２０は、図４に例示した回路基板２とは、ビア２４Ａを含む配線パターンの構造が一部異なる回路基板５２を、一方の主面（半導体素子の非搭載面）側からみた概略図である。この回路基板５２は、図１０〜図１２、図１６〜図１８に例示した第１の実施形態のビア２４Ｂ、２４Ｃ、２４Ｄ、２４Ｅの構造、第２の実施形態のビア２４Ｆ、２４Ｇの構造、第３の実施形態のビア２４Ｈ、２４Ｊの構造を少なくとも一つ含んでいる。図２０に示すように、回路基板５２の側面に配置される複数のビア２４Ａは、当該回路基板５２上に配線された複数の配線パターンの位置にそれぞれ対応させるようにしてレイアウトされている。このような回路基板５２を適用した実施形態の半導体装置を構成することも可能である。
【００４６】
また、上記したように、半導体装置に適用されるこの回路基板５２は、図２０に示すように、シールド層７と電気的に接続される抵抗値計測用の一方の系統のパッド部５３を、半導体素子４の非搭載面側に備えている。また、回路基板５２は、シールド層７と電気的に接続される抵抗値計測用の他方の系統のパッド部５４を、半導体素子４の非搭載面側に備えている。さらに、このパッド部５４は、回路基板５２のアライメント用のインデックスマークを兼用している。
【００４７】
つまり、回路基板５２を備える半導体装置は、パッド部５４を利用して回路基板５２のアライメント（基板の向きの識別）を行えると共に、一方の系統のパッド部５３と他方の系統のパッド部５４とにシールドテスト用の一対のチェッカピンなどを接触させて、シールド層７を含む抵抗値（シールド効果）を計測することが可能となる。
【００４８】
さらに、図２１は、図２に例示した半導体装置１０とは構成が一部異なる他の実施形態の半導体装置７０を概略的に示す図である。図２１（ａ）は半導体装置７０を概略的に示す平面図、図２１（ｂ）は図２１（ａ）のＥ−Ｅ断面を概略的に示す断面図である。なお、図２１（ａ）では封止樹脂層５及びシールド層７を、図２１（ｂ）では封止樹脂層５を透視した状態を示している。この半導体装置７０は、図２１に示すように、前述した構成を有する図２０に示した回路基板５２（又は第１〜第３の実施形態の回路基板２）を備えていることに加え、さらに、ＮＡＮＤ型のフラッシュメモリチップ７５及びコントローラチップ７４を半導体素子として備えている。半導体装置７０は、８個のフラッシュメモリチップ７５を回路基板５２上に順次積層した状態で搭載している。
【００４９】
コントローラチップ７４は、個々のフラッシュメモリチップ７５の動作を統括的に制御する。多数のフラッシュメモリチップ７５を積層した状態で備える半導体装置７０では、記憶容量の大容量化に加え小型化が実現される。なお、図２１では、フラッシュメモリチップ７５を８個積層した構成を例示したが、フラッシュメモリチップ７５を、１６個、４個又は２個、積層した状態の半導体装置を構成してもよい。
【００５０】
また、図２２は、図２、図１９、図２１に例示した半導体装置１０、６０、７０とは構成が異なるさらにその他の実施形態の半導体装置８０を示す断面図である。この半導体装置８０は、半導体装置７０のワイヤボンディング接続に代えて、図２２に示すように、ＴＳＶ（Through-Silicon Via／シリコン貫通電極）８９を適用して、半導体素子としてのＮＡＮＤ型のフラッシュメモリチップ７５及びＩ／Ｆチップ（インターフェースチップ）９１を、上述した回路基板５２（又は第１〜第３の実施形態の回路基板２）に層間接続している。ＩＦチップ９１は、フラッシュメモリチップ７５と外部デバイスとの間でデータ通信を行わせるためのインターフェース回路を備えている。
【００５１】
また、半導体装置８０は、図２２に示すように、支持基板７１、接着剤層８８、スペーサ７２、アンダーフィル樹脂層７３、７８、９８、バンプ電極７７、９０、９３、内部接続用電極９２、再配線層９５、内部接続端子８５などをさらに備えている。上記したＴＳＶ８９は、バンプ電極９０を介して、それぞれ隣接するフラッシュメモリチップ７５間を電気的に接続する。このような構造の半導体装置８０によれば、記憶容量の大容量化に加え、図２１に示した半導体装置７０と比べてさらなる小型化を図ることができる。
【符号の説明】
【００５２】
１…捨て基板、２，５２…回路基板、４…半導体素子、５…封止樹脂層、７…シールド層、１０，６０，７０，８０…半導体装置、２４，２４Ａ，２４Ｂ，２４Ｃ，２４Ｄ，２４Ｅ，２４Ｆ，２４Ｇ，２４Ｈ，２４Ｊ…ビア、２Ａ…回路基板の辺部、２２Ａ，２３Ａ…グランド配線、５３，５４…パッド部、７４…コントローラチップ、７５…フラッシュメモリチップ、９１…Ｉ／Ｆチップ、Ｃ…ビアの切断面、Ｆ…境界部分、Ｗ１〜Ｗ６…幅。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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