(57)【要約】【課題】スイッチング電源装置の入出力電圧の変動に加えてインダクタンス値の製造バラツキに対応して、サブハーモニック発振を抑制できるスロープ補償回路を提供する。【解決手段】入力電圧ＶＩＮを、スイッチング素子Ｍ１とインダクタ素子１５を介して、所定の出力電圧ＶＯＵＴに変換して出力するように、スイッチング素子Ｍ１のオン／オフ制御を行うスイッチングレギュレータ１のためのスロープ補償回路１０である。スイッチング素子Ｍ１のオン／オフ制御に対してスロープ補償を行うスロープ補償回路１０であり、入力電圧ＶＩＮを検出する入力電圧検出回路１１と、出力電圧ＶＯＵＴを検出する出力電圧検出回路１２を備える。スロープ補償回路１０は、入力電圧ＶＩＮと出力電圧ＶＯＵＴとインダクタ素子１５のインダクタンス値Ｌ１とに対応して、スロープ補償量に対応する充電電圧Ｖ９を決定し、充電電圧Ｖ９を用いてスロープ補償を行う。【選択図】図１
2015119550.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧を、スイッチング素子とインダクタ素子を介して、所定の出力電圧に変換して出力するように、前記スイッチング素子のオン／オフ制御を行うスイッチング電源装置のためのスロープ補償回路であり、前記スイッチング素子のオン／オフ制御に対してスロープ補償を行うスロープ補償回路であって、
前記入力電圧を検出する入力電圧検出回路と、
前記出力電圧を検出する出力電圧検出回路を備え、
前記スロープ補償回路は、前記入力電圧と前記出力電圧と前記インダクタ素子のインダクタンス値とに対応してスロープ補償量を決定し、前記スロープ補償量を用いてスロープ補償を行うことを特徴とするスロープ補償回路。
【請求項２】
前記スロープ補償回路は、前記入力電圧検出回路及び前記出力電圧検出回路に接続されるキャパシタを備え、
前記出力電圧検出回路は、前記出力電圧と前記インダクタンス値に対応する電流を前記キャパシタに流して充電し、前記入力電圧検出回路は、前記入力電圧と前記インダクタンス値に対応する電流を前記キャパシタから引き出して放電することで、前記キャパシタの充電電圧を発生させ、これにより、前記スロープ補償回路は前記充電電圧に基づいてスロープ補償量を決定することを特徴とする請求項１に記載のスロープ補償回路。
【請求項３】
前記スロープ補償回路は、前記インダクタ素子に流れるインダクタ電流を検出して、検出したインダクタ電流に対応する検出電圧を生成する電流検出回路をさらに備え、前記充電電圧と前記検出電圧とを加算して、加算結果のスロープ補償電圧に基づいてスロープ補償を行うことを特徴とする請求項２に記載のスロープ補償回路。
【請求項４】
前記スロープ補償回路は、前記インダクタ素子に流れるインダクタ電流を検出して、検出したインダクタ電流に対応する検出電圧を生成する電流検出回路をさらに備え、前記充電電圧及び前記検出電圧をそれぞれ第１及び第２の変換電流に変換し、前記第１及び第２の変換電流を加算して、加算結果の電流をスロープ補償電圧に変換し、前記スロープ補償電圧に基づいてスロープ補償を行うことを特徴とする請求項２に記載のスロープ補償回路。
【請求項５】
前記入力電圧検出回路は、
前記入力電圧を、前記入力電圧に対応する第１の電流に変換する第１の電圧電流変換回路と、
前記第１の電流に対応する第２の電流を生成して出力する第１のカレントミラー回路と、
前記第２の電流に対応する第３の電流を前記キャパシタから引き出す第２のカレントミラー回路と
を備えることを特徴とする請求項１〜４のうちのいずれか１つに記載のスロープ補償回路。
【請求項６】
前記第１の電圧電流変換回路は、互いに接続されかつ前記第１の電流を流す複数の第１の出力抵抗を備え、
前記第１のカレントミラー回路は、
前記第１の電流を流す第１の入力側トランジスタと、
前記第２の電流を流す複数の第１の出力側トランジスタとを備え、
前記第１の電圧電流変換回路に設けられ、前記複数の第１の出力抵抗のうちの少なくとも１つに並列に接続されかつ基板上でトリミング可能であってトリミングにより前記第１の電流を変化させる第１のヒューズと、
前記第１のカレントミラー回路に設けられ、前記複数の第１の出力側トランジスタのうちの少なくとも１つに直列に接続されかつ基板上でトリミング可能であってトリミングにより前記第２の電流を変化させる第２のヒューズとのうちの少なくとも１つを備えることを特徴とする請求項５に記載のスロープ補償回路。
【請求項７】
前記出力電圧検出回路は、
前記出力電圧を、前記出力電圧に対応する第４の電流に変換する第２の電圧電流変換回路と、
前記第４の電流に対応する第５の電流を生成して前記キャパシタに流す第３のカレントミラー回路と
を備えることを特徴とする請求項１〜６のうちのいずれか１つに記載のスロープ補償回路。
【請求項８】
前記第２の電圧電流変換回路は、互いに接続されかつ前記第４の電流を流す複数の第２の出力抵抗を備え、
前記第３のカレントミラー回路は、
前記第４の電流を流す第２の入力側トランジスタと、
前記第５の電流を流す第２の出力側トランジスタとを備え、
前記第２の電圧電流変換回路に設けられ、前記複数の第２の出力抵抗のうちの少なくとも１つに並列に接続されかつ基板上でトリミング可能であってトリミングにより前記第４の電流を変化させる第３のヒューズと、
前記第３のカレントミラー回路に設けられ、前記複数の第２の出力側トランジスタのうちの少なくとも１つに直列に接続されかつ基板上でトリミング可能であってトリミングにより前記第５の電流を変化させる第４のヒューズのうちの少なくとも１つを備えることを特徴とする請求項７に記載のスロープ補償回路。
【請求項９】
入力電圧をオン／オフするスイッチング素子と、
前記スイッチング素子に接続される一端を有するインダクタ素子と、
請求項１〜８のうちのいずれか１つに記載のスロープ補償回路とを備えるスイッチング電源装置であって、
前記スイッチング電源装置は、前記入力電圧を、前記スロープ補償回路によりスロープ補償された前記スイッチング素子のオン／オフ制御を行うことによって、前記出力電圧に変換して、前記インダクタンス素子及び出力端子を介して出力することを特徴とするスイッチング電源装置。
【請求項１０】
前記スイッチング電源装置は、前記インダクタ素子の他端に接続される測定用端子をさらに備え、
前記測定用端子と前記出力端子とにインダクタンス測定装置を接続することにより、前記インダクタ素子のインダクタンス値を測定することを特徴とする請求項９に記載のスイッチング電源装置。
【請求項１１】
前記スイッチング電源装置は、
前記インダクタ素子のインダクタンス値を測定するときに、前記インダクタ素子の一端から前記出力電圧検出回路への接続を遮断するスイッチをさらに備えることを特徴とする請求項１０に記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング電源装置のスロープ補償回路、及び当該スロープ補償回路を備えるスイッチング電源装置に関する。
【背景技術】
【０００２】
従来、スイッチング電源装置には、電流モード制御方式によって制御されるスイッチングレギュレータが広く用いられている。電流モード制御方式のスイッチングレギュレータにおいては、ＰＷＭ制御のオンデューティが５０％を越えると、スイッチング周波数の整数倍の周期で発振するというサブハーモニック発振を起こし、そのため制御不能に陥る問題が知られている。これに対し、通常、ＰＷＭ制御にスロープ補償を行うことにより、サブハーモニック発振の発生防止が図られている。
【０００３】
特許文献１は、スイッチングレギュレータのスロープ補償回路に関する技術を開示する。電流モード制御方式のスイッチングレギュレータでは、サブハーモニック発振を防止するために適切な量のスロープ補償を行う必要がある。ここで、通常の電流モードスイッチングレギュレータでは入力電圧及び出力電圧が変化する場合、これに伴ってインダクタに流れる電流も変化するが、スロープ補償回路から出力されるスロープ補償量は一定のため、スロープ補償量が適切でなくなる問題がある。この問題に対し、特許文献１では、入力／出力電圧から適切なスロープ補償値を演算し、この演算結果に比例してスロープ補償回路の出力を変化させることで、入力／出力電圧が変化しても常に適切なスロープ補償量を保っている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記のような従来技術においては、スロープ補償量は入力電圧と出力電圧の変動に対応し得るが、インダクタンス値の変化には対応していない。インダクタがＤＣ／ＤＣ制御ＩＣとは別に実装される場合、インダクタンス値は使用者側で決められる一方、ＤＣ／ＤＣ制御ＩＣ内部に実装される場合、インダクタには製造バラツキがありインダクタンス値もばらつく。そのため、使用可能なインダクタンス値の範囲と製造バラツキを考慮すると、インダクタに対して制御回路内部で補正をおこなうことは困難であった。
【０００５】
本発明の目的は、入出力電圧の変動に加えてインダクタンス値の製造バラツキに対応して、サブハーモニック発振のような低調波発振の発生を抑制できるスロープ補償回路を提供することにある。
【課題を解決するための手段】
【０００６】
本発明に係るスロープ補償回路は、入力電圧を、スイッチング素子とインダクタ素子を介して、所定の出力電圧に変換して出力するように、スイッチング素子のオン／オフ制御を行うスイッチング電源装置のためのスロープ補償回路である。スイッチング素子のオン／オフ制御に対してスロープ補償を行うスロープ補償回路であって、入力電圧を検出する入力電圧検出回路と、出力電圧を検出する出力電圧検出回路を備える。スロープ補償回路は、入力電圧と出力電圧とインダクタ素子のインダクタンス値とに対応してスロープ補償量を決定し、スロープ補償量を用いてスロープ補償を行う。
【発明の効果】
【０００７】
本発明に係るスロープ補償回路によれば、スイッチング電源装置の入出力電圧の変動に加えてインダクタンス値の製造バラツキに対応して、サブハーモニック発振のような低調波発振の発生を抑制できる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施形態に係るスイッチングレギュレータ１の構成を示す回路図である。
【図２】図１のスロープ補償回路１０の構成を示す回路図である。
【図３】図２の入力電圧検出回路１１の構成を示す回路図である。
【図４】図２の出力電圧検出回路１２の構成を示す回路図である。
【図５】図１のスイッチングレギュレータ１の動作を示すタイミングチャートである。
【図６】本発明の第２の実施形態に係るスイッチングレギュレータ１Ａの構成を示す回路図である。
【図７】図６のスロープ補償回路１０Ａの構成を示す回路図である。
【図８】本発明の第３の実施形態に係るスイッチングレギュレータ１Ｂの一部の構成を示す回路図である。
【図９】本発明の第３の実施形態に係るスイッチングレギュレータ１Ｃの変形例の一部の構成を示す回路図である。
【発明を実施するための形態】
【０００９】
第１の実施形態．
図１は、本発明の第１の実施形態に係るスイッチングレギュレータ１の構成を示す回路図である。
【００１０】
図１において、スイッチングレギュレータ１は、例えばＩＣで構成され、分圧回路２と、誤差増幅器３と、ＰＷＭコンパレータ４と、ラッチ回路５と、クロック回路６と、ドライバ回路７とを備える。スイッチングレギュレータ１は更に、二つのスイッチング素子Ｍ１，Ｍ２と、入力端子Ｔ１、出力端子Ｔ２、端子Ｔ３と、スロープ補償回路１０と、基準電源１４と、インダクタ素子１５とを備える。
【００１１】
図１のスイッチングレギュレータ１は、降圧型でピーク電流制御方式のスイッチングレギュレータである。スイッチングレギュレータ１において、入力電圧ＶＩＮは、入力端子Ｔ１を介してスイッチング素子Ｍ１のソース，電流検出回路８及び補償演算回路９に印加される。スイッチングレギュレータ１は、出力端子Ｔ２，端子Ｔ３を介して外部キャパシタ２１と外部負荷２２に接続され、出力電圧ＶＯＵＴを外部負荷２２に印加する。外部キャパシタ２１とインダクタ素子１５は、平滑化回路を構成している。
【００１２】
分圧回路２は、抵抗値Ｒ１を有する抵抗１６と抵抗値Ｒ２を有する抵抗１７とを備えて構成され、端子Ｔ３と接地の間に接続される。抵抗１６と抵抗１７は直列に接続される。分圧回路２は、端子Ｔ３を介して帰還される出力電圧ＶＯＵＴを分圧して、帰還電圧Ｖｆｂを抵抗１６と抵抗１７の間の接続点に発生する。
【００１３】
誤差増幅器３において、帰還電圧Ｖｆｂは反転入力端子に印加され、基準電源１４から出力される基準電圧Ｖｒｅｆは非反転入力端子に印加される。誤差増幅器３は、基準電圧Ｖｒｅｆと帰還電圧Ｖｆｂの電圧差を差動増幅し、差動増幅した電圧Ｖｅ１をＰＷＭコンパレータ４の反転入力端子に出力する。
【００１４】
ＰＷＭコンパレータ４は、電圧Ｖｅ１を、ＰＷＭコンパレータ４の非反転入力端子に入力される、スロープ補償回路１０の出力であるスロープ補償電圧Ｖｓと比較し、電圧Ｖｅ１がスロープ補償電圧Ｖｓ以上のとき、ハイレベルの電圧Ｖｅ２をラッチ回路５に印加する。一方、電圧Ｖｅ１がスロープ補償電圧Ｖｓ未満のとき、ロウレベルの電圧Ｖｅ２をラッチ回路５に印加する。
【００１５】
ラッチ回路５は、セットリセット型ラッチ回路で構成される。ラッチ回路５において、セット信号入力端子に、クロック回路６から所定の基準クロック信号ＣＬＫが入力され、リセット信号入力端子に、ＰＷＭコンパレータ４の出力電圧Ｖｅ２が入力される。ラッチ回路５は、セット信号入力端子に入力される基準クロック信号ＣＬＫと、リセット信号入力端子に入力される電圧Ｖｅ２とに基づいて、ドライバ回路７を制御する制御信号Ｓ１を発生して、出力する。
【００１６】
ドライバ回路７は、制御信号Ｓ１に基づき、スイッチング素子Ｍ１，Ｍ２をオン／オフ制御するための駆動信号Ｓ２，Ｓ３を発生して、駆動信号Ｓ２，Ｓ３をそれぞれスイッチング素子Ｍ１，Ｍ２のゲートに出力する。スイッチング素子Ｍ１は、ＰチャネルＭＯＳ電界効果トランジスタで構成され、スイッチング素子Ｍ２は、ＮチャネルＭＯＳ電界効果トランジスタで構成される。スイッチング素子Ｍ１のドレインはスイッチング素子Ｍ２のドレインに接続され、スイッチング素子Ｍ２のソースは接地される。
【００１７】
インダクタンス値Ｌ１を有するインダクタ素子１５の一端は、スイッチング素子Ｍ１，Ｍ２間の接続点に接続される。インダクタ素子１５の他端は出力端子Ｔ２に接続される。
【００１８】
スロープ補償回路１０は、インダクタ素子１５に流れるインダクタ電流ＩＬを検出する電流検出回路８と、スロープ補償量を決定する補償演算回路９とを備えて構成される。電流検出回路８は、インダクタ電流ＩＬをインダクタ素子１５に流すスイッチング素子Ｍ１のドレインに接続される。電流検出回路８は、スイッチング素子Ｍ１の両端の電圧差を測定し、スイッチング素子Ｍ１の既知のオン抵抗Ｒｏｎに基づいてインダクタ電流ＩＬを検出し、インダクタ電流ＩＬに対応する検出電圧ＶＳＥＮＳＥを出力する。補償演算回路９は、入力電圧ＶＩＮ及び帰還電圧Ｖｆｂに基づいて、鋸歯状波の充電電圧Ｖ９を発生する。補償演算回路９は、鋸歯状波の充電電圧Ｖ９と検出電圧ＶＳＥＮＳＥとを加算する加算器１３を有し、加算器１３は、加算結果のスロープ補償電圧Ｖｓを出力する。
【００１９】
図２は、図１のスロープ補償回路１０の構成を示す回路図である。
【００２０】
図２において、電流検出回路８は、電圧電流変換回路８１と、カレントミラー回路８２と、カレントミラー回路８３と、抵抗値Ｒ４を有する抵抗３３とを備えて構成される。電圧電流変換回路８１は、抵抗値Ｒ３を有する抵抗３１と、オペアンプ（演算増幅器）３２と、トランジスタＱ１とを備える。カレントミラー回路８２は、トランジスタＱ２，Ｑ３を備えて構成される。カレントミラー回路８２は、トランジスタＱ４，Ｑ５を備えて構成される。トランジスタＱ１，Ｑ４，Ｑ５は、ＰチャネルＭＯＳ電界効果トランジスタで構成され、トランジスタＱ２，Ｑ３はＮチャネルＭＯＳ電界効果トランジスタで構成される。
【００２１】
電流検出回路８において、入力電圧ＶＩＮは抵抗３１を介して電圧Ｖ３１となり、電圧Ｖ３１は、トランジスタＱ１のソースと、オペアンプ３２の反転入力端子に印加される。図１のスイッチング素子Ｍ１のドレイン電圧ＶＭ１は、オペアンプ３２の非反転入力端子に入力される。オペアンプ３２は、電圧Ｖ３１，ＶＭ１に基づいて、電圧Ｖ３２をトランジスタＱ１のゲートに出力し、電圧Ｖ３２に対応した電流ＩＱ２が抵抗３１、トランジスタＱ１，Ｑ２を介して流れる。カレントミラー回路８２のトランジスタＱ２のドレインに出力する。これにより、抵抗３１と、オペアンプ３２と、トランジスタＱ１とは、電圧電流変換回路８１を構成する。
【００２２】
トランジスタＱ２，Ｑ３のゲートは互いに接続され、トランジスタＱ２，Ｑ３のソースは共に接地され、さらにトランジスタＱ２のゲートとドレインは接続される。トランジスタＱ３のドレインはトランジスタＱ４のドレインに接続される。よって、トランジスタＱ２，Ｑ３は、カレントミラー回路８２を構成する。カレントミラー回路８２は、電流ＩＱ２に対応する電流ＩＱ３を生成し、電流ＩＱ３をカレントミラー回路８３のトランジスタＱ４のドレインに出力する。例えば、トランジスタＱ２，Ｑ３のサイズが同一であるとき、電流ＩＱ２＝ＩＱ３となり、トランジスタＱ２，Ｑ３のサイズが異なる場合は、そのサイズ比に応じた出力電流が流れる。以下、後述する他のカレントミラー回路８３，８５，８７，８９，９１についても、同様である。
【００２３】
トランジスタＱ４，Ｑ５のゲートは互いに接続され、トランジスタＱ４，Ｑ５のソースは共に入力電圧ＶＩＮを供給され、さらにトランジスタＱ４のゲートとドレインは接続される。トランジスタＱ５のドレインは、一端にて接地された抵抗３３の他端に接続される。よって、トランジスタＱ４，Ｑ５は、カレントミラー回路８３を構成する。カレントミラー回路８３は、電流ＩＱ３に対応する変換電流ＩＳＥＮＳＥを生成して抵抗３３に出力する。
【００２４】
以上のように構成された電流検出回路８によれば、電圧電流変換回路８１は、電圧差（ＶＩＮ−ＶＭ１）を電流ＩＱ２に変換する。カレントミラー回路８２は、電流ＩＱ２に対応する電流ＩＱ３を生成し、カレントミラー回路８３は電流ＩＱ３に対応する変換電流ＩＳＥＮＳＥを生成する。変換電流ＩＳＥＮＳＥが、抵抗３３に流れることにより、検出電圧ＶＳＥＮＳＥに変換される。
【００２５】
補償演算回路９は、入力電圧検出回路１１と、出力電圧検出回路１２と、容量値Ｃ１を有するキャパシタ３４と、スイッチＳＷ１〜ＳＷ４とを備える。入力電圧検出回路１１は、入力電圧ＶＩＮを電流Ｉ１１に変換し、電流Ｉ１１を、スイッチＳＷ４を介してキャパシタ３４の一端から引き出す。出力電圧検出回路１２は、図１の分圧回路２からの帰還電圧Ｖｆｂを電流Ｉ１２に変換して、スイッチＳＷ３を介してキャパシタ３４の一端に流す。キャパシタ３４の他端は接続点３６及びスイッチＳＷ１を介して接地され、さらに、キャパシタ３４は、スイッチＳＷ２と並列に接続される。キャパシタ３４の充放電は、後述のようにスイッチＳＷ１〜ＳＷ４によって制御される。電流検出回路８のトランジスタＱ５のドレインと抵抗３３の接続点３５は、接続点３６に接続される。
【００２６】
以上のように構成された補償演算回路９によれば、キャパシタ３４は、ロウレベルの駆動信号Ｓ２によってスイッチＳＷ３，ＳＷ４がオンされるとともにロウレベルの駆動信号Ｓ３によってスイッチＳＷ１，ＳＷ２がオフされるとき充電される。充電状態において、キャパシタ３４から引き出される電流Ｉ１１とキャパシタ３４に流れる電流Ｉ１２は、キャパシタ３４の両端にわたる電位差として充電電圧Ｖ９を発生させる。一方、キャパシタ３４の他端には、電流検出回路８によって検出電圧ＶＳＥＮＳＥが印加される。これにより、補償演算回路９の加算器１３はこれらの電圧を加算した、次式のスロープ補償電圧Ｖｓを出力する。
【００２７】
［数１］
Ｖｓ＝Ｖ９＋ＶＳＥＮＳＥ      （１）
【００２８】
ここで、充電電圧Ｖ９の時間変化率（傾き）は、キャパシタ３４の充電時において以下のように定まる。一般の容量値Ｃを有するキャパシタにおいて、キャパシタの両端の電位差Ｖｃａｐとキャパシタに流し込まれる電流Ｉｃａｐとの間には次式が成り立つ。
【００２９】
［数２］
Ｉｃａｐ＝Ｃ×ｄＶｃａｐ／ｄｔ      （２）
【００３０】
式（２）に従い、充電電圧Ｖ９の時間変化率（傾き）ｄＶ９／ｄｔは、キャパシタ３４の充電時において（−Ｉ１１＋Ｉ１２）／Ｃ１である。充電電圧Ｖ９の傾きは、詳細は後述するようにスロープ補償量を示す。
【００３１】
一方、キャパシタ３４は、ハイレベルの駆動信号Ｓ２によってスイッチＳＷ３，ＳＷ４がオフされるとともにハイレベルの駆動信号Ｓ３によってスイッチＳＷ１，ＳＷ２がオンされるとき、放電される。放電状態のキャパシタ３４において、スイッチＳＷ３，ＳＷ４がオフされるため電流Ｉ１１，Ｉ１２は遮断され、スイッチＳＷ１，ＳＷ２がオンされるため両端は共に接地される。よって、放電時に補償演算回路９から出力される電圧は、０Ｖ（ボルト）となる。
【００３２】
図３は、図２の入力電圧検出回路１１の構成を示す回路図である。
【００３３】
図３において、入力電圧検出回路１１は、分圧回路８６と、電圧電流変換回路８４と、カレントミラー回路８５と、カレントミラー回路８７とを備える。分圧回路８６は、抵抗値Ｒ５，Ｒ６をそれぞれ有する抵抗４１，４２からなる。電圧電流変換回路８４は、オペアンプ４５と、トランジスタＱ６と、抵抗値Ｒ７，Ｒ８をそれぞれ有する出力抵抗４３，４４と、回路基板でトリミング可能なヒューズｆ１とを備えて構成される。カレントミラー回路８５は、入力側トランジスタＱ７，出力側トランジスタＱ８，Ｑ９と、回路基板でトリミング可能なヒューズｆ２を備えて構成される。カレントミラー回路８７は、トランジスタＱ１０，Ｑ１１を備えて構成される。トランジスタＱ６，Ｑ１０，Ｑ１１はＮチャネルＭＯＳ電界効果トランジスタで構成され、入力側トランジスタＱ７，出力側トランジスタＱ８，Ｑ９はＰチャネルＭＯＳ電界効果トランジスタで構成される。
【００３４】
入力電圧ＶＩＮは分圧回路８６を介して接地され、カレントミラー回路８５の入力側トランジスタＱ７，出力側トランジスタＱ８，Ｑ９のソースにそれぞれ印加される。入力電圧ＶＩＮは、分圧回路８６により電圧Ｖ４１に分圧され、電圧Ｖ４１は、オペアンプ４５の非反転入力端子に入力される。オペアンプ４５の出力端子はトランジスタＱ６のゲートに接続され、トランジスタＱ６のソースは出力抵抗４４とヒューズｆ１の並列回路と、出力抵抗４３とを介して接地される。また、トランジスタＱ６のソースはオペアンプ４５の反転入力端子に接続される。オペアンプ４５とトランジスタＱ６は負帰還回路を構成するため、オペアンプ４５は、電圧Ｖ４１と反転入力端子に入力される電圧Ｖ４４とが同電位となるように、電圧Ｖ４５をトランジスタＱ６のゲートに出力する。このとき、トランジスタＱ６のゲートに印加される電圧Ｖ４５に対応した電流ＩＱ６が、カレントミラー回路８５の入力側トランジスタＱ７からトランジスタＱ６を介して出力抵抗４４，４３に流れる。このように、オペアンプ４５と、トランジスタＱ６と、出力抵抗４３，４４と、ヒューズｆ１とは電圧電流変換回路８４を構成する。
【００３５】
入力側トランジスタＱ７，出力側トランジスタＱ８，Ｑ９のゲートは互いに接続され、さらに入力側トランジスタＱ７のゲートとドレインは接続される。出力側トランジスタＱ８のドレインは、トランジスタＱ１０のドレインに接続され、出力側トランジスタＱ９のドレインは、ヒューズｆ２を介して、出力側トランジスタＱ８とトランジスタＱ１０の間の接続点に接続される。よって、入力側トランジスタＱ７，出力側トランジスタＱ８，Ｑ９と、ヒューズｆ２とは、カレントミラー回路８５を構成する。カレントミラー回路８５は、電流ＩＱ６に対応する電流ＩＱ１０を生成し、電流ＩＱ１０をカレントミラー回路８７のトランジスタＱ１０のドレインに出力する。
【００３６】
トランジスタＱ１０，Ｑ１１のゲートは互いに接続され、トランジスタＱ１０，Ｑ１１のソースは共に接地され、さらにトランジスタＱ１０のゲートとドレインは接続される。トランジスタＱ１１のドレインは、補償演算回路９のスイッチＳＷ４に接続され、電流Ｉ１１を出力する。よって、トランジスタＱ１０，Ｑ１１は、カレントミラー回路８７を構成する。カレントミラー回路８７は、電流ＩＱ１０に対応する電流Ｉ１１を生成し、電流Ｉ１１を、図２のスイッチＳＷ４を介してキャパシタ３４に出力する。
【００３７】
以上のように構成された入力電圧検出回路１１によれば、分圧回路８６により分圧した電圧Ｖ４１はオペアンプ４５の非反転入力端子に印加される。電圧電流変換回路８４は電圧Ｖ４１を電流ＩＱ６に変換する。カレントミラー回路８５は、電流ＩＱ６に対応する電流ＩＱ１０を複製し、カレントミラー回路８７は、電流ＩＱ１０に対応する電流Ｉ１１を複製する。従って、入力電圧検出回路１１は入力電圧ＶＩＮを、それに対応する電流Ｉ１１に変換する。
【００３８】
ここで、入力電圧検出回路１１は入力電圧ＶＩＮに対応する電流Ｉ１１を発生しているが、入力電圧ＶＩＮと電流Ｉ１１の対応関係は、ヒューズｆ１，ｆ２のトリミングによって以下のように変更できる。ヒューズｆ１をトリミングしない場合、電流ＩＱ６はヒューズｆ１を介して出力抵抗４３のみに流れるが、ヒューズｆ１をトリミングした場合、電流ＩＱ６は出力抵抗４４及び出力抵抗４３に流れる。よって、ヒューズｆ１をトリミングすることにより電流ＩＱ６が流れる出力抵抗４４，４３の抵抗値が増加するので、電流ＩＱ６を減少させることができる。また、ヒューズｆ２をトリミングしない場合、カレントミラー回路８５において出力側トランジスタＱ８，Ｑ９が電流ＩＱ６を複製して電流ＩＱ８，ＩＱ９を出力する。一方、ヒューズｆ２をトリミングする場合、出力側トランジスタＱ８のみが電流ＩＱ６を複製して電流ＩＱ８を出力するので、カレントミラー回路８５の出力電流ＩＱ１０が電流ＩＱ８のみとなり、ヒューズｆ２をトリミングしない場合よりも減少する。従って、電流ＩＱ６，ＩＱ１０の少なくとも一つが減少することにより、電流Ｉ１１も減少する。
【００３９】
図４は、図２の出力電圧検出回路１２の構成を示す回路図である。
【００４０】
図４において、出力電圧検出回路１２は、電圧電流変換回路８８と、カレントミラー回路８９とを備える。電圧電流変換回路８８は、オペアンプ５１と、トランジスタＱ１５と、抵抗値Ｒ９，Ｒ１０をそれぞれ有する出力抵抗５３，５２と、回路基板でトリミング可能なヒューズｆ３とを備えて構成される。カレントミラー回路８９は、入力側トランジスタＱ１２，出力側トランジスタＱ１３，Ｑ１４と、回路基板でトリミング可能なヒューズｆ４を備えて構成される。入力側トランジスタＱ１２，出力側トランジスタＱ１３，Ｑ１４はＰチャネルＭＯＳ電界効果トランジスタで構成され、トランジスタＱ１５はＮチャネルＭＯＳ電界効果トランジスタで構成される。
【００４１】
入力電圧ＶＩＮは入力側トランジスタＱ１２，出力側トランジスタＱ１３，Ｑ１４の各ソースにそれぞれ供給される。図１の分圧回路２からの帰還電圧Ｖｆｂは、オペアンプ５１の非反転入力端子に入力される。オペアンプ５１の出力端子はトランジスタＱ１５のゲートに接続され、トランジスタＱ１５のソースは出力抵抗５２とヒューズｆ３の並列回路と、出力抵抗５３とを介して接地される。また、トランジスタＱ１５のソースはオペアンプ５１の反転入力端子に接続される。オペアンプ５１とトランジスタＱ１５は負帰還回路を構成するため、オペアンプ５１は、帰還電圧Ｖｆｂと反転入力端子に入力される電圧Ｖ５２とが同電位となるように、出力電圧Ｖ５１をトランジスタＱ１５のゲートに出力する。このとき、トランジスタＱ１５のゲートに印加される電圧Ｖ５１に対応した電流ＩＱ１５が、カレントミラー回路８９の入力側トランジスタＱ１２からトランジスタＱ１５を介して出力抵抗５２，５３に流れる。このように、オペアンプ５１と、トランジスタＱ１５と、出力抵抗５２，５３と、ヒューズｆ３とは電圧電流変換回路８８を構成する。
【００４２】
入力側トランジスタＱ１２，出力側トランジスタＱ１３，Ｑ１４のゲートは互いに接続され、さらに入力側トランジスタＱ１２のゲートとドレインは接続される。出力側トランジスタＱ１４のドレインは、ヒューズｆ４を介して、出力側トランジスタＱ１３のドレインに接続される。よって、入力側トランジスタＱ１２，出力側トランジスタＱ１３，Ｑ１４と、ヒューズｆ４とは、カレントミラー回路８９を構成する。カレントミラー回路８９は、電流ＩＱ１５に対応する電流Ｉ１２（＝ＩＱ１３＋ＩＱ１４）を生成し、電流Ｉ１２を、図２のスイッチＳＷ３を介してキャパシタ３４に出力する。
【００４３】
以上のように構成された出力電圧検出回路１２によれば、電圧電流変換回路８８は帰還電圧Ｖｆｂを電流ＩＱ１５に変換する。カレントミラー回路８９は、電流ＩＱ１５に対応する電流Ｉ１２を複製する。従って、出力電圧検出回路１２は帰還電圧Ｖｆｂを、それに対応する電流Ｉ１２に変換する。
【００４４】
ここで、出力電圧検出回路１２は、図１の出力電圧ＶＯＵＴを分圧した帰還電圧Ｖｆｂに対応する電流Ｉ１２を発生しているが、出力電圧ＶＯＵＴと電流Ｉ１２の対応関係は、ヒューズｆ３，ｆ４のトリミングによって以下のように変更できる。ヒューズｆ３をトリミングしない場合、電流ＩＱ１５はヒューズｆ３を介して出力抵抗５３のみに流れるが、ヒューズｆ３をトリミングした場合、電流ＩＱ１５は出力抵抗５２及び出力抵抗５３に流れる。よって、ヒューズｆ３をトリミングすることにより、電流ＩＱ１５が流れる出力抵抗５２，５３の抵抗値が増加するので、電流ＩＱ１５を減少させることができる。また、ヒューズｆ４をトリミングする場合、出力側トランジスタＱ１３のみが電流ＩＱ１５を複製して電流ＩＱ１３を出力するので、カレントミラー回路８９の出力電流Ｉ１２が電流ＩＱ１３のみとなり、ヒューズｆ４をトリミングしない場合よりも減少する。従って、ヒューズｆ３，ｆ４の少なくとも一つをトリミングすることにより、電流Ｉ１２が減少する。
【００４５】
以上のように構成されたスイッチングレギュレータ１は、以下のように動作する。
【００４６】
図１において、スイッチングレギュレータ１は入力端子Ｔ１から供給される入力電圧（直流電圧）ＶＩＮをドライバ回路７のスイッチング素子Ｍ１，Ｍ２のオン／オフ制御により出力電圧（直流電圧）ＶＯＵＴに変換して出力端子Ｔ２を介し外部負荷２２に出力する。出力電圧ＶＯＵＴは、端子Ｔ３を介して分圧回路２に入力されて帰還電圧Ｖｆｂとなる。帰還電圧Ｖｆｂは誤差増幅器３とスロープ補償回路１０に入力される。誤差増幅器３は基準電圧Ｖｒｅｆと帰還電圧Ｖｆｂの電圧差を差動増幅し、差動増幅した誤差電圧Ｖｅ１をＰＷＭコンパレータ４に出力する。スロープ補償回路１０は、電流検出回路８によってインダクタ電流ＩＬを検出するとともに、入力電圧ＶＩＮ及び帰還電圧Ｖｆｂが入力された補償演算回路９によってスロープ補償量を決定する。スロープ補償回路１０は電流検出回路８による検出電圧ＶＳＥＮＳＥと補償演算回路９による充電電圧Ｖ９を加算して得られるスロープ補償電圧Ｖｓを、ＰＷＭコンパレータ４に出力する。
【００４７】
ＰＷＭコンパレータ４は、電圧Ｖｅ１とスロープ補償電圧Ｖｓを比較する。ＰＷＭコンパレータ４は、電圧Ｖｅ１がスロープ補償電圧Ｖｓ以上のとき、ハイレベルの電圧Ｖｅ２を出力してラッチ回路５をリセットさせ、ラッチ回路５からの制御信号Ｓ１によってスイッチング素子Ｍ１をオフにしてスイッチング素子Ｍ２をオンにする。次いで、クロック回路６からの基準クロック信号ＣＬＫは、ラッチ回路５に入力されることでラッチ回路５をセット状態にする。セット状態のラッチ回路５は、ドライバ回路７にハイレベルの制御信号Ｓ１を出力して、スイッチング素子Ｍ１をオンにしてスイッチング素子Ｍ２をオフにする。ドライバ回路７は、制御信号Ｓ１に基づき、スイッチング素子Ｍ１，Ｍ２をオン／オフ制御するための駆動信号Ｓ２，Ｓ３を発生して出力する。スイッチング素子Ｍ１はパワースイッチとして動作し、スイッチング素子Ｍ２は整流用スイッチとして動作する。ドライバ回路７によるスイッチング素子Ｍ１，Ｍ２のオン／オフ制御によって、インダクタ電流ＩＬがインダクタ素子１５に流れる。インダクタ電流ＩＬのピーク値は、ＰＷＭコンパレータ４の動作により誤差電圧Ｖｅ１に対応した値となる。スイッチングレギュレータ１は、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ以上であるとき、誤差電圧Ｖｅ１を低下させ、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも小さいとき、誤差電圧Ｖｅ１を上昇させる。このように、スイッチングレギュレータ１は基準電圧Ｖｒｅｆに基づいて出力電圧ＶＯＵＴを所定の電圧値に保持させる。
【００４８】
図５は、図１のスイッチングレギュレータ１の動作を示すタイミングチャートである。
【００４９】
図５において、駆動信号Ｓ２がロウレベルで出力されるとき、インダクタ素子１５には図１のスイッチング素子Ｍ１を介して電圧が印加されることから、インダクタ素子１５の両端の電圧差ＶＬは（ＶＩＮ−ＶＯＵＴ）である。インダクタ電流ＩＬの傾きｄＩＬ／ｄｔはＶＬ／Ｌ１に等しいので、駆動信号Ｓ２がロウレベルであるとき、インダクタ電流ＩＬの傾きｍ１は（ＶＩＮ−ＶＯＵＴ）／Ｌ１である。一方、駆動信号Ｓ２がハイレベルで出力されるとき、インダクタ素子１５には図１のスイッチング素子Ｍ２を介して電圧が印加されるため、電圧差ＶＬは（−ＶＯＵＴ）であり、インダクタ電流ＩＬの傾きｍ２は（−ＶＯＵＴ）／Ｌ１である。このように、傾きｍ１，ｍ２は入力電圧ＶＩＮと出力電圧ＶＯＵＴだけでなく、インダクタ素子１５のインダクタンス値Ｌ１にも対応して変化する。インダクタ電流ＩＬのＰＷＭ制御にスロープ補償を行う場合に、負荷電流がわずかに変化してスロープ補償電圧Ｖｓが電圧Ｖｓ＋ΔＶ０に変化したとき、基準クロック信号ＣＬＫの一周期後の変化量ΔＶ１は次式で表される。
【００５０】
［数３］
ΔＶ１＝（ｍ２＋ｍａ）×ΔＶ０／（ｍ１＋ｍａ）      （３）
【００５１】
ここで、傾きｍａはインダクタ電流ＩＬのスロープ補償量の傾きである。式（３）によると、変化量ΔＶ１の絶対値が変化量ΔＶ０の絶対値以下であればサブハーモニック発振を防止し得るが、そのためには（−ｍ２−ｍａ）／（ｍ１＋ｍａ）が１以下となればよい。一方、過大な傾きｍａによってスロープ補償を行うと、電流帰還を行う効果が得られず、電流制御モード方式の制御性が悪化することとなる。よって、次式の傾きｍａでスロープ補償を行うのが好ましいと考えられる。
【００５２】
［数４］
ｍａ
＝−（ｍ１＋ｍ２）／２
＝（２ＶＯＵＴ−ＶＩＮ）／（２×Ｌ１）      （４）
【００５３】
式（４）のスロープ補償を図１のスイッチングレギュレータ１において行うため、図２の補償演算回路９が発生する充電電圧Ｖ９の傾きを調整する。具体的には、図２のキャパシタ３４に流れる電流Ｉ１２を式（４）の第１項に対応させ、図２のキャパシタ３４から引き出される電流Ｉ１１を式（４）の第２項に対応させて設定する。すると、電流検出回路８の出力電圧ＶＳＥＮＳＥ及び変換電流ＩＳＥＮＳＥがインダクタ電流ＩＬのインダクタンス値Ｌ１に依存した変動を反映するのに対し、補償演算回路９の充電電圧Ｖ９の内部回路補正を加えることで適切なスロープ補償を行うことができる。
【００５４】
以上のように構成された第１の実施形態によれば、入力電圧ＶＩＮを、スイッチング素子Ｍ１とインダクタ素子１５を介して、所定の出力電圧ＶＯＵＴに変換して出力するように、スイッチング素子Ｍ１のオン／オフ制御を行う。このように動作するスイッチングレギュレータ１のためのスロープ補償回路１０であり、スイッチング素子Ｍ１のオン／オフ制御に対してスロープ補償を行うスロープ補償回路１０である。スロープ補償回路１０は、入力電圧ＶＩＮを検出する入力電圧検出回路１１と、出力電圧ＶＯＵＴを検出する出力電圧検出回路１２を備える。スロープ補償回路１０は、入力電圧ＶＩＮと出力電圧ＶＯＵＴとインダクタ素子１５のインダクタンス値Ｌ１とに対応して、スロープ補償量に対応する充電電圧Ｖ９を決定し、充電電圧Ｖ９を用いてスロープ補償を行う。
【００５５】
従って、スイッチングレギュレータ１は入力電圧ＶＩＮ、出力電圧ＶＯＵＴ及びインダクタンス値Ｌ１の変化に対応したスロープ補償を行うことができる。スイッチングレギュレータ１は式（４）に従って電流Ｉ１１，Ｉ１２を設定することにより、サブハーモニック発振の発生を抑制できる。スイッチングレギュレータ１は、スロープ補償回路１０における入力電圧検出回路１１と出力電圧検出回路１２とキャパシタ３４という簡単な構成によって、容易にスロープ補償を行なうことができる。スロープ補償回路１０は、電流検出回路８の出力電圧ＶＳＥＮＳＥをキャパシタ３４の一端に印加する一方、他端において、キャパシタ３４から電流Ｉ１１を引き出すとともに電流Ｉ１２をキャパシタ３４に流し込む構成により、安定した動作を行うことができる。
【００５６】
また、スロープ補償回路１０は、スイッチング素子Ｍ１に流れる電流を検出して、インダクタ電流ＩＬに対応する検出電圧ＶＳＥＮＳＥを得ることができる。スロープ補償回路１０は、キャパシタ３４の両端により、検出電圧ＶＳＥＮＳＥと適切なスロープ補償のための充電電圧Ｖ９とを加算してスロープ補償電圧Ｖｓを出力することにより、安定した動作を実現することができる。
【００５７】
さらに、スロープ補償回路１０は、入力電圧検出回路１１の出力抵抗４４に並列に接続されたヒューズｆ１のトリミングを行うことによって、電流Ｉ１１を入力電圧ＶＩＮに対応させつつ減少させることができる。また、入力電圧検出回路１１のカレントミラー回路８５を構成する出力側トランジスタＱ９に接続されたヒューズｆ２のトリミングを行うことによって、電流Ｉ１１を入力電圧ＶＩＮに対応させつつ減少させることができる。このようにスロープ補償回路１０はヒューズｆ１，ｆ２のトリミングにより電流Ｉ１１を変更することで、入力電圧ＶＩＮに依存し、かつ例えばスイッチングレギュレータ１を構成するＩＣ内のインダクタンス値Ｌ１に対応した適切なスロープ補償を行うことができる。また、スロープ補償回路１０は、出力電圧検出回路１２の出力抵抗５２に並列に接続されたヒューズｆ３のトリミングを行うことによって、電流Ｉ１２を出力電圧ＶＯＵＴに対応させつつ減少させることができる。スロープ補償回路１０は出力電圧検出回路１２のカレントミラー回路８９を構成する出力側トランジスタＱ１４に接続されたヒューズｆ４のトリミングを行うことによって、電流Ｉ１２を出力電圧ＶＯＵＴに対応させつつ減少させることができる。スロープ補償回路１０はヒューズｆ３，ｆ４のトリミングにより電流Ｉ１２を変更することで出力電圧ＶＯＵＴに依存し、かつ例えばスイッチングレギュレータ１を構成するＩＣ内のインダクタンス値Ｌ１に対応した適切なスロープ補償を行うことができる。
【００５８】
第２の実施形態．
図６は、本発明の第２の実施形態に係るスイッチングレギュレータ１Ａの構成を示す回路図である。
【００５９】
図６において、第２の実施形態に係るスイッチングレギュレータ１Ａは、第１の実施形態に係るスイッチングレギュレータ１に比較して、スロープ補償回路１０に代えてスロープ補償回路１０Ａを備えたことを特徴とする。この相違点について、以下説明する。
【００６０】
スロープ補償回路１０Ａは、図１のスロープ補償回路１０に比較して、補償演算回路９に代えて補償演算回路９Ａを備えたことを特徴とする。補償演算回路９Ａは、入力電圧ＶＩＮ及び帰還電圧Ｖｆｂに基づいて、鋸歯状波の変換電流Ｉ９Ａを発生する。補償演算回路９Ａは、鋸歯状波の変換電流Ｉ９Ａと電流検出回路８の出力電流ＩＳＥＮＳＥとを加算する加算器１３Ａを有し、加算器１３Ａは、加算結果に対応するスロープ補償電圧Ｖｓを出力する。
【００６１】
図７は、図６のスロープ補償回路１０Ａの構成を示す回路図である。
【００６２】
図７において、補償演算回路９Ａは、入力電圧検出回路１１と、出力電圧検出回路１２と、スイッチＳＷ５〜ＳＷ７と、キャパシタ６１と、電圧電流変換回路９０と、カレントミラー回路９１とを備える。入力電圧検出回路１１と出力電圧検出回路１２は、第１の実施形態と同様に構成される。電圧電流変換回路９０は、抵抗６２と、オペアンプ６３と、トランジスタＱ１７とを備えて構成される。カレントミラー回路９１はＱ１６，１８を備えて構成される。トランジスタＱ１６，１８はＰチャネルＭＯＳ電界効果トランジスタであり、トランジスタＱ１７はＮチャネルＭＯＳ電界効果トランジスタである。
【００６３】
入力電圧検出回路１１は、入力電圧ＶＩＮを電流Ｉ１１に変換し、電流Ｉ１１を、スイッチＳＷ５を介してキャパシタ６１の一端から引き出す。出力電圧検出回路１２は、図６の分圧回路２からの帰還電圧Ｖｆｂを電流Ｉ１２に変換して、スイッチＳＷ６を介してキャパシタ６１の一端からキャパシタ６１に流す。キャパシタ６１の他端は接地され、さらに、キャパシタ６１は、スイッチＳＷ７と並列に接続される。キャパシタ６１は、電流Ｉ１１，Ｉ１２が流れることにより充電電圧Ｖ９Ａを発生し、充電電圧Ｖ９Ａはオペアンプ６３の非反転入力端子に印加される。オペアンプ６３の出力端子はトランジスタＱ１７のゲートに接続され、トランジスタＱ１７のソースは抵抗６２を介して接地される。また、トランジスタＱ１７のソースはオペアンプ６３の反転入力端子に接続される。オペアンプ６３とトランジスタＱ１７は負帰還回路を構成するため、オペアンプ６３は、充電電圧Ｖ９Ａと反転入力端子に入力される電圧Ｖ６２が同電位となるように、電圧Ｖ６３をトランジスタＱ１７のゲートに出力する。このとき、電圧Ｖ６３に対応した電流ＩＱ１７がトランジスタＱ１８，Ｑ１７及び抵抗６２に流れる。このように、抵抗６２と、オペアンプ６３と、トランジスタＱ１７とは電圧電流変換回路９０を構成する。
【００６４】
トランジスタＱ１８，Ｑ１６の各ソースにはそれぞれ入力電圧ＶＩＮが供給され、トランジスタＱ１８，Ｑ１６のゲートは互いに接続され、さらにトランジスタＱ１８のゲートとドレインは接続される。トランジスタＱ１６のドレインは接続点９２に接続され、接続点９２は電流検出回路８の接続点３５に接続される。よって、トランジスタＱ１８，Ｑ１６は、カレントミラー回路９１を構成する。カレントミラー回路９１は、電流ＩＱ１７に対応する変換電流Ｉ９Ａを生成し、接続点９２と抵抗３３からなる加算器１３Ａに出力する。加算器１３Ａは変換電流Ｉ９Ａと、電流検出回路８の出力電流ＩＳＥＮＳＥとを加算して、加算後の電流（Ｉ９Ａ＋ＩＳＥＮＳＥ）は、抵抗３３によって電圧Ｖｓに変換され、図７のＰＷＭコンパレータ４に出力される。
【００６５】
以上のように構成された補償演算回路９Ａによれば、キャパシタ６１は、ロウレベルの駆動信号Ｓ２によってスイッチＳＷ５，ＳＷ６がオンされるとともにロウレベルの駆動信号Ｓ３によってスイッチＳＷ７がオフされるとき、充電される。充電時においては、電流Ｉ１１がキャパシタ６１から引き出され、電流Ｉ１２がキャパシタ６１に流れることによって、キャパシタ６１の両端に充電電圧Ｖ９Ａが発生する。一方、キャパシタ６１は、ハイレベルの駆動信号Ｓ２によってスイッチＳＷ５，ＳＷ６がオフされるとともにハイレベルの駆動信号Ｓ３によってスイッチＳＷ７がオンされるとき、放電される。
【００６６】
以上のように構成された第２の実施形態によれば、スロープ補償回路１０Ａは、インダクタ素子１５に流れるインダクタ電流ＩＬを検出して、検出したインダクタ電流ＩＬに対応する検出電圧ＶＳＥＮＳＥを生成する電流検出回路８を備える。スロープ補償回路１０Ａは、充電電圧Ｖ９Ａ及び前記検出電圧ＶＳＥＮＳＥをそれぞれ変換電流Ｉ９Ａ，ＩＳＥＮＳＥに変換し、変換電流Ｉ９Ａ，ＩＳＥＮＳＥを加算して加算結果の電流（Ｉ９Ａ＋ＩＳＥＮＳＥ）をスロープ補償電圧Ｖｓに変換する。スロープ補償回路１０Ａは、スロープ補償電圧Ｖｓに基づいてスロープ補償を行う。
【００６７】
従って、スロープ補償回路１０Ａは、適切なスロープ補償のための充電電圧Ｖ９Ａを変換電流Ｉ９Ａに変換し、変換電流Ｉ９Ａと電流検出回路８の出力電流ＩＳＥＮＳＥとを加算してスロープ補償電圧Ｖｓを得る。このように変換電流Ｉ９Ａと変換電流ＩＳＥＮＳＥとを加算してスロープ補償を行うことにより、安定した動作を実現することができる。
【００６８】
第３の実施形態．
図８は、本発明の第３の実施形態に係るスイッチングレギュレータ１Ｂの一部の構成を示す回路図である。
【００６９】
図８において、第３の実施形態に係るスイッチングレギュレータ１Ｂは、第１の実施形態に係るスイッチングレギュレータ１に比較して、測定用端子Ｔ４を備えたことを特徴とする。測定用端子Ｔ４は、インダクタ素子１５とスイッチング素子Ｍ１の間の接続点に接続される。
【００７０】
スイッチングレギュレータ１Ｂにおいて、インダクタ素子１５のインダクタンス値Ｌ１を外部から測定することは、以下のように行える。インダクタンス測定装置７１を、スイッチングレギュレータ１Ｂの出力端子Ｔ２と測定用端子Ｔ４に接続する。そして、ドライバ回路７によって駆動信号Ｓ２をハイレベルに、駆動信号Ｓ３をロウレベルに設定して、スイッチング素子Ｍ１，Ｍ２をオフにする。このようにして、接地していないインダクタ素子１５のインダクタンス値Ｌ１を、スイッチングレギュレータ１Ｂの外部からインダクタンス測定装置７１を用いて測定する。
【００７１】
以上のように構成された第３の実施形態によれば、スイッチングレギュレータ１Ｂは、インダクタ素子１５の他端に接続される測定用端子Ｔ４を備える。測定用端子Ｔ４と出力端子Ｔ２とにインダクタンス測定装置７１を接続することにより、インダクタ素子１５のインダクタンス値Ｌ１を測定する。
【００７２】
従って、スイッチングレギュレータ１Ｂは、測定用端子Ｔ４を備えることにより、インダクタ素子１５の両端にインダクタンス測定装置７１を接続できる。従って、インダクタ素子１５のインダクタンス値Ｌ１をスイッチングレギュレータ１Ｂの外部から測定することができる。さらに、スイッチングレギュレータ１Ｂによると、測定されたインダクタンス値Ｌ１に基づいて、入力電圧検出回路１１の電流Ｉ１１及び出力電圧検出回路１２の電流Ｉ１２を設定できる。従って、測定されたインダクタンス値Ｌ１により式（４）に基づく設定のスロープ補償を行うことによって、サブハーモニック発振を抑制することができる。
【００７３】
第３の実施形態の変形例．
図９は、本発明の第３の実施形態に係るスイッチングレギュレータ１Ｃの変形例の一部の構成を示す回路図である。
【００７４】
図９において、スイッチングレギュレータ１Ｃは第３の実施形態のスイッチングレギュレータ１Ｂに比較して、端子Ｔ３を備える代わりに、スイッチＳＷ８を備えたことを特徴とする。すなわち分圧回路２が、端子Ｔ３に接続される代わりに、スイッチＳＷ８を介してインダクタ素子１５と出力端子Ｔ２の間の接続点に接続される。
【００７５】
以上のように構成された第３の実施形態の変形例によれば、スイッチングレギュレータ１Ｃは、インダクタ素子１５のインダクタンス値Ｌ１を測定するときに、インダクタ素子１５の一端から出力電圧検出回路１２への接続を遮断するスイッチＳＷ８をさらに備える。スイッチングレギュレータ１Ｃにおいて、第３の実施の形態と同様にインダクタ素子１５のインダクタンス値Ｌ１を外部から測定するとき、スイッチＳＷ８はオフに設定する。スイッチＳＷ８をオフに設定して、インダクタ素子１５が分圧回路２に接続されないように遮断することにより、インダクタンス測定装置７１によってインダクタンス値Ｌ１を正確に測定することができる。なお、スイッチングレギュレータ１Ｃを、第１の実施形態と同様に、所定の電圧値に保持した電圧を出力するように動作させるとき、スイッチＳＷ８をオンに設定する。
【００７６】
変形例．
第１，２，３の実施形態に係るスイッチングレギュレータ１，１Ａ，１Ｂは、降圧型のスイッチングレギュレータであったが、これに代えて昇圧型のスイッチングレギュレータ、または反転型のスイッチングレギュレータであってもよい。例えば、昇圧型のスイッチングレギュレータであれば傾きｍａを式（７）の値に代えて（ＶＯＵＴ−２×ＶＩＮ）／（２×Ｌ１）として、上記と同様に電流Ｉ１１，Ｉ１２を設定する。また、反転型のスイッチングレギュレータであれば、例えば傾きｍａを式（７）の値に代えて（ＶＯＵＴ−ＶＩＮ）／（２×Ｌ１）として、上記と同様に電流Ｉ１１，Ｉ１２を設定する。このように電流Ｉ１１，Ｉ１２を設定することにより、昇圧型または反転型のスイッチングレギュレータにおけるサブハーモニック発振の発生を抑制することができる。
【００７７】
また、スロープ補償回路１０，１０Ａにおける入力電圧検出回路１１は、ヒューズｆ１，ｆ２の少なくとも一方を有すれば良く、またより多くのヒューズを有してもよい。例えば、電圧電流変換回路８４は出力抵抗４３，４４に限らず、より多くの互いに接続された出力抵抗を備えればよい。これら複数の出力抵抗は、互いに直列に接続されてもよいし、並列に接続されてもよい。複数の出力抵抗のうち、いずれか１つ以上がヒューズと並列に接続すればよい。また、カレントミラー回路８５は、出力側トランジスタＱ８，Ｑ９に加えて更なる出力側トランジスタを有し、それらの出力側トランジスタのいずれか１つ以上がヒューズと直列に接続すればよい。また、出力電圧検出回路１２も入力電圧検出回路１１と同様に、ヒューズｆ３，ｆ４の少なくとも一方を有すれば良く、より多くのヒューズを有してもよい。
【００７８】
本発明の第１の態様に係るスロープ補償回路は、入力電圧を、スイッチング素子とインダクタ素子を介して、所定の出力電圧に変換して出力するように、スイッチング素子のオン／オフ制御を行うスイッチング電源装置のためのスロープ補償回路である。スイッチング素子のオン／オフ制御に対してスロープ補償を行うスロープ補償回路であって、入力電圧を検出する入力電圧検出回路と、出力電圧を検出する出力電圧検出回路を備える。スロープ補償回路は、入力電圧と出力電圧とインダクタ素子のインダクタンス値とに対応してスロープ補償量を決定し、スロープ補償量を用いてスロープ補償を行う。
【００７９】
本発明の第２の態様に係るスロープ補償回路は、第１の態様に係るスロープ補償回路において、スロープ補償回路は、入力電圧検出回路及び出力電圧検出回路に接続されるキャパシタを備える。出力電圧検出回路は、出力電圧とインダクタンス値に対応する電流をキャパシタに流して充電し、入力電圧検出回路は、入力電圧とインダクタンス値に対応する電流をキャパシタから引き出して放電することで、キャパシタの充電電圧を発生させる。これにより、スロープ補償回路は充電電圧に基づいてスロープ補償量を決定する。
【００８０】
本発明の第３の態様に係るスロープ補償回路は、第２の態様に係るスロープ補償回路において、スロープ補償回路は、インダクタ素子に流れるインダクタ電流を検出して、検出したインダクタ電流に対応する検出電圧を生成する電流検出回路をさらに備える。スロープ補償回路は、充電電圧と検出電圧とを加算して、加算結果のスロープ補償電圧に基づいてスロープ補償を行う。
【００８１】
本発明の第４の態様に係るスロープ補償回路は、第２の態様に係るスロープ補償回路において、スロープ補償回路は、インダクタ素子に流れるインダクタ電流を検出して、検出したインダクタ電流に対応する検出電圧を生成する電流検出回路をさらに備える。スロープ補償回路は、充電電圧及び検出電圧をそれぞれ第１及び第２の変換電流に変換し、第１及び第２の変換電流を加算して、加算結果の電流をスロープ補償電圧に変換し、スロープ補償電圧に基づいてスロープ補償を行う。
【００８２】
本発明の第５の態様に係るスロープ補償回路は、第１〜４のうちのいずれか１つの態様に係るスロープ補償回路において、入力電圧検出回路は、入力電圧を、入力電圧に対応する第１の電流に変換する第１の電圧電流変換回路を備える。入力電圧検出回路は、第１の電流に対応する第２の電流を生成して出力する第１のカレントミラー回路と、第２の電流に対応する第３の電流をキャパシタから引き出す第２のカレントミラー回路とをさらに備える。
【００８３】
本発明の第６の態様に係るスロープ補償回路は、第５の態様に係るスロープ補償回路において、第１の電圧電流変換回路は、互いに接続されかつ第１の電流を流す複数の第１の出力抵抗を備える。第１のカレントミラー回路は、第１の電流を流す第１の入力側トランジスタと、第２の電流を流す複数の第１の出力側トランジスタとを備える。第１の電圧電流変換回路に設けられ、複数の第１の出力抵抗のうちの少なくとも１つに並列に接続されかつ基板上でトリミング可能であってトリミングにより第１の電流を変化させる第１のヒューズを備え得る。第１のカレントミラー回路に設けられ、複数の第１の出力側トランジスタのうちの少なくとも１つに直列に接続されかつ基板上でトリミング可能であってトリミングにより第２の電流を変化させる第２のヒューズを備え得る。スロープ補償回路は、第１のヒューズと第２のヒューズのうちの少なくとも１つを備える。
【００８４】
本発明の第７の態様に係るスロープ補償回路は、第１〜６うちのいずれか１つの態様に係るスロープ補償回路である。出力電圧検出回路は、出力電圧を、出力電圧に対応する第４の電流に変換する第２の電圧電流変換回路と、第４の電流に対応する第５の電流を生成してキャパシタに流す第３のカレントミラー回路とを備える。
【００８５】
本発明の第８の態様に係るスロープ補償回路は、第７の態様に係るスロープ補償回路において、第２の電圧電流変換回路は、互いに接続されかつ第４の電流を流す複数の第２の出力抵抗を備える。第３のカレントミラー回路は、第４の電流を流す第２の入力側トランジスタと、第５の電流を流す第２の出力側トランジスタとを備える。第２の電圧電流変換回路に設けられ、複数の第２の出力抵抗のうちの少なくとも１つに並列に接続されかつ基板上でトリミング可能であってトリミングにより第４の電流を変化させる第３のヒューズを備え得る。第３のカレントミラー回路に設けられ、複数の第２の出力側トランジスタのうちの少なくとも１つに直列に接続されかつ基板上でトリミング可能であってトリミングにより第５の電流を変化させる第４のヒューズを備え得る。スロープ補償回路は、第３のヒューズと第４のヒューズのうちの少なくとも１つを備える。
【００８６】
本発明の第９の態様に係るスイッチング電源装置は、入力電圧をオン／オフするスイッチング素子と、スイッチング素子に接続される一端を有するインダクタ素子と、第１〜８のうちのいずれか１つの態様に係るスロープ補償回路とを備える。スイッチング電源装置は、入力電圧を、スロープ補償回路によりスロープ補償されたスイッチング素子のオン／オフ制御を行うことによって、出力電圧に変換して、インダクタンス素子及び出力端子を介して出力する。
【００８７】
本発明の第１０の態様に係るスイッチング電源装置は、第９の態様に係るスイッチング電源装置において、スイッチング電源装置は、インダクタ素子の他端に接続される測定用端子をさらに備える。スイッチング電源装置は、測定用端子と出力端子とにインダクタンス測定装置を接続することにより、インダクタ素子のインダクタンス値を測定する。
【００８８】
本発明の第１１の態様に係るスイッチング電源装置は、第１０の態様に係るスイッチング電源装置である。スイッチング電源装置は、インダクタ素子のインダクタンス値を測定するときに、インダクタ素子の一端から出力電圧検出回路への接続を遮断するスイッチをさらに備える。
【符号の説明】
【００８９】
１，１Ａ，１Ｂ，１Ｃ…スイッチングレギュレータ
２…分圧回路
３…誤差増幅器
４…ＰＷＭコンパレータ
５…ラッチ回路
６…クロック回路
７…ドライバ回路
８…電流検出回路
９，９Ａ…補償演算回路
１０，１０Ａ…スロープ補償回路
１１…入力電圧検出回路
１２…出力電圧検出回路
１３，１３Ａ…加算器
１４…基準電圧源
１５…インダクタ素子
１６，１７…抵抗
２１…外部キャパシタ
２２…外部負荷
３１…抵抗
３２…オペアンプ
３３…抵抗
３４…キャパシタ
３５，３６…接続点
４１，４２…抵抗
４３，４４…出力抵抗
４５…オペアンプ
５１…オペアンプ
５２，５３…出力抵抗
６１…キャパシタ
６２…抵抗
６３…オペアンプ
７１…インダクタンス測定装置
８１…電圧電流変換回路
８２，８３…カレントミラー回路
８４…電圧電流変換回路
８５…カレントミラー回路
８６…分圧回路
８７…カレントミラー回路
８８…電圧電流変換回路
８９…カレントミラー回路
９０…電圧電流変換回路
９１…カレントミラー回路
９２…接続点
ｆ１〜ｆ４…ヒューズ
Ｍ１，Ｍ２…スイッチング素子
Ｑ１〜Ｑ６…トランジスタ
Ｑ７…入力側トランジスタ
Ｑ８，Ｑ９…出力側トランジスタ
Ｑ１０，Ｑ１１…トランジスタ
Ｑ１２…入力側トランジスタ
Ｑ１３，Ｑ１４…出力側トランジスタ
Ｑ１５〜Ｑ１８…トランジスタ
ＳＷ１〜ＳＷ８…スイッチ
Ｔ１…入力端子
Ｔ２…出力端子
Ｔ３，Ｔ５…端子
Ｔ４…測定用端子
【先行技術文献】
【特許文献】
【００９０】
【特許文献１】特開２００６−３３９５８号公報
【図１】
2015119550.tif 000003
【図２】
2015119550.tif 000004
【図３】
2015119550.tif 000005
【図４】
2015119550.tif 000006
【図５】
2015119550.tif 000007
【図６】
2015119550.tif 000008
【図７】
2015119550.tif 000009
【図８】
2015119550.tif 000010
【図９】
2015119550.tif 000011