(57)【要約】【課題】誤差に起因したエイリアス信号成分を補正し、且つ、面積を小さくする。【解決手段】実施形態によれば、Ａ／Ｄ変換器は、複数のＡ／Ｄ変換部と、マルチプレクサと、補正回路とを備える。補正回路は、第１疑似エイリアス信号生成部と、誤差推定部と、記憶部と、乗算部と、エイリアス信号補正部とを有する。第１疑似エイリアス信号生成部は、複数のデジタル信号に基づいて、複数のエイリアス信号成分を模擬する複数の第１疑似エイリアス信号を生成する。誤差推定部は、デジタル出力信号に基づいて、複数の誤差係数を１つずつ時分割で推定する。記憶部は、推定された誤差係数を順次記憶する。乗算部は、複数の第１疑似エイリアス信号のそれぞれと、対応する誤差係数とを乗算して複数の補正用疑似エイリアス信号を生成する。エイリアス信号補正部は、マルチプレクサの出力信号から複数の補正用疑似エイリアス信号を減算してデジタル出力信号を出力する。【選択図】図１
2015115700.tif 000002
【特許請求の範囲】
【請求項１】
それぞれがタイミングをずらしてアナログ入力信号をデジタル信号に変換する複数のＡ／Ｄ変換部と、
複数の前記デジタル信号の中から１つのデジタル信号を順次選択し、選択したデジタル信号を出力するマルチプレクサと、
前記マルチプレクサの出力信号に含まれる複数のエイリアス信号成分を補正してデジタル出力信号を出力する補正回路と、を備え、
前記補正回路は、
前記複数のデジタル信号に基づいて、前記複数のエイリアス信号成分を模擬する複数の第１疑似エイリアス信号を並列に生成する第１疑似エイリアス信号生成部と、
前記デジタル出力信号に基づいて、それぞれが対応する前記第１疑似エイリアス信号の大きさを制御するための複数の誤差係数を１つずつ時分割で推定する誤差推定部と、
推定された前記誤差係数を順次記憶する記憶部と、
前記複数の第１疑似エイリアス信号のそれぞれと、前記記憶部に記憶された対応する前記誤差係数とを乗算して複数の補正用疑似エイリアス信号を生成する乗算部と、
前記マルチプレクサの出力信号から前記複数の補正用疑似エイリアス信号を減算して前記デジタル出力信号を出力するエイリアス信号補正部と、
推定中の前記誤差係数が安定したか否か判定する判定部と、を有し、
前記誤差推定部は、
前記デジタル出力信号に基づいて、前記複数のエイリアス信号成分を模擬する複数の第２疑似エイリアス信号を１つずつ時分割で生成する第２疑似エイリアス信号生成部と、
前記第２疑似エイリアス信号が生成される度に、生成された当該第２疑似エイリアス信号と、前記デジタル出力信号と、を乗算する乗算器と、
前記第２疑似エイリアス信号が生成される度に、生成された当該第２疑似エイリアス信号に対応する前記記憶部に記憶された前記誤差係数を初期値として前記乗算器の出力信号を積分し、積分値を前記誤差係数として出力する積分器と、を有し、
前記誤差推定部は、前記複数の誤差係数を全て推定した後、再度、当該複数の誤差係数を１つずつ時分割で推定し、
前記誤差推定部は、所定の単位時間が経過する度に次の前記誤差係数を推定し、
前記判定部は、推定中の前記誤差係数と前回推定された前記誤差係数との差が所定の判定値以下になった場合に、推定中の前記誤差係数が安定したと判定し、
推定中の前記誤差係数が安定したと判定された場合に、前記誤差推定部は、前記単位時間が経過する前に次の前記誤差係数を推定する
ことを特徴とするＡ／Ｄ変換器。
【請求項２】
それぞれがタイミングをずらしてアナログ入力信号をデジタル信号に変換する複数のＡ／Ｄ変換部と、
複数の前記デジタル信号の中から１つのデジタル信号を順次選択し、選択したデジタル信号を出力するマルチプレクサと、
前記マルチプレクサの出力信号に含まれる複数のエイリアス信号成分を補正してデジタル出力信号を出力する補正回路と、を備え、
前記補正回路は、
前記複数のデジタル信号に基づいて、前記複数のエイリアス信号成分を模擬する複数の第１疑似エイリアス信号を並列に生成する第１疑似エイリアス信号生成部と、
前記デジタル出力信号に基づいて、それぞれが対応する前記第１疑似エイリアス信号の大きさを制御するための複数の誤差係数を１つずつ時分割で推定する誤差推定部と、
推定された前記誤差係数を順次記憶する記憶部と、
前記複数の第１疑似エイリアス信号のそれぞれと、前記記憶部に記憶された対応する前記誤差係数とを乗算して複数の補正用疑似エイリアス信号を生成する乗算部と、
前記マルチプレクサの出力信号から前記複数の補正用疑似エイリアス信号を減算して前記デジタル出力信号を出力するエイリアス信号補正部と、
を有することを特徴とするＡ／Ｄ変換器。
【請求項３】
前記誤差推定部は、
前記デジタル出力信号に基づいて、前記複数のエイリアス信号成分を模擬する複数の第２疑似エイリアス信号を１つずつ時分割で生成する第２疑似エイリアス信号生成部と、
前記第２疑似エイリアス信号が生成される度に、生成された当該第２疑似エイリアス信号と、前記デジタル出力信号と、を乗算する乗算器と、
前記第２疑似エイリアス信号が生成される度に、生成された当該第２疑似エイリアス信号に対応する前記記憶部に記憶された前記誤差係数を初期値として前記乗算器の出力信号を積分し、積分値を前記誤差係数として出力する積分器と、
を有することを特徴とする請求項２に記載のＡ／Ｄ変換器。
【請求項４】
前記誤差推定部は、前記複数の誤差係数を全て推定した後、再度、当該複数の誤差係数を１つずつ時分割で推定することを特徴とする請求項２又は請求項３に記載のＡ／Ｄ変換器。
【請求項５】
前記誤差推定部は、所定の単位時間が経過する度に次の前記誤差係数を推定し、
前記補正回路は、推定中の前記誤差係数が安定したか否か判定する判定部を有し、
推定中の前記誤差係数が安定したと判定された場合に、前記誤差推定部は、前記単位時間が経過する前に次の前記誤差係数を推定することを特徴とする請求項２から請求項４の何れかに記載のＡ／Ｄ変換器。
【請求項６】
前記判定部は、推定中の前記誤差係数と前回推定された前記誤差係数との差が所定の判定値以下になった場合に、推定中の前記誤差係数が安定したと判定することを特徴とする請求項５に記載のＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、Ａ／Ｄ変換器に関する。
【背景技術】
【０００２】
複数のＡ／Ｄ変換部のそれぞれでタイミングをずらしてＡ／Ｄ変換を行うことで、等価的に高速にＡ／Ｄ変換を行う、時間インターリーブ方式のＡ／Ｄ変換器が実用化されている。
【０００３】
このＡ／Ｄ変換器のＡ／Ｄ変換部の間には、利得誤差及びサンプリングタイミング誤差が存在する。そのため、これらの誤差に起因した複数のエイリアス信号成分（スプリアス）がＡ／Ｄ変換器の出力デジタル信号に含まれる。従って、Ａ／Ｄ変換器の分解能が劣化してしまう。
【０００４】
そこで、Ａ／Ｄ変換器に誤差補正回路を設け、誤差補正回路により、複数のエイリアス信号成分を模擬する複数の疑似エイリアス信号を生成すると共に複数の誤差係数を推定し、複数の疑似エイリアス信号のそれぞれと、対応する誤差係数とを乗算して、その乗算結果を用いて複数のエイリアス信号成分を補正する技術が提案されている。
【０００５】
誤差補正回路の面積は、小さい方が好ましい。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１３−７４３０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする課題は、誤差に起因したエイリアス信号成分を補正でき、且つ、面積を小さくできる時間インターリーブ方式のＡ／Ｄ変換器を提供することである。
【課題を解決するための手段】
【０００８】
実施形態によれば、Ａ／Ｄ変換器は、複数のＡ／Ｄ変換部と、マルチプレクサと、補正回路と、を備える。前記複数のＡ／Ｄ変換部は、それぞれがタイミングをずらしてアナログ入力信号をデジタル信号に変換する。前記マルチプレクサは、複数の前記デジタル信号の中から１つのデジタル信号を順次選択し、選択したデジタル信号を出力する。前記補正回路は、前記マルチプレクサの出力信号に含まれる複数のエイリアス信号成分を補正してデジタル出力信号を出力する。前記補正回路は、第１疑似エイリアス信号生成部と、誤差推定部と、記憶部と、乗算部と、エイリアス信号補正部と、を有する。前記第１疑似エイリアス信号生成部は、前記複数のデジタル信号に基づいて、前記複数のエイリアス信号成分を模擬する複数の第１疑似エイリアス信号を並列に生成する。前記誤差推定部は、前記デジタル出力信号に基づいて、それぞれが対応する前記第１疑似エイリアス信号の大きさを制御するための複数の誤差係数を１つずつ時分割で推定する。前記記憶部は、推定された前記誤差係数を順次記憶する。前記乗算部は、前記複数の第１疑似エイリアス信号のそれぞれと、前記記憶部に記憶された対応する前記誤差係数とを乗算して複数の補正用疑似エイリアス信号を生成する。前記エイリアス信号補正部は、前記マルチプレクサの出力信号から前記複数の補正用疑似エイリアス信号を減算して前記デジタル出力信号を出力する。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係るＡ／Ｄ変換器の構成を示すブロック図である。
【図２】（ａ）は、誤差が無い理想的な場合の図１のＡ／Ｄ変換器のマルチプレクサの出力信号の周波数スペクトルを示す図であり、（ｂ）は、誤差がある場合の図１のＡ／Ｄ変換器のマルチプレクサの出力信号の周波数スペクトルを示す図である。
【図３】図１の誤差補正回路の構成を示すブロック図である。
【図４】図３の第１直交変換回路の構成を示すブロック図である。
【図５】図３の第３直交変換回路の構成を示すブロック図である。
【図６】図３の積分器の構成を示すブロック図である。
【図７】図３の誤差推定回路の動作タイミングを示すタイミングチャートである。
【図８】比較例の誤差補正回路の構成を示すブロック図である。
【図９】第２の実施形態に係る誤差補正回路の構成を示すブロック図である。
【発明を実施するための形態】
【００１０】
以下に、図面を参照して本発明の実施形態について説明する。これらの実施形態は、本発明を限定するものではない。
【００１１】
（第１の実施形態）
図１は、第１の実施形態に係るＡ／Ｄ変換器１の構成を示すブロック図である。このＡ／Ｄ変換器１は、時間インターリーブ方式のＡ／Ｄ変換器である。図１に示すように、Ａ／Ｄ変換器１は、複数のＡ／Ｄ変換部２と、マルチプレクサ３と、誤差補正回路（補正回路）４と、を備える。
【００１２】
本実施形態では、一例として、４つのＡ／Ｄ変換部２を備える４チャンネルのＡ／Ｄ変換器１について説明するが、Ａ／Ｄ変換部２の数は４つに限らない。
【００１３】
複数のＡ／Ｄ変換部２は、それぞれがタイミングをずらしてアナログ入力信号Ａｉｎをサンプリングし、それぞれがデジタル信号に変換する。具体的には、各Ａ／Ｄ変換部２は、１クロックずつタイミングをずらしてサンプリングを行う。つまり、各Ａ／Ｄ変換部２は、４クロック毎に１回の割合でサンプリングを行う。
【００１４】
マルチプレクサ３は、クロックに同期して複数のデジタル信号Ｄ１〜Ｄ４の中から１つのデジタル信号を順次選択し、選択したデジタル信号を出力する。つまり、マルチプレクサ３の出力信号Ｍｏｕｔとして、デジタル信号Ｄ１，Ｄ２，Ｄ３，Ｄ４がこの順で繰り返し出力される。従って、Ａ／Ｄ変換器１は、個々のＡ／Ｄ変換部２の動作速度の４倍でＡ／Ｄ変換を行うことができる。
【００１５】
誤差補正回路４は、マルチプレクサ３の出力信号Ｍｏｕｔに含まれる複数のエイリアス信号成分を補正してデジタル出力信号Ｄｏｕｔを出力する。
【００１６】
ここで、エイリアス信号成分について説明する。
【００１７】
図２（ａ）は、誤差が無い理想的な場合の図１のＡ／Ｄ変換器１のマルチプレクサ３の出力信号Ｍｏｕｔの周波数スペクトルを示す図であり、図２（ｂ）は、誤差がある場合の図１のＡ／Ｄ変換器１のマルチプレクサ３の出力信号Ｍｏｕｔの周波数スペクトルを示す図である。
【００１８】
図２（ａ）に示すように、複数のＡ／Ｄ変換部２の間に利得誤差及びサンプリングタイミング誤差が無いと仮定した場合には、マルチプレクサ３の出力信号Ｍｏｕｔは、周波数ｆｉｎのアナログ入力信号Ａｉｎの成分のみを含んでいる。
【００１９】
ところが、実際には利得誤差及びサンプリングタイミング誤差が存在する。そのため、図２（ｂ）に示すように、マルチプレクサ３の出力信号Ｍｏｕｔは、これらの誤差に起因した複数のエイリアス信号成分（スプリアス）を含んでいる。図示した４チャンネルの例では、サンプリング周波数（クロック周波数）をｆｓとして、マルチプレクサ３の出力信号Ｍｏｕｔは、周波数ｆｓ／４±ｆｉｎ及びｆｓ／２−ｆｉｎのエイリアス信号成分を含む。ｎチャンネルの場合、ｎ−１個の周波数のエイリアス信号成分が現れる。
【００２０】
複数のエイリアス信号成分は、複数のＡ／Ｄ変換部２の利得誤差に応じた複数の第１エイリアス信号成分（周波数ｆｓ／４±ｆｉｎ及びｆｓ／２−ｆｉｎ）と、複数のＡ／Ｄ変換部２のサンプリング時間誤差に応じた複数の第２エイリアス信号成分（周波数ｆｓ／４±ｆｉｎ及びｆｓ／２−ｆｉｎ）と、からなる。同じ周波数の第１エイリアス信号成分と第２エイリアス信号成分とは、位相が９０°異なっている。
【００２１】
利得誤差の大きさ及びサンプリング時間誤差の大きさに応じて、各エイリアス信号成分の大きさが決まる。
【００２２】
以下に、誤差補正回路４について説明する。誤差補正回路４は、デジタル信号処理により複数のエイリアス信号成分を少しずつ減少させ、最終的にこれらを除去する。誤差補正回路４による補正完了後のデジタル出力信号Ｄｏｕｔの周波数スペクトルは、図２（ａ）の理想的な場合のようになる。
【００２３】
図３は、図１の誤差補正回路４の構成を示すブロック図である。図３に示すように、誤差補正回路４は、第１疑似エイリアス信号生成部１０と、誤差推定回路２０と、乗算部３０と、エイリアス信号補正部４０と、を有する。
【００２４】
第１疑似エイリアス信号生成部１０は、マルチプレクサ３の出力信号Ｍｏｕｔ（即ち、複数のデジタル信号Ｄ１〜Ｄ４）に基づいて、複数のエイリアス信号成分を模擬する複数の第１疑似エイリアス信号ＰＡｇ１〜ＰＡｇ３，ＰＡｔ１〜ＰＡｔ３を並列に生成する。
【００２５】
誤差推定回路２０は、デジタル出力信号Ｄｏｕｔに基づいて、それぞれが対応する第１疑似エイリアス信号ＰＡｇ１〜ＰＡｇ３，ＰＡｔ１〜ＰＡｔ３の大きさを制御するための複数の誤差係数ωｇ１〜ωｇ３，ωｔ１〜ωｔ３を推定する。
【００２６】
誤差推定回路２０は、誤差推定部２１と、記憶部２２と、スイッチＳｗ６〜Ｓｗ１７と、制御部２５と、を有する。
【００２７】
誤差推定部２１は、デジタル出力信号Ｄｏｕｔ及び初期値ＩＮＩに基づいて、複数の誤差係数ωｇ１〜ωｇ３，ωｔ１〜ωｔ３を１つずつ時分割で推定する。初期値ＩＮＩは、推定する誤差係数に対応するスイッチＳｗ６〜Ｓｗ１１を介して記憶部２２から誤差推定部２１に供給される。
【００２８】
誤差推定部２１は、複数の誤差係数ωｇ１〜ωｇ３，ωｔ１〜ωｔ３を全て推定した後、再度、当該複数の誤差係数ωｇ１〜ωｇ３，ωｔ１〜ωｔ３を１つずつ時分割で推定する。つまり、誤差推定部２１は、複数の誤差係数ωｇ１〜ωｇ３，ωｔ１〜ωｔ３の推定を繰り返す。
【００２９】
記憶部２２は、推定された誤差係数ωｇ１〜ωｇ３，ωｔ１〜ωｔ３を順次記憶する。記憶部２２は、複数の誤差係数ωｇ１〜ωｇ３，ωｔ１〜ωｔ３と同数の複数の記憶素子２２１〜２２６を有する。各記憶素子２２１〜２２６は、例えばレジスタであり、対応するスイッチＳｗ１２〜Ｓｗ１７を介して供給された、対応する誤差係数ωｇ１〜ωｇ３，ωｔ１〜ωｔ３を記憶する。
【００３０】
制御部２５は、誤差推定回路２０の各部の動作タイミングを制御する。
【００３１】
乗算部３０は、複数の第１疑似エイリアス信号ＰＡｇ１〜ＰＡｇ３，ＰＡｔ１〜ＰＡｔ３のそれぞれと、記憶部２２に記憶された対応する誤差係数ωｇ１〜ωｇ３，ωｔ１〜ωｔ３とを乗算して複数の補正用疑似エイリアス信号Ｃｇ１〜Ｃｇ３，Ｃｔ１〜Ｃｔ３を生成する。
【００３２】
乗算部３０は、複数の乗算器３１を有する。各乗算器３１は、対応する第１疑似エイリアス信号と、対応する誤差係数と、を乗算して対応する補正用疑似エイリアス信号を生成する。
【００３３】
エイリアス信号補正部４０は、減算器であり、遅延されたマルチプレクサ３の出力信号Ｍｏｕｔから複数の補正用疑似エイリアス信号Ｃｇ１〜Ｃｇ３，Ｃｔ１〜Ｃｔ３を減算してデジタル出力信号Ｄｏｕｔを出力する。
【００３４】
第１疑似エイリアス信号生成部１０は、遅延器１１と、移相器１２と、第１直交変換回路１３と、第２直交変換回路１４と、を有する。
【００３５】
遅延器１１は、マルチプレクサ３の出力信号Ｍｏｕｔを遅延させる。遅延器１１で遅延されたマルチプレクサ３の出力信号Ｍｏｕｔは、上述のエイリアス信号補正部４０に供給される。
【００３６】
移相器１２は、例えば微分器であり、マルチプレクサ３の出力信号Ｍｏｕｔの位相を９０°シフトすると共に、マルチプレクサ３の出力信号Ｍｏｕｔの振幅をその周波数に応じて変化させる。
【００３７】
遅延器１１により、遅延器１１で遅延されたマルチプレクサ３の出力信号Ｍｏｕｔと、移相器１２で位相をシフトされたマルチプレクサ３の出力信号Ｍｏｕｔとのタイミングを合わせることができる。
【００３８】
ここで、複数の第１疑似エイリアス信号ＰＡｇ１〜ＰＡｇ３，ＰＡｔ１〜ＰＡｔ３は、複数の第１エイリアス信号成分を模擬する複数の第３疑似エイリアス信号ＰＡｇ１〜ＰＡｇ３と、複数の第２エイリアス信号成分を模擬する複数の第４疑似エイリアス信号ＰＡｔ１〜ＰＡｔ３と、からなる。第３疑似エイリアス信号の数と、第４疑似エイリアス信号の数は、それぞれｎ−１個である。
【００３９】
第１直交変換回路１３は、遅延器１１で遅延されたマルチプレクサ３の出力信号Ｍｏｕｔを直交変換して複数の第３疑似エイリアス信号ＰＡｇ１〜ＰＡｇ３を並列に生成する。
【００４０】
第２直交変換回路１４は、移相器１２で位相をシフトされたマルチプレクサ３の出力信号Ｍｏｕｔを直交変換して複数の第４疑似エイリアス信号ＰＡｔ１〜ＰＡｔ３を並列に生成する。
【００４１】
図４は、図３の第１直交変換回路１３の構成を示すブロック図である。
【００４２】
第１直交変換回路１３は、３つのアダマール変換器１３１〜１３３を有する。各アダマール変換器１３１〜１３３は、インバータ１３５と、セレクタ１３６と、を含む。
【００４３】
アダマール変換器１３１は、選択信号として１，１，−１，−１，・・・がこの順で時系列に入力され、セレクタ１３６により、選択信号が“１”の時、遅延器１１から入力された信号を第３疑似エイリアス信号ＰＡｇ１として出力し、選択信号が“−１”の時、遅延器１１から入力された信号をインバータ１３５で反転させて第３疑似エイリアス信号ＰＡｇ１として出力する。
【００４４】
これにより、アダマール変換器１３１は、周波数ｆｓ／４±ｆｉｎの成分が最も大きい第３疑似エイリアス信号ＰＡｇ１を生成する。第３疑似エイリアス信号ＰＡｇ１は、周波数ｆｉｎの成分および周波数ｆｓ／２−ｆｉｎの成分も含んでいるが、これらの成分は小さい。
【００４５】
アダマール変換器１３２は、選択信号として１，−１，１，−１，・・・がこの順で時系列に入力され、同様の動作で周波数ｆｓ／２−ｆｉｎの成分が最も大きい第３疑似エイリアス信号ＰＡｇ２を生成する。第３疑似エイリアス信号ＰＡｇ２は、周波数ｆｉｎの成分および周波数ｆｓ／４±ｆｉｎの成分も含んでいるが、これらの成分は小さい。
【００４６】
アダマール変換器１３３は、選択信号として１，−１，−１，１，・・・がこの順で時系列に入力され、同様の動作で周波数ｆｓ／４±ｆｉｎの成分が最も大きい第３疑似エイリアス信号ＰＡｇ３を生成する。第３疑似エイリアス信号ＰＡｇ３は、周波数ｆｉｎの成分および周波数ｆｓ／２−ｆｉｎの成分も含んでいるが、これらの成分は小さい。この第３疑似エイリアス信号ＰＡｇ３は、第３疑似エイリアス信号ＰＡｇ１と周波数は等しく、位相が９０°異なっている。
【００４７】
第２直交変換回路１４も、第１直交変換回路１３と同じ構成を有している。つまり、第２直交変換回路１４は、周波数ｆｓ／４±ｆｉｎの成分が最も大きい第４疑似エイリアス信号ＰＡｔ１と、周波数ｆｓ／２−ｆｉｎの成分が最も大きい第４疑似エイリアス信号ＰＡｔ２と、周波数ｆｓ／４±ｆｉｎの成分が最も大きい第４疑似エイリアス信号ＰＡｔ３と、を生成する。この第４疑似エイリアス信号ＰＡｔ３は、第４疑似エイリアス信号ＰＡｔ１と周波数は等しく、位相が９０°異なっている。
【００４８】
また、第３疑似エイリアス信号ＰＡｇ１と第４疑似エイリアス信号ＰＡｔ１とは、周波数は等しいが位相が９０°異なっている。第３疑似エイリアス信号ＰＡｇ２と第４疑似エイリアス信号ＰＡｔ２とは、周波数は等しいが位相が９０°異なっている。第３疑似エイリアス信号ＰＡｇ３と第４疑似エイリアス信号ＰＡｔ３とは、周波数は等しいが位相が９０°異なっている。
【００４９】
図３に戻り、誤差推定部２１は、第２疑似エイリアス信号生成部２３と、相関器２４と、を有する。
【００５０】
第２疑似エイリアス信号生成部２３は、デジタル出力信号Ｄｏｕｔに基づいて、複数のエイリアス信号成分を模擬する複数の第２疑似エイリアス信号を１つずつ時分割で生成する。補正完了までのデジタル出力信号Ｄｏｕｔにエイリアス信号成分が存在している間は、複数の第２疑似エイリアス信号のそれぞれは、対応する第１疑似エイリアス信号ＰＡｇ１〜ＰＡｇ３，ＰＡｔ１〜ＰＡｔ３と周波数及び位相が等しい。
【００５１】
第２疑似エイリアス信号生成部２３は、複数の第２疑似エイリアス信号を全て生成した後、再度、当該複数の第２疑似エイリアス信号を１つずつ時分割で生成する。つまり、第２疑似エイリアス信号生成部２３は、複数の第２疑似エイリアス信号の生成を繰り返す。
【００５２】
第２疑似エイリアス信号生成部２３は、遅延器２３１と、移相器２３２と、第３直交変換回路２３３と、スイッチＳｗ１，Ｓｗ２と、を有する。
【００５３】
遅延器２３１は、デジタル出力信号Ｄｏｕｔを遅延させる。
【００５４】
移相器２３２は、例えばヒルベルト変換器であり、デジタル出力信号Ｄｏｕｔの位相を９０°シフトする。
【００５５】
スイッチＳｗ１は、遅延器２３１の出力と第３直交変換回路２３３の入力との間に接続されている。
【００５６】
スイッチＳｗ２は、移相器２３２の出力と第３直交変換回路２３３の入力との間に接続されている。
【００５７】
ここで、複数の第２疑似エイリアス信号は、複数の第１エイリアス信号成分を模擬する複数の第５疑似エイリアス信号と、複数の第２エイリアス信号成分を模擬する複数の第６疑似エイリアス信号と、を含む。
【００５８】
第３直交変換回路２３３は、スイッチＳｗ１がオンの時に、遅延器２３１で遅延されたデジタル出力信号を直交変換して複数の第５疑似エイリアス信号を１つずつ時分割で生成し、スイッチＳｗ２がオンの時に、移相器１２で位相をシフトされたデジタル出力信号を直交変換して複数の第６疑似エイリアス信号を１つずつ時分割で生成する。
【００５９】
図５は、図３の第３直交変換回路２３３の構成を示すブロック図である。図５に示すように、直交変換回路２３３は、１つのアダマール変換器からなり、インバータ２３３１と、セレクタ２３３２と、スイッチＳｗ３〜Ｓｗ５と、を含む。
【００６０】
第３直交変換回路２３３は、スイッチＳｗ３がオンの時、選択信号として１，１，−１，−１，・・・がこの順で時系列に入力され、周波数ｆｓ／４±ｆｉｎの成分が最も大きい第５疑似エイリアス信号または第６疑似エイリアス信号を生成する。これら第５及び第６疑似エイリアス信号のそれぞれは、対応するエイリアス信号成分がデジタル出力信号Ｄｏｕｔに存在している間、周波数ｆｉｎの成分および周波数ｆｓ／２−ｆｉｎの成分も含んでいるが、対応するエイリアス信号成分がデジタル出力信号Ｄｏｕｔに存在していない場合、周波数ｆｉｎの成分および周波数ｆｓ／２−ｆｉｎの成分を含まない。
【００６１】
第３直交変換回路２３３は、スイッチＳｗ４がオンの時、選択信号として１，−１，１，−１，・・・がこの順で時系列に入力され、周波数ｆｓ／２−ｆｉｎの成分が最も大きい第５疑似エイリアス信号または第６疑似エイリアス信号を生成する。これら第５及び第６疑似エイリアス信号のそれぞれは、対応するエイリアス信号成分がデジタル出力信号Ｄｏｕｔに存在している間、周波数ｆｉｎの成分および周波数ｆｓ／４±ｆｉｎの成分も含んでいるが、対応するエイリアス信号成分がデジタル出力信号Ｄｏｕｔに存在していない場合、周波数ｆｉｎの成分および周波数ｆｓ／４±ｆｉｎの成分を含まない。
【００６２】
第３直交変換回路２３３は、スイッチＳｗ５がオンの時、選択信号として１，−１，−１，１，・・・がこの順で時系列に入力され、周波数ｆｓ／４±ｆｉｎの成分が最も大きい第５疑似エイリアス信号または第６疑似エイリアス信号を生成する。これら第５及び第６疑似エイリアス信号のそれぞれは、対応するエイリアス信号成分がデジタル出力信号Ｄｏｕｔに存在している間、周波数ｆｉｎの成分および周波数ｆｓ／２−ｆｉｎの成分も含んでいるが、対応するエイリアス信号成分がデジタル出力信号Ｄｏｕｔに存在していない場合、周波数ｆｉｎの成分および周波数ｆｓ／２−ｆｉｎの成分を含まない。
【００６３】
図３に戻り、相関器２４は、第２疑似エイリアス信号が生成される度に、生成された当該第２疑似エイリアス信号と、遅延器２３１で遅延されたデジタル出力信号Ｄｏｕｔと、の間の相関値を算出し、当該相関値を誤差係数として出力する。
【００６４】
相関器２４は、乗算器２４１と、積分器２４２と、を有する。
【００６５】
乗算器２４１は、第２疑似エイリアス信号が生成される度に、生成された当該第２疑似エイリアス信号と、遅延器２３１で遅延されたデジタル出力信号Ｄｏｕｔと、を乗算する。
【００６６】
積分器２４２は、第２疑似エイリアス信号が生成される度に、生成された当該第２疑似エイリアス信号に対応する記憶部２２に記憶された誤差係数を初期値ＩＮＩとして乗算器２４１の出力信号（乗算結果）を時間積分し、積分値を誤差係数として出力する。
【００６７】
乗算器２４１に入力された第２疑似エイリアス信号とデジタル出力信号Ｄｏｕｔとに同じ周波数成分が存在している場合、乗算結果は０以外の値になる。この場合、積分値は時間の経過に伴い変化する。
【００６８】
一方、乗算器２４１に入力された第２疑似エイリアス信号とデジタル出力信号Ｄｏｕｔとに同じ周波数成分が存在していない場合、乗算結果は０になる。この場合、積分値は安定値になり、変化しない。
【００６９】
図６は、図３の積分器２４２の構成を示すブロック図である。図６に示すように、積分器２４２は、セレクタ２４２１と、加算器２４２２と、セレクタ２４２３と、遅延器２４２４と、を有する。
【００７０】
セレクタ２４２１は、制御信号ＩＮＴ＿Ｘが“０”の時、乗算器２４１の出力信号を出力し、制御信号ＩＮＴ＿Ｘが“１”の時、信号“０”を出力する。
【００７１】
加算器２４２２は、セレクタ２４２１の出力信号と、遅延器２４２４の出力信号と、を加算してスイッチＳｗ１２〜Ｓｗ１７及びセレクタ２４２３へ出力する。
【００７２】
セレクタ２４２３は、制御信号ＩＮＴ＿Ｘが“０”の時、加算器２４２２の出力信号を出力し、制御信号ＩＮＴ＿Ｘが“１”の時、記憶部２２からスイッチＳｗ６〜Ｓｗ１１の何れかを介して供給された初期値ＩＮＩを出力する。
【００７３】
遅延器２４２４は、セレクタ２４２３の出力信号を遅延させて加算器２４２２へ供給する。
【００７４】
図７は、図３の誤差推定回路２０の動作タイミングを示すタイミングチャートである。制御部２５は、図７の動作タイミングに従って、スイッチＳｗ１〜Ｓｗ１７及び積分器２４２を制御する。
【００７５】
まず、時刻ｔ１において、制御信号ＩＮＴ＿Ｘが“１”になり、スイッチＳｗ１，Ｓｗ３，Ｓｗ６，Ｓｗ１２がオンになり、スイッチＳｗ２，Ｓｗ４，Ｓｗ５，Ｓｗ７〜Ｓｗ１１，Ｓｗ１３〜Ｓｗ１７がオフになる。制御信号ＩＮＴ＿Ｘは、時刻ｔ１から所定時間後に“０”になる。
【００７６】
これにより、第３直交変換回路２３３は、周波数ｆｓ／４±ｆｉｎの第５疑似エイリアス信号を生成する。
【００７７】
積分器２４２は、生成された第５疑似エイリアス信号に対応する記憶部２２（記憶素子２２１）に記憶された誤差係数ωｇ１を初期値ＩＮＩとして乗算器２４１の出力信号を積分し、積分値を誤差係数ωｇ１として出力する。記憶された誤差係数ωｇ１（即ち、前回推定された誤差係数ωｇ１）を初期値ＩＮＩとしているので、時分割での推定であっても、時間的に連続して推定した場合と同じ結果が得られる。
【００７８】
記憶素子２２１は、スイッチＳｗ１２を介して供給された、推定された誤差係数ωｇ１を記憶する。誤差係数ωｇ１は、安定値に収束するまでは時間の経過に伴い変化するので、記憶素子２２１は最新の誤差係数ωｇ１を記憶する。
【００７９】
このようにして誤差係数ωｇ１が推定される。
【００８０】
次に、時刻ｔ２において、制御信号ＩＮＴ＿Ｘが“１”になり、スイッチＳｗ１，Ｓｗ４，Ｓｗ７，Ｓｗ１３がオンになり、スイッチＳｗ２，Ｓｗ３，Ｓｗ５，Ｓｗ６，Ｓｗ８〜Ｓｗ１２，Ｓｗ１４〜Ｓｗ１７がオフになる。制御信号ＩＮＴ＿Ｘは、時刻ｔ２から所定時間後に“０”になる。
【００８１】
これにより、前述の動作と同様に、誤差係数ωｇ２が推定される。
【００８２】
次に、時刻ｔ３において、制御信号ＩＮＴ＿Ｘが“１”になり、スイッチＳｗ１，Ｓｗ５，Ｓｗ８，Ｓｗ１４がオンになり、スイッチＳｗ２〜Ｓｗ４，Ｓｗ６，Ｓｗ７，Ｓｗ９〜Ｓｗ１３，Ｓｗ１５〜Ｓｗ１７がオフになる。制御信号ＩＮＴ＿Ｘは、時刻ｔ３から所定時間後に“０”になる。
【００８３】
これにより、前述の動作と同様に、誤差係数ωｇ３が推定される。
【００８４】
次に、時刻ｔ４において、制御信号ＩＮＴ＿Ｘが“１”になり、スイッチＳｗ２，Ｓｗ３，Ｓｗ９，Ｓｗ１５がオンになり、スイッチＳｗ１，Ｓｗ４〜Ｓｗ８，Ｓｗ１０〜Ｓｗ１４，Ｓｗ１６，Ｓｗ１７がオフになる。制御信号ＩＮＴ＿Ｘは、時刻ｔ４から所定時間後に“０”になる。
【００８５】
これにより、前述の動作と同様に、誤差係数ωｔ１が推定される。
【００８６】
次に、時刻ｔ５において、制御信号ＩＮＴ＿Ｘが“１”になり、スイッチＳｗ２，Ｓｗ４，Ｓｗ１０，Ｓｗ１６がオンになり、スイッチＳｗ１，Ｓｗ３，Ｓｗ５〜Ｓｗ９，Ｓｗ１１〜Ｓｗ１５，Ｓｗ１７がオフになる。制御信号ＩＮＴ＿Ｘは、時刻ｔ５から所定時間後に“０”になる。
【００８７】
これにより、前述の動作と同様に、誤差係数ωｔ２が推定される。
【００８８】
次に、時刻ｔ６において、制御信号ＩＮＴ＿Ｘが“１”になり、スイッチＳｗ２，Ｓｗ５，Ｓｗ１１，Ｓｗ１７がオンになり、スイッチＳｗ１，Ｓｗ３，Ｓｗ４，Ｓｗ６〜Ｓｗ１０，Ｓｗ１２〜Ｓｗ１６がオフになる。制御信号ＩＮＴ＿Ｘは、時刻ｔ６から所定時間後に“０”になる。
【００８９】
これにより、前述の動作と同様に、誤差係数ωｔ３が推定される。
【００９０】
時刻ｔ７以降は、時刻ｔ１からの動作を繰り返す。つまり、誤差推定回路２０は複数の誤差係数ωｇ１〜ωｇ３，ωｔ１〜ωｔ３の推定を繰り返すので、各誤差係数ωｇ１〜ωｇ３，ωｔ１〜ωｔ３は安定値に容易に収束することができる。
【００９１】
各誤差係数ωｇ１〜ωｇ３，ωｔ１〜ωｔ３が安定値に収束した後、デジタル出力信号Ｄｏｕｔにはエイリアス信号成分が殆ど含まれていないようになる。
【００９２】
つまり、各誤差係数ωｇ１〜ωｇ３，ωｔ１〜ωｔ３について、積分器２４２の入力がゼロになるようにフィードバック制御を行うため、複数のエイリアス信号成分が無くなった状態で安定する。
【００９３】
時刻ｔ１から時刻ｔ２の間の時間（即ち制御信号ＩＮＴ＿Ｘの周期）は、サンプリング周期より十分に長い。
【００９４】
以上で説明したように、第１の実施形態によれば、誤差推定部２１が複数の誤差係数ωｇ１〜ωｇ３，ωｔ１〜ωｔ３を１つずつ時分割で推定し、記憶部２２が推定された誤差係数を順次記憶するようにしている。これにより、誤差推定部２１の各構成要素を複数の誤差係数ωｇ１〜ωｇ３，ωｔ１〜ωｔ３の推定に共用できるので、誤差推定回路２０の回路規模を小さくできる。
【００９５】
ここで、誤差推定回路２０の回路規模を小さくできることについて、本発明者が知得する比較例の誤差補正回路４Ｘの誤差推定回路２０Ｘと比較して、より詳しく説明する。
【００９６】
図８は、比較例の誤差補正回路４Ｘの構成を示すブロック図である。図８では、図３と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。
【００９７】
比較例の誤差補正回路４Ｘも、図１のＡ／Ｄ変換器１に用いられ、誤差補正回路４と同様に、マルチプレクサ３の出力信号Ｍｏｕｔに含まれる複数のエイリアス信号成分を補正してデジタル出力信号Ｄｏｕｔを出力する。
【００９８】
誤差推定回路２０Ｘは、本実施形態の誤差推定回路２０と異なり、６つの誤差係数ωｇ１〜ωｇ３，ωｔ１〜ωｔ３を並列に推定する。そのため、誤差推定回路２０Ｘは、２つ直交変換回路２３３Ｘ１，２３３Ｘ２と、６つの乗算器２４１と、６つの積分器２４２Ｘと、を備える。
【００９９】
直交変換回路２３３Ｘ１は、図４の第１直交変換回路１３と同じ構成を有しており、３つのアダマール変換器により３つの第５疑似エイリアス信号を並列に生成する。直交変換回路２３３Ｘ２は、図４の第１直交変換回路１３と同じ構成を有しており、３つのアダマール変換器により３つの第６疑似エイリアス信号を並列に生成する。
【０１００】
各乗算器２４１と各積分器２４２Ｘは、遅延されたデジタル出力信号と、対応する第５又は第６疑似エイリアス信号とに基づいて、対応する誤差係数を推定する。
【０１０１】
このように、比較例の誤差推定回路２０Ｘでは、乗算器２４１、積分器２４２Ｘ及びアダマール変換器のそれぞれの数が本実施形態の６倍である。特に、乗算器２４１と積分器２４２Ｘの面積は相対的に大きい。そのため、誤差推定回路２０Ｘの面積は本実施形態より大きい。
【０１０２】
例えば、比較例において、誤差補正回路４Ｘの面積は、複数のＡ／Ｄ変換部２及びマルチプレクサ３の面積の約１／３である。誤差補正回路４Ｘの面積のうち、第１疑似エイリアス信号生成部１０の面積は約２５％であり、乗算部３０の面積は約１８％であり、誤差推定回路２０Ｘの面積は約５７％である。また、誤差推定回路２０Ｘの中の２つ直交変換回路２３３Ｘ１，２３３Ｘ２と、６つの乗算器２４１と、６つの積分器２４２Ｘとの面積は、誤差補正回路４Ｘの面積の約３２％である。
【０１０３】
本実施形態では、前述したように、１つの第３直交変換回路２３３（即ち１つのアダマール変換器）と、１つの乗算器２４１と、１つの積分器２４２とにより複数の誤差係数ωｇ１〜ωｇ３，ωｔ１〜ωｔ３を推定している。これにより、誤差補正回路４の面積を、比較例の誤差補正回路４Ｘの面積に比して約２５％削減できる。従って、Ａ／Ｄ変換器１の面積を小さくできる。
【０１０４】
チャンネル数がより多い場合には、本実施形態による面積削減効果がより大きくなる。
【０１０５】
なお、本実施形態において、スイッチＳｗ１〜Ｓｗ１７を制御する順序、即ち複数の誤差係数ωｇ１〜ωｇ３，ωｔ１〜ωｔ３を推定する順序は、上述の例に限らない。
【０１０６】
また、第１疑似エイリアス信号生成部１０は、マルチプレクサ３の出力信号Ｍｏｕｔではなく、複数のデジタル信号Ｄ１〜Ｄ４に基づいて、複数の第１疑似エイリアス信号ＰＡｇ１〜ＰＡｇ３，ＰＡｔ１〜ＰＡｔ３を並列に生成してもよい。この場合も、適切な遅延時間だけ遅延させたマルチプレクサ３の出力信号Ｍｏｕｔを、エイリアス信号補正部４０に供給すればよい。
【０１０７】
（第２の実施形態）
第２の実施形態では、推定中の誤差係数が安定したか否か判定する点が第１の実施形態と異なる。
【０１０８】
図９は、第２の実施形態に係る誤差補正回路４ａの構成を示すブロック図である。図９では、図３と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。
【０１０９】
誤差推定回路２０ａは、図３の構成に加え、判定部２７を有する。
【０１１０】
判定部２７は、推定中の誤差係数が安定したか否か判定する。具体的には、判定部２７は、記憶部２２に記憶された推定中の誤差係数と、記憶部２２に記憶されていた前回推定された誤差係数と、の差が所定の判定値以下になった場合に、推定中の誤差係数が安定したと判定する。電源投入直後等では、前回推定された誤差係数は０になっている。
【０１１１】
第１の実施形態で説明したように、誤差推定部２１は、所定の単位時間が経過する度に次の誤差係数を推定する。単位時間は、例えば、図７を参照して説明した時刻ｔ１から時刻ｔ２の間の時間である。
【０１１２】
判定部２７により推定中の誤差係数が安定したと判定された場合に、制御部２５はスイッチＳｗ１〜Ｓｗ１７の制御タイミングを早め、これにより誤差推定部２１は、単位時間が経過する前に次の誤差係数を推定する。
【０１１３】
このように、本実施形態によれば、推定中の誤差係数が安定した場合に、単位時間が経過する前に次の誤差係数を推定するので、全ての誤差係数ωｇ１〜ωｇ３，ωｔ１〜ωｔ３が安定するまでの時間を第１の実施形態よりも短縮できる。従って、第１の実施形態より早くエイリアス信号成分を補正できる。
【０１１４】
以上説明した少なくともひとつの実施形態によれば、複数の誤差係数を１つずつ時分割で推定する誤差推定部２１と、推定された誤差係数を順次記憶する記憶部２２と、を備えることにより、誤差に起因したエイリアス信号成分を補正でき、且つ、面積を小さくできる。
【０１１５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１６】
１  Ａ／Ｄ変換器
２  Ａ／Ｄ変換部
３  マルチプレクサ
４，４ａ  誤差補正回路（補正回路）
１０  第１疑似エイリアス信号生成部
２０，２０ａ  誤差推定回路
２１  誤差推定部
２２  記憶部
２３  第２疑似エイリアス信号生成部
２４  相関器
２４１  乗算器
２４２  積分器
２５  制御部
２７  判定部
３０  乗算部
３１  乗算器
４０  エイリアス信号補正部
【図１】
2015115700.tif 000003
【図３】
2015115700.tif 000004
【図４】
2015115700.tif 000005
【図５】
2015115700.tif 000006
【図６】
2015115700.tif 000007
【図７】
2015115700.tif 000008
【図８】
2015115700.tif 000009
【図９】
2015115700.tif 000010
【図２】
2015115700.tif 000011