(57)【要約】【課題】１つまたは２つのコンパレータのいずれにも適用可能であり、さらなる低消費電力化が可能で、良好な雑音特性を有する弛張発振器を提供する。【解決手段】弛張発振器（１）は、基準クロック（ＣＬＫｏｕｔ）の信号レベルの遷移に応答して、第１および第２の発振信号（ＯＳＣａ，ＯＳＣｂ）の信号レベルを増減させる発振回路（１０）と、第１および第２の発振信号の信号レベルと第１の比較電圧とをそれぞれ比較する第１および第２の動作を行う一方、これらの動作期間以外にオフされる比較回路（２２）を有し、第１および第２の動作の動作結果に基づいて基準クロックを論理遷移させる発振制御回路（２０）と、比較回路のオフ期間に、比較回路の出力を、所定の論理値に固定する固定回路（２４）とを備えている。【選択図】図１
2015119307.tif 000002
【特許請求の範囲】
【請求項１】
基準クロックを生成する弛張発振器であって、
前記基準クロックの信号レベルの遷移に応答して、第１の発振信号の信号レベルを増加させるとともに第２の発振信号の信号レベルを減少させる動作と、前記第２の発振信号の信号レベルを増加させるとともに前記第１の発振信号の信号レベルを減少させる動作とを交互に行う発振回路と、
前記第１の発振信号の信号レベルと第１の比較電圧とを比較し、当該比較結果に応じた信号を出力する第１の動作と、前記第２の発振信号の信号レベルと前記第１の比較電圧とを比較し、当該比較結果に応じた信号を出力する第２の動作とを行うことが可能である一方、前記第１および第２の動作を行う期間以外の期間にオフされる比較回路を有し、当該比較回路の出力が、前記第１の発振信号の信号レベルが前記第１の比較電圧に到達したことを示す場合には、前記基準クロックの信号レベルを第１の論理レベルに遷移させる一方、前記第２の発振信号の信号レベルが前記第１の比較電圧に到達したことを示す場合には、前記基準クロックの信号レベルを第２の論理レベルに遷移させる発振制御回路と、
前記比較回路のオフ期間に、前記比較回路の出力を、所定の論理値に固定する固定回路とを備えている
ことを特徴とする弛張発振器。
【請求項２】
請求項１の弛張発振器において、
前記比較回路は、
前記第１の動作を行う一方、前記第１の動作を行う期間以外の期間においてオフされる第１の比較器と、
前記第２の動作を行う一方、前記第２の動作を行う期間以外の期間においてオフされる第２の比較器とを有し、
前記固定回路は、
前記第１の比較器のオフ期間に、前記第１の比較器の出力を、前記所定の論理値として、前記第１の発振信号の信号レベルが前記第１の比較電圧未満であることを示す論理値に固定し、
前記第２の比較器のオフ期間に、前記第２の比較器の出力を、前記所定の論理値として、前記第２の発振信号の信号レベルが前記第１の比較電圧未満であることを示す論理値に固定する
ことを特徴とする弛張発振器。
【請求項３】
請求項１の弛張発振器において、
前記比較回路は、前記第１および第２の動作を行う一方、前記第１および第２の動作を行う期間以外の期間にオフされる比較器を有し、
前記固定回路は、前記比較器のオフ期間に、前記比較器の出力を、前記所定の論理値として、前記第１および第２の発振信号のいずれかの信号レベルが前記第１の比較電圧未満であることを示す論理値に固定する
ことを特徴とする弛張発振器。
【請求項４】
請求項１の弛張発振器において、
前記比較回路のオフ期間は、前記基準クロックの信号レベルが前記第１の論理レベルに遷移してから所定時間経過後に終了する
ことを特徴とする弛張発振器。
【請求項５】
請求項４の弛張発振器において、
前記所定時間が経過したことを前記比較回路に通知する遅延回路を備えている
ことを特徴とする弛張発振器。
【請求項６】
請求項５の弛張発振器において、
前記遅延回路は、抵抗素子と容量素子とを有するＲＣ回路を含んでいる
ことを特徴とする弛張発振器。
【請求項７】
請求項１の弛張発振器において、
前記第１の比較電圧よりも低い第２の比較電圧と前記第１の発振信号の信号レベルとの比較、および前記第２の比較電圧と前記第２の発振信号の信号レベルとの比較のそれぞれを行い、それぞれの比較結果に応じた信号を出力するサブ比較器を備え、
前記比較回路は、前記サブ比較器の出力が、前記第１の発振信号の信号レベルが前記第２の比較電圧に到達したことを示す場合に前記第１の動作を開始し、前記第２の発振信号の信号レベルが前記第２の比較電圧に到達したことを示す場合に前記第２の動作を開始する
ことを特徴とする弛張発振器。
【請求項８】
請求項１の弛張発振器において、
前記固定回路は、前記比較回路の出力を、プルアップまたはプルダウンするトランジスタを有する
ことを特徴とする弛張発振器。
【請求項９】
請求項１の弛張発振器において、
前記固定回路は、前記比較回路の出力をマスクする論理回路を有する
ことを特徴とする弛張発振器。
【請求項１０】
請求項１の弛張発振器において、
前記比較回路のオフ期間に、前記比較回路内では、電源とグランドとを接続する電流経路が遮断される
ことを特徴とする弛張発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、基準クロックを生成する弛張発振器に関する。
【背景技術】
【０００２】
集積回路等には、マイコン等のクロック信号の生成、通信の送受信、およびタイマー機能等のために、一定周波数で発振する発振器が用いられる。従来、発振器としては、水晶発振器が広く利用されている。水晶発振器は、高精度な発振周期を作り出すことはできる反面、集積化が困難であるため、外付け素子として実装する必要がある。したがって、水晶発振器は、コストおよび集積化の観点から優れているとは言えない。また、水晶発振器は、起動に時間を要し、頻繁にオンオフする間欠動作により超低電力を実現するアプリケーションには適用しにくい等、電力的な課題もある。
【０００３】
これらの課題に対し、近年、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）回路で実現できる弛張発振器(relaxation oscillator)に注目が集まっている。弛張発振器は、集積化および高速なオンオフが可能であるとともに、比較的低電力動作が可能であるため、高い周波数精度を必要としない基準発振器等として適していると言える。
【０００４】
一般に、弛張発振器には、電力と精度とのトレードオフが良好でないという課題が存在する。弛張発振器は、熱雑音やフリッカ雑音の影響を受けやすい。そのため、例えば、熱雑音を下げるために、回路要素であるコンパレータ等の電流を増やすことが考えられるが、その場合、弛張発振器の電力が増加してしまう。
【０００５】
これに対して、２つのコンパレータを相補的に低電力動作させている弛張発振器が開示されている（例えば特許文献１参照）。これによると、各コンパレータの電力を交互に下げることができるため、弛張発振器の消費電力を削減することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許許第７，８６３，９９２号明細書
【非特許文献】
【０００７】
【非特許文献１】Hui Tian and AbbasEl Gamal,'Analysis of 1/f Noisein Switched MOSFETCircuits', IEEE Transactions on circuits and systems-II: Analog and digital signal processing, Vol.48, No.2, Feb. 2001, P.151-157
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１の弛張発振器では、２つのコンパレータの電力を交互に低下させているものの、電力が完全にオフされるわけではないため、低消費電力化には限界がある。完全にオフすると、コンパレータの出力が不定となり、発振器として正しく動作しなくなるためであると考えられる。
【０００９】
また、この弛張発振器は、上述したフリッカ雑音の対策がなされておらず、フリッカ雑音が課題となる低周波を扱う場合、ジッタ特性が劣化するおそれがある。さらに、この弛張発振器は、相補的に動作する２つのコンパレータを用いることを前提としており、コンパレータが１つの場合には適用できない。
【００１０】
かかる点に鑑みて、本開示は、１つまたは２つのコンパレータのいずれにも適用可能であり、さらなる低消費電力化が可能で、良好な雑音特性を有する弛張発振器を提供することを課題とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するため本開示によって次のような解決手段を講じた。すなわち、基準クロックを生成する弛張発振器は、前記基準クロックの信号レベルの遷移に応答して、第１の発振信号の信号レベルを増加させるとともに第２の発振信号の信号レベルを減少させる動作と、前記第２の発振信号の信号レベルを増加させるとともに前記第１の発振信号の信号レベルを減少させる動作とを交互に行う発振回路と、前記第１の発振信号の信号レベルと第１の比較電圧とを比較し、当該比較結果に応じた信号を出力する第１の動作と、前記第２の発振信号の信号レベルと前記第１の比較電圧とを比較し、当該比較結果に応じた信号を出力する第２の動作とを行うことが可能である一方、前記第１および第２の動作を行う期間以外の期間にオフされる比較回路を有し、当該比較回路の出力が、前記第１の発振信号の信号レベルが前記第１の比較電圧に到達したことを示す場合には、前記基準クロックの信号レベルを第１の論理レベルに遷移させる一方、前記第２の発振信号の信号レベルが前記第１の比較電圧に到達したことを示す場合には、前記基準クロックの信号レベルを第２の論理レベルに遷移させる発振制御回路と、前記比較回路のオフ期間に、前記比較回路の出力を、所定の論理値に固定する固定回路とを備えている。
【００１２】
これによると、発振回路が第１の発振信号の信号レベルを増加させる動作を行っているとき、比較回路によって、第１の発振信号の信号レベルが第１の比較電圧になったことが検出されると、発振制御回路は、基準クロックの信号レベルを第１の論理レベルに遷移させる。一方、発振回路が第２の発振信号の信号レベルを増加させる動作を行っているとき、比較回路によって、第２の発振信号の信号レベルが第１の比較電圧になったことが検出されると、発振制御回路は、基準クロックの信号レベルを第２の論理レベルに遷移させる。
【００１３】
また、比較回路は、第１および第２の動作を行う期間以外の期間、つまり、第１および第２の動作のいずれも行わない期間において、オフ状態となるように制御される。なお、比較回路がオフ状態であるとは、例えば、回路内において、電源からグランドまでの電流経路が遮断された状態であり、電力が消費されない状態のことである。
【００１４】
また、固定回路は、比較回路がオフ状態であるとき、比較回路の出力を、所定の論理値として、例えば、第１および第２の発振信号の少なくとも一方が第１の比較電圧未満であることを示す論理値に固定可能である。
【００１５】
以上、上記弛張発振器によると、１つの比較回路を用いることができる。また、比較回路を電力を消費しないオフ状態にすることができるため、さらなる低消費電力化を図ることができる。また、比較回路が第１および第２の動作を行うときに、これら動作に必要な電流を比較回路に集中的に供給することができるようになるため、熱雑音を抑制することができる。なお、比較回路がオフ制御されていても、比較回路の出力が所定の論理値に固定されるため、その出力が不定になることによる、弛張発振器の誤動作を抑制することができる。
【００１６】
また、ＣＭＯＳ回路で実現可能な弛張発振器において、特に低周波領域での影響が大きくなるフリッカ雑音を抑制できることが望ましいと言える。そこで、本願発明者は、トランジスタをオフすると、フリッカ雑音の要因となるトラップを高い確率で空にすることができるという、非特許文献２に示す技術に着目した。
【００１７】
そして、この技術を本開示に係る弛張発振器に応用することにより、第１および第２の動作を行っていないときの比較回路、ひいては比較回路を構成するトランジスタを完全にオフすることで、フリッカ雑音を効果的に抑制することができると考えた。つまり、本開示に係る弛張発振器では、低消費電力化および良好な雑音特性の両方の効果を得ることができる。
【発明の効果】
【００１８】
本開示によれば、１つまたは２つのコンパレータのいずれにも適用可能であり、さらなる低消費電力化が可能で、良好な雑音特性を有する弛張発振器を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】図１は、第１の実施形態に係る弛張発振器の構成図である。
【図２】図２は、図１の遅延回路の構成例を示す回路図である。
【図３】図３は、図１の比較回路および固定回路の構成例を示す回路図である。
【図４】図４は、図１の弛張発振器の動作例を示すタイミングチャートである。
【図５】図５は、図１の固定回路の別の例を示す回路図である。
【図６】図６は、第２の実施形態に係る弛張発振器の構成図である。
【図７】図７は、図６の弛張発振器の動作例を示すタイミングチャートである。
【図８】図８は、第３の実施形態に係る弛張発振器の構成図である。
【発明を実施するための形態】
【００２０】
＜第１の実施形態＞
図１は、第１の実施形態に係る弛張発振器の構成図である。本実施形態に係る弛張発振器１は、基準クロックＣＬＫｏｕｔを生成するものであり、発振回路１０と、発振制御回路２０とを有する。
【００２１】
発振回路１０は、時定数に対応する周波数を有するクロックＣＫａ，ＣＫｂのうち、例えばクロックＣＫａを基準クロックＣＬＫｏｕｔとして出力する。クロックＣＫａ，ＣＫｂのそれぞれの信号レベルは、互いに相補的に変動する。
【００２２】
発振回路１０は、第１の発振信号である信号ＯＳＣａを生成する第１の信号生成回路１２と、第２の発振信号である信号ＯＳＣｂを生成する第２の信号生成回路１４とを有する。
【００２３】
信号生成回路１２は、ＰＭＯＳ（positive channel Metal Oxide Semiconductor）トランジスタＴｐａと、抵抗素子Ｒａと、ＮＭＯＳ（negative channel Metal Oxide Semiconductor）トランジスタＴｎａと、容量素子Ｃａとを有する。
【００２４】
トランジスタＴｐａは、一端が電源ＶＤＤに接続され、ゲートにクロックＣＫａ、つまり基準クロックＣＬＫｏｕｔが供給される。抵抗素子Ｒａは、トランジスタＴｐａの他端に接続されている。トランジスタＴｎａは、抵抗素子Ｒａと電源ＶＳＳとの間に接続されており、ゲートにクロックＣＫａが供給される。容量素子Ｃａは、抵抗素子ＲａおよびトランジスタＴｎａの接続ノードと電源ＶＳＳとの間に接続されている。そして、この接続ノードの電位が信号ＯＳＣａとして出力される。
【００２５】
信号生成回路１４は、ＰＭＯＳトランジスタＴｐｂと、抵抗素子Ｒｂと、ＮＭＯＳトランジスタＴｎｂと、容量素子Ｃｂとを有する。
【００２６】
トランジスタＴｐｂは、一端が電源ＶＤＤに接続され、ゲートにクロックＣＫｂが供給される。抵抗素子Ｒｂは、トランジスタＴｐｂの他端に接続されている。トランジスタＴｎｂは、抵抗素子Ｒｂと電源ＶＳＳとの間に接続されており、ゲートにクロックＣＫｂが供給される。容量素子Ｃｂは、抵抗素子ＲｂおよびトランジスタＴｎｂの接続ノードと電源ＶＳＳとの間に接続されている。そして、この接続ノードの電位が信号ＯＳＣｂとして出力される。
【００２７】
なお、発振回路１０は、クロックＣＫｂを基準クロックＣＬＫｏｕｔとして出力してもよい。
【００２８】
発振制御回路２０は、２つの遅延回路Ｄａ，Ｄｂと、比較回路２２と、固定回路２４と、ラッチ回路２６とを有する。
【００２９】
遅延回路Ｄａは、クロックＣＫａの立ち上がりおよび立ち下がりのいずれかのエッジタイミングを遅延させた信号ＰＯＦＦａを出力する。本実施形態では、例えば、遅延回路Ｄａは、クロックＣＫａがＨレベルからＬレベルになるタイミングを所定時間遅延させた信号ＰＯＦＦａを生成する。なお、遅延回路Ｄａは、クロックＣＫａがＬレベルからＨレベルになるタイミングは遅延させないように構成されている。
【００３０】
遅延回路Ｄｂは、クロックＣＫｂの立ち上がりおよび立ち下がりのいずれかのエッジタイミングを遅延させた信号ＰＯＦＦｂを出力する。本実施形態では、例えば、遅延回路Ｄｂは、クロックＣＫｂがＨレベルからＬレベルになるタイミングを所定時間遅延させた信号ＰＯＦＦｂを生成する。なお、遅延回路Ｄｂは、クロックＣＫｂがＬレベルからＨレベルになるタイミングは遅延させないように構成されている。
【００３１】
遅延回路Ｄａ，Ｄｂは、例えば、図２のようなＲＣ回路３０を含んでいる。図２は、図１の遅延回路の回路図である。遅延回路Ｄａ，Ｄｂはそれぞれ、例えば、ＲＣ回路３０と、バッファ回路３２と、ＯＲ回路３８とを有する。なお、遅延回路Ｄａ，Ｄｂは、同様の構成であるため、遅延回路Ｄａについて説明する。
【００３２】
ＲＣ回路３０は、一端がバッファ回路３２の出力に接続された可変抵抗素子３４と、可変抵抗素子３４の他端とグランドとの間に接続された可変容量素子３６とを有する。
【００３３】
ＯＲ回路３８の一方の入力端には、クロックＣＫａがそのまま入力され、他方の入力端には、クロックＣＫａが、バッファ回路３２およびＲＣ回路３０を介して入力される。そして、ＯＲ回路３８の出力が、信号ＰＯＦＦａとなる。遅延回路Ｄｂは、クロックＣＫｂを受けて信号ＰＯＦＦｂを出力する。
【００３４】
遅延回路Ｄａ，Ｄｂを、図２のように構成することで、Ｒ，Ｃにより定まる時定数に基づいて、クロックＣＫａ，ＣＫｂから信号ＰＯＦＦａ，ＰＯＦＦｂを生成することができる。また、ＲＣ回路３０に可変抵抗素子３４および可変容量素子３６を用いることで、Ｒ，Ｃの値を調整することができるため、弛張発振器１の温度変化等に対応しやすくなる。また、遅延回路Ｄａ，ＤｂをＲＣ回路３０を含む回路で実現することで、低消費電力化が可能である。
【００３５】
なお、遅延回路Ｄａ，Ｄｂを、バッファ回路等によって実現してもよい。また、ＲＣ回路３０は、可変抵抗素子３４および可変容量素子３６に代えて、抵抗素子および容量素子を有していてもよい。
【００３６】
図１に戻り、比較回路２２は、第１の比較電圧である電圧Ｖｒｅｆと信号ＯＳＣａ、ならびに電圧Ｖｒｅｆと信号ＯＳＣｂをそれぞれ比較し、それぞれの比較結果に応じた信号を出力する。比較回路２２は、第１の比較器ＣＭＰａと第２の比較器ＣＭＰｂとを有する。
【００３７】
比較器ＣＭＰａは、反転入力端に信号ＯＳＣａを、非反転入力端に電圧Ｖｒｅｆを受け、信号ＰＯＦＦａに応じてオンオフ制御される。具体的に、比較器ＣＭＰａは、信号ＰＯＦＦａがＬレベルのとき、信号ＯＳＣａの信号レベルと電圧Ｖｒｅｆとを比較し、比較結果に応じた信号を出力する第１の動作を行う一方、信号ＰＯＦＦａがＨレベルのときオフ状態となる。
【００３８】
第１の動作において、比較器ＣＭＰａは、信号ＯＳＣａの信号レベルが電圧Ｖｒｅｆに到達すると、出力を例えばＬレベルにする一方、信号ＯＳＣａの信号レベルが電圧Ｖｒｅｆ未満であるとき、出力を例えばＨレベルにする。
【００３９】
比較器ＣＭＰｂは、反転入力端に信号ＯＳＣｂを、非反転入力端に電圧Ｖｒｅｆを受け、信号ＰＯＦＦｂに応じてオンオフ制御される。具体的に、比較器ＣＭＰｂは、信号ＰＯＦＦｂがＬレベルのとき、信号ＯＳＣｂの信号レベルと電圧Ｖｒｅｆとを比較し、比較結果に応じた信号を出力する第２の動作を行う一方、信号ＰＯＦＦｂがＨレベルのときオフ状態となる。
【００４０】
第２の動作において、比較器ＣＭＰｂは、信号ＯＳＣｂの信号レベルが電圧Ｖｒｅｆに到達すると、出力を例えばＬレベルにする一方、信号ＯＳＣｂの信号レベルが電圧Ｖｒｅｆ未満であるとき、出力を例えばＨレベルにする。
【００４１】
なお、比較器ＣＭＰａ，ＣＭＰｂがオフ状態であるとは、図３において詳説するが、比較器ＣＭＰａ，ＣＭＰｂ内において、電源からグランドまでの電流経路が遮断された状態であり、消費電力がほぼゼロとなる状態である。
【００４２】
固定回路２４は、比較器ＣＭＰａが第１の動作を行っているとき、比較器ＣＭＰａの出力を信号ＯＵＴａとして出力し、比較器ＣＭＰｂが第２の動作を行っているとき、比較器ＣＭＰｂの出力を信号ＯＵＴｂとして出力する。また、固定回路２４は、比較器ＣＭＰａ，ＣＭＰｂがオフ状態のとき、つまり、信号ＰＯＦＦａ，ＰＯＦＦｂがＨレベルのとき、比較器ＣＭＰａ，ＣＭＰｂの各出力を所定の論理値として、例えばＨレベルに固定した信号ＯＵＴａ，ＯＵＴｂを出力する。
【００４３】
図３は、比較回路および固定回路の構成例を示す回路図である。なお、比較器ＣＭＰａ，ＣＭＰｂの構成は同様であり、比較器ＣＭＰａの出力を固定可能な固定回路２４ａおよび比較器ＣＭＰｂの出力を固定可能な固定回路２４ｂの構成も同様であるため、図３では、比較器ＣＭＰａおよび固定回路２４ａについて説明する。
【００４４】
比較器ＣＭＰａは、電圧Ｖｒｅｆと信号ＯＳＣａとの比較結果に応じた論理値の信号Ｖｏｕｔａを出力可能な構成となっている。また、比較器ＣＭＰａは、電源ＶＤＤと電源ＶＳＳとの間の電流経路を遮断可能なＮＭＯＳトランジスタＴｎＩ１〜ＴｎＩ３による電流源と、これらトランジスタＴｎＩ１〜ＴｎＩ３のゲートに供給される電圧を、電圧Ｖｂｉａｓあるいは電源ＶＳＳに切り替えるスイッチＳＷ１，ＳＷ２とを有する。
【００４５】
比較器ＣＭＰａにおいて、例えば、信号ＰＯＦＦａがＬレベル、その反転信号である信号ＰＯＮａがＨレベルであるとき、スイッチＳＷ１はオン、スイッチＳＷ２はオフするため、トランジスタＴｎＩ１〜ＴｎＩ３はそれぞれオンする。したがって、電源ＶＤＤと電源ＶＳＳとの間に電流経路が形成される。このとき、信号ＯＳＣａの信号レベルが電圧Ｖｒｅｆに到達すると、信号ＶｏｕｔａはＬレベルとなり、信号ＯＳＣａの信号レベルが電圧Ｖｒｅｆ未満であると、信号ＶｏｕｔａはＨレベルとなる。
【００４６】
信号ＰＯＦＦａがＨレベル、信号ＰＯＮａがＬレベルであるとき、スイッチＳＷ１はオフ、スイッチＳＷ２はオンであるため、トランジスタＴｎＩ１〜ＴｎＩ３はそれぞれオフし、電源ＶＤＤと電源ＶＳＳとの間の電流経路が遮断される。これにより、比較器ＣＭＰａはオフ状態となる。
【００４７】
固定回路２４ａは、信号Ｖｏｕｔａをプルアップするトランジスタで構成することができる。具体的に、固定回路２４ａは、電源ＶＤＤに接続され、ゲートに信号ＰＯＮａを受けるＰＭＯＳトランジスタＴｐを有する。したがって、固定回路２４ａは、信号ＰＯＮａがＬレベルのとき、つまり、比較器ＣＭＰａがオフ状態であるとき、Ｈレベルの信号ＯＵＴａを出力する一方、信号ＰＯＮａがＨレベルのとき、信号Ｖｏｕｔａを信号ＯＵＴａとして出力する。
【００４８】
このように、比較器ＣＭＰａのオフ期間において、固定回路２４ａが、信号ＶｏｕｔａをＨレベルに固定した信号ＯＵＴａを出力するため、オフ状態である比較器ＣＭＰａの出力が不定となることによって、弛張発振器１が誤動作することがない。
【００４９】
なお、図３において、各符号の末尾の文字を「ａ」から「ｂ」に読み替えると、比較器ＣＭＰｂおよび固定回路２４ｂの構成、ならびに信号となる。
【００５０】
また、比較回路２２と固定回路２４とを１つの回路で構成してもよい。つまり、比較回路２２（比較器ＣＭＰａ，ＣＭＰｂのそれぞれ）は、オフ状態のときに、その出力を所定の論理値に固定できるような機能を有していてもよい。
【００５１】
図１に戻り、ラッチ回路２６は、２つのＮＡＮＤ回路ＮＤａ，ＮＤｂを有し、信号ＯＵＴａ，ＯＵＴｂ、およびクロックＣＫａ，ＣＫｂを入力として、クロックＣＫａ，ＣＫｂを出力する。ラッチ回路２６は、信号ＯＵＴａ，ＯＵＴｂの遷移に応答して、クロックＣＫａ，ＣＫｂを遷移させる。
【００５２】
次に、本実施形態に係る弛張発振器１の動作について、図４を参照しながら説明する。
【００５３】
図４は、図１の弛張発振器の動作を示すタイミングチャートである。時刻Ｔ０において、信号ＰＯＦＦａ，ＰＯＦＦｂはＨであるため、比較回路２２、つまり比較器ＣＭＰａ，ＣＭＰｂはオフ状態である。したがって、固定回路２４は、比較回路２２の出力を固定するため、信号ＯＵＴａ，ＯＵＴｂはＨレベルである。
【００５４】
また、時刻Ｔ０において、クロックＣＫａがＨレベルからＬレベルに遷移し、クロックＣＫｂがＬレベルからＨレベルに遷移する。
【００５５】
クロックＣＫａがＬレベルになることにより、容量素子Ｃａが徐々にチャージされるため、信号ＯＳＣａの信号レベルが徐々に増加する一方、クロックＣＫｂがＨレベルになることにより、容量素子Ｃｂがディスチャージされるため、信号ＯＳＣｂの信号レベルは減少してＬレベルとなる。
【００５６】
その後、クロックＣＫａがＬレベルになるタイミング（時刻Ｔ０）から所定の時間遅延して、信号ＰＯＦＦａがＬレベルになる。これにより、比較器ＣＭＰａのオフ期間が終了し、比較器ＣＭＰａは第１の動作を開始する。
【００５７】
比較器ＣＭＰａの第１の動作によって、時刻Ｔ１において信号ＯＳＣａが電圧Ｖｒｅｆに到達したことが検出されると、信号ＯＵＴａはＬレベルとなる。一方、比較器ＣＭＰｂはオフ状態であるため、固定回路２４はＨレベルの信号ＯＵＴｂを出力し続ける。
【００５８】
信号ＯＵＴａがＬレベルになると、クロックＣＫａがＨレベルになり、クロックＣＫｂがＬレベルになる。
【００５９】
クロックＣＫａがＨレベルになると、容量素子Ｃａがディスチャージされ、信号ＯＳＣａの信号レベルは低下する。また、クロックＣＫａがＨレベルになると、信号ＰＯＦＦａもＨレベルとなる。
【００６０】
信号ＯＳＣａの信号レベルが低下して電圧Ｖｒｅｆ未満になると、信号ＯＵＴａはＨレベルになる。
【００６１】
また、第１の動作が終了すると、比較器ＣＭＰａがオフ状態となるため、固定回路２４によって信号ＯＵＴａはＨレベルに固定される。つまり、固定回路２４は、比較器ＣＭＰａのオフ期間において、信号ＯＵＴａをＨレベルに固定する。
【００６２】
また、クロックＣＫｂがＬレベルになると、容量素子Ｃｂが徐々にチャージされるため、信号ＯＳＣｂの信号レベルが徐々に増加する。
【００６３】
そして、クロックＣＫｂがＬレベルになるタイミングから所定の時間遅延して、信号ＰＯＦＦｂがＬレベルになる。これにより、比較器ＣＭＰｂのオフ期間が終了し、比較器ＣＭＰｂは第２の動作を開始する。
【００６４】
比較器ＣＭＰｂの第２の動作によって、時刻Ｔ２において信号ＯＳＣｂが電圧Ｖｒｅｆに到達したことが検出されると、信号ＯＵＴｂがＬレベルとなる。一方、比較器ＣＭＰａはオフ状態であるため、固定回路２４はＨレベルの信号ＯＵＴａを出力し続ける。
【００６５】
信号ＯＵＴｂがＬレベルになると、クロックＣＫｂがＨレベルになり、クロックＣＫａがＬレベルになる。
【００６６】
クロックＣＫｂがＨレベルになると、容量素子Ｃｂがディスチャージされ、信号ＯＳＣｂの信号レベルは低下する。また、クロックＣＫｂがＨレベルになると、信号ＰＯＦＦｂもＨレベルとなる。
【００６７】
信号ＯＳＣｂの信号レベルが低下して電圧Ｖｒｅｆ未満になると、信号ＯＵＴｂはＨレベルになる。
【００６８】
また、第２の動作が終了すると、比較器ＣＭＰｂはオフ状態となるため、固定回路２４によって信号ＯＵＴｂはＨレベルに固定される。つまり、固定回路２４は、比較器ＣＭＰｂのオフ期間において、信号ＯＵＴｂをＨレベルに固定する。
【００６９】
以後、上述した動作が繰り返される。
【００７０】
以上、本実施形態に係る弛張発振器１によると、比較回路２２が第１および第２の動作を交互に行うとともに、第１および第２の動作を行う期間以外のオフ期間において、比較回路２２内の電源とグランドとの間を流れる電流が完全にオフされるように制御される。したがって、弛張発振器１のさらなる低消費電力化が可能となる。
【００７１】
ここで、特許文献１には、２つのコンパレータを相補的に動作させることによって、クロックを生成可能な弛張発振器が開示されている。この発振器では、２つのコンパレータを交互に低電力動作させることにより、発振器全体としての低消費電力化が図られている。
【００７２】
しかしながら、特許文献１の技術では、各コンパレータを低電力で動作させてはいるものの、各コンパレータが完全にオフされるわけではない。つまり、各コンパレータで消費される電力はゼロではないため、低消費電力化には限りがある。これは、コンパレータをオフしてしまうと、その出力が不定となり、弛張発振器が誤動作してしまうからである。
【００７３】
これに対して、本実施形態に係る弛張発振器１では、比較回路２２が第１および第２の動作を行う期間以外のオフ期間において、比較器ＣＭＰａ，ＣＭＰｂを完全にオフすることができる。さらに、比較器ＣＭＰａ，ＣＭＰｂを完全にオフしても、固定回路２４によって、比較器ＣＭＰａ，ＣＭＰｂの出力を、弛張発振器１が正常に動作するような論理値に固定することができる。
【００７４】
したがって、本実施形態に係る弛張発振器１は、発振器としての正常動作を維持しながら、特許文献１の弛張発振器よりも低消費電力化が可能である。
【００７５】
また、ＣＭＯＳ回路で実現される弛張発振器において、特に低周波領域で課題となるフリッカ雑音の対策を施すことが好ましいが、特許文献１の弛張発振器では、その対策がなされていない。
【００７６】
そこで、本願発明者は、非特許文献１に着目した。非特許文献１の技術は、トランジスタをオフすると、フリッカ雑音の要因となるトラップを高い確率で空にすることができるというものである（特にＦｉｇ．１参照）。
【００７７】
したがって、本願発明者は、トランジスタをオフ、つまり比較器ＣＭＰａ，ＣＭＰｂを完全にオフすることで、弛張発振器１の低消費電力化だけではなく、フリッカ雑音を効果的に抑制することができると考えた。
【００７８】
特許文献１の弛張発振器では、２つのコンパレータを交互に低電力動作させているにすぎず、完全にオフしていないため、非特許文献１の技術を考慮しても、フリッカ雑音抑制の効果を得ることはできない。
【００７９】
これに対して、本実施形態では、上述した第１および第２の動作を行っていない期間に、比較器ＣＭＰａ，ＣＭＰｂを完全にオフしている。より具体的には、比較回路２２に含まれるトランジスタＴｎＩ１〜ＴｎＩ３をオフして、電源とグランドとの間の電流経路を遮断している。そのため、図４に示すように、弛張発振器１の動作期間に対する比較器ＣＭＰａ，ＣＭＰｂのオフ期間を支配的とすることができる。
【００８０】
これにより、本実施形態に係る弛張発振器１では、さらなる低消費電力化に加え、フリッカ雑音を効果的に抑制することができる。
【００８１】
また、例えば、比較回路２２をオフすることにより削減できる電力の一部を、比較回路２２の第１および第２の動作に割り当てることで、弛張発振器１の消費電力量を大きく変えることなく、熱雑音を抑制することができる。
【００８２】
したがって、本実施形態に係る弛張発振器１によると、消費電力を効果的に削減できることに加え、良好な雑音特性を得ることができるため、ジッタ性能を改善することができる。
【００８３】
なお、本実施形態に係る弛張発振器１において、遅延回路Ｄａ，Ｄｂを省略してもよい。
【００８４】
また、図３に示す固定回路２４を、図５のようなＯＲ回路で実現してもよい。このように、固定回路２４は、比較回路２２がオフ状態のときに、比較回路２２の出力を、信号ＯＳＣａ，ＯＳＣｂが電圧Ｖｒｅｆ未満であることを示す論理値に固定するようにマスクする論理回路で構成してもよい。
【００８５】
つまり、固定回路２４は、比較回路２２のオフ期間に、比較回路２２の出力を所定の論理値に固定するものであればよい。
【００８６】
また、遅延回路Ｄａ，ＤｂによるクロックＣＫａ，ＣＫｂの遅延量は、比較器ＣＭＰａ，ＣＭＰｂがそれぞれ、第１および第２の動作を行うべき期間に基づいて設定すればよい。
【００８７】
また、遅延回路Ｄａ，Ｄｂはそれぞれ、上述した所定時間が経過したことを比較器ＣＭＰａ，ＣＭＰｂに通知可能であればよく、比較器ＣＭＰａ，ＣＭＰｂはそれぞれ、遅延回路Ｄａ，Ｄｂからの通知を受けて第１および第２の動作を開始するような構成であればよい。
【００８８】
＜第２の実施形態＞
図６は、第２の実施形態に係る弛張発振器の構成図である。なお、図１および図６における共通の符号は、同一の要素または信号を示す。また、本実施形態では、第１の実施形態との相違点について主に説明する。
【００８９】
本実施形態に係る弛張発振器１では、遅延回路Ｄａはサブ比較器ＣＭＰｓｕｂａを有し、遅延回路Ｄｂはサブ比較器ＣＭＰｓｕｂｂを有する。
【００９０】
サブ比較器ＣＭＰｓｕｂａは、信号ＯＳＣａと、電圧Ｖｒｅｆよりも低い第２の比較電圧としての電圧Ｖｒｅｆｓｕｂとを比較し、当該比較結果に応じた信号ＰＯＦＦａを出力する。例えば、サブ比較器ＣＭＰｓｕｂａは、信号ＯＳＣａの信号レベルが電圧Ｖｒｅｆｓｕｂ未満であるとき、Ｈレベルの信号ＰＯＦＦａを出力する一方、信号ＯＳＣａの信号レベルが電圧Ｖｒｅｆｓｕｂ以上となると、Ｌレベルの信号ＰＯＦＦａを出力する。
【００９１】
サブ比較器ＣＭＰｓｕｂｂは、信号ＯＳＣｂと、電圧Ｖｒｅｆｓｕｂとを比較し、当該比較結果に応じた信号ＰＯＦＦｂを出力する。例えば、サブ比較器ＣＭＰｓｕｂｂは、信号ＯＳＣｂの信号レベルが電圧Ｖｒｅｆｓｕｂ未満であるとき、Ｈレベルの信号ＰＯＦＦｂを出力する一方、信号ＯＳＣｂの信号レベルが電圧Ｖｒｅｆｓｕｂ以上となると、Ｌレベルの信号ＰＯＦＦｂを出力する。
【００９２】
サブ比較器ＣＭＰｓｕｂａ，ＣＭＰｓｕｂｂは、比較器ＣＭＰａ，ＣＭＰｂをオンオフするためのタイミング信号を生成するが、このタイミング信号の精度は比較的低くてもよいため、サブ比較器ＣＭＰｓｕｂａ，ＣＭＰｓｕｂｂの消費電力を少なくすることができる。
【００９３】
次に、本実施形態に係る弛張発振器１の動作について、図７を参照しながら説明する。なお、図４および図７の相違点について主に説明する。
【００９４】
時刻Ｔ０以降、信号ＯＳＣａが徐々に増加し、電圧Ｖｒｅｆｓｕｂに到達すると、サブ比較器ＣＭＰｓｕｂａはＬレベルの信号ＰＯＦＦａを出力する。これにより、比較器ＣＭＰａのオフ期間が終了し、比較器ＣＭＰａは第１の動作を開始する。
【００９５】
時刻Ｔ１において信号ＯＳＣａが電圧Ｖｒｅｆに到達すると、信号ＯＵＴａはＬレベルとなる。信号ＯＵＴａがＬレベルになると、クロックＣＫａがＨレベルになり、信号ＯＳＣａが減少する。そして、信号ＯＳＣａが電圧Ｖｒｅｆｓｕｂを下回ると、信号ＰＯＦＦａがＨレベルになる。
【００９６】
また、時刻Ｔ１以降、信号ＯＳＣｂが徐々に増加し、電圧Ｖｒｅｆｓｕｂに到達すると、サブ比較器ＣＭＰｓｕｂｂはＬレベルの信号ＰＯＦＦｂを出力する。これにより、比較器ＣＭＰｂのオフ期間が終了し、比較器ＣＭＰｂは第２の動作を開始する。
【００９７】
時刻Ｔ２において信号ＯＳＣｂが電圧Ｖｒｅｆに到達すると、信号ＯＵＴｂはＬレベルとなる。信号ＯＵＴｂがＬレベルになると、クロックＣＫｂがＨレベルになり、信号ＯＳＣｂが減少する。そして、信号ＯＳＣｂが電圧Ｖｒｅｆｓｕｂを下回ると、信号ＰＯＦＦｂがＨレベルになる。
【００９８】
以上、本実施形態のように、遅延回路Ｄａ，Ｄｂを、低電力で動作するサブ比較器ＣＭＰｓｕｂａ，ＣＭＰｓｕｂｂで構成してもよい。
【００９９】
これにより、信号ＰＯＦＦａ，ＰＯＦＦｂの遷移タイミングが、プロセスばらつき等に依存しにくくなるため、比較器ＣＭＰａ，ＣＭＰｂの動作タイミングの精度を向上させることができ、ひいては弛張発振器１のさらなる低消費電力化を図ることができる。
【０１００】
＜第３の実施形態＞
図８は、第３の実施形態に係る弛張発振器の構成図である。なお、図１および図８における共通の符号は、同一の要素または信号を示す。また、本実施形態では、第１の実施形態との相違点について主に説明する。
【０１０１】
図８に示すように、本開示に係る弛張発振器１は、１つの比較器ＣＭＰを用いる場合にも適用することができる。
【０１０２】
具体的に、発振制御回路２０は、２つの遅延回路Ｄａ，Ｄｂと、比較回路２２と、ラッチ回路２６と、セレクタ２８と、スイッチＳＷａ１，ＳＷａ２，ＳＷｂ１，ＳＷｂ２とを有する。
【０１０３】
比較回路２２は、上述した第１および第２の動作を行う単一の比較器ＣＭＰを有する。なお、本実施形態では、比較器ＣＭＰは、図３に示す、比較回路２２と固定回路２４とを組み合わせて構成しているものとする。つまり、比較器ＣＭＰは、オフ状態のときに出力を所定の論理値に固定する機能を有する。
【０１０４】
比較器ＣＭＰは、クロックＣＫａがＬレベル、クロックＣＫｂがＨレベルのとき、信号ＯＳＣａの信号レベルと電圧Ｖｒｅｆとを比較し、比較結果に応じた信号を出力する第１の動作を行う。一方、比較器ＣＭＰは、クロックＣＫｂがＬレベル、クロックＣＫａがＨレベルのとき、信号ＯＳＣｂの信号レベルと電圧Ｖｒｅｆとを比較し、比較結果に応じた信号を出力する第２の動作を行う。また、比較器ＣＭＰは、第１および第２の動作を行う期間以外の期間、オフされる。
【０１０５】
セレクタ２８は、例えば、クロックＣＫｂに応じて、入力をストレートに出力するか、クロスして出力するかを切替可能に構成されている。具体的に、セレクタ２８は、クロックＣＫｂがＨレベルのとき、実線で示すようにストレート接続され、電源ＶＤＤ（Ｈレベル）を信号ＯＵＴｂとしてＮＡＮＤ回路ＮＤｂに、比較器ＣＭＰの出力を信号ＯＵＴａとしてＮＡＮＤ回路ＮＤａに出力する。一方、クロックＣＫｂがＬレベルのとき、破線で示すようにクロス接続され、電源ＶＤＤを信号ＯＵＴａとしてＮＡＮＤ回路ＮＤａに、比較器ＣＭＰの出力を信号ＯＵＴｂとしてＮＡＮＤ回路ＮＤｂに出力する。
【０１０６】
スイッチＳＷａ１，ＳＷａ２はそれぞれ、クロックＣＫａが例えばＨレベルのときオン、Ｌレベルのときオフする。また、スイッチＳＷｂ１，ＳＷｂ２はそれぞれ、クロックＣＫｂが例えばＨレベルのときオンし、Ｌレベルのときオフする。
【０１０７】
なお、本実施形態に係る弛張発振器１の動作を示すタイミングチャートは図４と同じである。
【０１０８】
以上、本実施形態によると、１つの比較器ＣＭＰを用いる場合にも弛張発振器１を適用可能であるため、弛張発振器１の回路面積を縮小することができるとともに、低消費電力化が可能である。
【０１０９】
ここで、特許文献１の弛張発振器は、２つのコンパレータを用いることを前提としているため、コンパレータが１つの場合には適用できず、回路の省面積化や低消費電力化には限りがある。
【０１１０】
これに対して、本実施形態に係る弛張発振器１は、１つのコンパレータを用いて実現可能であるため、第１の実施形態と同様の効果、および回路の省面積化を図ることができる。
【０１１１】
なお、本実施形態において、遅延回路Ｄａ，Ｄｂを、図６に示すサブ比較器ＣＭＰｓｕｂａ，ＣＭＰｓｕｂｂで構成してもよい。
【０１１２】
また、上記各実施形態における各構成要素における論理値は一例であって、例えば上述した回路全体の各信号の論理値を反転した論理値の信号を扱ってもよい。この場合、固定回路２４は、電源ＶＳＳに接続され、比較回路２２の出力をプルダウンするトランジスタを有していてもよい。
【０１１３】
また、上記各実施形態において、固定回路２４は、比較回路２２のオフ期間の終了とともに、比較回路２２の出力の固定を解除するように説明したが、オフ期間の終了よりも遅延して、比較回路２２の出力の固定を解除してもよい。例えば、比較回路２２が第１および第２の動作を正常に行うことができるようになってから、固定回路２４は、比較回路２２の出力の固定を解除し、比較回路２２の出力をそのまま出力するようにしてもよい。これにより、比較回路２２の動作、ひいては弛張発振器１の動作を安定させることができる。
【産業上の利用可能性】
【０１１４】
本開示に係る弛張発振器は、１つまたは２つのコンパレータのいずれにも適用でき、さらなる低消費電力化、および雑音特性の向上を図ることができるため、マイコンの基準発振器および電池駆動の通信機器等に有用である。
【符号の説明】
【０１１５】
１                              弛張発振器
１０                            発振回路
２０                            発振制御回路
２２                            比較回路
２４                            固定回路
３０                            ＲＣ回路
３４                            可変抵抗素子
３６                            可変容量素子
ＣＭＰ，ＣＭＰａ，ＣＭＰｂ      比較器
ＣＭＰｓｕｂａ，ＣＭＰｓｕｂｂ  サブ比較器
Ｄａ，Ｄｂ                      遅延回路
Ｖｒｅｆ                        電圧（第１の比較電圧）
Ｖｒｅｆｓｕｂ                  電圧（第２の比較電圧）
ＯＳＣａ                        信号（第１の発振信号）
ＯＳＣｂ                        信号（第２の発振信号）
ＣＬＫｏｕｔ，ＣＫａ            基準クロック
【図１】
2015119307.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2015119307.tif 000009
【図８】
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