(57)【要約】      （修正有）【課題】シリコンとシリコンカーバイドとの間でオーミック接触を有する半導体装置を提供する。【解決手段】シリコンカーバイド・エピタキシャル基板５のｎ型シリコンカーバイド・エピタキシャル領域６の表面とｎ型シリコン基板８の表面に、アルゴン・プラズマを照射し、活性化した後に、ｎ型シリコンカーバイド・エピタキシャル領域６の表面とｎ型シリコン基板８の表面を、室温で加圧接合して、アニールすることにより、シリコン／シリコンカーバイド半導体装置を製造する。【選択図】図４
2015115589.tif 000002
【特許請求の範囲】
【請求項１】
シリコンカーバイド基板の上にシリコンカーバイド・エピタキシャル膜を備えるシリコンカーバイド・エピタキシャル基板の前記シリコンカーバイド・エピタキシャル膜の表面の一部に第１導電型のシリコンカーバイド・エピタキシャル領域を形成し、
前記シリコンカーバイド・エピタキシャル基板の前記シリコンカーバイド・エピタキシャル膜及び前記第１導電型のシリコンカーバイド・エピタキシャル領域の表面と第１導電型のシリコン基板の表面を真空装置で対向して配置し、
対向して配置される前記シリコンカーバイド・エピタキシャル膜及び第１導電型のシリコンカーバイド・エピタキシャル領域の表面と前記第１導電型のシリコン基板の表面にプラズマを照射して活性化し、
対向して配置される前記シリコンカーバイド・エピタキシャル膜及び前記第１導電型のシリコンカーバイド・エピタキシャル領域の表面と前記第１導電型のシリコン基板の表面を接触させ、前記エピタキシャル基板と前記第１導電型のシリコン基板を加圧することにより前記シリコンカーバイド・エピタキシャル基板と前記第１導電型のシリコン基板を接合し、
接合された前記エピタキシャル基板と前記第１導電型のシリコン基板をアニールし、前記第１導電型のシリコンカーバイド・エピタキシャル領域と前記第１導電型のシリコン基板の間にオーミック接合を形成することを特徴とするシリコン／シリコンカーバイド半導体装置の製造方法。
【請求項２】
第１導電型のシリコンカーバイド基板の第１の主面に第１導電型と極性の異なる第２導電型のシリコンカーバイド・エピタキシャル膜を形成したシリコンカーバイド・エピタキシャル基板の前記第２導電型のシリコンカーバイド・エピタキシャル膜の表面に、後に第１導電型のソース領域と第１導電型のドレイン領域となる前記第１導電型のシリコンカーバイド・エピタキシャル領域を形成し、
前記エピタキシャル基板の前記第２導電型のシリコンカーバイド・エピタキシャル膜及び前記第１導電型のシリコンカーバイド・エピタキシャル領域の表面と第１導電型のシリコン基板の表面を真空装置で対向して配置し、
対向して配置される前記第２導電型のシリコンカーバイド・エピタキシャル膜及び前記第１導電型のシリコンカーバイド・エピタキシャル領域の表面と前記第１導電型のシリコン基板の表面にプラズマを照射して活性化し、
対向して配置される前記第２導電型のシリコンカーバイド・エピタキシャル膜及び前記第１導電型のシリコンカーバイド・エピタキシャル領域の表面と前記第１導電型のシリコン基板の表面を接触させ、前記エピタキシャル基板と前記第１導電型のシリコン基板を加圧することにより前記エピタキシャル基板と前記第１導電型のシリコン基板を接合し、
接合された前記エピタキシャル基板と前記第１導電型のシリコン基板をアニールし、前記第１導電型のシリコンカーバイド・エピタキシャル領域と前記第１導電型のシリコン基板の間にオーミック接合を形成し、
前記第１導電型のシリコン基板をリソグラフィーを用いて部分的にエッチングして、前記第１導電型のシリコンカーバイド・エピタキシャル領域の表面に第１導電型のシリコン層を形成することにより、第１導電型のソース領域の上に第１導電型のソースパッドを設け、及び第１導電型のドレイン領域の上に第１導電型のドレインパッドを設け
前記ソースパッドと前記ドレインパッドの間の前記第２導電型のシリコンカーバイド・エピタキシャル膜の表面にゲートを形成することを特徴とする請求項１記載のシリコン／シリコンカーバイド半導体装置の製造方法。
【請求項３】
前記ソースパッドと前記ドレインパッドの間にゲート酸化膜を形成し、
前記ゲート酸化膜の上にゲート電極を形成することによりＭＯＳ型電界効果トランジスタを製造することを特徴とする請求項２記載のシリコン／シリコンカーバイド半導体装置の製造方法。
【請求項４】
シリコンカーバイド基板の上にシリコンカーバイド・エピタキシャル膜を備えるシリコンカーバイド・エピタキシャル基板と、
前記シリコンカーバイド・エピタキシャル膜の表面の一部に設けられた前記第１導電型のシリコンカーバイド・エピタキシャル領域と、
前記第１導電型のシリコンカーバイド・エピタキシャル領域の表面に設けられ、第１導電型のシリコン基板から形成された第１導電型のシリコン層であって、前記シリコンカーバイド・エピタキシャル膜の第１の主面と共に前記シリコンカーバイド・エピタキシャル膜と接合する前記第１導電型のシリコン基板の第１の主面にプラズマを照射して活性化し、前記第１導電型のシリコン基板の第１の主面が前記シリコンカーバイド・エピタキシャル膜の第１の主面と加圧接合され、アニール処理をされ、前記第１導電型のシリコンカーバイド・エピタキシャル領域と前記第１導電型のシリコン基板の間でオーミック接合を形成した第１導電型のシリコン層を備えることを特徴とするシリコン／シリコンカーバイド半導体装置。
【請求項５】
前記シリコンカーバイド・エピタキシャル基板を構成する第１導電型のシリコンカーバイド基板と、
前記シリコンカーバイド・エピタキシャル基板を構成し、前記第１導電型のシリコンカーバイド基板の第１の主面に形成され、第１導電型と極性の異なる第２導電型のシリコンカーバイド・エピタキシャル膜と、
前記第２導電型のシリコンカーバイド・エピタキシャル膜の表面に設けられ、第１導電型のソース領域と第１導電型のドレイン領域となる第１導電型のシリコンカーバイド・エピタキシャル領域、
前記第１導電型のソース領域の表面に設けられ、第１導電型のシリコン基板から形成された第１導電型のソースパッドと前記第１導電型のドレイン領域の表面に設けられ、前記第１導電型のシリコン基板から形成された第１導電型のドレインパッドであって、前記第２導電型のシリコンカーバイド・エピタキシャル膜と前記第１導電型のソース領域と前記第１導電型のドレイン領域の表面と共に前記第２導電型のシリコンカーバイド・エピタキシャル膜と前記第１導電型のソース領域と前記第１導電型のドレイン領域と接合する前記第１導電型のシリコン基板の第１の主面にプラズマを照射して活性化し、前記第１導電型のシリコン基板の第１の主面が前記第２導電型のシリコンカーバイド・エピタキシャル膜と前記第１導電型のソース領域と前記第１導電型のドレイン領域の表面と加圧接合され、アニール処理をされた後に、前記第１導電型のシリコン基板をエッチングすることにより共に形成され、前記第１導電型のシリコンカーバイド・エピタキシャル領域と前記第１導電型のシリコン基板の間にオーミック接合を形成した第１導電型のソースパッドと第１導電型のドレインパッドと、
前記第１導電型のソースパッドと前記第１導電型のドレインパッドの間で、前記第２導電型のシリコンカーバイド・エピタキシャル膜の上に設けられたゲートを備える電界効果トランジスタを構成することを特徴とする請求項４記載のシリコン／シリコンカーバイド半導体装置。
【請求項６】
前記ソースパッドと前記ドレインパッドの間にある前記第２導電型のシリコンカーバイド・エピタキシャル膜の表面に設けられたゲート酸化膜と、
前記ゲート酸化膜の上に設けられたゲートを備えるＭＯＳ型電界効果トランジスタを構成することを特徴とする請求項５記載のシリコン／シリコンカーバイド半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン／シリコンカーバイド半導体装置とその製造方法に関する。
【背景技術】
【０００２】
シリコンカーバイド（炭化珪素、SiC）は、その禁制体幅がシリコンに比べて約３倍、絶縁破壊電界が約１０倍、熱伝導率が約３倍大きいため、種々の半導体装置の材料として期待されている。さらに、シリコンカーバイドは、熱酸化によりシリコン酸化膜を形成することが可能で、不純物ドーピングによるｎ型、ｐ型の導電型制御も可能なため、従来のシリコンデバイスで実現されている種々の構造を有するデバイスを作製できるという、他の化合物半導体材料と大きく異なる特徴を備えている。
【０００３】
このようなことから、シリコンカーバイドとシリコンの両方を組み合わせて、シリコンカーバイドとシリコンの間にヘテロ接合を有するシリコン／シリコンカーバイド半導体装置が提案され、研究及び開発がなされている、シリコンカーバイドとシリコンの間にヘテロ接合を有するシリコン／シリコンカーバイド導体装置として、例えば、高耐圧高速スイッチングｐｎダイオードや、ショットキーダイオード、バイポーラトランジスタ、及び高耐圧低オン抵抗の金属−酸化膜−半導体接合電界効果トランジスタ（ＭＯＳＦＥＴ）を含む種々の電界効果トランジスタ（ＦＥＴ）などがある。
【０００４】
シリコン／シリコンカーバイド半導体装置の性能を向上するためには、シリコン／シリコンカーバイド・ヘテロ接合界面を制御することが重要である。このため、シリコン／シリコンカーバイド半導体装置とシリコン／シリコンカーバイド・ヘテロ接合界面について、研究及び開発が行われている。
例えば、非特許文献１と非特許文献２では、シリコンカーバイドとシリコンの間にヘテロ接合を有する半導体装置について検討が行われている。
また、最近の研究としては、非特許文献３では、シリコンカーバイドとシリコン界面を備えるショットキーダイオードの特性について研究が行われている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】S. Yamagami etal., Material Science Forum Vols. 717-720(2012) pp 1005-1008
【非特許文献２】A. Perez-Tomas etal., Journal of Applied Physics 014505(2007)
【非特許文献３】J. Liang et al.,10th Topical Workshop on Heterostructure Microelectronics TWHM FinalProgram and Abstracts, 133-134(2013)
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来のシリコン／シリコンカーバイド半導体装置では、シリコンカーバイドとシリコンの間には大きな格子不整合が存在するために結晶欠陥を生じる。また、シリコンカーバイドとシリコンの間では、伝導帯に大きな不連続が生じる。このため、シリコンカーバイドとシリコンの界面では、電子の移動が阻止され、抵抗値が増大するという問題が生じていた。
【０００７】
本発明は、シリコンカーバイドとシリコンの界面で生じる抵抗を低減し、シリコンカーバイドとシリコンの間で良好なオーミック接触を得られるシリコン／シリコンカーバイド半導体装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明のシリコン／シリコンカーバイド半導体装置の製造方法は、シリコンカーバイド基板の上にシリコンカーバイド・エピタキシャル膜を備えるシリコンカーバイド・エピタキシャル基板の前記シリコンカーバイド・エピタキシャル膜の表面の一部に第１導電型のシリコンカーバイド・エピタキシャル領域を形成し、前記シリコンカーバイド・エピタキシャル基板の前記シリコンカーバイド・エピタキシャル膜及び前記第１導電型のシリコンカーバイド・エピタキシャル領域の表面と第１導電型のシリコン基板の表面を真空装置で対向して配置し、対向して配置される前記シリコンカーバイド・エピタキシャル膜及び第１導電型のシリコンカーバイド・エピタキシャル領域の表面と前記第１導電型のシリコン基板の表面にプラズマを照射して活性化し、対向して配置される前記シリコンカーバイド・エピタキシャル膜及び前記第１導電型のシリコンカーバイド・エピタキシャル領域の表面と前記第１導電型のシリコン基板の表面を接触させ、前記エピタキシャル基板と前記第１導電型のシリコン基板を加圧することにより前記シリコンカーバイド・エピタキシャル基板と前記第１導電型のシリコン基板を接合し、接合された前記エピタキシャル基板と前記第１導電型のシリコン基板をアニールし、前記第１導電型のシリコンカーバイド・エピタキシャル領域と前記第１導電型のシリコン基板の間にオーミック接合を形成することを特徴とする。
【０００９】
本発明のシリコン／シリコンカーバイド半導体装置の製造方法は、第１導電型のシリコンカーバイド基板の第１の主面に第１導電型と極性の異なる第２導電型のシリコンカーバイド・エピタキシャル膜を形成したシリコンカーバイド・エピタキシャル基板の前記第２導電型のシリコンカーバイド・エピタキシャル膜の表面に、後に第１導電型のソース領域と第１導電型のドレイン領域となる前記第１導電型のシリコンカーバイド・エピタキシャル領域を形成し、前記エピタキシャル基板の前記第２導電型のシリコンカーバイド・エピタキシャル膜及び前記第１導電型のシリコンカーバイド・エピタキシャル領域の表面と第１導電型のシリコン基板の表面を真空装置で対向して配置し、対向して配置される前記第２導電型のシリコンカーバイド・エピタキシャル膜及び前記第１導電型のシリコンカーバイド・エピタキシャル領域の表面と前記第１導電型のシリコン基板の表面にプラズマを照射して活性化し、対向して配置される前記第２導電型のシリコンカーバイド・エピタキシャル膜及び前記第１導電型のシリコンカーバイド・エピタキシャル領域の表面と前記第１導電型のシリコン基板の表面を接触させ、前記エピタキシャル基板と前記第１導電型のシリコン基板を加圧することにより前記エピタキシャル基板と前記第１導電型のシリコン基板を接合し、接合された前記エピタキシャル基板と前記第１導電型のシリコン基板をアニールし、前記第１導電型のシリコンカーバイド・エピタキシャル領域と前記第１導電型のシリコン基板の間にオーミック接合を形成し、前記第１導電型のシリコン基板をリソグラフィーを用いて部分的にエッチングして、前記第１導電型のシリコンカーバイド・エピタキシャル領域の表面に第１導電型のシリコン層を形成することにより、第１導電型のソース領域の上に第１導電型のソースパッドを設け、及び第１導電型のドレイン領域の上に第１導電型のドレインパッドを設け
前記ソースパッドと前記ドレインパッドの間の前記第２導電型のシリコンカーバイド・エピタキシャル膜の表面にゲートを形成することを特徴としても良い。
【００１０】
本発明のシリコン／シリコンカーバイド半導体装置の製造方法は、前記ソースパッドと前記ドレインパッドの間にゲート酸化膜を形成し、前記ゲート酸化膜の上にゲート電極を形成することによりＭＯＳ型電界効果トランジスタを製造することを特徴としても良い。
【００１１】
本発明のシリコン／シリコンカーバイド半導体装置は、シリコンカーバイド基板の上にシリコンカーバイド・エピタキシャル膜を備えるシリコンカーバイド・エピタキシャル基板と、前記シリコンカーバイド・エピタキシャル膜の表面の一部に設けられた前記第１導電型のシリコンカーバイド・エピタキシャル領域と、前記第１導電型のシリコンカーバイド・エピタキシャル領域の表面に設けられ、第１導電型のシリコン基板から形成された第１導電型のシリコン層であって、前記シリコンカーバイド・エピタキシャル膜の第１の主面と共に前記シリコンカーバイド・エピタキシャル膜と接合する前記第１導電型のシリコン基板の第１の主面にプラズマを照射して活性化し、前記第１導電型のシリコン基板の第１の主面が前記シリコンカーバイド・エピタキシャル膜の第１の主面と加圧接合され、アニール処理をされ、前記第１導電型のシリコンカーバイド・エピタキシャル領域と前記第１導電型のシリコン基板の間でオーミック接合を形成した第１導電型のシリコン層を備えることを特徴とする。
【００１２】
本発明のシリコン／シリコンカーバイド半導体装置は、前記シリコンカーバイド・エピタキシャル基板を構成する第１導電型のシリコンカーバイド基板と、前記シリコンカーバイド・エピタキシャル基板を構成し、前記第１導電型のシリコンカーバイド基板の第１の主面に形成され、第１導電型と極性の異なる第２導電型のシリコンカーバイド・エピタキシャル膜と、前記第２導電型のシリコンカーバイド・エピタキシャル膜の表面に設けられ、第１導電型のソース領域と第１導電型のドレイン領域となる第１導電型のシリコンカーバイド・エピタキシャル領域、前記第１導電型のソース領域の表面に設けられ、第１導電型のシリコン基板から形成された第１導電型のソースパッドと前記第１導電型のドレイン領域の表面に設けられ、前記第１導電型のシリコン基板から形成された第１導電型のドレインパッドであって、前記第２導電型のシリコンカーバイド・エピタキシャル膜と前記第１導電型のソース領域と前記第１導電型のドレイン領域の表面と共に前記第２導電型のシリコンカーバイド・エピタキシャル膜と前記第１導電型のソース領域と前記第１導電型のドレイン領域と接合する前記第１導電型のシリコン基板の第１の主面にプラズマを照射して活性化し、前記第１導電型のシリコン基板の第１の主面が前記第２導電型のシリコンカーバイド・エピタキシャル膜と前記第１導電型のソース領域と前記第１導電型のドレイン領域の表面と加圧接合され、アニール処理をされた後に、前記第１導電型のシリコン基板をエッチングすることにより共に形成され、前記第１導電型のシリコンカーバイド・エピタキシャル領域と前記第１導電型のシリコン基板の間にオーミック接合を形成した第１導電型のソースパッドと第１導電型のドレインパッドと、前記第１導電型のソースパッドと前記第１導電型のドレインパッドの間で、前記第２導電型のシリコンカーバイド・エピタキシャル膜の上に設けられたゲートを備える電界効果トランジスタを構成することを特徴としても良い。
【００１３】
本発明のシリコン／シリコンカーバイド半導体装置は、前記ソースパッドと前記ドレインパッドの間にある前記第２導電型のシリコンカーバイド・エピタキシャル膜の表面に設けられたゲート酸化膜と、前記ゲート酸化膜の上に設けられたゲートを備えるＭＯＳ型電界効果トランジスタを構成することを特徴としても良い。
【発明の効果】
【００１４】
本発明により、シリコンカーバイド・エピタキシャル基板の第１導電型のシリコンカーバイド・エピタキシャル領域の表面と第１導電型のシリコン基板の表面に、プラズマを照射し、活性化した後に、第１導電型のシリコンカーバイド・エピタキシャル領域の表面と第１導電型のシリコン基板の表面を、加圧接合して、アニールすることにより、シリコンとシリコンカーバイドの間で良好なオーミック接触を有するシリコン／シリコンカーバイド半導体装置を製造することが可能になる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１の実施形態に係る半導体装置を示す図である。
【図２】第２の実施形態に係る半導体装置を示す図である。
【図３】第３の実施形態に係る半導体装置を示す図である。
【図４】第１の実施形態に係る半導体装置の製造方法を示す図である。
【図５】第２の実施形態に係る半導体装置の製造方法を示す図である。
【図６】第３の実施形態に係る半導体装置の製造方法を示す図である。
【図７】（ａ）は、測定がおこなわれたｐ型シリコン基板とｎ型シリコンカーバイド・エピタキシャル膜の接合体の接合前のｐ型シリコン基板とｎ型シリコンカーバイド・エピタキシャル膜のバンド図であり、（ｂ）本発明の実施形態に係る半導体装置のｎ型シリコン基板とｎ型シリコンカーバイド・エピタキシャル領域の接合後の接合界面のバンド図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態を図面に基づいて説明する。
図１は、本発明の第１の実施形態に係るシリコンカーバイドとシリコンの間にオーミック接合を有する半導体装置１を示す図である。
第１の実施形態に係る半導体装置１は、シリコンカーバイド基板３の上にシリコンカーバイド・エピタキシャル膜４を備えるシリコンカーバイド・エピタキシャル基板５と、シリコンカーバイド・エピタキシャル膜４の表面の一部に設けられた第１導電型のシリコンカーバイド・エピタキシャル領域６を有する。第１の実施形態に係る半導体装置１は、第１導電型のシリコンカーバイド・エピタキシャル領域６の表面に、第１導電型のシリコン基板８から形成された第１導電型のシリコン層９を有する。第１の実施形態に係る半導体装置１において、シリコンカーバイド・エピタキシャル基板５を構成するシリコンカーバイド基板３とシリコンカーバイド・エピタキシャル膜４の導電型は、それぞれ第１導電型であっても第１導電型と極性の異なる第２導電型であっても良い。
第１の実施形態に係る半導体装置１は、第１導電型のシリコンカーバイド・エピタキシャル領域６と第１導電型のシリコン層９の間で良好なオーミック性を有する。
【００１７】
図２は、本発明の第２の実施形態に係るシリコンカーバイドとシリコンの間にオーミック接合を有する半導体装置２１を示す図である。本発明の第２の実施形態に係る半導体装置２１は電界効果トランジスタを構成する。
第２の実施形態に係る半導体装置２１は、第１導電型のシリコンカーバイド基板２３と、シリコンカーバイド基板２３の第１の主面に形成され、第１導電型と極性の異なる第２導電型のシリコンカーバイド・エピタキシャル膜２４とを有する。
第２の実施形態に係る半導体装置２１は、該シリコンカーバイド・エピタキシャル膜２４に、第１導電型のシリコンカーバイド・エピタキシャル領域２６を備え、この第１導電型のシリコンカーバイド・エピタキシャル領域２６は、第１導電型のソース領域２６ａとドレイン領域２６ｂとなる。
そして、第２の実施形態に係る半導体装置２１は、ソース領域２６ａとドレイン領域２６ｂの表面に、該シリコンカーバイド・エピタキシャル膜２４と第１導電型のシリコンカーバイド・エピタキシャル領域２６に接合されたシリコン基板８から形成されたシリコン層２９を有する。そして、このシリコン層２９は、それぞれ第１導電型のソース領域２６ａとドレイン領域２６ｂの表面に設けられる第１導電型のソースパッド２９ａとドレインパッド２９ｂとなる。
第２の実施形態に係る半導体装置２１は、第１導電型のソースパッド２９ａとドレインパッド２９ｂの間の第２導電型のシリコンカーバイド・エピタキシャル膜２４の上に、ゲート２７を備える。
【００１８】
図３は、本発明の第３の実施形態に係るシリコンカーバイドとシリコンの間にオーミック接合を有する半導体装置３１を示す図である。本発明の第３の実施形態に係る半導体装置はＭＯＳ型電界効果トランジスタを構成する。
第３の実施形態に係る半導体装置３１は、第２の実施形態に係る半導体装置と同様に、第１導電型のシリコンカーバイド基板２３と、シリコンカーバイド基板２３の第１の主面に形成され、第１導電型と極性の異なる第２導電型のシリコンカーバイド・エピタキシャル膜２４とを有する。
第３の実施形態に係る半導体装置３１は、該シリコンカーバイド・エピタキシャル膜２４に、第１導電型のシリコンカーバイド・エピタキシャル領域２６を備え、この第１導電型のシリコンカーバイド・エピタキシャル領域２６は、第１導電型のソース領域２６ａとドレイン領域２６ｂとなる。
そして、第３の実施形態に係る半導体装置３１は、ソース領域２６ａとドレイン領域２６ｂの表面に、該シリコンカーバイド・エピタキシャル膜２４と第１導電型のシリコンカーバイド・エピタキシャル領域２６に接合されたシリコン基板８から形成されたシリコン層２９を有する。そして、このシリコン層２９は、それぞれ第１導電型のソース領域２６ａとドレイン領域２６ｂの表面に設けられる第１導電型のソースパッド２９ａとドレインパッド２９ｂとなる。
第３の実施形態に係る半導体装置３１は、第１導電型のソースパッド２９ａとドレインパッド２９ｂの間の第２導電型のシリコンカーバイド・エピタキシャル膜２４の表面に、酸化膜３７が形成され、酸化膜３７の上に、ゲート２７が設けられる。
【００１９】
第１の実施形態に係る半導体装置１を構成するシリコン層９と、第２及び第３の実施形態に係る半導体装置２１、３１の第１導電型のソースパッド２９ａとドレインパッド２９ｂを構成するシリコン層２９は、共に、第１導電型のシリコン基板８、２８から形成される。
第１〜第３の実施形態に係る半導体装置の製造過程において、シリコンカーバイド・エピタキシャル膜４、２４と第１導電型のシリコンカーバイド・エピタキシャル領域６、２６の表面と第１導電型のシリコン基板８、２８の第１の主面が共にアルゴン・プラズマ照射により活性化された後に室温で加圧接合される。そして、第１導電型のシリコン層９、２９は、この加圧接合されたシリコン基板８、２８から形成される。なお、第１〜第３の実施形態に係る半導体装置の製造過程おいて、さらにアニールすることにより、シリコンカーバイド・エピタキシャル膜４、２４に形成された第１導電型のシリコンカーバイド・エピタキシャル領域６、２６と第１導電型のシリコン基板８、２８から形成された第１導電型のシリコン層９、２９の間において、所望のオーミック特性が実現される。
【００２０】
第１〜第３の実施形態に係るシリコンカーバイドとシリコンの間にオーミック接合を有する半導体装置の製造方法の詳細と所望の特性については以下に記載する。
以下、第１〜第３の実施形態に係る半導体装置について、第１導電型がｎ型で第２導電型がｐ型の場合を例として説明する。
【００２１】
図４は、第１の実施形態に係るシリコンカーバイドとシリコンの間にオーミック接合を有する半導体装置１の製造方法の１例を示す図である。
シリコンカーバイド基板３の結晶軸＜０００１＞を有する第１の主面の上に不純物濃度が１×１０１４〜３×１０１７ｃｍ−３のシリコンカーバイド・エピタキシャル膜４を形成したシリコンカーバイド・エピタキシャル基板５を用意する。シリコンカーバイド基板３とシリコンカーバイド・エピタキシャル膜４の導電型は、それぞれｎ型であっても良くｐ型であっても良い（図４（ａ））。
【００２２】
シリコンカーバイド基板３の上にあるシリコンカーバイド・エピタキシャル膜４に、イオン注入によりｎ＋型シリコンカーバイド・エピタキシャル領域６を形成する。（図４（ｂ））
【００２３】
上述のシリコンカーバイド・エピタキシャル基板５の上部にあるシリコンカーバイド・エピタキシャル膜４とｎ＋型シリコンカーバイド・エピタキシャル領域６の表面とｎ＋型シリコン基板８の第１の主面を真空装置内に対向して配置する。ここで、シリコンカーバイド・エピタキシャル基板５とｎ＋型シリコン基板８は共に単結晶基板である。（図４（ｃ））
そして、対向するシリコンカーバイド・エピタキシャル膜４とｎ＋型シリコンカーバイド・エピタキシャル領域６の表面とｎ＋型シリコン基板３の第１の主面にアルゴン・プラズマを照射し、活性化する。（図４（ｃ））
【００２４】
シリコンカーバイド・エピタキシャル膜４とｎ＋型シリコンカーバイド・エピタキシャル領域６の表面とシリコン基板８の第１の主面を室温で接触させて、シリコン基板８とシリコンカーバイド・エピタキシャル基板５に力を加えて、シリコンカーバイド・エピタキシャル膜４とｎ＋型シリコンカーバイド・エピタキシャル領域６の表面とｎ＋型シリコン基板８の第１の主面を加圧接合する。そして、加圧接合されたシリコンカーバイド・エピタキシャル基板５とシリコン基板８とをアニールする。これにより、ｎ＋型シリコンカーバイド・エピタキシャル領域６とｎ＋型シリコン基板８の間に良好なオーミック接触が形成される。（図４（ｃ））
【００２５】
フォトリソグラフィーによりｎ＋型シリコン基板８をｎ＋型シリコンカーバイド・エピタキシャル領域と整合するように加工して、ｎ＋型シリコン層９を形成する。これにより、ｎ＋型シリコンカーバイド・エピタキシャル領域６とｎ＋型シリコン層９の間にオーミック接合を有する第１の実施形態に係る半導体装置１が製造される。（図４（ｄ））
【００２６】
図５は、第２の実施形態に係るシリコンカーバイドとシリコンの間にオーミック接合を有する半導体装置の製造方法の１例を示す図である。第２の実施形態では、半導体装置として電界効果トランジスタが製造される。
図６は、第３の実施形態に係るシリコンカーバイドとシリコンの間にオーミック接合を有する半導体装置の製造方法の１例を示す図である。第３の実施形態では、半導体装置としてＭＯＳ型電界効果トランジスタが製造される。
図５〜図６を参照しながら、第２〜第３の実施形態に係る半導体装置の製造方法について記載する。
【００２７】
ｎ＋型シリコンカーバイド基板２３の結晶軸＜０００１＞を有する第１の主面に不純物濃度が５×１０１６〜３×１０１７ｃｍ−３のｐ−型シリコンカーバイド・エピタキシャル膜２４を形成したシリコンカーバイド・エピタキシャル基板２５を用意する。（図５（ａ）、及び図６（ａ））
【００２８】
ｎ＋型シリコンカーバイド基板２３の上にあるｐ−型シリコンカーバイド・エピタキシャル膜２４に、イオン注入によりｎ＋型シリコンカーバイド・エピタキシャル領域２６を形成する。このｎ＋型シリコンカーバイド・エピタキシャル領域２６は、電界効果トランジスタを作成する場合には、ソース領域２６ａ又はドレイン領域２６ｂとなる。（図５（ｂ）及び図６（ｂ））
【００２９】
上述のシリコンカーバイド・エピタキシャル基板２５の表面のｐ−型シリコンカーバイド・エピタキシャル膜２４とｎ＋型シリコンカーバイド・エピタキシャル領域２６の表面とｎ＋型シリコン基板２８の第１の主面を真空装置内に対向して配置する。ここで、シリコンカーバイド・エピタキシャル基板２５とｎ＋型シリコン基板２８は共に単結晶基板である。（図５（ｃ）及び図６（ｃ））
そして、対向するシリコンカーバイド・エピタキシャル基板２５のｐ−型シリコンカーバイド・エピタキシャル膜２４とｎ＋型シリコンカーバイド・エピタキシャル領域２６の表面とｎ＋型シリコン基板２８の第１の主面にアルゴン・プラズマを照射し、活性化する。（図５（ｃ）及び図６（ｃ））
【００３０】
ｐ−型シリコンカーバイド・エピタキシャル膜２４とｎ＋型シリコンカーバイド・エピタキシャル領域２６の表面とｎ＋型シリコン基板２８の第１の主面を室温で接触させて、ｎ＋型シリコン基板２８とシリコンカーバイド・エピタキシャル基板２５に力を加えて、ｐ−型シリコンカーバイド・エピタキシャル膜２４とｎ＋型シリコンカーバイド・エピタキシャル領域２６の表面とｎ＋型シリコン基板２８の第１の主面を室温で加圧接合する。そして、加圧接合されたシリコンカーバイド・エピタキシャル基板２５とｎ＋型シリコン基板２８をアニールする。これにより、ｎ＋型シリコンカーバイド・エピタキシャル領域２６とｎ＋型シリコン基板２８の間に良好なオーミック接合が形成される。（図５（ｃ）及び図６（ｃ））
【００３１】
フォトリソグラフィーにより、ｎ＋型シリコン基板２８をレジスト膜で部分的に被覆する。そして、ｎ＋型シリコン基板２８のうちレジスト膜で被覆されていない領域をエッチングにより除去して、ｐ−型シリコンカーバイド・エピタキシャル膜２４の表面を部分的に露出させる。また、ｐ−型シリコンカーバイド・エピタキシャル膜２４の表面に形成されたｎ＋型シリコンカーバイド・エピタキシャル領域２６の上に、ｎ＋型シリコン基板８のレジスト膜で部分的に被覆された部分からｎ＋型シリコン層２９を形成する。電界効果トランジスタを作成する場合には、このｎ＋型シリコン層２９は、ｎ＋型ソースパッド２９ａとｎ＋型ドレインパッド２９ｂとなる。これにより、ｎ＋型シリコンカーバイド・エピタキシャル領域２４とｎ＋型シリコン層２９の間にオーミック接合を有する第１の実施形態に係る半導体装置が製造される。（図５（ｄ）及び図６（ｄ））
【００３２】
第２の実施形態によって、電界効果トランジスタを作成する場合には、ｐ−型シリコンカーバイド・エピタキシャル膜２４の表面を部分的に露出させ、部分的に露出したｐ−型シリコンカーバイド・エピタキシャル膜２４の上にゲート２７を形成する。（図５（ｅ）〜図５（ｆ））
【００３３】
第３の実施形態によって、ＭＯＳ型電界効果トランジスタを作成する場合には、部分的に露出したｐ−型シリコンカーバイド・エピタキシャル膜２４の表面にゲート酸化膜３７を形成する。（図６（ｅ））
そして、ゲート酸化膜３７の上に、ゲート２７を形成する。（図６（ｆ））
【００３４】
第２及び第３の実施形態によって、電界効果トランジスタを作成する場合には、ｎ＋型ソースパッド２９ａとｎ＋型ドレインパッド２９ｂの上に、それぞれソース電極３０ａとドレイン電極３０ｂを形成する。（図５（ｇ）及び図６（ｇ））
【００３５】
第１〜第３の実施形態に係る半導体装置の製造方法において、シリコンカーバイド・エピタキシャル基板のシリコンカーバイド・エピタキシャル膜とｎ型シリコンカーバイド・エピタキシャル領域の表面とｎ型シリコン基板の第１の主面にアルゴン・プラズマを照射する場合について説明したが、アルゴン・プラズマの代わりにキセノン・プラズマを照射しても良い。
また、ｎ−型シリコンカーバイド・エピタキシャル膜３の表面と、ｐ型シリコン・エピタキシャル膜６の表面を互いに加圧接合した後のアニール温度は、６００〜１０００℃とすることもできる。
【００３６】
ｐ型シリコンのバンドギャップエネルギー値をＥｇｐ、伝導帯の不連続値を△Ｅｃ、ｐ型シリコンにおける価電子帯に対するフェルミレベルの相対的な位置をδｐ、及びｎ型シリコンカーバイドにおける伝導帯に対するフェルミレベルの相対的な位置をδｎとすると、
ｑＶｄ＝Ｅｇｐ＋△Ｅｃ＋δｎ−δｐ
が成立する。
出願人は、ｐ型シリコン基板とｎ型シリコンカーバイド基板の上にｎ型シリコンカーバイド・エピタキシャル膜を形成したシリコンカーバイド・エピタキシャル基板を用意した。ｐ型シリコン基板とｎ型シリコンカーバイド・エピタキシャル膜について、両方の表面にアルゴン・プラズマを照射し、活性化した後に、ｐ型シリコン基板とシリコンカーバイド・エピタキシャル基板に力を加えてｐ型シリコン基板とｎ型シリコンカーバイド・エピタキシャル膜について接合し、アニールした。その後、ｐ型シリコン基板とｎ型シリコンカーバイド・エピタキシャル膜について、Ｃ−Ｖ特性を測定し、拡散ポテンシャルＶｄの値として、おおよそＶｄ＝１．０Ｖを得た。
ここで、ｐ型シリコン基板とｎ型シリコンカーバイド・エピタキシャル膜のドーピング濃度からδｐ＝０．０４５ｅＶ及びδｎ＝−０．１３３ｅＶとする。そして、本発明の実施形態に係る処理をしたｐ型シリコン基板とｎ型シリコンカーバイド・エピタキシャル膜の接合体を測定することにより得られた上述の拡散ポテンシャルの値Ｖｄ＝１．０Ｖを上述の式に代入すると、上述の式から伝導帯の不連続値がおおよそ△Ｅｃ＝０．０４ｅＶとなる。
【００３７】
Ｃ−Ｖ特性の測定がおこなわれたｐ型シリコン基板とｎ型シリコンカーバイド・エピタキシャル膜の接合体に関して、ｐ型シリコン基板の接合前のバンド図とｎ型シリコンカーバイド・エピタキシャル膜の接合前のバンド図を図７（ａ）に示す。
他方、ｎ型シリコン基板とｎ型シリコンカーバイド・エピタキシャル領域の伝導帯の不連続値を、上述の測定値から推定された伝導帯の不連続値△Ｅｃ＝０．０４ｅＶとして、この伝導帯の不連続値△Ｅｃ＝０．０４ｅＶから得られた本発明の実施形態に係る半導体装置のｎ型シリコン基板とｎ型シリコンカーバイド・エピタキシャル領域の接合後の接合界面のバンド図を図７（ｂ）に示す。
図７（ｂ）に示すように、ｎ型シリコン基板とｎ型シリコンカーバイド・エピタキシャル領域の間でオーミック接触が得られる。
【００３８】
他方、従来例として、非特許文献１では、ｐ型シリコン／ｎ型シリコンカーバイドショットキーダイオードにおいて、伝導帯の不連続値△Ｅｃ＝０．５ｅＶが導出されている。また、非特許文献２では、ｎ型シリコン／ｎ型シリコンカーバイド界面において、伝導帯の不連続値△Ｅｃ＝１．９ｅＶが導出されている。
【００３９】
本発明の実施形態に係るシリコン／シリコンカーバイド半導体装置において、ｎ＋型シリコンカーバイド・エピタキシャル領域とｎ＋型シリコン基板の接合界面において、伝導帯の不連続値△Ｅｃを大幅に低減することができるので、ｎ＋型シリコン領域とｎ＋型シリコンカーバイド・エピタキシャル領域の間で良好なオーミック接触を形成することが可能になる。
【００４０】
また、本発明の実施形態に係る電界効果トランジスタのソース及びドレインの形成において、ｎ＋型シリコンカーバイド・エピタキシャル領域とｎ＋型シリコンパッドの間で金属を使用することなく良好なオーミックオーミック接触を形成することができるので、プロセスの自由度が増し、高温処理及び金属汚染による電界効果トランジスタの性能低下を防止することが可能になる。
【００４１】
また、本発明の実施形態に係るＭＯＳ型電界効果トランジスタのソース及びドレインの形成において、ｎ＋型シリコンカーバイド領域とｎ＋型シリコンパッドの接合によるオーミック接触を形成する際に金属を使用しないので、ゲート酸化膜作成工程とゲート作成工程とソース及びドレイン作成工程のプロセスの自由度が増し、高温処理及び金属汚染によるＭＯＳ型電界効果トランジスタの性能低下を防止することが可能になる。
【符号の説明】
【００４２】
１、２１、３１：半導体装置
３、２３：シリコンカーバイド基板
４、２４：シリコンカーバイド・エピタキシャル膜
５、２５：シリコンカーバイド・エピタキシャル基板
６、２６：シリコンカーバイド・エピタキシャル領域
８、２８：シリコン基板
９、２９：シリコン層
２６ａ：ソース領域
２６ｂ：ドレイン領域
２７：ゲート
２９ａ：ソースパッド
２９ｂ：ドレインパッド
３０ａ：ソース電極
３０ｂ：ドレイン電極
３７：ゲート酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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