(57)【要約】【課題】サンプリング容量のばらつきに依存せずに、小型化と高精度な信号読み出しとを両立する信号読み出し回路および信号読み出し回路の制御方法を提供する。【解決手段】第１の電荷を保持する第１の容量と、第２の電荷を保持する第２の容量と、第１および第２の入力端子に入力された電位を利得が１で第１および第２の出力端子に出力するアンプを具備したアンプ部と、第１の容量および第２の容量とアンプとの接続を切り替えるスイッチ回路とを備え、第１の電荷と第２の電荷との差は、所定の電圧信号の電圧値を表す量であり、スイッチ回路は、第１の動作のときに、第１の容量に第１の電荷を、第２の容量に第２の電荷をそれぞれ保持させ、第２の動作のときに、第１の容量を第１の入力端子と第１の出力端子との間に接続させ、第２の容量を第２の入力端子と第２の出力端子との間に接続させるように、それぞれの端子の接続を切り替える。【選択図】図１
2015084492.tif 000002
【特許請求の範囲】
【請求項１】
第１の電荷を保持する第１の容量と、
第２の電荷を保持する第２の容量と、
第１の入力端子に入力された電位を利得が１で第１の出力端子に出力し、第２の入力端子に入力された電位を利得が１で第２の出力端子に出力するアンプを具備したアンプ部と、
前記第１の容量および前記第２の容量のそれぞれの端子と、前記アンプのそれぞれの入力端子および出力端子との接続を切り替えるスイッチ回路と、
を備え、
前記第１の電荷と前記第２の電荷との差は、所定の電圧信号の電圧値を表す量であり、
前記スイッチ回路は、
第１の動作のときに、前記第１の容量に前記第１の電荷を保持させ、さらに、前記第２の容量に前記第２の電荷を保持させ、
第２の動作のときに、前記第１の容量を前記第１の入力端子と前記第１の出力端子との間に接続させ、前記第２の容量を前記第２の入力端子と前記第２の出力端子との間に接続させるように、それぞれの端子の接続を切り替える、
ことを特徴とする信号読み出し回路。
【請求項２】
前記アンプ部は、さらに、
第３の容量と、
第４の容量と、
を具備し、
前記スイッチ回路は、
前記第１の動作の後で前記第２の動作を開始する前の第３の動作のときに、前記第１の容量と前記第２の容量とを接続させ、さらに、前記第３の容量を前記第１の容量と前記第１の出力端子との間に接続させ、前記第４の容量を前記第２の容量と前記第２の出力端子との間に接続させ、
前記第２の動作のときに、さらに、前記第３の容量を前記第１の容量と予め定めた固定電位との間に接続させ、前記第４の容量を前記第２の容量と前記固定電位との間に接続させるように、それぞれの端子の接続を切り替える、
ことを特徴とする請求項１に記載の信号読み出し回路。
【請求項３】
前記第１の電荷は、
複数の画素が二次元の行列状に配置された画素部から出力される、該画素部に配置された複数の該画素のそれぞれに物理量が入射していないときに生じたリセット信号の電位に相当する量の電荷であり、
前記第２の電荷は、
前記画素部から出力される、該画素部に配置された複数の前記画素のそれぞれに入射した物理量に応じて生じた画素信号の電位とリセット信号の電位とを合わせた電位に相当する量の電荷であり、
前記第１の容量および前記第２の容量は、
前記画素部に配置された複数の前記画素の１列毎に配置されている、
ことを特徴とする請求項１または請求項２に記載の信号読み出し回路。
【請求項４】
前記アンプ部は、
前記画素部に配置された複数の前記画素の複数列毎に配置されている、
ことを特徴とする請求項３に記載の信号読み出し回路。
【請求項５】
第１の電荷を保持する第１の容量と、第２の電荷を保持する第２の容量と、第１の入力端子に入力された電位を利得が１で第１の出力端子に出力し、第２の入力端子に入力された電位を利得が１で第２の出力端子に出力するアンプを具備したアンプ部と、前記第１の容量および前記第２の容量のそれぞれの端子と、前記アンプのそれぞれの入力端子および出力端子との接続を切り替えるスイッチ回路と、を備えた信号読み出し回路の制御方法であって、
前記第１の電荷と前記第２の電荷との差は、所定の電圧信号の電圧値を表す量であり、
前記スイッチ回路に、
第１の動作のときに、前記第１の容量に前記第１の電荷を保持させ、さらに、前記第２の容量に前記第２の電荷を保持させ、
第２の動作のときに、前記第１の容量を前記第１の入力端子と前記第１の出力端子との間に接続させ、前記第２の容量を前記第２の入力端子と前記第２の出力端子との間に接続させるように、それぞれの端子の接続を切り替えさせる手順、
を含むことを特徴とする信号読み出し回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号読み出し回路に関し、特に、固体撮像装置の列毎に備える信号読み出し回路および信号読み出し回路の制御方法に関する。
【背景技術】
【０００２】
近年、固体撮像装置としてＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体）イメージセンサが注目され、実用化されている。このＣＭＯＳイメージセンサは、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ：電荷結合素子）イメージセンサが専用の製造プロセスによって製造されるのに対し、一般的な半導体と同じ製造プロセスを用いて製造することができることから、イメージセンサの多機能化を実現するためのＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）への対応が容易である。
【０００３】
このため、例えば、画素数とフレームレートとの積（以下、「画像出力データレート」という）が高いＣＭＯＳイメージセンサでは、アナログ信号をデジタル信号に変換するＡＤ（Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ）変換器を備えた信号処理回路を、画素アレイの列毎に配置した列並列ＡＤ変換方式の構成が、一般的に用いられている。この列並列ＡＤ変換方式のＣＭＯＳイメージセンサでは、ＡＤ変換器を含んだ全ての信号処理回路が、画素アレイの列毎に配置されるため、画素の間隔（ピッチ）が狭くなるほど、それぞれの信号処理回路が列方向に長いレイアウト形状となる。このため、例えば、画素数が少なく撮像面が小さいＣＭＯＳイメージセンサでは、チップの中心位置と撮像面（画素アレイ）の中心位置とが大きくずれてしまい、列並列ＡＤ変換方式のＣＭＯＳイメージセンサを搭載するシステムでは、光学設計が難しくなる。また、列並列ＡＤ変換方式のＣＭＯＳイメージセンサでは、画素アレイの列数と同じ数の信号処理回路が配置されることから、チップ内で信号処理回路が占める面積が大きくなる（１つの信号処理回路の面積の列数倍の面積となる）ため、ＣＭＯＳイメージセンサのチップ全体の面積（以下、「チップ面積」という）が増大し、チップの小型化を実現するためには好ましくない。
【０００４】
一方、例えば、画像出力データレートが低く、低消費電力が求められるＣＭＯＳイメージセンサでは、画素アレイの列毎に配置されるそれぞれの信号処理回路にＡＤ変換器を備えず、全ての信号処理回路で共有する１つのＡＤ変換器を配置したグローバルＡＤ変換方式の構成が、一般的に用いられている。このグローバルＡＤ変換方式のＣＭＯＳイメージセンサでは、画素アレイのそれぞれの列に配置される（ＡＤ変換器を備えていない）信号処理回路が、対応する列の画素から出力される画素浮遊拡散層リセット信号電圧（以下、「リセット信号電圧」という）ＶＲと画素光信号電圧（以下「光信号電圧」という）ＶＳとの２種類の電圧をサンプリングして相関二重サンプリングを行う、列ダブルサンプリング方式が用いられている。なお、光信号電圧ＶＳには、画素浮遊拡散層をリセットした後に発生するリセット信号電圧ＶＲも含まれている。このため、光信号電圧ＶＳに含まれるリセット信号電圧ＶＲを取り除くことによって、画素が露光した被写体光のみを表す画素信号電圧を得るために、相関二重サンプリングを行うのである。
【０００５】
この列ダブルサンプリング方式の信号処理回路は、主な構成として２個のサンプリング容量を備えるのみでよいため、列毎に配置するそれぞれの信号処理回路のレイアウト形状において、列方向の長さを抑えることができる。このため、グローバルＡＤ変換方式のＣＭＯＳイメージセンサは、列並列ＡＤ変換方式のＣＭＯＳイメージセンサよりもチップ面積の増大を抑えることができ、チップの小型化を実現することが可能であるという大きな利点を持っている。
【０００６】
例えば、特許文献１には、列ダブルサンプリング方式の信号処理回路（図９（ａ）参照）を画素アレイの列毎に備えた固体撮像装置の技術が開示されている。図９（ａ）に示した従来の信号処理回路において、画素から出力された２種類の信号電圧をサンプリングするサンプリング動作と、サンプリングした２種類の信号電圧を転送する信号転送動作とは、クランプ信号φＣＬによって駆動されるスイッチＳ３およびＳ４を介して接続されるクランプ電圧ＶＣＬを基準として動作する。つまり、図９（ａ）に示した信号処理回路は、それぞれの画素１から出力された信号電圧を、一旦電荷に変換し、その後、再度電圧に変換して読み出す構成の信号処理回路である。
【０００７】
ここで、図９（ｂ）に示したタイミングチャートを用いて、特許文献１に開示された従来の信号処理回路の動作について説明する。まず、サンプリング動作では、サンプリング信号φＳＨＲとサンプリング信号φＳＨＳとを順次駆動して、スイッチＳ１とサンプリング容量ＣＳＲ、スイッチＳ２とサンプリング容量ＣＳＳとを順次接続する。これにより、サンプリング容量ＣＳＲとサンプリング容量ＣＳＳとのそれぞれに、画素１から画素出力線ＶＣＯＬＰＩＸを介して列回路７に出力されたリセット信号電圧ＶＲまたは光信号電圧ＶＳと、クランプ電圧ＶＣＬとの電位差に応じた電荷を蓄積（サンプリング）する。
【０００８】
そして、信号転送動作では、選択信号φＳＥＬを駆動して、サンプリング容量ＣＳＲとサンプリング容量ＣＳＳとのそれぞれの一方の端子を、スイッチＳ５およびスイッチＳ６を介して電荷増幅回路８に接続する。その後、駆動信号φＣＢを駆動して、サンプリング容量ＣＳＲとサンプリング容量ＣＳＳとのそれぞれの他方の端子を、スイッチＳ０を介して接続し、それぞれの他方の端子の電位を、リセット信号電圧ＶＲと光信号電圧ＶＳとの中間の電位にする。
【０００９】
これにより、サンプリング容量ＣＳＲの一方の端子から、サンプリング容量ＣＳＲの他方の端子の電位の変化に応じた電荷、すなわち、リセット信号電圧ＶＲの電位と中間の電位との電位差に応じた電荷が放出されて、電荷増幅アンプＥＡＭＰの一方の入力端子に接続されたフィードバック容量ＣＦＢ１の一方の端子に転送される。また、サンプリング容量ＣＳＳの一方の端子から、サンプリング容量ＣＳＳの他方の端子の電位の変化に応じた電荷、すなわち、光信号電圧ＶＳの電位と中間の電位との電位差に応じた電荷が放出されて、電荷増幅アンプＥＡＭＰの他方の入力端子に接続されたフィードバック容量ＣＦＢ２の一方の端子に転送される。
【００１０】
その結果、電荷増幅アンプＥＡＭＰの一方の出力端子から、フィードバック容量ＣＦＢ１の一方の端子に転送された電荷と逆極性の電荷が、フィードバック容量ＣＦＢ１の他方の端子に供給され、電荷増幅アンプＥＡＭＰの一方の出力端子は、供給した電荷に応じた電位、すなわち、サンプリング容量ＣＳＲにサンプリングしたリセット信号電圧ＶＲとクランプ電圧ＶＣＬとの電位差に応じた電荷に比例した電位、つまり、リセット信号電圧ＶＲに比例した電位のリセット信号電圧ＶＯＭとなる。また、電荷増幅アンプＥＡＭＰの他方の出力端子から、フィードバック容量ＣＦＢ２の一方の端子に転送された電荷と逆極性の電荷が、フィードバック容量ＣＦＢ２の他方の端子に供給され、電荷増幅アンプＥＡＭＰの他方の出力端子は、供給した電荷に応じた電位、すなわち、サンプリング容量ＣＳＳにサンプリングした光信号電圧ＶＳとクランプ電圧ＶＣＬとの電位差に応じた電荷に比例した電位、つまり、光信号電圧ＶＳに比例した電位の光信号電圧ＶＯＰとなる。
【００１１】
その後、電荷増幅アンプＥＡＭＰの一方の出力端子から出力されたリセット信号電圧ＶＯＭと、他方の出力端子から出力された光信号電圧ＶＯＰとの差分演算などを行うことによって、画素１が露光した被写体光のみの信号成分Ｖｓｉｇを得る。
【００１２】
また、例えば、非特許文献１には、２個の電圧増幅回路を実装した方式の信号処理回路（図１０（ａ）参照）を画素アレイの列毎に備えた固体撮像装置が提案されている。図１０（ａ）に示した従来の信号処理回路におけるサンプリング動作と信号転送動作とは、グラウンドを基準として動作する。つまり、図１０（ａ）に示した信号処理回路は、それぞれの画素１から出力された信号電圧を、電圧のまま読み出す構成の信号処理回路である。
【００１３】
ここで、図１０（ｂ）に示したタイミングチャートを用いて、非特許文献１で提案されている従来の信号処理回路の動作について説明する。まず、サンプリング動作では、サンプリング信号φＳＨＲとサンプリング信号φＳＨＳとを順次駆動して、スイッチＳ１とサンプリング容量ＣＳＲ、スイッチＳ２とサンプリング容量ＣＳＳとを順次接続する。そして、サンプリング容量ＣＳＲとサンプリング容量ＣＳＳとのそれぞれに、画素１から画素出力線ＶＣＯＬＰＩＸを介して列回路９に出力されたリセット信号電圧ＶＲまたは光信号電圧ＶＳと、グラウンドとの電位差に応じた電荷、つまり、リセット信号電圧ＶＲまたは光信号電圧ＶＳの電圧をサンプリングする。これにより、電圧増幅アンプＣＡＭＰ１から、サンプリング容量ＣＳＲにサンプリングされたリセット信号電圧ＶＲを増幅した電圧が出力され、電圧増幅アンプＣＡＭＰ２から、サンプリング容量ＣＳＳにサンプリングされた光信号電圧ＶＳを増幅した電圧が出力される。
【００１４】
そして、信号転送動作では、選択信号φＳＥＬを駆動し、スイッチＳ５およびスイッチＳ６を接続し、電圧増幅アンプＣＡＭＰ１がリセット信号電圧ＶＲを増幅したリセット信号電圧ＶＯＭと、電圧増幅アンプＣＡＭＰ２が光信号電圧ＶＳを増幅した光信号電圧ＶＯＰとのそれぞれを出力する。この電圧増幅アンプＣＡＭＰ１と電圧増幅アンプＣＡＭＰ２とのそれぞれが出力したリセット信号電圧ＶＯＭと光信号電圧ＶＯＰとの差分演算などを行うことによって、画素１の信号成分Ｖｓｉｇを得る。
【００１５】
その後、非特許文献１で提案されている従来の信号処理回路では、より高精度な信号の読み出しを実現するため、駆動信号φＣＢを駆動して、サンプリング容量ＣＳＲとサンプリング容量ＣＳＳとのそれぞれの一方の端子を、スイッチＳ０を介して接続し、それぞれの一方の端子の電位を、リセット信号電圧ＶＲと光信号電圧ＶＳとの中間の電位にする。これにより、電圧増幅アンプＣＡＭＰ１および電圧増幅アンプＣＡＭＰ２から、リセット信号電圧ＶＲと光信号電圧ＶＳとの中間の電位を増幅した電圧が出力される。
【００１６】
そして、信号処理回路の後段の演算回路（不図示）が、前に差分演算などを行った信号成分Ｖｓｉｇの電圧から、ここで出力した中間の電位を増幅した電圧を減算する。これにより、非特許文献１で提案されている従来の信号処理回路では、信号成分Ｖｓｉｇに含まれる、電圧増幅アンプＣＡＭＰ１と電圧増幅アンプＣＡＭＰ２とのそれぞれのオフセットばらつきをキャンセルした、より高精度の信号成分を得ることができる。なお、非特許文献１で提案されている従来の信号処理回路における上記の読み出し方法は、デルタ・ディファレンス・サンプリング方式（ＤＤＳ）と呼ばれる読み出し方法である。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００４−１８６７９０号公報
【非特許文献】
【００１８】
【非特許文献１】Ｓｕｎｅｔｒａ  Ｋ．  Ｍｅｎｄｉｓ，  ｅｔ．  ａｌ．，  “ＣＭＯＳ  Ａｃｔｉｖｅ  Ｐｉｘｅｌ  Ｉｍａｇｅ  Ｓｅｎｓｏｒｓ  ｆｏｒ  Ｈｉｇｈｌｙ  Ｉｎｔｅｇｒａｔｅｄ  Ｉｍａｇｉｎｇ  Ｓｙｓｔｅｍｓ”，  ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，  Ｖｏｌ．  ３２，  Ｎｏ．  ２，  Ｆｅｂ．，  １９９７．
【発明の概要】
【発明が解決しようとする課題】
【００１９】
しかしながら、特許文献１で開示された従来の信号処理回路は、小型化と高精度とを両立する上で、以下のような２つの大きな問題点がある。１つは、出力するリセット信号電圧ＶＯＭと光信号電圧ＶＯＰとの電位が、それぞれのサンプリング容量の容量値の差（ばらつき）の影響を直接受けてしまうという問題である。もう１つは、出力するリセット信号電圧ＶＯＭと光信号電圧ＶＯＰとの電位が、それぞれのサンプリング容量に接続されたノードに付随する、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：金属酸化膜半導体）トランジスタの接合容量における非線形な寄生容量特性の影響を直接受けてしまうという問題である。
【００２０】
より具体的には、図９（ａ）を見てわかるように、特許文献１で開示された従来の信号処理回路の列回路７は、画素１からに出力されたリセット信号電圧ＶＲと光信号電圧ＶＳとを、異なるサンプリング容量（サンプリング容量ＣＳＲおよびサンプリング容量ＣＳＳ）のそれぞれでサンプリングしている。そして、電荷増幅回路８は、それぞれのサンプリング容量から放出された電荷に基づいて生成した電位のリセット信号電圧ＶＯＭと光信号電圧ＶＯＰとを出力している。
【００２１】
このとき、列回路７に備えたそれぞれのサンプリング容量から出力される電荷Ｑは、サンプリング容量に入力された電圧値Ｖとサンプリング容量の容量値Ｃとの積によって定まる。これは、それぞれのサンプリング容量の容量値Ｃが同じ容量値であることを前提として考えられている。ところが、半導体の製造プロセスにおいては、同じ容量値を持つ異なるサンプリング容量を形成することが困難であり、形成されたそれぞれのサンプリング容量の容量値は、少なからず異なる容量値となっている。つまり、それぞれのサンプリング容量には、半導体の製造ばらつきに起因する容量値の差（ばらつき）が生じている。
【００２２】
この容量値のばらつきが、それぞれのサンプリング容量から放出される電荷のばらつきとなって現れてしまい、生成したリセット信号電圧ＶＯＭと光信号電圧ＶＯＰとのそれぞれの電位も、サンプリング容量の容量値のばらつきに応じてばらついてしまう。つまり、サンプリング容量の容量値にばらつきが発生していると、列回路が出力する信号成分が、サンプリング容量の容量値にばらつきの影響を直接受けてしまい、真の信号成分のみとはならず、偽の信号成分を含んだものとなってしまう。
【００２３】
そこで、従来は、それぞれのサンプリング容量の容量値を、熱雑音を所望の雑音レベル以内に抑えるために必要とされる容量値よりも数倍大きくすることによって、サンプリング容量の製造工程で発生するランダムな製造ばらつきを所望の精度以内に抑える方法を用いていた。しかしながら、サンプリング容量の容量値を大きくするという方法は、それぞれのサンプリング容量をレイアウトする際の面積を大きくするということになるため、ＣＭＯＳイメージセンサのチップ面積を小型化するという観点からは、好ましくない方法である。
【００２４】
また、それぞれのサンプリング容量に接続されたノードには、２つ以上のＭＯＳトランジスタが接続されているため、ＭＯＳトランジスタの接合容量が付随している。例えば、サンプリング容量ＣＳＲには、サンプリング信号φＳＨＲによって駆動されるスイッチＳ１を構成するＭＯＳトランジスタと、駆動信号φＣＢによって駆動されるスイッチＳ０を構成するＭＯＳトランジスタとのそれぞれの接合容量が付随している。このＭＯＳトランジスタの接合容量Ｃｊは、ＭＯＳトランジスタのドレイン−ソース間の電位と、基板の電位との関係によって、下式（１）で表されるような非線形の特性を有している。
【００２５】
【数１】
2015084492.tif 000003
【００２６】
上式（１）において、Ｃｊ０はＭＯＳトランジスタの単位面積当りの接合容量、Ｖｊは接合容量の電圧、Φ０は接合容量のビルトイン電位を表す。
【００２７】
上式（１）からわかるように、接合容量は、サンプリング容量がサンプリングした電圧に応じて変化する。この接合容量の変化は、特許文献１で開示された従来の信号処理回路に備えた列回路７おいて駆動信号φＣＢを駆動してサンプリング容量ＣＳＲとサンプリング容量ＣＳＳとのそれぞれの端子を接続した際のリセット信号電圧ＶＲと光信号電圧ＶＳとの中間の電位が、理想とする値からずれてしまう原因となる。そして、半導体の製造プロセスにおいては、それぞれのサンプリング容量のノードに付随するＭＯＳトランジスタの接合容量を、同じ容量値にすることは困難である。このため、それぞれのサンプリング容量から出力する電荷に、理想の値からずれた中間の電位の電圧値ΔＶと、ばらついたサンプリング容量の容量値ΔＣとの積によって表される電荷ΔＱが重畳され、列回路７が出力する信号成分が、偽の信号成分を含んだものとなってしまう。この非線形な接合容量の特性に起因する電荷ΔＱは、図９（ａ）に示したような構成の従来の信号処理回路を画素アレイの列毎に備えたＣＭＯＳイメージセンサにおける固定パターンの雑音（ノイズ）となり、例えば、画像に縦筋が現れるなど、画質が劣化する要因となる。
【００２８】
そこで、従来は、それぞれのサンプリング容量の容量値を、それぞれのサンプリング容量に接続されたノードに付随するＭＯＳトランジスタの接合容量の容量値よりも非常に大きくすることによって、接合容量による影響を少なくし、それぞれのサンプリング容量が放出する電荷の精度を保証する方法を用いていた。しかしながら、サンプリング容量の容量値を大きくするという方法は、半導体の製造ばらつきに起因する容量値のばらつきを抑える方法と同様に、サンプリング容量をレイアウトする際の面積を大きくするということになるため、ＣＭＯＳイメージセンサのチップ面積を小型化するという観点からは、好ましくない方法である。
【００２９】
上述したように、特許文献１で開示された従来の信号処理回路は、ＣＭＯＳイメージセンサを製造する際の製造プロセスにおける製造特性に頼った信号の読み出し方法であるため、ＣＭＯＳイメージセンサの小型化と高精度とを両立することは困難である、という問題がある。
【００３０】
なお、非特許文献１で開示された従来の信号処理回路は、サンプリング容量ＣＳＲとサンプリング容量ＣＳＳとのそれぞれに、グラウンドとの電位差（電圧）をサンプリングしているため、特許文献１で開示された従来の信号処理回路よりは、それぞれのサンプリング容量の容量値の差（ばらつき）の影響を受けづらい構成である。しかしながら、非特許文献１で開示された従来の信号処理回路では、図１０（ａ）を見てわかるように、列毎に２個の電圧増幅アンプを備えている。このため、非特許文献１で開示された従来の信号処理回路の列回路９では、２個の電圧増幅アンプによる消費電力の増大が問題となる。また、半導体の製造プロセスにおいては、異なる電圧増幅アンプの利得を、同じ利得にすることは困難であり、それぞれの電圧増幅アンプの利得が“１”を下回ることによって画素１の信号成分Ｖｓｉｇが減衰してしまう。このため、図１０（ａ）に示したような構成の従来の信号処理回路を画素アレイの列毎に備えたＣＭＯＳイメージセンサにおいては、雑音（ノイズ）が多くなり、画質が劣化してしまうという問題がある。
【００３１】
本発明は、上記の課題認識に基づいてなされたものであり、画素から出力される信号を、異なるサンプリング容量のそれぞれでサンプリングして読み出す信号読み出し回路において、サンプリング容量のばらつきに依存せずに信号を読み出すことができ、小型化と高精度な信号読み出しとを両立することができる信号読み出し回路および信号読み出し回路の制御方法を提供することを目的としている。
【課題を解決するための手段】
【００３２】
上記の課題を解決するため、本発明の信号読み出し回路は、第１の電荷を保持する第１の容量と、第２の電荷を保持する第２の容量と、第１の入力端子に入力された電位を利得が１で第１の出力端子に出力し、第２の入力端子に入力された電位を利得が１で第２の出力端子に出力するアンプを具備したアンプ部と、前記第１の容量および前記第２の容量のそれぞれの端子と、前記アンプのそれぞれの入力端子および出力端子との接続を切り替えるスイッチ回路と、を備え、前記第１の電荷と前記第２の電荷との差は、所定の電圧信号の電圧値を表す量であり、前記スイッチ回路は、第１の動作のときに、前記第１の容量に前記第１の電荷を保持させ、さらに、前記第２の容量に前記第２の電荷を保持させ、第２の動作のときに、前記第１の容量を前記第１の入力端子と前記第１の出力端子との間に接続させ、前記第２の容量を前記第２の入力端子と前記第２の出力端子との間に接続させるように、それぞれの端子の接続を切り替える、ことを特徴とする。
【００３３】
また、本発明の信号読み出し回路において、前記アンプ部は、さらに、第３の容量と、第４の容量と、を具備し、前記スイッチ回路は、前記第１の動作の後で前記第２の動作を開始する前の第３の動作のときに、前記第１の容量と前記第２の容量とを接続させ、さらに、前記第３の容量を前記第１の容量と前記第１の出力端子との間に接続させ、前記第４の容量を前記第２の容量と前記第２の出力端子との間に接続させ、前記第２の動作のときに、さらに、前記第３の容量を前記第１の容量と予め定めた固定電位との間に接続させ、前記第４の容量を前記第２の容量と前記固定電位との間に接続させるように、それぞれの端子の接続を切り替える、ことを特徴とする。
【００３４】
また、本発明の信号読み出し回路において、前記第１の電荷は、複数の画素が二次元の行列状に配置された画素部から出力される、該画素部に配置された複数の該画素のそれぞれに物理量が入射していないときに生じたリセット信号の電位に相当する量の電荷であり、前記第２の電荷は、前記画素部から出力される、該画素部に配置された複数の前記画素のそれぞれに入射した物理量に応じて生じた画素信号の電位とリセット信号の電位とを合わせた電位に相当する量の電荷であり、前記第１の容量および前記第２の容量は、前記画素部に配置された複数の前記画素の１列毎に配置されている、ことを特徴とする。
【００３５】
また、本発明の信号読み出し回路において、前記アンプ部は、前記画素部に配置された複数の前記画素の複数列毎に配置されている、ことを特徴とする。
【００３６】
また、本発明の信号読み出し回路の制御方法は、第１の電荷を保持する第１の容量と、第２の電荷を保持する第２の容量と、第１の入力端子に入力された電位を利得が１で第１の出力端子に出力し、第２の入力端子に入力された電位を利得が１で第２の出力端子に出力するアンプを具備したアンプ部と、前記第１の容量および前記第２の容量のそれぞれの端子と、前記アンプのそれぞれの入力端子および出力端子との接続を切り替えるスイッチ回路と、を備えた信号読み出し回路の制御方法であって、前記第１の電荷と前記第２の電荷との差は、所定の電圧信号の電圧値を表す量であり、前記スイッチ回路に、第１の動作のときに、前記第１の容量に前記第１の電荷を保持させ、さらに、前記第２の容量に前記第２の電荷を保持させ、第２の動作のときに、前記第１の容量を前記第１の入力端子と前記第１の出力端子との間に接続させ、前記第２の容量を前記第２の入力端子と前記第２の出力端子との間に接続させるように、それぞれの端子の接続を切り替えさせる手順、を含むことを特徴とする。
【発明の効果】
【００３７】
本発明によれば、画素から出力される信号を、異なるサンプリング容量のそれぞれでサンプリングして読み出す信号読み出し回路において、サンプリング容量のばらつきに依存せずに信号を読み出すことができ、小型化と高精度な信号読み出しとを両立することができるという効果が得られる。
【図面の簡単な説明】
【００３８】
【図１】本発明の第１の実施形態による信号読み出し回路の概略構成を示した回路図である。
【図２】本第１の実施形態の信号読み出し回路において信号を読み出すタイミングの一例を示したタイミングチャートである。
【図３】本第１の実施形態の信号読み出し回路において読み出した信号電圧のレベルの一例を示した図である。
【図４】本第１の実施形態の信号読み出し回路を備えた固体撮像装置の概略構成の一例を示したブロック図である。
【図５】本第１の実施形態の信号読み出し回路を備えた固体撮像装置において、画素アレイの複数列に対応する信号読み出し回路の概略構成の一例を示したブロック図である。
【図６】本第１の実施形態の信号読み出し回路を備えた固体撮像装置において、画素アレイの複数列に対応する信号読み出し回路が信号を読み出すタイミングの一例を示したタイミングチャートである。
【図７】本発明の第２の実施形態による信号読み出し回路の概略構成を示した回路図である。
【図８】本第２の実施形態の信号読み出し回路において信号を読み出すタイミングの一例を示したタイミングチャートである。
【図９】従来の信号処理回路の概略構成および動作を説明する図である。
【図１０】従来の別の信号処理回路の概略構成および動作を説明する図である。
【発明を実施するための形態】
【００３９】
＜第１の実施形態＞
以下、本発明の実施形態について、図面を参照して説明する。図１は、本第１の実施形態による信号読み出し回路の概略構成を示した回路図である。図１において、信号読み出し回路は、列回路部２と、４つの列出力線ＶＯ１〜ＶＯ４と、アンプ部３と、から構成される。なお、図１には、信号読み出し回路に備えた列回路部２に信号電圧を出力する構成要素（より具体的には、画素出力線ＶＣＯＬＰＩＸを介して列回路部２に信号電圧を出力する同じ列に配置された３つの画素１からなる画素部）も併せて示している。本第１の実施形態による信号読み出し回路は、それぞれの画素１から出力された信号電圧を、電圧のまま読み出す構成の信号読み出し回路である。
【００４０】
列回路部２は、画素出力線ＶＣＯＬＰＩＸを介して画素部内のいずれか１つの画素１から出力された信号電圧とクランプ電圧ＶＣＭとの電位差に応じた電荷を、電圧として蓄積（サンプリング）する。列回路部２は、定電流回路ＩＢＩＡＳ＿ＳＦと、サンプリング容量ＣＳＲと、サンプリング容量ＣＳＳと、スイッチＳ１〜Ｓ８と、から構成される。
【００４１】
定電流回路ＩＢＩＡＳ＿ＳＦは、一方が画素出力線ＶＣＯＬＰＩＸに接続され、もう一方が列回路部２のグラウンドに接続される定電流源である。定電流回路ＩＢＩＡＳ＿ＳＦは、画素出力線ＶＣＯＬＰＩＸに定電流を流して、信号電圧を出力する画素１内の信号電圧出力アンプをバイアスする。
【００４２】
サンプリング容量ＣＳＲは、画素１が出力する信号電圧の基準となる基準電圧、すなわち、画素浮遊拡散層リセット信号電圧（以下、「リセット信号電圧」という）ＶＲの電位に相当する電荷をリセット信号電圧ＶＲの電圧としてサンプリングして保持する容量である。
サンプリング容量ＣＳＳは、画素１が出力する信号電圧の信号成分である信号成分電圧、すなわち、画素光信号電圧（以下「光信号電圧」という）ＶＳの電位に相当する電荷を光信号電圧ＶＳの電圧としてサンプリングして保持する容量である。なお、光信号電圧ＶＳには、画素をリセットした後に発生するリセット信号電圧ＶＲの電圧の成分も含まれている。
【００４３】
スイッチＳ１は、画素出力線ＶＣＯＬＰＩＸを介して画素１から入力されたリセット信号電圧ＶＲを選択するスイッチであり、サンプリング信号φＳＨＲに応じて、画素出力線ＶＣＯＬＰＩＸに繋がる信号線とサンプリング容量ＣＳＲの一方の端子とを接続する。
スイッチＳ２は、画素出力線ＶＣＯＬＰＩＸを介して画素１から入力された光信号電圧ＶＳを選択するスイッチであり、サンプリング信号φＳＨＳに応じて、画素出力線ＶＣＯＬＰＩＸに繋がる信号線とサンプリング容量ＣＳＳの一方の端子とを接続する。
【００４４】
スイッチＳ３は、列回路部２がリセット信号電圧ＶＲをサンプリングする動作のときに、サンプリング容量ＣＳＲの他方の端子とクランプ電圧ＶＣＭとを接続するスイッチであり、クランプ信号φＣＬに応じて、サンプリング容量ＣＳＲの他方の端子をクランプ電圧ＶＣＭに短絡させる。
スイッチＳ４は、列回路部２が光信号電圧ＶＳをサンプリングする動作のときに、サンプリング容量ＣＳＳの他方の端子とクランプ電圧ＶＣＭとを接続するスイッチであり、クランプ信号φＣＬに応じて、サンプリング容量ＣＳＳの他方の端子をクランプ電圧ＶＣＭに短絡させる。
【００４５】
スイッチＳ５は、列回路部２がサンプリング容量ＣＳＲにサンプリングしたリセット信号電圧ＶＲをアンプ部３に転送する動作のときに、サンプリング容量ＣＳＲの他方の端子と列出力線ＶＯ１とを接続するスイッチであり、選択信号φＳＥＬに応じてサンプリング容量ＣＳＲの他方の端子と列出力線ＶＯ１に繋がる信号線とを短絡する。スイッチＳ５によって、サンプリング容量ＣＳＲの他方の端子と列出力線ＶＯ１とが接続されることにより、サンプリング容量ＣＳＲにサンプリングしたリセット信号電圧ＶＲが、列出力線ＶＯ１を介してアンプ部３の１つのアンプ入力端子に入力される。
【００４６】
スイッチＳ６は、列回路部２がサンプリング容量ＣＳＳにサンプリングした光信号電圧ＶＳをアンプ部３に転送する動作のときに、サンプリング容量ＣＳＳの他方の端子と列出力線ＶＯ２とを接続するスイッチであり、選択信号φＳＥＬに応じてサンプリング容量ＣＳＳの他方の端子と列出力線ＶＯ２に繋がる信号線とを短絡する。スイッチＳ６によって、サンプリング容量ＣＳＳの他方の端子と列出力線ＶＯ２とが接続されることにより、サンプリング容量ＣＳＳにサンプリングした光信号電圧ＶＳが、列出力線ＶＯ２を介してアンプ部３の別の１つのアンプ入力端子に入力される。
【００４７】
スイッチＳ７は、列回路部２がサンプリング容量ＣＳＲにサンプリングしたリセット信号電圧ＶＲをアンプ部３に転送する動作のときに、サンプリング容量ＣＳＲの一方の端子と列出力線ＶＯ３とを接続するスイッチであり、選択信号φＳＥＬに応じてサンプリング容量ＣＳＲの一方の端子と列出力線ＶＯ３に繋がる信号線とを短絡する。スイッチＳ７によって、サンプリング容量ＣＳＲの一方の端子と列出力線ＶＯ３とが接続されることにより、アンプ部３の１つのアンプ出力端子から出力される電圧ＶＯＭが、列出力線ＶＯ３を介してサンプリング容量ＣＳＲの一方の端子に入力される。
【００４８】
スイッチＳ８は、列回路部２がサンプリング容量ＣＳＳにサンプリングした光信号電圧ＶＳをアンプ部３に転送する動作のときに、サンプリング容量ＣＳＳの一方の端子と列出力線ＶＯ４とを接続するスイッチであり、選択信号φＳＥＬに応じてサンプリング容量ＣＳＳの一方の端子と列出力線ＶＯ４に繋がる信号線とを短絡する。スイッチＳ８によって、サンプリング容量ＣＳＳの一方の端子と列出力線ＶＯ４とが接続されることにより、アンプ部３の別の１つのアンプ出力端子から出力される電圧ＶＯＰが、列出力線ＶＯ４を介してサンプリング容量ＣＳＳの一方の端子に入力される。
【００４９】
アンプ部３は、列回路部２がサンプリングしたそれぞれの信号電圧を増幅し、増幅したそれぞれの信号電圧を、画素１から出力されたそれぞれの信号電圧に応じた電圧として出力する。アンプ部３は、演算増幅回路ＡＭＰと、スイッチＳ９およびスイッチＳ１０と、から構成される。
【００５０】
演算増幅回路ＡＭＰは、列回路部２から列出力線ＶＯ１を介してアンプ部３の１つのアンプ入力端子に入力されたリセット信号電圧ＶＲが一方の入力端子に入力され、入力されたリセット信号電圧ＶＲを、クランプ電圧ＶＣＭに基づいて演算増幅して一方の出力端子から出力する。演算増幅回路ＡＭＰは、画素１から出力されたリセット信号電圧ＶＲを利得が“１”（利得＝１）で演算増幅し、リセット信号電圧ＶＯＭとしてアンプ部３から出力すると共に、このリセット信号電圧ＶＯＭを、列出力線ＶＯ３を介して列回路部２にも出力する。
【００５１】
また、演算増幅回路ＡＭＰは、列回路部２から列出力線ＶＯ２を介してアンプ部３の別の１つのアンプ入力端子に入力された光信号電圧ＶＳが他方の入力端子に入力され、入力された光信号電圧ＶＳを、クランプ電圧ＶＣＭに基づいて演算増幅して他方の出力端子から出力する。演算増幅回路ＡＭＰは、画素１から出力された光信号電圧ＶＳを利得が“１”（利得＝１）で演算増幅し、光信号電圧ＶＯＰとしてアンプ部３から出力すると共に、この光信号電圧ＶＯＰを、列出力線ＶＯ４を介して列回路部２にも出力する。
【００５２】
スイッチＳ９は、演算増幅回路ＡＭＰを初期化するスイッチであり、駆動信号φ１に応じて、演算増幅回路ＡＭＰの一方の入力端子と一方の出力端子とを短絡することによって、演算増幅回路ＡＭＰを初期化する。
スイッチＳ１０は、演算増幅回路ＡＭＰを初期化するスイッチであり、駆動信号φ１に応じて、演算増幅回路ＡＭＰの他方の入力端子と他方の出力端子とを短絡することによって、演算増幅回路ＡＭＰを初期化する。
【００５３】
このように、本第１の実施形態の信号読み出し回路では、列回路部２内のそれぞれのサンプリング容量（サンプリング容量ＣＳＲおよびサンプリング容量ＣＳＳ）の両方の端子を、アンプ部３と接続することができるように繋ぎ替える構成を備える。より具体的には、列回路部２内に、従来の信号処理回路においても備えていたスイッチＳ５およびスイッチＳ６の他に、スイッチＳ７およびスイッチＳ８を備える。この構成によって、列回路部２内に備えたそれぞれのサンプリング容量は、演算増幅回路ＡＭＰの一方の入力端子と一方の出力端子との間に接続されるフィードバック容量としても動作することができる。
【００５４】
次に、本第１の実施形態の信号読み出し回路の動作タイミングについて説明する。図２は、本第１の実施形態の信号読み出し回路において信号を読み出すタイミングの一例を示したタイミングチャートである。図２には、１つの画素１から画素出力線ＶＣＯＬＰＩＸに出力されたリセット信号電圧ＶＲと光信号電圧ＶＳとをサンプリングして、リセット信号電圧ＶＲに応じた電位のリセット信号電圧ＶＯＭと、光信号電圧ＶＳに応じた電位の光信号電圧ＶＯＰとを出力する、つまり、１つの画素１から出力されたそれぞれの信号電圧を読み出して後段の構成要素に出力する動作タイミングの一例を示している。
【００５５】
本第１の実施形態の信号読み出し回路では、まず、サンプリング期間において、列回路部２が、画素出力線ＶＣＯＬＰＩＸを介して画素１から入力されたリセット信号電圧ＶＲと光信号電圧ＶＳとをサンプリングする。なお、サンプリング期間を開始する前に、駆動信号φ１を“Ｈｉｇｈ”レベルにすることにより、スイッチＳ９およびスイッチＳ１０をオン状態にし、アンプ部３内の演算増幅回路ＡＭＰを、初期化する状態に保っておく。これにより、演算増幅回路ＡＭＰのそれぞれの出力端子からは、クランプ電圧ＶＣＭの電位が出力される。
【００５６】
サンプリング期間では、時刻ｔ１において、クランプ信号φＣＬを“Ｈｉｇｈ”レベルにすることにより、スイッチＳ３およびスイッチＳ４をオン状態にし、サンプリング容量ＣＳＲの他方の端子とサンプリング容量ＣＳＳの他方の端子とのそれぞれを、クランプ電圧ＶＣＭに短絡させる。つまり、サンプリング容量ＣＳＲとサンプリング容量ＣＳＳとのそれぞれを、クランプ電圧ＶＣＭでクランプした状態にする。
【００５７】
その後、サンプリング信号φＳＨＲを“Ｈｉｇｈ”レベルにして、画素出力線ＶＣＯＬＰＩＸを介して画素１から入力されたリセット信号電圧ＶＲをサンプリング容量ＣＳＲの一方の端子に入力し、時刻ｔ２でリセット信号電圧ＶＲの電位、つまり、基準電圧をサンプリング容量ＣＳＲにサンプリングする。
【００５８】
その後、サンプリング信号φＳＨＲを“Ｌｏｗ”レベルにして、リセット信号電圧ＶＲのサンプリング容量ＣＳＲの一方の端子への入力を停止した後、サンプリング信号φＳＨＳを“Ｈｉｇｈ”レベルにして、画素出力線ＶＣＯＬＰＩＸを介して画素１から入力された光信号電圧ＶＳをサンプリング容量ＣＳＳの一方の端子に入力する。そして、時刻ｔ３で光信号電圧ＶＳの電位、つまり、画素をリセットした後に発生するリセット信号電圧ＶＲと、画素１が露光した被写体光のみを表す画素信号電圧とを含む信号電圧を、サンプリング容量ＣＳＳにサンプリングする。
【００５９】
その後、サンプリング信号φＳＨＳを“Ｌｏｗ”レベルにして、光信号電圧ＶＳのサンプリング容量ＣＳＳの一方の端子への入力を停止した後、つまり、リセット信号電圧ＶＲと光信号電圧ＶＳとのそれぞれを、サンプリング容量ＣＳＲとサンプリング容量ＣＳＳとのそれぞれにサンプリングするサンプリング期間が終了した後、サンプリングしたそれぞれの信号電圧を、予め定めた一定期間だけ保持する。そして、予め定めた一定期間が経過した後、信号転送期間において、サンプリングしたそれぞれの信号電圧を、アンプ部３内の演算増幅回路ＡＭＰに転送する。
【００６０】
なお、信号転送期間を開始する前に、クランプ信号φＣＬを“Ｌｏｗ”レベルにすることにより、スイッチＳ３およびスイッチＳ４をオフ状態にし、サンプリング容量ＣＳＲの他方の端子とサンプリング容量ＣＳＳの他方の端子とのそれぞれのクランプ電圧ＶＣＭへの短絡を停止する。また、駆動信号φ１を“Ｌｏｗ”レベルにすることにより、スイッチＳ９およびスイッチＳ１０をオフ状態にし、演算増幅回路ＡＭＰの初期化を解除する。
【００６１】
信号転送期間では、時刻ｔ４において、選択信号φＳＥＬを“Ｈｉｇｈ”レベルにする。これにより、スイッチＳ５のオン状態によって、列回路部２内のサンプリング容量ＣＳＲの他方の端子とアンプ部３内の演算増幅回路ＡＭＰの一方の入力端子とが列出力線ＶＯ１を介して接続され、スイッチＳ７のオン状態によって、列回路部２内のサンプリング容量ＣＳＲの一方の端子とアンプ部３内の演算増幅回路ＡＭＰの一方の出力端子とが列出力線ＶＯ３を介して接続される。この接続によって、サンプリング容量ＣＳＲは、演算増幅回路ＡＭＰの一方の入力端子と一方の出力端子との間に配置されたフィードバック容量として動作する。そして、サンプリング容量ＣＳＲにサンプリングしたリセット信号電圧ＶＲの電位が、列出力線ＶＯ１を介して演算増幅回路ＡＭＰの一方の入力端子に入力（転送）され、演算増幅回路ＡＭＰの一方の出力端子から、一方の入力端子に入力されたリセット信号電圧ＶＲ、すなわち、サンプリング容量ＣＳＲにサンプリングしたリセット信号電圧ＶＲの電位に比例した電位のリセット信号電圧ＶＯＭが出力される。また、演算増幅回路ＡＭＰの一方の出力端子から出力されるリセット信号電圧ＶＯＭは、列出力線ＶＯ３を介してサンプリング容量ＣＳＲの一方の端子にも入力される。
【００６２】
また、スイッチＳ６のオン状態によって、列回路部２内のサンプリング容量ＣＳＳの他方の端子とアンプ部３内の演算増幅回路ＡＭＰの他方の入力端子とが列出力線ＶＯ２を介して接続され、スイッチＳ８のオン状態によって、列回路部２内のサンプリング容量ＣＳＳの一方の端子とアンプ部３内の演算増幅回路ＡＭＰの他方の出力端子とが列出力線ＶＯ４を介して接続される。この接続によって、サンプリング容量ＣＳＲは、演算増幅回路ＡＭＰの他方の入力端子と他方の出力端子との間に配置されたフィードバック容量として動作する。そして、サンプリング容量ＣＳＳにサンプリングした光信号電圧ＶＳの電位が、列出力線ＶＯ２を介して演算増幅回路ＡＭＰの他方の入力端子に入力（転送）され、演算増幅回路ＡＭＰの他方の出力端子から、他方の入力端子に入力された光信号電圧ＶＳ、すなわち、サンプリング容量ＣＳＳにサンプリングした光信号電圧ＶＳの電位に比例した電位の光信号電圧ＶＯＰが出力される。また、演算増幅回路ＡＭＰの他方の出力端子から出力される光信号電圧ＶＯＰは、列出力線ＶＯ４を介してサンプリング容量ＣＳＳの一方の端子にも入力される。
【００６３】
その後、時刻ｔ５において、選択信号φＳＥＬを“Ｌｏｗ”レベルにして、サンプリング容量ＣＳＲとサンプリング容量ＣＳＳとのそれぞれにサンプリングしたリセット信号電圧ＶＲと光信号電圧ＶＳとのそれぞれの演算増幅回路ＡＭＰへの転送を終了する。そして、後段の構成要素が、演算増幅回路ＡＭＰの一方の出力端子から出力されたリセット信号電圧ＶＯＭと、他方の出力端子から出力された光信号電圧ＶＯＰとの差分演算などを行うことによって、画素１が露光した被写体光のみの信号成分Ｖｓｉｇを得ることができる。なお、サンプリングしたそれぞれの信号電圧の演算増幅回路ＡＭＰへの転送が終了した後は、駆動信号φ１を“Ｈｉｇｈ”レベルにしてスイッチＳ９およびスイッチＳ１０をオン状態にし、演算増幅回路ＡＭＰを再び初期化してもよい。
【００６４】
上記に述べたように、本第１の実施形態の信号読み出し回路では、２つのサンプリング容量（サンプリング容量ＣＳＲおよびサンプリング容量ＣＳＳ）のそれぞれの一方の端子と、演算増幅回路ＡＭＰの対応する出力端子とを接続することによって、演算増幅回路ＡＭＰは、対応するサンプリング容量がサンプリングしたリセット信号電圧ＶＲと光信号電圧ＶＳとのそれぞれを、そのまま出力端子から出力することができる。つまり、本第１の実施形態の信号読み出し回路は、従来の信号処理回路に備えた列回路のように、画素１から入力されたそれぞれの信号電圧を電荷に変換してから読み出すのではなく、電圧として直接読み出すため、それぞれのサンプリング容量の容量値の差（ばらつき）の影響を受けることなく、それぞれの信号電圧を読み出すことができる。
【００６５】
また、同様に、本第１の実施形態の信号読み出し回路は、従来の信号処理回路に備えた列回路のように、それぞれのサンプリング容量に接続されたノードに付随するＭＯＳトランジスタの非線形な接合容量の特性の影響も受けることなく、それぞれの信号電圧を読み出すことができる。ここで、本第１の実施形態の信号読み出し回路において、例えば、サンプリング容量ＣＳＲの一方の端子に接続されたノードに付随する接続容量は、サンプリング信号φＳＨＲによって駆動されるスイッチＳ１を構成するＭＯＳトランジスタと、選択信号φＳＥＬによって駆動されるスイッチＳ７を構成するＭＯＳトランジスタとのそれぞれの接合容量である。また、例えば、サンプリング容量ＣＳＲの他方の端子に接続されたノードに付随する接続容量は、クランプ信号φＣＬによって駆動されるスイッチＳ３を構成するＭＯＳトランジスタと、選択信号φＳＥＬによって駆動されるスイッチＳ５を構成するＭＯＳトランジスタとのそれぞれの接合容量である。
【００６６】
このように、本第１の実施形態の信号読み出し回路では、それぞれのサンプリング容量の容量値の差（ばらつき）や、それぞれのサンプリング容量に接続されたノードに付随するＭＯＳトランジスタの非線形な接合容量の特性の影響を受けることなく、それぞれの信号電圧を読み出すことができるため、それぞれのサンプリング容量の容量値を小さくすることができる。これにより、本第１の実施形態の信号読み出し回路では、それぞれのサンプリング容量をレイアウトする際の面積を小さくすることができ、信号読み出し回路を画素アレイの列毎に備えた場合でも、ＣＭＯＳイメージセンサのチップ内で信号読み出し回路を備えた信号処理回路が占める面積を小さくすることができる。このことにより、本第１の実施形態の信号読み出し回路を備えたＣＭＯＳイメージセンサのチップ面積の小型化を実現することができる。
【００６７】
なお、本第１の実施形態の信号読み出し回路において、それぞれのサンプリング容量の容量値を小さくする際には、熱雑音を所望の雑音レベル以内に抑えるために必要とされる容量値までにとどめておくことが望ましい。これは、本第１の実施形態の信号読み出し回路でも、それぞれのサンプリング容量における熱雑音の影響は残ってしまうからである。
【００６８】
ここで、本第１の実施形態の信号読み出し回路が、それぞれのサンプリング容量の容量値の差（ばらつき）や、それぞれのサンプリング容量に接続されたノードに付随するＭＯＳトランジスタの非線形な接合容量の特性の影響を受けることなく、それぞれの信号電圧を読み出すことができる実際の動作の一例について説明する。図３は、本第１の実施形態の信号読み出し回路において読み出した信号電圧のレベル（電圧値）の一例を示した図である。図３（ａ）には、図９に示した従来の信号処理回路の列回路７に備えたそれぞれのサンプリング容量の容量値や、それぞれのサンプリング容量に接続されたノードに付随するＭＯＳトランジスタの接合容量の容量値の組み合わせパターンを変えた５つ、つまり、５パターンにばらつかせた場合における、電荷増幅アンプＥＡＭＰから出力される信号電圧の電圧値の一例を示している。また、図３（ｂ）には、本第１の実施形態の信号読み出し回路の列回路部２に備えたそれぞれのサンプリング容量の容量値や、それぞれのサンプリング容量に接続されたノードに付随するＭＯＳトランジスタの接合容量の容量値を、図３（ａ）に示した従来の信号処理回路に備えた列回路７と同様に、５パターンにばらつかせた場合における、演算増幅回路ＡＭＰから出力される信号電圧の電圧値の一例を示している。なお、図３では、説明を容易にするため、同じリセット信号電圧ＶＲに応じた出力されるリセット信号電圧ＶＯＭのレベルを、それぞれのパターン毎に示している。
【００６９】
図３（ａ）を見てわかるように、従来の信号処理回路に備えた列回路７では、同じリセット信号電圧ＶＲに対して一定の電圧値が出力される期間中のリセット信号電圧ＶＯＭのレベル（電圧値）が、列回路７に備えたそれぞれのサンプリング容量の容量値や、それぞれのサンプリング容量に接続されたノードに付随するＭＯＳトランジスタの接合容量の容量値のばらつきによって、異なるレベル（電圧値）となってしまう。このため、従来の信号処理回路を画素アレイの列毎に備えたＣＭＯＳイメージセンサでは、列毎にリセット信号電圧ＶＯＭのレベル（電圧値）が異なることにより、リセット信号電圧ＶＯＭのレベルの差が、低い空間周波数特性を持った新たな構造化雑音（ノイズ）として目立ち、画質が劣化してしまう。
【００７０】
これに対して、本第１の実施形態の信号読み出し回路では、図３（ｂ）を見てわかるように、列回路部２に備えたそれぞれのサンプリング容量の容量値や、それぞれのサンプリング容量に接続されたノードに付随するＭＯＳトランジスタの接合容量の容量値のばらつきに影響されることなく、一定の電圧値が出力される期間中に同様のレベル（電圧値）のリセット信号電圧ＶＯＭを出力することができる。このため、本第１の実施形態の信号読み出し回路を画素アレイの列毎に備えたＣＭＯＳイメージセンサにおいても、列毎にリセット信号電圧ＶＯＭのレベル（電圧値）が異なることがなく、画質の劣化の抑制に最も効果を発揮する。この効果は、明るい画像において特に効果が高い。
【００７１】
なお、図１に示した本第１の実施形態の信号読み出し回路では、全差動型を用いる演算増幅回路ＡＭＰにおける出力コモンモード電圧を明示していない。しかし、本第１の実施形態の信号読み出し回路においては、演算増幅回路ＡＭＰの対応する入力端子および出力端子のそれぞれに接続されたサンプリング容量によって構成されるコモンモードフィードバック回路によって、出力コモンモード電圧が自動的に調節され、所望するクランプ電圧ＶＣＭの電圧レベルを中心にした出力電圧（リセット電圧ＶＯＭおよび光信号電圧ＶＯＰ）を出力することができる。つまり、本第１の実施形態の信号読み出し回路では、サンプリングしたリセット信号電圧ＶＲおよび光信号電圧ＶＳのそれぞれと、クランプ電圧ＶＣＭとの電位差を、所望の電圧レベル（クランプ電圧ＶＣＭの電圧レベル）にシフトさせた状態の出力電圧を、演算増幅回路ＡＭＰから出力することができる。
【００７２】
さらに、本第１の実施形態の信号読み出し回路では、信号読み出し回路を画素アレイの列毎に備えた固体撮像装置において、対応する列のそれぞれの画素１からそれぞれの信号電圧（リセット信号電圧ＶＲ、およびリセット信号電圧ＶＲの成分を含む光信号電圧ＶＳ）が時間的に連続して順次入力されてくる場合に、相関二重サンプリングの動作を、上述したレベルシフトの動作と同時に、かつ自動的に行うことができるという利点がある。これは、それぞれの画素１から順次入力されるそれぞれの信号電圧に応じて、演算増幅回路ＡＭＰから順次出力するそれぞれのリセット信号電圧ＶＯＭと光信号電圧ＶＯＰとの電位差を用いることによって、リセット信号電圧ＶＲと光信号電圧ＶＳとが差分演算されるという効果を得ることができるからである。
【００７３】
また、本第１の実施形態の信号読み出し回路では、従来の信号処理回路に備えた列回路のように、列回路部２内に電圧増幅アンプを備えていないため、電圧増幅アンプによって消費電力が増大することなく、消費電力を低減することができる。また、本第１の実施形態の信号読み出し回路では、それぞれのスイッチを構成するＭＯＳトランジスタのサイズを大きくすることもできるため、サンプリング容量の容量値と、サンプリング容量に接続されたＭＯＳトランジスタのオン抵抗値との積で表される時定数を減少させて、さらに消費電力を低減することができる。この場合には、サンプリング容量に接続されたＭＯＳトランジスタが低インピーダンスとなるため信号源のインピーダンスを下げ、ランダム雑音（ノイズ）が低下するという効果も得られる。
【００７４】
次に、本第１の実施形態の信号読み出し回路を画素アレイの列毎に備えたＣＭＯＳイメージセンサの一例について説明する。図４は、本第１の実施形態の信号読み出し回路を備えた固体撮像装置（ＣＭＯＳイメージセンサ）の概略構成の一例を示したブロック図である。図４に示したＣＭＯＳイメージセンサは、画素アレイ１００と、５つの列回路群２０と、５つの列出力線群ＶＯと、５つのアンプ部３と、５つのアンプ回路２００と、５つのＡＤ（Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ）変換器３００と、から構成される。図４に示したＣＭＯＳイメージセンサは、図１に示した本第１の実施形態の信号読み出し回路が、最も有効に働くように構成したＣＭＯＳイメージセンサの構成例である。
【００７５】
画素アレイ１００は、複数の画素１が二次元の行列状に配置された画素アレイである。画素アレイ１００は、予め定めた複数列毎の短冊状の領域（図４においては、領域１０１〜領域１０５の５つの短冊状の領域）に、画素アレイ１００に配置された複数の画素１が仮想的に分割されている。図４に示したＣＭＯＳイメージセンサは、それぞれの領域毎に画素１から出力されるそれぞれの信号電圧を読み出し、それぞれの領域に対応して備えた読み出しチャネル（ＣＨ１〜ＣＨ５）から同時に、画素１が露光した被写体光のみの信号成分に応じたデジタル信号を、画像データとして出力するマルチチャネル読み出し方式のＣＭＯＳイメージセンサである。
【００７６】
列回路群２０は、画素アレイ１００の列毎に配置された列回路部２が、画素アレイ１００のそれぞれの領域毎に組になって、１つの列回路群２０が構成されている。
【００７７】
列出力線群ＶＯは、画素アレイ１００の列毎に配置された列回路部２のそれぞれに対応する４つの列出力線ＶＯ１〜ＶＯ４のそれぞれが、画素アレイ１００のそれぞれの領域毎に組になって、１つの列出力線群ＶＯが構成されている。それぞれの列出力線群ＶＯは、列回路群２０のそれぞれに対応し、列出力線群ＶＯに含まれる４つの列出力線ＶＯ１〜ＶＯ４のそれぞれが、対応する１つの列回路群２０に含まれる全ての列回路部２で共有される。
【００７８】
アンプ部３は、それぞれの列出力線群ＶＯに対応するアンプ部３である。図４に示したＣＭＯＳイメージセンサでは、１つの列出力線群ＶＯに対して１つのアンプ部３を備えている。つまり、アンプ部３は、画素アレイ１００のそれぞれの領域毎に組になっている複数の列回路部２で共有する１つのアンプ部３を備えた構成である。アンプ部３は、対応する列出力線群ＶＯを介して入力されるそれぞれの信号電圧に応じたリセット電圧ＶＯＭおよび光信号電圧ＶＯＰを、対応するアンプ回路２００に出力する。
【００７９】
アンプ回路２００は、対応するアンプ部３から出力されるリセット電圧ＶＯＭおよび光信号電圧ＶＯＰに基づいて、画素１が露光した被写体光のみの信号成分（アナログ信号）を、例えば、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ：相関二重サンプリング）処理によって抽出する。また、アンプ回路２００は、抽出した信号成分（アナログ信号）に対してゲインを掛ける（調整する）ための増幅を行い、ゲイン調整した後の信号成分（アナログ信号）を、対応するＡＤ変換器３００に出力する。
【００８０】
ＡＤ変換器３００は、対応するアンプ回路２００から入力されたゲイン調整した後の信号成分（アナログ信号）を、デジタル信号に変換するＡＤ変換器である。ＡＤ変換器３００は、アナログデジタル変換した、画素１が露光した被写体光のみの信号成分に応じたデジタル信号、画像データとして、対応する読み出しチャネルから出力する。
【００８１】
このように、本第１の実施形態の信号読み出し回路は、ＣＭＯＳイメージセンサに適用することができる。なお、上述した構成ように、本第１の実施形態の信号読み出し回路は、必ずしも図１に示した列回路部２とアンプ部３とが１対１に対応した構成でなくてもよい。図４に示したＣＭＯＳイメージセンサでは、１つの短冊状の領域の画像データを出力する１つの読み出しチャネルが、複数の列回路部２と、１つの列出力線群ＶＯと、１つのアンプ部３と、１つのアンプ回路２００と、１つのＡＤ変換器３００とで構成されている。
【００８２】
次に、本第１の実施形態の信号読み出し回路を画素アレイの列毎に備えたＣＭＯＳイメージセンサにおける１つの読み出しチャネルのより詳細な構成の一例について説明する。図５は、本第１の実施形態の信号読み出し回路を備えた固体撮像装置（ＣＭＯＳイメージセンサ）において、画素アレイの複数列に対応する信号読み出し回路の概略構成の一例を示したブロック図である。図５には、図４に示したＣＭＯＳイメージセンサにおける１つの短冊状の領域１０１の画像データを出力する１つの読み出しチャネルＣＨ１の構成の内、画素アレイ１００に配置されたＮ列分の画素１で仮想的に分割された領域１０１、Ｎ個の列回路部２、１つの列出力線群ＶＯ、および１つのアンプ部３の構成を示している。
【００８３】
図５に示したように、領域１０１のそれぞれの列に対して１つの列回路部２、すなわち、画素１の１列目〜Ｎ列目のそれぞれの列毎に、１つの列回路部２が配置される。そして、列出力線群ＶＯに含まれる４つの列出力線ＶＯ１〜ＶＯ４のそれぞれは、全ての列回路部２、すなわち、Ｎ個の列回路部２で共通に接続されている。また、列出力線群ＶＯに対して１つのアンプ部３、すなわち、全て（Ｎ個）の列回路部２で共有する１つのアンプ部３が配置される。
【００８４】
なお、列回路部２がサンプリングしたそれぞれの信号電圧（リセット信号電圧ＶＲ、およびリセット信号電圧ＶＲの成分を含む光信号電圧ＶＳ）をアンプ部３に転送する動作のときに制御する選択信号φＳＥＬは、領域１０１のそれぞれの列毎に駆動される。図５においては、それぞれの列の選択信号φＳＥＬの符号の後の“［  ］：括弧”内に、領域１０１の列を表す情報（列の数字−１）を付与して示している。例えば、図５においては、１列目に対応する選択信号φＳＥＬを選択信号φＳＥＬ［０］と表し、Ｎ列目に対応する選択信号φＳＥＬを選択信号φＳＥＬ［Ｎ−１］と表している。
【００８５】
この構成によって、ＣＭＯＳイメージセンサでは、それぞれの列の列回路部２がサンプリングした、画素１から出力されたそれぞれの信号電圧（リセット信号電圧ＶＲ、およびリセット信号電圧ＶＲの成分を含む光信号電圧ＶＳ）を、列毎に順次、共有するアンプ部３に転送する。そして、アンプ部３は、列毎に順次転送されたそれぞれの信号電圧に応じた電圧（リセット信号電圧ＶＯＭおよび光信号電圧ＶＯＰ）を、順次出力する。そして、アンプ回路２００およびＡＤ変換器３００が順次入力された信号を処理して、それぞれの領域に対応したそれぞれの読み出しチャネル（図４においては、ＣＨ１〜ＣＨ５）から同時に画像データを出力する。従って、マルチチャネル読み出し方式のＣＭＯＳイメージセンサでは、それぞれの読み出しチャネルから同時に出力された画像データを合わせることによって、１フレーム分の画像データとなる。なお、マルチチャネル読み出し方式のＣＭＯＳイメージセンサが出力する１フレーム分の画像データの列数は、ＣＭＯＳイメージセンサに備えた画素アレイ１００を仮想的に分割したそれぞれの短冊状の領域に含まれる画素１の列数（図５においては、「Ｎ」）と、ＣＭＯＳイメージセンサから同時に画像データを出力する読み出しチャネルの数（図４においては、「５」）との積である。
【００８６】
次に、本第１の実施形態の信号読み出し回路を画素アレイの列毎に備えたＣＭＯＳイメージセンサの動作タイミングについて説明する。図６は、本第１の実施形態の信号読み出し回路を備えた固体撮像装置（ＣＭＯＳイメージセンサ）において、画素アレイ１００の複数列に対応する信号読み出し回路が信号を読み出すタイミングの一例を示したタイミングチャートである。図６には、図５に示した領域１０１のそれぞれの信号電圧を読み出す１つの読み出しチャネルＣＨ１の構成において、同じ１行の画素１から画素出力線ＶＣＯＬＰＩＸに出力されたリセット信号電圧ＶＲと光信号電圧ＶＳとをサンプリングして、リセット信号電圧ＶＲに応じた電位のリセット信号電圧ＶＯＭと、光信号電圧ＶＳに応じた電位の光信号電圧ＶＯＰとを出力する動作タイミングの一例を示している。つまり、図６に示した信号読み出しのタイミングは、図４に示したＣＭＯＳイメージセンサの構成において、１行分のそれぞれの信号電圧を対応する画素１から読み出して後段のアンプ回路２００に出力する、１つの読み出しチャネルの動作タイミングである。
【００８７】
なお、以下の説明のいては、領域１０１のそれぞれの列への対応を明確にするため、それぞれの列に対応する列回路部２内の構成要素や信号電圧の符号の後の“［  ］：括弧”内に、対応する領域１０１の列を表す情報（列の数字−１）を付与して説明する。
【００８８】
ＣＭＯＳイメージセンサでは、まず、サンプリング期間において、領域１０１に備えた同じ行の画素１のそれぞれの列に対応する列回路部２が、画素出力線ＶＣＯＬＰＩＸを介して入力されたリセット信号電圧ＶＲと光信号電圧ＶＳとをサンプリングする。なお、サンプリング期間を開始する前に、駆動信号φ１を“Ｈｉｇｈ”レベルにすることにより、全ての列の列回路部２で共有するアンプ部３内のスイッチＳ９およびスイッチＳ１０をオン状態にし、アンプ部３内の演算増幅回路ＡＭＰを、初期化する状態に保っておく。これにより、演算増幅回路ＡＭＰのそれぞれの出力端子からは、クランプ電圧ＶＣＭの電位が出力される。
【００８９】
サンプリング期間では、時刻ｔ１において、全ての列回路部２のクランプ信号φＣＬを“Ｈｉｇｈ”レベルにすることにより、それぞれの列回路部２内のスイッチＳ３およびスイッチＳ４をオン状態にして、それぞれの列回路部２内のサンプリング容量ＣＳＲの他方の端子とサンプリング容量ＣＳＳの他方の端子とのそれぞれを、クランプ電圧ＶＣＭに短絡させる。つまり、全ての列回路部２内のサンプリング容量ＣＳＲとサンプリング容量ＣＳＳとのそれぞれを、クランプ電圧ＶＣＭでクランプした状態にする。
【００９０】
その後、全ての列回路部２のサンプリング信号φＳＨＲを“Ｈｉｇｈ”レベルにして、対応する画素出力線ＶＣＯＬＰＩＸを介して対応する画素１から入力されたそれぞれのリセット信号電圧ＶＲを、それぞれの列回路部２内のサンプリング容量ＣＳＲの一方の端子に入力する。そして、時刻ｔ２で、対応するリセット信号電圧ＶＲの電位を、それぞれの列回路部２内のサンプリング容量ＣＳＲにサンプリングする。
【００９１】
その後、サンプリング信号φＳＨＲを“Ｌｏｗ”レベルにして、それぞれのリセット信号電圧ＶＲのサンプリング容量ＣＳＲの一方の端子への入力を全ての列回路部２で停止した後、全ての列回路部２のサンプリング信号φＳＨＳを“Ｈｉｇｈ”レベルにして、対応する画素出力線ＶＣＯＬＰＩＸを介して対応する画素１から入力されたそれぞれの光信号電圧ＶＳを、それぞれの列回路部２内のサンプリング容量ＣＳＳの一方の端子に入力する。そして、時刻ｔ３で、対応する光信号電圧ＶＳの電位を、それぞれの列回路部２内のサンプリング容量ＣＳＳにサンプリングする。
【００９２】
その後、サンプリング信号φＳＨＳを“Ｌｏｗ”レベルにして、それぞれの光信号電圧ＶＳのサンプリング容量ＣＳＳの一方の端子への入力を全ての列回路部２で停止した後、それぞれの列回路部２がサンプリングしたそれぞれの信号電圧を、予め定めた一定期間だけ保持する。つまり、それぞれの列回路部２がリセット信号電圧ＶＲと光信号電圧ＶＳとのそれぞれを、サンプリング容量ＣＳＲとサンプリング容量ＣＳＳとのそれぞれにサンプリングするサンプリング期間が終了した後、それぞれの列回路部２がサンプリングしたそれぞれの信号電圧を、予め定めた一定期間だけ保持する。そして、予め定めた一定期間が経過した後、信号転送期間において、それぞれの列回路部２がサンプリングしたそれぞれの信号電圧を、全ての列の列回路部２で共有するアンプ部３内の演算増幅回路ＡＭＰに、順次転送する。
【００９３】
なお、信号転送期間を開始する前に、クランプ信号φＣＬを“Ｌｏｗ”レベルにすることにより、全ての列回路部２内のスイッチＳ３およびスイッチＳ４をオフ状態にし、それぞれの列回路部２内のサンプリング容量ＣＳＲの他方の端子とサンプリング容量ＣＳＳの他方の端子とのそれぞれのクランプ電圧ＶＣＭへの短絡を停止する。また、駆動信号φ１を“Ｌｏｗ”レベルにすることにより、それぞれの列回路部２で共有するアンプ部３内のスイッチＳ９およびスイッチＳ１０をオフ状態にし、アンプ部３内の演算増幅回路ＡＭＰの初期化を解除する。
【００９４】
信号転送期間では、時刻ｔ４以降、領域１０１の１列目に対応する列回路部２から、サンプリングしたそれぞれの信号電圧のアンプ部３への転送を開始する。まず、時刻ｔ４において、領域１０１の１列目に対応する列回路部２の選択信号φＳＥＬ［０］を“Ｈｉｇｈ”レベルにする。これにより、１列目の列回路部２内のスイッチＳ５［０］のオン状態によって、１列目の列回路部２内のサンプリング容量ＣＳＲ［０］の他方の端子とアンプ部３内の演算増幅回路ＡＭＰの一方の入力端子とが列出力線ＶＯ１を介して接続される。また、１列目の列回路部２内のスイッチＳ７［０］のオン状態によって、１列目の列回路部２内のサンプリング容量ＣＳＲ［０］の一方の端子とアンプ部３内の演算増幅回路ＡＭＰの一方の出力端子とが列出力線ＶＯ３を介して接続される。この接続によって、サンプリング容量ＣＳＲ［０］は、演算増幅回路ＡＭＰの一方の入力端子と一方の出力端子との間に配置されたフィードバック容量として動作する。そして、サンプリング容量ＣＳＲ［０］にサンプリングしたリセット信号電圧ＶＲ［０］の電位が、列出力線ＶＯ１を介して演算増幅回路ＡＭＰの一方の入力端子に入力（転送）され、演算増幅回路ＡＭＰの一方の出力端子から、一方の入力端子に入力されたリセット信号電圧ＶＲ［０］、すなわち、サンプリング容量ＣＳＲ［０］にサンプリングしたリセット信号電圧ＶＲ［０］の電位に比例した電位のリセット信号電圧ＶＯＭ［０］が出力される。また、演算増幅回路ＡＭＰの一方の出力端子から出力されるリセット信号電圧ＶＯＭ［０］は、列出力線ＶＯ３を介してサンプリング容量ＣＳＲ［０］の一方の端子にも入力される。
【００９５】
また、１列目の列回路部２内のスイッチＳ６［０］のオン状態によって、１列目の列回路部２内のサンプリング容量ＣＳＳ［０］の他方の端子とアンプ部３内の演算増幅回路ＡＭＰの他方の入力端子とが列出力線ＶＯ２を介して接続される。また、１列目の列回路部２内のスイッチＳ８［０］のオン状態によって、１列目の列回路部２内のサンプリング容量ＣＳＳ［０］の一方の端子とアンプ部３内の演算増幅回路ＡＭＰの他方の出力端子とが列出力線ＶＯ４を介して接続される。この接続によって、サンプリング容量ＣＳＲ［０］は、演算増幅回路ＡＭＰの他方の入力端子と他方の出力端子との間に配置されたフィードバック容量として動作する。そして、サンプリング容量ＣＳＳ［０］にサンプリングした光信号電圧ＶＳ［０］の電位が、列出力線ＶＯ２を介して演算増幅回路ＡＭＰの他方の入力端子に入力（転送）され、演算増幅回路ＡＭＰの他方の出力端子から、他方の入力端子に入力された光信号電圧ＶＳ［０］、すなわち、サンプリング容量ＣＳＳ［０］にサンプリングした光信号電圧ＶＳ［０］の電位に比例した電位の光信号電圧ＶＯＰ［０］が出力される。また、演算増幅回路ＡＭＰの他方の出力端子から出力される光信号電圧ＶＯＰ［０］は、列出力線ＶＯ４を介してサンプリング容量ＣＳＳ［０］の一方の端子にも入力される。
【００９６】
その後、時刻ｔ５において、領域１０１の１列目に対応する列回路部２の選択信号φＳＥＬ［０］を“Ｌｏｗ”レベルにして、１列目の列回路部２内のサンプリング容量ＣＳＲ［０］とサンプリング容量ＣＳＳ［０］とのそれぞれにサンプリングしたリセット信号電圧ＶＲ［０］と光信号電圧ＶＳ［０］とのそれぞれの演算増幅回路ＡＭＰへの転送（１列目の信号転送期間）を終了する。そして、後段のアンプ回路２００が、演算増幅回路ＡＭＰの一方の出力端子から出力されたリセット信号電圧ＶＯＭ［０］と、他方の出力端子から出力された光信号電圧ＶＯＰ［０］との差分演算などを行うことによって、領域１０１の１列目の画素１が露光した被写体光のみの信号成分Ｖｓｉｇ［０］を得ることができる。
【００９７】
続いて、領域１０１の２列目に対応する列回路部２の選択信号φＳＥＬ［１］を“Ｈｉｇｈ”レベルにする。これにより、２列目の列回路部２内のスイッチＳ５［１］のオン状態によって、２列目の列回路部２内のサンプリング容量ＣＳＲ［１］の他方の端子とアンプ部３内の演算増幅回路ＡＭＰの一方の入力端子とが列出力線ＶＯ１を介して接続される。また、２列目の列回路部２内のスイッチＳ７［１］のオン状態によって、２列目の列回路部２内のサンプリング容量ＣＳＲ［１］の一方の端子とアンプ部３内の演算増幅回路ＡＭＰの一方の出力端子とが列出力線ＶＯ３を介して接続される。この接続によって、サンプリング容量ＣＳＲ［１］は、演算増幅回路ＡＭＰの一方の入力端子と一方の出力端子との間に配置されたフィードバック容量として動作する。そして、サンプリング容量ＣＳＲ［１］にサンプリングしたリセット信号電圧ＶＲ［１］の電位が、列出力線ＶＯ１を介して演算増幅回路ＡＭＰの一方の入力端子に入力（転送）され、演算増幅回路ＡＭＰの一方の出力端子から、一方の入力端子に入力されたリセット信号電圧ＶＲ［１］、すなわち、サンプリング容量ＣＳＲ［１］にサンプリングしたリセット信号電圧ＶＲ［１］の電位に比例した電位のリセット信号電圧ＶＯＭ［１］が出力される。また、演算増幅回路ＡＭＰの一方の出力端子から出力されるリセット信号電圧ＶＯＭ［１］は、列出力線ＶＯ３を介してサンプリング容量ＣＳＲ［１］の一方の端子にも入力される。
【００９８】
また、２列目の列回路部２内のスイッチＳ６［１］のオン状態によって、２列目の列回路部２内のサンプリング容量ＣＳＳ［１］の他方の端子とアンプ部３内の演算増幅回路ＡＭＰの他方の入力端子とが列出力線ＶＯ２を介して接続される。また、２列目の列回路部２内のスイッチＳ８［１］のオン状態によって、２列目の列回路部２内のサンプリング容量ＣＳＳ［１］の一方の端子とアンプ部３内の演算増幅回路ＡＭＰの他方の出力端子とが列出力線ＶＯ４を介して接続される。この接続によって、サンプリング容量ＣＳＲ［１］は、演算増幅回路ＡＭＰの他方の入力端子と他方の出力端子との間に配置されたフィードバック容量として動作する。そして、サンプリング容量ＣＳＳ［１］にサンプリングした光信号電圧ＶＳ［１］の電位が、列出力線ＶＯ２を介して演算増幅回路ＡＭＰの他方の入力端子に入力（転送）され、演算増幅回路ＡＭＰの他方の出力端子から、他方の入力端子に入力された光信号電圧ＶＳ［１］、すなわち、サンプリング容量ＣＳＳ［１］にサンプリングした光信号電圧ＶＳ［１］の電位に比例した電位の光信号電圧ＶＯＰ［１］が出力される。また、演算増幅回路ＡＭＰの他方の出力端子から出力される光信号電圧ＶＯＰ［１］は、列出力線ＶＯ４を介してサンプリング容量ＣＳＳ［１］の一方の端子にも入力される。
【００９９】
その後、時刻ｔ６において、領域１０１の２列目に対応する列回路部２の選択信号φＳＥＬ［１］を“Ｌｏｗ”レベルにして、２列目の列回路部２内のサンプリング容量ＣＳＲ［１］とサンプリング容量ＣＳＳ［１］とのそれぞれにサンプリングしたリセット信号電圧ＶＲ［１］と光信号電圧ＶＳ［１］とのそれぞれの演算増幅回路ＡＭＰへの転送（２列目の信号転送期間）を終了する。そして、後段のアンプ回路２００が、演算増幅回路ＡＭＰの一方の出力端子から出力されたリセット信号電圧ＶＯＭ［１］と、他方の出力端子から出力された光信号電圧ＶＯＰ［１］との差分演算などを行うことによって、領域１０１の２列目の画素１が露光した被写体光のみの信号成分Ｖｓｉｇ［１］を得ることができる。
【０１００】
以降、同様に、領域１０１の３列目〜Ｎ列目に対応する列回路部２の選択信号φＳＥＬ［２］〜選択信号φＳＥＬ［Ｎ−１］を順次“Ｈｉｇｈ”レベルにすることによって、３列目〜Ｎ列目の列回路部２内のサンプリング容量ＣＳＲ［２］〜サンプリング容量ＣＳＲ［Ｎ−１］を、演算増幅回路ＡＭＰの一方の入力端子と一方の出力端子との間に配置されたフィードバック容量として順次動作させる。これにより、演算増幅回路ＡＭＰの一方の出力端子から、一方の入力端子に入力されたリセット信号電圧ＶＲ［２］〜リセット信号電圧ＶＲ［Ｎ−１］、すなわち、サンプリング容量ＣＳＲ［２］〜サンプリング容量ＣＳＲ［Ｎ−１］にサンプリングしたリセット信号電圧ＶＲ［２］〜リセット信号電圧ＶＲ［Ｎ−１］の電位に比例した電位のリセット信号電圧ＶＯＭ［２］〜リセット信号電圧ＶＯＭ［Ｎ−１］が、順次出力される。
【０１０１】
また、同様に、３列目〜Ｎ列目の列回路部２内のサンプリング容量ＣＳＳ［２］〜サンプリング容量ＣＳＳ［Ｎ−１］を、演算増幅回路ＡＭＰの他方の入力端子と他方の出力端子との間に配置されたフィードバック容量として順次動作させる。これにより、演算増幅回路ＡＭＰの他方の出力端子から、他方の入力端子に入力された光信号電圧ＶＳ［２］〜光信号電圧ＶＳ［Ｎ−１］、すなわち、サンプリング容量ＣＳＳ［２］〜サンプリング容量ＣＳＳ［Ｎ−１］にサンプリングした光信号電圧ＶＳ［２］〜光信号電圧ＶＳ［Ｎ−１］の電位に比例した電位の光信号電圧ＶＯＰ［２］〜光信号電圧ＶＯＰ［Ｎ−１］が、順次出力される。
【０１０２】
そして、最後に、時刻ｔ９において、領域１０１のＮ列目に対応する列回路部２の選択信号φＳＥＬ［Ｎ−１］を“Ｌｏｗ”レベルにして、Ｎ列目の列回路部２内のサンプリング容量ＣＳＲ［Ｎ−１］とサンプリング容量ＣＳＳ［Ｎ−１］とのそれぞれにサンプリングしたリセット信号電圧ＶＲ［Ｎ−１］と光信号電圧ＶＳ［Ｎ−１］とのそれぞれの演算増幅回路ＡＭＰへの転送（Ｎ列目の信号転送期間）を終了する。なお、後段のアンプ回路２００は、演算増幅回路ＡＭＰの一方の出力端子から出力されたリセット信号電圧ＶＯＭ［２］〜リセット信号電圧ＶＯＭ［Ｎ−１］と、他方の出力端子から出力された光信号電圧ＶＯＰ［２］〜光信号電圧ＶＯＰ［Ｎ−１］とが出力される毎に差分演算などを行うことによって、領域１０１の３列目〜Ｎ列目の画素１が露光した被写体光のみの信号成分Ｖｓｉｇ［２］〜信号成分Ｖｓｉｇ［Ｎ−１１］を得ることができる。なお、サンプリングしたそれぞれの信号電圧の演算増幅回路ＡＭＰへの転送が終了した後は、駆動信号φ１を“Ｈｉｇｈ”レベルにして、全ての列の列回路部２で共有するアンプ部３内のスイッチＳ９およびスイッチＳ１０をオン状態にし、演算増幅回路ＡＭＰを再び初期化してもよい。
【０１０３】
このようにして、ＣＭＯＳイメージセンサでは、１行分の画素１から出力されるそれぞれの信号電圧の読み出しを行う。以降、同様に、次の１行の画素１から画素出力線ＶＣＯＬＰＩＸに出力されたリセット信号電圧ＶＲと光信号電圧ＶＳとをサンプリングして、リセット信号電圧ＶＲに応じた電位のリセット信号電圧ＶＯＭと、光信号電圧ＶＳに応じた電位の光信号電圧ＶＯＰとの後段のアンプ回路２００への出力を行う。そして、画素アレイ１００の全ての行の画素１からの読み出しが終了すると、ＣＭＯＳイメージセンサの１フレーム分の画像データの出力が完了する。
【０１０４】
本第１の実施形態によれば、第１の電荷（リセット信号電圧ＶＲの電位に相当する電荷）を保持する第１の容量（サンプリング容量ＣＳＲ）と、第２の電荷（光信号電圧ＶＳの電位に相当する電荷）を保持する第２の容量（サンプリング容量ＣＳＳ）と、第１の入力端子（一方の入力端子）に入力された電位を利得が“１”（利得＝１）で第１の出力端子（一方の出力端子）に出力し、第２の入力端子（他方の入力端子）に入力された電位を利得が“１”（利得＝１）で第２の出力端子（他方の出力端子）に出力するアンプ（演算増幅回路ＡＭＰ）を具備したアンプ部３と、サンプリング容量ＣＳＲおよびサンプリング容量ＣＳＳのそれぞれの端子（一方の端子および他方の端子）と、演算増幅回路ＡＭＰのそれぞれの入力端子（一方の入力端子および他方の入力端子）および出力端子（一方の出力端子および他方の出力端子）との接続を切り替えるスイッチ回路（スイッチＳ１〜Ｓ８、スイッチＳ９、およびスイッチＳ１０）と、を備え、リセット信号電圧ＶＲの電位に相当する電荷と光信号電圧ＶＳの電位に相当する電荷との差は、所定の電圧信号（信号成分Ｖｓｉｇ）の電圧値を表す量であり、スイッチＳ１〜Ｓ１０は、第１の動作（サンプリング期間の動作）のときに、サンプリング容量ＣＳＲにリセット信号電圧ＶＲの電位に相当する電荷を保持させ、さらに、サンプリング容量ＣＳＳに光信号電圧ＶＳの電位に相当する電荷を保持させ、第２の動作（信号転送期間の動作）のときに、サンプリング容量ＣＳＲを演算増幅回路ＡＭＰの一方の入力端子と一方の出力端子との間に接続させ、サンプリング容量ＣＳＳを演算増幅回路ＡＭＰの他方の入力端子と他方の出力端子との間に接続させるように、それぞれの端子の接続を切り替える、信号読み出し回路が構成される。
【０１０５】
また、本第１の実施形態によれば、第１の電荷（リセット信号電圧ＶＲの電位に相当する電荷）を保持する第１の容量（サンプリング容量ＣＳＲ）と、第２の電荷（光信号電圧ＶＳの電位に相当する電荷）を保持する第２の容量（サンプリング容量ＣＳＳ）と、第１の入力端子（一方の入力端子）に入力された電位を利得が“１”（利得＝１）で第１の出力端子（一方の出力端子）に出力し、第２の入力端子（他方の入力端子）に入力された電位を利得が“１”（利得＝１）で第２の出力端子（他方の出力端子）に出力するアンプ（演算増幅回路ＡＭＰ）を具備したアンプ部３と、サンプリング容量ＣＳＲおよびサンプリング容量ＣＳＳのそれぞれの端子（一方の端子および他方の端子）と、演算増幅回路ＡＭＰのそれぞれの入力端子（一方の入力端子および他方の入力端子）および出力端子（一方の入力端子および他方の入力端子）との接続を切り替えるスイッチ回路（スイッチＳ１〜Ｓ８、スイッチＳ９、およびスイッチＳ１０）と、を備えた本第１の実施形態の信号読み出し回路の制御方法であって、リセット信号電圧ＶＲの電位に相当する電荷と光信号電圧ＶＳの電位に相当する電荷との差は、所定の電圧信号（信号成分Ｖｓｉｇ）の電圧値を表す量であり、スイッチＳ１〜Ｓ１０に、第１の動作（サンプリング期間の動作）のときに、サンプリング容量ＣＳＲにリセット信号電圧ＶＲの電位に相当する電荷を保持させ、さらに、サンプリング容量ＣＳＳに光信号電圧ＶＳの電位に相当する電荷を保持させ、第２の動作（信号転送期間の動作）のときに、サンプリング容量ＣＳＲを演算増幅回路ＡＭＰの一方の入力端子と一方の出力端子との間に接続させ、サンプリング容量ＣＳＳを演算増幅回路ＡＭＰの他方の入力端子と他方の出力端子との間に接続させるように、それぞれの端子の接続を切り替えさせる手順を含む、信号読み出し回路の制御方法が構成される。
【０１０６】
また、本第１の実施形態によれば、リセット信号電圧ＶＲの電位に相当する電荷は、複数の画素１が二次元の行列状に配置された画素部（画素アレイ１００）から出力される、画素アレイ１００に配置された複数の画素１のそれぞれに物理量が入射していないときに生じたリセット信号（基準電圧＝リセット信号電圧ＶＲ）の電位に相当する量の電荷であり、光信号電圧ＶＳの電位に相当する電荷は、画素アレイ１００から出力される、画素アレイ１００に配置された複数の画素１のそれぞれに入射した物理量に応じて生じた画素信号（信号成分＝信号成分Ｖｓｉｇ）の電位とリセット信号（基準電圧＝リセット信号電圧ＶＲ）の電位とを合わせた電位に相当する量の電荷であり、サンプリング容量ＣＳＲおよびサンプリング容量ＣＳＳは、画素アレイ１００に配置された複数の画素１の１列毎に配置されている、信号読み出し回路が構成される。
【０１０７】
また、本第１の実施形態によれば、アンプ部３は、画素アレイ１００に配置された複数の画素１の複数列毎の短冊状の領域（領域１０１〜領域１０５）に配置されている、信号読み出し回路が構成される。
【０１０８】
上記に述べたように、本第１の実施形態の信号読み出し回路を、ＣＭＯＳイメージセンサに備えた画素アレイの列毎に備えることによって、対応する画素１から出力されるそれぞれの信号電圧に応じたリセット電圧ＶＯＭおよび光信号電圧ＶＯＰを、対応するアンプ回路２００に出力することができる。このとき、本第１の実施形態の信号読み出し回路では、それぞれの列に対応する列回路部２内の２つのサンプリング容量（サンプリング容量ＣＳＲおよびサンプリング容量ＣＳＳ）のそれぞれの容量値の差（ばらつき）の影響を受けることがないため、それぞれのサンプリング容量をレイアウトする際の面積を小さくすることができる。これにより、ＣＭＯＳイメージセンサでは、チップ内に備えるそれぞれの列回路部２が占める面積を小さくすることができ、ＣＭＯＳイメージセンサのチップ面積の小型化を実現することができる。
【０１０９】
また、本第１の実施形態の信号読み出し回路は、従来の信号処理回路に備えた列回路と異なり、画素１から入力されたそれぞれの信号電圧を電圧として直接読み出すため、複数の列回路部２で１つのアンプ部３を共有した場合でも、列回路部２同士のサンプリング容量の容量値の差（ばらつき）が、１つの演算増幅回路ＡＭＰが出力するリセット電圧ＶＯＭおよび光信号電圧ＶＯＰに影響することない。つまり、異なる列回路部２同士のサンプリング容量の容量値の差（ばらつき）の影響も受けることなく、それぞれの信号電圧を読み出すことができる。これにより、ＣＭＯＳイメージセンサでは、アンプ部３を１つのみ備えることによるＣＭＯＳイメージセンサのチップ面積の小型化に加えて、それぞれの画素１が出力する信号電圧を読み出す際の読み出し精度を向上することができる。
【０１１０】
また、本第１の実施形態の信号読み出し回路は、従来の信号処理回路に備えた列回路と異なり、列回路部２内に電圧増幅アンプを備えていない。これにより、ＣＭＯＳイメージセンサでは、電圧増幅アンプによって消費電力が増大することなく、ＣＭＯＳイメージセンサの低消費電力化を実現することができる。
【０１１１】
なお、図５および図６に示したＣＭＯＳイメージセンサでは、領域１０１のそれぞれの列に対応する列回路部２のそれぞれが、サンプリング期間において、同じ行の画素１から対応する画素出力線ＶＣＯＬＰＩＸを介して入力されたリセット信号電圧ＶＲおよび光信号電圧ＶＳを同時にサンプリングする場合について説明した。つまり、クランプ信号φＣＬ、サンプリング信号φＳＨＲ、およびサンプリング信号φＳＨＳが、全ての列回路部２で共通である場合について説明した。しかし、本第１の実施形態の信号読み出し回路を画素アレイの列毎に備えるＣＭＯＳイメージセンサは、図５および図６に示したＣＭＯＳイメージセンサの構成および動作に限定されるものではない。例えば、クランプ信号φＣＬ、サンプリング信号φＳＨＲ、およびサンプリング信号φＳＨＳを、選択信号φＳＥＬと同様に、領域１０１のそれぞれの列毎に駆動する構成および動作にすることによって、リセット信号電圧ＶＲおよび光信号電圧ＶＳも、列毎に順次サンプリングする構成および動作のＣＭＯＳイメージセンサを実現することもできる。
【０１１２】
なお、本第１の実施形態の信号読み出し回路を画素アレイの列毎に備える際に、図４および図５に示したＣＭＯＳイメージセンサのように、複数の列回路部２で１つのアンプ部３を共有する構成にした場合には、４つの列出力線ＶＯ１〜ＶＯ４のそれぞれに寄生している寄生容量の影響も考慮すると、より高精度で信号電圧を読み出すことができる。これは、ＣＭＯＳイメージセンサのチップにおけるそれぞれの列回路部２とアンプ部３とのそれぞれの配置位置に応じた距離に伴って、画像アレイのそれぞれの列毎に、４つの列出力線ＶＯ１〜ＶＯ４のそれぞれに寄生している寄生容量の容量値が少なからず異なってしまうと考えられるからである。このため、４つの列出力線ＶＯ１〜ＶＯ４のそれぞれに寄生している寄生容量の容量値の差による影響が大きい場合には、この影響を補正（相殺）できることが望ましい。
【０１１３】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。図７は、本第２の実施形態による信号読み出し回路の概略構成を示した回路図である。図７に示した本第２の実施形態の信号読み出し回路は、列回路部４と、４つの列出力線ＶＯ１〜ＶＯ４と、アンプ部５と、から構成される。なお、図７には、本第２の実施形態の信号読み出し回路に備えた列回路部４に画素出力線ＶＣＯＬＰＩＸを介して信号電圧を出力する、同じ列に配置された３つの画素１からなる画素部も併せて示している。本第２の実施形態による信号読み出し回路は、第１の実施形態の信号読み出し回路と異なり、それぞれの画素１から出力された信号電圧を、一旦電荷に変換し、その後、再度電圧に変換して読み出す構成の信号読み出し回路である。なお、本第２の実施形態の信号読み出し回路の説明においては、第１の実施形態の信号読み出し回路と同様の機能の構成要素には同一の符号を付与して説明を行う。
【０１１４】
列回路部４は、画素出力線ＶＣＯＬＰＩＸを介して画素部内のいずれか１つの画素１から出力された信号電圧とクランプ電圧ＶＣＭとの電位差に応じた電荷を、電圧として蓄積（サンプリング）する。列回路部４は、定電流回路ＩＢＩＡＳ＿ＳＦと、サンプリング容量ＣＳＲと、サンプリング容量ＣＳＳと、スイッチＳ０〜Ｓ８と、から構成される。
【０１１５】
定電流回路ＩＢＩＡＳ＿ＳＦは、一方が画素出力線ＶＣＯＬＰＩＸに接続され、もう一方が列回路部４のグラウンドに接続される定電流源であり、画素出力線ＶＣＯＬＰＩＸに定電流を流して、信号電圧を出力する画素１内の信号電圧出力アンプをバイアスする。
【０１１６】
サンプリング容量ＣＳＲは、画素１が出力する信号電圧の基準となる基準電圧であるリセット信号電圧ＶＲに応じた電荷をサンプリングして保持する容量である。
サンプリング容量ＣＳＳは、画素１が出力する信号電圧の信号成分である光信号電圧ＶＳに応じた電荷をサンプリングして保持する容量である。なお、光信号電圧ＶＳには、画素をリセットした後に発生するリセット信号電圧ＶＲの電荷の成分も含まれている。
【０１１７】
スイッチＳ１は、画素出力線ＶＣＯＬＰＩＸを介して画素１から入力されたリセット信号電圧ＶＲを選択するスイッチであり、サンプリング信号φＳＨＲに応じて、画素出力線ＶＣＯＬＰＩＸに繋がる信号線とサンプリング容量ＣＳＲの一方の端子とを接続する。
スイッチＳ２は、画素出力線ＶＣＯＬＰＩＸを介して画素１から入力された光信号電圧ＶＳを選択するスイッチであり、サンプリング信号φＳＨＳに応じて、画素出力線ＶＣＯＬＰＩＸに繋がる信号線とサンプリング容量ＣＳＳの一方の端子とを接続する。
【０１１８】
スイッチＳ３は、列回路部４がリセット信号電圧ＶＲをサンプリングする動作のときに、サンプリング容量ＣＳＲの他方の端子とクランプ電圧ＶＣＭとを接続するスイッチであり、クランプ信号φＣＬに応じて、サンプリング容量ＣＳＲの他方の端子をクランプ電圧ＶＣＭに短絡させる。
スイッチＳ４は、列回路部４が光信号電圧ＶＳをサンプリングする動作のときに、サンプリング容量ＣＳＳの他方の端子とクランプ電圧ＶＣＭとを接続するスイッチであり、クランプ信号φＣＬに応じて、サンプリング容量ＣＳＳの他方の端子をクランプ電圧ＶＣＭに短絡させる。
【０１１９】
スイッチＳ０は、列回路部４がサンプリング容量ＣＳＲにサンプリングしたリセット信号電圧ＶＲとサンプリング容量ＣＳＳにサンプリングした光信号電圧ＶＳとをアンプ部５に転送する動作のときに、サンプリング容量ＣＳＲの一方の端子とサンプリング容量ＣＳＳの一方の端子とを接続するスイッチであり、駆動信号φＣＢに応じて、２つのサンプリング容量のそれぞれの一方の端子のノード（サンプリングノード）同士を短絡させる。
【０１２０】
スイッチＳ５は、列回路部４がサンプリング容量ＣＳＲにサンプリングしたリセット信号電圧ＶＲをアンプ部５に転送する動作のときに、サンプリング容量ＣＳＲの他方の端子と列出力線ＶＯ１とを接続するスイッチであり、第１の選択信号φＳＥＬ１に応じてサンプリング容量ＣＳＲの他方の端子と列出力線ＶＯ１に繋がる信号線とを短絡する。スイッチＳ５によって、サンプリング容量ＣＳＲの他方の端子と列出力線ＶＯ１とが接続されることにより、サンプリング容量ＣＳＲにサンプリングしたリセット信号電圧ＶＲが、列出力線ＶＯ１を介してアンプ部５の１つのアンプ入力端子に入力される。
【０１２１】
スイッチＳ６は、列回路部４がサンプリング容量ＣＳＳにサンプリングした光信号電圧ＶＳをアンプ部５に転送する動作のときに、サンプリング容量ＣＳＳの他方の端子と列出力線ＶＯ２とを接続するスイッチであり、第１の選択信号φＳＥＬ１に応じてサンプリング容量ＣＳＳの他方の端子と列出力線ＶＯ２に繋がる信号線とを短絡する。スイッチＳ６によって、サンプリング容量ＣＳＳの他方の端子と列出力線ＶＯ２とが接続されることにより、サンプリング容量ＣＳＳにサンプリングした光信号電圧ＶＳが、列出力線ＶＯ２を介してアンプ部５の別の１つのアンプ入力端子に入力される。
【０１２２】
スイッチＳ７は、列回路部４がサンプリング容量ＣＳＲにサンプリングしたリセット信号電圧ＶＲをアンプ部５に転送する動作のときに、サンプリング容量ＣＳＲの一方の端子と列出力線ＶＯ３とを接続するスイッチであり、第２の選択信号φＳＥＬ２に応じてサンプリング容量ＣＳＲの一方の端子と列出力線ＶＯ３に繋がる信号線とを短絡する。スイッチＳ７によって、サンプリング容量ＣＳＲの一方の端子と列出力線ＶＯ３とが接続されることにより、アンプ部５の１つのアンプ出力端子から出力される電圧ＶＯＭが、アンプ部５内のスイッチＳ１５および列出力線ＶＯ３を介してサンプリング容量ＣＳＲの一方の端子に入力される。
【０１２３】
スイッチＳ８は、列回路部４がサンプリング容量ＣＳＳにサンプリングした光信号電圧ＶＳをアンプ部５に転送する動作のときに、サンプリング容量ＣＳＳの一方の端子と列出力線ＶＯ４とを接続するスイッチであり、第２の選択信号φＳＥＬ２に応じてサンプリング容量ＣＳＳの一方の端子と列出力線ＶＯ４に繋がる信号線とを短絡する。スイッチＳ８によって、サンプリング容量ＣＳＳの一方の端子と列出力線ＶＯ４とが接続されることにより、アンプ部５の別の１つのアンプ出力端子から出力される電圧ＶＯＰが、アンプ部５内のスイッチＳ１６および列出力線ＶＯ４を介してサンプリング容量ＣＳＳの一方の端子に入力される。
【０１２４】
列出力線ＶＯ１は、スイッチＳ５によって短絡されたときに、サンプリング容量ＣＳＲの他方の端子とアンプ部５の１つのアンプ入力端子とを接続する信号線である。この列出力線ＶＯ１には、寄生容量ＣＰＡＲ１が寄生しているものとする。
列出力線ＶＯ２は、スイッチＳ６によって短絡されたときに、サンプリング容量ＣＳＳの他方の端子とアンプ部５の別の１つのアンプ入力端子とを接続する信号線である。この列出力線ＶＯ２には、寄生容量ＣＰＡＲ２が寄生しているものとする。
列出力線ＶＯ３は、スイッチＳ７によって短絡されたときに、サンプリング容量ＣＳＲの一方の端子とアンプ部５の１つのアンプ出力端子とを接続する信号線である。この列出力線ＶＯ３には、寄生容量ＣＰＡＲ３が寄生しているものとする。
列出力線ＶＯ４は、スイッチＳ８によって短絡されたときに、サンプリング容量ＣＳＳの一方の端子とアンプ部５の別の１つのアンプ出力端子とを接続する信号線である。この列出力線ＶＯ４には、寄生容量ＣＰＡＲ４が寄生しているものとする。
【０１２５】
アンプ部５は、列回路部４がサンプリングしたそれぞれの信号電圧を増幅し、増幅したそれぞれの信号電圧を、画素１から出力されたそれぞれの信号電圧に応じた電圧として出力する。アンプ部５は、演算増幅回路ＡＭＰと、フィードバック容量ＣＦＢ１と、フィードバック容量ＣＦＢ２と、スイッチＳ９〜Ｓ１６と、から構成される。
【０１２６】
演算増幅回路ＡＭＰは、列回路部４から列出力線ＶＯ１を介してアンプ部５の１つのアンプ入力端子に入力されたリセット信号電圧ＶＲが一方の入力端子に入力され、入力されたリセット信号電圧ＶＲを、クランプ電圧ＶＣＭに基づいて演算増幅して一方の出力端子から出力する。演算増幅回路ＡＭＰは、画素１から出力されたリセット信号電圧ＶＲを利得が“１”（利得＝１）で演算増幅し、リセット信号電圧ＶＯＭとしてアンプ部５から出力すると共に、このリセット信号電圧ＶＯＭを、列出力線ＶＯ３を介して列回路部４にも出力することができる。
【０１２７】
また、演算増幅回路ＡＭＰは、列回路部４から列出力線ＶＯ２を介してアンプ部５の別の１つのアンプ入力端子に入力された光信号電圧ＶＳが他方の入力端子に入力され、入力された光信号電圧ＶＳを、クランプ電圧ＶＣＭに基づいて演算増幅して他方の出力端子から出力する。演算増幅回路ＡＭＰは、画素１から出力された光信号電圧ＶＳを利得が“１”（利得＝１）で演算増幅し、光信号電圧ＶＯＰとしてアンプ部５から出力すると共に、この光信号電圧ＶＯＰを、列出力線ＶＯ４を介して列回路部４にも出力することができる。
【０１２８】
フィードバック容量ＣＦＢ１は、演算増幅回路ＡＭＰの一方の入力端子と一方の出力端子との間に配置されたフィードバック容量である。フィードバック容量ＣＦＢ１の一方の端子には、演算増幅回路ＡＭＰの一方の入力端子が接続されている。
フィードバック容量ＣＦＢ２は、演算増幅回路ＡＭＰの他方の入力端子と他方の出力端子との間に配置されたフィードバック容量である。フィードバック容量ＣＦＢ２の一方の端子には、演算増幅回路ＡＭＰの他方の入力端子が接続されている。
【０１２９】
スイッチＳ９は、演算増幅回路ＡＭＰを初期化するスイッチであり、駆動信号φ１に応じて、演算増幅回路ＡＭＰの一方の入力端子と一方の出力端子とを短絡することによって、演算増幅回路ＡＭＰを初期化する。
スイッチＳ１０は、演算増幅回路ＡＭＰを初期化するスイッチであり、駆動信号φ１に応じて、演算増幅回路ＡＭＰの他方の入力端子と他方の出力端子とを短絡することによって、演算増幅回路ＡＭＰを初期化する。
【０１３０】
スイッチＳ１１は、列回路部４がサンプリング容量ＣＳＲにサンプリングしたリセット信号電圧ＶＲをアンプ部５に転送する動作のときに、フィードバック容量ＣＦＢ１の他方の端子と演算増幅回路ＡＭＰの一方の出力端子とを接続するスイッチであり、駆動信号φ３に応じてフィードバック容量ＣＦＢ１の他方の端子と演算増幅回路ＡＭＰの一方の出力端子に繋がる信号線とを短絡する。スイッチＳ１１によって、演算増幅回路ＡＭＰの一方の入力端子と一方の出力端子との間にフィードバック容量ＣＦＢ１が接続されたフィードバック回路が形成される。
【０１３１】
スイッチＳ１２は、列回路部４がサンプリング容量ＣＳＳにサンプリングした光信号電圧ＶＳをアンプ部５に転送する動作のときに、フィードバック容量ＣＦＢ２の他方の端子と演算増幅回路ＡＭＰの他方の出力端子とを接続するスイッチであり、駆動信号φ３に応じてフィードバック容量ＣＦＢ２の他方の端子と演算増幅回路ＡＭＰの他方の出力端子に繋がる信号線とを短絡する。スイッチＳ１２によって、演算増幅回路ＡＭＰの他方の入力端子と他方の出力端子との間にフィードバック容量ＣＦＢ２が接続されたフィードバック回路が形成される。
【０１３２】
スイッチＳ１３は、列回路部４がサンプリング容量ＣＳＲにサンプリングしたリセット信号電圧ＶＲをアンプ部５に転送する動作のときに、フィードバック容量ＣＦＢ１の他方の端子とクランプ電圧ＶＣＭとを接続するスイッチであり、駆動信号φ４に応じて、フィードバック容量ＣＦＢ１の他方の端子をクランプ電圧ＶＣＭに短絡させる。
スイッチＳ１４は、列回路部４がサンプリング容量ＣＳＳにサンプリングした光信号電圧ＶＳをアンプ部５に転送する動作のときに、フィードバック容量ＣＦＢ２の他方の端子とクランプ電圧ＶＣＭとを接続するスイッチであり、駆動信号φ４に応じて、フィードバック容量ＣＦＢ２の他方の端子をクランプ電圧ＶＣＭに短絡させる。
【０１３３】
スイッチＳ１５は、列回路部４がサンプリング容量ＣＳＲにサンプリングしたリセット信号電圧ＶＲをアンプ部５に転送する動作のときに、演算増幅回路ＡＭＰの一方の出力端子と列出力線ＶＯ３とを接続するスイッチであり、駆動信号φ２に応じて演算増幅回路ＡＭＰの一方の出力端子と列出力線ＶＯ３に繋がる信号線とを短絡する。スイッチＳ１５によって、演算増幅回路ＡＭＰの一方の出力端子と列出力線ＶＯ３とが接続されることにより、演算増幅回路ＡＭＰの一方の出力端子から出力される電圧ＶＯＭが、列出力線ＶＯ３および列回路部４内のスイッチＳ７を介してサンプリング容量ＣＳＲの一方の端子に入力される。
【０１３４】
スイッチＳ１６は、列回路部４がサンプリング容量ＣＳＳにサンプリングした光信号電圧ＶＳをアンプ部５に転送する動作のときに、演算増幅回路ＡＭＰの他方の出力端子と列出力線ＶＯ４とを接続するスイッチであり、駆動信号φ２に応じて演算増幅回路ＡＭＰの他方の出力端子と列出力線ＶＯ４に繋がる信号線とを短絡する。スイッチＳ１６によって、演算増幅回路ＡＭＰの他方の出力端子と列出力線ＶＯ４とが接続されることにより、演算増幅回路ＡＭＰの他方の出力端子から出力される電圧ＶＯＰが、列出力線ＶＯ４および列回路部４内のスイッチＳ８を介してサンプリング容量ＣＳＳの一方の端子に入力される。
【０１３５】
このように、本第２の実施形態の信号読み出し回路では、第１の実施形態の信号読み出し回路と同様に、列回路部４内のそれぞれのサンプリング容量（サンプリング容量ＣＳＲおよびサンプリング容量ＣＳＳ）の両方の端子を、アンプ部５と接続することができるように繋ぎ替える構成を備える。より具体的には、列回路部４内に、従来の信号処理回路においても備えていたスイッチＳ５およびスイッチＳ６の他に、第１の実施形態の信号読み出し回路と同様のスイッチＳ７およびスイッチＳ８を備える。この構成によって、列回路部４内に備えたそれぞれのサンプリング容量は、第１の実施形態の信号読み出し回路と同様に、演算増幅回路ＡＭＰの一方の入力端子と一方の出力端子との間に接続されるフィードバック容量としても動作することができる。
【０１３６】
次に、本第２の実施形態の信号読み出し回路の動作タイミングについて説明する。図８は、本第２の実施形態の信号読み出し回路において信号を読み出すタイミングの一例を示したタイミングチャートである。図８には、図２に示した第１の実施形態の信号読み出し回路の動作タイミングと同様に、１つの画素１から画素出力線ＶＣＯＬＰＩＸに出力されたリセット信号電圧ＶＲと光信号電圧ＶＳとをサンプリングして、リセット信号電圧ＶＲに応じた電位のリセット信号電圧ＶＯＭと、光信号電圧ＶＳに応じた電位の光信号電圧ＶＯＰとを出力する動作タイミングの一例を示している。つまり、図８に示した動作タイミングも、第１の実施形態の信号読み出し回路の動作タイミングと同様に、１つの画素１から出力されたそれぞれの信号電圧を読み出して後段の構成要素に出力する動作タイミングである。
【０１３７】
本第２の実施形態の信号読み出し回路では、まず、サンプリング期間において、列回路部４が、画素出力線ＶＣＯＬＰＩＸを介して画素１から入力されたリセット信号電圧ＶＲと光信号電圧ＶＳとをサンプリングする。なお、サンプリング期間を開始する前に、駆動信号φ１を“Ｈｉｇｈ”レベルにすることによりスイッチＳ９およびスイッチＳ１０をオン状態に、駆動信号φ３を“Ｈｉｇｈ”レベルにすることによりスイッチＳ１１およびスイッチＳ１２をオン状態にして、アンプ部５内の演算増幅回路ＡＭＰを、初期化する状態に保っておく。これにより、演算増幅回路ＡＭＰのそれぞれの出力端子からは、クランプ電圧ＶＣＭの電位が出力される。
【０１３８】
サンプリング期間では、時刻ｔ１において、クランプ信号φＣＬを“Ｈｉｇｈ”レベルにすることにより、スイッチＳ３およびスイッチＳ４をオン状態にし、サンプリング容量ＣＳＲの他方の端子とサンプリング容量ＣＳＳの他方の端子とのそれぞれを、クランプ電圧ＶＣＭに短絡させる。つまり、サンプリング容量ＣＳＲとサンプリング容量ＣＳＳとのそれぞれを、クランプ電圧ＶＣＭでクランプした状態にする。
【０１３９】
その後、サンプリング信号φＳＨＲを“Ｈｉｇｈ”レベルにして、画素出力線ＶＣＯＬＰＩＸを介して画素１から入力されたリセット信号電圧ＶＲをサンプリング容量ＣＳＲの一方の端子に入力することにより、時刻ｔ２でリセット信号電圧ＶＲとクランプ電圧ＶＣＬとの電位差に応じた電荷、つまり、基準電圧と、クランプ電圧ＶＣＬとの電位差に応じた電荷を、サンプリング容量ＣＳＲにサンプリングする。
【０１４０】
その後、サンプリング信号φＳＨＲを“Ｌｏｗ”レベルにして、リセット信号電圧ＶＲのサンプリング容量ＣＳＲの一方の端子への入力を停止した後、サンプリング信号φＳＨＳを“Ｈｉｇｈ”レベルにして、画素出力線ＶＣＯＬＰＩＸを介して画素１から入力された光信号電圧ＶＳをサンプリング容量ＣＳＳの一方の端子に入力する。そして、時刻ｔ３で光信号電圧ＶＳとクランプ電圧ＶＣＬとの電位差に応じた電荷、つまり、画素をリセットした後に発生するリセット信号電圧ＶＲ、および画素１が露光した被写体光のみを表す画素信号電圧を含む信号電圧と、クランプ電圧ＶＣＬとの電位差に応じた電荷を、サンプリング容量ＣＳＳにサンプリングする。
【０１４１】
その後、サンプリング信号φＳＨＳを“Ｌｏｗ”レベルにして、光信号電圧ＶＳのサンプリング容量ＣＳＳの一方の端子への入力を停止した後、つまり、リセット信号電圧ＶＲおよび光信号電圧ＶＳと、クランプ電圧ＶＣＬとの電位差に応じたそれぞれの電荷を、サンプリング容量ＣＳＲとサンプリング容量ＣＳＳとのそれぞれにサンプリングするサンプリング期間が終了した後、サンプリングしたそれぞれの電荷を、予め定めた一定期間だけ保持する。そして、予め定めた一定期間が経過した後、信号転送期間において、サンプリングしたそれぞれの電荷を、アンプ部５内の演算増幅回路ＡＭＰに転送する。
【０１４２】
なお、信号転送期間を開始する前に、クランプ信号φＣＬを“Ｌｏｗ”レベルにすることにより、スイッチＳ３およびスイッチＳ４をオフ状態にし、サンプリング容量ＣＳＲの他方の端子とサンプリング容量ＣＳＳの他方の端子とのそれぞれのクランプ電圧ＶＣＭへの短絡を停止する。また、駆動信号φ１を“Ｌｏｗ”レベルにすることにより、スイッチＳ９およびスイッチＳ１０をオフ状態にし、演算増幅回路ＡＭＰの初期化を解除する。
【０１４３】
本第２の実施形態の信号読み出し回路では、信号転送期間において、２回の信号転送を行う。まず、第１の信号転送期間では、時刻ｔ４において、駆動信号φＣＢを“Ｈｉｇｈ”レベルにする。これにより、スイッチＳ０のオン状態によって、列回路部４内のサンプリング容量ＣＳＲの一方の端子のノードとサンプリング容量ＣＳＳの一方の端子のノードとが短絡され、サンプリング容量ＣＳＲとサンプリング容量ＣＳＳとのサンプリングノードの電位が、リセット信号電圧ＶＲと光信号電圧ＶＳとの中間の電位になる。その結果、クランプ電圧ＶＣＭでクランプした状態となっていたサンプリング容量ＣＳＲの他方の端子のノードに、サンプリング容量ＣＳＲの一方の端子の電位の変化に応じた電荷、すなわち、リセット信号電圧ＶＲの電位と中間の電位との電位差と、サンプリング容量ＣＳＲの容量値の積となる電荷が放出される。また、サンプリングノードの電位がリセット信号電圧ＶＲと光信号電圧ＶＳとの中間の電位になった結果、クランプ電圧ＶＣＭでクランプした状態となっていたサンプリング容量ＣＳＳの他方の端子のノードに、サンプリング容量ＣＳＳの一方の端子の電位の変化に応じた電荷、すなわち、光信号電圧ＶＳの電位と中間の電位との電位差と、サンプリング容量ＣＳＳの容量値の積となる電荷が放出される。
【０１４４】
また、時刻ｔ４において、第１の選択信号φＳＥＬ１を“Ｈｉｇｈ”レベルにする。これにより、スイッチＳ５のオン状態によって、列回路部４内のサンプリング容量ＣＳＲの他方の端子とアンプ部５内の演算増幅回路ＡＭＰの一方の入力端子とが列出力線ＶＯ１を介して接続される。このとき、演算増幅回路ＡＭＰは、駆動信号φ１を“Ｌｏｗ”レベルにすることによって初期化が解除されており、演算増幅回路ＡＭＰの一方の入力端子とフィードバック容量ＣＦＢ１の一方の端子とが接続され、演算増幅回路ＡＭＰの一方の出力端子とフィードバック容量ＣＦＢ１の他方の端子とが接続された電荷増幅回路が形成されている。このため、サンプリング容量ＣＳＲの他方の端子のノードに放出された電荷は、フィードバック容量ＣＦＢ１の一方の端子から吸い上げられ、演算増幅回路ＡＭＰの一方の出力端子の電圧は、サンプリング容量ＣＳＲがサンプリングしたリセット信号電圧ＶＲとクランプ電圧ＶＣＬとの電位差に比例したリセット信号電圧ＶＯＭになる。以下の説明においては、第１の信号転送期間で出力するリセット信号電圧ＶＯＭを、「第１のリセット信号電圧ＶＯＭ１」という。
【０１４５】
また、第１の選択信号φＳＥＬ１を“Ｈｉｇｈ”レベルに応じたスイッチＳ６のオン状態によって、列回路部４内のサンプリング容量ＣＳＳの他方の端子とアンプ部５内の演算増幅回路ＡＭＰの他方の入力端子とが列出力線ＶＯ２を介して接続される。このとき、演算増幅回路ＡＭＰは、駆動信号φ１を“Ｌｏｗ”レベルにすることによって初期化が解除されており、演算増幅回路ＡＭＰの他方の入力端子にフィードバック容量ＣＦＢ２の一方の端子が接続され、演算増幅回路ＡＭＰの他方の出力端子にフィードバック容量ＣＦＢ２の他方の端子が接続された電荷増幅回路が形成されている。このため、サンプリング容量ＣＳＳの他方の端子のノードに放出された電荷は、フィードバック容量ＣＦＢ２の一方の端子から吸い上げられ、演算増幅回路ＡＭＰの他方の出力端子の電圧は、サンプリング容量ＣＳＳがサンプリングした光信号電圧ＶＳとクランプ電圧ＶＣＬとの電位差に比例した光信号電圧ＶＯＰになる。以下の説明においては、第１の信号転送期間で出力する光信号電圧ＶＯＰを、「第１の光信号電圧ＶＯＰ１」という。
【０１４６】
このようにして、本第２の実施形態の信号読み出し回路では、第１の信号転送期間において、サンプリング容量ＣＳＲにサンプリングしたリセット信号電圧ＶＲとクランプ電圧ＶＣＬとの電位差に応じた電荷、およびサンプリング容量ＣＳＳにサンプリングした光信号電圧ＶＳとクランプ電圧ＶＣＬとの電位差に応じた電荷のそれぞれを、演算増幅回路ＡＭＰに転送する。これにより、演算増幅回路ＡＭＰは、第１の信号転送期間における第１のリセット信号電圧ＶＯＭ１と第１の光信号電圧ＶＯＰ１とのそれぞれを出力する。
【０１４７】
その後、駆動信号φ３を“Ｌｏｗ”レベルにして演算増幅回路ＡＭＰに接続されたフィードバック容量ＣＦＢ１とフィードバック容量ＣＦＢ２とを切り離し、駆動信号φＣＢを“Ｌｏｗ”レベルにしてサンプリング容量ＣＳＲの一方の端子のノードとサンプリング容量ＣＳＳの一方の端子のノードとを切り離して、第１の信号転送期間を終了する。
【０１４８】
そして、後段の構成要素が、演算増幅回路ＡＭＰの一方の出力端子から出力された第１のリセット信号電圧ＶＯＭ１と、他方の出力端子から出力された第１の光信号電圧ＶＯＰ１との差分演算などを行うことによって、画素１が露光した被写体光のみの信号成分Ｖｓｉｇを得る。以下の説明においては、第１の信号転送期間において得る信号成分Ｖｓｉｇを、「第１の信号成分Ｖｓｉｇ１」という。
【０１４９】
なお、本第２の実施形態の信号読み出し回路における第１の信号転送期間までの動作は、従来の信号処理回路における動作と同様である。このため、第１の信号転送期間において演算増幅回路ＡＭＰが出力した第１のリセット信号電圧ＶＯＭ１と第１の光信号電圧ＶＯＰ１とは、従来の信号処理回路と同様に、列回路部４に備えたそれぞれのサンプリング容量（サンプリング容量ＣＳＲおよびサンプリング容量ＣＳＳ）の容量値のばらつきや、それぞれのサンプリング容量に接続されたノードに付随するＭＯＳトランジスタの非線形な接合容量の特性の影響を受けている。また、４つの列出力線ＶＯ１〜ＶＯ４のそれぞれに寄生している寄生容量の影響も受けている。
【０１５０】
なお、本第２の実施形態の信号読み出し回路において、例えば、サンプリング容量ＣＳＲの一方の端子に接続されたノードに付随する接続容量は、サンプリング信号φＳＨＲによって駆動されるスイッチＳ１を構成するＭＯＳトランジスタと、駆動信号φＣＢによって駆動されるスイッチＳ０を構成するＭＯＳトランジスタと、第２の選択信号φＳＥＬ２によって駆動されるスイッチＳ７を構成するＭＯＳトランジスタとのそれぞれの接合容量である。また、例えば、サンプリング容量ＣＳＲの他方の端子に接続されたノードに付随する接続容量は、クランプ信号φＣＬによって駆動されるスイッチＳ３を構成するＭＯＳトランジスタと、第１の選択信号φＳＥＬ１によって駆動されるスイッチＳ５を構成するＭＯＳトランジスタとのそれぞれの接合容量である。
【０１５１】
そこで、本第２の実施形態の信号読み出し回路では、列回路部４に備えたそれぞれのサンプリング容量の容量値のばらつきや、それぞれのサンプリング容量に接続されたノードに付随するＭＯＳトランジスタの非線形な接合容量の特性の影響、および４つの列出力線ＶＯ１〜ＶＯ４のそれぞれに寄生している寄生容量の影響を補正（相殺）するために用いるリセット信号電圧ＶＯＭと光信号電圧ＶＯＰとを、第２の信号転送期間で出力する。以下の説明においては、第２の信号転送期間で出力するリセット信号電圧ＶＯＭを、「第２のリセット信号電圧ＶＯＭ２」といい、第２の信号転送期間で出力する光信号電圧ＶＯＰを、「第２の光信号電圧ＶＯＰ２」という。
【０１５２】
なお、第２の信号転送期間を開始する前に、第２の選択信号φＳＥＬ２を“Ｈｉｇｈ”レベルにすることにより、スイッチＳ７およびスイッチＳ８をオン状態にし、駆動信号φ２を“Ｈｉｇｈ”レベルにすることによりスイッチＳ１５およびスイッチＳ１６をオン状態にする。このスイッチＳ７およびスイッチＳ１５のオン状態によって、列回路部４内のサンプリング容量ＣＳＲの一方の端子とアンプ部５内の演算増幅回路ＡＭＰの一方の出力端子とが列出力線ＶＯ３を介して接続され、サンプリング容量ＣＳＲは、演算増幅回路ＡＭＰの一方の入力端子と一方の出力端子との間に配置されたフィードバック容量として動作する。また、スイッチＳ８およびスイッチＳ１６をオン状態によって、列回路部４内のサンプリング容量ＣＳＳの一方の端子とアンプ部５内の演算増幅回路ＡＭＰの他方の出力端子とが列出力線ＶＯ４を介して接続され、サンプリング容量ＣＳＲは、演算増幅回路ＡＭＰの他方の入力端子と他方の出力端子との間に配置されたフィードバック容量として動作する。そして、第２の信号転送期間を開始する。
【０１５３】
第２の信号転送期間では、時刻ｔ５において、駆動信号φ４を“Ｈｉｇｈ”レベルにすることにより、スイッチＳ１３およびスイッチＳ１４をオン状態にし、フィードバック容量ＣＦＢ１の他方の端子とフィードバック容量ＣＦＢ２の他方の端子とのそれぞれを、クランプ電圧ＶＣＭに短絡させる。つまり、フィードバック容量ＣＦＢ１とフィードバック容量ＣＦＢ２とそれぞれを、クランプ電圧ＶＣＭでクランプした状態にする。
【０１５４】
その結果、フィードバック容量ＣＦＢ１に保持されていた第１の信号転送期間を終了したときの第１のリセット信号電圧ＶＯＭ１に比例した電荷が、フィードバック容量ＣＦＢ１の一方の端子からサンプリング容量ＣＳＲの他方の端子に向かって逆方向に流れて、サンプリング容量ＣＳＲに転送される。このとき、演算増幅回路ＡＭＰは、演算増幅回路ＡＭＰの一方の入力端子とサンプリング容量ＣＳＲの他方の端子とが接続され、演算増幅回路ＡＭＰの一方の出力端子とサンプリング容量ＣＳＲの一方の端子とが接続されたフィードバック回路が形成されている。このため、サンプリング容量ＣＳＲの他方の端子に向かって逆方向に流れた電荷は、サンプリング容量ＣＳＲの他方の端子から吸い上げられ、演算増幅回路ＡＭＰの一方の出力端子の電圧は、第１の信号転送期間を終了したときの第１のリセット信号電圧ＶＯＭ１とクランプ電圧ＶＣＬとの電位差に比例した第２のリセット信号電圧ＶＯＭ２になる。
【０１５５】
また、フィードバック容量ＣＦＢ２に保持されていた第１の信号転送期間を終了したときの第１の光信号電圧ＶＯＰ１に比例した電荷が、フィードバック容量ＣＦＢ２の一方の端子からサンプリング容量ＣＳＳの他方の端子に向かって逆方向に流れて、サンプリング容量ＣＳＳに転送される。このとき、演算増幅回路ＡＭＰは、演算増幅回路ＡＭＰの他方の入力端子とサンプリング容量ＣＳＳの他方の端子とが接続され、演算増幅回路ＡＭＰの他方の出力端子とサンプリング容量ＣＳＳの一方の端子とが接続されたフィードバック回路が形成されている。このため、サンプリング容量ＣＳＳの他方の端子に向かって逆方向に流れた電荷は、サンプリング容量ＣＳＳの他方の端子から吸い上げられ、演算増幅回路ＡＭＰの他方の出力端子の電圧は、第１の信号転送期間を終了したときの第１の光信号電圧ＶＯＰ１とクランプ電圧ＶＣＬとの電位差に比例した第２の光信号電圧ＶＯＰ２になる。
【０１５６】
このようにして、本第２の実施形態の信号読み出し回路では、第２の信号転送期間において、第１の信号転送期間を終了したときの第１のリセット信号電圧ＶＯＭ１とクランプ電圧ＶＣＬとの電位差に応じた電荷、および第１の信号転送期間を終了したときの第１の光信号電圧ＶＯＰ１とクランプ電圧ＶＣＬとの電位差に応じた電荷のそれぞれを、サンプリング容量ＣＳＲおよびサンプリング容量ＣＳＳに転送する。これにより、演算増幅回路ＡＭＰは、第２の信号転送期間における第２のリセット信号電圧ＶＯＭ２と第２の光信号電圧ＶＯＰ２とのそれぞれを出力する。
【０１５７】
その後、時刻ｔ６において、駆動信号φ４を“Ｌｏｗ”レベルにすることにより、スイッチＳ１３およびスイッチＳ１４をオフ状態にし、フィードバック容量ＣＦＢ１の他方の端子とフィードバック容量ＣＦＢ２の他方の端子とのそれぞれのクランプ電圧ＶＣＭへの短絡を停止する。また、第１の選択信号φＳＥＬ１、第２の選択信号φＳＥＬ２、および駆動信号φ２のそれぞれを“Ｌｏｗ”レベルにし、サンプリング容量ＣＳＲおよびサンプリング容量ＣＳＳと、演算増幅回路ＡＭＰ、フィードバック容量ＣＦＢ１、およびフィードバック容量ＣＦＢ２とのそれぞれの接続を切り離して、第２の信号転送期間を終了する。なお、第２の信号転送期間が終了した後は、駆動信号φ１を“Ｈｉｇｈ”レベルにすることによりスイッチＳ９およびスイッチＳ１０をオン状態に、駆動信号φ３を“Ｈｉｇｈ”レベルにすることによりスイッチＳ１１およびスイッチＳ１２をオン状態にして、演算増幅回路ＡＭＰを再び初期化してもよい。
【０１５８】
そして、後段の構成要素が、第１の信号転送期間において得た第１の信号成分Ｖｓｉｇ１と、第２の信号転送期間において演算増幅回路ＡＭＰの一方の出力端子から出力された第２のリセット信号電圧ＶＯＭ２と、他方の出力端子から出力された第２の光信号電圧ＶＯＰ２とに基づいて演算処理をすることによって、画素１が露光した被写体光のみの最終的な信号成分Ｖｓｉｇを得る。なお、ここで得られる信号成分Ｖｓｉｇは、第１の信号成分Ｖｓｉｇ１に含まれる、列回路部４に備えたそれぞれのサンプリング容量の容量値のばらつきや、それぞれのサンプリング容量に接続されたノードに付随するＭＯＳトランジスタの非線形な接合容量の特性の影響、および４つの列出力線ＶＯ１〜ＶＯ４のそれぞれに寄生している寄生容量の影響を補正（相殺）した信号である。
【０１５９】
ここで、本第２の実施形態の信号読み出し回路において、第１の信号転送期間と第２の信号転送期間とのそれぞれの信号転送期間で出力する、リセット信号電圧ＶＯＭと光信号電圧ＶＯＰとのそれぞれの関係について説明する。
【０１６０】
まず、第１の信号転送期間で出力する、第１のリセット信号電圧ＶＯＭ１と第１の光信号電圧ＶＯＰ１とについて説明する。第１の信号転送期間では、上述したように、従来の信号処理回路における動作と同様の動作によって、第１のリセット信号電圧ＶＯＭ１と第１の光信号電圧ＶＯＰ１とを出力する。すなわち、第１の信号転送期間では、それぞれの画素１から出力された信号電圧を、一旦電荷に変換し、その後、再度電圧に変換した、第１のリセット信号電圧ＶＯＭ１と第１の光信号電圧ＶＯＰ１とを出力している。このため、第１のリセット信号電圧ＶＯＭ１と第１の光信号電圧ＶＯＰ１とには、列回路部４に備えたそれぞれのサンプリング容量の容量値のばらつき、それぞれのサンプリング容量に接続されたノードに付随するＭＯＳトランジスタの非線形な接合容量の特性、アンプ部５に備えたそれぞれのフィードバック容量の容量値のばらつき、列回路部４とアンプ部５との間のそれぞれの列出力線に寄生している寄生容量のばらつきなど、信号読み出し回路における全ての影響を受けている。このため、後段の構成要素が差分演算を行うことによって得る第１の信号成分Ｖｓｉｇ１は、下式（２）で表されるようなばらつきの特性を有している信号となる。
【０１６１】
【数２】
2015084492.tif 000004
【０１６２】
上式（２）において、ＣＳはそれぞれのサンプリング容量の容量値（設計値）、ΔＣＳそれぞれのサンプリング容量の容量値のばらつきを表す。また、上式（２）において、ＣＦＢはそれぞれのサンプリング容量の容量値（設計値）、ΔＣＦＢそれぞれのサンプリング容量の容量値のばらつきを表す。また、上式（２）において、ｆ１は非線形接合容量における等価的な関数、Ｃｊ，ｓおよびＣｊ，ｒはサンプリング容量ＣＳＲおよびサンプリング容量ＣＳＳのそれぞれに接続されたノードに付随するＭＯＳトランジスタの非線形な特性、ＶＲおよびＶＳはリセット信号電圧ＶＲおよび光信号電圧ＶＳの電圧値を表す。そして、ｆ１（Ｃｊ，ｓ，Ｃｊ，ｒ，ＶＲ，ＶＳ）で、サンプリング容量の等価的な接合容量の容量値を表す。また、上式（２）において、ｆ２は演算増幅回路ＡＭＰの入力寄生容量における等価的な関数、ＣＰＡＲ１は列出力線ＶＯ１の寄生容量の容量値、ＣＰＡＲ２は列出力線ＶＯ２の寄生容量の容量値、ＣＰＡＲ３は列出力線ＶＯ３の寄生容量の容量値、ＣＰＡＲ４は列出力線ＶＯ４の寄生容量の容量値を表す。そして、ｆ２（ＣＰＡＲ１，ＣＰＡＲ２，ＣＰＡＲ３，ＣＰＡＲ４）で、演算増幅回路ＡＭＰの等価的な入力寄生容量の容量値を表す。また、上式（２）において、Ｃ’Ｓはサンプリング容量に関する全体のばらつき、Ｃ’ＦＢはフィードバック容量に関する全体のばらつきを表す。
【０１６３】
このように、第１の信号転送期間では、上式（２）に示したように、ばらつきの特性が、−（Ｃ’Ｓ／Ｃ’ＦＢ）で表される第１の信号成分Ｖｓｉｇ１を得ることができる。
【０１６４】
続いて、第２の信号転送期間で出力する、第２のリセット信号電圧ＶＯＭ２と第２の光信号電圧ＶＯＰ２とについて説明する。第２の転送動作では、上述したように、サンプリング容量がフィードバック容量として動作するように、それぞれのスイッチによって信号読み出し回路の回路構成を切り替えた後、第１の転送動作におけるフィードバック容量をクランプ電圧ＶＣＭに短絡させる。その結果、第２の信号転送期間では、第１の転送動作でそれぞれのフィードバック容量に発生した電荷のほぼ全てが、対応するサンプリング容量のそれぞれに向かって逆方向に流れる。すなわち、フィードバック容量に発生した電荷のほぼ全てが対応するサンプリング容量に戻される。そして、それぞれのサンプリング容量がフィードバック容量として動作し、演算僧服回路ＡＭＰは、それぞれのサンプリング容量に戻される電荷に比例した、第２のリセット信号電圧ＶＯＭ２と第２の光信号電圧ＶＯＰ２とを出力する。このとき、第２のリセット信号電圧ＶＯＭ２と第２の光信号電圧ＶＯＰ２とには、第１のリセット信号電圧ＶＯＭ１と第１の光信号電圧ＶＯＰ１と同様に、信号読み出し回路における全ての影響を受けている。ただし、第２のリセット信号電圧ＶＯＭ２および第２の光信号電圧ＶＯＰ２のそれぞれの出力する際の電荷の流れは、第１のリセット信号電圧ＶＯＭ１および第１の光信号電圧ＶＯＰ１を出力する際の電荷の流れと逆であるため、上式（２）のばらつきの特性とは逆の特性を有する信号である。つまり、ばらつきの特性が、−（Ｃ’ＦＢ／Ｃ’Ｓ）の信号である。
【０１６５】
このため、後段の構成要素が、第１の信号転送期間において得られた第１の信号成分Ｖｓｉｇ１と、第２の信号転送期間において出力された第２のリセット信号電圧ＶＯＭ２および第２の光信号電圧ＶＯＰ２とに基づいて、下式（３）で示すような演算処理を行うことによって、信号読み出し回路における全ての容量ばらつきと非線形性と無効（相殺）した、最終的な信号成分Ｖｓｉｇを得ることができる。
【０１６６】
【数３】
2015084492.tif 000005
【０１６７】
このようにして、本第２の実施形態の信号読み出し回路では、それぞれのサンプリング容量の容量値のばらつき、それぞれのサンプリング容量に接続されたノードに付随するＭＯＳトランジスタの非線形な接合容量の特性、それぞれのフィードバック容量の容量値のばらつき、列回路部４とアンプ部５との間のそれぞれの列出力線に寄生している寄生容量のばらつきなどの全ての影響を補正（相殺）した、信号成分Ｖｓｉｇを得ることができる。
【０１６８】
言い換えると、第２の信号転送期間では、第１の信号転送期間と逆の関数を乗じることによって、信号読み出し回路における全ての影響を補正（相殺）した、信号成分Ｖｓｉｇを得ることができる。例えば、第１の信号転送期間におけるサンプリング容量から演算増幅回路ＡＭＰの出力までの入出力伝達関数を「入出力伝達関数＝Ａ」とすると、第２の信号転送期間における入出力伝達関数は、「入出力伝達関数＝１／Ａ」となる。これにより、それぞれの信号転送期間における入出力伝達関数を乗じることによって、最終的な信号読み出し回路における伝達関数が「伝達関数＝１」となり、画素１が露光した被写体光のみの信号成分を得ることができる。つまり、本第２の実施形態の信号読み出し回路の構成要素の特性がばらついている場合でも、利得が非常に“１”に近づき、図３（ｂ）に示した第１の実施形態の信号読み出し回路における信号電圧の出力と同様に、レベル（電圧値）にほとんど変化がない信号電圧を出力することができる。
【０１６９】
そして、本第２の実施形態の信号読み出し回路も、第１の実施形態の信号読み出し回路と同様に、本第２の実施形態の信号読み出し回路を画素アレイの列毎に備えたＣＭＯＳイメージセンサにおける画質の劣化の抑制に最も効果を発揮する。なお、本第２の実施形態の信号読み出し回路を画素アレイの列毎に備えたＣＭＯＳイメージセンサの構成や動作は、図４〜図６に示した第１の実施形態の信号読み出し回路を画素アレイの列毎に備えたＣＭＯＳイメージセンサの構成や動作における第１の実施形態の信号読み出し回路を、本第２の実施形態の信号読み出し回路に変更することによって同様に考えることができるため、詳細な説明は省略する。
【０１７０】
本第２の実施形態によれば、アンプ部５は、第１の実施形態の信号読み出し回路に備えたアンプ部３の構成に、さらに、第３の容量（フィードバック容量ＣＦＢ１）と、第４の容量（フィードバック容量ＣＦＢ２）と、を具備し、スイッチＳ０〜Ｓ８およびスイッチＳ９〜Ｓ１６は、第１の動作（サンプリング期間の動作）の後で第２の動作（第２の信号転送期間の動作）を開始する前の第３の動作（第１の信号転送期間）のときに、サンプリング容量ＣＳＲの一方の端子とサンプリング容量ＣＳＳの一方の端子とを接続させ、さらに、フィードバック容量ＣＦＢ１の他方の端子をサンプリング容量ＣＳＲの一方の端子と演算増幅回路ＡＭＰの一方の出力端子との間に接続させ、フィードバック容量ＣＦＢ２の他方の端子をサンプリング容量ＣＳＳの一方の端子と演算増幅回路ＡＭＰの他方の出力端子との間に接続させ、第２の動作（第２の信号転送期間の動作）のときに、さらに、フィードバック容量ＣＦＢ１をサンプリング容量ＣＳＲの他方の端子と予め定めた固定電位（クランプ電圧ＶＣＭ）との間に接続させ、フィードバック容量ＣＦＢ２をサンプリング容量ＣＳＳの他方の端子とクランプ電圧ＶＣＭとの間に接続させるように、それぞれの端子の接続を切り替える、信号読み出し回路が構成される。
【０１７１】
上記に述べたように、本第２の実施形態の信号読み出し回路では、第１の実施形態の信号読み出し回路と異なり、第１の信号転送期間と第２の信号転送期間とのそれぞれの信号転送期間で、リセット信号電圧ＶＯＭと光信号電圧ＶＯＰとを出力する。そして、例えば、図４に示したアンプ回路２００のような後段の構成要素が、それぞれの信号転送期間で出力したリセット信号電圧ＶＯＭ、および光信号電圧ＶＯＰを演算処理する。これにより、本第２の実施形態の信号読み出し回路に備えたサンプリング容量の容量値のばらつき、サンプリング容量に接続されたノードに付随するＭＯＳトランジスタの非線形な接合容量の特性、フィードバック容量の容量値のばらつき、列出力線のそれぞれに寄生している寄生容量のばらつきなど、信号読み出し回路の構成要素の特性のばらつきに関する全ての影響を補正（相殺）することができる。
【０１７２】
また、本第２の実施形態の信号読み出し回路では、第１の実施形態の信号読み出し回路と同様に、それぞれのサンプリング容量の容量値を小さくして、それぞれのサンプリング容量をレイアウトする際の面積を小さくすることができる。このことにより、本第２の実施形態の信号読み出し回路を画素アレイの列毎に備えたＣＭＯＳイメージセンサでも、第１の実施形態の信号読み出し回路を画素アレイの列毎に備えたＣＭＯＳイメージセンサと同様に、ＣＭＯＳイメージセンサのチップ内で信号読み出し回路を備えた信号処理回路が占める面積を小さくすることができる。これにより、本第２の実施形態の信号読み出し回路を画素アレイの列毎に備えたＣＭＯＳイメージセンサにおいて、ＣＭＯＳイメージセンサのチップ面積の小型化を実現すると共に、雑音（ノイズ）を含まない高精度の信号成分に応じたデジタル信号の画像データとしての出力を実現し、画質の劣化を抑制することができる。例えば、ＣＭＯＳイメージセンサが、画面全体が同一の輝度レベルである画像の画像データを出力する場合でも、輝度に段差が全くない画像を出力することができる。
【０１７３】
また、本第２の実施形態の信号読み出し回路も、第１の実施形態の信号読み出し回路と同様に、列回路部４内に電圧増幅アンプを備えていない。これにより、本第２の実施形態の信号読み出し回路でも、第１の実施形態の信号読み出し回路と同様に、消費電力を低減することができる。そして、本第２の実施形態の信号読み出し回路を画素アレイの列毎に備えたＣＭＯＳイメージセンサにおいても、第１の実施形態の信号読み出し回路と同様に、ＣＭＯＳイメージセンサの低消費電力化を実現することができる。
【０１７４】
上記に述べたように、本発明を実施するための形態によれば、信号読み出し回路に備える列回路部内のそれぞれのサンプリング容量の両方の端子を、後段のアンプ部と接続することができるように繋ぎ替える構成を備え、サンプリング容量をアンプ部に備える演算増幅回路のフィードバック容量として動作させる。これにより、本発明の信号読み出し回路に備えた列回路部内のそれぞれのサンプリング容量の容量値や、それぞれのサンプリング容量に接続されたノードに付随するＭＯＳトランジスタの接合容量の容量値のばらつきの影響を受けることなく、高い精度でそれぞれの信号を読み出すことができる。これにより、本発明の信号読み出し回路では、列回路部内のそれぞれのサンプリング容量の容量値を小さくすることができ、それぞれのサンプリング容量をレイアウトする際の面積を小さくすることができる。つまり、本発明の信号読み出し回路では、信号読み出し回路の小型化と高精度な信号読み出しとを両立することができる。このことにより、本発明の信号読み出し回路を、ＣＭＯＳイメージセンサの画素アレイの列毎に備えた場合でも、ＣＭＯＳイメージセンサのチップ内で信号読み出し回路が占める面積を小さくすることができ、ＣＭＯＳイメージセンサのチップ面積の小型化を実現することができると共に、高画質化を実現することができる。
【０１７５】
また、本発明の信号読み出し回路を、ＣＭＯＳイメージセンサの画素アレイの列毎に備えた場合には、信号読み出し回路から出力するそれぞれの信号電圧の電圧差を用いることによって、相関二重サンプリングの動作における差分演算と等価になり、相関二重サンプリングの動作を自動的に、かつ所望のコモンモード電圧のレベルにシフトさせた状態の出力電圧を得ることができるという利点がある。
【０１７６】
また、本発明を実施するための形態によれば、信号読み出し回路からの信号の読み出しを、２回の信号転送で行うことによって、列回路部内のそれぞれのサンプリング容量に関するばらつきのみではなく、アンプ部内のそれぞれのフィードバック容量の容量値のばらつきや、列回路部とアンプ部との間のそれぞれの列出力線に寄生している寄生容量のばらつきの影響も受けることがなくなる。これにより、本発明の信号読み出し回路では、アンプ部内のそれぞれのフィードバック容量の小型化と、読み出す信号のさらなる高精度化を実現することができる。特に、本発明の信号読み出し回路を、ＣＭＯＳイメージセンサの画素アレイの列毎に備えた場合には、画素アレイの列毎の輝度の段差の要因となる構造化雑音（ノイズ）を抑圧することができ、複数の読み出しチャネルから同時に画像データを出力するマルチチャネル読み出し方式のＣＭＯＳイメージセンサに有効である。そして、マルチチャネル読み出し方式のＣＭＯＳイメージセンサでは、それぞれの読み出しチャネル毎に備えたＡＤ変換器が対応する画素アレイの列の数、すなわち、１つの読み出しチャネルが出力する画素アレイの列数を増やすことができ、ＣＭＯＳイメージセンサ全体の低消費電力化の実現の可能性を広げることができる。
【０１７７】
なお、本発明における信号読み出し回路の回路構成や動作方法の具体的な構成は、本発明を実施するための形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更をすることができる。例えば、ＣＭＯＳイメージセンサに備えた画素の構成要素や駆動方法が変わったことにより、信号読み出し回路に入力される信号電圧の順番などが変わった場合でも、変更になった画素の構成要素や駆動方法に応じて、信号読み出し回路の回路構成や動作方法を変更することによって、本発明の考え方を同様に適用することができる。
【０１７８】
また、ＣＭＯＳイメージセンサに備えた画素アレイを、予め定めた複数列毎の短冊状の領域に仮想的に分割する数は、本発明を実施するための形態で示した数に限定されるものではなく、本発明の趣旨を逸脱しない範囲において分割数を変更することができる。
【０１７９】
なお、本実施形態においては、本発明の信号読み出し回路をＣＭＯＳイメージセンサに搭載する場合の例について説明したが、本発明の信号読み出し回路を搭載するシステムは、本発明を実施するための形態で示した構成のみに限定されるものではない。例えば、本発明の信号読み出し回路をＣＭＯＳイメージセンサ以外のセンシングチップの読出し回路として搭載した場合でも、同様の効果を得ることができる。この場合、例えば、図１に示した信号読み出し回路に信号電圧を出力する画素部が、センシングチップに信号を出力する信号部となり、信号読み出し回路の列回路部２、列出力線ＶＯ１〜ＶＯ４のそれぞれ、およびアンプ部３が、センシングチップの差動サンプリング回路部、差動サンプリング回路出力線のそれぞれ、および差動サンプリング部と対応する構成になる。また、この場合、図２に示した信号読み出し回路の動作において、サンプリング期間中に列回路部２内のそれぞれのサンプリング容量にリセット信号電圧ＶＲと光信号電圧ＶＳとをサンプリングしたそれぞれのタイミングが同一のタイミングになり、列回路部２内のスイッチＳ１およびスイッチＳ２のそれぞれを駆動するサンプリング信号φＳＨＲおよびサンプリング信号φＳＨＳが、同一の駆動信号になることが考えられる。
【０１８０】
また、本実施形態においては、マルチチャネル読み出し方式のＣＭＯＳイメージセンサに本発明の信号読み出し回路を適用した場合の例について説明したが、本発明の信号読み出し回路を適用するＣＭＯＳイメージセンサの読み出し方式は、本発明を実施するための形態で示した方式のみに限定されるものではない。例えば、本発明の信号読み出し回路をシングルチャネル読み出し方式のＣＭＯＳイメージセンサに適用することもできる。この場合、図４および図５に示した１つの読み出しチャネルに対応した構成要素が、シングルチャネル読み出し方式のＣＭＯＳイメージセンサの全体に対応した構成要素になる。より具体的には、画素アレイ１００を仮想的に分割した１つの短冊状の領域の画像データを出力する１つの読み出しチャネルが対応する画素１のＮ列が、シングルチャネル読み出し方式のＣＭＯＳイメージセンサに備えた画素アレイ全体に配置された画素の全ての列数となる。
【０１８１】
以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲においての種々の変更も含まれる。
【符号の説明】
【０１８２】
１・・・画素
ＶＣＯＬＰＩＸ・・・画素出力線
２・・・列回路部（第１の容量，第２の容量，スイッチ回路）
ＩＢＩＡＳ＿ＳＦ・・・定電流回路
ＶＣＭ・・・クランプ電圧（固定電位）
ＣＳＲ・・・サンプリング容量（第１の容量）
ＣＳＳ・・・サンプリング容量（第２の容量）
Ｓ１，Ｓ２・・・スイッチ（スイッチ回路）
Ｓ３，Ｓ４・・・スイッチ（スイッチ回路）
Ｓ５，Ｓ６・・・スイッチ（スイッチ回路）
Ｓ７，Ｓ８・・・スイッチ（スイッチ回路）
ＶＲ・・・リセット信号電圧（リセット信号の電位）
ＶＳ・・・光信号電圧（画素信号の電位とリセット信号の電位）
３・・・アンプ部（アンプ，スイッチ回路）
ＡＭＰ・・・演算増幅回路（アンプ）
Ｓ９，Ｓ１０・・・スイッチ（スイッチ回路）
ＶＯＭ・・・リセット電圧
ＶＯＰ・・・光信号電圧
ＶＯ１，ＶＯ２，ＶＯ３，ＶＯ４・・・列出力線
Ｖｓｉｇ・・・信号成分
１００・・・画素アレイ（画素部）
２０・・・列回路群（第１の容量，第２の容量，スイッチ回路）
ＶＯ・・・列出力線群
２００・・・アンプ回路
３００・・・ＡＤ変換器
４・・・列回路部（第１の容量，第２の容量，スイッチ回路）
Ｓ０・・・スイッチ（スイッチ回路）
５・・・アンプ部（アンプ，スイッチ回路，第３の容量，第４の容量）
ＣＦＢ１・・・フィードバック容量（第３の容量）
ＣＦＢ２・・・フィードバック容量（第４の容量）
Ｓ１１，Ｓ１２・・・スイッチ（スイッチ回路）
Ｓ１３，Ｓ１４・・・スイッチ（スイッチ回路）
Ｓ１５，Ｓ１６・・・スイッチ（スイッチ回路）
ＶＯＭ１・・・第１のリセット信号電圧
ＶＯＰ１・・・第１の光信号電圧
Ｖｓｉｇ１・・・第１の信号成分
ＶＯＭ２・・・第２のリセット信号電圧
ＶＯＰ２・・・第２の光信号電圧
７・・・列回路
ＶＣＬ・・・クランプ電圧
８・・・電荷増幅回路
ＥＡＭＰ・・・電荷増幅アンプ
９・・・列回路
ＣＡＭＰ１・・・電圧増幅アンプ
ＣＡＭＰ２・・・電圧増幅アンプ
【図１】
2015084492.tif 000006
【図２】
2015084492.tif 000007
【図３】
2015084492.tif 000008
【図４】
2015084492.tif 000009
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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