(57)【要約】      （修正有）【課題】選択された記憶素子への書き込み時の消費電力を低減し、動作を高速化しながら、メモリセルの大きさを縮小し、配線遅延を低減して動作を安定化する。【解決手段】第１方向に延びる１対の第１配線１１と、第２方向に延びる１対の第２配線１２と、第２方向に延びかつ１対の第２配線１２と交互に配置された１対の第３配線１３と、第２方向に延びる１対の第４配線１４と、第１配線１１と第３配線１３とがなす４個の立体交差点の各々に対応して設けられた４個の抵抗変化素子１７とを備える。１対の第２配線１２の各々は、第１方向に隣り合って配置された２個の第１主端子１９の各々と電気的に接続される。平面視したときに４個の抵抗変化素子１７を頂点とする仮想四角形の２本の対角線の交点位置に第１コンタクトプラグ２４を配置し、第２配線１２と前記第４配線１４とが第１コンタクトプラグ２４により接続されている。【選択図】図１Ａ
2015213160.tif 000002
【特許請求の範囲】
【請求項１】
基板の主面と平行な第１平面上に第１方向に延びる１対の第１配線と、
前記基板の主面と平行かつ前記第１平面よりも前記基板から遠い第２平面上に前記第１方向と交差する第２方向に延びる１対の第２配線と、
前記基板の主面と平行かつ前記第２平面よりも前記基板から遠い第４平面上に前記第２方向に延びかつ前記基板の厚み方向から見た平面視において、前記１対の第２配線と交互に配置された１対の第３配線と、
前記基板の主面と平行かつ前記第４平面上に前記第２方向に延びる１対の第４配線と、
前記第１配線と前記第３配線とがなす４個の立体交差点の各々に対応して設けられた４個の抵抗変化素子と、
前記４個の抵抗変化素子の各々に接続された４個のトランジスタとを備え、
前記４個のトランジスタの各々は、
前記基板に形成され、
第１主端子と第２主端子と制御端子とを備え、
前記制御端子は、前記第１配線と接続または前記第１配線と一体に構成され、
前記第１主端子と前記第２主端子とは前記制御端子の両側に配列され、
前記４個のトランジスタのうち前記第２方向に２個ずつ並ぶように前記第１方向に２組を配置し、前記２組の各２個のトランジスタの第１主端子は、前記各２個のトランジスタで共有され、かつ平面視において前記１対の第１配線の間に設けられ、
前記４個の抵抗変化素子の各々は、
前記基板の主面と平行かつ前記第２平面よりも前記基板から遠くかつ前記第４平面よりも前記基板から近い第３平面上に配置されて前記１対の第３配線と接続され、かつ前記４個の抵抗変化素子の各々に対応して配置された前記４個のトランジスタの各々の第２主端子と電気的に接続され、
前記１対の第２配線の各々は、前記第１方向に隣り合って配置された２個の前記第１主端子の一方と電気的に接続され、
平面視したときに前記４個の抵抗変化素子を頂点とする仮想四角形の２本の対角線の交点位置に第１コンタクトプラグを配置し、前記１対の第２配線の一方と、前記平面視したときに前記１対の第２配線の一方と重なるように配置された前記１対の第４配線の一方とが前記第１コンタクトプラグにより接続され、
前記平面視したときに、前記１対の第２配線の間に配置される一方の前記第３配線に対して、前記第１コンタクトプラグの位置と線対称となる位置に第２コンタクトプラグを配置し、前記１対の第２配線の他方と前記１対の第４配線の他方とが前記第２コンタクトプラグにより接続されている、
不揮発性記憶装置。
【請求項２】
基板の主面と平行な第１平面上に第１方向に延びる１対の第１配線と、
前記基板の主面と平行かつ前記第１平面よりも前記基板から遠い第２平面上に前記第１方向と交差する第２方向に延びる第２配線と、
前記基板の主面と平行かつ前記第２平面よりも前記基板から遠い第４平面上に前記第２方向に延びかつ前記基板の厚み方向から見た平面視において、間に前記第２配線が配置された１対の第３配線と、
前記基板の主面と平行かつ前記第４平面上に前記第２方向に延びる第４配線と、
前記第１配線と前記第３配線とがなす４個の立体交差点の各々に対応して設けられた４個の抵抗変化素子と、
前記４個の抵抗変化素子の各々に接続された４個のトランジスタとを備え、
前記４個のトランジスタの各々は、
前記基板に形成され、
第１主端子と第２主端子と制御端子とを備え、
前記制御端子は、前記第１配線と接続または前記第１配線と一体に構成され、
前記第１主端子と前記第２主端子とは前記制御端子の両側に配列され、
前記４個のトランジスタのうち前記第２方向に２個ずつ並ぶように前記第１方向に２組を配置し、前記２組の各２個のトランジスタの第１主端子は、前記各２個のトランジスタで共有され、かつ、前記平面視において前記１対の第１配線の間に設けられ、
前記４個の抵抗変化素子の各々は、
前記基板の主面と平行かつ前記第２平面よりも前記基板から遠くかつ前記第４平面よりも前記基板から近い第３平面上に配置されて前記１対の第３配線と接続され、かつ前記４個の抵抗変化素子の各々に対応して配置された前記４個のトランジスタの各々の第２主端子と電気的に接続され、
前記第２配線は、前記第１方向に隣り合って配置された２個の前記第１主端子の各々と電気的に接続され、
前記平面視したときに前記４個の抵抗変化素子を頂点とする仮想四角形の２本の対角線の交点位置に第１コンタクトプラグを配置し、前記第２配線と前記第４配線とが前記第１コンタクトプラグにより接続されている、
不揮発性記憶装置。
【請求項３】
前記抵抗変化素子は、
下部電極と、上部電極と、前記下部電極と前記上部電極との間に介在する抵抗変化層とを備える、請求項１または２に記載の不揮発性記憶装置。
【請求項４】
前記抵抗変化素子の各々は、少なくとも前記抵抗変化層の側面を覆う側壁絶縁層を備える、請求項３に記載の不揮発性記憶装置。
【請求項５】
前記基板の厚み方向から見た平面視において、前記第２配線の幅と前記第４配線の幅とは、いずれも、前記第１方向における前記抵抗変化素子の幅よりも小さい、請求項１から４のいずれかに記載の不揮発性記憶装置。
【請求項６】
前記第２主端子の上端面から前記基板の厚み方向に前記第２平面まで延びて形成された第３コンタクトプラグと、
前記第３コンタクトプラグの上端面から前記基板の厚み方向に延び、前記下部電極と接続された第４コンタクトプラグと、を備え、
前記第３コンタクトプラグと前記第４コンタクトプラグとにより、前記第２主端子が前記下部電極と電気的に接続されている、
請求項３に記載の不揮発性記憶装置。
【請求項７】
前記第２主端子の上端面から前記基板の厚み方向に前記第２平面まで延びて形成された第３コンタクトプラグと、
前記第３コンタクトプラグの上端面から、前記基板の厚み方向に延びて形成された接続電極層と、
前記接続電極層の上端面から前記基板の厚み方向に延びて前記下部電極と接続された第４コンタクトプラグと、を備え、
前記第３コンタクトプラグと前記接続電極層と前記第４コンタクトプラグとにより、前記第２主端子が前記下部電極と電気的に接続されている、
請求項３に記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、不揮発性記憶装置に関する。より詳しくは、抵抗変化型の不揮発性記憶装置に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴い、携帯型情報機器及び情報家電などの電子機器が、より一層高機能化している。そのため、不揮発性記憶装置の大容量化、書き込み電力の低減、書き込み／読み出し時間の高速化、及び長寿命化の要求が高まっている。
【０００３】
こうした要求に対して、既存のフローティングゲートを用いたフラッシュメモリの微細化が進められている。他方、電圧パルスの印加によって、抵抗値が可逆的に遷移する抵抗変化素子を用いた不揮発性記憶素子（抵抗変化型メモリ）の開発も進んでいる。この抵抗変化型メモリは、メモリセルを単純な構造にできるため、さらなる微細化、高速化、及び低消費電力化が期待されている。
【０００４】
従来から、１つのトランジスタと１つの記憶素子とによりメモリ動作を行うメモリセル（以下、１Ｔ１Ｒ型のメモリセルと称する場合がある）を構成し、このメモリセルを用いて高集積化が行われている。
【０００５】
特許文献１は、１Ｔ１Ｒ型のメモリセルを用いた半導体装置を開示する。特許文献１における半導体装置では、抵抗素子の上部電極に接続されるビット線ＢＬと、抵抗変化素子の下部電極がトランジスタを介して接続されるソース線ＳＬとが直交する構成となっている（特許文献１：図２）。この記憶装置では、抵抗変化素子ＲＭが、垂直方向に延びた複数のプラグと第１層配線とで、ｎ型半導体領域（ソース、ドレイン）に接続されている（特許文献１：図７のｚ２領域）。
【０００６】
特許文献２は、１Ｔ１Ｒ型のメモリセルを用いた不揮発性記憶装置を開示する。特許文献２におおける記憶装置では、記憶素子の一方の電極に接続されるビット線と、記憶素子の他方の電極に接続されるコモンソース線とが平行に延びる構成となっている（特許文献２：図４）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】国際公開第２００９／００８０８０号
【特許文献２】特開２００４−３５５６７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
従来の不揮発性記憶装置では、ビット線ＢＬ（不揮発性記憶素子に接続される配線）とソース線ＳＬ（トランジスタの一方の主端子に接続される配線）とを平行に配置することで、選択された記憶素子への書き込み時の消費電力を低減し、動作を高速化しながら、メモリセルの大きさを更に縮小したい、あるいは配線遅延を低減して動作を安定化させたいという課題があった。
【０００９】
本開示は、例えば、ビット線ＢＬとソース線ＳＬを平行に配置することで、選択された記憶素子への書き込み時の消費電力を低減し、動作を高速化しながら、さらに、メモリセルの大きさを縮小する、あるいは配線遅延を低減して動作を安定化させる不揮発性記憶装置を提供する。
【課題を解決するための手段】
【００１０】
本開示の一態様（ａｓｐｅｃｔ）にかかる不揮発性記憶装置は、基板の主面と平行な第１平面上に第１方向に延びる１対の第１配線と、前記基板の主面と平行かつ前記第１平面よりも前記基板から遠い第２平面上に前記第１方向と交差する第２方向に延びる１対の第２配線と、前記基板の主面と平行かつ前記第２平面よりも前記基板から遠い第４平面上に前記第２方向に延びかつ前記基板の厚み方向から見た平面視において、前記１対の第２配線と交互に配置された１対の第３配線と、前記基板の主面と平行かつ前記第４平面上に前記第２方向に延びる１対の第４配線と、前記第１配線と前記第３配線とがなす４個の立体交差点の各々に対応して設けられた４個の抵抗変化素子と、前記４個の抵抗変化素子の各々に接続された４個のトランジスタとを備え、前記４個のトランジスタの各々は、前記基板に形成され、第１主端子と第２主端子と制御端子とを備え、前記制御端子は、前記第１配線と接続または前記第１配線と一体に構成され、前記第１主端子と前記第２主端子とは前記制御端子の両側に配列され、前記４個のトランジスタのうち前記第２方向に２個ずつ並ぶように前記第１方向に２組を配置し、前記２組の各２個のトランジスタの第１主端子は、前記各２個のトランジスタで共有され、かつ平面視において前記１対の第１配線の間に設けられ、前記４個の抵抗変化素子の各々は、前記基板の主面と平行かつ前記第２平面よりも前記基板から遠くかつ前記第４平面よりも前記基板から近い第３平面上に配置されて前記１対の第３配線と接続され、かつ前記４個の抵抗変化素子の各々に対応して配置された前記４個のトランジスタの各々の第２主端子と電気的に接続され、前記１対の第２配線の各々は、前記第１方向に隣り合って配置された２個の前記第１主端子の一方と電気的に接続され、平面視したときに前記４個の抵抗変化素子を頂点とする仮想四角形の２本の対角線の交点位置に第１コンタクトプラグを配置し、前記１対の第２配線の一方と、前記平面視したときに前記１対の第２配線の一方と重なるように配置された前記１対の第４配線の一方とが前記第１コンタクトプラグにより接続され、前記平面視したときに、前記１対の第２配線の間に配置される一方の前記第３配線に対して、前記第１コンタクトプラグの位置と線対称となる位置に第２コンタクトプラグを配置し、前記１対の第２配線の他方と前記１対の第４配線の他方とが前記第２コンタクトプラグにより接続されている。
【発明の効果】
【００１１】
本開示の一態様によれば、不揮発性記憶装置において、例えば、ビット線ＢＬとソース線ＳＬを平行に配置することで、選択された記憶素子への書き込み時の消費電力を低減し、動作を高速化しながら、メモリセルの大きさを縮小することができる。また、配線遅延を低減して動作を安定化できる。
【図面の簡単な説明】
【００１２】
【図１Ａ】図１Ａは、第１実施形態にかかる不揮発性記憶装置の概略構成の一例を示す平面図である。
【図１Ｂ】図１Ｂは、第１実施形態にかかる不揮発性記憶装置の概略構成の一例を示す断面図であって、図１ＡのＩＢ−ＩＢ線の断面図である。
【図１Ｃ】図１Ｃは、第１実施形態にかかる不揮発性記憶装置の概略構成の一例を示す断面図であって、図１ＡのＩＣ−ＩＣ線の断面図である。
【図１Ｄ】図１Ｄは、第１実施形態にかかる不揮発性記憶装置の概略構成の一例を示す断面図であって、図１ＡのＩＤ−ＩＤ線の断面図である。
【図１Ｅ】図１Ｅは、第１実施形態にかかる不揮発性記憶装置の概略構成の一例を示す断面図であって、図１ＡのＩＥ−ＩＥ線の断面図である。
【図１Ｆ】図１Ｆは、第１実施形態にかかる不揮発性記憶装置の概略構成の一例を示す断面図であって、図１ＡのＩＦ−ＩＦ線の断面図である。
【図２】図２は、第１実施形態の変形例にかかる不揮発性記憶装置の概略構成の一例を示す断面図である。
【図３】図３は、第２実施形態の不揮発性記憶装置の概略構成の一例を示す平面図である。
【図４】図４は、第３実施形態の不揮発性記憶装置の概略構成の一例を示す平面図である。
【図５Ａ】図５Ａは、第１実施例にかかる不揮発性記憶装置の概略構成の一例を示す平面図である。
【図５Ｂ】図５Ｂは、第１実施例にかかる不揮発性記憶装置の概略構成の一例を示す断面図であって、図５ＡのＶＢ−ＶＢ線の断面図である。
【図５Ｃ】図５Ｃは、第１実施例にかかる不揮発性記憶装置の概略構成の一例を示す断面図であって、図５ＡのＶＣ−ＶＣ線の断面図である。
【図５Ｄ】図５Ｄは、第１実施例にかかる不揮発性記憶装置の概略構成の一例を示す断面図であって、図５ＡのＶＤ−ＶＤ線の断面図である。
【図５Ｅ】図５Ｅは、第１実施例にかかる不揮発性記憶装置の概略構成の一例を示す平面図である。
【図６Ａ】図６Ａは、図５に示した不揮発性記憶装置の製造方法を示す模式的な工程断面図である。
【図６Ｂ】図６Ｂは、図５に示した不揮発性記憶装置の製造方法を示す模式的な工程断面図である。
【図６Ｃ】図６Ｃは、図５に示した不揮発性記憶装置の製造方法を示す模式的な工程断面図である。
【図６Ｄ】図６Ｄは、図５に示した不揮発性記憶装置の製造方法を示す模式的な工程断面図である。
【図６Ｅ】図６Ｅは、図５に示した不揮発性記憶装置の製造方法を示す模式的な工程断面図である。
【図６Ｆ】図６Ｆは、図５に示した不揮発性記憶装置の製造方法を示す模式的な工程断面図である。
【図６Ｇ】図６Ｇは、図５に示した不揮発性記憶装置の製造方法を示す模式的な工程断面図である。
【図６Ｈ】図６Ｈは、図５に示した不揮発性記憶装置の製造方法を示す模式的な工程断面図である。
【図７】図７は、第２実施例にかかる不揮発性記憶装置の概略構成の一例を示す断面図である。
【図８Ａ】図８Ａは、図７に示した不揮発性記憶装置の製造方法を示す模式的な工程断面図である。
【図８Ｂ】図８Ｂは、図７に示した不揮発性記憶装置の製造方法を示す模式的な工程断面図である。
【図８Ｃ】図８Ｃは、図７に示した不揮発性記憶装置の製造方法を示す模式的な工程断面図である。
【図８Ｄ】図８Ｄは、図７に示した不揮発性記憶装置の製造方法を示す模式的な工程断面図である。
【図８Ｅ】図８Ｅは、図７に示した不揮発性記憶装置の製造方法を示す模式的な工程断面図である。
【発明を実施するための形態】
【００１３】
（本開示の基礎となる知見）
本発明者らは、ビット線ＢＬとソース線ＳＬとを平行に配置することで、選択された記憶素子への書き込み時の消費電力を低減し、動作を高速化しながら、メモリセルの大きさを縮小すべく、鋭意検討を行った。その結果、以下の知見を得た。
【００１４】
ビット線ＢＬとソース線ＳＬを平行に配置する構成において、例えば、ソース線の幅を小さくすれば、メモリセルの大きさを縮小できる。しかしながら、ソース線の幅を小さくすれば、配線抵抗が上昇し、配線遅延が発生して不揮発性記憶装置の動作が不安定になりやすい。逆に、配線遅延を抑制して不揮発性記憶装置の動作を安定化するためには、ソース線の幅を大きくする必要がある。すなわち、ソース線の幅と、配線遅延とは、トレードオフの関係にある。
【００１５】
ここで、例えば、ソース線に裏打ち配線を設け、所定の間隔でコンタクトプラグにより両配線を接続することが考えられる。かかる構成では、ソース線の幅が同じでも、ソース線の抵抗を小さくして、配線遅延を抑制できる。あるいは、配線遅延の増大を防止しつつ、ソース線の幅を小さくできる。しかしながら、ソース線と裏打ち配線とをコンタクトプラグで接続すると、隣接する記憶素子とコンタクトプラグとの間で短絡が発生しやすくなり、動作が不安定になりやすくなる。
【００１６】
そこでさらに検討を加えた結果、一例として、１対のワード線と、１対のビット線と、ビット線と平行に延びるソース線および裏打ち配線とを備え、さらに、以下の要件を備えた構成に想到した。ワード線とビット線とが立体交差し、かつワード線の長手方向およびビット線の長手方向に互いに隣接する４個の立体交差の位置のそれぞれに対応して４個の抵抗変化素子を配置する。さらに、４個の抵抗変化素子を頂点とする四角形の２本の仮想対角線の交点位置にコンタクトプラグを設けて、このコンタクトプラグにてソース線と裏打ち配線とを接続する構成に想到した。
【００１７】
かかる構成では、ソース線と裏打ち配線とを接続するコンタクトプラグが、隣接する４個の抵抗変化素子の各々に対して最も遠い位置に形成される。よって、コンタクトプラグと抵抗変化素子との間で短絡が発生する可能性が低減される。
【００１８】
以下、添付図面を参照しつつ、本開示の実施形態について説明する。
【００１９】
以下で説明する実施形態は、いずれも本開示の望ましい一具体例を示すものである。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、あくまで一例であり、本開示を限定するものではない。また、以下の実施形態における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素については、より望ましい形態を構成する任意の構成要素として説明される。また、図面において、同じ符号が付いたものは、説明を省略する場合がある。また、図面は理解しやすくするために、それぞれの構成要素を模式的に示したもので、形状及び寸法比等については正確な表示ではない場合がある。また、製造方法においては、必要に応じて、各工程の順序等を変更でき、かつ、他の公知の工程を追加できる。
【００２０】
（第１実施形態）
第１実施形態にかかる不揮発性記憶装置は、基板の主面と平行な第１平面上に第１方向に延びる１対の第１配線と、前記基板の主面と平行かつ前記第１平面よりも前記基板から遠い第２平面上に前記第１方向と交差する第２方向に延びる１対の第２配線と、前記基板の主面と平行かつ前記第２平面よりも前記基板から遠い第４平面上に前記第２方向に延びかつ前記基板の厚み方向から見た平面視において、前記１対の第２配線と交互に配置された１対の第３配線と、前記基板の主面と平行かつ前記第４平面上に前記第２方向に延びる１対の第４配線と、前記第１配線と前記第３配線とがなす４個の立体交差点の各々に対応して設けられた４個の抵抗変化素子と、前記４個の抵抗変化素子の各々に接続された４個のトランジスタとを備え、前記４個のトランジスタの各々は、前記基板に形成され、第１主端子と第２主端子と制御端子とを備え、前記制御端子は、前記第１配線と接続または前記第１配線と一体に構成され、前記第１主端子と前記第２主端子とは前記制御端子の両側に配列され、前記４個のトランジスタのうち前記第２方向に２個ずつ並ぶように前記第１方向に２組を配置し、前記２組の各２個のトランジスタの第１主端子は、前記各２個のトランジスタで共有され、かつ平面視において前記１対の第１配線の間に設けられ、前記４個の抵抗変化素子の各々は、前記基板の主面と平行かつ前記第２平面よりも前記基板から遠くかつ前記第４平面よりも前記基板から近い第３平面上に配置されて前記１対の第３配線と接続され、かつ前記４個の抵抗変化素子の各々に対応して配置された前記４個のトランジスタの各々の第２主端子と電気的に接続され、前記１対の第２配線の各々は、前記第１方向に隣り合って配置された２個の前記第１主端子の一方と電気的に接続され、平面視したときに前記４個の抵抗変化素子を頂点とする仮想四角形の２本の対角線の交点位置に第１コンタクトプラグを配置し、前記１対の第２配線の一方と、前記１対の第４配線のうち前記平面視したときに前記１対の第２配線の一方と重なるように配置された前記１対の第４配線の一方とが前記第１コンタクトプラグにより接続され、前記平面視したときに、前記１対の第２配線の間に配置される一方の前記第３配線に対して、前記第１コンタクトプラグの位置と線対称となる位置に第２コンタクトプラグを配置し、前記１対の第２配線の他方と前記１対の第４配線の他方とが前記第２コンタクトプラグにより接続されている。抵抗変化素子は、下部電極と、上部電極と、下部電極と上部電極との間に介在する抵抗変化層とを備えて構成してもよい。
【００２１】
かかる構成では、不揮発性記憶装置において、第２配線及び第３配線を平行に配置することで、選択された記憶素子への書き込み時の消費電力を低減し、動作を高速化しながら、メモリセルの大きさを縮小することができる。また、配線遅延を低減して動作を安定化できる。
【００２２】
上記第１実施形態の不揮発性記憶装置において、抵抗変化素子の各々は、少なくとも抵抗変化層の側面を覆う側壁絶縁層を備えてもよい。
【００２３】
かかる構成では、コンタクトプラグ等と抵抗変化層との短絡が発生する可能性を低減できる。
【００２４】
上記第１実施形態の不揮発性記憶装置において、基板の厚み方向から見た平面視において、第２配線の幅と第４配線の幅とは、いずれも、第１方向における抵抗変化素子の幅よりも小さくてもよい。
【００２５】
かかる構成では、第２配線の幅及び第４配線の幅を小さくすることで、メモリセルの面積をさらに低減できる。
【００２６】
上記第１実施形態の不揮発性記憶装置において、第２主端子の上端面から基板の厚み方向に第２平面まで延びて形成された第３コンタクトプラグと、第３コンタクトプラグの上端面から基板の厚み方向に延び、下部電極と接続された第４コンタクトプラグと、を備え、第３コンタクトプラグと第４コンタクトプラグとにより、第２主端子が下部電極と電気的に接続されていてもよい。また、上記第１実施形態の不揮発性記憶装置において、第２主端子の上端面から基板の厚み方向に第２平面まで延びて形成された第３コンタクトプラグと、第３コンタクトプラグの上端面から、基板の厚み方向に延びて形成された接続電極層と、接続電極層の上端面から基板の厚み方向に延びて下部電極と接続された第４コンタクトプラグと、を備え、第３コンタクトプラグと接続電極層と第４コンタクトプラグとにより、第２主端子が下部電極と電気的に接続されていてもよい。
【００２７】
かかる構成では、第２コンタクトプラグと第３コンタクトプラグとの間に接続配線層が形成されない。したがって、第３コンタクトプラグと第２配線との距離を小さくできる。よって、メモリセルの大きさをさらに低減できる。また、コンタクト部分の接触抵抗を低減できる。
【００２８】
［装置構成］
図１Ａは、第１実施形態にかかる不揮発性記憶装置の概略構成の一例を示す平面図である。図１Ｂ乃至図１Ｆは、第１実施形態にかかる不揮発性記憶装置の概略構成の一例を示す断面図である。図１Ｂは、図１ＡにおけるＩＢ−ＩＢ線の断面を矢印方向に見た断面図である。図１Ｃは、図１ＡにおけるＩＣ−ＩＣ線の断面を矢印方向に見た断面図である。図１Ｄは、図１ＡにおけるＩＤ−ＩＤ線の断面を矢印方向に見た断面図である。図Ｅは、図１ＡにおけるＩＥ−ＩＥ線の断面を矢印方向に見た断面図である。図１Ｆは、図１ＡにおけるＩＦ−ＩＦ線の断面を矢印方向に見た断面図である。以下、図１Ａ乃至図１Ｆ（以下、「図１」）を参照しつつ、第１実施形態の不揮発性記憶装置１について説明する。
【００２９】
図１Ａ乃至図１Ｆに示すように、不揮発性記憶装置１は、基板１０と、１対の第１配線１１と、第２配線１２と、１対の第３配線１３と、第４配線１４と、４個のメモリセル１５と、を備えている。メモリセル１５は、トランジスタ１６と抵抗変化素子１７とを備える。トランジスタ１６は、第１主端子１９と第２主端子２０と制御端子１８（図１Ｂの例では第１配線１１と同一部材）とを備えている。抵抗変化素子１７は、下部電極２１と上部電極２２と抵抗変化層２３とを備えている。
【００３０】
基板１０は、例えば、シリコン基板で構成される。
【００３１】
第１配線１１は、基板１０の主面と平行な第１平面ＰＬ１上に第１方向に延びる。第１配線１１は、例えば、ポリシリコン、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、これらの窒化物、これらの酸化物、及びこれらの材料からなる膜の積層構造、にて構成される。第１配線１１の配線幅は例えば１６〜１００［ｎｍ］である。図１では、第１配線１１はトランジスタ１６の制御端子１８と一体に構成されている。第１配線１１と制御端子１８とを別箇に形成し、両者を接続してもよい。図１Ａでは、第１方向は第１配線１１の長手方向である。
【００３２】
第２配線１２は、基板１０の主面と平行かつ第１平面ＰＬ１よりも基板１０から遠い第２平面ＰＬ２上に第１方向と交差する第２方向に延びる。図１Ａでは、第２方向は第２配線１２の長手方向である。
【００３３】
第２配線１２（トランジスタ配線）は、例えば、層間絶縁層３０内に形成される。第２配線１２は、層間絶縁層３０と接する密着層と、密着層の内側に形成される充填層とで構成される。密着層は、例えば、タンタル（Ｔａ）、タンタル窒化物（ＴａＮ）、チタン（Ｔｉ）、チタン窒化物（ＴｉＮ）、ルテニウム（Ｒｕ）で構成される。充填層は、例えば、銅（Ｃｕ)を主成分とした材料で構成される。図１Ｂでは、第２配線１２には、基板１０の厚み方向から見て第３配線１３と重なり合う突出部１２Ａを備えている。第２配線１２の配線幅は、例えば２０〜１２０［ｎｍ］である。第２配線１２の配線幅は、基板１０の厚み方向から見た平面視において、抵抗変化素子１７の直径よりも小さくてもよい。第２配線１２において、分離幅（ｗｉｄｔｈ  ｏｆ  ｔｈｅ  ｉｓｏｌａｔｉｏｎ：同一マスクで形成される隣接部材との距離）は２０〜１２０［ｎｍ］である。
【００３４】
第３配線１３は、基板１０の主面と平行かつ第２平面ＰＬ２よりも基板から遠い第４平面ＰＬ４上に第２方向に延びる。第３配線１３は、基板１０の厚み方向から見た平面視において、隣接する第２配線１２の間に位置するように配置する。第２配線１２と第３配線１３とは、互いに平行に延びる。
【００３５】
第３配線１３は、例えば、層間絶縁層３０内に形成される。第３配線１３は、層間絶縁層３０と接する密着層と、密着層の内側に形成される充填層とで構成される。密着層と充填層の材料は、例えば第２配線１２と同様とすることができる。第３配線１３の配線幅は、例えば２０〜１２０［ｎｍ］である。第３配線１３において、分離幅は２０〜１２０［ｎｍ］である。
【００３６】
第４配線１４は、基板１０の主面と平行かつ第４平面ＰＬ４上に第２方向に延び、かつ基板１０の厚み方向から見た平面視において第２配線１２と重なり合うように配置される。なお、第４配線１４は、上記平面視において第２配線１２の全部と重なり合っていてもよいし、第２配線１２の一部と重なり合っていてもよい。第４配線１４の配線幅は、第２配線１２の配線幅と同じであってもよいし、異なっていてもよい。
【００３７】
第４配線１４は、例えば、層間絶縁層３０内に形成される。第４配線１４は、層間絶縁層３０と接する密着層と、密着層の内側に形成される充填層とで構成される。密着層と充填層の材料は、例えば第２配線１２と同様とすることができる。第４配線１４の配線幅は、例えば２０〜１２０［ｎｍ］である。第４配線１４の配線幅は、基板１０の厚み方向から見た平面視において、抵抗変化素子の直径よりも小さくてもよい。第４配線１４において、最小分離幅は２０〜１２０［ｎｍ］である。
【００３８】
層間絶縁層３０の上端面と第３配線１３と第４配線１４とを覆うように、パッシベーション膜が形成されてもよい。パッシベーション膜は、例えば、シリコン窒化膜で構成される。
【００３９】
メモリセル１５は、第１配線１１と第３配線１３と立体交差する位置で、かつ前記第１方向および前記第２方向に互いに隣接する４個の前記立体交差する位置のそれぞれに対応して設けられる。メモリセル１５のそれぞれは、１個のトランジスタ１６と１個の抵抗変化素子１７とを備える。なお、図１Ａに示すメモリセル１５の範囲は一例であり、どの範囲の面積をメモリセル面積とするかは、適宜設定される。
【００４０】
トランジスタ１６は、基板１０上に形成される。例えば、トランジスタ１６は、基板１０上に設けられた活性領域１６Ａ上に形成される。図１では、トランジスタ１６はＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）である。図１Ａ、図１Ｂでは、１個の活性領域１６Ａにつき、２個のトランジスタ１６が形成されている。
【００４１】
第１主端子１９と第２主端子２０とは、トランジスタ１６のソース領域ないしドレイン領域である。ソース領域ないしドレイン領域は、例えば、トランジスタ１６がＮ型トランジスタである場合には、リン（Ｐ）、砒素（Ａｓ）、等のｎ型不純物を注入したシリコン基板で構成され、トランジスタ１６がＰ型トランジスタである場合には、ボロン（Ｂ）、インジウム（Ｉｎ）等のｐ型不純物を注入したシリコン基板で構成される。
【００４２】
第１主端子１９と第２主端子２０とは、一方がソース領域の場合に他方がドレイン領域となる。いずれがドレイン領域となり、いずれがソース領域となるかは、使用するトランジスタのタイプや回路構成により適宜選択される。
【００４３】
ソース領域及びドレイン領域の一部には、シリサイドが設けられていてもよい。シリサイドは、例えば、ニッケル（Ｎｉ）、白金（Ｐｔ）、及びコバルト（Ｃｏ）からなる群より選択される金属、及び同群から選択される金属の合金のいずれか一方と、シリコンと、からなる化合物から形成されてもよい。
【００４４】
制御端子１８は、第１配線１１と電気的に接続される。制御端子１８と第１配線１１とは個別に形成されていて、これらが接続されていてもよいし、第１配線１１と一体に構成されてもよい。図１では、制御端子１８は、第１配線１１と一体に構成されている。
【００４５】
制御端子１８には、例えば、ポリシリコン、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、これらの窒化物、酸化物、及びこれらの材料からなる膜の積層構造を用いることが出来る。第１実施形態における制御電極の幅は１６〜１００［ｎｍ］とすることができる。
【００４６】
制御端子１８と基板１０との間には、ゲート絶縁膜が形成されてもよい。ゲート絶縁膜は、例えば、シリコン酸化膜や、シリコン酸窒化膜である、また、金属酸化膜、例えば、ハフニウム（Ｈｆ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、アルミニウム（Ａｌ）等の酸化膜や、これら絶縁膜の積層構造を用いることができる。
【００４７】
制御端子１８の側壁部分には、側壁絶縁層が形成されてもよい。側壁絶縁層は、例えば、シリコン窒化膜（ＳｉＮ）、シリコン酸化膜（ＳｉＯ）、及びそれらを積層した膜で構成することができる。側壁絶縁層の厚みは、例えば１６〜１００［ｎｍ］である。
【００４８】
第１主端子１９と第２主端子２０とは制御端子１８の両側に配列される。
【００４９】
図１では、基板１０の厚み方向から見て、同一のトランジスタ１６に含まれる第１主端子１９と第２主端子２０とが第２方向と平行に配列するように、トランジスタ１６が形成されているが、同一のトランジスタ１６に含まれる第１主端子１９と第２主端子２０とが第２方向と直角に配列するように、トランジスタ１６が形成されていてもよい。あるいは、基板１０の厚み方向から見て、同一のトランジスタ１６に含まれる第１主端子１９と第２主端子２０とが第２方向と０度より大きく９０度より小さい角度で交差する方向に配列するように、トランジスタ１６が形成されていてもよい。
【００５０】
例えば、図１Ａ、図１Ｂにおいて、第１主端子１９を第２配線１２の直下に形成し、第２主端子２０を第３配線１３の直下に形成し、第１主端子１９と第２主端子２０との間に制御端子を配置すれば、トランジスタ１６は基板１０の厚み方向から見て第２方向に対して斜めに形成されることになる。かかる構成では、突出部１２Ａを形成せずに、第４コンタクトプラグ３５が第１主端子１９及び第２配線１２の両方と接するように構成することができる。すなわち、突出部１２Ａは必須ではない。
【００５１】
４個のトランジスタ１６のうち第２方向に並ぶ２個のトランジスタ１６の第１主端子１９は同一、すなわち共用されており、かつ、基板１０の厚み方向における平面視において、２本の第１配線１１の間に配置されている。すなわち、１個の第１主端子１９は、その第１主端子１９の両側に形成される２個のトランジスタ１６の各々の主端子として機能する。
【００５２】
第２配線１２は、２個の第１主端子１９のうちの少なくともいずれかと接続される。接続の方法は特に限定されない。図１では、第２配線１２は、その突出部１２Ａが、平面視において第１方向に隣接する２個の第１主端子１９のうちの一方のみと、第４コンタクトプラグ３５を介して接続されている。第２配線１２は、例えば２個の突出部１２Ａを備えることで、基板１０の厚み方向における平面視において第１方向に隣接する２個の第１主端子１９の両方と接続されていてもよい。
【００５３】
第４コンタクトプラグ３５は、第１主端子１９の上端面から第２平面ＰＬ２まで延び、かつ、第２配線１２と接続される。図１では、第４コンタクトプラグ３５は、第１主端子１９の上端面から突出部１２Ａの下面まで延びるように構成されている。すなわち、第４コンタクトプラグ３５は、突出部１２Ａの下面において、第２配線１２と接する。第４コンタクトプラグ３５は、第１主端子１９の上端面に形成されたシリサイドと接触していてもよい。第４コンタクトプラグ３５の直径は、例えば、２０〜１００［ｎｍ」である。図１では、第４コンタクトプラグ３５が層間絶縁層３０を貫通するように形成されている。第４コンタクトプラグ３５は、第１主端子１９と第２配線１２とを接続する。
【００５４】
抵抗変化素子１７は、基板１０の主面と平行かつ第２平面ＰＬ２よりも基板１０から遠くかつ第４平面ＰＬ４よりも基板１０から近い第３平面ＰＬ３上に配置される。抵抗変化素子１７をその厚み方向から見た形状は、円形、正方形に近い形状であってもよいし、長方形、楕円形であってもよい。抵抗変化素子１７の厚み方向から見たサイズ（例えば、正方形の場合には一辺の長さ、円形の場合には直径）は、例えば、４５〜３００［ｎｍ］である。
【００５５】
下部電極２１は、下部電極材料で構成される。下部電極材料の標準電極電位は、上部電極２２を構成する上部電極材料の標準電極電位よりも低くてもよい。下部電極２１の厚さは、例えば、５〜１００［ｎｍ］である。
【００５６】
下部電極材料としては、後述する抵抗変化層２３にタンタル酸化物を用いた場合には、例えば、タンタル窒化物（ＴａＮ）、チタン窒化物（ＴｉN）、タングステン（Ｗ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、チタン（Ｔｉ）、及び、アルミニウム（Ａｌ）等を用いることができる。
【００５７】
下部電極２１は、それぞれ対応するメモリセル１５が備えるトランジスタ１６の第２主端子２０と電気的に接続される。接続の方法は特に限定されない。図１では、下部電極２１は、第２コンタクトプラグ３１と接続配線層３２と第３コンタクトプラグ３３とを介して、第２主端子２０と接続されている。
【００５８】
第２コンタクトプラグ３１は、第２主端子２０の上端面から第２平面ＰＬ２まで延びる。第２コンタクトプラグ３１は、第２主端子２０の上端面に形成されたシリサイドと接触していてもよい。第２コンタクトプラグ３１の直径は、例えば、２０〜１００［ｎｍ」である。図１では、第２コンタクトプラグ３１が第２平面ＰＬ２より下側にある層間絶縁層３０を貫通するように形成されている。
【００５９】
接続配線層３２は、第２コンタクトプラグ３１の上端面に接するように形成される。接続配線層３２は、例えば、層間絶縁層３０内に形成される。接続配線層３２は、層間絶縁層３０と接する密着層と、密着層の内側に形成される充填層とで構成される。密着層と充填層の材料は、例えば第２配線１２と同様とすることができる。接続配線層３２の幅は、例えば２０〜１２０［ｎｍ］である。接続配線層３２において、分離幅は２０〜１２０［ｎｍ］である。
【００６０】
第３コンタクトプラグ３３は、接続配線層３２の上端面から延び、下部電極２１と接続される。第２コンタクトプラグ３１と接続配線層３２と第３コンタクトプラグ３３とにより、第２主端子２０が下部電極２１と接続されている。第３コンタクトプラグ３３の直径は、例えば、２０〜１００［ｎｍ」である。
【００６１】
上部電極２２は第３配線１３と接続されている。上部電極２２は、上部電極材料で構成される。上部電極材料の標準電極電位は、例えば、抵抗変化層２３を構成する金属酸化物に含まれる金属の標準電極電位、及び下部電極２１を構成する下部電極材料の標準電極電位よりも高くてもよい。
【００６２】
抵抗変化層２３を構成する金属酸化物としてタンタル酸化物を用いた場合、上部電極材料は、例えば、イリジウム（Ｉｒ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、金（Ａｕ）、銅（Ｃｕ）及び、銀（Ａｇ）等を用いることができる。
上部電極２２の厚さは、例えば、５〜１００［ｎｍ］である。
【００６３】
抵抗変化層２３は、下部電極２１と上部電極２２との間に介在される。抵抗変化層２３は、下部電極２１と上部電極２２との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する。抵抗変化層２３は、例えば、下部電極２１と上部電極２２との間に与えられる電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に遷移する層である。抵抗変化層２３は、所定の酸素含有率を有した単一の金属酸化物層にて形成してもよい。
【００６４】
抵抗変化層２３は、組成の異なる複数の金属酸化物層で構成されていてもよい。すなわち、下部電極２１に接続する第１の抵抗変化層と、上部電極２２に接続する第２の抵抗変化層の少なくとも２層を積層して構成してもよい。この場合、第１の抵抗変化層は、酸素不足型の第１の金属酸化物で構成され、第２の抵抗変化層は、第１の金属酸化物よりも酸素不足度が小さい第２の金属酸化物で構成される。抵抗変化素子の第２の抵抗変化層中には、電気パルスの印加に応じて酸素不足度が可逆的に変化する微小な局所領域が形成されている。局所領域は、酸素欠陥サイトから構成されるフィラメントを含むと考えられる。
【００６５】
「酸素不足度」とは、金属酸化物において、その化学量論的組成（複数の化学量論的組成が存在する場合は、そのなかで最も抵抗値が高い化学量論的組成）の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。化学量論的組成の金属酸化物は、他の組成の金属酸化物と比べて、より安定でありかつより高い抵抗値を有している。
【００６６】
例えば、金属がタンタル（Ｔａ）の場合、上述の定義による化学量論的組成の酸化物はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％であり、ＴａＯ１．５の酸素不足度は、酸素不足度＝（２．５−１．５）／２．５＝４０％となる。また、酸素過剰の金属酸化物は、酸素不足度が負の値となる。なお、本明細書中では、特に断りのない限り、酸素不足度は正の値、０、負の値も含むものとして説明する。
【００６７】
酸素不足度の小さい酸化物は化学量論的組成の酸化物により近いため抵抗値が高く、酸素不足度の大きい酸化物は酸化物を構成する金属により近いため抵抗値が低い。
【００６８】
「酸素含有率」とは、総原子数に占める酸素原子の比率である。例えば、Ｔａ２Ｏ５の酸素含有率は、総原子数に占める酸素原子の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。例えば、第１の金属酸化物層を構成する金属と、第２の金属酸化物層を構成する金属とが同種である場合、酸素含有率は酸素不足度と対応関係にある。すなわち、第２の金属酸化物の酸素含有率が第１の金属酸化物の酸素含有率よりも大きいとき、第２の金属酸化物の酸素不足度は第１の金属酸化物の酸素不足度より小さい。
【００６９】
抵抗変化層を構成する金属は、タンタル以外の金属を用いてもよい。抵抗変化層を構成する金属としては、遷移金属、またはアルミニウム（Ａｌ）を用いることができる。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）、ニッケル（Ｎｉ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。抵抗変化層２３の厚さは、例えば、５〜１００［ｎｍ］である。
【００７０】
抵抗変化素子は、ＲｅＲＡＭや、ＰＲＡＭ、ＦｅＲＡＭ、ＭＲＡＭ、ＣＢＲＡＭ等の不揮発性記憶素子として実施してもよい。
【００７１】
抵抗変化素子１７の側壁（下部電極２１の側壁と抵抗変化層２３の側壁と上部電極２２の側壁）の一部または全部には、側壁絶縁層が形成されていてもよい。側壁絶縁層は、例えば、シリコン窒化膜、及び炭素を含有するシリコン酸化膜（ＳｉＯＣ）等で構成してもよい。側壁絶縁層の厚みは、例えば５〜５０［ｎｍ］である。
【００７２】
図１Ｂにおいて、層間絶縁層３０は、例えば、厚さ５０〜１５００［ｎｍ］のシリコン酸化膜で構成される。
【００７３】
図１Ａ乃至図１Ｆでは、基板１０上に、基板１０の厚み方向から見てトランジスタ１６の外側に、素子分離領域３４（トレンチ分離）が形成されている。素子分離領域３４は、例えば、基板１０上に形成された溝内にシリコン酸化膜を埋め込むことで形成される。  
【００７４】
第２配線１２と第４配線１４とは、基板１０の厚み方向から見た平面視において、４個のメモリセル１５を構成する各々の４個の抵抗変化素子を頂点とする四角形の２本の仮想対角線の交点位置に形成された第１コンタクトプラグ２４により接続されている（図１Ｃ、図１Ｅ）。ここでいう交点位置とは、厳密な意味での交点位置ではなく、製造ばらつきの範囲内でずれた位置にあるものを含む。
【００７５】
第２配線１２と第４配線１４とは、第１コンタクトプラグ２４により接続されて、実質的に１本の太い配線として機能する。かかる構成により、第２配線１２と第４配線１４とがなす配線の配線抵抗が低減され、配線遅延を抑制できる。また、第２配線に並列に接続できる素子の数が多くなり、不揮発性記憶装置の面積を低減できる。
【００７６】
また、第１コンタクトプラグ２４は、基板１０の厚み方向から見た平面視において第１方向および第２方向に隣接する４個の抵抗変化素子がなす四角形の２本の仮想対角線の交点位置、すなわち４個の抵抗変化素子の各々に対して最も遠い位置に形成されている。第１コンタクトプラグ２４と抵抗変化素子１７との水平距離（図１ＦのＬ１）は、第１コンタクトプラグ２４を第１方向に並ぶ２個の抵抗変化素子１７の中間に置いた場合の水平距離（図１ＤのＬ２）よりも大きくなる。このため、コンタクトプラグと記憶素子との間で短絡が発生する可能性が低減される。よって、不揮発性記憶装置１の動作が安定化する。また、第３配線と第２配線（および第４配線）との水平距離を小さくできるため、メモリセル面積を縮小できる。
【００７７】
［変形例］
変形例の不揮発性記憶装置は、図１において接続配線層３２を省略し、第２コンタクトプラグ３１と第３コンタクトプラグ３３とで、第２主端子２０と下部電極２１とを接続するものである。
【００７８】
図２は、第１実施形態の変形例にかかる不揮発性記憶装置の概略構成の一例を示す断面図である。
【００７９】
図２に例示するように、変形例の不揮発性記憶素子において、第２コンタクトプラグ３１Ａは、第２主端子２０の上端面から第２平面ＰＬ２まで延びる。第３コンタクトプラグ３３Ａは、第２コンタクトプラグ３１Ａの上端面から延び、下部電極２１と接続される。そして、第２コンタクトプラグ３１Ａと第３コンタクトプラグ３３Ａとにより、第２主端子２０が下部電極２１と接続されている。
【００８０】
第２コンタクトプラグ３１Ａは、上端が接続配線層３２ではなく第３コンタクトプラグ３３Ａと接続されている点を除けば、第２コンタクトプラグ３１と同様の構成である。
【００８１】
第３コンタクトプラグ３３Ａは、下端が接続配線層３２ではなく第２コンタクトプラグ３１Ａと接続されている点を除けば、第３コンタクトプラグ３３と同様の構成である。
【００８２】
図２では、第２コンタクトプラグ３１Ａと第３コンタクトプラグ３３Ａが層間絶縁層３０を貫通している。第３コンタクトプラグ３３Ａは、第２コンタクトプラグ３１Ａの上端面の少なくとも一部を覆うように形成されてもよい。
【００８３】
第２平面ＰＬ２より下側の層間絶縁層３０が、第２平面ＰＬ２より上側の層間絶縁層３０と個別に形成される場合において、第２平面ＰＬ２より下側の層間絶縁層３０の上に第１エッチストッパ膜が形成される場合には、第３コンタクトプラグ３３Ａは第１エッチストッパ膜を貫通するように形成されてもよい。
【００８４】
第１配線１１の上端面を通る平面を第５平面として、第５平面より下側の層間絶縁層３０が、第５平面より上側の層間絶縁層３０と個別に形成される場合において、第５平面より下側の層間絶縁層３０の上に第２エッチストッパ膜が形成される場合には、第３コンタクトプラグ３３Ａは第２エッチストッパ膜を貫通するように形成されてもよい。
【００８５】
第２コンタクトプラグ３１Ａと、第３コンタクトプラグ３３Ａとは、層間絶縁層と接する密着層と、密着層の内側に形成される充填層とで構成されてもよい。密着層は、例えば、チタン（Ｔｉ）及びチタン窒化物（ＴｉＮ）等で構成される。充填層は、例えば、タングステン（Ｗ）を主成分とした材料で構成される。
【００８６】
以上の点を除き、変形例の不揮発性記憶装置は、第１実施形態の不揮発性記憶装置と同様の構成とすることができる。よって、図１Ａ乃至図１Ｆと図２とで共通する構成要素には同一の符号および名称を付して、詳細な説明を省略する。
【００８７】
＜１＞メモリセルサイズ
図１に例示した不揮発性記憶装置１を動作させるためには、接続配線層３２と第２配線１２とを分離して形成（絶縁）する必要がある。しかしながら、接続配線層３２と第２配線１２とは、リソグラフィー法により同一マスクでパターニングされるため、接続配線層３２と第２配線１２との分離幅を、リソグラフィー法で使用する光源の波長で決定される最小幅よりも大きく設定する必要がある。かかる最小幅よりも分離幅を小さくすると、接続配線層３２と第２配線１２とが接触し、動作不良が発生する可能性が高まるからである。
【００８８】
例えば、２０１０年度版の国際半導体技術ロードマップ（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｔｅｃｈｎｏｌｏｇｙ  Ｒｏａｄｍａｐ  ｆｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＩＴＲＳ）による半導体技術動向の予測によれば、２０１０年時点におけるハイパフォーマンスロジックデバイスにおいて、ゲート電極の最小寸法を２７［ｎｍ］とした場合、配線幅、及び分離幅を足した配線ピッチの最小値の予測値は９０［ｎｍ］とされている。よって、基板１０の厚み方向から見て、第２配線１２と接続配線層３２との間の最小分離幅ｄ２は、４５［ｎｍ］となる。この場合に、図１のメモリセルの構造ではどうなるかを考えてみる。図１のメモリセル１５においてける第１方向（図１Ａにおいて第１配線１１の長手方向）の幅は、配線幅が２つ分（第２配線１２及び接続配線層３２の配線幅）と、分離幅（第２配線１２と接続配線層３２との間の分離幅）が１つ分との合計で、１３５［ｎｍ］となる。
【００８９】
これに対し、変形例の構成では、図２に示すように、第２コンタクトプラグ３１Ａと第３コンタクトプラグ３３Ａとが直結されており、両者の間に接続配線層３２が存在しない。よって、第２配線１２と、第２コンタクトプラグ３１Ａ及び第３コンタクトプラグ３３Ａとが分離されればよいことになる。第２配線１２と、第２コンタクトプラグ３１Ａ及び第３コンタクトプラグ３３Ａは、同一マスクで形成されない。よって、最小分離幅ｄ１は、各々のマスク合わせ（ｍａｓｋ  ａｌｉｇｎｍｅｎｔ）の余裕度と、第２配線１２の寸法ばらつきと、第２コンタクトプラグ３１Ａ及び第３コンタクトプラグ３３Ａの寸法ばらつきとを合計した値よりも大きく設定すればよい。
【００９０】
上記ロードマップによれば、ゲート電極の最小寸法２７［ｎｍ］、配線ピッチの最小値９０［ｎｍ］であるハイパフォーマンスロジックデバイスにおいて、コンタクトプラグの最小直径は５１［ｎｍ］、異なるマスク間の合わせずれ（ｏｖｅｒｌａｙ）の最大値は１１［ｎｍ］とされている。異なるマスク間の寸法ばらつきは、配線については最小配線幅４５［ｎｍ］の１０％である４．５［ｎｍ］、コンタクトプラグについては最小直径５１［ｎｍ］の１０％である５．１［ｎｍ］と考えることができる。したがって、第２配線１２と第２コンタクトプラグ３１Ａ及び第３コンタクトプラグ３３Ａとの最小分離幅ｄ１は、
１１［ｎｍ］（異なるマスク間の合わせずれの最大値）＋２．２５［ｎｍ］（配線幅の寸法ばらつきの半値）＋２．５５［ｎｍ］（コンタクトプラグ直径の寸法ばらつきの半値）＝１５．８［ｎｍ］
となる。また、図１のメモリセル１５における第１方向（図１Ａの第１配線１１の長手方向）の幅は、
４５［ｎｍ］（第２配線１２の最小配線幅）＋５１［ｎｍ］（第２コンタクトプラグ３１Ａ及び第３コンタクトプラグ３３Ａの最小径）＋１５．８［ｎｍ］（第２配線１２と第２コンタクトプラグ３１Ａ及び第３コンタクトプラグ３３Ａとの最小分離幅）＝１１１．８［ｎｍ］
となる。これらの値は、図１における第２配線１２と接続配線層３２との間の分離幅４５［ｎｍ］及びメモリセルサイズ１３５［ｎｍ］よりも小さい。したがって、図２に示す構成例では、上記第１方向にメモリセルサイズを縮小することができる。
【００９１】
＜２＞寄生抵抗
変形例のように接続配線層を省略した場合のコンタクト抵抗を測定するために、第２主端子２０と、第２コンタクトプラグ３１Ａと、第３コンタクトプラグ３３Ａと、下部電極２１とからなる組を複数直列に接続したテストパターンを作製した。第２主端子２０については、奥行２００ｎｍ、幅１００ｎｍ、厚さ１０ｎｍとし、ニッケルとシリコンの化合物で構成した。第２主端子２０の奥行き方向の両端（手前と奥）の上面に、第２コンタクトプラグ３１Ａと第３コンタクトプラグ３３Ａとからなる積層体を接続した。具体的には、第２主端子２０の奥行き方向の両端（手前と奥）の上面には、第２コンタクトプラグ３１Ａの下面が接続される。第２コンタクトプラグ３１Ａは、直径４０ｎｍ、長さ１２０ｎｍとし、タングステンと窒化チタンとチタンとの積層膜で構成した。第３コンタクトプラグ３３Ａは、直径４０ｎｍ、長さ１２０ｎｍとし、タングステンと窒化チタンとチタンとの積層膜で構成した。下部電極２１は、奥行き２００ｎｍ、幅１００ｎｍ、厚さ５０ｎｍとし、窒化チタンで構成した。下部電極２１の奥行き方向の両端（手前と奥）の下面には、上記積層体が接続されている。具体的には、下部電極２１の奥行き方向の両端（手前と奥）の下面には、第３コンタクトプラグ３３Ａの上面が接続される。上述した構成にて、第２コンタクトプラグ３１Ａと第３コンタクトプラグ３３Ａとからなる上記積層体を、第２主端子２０と下部電極２１とを介して１００個直列に接続したテストパターンを作成した。すなわち、第２主端子（始点）、積層体、下部電極、積層体、第２主端子、積層体、・・・、積層体、第２主端子（終点）、と接続したテストパターンを作成した。このとき、始点となる第２主端子から終点となる第２主端子までの抵抗を測定し、これにより得られた抵抗をコンタクト抵抗とした。実施例のサンプル数は４８個（上記したテストパターンを４８個作成）である。
【００９２】
一方、接続配線層を設けた場合のコンタクト抵抗を測定するために、第２主端子２０と、第２コンタクトプラグ３１と、接続配線層３２と、第３コンタクトプラグ３３とからなる組を複数直列に接続したテストパターンを作製した。第２主端子２０の構造、材料については、上記した変形例におけるテストパターン時と同じである。第２主端子２０の奥行き方向の両端（手前と奥）の上面に、第２コンタクトプラグ３１と接続配線層３２と第３コンタクトプラグ３３とからなる積層体を接続した。具体的には、第２主端子２０の奥行き方向の両端（手前と奥）の上面には、第２コンタクトプラグ３１の下面が接続される。第２コンタクトプラグ３１、第３コンタクトプラグ３３の構造、材料については、上記した変形例におけるテストパターン時と同じである。接続配線層３２は、８０ｎｍ×８０ｎｍの正方形、厚さ１００ｎｍとし、銅、タンタル、及び窒化タンタルとの積層膜で構成した。下部電極２１の構造、材料については、上記した変形例におけるテストパターン時と同じである。下部電極２１の奥行き方向の両端（手前と奥）の下面には、上記積層体が接続されている。具体的には、下部電極２１の奥行き方向の両端（手前と奥）の下面には、第３コンタクトプラグ３３の上面が接続される。上述した構成にて、第２コンタクトプラグ３１と接続配線層３２と第３コンタクトプラグ３３とからなる上記積層体を、第２主端子２０と下部電極２１とを介して１００個直列に接続したテストパターンを作成した。このとき、始点となる第２主端子から終点となる第２主端子までの抵抗を測定し、これにより得られた抵抗をコンタクト抵抗とした。実施例のサンプル数は４８個（上記したテストパターンを４８個作成）である。
【００９３】
接続配線層を省略して上下のコンタクトプラグを直結した場合の抵抗値は、上下のコンタクトプラグの間に接続配線層を設けた場合の抵抗値に比べ、平均値で２０％程度低いことが判明した。
【００９４】
このように、変形例の構成では、接続配線層３２が形成されず、第２コンタクトプラグ３１Ａと第３コンタクトプラグ３３Ａとが直結されているため、接続配線層３２と第２コンタクトプラグ３１Ａ、及び接続配線層３２と第３コンタクトプラグ３３Ａとの間の接触抵抗が生じない。したがって、寄生抵抗を低減することもできる。
【００９５】
換言すれば、変形例の構成では、異種金属が接触するコンタクトプラグと接続配線層との接触面での抵抗上昇がなく、コンタクト抵抗を低減できる。したがって、抵抗変化素子１７の読み出し動作時及び書き込み動作時に、抵抗変化素子に印加される電圧及び電流のばらつきを減少させることが出来、より安定した抵抗変化動作が可能となる。
【００９６】
＜３＞他の変形例
第３コンタクトプラグ３３Ａの側面に絶縁層をさらに形成してもよい。絶縁層は、シリコン酸化物、シリコン窒化物、及び酸化炭化シリコン等を用いて構成することができる。絶縁層の厚さは、例えば、５［ｎｍ］程度である。
【００９７】
第３コンタクトプラグ３３Ａの側面に絶縁層が形成されることにより、マスク合わせ工程の合わせずれが大きくなった場合でも、第２配線１２と第３コンタクトプラグ３３Ａとの接触がより発生しにくくなる。よって、絶縁層が設けられない場合に比較して、最小分離幅（絶縁層及び第３コンタクトプラグ３３Ａが形成されるコンタクトホールと、第２配線１２と、の間の最小分離幅）をさらに小さくでき、メモリセルの大きさをさらに効果的に縮小することができる。
【００９８】
（第２実施形態）
第２実施形態の不揮発性記憶装置は、第１実施形態の不揮発性記憶装置において、第２配線は、基板の厚み方向から見た平面視において第１方向に隣接する２個の第１主端子のいずれか一方と接続され、平面視において第３配線と第４配線とが交互に繰り返し配列され、平面視において、第１主端子と接続された第２配線の上方に配置される第４配線が第２方向に２本配置され、２本の第４配線と、２本の第４配線に隣接しかつ平面視において第１主端子上に配置された２本の第３配線とからなる組が繰り返し配列され、それぞれの組に対応して、第１実施形態の不揮発性記憶装置が第２方向に複数個配列されている。
【００９９】
かかる構成では、配線を複数のメモリセルで共有することができる。したがって、メモリセルアレイを大容量化した場合のチップ面積を縮小できる。
【０１００】
図３は、第２実施形態の不揮発性記憶装置の概略構成の一例を示す平面図である。
【０１０１】
図３に示されるように、不揮発性記憶装置２において、第２配線１２は、基板の厚み方向から見た平面視において、第１方向に隣接する２個の第１主端子１９のうち、図３において上方にある一方と接続されている。なお、第２配線１２がいずれの第１主端子１９と接続されるかは特に限定されない。
【０１０２】
また、基板の厚み方向から見た平面視において、第３配線１３と第４配線１４とは交互に繰り返し配列されている。それぞれの第４配線１４の下方（基板側）には、第２配線１２が配置されている。
【０１０３】
前記平面視において、第１主端子１９と接続された第２配線１２の上方に配置される第４配線が第２方向に２本配置され、２本の第４配線１４と、２本の第４配線にに隣接しかつ前記平面視において第１主端子１９上に配置された２本の第３配線１３とからなる組に対応して、第１実施形態の不揮発性記憶装置が第２方向に複数個配列されている。
【０１０４】
かかる構成では、第１方向に配列する複数の不揮発性記憶装置１により第１配線１１が共有され、かつ、第２方向に配列する複数の不揮発性記憶装置１により第２配線１２と第３配線１３と第４配線１４とが共有される。よって、メモリセルアレイを大容量化した場合のチップ面積を縮小できる。
【０１０５】
図３中の不揮発性記憶装置１は、第１実施形態と同様の構成で実現できるので、詳細な説明を省略する。なお、第２実施形態においても、第１実施形態と同様の変形が可能である。
【０１０６】
（第３実施形態）
第３実施形態の不揮発性記憶装置は、第２配線は、基板の厚み方向から見た平面視において、第１方向に隣接する２個の第１主端子の両方と接続され、平面視において１対の第３配線と１対の第３配線の間に配置される１本の第４配線とからなる組が繰り返し配列されている。
【０１０７】
より詳細には、第３実施形態の不揮発性記憶装置は、基板の主面と平行な第１平面上に第１方向に延びる１対の第１配線と、前記基板の主面と平行かつ前記第１平面よりも前記基板から遠い第２平面上に前記第１方向と交差する第２方向に延びる第２配線と、前記基板の主面と平行かつ前記第２平面よりも前記基板から遠い第４平面上に前記第２方向に延びかつ前記基板の厚み方向から見た平面視において、間に前記第２配線が配置された１対の第３配線と、前記基板の主面と平行かつ前記第４平面上に前記第２方向に延びる第４配線と、前記第１配線と前記第３配線とがなす４個の立体交差点の各々に対応して設けられた４個の抵抗変化素子と、前記４個の抵抗変化素子の各々に接続された４個のトランジスタとを備え、前記４個のトランジスタの各々は、前記基板に形成され、第１主端子と第２主端子と制御端子とを備え、前記制御端子は、前記第１配線と接続または前記第１配線と一体に構成され、前記第１主端子と前記第２主端子とは前記制御端子の両側に配列され、前記４個のトランジスタのうち前記第２方向に２個ずつ並ぶように前記第１方向に２組を配置し、前記２組の各２個のトランジスタの第１主端子は、前記各２個のトランジスタで共有され、かつ、前記平面視において前記１対の第１配線の間に設けられ、前記４個の抵抗変化素子の各々は、前記基板の主面と平行かつ前記第２平面よりも前記基板から遠くかつ前記第４平面よりも前記基板から近い第３平面上に配置されて前記１対の第３配線と接続され、かつ前記４個の抵抗変化素子の各々に対応して配置された前記４個のトランジスタの各々の第２主端子と電気的に接続され、前記第２配線は、前記第１方向に隣り合って配置された２個の前記第１主端子の各々と電気的に接続され、前記平面視したときに前記４個の抵抗変化素子を頂点とする仮想四角形の２本の対角線の交点位置に第１コンタクトプラグを配置し、前記第２配線と前記第４配線とが前記第１ンタトプラグにより接続されている。
【０１０８】
かかる構成では、配線を複数のメモリセルで共有することができる。したがって、メモリセルアレイを大容量化した場合のチップ面積を縮小できる。また、第２配線が、第１方向に隣接する１対のメモリセルで共有されるため、メモリセルの第１方向の大きさがさらに縮小される。
【０１０９】
図４は、第３実施形態の不揮発性記憶装置の概略構成の一例を示す平面図である。
【０１１０】
図４に示されるように、不揮発性記憶装置３において、第２配線１２は、基板の厚み方向から見た平面視において、第１方向に隣接する２個の第１主端子１９の両方と接続されている。
【０１１１】
また、基板の厚み方向から見た平面視において、１対の第３配線１３と１対の第３配線１３の間に配置される１本の第４配線１４とがなす組が繰り返し配列されている。それぞれの第４配線１４の下方（基板側）には、第２配線１２が配置されている。
【０１１２】
かかる構成では、第１方向に配列する複数の不揮発性記憶装置１により第１配線１１が共有され、かつ、第２方向に配列する複数の不揮発性記憶装置１により第２配線１２と第３配線１３と第４配線１４とが共有される。よって、メモリセルアレイを大容量化した場合のチップ面積を縮小できる。
【０１１３】
さらに、第３実施形態では第１方向に隣接する１対のメモリセル１５で第２配線１２が共有されるため、メモリセル１５の第１方向の大きさが、第２実施形態に比べてさらに縮小される。
【０１１４】
図４中の不揮発性記憶装置１は、第１実施形態と同様の構成で実現できるので、詳細な説明を省略する。なお、第３実施形態においても、第１実施形態と同様の変形が可能である。
【０１１５】
以下に、上述した各実施形態の不揮発性記憶装置の具体的な実施例について、図面を用いて説明する。
【０１１６】
（第１実施例）
図５Ａは、第１実施例にかかる不揮発性記憶装置の概略構成の一例を示す平面図である。図５Ｂ、図５Ｃ、図５Ｄは、第１実施例にかかる不揮発性記憶装置の概略構成の一例を示す断面図である。図５Ｂは、図５ＡにおけるＶＢ−ＶＢ線の断面を矢印方向に見た断面図である。図５Ｃは、図５ＡにおけるＶＣ−ＶＣ線の断面を矢印方向に見た断面図である。図５Ｄは、図５ＡにおけるＶＤ−ＶＤ線の断面を矢印方向に見た断面図である。図５Ｅは、第１実施例にかかる不揮発性記憶装置の概略構成の一例を示す平面図である。以下、図５Ａ乃至図５Ｅを参照しつつ、第１実施例の不揮発性記憶装置１００について説明する。
【０１１７】
図５Ａ乃至図５Ｅに示すように、不揮発性記憶装置は、基板１０１と、トレンチ分離１０２と、ゲート絶縁膜およびゲート導電膜を備えた複数のゲート電極１０３と、ゲート電極１０３の側面に設けられたゲートサイドウォール１０４とを備える。さらに、二つのトランジスタで共通に使用されるドレイン領域１０５と、ソース領域１０６と、シリサイド１０７とを備える。さらに、第１層間絶縁層１０８の内部においてドレイン領域１０５の上に形成され、二つのトランジスタで共通に使用される第４コンタクトプラグ１０９と、ソース領域１０６の上に形成された、第２コンタクトプラグ１１０とを備える。さらに、第４コンタクトプラグ１０９と第２コンタクトプラグ１１０との上に形成された第１エッチストッパ膜１１１と、第１エッチストッパ膜１１１と第２層間絶縁層１１２との内部かつ第４コンタクトプラグ１０９上に形成された第１トランジスタ配線１１３とを備える。さらに、第１エッチストッパ膜１１１と第２層間絶縁層１１２との内部かつ第２コンタクトプラグ１１０上に形成された第１素子配線１１４を備える。さらに、第２エッチストッパ膜１１５と第３層間絶縁層１１６との内部かつ第１素子配線１１４の上面の一部と接触する第３コンタクトプラグ１１７を備える。さらに、第３コンタクトプラグ１１７の上部の一部と接した抵抗変化素子１１８を備える。抵抗変化素子１１８は、第１電極１１８ａと、抵抗変化層１１８ｂと、第２電極１１８ｃとを備えている。さらに、各々の抵抗変化素子１１８の間及び抵抗変化素子１１８の上部には、第４層間絶縁層１１９が形成されており、この第４層間絶縁層１１９の内部には第２素子配線１２０が形成されている。さらに、第３層間絶縁層１１６と第４層間絶縁層１１９内には、第１トランジスタ配線１１３と接続された第１コンタクトプラグ１２１が形成されている。さらに、第４層間絶縁層１１９内には、第１コンタクトプラグ１２１と接続された第２トランジスタ配線１２２と、第２素子配線１２０とが形成されている。さらに、第２トランジスタ配線１２２上にはパッシベーション膜１２３が形成されている。
【０１１８】
より詳細には、基板１０１は、本実施例では、シリコン基板である。トレンチ分離は、例えば、シリコン酸化膜が埋め込まれ、基板１０１上に形成された溝内に埋め込まれる。
【０１１９】
ゲート絶縁膜は、例えば、シリコン酸化膜や、シリコン酸窒化膜、さらには金属酸化膜、例えば、ハフニウム（Ｈｆ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、アルミニウム（Ａｌ）等の酸化膜、及びこれら絶縁膜の積層構造が用いられる。
【０１２０】
ゲート導電膜には、例えば、ポリシリコン、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、これらの窒化物もしくは酸化物、及びこれら膜の積層構造を用いることができる。本実施例におけるゲート電極１０３の幅は１６［ｎｍ］〜１００［ｎｍ］である。
【０１２１】
ゲートサイドウォール１０４には、シリコン窒化膜（ＳｉＮ）か、シリコン酸化膜（ＳｉＯ）、及びその積層膜が用いられる。本実施例では、ゲートサイドウォール１０４の幅は、１６［ｎｍ］〜１００［ｎｍ］である。
【０１２２】
トランジスタがＮ型の場合、ドレイン領域１０５とソース領域１０６とには、例えば、リン（Ｐ）、砒素（Ａｓ）、等のｎ型不純物が注入される。トランジスタがＰ型の場合、ドレイン領域１０５とソース領域１０６とには、例えば、ボロン（Ｂ）、インジウム（Ｉｎ）等のｐ型不純物が注入される。
【０１２３】
シリサイド１０７は、ドレイン領域１０５、ソース領域１０６の一部に形成され、例えば、シリコンと、ニッケル（Ｎｉ）、白金（Ｐｔ）、コバルト（Ｃｏ）、及びこれら金属の合金からなる化合物から形成される。
【０１２４】
第１層間絶縁層１０８は、基板１０１、トレンチ分離１０２、ゲート電極１０３、ドレイン領域１０５、および、ソース領域１０６を覆っている。本実施例では、第１層間絶縁層１０８は、厚さ３００〜５００［ｎｍ］のシリコン酸化膜で構成される。
【０１２５】
第４コンタクトプラグ１０９と第２コンタクトプラグ１１０とは、第１層間絶縁層１０８の一部と接するコンタクト密着層と、コンタクト密着層の内側に形成されるコンタクトメタルとからなり、本実施例では、コンタクト密着層はチタン（Ｔｉ）及びチタン窒化物（ＴｉＮ）で構成され、コンタクトメタルはタングステン（Ｗ）を主成分とした材料で構成されている。第４コンタクトプラグ１０９は、シリサイド１０７を介してドレイン領域１０５と接続されている。第２コンタクトプラグ１１０は、シリサイド１０７を介してソース領域１０６と接続されている。第４コンタクトプラグ１０９および第２コンタクトプラグ１１０の直径は、２０〜１００［ｎｍ］である。
【０１２６】
第２層間絶縁層１１２は、本実施例では、厚さ５０［ｎｍ］〜３００［ｎｍ］のシリコン酸化膜で形成されている。
【０１２７】
第１トランジスタ配線１１３及び第１素子配線１１４は、第２層間絶縁層１１２内に形成され、第２層間絶縁層１１２と接する配線密着層と配線密着層の内側に形成される配線メタルからなる。配線密着層は、例えば、タンタル（Ｔａ）、タンタル窒化物（ＴａＮ）、チタン（Ｔｉ）、チタン窒化物（ＴｉＮ）、ルテニウム（Ｒｕ）からなる。配線メタルは銅（Ｃｕ)を主成分とした材料で構成されている。第１トランジスタ配線１１３は、第４コンタクトプラグ１０９と物理的に接続されている。また、第１トランジスタ配線１１３の配線幅は、２０から１２０［ｎｍ］、分離幅は２０から１２０［ｎｍ］である。
【０１２８】
第３層間絶縁層１１６は、本実施例では、厚さ５０［ｎｍ］〜１５０［ｎｍ］のシリコン酸化膜で形成されている。
【０１２９】
第３コンタクトプラグ１１７は、第１コンタクトプラグおよび第２コンタクトプラグと同様に、コンタクト密着層とコンタクトメタルとからなり、その構成材料も第１コンタクトプラグおよび第２コンタクトプラグと同様である。第３コンタクトプラグ１１７は、第３層間絶縁層１１６と第２エッチストッパ膜１１５とを貫通している。第３コンタクトプラグ１１７は、第１素子配線１１４の一部を覆っている。第３コンタクトプラグ１１７の直径は、２０［ｎｍ］〜１００［ｎｍ］である。
【０１３０】
抵抗変化素子１１８を構成する第１電極１１８ａは、後述する第２電極１１８ｃを構成する第２電極材料より、標準電極電位が低い第１電極材料で構成されている。本実施例では、第１電極１１８ａの厚さは５〜１００［ｎｍ］である。第１電極材料は、例えば、後述する抵抗変化層１１８ｂにタンタル酸化物を用いた場合、例えば、タンタル窒化物（ＴａＮ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、チタン（Ｔｉ）、及び、アルミニウム（Ａｌ）等を用いることができる。
【０１３１】
抵抗変化素子１１８を構成する抵抗変化層１１８ｂは、第１電極１１８ａの上に形成される。
【０１３２】
抵抗変化層１１８ｂは、本実施例では、遷移金属酸化物で構成され、膜厚が５〜１００［ｎｍ］である。遷移金属酸化物は、タンタル酸化物、ハフニウム酸化物、ジルコニウム酸化物からなる群から選ばれた少なくとも一つの遷移金属酸化物が好適である。
第２電極１１８ｃは、本実施例では、膜厚が５〜１００［ｎｍ］である。
【０１３３】
抵抗変化素子１１８のサイズ（一辺の大きさ）は、４５〜３００［ｎｍ］である。なお、抵抗変化素子１１８の形状は、円形、正方形に近い形状に限らず、長方形、楕円形となってもよい。
【０１３４】
第４層間絶縁層１１９は、抵抗変化素子１１８を覆っており、本実施例では、厚さ２００〜５００［ｎｍ］のシリコン酸化膜で構成されている。
【０１３５】
第２素子配線１２０は、第４層間絶縁層１１９に形成されて抵抗変化素子１１８と接続される。第２トランジスタ配線１２２は、第４層間絶縁層１１９に形成される。第２素子配線１２０と第２トランジスタ配線１２２とは、第１トランジスタ配線１１３および第１素子配線１１４と同様、配線密着層および配線メタルからなり、これらの構成材料も第１配線と同様である。第２素子配線１２０は、抵抗変化素子１１８の第２電極１１８ｃと接続されている。また、図５で示されるように、第２トランジスタ配線１２２は、第１コンタクトプラグ１２１を介して、第１トランジスタ配線１１３と接続されている。第２素子配線１２０及び第２トランジスタ配線１２２の線幅は２０〜１２０［ｎｍ］であり、分離幅は２０から１２０［ｎｍ］である。
【０１３６】
第１コンタクトプラグ１２１は、コンタクト密着層と、コンタクト密着層の内側に形成されるコンタクトメタルとからなる。コンタクト密着層は、第１トランジスタ配線１１３と第１素子配線１１４と第２素子配線１２０と第２トランジスタ配線１２２とが備える配線密着層と同様の材料で構成される。コンタクトメタルは、第１トランジスタ配線１１３と第１素子配線１１４と第２素子配線１２０と第２トランジスタ配線１２２とが備える配線メタルと同様の材料で構成される。第１コンタクトプラグ１２１の直径は、２０〜１００［ｎｍ］である。
【０１３７】
パッシベーション膜１２３は、例えば、シリコン窒化膜を用いて、第２素子配線１２０と第２トランジスタ配線１２２とを覆うように形成されている。
【０１３８】
ここで、図５Ｂに示すように、第１トランジスタ配線１１３と、第２トランジスタ配線１２２とは、第１コンタクトプラグ１２１を介して接続されているため、配線を実質的に広げたのと同じ効果が得られる。その結果、第１トランジスタ配線１１３と第２トランジスタ配線１２２との合成抵抗は、第１トランジスタ配線１１３を単独で使用する場合や、第２トランジスタ配線１２２を単独で使用する場合と比較して小さくなる。したがって、抵抗変化素子１１８の読み出し動作時及び書き込み動作時に抵抗変化素子に印加される電圧及び電流のばらつきが減少し、より安定した抵抗変化動作が可能となる。
【０１３９】
図５Ａに示すように、第１コンタクトプラグ１２１は、基板の厚み方向から見た平面視において、第１コンタクトプラグ１２１と隣接する４個の抵抗変化素子１１８Ａ、１１８Ｂ、１１８Ｃ、１１８Ｄを頂点とする四角形を仮想的に考えると、この四角形の２本の対角線の交点（中央）に位置する。この中央とは厳密な中央を意味するものでなく、製造ばらつきの範囲内でずれた位置にあるものを含む略中央を意味する。かかる構成によると、製造上のばらつきで第１コンタクトプラグ１２１が抵抗変化素子１１８Ａ、１１８Ｂ、１１８Ｃ、１１８Ｄの位置に対してずれて形成された場合も、第１コンタクトプラグ１２１が上述した４個の抵抗変化素子１１８Ａ、１１８Ｂ、１１８Ｃ、１１８Ｄと接触しにくくなる。よって、回路上の動作不良が発生しにくくなり、より安定した抵抗変化動作が可能になる。
【０１４０】
第１実施例において、メモイリアレイ化した不揮発性記憶装置１００の一構成例を示す平面図を図５Ｅに示す。図５Ｅにおいて点線で囲った領域が、不揮発性記憶装置１００のメモリセル（１単位）に対応している。
【０１４１】
図５Ｅに示すように、トランジスタのゲート電極１０３は複数のメモリセルに共通して形成されている。また、ドレイン領域１０５は隣接するメモリセルと共用され、ソース領域１０６はメモリセル毎に独立して形成されている。
【０１４２】
ドレイン領域１０５上に形成される第４コンタクトプラグ１０９は、隣接したメモリセルと共用される。ソース領域１０６上に形成される第２コンタクトプラグ１１０は、メモリセル毎に独立して形成されている。
【０１４３】
第１トランジスタ配線１１３は、複数のメモリセルに共通して形成され、複数の第４コンタクトプラグ１０９と接続される。
【０１４４】
第３コンタクトプラグ１１７は、第１素子配線１１４と接続され、メモリセル毎に独立して形成されている。
【０１４５】
第１電極１１８ａと抵抗変化層１１８ｂと第２電極１１８ｃとで構成される抵抗変化素子１１８は、第３コンタクトプラグ１１７と接続され、メモリセル毎に独立して形成されている。
【０１４６】
第２素子配線１２０は、複数のメモリセルに共通して形成され、複数の抵抗変化素子１１８と接続される。
【０１４７】
本メモリアレイの特徴は、ドレイン領域１０５と第４コンタクトプラグ１０９が隣接するメモリセル同士で共有されている点、および、第１トランジスタ配線１１３と第２素子配線１２０と第２トランジスタ配線１２２とが、図５Ｅにおいて横方向に並ぶ複数のメモリセルで共有されている点である。共有される分だけメモリセルの面積を小さくすることができ、メモリセルの縮小に有利である。
【０１４８】
［製造方法］
次に、第１実施例に係る不揮発性記憶装置の製造方法について説明する。
【０１４９】
ここで、図６Ａ〜図６Ｈは、図５に示した不揮発性記憶装置の製造方法を示す模式的な工程断面図である。いずれも、図５Ｂに対応する断面を示す。
【０１５０】
先ず、図６Ａに示すように、基板１０１上に、トレンチ分離１０２と、ゲート電極１０３と、ゲートサイドウォール１０４と、ドレイン領域１０５（図５Ｄ参照）と、ソース領域１０６と、シリサイド１０７と、第１層間絶縁層１０８と、第４コンタクトプラグ１０９（図５Ｄ参照）と、第２コンタクトプラグ１１０と、第１エッチストッパ膜１１１と、第２層間絶縁層１１２とを形成する。次に、第１トランジスタ配線１１３と、第１素子配線１１４と、を形成する。
【０１５１】
具体的には、第１トランジスタ配線１１３および第１素子配線１１４は、所望のマスクとドライエッチングとを用いて、第２層間絶縁層１１２及び第１エッチストッパ膜１１１の一部に所望の形状の溝を設ける。その後、厚さ５［ｎｍ］のタンタル窒化膜と、厚さ５［ｎｍ］のタンタル膜とを、ＡＬＤ（Atomic Layer Deposition）法により堆積して、配線密着層を形成する。その後、配線密着層上に、電界めっき法にて厚さ３００［ｎｍ］の銅（Ｃｕ）を堆積して、配線メタルとする。その後、化学機械研磨（ＣＭＰ）を用いて、第２層間絶縁層１１２の上面に堆積された配線密着層、及び配線メタルを研磨で除去し、第１トランジスタ配線１１３と第１素子配線１１４とを形成する。
【０１５２】
第１トランジスタ配線１１３および第１素子配線１１４は、その幅は例えば４５［ｎｍ］であり、厚さは８０［ｎｍ］である。
【０１５３】
続いて、第１トランジスタ配線１１３及び第１素子配線１１４を覆うように、厚さ２０［ｎｍ］の酸化炭化シリコン(ＳｉＣＯ)からなる第２エッチストッパ膜１１５と、酸化シリコンを主成分とする第３層間絶縁層１１６を５０［ｎｍ］堆積する。
【０１５４】
続いて、リソグラフィー法及びドライエッチング法を用いて、第３層間絶縁層１１６と第２エッチストッパ膜１１５とを貫通し、第１素子配線１１４の上面の一部が露出するように、第３コンタクトホール１１７ａを形成する。第３コンタクトホール１１７ａの直径は４０［ｎｍ］である。
【０１５５】
続いて、図６Ｂに示すように、第３コンタクトホール１１７ａに、厚さ５［ｎｍ］のチタン窒化膜（ＴｉＮ）と厚さ５［ｎｍ］のチタン膜とからなるコンタクト密着層をＡＬＤ法により堆積した後、同じくＡＬＤ法にてコンタクトメタルとなるタングステンを３００［ｎｍ］堆積する。その後、化学機械研磨（ＣＭＰ）を用いて、第３層間絶縁層１１６の上面に堆積されたコンタクト密着層、及びコンタクトメタルを研磨で除去し、第３コンタクトプラグ１１７を形成する。
【０１５６】
続いて、図６Ｃに示すように、第３コンタクトプラグ１１７の少なくとも一部を覆うように、第１電極層１１８ａ’と、抵抗変化材料層１１８ｂ’と、第２電極層１１８ｃ’とを堆積する。
【０１５７】
具体的には、先ず、第１電極層１１８ａ’として、スパッタ法により、例えば、厚さ５〜２０［ｎｍ］のタンタル窒化物（ＴａＮ）を堆積する。尚、スパッタ法以外に、ＣＶＤ法（ＣｈｅｍｉｃａｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）やＡＬＤ法を用いても良い。
【０１５８】
続いて、タンタルをターゲットとして用い、酸素を含む雰囲気中でスパッタリングする反応性スパッタ法により、厚さ１０〜５０［ｎｍ］の抵抗変化材料層１１８ｂ’を形成する。
【０１５９】
続いて、抵抗変化材料層１１８ｂ’の上に、第２電極層１１８ｃ’を形成する。具体的には、厚さ１０〜６０［ｎｍ］のイリジウムを、スパッタ法で、抵抗変化材料層１１８ｂ’の表面上に形成する。
【０１６０】
続いて、図６Ｄに示すように、所望のマスクを用いて、第１電極層１１８ａ’と、抵抗変化材料層１１８ｂ’と、第２電極層１１８ｃ’とをドライエッチングしてパターニングする。これにより、第１電極層１１８ａ、抵抗変化層１１８ｂおよび第２電極層１１８ｃからなる抵抗変化素子１１８が形成される。
【０１６１】
続いて、図６Ｅに示すように、厚さ５００［ｎｍ］の、酸化シリコンを主成分とする第４層間絶縁層１１９を堆積した後、第４層間絶縁層１１９の上面をＣＭＰ法で平坦化する。
【０１６２】
続いて、図６Ｆに示すように、第４層間絶縁層１１９上に、所望のマスクを配置してドライエッチングすることで、第１トランジスタ配線１１３を露出するように第１コンタクトホール１２１ａを設ける。その後、別のマスクを用いてドライエッチングすることで、抵抗変化素子１１８の第２電極１１８ｃを露出するように第３トレンチ１２０ａを形成すると共に、第１コンタクトホール１２１ａと重なるように第４トレンチ１２２ａを所望の形状に加工する。
【０１６３】
続いて、図６Ｇに示すように、厚さ５［ｎｍ］のタンタル窒化膜と、厚さ５［ｎｍ］のタンタル膜とからなる配線密着層を、ＡＬＤ（Atomic Layer Deposition）法により堆積する。その後、電界めっき法にて厚さ３００［ｎｍ］の銅（Ｃｕ）からなる配線メタルを堆積する。その後、化学機械研磨（ＣＭＰ）を用いて、第４層間絶縁層１１９の上面に堆積された配線密着層及び配線メタルを除去し、第２素子配線１２０と、第１コンタクトプラグ１２１と、第２トランジスタ配線１２２とを形成する。
【０１６４】
第２素子配線１２０及び第２トランジスタ配線１２２の幅は、例えば４５［ｎｍ］、厚さは８０［ｎｍ］である。また、第１コンタクトプラグ１２１の直径は、例えば４０［nm］である。
【０１６５】
続いて、図６Ｈに示すように、第４層間絶縁層１１９と、第２素子配線１２０と、第２トランジスタ配線１２２との上に、例えば厚さ３００［nm］のシリコン窒化膜からなるパッシベーション膜１２３を堆積する。
【０１６６】
尚、第１実施例において、不揮発性記憶素子の製造方法としては、それぞれの層を積層させたあとでパターニングして形成する方法を説明したが、これに限るものではない。不揮発性記憶素子は、例えば、層間絶縁層に形成されたスルーホールの内部に各層が順次に形成されてもよい。また、複数の層の一部がスルーホールの外部に形成され、他の一部がスルーホールの内部に形成されてもよい。
【０１６７】
また、第１実施例では、抵抗変化層１１８ｂが単層である場合について説明したが、濃度および組成等の異なる複数の層からなる積層構造としてもよい。
【０１６８】
さらに、第１電極１１８ａと抵抗変化層１１８ｂとの間に、抵抗変化層１１８ｂを構成する遷移金属酸化物とは酸素含有率の異なる遷移金属酸化物で構成される抵抗変化層が形成されていてもよい。本実施例の不揮発性記憶素子は、ＲｅＲＡＭ等の不揮発性記憶素子として実施してもよい。
【０１６９】
第１実施例においても、第１実施形態および第２実施形態で述べたものと同様の変形が可能である。
【０１７０】
（第２実施例）
図７は、第２実施例にかかる不揮発性記憶装置の概略構成の一例を示す断面図である。図７は、第１実施例の図５Ｂに対応する断面図を示す。以下、図７を参照しつつ、第２実施例の不揮発性記憶装置２００について説明する。
【０１７１】
第２実施例の不揮発性記憶装置が、第１実施例の不揮発性記憶装置と異なる点は、抵抗変化素子１１８の側壁に、絶縁膜からなるサイドウォール１２４が設けられている点である。サイドウォール１２４は、シリコン酸化膜、シリコン窒化膜、酸化炭化シリコン、窒化炭化シリコン等で構成されうる。サイドウォール１２４の厚みは、例えば２０［ｎｍ］程度である。サイドウォール１２４が設けられているため、第２電極１１８ｃの上に第２素子配線１２０を形成する際に、マスク合わせ工程でのずれが発生しても、サイドウォール１２４で第２素子配線１２０のエッチングが停止する。よって、第２素子配線１２０と、抵抗変化層１１８ｂおよび第１電極１１８ａとの短絡が、第１実施例に比べて発生しにくくなる。
【０１７２】
以上の点を除き、第２実施例の不揮発性記憶装置２００は、第１実施例の不揮発性記憶装置１００と同様の構成で実現できる。よって、図５と図７とで共通する構成要素については同一の符号および名称を付して、詳細な説明を省略する。
【０１７３】
［製造方法］
次に、第２実施例の不揮発性記憶装置２００の製造方法について説明する。
【０１７４】
ここで、図８Ａ〜図８Ｅは、図７に示した不揮発性記憶装置の製造方法の一部を示す模式的な工程断面図である。
【０１７５】
ここでは、図８Ａに示す工程（抵抗変化素子１１８の側面にサイドウォール１２４を形成する工程）から、図８Ｅに示す工程（パッシベーション膜１２３を第２素子配線１２０と第２トランジスタ配線１２２と第４層間絶縁層１１９との上に形成する工程）までを詳細に説明する。なお、図８Ａ以前の工程については、第１実施例と同じであるので記載を省略する。
【０１７６】
先ず、図８Ａに示すように、抵抗変化素子１１８を形成した後、ＡＬＤ法で厚さ５〜２０［ｎｍ］のシリコン窒化膜を堆積する。その後、ドライエッチング法で異方性エッチングを行うことで、厚み５〜１５［ｎｍ］のサイドウォール１２４を形成する。
【０１７７】
続いて、図８Ｂに示すように、酸化シリコンを主成分とする第４層間絶縁層１１９を、５００［ｎｍ］堆積した後、第４層間絶縁層１１９の上面をＣＭＰ法で平坦化する。
【０１７８】
続いて、図８Ｃに示すように、第４層間絶縁層１１９上に、所望のマスクを配置してドライエッチングすることで、第１トランジスタ配線１１３を露出するように第１コンタクトホール１２１ａを設ける。その後、別のマスクを用いてドライエッチングすることで、第２電極１１８ｃを露出するように第３トレンチ１２０ａを形成すると共に、第１コンタクトホール１２１ａと重なるように、第４トレンチ１２２ａを所望の形状に加工する。
【０１７９】
続いて、図８Ｄに示すように、厚さ５［ｎｍ］のタンタル窒化膜と、厚さ５［ｎｍ］のタンタル膜からなる配線密着層を、ＡＬＤ（Atomic Layer Deposition）法により堆積する。その後、電界めっき法にて厚さ３００［ｎｍ］の銅（Ｃｕ）からなる配線メタルを堆積する。その後、化学機械研磨（ＣＭＰ）を用いて、第４層間絶縁層１１９の上面に堆積された配線密着層と配線メタルとを除去し、第２素子配線１２０と第１コンタクトプラグ１２１と第２トランジスタ配線１２２とを形成する。
【０１８０】
第２素子配線１２０および第２トランジスタ配線１２２の幅は、例えば４５［ｎｍ］、厚さは８０［ｎｍ］である。第１コンタクトプラグ１２１の直径は、例えば４０［nm］である。
【０１８１】
続いて、図８Ｅに示すように、第４層間絶縁層１１９と、第２素子配線１２０と第２トランジスタ配線１２２とを覆うように、厚さ３００［nm］のシリコン窒化膜からなるパッシベーション膜１２３を堆積する。
【０１８２】
第２実施例においても、第１実施形態および第２実施形態と同様の変形が可能である。
【０１８３】
以上、各実施形態および各実施例にかかる不揮発性記憶装置について説明したが、本開示はこれらの実施形態や実施例に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を上述した実施形態に施したものや、異なる実施形態における構成要素を組み合わせて得られる形態も本開示の範囲内に含まれる。
【産業上の利用可能性】
【０１８４】
本開示の一態様は、ビット線とソース線を平行に配置することで、選択された記憶素子への書き込み時の消費電力を低減し、動作を高速化しながら、メモリセルの大きさを縮小することができ、また、配線遅延を低減して動作を安定化できる、不揮発性記憶装置として有用である。
【符号の説明】
【０１８５】
１，２，３，１００，２００  不揮発性記憶装置
１０，１０１  基板
１１  第１配線
１２  第２配線
１３  第３配線
１４  第４配線
１５  メモリセル
１６  トランジスタ
１７，１１８  抵抗変化素子
１８  制御端子
１９  第１主端子
２０  第２主端子
２１  下部電極
２２  上部電極
２３，１１８ｂ  抵抗変化層
２４，１２１  第１コンタクトプラグ
３１，３１Ａ，１１０  第２コンタクトプラグ
３３，３３Ａ，１１７  第３コンタクトプラグ
３５，１０９  第４コンタクトプラグ
１０３  ゲート電極
１０４  ゲートサイドウォール
１０５  ドレイン領域
１０６  ソース領域
１１２  第２層間絶縁層
１１３  第１トランジスタ配線
１１４  第１素子配線
１１７ａ  第３コンタクトホール
１１８ａ  第１電極
１１８ｃ  第２電極
１２０  第２素子配線
１２１ａ  第１コンタクトホール
１２２  第２トランジスタ配線
１２４  サイドウォール
ＰＬ１  第１平面
ＰＬ２  第２平面
ＰＬ３  第３平面
ＰＬ４  第４平面
【図１Ａ】
2015213160.tif 000003
【図１Ｂ】
2015213160.tif 000004
【図１Ｃ】
2015213160.tif 000005
【図１Ｄ】
2015213160.tif 000006
【図１Ｅ】
2015213160.tif 000007
【図１Ｆ】
2015213160.tif 000008
【図２】
2015213160.tif 000009
【図３】
2015213160.tif 000010
【図４】
2015213160.tif 000011
【図５Ａ】
2015213160.tif 000012
【図５Ｂ】
2015213160.tif 000013
【図５Ｃ】
2015213160.tif 000014
【図５Ｄ】
2015213160.tif 000015
【図５Ｅ】
2015213160.tif 000016
【図６Ａ】
2015213160.tif 000017
【図６Ｂ】
2015213160.tif 000018
【図６Ｃ】
2015213160.tif 000019
【図６Ｄ】
2015213160.tif 000020
【図６Ｅ】
2015213160.tif 000021
【図６Ｆ】
2015213160.tif 000022
【図６Ｇ】
2015213160.tif 000023
【図６Ｈ】
2015213160.tif 000024
【図７】
2015213160.tif 000025
【図８Ａ】
2015213160.tif 000026
【図８Ｂ】
2015213160.tif 000027
【図８Ｃ】
2015213160.tif 000028
【図８Ｄ】
2015213160.tif 000029
【図８Ｅ】
2015213160.tif 000030