(57)【要約】      （修正有）【課題】微細ピッチ及び小型なパッケージを実現したスペーストランスフォーマを提供する。【解決手段】装置は、第１表面上に形成された、デバイス及び第１パターンの電気接点１４０を有する半導体基板１２０と、半導体基板１２０の第１表面上に誘電体材料を間に挟んだ導電性材料の複数の層１５７〜１５９とを含む。複数の層１５７〜１５９は、第２パターンの電気接点１５５を有する配線層を含む。半導体基板１２０の第２表面は、第１パターンの電気接点１４０に対して開口１３７を含む。方法は、デバイス領域１３５、第１パターンの電気接点１４０及びルーティング層をデバイス側部１２５に含む半導体基板１２０と、第２パターンの電気接点１５５を有するパッド層とを含む、スペーストランスフォーマ１１０を形成する工程と、半導体基板１２０上に、スペーストランスフォーマ１１０を通って第１パターンの電気接点１４０に開口１３７を形成する工程とを含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の第１表面上に形成された、複数のデバイス及び第１パターンの電気接点を有する平面的な半導体基板と、
前記半導体基板の前記第１表面上の誘電体材料の間で交互に繰り返す導電性材料の複数の層と、
を含み、
前記導電性材料の複数の層は、第２パターンの電気接点を有する配線層を含み、
前記半導体基板の第２表面は、前記第１パターンの電気接点に対して開口を有する、
装置。
【請求項２】
前記第１パターンの電気接点は第１ピッチを含み、
前記第２パターンの電気接点は第２ピッチを含み、
前記第１ピッチは前記第２ピッチよりも大きい、請求項１に記載の装置。
【請求項３】
前記複数のデバイスは、高速入力／出力、無線周波数又は電力供給のうちの少なくとも１つと関連したタスクを実行するように動作可能である、請求項１に記載の装置。
【請求項４】
前記半導体基板の厚さは約２５マイクロンより小さい、請求項１又は３に記載の装置。
【請求項５】
前記半導体基板の前記第２表面上に配置された拡散バリア層及び絶縁層のうちの少なくとも１つを更に含む、請求項１又は３に記載の装置。
【請求項６】
前記半導体基板は、シリコンを含むナローバンドギャップ半導体材料を含む、請求項１又は３に記載の装置。
【請求項７】
前記半導体基板はワイドバンドギャップ半導体材料を含む、請求項１又は３に記載の装置。
【請求項８】
前記第１パターンの電気接点及び前記第２パターンの電気接点のうちの一方と結合したダイを更に含む、請求項１又は３に記載の装置。
【請求項９】
半導体基板を含むスペーストランスフォーマと、
前記半導体基板の第１側部及び第２側部のうちの一方に埋め込まれた少なくとも１つの集積回路チップと、
を含み、
前記半導体基板は、前記半導体基板の前記第１側部に、
複数のデバイスと、
第１パターンの電気接点と、
誘電体材料の間で交互に繰り返す導電性材料の複数の層と、を含み、
前記導電性材料の複数の層は、第２パターンの電気接点を有する配線層を含む、
装置。
【請求項１０】
前記半導体基板の前記第２側部は、前記第１パターンの電気接点に対して開口を含む、請求項９に記載の装置。
【請求項１１】
前記第１パターンの電気接点は第１ピッチを含み、
前記第２パターンの電気接点は第２ピッチを含み、
前記第１ピッチは前記第２ピッチよりも大きい、請求項９に記載の装置。
【請求項１２】
前記複数のデバイスは、高速入力／出力、無線周波数又は電力供給のうちの少なくとも１つと関連したタスクを実行するように動作可能である、請求項９又は１１に記載の装置。
【請求項１３】
前記半導体基板の厚さは約２５マイクロンより小さい、請求項９又は１１に記載の装置。
【請求項１４】
前記半導体基板の第２表面上に配置された拡散バリア層及び絶縁層のうちの少なくとも１つを更に含む、請求項９又は１１に記載の装置。
【請求項１５】
前記半導体基板は、シリコンを含むナローバンドギャップ半導体材料を含む、請求項９又は１１に記載の装置。
【請求項１６】
前記半導体基板はワイドバンドギャップ半導体材料を含む、請求項９又は１１に記載の装置。
【請求項１７】
前記半導体基板の前記第１側部及び前記第２側部のうちの他方と結合したパッケージ基板を更に含む、請求項９又は１１に記載の装置。
【請求項１８】
デバイス領域、第１パターンの電気接点及び少なくとも１つのルーティング層をデバイス側部に含む半導体基板と、第２パターンの電気接点を有するパッド層とを含む、スペーストランスフォーマを形成する工程と、
前記半導体基板上に、前記スペーストランスフォーマを通って前記第１パターンの電気接点に開口を形成する工程と、
を含む、方法。
【請求項１９】
前記半導体基板上にバリア層を形成する工程を更に含む、請求項１８に記載の方法。
【請求項２０】
前記第１パターンの電気接点上に半田バンプを形成する工程を更に含む、請求項１８に記載の方法。
【請求項２１】
パッケージの接点に前記半田バンプを結合する工程を更に含む、請求項２０に記載の方法。
【請求項２２】
前記第１パターンの電気接点及び前記第２パターンの電気接点のうちの一方に集積回路チップを結合する工程を更に含む、請求項１８に記載の方法。
【請求項２３】
請求項１８から２１に記載の前記方法のいずれかによって形成されたスペーストランスフォーマ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイのパッケージングに関する。
【背景技術】
【０００２】
システムオンチップ（より高位のＩ／Ｏカウントを必要とする）の拡大、シリコンユニット領域当たりのプロセス費用の増加及びコンピュータ連続体（ｃｏｍｐｕｔｅｒ  ｃｏｎｔｉｎｕｕｍ）を可能にするスモールフォームファクタチップの必要性の高まりにより、より微細なピッチ及びより小型なパッケージが求められている。同時に、モバイルで、かつ、ユビキタスなセグメントが低価格のソリューションを必要としている。より微細なバンプピッチは配線及びパッケージトレースの電子移動機能及び信頼性を提供する一方で、ＦＬＳ処理に起因した高価なパッケージを一般的に必要とする。代替的な高額なパッケージング技術では、ＬＳ及び粗目のピッチに広がる（ｆａｎ  ｏｕｔ）微細なピッチのためのインターポーザ（例えば、シリコン又はガラスのインターポーザ）を利用し、かつ、パッケージ又はボード配線にシリコン貫通電極（ＴＳＶ：Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）を用いている。しかしながら、ＴＳＶは膨大な費用がかかり、電力操作及びシグナルインテグリティを制限又は低下させ、厚みを加える傾向がある。
【発明の概要】
【０００３】
装置が開示される。一実施形態において、装置はスペーストランスフォーマとして動作可能であり、平面的な半導体基板を含む。半導体基板は、半導体基板のデバイス側部の中及び／又は上に形成された複数のデバイスと、半導体基板のデバイス側部に形成された第１パターンの電気接点とを含む。装置は半導体基板のデバイス側部の誘電体材料の間で交互に繰り返す導電性材料の複数の層も含む。導電性材料の複数の層は、第２パターンの電気接点を含む配線層を含む。半導体基板の裏面は、基板を通って第１パターンの電気接点へと通じる開口を含む。スペーストランスフォーマとして、一実施形態において、ダイは、例えば半田接続部を通って、第１パターンの電気接点及び第２パターンの電気接点のうちの一方と接続する。第１パターンの電気接点及び第２パターンの電気接点のうちの他方は、例えば半田接続部を通って、例えばパッケージ基板又はプリント回路基板などの基板に接続され得る。スペーストランスフォーマ及びダイ含有パッケージの形成方法も開示される。
【図面の簡単な説明】
【０００４】
【図１】スペーストランスフォーマを含むアセンブリの一実施形態の側面図である。
【図２】スペーストランスフォーマを含むアセンブリの他の実施形態の側断面図である。
【図３】スペーストランスフォーマ及びマルチチップパッケージアセンブリを含むアセンブリの他の実施形態の側面図である。
【図４】図３の構造物の上面図であり、かつ、ダイがそれぞれ、Ｉ／Ｏ用チップ／モジュール、グラフィックスチップ／モジュール及び論理（コア）チップ／モジュールであることを示す図である。
【図５】一実施例に従ったコンピューティングデバイスを示す図である。
【図６】構造物上にビルドアップ層を導入した後の図５の構造物を示す図である。
【図７】半導体基板を薄化した後の図６の構造物を示す図である。
【図８】構造物上にモールド材を導入した後の図７の構造物を示す図である。
【図９】半導体基板を通ってコンタクトパッドに開口又はキャビティのエッチングを行った後の図８の構造物を示す。
【図１０】半導体基板の裏面上に任意のバリア層を導入した後の図９の構造物を示す図である。
【図１１】バリア層材料を通ってコンタクトパッドに開口を形成した後の図１０の構造物を示す。
【図１２】コンタクトパッドに半田接続部を導入した後の図１１の構造物を示す図である。
【図１３】一実施例に従ったコンピューティングデバイスを示す図である。
【発明を実施するための形態】
【０００５】
装置が開示される。一実施形態において、装置はスペーストランスフォーマとして動作可能であり、平面的な半導体基板を含む。半導体基板は、半導体基板のデバイス側部の中及び／又は上に形成された複数のデバイスと、半導体基板のデバイス側部に形成された第１パターンの電気接点とを含む。装置は半導体基板のデバイス側部の誘電体材料の間で交互に繰り返す導電性材料の複数の層も含む。導電性材料の複数の層は、第２パターンの電気接点を含む配線層を含む。半導体基板の裏面は、基板を通って第１パターンの電気接点へと通じる開口を含む。スペーストランスフォーマとして、一実施形態において、ダイは、例えば半田接続部を通って、第１パターンの電気接点及び第２パターンの電気接点のうちの一方と接続する。第１パターンの電気接点及び第２パターンの電気接点のうちの他方は、例えば半田接続部を通って、例えばパッケージ基板又はプリント回路基板などの基板に接続され得る。スペーストランスフォーマ及びダイ含有パッケージの形成方法も開示される。
【０００６】
図１は、スペーストランスフォーマを含むアセンブリの一実施形態の側面図である。図１を参照すると、アセンブリ１００は、半導体基板１２０を有するスペーストランスフォーマ１１０を含む。半導体基板１２０は、デバイス側部１２５と、デバイス側部１２５に対向する裏面１３０とを含む。デバイス側部１２５は、能動デバイス／回路領域１３５を含む。能動デバイス／回路領域１３５は、高速の入力／出力（Ｉ／Ｏ：Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）、無線周波数（ＲＦ：Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）及び／又は電力供給などのタスク、もしくは、ダイ間の生産性（ｄｉｅ−ｔｏ−ｄｉｅ  ｐｒｏｄｕｃｔｉｖｉｔｙ）のためのリピータに合わせた、例えばトランジスタ及び配線などのコンポーネントを含む。デバイス側部１２５は、少なくとも１つのルーティング層（ファンアウト金属層）、ビア層、そして半導体基板１２０の表面上の１つのパターンの接点１４０を有する相互接続スタック（ｉｎｔｅｒｃｏｎｎｅｃｔ  ｓｔａｃｋ）を含む。
【０００７】
半導体基板１２０のデバイス側部１２５に接続された部分は、一実施形態において、誘電体材料の間で交互に繰り返す複数の導電性材料層のビルドアップ部１４５である。図１は、導電性材料層１５７、１５８及び１５９を含む導電性材料層を示す。ビルドアップ部１４５の表面も、導電性材料層１５７、１５８及び１５９のうちの１つ以上と接続され、かつ、導電性ビアを介して接点１４０に接続された１つのパターンの接点を含む。導電性材料層１５９と接点１５５との間の代表的な導電性ビア１５４を示す。能動デバイス／回路領域１３５及びデバイス／回路は、導電性ビア（例えば、導電性ビア１５４）及び１つ以上の導電性材料層（金属層）１５７から１５９によって、ダイ１８０に最終的に接続される。ダイ１８０に対する接点及びビアの一部も、ビルドアップ部１４５に図示された導電性材料とは異なる導電性材料層を通って存在する。図１は、能動デバイス／回路領域１３５とこのような他の導電性材料層との間の導電性ビア１５３を例示的に示す。一実施形態において、導電性材料層１５７から１５９の各々は、例えば導電性材料である一方、導電性ビアは、銅、タングステン、金、もしくは、例えば半導体デバイスに直接接触するのに適した他の金属でよい。図１の構造物１００における、接点１５５、導電性材料及び半導体基板１２０の層の間に配置されたものは、誘電体材料の層（それぞれ、誘電体層１６１、１６２、１６３及び１６４）である。
【０００８】
図１は、裏面１３０から基板の厚みを通って接点１４０へと通じる開口１３７を有する半導体基板１２０を示す。図１は、開口１３７を通って接点１４０に配置された半田ボール１９０を示す。半田接続部（半田ボール１９０）はアセンブリ１００を、例えばパッケージ基板又はプリント回路基板などの基板１９３の接点に接続させるように動作可能である。図１は、例えばマイクロプロセッサ又は他のダイなどのダイ１８０に接続されたスペーストランスフォーマ１１０の反対側における接点１５５も示す。一実施形態において、ダイ１８０の接点１５５への接続は、半田接続部１８５を通って行われる。図示するように、接点１５５はダイ１８０の接点１８２と同様のピッチを有する。スペーストランスフォーマ１１０の接点１４０は、基板１９３のピッチと対応するようにピッチを有する。一実施形態において、接点１４０のピッチは、接点１５５のピッチよりも大きい（接点１５５は接点１４０よりもより微細なピッチである）。スペーストランスフォーマ１１０上のダイ１８０を取り囲むのは、例えば有機誘電体などのモールド材１９５である。
【０００９】
スペーストランスフォーマ１１０の半導体基板１２０に関し、一実施形態において、半導体基板１２０、あるいは、デバイス層又は半導体基板１２０の層は、単結晶シリコン、ヒ化インジウム（ＩｎＡｓ）などのナローギャップ半導体材料又はシリコンゲルマニウムもしくは、アンチモン化インジウム（ＩｎＳｂ）（シリコンのバンドギャップよりも比較的小さいバンドギャップを有する）である。能動デバイス／回路領域１３５は、一部の、あるいは、全ての必要なＩ／Ｏ機能をダイ１８０、ＲＦ／無線関数、電力供給、そしてリピータ又はダイ間通信（ｄｉｅ−ｔｏ−ｄｉｅ  ｃｏｍｍｕｎｉｃａｔｉｏｎ）に供給することができる、ある集積回路を含むことができる。能動デバイス／回路領域１３５におけるデバイス及び回路は、例えばダイ１８０（例えば、論理ダイ）と同じプロセスで作製される必要はない。従って、デバイスの層及び寸法は、特定の機能上のニーズに合うように調整され得る。例えば、能動デバイス／回路領域１３５における電力トランジスタは、従来の論理製造プロセスと適合できない特定のゲート誘電体の厚みを有することができる。また、電力供給のために必要な追加的な静電容量が加えられ得る。他の実施例において、ＲＦトランジスタが意図されたＲＦ周波数及び機能に関する最適特性を有するように調整された寸法及び構造物（例えば、マルチゲートフィンガー電界効果トランジスタ（ｍｕｌｔｉ−ｇａｔｅ−ｆｉｎｇｅｒ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ））を有することができる。
【００１０】
一実施形態において、シリコン又はシリコンゲルマニウムの半導体基板１２０の場合、半導体基板のデバイス側部１２５は、例えば窒化タンタル（ＴａＮ）のバリア層１３２及び／又は、例えば二酸化ケイ素の誘電体層１３４を含む。バリア層１３２及び／又は誘電体層１３４は、接点１４０から半導体材料及びバンプ間電気絶縁物（ｂｕｍｐ−ｔｏ−ｂｕｍｐ  ｅｌｅｃｔｒｉｃａｌ  ｉｎｓｕｌａｔｉｏｎ）への金属（例えば、銅）の拡散を抑制するように、一態様における厚みに導入される（例えば、化学蒸着によって導入）。半導体基板が絶縁性又は半絶縁性が得られないナローバンドギャップ半導体である場合の一実施例において（例えば、ＩｎＡｓ及びＩｎＳＢなどの一部のＩＩＩ−Ｖ族の材料）、バリア層１３２は省略され、誘電体層１３４のみが基板上に形成され得る。
【００１１】
図２は、スペーストランスフォーマを含むアセンブリの他の実施形態の側断面図を示す。アセンブリ２００はデバイス側部２２５及び裏面２３０を有する半導体基板２２０を含むスペーストランスフォーマ２１０を備える。デバイス側部２２５は能動デバイス／回路領域２３５及び接点２４０を含む。半導体基板のデバイス側部２２５に接続されたのは、誘電体材料の層の間に交互で繰り返す複数の導電性材料層のビルドアップ層２４５である。複数の導電性材料層は、ビルドアップ層２４５の表面（半導体基板２２０に対向するスペーストランスフォーマ２１０の表面）の上の１つのパターンの電気的な接点２５５を含む配線層を有する。能動デバイス／回路領域２３５及び半導体基板２２０と関連したデバイスは、導電性ビア（例えば、接点２５５と、ビルドアップ層２４５における導電性材料層との間の導電性ビア２５４）によってダイ２８０に最終的に接続される。ダイ２８０に対する、接点及びビアの部分は、ビルドアップ層２４５に図示された導電性材料層と異なる導電性材料層を介してもよい。図２は、能動デバイス／回路領域２３５とこのような他の導電性材料層との間の導電性ビア２５３を例示的に示す。
【００１２】
図２は、半導体基板２２０を通って接点２４０へと通じる開口２３７を示す。半田接続部（半田ボール２９０）は、接点２４０に対する開口２３７に配置される。半田接続部は、スペーストランスフォーマ２１０を、例えばパッケージ基板又はプリント回路基板などの基板２９３へと接続するように動作可能である。接点２５５は、例えば半田接続部を介して、スペーストランスフォーマ２１０をダイ（マイクロプロセッサダイ）又はダイ２８０などのダイに接続するように動作可能である。図２に図示するように、接点２５５は接点２４０よりもより微細なピッチを有する。図２はダイ２８０を取り囲むモールド材２９５を示し、モールド材２９５はスペーストランスフォーマ２１０の上に配置される。
【００１３】
図２は、半導体基板２２０又は半導体基板２２０のデバイス層が、例えば窒化ガリウムや他のＩＩＩ−Ｖ族窒化物のワイドバンドギャップ半導体材料であるか、あるいは、例えば適切なドーピングによって作製された半絶縁物、もしくは、例えば、ヒ化ガリウム、ヒ化アルミニウム又はガリウムリンなどの絶縁物であるナローギャップ材料である場合の実施形態を示す。これらの半導体材料が、ワイドバンドギャップ材料の場合に十分に絶縁しているか、あるいは、完全に絶縁しているので、図２に示すように半導体基板上のバリア層及び／又は絶縁層は必要ない。
【００１４】
図３は、スペーストランスフォーマ及びマルチチップパッケージアセンブリを含むアセンブリの他の実施形態の側面図を示す。アセンブリ３００は、半導体基板３２０と、半導体基板３２０のデバイス側部に配置されたビルドアップ層３４５とを有するスペーストランスフォーマ３１０を含む。半導体基板３２０は、能動デバイス領域３３５及び１つのパターンの接点３４０を有するデバイス側部３２５と、裏面３３０とを含む。開口３３７は半導体基板３２０を通って接点３４０へと形成される。導電性材料及び誘電体材料が交互に繰り返す層であるビルドアップ層３４５は、半導体基板３２０のデバイス側部３２５に配置される。ビルドアップ層３４５の反対側は、接点３５５を含む。接点３４０は、スペーストランスフォーマ３１０をパッケージ基板又はプリント基板などの基板に接続するように動作可能である。本実施形態において、接点３５５はスペーストランスフォーマ３１０を多数のダイに接続するように動作可能である。図３は、例えば半田接続部を通って接点３５５へと接続された、ダイ３８１Ａ、３８２Ａ及び３８３Ａの各々を示す。ダイ３８１Ａは、例えば、Ｉ／Ｏ用チップ／モジュールで、ダイ３８２Ａは、例えばグラフィックスチップ／モジュールで、ダイ３８３Ａは、例えば論理（コア）チップ／モジュールである。個々のチップは、例えば有機材料のモールド化合物３９５に埋め込まれる。図４は、図３の構造物の上面図であり、ダイ３８１Ａ及び３８１Ｂはそれぞれ、例えばＩ／Ｏ用チップ／モジュールであり、ダイ３８２Ａ、３８２Ｂ及び３８２Ｃはそれぞれグラフィックスチップ／モジュールであり、ダイ３８３Ａ、３８３Ｂ、３８３Ｃ及び３８３Ｄはそれぞれ論理（コア）チップ／モジュールであることを示す。
【００１５】
図３及び図４は、後で行われる貼り合せ工程がスペーストランスフォーマ内の能動回路から独立して達成され得る場合の実施形態を示す。一実施形態において、スペーストランスフォーマ３１０の能動デバイス／回路領域３３５は、例えば電力供給、ＲＦ回路、無線といった追加的な機能をスペーストランスフォーマ上に搭載された各ダイに提供することができる。
【００１６】
図５から図１２は、図１に図示したような構造物を組み立てるための方法の一実施形態を示す。図５は、ウエハなどの半導体基板の一部を示す。半導体基板４２０は、例えばシリコンウエハである。半導体基板４２０のデバイス側部において、半導体プロセス技術に従って集積回路デバイス及び回路が、能動デバイス／回路領域４３５に形成される。このようなデバイス及び回路（例えば、配線）は、基板の表面を超えて延在することができる。例えば、ゲート及び接合領域（ソース領域／ドレイン領域）の金属化は、基板の表面に形成され得る。半導体基板のデバイス側部における追加的な金属化は、能動デバイス／回路領域４３５と関連した層を通って少なくとも１つのルーティング層及び導電体を有する相互接続スタックを含むことができる。半導体基板４２０における更なる相互接続は、少なくとも１つのルーティング層と、１つのパターンのコンタクトパッド４４０を含むパッド層のための関連した導電性ビアとを含む。
【００１７】
半導体基板４２０の中又は上に能動デバイス／回路領域４３５又はコンタクトパッド４４０を形成する前に、代替的な半導体材料が基板上に導入され得る。例えば、シリコンのバンドギャップとは異なるバンドギャップを有する基板デバイス層を有することが求められる場合、このような代替的な材料（例えば、ゲルマニウム、ＩＩＩ−Ｖ族の半導体など）は、例えば、段階的な方法で（ｉｎ  ａ  ｇｒａｄｅｄ  ｆａｓｈｉｏｎ）導入され得る。
【００１８】
図６は、構造物上にビルドアップ層を導入した後の図５の構造物を示す。特に、図６は半導体基板４２０のデバイス側部における誘電体材料の間で交互に繰り返す導電性材料の層を含むビルドアップ層を示す。一実施形態において、このようなビルドアップ層は半導体製造技術に従って形成され得る。代表的に、適切な誘電体材料は化学蒸着（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）で蒸着された、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（Ｓｉ３Ｎ４）及びＳｉＯ２よりも小さい誘電率を有する誘電体材料（低誘電率誘電体材料（ｌｏｗ  ｋ  ｄｉｅｌｅｃｔｒｉｃ  ｍａｔｅｒｉａｌ））を含む。導電性材料及び導電性ビア材料は、デュアルダマシンプロセス又はシングルダマシンプロセスに従って蒸着された代表的な銅材料である。銅材料の導電性材料は導電性ビア材料に関して開示されているが、このようなビア材料、特に能動デバイス／回路領域４３５においてデバイスと接触するビア材料は、例えばシングルダマシンプロセスによって導入された、チタン、ニッケル、金又はタングステンなどの他の材料でよいということが諒解される。ビルドアップ層４４５における導電性材料の層の数は、要望通りに変更することができる。導電性材料の上位層は、ダイのコンタクトピッチに対応するピッチを有する、１つのパターンのコンタクトパッド４５５を含む。図６は、例えば半田接続部を通ってコンタクトパッド４５５に接続されたダイ４８０を示す。図６は、能動デバイス／回路領域４３５と、ビルドアップ層４４５の導電性材料層との間の導電性ビア４５３も示す。
【００１９】
図７は、半導体基板４２０を薄化した後の図６の構造物を示す。一実施形態において、半導体基板４２０は、例えばメカニカルグライディングプロセス（ｍｅｃｈａｎｉｃａｌ  ｇｒｉｎｄｉｎｇ  ｐｒｏｃｅｓｓ）によって適切な厚さまで基板を研削することで薄化され得る。半導体基板４２０の代表的な厚さは、２５μｍ以下である。他の技術では、化学機械研磨、ウエットエッチング、プラズマドライ化学エッチングが含まれる。
【００２０】
図８は、基板上にモールド材を導入した後の図７の構造物を示す。特に、図８は、ビルドアップ層４４５の表面上の、例えば有機ポリマーのモールド材、そしてダイ４８０を示す。また、図８は、コンタクトパッド４４０に対応する領域において半導体基板４２０を通って開口５１０を形成した後の構造物も示す。特に、図８は、例えば半導体基板４２０の反対側におけるコンタクトパッドの位置に対応する領域に対して開口５１０を有するフォトレジストのマスキング層５０５を示す。
【００２１】
図９は、半導体基板４２０を通ってコンタクトパッド４４０に開口又はキャビティのエッチングを行った後の図８の構造物を示す。一実施形態において、例えばシリコンの半導体基板は、反応性イオンエッチングでエッチングされてキャビティを形成することができる。また、図９はマスキング層５０５を除去した後の構造物も示す。
【００２２】
図１０は、半導体基板４２０の裏面上に任意のバリア層を導入した後の図９の構造物を示す。図１０は、半導体基板の裏面上方におけるブランケット（ｂｌａｎｋｅｔ）として堆積されたバリア層５１５を示す。一実施形態において、バリア層５１５の適切な材料は、窒化タンタル（ＴａＮ）である。堆積技術には化学蒸着があり、他には原子層堆積がある。
【００２３】
図１１は、バリア層５１５のための材料を通ってコンタクトパッド４４０に開口を形成した後の図１０の構造物を示す。一実施形態において、開口を形成するプロセスは、開口を有するバリア層におけるマスキング材料をコンタクトパッド４４０の上方の領域に導入する工程を含み、この後にバリア材料を通ってコンタクトパッド４４０に対して反応性ビアエッチングを行う工程が続き、かつ、それに続いてマスキング材料の除去を行う。一実施形態において、バリア層のパターニングとマスキング層の除去の後、誘電体層は基板にわたるブランケットとして等角的（ｃｏｎｆｏｒｍａｌｌｙ）に導入され、かつ、バリア層と同様にパターン化され得る。
【００２４】
図１２は、半田接続部をコンタクトパッドに導入した後の図１１の構造物を示す。図１２は、例えば、コンタクトパッド４４０への錫系半田導入の半田接続部５２０を示す。半田接続部の導入の後、構造物は、例えば基板底部において形成された他の構造物から個片化（ｓｉｎｇｕｌａｔｅ）され得る（例えば、ウエハから個片化）。半田接続部５２０の導入後、構造物は、例えばパッケージ基板などの基板に接続され得る。
【００２５】
図１３は一実施例に従ったコンピューティングデバイス６００を図示する。コンピューティングデバイス６００はボード６０２を収容する。ボード６０２は、プロセッサ６０４及び少なくとも１つの通信チップ６０６を含むがこれらに限定せず、多数のコンポーネントを備えることができる。プロセッサ６０４は、物理的かつ電気的にボード６０２に結合される。一部の実施例において、少なくとも１つの通信チップ６０６も物理的かつ電気的にボード６０２に結合される。更なる実施例において、通信チップ６０６はプロセッサ６０４の一部である。
【００２６】
その用途に応じて、コンピューティングデバイス６００は、ボード６０２に物理的かつ電気的に結合されるか、あるいは結合されない、他のコンポーネントを含むことができる。これら他のコンポーネントは、揮発性メモリ（例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ  ＲＡＭ：ダイナミックランダムアクセスメモリ））、不揮発性メモリ（例えば、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ：読み出し専用メモリ））、フラッシュメモリ、グラフィックスプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリー、オーディオコーデック、ビデオコーデック、パワーアンプ、グローバルポジショニングシステム（ＧＰＳ：Ｇｌｏｂａｌ  Ｐｏｓｉｔｉｏｎｉｎｇ  Ｓｙｓｔｅｍ）デバイス、コンパス、加速度計、ジャイロスコープ、スピーカー、カメラ、大容量記憶装置（例えば、ハードディスクドライブ、コンパクトディスク（ＣＤ：Ｃｏｍｐａｃｔ  Ｄｉｓｋ）、デジタル多用途ディスク（ＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｋ）など）などを含むがこれらに限らない。
【００２７】
通信チップ６０６は、コンピューティングデバイス６００へのデータ転送、かつ、コンピューティングデバイス６００からのデータ転送のための無線通信を可能にする。用語「無線（ｗｉｒｅｌｅｓｓ）」及びその派生語は、被固体媒体を介した変調電磁放射の使用によりデータを通信することができる、回路、デバイス、システム、方法、技法、通信チャネルなどを説明するために使用され得る。一部の実施形態では、関連デバイスがワイヤを含まないというものもあるかもしれないが、この用語「無線（ｗｉｒｅｌｅｓｓ）」は、ワイヤを一切含まないということを意味するのではない。通信チップ６０６は、３Ｇ、４Ｇ、５Ｇ及びそれ以降の世代として指定される任意の他の無線プロトコルと同様に、Ｗｉ−Ｆｉ（ＩＥＥＥ８０２．１１ファミリー）、ＷｉＭＡＸ（ＩＥＥＥ８０２．１６ファミリー）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ：Ｌｏｎｇ  Ｔｅｒｍ  Ｅｖｏｌｕｔｉｏｎ）、Ｅｖ−ＤＯ（Ｅｖｏｌｕｔｉｏｎ  Ｄａｔａ  Ｏｎｌｙ）、ＨＳＰＡ＋（Ｈｉｇｈ  Ｓｐｅｅｄ  Ｐａｃｋｅｔ  Ａｃｃｅｓｓ  Ｐｌｕｓ：高速パケットアクセスプラス）、ＨＳＤＰＡ＋（Ｈｉｇｈ  Ｓｐｅｅｄ  Ｄｏｗｎｌｉｎｋ  Ｐａｃｋｅｔ  Ａｃｃｅｓｓ  Ｐｌｕｓ：高速ダウンリンクパケットアクセスプラス）、ＨＳＵＰＡ＋（Ｈｉｇｈ  Ｓｐｅｅｄ  Ｕｐｌｉｎｋ  Ｐａｃｋｅｔ  Ａｃｃｅｓｓ  Ｐｌｕｓ：高速アップリンクパケットアクセスプラス）、ＥＤＧＥ（Ｅｎｈａｎｃｅｄ  Ｄａｔａ  ｒａｔｅｓ  ｆｏｒ  ＧＳＭ（登録商標）  Ｅｖｏｌｕｔｉｏｎ：ＧＳＭ（登録商標）用エンハンスドデータレート）、ＧＳＭ（登録商標）（Ｇｌｏｂａｌ  Ｓｙｓｔｅｍ  ｆｏｒ  Ｍｏｂｉｌｅ  Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ：グローバルシステムフォーモバイルコミュニケーションズ）、ＧＰＲＳ（Ｇｅｎｅｒａｌ  Ｐａｃｋｅｔ  Ｒａｄｉｏ  Ｓｅｒｖｉｃｅ：汎用パケット無線サービス）、ＣＤＭＡ（Ｃｏｄｅ−Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ：符号分割多重接続）、ＴＤＭＡ（Ｔｉｍｅ−Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ：時分割多重接続）、ＤＥＣＴ（Ｄｉｇｉｔａｌ  Ｅｎｈａｎｃｅｄ  Ｃｏｒｄｌｅｓｓ  Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ：デジタルコードレス電気通信）、Ｂｌｕｅｔｏｏｔｈ（登録商標）及びこれらの派生仕様を含むがこれらに限らない、任意の多くの無線の規格又はプロトコルを実施することができる。コンピューティングデバイス６００は、複数の通信チップ６０６を含むことができる。例えば、第１の通信チップ６０６は、Ｗｉ−Ｆｉ及びＢｌｕｅｔｏｏｔｈ（登録商標）などのより近距離の無線通信専用でよく、第２の通信チップ６０６は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ−ＤＯなどのより長距離の無線通信専用でよい。
【００２８】
コンピューティングデバイス６００のプロセッサ６０４は、プロセッサ６０４内にパッケージ化された集積回路ダイを含む。一部の実施例において、パッケージはスペーストランスフォーマが上述したような能動デバイス／回路領域を有する、スペーストランスフォーマに接続された集積回路ダイを含む。用語「プロセッサ」は、レジスタ及び／又はメモリからのデータを処理してその電子データをレジスタ及び／又はメモリ内に記憶され得る他の電子データに変換する、任意のデバイス又はデバイスの一部を意味することができる。
【００２９】
通信チップ６０６は、通信チップ６０６内にパッケージ化された集積回路ダイも含む。他の実施例に従って、パッケージはスペーストランスフォーマに接続された集積回路ダイを含み、スペーストランスフォーマが上述したような能動デバイス／回路領域を有する。
【００３０】
さまざまな実施例において、コンピューティングデバイス６００は、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、携帯情報端末（ＰＤＡ：Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンター、スキャナ、モニター、セットトップボックス、エンターテイメントコントロールユニット、デジタルカメラ、携帯音楽プレーヤー又はデジタルビデオレコーダーでよい。更なる実施例において、コンピューティングデバイス６００はデータを処理する任意の他の電子デバイスでよい。
【実施例】
【００３１】
実施例１は、半導体基板の第１表面上に形成された、複数のデバイス及び第１パターンの電気接点を有する平面的な半導体基板と、半導体基板の第１表面上の誘電体材料の間で交互に繰り返す導電性材料の複数の層とを含む装置である。導電性材料の複数の層は、第２パターンの電気接点を有する配線層を含む。半導体基板の第２表面は、第１パターンの電気接点に対して開口を有する。
【００３２】
実施例２において、実施例１の装置では、第１パターンの電気接点は第１ピッチを含み、第２パターンの電気接点は第２ピッチを含み、第１ピッチは第２ピッチよりも大きい。
【００３３】
実施例３において、実施例１の装置では、複数のデバイスは、高速入力／出力、無線周波数又は電力供給のうちの少なくとも１つと関連したタスクを実行するように動作可能である。
【００３４】
実施例４において、実施例１の装置では、半導体基板の厚さは約２５マイクロンより小さい。
【００３５】
実施例５において、実施例１の装置は、半導体基板の第２表面上に配置された拡散バリア層及び絶縁層のうちの少なくとも１つを更に含む。
【００３６】
実施例６において、実施例１の装置では、半導体基板はシリコンを含むナローバンドギャップ半導体材料を含む。
【００３７】
実施例７において、実施例１の装置では、半導体基板はワイドバンドギャップ半導体材料を含む。
【００３８】
実施例８において、実施例１の装置は、第１パターンの電気接点及び第２パターンの電気接点のうちの一方と結合したダイを更に含む。
【００３９】
実施例９は、半導体基板の第１側部における複数のデバイス及び第１パターンの電気接点と、半導体基板の第１側部において誘電体材料の間で交互に繰り返す導電性材料の複数の層とを有する半導体基板を含むスペーストランスフォーマを備える装置である。導電性材料の複数の層は、第２パターンの電気接点を有する第１配線を含む。また、実施例９の装置は、半導体基板の第１側部及び第２側部のうちの一方に埋め込まれた少なくとも１つの集積回路チップも含む。
【００４０】
実施例１０において、実施例９の装置では、半導体基板の第２側部は、第１パターンの電気接点に対して開口を含む。
【００４１】
実施例１１において、実施例９の装置では、第１パターンの電気接点は第１ピッチを含み、第２パターンの電気接点は第２ピッチを含み、第１ピッチは第２ピッチよりも大きい。
【００４２】
実施例１２において、実施例９の装置では、複数のデバイスは、高速入力／出力、無線周波数又は電力供給のうちの少なくとも１つと関連したタスクを実行するように動作可能である。
【００４３】
実施例１３において、実施例９の装置では、半導体基板の厚さは約２５マイクロンより小さい。
【００４４】
実施例１４において、実施例９の装置は、半導体基板の第２表面上に配置された拡散バリア層及び絶縁層のうちの少なくとも１つを更に含む。
【００４５】
実施例１５において、実施例９の装置では、半導体基板はシリコンを含むナローバンドギャップ半導体材料を含む。
【００４６】
実施例１６において、実施例９の装置では、半導体基板はワイドバンドギャップ半導体材料を含む。
【００４７】
実施例１７において、実施例９の装置は、半導体基板の第１側部及び第２側部のうちの他方と結合したパッケージ基板を更に含む。
【００４８】
実施例１８は、半導体基板上に、スペーストランスフォーマの半導体基板を通って第１パターンの電気接点に開口を形成する工程を含む方法である。スペーストランスフォーマは、半導体基板上に相互接続スタックを含む。相互接続スタックは、少なくとも１つのルーティング層と、第２パターンの電気接点を有するパッド層とを含む。また、実施例１８は、集積回路チップを第１パターンの電気接点及び第２パターンの電気接点のうちの一方に結合する工程も含む方法である。
【００４９】
実施例１９において、実施例１８の方法は半導体基板上にバリア層を形成する工程を更に含む。
【００５０】
実施例２０において、実施例１８の方法は、第１パターンの電気接点上に半田バンプを形成する工程を更に含む。
【００５１】
実施例２１において、実施例２０の方法は、パッケージの接点に半田バンプを結合する工程を更に含む。
【００５２】
上記の説明においては、説明を目的として、本発明の実施形態の完全な理解を提供するために、多くの具体的な詳細が示されている。しかしながら、１つ又は複数のその他の実施形態がこれらの具体的な詳細の一部を使用することなく実施することがきるということが、当業者には明らかになるであろう。論じられている特定の実施形態は、本発明に限定を与えるものではなく、例証するために提供されている。本発明の範囲は、上記の特定の実施例ではなく、以下の特許請求の範囲によってのみ決定される。その他の場合においては、周知の構造、デバイス及び動作は、説明の理解の不明瞭化を回避するためにブロック図の形式で、あるいは、詳細を伴わずに示されている。適切と考えられる場合には、参照番号又は参照番号の末尾部分が、対応するか、あるいは、類似の要素を示すべく複数の図面にわたって反復して使用されているが、それらは同様の特性を任意に有することができる。
【００５３】
本明細書全体にわたる、例えば、「一実施形態（ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ）」、「一実施形態（ａｎ  ｅｍｂｏｄｉｍｅｎｔ）」、「１つ以上の実施形態（ｏｎｅ  ｏｒ  ｍｏｒｅ  ｅｍｂｏｄｉｍｅｎｔｓ）」、あるいは、「異なる実施形態（ｄｉｆｆｅｒｅｎｔ  ｅｍｂｏｄｉｍｅｎｔｓ）」への言及は、特定の特徴が本発明の実施に含まれ得るということも諒解されるべきである。同様に、本明細書では、開示の合理化及びさまざま本発明の態様の理解の支援を目的として、さまざまな特徴が時として単一の実施形態、図、もしくは、その説明内にまとめてグループ化されているということが諒解されるべきである。しかしながら、この開示方法は、本発明が各請求項において明示的に列挙されているよりも多くの特徴を必要とするという意図を反映するものとして解釈してはならない。むしろ、以下の請求項が反映している通り、本発明の態様は、単一の開示実施形態の全ての特徴よりも少ない特徴に存する。従って、発明を実施するための形態の後に続く請求項は、本明細書において、この発明を実施するための形態に明示的に組み込まれており、各請求項は本発明の独立した実施形態として自立している。
【符号の説明】
【００５４】
１００  アセンブリ
１１０  スペーストランスフォーマ
１２０  半導体基板
１２５  デバイス側部
１３０  裏面
１３２  バリア層
１３４  誘電体層
１３５  能動デバイス／回路領域
１３７  開口
１４０  接点
１４５  ビルドアップ部
１５３  導電性ビア
１５４  導電性ビア
１５５  接点
１５７  導電性材料層
１５８  導電性材料層
１５９  導電性材料層
１８０  ダイ
１８２  接点
１８５  半田接続部
１９０  半田ボール
１９３  基板
１９５  モールド材
２００  アセンブリ
２１０  スペーストランスフォーマ
２２０  半導体基板
２２５  デバイス側部
２３０  裏面
２３５  能動デバイス／回路領域
２３７  開口
２４０  接点
２４５  ビルドアップ層
２５３  導電性ビア
２５５  接点
２８０  ダイ
２９３  基板
２９５  モールド材
３００  アセンブリ
３１０  スペーストランスフォーマ
３２０  半導体基板
３２５  デバイス側部
３３０  裏面
３３５  能動デバイス／回路領域
３３７  開口
３４０  接点
３４５  ビルドアップ層
３５５  接点
３８１Ａ  ダイ
３８２Ａ  ダイ
３８２Ｂ  ダイ
３８３Ａ  ダイ
３８３Ｂ  ダイ
３８３Ｃ  ダイ
３９５  モールド化合物
４２０  半導体基板
４３５  能動デバイス／回路領域
４４０  コンタクトパッド
４４５  ビルドアップ層
４５３  導電性ビア
４５５  コンタクトパッド
４８０  ダイ
５０５  マスキング層
５１０  開口
５１５  バリア層
５２０  半田接続部
６００  コンピューティングデバイス
６０２  ボード
６０４  プロセッサ
６０６  通信チップ
【図１】
2015192145.tif 000003
【図２】
2015192145.tif 000004
【図３】
2015192145.tif 000005
【図４】
2015192145.tif 000006
【図５】
2015192145.tif 000007
【図６】
2015192145.tif 000008
【図７】
2015192145.tif 000009
【図８】
2015192145.tif 000010
【図９】
2015192145.tif 000011
【図１０】
2015192145.tif 000012
【図１１】
2015192145.tif 000013
【図１２】
2015192145.tif 000014
【図１３】
2015192145.tif 000015
【外国語明細書】
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2015192145000002.pdf
2015192145000003.pdf
2015192145000004.pdf