(57)【要約】【課題】埋め込みゲート型のトランジスタの特性を向上させる。【解決手段】ワードトレンチ２１０ａの下部を埋設する埋め込み配線２００Ａと、埋め込み配線２００Ａの底面および第１側面を覆うゲート絶縁膜２１１と、埋め込み配線２００Ａの第２側面を覆うゲート絶縁膜２１１及びサイドウォール絶縁膜３０２と、ゲート絶縁膜２１１を介して埋め込み配線２００Ａの第１側面を覆う容量拡散層１０２ａと、ゲート絶縁膜２１１及びサイドウォール絶縁膜３０２を介して埋め込み配線２００Ａの第２側面を覆うビット線コンタクトプラグ３０３と、ビット線コンタクトプラグ３０３に接続されたビット線拡散層３０３ａを備える。本発明によれば、埋め込み配線２００Ａとビット線コンタクトプラグ３０３との間に生じる寄生容量を低減することができる。【選択図】図２
2015216236.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に設けられた第１トレンチと、
前記第１トレンチの下部を埋設し、第１底面と、各々対向する第１側面および第２側面と、を有する第１埋め込み配線と、
前記第１埋め込み配線の前記第１底面および前記第１側面を覆う第１絶縁膜と、
前記第１埋め込み配線の前記第２側面を覆う第２絶縁膜と、
前記第１絶縁膜を介して前記第１埋め込み配線の前記第１側面を覆う第１拡散層と、
前記第２絶縁膜を介して前記第１埋め込み配線の前記第２側面を覆う埋設導体と、
前記埋設導体に接続された第２拡散層と、を備え、
前記第１埋め込み配線は、前記第１及び第２の拡散層を接続する第１ゲート電極として機能し、
前記第２拡散層の底面は、前記第１トレンチの前記第１底面よりも深い位置に配置され、
前記第２絶縁膜の厚さは、前記第１絶縁膜の厚さより厚いことを特徴とする半導体装置。
【請求項２】
前記第１拡散層は、前記第１絶縁膜を介して前記第１埋め込み配線の前記第１側面の上部を覆い、これにより、前記第１埋め込み配線の前記第１側面の下部及び前記第１底部を覆う前記第１絶縁膜が第１ゲート絶縁膜として機能することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記埋設導体は、不純物含有多結晶シリコン膜からなることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１トレンチの上部を埋設するキャップ絶縁膜をさらに備え、前記キャップ絶縁膜は、前記第１及び第２絶縁膜とは異なる絶縁材料からなることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置
【請求項５】
前記第１及び第２絶縁膜は酸化シリコンからなり、前記キャップ絶縁膜は窒化シリコンからなることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第２絶縁膜は、前記第１絶縁膜と同じ厚さを有する第１部分と、前記第１部分を覆う第２部分の積層膜からなることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置
【請求項７】
前記第２絶縁膜は、前記第１絶縁膜よりも膜厚の厚い単一膜からなることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項８】
前記半導体基板に設けられた第２トレンチと、
前記第２トレンチの下部を埋設し、第２底面と、各々対向する第３側面および第４側面と、を有する第２埋め込み配線と、
前記第２埋め込み配線の前記第２底面および前記第３側面を覆う第３絶縁膜と、
前記第２埋め込み配線の前記第４側面を覆う第４絶縁膜と、
前記第３絶縁膜を介して前記第２埋め込み配線の前記第３側面を覆う第３拡散層と、をさらに備え、
前記埋設導体は、前記第２絶縁膜と前記第４絶縁膜に挟まれており、
前記第２埋め込み配線は、前記第２及び第３の拡散層を接続する第２ゲート電極として機能することを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記第３拡散層は、前記第３絶縁膜を介して前記第２埋め込み配線の前記第３側面の上部を覆い、これにより、前記第２埋め込み配線の前記第３側面の下部及び前記第２底部を覆う前記第３絶縁膜が第２ゲート絶縁膜として機能することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１拡散層に接続された第１キャパシタと、
前記第３拡散層に接続された第２キャパシタと、
前記埋設導体を介して前記第２拡散層に接続されたビット線と、をさらに備えることを特徴とする請求項８又は９に記載の半導体装置。
【請求項１１】
半導体基板にトレンチを形成する工程と、
前記トレンチの底面、並びに、各々対向する第１側面および第２側面に第１絶縁膜を形成する工程と、
前記トレンチの下部を埋設する埋め込み配線を形成する工程と、
前記半導体基板をエッチングすることにより、前記トレンチの前記第２側面に形成された前記第１絶縁膜を露出させるコンタクトホールを形成する工程と、
前記トレンチの第２側面を前記第１絶縁膜よりも厚い第２絶縁膜で覆う工程と、
前記コンタクトホールを埋設導体で埋め込む工程と、
前記第１絶縁膜を介して前記トレンチの前記第１側面を覆う第１拡散層を形成する工程と、
前記埋設導体に接続された第２拡散層を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項１２】
前記第１拡散層を形成する工程は、前記トレンチを形成する工程の前に行うことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第２拡散層を形成する工程は、前記第２拡散層の底面が前記トレンチの前記底面よりも深くなるよう行うことを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。
【請求項１４】
前記第２絶縁膜で覆う工程は、前記トレンチの前記第２側面に形成された前記第１絶縁膜を削除することなく、該第１絶縁膜上にサイドウォール絶縁膜を形成することにより行うことを特徴とする請求項１１乃至１３のいずれか一項に記載の半導体装置の製造方法。
【請求項１５】
前記第２絶縁膜で覆う工程は、前記トレンチの前記第２側面に形成された前記第１絶縁膜を削除した後、前記第１絶縁膜よりも厚いサイドウォール絶縁膜を形成することにより行うことを特徴とする請求項１１乃至１３のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、埋め込みゲート型のトランジスタを備える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体素子の微細化に伴って、トランジスタの寸法も縮小される傾向にあり、この寸法縮小によりトランジスタの短チャネル効果がより顕著になってきている。例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などでは、メモリセル寸法の縮小化に伴って、トランジスタのチャネル長も縮小されるため、サブスレッショルド電流が増大して、トランジスタの閾値電圧（Ｖｔ）が低下する。その結果、トランジスタのパフォーマンスが低下してしまい、メモリセルのリテンションや書き込み特性の悪化などが問題となってきている。
【０００３】
そこで、このような問題を解決するために、半導体基板に溝（トレンチ）を形成し、その溝にゲート電極を埋め込んだ埋め込みゲート型のトランジスタが採用されている（例えば、特許文献１，２を参照）。
【０００４】
この埋め込みゲート型のトランジスタでは、有効チャネル長（ゲート長）を長くすることができるため、上述した短チャネル効果を抑制することが可能となる。また、ゲート電極（ワード線）が半導体基板の表層に埋め込まれており、ゲート電極が基板表面よりも上方に突き出すことがないので、メモリセルと接続される配線のうち、半導体基板の上層に位置するのはビット線だけとなる。したがって、半導体基板上にメモリセルを構成するキャパシタやコンタクトプラグ等を形成する際の配置が容易となるだけでなく、その加工の困難さを軽減できるメリットがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−３３９４７６号公報
【特許文献２】特開２００７−０８１０９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
発明者は、上述した埋め込みワード線構造を有する半導体装置の開発途上において、隣接セル間のディスターブ不良が顕在化する問題を知見した。その問題について、図１８および図１９を用いて説明する。
【０００７】
図１８は、ＤＲＡＭを構成するメモリセルトランジスタの一断面を示している。
【０００８】
半導体基板１００は、素子分離領域１５０Ｂで区画された活性領域１０１を備え、活性領域１０１内に第１埋め込みゲート電極２００Ａ、および第２埋め込みゲート電極２００Ｂが配置される。第１埋め込みゲート電極２００Ａの一側面に隣接して、第１容量Ｃ１に接続される第１容量拡散層１０２ａが配置される。また、他の一側面に隣接してビット線３５１に接続されるビット線拡散層１０２ｂが配置される。第１埋め込みゲート電極２００Ａと、第１容量拡散層１０２ａと、ビット線拡散層１０２ｂと、で第１セルトランジスタ２Ａが構成される。一方、第２埋め込みゲート電極２００Ｂの一側面に隣接して第２容量Ｃ２に接続される第２容量拡散層１０２ｃが配置される。また、他の一側面に隣接してビット線３５１に接続されるビット線拡散層１０２ｂが配置される。第２埋め込みゲート電極２００Ｂと、第２容量拡散層１０２ｃと、ビット線拡散層１０２ｂと、で第２セルトランジスタ２Ｂが構成される。ビット線拡散層１０２ｂは、二つのトランジスタに共有される構成となる。
【０００９】
上記の構成において、第２容量Ｃ２に"１"情報が記憶された状態で、第１セルトランジスタ２Ａのオン（ＯＮ）／オフ（ＯＦＦ）動作を繰り返した場合に、第２容量Ｃ２に記憶された"１"情報が"０"情報に変化してデータが破壊されるといったディスターブ不良が発生することがある。詳しくは、第１セルトランジスタ２Ａで誘起され、拡散層１０２ａ、１０２ｂに吸収されずに残存する浮遊電子（ｅ−）が、ある確率で隣接する第２容量拡散層１０２ｃへ到達し、第２容量Ｃ２に記憶された"１"情報が"０"情報に変化してデータが破壊される。
【００１０】
この問題を解決するために、発明者は、図１９に示すように、第１埋め込みゲート電極２００Ａと第２埋め込みゲート電極２００Ｂの間の活性領域１０１にイオン注入法により、埋め込みゲート電極の底面と同じ深さの底面を有するビット線拡散層１０３を配置することを検討した。これにより、浮遊電子は、ビット線拡散層１０３に捕獲される割合が増大し、ディスターブ不良は低減する。
【００１１】
しかし、ビット線拡散層１０３と埋め込みゲート電極２００Ａ、２００Ｂと、が薄いゲート絶縁膜２１１のみを介して接するため、ビット線３５１の寄生容量が増大し、ＤＲＡＭ動作を阻害するという問題が新たに発生する。また、イオン注入には散乱注入成分が付随するため、深さ方向だけでなく水平方向にも広がって不純物が注入される。このため、第１埋め込みゲート電極２００Ａおよび第２埋め込みゲート電極２００Ｂの反対側まで注入層が広がり、はみ出し拡散層Ｄが形成されてしまうことにより、所望のトランジスタ特性が得られないという問題が発生する。
【課題を解決するための手段】
【００１２】
本発明による半導体装置は、半導体基板に設けられた第１トレンチと、前記第１トレンチの下部を埋設し、第１底面と、各々対向する第１側面および第２側面と、を有する第１埋め込み配線と、前記第１埋め込み配線の前記第１底面および前記第１側面を覆う第１絶縁膜と、前記第１埋め込み配線の前記第２側面を覆う第２絶縁膜と、前記第１絶縁膜を介して前記第１埋め込み配線の前記第１側面を覆う第１拡散層と、前記第２絶縁膜を介して前記第１埋め込み配線の前記第２側面を覆う埋設導体と、前記埋設導体に接続された第２拡散層と、を備え、前記第１埋め込み配線は、前記第１及び第２の拡散層を接続する第１ゲート電極として機能し、前記第２拡散層の底面は、前記第１トレンチの前記第１底面よりも深い位置に配置され、前記第２絶縁膜の厚さは、前記第１絶縁膜の厚さより厚いことを特徴とする。
【００１３】
本発明による半導体装置の製造方法は、半導体基板にトレンチを形成する工程と、前記トレンチの底面、並びに、各々対向する第１側面および第２側面に第１絶縁膜を形成する工程と、前記トレンチの下部を埋設する埋め込み配線を形成する工程と、前記半導体基板をエッチングすることにより、前記トレンチの前記第２側面に形成された前記第１絶縁膜を露出させるコンタクトホールを形成する工程と、前記トレンチの第２側面を前記第１絶縁膜よりも厚い第２絶縁膜で覆う工程と、前記コンタクトホールを埋設導体で埋め込む工程と、前記第１絶縁膜を介して前記トレンチの前記第１側面を覆う第１拡散層を形成する工程と、前記埋設導体に接続された第２拡散層を形成する工程と、を備えることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、トレンチ内に埋設される埋め込み配線とこれに隣接して配置される埋設導体の間には、第１絶縁膜の膜厚より厚い膜厚を有する第２絶縁膜を配置しているので、埋め込み配線と埋設導体との間に生じる寄生容量を低減することができる。これにより、埋め込み配線をワード線とし、埋設導体をビット線に接続した構造を有するＤＡＲＭに適用した場合であっても、ＤＲＡＭの動作信頼性を向上することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１の実施形態による半導体装置１の構造を示す平面図である。
【図２】図１のＡ−Ａ線に沿った断面図である。
【図３】本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図である。
【図４】本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図である。
【図５】本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図である。
【図６】本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図である。
【図７】本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図である。
【図８】本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図である。
【図９】本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図である。
【図１０】本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図である。
【図１１】本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図である。
【図１２】本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図である。
【図１３】本発明の第２の実施形態による半導体装置１の構造を示す断面図であり、図１のＡ−Ａ線に沿った断面に相当する。
【図１４】本発明の第２の実施形態による半導体装置２の製造方法を説明するための工程図である。
【図１５】本発明の第２の実施形態による半導体装置２の製造方法を説明するための工程図である。
【図１６】本発明の第２の実施形態による半導体装置２の製造方法を説明するための工程図である。
【図１７】本発明の第２の実施形態による半導体装置２の製造方法を説明するための工程図である。
【図１８】ＤＲＡＭを構成する一般的なメモリセルトランジスタの断面図である。
【図１９】一般的なメモリセルトランジスタの問題点を説明するための断面図である。
【発明を実施するための形態】
【００１６】
［第１実施形態］
以下、図１〜図１２を参照して、本発明の第１実施形態について説明する。最初に、図１および図２を参照して本実施形態の半導体装置の構造を説明し、図１〜図１２を参照してその製造方法を説明する。
【００１７】
（半導体装置）
まず、図１を参照して、本実施形態の半導体装置１の主要部分の配置について説明する。図１は、ＤＲＡＭメモリセルのレイアウトの一例を模式的に示す平面図である。なお、図１の平面図では、図面を見やすくするために、埋め込みワード線より上方に形成されるビット線やキャパシタは、省略している。本実施形態では、半導体基板をｐ型のシリコン単結晶として説明するが、これに限るものではなく、ｎ型のシリコン単結晶やＴＦＴシリコン基板などであっても良い。
【００１８】
半導体装置１のメモリセル領域においては、半導体基板１００が第１素子分離領域１５０Ａおよび第２素子分離領域１５０Ｂによって区画され、複数の島状の活性領域１０１が定義される。第１素子分離領域１５０Ａは、Ｘ方向（第２方向）に対して傾斜するＸ'方向（第３方向）に延在する。第２素子分離領域１５０Ｂは、Ｘ方向に垂直な方向であるＹ方向（第１方向）に延在する。これにより、各活性領域１０１の平面形状は、長手方向がＸ'方向である平行四辺形となる。但し、活性領域１０１の平面形状が平行四辺形に限るものではなく、平行四辺形の４つの角が丸まった長楕円形であっても良い。
【００１９】
活性領域１０１は、等ピッチ間隔でＸ'方向及びＹ方向に繰り返し配置される。Ｙ方向に隣接する活性領域１０１の間隔は特に制限されない。当該間隔は、活性領域１０１のＹ方向の幅と同じとしても構わないし、それより小さい寸法としても構わない。
【００２０】
半導体装置１のメモリセル領域には、複数の第１素子分離領域１５０Ａおよび複数の活性領域１０１に跨って、Ｙ方向に直線的に延在する複数の埋め込みワード線２００（第１埋め込みワード線２００Ａ、第２埋め込みワード線２００Ｂ）が配置されている。埋め込みワード線を「埋め込み配線」と記載し、第１埋め込みワード線を「第１埋め込み配線」、第２埋め込みワード線を「第２埋め込み配線」と表記する場合もある。埋め込みワード線もしくは埋め込み配線は、後述のトランジスタのゲート電極を兼ねるものである。
【００２１】
第１埋め込み配線２００Ａと第２埋め込み配線２００Ｂにより、各々の活性領域１０１は、第１容量コンタクト領域９ａと、ビット線（配線）コンタクト領域８と、第２容量コンタクト領域９ｂと、に分割される。すなわち、活性領域１０１内において、Ｘ'方向に隣接する一方の第２素子分離領域１５０Ｂと第１埋め込み配線２００Ａとに挟まれた領域が第１容量コンタクト領域９ａとなり、第１埋め込み配線２００Ａと第２埋め込み配線２００Ｂとに挟まれた領域がビット線コンタクト領域８となり、第２埋め込み配線２００ＢとＸ'方向に隣接する他方の第２素子分離領域１５０Ｂとに挟まれた領域が第２容量コンタクト領域９ｂとなる。
【００２２】
半導体装置１のメモリセル領域には、ビット線コンタクト領域８に重なるように、Ｘ方向に延在するビット線（配線）３５０が配設される。第１容量コンタクト領域９ａと、第１埋め込み配線２００Ａと、ビット線コンタクト領域８と、で第１トランジスタ２Ａが構成される。また、ビット線コンタクト領域８と、第２埋め込み配線２００Ｂと、第２容量コンタクト領域９ｂと、で第２トランジスタ２Ｂが構成される。第１埋め込み配線２００Ａおよび第２埋め込み配線２００Ｂは、各々のトランジスタのゲート電極として機能する。また、ビット線コンタクト領域８は、第１および第２トランジスタ２Ａ，２Ｂに共有される構成となっている。
【００２３】
次に、図２を参照する。図２は、図１におけるＡ−Ａ断面図である。
【００２４】
半導体装置１のメモリセル領域には、半導体基板１００を第２素子分離領域１５０Ｂで区画された活性領域１０１をＸ'方向に３分するように第１埋め込みワード線２００Ａおよび第２埋め込みワード線２００Ｂが配置される。これにより、前述の第１容量コンタクト領域９ａ、ビット線コンタクト領域８および第２容量コンタクト領域９ｂが区画される。第１容量コンタクト領域９ａは、一方の第２素子分離領域１５０Ｂと第１埋め込み配線２００Ａとで挟まれ、半導体基板１００からなる第１半導体ピラー１０１Ａで構成される。また、第２容量コンタクト領域９ｂも同様に、第２半導体ピラー１０１Ｂで構成される。第１半導体ピラー１０１Ａの上部には第１トランジスタ２Ａのソース／ドレインの一方となる第１容量拡散層（第１拡散層）１０２ａが配置される。また、第２半導体ピラー１０１Ｂの上部には第２トランジスタ２Ｂのソース／ドレインの一方となる第２容量拡散層（第３拡散層）１０２ｂが配置される。
【００２５】
第１容量拡散層１０２ａは、第１絶縁膜であるゲート絶縁膜２１１を介して第１埋め込み配線２００Ａの側面の上部を覆っている。これにより、ゲート絶縁膜２１１のうち、前記第１埋め込み配線２００Ａの側面の下部及び底部を覆う部分が実質的にゲート絶縁膜として機能し、これに接する半導体基板１００がチャネルとなる。同様に、第２容量拡散層１０２ｂは、第３絶縁膜であるゲート絶縁膜２１１を介して第２埋め込み配線２００Ｂの側面の上部を覆っている。これにより、ゲート絶縁膜２１１のうち、前記第２埋め込み配線２００Ｂの側面の下部及び底部を覆う部分が実質的にゲート絶縁膜として機能し、これに接する半導体基板１００がチャネルとなる。
【００２６】
第１埋め込み配線２００Ａは、図１に示すようにＹ方向に整列して配置される複数の活性領域１０１および第１素子分離領域１５０Ａに跨ってＹ方向に延在する第１ワードトレンチ（第１トレンチ）２１０ａの下部に、第１絶縁膜であるゲート絶縁膜２１１を介して配置される。第１埋め込み配線２００Ａは、窒化チタン（ＴｉＮ）やタングステン（Ｗ）などの金属で構成される。第１埋め込み配線２００Ａは、底面及び互いに対向する第１側面及び第２側面を有する。第１埋め込み配線２００Ａの底面及び第１側面に相当する第１ワードトレンチ２１０ａの内面は、ゲート絶縁膜２１１で覆われる。ゲート絶縁膜２１１は、酸化ハフニウム（ＨｆＯ）などの高誘電率絶縁膜もしくはシリコン酸化膜（ＳｉＯ）、あるいはシリコン酸窒化膜（ＳｉＯＮ）で構成される。第２ワードトレンチ（第２トレンチ）２１０ｂの下部に配置される第２埋め込み配線２００Ｂも、第１埋め込み配線２００Ａと同様に構成される。
【００２７】
各々のワードトレンチ２１０内には、各々の埋め込み配線２００の上方に位置する空間を埋設するキャップ絶縁膜２５２が配置される。半導体基板１００の上面１００ａにおいて、キャップ絶縁膜２５２が配置される領域以外の領域には、マスク酸化膜２５１が配置されている。キャップ絶縁膜２５２は、上面がマスク酸化膜２５１の上面と同一平面を構成するように配置されている。マスク酸化膜２５１とキャップ絶縁膜２５２は、第一層間絶縁膜２５０を構成する。
【００２８】
ビット線コンタクト領域８に位置する第一層間絶縁膜２５０を貫通して、ビット線コンタクトホール３０１が設けられる。さらに、ビット線コンタクトホール３０１に連続して下方に延在する第１拡大ビット線コンタクトホール３０１ａが配置される。第１拡大ビット線コンタクトホール３０１ａは、その底面が各々のワードトレンチの底面と同等の位置となるように配置される。第１拡大ビット線コンタクトホール３０１ａのＸ'方向に対向する２つの側面は、各々のワードトレンチ２１０の内面を覆うゲート絶縁膜２１１の一側面によって構成される。
【００２９】
第１拡大ビット線コンタクトホール３０１ａの側面には、酸化シリコンからなるサイドウォール絶縁膜３０２が配置される。これにより、第１拡大ビット線コンタクトホール３０１ａ内には、側面がサイドウォール絶縁膜３０２で構成される新たな第２拡大ビット線コンタクトホール３０１ｂが設けられる。第１埋め込み配線２００Ａおよび第２埋め込み配線２００Ｂを覆うゲート絶縁膜２１１（第１の部分）及びサイドウォール絶縁膜３０２（第２の部分）からなる積層膜は、第２絶縁膜を構成する。当然ながら、第２絶縁膜は第１絶縁膜よりも膜厚が厚い。そして、第２拡大ビット線コンタクトホール３０１ｂを充填するように、埋設導体であるビット線コンタクトプラグ３０３が配置される。
【００３０】
図２では、ビット線コンタクトプラグ３０３の上面が半導体基板１０１の上面１００ａより下方に位置するように描かれているが、第一層間絶縁膜２５０の上面と同一平面であっても構わない。ビット線コンタクトプラグ３０３の直下に位置する半導体基板１００の表面には、ビット線コンタクトプラグ３０３の底面に接続するビット線拡散層（第２拡散層）３０３ａが配置される。ビット線拡散層３０３ａは、その底部が各々のワードトレンチ２１０の底面よりも深く、且つ、第１および第２素子分離領域１５０Ａ，１５０Ｂの底面の深さよりも浅い位置となるように配置される。ビット線拡散層３０３ａは、第１トランジスタ２Ａおよび第２トランジスタ２Ｂに共有され、各々のトランジスタにおいて、ソース／ドレインの他の一方の拡散層を構成する。
【００３１】
ビット線コンタクトプラグ３０３の上面には、導体膜３５１とカバー絶縁膜３５２とで構成されるビット線３５０が配置される。ビット線３５０の側面を覆うようにライナー絶縁膜４０１が配置され、ビット線３５０間を埋設するように第１酸化膜４０２が配置される。ライナー絶縁膜４０１と第１酸化膜４０２は、第二層間絶縁膜４００を構成する。第二層間絶縁膜４００と第一層間絶縁膜２５０を貫通する容量コンタクトホール４５１には、第１容量拡散層１０２ａおよび第２容量拡散層１０２ｂの各々に接続する容量コンタクトプラグ４５２が配置される。容量コンタクトプラグ４５２の上面を含む第二層間絶縁膜４００の上面には、ストッパー膜７８０と第三層間絶縁膜７９０とが設けられる。さらに、第三層間絶縁膜７９０とストッパー膜７８０を貫通し、容量コンタクトプラグ４５２の上面に接続する下部電極８１１、容量絶縁膜８１２および上部電極８１３からなるキャパシタ８００と、第四層間絶縁膜９００と、保護絶縁膜９３０とが配置される。
【００３２】
上記第１実施形態では、一つの活性領域１０１内において、第１容量拡散層１０２ａと、第１埋め込み配線（第１ゲート電極）２００Ａと、ゲート絶縁膜２１１と、ビット線拡散層３０３ａと、で第１トランジスタ２Ａが構成される。また、第２容量拡散層１０２ｂと、第２埋め込み配線（第２ゲート電極）２００Ｂと、ゲート絶縁膜２１１と、ビット線拡散層３０３ａと、で第２トランジスタ２Ｂが構成される。第１トランジスタ２Ａと第２トランジスタ２Ｂとは、ビット線コンタクトプラグ３０３を介して隣接する構成となる。
【００３３】
本実施形態の構成では、ビット線コンタクトプラグ３０３を埋め込み配線２００の下端まで延在させることにより、ビット線コンタクトプラグ３０３の下方に位置する半導体基板１００にビット線拡散層３０３ａを配置することを可能としている。すなわち、ワードトレンチ２１０の底面よりも深い位置までビット線拡散層３０３ａを配置する構成としている。これにより、隣接セル（トランジスタ）間のディスターブ不良を抑制できる。さらに、ビット線コンタクトプラグ３０３と隣接する各々の埋め込み配線２００との間にゲート絶縁膜２１１に加えてとサイドウォール絶縁膜３０２を積層配置しているので、ビット線コンタクトプラグ３０３と埋め込み配線２００の間に形成される寄生容量を低減できる。その結果、複数のビット線コンタクトプラグ３０３が接続されるビット線３５０（導体膜３５１）全体の寄生容量を低減してＤＲＡＭの信号検出能力を向上でき、高精度動作が可能となる。
【００３４】
（製造方法）
次に、本発明の第１実施形態による半導体装置の製造方法について、図１〜図１２を参照して説明する。尚、図２〜図１２は、図１に示した平面図のＡ−Ａ断面図に相当する図である。
【００３５】
先ず、図１を参照する。公知のＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）形成法を用いて、ｐ型の単結晶シリコンからなる半導体基板１００上に、Ｘ'方向に延在する第１素子分離領域１５０Ａと、Ｙ方向に延在する第２素子分離領域１５０Ｂを形成する。これにより、半導体基板１００からなる複数の活性領域１０１が区画される。したがって、活性領域１０１はＹ方向において第１素子分離領域１５０Ａで挟まれ、Ｘ'方向において第２素子分離領域１５０Ｂで挟まれるように形成される。第１素子分離領域１５０Ａおよび第２素子分離領域１５０Ｂは、いずれも活性領域１０１を区画する素子分離溝内にシリコン酸化膜を埋設することにより形成されている。第１および第２素子分離領域１５０Ａ，１５０Ｂの深さは、半導体基板１００の上面１００ａ（図２参照）から例えば２５０ｎｍである。
【００３６】
次に、図３を参照する。活性領域１０１の上面近傍にイオン注入法を用いてｎ型不純物を注入してｎ型不純物拡散層１０２を形成する。次に、半導体基板１００の上面に厚さ２０ｎｍのシリコン酸化膜からなるマスク酸化膜２５１および非晶質カーボン膜などからなる図示しないハードマスク膜を積層形成する。次に、図１に示した埋め込みワード線２００のパターンからなりＹ方向に延在する開口２５１ａを、リソグラフィとドライエッチング法により、ハードマスク膜とマスク酸化膜２５１とに形成する。これにより、開口２５１ａ内には、活性領域１０１を構成する半導体基板１００の上面と第１素子分離領域１５０Ａの上面が繰り返し露出する。
【００３７】
次に、ハードマスク膜をマスクとして開口２５１ａ内に露出している半導体基板１００を構成するシリコンと第１素子分離領域１５０Ａを構成するシリコン酸化膜とをドライエッチングし、第１ワードトレンチ２１０ａおよび第２ワードトレンチ２１０ｂを形成する。特に区別する必要がない場合、第１ワードトレンチ２１０ａおよび第２ワードトレンチ２１０ｂを単にワードトレンチ２１０と総称する。ワードトレンチ２１０の半導体基板１００の上面１００ａからの深さは例えば１５０ｎｍとする。このドライエッチングは、フッ素含有プラズマを用いた異方性ドライエッチングにより実施する。ワードトレンチ２１０を形成すると、ｎ型不純物拡散層１０２は３つに分離される。Ｘ'方向の両端に位置するｎ型不純物拡散層１０２は、第１容量拡散層１０２ａおよび第２容量拡散層１０２ｂとなる。
【００３８】
次に、ハードマスク膜を除去する。次に、各々のワードトレンチの内面に厚さ４ｎｍのゲート絶縁膜２１１を熱酸化法により形成する。次に、各々のワードトレンチ２１０を埋設するように全面に金属膜を形成した後、ドライエッチング法によりエッチバックし、各々のワードトレンチの下部に第１埋め込みワード線２００Ａ、第２埋め込みワード線２００Ｂを形成する。金属膜には、窒化チタン単層膜や窒化チタンとタングステンとの積層膜などを用いることができる。
【００３９】
次に、各々のワードトレンチ２１０を埋設するように、全面に窒化シリコンからなる絶縁膜を形成する。次に、マスク酸化膜２５１の上面が露出するまで、全面に形成された絶縁膜をＣＭＰ法によりエッチバックする。これにより、各々の埋め込みワード線２００の上面を覆い、各々のワードトレンチ２１０の上部を埋設するキャップ絶縁膜２５２が形成される。マスク酸化膜２５１の上面とキャップ絶縁膜２５２の上面とは同一平面である。マスク酸化膜２５１とキャップ絶縁膜２５２とは第一層間絶縁膜２５０を構成する。
【００４０】
次に、図４に示すように、ビット線コンタクトホール３０１を形成する。ビット線コンタクトホール３０１の底面には、ｎ型不純物拡散層１０２が露出する。
【００４１】
次に、図５に示すように、酸化シリコンならびに窒化シリコンに対してシリコンの選択比が大きい（例えば選択比５〜１５）条件のドライエッチングによって、埋め込みワード線２００の下端まで深堀して第１拡大ビット線コンタクトホール３０１ａを形成する。第１拡大ビット線コンタクトホール３０１ａの側面にはゲート絶縁膜２１１と図示されない第１素子分離領域１５０Ａ、底面には活性領域１０１が現れる。また、半導体基板１００の上面には、第一層間絶縁膜２５０が現れている。
【００４２】
次に、図６に示すように、第１拡大ビット線コンタクトホール３０１ａの側面および底面を含む半導体基板１００全面にＣＶＤ法で酸化シリコンからなるサイドウォール絶縁膜３０２を成膜する。その後、サイドウォール絶縁膜３０２を介してイオン注入を行うことにより、第１拡大ビット線コンタクトホール３０１ａの底部にビット線拡散層３０３ａを形成する。
【００４３】
次に、図７に示すように、エッチバックにより、第１拡大ビット線コンタクトホール３０１ａの底面に位置する活性領域１０１上に形成されたサイドウォール絶縁膜３０２と、第一層間絶縁膜２５０上に形成されたサイドウォール絶縁膜３０２を除去して、第１拡大ビット線コンタクトホール３０１ａの側面にのみサイドウォール絶縁膜３０２を残す。これにより、第２拡大ビット線コンタクトホール３０１ｂが形成される。そして、ビット線コンタクトプラグ３０３と第１埋め込みワード線２００Ａおよび第２埋め込みワード線２００Ｂとの間に第１ゲート絶縁膜２１１とサイドウォール絶縁膜３０２が介在するため、ビット線１５０とワード線２００との間に形成される容量の増加を抑制することができる。
【００４４】
次に、図８に示すように、ＣＶＤ法で第２拡大ビット線コンタクトホール３０１ｂを充填し、半導体基板１００の全面を覆うように例えば２０ｎｍの厚さの不純物含有多結晶シリコン（ＤＯＰＯＳ：Ｄｏｐｅｄ  Ｐｏｌｙｓｉｌｉｃｏｎ）膜３０３'を成膜する。不純物含有多結晶シリコン膜３０３'は、濃度が１Ｅ２０〜１Ｅ２１（ａｔｏｍｓ／ｃｍ３）のリンやヒ素を含有するｎ型導体である。
【００４５】
次に、図９に示すように、不純物含有多結晶シリコン膜３０３'が第２拡大ビット線コンタクトホール３０１ｂの中だけに残るようエッチバックすることにより、ビット線コンタクトプラグ３０３を形成する。図９ではｎ型不純物拡散層１０２の下端まで不純物含有多結晶シリコン膜３０３'がエッチバックされているが、ビット線コンタクトプラグ３０３の上面が第一層間絶縁膜２５０と同一平面であってもかまわない。このように、イオン注入を用いることなく、不純物含有多結晶シリコン膜３０３'を成膜することによってビット線コンタクトプラグ３０３を形成していることから、図１９に示したはみ出し拡散層Ｄが形成されることはない。
【００４６】
次に、図１０に示すように、第２拡大ビット線コンタクトホール３０１ｂの残りの部分を埋設するように、半導体基板１００上の全面に、導体膜３５１およびカバー絶縁膜３５２をこの順に成膜する。ここでは、導体膜３５１は、下から順に、チタンシリサイドなどの金属シリサイド膜、窒化チタンなどの金属窒化膜、タングステンシリサイド膜、タングステン膜からなる積層金属で形成することができる。少なくともタングステン膜はスパッタ法を用いて形成する。また、カバー絶縁膜３５２はＣＶＤ法により形成されるシリコン窒化膜で構成される。但し、導体膜３５１を金属膜で形成するだけではなく、ビット線コンタクトプラグ３０３についても金属膜で形成しても構わない。
【００４７】
次に、図１１に示すように、リソグラフィとドライエッチング法により、カバー絶縁膜３５２および導体膜３５１を順次エッチングしてビット線３５０を形成する。
【００４８】
次に、図１２に示すように、ビット線３５０を覆うように半導体基板１００の全面に例えば１０ｎｍ程度の厚さのシリコン窒化膜を成膜する。さらに、エッチバックによりビット線３５０の側面だけにシリコン窒化膜を残すことにより、ライナー絶縁膜４０１を形成した後、ビット線３５０間を埋設するように第１酸化膜４０２を形成する。ライナー絶縁膜４０１と第１酸化膜４０２で第二層間絶縁膜４００を構成する。
【００４９】
次に、図２に示すように、第二層間絶縁膜４００と第一層間絶縁膜２５０を貫通する容量コンタクトホール４５１を開口することにより、第１容量拡散層１０２ａおよび第２容量拡散層１０２ｂを露出させる。そして、容量コンタクトホール４５１を埋設するように容量コンタクトプラグ４５２を形成し、容量コンタクトプラグ４５２の上面を含む第二層間絶縁膜４００の上面にストッパー膜７８０および第三層間絶縁膜７９０を形成する。さらに、第三層間絶縁膜７９０とストッパー膜７８０を貫通し、容量コンタクトプラグ４５２を露出させるシリンダーホールを形成した後、下部電極８１１と容量絶縁膜８１２と上部電極８１３からなるキャパシタ８００を形成し、さらに、第四層間絶縁膜９００と保護絶縁膜９３０を形成すれば、図３に示した第１実施形態による半導体装置１が完成する。
【００５０】
このように、本実施形態による製造方法では、イオン注入を用いることなく不純物含有多結晶シリコン膜３０３'を成膜することによってビット線コンタクトプラグ３０３を形成していることから、図１９に示したはみ出し拡散層Ｄが形成されることがない。
【００５１】
［第２実施形態］
次に、本発明の第２実施形態について説明する。
【００５２】
（半導体装置）
図１３は、本発明の第２実施形態による半導体装置２を示す断面図であり、図１におけるＡ−Ａ断面に相当する。
【００５３】
第１実施形態による半導体装置の場合、第１拡大ビット線コンタクトホール３０１ａを開口する時に第１ゲート絶縁膜２１１にダメージが発生し、ビット線１５０とワード線２００との間に形成される容量にばらつきが生じる可能性がある。そこで、発明者は第２実施形態による半導体装置２を発案した。基本的な構造は第１実施形態による半導体装置１と同一であることから、重複する説明は省略し、第１実施形態による半導体装置１と相違する部分に着目して説明する。
【００５４】
第１実施形態による半導体装置１との違いは、第１素子分離領域１５０Ａと第２素子分離領域１５０Ｂならびに第一層間絶縁膜２５０をシリコン窒化膜で形成し、第１拡大ビット線コンタクトホール３０１ａを開口した後、酸化膜ウェットエッチで第１拡大ビット線コンタクトホール３０１ａの側面に現れた第一層間絶縁膜２５０を取り除く。その後、図１３に示すように、第１の実施形態より厚い（例えば１０ｎｍ）サイドウォール絶縁膜３０２を配置する。これにより、第１拡大ビット線コンタクトホール３０１ａを開口した時にダメージを受けた第１ゲート絶縁膜２１１が取り除かれ、第１の実施形態より厚いサイドウォール絶縁膜３０２となるので、ビット線１５０とワード線２００との間に形成される容量が安定する。
【００５５】
（製造方法）
次に、上記、本発明の第２実施形態による半導体装置２の製造方法について、図１４〜図１７を参照して説明する。図１４〜図１７は、図１に示した平面図のＡ−Ａ断面に相当する。
【００５６】
図１４に示す断面は、図５に示した断面と同じであるが、第１素子分離領域１５０Ａ、第２素子分離領域１５０Ｂおよび第一層間絶縁膜２５０がシリコン窒化膜で形成されている点において第１実施形態と相違する。ここまでのその他の工程は、第１実施形態と同じであるため、重複する説明は省略する。
【００５７】
次に、図１５に示すように、酸化膜ウェットエッチで、第１拡大ビット線コンタクトホール３０１ａの側面に現れている第１ゲート絶縁膜２１１を取り除く。これにより、第１拡大ビット線コンタクトホール３０１ａは、第３拡大ビット線コンタクトホール３０１ｃとなる。
【００５８】
次に、図１６に示すように、第３拡大ビット線コンタクトホール３０１ｃの側面および底面を含む半導体基板１００の全面に、ＣＶＤ法で薄く例えば１０ｎｍのサイドウォール絶縁膜３０２を成膜する。
【００５９】
次に、図１７に示すように、エッチバックにより、第３拡大ビット線コンタクトホール３０１ｃの底面に位置する活性領域１０１上に形成されたサイドウォール絶縁膜３０２と、第一層間絶縁膜２５０上に形成されたサイドウォール絶縁膜３０２を除去することにより、第３拡大ビット線コンタクトホール３０１ｃの側面にのみサイドウォール絶縁膜３０２を残す。これにより、ビット線コンタクトプラグ３０３と埋め込みゲート電極２００Ａ、２００Ｂとの間にサイドウォール絶縁膜３０２が介在するため、ビット線１５０とワード線２００との間に形成される容量の増加を抑制することができる。
【００６０】
以降、第１実施形態と同じ製造工程を経て、図１３に示す半導体装置２が完成する。
【００６１】
このように、本実施形態によれば、第１拡大ビット線コンタクトホール３０１ａの開口時にダメージを生じた第１ゲート絶縁膜２１１が取り除かれ、第１実施形態よりも厚いサイドウォール絶縁膜３０２が形成されるため、ビット線１５０とワード線２００との間に形成される容量を安定させることが可能となる。
【００６２】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００６３】
１，２    半導体装置
２Ａ，２Ｂ    トランジスタ
８        ビット線コンタクト領域
９ａ，９ｂ    容量コンタクト領域
１００    半導体基板
１００ａ  半導体基板の上面
１０１    活性領域
１０１Ａ，１０１Ｂ    半導体ピラー
１０２    ｎ型不純物拡散層
１０２ａ，１０２ｂ    容量拡散層
１０３    ビット線拡散層
１５０    ビット線
１５０Ａ，１５０Ｂ    素子分離領域
２００Ａ，２００Ｂ    埋め込みワード線
２１０ａ，２１０ｂ    ワードトレンチ
２１１    ゲート絶縁膜
２５０    第一層間絶縁膜
２５１    マスク酸化膜
２５１ａ  開口
２５２    キャップ絶縁膜
３０１    ビット線コンタクトホール
３０１ａ  第１拡大ビット線コンタクトホール
３０１ｂ  第２拡大ビット線コンタクトホール
３０１ｃ  第３拡大ビット線コンタクトホール
３０２    サイドウォール絶縁膜
３０３    ビット線コンタクトプラグ
３０３'  不純物含有多結晶シリコン膜３０３'
３０３ａ  ビット線拡散層
３５０    ビット線
３５１    導体膜
３５２    カバー絶縁膜
４００    第二層間絶縁膜
４０１    ライナー絶縁膜
４０２    第１酸化膜
４５１    容量コンタクトホール
４５２    容量コンタクトプラグ
７８０    ストッパー膜
７９０    第三層間絶縁膜
８００    キャパシタ
８１１    下部電極
８１２    容量絶縁膜
８１３    上部電極
９００    第四層間絶縁膜
９３０    保護絶縁膜
【図１】
2015216236.tif 000003
【図２】
2015216236.tif 000004
【図３】
2015216236.tif 000005
【図４】
2015216236.tif 000006
【図５】
2015216236.tif 000007
【図６】
2015216236.tif 000008
【図７】
2015216236.tif 000009
【図８】
2015216236.tif 000010
【図９】
2015216236.tif 000011
【図１０】
2015216236.tif 000012
【図１１】
2015216236.tif 000013
【図１２】
2015216236.tif 000014
【図１３】
2015216236.tif 000015
【図１４】
2015216236.tif 000016
【図１５】
2015216236.tif 000017
【図１６】
2015216236.tif 000018
【図１７】
2015216236.tif 000019
【図１８】
2015216236.tif 000020
【図１９】
2015216236.tif 000021