(57)【要約】【課題】  制御基板とドライバＩＣとの間の配線設計を容易にするとともに、充放電電流に起因するソースドライバでの発熱量を抑制することができる液晶表示装置を提供する。【解決手段】  液晶表示装置１は、複数のゲート配線１５と複数のソース配線１４とが交差するように配置された液晶表示パネル１０と、複数のソース配線１４を駆動するソースドライバ３０であって、ソース配線１４ごとに設けられ、対応するソース配線１４をデータ電位ＶＤに設定する出力バッファ７５を含むソースドライバ３０と、出力バッファ７５に対して、高電位側の電力を供給する電源線５１と、低電位側の電力を供給する電源線５２とを備える電源部と、電源線５１に設けられ、ソース配線１４をデータ電位ＶＤに設定する際に、出力バッファ７５から該ソース配線１４へ流れる充電電流Ｉ１を制限する電流制限回路８１とを含む。【選択図】      図７
2015031908.tif 000002
【特許請求の範囲】
【請求項１】
複数のゲート配線と複数のソース配線とが交差するように配置された液晶表示パネルと、
前記複数のソース配線を駆動するソースドライバであって、前記ソース配線ごとに設けられ、対応するソース配線をデータ信号に応じた電位に設定する出力バッファを含むソースドライバと、
前記出力バッファに対して、高電位側の電力を供給する高電位側電源線と、低電位側の電力を供給する低電位側電源線とを備える電源部と、
前記高電位側電源線に設けられ、前記ソース配線をデータ信号に応じた電位に設定する際に、前記出力バッファから該ソース配線へ流れる電流を制限する高電位側電流制限回路とを含むことを特徴とする液晶表示装置。
【請求項２】
前記高電位側電流制限回路に並列に設けられ、前記出力バッファから前記ソース配線へ流れる電流を制限しない高電位側電流非制限回路と、
前記高電位側の電力が前記高電位側電流制限回路を介して前記出力バッファへ供給される第１の状態と、前記高電位側の電力が前記高電位側電流非制限回路を介して前記出力バッファへ供給される第２の状態とを切り替える高電位側切替部と、
前記ソース配線に対してデータ信号に応じた電位設定の開始タイミングの前後にわたる予め定める期間を第１の状態とし、残余の期間を第２の状態とするように、前記高電位側切替部を制御する高電位側切替制御部とをさらに含むことを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記低電位側電源線に設けられ、前記ソース配線をデータ信号に応じた電位に設定する際に、該ソース配線から前記出力バッファに流れる電流を制限する低電位側電流制限回路をさらに含むことを特徴とする請求項１または２に記載の液晶表示装置。
【請求項４】
前記低電位側電流制限回路に並列に設けられ、前記ソース配線から前記出力バッファに流れる電流を制限しない低電位側電流非制限回路と、
前記低電位側の電力が前記低電位側電流制限回路を介して前記出力バッファへ供給される第３の状態と、前記低電位側の電力が前記低電位側電流非制限回路を介して前記出力バッファへ供給される第４の状態とを切り替える低電位側切替部と、
前記ソース配線に対してデータ信号に応じた電位設定の開始タイミングの前後にわたる予め定める期間を第３の状態とし、残余の期間を第４の状態とするように、前記低電位側切替部を制御する低電位側切替制御部とをさらに含むことを特徴とする請求項３に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に関する。
【背景技術】
【０００２】
一般に、アクティブマトリクス方式の液晶表示パネルは、液晶層を挟む２枚の透明基板のうち、一方の透明基板上に、複数のソース配線と、該複数のソース配線に交差する複数のゲート配線とを形成し、ソース配線とゲート配線との各交差部に対応して形成される画素電極をマトリクス状に配置した構成となっている。
【０００３】
そして、各画素電極は、対応する交差部を通過するソース配線に、アクティブ素子としてのＴＦＴ（Thin Film Transistor）を介して接続され、そのＴＦＴのゲート端子は、その交差部を通過するゲート配線に接続されている。また、他方の透明基板には、上記複数の画素電極に共通の対向電極が共通電極として形成されている。
【０００４】
上記液晶表示パネルを備える液晶表示装置は、液晶表示パネルに画像を表示させるための駆動回路として、ゲートドライバおよびソースドライバを備えている。ゲートドライバは、上記複数のゲート配線を１本ずつ線順次に選択し、選択したゲート配線を選択時電位ＶＧＨに設定するとともに、選択していないゲート配線を非選択時電位ＶＧＬに設定する駆動回路である。一方、ソースドライバは、外部から入力されるデータ信号に基づいて、各ソース配線の電位を、ゲートドライバによって選択された選択行の各画素の画素値に応じた電位に設定する駆動回路である。
【０００５】
図９は、従来技術に係る液晶表示装置におけるソースドライバ１０１の最終段の構成を示す図である。従来から、ソースドライバ１０１の最終段、すなわちソースドライバ１０１におけるソース配線１０２との接続段には、上記複数のソース配線１０２に一対一に接続される複数の出力バッファ１０３が設けられている。なお、図９では、一のソース配線１０２とそれに接続される構成だけを代表して示している。また、ソース配線１０２に付されている抵抗記号は、ソース配線１０２の配線抵抗を示している。
【０００６】
出力バッファ１０３は、電源回路１０４から電源線１０５を介して高電位側の電源である液晶駆動用アナログ電源ＡＶＤＤに接続されるとともに、電源回路１０４から電源線１０６を介して低電位側の電源である液晶駆動用アナロググランドＡＶＳＳに接続され、出力バッファ１０３の前段に設けられるＤ／Ａコンバータから画素値に応じた電位（以下、「データ電位」と称する）ＶＤが入力されると、ソース配線１０２へのデータ電位ＶＤの出力開始のタイミングに合わせて、ソース配線１０２がデータ電位ＶＤとなるように、電源線１０５からソース配線１０２へ電荷の供給（充電電流Ｉ１）を開始し、あるいは、電源線１０６へ電荷の放電（放電電流Ｉ２）を開始する。
【０００７】
これにより、選択時電位ＶＧＨに設定されているゲート配線１０７とソース配線１０２との交差部に設けられるＴＦＴ１０８を介して該ソース配線１０２に接続された画素電極１０９がデータ電位ＶＤに設定され、液晶１１０が、画素電極１０９とコモン電位ＶＣＯＭに設定されているコモン電極１１１との電位差に応じた状態に変化することで、画像が表示される。
【０００８】
図１０は、従来技術に係る液晶表示装置における動作の例を示すタイミングチャートであり、図１０（１）は、ソースドライバ１０１に、各ソース配線１０２の電位を、ゲートドライバによって選択された選択行における各画素の画像値に応じたデータ電位ＶＤに設定することを指示する制御信号（ラッチパルス）ＬＰを示し、図１０（２）は、一のソース配線１０２における電位の変化を示している。また、図１０（３）は、高電位側の電源線１０５から該一のソース配線１０２に流れ込む充電電流Ｉ１の変化を示し、図１０（４）は、該一のソース配線１０２から低電位側の電源線１０６へ流れ込む放電電流Ｉ２の変化を示している。なお、図１０では、液晶表示装置が行ライン反転駆動される場合を例に挙げている。
【０００９】
液晶表示装置では、図１０に示すように、ソースドライバ１０１において、ラッチパルスＬＰの立ち下がりエッジが検出されると、出力バッファ１０３からソース配線１０２への電位出力が開始される。このとき、ソース配線１０２に設定すべきデータ電位ＶＤが、電位出力開始直前のソース配線１０２の電位よりも高い場合には、高電位側の電源線１０５から該一のソース配線１０２に充電電流Ｉ１が流れ込む。逆に、ソース配線１０２に設定すべきデータ電位ＶＤが、電位出力開始直前のソース配線１０２の電位よりも低い場合には、該一のソース配線１０２から低電位側の電源線１０６に放電電流Ｉ２が流れ込む。
【００１０】
このとき、液晶表示パネルの容量性によって、図１０に示すように、出力バッファ１０３からソース配線１０２へのデータ電位ＶＤの出力の開始時に、電源線１０５または電源線１０６にラッシュ電流（突入電流）が流れてしまう。
【００１１】
従来から、このラッシュ電流を抑制するための方法として、出力バッファ１０３の出力端１０３ａを各画素に接続するソース配線１０２の配線抵抗の太さを最適化する方法や、出力バッファ１０３の能力を最適化する方法が知られている。
【００１２】
また、これとは別に、ラッシュ電流に耐え得るようにするために、ラッシュ電流のピーク値を考慮して、電源線１０５，１０６の配線構造を最適化して設計することが行われている。以下、この点について、図１１および図１２を参照して説明する。
【００１３】
図１１は、ＣＯＧ（Chip on glass）方式の液晶表示パネル１００に設けられたソースドライバＩＣ（Integrated Circuit）１０１ａ〜１０１ｃへの電源線１０５，１０６の配線例を示す図である。図１１では、表示領域１１２を有する液晶表示パネル１００において、ゲート配線１０７やソース配線１０２が形成される側の透明基板に設けられたＣＯＧ実装領域１１６に、３つのソースドライバＩＣ１０１ａ〜１０１ｃと、２つのゲートドライバＩＣ１１３ａ，１１３ｂとが搭載される例を示している。
【００１４】
これらのドライバＩＣ１０１ａ〜１０１ｃ，１１３ａ，１１３ｂには、図９に示す電源回路１０４や制御回路などが実装された図示しない制御基板から、画像表示のためのデータ信号、ラッチパルスＬＰなどの制御信号および電力の供給が行われる。このために、図１１に示すように、フレキシブルプリント基板（Flexible Printed Circuit；以下、「ＦＰＣ」と略記する）１１４を用いて、制御基板が、液晶表示パネル１００のＣＯＧ実装領域１１６に電気的に接続される。
【００１５】
なお、図１１および後述の図１２では、制御基板からドライバＩＣ１０１ａ〜１０１ｃ，１１３ａ，１１３ｂへデータ信号、制御信号および電力の供給を行うために敷設される複数の配線のうち、液晶駆動用アナログ電源ＡＶＤＤ用の電源線１０５の配線パターン、および液晶駆動用アナロググランドＡＶＳＳ用の電源線１０６の配線パターンだけを図示している。
【００１６】
図１２は、図１１のＸＩＩ部を拡大して示す図であり、ソースドライバＩＣ１０１ａとＦＰＣ１１４との間の配線構造を示している。図１２に示すように、液晶表示パネル１００のＣＯＧ実装領域１１６における端部には、その縁辺に沿って、ＦＰＣ接続用の複数の接続端子１１５が形成される。
【００１７】
一方、ソースドライバＩＣ１０１ａには、その長辺に沿って一列に並ぶ複数のバンプ１１７が設けられ、基板に形成されるメタル配線１１８を介して、接続端子１１５に接続される。そして、ＦＰＣ１１４の一方の端部を基板に重ね、その重なった部分で、ＦＰＣ１１４に敷設されたＦＰＣ配線１１９の一端が、接続端子１１５に接続される。このように、制御基板からドライバＩＣ１０１ａ〜１０１ｃ，１１３ａ，１１３ｂへの配線には、ＦＰＣ１１４に敷設されたＦＰＣ配線１１９、接続端子１１５、メタル配線１１８、およびバンプ１１７が含まれる。
【００１８】
このような配線構造を設計する際、特に、液晶駆動用アナログ電源ＡＶＤＤ用の電源線１０５、および液晶駆動用アナロググランドＡＶＳＳ用の電源線１０６の配線については、前記のように、ラッシュ電流に耐え得るように最適化して設計することが必要となってくる。具体的な方法としては、図１２に示すように、ソースドライバＩＣ１０１ａにおける電源線１０５，１０６用のバンプ１１７ａ，１１７ｂと、電源線１０５，１０６用の接続端子１１５ａ，１１５ｂとの間の配線数、すなわち、バンプ１１７ａ，１１７ｂの数と、接続端子１１５ａ，１１５ｂの数とを調整することや、メタル配線１１８の幅などを最適化して設計している（たとえば、特許文献１参照）。
【００１９】
ところで、近年、液晶表示パネル１００の大画面化および高精細化によって、ソースドライバの出力に繋がる画素数が多くなり、これに伴って、ソース配線容量の増加によって充放電電流Ｉ１，Ｉ２、すなわち充放電される電荷の量が増大し、ラッシュ電流のピーク値も大きくなっている。
【００２０】
したがって、ラッシュ電流に耐え得るように最適化して設計しようとすると、電源線１０５，１０６用の接続端子１１５ａ，１１５ｂの数や電源線１０５，１０６用のメタル配線１１８の幅が増大してしまい、ドライバＩＣ１０１ａ〜１０１ｃ，１１３ａ，１１３ｂとＦＰＣ接続用の接続端子１１５との間の、データ信号用や制御信号用の配線を含めた全体的な配線設計が困難さを増している。
【００２１】
加えて、ラッシュ電流のピーク値が大きくなることにより、ソースドライバＩＣ１０１ａ〜１０１ｃ内での発熱量が増大することに起因して、ソースドライバＩＣ１０１ａ〜１０１ｃの動作が不安定となり、液晶表示に不具合が発生するおそれがある。
【００２２】
従来から、出力バッファを介して電荷を充放電する前に、ソース配線をプリチャージ回路でプリチャージしておくことにより、出力バッファを介して電荷の充放電を開始するときのソース配線の電位の遷移量、すなわちソース配線への電荷の供給量または放電量を小さくすることが行われているが、この方法だけでは、ラッシュ電流のピーク値を抑制するのには不十分である。
【先行技術文献】
【特許文献】
【００２３】
【特許文献１】特開２０１０−２１０５２６号公報
【発明の概要】
【発明が解決しようとする課題】
【００２４】
本発明の目的は、制御基板とドライバＩＣとの間の配線設計を容易にするとともに、充放電電流に起因するソースドライバでの発熱量を抑制することができる液晶表示装置を提供することである。
【課題を解決するための手段】
【００２５】
本発明は、複数のゲート配線と複数のソース配線とが交差するように配置された液晶表示パネルと、
前記複数のソース配線を駆動するソースドライバであって、前記ソース配線ごとに設けられ、対応するソース配線をデータ信号に応じた電位に設定する出力バッファを含むソースドライバと、
前記出力バッファに対して、高電位側の電力を供給する高電位側電源線と、低電位側の電力を供給する低電位側電源線とを備える電源部と、
前記高電位側電源線に設けられ、前記ソース配線をデータ信号に応じた電位に設定する際に、前記出力バッファから該ソース配線へ流れる電流を制限する高電位側電流制限回路とを含むことを特徴とする液晶表示装置である。
【００２６】
また本発明は、前記高電位側電流制限回路に並列に設けられ、前記出力バッファから前記ソース配線へ流れる電流を制限しない高電位側電流非制限回路と、
前記高電位側の電力が前記高電位側電流制限回路を介して前記出力バッファへ供給される第１の状態と、前記高電位側の電力が前記高電位側電流非制限回路を介して前記出力バッファへ供給される第２の状態とを切り替える高電位側切替部と、
前記ソース配線に対してデータ信号に応じた電位設定の開始タイミングの前後にわたる予め定める期間を第１の状態とし、残余の期間を第２の状態とするように、前記高電位側切替部を制御する高電位側切替制御部とをさらに含むことを特徴とする。
【００２７】
また本発明は、前記低電位側電源線に設けられ、前記ソース配線をデータ信号に応じた電位に設定する際に、該ソース配線から前記出力バッファに流れる電流を制限する低電位側電流制限回路をさらに含むことを特徴とする。
【００２８】
また本発明は、前記低電位側電流制限回路に並列に設けられ、前記ソース配線から前記出力バッファに流れる電流を制限しない低電位側電流非制限回路と、
前記低電位側の電力が前記低電位側電流制限回路を介して前記出力バッファへ供給される第３の状態と、前記低電位側の電力が前記低電位側電流非制限回路を介して前記出力バッファへ供給される第４の状態とを切り替える低電位側切替部と、
前記ソース配線に対してデータ信号に応じた電位設定の開始タイミングの前後にわたる予め定める期間を第３の状態とし、残余の期間を第４の状態とするように、前記低電位側切替部を制御する低電位側切替制御部とをさらに含むことを特徴とする。
【発明の効果】
【００２９】
本発明によれば、電力を供給するための配線および出力バッファを流れるラッシュ電流を抑制することができるので、制御基板とドライバＩＣとの間の配線設計を容易にすることができるとともに、ソースドライバでの発熱量を抑制することができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の一実施形態に係る液晶表示装置１の構成例を示すブロック図である。
【図２】階調電位生成回路４１において生成される基準階調電位Ｖ０〜Ｖ１５を説明するための図である。
【図３】出力回路３６の構成の一例を示す図である。
【図４】ボルテージフォロワ７１の構成の一例を示す図である。
【図５】ボルテージフォロワ７２の構成の一例を示す図である。
【図６】本実施形態に係る液晶表示装置１におけるソースドライバ３０と電源回路５０との接続形態を示す図である。
【図７】ソースドライバ３０における出力バッファ７５に対して、高電位側および低電位側の電力を供給するための回路の構成例を示す図である。
【図８】本実施形態に係る液晶表示装置１における動作の例を示すタイミングチャートである。
【図９】従来技術に係る液晶表示装置におけるソースドライバ１０１の最終段の構成を示す図である。
【図１０】、従来技術に係る液晶表示装置における動作の例を示すタイミングチャートである。
【図１１】ＣＯＧ方式の液晶表示パネル１００に設けられたソースドライバＩＣ１０１ａ〜１０１ｃへの電源線１０５，１０６の配線例を示す図である。
【図１２】図１１のＸＩＩ部を拡大して示す図である。
【発明を実施するための形態】
【００３１】
図１は、本発明の一実施形態に係る液晶表示装置１の構成例を示すブロック図である。本実施形態に係る液晶表示装置１は、図１に示すように、液晶表示パネル１０と、ゲートドライバ２０と、ソースドライバ３０と、制御回路４０と、電源回路５０とを含んで構成される。電源回路５０は、ゲートドライバ２０、ソースドライバ３０および制御回路４０に電力を供給する。
【００３２】
液晶表示パネル１０は、マトリクス状に配置された複数の画素電極と、コモン電極との間に液晶を挟持し、液晶が、画素電極とコモン電極との電位差に応じた状態に変化することで、画像を表示する。
【００３３】
液晶表示パネル１０は、一対の透明基板を備え、一方の透明基板上にマトリクス状に配置された複数の画素電極を有し、他方の透明基板上には、複数の画素電極に共通の対向電極が共通電極として形成されている。そして、画素電極群とコモン電極とが対向するように２枚の透明基板が配置され、その透明基板間に液晶が注入されている。      
【００３４】
なお、液晶パネル１０としてＩＰＳ（In-Plane-Switching）方式の液晶パネルを用いる場合には、コモン電極は、画素電極群が形成される透明基板側に設けられる。また、図1において、画素電極１３とコモン電位電極との間の液晶は、容量を有する素子としてキャパシタ１１として示している。
【００３５】
液晶表示パネル１０は、本実施形態では、画素電極の各列の左側にそれぞれソース配線１４を備え、画素電極の各行の上側にそれぞれゲート配線１５を備える。各ソース配線１４は、その一方側の端部がソースドライバ３０にそれぞれ接続され、各ゲート配線１５は、その一方側の端部がゲートドライバ２０にそれぞれ接続される。また、各画素電極には、アクティブ素子としてＴＦＴ（Thin Film Transistor）１２が設けられ、各ＴＦＴ１２のドレインは対応する画素電極に、各ＴＦＴ１２のソースは対応するソース配線１４に、各ＴＦＴ１２のゲートは対応するゲート配線１５に、それぞれ接続される。
【００３６】
ゲートドライバ２０は、各ゲート配線１５の電位を設定する。具体的には、ゲートドライバ２０は、各ゲート配線１５を１本ずつ線順次選択し、選択したゲート配線１５を選択時電位ＶＧＨに設定し、選択していないゲート配線１５を非選択時電位ＶＧＬに設定する。したがって、各行は１行ずつ選択される。なお、選択時電位ＶＧＨおよび非選択時電位ＶＧＬは、電源回路５０からゲートドライバ２０に供給される。
【００３７】
制御回路４０は、ゲートドライバ２０に対して、１行目のゲート配線１５から順次選択を開始することを指示する制御信号ＳＴＶと、選択行の切り替えを指示するクロック信号ＧＣＫとを入力する。制御信号ＳＴＶは、ゲートスタートパルスとも呼ばれ、ＧＣＫは、ゲートクロックとも呼ばれる。
【００３８】
制御回路４０は、１フレーム期間の開始時に、制御信号ＳＴＶをハイレベルにし、他の期間では制御信号ＳＴＶをローレベルにする。すなわち、制御回路４０は、制御信号ＳＴＶをハイレベルにすることで、フレーム期間の開始を通知する。
【００３９】
ゲートドライバ２０は、制御信号ＳＴＶがハイレベルになっているときに、クロック信号ＧＣＫの立ち上がりエッジを検出すると、１行目のゲート配線１５を選択時電位ＶＧＨに設定し、残余の行のゲート配線１５を非選択時電位ＶＧＬに設定する。以降、ゲートドライバ２０は、クロック信号ＧＣＫの立ち上がりエッジを検出する毎に、選択時電位ＶＧＨに設定するゲート配線１５を順番に切り替えていく。
【００４０】
各ＴＦＴ１２は、ゲートの電位が選択時電位ＶＧＨに設定されると、ドレインとソースとを導通状態にし、ゲートの電位が非選択時電位ＶＧＬに設定されると、ドレインとソースとを非導通状態にする。したがって、選択行の各画素電極は、ＴＦＴ１２を介して接続されているソース配線１４と等電位となる。また、選択されていない行の各画素電極は、ＴＦＴ１２を介して接続されているソース配線１４と非導通状態になる。
【００４１】
このようにして、画素電極がソース配線１４と等電位になると、コモン電極に設定されているコモン電位ＶＣＯＭと画素電極の電位との電位差に応じて、画素電極とコモン電極との間の液晶の状態が規定され、その画素における表示状態が定められる。
【００４２】
階調電位生成回路４１は、電源回路５０から供給されるアナログ電源電位ＡＶＤＤから、たとえば、コモン電位ＶＣＯＭよりも低い電位である基準階調電位Ｖ０〜Ｖ７と、コモン電位ＶＣＯＭよりも高い電位である基準階調電位Ｖ８〜Ｖ１５とを生成する。
【００４３】
図２は、階調電位生成回路４１において生成される基準階調電位Ｖ０〜Ｖ１５を説明するための図である。基準階調電位Ｖ８〜Ｖ１５は、正極性駆動のための電位であり、基準階調電位Ｖ０〜Ｖ７は、負極性駆動のための電位である。階調電位生成回路４１は、生成した基準階調電位Ｖ０〜Ｖ１５を、ソースドライバ３０における後述のＤ／Ａコンバータ（Digital to Analog Converter）３４に供給する。
【００４４】
ソースドライバ３０は、シフトレジスタ３１と、第１ラッチ部３２と、第２ラッチ部３３と、Ｄ／Ａコンバータ３４と、バッファ回路３５とを含んで構成される。
【００４５】
シフトレジスタ３１には、制御回路４０から、１ライン分のデータ取り込みの開始を指示する信号である制御信号ＳＴＨと、データシフト用のクロック信号ＣＬＫとが入力される。制御信号ＳＴＨは、ソーススタートパルスとも呼ばれ、クロック信号ＣＬＫは、ドットクロックとも呼ばれる。
【００４６】
シフトレジスタ３１は、各ソース配線１４に一対一に対応する信号出力端を有し、制御信号ＳＴＨがハイレベルのときにクロック信号ＣＬＫの立ち上がりエッジを検出すると、１列目のソース配線１４に対応する信号出力端からデータ読み込み指示信号を出力する。以降、シフトレジスタ３１は、クロック信号ＣＬＫの立ち上がりエッジを検出する毎に、順次、データ読み込み指示信号を出力する信号出力端を切り替える。
【００４７】
第１ラッチ部３２には、制御回路４０から、データ信号ＤＡＴＡが入力されるとともに、シフトレジスタ３１の各信号出力端から、データ読み込み指示信号が入力される。なお、本実施形態では、１ライン分の画像データがシリアルに読み込まれるものとする。第１ラッチ部３２は、シフトレジスタ３１からデータ読み込み指示信号が入力されると、データ信号ＤＡＴＡから、１ライン分の画像データのうち、そのデータ読み込み指示信号に対応する列の画素の画像データ、すなわち画素の階調を表す画素値をラッチする。
【００４８】
第２ラッチ部３３には、制御回路４０から、制御信号ＬＰが入力される。制御信号ＬＰは、ラッチパルスとも呼ばれる。この制御信号ＬＰによって、第２ラッチ部３３が、第１ラッチ部３２から１ライン分の画像データを読み込んで、読み込んだ１ライン分の画像データをＤ／Ａコンバータ３４に出力するタイミングが規定される。具体的には、第２ラッチ部３３は、制御信号ＬＰの立ち下がりエッジ毎に、１ライン分の画像データを第１ラッチ部３２からまとめて読み込み、読み込んだ画像データ（ディジタルデータ）をＤ／Ａコンバータ３４に出力する。
【００４９】
Ｄ／Ａコンバータ３４には、階調電位生成回路４１から基準階調電位Ｖ０〜Ｖ１５が入力されるとともに、制御回路４０から制御信号ＰＯＬが入力される。制御信号ＰＯＬは、極性反転信号とも呼ばれる。
【００５０】
Ｄ／Ａコンバータ３４は、第２ラッチ部３３から出力される１ライン分の画像データ、すなわち１ラインの各画素の画素値を、階調電位生成回路４１から入力された基準階調電位Ｖ０〜Ｖ１５のうちのいずれかのアナログ電位に変換して出力する。
【００５１】
たとえば、Ｄ／Ａコンバータ３４は、制御回路４０から入力される制御信号ＰＯＬのレベルがハイレベルである場合には、奇数列目のソース配線１４に対応して設けられる電位出力端からは、正極性駆動のための基準階調電位Ｖ８〜Ｖ１５のうちのいずれかのアナログ電位（以下、「データ電位」と称する）ＶＤを出力し、偶数列目のソース配線１４に対応して設けられる電位出力端からは、負極性駆動のための基準階調電位Ｖ０〜Ｖ７のうちのいずれかのデータ電位ＶＤを出力する。
【００５２】
また、制御信号ＰＯＬのレベルがローレベルである場合には、奇数列目のソース配線１４に対応して設けられる電位出力端からは、負極性駆動のための基準階調電位Ｖ０〜Ｖ７のうちのいずれかのデータ電位ＶＤを出力し、偶数列目のソース配線１４に対応して設けられる電位出力端からは、正極性駆動のための基準階調電位Ｖ８〜Ｖ１５のうちのいずれかのデータ電位ＶＤを出力する。
【００５３】
このように、Ｄ／Ａコンバータ３４における各ソース配線１４に対応して設けられる電位出力端からは、画素値に応じた正極性または負極性のデータ電位ＶＤが出力されて、バッファ回路３５に入力される。なお、Ｄ／Ａコンバータ３４は、入力された基準階調電位Ｖ０〜Ｖ１５を分圧して、より多くの種類の階調に応じたデータ電位ＶＤを出力するように構成されてもよい。
【００５４】
また、本実施の形態では、制御回路４０は、制御信号ＰＯＬの論理状態（ハイレベル、ローレベル）を、１水平期間毎に切り替える。このように、制御信号ＰＯＬが、１水平期間ごとに切り替えられるので、１フレーム期間内では、Ｄ／Ａコンバータ３４における個々の電位出力端から出力されるデータ電位ＶＤは、ＶＣＯＭより高い正極性のデータ電位ＶＤと、ＶＣＯＭより低い負極性のデータ電位ＶＤとが交互に出力される。すなわち、本実施形態では、液晶表示パネル１０は、ドット反転駆動される。
【００５５】
バッファ回路３５は、Ｄ／Ａコンバータ３４の各電位出力端にそれぞれ接続される複数の出力回路３６を備える。各出力回路３６は、ソース配線１４に接続される電位出力端３６ａ（図３参照）をそれぞれ有し、その電位出力端３６ａを介して、ソース配線１４の電位をＤ／Ａコンバータ３４から入力されたデータ電位ＶＤに設定する。
【００５６】
図３は、出力回路３６の構成の一例を示す図である。出力回路３６は、図３に示されるように、ボルテージフォロワ７１，７２と、ボルテージフォロワ７１の出力端子Ｖｏｕｔと電位出力端３６ａとの間に設けられるスイッチ７３と、ボルテージフォロワ７２の出力端子Ｖｏｕｔと電位出力端３６ａとの間に設けられるスイッチ７４とを備えて構成され、ボルテージフォロワ７１，７２から出力されるデータ電位ＶＤによって、電位出力端３６ａに接続されるソース配線１４を駆動する。
【００５７】
図４は、ボルテージフォロワ７１の構成の一例を示す図である。ボルテージフォロワ７１は、図４に示されるように、ＮチャネルのＭＯＳトランジスタＭＮ１，ＭＮ２と、ＰチャネルのＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＰ３と、定電流源ＣＩ１，ＣＩ２と、コンデンサＣ１とを含んで構成される。ボルテージフォロワ７１は、電源回路５０から後述する電源線５１を介して高電位側の電源である液晶駆動用アナログ電源ＡＶＤＤに接続されるとともに、電源回路５０から後述する電源線５２を介して低電位側の電源である液晶駆動用アナロググランドＡＶＳＳに接続される。ボルテージフォロワ７１は、対応するＤ／Ａコンバータ３４の電位出力端から入力端子Ｖｉｎに入力される正極性のデータ電位ＶＤを増幅および緩衝し、出力端子Ｖｏｕｔから出力する。
【００５８】
図５は、ボルテージフォロワ７２の構成の一例を示す図である。ボルテージフォロワ７２は、図５に示されるように、ＰチャネルのＭＯＳトランジスタＭＰ４，ＭＰ５と、ＮチャネルのＭＯＳトランジスタＭＮ３，ＭＮ４，ＭＮ５と、定電流源ＣＩ３，ＣＩ４と、コンデンサＣ２とを含んで構成される。ボルテージフォロワ７２は、電源回路５０から後述する電源線５１を介して高電位側の電源である液晶駆動用アナログ電源ＡＶＤＤに接続されるとともに、電源回路５０から後述する電源線５２を介して低電位側の電源である液晶駆動用アナロググランドＡＶＳＳに接続される。ボルテージフォロワ７２は、対応するＤ／Ａコンバータ３４の電位出力端から入力端子Ｖｉｎに入力される負極性のデータ電位ＶＤを増幅および緩衝し、出力端子Ｖｏｕｔから出力する。以下では、ボルテージフォロワ７１，７２を総称して、出力バッファ７５と記すこととする。
【００５９】
奇数列目のソース配線１４に対応して設けられる出力回路３６では、制御回路４０から入力される制御信号ＰＯＬの論理状態がハイレベルのときに、スイッチ７３が閉成されて、スイッチ７４が開成される。これにより、ボルテージフォロワ７１から出力される正極性のデータ電位ＶＤが、電位出力端３６ａを介してソース配線１４に設定される。一方、制御回路４０から入力される制御信号ＰＯＬの論理状態がローレベルのときに、スイッチ７４が閉成されて、スイッチ７３が開成される。これにより、ボルテージフォロワ７２から出力される負極性のデータ電位ＶＤが、電位出力端３６ａを介してソース配線１４に設定される。
【００６０】
また、奇数列目のソース配線１４に対応して設けられる出力回路３６では、制御回路４０から入力される制御信号ＰＯＬの論理状態がハイレベルのときに、スイッチ７４が閉成されて、スイッチ７３が開成される。これにより、ボルテージフォロワ７２から出力される負極性のデータ電位ＶＤが、電位出力端３６ａを介してソース配線１４に設定される。一方、制御回路４０から入力される制御信号ＰＯＬの論理状態がローレベルのときには、スイッチ７３が閉成されて、スイッチ７４が開成される。これにより、ボルテージフォロワ７１から出力される正極性のデータ電位ＶＤが、電位出力端３６ａを介してソース配線１４に設定される。
【００６１】
図６は、本実施形態に係る液晶表示装置１におけるソースドライバ３０と電源回路５０との接続形態を示す図である。本実施形態に係る液晶表示装置１は、ＣＯＧ（Chip on glass）方式の液晶表示装置によって実現される。すなわち、液晶表示パネル１０は、一対の透明基板のうち、画素電極が形成される前記一方の透明基板が、画像が表示される表示領域１６よりも突出した部分（以下、「ＣＯＧ実装領域」と称する）１７を有するように形成されており、このＣＯＧ実装領域１７にゲートドライバ２０およびソースドライバ３０が実装されている。
【００６２】
ゲートドライバ２０は、液晶表示パネル１０とは別個に設けられる制御基板６０に実装される制御回路４０から制御信号ＳＴＶやクロック信号ＧＣＫが入力されるとともに、制御基板６０に実装される電源回路５０から選択時電位ＶＧＨおよび非選択時電位ＶＧＬが供給される。なお、本実施形態では、電源回路５０は、ＤＣ／ＤＣ回路によって実現される。
【００６３】
一方、ソースドライバ３０は、制御基板６０に実装される制御回路４０から制御信号ＳＴＨやクロック信号ＣＬＫなどの制御信号およびデータ信号ＤＡＴＡが入力されるとともに、制御基板６０に実装される電源回路５０から液晶駆動用アナログ電源ＡＶＤＤおよび液晶駆動用アナロググランドＡＶＳＳなどの電力が供給される。
【００６４】
制御基板６０は、ゲートドライバ２０およびソースドライバ３０に対してデータ信号ＤＡＴＡ、各種の制御信号および電力の供給を行うために、図６に示すように、フレキシブルプリント基板（Flexible Printed Circuit；以下、「ＦＰＣ」と略記する）１８を介して、液晶表示パネル１０のＣＯＧ実装領域１７の端部に電気的に接続される。
【００６５】
これにより、ＦＰＣ１８を介して、制御基板６０とゲートドライバ２０およびソースドライバ３０との間で、データ信号ＤＡＴＡおよび各種の制御信号を供給するための複数の信号線、ならびに各種の電力を供給するための複数の電源線が配線される。なお、図６では、制御基板６０とゲートドライバ２０およびソースドライバ３０との間に形成される複数の配線のうち、ソースドライバ３０における出力バッファ７５に対して、液晶駆動用アナログ電源ＡＶＤＤを供給する電源線５１、および液晶駆動用アナロググランドＡＶＳＳを供給する電源線５２のみを示し、他の電源線および信号線については省略して示している。
【００６６】
なお、ＣＯＧ実装領域１７における配線構造は、図１２に示す構造と同様の構造である。すなわち、ＣＯＧ実装領域１７の端部には、その縁辺に沿って、ＦＰＣ接続用の複数の接続端子１９が形成され、これら複数の接続端子１９は、ＣＯＧ実装領域１７に形成されたメタル配線を介して、ゲートドライバ２０およびソースドライバ３０に設けられたバンプに接続される。
【００６７】
これにより、ＦＰＣ１８の一方の端部をＣＯＧ実装領域１７の端部に重ね、その重なった部分で、ＦＰＣ１８に敷設された信号線や電源線などのＦＰＣ配線の一端が、接続端子１９に接続される。このように、制御基板６０とゲートドライバ２０およびソースドライバ３０との間に形成される配線には、ＦＰＣ１８に敷設されたＦＰＣ配線、ＣＯＧ実装領域１７の端部に設けられた接続端子１９、ＣＯＧ実装領域１７に形成されたメタル配線、およびゲートドライバ２０およびソースドライバ３０に設けられたバンプが含まれる。
【００６８】
図７は、ソースドライバ３０における出力バッファ７５に対して、高電位側および低電位側の電力を供給するための回路の構成例を示す図である。なお、図７では、ソースドライバ３０における一の出力バッファ７５だけを代表して示している。ソースドライバ３０における各出力バッファ７５は、制御基板６０に実装された電源回路５０とソースドライバ３０との間に配線された、各出力バッファ７５に共通して設けられる電源線５１によって、高電位側の電源である液晶駆動用アナログ電源ＡＶＤＤに接続されるとともに、各出力バッファ７５に共通して設けられる電源線５２によって、低電位側の電源である液晶駆動用アナロググランドＡＶＳＳに接続される。
【００６９】
なお、電源線５１は、図７に示すように、ＦＰＣ１８に敷設された液晶駆動用アナログ電源ＡＶＤＤ用のＦＰＣ配線５３ａと、液晶表示パネル１０に形成された液晶駆動用アナログ電源ＡＶＤＤ用の複数の接続端子１９ａおよびメタル配線５４ａと、ソースドライバ３０に設けられた液晶駆動用アナログ電源ＡＶＤＤ入力用の複数のバンプ５５ａとを含んで構成される。同様に、電源線５２は、ＦＰＣ１８に敷設された液晶駆動用アナロググランドＡＶＳＳ用のＦＰＣ配線５３ｂと、液晶表示パネル１０に形成された液晶駆動用アナロググランドＡＶＳＳ用の複数の接続端子１９ｂおよびメタル配線５４ｂと、ソースドライバ３０に設けられた液晶駆動用アナロググランドＡＶＳＳ入力用の複数のバンプ５５ｂとを含んで構成される。
【００７０】
本実施形態では、図７に示すように、液晶駆動用アナログ電源ＡＶＤＤ用の電源線５１（高電位側電源線）に、電流制限回路８１（高電位側電流制限回路）が介装されるとともに、電流非制限回路８３（高電位側電流非制限回路）が電流制限回路８１に並列に設けられている。さらに、液晶駆動用アナロググランドＡＶＳＳ用の電源線５２（低電位側電源線）に、電流制限回路８２（低電位側電流制限回路）が介装されるとともに、電流非制限回路８４（低電位側電流非制限回路）が電流制限回路８２に並列に設けられている。
【００７１】
電流制限回路８１は、ソース配線１４をデータ電位ＶＤに設定するために、電源線５１から出力バッファ７５を介してソース配線１４へ流れ込む電荷の量を制限するための回路である。すなわち、電流制限回路８１は、ソース配線１４へ流れ込む充電電流Ｉ１を予め定める制限値以下に制限するように構成された回路である。一方、電流非制限回路８３は、電流制限回路８１を迂回するように設けられ、電流制限回路８１のように制限をかけることなく、充電電流Ｉ１を流すための回路である。
【００７２】
そして、この電流非制限回路８３には、液晶駆動用アナログ電源ＡＶＤＤが電流制限回路８１を介して出力バッファ７５に供給される第１の状態と、液晶駆動用アナログ電源ＡＶＤＤが電流非制限回路８３を介して出力バッファ７５に供給される第２の状態とを切り替えるための切替部８５（高電位側切替部）が設けられている。すなわち、第１の状態では、充電電流Ｉ１は電流制限回路８１を流れ、第２の状態では、充電電流Ｉ１は電流非制限回路８３を流れる。
【００７３】
同様に、電流制限回路８２は、ソース配線１４をデータ電位ＶＤに設定するために、ソース配線１４から出力バッファ７５を介して電源線５２へ流れ込む電荷の量を制限するための回路である。すなわち、電流制限回路８２は、電源線５２へ流れ込む放電電流Ｉ２を予め定める制限値以下に制限するように構成された回路である。一方、電流非制限回路８４は、電流制限回路８２を迂回するように設けられ、電流制限回路８２のように制限をかけることなく、放電電流Ｉ２を流すための回路である。
【００７４】
そして、この電流非制限回路８４には、液晶駆動用アナロググランドＡＶＳＳが電流制限回路８２を介して出力バッファ７５に供給される第３の状態と、液晶駆動用アナロググランドＡＶＳＳが電流非制限回路８４を介して出力バッファ７５に供給される第４の状態とを切り替えるための切替部８６（低電位側切替部）が設けられている。すなわち、第３の状態では、放電電流Ｉ２は電流制限回路８２を流れ、第２の状態では、放電電流Ｉ２は電流非制限回路８４を流れる。
【００７５】
電流制限回路８１は、本実施形態では、ＮＰＮトランジスタＱ１と、ＮＰＮトランジスタＱ２と、ベース抵抗ｒ１と、電流検出抵抗ｒ２とによって構成される。ＮＰＮトランジスタＱ１のコレクタは、電源回路５０における液晶駆動用アナログ電源ＡＶＤＤの出力端５０ａに接続され、ＮＰＮトランジスタＱ１のベース・コレクタ間にベース抵抗ｒ１が接続される。また、ＮＰＮトランジスタＱ１のベースには、ＮＰＮトランジスタＱ２のコレクタが接続され、ＮＰＮトランジスタＱ１のエミッタは、ＮＰＮトランジスタＱ２のベースに接続される。そして、ＮＰＮトランジスタＱ２のベース・エミッタ間に電流検出抵抗ｒ２が接続され、ＮＰＮトランジスタＱ２のエミッタは、接続端子１９ａに接続される。
【００７６】
ここで、ＮＰＮトランジスタＱ２のベース・エミッタ電圧をＶｂｅ１として、電流制限回路８１の動作について説明する。ベース抵抗ｒ１は、ＮＰＮトランジスタＱ１のベースバイアス抵抗であり、電流検出抵抗ｒ２は、ＮＰＮトランジスタＱ２のベースエミッタ抵抗である。充電電流Ｉ１は、ＮＰＮトランジスタＱ１のコレクタからエミッタを経て、電流検出抵抗ｒ２の抵抗を通してソース配線１４に供給される。ここで、電流検出抵抗ｒ２は、ＮＰＮトランジスタＱ２のベース・エミッタ間に配設されているので、電流検出抵抗ｒ２にかかる電圧は、ＮＰＮトランジスタＱ２のベース・エミッタ電圧Ｖｂｅ１に固定される。つまり、電流検出抵抗r２によって充電電流Ｉ１は制御されることになる。ここで、電流検出抵抗ｒ２の抵抗値をＲ１とすると、電流制限回路８１による充電電流Ｉ１の制限値ＩＬ１は、次式（１）によって求められる。
ＩＬ１＝Ｖｂｅ１／Ｒ１      ・・・（１）
【００７７】
ＮＰＮトランジスタＱ２のベース・エミッタ電圧Ｖｂｅ１は約０．６Ｖであるので、電流検出抵抗ｒ２の抵抗値Ｒ１を適宜設定することによって、式（１）により電流制限回路８１による充電電流Ｉ１の制限値ＩＬ１を、所望の値に決定することができる。
【００７８】
電流非制限回路８３は、電流制限回路８１を迂回して、電源回路５０における液晶駆動用アナログ電源ＡＶＤＤの出力端５０ａと接続端子１９ａとを直結するように設けられた回路である。この電流非制限回路８３には、切替部８５としてスイッチング素子が設けられ、本実施形態では、ＰＮＰトランジスタＱ５が設けられている。このＰＮＰトランジスタＱ５は、エミッタおよびコレクタが、電源回路５０における液晶駆動用アナログ電源ＡＶＤＤの出力端５０ａおよび接続端子１９ａのそれぞれに接続され、ＰＮＰトランジスタＱ５のベースには、制御回路４０から制御信号ＣＯＮＴ１が入力される。
【００７９】
ＰＮＰトランジスタＱ５は、制御回路４０から入力される制御信号ＣＯＮＴ１の論理状態に応じて、エミッタ・コレクタ間を導通または遮断する。具体的には、制御信号ＣＯＮＴ１の論理状態がハイレベルのときに、エミッタ・コレクタ間を遮断し、制御信号ＣＯＮＴ１の論理状態がローレベルのときに、エミッタ・コレクタ間を導通する。
【００８０】
このようにして、ＰＮＰトランジスタＱ５のエミッタ・コレクタ間が導通されると、充電電流Ｉ１は電流非制限回路８３を流れ、ＰＮＰトランジスタＱ５のエミッタ・コレクタ間が遮断されると、充電電流Ｉ１は電流制限回路８１を流れることとなる。
【００８１】
同様に、電流制限回路８２は、本実施形態では、ＮＰＮトランジスタＱ３と、ＮＰＮトランジスタＱ４と、ベース抵抗ｒ３と、電流検出抵抗ｒ４とによって構成される。ＮＰＮトランジスタＱ３のコレクタは、接続端子１９に接続され、ＮＰＮトランジスタＱ３のベース・コレクタ間にベース抵抗ｒ３が接続される。また、ＮＰＮトランジスタＱ３のベースには、ＮＰＮトランジスタＱ４のコレクタが接続され、ＮＰＮトランジスタＱ３のエミッタは、ＮＰＮトランジスタＱ４のベースに接続される。そして、ＮＰＮトランジスタＱ４のベース・エミッタ間に電流検出抵抗ｒ４が接続され、ＮＰＮトランジスタＱ４のエミッタは、電源回路５０における液晶駆動用アナロググランドＡＶＳＳの出力端５０ｂに接続される。
【００８２】
ここで、ＮＰＮトランジスタＱ４のベース・エミッタ電圧をＶｂｅ２として、電流制限回路８２の動作について説明する。ベース抵抗ｒ３は、ＮＰＮトランジスタＱ３のベースバイアス抵抗であり、電流検出抵抗ｒ４は、ＮＰＮトランジスタＱ４のベースエミッタ抵抗である。放電電流Ｉ２は、ＮＰＮトランジスタＱ３のコレクタからエミッタを経て、電流検出抵抗ｒ４の抵抗を通してソース配線１４から放電される。ここで、電流検出抵抗r４は、ＮＰＮトランジスタＱ２のベース・エミッタ間に配設されているので、電流検出抵抗ｒ４にかかる電圧は、ＮＰＮトランジスタＱ４のベース・エミッタ電圧Ｖｂｅ２に固定される。つまり、電流検出抵抗r４によって放電電流Ｉ２は制御されることになる。ここで、電流検出抵抗ｒ４の抵抗値をＲ２とすると、電流制限回路８１による放電電流Ｉ２の制限値ＩＬ２は、次式（２）によって求められる。
ＩＬ２＝Ｖｂｅ２／Ｒ２      ・・・（２）
【００８３】
ＮＰＮトランジスタＱ４のベース・エミッタ電圧Ｖｂｅ２は約０．６Ｖであるので、電流検出抵抗ｒ４の抵抗値Ｒ２を適宜設定することによって、式（２）により電流制限回路８２による放電電流Ｉ２の制限値ＩＬ２を、所望の値に決定することができる。
【００８４】
電流非制限回路８４は、電流制限回路８２を迂回して、電源回路５０における液晶駆動用アナロググランドＡＶＳＳの出力端５０ｂと接続端子１９ｂとを直結するように設けられた回路である。この電流非制限回路８４には、切替部８６としてスイッチング素子が設けられ、本実施形態では、ＮＰＮトランジスタＱ６が設けられている。このＮＰＮトランジスタＱ６は、エミッタおよびコレクタが、電源回路５０における液晶駆動用アナロググランドＡＶＳＳの出力端５０ｂおよび接続端子１９ｂのそれぞれに接続され、ＮＰＮトランジスタＱ６のベースには、制御回路４０から制御信号ＣＯＮＴ２が入力される。
【００８５】
ＮＰＮトランジスタＱ６は、制御回路４０から入力される制御信号ＣＯＮＴ２の論理状態に応じて、エミッタ・コレクタ間を導通または遮断する。具体的には、制御信号ＣＯＮＴ２の論理状態がハイレベルのときに、エミッタ・コレクタ間を導通し、制御信号ＣＯＮＴ２の論理状態がローレベルのときに、エミッタ・コレクタ間を遮断する。
【００８６】
このようにして、ＮＰＮトランジスタＱ６のエミッタ・コレクタ間が導通されると、放電電流Ｉ２は電流非制限回路８４を流れ、ＮＰＮトランジスタＱ６のエミッタ・コレクタ間が遮断されると、放電電流Ｉ２は電流制限回路８２を流れることとなる。
【００８７】
図８は、本実施形態に係る液晶表示装置１における動作の例を示すタイミングチャートであり、図８（１）は、ソースドライバ３０に、各ソース配線１４の電位を、ゲートドライバ２０によって選択された選択行における各画素の画像値に応じたデータ電位ＶＤに設定することを指示するラッチパルスＬＰを示し、図８（２）は、制御回路４０から切替部８５に入力される制御信号ＣＯＮＴ１を示し、図８（３）は、制御回路４０から切替部８６に入力される制御信号ＣＯＮＴ２を示している。また、図８（４）は、一のソース配線１４における電位の変化を示し、図８（５）は、該一のソース配線１４に隣接するソース配線１４における電位の変化を示し、図８（６）は、高電位側の電源線５１から該一のソース配線１４に流れ込む充電電流Ｉ１の変化を示し、図８（７）は、該一のソース配線１４から低電位側の電源線５２へ流れ込む放電電流Ｉ２の変化を示している。なお、図８（１）および図８（４）に示すように、ラッチパルスＬＰがハイレベルの期間では、ソース配線１４はハイインピーダンス状態とされている。
【００８８】
図８に示すように、ソースドライバ３０において、ラッチパルスＬＰの立ち下がりエッジが検出されると、出力バッファ７５からソース配線１４への電位出力が開始される。このとき、一のソース配線１４に設定すべきデータ電位ＶＤが、電位出力開始直前の該一のソース配線１４の電位よりも高い場合には、高電位側の電源線５１から該一のソース配線１４に充電電流Ｉ１が流れ込む。逆に、該一のソース配線１４に設定すべきデータ電位ＶＤが、電位出力開始直前の該一のソース配線１４の電位よりも低い場合には、該一のソース配線１４から低電位側の電源線５２に放電電流Ｉ２が流れ込む。
【００８９】
本実施形態では、前記のように、液晶表示パネル１０はドット反転駆動されるので、奇数列目のソース配線１４群および偶数列目のソース配線１４群のうち、一方のソース配線１４群に高電位側の電源線５１から充電電流Ｉ１が流れ込み、他方のソース配線１４群から低電位側の電源線５２に放電電流Ｉ２が流れ込む状態と、該一方のソース配線１４群から低電位側の電源線５２に放電電流Ｉ２が流れ込み、該他方のソース配線１４群に高電位側の電源線５１から充電電流Ｉ１が流れ込む状態とが、１水平期間（１Ｈ）ごとに交互に入れ替わる。
【００９０】
制御回路４０は、図８（２）に示すように、ソース配線１４へ電荷が供給される期間（充電期間）の直前において、ラッチパルスＬＰがハイレベルにされている期間に、制御信号ＣＯＮＴ１をハイレベルにするとともに、制御信号ＣＯＮＴ２をローレベルにし、ラッチパルスＬＰの立ち下がりエッジが検出されてからｔ０時間が経過すると、制御信号ＣＯＮＴ１をローレベルにするとともに、制御信号ＣＯＮＴ２をハイレベルにする。ここで、ｔ０時間は、１水平期間において、ソースドライバ３０からソース配線１４へのデータ電位ＶＤの出力可能期間、すなわちラッチパルスＬＰがローレベルである期間ｔ１よりも短い時間である。
【００９１】
これにより、ソース配線１４へのデータ電位ＶＤの出力開始のタイミングからｔ０時間の期間は、ＰＮＰトランジスタＱ５のエミッタ・コレクタ間が遮断されるとともに、ＰＮＰトランジスタＱ６のエミッタ・コレクタ間が遮断される。これにより、このｔ０時間の期間には、充電電流Ｉ１は電流制限回路８１を流れ、放電電流Ｉ２は電流制限回路８２を流れることとなる。すなわち、この期間には、図８（６）および図８（７）に示すように、充電電流Ｉ１が、予め定める制限値ＩＬ１を越えないように制限され、放電電流Ｉ２が、予め定める制限値ＩＬ２を越えないように制限される。そして、この期間が経過すると、ＰＮＰトランジスタＱ５のエミッタ・コレクタ間が導通されるとともに、ＰＮＰトランジスタＱ６のエミッタ・コレクタ間が導通されることにより、充電電流Ｉ１は電流非制限回路８３を流れ、放電電流Ｉ２は電流非制限回路８４を流れることとなる。
【００９２】
以上のように、本実施形態によれば、ソースドライバ３０の最終段に設けられた出力バッファ７５で液晶表示パネル１０を駆動するように構成された液晶表示装置１において、出力バッファ７５に高電位側の電力を供給するための電源線５１および低電位側の電力を供給するための電源線５２には、予め定める制限値ＩＬ１，ＩＬ２を越えないように充電電流Ｉ１または放電電流Ｉ２を制限するための電流制限回路８１，８２がそれぞれ設けられている。
【００９３】
したがって、出力バッファ７５からソース配線１４へのデータ電位ＶＤの出力を開始する際に流れるラッシュ電流を、予め定める制限値ＩＬ１，ＩＬ２以下に制御することができる。したがって、電流制限回路８１，８２が設けられない場合に比べて、電源線５１，５２を構成する、接続端子１９ａ，１９ｂおよびバンプ５５ａ，５５ｂの数を低減し、メタル配線５４ａ，５４ｂの幅を小さくすることができる。これにより、制御基板６０とゲートドライバ２０およびソースドライバ３０との間の配線設計を容易にすることができる。また、ラッシュ電流を制限することができるので、充電電流Ｉ１および放電電流Ｉ２に起因するソースドライバ３０での発熱量を抑制することができる。
【００９４】
また、本実施形態によれば、電流制限回路８１と並列に電流非制限回路８３が設けられ、制御回路４０によって切替部８５の動作が制御されることにより、ソース配線１４へのデータ電位ＶＤの出力開始、すなわちラッチパルスＬＰの立ち下がりのタイミングからｔ０時間の期間だけ、充電電流Ｉ１が、予め定める制限値ＩＬ１を越えないように制限される。同様に、電流制限回路８２と並列に電流非制限回路８４が設けられ、制御回路４０によって切替部８６の動作が制御されることにより、ラッチパルスＬＰの立ち下がりのタイミングからｔ０時間の期間だけ、放電電流Ｉ２が、予め定める制限値ＩＬ２を越えないように制限される。
【００９５】
電源線５１，５２に、電流制限回路８１，８２しか設けられていない場合には、充電電流Ｉ１および放電電流Ｉ２の制限値ＩＬ１，ＩＬ２をあまり低く設定してしまうと、ソース配線１４へのデータ電位ＶＤの出力可能期間ｔ１内に、データ電位ＶＤに設定するために必要な電荷量（図８（６），（７）においてハッチングで示す量）を画素電極に供給できなくなってしまう場合がある。そのため、制限値ＩＬ１，ＩＬ２を充分に低く設定することができない。
【００９６】
本実施形態では、ラッチパルスＬＰの立ち下がりのタイミングからｔ０時間の期間が経過すると、充電電流Ｉ１および放電電流Ｉ２の流路が、電流制限回路８１，８２から電流非制限回路８３，８４に切り替わるので、画素電極への電荷供給の速度を回復させることができる。これにより、制限値ＩＬ１，ＩＬ２を充分に低く設定しても、データ電位ＶＤに設定するために必要な電荷量を画素電極に供給できなくなるという不具合を回避することができる。
【００９７】
画素電極への充電は、ラッチパルスＬＰの立ち下がりのタイミングから１水平期間の３／４の時間が経過した時点までに完了していることが好ましい。したがって、その時点までに画素電極への充電が完了するように、制限値ＩＬ１，ＩＬ２、すなわち抵抗値Ｒ１，Ｒ２と、時間ｔ０とを決定するのが好ましい。
【００９８】
本実施形態では、ドット反転駆動される液晶表示装置１を例に挙げて説明したが、列ライン反転駆動や行ライン反転駆動される液晶表示装置においても、本発明を適用することにより、同様の効果を得ることができる。
【００９９】
なお、列ライン反転駆動される液晶表示装置では、フレームの切り替わりのタイミング、すなわち第１行目の画素の画素電極にデータ電位ＶＤを出力するタイミングで、正極性から負極性へ、あるいは負極性から正極性へ切り替わるので、このタイミングで発生するラッシュ電流が最も大きくなる。しかしながら、第２行目以降で、同極性でデータ電位ＶＤを出力するタイミングにおいてもラッシュ電流は発生し、無視できない大きさのラッシュ電流が発生する場合もある。したがって、列ライン反転駆動される液晶表示装置においても、ラッチパルスＬＰの立ち下がりエッジごとに所定の期間だけ、充電電流Ｉ１および放電電流Ｉ２が電流制限回路８１，８２を流れるように構成するのが好ましい。
【０１００】
また、本実施形態では、図７に示すように、電流制限回路８１，８２を、２つのＮＰＮトランジスタと２つの抵抗とによって構成しているが、電流制限回路としては、このような構成に限られることなく、周知の他の回路を用いてもよい。
【０１０１】
また、本実施形態では、図３〜図５に示すような出力回路３６を用いているが、このような構成に限らず、他の出力回路が用いられてもよい。
【符号の説明】
【０１０２】
１  液晶表示装置
１０  液晶表示パネル
１４  ソース配線
３０  ソースドライバ
４０  制御回路
５０  電源回路
５１  高電位側の電源線
５２  低電位側の電源線
７５  出力バッファ
８１，８３  電流制限回路
８２，８４  電流非制限回路
８５，８６  切替部
【図１】
2015031908.tif 000003
【図２】
2015031908.tif 000004
【図３】
2015031908.tif 000005
【図４】
2015031908.tif 000006
【図５】
2015031908.tif 000007
【図６】
2015031908.tif 000008
【図７】
2015031908.tif 000009
【図８】
2015031908.tif 000010
【図９】
2015031908.tif 000011
【図１０】
2015031908.tif 000012
【図１１】
2015031908.tif 000013
【図１２】
2015031908.tif 000014