(57)【要約】【課題】静電破壊耐量を向上させた半導体装置を提供する。【解決手段】一の実施形態によれば、半導体装置は、第１半導体層と、前記第１半導体層上に形成された第２半導体層とを備える。さらに、前記装置は、前記第１半導体層上に第１絶縁膜を介して形成された第１制御電極を備える。さらに、前記装置は、前記第１半導体層上に第２絶縁膜を介して形成され、前記第２絶縁膜側の一端と前記第１半導体層との距離が、前記第１制御電極の前記第１絶縁膜側の一端と前記第１半導体層との距離よりも大きい第２制御電極を備える。さらに、前記装置は、前記第１制御電極と前記第２制御電極とを電気的に接続する配線を備える。【選択図】図１
2015173237.tif 000002
【特許請求の範囲】
【請求項１】
第１半導体層と、
前記第１半導体層上に形成された第２半導体層と、
前記第１半導体層上に第１絶縁膜を介して形成された第１制御電極と、
前記第１半導体層上に第２絶縁膜を介して形成され、前記第２絶縁膜側の一端と前記第１半導体層との距離が、前記第１制御電極の前記第１絶縁膜側の一端と前記第１半導体層との距離よりも大きい第２制御電極と、
前記第１制御電極と前記第２制御電極とを電気的に接続する配線と、
を備える半導体装置。
【請求項２】
前記第１絶縁膜は、前記第１半導体層に接している、請求項１に記載の半導体装置。
【請求項３】
前記第１絶縁膜は、前記第１半導体層上に前記第２半導体層を介して形成されている、請求項１に記載の半導体装置。
【請求項４】
前記第２絶縁膜は、前記第１半導体層上に前記第２半導体層を介して形成されている、請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記第２絶縁膜の厚さは、前記第１絶縁膜の厚さよりも厚い、請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記第２制御電極を有する第２素子の閾値電圧は、前記第１制御電極を有する第１素子の閾値電圧よりも低い、請求項１に記載の半導体装置。
【請求項７】
前記第１素子は、ノーマリオフ型の素子として機能し、前記第２素子は、ノーマリオン型の素子として機能する、請求項６に記載の半導体装置。
【請求項８】
前記第１および第２素子の各々は、ノーマリオン型の素子として機能する、請求項６に記載の半導体装置。
【請求項９】
第１半導体層と、
前記第１半導体層上に形成された第２半導体層と、
前記第１半導体層上に形成された素子分離領域と、
前記第１半導体層上に第１絶縁膜を介して形成された第１制御電極と、
前記第１半導体層上に第２絶縁膜を介して形成され、かつ、前記素子分離領域上に形成された第２制御電極と、
前記第１制御電極と前記第２制御電極とを電気的に接続する配線と、
を備える半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
窒化物半導体装置は、窒化物半導体の材料特性が優れていることから、トランジスタの耐圧の向上とオン抵抗の低減とを両立可能な半導体装置として期待されている。例えば、ＧａＮ（窒化ガリウム）層とＡｌＧａＮ（窒化アルミニウムガリウム）層とのへテロ界面を有する電界効果トランジスタが注目されている。しかしながら、窒化物半導体装置のトランジスタはそのゲート容量が小さいため、高速スイッチングには適しているが、静電気には弱いという問題がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−２５６９３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
静電破壊耐量を向上させた半導体装置を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態によれば、半導体装置は、第１半導体層と、前記第１半導体層上に形成された第２半導体層とを備える。さらに、前記装置は、前記第１半導体層上に第１絶縁膜を介して形成された第１制御電極を備える。さらに、前記装置は、前記第１半導体層上に第２絶縁膜を介して形成され、前記第２絶縁膜側の一端と前記第１半導体層との距離が、前記第１制御電極の前記第１絶縁膜側の一端と前記第１半導体層との距離よりも大きい第２制御電極を備える。さらに、前記装置は、前記第１制御電極と前記第２制御電極とを電気的に接続する配線を備える。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の半導体装置の構造を示す断面図である。
【図２】第１実施形態の第１および第２素子の動作を説明するためのグラフである。
【図３】第１実施形態の変形例の半導体装置の構造を示す断面図である。
【図４】第２実施形態の半導体装置の構造を示す断面図である。
【図５】第２実施形態の第１および第２素子の動作を説明するためのグラフである。
【図６】第３実施形態の半導体装置の構造を示す平面図である。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態を、図面を参照して説明する。
【０００８】
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。図１の半導体装置は、窒化物半導体装置である。
【０００９】
図１の半導体装置は、基板１と、バッファ層２と、第１半導体層の例である電子走行層３と、第２半導体層の例である電子供給層４と、素子分離領域５とを備えている。図１の半導体装置はさらに、ソース電極１１と、ドレイン電極１２と、第１絶縁膜の例である第１ゲート絶縁膜１３と、第１制御電極の例である第１ゲート電極１４と、第２絶縁膜の例である第２ゲート絶縁膜１５と、第２制御電極の例である第２ゲート電極１６と、配線の例である配線電極１７とを備えている。
【００１０】
基板１は例えば、シリコン基板などの半導体基板である。図１は、基板１に平行で互いに垂直なＸ方向およびＹ方向と、基板１に垂直なＺ方向とを示している。なお、本明細書においては、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。例えば、基板１とバッファ層２との位置関係は、基板１がバッファ層２の下方に位置していると表現される。
【００１１】
バッファ層２は、基板１上に形成されている。バッファ層２は例えば、ＡｌＮ（窒化アルミニウム）層、ＡｌＧａＮ層、ＧａＮ層などを含む積層膜である。バッファ層２は、炭素原子がドープされていてもよい。
【００１２】
電子走行層３は、バッファ層２上に形成されている。電子走行層３は例えば、ｎ型、ｐ型、またはｉ型（イントリンシック）型のＧａＮ層である。電子走行層３は、ＡｌXＧａ1-XＮ（０≦Ｘ≦１）で表される窒化物半導体層でもよい。符号３ａは、電子走行層３内において、電子走行層３と電子供給層４との界面付近に生じる２次元電子ガス（２ＤＥＧ）層を示す。
【００１３】
電子供給層４は、電子走行層３上に形成されている。電子供給層４は例えば、ｎ型、ｐ型、またはｉ型のＡｌＧａＮ層である。電子供給層４は、ＡｌYＧａ1-YＮ（０≦Ｙ≦１、Ｘ＜Ｙ）で表される窒化物半導体層でもよい。本実施形態の電子供給層４は、電子走行層３よりも大きい禁制帯幅を有している。
【００１４】
素子分離領域５は、電子走行層３上に形成されている。本実施形態の素子分離領域５の下端は、電子走行層３の上端よりも低い高さに設定されている。本実施形態の素子分離領域５の上端は、電子供給層４の上端と同じ高さに設定されている。素子分離領域５を上方から見た場合、素子分離領域５は、ソース電極１１、ドレイン電極１２、第１ゲート電極１４と、および第２ゲート電極１６を取り囲む形状を有している。
【００１５】
ソース電極１１とドレイン電極１２は、電子供給層４上に形成されており、電子供給層４にオーミック接続されている。ソース電極１１とドレイン電極１２は、第１ゲート電極１４を挟むように形成されている。また、ソース電極１１は、第１ゲート電極１４と第２ゲート電極１６との間に形成されている。本実施形態のソース電極１１とドレイン電極１２の下端は、電子供給層４の上端よりも低い高さに設定されているが、電子供給層４の上端と同じ高さに設定されていてもよい。
【００１６】
第１ゲート電極１４は、電子走行層３上に第１ゲート絶縁膜１３を介して形成されている。また、第１ゲート絶縁膜１３は、電子走行層３に接している。本実施形態の第１ゲート電極１４の下端Ｓ1は、ソース電極１１およびドレイン電極１２の下端よりも低い高さに設定されている。第１ゲート電極１４の下端Ｓ1は、第１制御電極の第１絶縁膜側の一端の例である。
【００１７】
第２ゲート電極１６は、電子走行層３上に第２ゲート絶縁膜１５を介して形成されている。また、第２ゲート絶縁膜１５は、電子走行層３上に電子供給層４を介して形成されている。本実施形態の第２ゲート絶縁膜１５の厚さは、第１ゲート絶縁膜１３の厚さと同じに設定されている。また、本実施形態の第２ゲート電極１６の下端Ｓ2は、第１ゲート電極１４の下端Ｓ1よりも高く設定されている。その結果、本実施形態の第２ゲート電極１６の下端Ｓ2と電子走行層３との距離は、第１ゲート電極１４の下端Ｓ1と電子走行層３との距離よりも大きく設定されている。第２ゲート電極１６の下端Ｓ2は、第２制御電極の第２絶縁膜側の一端の例である。
【００１８】
配線電極１７は、第１および第２ゲート電極１４、１６上に形成されている。第１ゲート電極１４と第２ゲート電極１６は配線電極１７により電気的に接続されているため、第１および第２ゲート電極１４、１６には、同じゲート電圧が印加される。
【００１９】
第１ゲート電極１４は、第１素子Ｄ1を構成している。第１素子Ｄ1は、電界効果トランジスタとして機能する。第１ゲート電極１４は電子走行層３上に電子供給層４を介さずに形成されているため、第１素子Ｄ1は、ノーマリオフ型のトランジスタとして機能する。よって、第１素子Ｄ1の閾値電圧は、ほぼ０である。第１素子Ｄ1がノーマリオフ型のトランジスタであることから、第１ゲート電極１４の真下の領域には２ＤＥＧ層３ａが存在していないことに留意されたい。
【００２０】
第２ゲート電極１６は、第２素子Ｄ2を構成している。第２素子Ｄ2は、電界効果トランジスタとして機能する。第２ゲート電極１６は電子走行層３上に電子供給層４を介して形成されているため、第２素子Ｄ2は、ノーマリオン型のトランジスタとして機能する。よって、第２素子Ｄ2の閾値電圧は、０未満であり、負の値を有する。
【００２１】
本実施形態においては、第２ゲート電極１６の下端Ｓ2と電子走行層３との距離が、第１ゲート電極１４の下端Ｓ1と電子走行層３との距離よりも大きく設定されている。理由は、これらの下端Ｓ1、Ｓ2と電子走行層３との間の電子供給層４が厚くなるほど、第１および第２素子Ｄ1、Ｄ2の閾値電圧が低くなるからである。よって、第２素子Ｄ2の閾値電圧は、第１素子Ｄ1の閾値電圧よりも低く設定されている。
【００２２】
図２は、第１実施形態の第１および第２素子Ｄ1、Ｄ2の動作を説明するためのグラフである。
【００２３】
図２の横軸は、第１および第２素子Ｄ1、Ｄ2のゲート電圧を示す。図２の縦軸は、第１および第２素子Ｄ1、Ｄ2のドレイン電流を示す。曲線Ｃ1は、第１素子Ｄ1の動作特性の例を示している。曲線Ｃ2は、第２素子Ｄ2の動作特性の例を示している。
【００２４】
第１素子Ｄ1はノーマリオフ型のトランジスタであり、第１素子Ｄ1の閾値電圧はほぼ０である。よって、曲線Ｃ1におけるドレイン電流Ｉdの値は、ゲート電圧Ｖgが０の場合、ほぼ０である。
【００２５】
第２素子Ｄ2はノーマリオン型のトランジスタであり、第２素子Ｄ2の閾値電圧は０未満である。よって、曲線Ｃ2におけるドレイン電流Ｉdの値は、ゲート電圧Ｖgが０の場合、正である。曲線Ｃ2において、第２素子Ｄ2の閾値電圧は−Ｖ0である。
【００２６】
符号Ｒ1は、ゲート電圧Ｖgの値が−Ｖ0から０の領域を示す。本実施形態の半導体装置は、第１および第２ゲート電極１４、１６のゲート電圧Ｖgを領域Ｒ1内の値に設定することで、第１素子Ｄ1がオフの場合にも第２素子Ｄ2をオンにすることができる。
【００２７】
（１）第１実施形態の半導体装置の詳細
次に、再び図１を参照し、第１実施形態の半導体装置の詳細を説明する。
【００２８】
ゲート電圧Ｖgを正に設定すると、第１素子Ｄ1はオンになる。また、ゲート電圧Ｖgを負に設定すると、第１素子Ｄ1はオフになる。これらの場合、ゲート電圧Ｖgの値を−Ｖ0よりも高い値にすると、第１素子Ｄ1がオンかオフかにかかわらず、第２素子Ｄ2を常にオンにすることができる。
【００２９】
本実施形態の第２素子Ｄ2が常にオンの場合、電子走行層３内に常に２ＤＥＧ層３ａが存在することになる。２ＤＥＧ層３ａは、ソース電極１１下の領域から第２ゲート電極１６下の領域まで拡がっている。よって、第２ゲート電極１６下の領域は、ソース電極１１と電気的に接続された状態となっている。
【００３０】
よって、本実施形態の第２ゲート電極１６と、第２ゲート絶縁膜１５と、電子走行層３および電子供給層４は、金属層、絶縁膜、および半導体層からなるＭＩＳキャパシタを構成している。第２ゲート電極１６は、ＭＩＳキャパシタの上部電極として機能し、電子走行層３および電子供給層４は、ＭＩＳキャパシタの下部電極として機能する。また、２ＤＥＧ層３ａ内の電子は、下部電極の自由電子として機能することができる。
【００３１】
第２ゲート電極１６は、配線電極１７により第１ゲート電極１４に電気的に接続されている。よって、本実施形態によれば、第１ゲート電極１４がＭＩＳキャパシタを有するため、第１素子Ｄ1のゲート容量を実効的に増やすことができる。さらには、ゲート電圧Ｖgの値を−Ｖ0よりも高い値にすることで、第１素子Ｄ1がオンかオフかにかかわらず、第１素子Ｄ1が常にＭＩＳキャパシタを有することができる。
【００３２】
本実施形態の第２素子Ｄ2の閾値電圧は第１素子Ｄ1の閾値電圧よりも低いため、ゲート電圧Ｖgが第１素子Ｄ1の閾値電圧よりも低くなり第１素子Ｄ1がオフになった後も、第２素子Ｄ2をオンに維持することが可能である。第２素子Ｄ2がオフになると、ＭＩＳキャパシタの容量がゲート電圧Ｖgにより変動してしまう。第１素子Ｄ1が有するＭＩＳキャパシタの容量の変動は、半導体装置の動作上好ましくない。しかしながら、本実施形態によれば、第２素子Ｄ2がオフになることを回避することができ、その結果、ＭＩＳキャパシタの容量をほぼ一定に維持することができる。
【００３３】
本実施形態においては、第１素子Ｄ1がトランジスタとして使用され、第２素子Ｄ2がＭＩＳキャパシタとして使用される。本実施形態によれば、トランジスタ（第１素子Ｄ1）にＭＩＳキャパシタ（第２素子Ｄ2）を設けることにより、トランジスタの静電破壊耐量をＭＩＳキャパシタにより向上させることができる。
【００３４】
また、本実施形態のＭＩＳキャパシタは、金属層、絶縁膜、および半導体層からなるＭＩＳ構造を有している。一方、一般的なキャパシタは、金属層、絶縁膜、および金属層からなるＭＩＭ構造を有している。本実施形態のＭＩＳキャパシタは、トランジスタに設けるキャパシタの製造プロセスを単純化できるという利点を有する。例えば、本実施形態のＭＩＳキャパシタの半導体層は電子走行層３および電子供給層４であるため、半導体層を形成するための追加のプロセスは不要である。さらに、本実施形態のＭＩＳキャパシタの第２ゲート絶縁膜１５、第２ゲート電極１６はそれぞれ、第１ゲート絶縁膜１３、第１ゲート電極１４と同じ材料から、第１ゲート絶縁膜１３、第１ゲート電極１４と同じプロセスで形成することが可能である。このように、本実施形態のＭＩＳキャパシタは、トランジスタの材料や製造プロセスを利用して製造することが可能である。
【００３５】
（２）第１実施形態の半導体装置の変形例
図３は、第１実施形態の変形例の半導体装置の構造を示す断面図である。
【００３６】
図１の第１ゲート絶縁膜１３は、電子走行層３に接している。即ち、図１の第１ゲート絶縁膜１３は、電子走行層３上に電子供給層４を介さずに形成されている。
【００３７】
これに対し、図３の第１ゲート絶縁膜１３は、電子走行層３上に電子供給層４を介して形成されている。ただし、第１ゲート絶縁膜１３と電子走行層３との間の電子供給層４の厚さは、第１素子Ｄ1がノーマリオフ型のトランジスタとして機能する厚さに設定されている。この厚さは、例えば５ｎｍ以下である。
【００３８】
本実施形態の半導体装置は、図１に示す構造の代わりに、図３に示す構造を有していてもよい。
【００３９】
以上のように、本実施形態の半導体装置は、第１および第２ゲート電極１４、１６と、第１および第２ゲート電極１４、１６を電気的に接続する配線電極１７とを備え、第２ゲート電極１６の下端Ｓ2と電子走行層３との距離が、第１ゲート電極１４の下端Ｓ1と電子走行層３との距離よりも大きく設定されている。
【００４０】
よって、本実施形態によれば、トランジスタ（第１素子Ｄ1）の静電破壊耐量をＭＩＳキャパシタ（第２素子Ｄ2）により向上させることが可能となる。本実施形態によれば、第１素子Ｄ1により閾値電圧の変動の少ないトランジスタを実現しつつ、第２素子Ｄ2によりこのトランジスタのゲートリーク電流を抑制することが可能となる。
【００４１】
（第２実施形態）
図４は、第２実施形態の半導体装置の構造を示す断面図である。
【００４２】
本実施形態の第１および第２ゲート絶縁膜１３、１５は、電子走行層３上に電子供給層４を介して形成されている。また、第１および第２ゲート絶縁膜１３、１５と電子走行層３との間の電子供給層４の厚さは、第１および第２素子Ｄ1、Ｄ2がノーマリオン型のトランジスタとして機能する厚さに設定されている。その結果、第１および第２素子Ｄ1、Ｄ2の各々は、ノーマリオン型のトランジスタとして機能する。よって、第１および第２素子Ｄ1、Ｄ2の閾値電圧は、０未満であり、負の値を有する。
【００４３】
第２ゲート絶縁膜１５は、電子走行層３上に電子供給層４および素子分離領域５を介して形成されている。また、第２ゲート絶縁膜１５の厚さは、第１ゲート絶縁膜１３の厚さよりも厚く設定されている。さらに、第２ゲート電極１６の下端Ｓ2と電子走行層３（２ＤＥＧ層３ａ）との距離は、第１ゲート電極１４の下端Ｓ1と電子走行層３（２ＤＥＧ層３ａ）との距離よりも大きく設定されている。その結果、第２素子Ｄ2の閾値電圧は、第１素子Ｄ1の閾値電圧よりも低く設定されている。
【００４４】
図５は、第２実施形態の第１および第２素子Ｄ1、Ｄ2の動作を説明するためのグラフである。
【００４５】
第１素子Ｄ1はノーマリオン型のトランジスタであり、第１素子Ｄ1の閾値電圧は０未満である。よって、曲線Ｃ1におけるドレイン電流Ｉdの値は、ゲート電圧Ｖgが０の場合、正である。曲線Ｃ1において、第１素子Ｄ1の閾値電圧は−Ｖ1である。
【００４６】
第２素子Ｄ2はノーマリオン型のトランジスタであり、第２素子Ｄ2の閾値電圧は０未満である。よって、曲線Ｃ2におけるドレイン電流Ｉdの値は、ゲート電圧Ｖgが０の場合、正である。曲線Ｃ2において、第２素子Ｄ2の閾値電圧は−Ｖ2である。第２素子Ｄ2の閾値電圧−Ｖ2は、第１素子Ｄ1の閾値電圧−Ｖ1よりも低く設定されている。
【００４７】
符号Ｒ2は、ゲート電圧Ｖgの値が−Ｖ2から−Ｖ1の領域を示す。本実施形態の半導体装置は、第１および第２ゲート電極１４、１６のゲート電圧Ｖgを領域Ｒ2内の値に設定することで、第１素子Ｄ1がオフの場合にも第２素子Ｄ2をオンにすることができる。
【００４８】
（１）第２実施形態の半導体装置の詳細
次に、再び図４を参照し、第２実施形態の半導体装置の詳細を説明する。
【００４９】
ゲート電圧Ｖgを−Ｖ1よりも高く設定すると、第１素子Ｄ1はオンになる。また、ゲート電圧Ｖgを−Ｖ1よりも低く設定すると、第１素子Ｄ1はオフになる。これらの場合、ゲート電圧Ｖgの値を−Ｖ2よりも高い値にすると、第１素子Ｄ1がオンかオフかにかかわらず、第２素子Ｄ2を常にオンにすることができる。
【００５０】
本実施形態の第２素子Ｄ2が常にオンの場合、電子走行層３内に常に２ＤＥＧ層３ａが存在することになる。２ＤＥＧ層３ａは、ソース電極１１下の領域から第２ゲート電極１６下の領域まで拡がっている。よって、第２ゲート電極１６下の領域は、ソース電極１１と電気的に接続された状態となっている。
【００５１】
よって、本実施形態の第２ゲート電極１６と、第２ゲート絶縁膜１５と、電子走行層３および電子供給層４は、第１実施形態と同様に、金属層、絶縁膜、および半導体層からなるＭＩＳキャパシタを構成している。第２ゲート電極１６は、ＭＩＳキャパシタの上部電極として機能し、電子走行層３および電子供給層４は、ＭＩＳキャパシタの下部電極として機能する。また、２ＤＥＧ層３ａ内の電子は、下部電極の自由電子として機能することができる。
【００５２】
以上のように、本実施形態の半導体装置は、第１および第２ゲート電極１４、１６と、第１および第２ゲート電極１４、１６を電気的に接続する配線電極１７とを備え、第２ゲート電極１６の下端Ｓ2と電子走行層３との距離が、第１ゲート電極１４の下端Ｓ1と電子走行層３との距離よりも大きく設定されている。
【００５３】
よって、本実施形態によれば、第１実施形態と同様に、トランジスタ（第１素子Ｄ1）の静電破壊耐量をＭＩＳキャパシタ（第２素子Ｄ2）により向上させることが可能となる。
【００５４】
（第３実施形態）
図６は、第３実施形態の半導体装置の構造を示す平面図である。
【００５５】
図６の平面図におけるＡ−Ａ’線上の断面が、図４の断面図に相当する。ただし、作図の便宜上、図６の配線電極１７の一部分だけでなく図６の配線電極１７の全体が、図４に図示されている。
【００５６】
図６の半導体装置は、ソース電極１１を構成するソースパッド１１ａと、ドレイン電極１２を構成するドレインパッド１２ａとを備えている。ソースパッド１１ａとドレインパッド１２ａは、素子分離領域５上に配置されている。本実施形態においては、ソースパッド１１ａがソース電極１１用のボンティングパッドとして使用され、ドレインパッド１２ａがドレイン電極１２用のボンティングパッドとして使用される。
【００５７】
図６に示す電子供給層４は、半導体装置の素子領域に相当する。本実施形態の素子分離領域５は、この素子領域を取り囲む形状を有している。
【００５８】
図６の半導体装置は、第２ゲート電極１６が第２ゲート絶縁膜１５および素子分離領域５上に形成されている点で、図４の半導体装置と相違している。図６の第２ゲート電極１６は、第１および第２ゲート電極１４、１６用のボンディングパッド（ゲートパッド）として使用可能なサイズおよび位置に形成されている。図６の第２ゲート電極１６は、第１および第２領域１６ａ、１６ｂを有している。第１領域１６ａは、電子供給層４上に第２ゲート絶縁膜１５を介して形成されている。第２領域１６ｂは、素子分離領域５上に形成されている。
【００５９】
半導体装置に第２ゲート電極１６を追加する場合、第２ゲート電極１６の追加による半導体装置の素子面積の増大が懸念される。しかしながら、本実施形態の第２ゲート電極１６はゲートパッドであるため、半導体装置の素子面積を増大させずに、半導体装置に第２ゲート電極１６を追加することが可能となる。
【００６０】
また、本実施形態によれば、第１および第２領域１６ａ、１６ａの面積や面積比を調整することで、上記のキャパシタの容量の調整することが可能となる。
【００６１】
なお、本実施形態の第２ゲート電極１６の構造は、第２実施形態だけでなく、第１実施形態にも適用可能である。
【００６２】
また、第１から第３実施形態において、基板１やバッファ層２の材料や構造は、任意のものを採用可能である。また、第１から第３実施形態は、種々のトランジスタやダイオードを備える半導体装置にも適用可能である。
【００６３】
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置は、その他の様々な形態で実施することができる。また、本明細書で説明した装置の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
【符号の説明】
【００６４】
１：基板、２：バッファ層、３：電子走行層、
３ａ：２次元電子ガス（２ＤＥＧ）層、４：電子供給層、５：素子分離領域、
１１：ソース電極、１１ａ：ソースパッド、
１２：ドレイン電極、１２ａ：ドレインパッド、
１３：第１ゲート絶縁膜、１４：第１ゲート電極、
１５：第２ゲート絶縁膜、１６：第２ゲート電極、
１６ａ：第１領域、１６ｂ：第２領域、１７：配線電極
【図１】
2015173237.tif 000003
【図２】
2015173237.tif 000004
【図３】
2015173237.tif 000005
【図４】
2015173237.tif 000006
【図５】
2015173237.tif 000007
【図６】
2015173237.tif 000008