(57)【要約】【課題】信号電流を精度よく検出することができる電流検出回路及びパイルアップ検出回路を提供する。【解決手段】一実施形態に係る電流検出回路は、低域通過フィルタと、電圧電流変換回路と、比較器とを備える。低域通過フィルタは、信号電流が入力される信号入力端子に第１端子が接続される。電圧電流変換回路は、第１端子が低域通過フィルタの第２端子に接続され、第２端子が信号入力端子に接続される。比較器は、第１入力端子及び第２入力端子を備え、第１入力端子が低域通過フィルタの第２端子に接続され、第２入力端子が電圧電流変換回路の第２端子に接続され、第１入力端子から入力された信号と第２端子から入力された信号との差に応じた信号を出力する。【選択図】図１
2015194457.tif 000002
【特許請求の範囲】
【請求項１】
信号電流が入力される信号入力端子に第１端子が接続される低域通過フィルタと、
第１端子が前記低域通過フィルタの第２端子に接続され、第２端子が前記信号入力端子に接続される電圧電流変換回路と、
第１入力端子及び第２入力端子を備え、前記第１入力端子が前記低域通過フィルタの第２端子に接続され、前記第２入力端子が前記電圧電流変換回路の第２端子に接続され、前記第１入力端子から入力された信号と前記第２端子から入力された信号との差に応じた信号を出力する比較器と、
を備える電流検出回路。
【請求項２】
前記低域通過フィルタの第２端子と前記比較器の第１入力端子との間に、レベルシフト回路が接続される
請求項１に記載の電流検出回路。
【請求項３】
前記電圧電流変換回路の第２端子と前記信号入力端子との間に、レベルシフト回路が接続される
請求項１に記載の電流検出回路。
【請求項４】
前記低域通過フィルタは、前記電圧電流変換回路の第１端子と接続された第１容量素子と、前記第１容量素子と直列に接続された第２容量素子と、前記第１容量素子と並列に接続された第１抵抗素子とを備え、
前記比較器の第１入力端子は、前記第１容量素子と前記第２容量素子との接続点に接続される
請求項１〜請求項３のいずれか１項に記載の電流検出回路。
【請求項５】
前記低域通過フィルタの第１端子及び前記電圧電流変換回路の第２端子と、前記信号入力端子との間に、インピーダンス素子が接続される
請求項１〜請求項４のいずれか１項に記載の電流検出回路。
【請求項６】
前記信号電流を検出する第１検出回路と、
前記第１検出回路が検出した前記信号電流の数をカウントし、カウント値が２になるとパイルアップ検出信号を出力するカウンタ回路と、
前記信号電流を検出する第２検出回路と、
前記第２検出回路が前記信号電流を検出してから所定時間後に前記カウンタ回路のカウント値をリセットする制御回路と、
を備えるパイルアップ検出回路。
【請求項７】
前記第１検出回路は、請求項１〜請求項５のいずれか１項に記載の電流検出回路である
請求項６に記載のパイルアップ検出回路。
【請求項８】
前記第１検出回路と前記第２検出回路とは共用される
請求項６又は請求項７に記載のパイルアップ検出回路。
【請求項９】
前記カウンタ回路は、前記カウント値が２になると、前記カウント値をリセットする
請求項６〜請求項８のいずれか１項に記載のパイルアップ検出回路。
【請求項１０】
前記信号電流に所定の信号処理を施す信号処理回路をさらに備え、
前記制御回路は、前記第２検出回路が前記信号電流を検出すると、前記信号処理回路に信号処理を開始させ、
前記カウンタ回路は、前記カウント数が２になると、前記信号処理回路の信号処理をリセットする
請求項６〜請求項９のいずれか１項に記載のパイルアップ検出回路。
【請求項１１】
前記制御回路は、
セット端子から前記第２検出回路の検出信号が入力されるＲＳフリップフロップ回路と、
前記フリップフロップ回路の出力信号を遅延させた遅延信号を出力する遅延回路と、
前記遅延信号と前記パイルアップ検出信号とが入力され、出力信号を前記ＲＳフリップフロップ回路のリセット端子に入力する第１のオア回路と、
を備える請求項６〜請求項１０のいずれか１項に記載のパイルアップ検出回路。
【請求項１２】
前記カウンタ回路は、
入力端子から所定の信号が入力され、クロック端子から前記第１検出回路の検出信号が入力される第１のＤフリップフロップ回路と、
入力端子から前記第１のＤフリップフロップ回路の出力信号が入力され、クロック端子から前記第１検出回路の検出信号が入力される第２のＤフリップフロップ回路と、
前記第２のＤフリップフロップ回路の出力信号と、前記遅延信号とが入力され、出力信号により前記第１のＤフリップフロップ回路及び前記第２のＤフリップフロップ回路をリセットする第２のオア回路と、
を備える請求項６〜請求項１１のいずれか１項に記載のパイルアップ検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電流検出回路及びパイルアップ検出回路に関する。
【背景技術】
【０００２】
従来、入力された信号電流を検出する電流検出回路が知られている。電流検出回路では、例えば、信号電流から生成された入力信号と所定の参照信号とを比較して信号電流を検出する方法が用いられる。参照信号は、通常、信号電流の直流成分に応じて設定される。しかしながら、信号電流が不定期に入力される場合、信号電流の直流成分が入力頻度に応じて変動するため、入力信号と所定の参照信号とを比較しても信号電流を精度よく検出することは困難であった。
【０００３】
このような課題を解決するため、参照信号と、信号電流の直流成分を除去して変換した入力信号と、を比較して信号電流を検出する方法が提案されているが、この方法では複数の増幅回路が必要となり、電流検出回路の消費電力が増大する恐れがあった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−２０４８８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
信号電流を精度よく検出することができる電流検出回路及びパイルアップ検出回路を提供する。
【課題を解決するための手段】
【０００６】
一実施形態に係る電流検出回路は、低域通過フィルタと、電圧電流変換回路と、比較器とを備える。低域通過フィルタは、信号電流が入力される信号入力端子に第１端子が接続される。電圧電流変換回路は、第１端子が低域通過フィルタの第２端子に接続され、第２端子が信号入力端子に接続される。比較器は、第１入力端子及び第２入力端子を備え、第１入力端子が低域通過フィルタの第２端子に接続され、第２入力端子が電圧電流変換回路の第２端子に接続され、第１入力端子から入力された信号と第２端子から入力された信号との差に応じた信号を出力する。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態に係る電流検出回路を示す概略構成図。
【図２】第１実施形態に係る電流検出回路の周波数特性を示す概略図。
【図３】図１の電流検出回路の一例を示す回路図。
【図４】図１の電流検出回路の他の例を示す回路図。
【図５】第２実施形態に係る電流検出回路を示す概略構成図。
【図６】図５の電流検出回路の一例を示す回路図。
【図７】図５の電流検出回路の他の例を示す回路図。
【図８】図５の電流検出回路の他の例を示す回路図。
【図９】第３実施形態に係る電流検出回路を示す概略構成図。
【図１０】図９の電流検出回路の一例を示す回路図。
【図１１】第４実施形態に係る電流検出回路を示す概略構成図。
【図１２】図１１の電流検出回路の一例を示す回路図。
【図１３】パイルアップを説明する説明図。
【図１４】第５実施形態に係るパイルアップ検出回路を示す概略構成図。
【図１５】第５実施形態に係るパイルアップ検出回路の動作を示すタイミングチャート。
【図１６】第５実施形態に係るパイルアップ検出回路の他の例を示す概略構成図。
【図１７】第６実施形態に係るパイルアップ検出回路を示す概略構成図。
【図１８】第６実施形態に係るパイルアップ検出回路の動作を示すタイミングチャート。
【図１９】制御回路の一例を示す回路図。
【図２０】カウンタ回路の一例を示す回路図。
【図２１】第１検出回路の他の例を示す回路図。
【発明を実施するための形態】
【０００８】
以下、電流検出回路及びパイルアップ検出回路の実施形態について図面を参照して説明する。
【０００９】
（第１実施形態）
まず、第１実施形態に係る電流検出回路について、図１〜図４を参照して説明する。図１は、第１実施形態に係る電流検出回路を示す概略構成図である。図１に示すように、本実施形態に係る電流検出回路は、入力端子Ｔｉｎ（信号入力端子）と、低域通過フィルタＬＰＦと、電圧電流変換回路Ｇｍと、比較器Ｃｏｍと、出力端子Ｔｏｕｔと、を備える。
【００１０】
入力端子Ｔｉｎは、この電流検出回路の入力端子である。電流検出回路の検出対象となる信号電流Ｉは、所定のバイアス電流に重畳され、入力端子Ｔｉｎから入力される。図１に示す電流源Ｉｉｇは、信号電流Ｉの信号源を模式的に示したものであり、入力端子Ｔｉｎから信号電流Ｉを入力する。信号源は、信号電流Ｉを発生させる任意の回路や素子であり、電流源Ｉｓｉｇに限られない。
【００１１】
低域通過フィルタＬＰＦ（以下、「フィルタＬＰＦ」という）は、入力端子（第１端子）が入力端子Ｔｉｎに接続され、出力端子（第２端子）が電圧電流変換回路Ｇｍの入力端子及び比較器Ｃｏｍの正入力端子に接続される。フィルタＬＰＦは、入力端子Ｔｉｎから入力された信号電流の低域成分（低周波成分）を通過させ、高域成分（高周波成分）を減衰させる。すなわち、遮断周波数以下の周波数成分を低周波成分として通過させ、遮断周波数より大きい周波数成分を高周波成分として減衰させる。フィルタＬＰＦは、１次のフィルタであってもよいし、２次以上の高次のフィルタであってもよい。以下、入力端子ＴｉｎとフィルタＬＰＦの入力端子との接続点をノードＮ１といい、フィルタＬＰＦの出力端子と電圧電流変換回路Ｇｍの入力端子との接続点をノードＮ２という。
【００１２】
電圧電流変換回路Ｇｍ（以下、「変換回路Ｇｍ」という）は、入力端子（第１端子）がノードＮ２に接続され、出力端子（第２端子）がノードＮ１及び比較器Ｃｏｍの第２入力端子に接続される。変換回路Ｇｍは、入力された電圧に応じた電流を出力する。変換回路Ｇｍは、例えば、トランジスタにより構成される。以下、変換回路Ｇｍの出力端子と比較器Ｃｏｍの負入力端子との接続点をノードＮ３という。本実施形態において、ノードＮ１とノードＮ３とは一致する。
【００１３】
比較器Ｃｏｍは、正入力端子（第１入力端子）と、負入力端子（第２入力端子）と、出力端子とを備える。正入力端子はノードＮ２に接続され、負入力端子はノードＮ１及びノードＮ３に接続され、出力端子は電流検出回路の出力端子Ｔｏｕｔに接続される。比較器Ｃｏｍは、正入力端子から入力される参照電圧と、負入力端子から入力される信号電圧と、を比較して、参照電圧と信号電圧との差に応じた信号を出力する。例えば、比較器Ｃｏｍは、信号電圧が参照電圧より大きい場合、第１の信号を出力し、信号電圧が参照電圧より小さい場合、第２の信号を出力する。本実施形態において、参照電圧はノードＮ２の電圧Ｖ２であり、信号電圧はノードＮ１，Ｎ３の電圧Ｖ１である。比較器Ｃｏｍは、例えば、オペアンプにより構成される。
【００１４】
次に、本実施形態に係る電流検出回路の動作について説明する。以下では、信号電流の大きさをＩ（ｓ）、入力端子Ｔｉｎの電圧をＶ１（ｓ）、フィルタＬＰＦの出力端子の電圧をＶ２（ｓ）、フィルタＬＰＦの伝達関数をＨＬＰＦ（ｓ）、変換回路Ｇｍの電圧電流変換係数をＧｍ、変換回路Ｇｍの出力抵抗をｒｏと表し、出力抵抗ｒｏは電圧電流変換係数の逆数（１／Ｇｍ）より十分大きいものとする（ｒｏ＞１／Ｇｍ）。ＨＬＰＦ（ｓ）＝１／（１＋ｓ／ωｃ）とすると、比較器Ｃｏｍの負入力端子に入力される信号電圧、すなわち電圧Ｖ１は以下の式で表される。
Ｖ１（ｓ）＝Ｉ（ｓ）・ｒｏ／（１＋ＨＬＰＦ（ｓ）・Ｇｍ・ｒｏ）
＝Ｉ（ｓ）・ｒｏ・（１＋ｓ／ωｃ）／（１＋Ｇｍ・ｒｏ＋ｓ／ωｃ）・・・（１）
【００１５】
上記の式（１）において、ωｃはフィルタＬＰＦのカットオフ周波数であり、ｓはラプラス変数である。式（１）より、信号電流Ｉは、低域成分が略１／Ｇｍのゲインで電圧Ｖ１に変換され、高域成分が略ｒｏのゲインで電圧Ｖ１に変換されることがわかる。上述の通り、ｒｏ＞１／Ｇｍであるから、信号電圧は、信号電流Ｉの高域成分を低域成分より大きく増幅した電圧Ｖ１となる。
【００１６】
これに対して、比較器Ｃｏｍの正入力端子に入力される参照電圧、すなわち電圧Ｖ２は以下の式で表される。
Ｖ２（ｓ）＝Ｉ（ｓ）ｒｏ／（１＋Ｇｍ・ｒｏ＋ｓ／ωｃ）・・・（２）
【００１７】
上記の式（２）より、信号電流Ｉは、低域成分が略１／Ｇｍのゲインで電圧Ｖ２に変換され、高域成分が１／Ｇｍより小さいゲインで電圧Ｖ２に変換されることがわかる。
【００１８】
図２は、式（１）及び式（２）で示した電流検出回路の周波数特性をグラフ化した概略図であり、縦軸はゲイン、横軸は周波数を示す。図２に示すように、信号電流Ｉの低域成分は、略同様のゲインで電圧Ｖ１及び電圧Ｖ２に変換される。したがって、無信号時、すなわち、信号電流Ｉが入力されず、入力端子Ｔｉｎからバイアス電流だけが入力される場合、比較器Ｃｏｍに入力される参照電圧及び信号電圧は略同一の電圧となる。
【００１９】
一方、信号電流Ｉの高域成分は、高いゲインで電圧Ｖ１に変換され、低いゲインで電圧Ｖ２に変換される。したがって、高域成分を含む信号電流Ｉが入力されると、高域成分を強調して増幅された電圧Ｖ１は、高域成分を抑制して増幅された電圧Ｖ２より大きくなる。信号電流Ｉが入力された場合、信号電流Ｉの大きさによらず、立ち上がり時に、電流が急激に変化する、すなわち、高域成分が多く含まれる。このため、信号電流Ｉが入力されると、信号電流Ｉの大きさによらず、電圧Ｖ１が電圧Ｖ２より大きくなる。比較器Ｃｏｍには、電圧Ｖ１及び電圧Ｖ２がそれぞれ入力される。
【００２０】
以上説明した通り、本実施形態に係る電流検出回路は、入力電流Ｉの高域成分を強調して変換した電圧Ｖ１と、入力電流Ｉの高域成分を抑制して変換した電圧Ｖ２とを比較器Ｃｏｍで比較して信号電流Ｉを検出する。信号電流Ｉの入力時には、高域成分が多く含まれ、電圧Ｖ１と電圧Ｖ２との差が強調されるため、信号電流Ｉが小さい場合であっても、精度よく信号電流Ｉを検出することができる。
【００２１】
また、入力電圧（電圧Ｖ１）と比較される参照電圧（電圧Ｖ２）は、信号電流Ｉから生成されるため、信号電流Ｉの入力頻度の変動に応じて変動する。したがって、信号電流Ｉが不定期に入力され、信号電流Ｉの直流成分が変動する場合であっても、参照電圧は当該直流成分に追従して変動する。これにより、本実施形態に係る電流検出回路は、信号電流Ｉが不定期に入力される場合であっても、信号電流Ｉを精度よく検出することができる。
【００２２】
図３は、本実施形態に係る電流検出回路の一例を示す回路図である。図３の電流検出回路では、フィルタＬＰＦは、抵抗素子Ｒ１と容量素子Ｃ１とを備える。抵抗素子Ｒ１は、一端がノードＮ１に接続され、他端がノードＮ２に接続されている。容量素子Ｃ１は、低圧側の端子が接地され、高圧側の端子がノードＮ２に接続されている。したがって、図３に示すフィルタＬＰＦの入力端子は、抵抗素子Ｒ１の一端及び容量素子Ｃ１の高圧側の端子となり、出力端子は抵抗素子Ｒ１の他端となる。このフィルタＬＰＦのカットオフ周波数ωｃは、１／Ｒ１・Ｃ１で表される。
【００２３】
また、図３の電流検出回路では、変換回路ＧｍはトランジスタＭ１により構成されている。トランジスタＭ１は、Ｐ型のＭＯＳトランジスタであり、ゲート端子がノードＮ２に接続され、ソース端子が電源に接続され、ドレイン端子がノードＮ３に接続されている。したがって、図３に示す変換回路Ｇｍの入力端子は、トランジスタＭ１のゲート端子となり、出力端子はトランジスタＭ１のドレイン端子となる。この変換回路Ｇｍの電圧電流変換係数Ｇｍは、トランジスタＭ１のトランスコンダクタンスで表される。
【００２４】
図３に示す電流検出回路では、変換回路Ｇｍが１つのトランジスタにより構成されるため、回路規模を小さくすることができる。また、電流源Ｉｓｉｇから供給されるバイアス電流を、トランジスタＭ１のバイアス電流として利用しているため、電流検出回路の消費電力を低減することができる。
【００２５】
なお、本実施形態に係る電流検出回路は、図３の構成に限られない。例えば、フィルタＬＰＦは、高次のフィルタであってもよい。図４は、２次のフィルタＬＰＦを備える電流検出回路を示す回路図である。図４のフィルタＬＰＦは、抵抗素子Ｒ１と、容量素子Ｃ１と、抵抗素子Ｒ２と、容量素子Ｃ２とを備える。抵抗素子Ｒ２は、抵抗素子Ｒ１とノードＮ１との間に接続され、容量素子Ｃ２は、高圧側の端子を抵抗素子Ｒ１と抵抗素子Ｒ２との間の接続点と接続されている。このように、フィルタＬＰＦの次数を高め、フィルタ特性を急峻にすることも可能である。
【００２６】
（第２実施形態）
次に、第２実施形態に係る電流検出回路について、図５〜図８を参照して説明する。図５は、本実施形態に係る電流検出回路を示す概略構成図である。図５に示すように、本実施形態に係る電流検出回路は、レベルシフト回路ＬＳ１を備える。他の構成は第１実施形態と同様である。
【００２７】
レベルシフト回路ＬＳ１は、ノードＮ２と比較器Ｃｏｍの正入力端子との間に接続されており、ノードＮ２の電圧Ｖ２を所定の電圧Ｖｔｈだけ降下させて比較器Ｃｏｍに入力する。比較器Ｃｏｍは、入力電圧としてＶ１を入力され、参照電圧としてＶ２−Ｖｔｈを入力される。
【００２８】
本実施形態に係る電流検出回路は、レベルシフト回路ＬＳ１によって、信号電流Ｉが入力されたか否かを判定するための閾値電圧Ｖｔｈを任意に設定することができるため、バイアス電流の揺らぎや比較器Ｃｏｍの入力オフセットに起因する誤検出を抑制することができる。したがって、信号電流Ｉの検出精度をさらに向上させることができる。
【００２９】
図６は、本実施形態に係る電流検出回路の一例を示す回路図である。図６に示すように、レベルシフト回路ＬＳ１は、抵抗素子Ｒ１と、電流源Ｉｓｈとを備える。電流源Ｉｓｈ以外の構成は、図３と同様である。
【００３０】
電流源Ｉｓｈは、一端が接地され、他端がノードＮ２に接続されており、所定の電流Ｉｓｈを供給する。このレベルシフト回路ＬＳ１の閾値電圧Ｖｔｈは、Ｒ１・Ｉｓｈとなる。
【００３１】
図６の電流検出回路は、フィルタＬＰＦとレベルシフト回路ＬＳ１とが、抵抗素子Ｒ１を共用するため、回路規模を小さくすることができる。また、電流Ｉｓｈを調整することにより、閾値電圧Ｖｔｈを任意の値に容易に設定することができる。
【００３２】
図７は、本実施形態に係る電流検出回路の他の例を示す回路図である。図７の電流検出回路では、フィルタＬＰＦは、容量素子Ｃ１（第２容量素子）と、容量素子Ｃ３（第１容量素子）と、抵抗素子Ｒ１と、抵抗素子Ｒ２とを備える。抵抗素子Ｒ３及び容量素子Ｃ３以外の構成は、図６と同様である。
【００３３】
容量素子Ｃ３は、抵抗素子Ｒ１と容量素子Ｃ１との間に、容量素子Ｃ１と直列に接続され、抵抗素子Ｒ３は、抵抗素子Ｒ１と容量素子Ｃ１との間に、容量素子Ｃ３と並列に接続されている。比較器Ｃｏｍの正入力端子は、直列に接続された容量素子Ｃ１と容量素子Ｃ３との間の接続点（ノードＮ４）に接続される。すなわち、図７の電流検出回路は、変換回路Ｇｍへの出力端子（ノードＮ２）と、比較器Ｃｏｍへの出力端子（ノードＮ４）とをそれぞれ備える。
【００３４】
このような構成により、ノードＮ２の電圧Ｖ２の低域成分は抵抗素子Ｒ３を介して比較器Ｃｏｍの正入力端子に入力され、高域成分は容量素子Ｃ１と容量素子Ｃ３とにより分圧して比較器Ｃｏｍの正入力端子に入力される。したがって、比較器Ｃｏｍの正入力端子に入力される参照電圧に含まれる交流成分が小さくなり、信号電流Ｉの検出精度をさらに向上させることができる。
【００３５】
フィルタＬＰＦを２次のフィルタとする場合には、図８に示すように、比較器Ｃｏｍの正入力端子が、直列に接続された容量素子Ｃ１と容量素子Ｃ３との接続点に接続されるようにフィルタＬＰＦを構成すればよい。
【００３６】
（第３実施形態）
次に、第３実施形態に係る電流検出回路について、図９及び図１０を参照して説明する。図９は、本実施形態に係る電流検出回路を示す概略構成図である。図９に示すように、本実施形態に係る電流検出回路は、レベルシフト回路ＬＳ２を備える。他の構成は第１実施形態と同様である。
【００３７】
レベルシフト回路ＬＳ２は、ノードＮ１とノードＮ３との間に接続されており、ノードＮ１の電圧Ｖ１を所定の電圧Ｖｔｈだけ上昇させて比較器Ｃｏｍの負入力端子に入力する。比較器Ｃｏｍは、入力電圧としてＶ１＋Ｖｔｈを入力され、参照電圧としてＶ２を入力される。
【００３８】
本実施形態に係る電流検出回路は、レベルシフト回路ＬＳ２によって、信号電流Ｉが入力されたか否かを判定するための閾値電圧Ｖｔｈを任意に設定することができるため、バイアス電流の揺らぎや比較器Ｃｏｍの入力オフセットに起因する誤検出を抑制することができる。したがって、信号電流Ｉの検出精度をさらに向上させることができる。
【００３９】
ここで、図１０は、本実施形態に係る電流検出回路の一例を示す回路図である。図１０に示すように、レベルシフト回路ＬＳ２は、電流源Ｉｓｉｇと抵抗素子Ｒ６とにより構成される。抵抗素子Ｒ６以外の構成は図３と同様である。
【００４０】
抵抗素子Ｒ６は、ノードＮ１とノードＮ３との間に接続され、ノードＮ１の電圧Ｖ１を、Ｒ６・Ｉだけ上昇して比較器Ｃｏｍの負入力端子に入力する。すなわち、閾値電圧Ｖｔｈは、Ｒ６・Ｉとなる。
【００４１】
図１０の電流検出回路は、レベルシフト回路ＬＳ２が電流源Ｉｓｉｇと抵抗素子Ｒ６とにより構成されているため、回路規模を小さくすることができる。また、抵抗素子Ｒ６の抵抗値Ｒ６を調整することにより、閾値電圧Ｖｔｈを任意の値に容易に設定することができる。
【００４２】
（第４実施形態）
次に、第４実施形態に係る電流検出回路について、図１１及び図１２を参照して説明する。図１１は、本実施形態に係る電流検出回路を示す概略構成図である。図１１に示すように、本実施形態に係る電流検出回路は、インピーダンス素子ＩＭＰを備える。他の構成は第２実施形態と同様である。
【００４３】
インピーダンス素子ＩＭＰは、入力端子Ｔｉｎ及び比較器Ｃｏｍの負入力端子と、フィルタＬＰＦの入力端子及び変換回路Ｇｍの出力端子と、の間に接続されている。本実施形態において、入力端子Ｔｉｎとインピーダンス素子ＩＭＰとの間の接続点をノードＮ１といい、変換回路Ｇｍの出力端子とインピーダンス素子ＩＭＰとの間の接続点をノードＮ３という。インピーダンス素子ＩＭＰは、ノードＮ１の電圧Ｖ１をインピーダンス及び信号電流Ｉに応じた電圧だけ上昇させてフィルタＬＰＦに入力する。これにより、ノードＮ１の電圧Ｖ１は、インピーダンス及び信号電流Ｉに応じた電圧Ｖｔｈだけ降下する。
【００４４】
本実施形態に係る電流検出回路は、レベルシフト回路ＬＳ１で生成する電圧と合わせてインピーダンス素子ＩＭＰによって、信号電流Ｉが入力されたか否かを判定するための閾値電圧Ｖｔｈを微調整することができるため、バイアス電流の揺らぎや比較器Ｃｏｍの入力オフセットに起因する誤検出を抑制するとともに各構成の製造ばらつきに対するよる調整も行うことができる。また、信号到来時にはインピーダンス素子ＩＭＰによって、より大きな電圧に変換できる。したがって、信号電流Ｉの検出精度をさらに向上させることができる。
【００４５】
図１２は、本実施形態に係る電流検出回路の一例を示す回路図である。図１２の電流検出回路では、インピーダンス素子ＩＭＰとして抵抗素子Ｒ７が用いられている。抵抗素子Ｒ７以外の構成は、図６と同様である。
【００４６】
抵抗素子Ｒ７は、ノードＮ１とノードＮ３との間に接続され、電圧Ｖ１をＲ７・Ｉだけ上昇させてフィルタＬＰＦに入力する。この電流検出回路は、抵抗素子Ｒ７の抵抗値を変化させることにより、閾値電圧Ｖｔｈを容易に調整することができる。
【００４７】
（第５実施形態）
次に、第５実施形態に係るパイルアップ検出回路について、図１３〜図１６を参照して説明する。本実施形態に係るパイルアップ検出回路は、信号電流のパイルアップを検出する。パイルアップとは、図１３に示すように、複数の信号電流が重畳することをいう。図１３において、２つの信号電流Ｉ１，Ｉ２がパイルアップすることにより、太線で示した信号電流Ｉが形成されている。以下では、信号電流Ｉにパイルアップされたそれぞれの信号電流を信号電流Ｉｉ（ｉ＝１，２，・・）という。信号電流Ｉがパイルアップされていない場合、信号電流Ｉは信号電流Ｉｉと同一である。
【００４８】
ここで、図１４は、本実施形態に係るパイルアップ検出回路の一例を示す概略構成図である。図１４に示すように、このパイルアップ検出回路は、分流回路１と、第１検出回路２と、カウンタ回路３と、第２検出回路４と、制御回路５と、を備える。
【００４９】
分流回路１は、電流源ＩＳＩＧなどの信号源から、信号電流Ｉが入力される。分流回路１は、信号電流Ｉを所定の比率で分流し、第１検出回路２及び第２検出回路４に入力する。なお、パイルアップ検出回路は、分流回路１の代わりに、カレントミラー回路などの複製回路を備えてもよい。
【００５０】
第１検出回路２は、分流回路１から分流された信号電流Ｉが入力され、信号電流Ｉｉを検出する。第１検出回路２は、信号電流Ｉｉを検出すると、信号電流検出信号Ｓ１（以下、「検出信号Ｓ１」という）を出力する。検出信号Ｓ１は、カウンタ回路３に入力される。
【００５１】
カウンタ回路３は、第１検出回路２から検出信号Ｓ１が入力される。カウンタ回路３は、入力された検出信号Ｓ１の数、すなわち、第１検出回路２が検出した信号電流Ｉｉの数をカウントする。カウンタ回路３は、カウント値が２になると、自らのカウント値を０にリセットするとともに、パイルアップ検出信号Ｓ２（以下、「パイルアップ信号Ｓ２」という）を出力する。パイルアップ信号Ｓ２は、このパイルアップ検出回路がパイルアップを検出したことを示す信号である。パイルアップ信号Ｓ２は、制御回路５に入力される。制御回路５については後述する。
【００５２】
上述の通り、第１検出回路２は、入力された信号電流Ｉｉの数をカウントするためのものである。このため、第１検出回路２は、複数の信号電流Ｉｉがパイルアップした信号電流Ｉが入力された場合、各信号電流Ｉｉをそれぞれ検出することを要求される。
【００５３】
例えば、図１３に示す信号電流Ｉが入力された場合、第１検出回路２は、信号電流Ｉ１，Ｉ２をそれぞれ検出する必要がある。しかしながら、このような検出は、信号電流Ｉを所定の閾値Ｉｔｈと比較することにより検出する従来の検出回路では困難であった。これは、図１３に示すように閾値Ｉｔｈを設定しても、信号電流Ｉは閾値Ｉｔｈを一度しか越えず、信号電流Ｉ１に後からパイルアップされた信号電流Ｉ２を検出することができないためである。また、信号電流Ｉｉがパイルアップするタイミングやパイルアップする信号電流Ｉｉの数はランダムなため、複数の閾値Ｉｔｈを設定しても、信号電流Ｉｉをそれぞれ検出することは困難である。
【００５４】
そこで、第１検出回路２は、上述の各実施形態に係る電流検出回路であることが好ましい。上述の通り、電流検出回路が検出するのは、高周波成分が多く含まれる信号電流Ｉの立ち上がり部分Ｒである。したがって、電流検出回路によれば、複数の信号電流Ｉｉがパイルアップしている場合であっても、図１３に示すように、各信号電流Ｉｉの立ち上がり部分Ｒｉをそれぞれ検出することができる。第１検出回路２が上述の電流検出回路である場合、検出信号Ｓ１は、比較器Ｃｏｍの出力信号となる。
【００５５】
第２検出回路４は、分流回路１から分流された信号電流Ｉが入力され、信号電流Ｉを検出する。第２検出回路４は、信号電流Ｉを検出すると、信号電流検出信号Ｓ３（以下、「検出信号Ｓ３」という）を出力する。検出信号Ｓ３は、制御回路５に入力される。
【００５６】
制御回路５は、第２検出回路４から検出信号Ｓ３が入力される。制御回路５は、検出信号Ｓ３が入力されてから所定時間ｔ１後に、すなわち、第２検出回路４が信号電流Ｉを検出してから所定時間ｔ１後に、リセット信号Ｓ４を出力する。リセット信号Ｓ４は、カウンタ回路３に入力され、カウンタ回路３のカウント値を０にリセットする。リセット信号Ｓ４によってカウント値を０にリセットすることにより、誤動作を防ぐことができる。
【００５７】
所定時間ｔ１は、図１３に示すように、それぞれの信号電流Ｉｉに想定される信号の継続時間ｔ０に応じて設定される。制御回路５は、リセット信号Ｓ４を出力した後、初期状態にリセットされる。ここでいう初期状態とは、第２検出回路４からの検出信号Ｓ４の入力を待っている状態のことである。
【００５８】
また、制御回路５は、カウンタ回路３からパイルアップ信号Ｓ２が入力される。制御回路５は、パイルアップ信号Ｓ２が入力された場合にも、初期状態にリセットされる。
【００５９】
上述の通り、第２検出回路４は、所定時間ｔ１の計測を開始するタイミングを設定するためのものである。したがって、第２検出回路４は、信号電流Ｉが入力されたことを検出できればよいため、第１検出回路２とは異なり、信号電流Ｉにパイルアップされた複数の信号電流Ｉｉをそれぞれ検出することを要求されない。このため、第２検出回路４として、信号電流Ｉが入力されたことを検出可能な任意の回路を用いることができる。第２検出回路４は、上述の各実施形態に係る電流検出回路であってもよい。
【００６０】
次に、本実施形態に係るパイルアップ検出回路の動作について、図１５を参照して説明する。図１５は、このパイルアップ検出回路の動作を示すタイミングチャートである。以下の説明において、ｔ０＝ｔ１であり、時刻Ｔ１に信号電流ＩＴ１が入力され、時刻Ｔ２に信号電流ＩＴ２が入力されるものとする。なお、信号電流ＩＴ１はパイルアップされておらず、信号電流ＩＴ１２は信号電流Ｉ１，Ｉ２がパイルアップされている。
【００６１】
時刻Ｔ１に信号電流ＩＴ１が入力されると、第１検出回路２が信号電流ＩＴ１を検出し、検出信号Ｓ１をカウンタ回路３に入力する。これにより、カウンタ回路３のカウント値ｃｎｔが１になる。
【００６２】
また、第２検出回路４が信号電流ＩＴ１を検出し、検出信号Ｓ３を制御回路５に入力する。これにより、制御回路５が所定時間ｔ１の計測を開始する。
【００６３】
その後、時刻Ｔ１から所定時間ｔ１が経過すると、制御回路５は、リセット信号Ｓ４をカウンタ回路３に入力する。これにより、カウント値ｃｎｔが０にリセットされる。また、制御回路５が初期状態にリセットされる。
【００６４】
次に、時刻Ｔ２に信号電流ＩＴ２が入力されると、第１検出回路２が信号電流ＩＴ２を検出し、検出信号Ｓ１をカウンタ回路３に入力する。これにより、カウンタ回路３のカウント値ｃｎｔが１になる。
【００６５】
また、第２検出回路４が信号電流ＩＴ２を検出し、検出信号Ｓ３を制御回路５に入力する。これにより、制御回路５が所定時間ｔ１の計測を開始する。
【００６６】
その後、時刻Ｔ３に第１検出回路２が、パイルアップされた信号電流Ｉ２を検出すると、第１検出回路２は、検出信号Ｓ１を再びカウンタ回路３に入力する。これにより、カウンタ回路３のカウント値ｃｎｔが２になる。
【００６７】
カウント値ｃｎｔが２になると、カウンタ回路３はパイルアップ信号Ｓ２を出力する。これにより、パイルアップが検出される。また、カウンタ回路３は、カウント値ｃｎｔを０にリセットする。
【００６８】
そして、カウンタ回路３から出力されたパイルアップ信号Ｓ２は、制御回路５に入力される。これにより、制御回路５は、所定時間ｔ１の計測を終了し、初期状態にリセットされる。
【００６９】
以上説明した通り、本実施形態に係るパイルアップ検出回路によれば、信号電流Ｉｉの立ち上がりを検出する第１検出回路２を用いて信号電流Ｉｉの数をカウントすることによりパイルアップを検出することができる。
【００７０】
従来のパイルアップ検出回路として、閾値Ｉｔｈを用いて信号電流Ｉを検出し、検出期間が所定時間以上継続した場合にパイルアップを検出するものがあった。このようなパイルアップ検出回路では、信号電流を検出する回路の経年劣化や、信号電流Ｉの低周波成分の変化によって、パイルアップの検出精度が低下する恐れがある。
【００７１】
しかしながら、本実施形態に係るパイルアップ検出回路では、第１検出回路２として、上述の各実施形態に係る電流検出回路を用いることにより、信号電流を検出する回路の経年劣化や、信号電流Ｉの低周波成分の変化によるパイルアップの検出精度の低下を抑制することができる。
【００７２】
なお、本実施形態に係るパイルアップ検出回路は、図１６に示すように、第１検出回路２と、第２検出回路４とを共用してもよい。すなわち、第２検出回路４として、第１検出回路２を用いてもよい。この場合、制御回路５には、検出信号Ｓ３の代わりに、検出信号Ｓ１が入力される。このような構成により、分流回路１及び第２検出回路４が不要になり、回路構成を簡略化することができる。
【００７３】
（第６実施形態）
次に、第６実施形態に係るパイルアップ検出回路について、図１７〜図２０を参照して説明する。ここで、図１７は、本実施形態に係るパイルアップ検出回路の一例を示す概略構成図である。図１７に示すように、このパイルアップ検出回路は、信号処理回路６をさらに備える。他の構成は第５実施形態と同様である。
【００７４】
信号処理回路６は、分流回路１により分流された信号電流Ｉが入力され、信号電流Ｉに所定の信号処理を施す。信号処理には、信号電流Ｉの積分や微分など、任意の信号処理が含まれる。
【００７５】
信号処理回路６は、制御回路５から開始信号Ｓ５が入力される。信号処理回路６は、開始信号Ｓ５が入力されると、信号電流Ｉの信号処理を開始し、開始信号Ｓ５が入力されている間、信号処理を継続する。制御回路５は、第２検出回路４から検出信号Ｓ３が入力されると、所定時間ｔ１の計測を開始するとともに、開始信号Ｓ５を信号処理回路６に入力する。そして、制御回路５は、所定時間ｔ１が経過すると、リセット信号Ｓ４をカウンタ回路３に入力し、信号処理回路６への開始信号Ｓ５の入力を終了する。
【００７６】
また、信号処理回路６は、カウンタ回路３からパイルアップ信号Ｓ２が入力される。信号処理回路６は、パイルアップ信号Ｓ２が入力されると、信号処理を終了し、信号処理により生成した出力信号をリセットする。例えば、信号処理が積分である場合、積分値をリセットする。なお、信号処理回路６は、パイルアップ信号Ｓ２が入力されない場合、開始信号Ｓ５の入力が終了したタイミングで信号処理を終了する。
【００７７】
次に、本実施形態に係るパイルアップ検出回路の動作について、図１８を参照して説明する。図１８は、このパイルアップ検出回路の動作を示すタイミングチャートである。信号処理回路６による信号処理は、信号電流Ｉの積分であるものとする。
【００７８】
時刻Ｔ１に信号電流ＩＴ１が入力されると、第１検出回路２が信号電流ＩＴ１を検出し、検出信号Ｓ１をカウンタ回路３に入力する。これにより、カウンタ回路３のカウント値ｃｎｔが１になる。
【００７９】
また、第２検出回路４が信号電流ＩＴ１を検出し、検出信号Ｓ３を制御回路５に入力する。これにより、制御回路５は、所定時間ｔ１の計測を開始するとともに、信号処理回路６に開始信号Ｓ５が入力する。信号処理回路６は、開始信号Ｓ５が入力されると、信号電流ＩＴ１の積分を開始し、積分値ｉｎｔが上昇する。
【００８０】
その後、時刻Ｔ１から所定時間ｔ１が経過すると、制御回路５は、リセット信号Ｓ４をカウンタ回路３に入力する。これにより、カウント値ｃｎｔが０にリセットされる。そして、制御回路５は、初期状態にリセットされる。また、開始信号Ｓ５の入力が終了し、信号処理回路６が信号電流ＩＴ１の積分を終了する。信号処理回路６は、積分値ｉｎｔを出力し、積分値ｉｎｔをリセットする。
【００８１】
時刻Ｔ２に信号電流ＩＴ２が入力されると、第１検出回路２が信号電流ＩＴ２を検出し、検出信号Ｓ１をカウンタ回路３に入力する。これにより、カウンタ回路３のカウント値ｃｎｔが１になる。
【００８２】
また、第２検出回路４が信号電流ＩＴ２を検出し、検出信号Ｓ３を制御回路５に入力する。これにより、制御回路５は、所定時間ｔ１の計測を開始するとともに、信号処理回路６に開始信号Ｓ５を入力する。信号処理回路６は、開始信号Ｓ５が入力されると、信号電流ＩＴ２の積分を開始し、積分値ｉｎｔが上昇する。
【００８３】
その後、時刻Ｔ３に第１検出回路２が、パイルアップされた信号電流Ｉ２を検出すると、第１検出回路２は、検出信号Ｓ１を再びカウンタ回路３に入力する。これにより、カウンタ回路３のカウント値ｃｎｔが２になる。
【００８４】
カウント値ｃｎｔが２になると、カウンタ回路３はパイルアップ信号Ｓ２を出力する。これにより、パイルアップが検出される。また、カウンタ回路３は、カウント値ｃｎｔを０にリセットする。
【００８５】
そして、カウンタ回路３から出力されたパイルアップ信号Ｓ２は、制御回路５に入力される。これにより、制御回路５は、所定時間ｔ１の計測を終了し、初期状態にリセットされる。
【００８６】
本実施形態において、パイルアップ信号Ｓ２は、信号処理回路６にも入力される。これにより、信号処理回路６は信号電流ＩＴ２の積分が終了する。この際、積分値ｉｎｔは、出力されずにリセットされる。
【００８７】
以上説明した通り、本実施形態に係るパイルアップ検出回路によれば、パイルアップが検出されると、信号処理回路６による信号処理が終了し、出力信号がリセットされる。したがって、信号処理回路６は、パイルアップした信号電流Ｉを除外して信号処理を行うことができる。
【００８８】
ここで、図１９は、制御回路５の一例を示す回路図である。図１９の制御回路５は、フリップフロップ回路Ｌ１と、遅延回路Ｄ１〜Ｄ３と、オア回路ＯＲ１と、インバータ回路ＩＮＶ１と、アンド回路ＡＮＤ１と、を備える。
【００８９】
フリップフロップ回路Ｌ１は、Ｒ（リセット）端子とＳ（セット）端子とを備えるＲＳフリップフロップ回路である。フリップフロップ回路Ｌ１は、Ｓ端子から検出信号Ｓ３が入力され、Ｒ端子からオア回路ＯＲ１の出力信号が入力される。フリップフロップ回路Ｌ１の出力信号は、開始信号Ｓ５として信号処理回路６に入力される。
【００９０】
遅延回路Ｄ１は、フリップフロップ回路Ｌ１から開始信号Ｓ５が入力され、開始信号Ｓ５を所定の遅延時間だけ遅延させた遅延信号ＳＤ１を出力する。遅延回路Ｄ１の遅延時間が上述の所定時間ｔ１となる。遅延信号ＳＤ１は、遅延回路Ｄ２及びアンド回路ＡＮＤ１に入力される。
【００９１】
遅延回路Ｄ２は、遅延回路Ｄ１から遅延信号ＳＤ１が入力され、遅延信号ＳＤ１を所定の遅延時間だけ遅延させた遅延信号ＳＤ２を出力する。遅延回路Ｄ２の遅延時間がリセット信号Ｓ４のパルス幅ｔ２となる。遅延信号ＳＤ２は、遅延回路Ｄ３及びインバータ回路ＩＮＶ１に入力される。
【００９２】
遅延回路Ｄ３は、遅延回路Ｄ２から遅延信号ＳＤ２が入力され、遅延信号ＳＤ２を所定の遅延時間だけ遅延させた遅延信号ＳＤ３を出力する。遅延回路Ｄ３によって信号を遅延させることにより、オア回路ＯＲ１の出力のタイミングを調整することができる。なお、遅延回路Ｄ３を備えない構成も可能である。遅延信号ＳＤ３は、オア回路ＯＲ１に入力される。
【００９３】
オア回路ＯＲ１（第１のオア回路）は、カウンタ回路３からパイルアップ信号Ｓ２が入力され、遅延回路Ｄ３から遅延信号ＳＤ３が入力される。オア回路ＯＲ１は、これらの入力信号の論理和を出力する。オア回路ＯＲ１の出力信号は、フリップフロップ回路Ｌ１のＲ端子に入力され、フリップフロップ回路Ｌ１の出力信号（開始信号Ｓ５）をリセットする。すなわち、信号処理回路６への開始信号Ｓ５の入力を終了させる。また、オア回路ＯＲ１の出力信号は、遅延回路Ｄ１，Ｄ２に入力され、遅延回路Ｄ１，Ｄ２による遅延処理を終了させる。
【００９４】
インバータ回路ＩＮＶ１は、遅延回路Ｄ２から遅延信号ＳＤ２が入力され、遅延信号ＳＤ２を反転して出力する。インバータ回路ＩＮＶ１の出力信号は、アンド回路ＡＮＤ１に入力される。
【００９５】
アンド回路ＡＮＤ１は、遅延回路Ｄ１から遅延信号ＳＤ１が入力され、インバータ回路ＩＮＶ１から反転した遅延信号ＳＤ２が入力される。アンド回路ＡＮＤ１は、これらの入力信号の論理積を出力する。アンド回路ＡＮＤ１の出力信号は、リセット信号Ｓ４としてカウンタ回路３に入力される。
【００９６】
以上のような構成により、制御回路５は、上述のような動作を実現することができる。なお、図１５及び図１８に示したタイミングチャートにおいて、遅延回路Ｄ３の遅延時間は０である。
【００９７】
図２０は、カウンタ回路３の一例を示す回路図である。図２０のカウンタ回路３は、フリップフロップ回路ＦＦ１，ＦＦ２と、遅延回路Ｄ４，Ｄ５と、オア回路ＯＲ２と、インバータ回路ＩＮＶ２と、アンド回路ＡＮＤ２と、を備える。
【００９８】
フリップフロップ回路ＦＦ１（第１のＤフリップフロップ回路）は、Ｄ端子（入力端子）とクロック端子とを備えるＤフリップフロップ回路である。フリップフロップ回路ＦＦ１は、Ｄ端子から所定の信号Ｖｈｉｇｈが入力され、クロック端子から検出信号Ｓ１が入力される。Ｄ端子から入力される信号Ｖｈｉｇｈは、論理１に応じた信号である。したがって、検出信号Ｓ１がフリップフロップ回路ＦＦ１に入力されると、フリップフロップ回路ＦＦ１の出力信号は、論理１に応じた信号となる。フリップフロップ回路ＦＦ１の出力信号は、フリップフロップ回路ＦＦ２に入力される。
【００９９】
フリップフロップ回路ＦＦ２（第２のＤフリップフロップ回路）は、Ｄ端子（入力端子）とクロック端子とを備えるＤフリップフロップ回路である。フリップフロップ回路ＦＦ２は、Ｄ端子からフリップフロップ回路ＦＦ２の出力信号が入力され、クロック端子から検出信号Ｓ１が入力される。したがって、フリップフロップ回路ＦＦ１の出力信号が論理１に応じた信号となった状態で、検出信号Ｓ１がフリップフロップ回路ＦＦ２に入力されると、フリップフロップ回路ＦＦ２の出力信号は、論理１に応じた信号となる。フリップフロップ回路ＦＦ２の出力信号は、遅延回路Ｄ４及びアンド回路ＡＮＤ２に入力される。
【０１００】
このカウンタ回路３のカウント値は、フリップフロップ回路ＦＦ１，ＦＦ２の出力信号として記憶される。例えば、カウント値が０の場合、検出信号Ｓ１は入力されないため、フリップフロップ回路ＦＦ１，ＦＦ２の出力信号はいずれも論理０に応じた信号となる。
【０１０１】
カウント値が１の場合、検出信号Ｓ１が１回だけ入力されるため、フリップフロップ回路ＦＦ１の出力信号は論理１に応じた信号となる。このとき、検出信号Ｓ１はフリップフロップ回路ＦＦ２にも入力される。しかしながら、検出信号Ｓ１が入力された時点のフリップフロップＦＦ１の出力信号は論理０に応じた信号のため、フリップフロップ回路ＦＦ２の出力信号は論理０に応じた信号のままである。
【０１０２】
カウント値が２の場合、２回目の検出信号Ｓ１がフリップフロップ回路ＦＦ１，ＦＦ２に入力される。２回目の検出信号Ｓ１が入力された時点のフリップフロップ回路ＦＦ１の出力信号は論理１に応じた信号のため、フリップフロップ回路ＦＦ２の出力信号が論理１に応じた信号となる。したがって、フリップフロップ回路ＦＦ２の出力信号は、カウント値２に応じた信号となる。
【０１０３】
遅延回路Ｄ４は、フリップフロップ回路ＦＦ２からカウント値２に応じた信号が入力され、この信号を所定の遅延時間だけ遅延させた遅延信号ＳＤ４を出力する。遅延回路Ｄ４の遅延時間がパイルアップ信号Ｓ２のパルス幅となる。遅延信号ＳＤ４は、遅延回路Ｄ５及びインバータ回路ＩＮＶ２に入力される。
【０１０４】
遅延回路Ｄ５は、遅延回路Ｄ４から遅延信号ＳＤ４が入力され、遅延信号ＳＤ４を所定の遅延時間だけ遅延させた遅延信号ＳＤ５を出力する。遅延回路Ｄ５によって信号を遅延させることにより、オア回路ＯＲ２の出力のタイミングを調整することができる。なお、遅延回路Ｄ５を備えない構成も可能である。遅延信号ＳＤ５は、オア回路ＯＲ２に入力される。
【０１０５】
オア回路ＯＲ２は、制御回路５から開始信号Ｓ５が入力され、遅延回路Ｄ５から遅延信号ＳＤ５が入力される。オア回路ＯＲ２は、これらの入力信号の論理和を出力する。オア回路ＯＲ２の出力信号は、フリップフロップ回路ＦＦ１，ＦＦ２に入力され、フリップフロップ回路ＦＦ１，ＦＦ２の出力信号をリセットする。すなわち、フリップフロップ回路ＦＦ１，ＦＦ２の出力信号をいずれも論理０に応じた信号に設定する。また、オア回路ＯＲ２の出力信号は、遅延回路Ｄ４に入力され、遅延回路Ｄ４による遅延処理を終了させる。
【０１０６】
インバータ回路ＩＮＶ２は、遅延回路Ｄ４から遅延信号ＳＤ４が入力され、遅延信号ＳＤ４を反転して出力する。インバータ回路ＩＮＶ２の出力信号は、アンド回路ＡＮＤ２に入力される。
【０１０７】
アンド回路ＡＮＤ２は、フリップフロップ回路ＦＦ２からカウント値２に応じた信号が入力され、インバータ回路ＩＮＶ２から反転した遅延信号ＳＤ４が入力される。アンド回路ＡＮＤ２は、これらの入力信号の論理積を出力する。アンド回路ＡＮＤ２の出力信号は、パイルアップ信号Ｓ２として制御回路６及び信号処理回路６に入力される。
【０１０８】
以上のような構成により、カウンタ回路３は、上述のような動作を実現することができる。なお、図１５及び図１８に示したタイミングチャートにおいて、遅延回路Ｄ５の遅延時間は０である。
【０１０９】
なお、第５，第６実施形態では、第１検出回路２は、上述の各実施形態に係る電流検出回路であったが、これに限られない。図２１は、第１検出回路２の他の例を示す回路図である。図２１に示すように、この第１検出回路２は、抵抗素子ｒ１〜ｒ３と、増幅器Ａ１〜Ａ３と、容量素子ｃ１と、低域通過フィルタＬＰＦと、を備える。
【０１１０】
電流源Ｉｓｉｇから入力された信号電流Ｉは、抵抗素子ｒ１によって電圧に変換される。変換された電圧は、増幅器Ａ１を介して後段に入力される。増幅器Ａ１は、バッファである。増幅器Ａ１の出力電圧は、低域通過フィルタＬＰＦを介して増幅器Ａ３の一方の端子に入力される。すなわち、増幅器Ａ３の一方の端子には、信号電流Ｉの低周波成分に応じた信号が入力される。
【０１１１】
また、増幅器Ａ１の出力は、抵抗素子ｒ２、容量素子ｃ１、抵抗素子ｒ３、及び増幅器Ａ２を介して、増幅器Ａ３の他方の端子に入力される。抵抗素子ｒ２と容量素子ｃ１とは並列に接続されている。抵抗素子ｒ３は増幅器Ａ２の出力と負入力端子との間に接続されている。そして、容量素子ｃ１、抵抗素子ｒ３、及び増幅器Ａ２は微分回路を形成している。このような構成により、増幅器Ａ３の他方の端子には、信号電流Ｉの高周波成分が強調された信号が入力される。
【０１１２】
したがって、図２１の第１検出回路２によれば、第１〜第４実施形態に係る電流検出回路と同様に、信号電流Ｉの立ち上がりを検出することができる。この第１検出回路２を用いることで、第５及び第６実施形態に係るパイルアップ検出回路を構成することができる。
【０１１３】
なお、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、各実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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