(57)【要約】【課題】高温逆バイアス耐量が高く、かつ、順バイアス時のサージ耐圧が高い半導体装置を提供する。【解決手段】第１半導体層１１２、第２半導体層１１４及び第３半導体層１１６を有する半導体基体１１０と、第１主面側において、第１メサ領域１２２を囲む領域に形成された第１外周テーパ領域１２０と、第２主面側において、第１メサ領域１２２に対応する位置に形成された第２メサ領域１３２を囲む領域に形成された第２外周テーパ領域１３０と、第２メサ領域１３２及び第２外周テーパ領域１３０における半導体基体１１０の表面に形成され、第２半導体層１１４との間でショットキー接合を形成し、かつ、第３半導体層１１６との間でオーミック接合を形成する電極層１６０とを備えることを特徴とする半導体装置１００。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型不純物を含有する第１半導体層、前記第１半導体層の第１主面側に形成され第１導電型不純物とは反対導電型の第２導電型不純物を含有する第２半導体層、及び、前記第１半導体層の第２主面側に形成され前記第１半導体層よりも高濃度の第１導電型不純物を含有する第３半導体層を有する半導体基体と、
前記半導体基体の第１主面側において、第１メサ領域を囲む領域に、前記第１半導体層と前記第２半導体層との境界面を超える深さ位置に至る領域に形成された第１外周テーパ領域と、
前記半導体基体の第２主面側において、前記第１メサ領域に対応する位置に形成された第２メサ領域を囲む領域に、前記第１半導体層と前記第３半導体層との境界面を超える深さ位置に至る領域に形成された第２外周テーパ領域と、
前記第２メサ領域及び前記第２外周テーパ領域における前記半導体基体の表面に形成され、前記第１半導体層との間でショットキー接合を形成し、かつ、前記第３半導体層との間でオーミック接合を形成する電極層とを備えることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２メサ領域における前記半導体基体の第２主面側表面の面積は、前記第１メサ領域における前記半導体基体の第１主面側表面の面積よりも大きいことを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第２外周テーパ領域の開口幅は、前記第１外周テーパ領域の開口幅の５０〜７０％の範囲内にあることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれかに記載の半導体装置において、
前記第１外周テーパ領域の最深部と前記第２外周テーパ領域の最深部との間の前記第１半導体層の厚さは、８０μｍ以下であることを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれかに記載の半導体装置において、
前記半導体装置は、樹脂封止されていることを特徴とする半導体装置。
【請求項６】
第１導電型不純物を含有する第１半導体層、前記第１半導体層の第１主面側に形成され第１導電型不純物とは反対導電型の第２導電型不純物を含有する第２半導体層、及び、前記第１半導体層の第２主面側に形成され前記第１半導体層よりも高濃度の第１導電型不純物を含有する第３半導体層を有する半導体基体を準備する半導体基体準備工程と、
前記半導体基体の第１主面側において、第１メサ領域を囲む領域に、前記第１半導体層と前記第２半導体層との境界面を超える深さの第１溝を形成する第１溝形成工程、及び、前記半導体基体の第２主面側において、前記第１メサ領域に対応する位置に形成された第２メサ領域を囲む領域に、前記第１半導体層と前記第３半導体層との境界面を超える深さの第２溝を形成する第２溝形成工程を含む溝形成工程と、
前記第２メサ領域及び前記第２溝における前記半導体基体の表面に、前記第１半導体層との間でショットキー接合を形成し、かつ、前記第３半導体層との間でオーミック接合を形成する電極層を形成する電極層形成工程と、
前記第１溝及び前記第２溝に沿って前記半導体基体を分離することにより半導体装置を作製する半導体基体分離工程とをこの順序で含むことを特徴とする半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
前記溝形成工程においては、前記第１溝形成工程と前記第２溝形成工程とを一括して実施することを特徴とする半導体装置の製造方法。
【請求項８】
請求項６又は７に記載の半導体装置の製造方法において、
前記半導体基体分離工程においては、切れ込みを入れることなくブレーキングすることによって前記半導体基体を分離することを特徴とする半導体装置の製造方法。
【請求項９】
請求項６又は７に記載の半導体装置の製造方法において、
前記半導体基体分離工程においては、第２主面側からダイシングすることによって前記半導体基体を分離することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項６〜９のいずれかに記載の半導体装置の製造方法において、
前記溝形成工程においては、前記第２溝の開口幅が前記第１溝の開口幅よりも狭くなるように前記第１溝及び前記第２溝を形成することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項６〜１０のいずれかに記載の半導体装置の製造方法において、
前記第２溝形成工程においては、前記第２溝をエッチングにより形成することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項６〜１１のいずれかに記載の半導体装置の製造方法において、
前記溝形成工程においては、前記第１溝の最深部と前記第２溝の最深部との間の前記第１半導体層の厚さが８０μｍ以下となるように、前記第１溝及び前記第２溝を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、半導体基体の第１主面側において、メサ領域を囲む領域に、ｐ型半導体層とｎ型半導体層との境界面を超える深さ位置に至る領域に形成された外周テーパ領域を備える半導体装置が知られている（例えば、特許文献１参照。）。
【０００３】
図１０は、従来の半導体装置９００を説明するために示す図である。図１０中、符号９５０はアノード電極層を示す。
図１１は、従来の半導体装置の製造方法を説明するために示す図である。図１１（ａ）〜図１１（ｄ）は各工程図である。図１１中、符号９２６は酸化膜を示す。
【０００４】
なお、本明細書において、第２半導体層を形成する側の主面を第１主面とし、第３半導体層を形成する側の主面を第２主面とする。
【０００５】
従来の半導体装置９００は、図１０に示すように、ｎ型不純物を含有するｎ−型シリコン基板本体９１２（第１半導体層）、ｎ−型シリコン基板本体９１２の第１主面側に形成されｐ型不純物を含有するｐ＋型アノード層９１４（第２半導体層）、及び、ｎ−型シリコン基板本体９１２の第２主面側に形成されｎ−型シリコン基板本体９１２よりも高濃度のｎ型不純物を含有するｎ＋型カソード層９１６（第３半導体層）を有する半導体基体９１０と、半導体基体９１０の第１主面側において、メサ領域９２２を囲む領域に、ｎ−型シリコン基板本体９１２とｐ＋型アノード層９１４との境界面（ｐｎ接合面）を超える深さ位置に至る領域に形成された外周テーパ領域９２０と、半導体基体９１０の第２主面側に形成され、ｎ＋型カソード層９１６との間でオーミック接合を形成するカソード電極層９６０とを備える。
【０００６】
従来の半導体装置９００において、外周テーパ領域９２０には、ｐｎ接合面を保護するためのパッシベーション膜９４０が形成されている。
【０００７】
従来の半導体装置９００によれば、外周テーパ領域９２０には、ｐｎ接合面を保護するためのパッシベーション膜９４０が形成されていることから、高信頼性の半導体装置となる。
【０００８】
このような半導体装置９００は以下のような製造方法（従来の半導体装置の製造方法）によって製造されている。
【０００９】
従来の半導体装置の製造方法は、ｎ型不純物を含有するｎ−型シリコン基板本体９１２（第１半導体層）、ｎ−型シリコン基板本体９１２の第１主面側に形成されｐ型不純物を含有するｐ＋型アノード層９１４（第２半導体層）、及び、ｎ−型シリコン基板本体９１２の第２主面側に形成されｎ−型シリコン基板本体９１２よりも高濃度のｎ型不純物を含有するｎ＋型カソード層９１６（第３半導体層）を有する半導体基体９１０を準備する半導体基体準備工程（図１１（ａ）参照。）と、半導体基体９１０の第１主面側において、メサ領域９２２を囲む領域に、ｎ−型シリコン基板本体９１２とｐ＋型アノード層９１４との境界面を超える深さの溝９２８を形成する溝形成工程（図１１（ｂ）参照。）と、溝９２８の内部にパッシベーション膜９４０を形成するパッシベーション膜形成工程（図１１（ｃ）参照。）と、半導体基体９１０の第２主面側全域の表面に、ｎ＋型カソード層９１６との間でオーミック接合を形成するカソード電極層９６０を形成する電極層形成工程（図１１（ｃ）参照。）と、溝９２８に沿って半導体基体９１０を分離することにより半導体装置９００を作製する半導体基体分離工程（図１１（ｄ）参照。）とをこの順序で含む。
【００１０】
電極層形成工程においては、メサ領域９２２における半導体基体９１０の第１主面側表面の一部にアノード電極層９５０を形成する。また、半導体基体分離工程においては、第１主面側からダイシングすることによって半導体基体９１０を分離する。
【００１１】
従来の半導体装置の製造方法によれば、上記した半導体装置９００を作製することが可能となる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２０１０−２１２３１６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
ところで、近年、半導体装置の技術の分野において、高温逆バイアス耐量が高く、かつ、順バイアス時のサージ耐圧が高い半導体装置が求められている。
【００１４】
そこで、本発明は、高温逆バイアス耐量が高く、かつ、順バイアス時のサージ耐圧が高い半導体装置を提供することを目的とする。また、このような半導体装置を製造する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
［１］本発明の半導体装置は、第１導電型不純物を含有する第１半導体層、前記第１半導体層の第１主面側に形成され第１導電型不純物とは反対導電型の第２導電型不純物を含有する第２半導体層、及び、前記第１半導体層の第２主面側に形成され前記第１半導体層よりも高濃度の第１導電型不純物を含有する第３半導体層を有する半導体基体と、前記半導体基体の第１主面側において、第１メサ領域を囲む領域に、前記第１半導体層と前記第２半導体層との境界面を超える深さ位置に至る領域に形成された第１外周テーパ領域と、前記半導体基体の第２主面側において、前記第１メサ領域に対応する位置に形成された第２メサ領域を囲む領域に、前記第１半導体層と前記第３半導体層との境界面を超える深さ位置に至る領域に形成された第２外周テーパ領域と、前記第２メサ領域及び前記第２外周テーパ領域における前記半導体基体の表面に形成され、前記第１半導体層との間でショットキー接合を形成し、かつ、前記第３半導体層との間でオーミック接合を形成する電極層とを備えることを特徴とする。
【００１６】
［２］本発明の半導体装置においては、前記第２メサ領域における前記半導体基体の第１主面側の表面の面積は、前記第１メサ領域における前記半導体基体の第２主面側の表面の面積よりも大きいことが好ましい。
【００１７】
［３］本発明の半導体装置においては、前記第２外周テーパ領域の開口幅は、前記第１外周テーパ領域の開口幅の５０〜７０％の範囲内にあることが好ましい。
【００１８】
なお、本明細書中、「第１（第２）外周テーパ領域の開口幅」とは、平面的に見て、第１メサ領域（第２メサ領域）における半導体基体の第１主面側表面（第２主面側表面）の端部から半導体装置の外縁までの幅のことをいう。
【００１９】
［４］本発明の半導体装置においては、前記第１外周テーパ領域の最深部と前記第２外周テーパ領域の最深部との間の前記第１半導体層の厚さは、８０μｍ以下であることが好ましい。
【００２０】
［５］本発明の半導体装置においては、前記半導体装置は、樹脂封止されていることが好ましい。
【００２１】
［６］本発明の半導体装置の製造方法は、第１導電型不純物を含有する第１半導体層、前記第１半導体層の第１主面側に形成され第１導電型不純物とは反対導電型の第２導電型不純物を含有する第２半導体層、及び、前記第１半導体層の第２主面側に形成され前記第１半導体層よりも高濃度の第１導電型不純物を含有する第３半導体層を有する半導体基体を準備する半導体基体準備工程と、前記半導体基体の第１主面側において、第１メサ領域を囲む領域に、前記第１半導体層と前記第２半導体層との境界面を超える深さの第１溝を形成する第１溝形成工程、及び、前記半導体基体の第２主面側において、前記第１メサ領域に対応する位置に形成された第２メサ領域を囲む領域に、前記第１半導体層と前記第３半導体層との境界面を超える深さの第２溝を形成する第２溝形成工程を含む溝形成工程と、前記第２メサ領域及び前記第２溝における前記半導体基体の表面に、前記第１半導体層との間でショットキー接合を形成し、かつ、前記第３半導体層との間でオーミック接合を形成する電極層を形成する電極層形成工程と、前記第１溝及び前記第２溝に沿って前記半導体基体を分離することにより半導体装置を作製する半導体基体分離工程とをこの順序で含むことを特徴とする。
【００２２】
［７］本発明の半導体装置の製造方法においては、前記溝形成工程においては、前記第１溝形成工程と前記第２溝形成工程とを一括して実施することが好ましい。
【００２３】
［８］本発明の半導体装置の製造方法においては、前記半導体基体分離工程においては、切れ込みを入れることなくブレーキングすることによって前記半導体基体を分離することが好ましい。
【００２４】
［９］本発明の半導体装置の製造方法においては、前記半導体基体分離工程においては、第２主面側からダイシングすることによって前記半導体基体を分離することが好ましい。
【００２５】
［１０］本発明の半導体装置の製造方法においては、前記溝形成工程においては、前記第２溝の開口幅が前記第１溝の開口幅よりも狭くなるように前記第１溝及び前記第２溝を形成することが好ましい。
【００２６】
［１１］本発明の半導体装置の製造方法においては、前記第２溝形成工程においては、前記第２溝をエッチングにより形成することが好ましい。
【００２７】
［１２］本発明の半導体装置の製造方法においては、前記溝形成工程においては、前記第１溝の最深部と前記第２溝の最深部との間の前記第１半導体層の厚さが８０μｍ以下となるように、前記第１溝及び前記第２溝を形成することが好ましい。
【発明の効果】
【００２８】
本発明の半導体装置によれば、第２外周テーパ領域における半導体基体の表面に形成され、第１半導体層との間でショットキー接合を形成する電極層を備えるため、逆バイアス時において、第１半導体層と第１外周テーパ領域との境界付近（図６における破線Ａで囲まれた領域参照。）の電子が、従来の半導体装置９００（図６（ｂ）参照。）と比較して、半導体基体の第２主面側に移動しにくくなる（図６（ａ）参照。）。従って、当該境界付近で反転層の形成を抑えられるためリーク電流の増加を抑制でき、その結果、従来の半導体装置９００よりも高温逆バイアス耐量が高い半導体装置となる。
【００２９】
また、本発明の半導体装置によれば、第２外周テーパ領域における半導体基体の表面に形成され、第１半導体層との間でショットキー接合を形成する電極層を備えるため、電極層と第３半導体層との間で「オーミック接合を形成する領域」の面積が従来の半導体装置９００（図７（ｂ）参照。）よりも狭くなる（図７（ａ）参照。）。このため、第１メサ領域における第１主面側の端部から「オーミック接合を形成する領域」の端部（第２メサ領域における第３半導体層の端部）までを結んだ直線と半導体基体の表面と垂直な直線とのなす角θｉが従来の半導体装置９００よりも小さくなる（図７参照。）。よって、順バイアス時において、第１メサ領域における第１主面側の端部から「オーミック接合を形成する領域」の端部に流れる電流の電流経路が第１外周テーパ領域から従来の半導体装置９００よりも遠くなり（図７における破線Ｂで囲まれた領域参照。）、従来の半導体装置９００よりも順バイアス時のサージ耐圧が向上する。
【００３０】
さらにまた、本発明の半導体装置によれば、第２外周テーパ領域が、第１メサ領域に対応する位置に形成された第２メサ領域を囲む領域に形成されているため、第１外周テーパ領域の最深部と第２外周テーパ領域の最深部との間の第１半導体層の厚さ（残シリコン厚）が薄くなり、半導体装置を製造する過程において、半導体基体を分離しやすくなる。
【００３１】
本発明の半導体装置の製造方法によれば、第２溝における半導体基体の表面（第２溝の内面）に、第１半導体層との間でショットキー接合を形成する電極層を形成する電極層形成工程を含むため、製造された半導体装置においては、第１半導体層と第１外周テーパ領域との境界付近（図６（ａ）における破線Ａで囲まれた領域参照。）の電子が、逆バイアス時において、従来の半導体装置９００と比較して、半導体基体の第２主面側に移動しにくくなる。従って、当該境界付近で反転層の形成を抑えられるためリーク電流の増加を抑制でき、その結果、従来の半導体装置９００よりも高温逆バイアス耐量が高い半導体装置を製造することが可能となる。
【００３２】
また、本発明の半導体装置の製造方法によれば、第２溝における半導体基体の表面に、第１半導体層との間でショットキー接合を形成する電極層を形成する電極層形成工程を含むため、製造された半導体装置は、電極層と第３半導体層との間で「オーミック接合を形成する領域」の面積が従来の半導体装置９００（図７（ｂ）参照。）よりも狭くなる（図７（ａ）参照。）。このため、第１メサ領域における第１主面側の端部から「オーミック接合を形成する領域」の端部（第２メサ領域における第３半導体層の端部）までを結んだ直線と半導体基体の表面と垂直な直線とのなす角θｉが従来の半導体装置９００よりも小さくなる（図７参照。）。よって、製造された半導体装置においては、順バイアス時において、第１メサ領域における第１主面側の端部から「オーミック接合を形成する領域」の端部に流れる電流の電流経路が第１外周テーパ領域から従来の半導体装置９００よりも遠くなる（図７における破線Ｂで囲まれた領域参照。）。従って、半導体装置９００よりも順バイアス時のサージ耐圧が向上した半導体装置を製造することが可能となる。
【００３３】
さらにまた、本発明の半導体装置の製造方法によれば、第２溝形成工程においては、第１メサ領域に対応する位置に形成された第２メサ領域を囲む領域に第２溝を形成するため、第１溝の最深部と第２溝の最深部との間の第１半導体層の厚さ（残シリコン厚）が薄くなり、半導体基体分離工程において、半導体基体を分離しやすくなる。
【図面の簡単な説明】
【００３４】
【図１】実施形態１に係る半導体装置１００を説明するために示す図である。
【図２】実施形態１に係る半導体装置の製造方法を示すフローチャートである。
【図３】実施形態１に係る半導体装置の製造方法を示す図である。
【図４】実施形態１に係る半導体装置の製造方法を示す図である。
【図５】溝形成工程Ｓ２０を説明するために示す平面図である。
【図６】実施形態１に係る半導体装置１００の高温逆バイアス耐量について説明するために示す図である。
【図７】実施形態１に係る半導体装置１００における順バイアス時のサージ耐圧について説明するために示す図である。
【図８】実施形態２に係る半導体装置１０２を説明するために示す図である。
【図９】比較例に係る半導体装置８００を説明するために示す図である。
【図１０】従来の半導体装置９００を示す図である。
【図１１】従来の半導体装置の製造方法を説明するために示す図である。
【発明を実施するための形態】
【００３５】
以下、本発明の半導体装置及び半導体装置の製造方法について、図に示す実施形態に基づいて説明する。
【００３６】
［実施形態１］
１．実施形態１に係る半導体装置１００の構成
図１は、実施形態１に係る半導体装置１００を説明するために示す図である。
【００３７】
実施形態１に係る半導体装置１００は、図１に示すように、半導体基体１１０と、第１外周テーパ領域１２０と、第２外周テーパ領域１３０と、パッシベーション膜１４０と、アノード電極層１５０と、カソード電極層１６０とを備える。
【００３８】
半導体基体１１０は、ｎ型不純物を含有するｎ−型シリコン基板本体１１２（第１半導体層）、ｎ−型シリコン基板本体１１２の第１主面側に形成されｐ型不純物を含有するｐ＋型アノード層１１４（第２半導体層）、及び、ｎ−型シリコン基板本体１１２の第２主面側に形成されｎ−型シリコン基板本体１１２よりも高濃度のｎ型不純物を含有するｎ＋型カソード層１１６（第３半導体層）を有する。
【００３９】
半導体基体１１０の厚さは、例えば２４０μｍである。ｎ−型シリコン基板本体１１２の厚さは、例えば１４０μｍであり、ｐ＋型アノード層１１４の厚さは、例えば６０μｍであり、ｎ＋型カソード層１１６の厚さは、例えば４０μｍである。
【００４０】
ｎ−型シリコン基板本体１１２の不純物濃度は、例えば１×１０１４ｃｍ−３である。ｎ＋型カソード層１１６の表面不純物濃度は、例えば１×１０２０ｃｍ−３である。ｐ＋型アノード層１１４の表面不純物濃度は、例えば１×１０２０ｃｍ−３である。
【００４１】
なお、半導体基体１１０として、ｎ＋型シリコン基板（第３半導体層）、ｎ＋型シリコン基板よりも低濃度のｎ型不純物を含有するｎ−型エピタキシャル層（第１半導体層）及びｐ型不純物を含有するｐ＋型アノード層（第２半導体層）を有し、第１主面側から第２主面側に向かって、ｐ＋型アノード層、ｎ−型エピタキシャル層及びｎ＋型シリコン基板がこの順序で積層されている半導体基体を用いてもよい。
【００４２】
第１外周テーパ領域１２０は、半導体基体１１０の第１主面側において、第１メサ領域１２２を囲む領域に、ｎ−型シリコン基板本体１１２とｐ＋型アノード層１１４との境界面１２４を超える深さ位置に至る領域に形成されている。第１外周テーパ領域１２０は、エッチングにより形成されたものである。半導体基体１１０の第１主面側の表面を基準とした第１外周テーパ領域１２０の最深部の深さは、ｐ＋型アノード層１１４の厚さに対して１２０〜１５０％（例えば７２μｍ〜９０μｍ）の範囲内にあり、例えば８０μｍである。第１外周テーパ領域の開口幅は、例えば１５０μｍ〜２００μｍの範囲内にある。
【００４３】
なお、第１外周テーパ領域の開口幅を１５０μｍ〜２００μｍの範囲内としたのは、第１外周テーパ領域の開口幅が１５０μｍ未満の場合には、逆バイアス時において高温状態となった場合に、第１外周テーパ領域の最深部に空乏層が早く到達してしまうことに起因してリーク電流が流れやすくなってしまい、半導体装置を破壊してしまうおそれがあるからであり、第１外周テーパ領域の開口幅が２００μｍを超える場合には、第１メサ領域１２２における半導体基体１１０の第１主面側表面の面積が減ってしまうことから、デバイスとしての有効面積が減少してしまうからである。
【００４４】
第２外周テーパ領域１３０は、半導体基体１１０の第２主面側において、第１メサ領域１２２に対応する位置に形成された第２メサ領域１３２を囲む領域に、ｎ−型シリコン基板本体１１２とｎ＋型カソード層１１６との境界面１３４を超える深さ位置に至る領域に形成されている。第２外周テーパ領域１３０も、第１外周テーパ領域１２０と同様に、エッチングにより形成されたものである。第２外周テーパ領域１３０は、後述するように第１外周テーパ領域１２０と、同一の工程で形成されたものである。
【００４５】
半導体基体１１０の第２主面側の表面を基準とした第２外周テーパ領域１３０の最深部の深さ（以下、単に「第２外周テーパ領域１３０の最深部の深さ」という。）は、半導体基体１１０の第１主面側の表面を基準とした第１外周テーパ領域１２０の最深部の深さ（以下、単に「第１外周テーパ領域１２０の最深部の深さ」という。）と同一であり、例えば８０μｍである。
第２外周テーパ領域１３０の開口幅は、第１外周テーパ領域１２０の開口幅の５０〜７０％の範囲内にあり、例えば７５μｍ〜１４０μｍの範囲内にある。
【００４６】
なお、第２外周テーパ領域１３０の開口幅が、第１外周テーパ領域１２０の開口幅の５０％未満の場合には、開口幅が小さくなることに伴って半導体基体１１０の第２主面側の表面を基準とした第２外周テーパ領域１３０の最深部の深さが浅くなるため、後述するように残シリコン厚が厚くなり、ブレーキングで分割することが困難となるからである。また、第２外周テーパ領域１３０の開口幅が、第１外周テーパ領域１２０の開口幅の７０％を超える場合には、第２メサ領域が小さくなる（整流面積が小さくなる）ため、許容電流量が小さくなるおそれがあるからである。
【００４７】
第１外周テーパ領域１２０の最深部と第２外周テーパ領域１３０の最深部との間のｎ−型シリコン基板本体１１２の厚さ（以下、残シリコン厚ということもある。）は、８０μｍ以下であることが好ましい。本実施形態において、半導体基体１１０の厚さが例えば２４０μｍであり、第１外周テーパ領域１２０の最深部の深さ及び第２外周テーパ領域１３０の最深部の深さはどちらも例えば８０μｍであることから、残シリコン厚は、例えば８０μｍである。なお、半導体装置を製造する過程において、予期しないとき（後述する半導体基体分離工程以外の工程を実施しているとき）に半導体基体が分離することを防ぐという観点からは、残シリコン厚は４０μｍ〜８０μｍであることが好ましい。
【００４８】
第２メサ領域１３２における半導体基体１１０の第１主面側表面の面積は、第１メサ領域１２２における半導体基体１１０の第２主面側表面の面積よりも大きい。
【００４９】
パッシベーション膜１４０は、少なくとも第１外周テーパ領域１２０の内面及びその近傍の半導体基体１１０の表面に形成されている。パッシベーション膜１４０は、ｎ−型シリコン基板本体１１２とｐ＋型アノード層１１４との境界面（ｐｎ接合面）等を保護する。パッシベーション膜１４０としては、ガラスや樹脂等を用いることができる。
【００５０】
アノード電極層１５０は、第１メサ領域における半導体基体１１０の表面の一部に形成されている。アノード電極層１５０は、金属（例えばニッケル）からなる。アノード電極層１５０の厚さは、例えば１μｍである。
【００５１】
カソード電極層１６０は、第２メサ領域１３２及び第２外周テーパ領域１３０における半導体基体１１０の表面に形成されている。カソード電極層１６０は、金属（例えばニッケル）からなる。カソード電極層１６０の厚さは、例えば１μｍである。
【００５２】
カソード電極層１６０は、ｎ−型シリコン基板本体１１２との間でショットキー接合を形成する。また、カソード電極層１６０は、ｎ＋型カソード層１１６との間でオーミック接合を形成する。
【００５３】
２．実施形態１に係る半導体装置の製造方法
図２は、実施形態１に係る半導体装置の製造方法を示すフローチャートである。
図３は、実施形態１に係る半導体装置の製造方法を示す図である。図３（ａ）〜図３（ｄ）は各工程図である。
図４は、実施形態１に係る半導体装置の製造方法を示す図である。図４（ａ）〜図４（ｄ）は各工程図である。
図５は、溝形成工程Ｓ２０を説明するために示す平面図である。図５（ａ）は溝形成工程Ｓ２０実施後の半導体基体１１０を第１主面側から見た平面図であり、図５（ｂ）は溝形成工程Ｓ２０実施後の半導体基体１１０を第２主面側から見た平面図である。図５中、符号１００の四角で囲まれた領域は後述する半導体基体分離工程Ｓ６０実施後に半導体装置となる領域を示す。
【００５４】
実施形態１に係る半導体装置は、以下に示す製造方法（実施形態１に係る半導体装置の製造方法）により製造することができる。
【００５５】
実施形態１に係る半導体装置の製造方法は、図２に示すように、半導体基体準備工程Ｓ１０と、溝形成工程Ｓ２０と、パッシベーション膜形成工程Ｓ３０と、酸化膜除去工程Ｓ４０と、電極層形成工程Ｓ５０と、半導体基体分離工程Ｓ６０とをこの順序で含む。以下、工程に沿って実施形態１に係る半導体装置の製造方法を説明する。
【００５６】
（１）半導体基体準備工程Ｓ１０
まず、ｎ型不純物を含有するｎ−型シリコン基板本体１１２（第１半導体層）、ｎ−型シリコン基板本体１１２の第１主面側に形成されｐ型不純物を含有するｐ＋型アノード層１１４（第２半導体層）、及び、ｎ−型シリコン基板本体１１２の第２主面側に形成されｎ−型シリコン基板本体１１２よりも高濃度のｎ型不純物を含有するｎ＋型カソード層１１６（第３半導体層）を有する半導体基体１１０を準備する。
【００５７】
半導体基体１１０の厚さは、例えば２４０μｍである。ｎ−型シリコン基板本体１１２の厚さは、例えば１４０μｍであり、ｐ＋型アノード層１１４の厚さは、例えば６０μｍであり、ｎ＋型カソード層１１６の厚さは、例えば４０μｍである。
【００５８】
半導体基体１１０は、ｎ−型シリコン基板本体１１２の第１主面側からｐ型不純物の拡散によりｐ＋型アノード層１１４を形成するとともに、ｎ−型シリコン基板本体１１２の第２主面側からｎ型不純物の拡散によりｎ＋型カソード層１１６を形成することにより作製されたものである。
【００５９】
なお、半導体基体１１０として、ｎ＋型シリコン基板（第３半導体層）上にｎ−型エピタキシャル層（第１半導体層）を形成した後、当該ｎ−型エピタキシャル層の表面からｐ型不純物の拡散によりｐ＋型アノード層（第２半導体層）を形成することにより作製された半導体基体を用いてもよい。
【００６０】
（２）溝形成工程Ｓ２０
次に、溝形成工程Ｓ２０を実施する。溝形成工程Ｓ２０は、第１溝形成工程Ｓ２１と第２溝形成工程Ｓ２２とを含む。溝形成工程Ｓ２０においては、第１溝形成工程Ｓ２１と第２溝形成工程Ｓ２２とを一括して実施する。このため、半導体基体１１０の第１主面側の表面を基準とした後述する第１溝１２８の最深部の深さと、半導体基体１１０の第２主面側の表面を基準とした後述する第２溝１３８の最深部の深さとは、同じ深さになる。
【００６１】
第１溝形成工程Ｓ２１は、半導体基体１１０の第１主面側において、第１メサ領域１２２を囲む領域に、ｎ−型シリコン基板本体１１２とｐ＋型アノード層１１４との境界面１２４を少なくとも超える深さの第１溝１２８を形成する工程である。半導体基体１１０の第１主面側の表面を基準とした第１溝１２８の最深部の深さは、例えば８０μｍである。
【００６２】
また、第２溝形成工程Ｓ２２は、半導体基体１１０の第２主面側において、第１メサ領域１２２に対応する位置に形成された第２メサ領域１３２を囲む領域に、ｎ−型シリコン基板本体１１２とｎ＋型カソード層１１６との境界面１３４を少なくとも超える深さの第２溝１３８を形成する工程である。半導体基体１１０の第２主面側の表面を基準とした第２溝１３８の最深部の深さは、例えば８０μｍである。
【００６３】
具体的には、まず、熱酸化により、半導体基体１１０の第１主面側の表面（ｐ＋型アノード層１１４の表面）に酸化膜１２６を形成するとともに半導体基体１１０の第２主面側の表面（ｎ＋型カソード層１１６の表面）に酸化膜１３６を形成する。
【００６４】
次に、フォトエッチング法によって、酸化膜１２６，１３６の所定部位に所定の開口部を形成する（図３（ｂ）参照。）。第１主面側の開口部と第２主面側の開口部とはどちらも、それぞれ対応する位置（製造する半導体装置１００の外縁に沿った位置）に形成されている。
【００６５】
次に、開口された酸化膜１２６，１３６をマスクとして半導体基体１１０のエッチングを行い、半導体基体１１０の第１主面側において、第１メサ領域１２２を囲む領域に、ｎ−型シリコン基板本体１１２とｐ＋型アノード層１１４との境界面１２４（深さが、例えば６０μｍ）を超える深さの第１溝１２８を形成するとともに、半導体基体１１０の第２主面側において、第１メサ領域１２２に対応する位置に形成された第２メサ領域１３２を囲む領域に、ｎ−型シリコン基板本体１１２とｎ＋型カソード層１１６との境界面１３４（深さが、例えば４０μｍ）を超える深さの第２溝１３８を形成する（図３（ｃ）参照。）。
【００６６】
半導体基体１１０の第１主面側の表面を基準とした第１溝１２８の深さ（以下、単に「第１溝１２８の深さ」という。）は、ｐ＋型アノード層１１４の厚さに対して１２０〜１５０％（例えば７２μｍ〜９０μｍ）の範囲内にあり、例えば８０μｍである。半導体基体１１０の第２主面側の表面を基準とした第２溝１３８の深さ（以下、単に「第２溝１３８の深さ」という。）は、第１溝１２８の深さと同一であり、例えば８０μｍである。
【００６７】
溝形成工程Ｓ２０においては、第１溝１２８の最深部と第２溝１３８の最深部との間のｎ−型シリコン基板本体１１２の厚さ（残シリコン厚）が８０μｍ以下となるように、第１溝１２８及び第２溝１３８を形成する。本実施形態において、半導体基体１１０の厚さは、例えば２４０μｍであり、第１溝１２８の深さ及び第２溝１３８の深さはどちらも８０μｍであることから、残シリコン厚は、例えば８０μｍである。
【００６８】
溝形成工程Ｓ２０においては、第２溝１３８の開口幅が第１溝１２８の開口幅よりも狭くなるように第１溝１２８及び第２溝１３８を形成する。第１溝１２８の開口幅は、例えば３００μｍ〜４００μｍの範囲内にある。第２溝１３８の開口幅は、第１溝１２８の開口幅の５０％〜７０％の範囲内にある。具体的には、第２溝の開口幅は１５０μｍ〜２８０μｍの範囲内にある。
【００６９】
このとき、第１主面側においては、第１溝１２８に囲まれた領域に第１メサ領域１２２が形成され、第２主面側においては、第２溝１３８に囲まれた領域に第２メサ領域１３２が形成される。ここで、上記したように第２溝１３８の開口幅が第１溝１２８の開口幅よりも狭いため、第２メサ領域１３２（図５（ｂ）参照。）は、第１メサ領域１２２（図５（ａ）参照。）よりも一回り大きい。従って、製造された半導体装置１００においては、第２メサ領域１３２における半導体基体１１０の第２主面側表面の面積が、第１メサ領域１２２における半導体基体１１０の第１主面側表面の面積よりも大きくなる。
【００７０】
（３）パッシベーション膜形成工程Ｓ３０
次に、化学気相成長法や電気泳動法等により、第１溝１２８の内面及びその近傍の半導体基体１１０の表面にパッシベーション膜１４０（例えば、ガラス、樹脂等）を形成する（図３（ｄ）参照。）。
【００７１】
（４）酸化膜除去工程Ｓ４０
次に、パッシベーション膜１４０の表面を覆うように保護膜（図示せず。）を形成した後、当該保護膜をマスクとして酸化膜１２６，１３６のエッチングを行い、第１主面側の酸化膜１２６及び第２主面側の酸化膜１３６を除去する（図４（ａ）参照。）。
【００７２】
（５）電極層形成工程Ｓ５０
次に、保護膜（図示せず。）を除去した後、半導体基体１１０の第１主面及び第２主面にニッケルめっきを施す。このことにより、第１メサ領域１２２における半導体基体１１０の表面にアノード電極層１５０を形成するとともに、第２メサ領域１３２及び第２溝１３８における半導体基体１１０の表面にカソード電極層１６０を形成する（図４（ｂ）参照。）。カソード電極層１６０は、ｎ−型シリコン基板本体１１２との間でショットキー接合を形成し、かつ、ｎ＋型カソード層１１６との間でオーミック接合を形成する。ニッケルめっきに代えて蒸着、スパッタ等の気相法によりアノード電極層１５０及びカソード電極層１６０を形成してもよい。
【００７３】
（６）半導体基体分離工程Ｓ６０
次に、第１溝１２８及び第２溝１３８に沿って半導体基体１１０を分離する（図４（ｃ）参照。）ことにより半導体装置１００を作製する（図４（ｄ）参照。）。半導体基体分離工程Ｓ６０においては、切れ込みを入れることなくブレーキングすることによって半導体基体１１０を分離する。このことにより、第１溝１２８の最深部と第２溝１３８の最深部との間が割れるため、半導体基体１１０をチップ毎に分離して、半導体装置１００を作製することができる。
【００７４】
３．実施形態１に係る半導体装置１００及び半導体装置の製造方法の効果
図６は、実施形態１に係る半導体装置１００の高温逆バイアス耐量について説明するために示す図である。
図６（ａ）は半導体装置１００の高温逆バイアス耐量を説明するために示す図であり、図６（ｂ）は従来の半導体装置９００の高温逆バイアス耐量を説明するために示す図である。図６中、符号Ｗｄは空乏層を示す。
図７は、実施形態１に係る半導体装置１００における順バイアス時のサージ耐圧について説明するために示す図である。図７（ａ）は半導体装置１００の順バイアス時のサージ耐圧を説明するために示す図であり、図７（ｂ）は従来の半導体装置９００の順バイアス時のサージ耐圧を説明するために示す図である。図７中、符号ｉは、順バイアス時の電流経路の一部を示す。
【００７５】
ところで、従来の半導体装置９００においては、半導体基体９１０の第２主面側全域に形成され、ｎ＋型カソード層９１６との間でオーミック接合を形成するカソード電極層９６０を備える（図６（ｂ）及び図１０参照。）ため、逆バイアス時において、ｎ−型シリコン基板本体９１２と外周テーパ領域９２０との境界付近（図６（ｂ）における破線Ａで囲まれた領域参照。）の直下からバイアスが印加され、当該境界付近の電子が、当該境界付近の直下に向かって移動する（図６（ｂ）参照。）。
【００７６】
これに対して、実施形態１に係る半導体装置１００によれば、第２外周テーパ領域１３０における半導体基体１１０の表面に形成され、ｎ−型シリコン基板本体１１２との間でショットキー接合を形成するカソード電極層１６０を備えるため、逆バイアス時において、ｎ−型シリコン基板本体１１２と第１外周テーパ領域１２０との境界付近（図６（ａ）における破線Ａで囲まれた領域参照。）の電子が、従来の半導体装置９００と比較して、半導体基体１１０の第２主面側に移動しにくくなる（図６（ａ）参照。）。従って、当該境界付近で反転層の形成を抑えられるためリーク電流の増加を抑制でき、その結果、従来の半導体装置９００よりも高温逆バイアス耐量が高い半導体装置となる。
【００７７】
また、実施形態１に係る半導体装置１００によれば、第２外周テーパ領域１３０における半導体基体１１０の表面に形成され、ｎ−型シリコン基板本体１１２との間でショットキー接合を形成するカソード電極層１６０を備えるため、カソード電極層１６０とｎ＋型カソード層１１６との間で「オーミック接合を形成する領域」の面積が従来の半導体装置９００（図７（ｂ）参照。）よりも狭くなる（図７（ａ）参照。）。このため、第１メサ領域１２２における第１主面側の端部から「オーミック接合を形成する領域」の端部（第２メサ領域１３２におけるｎ＋型カソード層１１６の端部）までを結んだ直線と半導体基体１１０の表面と垂直な直線とのなす角θｉが、従来の半導体装置９００よりも小さくなる（図７参照。）。よって、順バイアス時において、第１メサ領域１２２における第１主面側の端部から「オーミック接合を形成する領域」の端部に流れる電流の電流経路が第１外周テーパ領域１２０から従来の半導体装置９００よりも遠くなり（図７における破線Ｂで囲まれた領域参照。）、従来の半導体装置９００よりも順バイアス時のサージ耐圧が向上する。
【００７８】
また、実施形態１に係る半導体装置１００によれば、第２外周テーパ領域１３０が、第１メサ領域１２２に対応する位置に形成された第２メサ領域１３２を囲む領域に形成されているため、第１外周テーパ領域１２０の最深部と第２外周テーパ領域１３０の最深部との間のｎ−型シリコン基板本体１１２の厚さ（残シリコン厚）が薄くなり、半導体装置１００を製造する過程において、半導体基体１１０を分離しやすくなる。
【００７９】
また、実施形態１に係る半導体装置１００によれば、第２メサ領域１３２における半導体基体１１０の第２主面側表面の面積は、第１メサ領域１２２における半導体基体１１０の第１主面側表面の面積よりも大きいため、第２メサ領域１３２の面積が小さすぎることに起因して許容電流量が小さくなることがない。
【００８０】
また、実施形態１に係る半導体装置１００によれば、第２外周テーパ領域１３０の開口幅は、第１外周テーパ領域１２０の開口幅の５０〜７０％の範囲内にあるため、半導体装置を製造する過程においてブレーキングで分割することが困難となることを防ぎ、かつ、許容電流量が小さくなることを防ぐことが可能となる。
【００８１】
なお、第２外周テーパ領域１３０の開口幅が、第１外周テーパ領域１２０の開口幅の５０％未満の場合には、開口幅が小さくなることに伴って半導体基体１１０の第２主面側の表面を基準とした第２外周テーパ領域１３０の最深部の深さが浅くなるため、残シリコン厚が厚くなり、ブレーキングで分割することが困難となるおそれがある。また、第１外周テーパ領域１２０の開口幅の７０％を超える場合には、第２メサ領域が小さくなる（整流面積が小さくなる）ため、許容電流量が小さくなるおそれがある。
【００８２】
また、実施形態１に係る半導体装置１００によれば、第１外周テーパ領域１２０の最深部と第２外周テーパ領域１３０の最深部との間のｎ−型シリコン基板本体１１２の厚さ（残シリコン厚）が、８０μｍ以下であるため、第１溝１２８及び第２溝１３８に沿って半導体基体１１０を分離することにより半導体装置１００を作製する際、半導体基体１１０を分離しやすくなる。
【００８３】
実施形態１に係る半導体装置の製造方法によれば、第２溝１３８における半導体基体１１０の表面に、ｎ−型シリコン基板本体１１２との間でショットキー接合を形成するカソード電極層１６０を形成する電極層形成工程Ｓ５０を含むため、製造された半導体装置１００においては、ｎ−型シリコン基板本体１１２と第１外周テーパ領域１２０との境界付近（図６（ａ）における破線Ａで囲まれた領域参照。）の電子が、逆バイアス時において、従来の半導体装置９００と比較して、半導体基体１１０の第２主面側に移動しにくくなる。従って、当該境界付近で反転層の形成を抑えられるためリーク電流の増加を抑制でき、その結果、従来の半導体装置９００よりも高温逆バイアス耐量が高い半導体装置を製造することが可能となる。
【００８４】
また、実施形態１に係る半導体装置の製造方法によれば、第２溝１３８における半導体基体１１０の表面に、ｎ−型シリコン基板本体１１２との間でショットキー接合を形成するカソード電極層１６０を形成する電極層形成工程Ｓ５０を含むため、製造された半導体装置１００は、従来の半導体装置９００（図７（ｂ）参照。）よりもカソード電極層１６０とｎ＋型カソード層１１６との間で「オーミック接合を形成する領域」の面積が狭くなる（図７（ａ）参照。）。このため、第１メサ領域１２２における第１主面側の端部から「オーミック接合を形成する領域」の端部（第２メサ領域１３２におけるｎ＋型カソード層１１６の端部）までを結んだ直線と半導体基体１１０の表面と垂直な直線とのなす角θｉが、従来の半導体装置９００と比較して小さくなる。よって、製造された半導体装置１００においては、順バイアス時において、第１メサ領域１２２における第１主面側の端部から「オーミック接合を形成する領域」の端部に流れる電流の電流経路が、従来の半導体装置９００よりも第１外周テーパ領域１２０から遠くなる（図７における破線Ｂで囲まれた領域参照。）。従って、従来の半導体装置９００よりも順バイアス時のサージ耐圧が向上した半導体装置を製造することが可能となる。
【００８５】
また、実施形態１に係る半導体装置の製造方法によれば、第２溝形成工程Ｓ２２においては、第１メサ領域１２２に対応する位置に形成された第２メサ領域１３２を囲む領域に第２溝１３８を形成するため、第１溝１２８の最深部と第２溝１３８の最深部との間の半導体基体１１０の厚さ（残シリコン厚）が薄くなり、半導体基体分離工程Ｓ６０において、半導体基体１１０を分離しやすくなる。
【００８６】
また、実施形態１に係る半導体装置の製造方法によれば、溝形成工程Ｓ２０において、第１溝形成工程Ｓ２１と第２溝形成工程Ｓ２２とを一括して実施するため、別々に実施した場合と比較して、高い生産性で半導体装置１００を製造することが可能となる。
【００８７】
また、実施形態１に係る半導体装置の製造方法によれば、半導体基体分離工程Ｓ６０においては、ブレーキングすることによって半導体基体１１０を分離するため、多量の半導体装置１００をより一層高い生産性で半導体装置１００を製造することが可能となる。
【００８８】
また、実施形態１に係る半導体装置の製造方法によれば、半導体基体分離工程Ｓ６０においては、切れ込みを入れることなくブレーキングすることによって半導体基体１１０を分離するため、半導体基体１１０にレーザー照射等によって切れ込みを入れる工程を省くことができ、さらに高い生産性で半導体装置１００を製造することが可能となる。
【００８９】
また、実施形態１に係る半導体装置の製造方法によれば、溝形成工程Ｓ２０においては、第２溝１３８の開口幅が第１溝１２８の開口幅よりも狭くなるように第１溝１２８及び第２溝１３８を形成するため、第２メサ領域１３２における半導体基体１１０の第２主面側表面の面積を、第１メサ領域１２２における半導体基体１１０の第１主面側表面の面積よりも大きくすることが可能となる。その結果、製造される半導体装置１００においては、第２メサ領域１３２の面積が小さすぎることに起因して許容電流量が小さくなることがない。
【００９０】
また、実施形態１に係る半導体装置の製造方法によれば、第２溝形成工程Ｓ２２においては、第２溝１３８をエッチングにより形成するため、第２溝１３８をダイシングによって形成した場合や第２溝１３８をレーザー光を照射することによって形成した場合と比較して、容易に第２溝１３８を形成することが可能となる。
【００９１】
さらにまた、実施形態１に係る半導体装置の製造方法によれば、溝形成工程Ｓ２０においては、第１溝１２８の最深部と第２溝１３８の最深部との間のｎ−型シリコン基板本体１１２の厚さ（残シリコン厚）が８０μｍ以下となるように、第１溝１２８及び第２溝１３８を形成するため、半導体基体分離工程Ｓ６０において、半導体基体１１０を分離しやすくなる。
【００９２】
［実施形態２］
図８は、実施形態２に係る半導体装置１０２を説明するために示す図である。
【００９３】
実施形態２に係る半導体装置１０２は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、半導体装置が樹脂封止されている点で実施形態１に係る半導体装置１００の場合とは異なる。すなわち、実施形態２に係る半導体装置１０２は、図８に示すように、樹脂１８０によって樹脂封止されている。
【００９４】
実施形態２に係る半導体装置１０２は、鋼材からなるダイパッド部１７０をさらに備える。カソード電極層１６０は、はんだ１７２を介してダイパッド部１７０と電気的に接続されている。また、図示は省略するが、アノード電極層１５０は、外部の端子と電気的に接続されている。はんだ１７２は、第２外周テーパ領域１３０とダイパッド部１７０との間の空間にも入り込んだ状態となっている。
【００９５】
このように、実施形態２に係る半導体装置１０２は、半導体装置が樹脂封止されている点で実施形態１に係る半導体装置１００の場合とは異なるが、実施形態１に係る半導体装置１００の場合と同様に、第２外周テーパ領域１３０における半導体基体１１０の表面に形成され、ｎ−型シリコン基板本体１１２との間でショットキー接合を形成するカソード電極層１６０を備えるため、逆バイアス時において、ｎ−型シリコン基板本体１１２と第１外周テーパ領域１２０との境界付近（図６（ａ）における破線Ａで囲まれた領域参照。）の電子が、従来の半導体装置９００と比較して、半導体基体１１０の第２主面側に移動しにくくなる。従って、当該境界付近で反転層の形成を抑えられるためリーク電流の増加を抑制でき、その結果、高温逆バイアス耐量が高い半導体装置となる。
【００９６】
また、実施形態２に係る半導体装置１０２によれば、半導体装置１０２が、樹脂封止されているため、外部からの衝撃に強い半導体装置となる。
【００９７】
図９は、比較例に係る半導体装置８００を説明するために示す図である。
比較例に係る半導体装置８００は、基本的には従来の半導体装置９００と同様の構成を有するが、ダイパッド部を備え、かつ、半導体基体がはんだを介してダイパッド部と電気的に接続され、かつ、半導体装置が樹脂封止されている点が従来の半導体装置９００とは異なる。すなわち、比較例に係る半導体装置８００は、図９に示すように、鋼材からなるダイパッド部８７０を備え、半導体基体８１０の第２主面側において、半導体基体８１０がはんだ８７２を介してダイパッド部８７０と電気的に接続され、かつ、半導体装置８００が樹脂８８０によって樹脂封止されている。
【００９８】
比較例に係る半導体装置８００においては、第２外周テーパ領域が形成されていないため、実施形態２に係る半導体装置１０２の場合と比較して、残シリコン厚が厚くなる。このため、半導体装置８００を製造する過程において、レーザー光を照射することによって半導体基体１１０に切れ込みをいれて残シリコン厚を薄くしている。ここで、第２主面側にはレーザー光を照射するための目印がないため、第２主面側からレーザー光を照射する場合には、第２主面側に、各半導体装置に対応する境界線に沿って予め（目印用の）酸化膜８７４を形成している。
【００９９】
しかしながら、比較例に係る半導体装置８００においては、酸化膜８７４がはんだ８７２に濡れないため、酸化膜８７４とはんだ８７２との間（図９の破線Ｃの領域参照。）に空隙が形成される。よって、樹脂封止の際に当該空隙に樹指８５０が入り込んでしまうことにより、入り込んだ樹指８５０が温度サイクル試験等で膨張して、はんだクラックが発生するおそれがある。
【０１００】
これに対して、実施形態２に係る半導体装置１０２によれば、第２外周テーパ領域１３０が、第１メサ領域１２２に対応する位置に形成された第２メサ領域１３２を囲む領域に形成され、第１外周テーパ領域１２０の最深部と第２外周テーパ領域１３０の最深部との間のｎ−型シリコン基板本体１１２の厚さ（残シリコン厚）が薄くなるため、半導体装置を製造する過程において、第２主面側からレーザー光を照射することによって残シリコン厚を薄くする必要がない。従って、当該レーザー光を照射するために第２主面側に目印のための酸化膜を形成する必要がなく、その結果、樹脂封止の際に、「はんだと酸化膜との間に樹指が入り込むことに起因してはんだクラックが発生すること」を防ぐことが可能となる。
【０１０１】
また、実施形態２に係る半導体装置１０２によれば、第２外周テーパ領域１３０が形成されているため、第２外周テーパ領域１３０とダイパッド部１７０との間の空間にもはんだ１７２が入り込んだ状態となる。このため、従来の半導体装置９００と比較して、ダイパッド部１７０に対するはんだフィレットのすそ野部分の角度が大きくなり、はんだフィレットの形状が良好なものとなりやすい。
【０１０２】
なお、実施形態２に係る半導体装置１０２は、半導体装置が樹脂封止されている点以外の点においては実施形態１に係る半導体装置１００と同様の構成を有するため、実施形態１に係る半導体装置１００が有する効果のうち該当する効果を有する。
【０１０３】
以上、本発明を上記の各実施形態に基づいて説明したが、本発明は上記の各実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。
【０１０４】
（１）上記各実施形態において記載した構成要素の数、材質、形状、位置、大きさ等は例示であり、本発明の効果を損なわない範囲において変更することが可能である。
【０１０５】
（２）上記各実施形態においては、半導体基体分離工程Ｓ６０においては、切れ込みを入れることなくブレーキングすることによって半導体基体１１０を分離したが、本発明はこれに限定されるものではない。例えば、半導体基体分離工程Ｓ６０においては、第２主面側からダイシングすることによって半導体基体１１０を分離してもよい。
【０１０６】
（３）上記各実施形態においては、溝形成工程Ｓ２０において、第１溝形成工程Ｓ２１と第２溝形成工程Ｓ２２とを一括して実施したが、本発明はこれに限定されるものではない。例えば、溝形成工程Ｓ２０において、第１溝形成工程Ｓ２１と第２溝形成工程Ｓ２２とを別々に実施してもよい。
【０１０７】
（４）上記各実施形態においては、半導体基体１１０の第２主面側の表面を基準とした第２外周テーパ領域１３０の最深部の深さが、半導体基体１１０の第１主面側の表面を基準とした第１外周テーパ領域１２０の最深部の深さと同一であるが、本発明はこれに限定されるものではない。例えば、当該第２外周テーパ領域１３０の最深部の深さが、当該第１外周テーパ領域１２０の最深部の深さよりも深くてもよいし、浅くてもよい。
【０１０８】
（５）上記各実施形態においては、厚さが２４０μｍの半導体基体を用いたが、本発明はこれに限定されるものではない。例えば、厚さが２４０μｍよりも厚い半導体基体を用いてもよいし、厚さが２４０μｍよりも薄い半導体基体を用いてもよい。なお、厚さが２４０μｍよりも厚い半導体基体を用いた場合において、残シリコン厚を８０μｍ以下にするためには、半導体基体１１０の第２主面側の表面を基準とした第２外周テーパ領域１３０の最深部の深さを調整することによって残シリコン厚を８０μｍ以下にすることが好ましい。
【符号の説明】
【０１０９】
１００，１０２，８００，９００…半導体装置、１１０，８１０，９１０…半導体基体、１１２，８１２，９１２…ｎ−型シリコン基板本体（第１半導体層）、１１４，８１４，９１４…ｐ＋型アノード層（第２半導体層）、１１６，８１６，９１６…ｎ＋型カソード層（第３半導体層）、１２０…第１外周テーパ領域、１２２…第１メサ領域、１２４…（ｐ＋型アノード層とｎ−型シリコン基板本体との）境界面、１２６，９２６…（第１主面側の）酸化膜、１２８…第１溝、１３０…第２外周テーパ領域、１３２…第２メサ領域、１３４…（ｎ−型シリコン基板本体とｎ＋型カソード層との）境界面、１３６…（第２主面側の）酸化膜、１３８…第２溝、１４０，８４０，９４０…パッシベーション膜、１５０，８５０，９５０…アノード電極層、１６０，８６０，９６０…カソード電極層、１７０，８７０…ダイパッド部、１７２，８７２…はんだ、８７４…（目印用の）酸化膜、１８０，８８０…樹脂、９２０…外周テーパ領域、９２２…メサ領域、９２８…溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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