(57)【要約】【課題】裏面側のＰ型コレクタ領域に接して、Ｎ−型ドリフト領域よりも高濃度のＮ型バッファ領域を有するＩＧＢＴ等において、Ｎ型バッファ領域近傍のＮ−型ドリフト領域に、Ｐ型コレクタ領域やＮ型バッファ領域の導入のためのイオン注入等による欠陥を残留させることにより、スイッチングスピードを改善するデバイス構成手法が知られている。このような構造は、オフ時に空乏層が結晶欠陥に接触することで、リーク電流が増加するという副作用をもたらすおそれがある。【解決手段】本願発明は、裏面側のＰ型コレクタ領域に接して設けられＮ−型ドリフト領域よりも高濃度のＮ型バッファ領域、および、このＮ型バッファ領域と前記Ｎ−型ドリフト領域の境界付近に設けられた欠陥残留領域を有するＩＧＢＴにおいて、この欠陥残留領域よりも表面側の前記Ｎ−型ドリフト領域には、これよりも高濃度のＮ型フィールドストップ領域が設けられている。【選択図】図８
2015213193.tif 000002
【特許請求の範囲】
【請求項１】
以下を含むＩＧＢＴ：
（ａ）第１の主面、第２の主面を有する半導体基板；
（ｂ）前記半導体基板の主要部を占有する第１導電型のドリフト領域；
（ｃ）前記ドリフト領域の前記第１の主面側表面領域に設けられた前記第１導電型と反対導電型の第２導電型のチャネル領域；
（ｄ）前記チャネル領域の前記第１の主面側表面領域に設けられた前記第１導電型のエミッタ領域；
（ｅ）前記ドリフト領域の前記第２の主面側表面領域に設けられた前記第２導電型のコレクタ領域；
（ｆ）前記コレクタ領域に接するように、その内側の前記ドリフト領域に設けられ、これよりも濃度が高い前記第１導電型のバッファ領域；
（ｇ）前記バッファ領域に沿って、その境界近傍から前記ドリフト領域の近接する部分に設けられた結晶欠陥領域；
（ｈ）前記結晶欠陥領域に沿って、これよりも前記第１の主面側の前記ドリフト領域内に設けられ、これよりも濃度が高い前記第１導電型のフィールドストップ領域；
（ｉ）前記半導体基板の前記第２の主面上に設けられたメタルコレクタ電極；
（ｊ）前記コレクタ領域の前記メタルコレクタ電極側に設けられ、前記コレクタ領域と同一導電型を有し、不純物濃度がより高い高濃度コレクタコンタクト領域、
ここで、前記コレクタ領域のキャリア濃度は、前記フィールドストップ領域のキャリア濃度よりも高くされており、
前記高濃度コレクタコンタクト領域は、アルミニウムがドープされた領域であり、
前記メタルコレクタ電極の内、前記高濃度コレクタコンタクト領域に接する部分は、アルミニウムを主要な成分とするメタル膜であり、
前記半導体基板は、ＦＺ法による単結晶シリコン基板である。
【請求項２】
請求項１に記載のＩＧＢＴにおいて、前記コレクタ領域と前記フィールドストップ領域間のキャリア濃度比は、１．１から４である。
【請求項３】
請求項１に記載のＩＧＢＴにおいて、前記フィールドストップ領域は、水素イオン又はヘリウムイオン注入によって形成されたものである。
【請求項４】
請求項１に記載のＩＧＢＴにおいて、前記ＩＧＢＴは、トレンチゲート型である。
【請求項５】
請求項４に記載のＩＧＢＴにおいて、前記ＩＧＢＴは、ＩＥ型トレンチゲートＩＧＢＴである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）、ダイオード等のパワー系半導体装置（または半導体集積回路装置）のデバイス構造および製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開２００４−１９３２１２号公報（特許文献１）には、パンチスルー型ＩＧＢＴ等において、ターンオフ時の電圧電流波形の振動を抑制するために、ｎ−型ドリフト領域の途中にｎ＋型領域を設ける技術が開示されている。
【０００３】
日本特開２００１−７７３５７号公報（特許文献２）には、パンチスルー型ＩＧＢＴ等において、低テール電流特性等を実現するために、ｐ＋型コレクタ領域とｎ＋型フィールドストップ領域間に、ｎ−型中間領域およびその一部をなす低ライフタイム領域を設ける技術が開示されている。
【０００４】
日本特開２００８−８５０５０号公報（特許文献３）または、これに対応する米国特許第７７７６６６０号公報（特許文献４）には、フィールドストップ領域を有し、ＦＺ（Ｆｌｏａｔｉｎｇ  Ｚｏｎｅ）法によるシリコン単結晶ウエハを用いたＩＧＢＴ等において、裏面からのコレクタ形成用イオン注入等の後のアニールに於いて、イオン注入に起因する結晶欠陥を残してライフタイムキラーとして利用する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−１９３２１２号公報
【特許文献２】特開２００１−７７３５７号公報
【特許文献３】特開２００８−８５０５０号公報
【特許文献４】米国特許第７７７６６６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
裏面側のＰ型コレクタ領域に接して、Ｎ−型ドリフト領域（またはＮ−型ベース領域）よりも高濃度のＮ型バッファ（Ｂｕｆｆｅｒ）領域を有するＩＧＢＴ等において、Ｎ型バッファ領域近傍のＮ−型ドリフト領域に、Ｐ型コレクタ領域やＮ型バッファ領域の導入のためのイオン注入等による欠陥を残留させることにより、スイッチングスピードを改善するデバイス構成手法が知られている。このような「イオン注入欠陥残留型ＩＧＢＴ」は、残留結晶欠陥が再結合中心として作用することで、オフ時のスイッチングスピードを改善する一方で、オフ時に空乏層が結晶欠陥に接触することで、リーク電流が増加するという副作用をもたらすおそれがある。これらの点は、ＩＧＢＴ等に逆並列接続されるフライバックダイオード（Ｆｌｙ−ｂａｃｋ  Ｄｉｏｄｅ）についても当てはまる。
【０００７】
本願発明は、これらの課題を解決するためになされたものである。
【０００８】
本発明の目的は、信頼性の高いＩＧＢＴ又は、これと対となって使用されるダイオードを提供することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
すなわち、本願の一つの発明は、裏面側のＰ型コレクタ領域に接して設けられＮ−型ドリフト領域よりも高濃度のＮ型バッファ領域、および、このＮ型バッファ領域と前記Ｎ−型ドリフト領域の境界近傍から前記Ｎ−型ドリフト領域の近接する部分に設けられた欠陥残留領域（結晶欠陥領域）を有するＩＧＢＴにおいて、この欠陥残留領域よりも表面側の前記Ｎ−型ドリフト領域には、これよりも高濃度のＮ型フィールドストップ領域が設けられている。
【発明の効果】
【００１２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１３】
すなわち、裏面側のＰ型コレクタ領域に接して設けられＮ−型ドリフト領域よりも高濃度のＮ型バッファ領域、および、このＮ型バッファ領域と前記Ｎ−型ドリフト領域の境界近傍から前記Ｎ−型ドリフト領域の近接する部分に設けられた欠陥残留領域を有するＩＧＢＴにおいて、この欠陥残留領域よりも表面側の前記Ｎ−型ドリフト領域には、これよりも高濃度のＮ型フィールドストップ領域が設けられているので、オフ状態で空乏層が前記欠陥残留領域に到達することがない。
【図面の簡単な説明】
【００１４】
【図１】本願の各実施形態の半導体装置（ＩＧＢＴおよびダイオード）の使用形態を示すＩＧＢＴおよびダイオードペアの相互接続図である。
【図２】図１に示すＩＧＢＴおよびダイオードペアを三相モータの駆動に適用したモータ駆動回路の回路図である。
【図３】本願の主要な実施の形態のアウトラインを説明するためのＩＥ型トレンチゲートＩＧＢＴデバイスチップのセル領域およびその周辺の上面模式レイアウト図である。
【図４】図３のセル領域端部切り出し領域Ｒ１のＡ−Ａ’断面に対応するデバイス模式断面図である。
【図５】本願の一実施の形態（１次元アクティブセル間引き構造：図６から図８に対応）に関する図３の線状単位セル領域およびその周辺Ｒ５の拡大上面図である。
【図６】本願の前記一実施の形態（他の実施形態にも共通する）のＩＥ型トレンチゲートＩＧＢＴデバイスチップの全体上面図（図３にほぼ対応するが、より具体的な形状に近い）である。
【図７】図６のセル領域内部切り出し領域Ｒ３の拡大上面図である。
【図８】図７のＤ−Ｄ’断面に対応するデバイス断面図である。
【図９】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（ホールバリア領域導入工程）におけるデバイス断面図である。
【図１０】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（Ｐ型フローティング領域導入工程）におけるデバイス断面図である。
【図１１】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（トレンチ加工用ハードマスク成膜工程）におけるデバイス断面図である。
【図１２】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（トレンチハードマスク加工工程）におけるデバイス断面図である。
【図１３】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（トレンチハードマスク加工用レジスト除去工程）におけるデバイス断面図である。
【図１４】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（トレンチ加工工程）におけるデバイス断面図である。
【図１５】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（トレンチ加工用ハードマスク除去工程）におけるデバイス断面図である。
【図１６】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（引き伸ばし拡散およびゲート酸化工程）におけるデバイス断面図である。
【図１７】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（ゲートポリシリコン成膜工程）におけるデバイス断面図である。
【図１８】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（ゲートポリシリコンエッチバック工程）におけるデバイス断面図である。
【図１９】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（ゲート酸化膜エッチバック工程）におけるデバイス断面図である。
【図２０】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（Ｐ型ボディ領域およびＮ＋型エミッタ領域導入工程）におけるデバイス断面図である。
【図２１】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（層間絶縁膜成膜工程）におけるデバイス断面図である。
【図２２】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（コンタクトホール形成工程）におけるデバイス断面図である。
【図２３】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（基板エッチング工程）におけるデバイス断面図である。
【図２４】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（Ｐ＋型ボディコンタクト領域およびＰ＋型ラッチアップ防止領域導入工程）におけるデバイス断面図である。
【図２５】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（表面メタル成膜工程）におけるデバイス断面図である。
【図２６】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（Ｎ型フィールドストップ領域導入工程）におけるデバイス断面図である。
【図２７】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（バックグラインド工程）におけるデバイス断面図である。
【図２８】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（Ｎ型バッファ領域導入工程）におけるデバイス断面図である。
【図２９】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（Ｐ＋型コレクタ領域導入工程）におけるデバイス断面図である。
【図３０】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（メタルコレクタ電極形成工程）におけるデバイス断面図である。
【図３１】本願の前記一実施の形態のＩＧＢＴのセル構造の変形例（フルアクティブ型セル領域）に関する図６のセル領域内部切り出し領域Ｒ３の拡大上面図である。
【図３２】図３１のＤ−Ｄ’断面に対応するデバイス断面図である。
【図３３】本願の前記一実施の形態のＩＧＢＴの裏面詳細構造の変形例（アルミニウムドープコンタクト）のデバイス構造およびその製法を説明するためのデバイス裏面の局所詳細断面図である。
【図３４】本願の前記一実施の形態のＩＧＢＴに関する表面デバイス形成プロセスの変形例（エピタキシャルプロセス）を説明するための図８に対応する製造工程中（Ｎ型フィールドストップ領域導入工程）におけるデバイス断面図である。
【図３５】本願の前記一実施の形態のＩＧＢＴに関する表面デバイス形成プロセスの変形例（エピタキシャルプロセス）を説明するための図８に対応する製造工程中（Ｎ−型シリコンエピタキシャル領域形成工程）におけるデバイス断面図である。
【図３６】本願の一実施の形態のパワー系ダイオードの基本例（結晶欠陥領域および中間フィールドストップ領域を有するＰＩＮダイオード）に関する図６に対応するダイオードチップの全体上面図である。
【図３７】図３６のＦ−Ｆ’断面に対応する主要デバイス領域のデバイス断面図である。
【図３８】本願の前記一実施の形態のパワー系ダイオードの基本例に関する製造プロセスを説明するための図３７に対応する製造工程中（Ｐ型アノード領域導入工程）におけるデバイス断面図である。
【図３９】本願の前記一実施の形態のパワー系ダイオードの基本例に関する製造プロセスを説明するための図３７に対応する製造工程中（メタルアノード電極形成工程）におけるデバイス断面図である。
【図４０】本願の前記一実施の形態のパワー系ダイオードの基本例に関する製造プロセスを説明するための図３７に対応する製造工程中（Ｎ型フィールドストップ領域導入工程）におけるデバイス断面図である。
【図４１】本願の前記一実施の形態のパワー系ダイオードの基本例に関する製造プロセスを説明するための図３７に対応する製造工程中（バックグラインド工程）におけるデバイス断面図である。
【図４２】本願の前記一実施の形態のパワー系ダイオードの基本例に関する製造プロセスを説明するための図３７に対応する製造工程中（Ｎ型カソード領域導入工程）におけるデバイス断面図である。
【図４３】本願の前記一実施の形態のパワー系ダイオードの基本例に関する製造プロセスを説明するための図３７に対応する製造工程中（メタルカソード電極形成工程）におけるデバイス断面図である。
【図４４】本願の前記一実施の形態のパワー系ダイオードの変形例１（結晶欠陥領域および中間フィールドストップ領域を有するＭＰＳダイオード）に関する図３６のＦ−Ｆ’断面に対応する単位セル部のデバイス断面図である。
【図４５】本願の前記一実施の形態のパワー系ダイオードの変形例１（結晶欠陥領域および中間フィールドストップ領域を有するＳＳＤ）に関する図３６のＦ−Ｆ’断面に対応する単位セル部のデバイス断面図である。
【発明を実施するための形態】
【００１５】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１６】
１．以下を含むＩＧＢＴ：
（ａ）第１の主面、第２の主面を有する半導体基板；
（ｂ）前記半導体基板の主要部を占有する第１導電型のドリフト領域；
（ｃ）前記ドリフト領域の前記第１の主面側表面領域に設けられた前記第１導電型と反対導電型の第２導電型のチャネル領域；
（ｄ）前記チャネル領域の前記第１の主面側表面領域に設けられた前記第１導電型のエミッタ領域；
（ｅ）前記ドリフト領域の前記第２の主面側表面領域に設けられた前記第２導電型のコレクタ領域；
（ｆ）前記コレクタ領域に接するように、その内側の前記ドリフト領域に設けられ、これよりも濃度が高い前記第１導電型のバッファ領域；
（ｇ）前記バッファ領域に沿って、その境界近傍から前記ドリフト領域の近接する部分に設けられた結晶欠陥領域；
（ｈ）前記結晶欠陥領域に沿って、これよりも前記第１の主面側の前記ドリフト領域内に設けられ、これよりも濃度が高い前記第１導電型のフィールドストップ領域。
【００１７】
２．前記１項のＩＧＢＴにおいて、前記半導体基板は、単結晶シリコン基板である。
【００１８】
３．前記２項のＩＧＢＴにおいて、単結晶シリコン基板は、ＦＺ法によるものである。
【００１９】
４．前記３項のＩＧＢＴにおいて、前記フィールドストップ領域は、水素イオン又はヘリウムイオン注入によって形成されたものである。
【００２０】
５．前記１から４項のいずれか一つのＩＧＢＴにおいて、前記ＩＧＢＴは、トレンチゲート型である。
【００２１】
６．前記１から５項のいずれか一つのＩＧＢＴにおいて、前記ＩＧＢＴは、ＩＥ型トレンチゲートＩＧＢＴである。
【００２２】
７．前記１から６項のいずれか一つのＩＧＢＴにおいて、更に以下を含む：
（ｉ）前記半導体基板の前記第２の主面上に設けられたメタルコレクタ電極；
（ｊ）前記コレクタ領域の前記メタルコレクタ電極側に設けられ、前記コレクタ領域と同一導電型を有し、不純物濃度がより高い高濃度コレクタコンタクト領域、
ここで、前記高濃度コレクタコンタクト領域は、アルミニウムがドープされた領域である。
【００２３】
８．前記７項のＩＧＢＴにおいて、前記メタルコレクタ電極の内、前記高濃度コレクタコンタクト領域に接する部分は、アルミニウムを主要な成分とするメタル膜である。
【００２４】
９．以下を含むダイオード：
（ａ）第１の主面、第２の主面を有する半導体基板；
（ｂ）前記半導体基板の主要部を占有する第１導電型のドリフト領域；
（ｃ）前記半導体基板の前記第１の主面上に設けられたアノードメタル電極；
（ｄ）前記ドリフト領域の前記第２の主面側表面領域に設けられ、これよりも濃度が高い前記第１導電型のカソード領域；
（ｅ）前記カソード領域に沿って、その境界近傍から前記ドリフト領域の近接する部分に設けられた結晶欠陥領域；
（ｆ）前記結晶欠陥領域に沿って、これよりも前記第１の主面側の前記ドリフト領域内に設けられ、これよりも濃度が高い前記第１導電型のフィールドストップ領域。
【００２５】
１０．前記９項のダイオードにおいて、前記半導体基板は、単結晶シリコン基板である。
【００２６】
１１．前記１０項のダイオードにおいて、単結晶シリコン基板は、ＦＺ法によるものである。
【００２７】
１２．前記１１項のダイオードにおいて、前記フィールドストップ領域は、水素イオン又はヘリウムイオン注入によって形成されたものである。
【００２８】
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００２９】
更に、本願において、「半導体装置」というときは、主に、各種トランジスタ、ダイオード（能動素子）単体、またはそれらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板、回路基板等）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、各種単体トランジスタの代表的なものとしては、パワーＭＯＳＦＥＴやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。これらは、一本にパワー系半導体デバイスに分類され、その中には、パワーＭＯＳＦＥＴ、ＩＧＢＴの外、バイポーラパワートランジスタ、サイリスタ（Ｔｈｙｒｉｓｔｏｒ）、パワーダイオード等を含む。
【００３０】
パワーＭＯＳＦＥＴの代表的な形態は、表面にソース電極があり、裏面にドレイン電極がある２重拡散型縦型パワーＭＯＳＦＥＴ（Ｄｏｕｂｌｅ  Ｄｕｆｆｕｓｅｄ  Ｖｅｒｔｉｃａｌ  Ｐｏｗｅｒ  ＭＯＳＦＥＴ）であるが、この２重拡散型縦型パワーＭＯＳＦＥＴには、主に２種類に分類でき、第１は実施形態において主に説明するプレーナゲート（Ｐｌａｎａｒ  Ｇａｔｅ）型であり、第２はＵ−ＭＯＳＦＥＴ等のトレンチゲート（Ｔｒｅｎｃｈ  Ｇａｔｅ）型である。
【００３１】
パワーＭＯＳＦＥＴには、その他に、ＬＤ−ＭＯＳＦＥＴ（Ｌａｔｅｒａｌ−Ｄｉｆｆｕｓｅｄ  ＭＯＳＦＥＴ）がある。
【００３２】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００３３】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００３４】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００３５】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００３６】
５．「ウエハ」というときは、通常は半導体装置（半導体集積回路装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハ等を指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。なお、ウエハ材料はシリコンに限らず、ＳｉＧｅ，ＳｉＣ，ＧａＮ，ＧａＡｓ，ＩｎＰ等であっても良い。
【００３７】
６．先に、パワーＭＯＳＦＥＴについて説明したのと同様に、ＩＧＢＴは、一般にプレーナゲート（Ｐｌａｎａｒ  Ｇａｔｅ）型とトレンチゲート（Ｔｒｅｎｃｈ  Ｇａｔｅ）型に大別される。このトレンチゲート型ＩＧＢＴは、比較的オン抵抗が低いが、伝導度変調を更に促進してオン抵抗を更に低くするために、ＩＥ（Ｉｎｊｅｃｔｉｏｎ  Ｅｎｈａｎｃｅｍｅｎｔ）効果を利用した「ＩＥ型トレンチゲートＩＧＢＴ」（または、「アクティブセル間引き型トレンチゲートＩＧＢＴ」）が開発されている。ＩＥ型トレンチゲートＩＧＢＴは、セル領域に於いて、実際にエミッタ電極に接続されたアクティブセル（Ａｃｔｉｖｅ  Ｃｅｌｌ）と、フローティングＰボディ領域を有するインアクティブセル（Ｉｎａｃｔｉｖｅ  Ｃｅｌｌ）を交互に、または、櫛の歯状に配置することにより、半導体基板のデバイス主面側（エミッタ側）にホール（正孔）が蓄積しやすい構造としたものである。
【００３８】
なお、本願に於いては、ＩＥ型トレンチゲートＩＧＢＴではない従来型トレンチゲートＩＧＢＴ、すなわち、アクティブセル間引き型ではにものを特にＩＥ型トレンチゲートＩＧＢＴと区別する必要があるときは、「フルアクティブ型トレンチゲートＩＧＢＴ（または非ＩＥ型トレンチゲートＩＧＢＴ）」と呼ぶ。なお、「フルアクティブ」といっても、周辺部のダミーセルや周辺構造としてのインアクティブセル等を排除するものではない。
【００３９】
７．本願においては、ＩＥ型トレンチゲートＩＧＢＴの内、主要なアクティブセルの幅が、主要なインアクティブセルの幅よりも狭いものを「狭アクティブセルＩＥ型トレンチゲートＩＧＢＴ」と呼ぶ。
【００４０】
また、トレンチゲートを横切る方向を「セルの幅方向」とし、これと直交するトレンチゲート（リニアゲート部分）の延在方向（長手方向）を「セルの長さ方向」とする。
【００４１】
本願に於いては、主に「線状単位セル領域」（線状アクティブセル領域と線状インアクティブセル領域から構成される）を主に扱うが、この線状単位セル領域が周期的に繰り返して、半導体チップの内部領域に配列されて、「セル領域」を構成している。
【００４２】
このセル領域の周りには、通常、セル周辺接合領域が設けられており、更にその周りには、フローティングフィールドリング（Ｆｌｏａｔｉｎｇ  Ｆｉｅｌｄ  Ｒｉｎｇ）またはフィールドリミッティングリング（Ｆｉｅｌｄ  Ｌｉｍｉｔｉｎｇ  Ｒｉｎｇ）等が設けられ、終端構造を構成している。ここで、フローティングフィールドリングまたはフィールドリミッティングリングとは、ドリフト領域の表面（デバイス面）にＰ型ボディ領域（Ｐ型ウエル領域）とは分離して設けられ、それと同一導電形を有するとともに類似した濃度（主接合に逆方向電圧が印加されたときに完全空乏化しない程度の濃度である）を有し、リング状にセル領域を1重又は多重に取り巻く不純物領域または不純物領域群を言う。
【００４３】
また、これらのフローティングフィールドリングには、フィールドプレート（Ｆｉｅｌｄ  Ｐｌａｔｅ）が設けられることがある。このフィールドプレートとは、フローティングフィールドリングに接続された導電体膜パターンであって、絶縁膜を介してドリフト領域の表面（デバイス面）の上方に延在し、リング状にセル領域を取り巻く部分を言う。
【００４４】
セル領域を構成する周期要素としての線状単位セル領域は、線状アクティブセル領域を中心に両側に半幅の線状インアクティブセル領域を配置したものをセットとして扱いうが合理的であるが、具体的に個別に線状インアクティブセル領域を説明する場合には、両側に分離しているため不便であるので、その場合には、具体的な一体の部分を線状インアクティブセル領域という。
【００４５】
８．本願では、ダイオードについて説明するときは、必要に応じて、ＩＧＢＴに関する説明を援用する。ダイオードは、ＩＧＢＴのゲートがない２極構造と見ると、ダイオードのアノードは、ＩＧＢＴのエミッタに対応しており、ダイオードのカソードは、ＩＧＢＴのコレクタに対応していることとなる。
【００４６】
フライバックダイオード（Ｆｌｙ−Ｂａｃｋ  Ｄｉｏｄｅ）として用いられるダイオードは、ＰＩＮダイオード（Ｐｉｎ  Ｄｉｏｄｅ）およびショットキダイオード（Ｓｃｈｏｔｔｋｙ  Ｄｉｏｄｅ）に分類される。また、複合的なものとして、ＭＰＳ（Ｍｅｒｇｅｄ  Ｐｉｎ−Ｓｃｈｏｔｔｋｙ）ダイオード、ＳＳＤ（Ｓｔａｔｉｃ−Ｓｈｉｅｌｄｉｎｇ−Ｄｉｏｄｅ）等がある。
【００４７】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００４８】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００４９】
１．本願の各実施の形態の半導体装置（ＩＧＢＴ、ダイオード）等の主要な応用分野等の説明（主に図１および図２）
以下では、モータドライブ回路を応用例として具体的に説明するが、本願の各実施の形態の半導体装置（ＩＧＢＴ、ダイオード）等の応用分野は、これに限定されないことはいうまでもない。
【００５０】
図１は本願の各実施形態の半導体装置（ＩＧＢＴおよびダイオード）の使用形態を示すＩＧＢＴおよびダイオードペアの相互接続図である。図２は図１に示すＩＧＢＴおよびダイオードペアを三相モータの駆動に適用したモータ駆動回路の回路図である。これらに基づいて、本願の各実施の形態の半導体装置（ＩＧＢＴ、ダイオード）等の主要な応用分野等を説明する。
【００５１】
本願の実施の形態を構成するＩＧＢＴおよびダイオードは、図１に示すようなペア接続状態（たとえば、ペアモジュールとして）で使用される。すなわち、ＩＧＢＴ（Ｑ）のコレクタ端子ＣとフライバックダイオードＤのカソード端子Ｋが接続され、ＩＧＢＴ（Ｑ）のエミッタ端子ＥとフライバックダイオードＤのアノード端子Ａが接続されており、ペアモジュールとしては、外部から見ると、ゲート端子Ｇを含めて３端子となる。
【００５２】
次に、ＩＧＢＴ＆ダイオードペアＰａ，Ｐｂ，Ｐｃ，Ｐｄ，Ｐｅ，Ｐｆの具体的適用回路の一例（３相モータ駆動回路）を図２に示す。図２に示すように、この３相モータ駆動回路は、ＩＧＢＴ＆ダイオードペアＰａ，Ｐｂ，Ｐｃ，Ｐｄ，Ｐｅ，Ｐｆを用いて、直流電源３１からの出力を高速スイッチングすることで、３相モータ３０を駆動している。各ＩＧＢＴ＆ダイオードペアＰａ，Ｐｂ，Ｐｃ，Ｐｄ，Ｐｅ，Ｐｆは、ＩＧＢＴ素子Ｑａ，Ｑｂ，Ｑｃ，Ｑｄ，Ｑｅ，Ｑｆとパワーダイオード素子Ｄａ，Ｄｂ，Ｄｃ，Ｄｄ，Ｄｅ，Ｄｆの組み合わせで構成されている。
【００５３】
尚、本願発明に係るパワーダイオード素子は、上記ＩＧＢＴに限らず、ＭＯＳトランジスタやバイポーラトランジスタ等のスイッチング素子に用いても良く、また、３相モータに限らず２相モータやソレノイド駆動等の回路等に広く用いることができる。
【００５４】
２．本願の一実施の形態のＩＧＢＴデバイスチップの全体構造等の説明（主に図３から図５）
このセクションでは、具体的な例を示して、先の定義等を補足するとともに、本願の代表的具体例を抜き出して、その概要を説明するとともに、全体の予備的な説明を行う。
【００５５】
以下では、主にＩＥ型トレンチゲートＩＧＢＴを例に取り具体的に説明するが、後に説明するように、フルアクティブ型トレンチゲートＩＧＢＴにもそのまま適用できることは言うまでもない。
【００５６】
図３は本願の主要な実施の形態のアウトラインを説明するためのＩＥ型トレンチゲートＩＧＢＴデバイスチップのセル領域およびその周辺の上面模式レイアウト図である。図４は図３のセル領域端部切り出し領域Ｒ１のＡ−Ａ’断面に対応するデバイス模式断面図である。図５は本願の前記一実施の形態（１次元アクティブセル間引き構造：図６から図８に対応）に関する図３の線状単位セル領域およびその周辺Ｒ５の拡大上面図である。これらに基づいて、本願の一実施の形態のＩＧＢＴデバイスチップの全体構造等を説明する。
【００５７】
（１）セル領域およびその周辺の平面構造の説明（主に図３）：
まず、本セクションにおける説明の主な対象であるＩＥ型トレンチゲートＩＧＢＴのデバイスチップ２の内部領域（終端構造の最外部であるガードリング等の内側の部分、すなわち、チップ２の主要部）の上面図を図３に示す。図３に示すように、チップ２（半導体基板）の内部領域の主要部は、セル領域１０によって占有されている。セル領域１０には、外周部には、これを取り巻くように、環状を呈し、Ｐ型のセル周辺接合領域３５が設けられている。このセル周辺接合領域３５の外側には、間隔を置いて、単数又は複数の環状を呈し、Ｐ型のフローティングフィールドリング３６（すなわちフィールドリミッティングリング）が設けられており、セル周辺接合領域３５、ガードリング４（図６参照）等とともに、セル領域１０に対する終端構造を構成している。
【００５８】
セル領域１０には、この例では、多数の線状単位セル領域４０が敷き詰められており、これらの端部領域には、一対又はそれ以上（片方についていえば、１列又は数列程度）のダミーセル領域３４（線状ダミーセル領域）が配置されている。
【００５９】
（２）中間フィールドストップ領域、狭アクティブセル型単位セルおよび交互配列方式の説明（主に図４）：
次に、図３のセル領域端部切り出し領域Ｒ１のＡ−Ａ’断面を図４に示す。図４に示すように、チップ２の裏面１ｂ（半導体基板の裏側主面または第２の主面）の半導体領域（この例では、シリコン単結晶領域）には、Ｐ＋型コレクタ領域１８が設けられており、その表面にはメタルコレクタ電極１７が設けられている。半導体基板２の主要部を構成するＮ−型ドリフト領域２０（第１導電型のドリフト領域）とＰ＋型コレクタ領域１８（第２導電型のコレクタ領域）との間には、Ｎ−型ドリフト領域２０よりも高濃度のＮ型バッファ領域１９（第１導電型のバッファ領域）が設けられている。すなわち、Ｎ型バッファ領域１９は、Ｐ＋型コレクタ領域１８に接するように、その内側のＮ−型ドリフト領域２０に設けられている。また、このＮ型バッファ領域１９に沿って、その境界（Ｎ型バッファ領域１９とＮ−型ドリフト領域２０の境界）近傍からＮ−型ドリフト領域２０の近接する部分に、結晶欠陥領域４１が設けられており、更に、この結晶欠陥領域４１に沿うように、これよりも第１の主面側のＮ−型ドリフト領域２０に、Ｎ−型ドリフト領域２０よりも高濃度のＮ型フィールドストップ領域４２が設けられている。
【００６０】
ここで、結晶欠陥領域４１は、ホールの寿命を制限することにより、スイッチング特性を改善するためのものであり、たとえば、Ｎ型バッファ領域１９およびＰ＋型コレクタ領域１８の導入後の活性化アニールの際に残留する結晶欠陥を利用する。Ｎ型フィールドストップ領域４２（中間フィールドストップ領域）は、オフ状態のときに、空乏層が結晶欠陥領域４１に達することを防止し、リーク電流が増加することを防ぐ効果を有する。また、Ｎ型バッファ領域１９との間にＮ−型ドリフト領域２０を挟んで、独立してＮ型フィールドストップ領域４２（中間フィールドストップ領域）があるので、ホールの注入効率を決めるＰ＋型コレクタ領域１８とＮ型バッファ領域１９とのＰＮ接合の濃度関係と、Ｎ型フィールドストップ領域４２の濃度を独立に設定できるメリットがある。
【００６１】
一方、Ｎ−型ドリフト領域２０の表面側１ａ（半導体基板の表側主面または第１の主面）の半導体領域には、多数のトレンチ２１が設けられており、その中には、ゲート絶縁膜２２を介して、トレンチゲート電極１４が埋め込まれている。これらのトレンチゲート電極１４は、メタルゲート電極５に接続されている。
【００６２】
また、これらのトレンチ２１は、各領域を区画する働きをしており、たとえば、ダミーセル領域３４は、一対のトレンチ２１によって両側から区画されており、その内の一つのトレンチ２１によって、セル領域１０とセル周辺接合領域３５が区画されている。このセル周辺接合領域３５は、Ｐ＋型ボディコンタクト領域２５ｐを介して、メタルエミッタ電極８と接続されている。なお、本願に於いては、特に断らない限り、トレンチのどの部分のゲート絶縁膜２２の厚さもほぼ同じとしている（しかし、必要により、ある部分の厚さを他の部分と比較して、異ならせることを排除するものではない）。このように、セル周辺接合領域３５およびダミーセル領域３４に於いて、エミッタコンタクトを取ることによって、ダミーセル領域３４等の幅がプロセス的に変化した場合に於いても、耐圧の低下を防止することができる。
【００６３】
セル周辺接合領域３５の外側のＮ−型ドリフト領域２０の表面側１ａの半導体領域には、Ｐ型のフローティングフィールドリング３６が設けられており、この表面１ａ上には、フィールドプレート４が設けられ、Ｐ＋型ボディコンタクト領域２５ｒを介して、フローティングフィールドリング３６に接続されている。
【００６４】
次に、セル領域１０を更に説明する。ダミーセル領域３４は、Ｎ＋型エミッタ領域１２を有さない以外は、構造およびサイズとも、基本的に線状アクティブセル領域４０ａと同じであり、Ｐ型ボディ領域１５の表面に設けられたＰ＋型ボディコンタクト領域２５ｄは、メタルエミッタ電極８と接続されている。セル領域１０の内部領域の大部分は、基本的に、線状単位セル領域４０を単位格子とする並進対象の繰り返し構造（なお、厳密な意味での対象性を要求するものではない。以下同じ）をしている。単位格子としての線状単位セル領域４０は、線状アクティブセル領域４０ａとその両側の半幅の線状インアクティブセル領域４０ｉから構成されているが、具体的には、隣接する線状アクティブセル領域４０ａの間に全幅の線状インアクティブセル領域４０ｉが配置されていると見ることができる（図５参照）。
【００６５】
線状アクティブセル領域４０ａの半導体基板の表側主面１ａ（第１の主面）側半導体表面領域には、Ｐ型ボディ領域１５（第２導電型のチャネル領域）が設けられており、その表面には、Ｎ＋型エミッタ領域１２（第１導電型エミッタ領域）およびＰ＋型ボディコンタクト領域２５が設けられている。このＰ＋型ボディコンタクト領域２５は、メタルエミッタ電極８と接続されている。線状アクティブセル領域４０ａにおいては、このＰ型ボディ領域１５の下部のＮ−型ドリフト領域２０に、Ｎ型ホールバリア領域２４が設けられている。
【００６６】
一方、線状インアクティブセル領域４０ｉの半導体基板の表側主面１ａ（第１の主面）側半導体表面領域には、同様に、Ｐ型ボディ領域１５が設けられており、その下部のＮ−型ドリフト領域２０には、両側のトレンチ２１の下端部をカバーし、それよりも深いＰ型フローティング領域１６（第２導電型フローティング領域）が設けられている。このようなＰ型フローティング領域１６を設けることによって、耐圧の急激な低下を招くことなく、線状インアクティブセル領域の幅Ｗｉを広くすることができる。これによって、ホール蓄積効果を有効に増強することが可能となる。なお、Ｐ型フローティング領域１６は、ＩＥ型トレンチゲートＩＧＢＴにおいては、そこにホールを蓄積することによって、線状アクティブセル領域４０ａの下部のＮ−型ドリフト領域２０（Ｎベース領域）のホール濃度を増加させ、その結果、ＩＧＢＴ内のＭＯＳＦＥＴからＮベース領域へ注入される電子濃度を向上させることによって、オン抵抗を下げようとするものである。
【００６７】
この例では、線状アクティブセル領域４０ａの幅Ｗａは、線状インアクティブセル領域４０ｉの幅Ｗｉよりも狭くされており、本願では、これを「狭アクティブセル型単位セル」と呼ぶ。以下では、主に、この狭アクティブセル型単位セルを有するデバイスについて、具体的に説明するが、本願の発明は、それに限定されるものではなく、「非狭アクティブセル型単位セル」を有するデバイスにも適用できることは言うまでもない。
【００６８】
図４の例では、線状アクティブセル領域４０ａと線状インアクティブセル領域４０ｉを交互に配列して、線状単位セル領域４０を構成しているが、この構成を、本願においては、「交互配列方式」と呼ぶ。以下では、特に断らない限り、交互配列方式を前提に説明するが、「非交互配列方式」でもよいことはいうまでもない。
【００６９】
図４では、本願の各種の実施の形態の各部分を例示的に包含する主要部を説明したが、以下の説明では、これらをセル部（断面、平面構造）、セル周辺部等の構成要素に分けて説明するが、これらは、個々ばらばらのものではなく、図４に示したように、各種の変形例が各構成要素と置換して、主要部を構成するものである。
【００７０】
（３）アクティブセル１次元間引き構造の説明（主に図５）
図３の線状単位セル領域主要部およびその周辺切り出し領域Ｒ５の詳細平面構造の一例を図５に示す。図５に示すように、線状アクティブセル領域４０ａの長さ方向の全域にＮ＋型エミッタ領域１２が設けられている。すなわち、線状アクティブセル領域４０ａの長さ方向の全域が、アクティブセクション４０ａａとなっている。ここで、アクティブセクション４０ａａとは、Ｎ＋型エミッタ領域１２が設けられている線状アクティブセル領域４０ａの長さ方向の区画をいう。
【００７１】
この構造を本願では、「アクティブセル１次元間引き構造」と呼ぶ。
【００７２】
３．本願の前記一実施の形態のＩＧＢＴのセル構造等の説明（主に図６から図８）
このセクションでは、セクション１および２の説明を踏まえて、前記一実施の形態に対応する具体的チップ上面レイアウトおよび単位セル構造の一例（セクション２の図３から図５に対応するアクティブセル１次元間引き構造を例に取る）を説明する。このセクションで説明するセル構造は、交互配列方式の狭アクティブセル型単位セルである。
【００７３】
なお、通常、耐圧６００ボルトのＩＧＢＴ素子２を例にとると、チップサイズは、３から６ミリメートル角が平均的である。ここでは、説明の都合上、縦４ミリメートル、横５．２ミリメートルのチップを例にとり説明する。ここでは、デバイスの耐圧をたとえば、６００ボルト程度として説明する。
【００７４】
図６は本願の前記一実施の形態（他の実施形態にも共通する）のＩＥ型トレンチゲートＩＧＢＴデバイスチップの全体上面図（図３にほぼ対応するが、より具体的な形状に近い）である。図７は図６のセル領域内部切り出し領域Ｒ３の拡大上面図（Ｐ型ディープフローティング＆ホールバリア線状単位セル構造）である。図８は図７のＤ−Ｄ’断面に対応するデバイス断面図である。これらに基づいて、本願の前記一実施の形態におけるＩＥ型トレンチゲートＩＧＢＴのデバイス構造を説明する。
【００７５】
図６に示すように、ＩＧＢＴデバイスチップ２の上面１ａの外周部には、たとえば、アルミニウム系配線層等から構成された環状のガードリング３が設けられており、その内側には、環状のフローティングフィールドリング等と接続された数本（単数又は複数）の環状のフィールドプレート４（たとえば、先と同じアルミニウム系配線層等から構成されている）が設けられている。フィールドプレート４（フローティングフィールドリング３６）の内側であって、チップ２の上面１ａの内部領域の主要部には、セル領域１０が設けられており、セル領域１０上は、その外部近傍まで、たとえば、先と同じアルミニウム系配線層等から構成されたメタルエミッタ電極８に覆われている。メタルエミッタ電極８の中央部は、ボンディングワイヤ等を接続するためのメタルエミッタパッド９となっており、メタルエミッタ電極８とフィールドプレート４の間には、たとえば、先と同じアルミニウム系配線層等から構成されたメタルゲート配線７が配置されている。このメタルゲート配線７は、たとえば、先と同じアルミニウム系配線層等から構成されたメタルゲート電極５に接続されており、メタルゲート電極５の中心部は、ボンディングワイヤ等を接続するためのゲートパッド６となっている。
【００７６】
次に、図６のセル領域内部切り出し領域Ｒ３の拡大上面図を図７に示す。図７に示すように、セル領域１０は、横方向に交互に配置された線状アクティブセル領域４０ａおよび線状インアクティブセル領域４０ｉから構成されている。線状アクティブセル領域４０ａおよび線状インアクティブセル領域４０ｉの間には、トレンチゲート電極１４が配置されており、線状アクティブセル領域４０ａの中央部には、線状のコンタクト溝１１（またはコンタクトホール）が配置されている。このコンタクト溝１１の両側の線状アクティブセル領域４０ａには、線状のＮ＋型エミッタ領域１２が設けられている。一方、線状インアクティブセル領域４０ｉには、ほぼその全面にＰ型ボディ領域１５およびＰ型フローティング領域１６が上下（図４又は図８参照）に設けられている。
【００７７】
次に、図７のＤ−Ｄ’断面を図８に示す。図８に示すように、半導体チップ２の裏面１ｂの半導体領域には、上下に接するようにＰ＋型コレクタ領域１８およびＮ型バッファ領域１９等が形成されており、半導体チップ２の裏面１ｂ上には、メタルコレクタ電極１７が形成されている。すなわち、先に説明したように、Ｎ型バッファ領域１９は、Ｐ＋型コレクタ領域１８に接するように、その内側のＮ−型ドリフト領域２０に設けられている。また、このＮ型バッファ領域１９に沿って、その境界（Ｎ型バッファ領域１９とＮ−型ドリフト領域２０の境界）近傍からＮ−型ドリフト領域２０の近接する部分に、結晶欠陥領域４１が設けられており、更に、この結晶欠陥領域４１に沿うように、これよりも第１の主面側のＮ−型ドリフト領域２０に、これよりも高濃度のＮ型フィールドストップ領域４２が設けられている。
【００７８】
線状アクティブセル領域４０ａにおける半導体チップ２の表面１ａ（第１の主面）側のＮ−型ドリフト領域２０（半導体基板の表面側半導体領域）には、下から順に、Ｎ型ホールバリア領域２４（第１導電型ホールバリア領域）、Ｐ型ボディ領域１５およびＮ＋型エミッタ領域１２が設けられている。また、半導体チップ２の表面１ａ上には、層間絶縁膜２６が形成されており、線状アクティブセル領域４０ａにおける層間絶縁膜２６部分には、半導体基板内部に及ぶコンタクト溝１１（またはコンタクトホール）が形成されており、このコンタクト溝１１等の底の半導体領域には、上からＰ＋型ボディコンタクト領域２５およびＰ＋型ラッチアップ防止領域２３が設けられている。このコンタクト溝１１等を介して、Ｐ型ボディ領域１５およびＮ＋型エミッタ領域１２は、層間絶縁膜２６上に設けられたメタルエミッタ電極８に接続されている。
【００７９】
ここで、Ｎ型ホールバリア領域２４は、Ｎ−型ドリフト領域２０からＮ＋型エミッタ領域１２への通路にホールが流れ込むのを阻止するためのバリア領域であり、その不純物濃度は、Ｎ＋型エミッタ領域１２よりも低く、Ｎ−型ドリフト領域２０よりも高い。このＮ型ホールバリア領域２４の存在により、線状インアクティブセル領域４０ｉに蓄積されたホールが、線状アクティブセル領域４０ａのエミッタ通路（Ｎ−型ドリフト領域２０からＰ＋型ボディコンタクト領域２５へ向かう通路）へ入り込むのを有効に阻止することができる。
【００８０】
これに対して、線状インアクティブセル領域４０ｉにおける半導体チップ２の表面１ａ（第１の主面）側のＮ−型ドリフト領域２０（半導体基板の表面側半導体領域）には、下から順に、Ｐ型フローティング領域１６およびＰ型ボディ領域１５が設けられており、Ｐ型フローティング領域１６の深さは、トレンチ２１の深さよりも深くされており、トレンチ２１の下端部をカバーするように分布している。
【００８１】
ここで、デバイス構造をより具体的に例示するために、デバイス各部（図８および図４参照）の主要寸法の一例を示す。すなわち、線状アクティブセル領域の幅Ｗａは、２．３マイクロメートル程度、線状インアクティブセル領域の幅Ｗｉは、６マイクロメートル程度（線状アクティブセル領域の幅Ｗａは、線状インアクティブセル領域の幅Ｗｉよりも狭いことが望ましく、Ｗｉ/Ｗａの値は、たとえば２から３の範囲が特に好適である）、コンタクト幅は、０．５マイクロメートル程度、トレンチ幅は、０．７マイクロメートル程度（０．８マイクロメートル以下が特に好適である）、トレンチ深さは、３マイクロメートル程度、Ｎ＋型エミッタ領域１２の深さは、２５０ｎｍ程度、Ｐ型ボディ領域１５（チャネル領域）の深さは、０．８マイクロメートル程度、Ｐ＋型ラッチアップ防止領域２３の深さは、１．４マイクロメートル程度、Ｐ型フローティング領域１６の深さは、４．５マイクロメートル程度、Ｎ型バッファ領域１９の厚さは、１．５マイクロメートル程度、Ｐ＋型コレクタ領域の厚さは、０．５マイクロメートル程度、Ｎ型フィールドストップ領域４２の厚さは、１０マイクロメートル程度でその位置は、基板表面から５０マイクロメートル程度、半導体基板２の厚さは、７０マイクロメートル程度（ここでは、耐圧６００ボルト程度の例を示す）である。なお、半導体基板２の厚さは求められる耐圧に強く依存する。従って、耐圧１２００ボルトでは、たとえば１２０マイクロメートル程度であり、耐圧４００ボルトでは、たとえば４０マイクロメートル程度である。
【００８２】
なお、以下の例、および、セクション２の例に於いても、対応する部分の寸法は、ここに示したものとほぼ同じであるので、説明は繰り返さない。
【００８３】
４．本願の前記一実施の形態のＩＧＢＴに関する表面デバイス形成プロセス等の説明（主に図９から図２５）
このセクションでは、セクション３で説明したデバイス構造に対する製造方法の一例を示す。以下では、セル領域１０を中心に説明するが、周辺部等については、必要に応じて図３から図５等を参照する。
【００８４】
図９は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（ホールバリア領域導入工程）におけるデバイス断面図である。図１０は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（Ｐ型フローティング領域導入工程）におけるデバイス断面図である。図１１は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（トレンチ加工用ハードマスク成膜工程）におけるデバイス断面図である。図１２は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（トレンチハードマスク加工工程）におけるデバイス断面図である。図１３は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（トレンチハードマスク加工用レジスト除去工程）におけるデバイス断面図である。図１４は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（トレンチ加工工程）におけるデバイス断面図である。図１５は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（トレンチ加工用ハードマスク除去工程）におけるデバイス断面図である。図１６は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（引き伸ばし拡散およびゲート酸化工程）におけるデバイス断面図である。図１７は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（ゲートポリシリコン成膜工程）におけるデバイス断面図である。図１８は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（ゲートポリシリコンエッチバック工程）におけるデバイス断面図である。図１９は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（ゲート酸化膜エッチバック工程）におけるデバイス断面図である。図２０は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（Ｐ型ボディ領域およびＮ＋型エミッタ領域導入工程）におけるデバイス断面図である。図２１は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（層間絶縁膜成膜工程）におけるデバイス断面図である。図２２は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（コンタクトホール形成工程）におけるデバイス断面図である。図２３は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（基板エッチング工程）におけるデバイス断面図である。図２４は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（Ｐ＋型ボディコンタクト領域およびＰ＋型ラッチアップ防止領域導入工程）におけるデバイス断面図である。図２５は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（表面メタル成膜工程）におけるデバイス断面図である。これらに基づいて、本願の前記一実施の形態のＩＧＢＴに関する表面デバイス形成プロセス等を説明する。
【００８５】
まず、Ｎ−型シリコン単結晶（たとえばリン濃度２ｘ１０１４/ｃｍ３程度、抵抗率２２Ωｃｍから３０Ωｃｍ）の２００φウエハ（１５０φ、１００φ、３００φ、４５０φ等の各種径のウエハでもよい）を準備する。ここでは、たとえば、ＦＺ（Ｆｌｏａｔｉｎｇ  Ｚｏｎｅ）法によるウエハが最も好適であるが、ＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ）法によるウエハでもよい。
【００８６】
次に、図９に示すように、半導体ウエハ１の表面１ａ（第１の主面）上のほぼ全面に、Ｎ型ホールバリア領域導入用レジスト膜３１を塗布等により形成し、通常のリソグラフィにより、パターニングする。パターニングされたＮ型ホールバリア領域導入用レジスト膜３１をマスクとして、たとえば、イオン注入により、半導体ウエハ１の表面１ａ（第１の主面）側の半導体基板１ｓ（Ｎ−型単結晶シリコン基板）内に、Ｎ型不純物を導入することにより、Ｎ型ホールバリア領域２４を形成する。このときのイオン注入条件としては、たとえば、イオン種：リン、ドーズ量：６ｘ１０１２/ｃｍ２程度、注入エネルギ：８０ＫｅＶ程度を好適なものとして例示することができる。その後、アッシング等により、不要になったレジスト膜３１を除去する。
【００８７】
次に、図１０に示すように、半導体ウエハ１の表面１ａ上のほぼ全面に、Ｐ型フローティング領域導入用レジスト膜３７を塗布等により形成し、通常のリソグラフィにより、パターニングする。パターニングされたＰ型フローティング領域導入用レジスト膜３７をマスクとして、たとえば、イオン注入により、半導体ウエハ１の表面１ａ（第１の主面）側の半導体基板１ｓ内に、Ｐ型不純物を導入することにより、Ｐ型フローティング領域１６を形成する。このときのイオン注入条件としては、たとえば、イオン種：ボロン、ドーズ量：３．５ｘ１０１３/ｃｍ２程度、注入エネルギ：７５ＫｅＶ程度を好適なものとして例示することができる。その後、アッシング等により、不要になったレジスト膜３７を除去する。なお、Ｐ型フローティング領域１６の導入の際に、図２のセル周辺接合領域３５、フローティングフィールドリング３６も同時に導入する。
【００８８】
次に、図１１に示すように、半導体ウエハ１の表面１ａ上のほぼ全面に、たとえば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等により、酸化シリコン系絶縁膜等のトレンチ形成用ハードマスク膜３２（例えば、厚さ４５０ｎｍ程度）を成膜する。
【００８９】
次に、図１２に示すように、半導体ウエハ１の表面１ａ上のほぼ全面に、トレンチハードマスク膜加工用レジスト膜３３を塗布等により形成し、通常のリソグラフィにより、パターニングする。パターニングされたトレンチハードマスク膜加工用レジスト膜３３をマスクとして、たとえば、ドライエッチングにより、トレンチ形成用ハードマスク膜３２をパターニングする。
【００９０】
その後、図１３に示すように、アッシング等により、不要になったレジスト膜３３を除去する。
【００９１】
次に、図１４に示すように、パターニングされたトレンチ形成用ハードマスク膜３２を用いて、たとえば、異方性ドライエッチングにより、トレンチ２１を形成する。この異方性ドライエッチングのガス系としては、たとえば、Ｃｌ２/Ｏ２系ガスを好適なものとして例示することができる。
【００９２】
その後、図１５に示すように、たとえば、弗酸系酸化シリコン膜エッチング液等を用いたウエットエッチングにより、不要になったトレンチ形成用ハードマスク膜３２を除去する。
【００９３】
次に、図１６に示すように、Ｐ型フローティング領域１６およびＮ型ホールバリア領域２４に対する引き延ばし拡散（たとえば、摂氏１２００度、３０分程度）を実行する。続いて、たとえば、熱酸化等により、半導体ウエハ１の表面１ａ上およびトレンチ２１の内面のほぼ全面に、ゲート絶縁膜２２（例えば、厚さ１２０ｎｍ程度）を形成する。
【００９４】
次に、図１７に示すように、トレンチ２１を埋め込むように、ゲート絶縁膜２２上の半導体ウエハ１の表面１ａ上およびトレンチ２１の内面のほぼ全面に、たとえばＣＶＤ等により、燐がドープされたドープトポリシリコン（Ｄｏｐｅｄ  Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）膜２７を成膜する（例えば、厚さ６００ｎｍ程度）。
【００９５】
次に、図１８に示すように、たとえば、ドライエチング等（たとえば、ガス系はＳＦ６等）により、ポリシリコン膜２７をエッチバックすることにより、トレンチ２１内にトレンチゲート電極１４を形成する。
【００９６】
次に、図１９に示すように、たとえば、弗酸系酸化シリコン膜エッチング液等を用いたウエットエッチングにより、トレンチ２１外のゲート絶縁膜２２を除去する。
【００９７】
次に、図２０に示すように、たとえば、熱酸化またはＣＶＤにより、半導体ウエハ１の表面１ａ上のほぼ全面に、後続のイオン注入用の比較的薄い酸化シリコン膜（たとえば、ゲート絶縁膜と同程度）を形成する。続いて、半導体ウエハ１の表面１ａ上に通常のリソグラフィにより、Ｐ型ボディ領域導入用レジスト膜を形成する。このＰ型ボディ領域導入用レジスト膜をマスクとして、例えば、イオン注入により、セル領域１０のほぼ全面およびその他必要な部分に、Ｐ型不純物を導入することにより、Ｐ型ボディ領域１５を形成する。このときのイオン注入条件としては、たとえば、イオン種：ボロン、ドーズ量：３ｘ１０１３/ｃｍ２程度、注入エネルギ：７５ＫｅＶ程度を好適なものとして例示することができる。その後、アッシング等により、不要になったＰ型ボディ領域導入用レジスト膜を除去する。
【００９８】
更に、半導体ウエハ１の表面１ａ上に通常のリソグラフィにより、Ｎ＋型エミッタ領域導入用レジスト膜を形成する。このＮ＋型エミッタ領域導入用レジスト膜をマスクとして、例えば、イオン注入により、線状アクティブセル領域４０ａのＰ型ボディ領域１５の上部表面のほぼ全面に、Ｎ型不純物を導入することにより、Ｎ＋型エミッタ領域１２を形成する。このときのイオン注入条件としては、たとえば、イオン種：砒素、ドーズ量：５ｘ１０１５/ｃｍ２程度、注入エネルギ：８０ＫｅＶ程度を好適なものとして例示することができる。その後、アッシング等により、不要になったＮ＋型エミッタ領域導入用レジスト膜を除去する。
【００９９】
次に、図２１に示すように、半導体ウエハ１の表面１ａ上のほぼ全面に、たとえば、ＣＶＤ等により、層間絶縁膜２６として、たとえば、ＰＳＧ（Ｐｈｏｓｐｈｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜を成膜する（厚さは、たとえば、６００ｎｍ程度）。この層間絶縁膜２６の材料としては、ＰＳＧ膜のほか、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ−Ｏｎ−Ｇｌａｓｓ）膜または、これらの複合膜等を好適なものとして例示することができる。
【０１００】
次に、図２２に示すように、層間絶縁膜２６上の半導体ウエハ１の表面１ａ上に、通常のリソグラフィにより、コンタクト溝形成用レジスト膜２８を形成する。続いて、たとえば、異方性ドライエッチング等（ガス系は、たとえば、Ａｒ/ＣＨＦ３/ＣＦ４等）により、コンタクト溝１１（またはコンタクトホール）を形成する。
【０１０１】
その後、図２３に示すように、アッシング等により、不要になったレジスト膜２８を除去する。続いて、たとえば、異方性ドライエッチングにより、コンタクト溝１１（またはコンタクトホール）を半導体基板内に延長する。このときのガス系としては、たとえば、Ｃｌ２/Ｏ２系ガスを好適なものとして例示することができる。
【０１０２】
次に、図２４に示すように、たとえば、コンタクト溝１１を通して、Ｐ型不純物をイオン注入することにより、Ｐ＋型ボディコンタクト領域２５を形成する。ここで、イオン注入条件としては、たとえば、イオン種：ＢＦ２、ドーズ量：５ｘ１０１５/ｃｍ２程度、打ち込みエネルギ：８０ＫｅＶ程度を好適なものとして例示することができる。
【０１０３】
同様に、たとえば、コンタクト溝１１を通して、Ｐ型不純物をイオン注入することにより、Ｐ＋型ラッチアップ防止領域２３を形成する。ここで、イオン注入条件としては、たとえば、イオン種：ボロン、ドーズ量：５ｘ１０１５/ｃｍ２程度、打ち込みエネルギ：８０ＫｅＶ程度を好適なものとして例示することができる。
【０１０４】
次に、図２５に示すように、スパッタリング等により、たとえば、アルミニウム系電極膜８（メタルエミッタ電極８となる）を形成する。具体的には、たとえば、以下のような手順で実行する。まず、たとえばスパッタリング成膜より、半導体ウエハ１の表面１ａ上のほぼ全面にバリアメタル膜として、ＴｉＷ膜を（たとえば、厚さ２００ｎｍ程度）を形成する（ＴｉＷ膜中のチタンの多くの部分は、後の熱処理によって、シリコン界面に移動してシリサイドを形成して、コンタクト特性の改善に寄与するが、これらの過程は煩雑であるので図面には表示しない）。
【０１０５】
続いて、たとえば、窒素雰囲気、摂氏６００度程度で、１０分程度のシリサイドアニールを実行する。続いて、バリアメタル膜上のほぼ全面に、コンタクト溝１１を埋め込むように、たとえばスパッタリング成膜より、アルミニウムを主要な成分とする（たとえば、数％シリコン添加、残りはアルミニウム）アルミニウム系メタル膜（たとえば、厚さ５マイクロメートル程度）を形成する。続いて、通常のリソグラフィによって、アルミニウム系メタル膜およびバリアメタル膜からなるメタルエミッタ電極８をパターニングする（ドライエッチングのガス系としては、たとえば、Ｃｌ２/ＢＣｌ３等）。更に、ファイナルパッシベーション膜として、たとえば、ポリイミドを主要な成分とする有機膜（たとえば、厚さ２．５マイクロメートル程度）等をウエハ１のデバイス面１ａのほぼ全面に塗布し、通常のリソグラフィによって、図６のエミッタパッド９、ゲートパッド６等を開口する。
【０１０６】
これにより、表面デバイス形成プロセスが終了し、裏面等のプロセスに移行する。
【０１０７】
５．本願の前記一実施の形態のＩＧＢＴに関する裏面デバイス形成プロセス等の説明（主に図２６から図３０）
このセクションでは、セクション４に続き、本願の前記一実施の形態のＩＧＢＴに関する裏面デバイス形成プロセス等について説明する。
【０１０８】
図２６は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（Ｎ型フィールドストップ領域導入工程）におけるデバイス断面図である。図２７は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（バックグラインド工程）におけるデバイス断面図である。図２８は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（Ｎ型バッファ領域導入工程）におけるデバイス断面図である。図２９は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（Ｐ＋型コレクタ領域導入工程）におけるデバイス断面図である。図３０は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（メタルコレクタ電極形成工程）におけるデバイス断面図である。これらに基づいて、本願の前記一実施の形態のＩＧＢＴに関する裏面デバイス形成プロセス等を説明する。
【０１０９】
図２６に示すように、たとえばウエハ１の表面１ａ側からプロトン（水素イオン）を打ち込むことにより、たとえば、基板表面から５０マイクロメートル程度の位置のＮ−型ドリフト領域２０のほぼ全面に１０マイクロメートル程度の厚さを有するＮ型フィールドストップ領域４２を導入する。ここで、照射条件としては、たとえば、イオン種（打ち込み粒子）：プロトン（水素イオン）、打ち込み方法：ほぼ垂直打ち込み、打ち込みエネルギ：４．３ＭｅＶ程度、１回のドーズ量：１ｘ１０１３/ｃｍ２程度、打ち込み回数：２回程度を好適なものとして例示することができる。なお、打ち込み装置としては、たとえば、工業用サイクロトロン等が利用可能である。また、打ち込み粒子としては、水素イオンのほか、ヘリウムイオン等でも良い。
【０１１０】
続いて、たとえば、摂氏４００度から５００度程度で、プロトンの活性化アニールを実行する。
【０１１１】
次に、図２７に示すように、ウエハ１の裏面１ｂに対して、バックグラインディング処理（必要に応じて、裏面のダメージ除去のためのケミカルエッチング等も実施）を施すことにより、図中に破線で示すバックグラインド位置４３まで研削等により薄膜化する。ここで、最終的なウエハ１の厚さは、たとえば、もともとの８００マイクロメータ程度（好適な範囲としては、１０００から４５０マイクロメータ程度）のウエハ厚を必要に応じて、たとえば２００から３０マイクロメータ程度に薄膜化する。たとえば、耐圧が６００ボルト程度とすると、最終厚さは、７０マイクロメートル程度（下限値は、必要な耐圧によって規定される）である。
【０１１２】
次に、図２８に示すように、薄膜化されたウエハ１の裏面１ｂ側から、そのほぼ全面に対して、たとえばイオン注入を実行することにより、ウエハ１の裏面１ｂの表面領域（導入前は、Ｎ−型ドリフト領域２０）にＮ型バッファ領域１９を導入する。ここで、イオン注入条件としては、たとえば、イオン種：リン、打ち込み方法：ほぼ垂直打ち込み、打ち込みエネルギ：３５０ＫｅＶ程度、１回のドーズ量：７ｘ１０１２/ｃｍ２程度、打ち込み回数：１回を好適なものとして例示することができる。
【０１１３】
次に、図２９に示すように、ウエハ１の裏面１ｂ側から、そのほぼ全面に対して、たとえばイオン注入を実行することにより、ウエハ１の裏面１ｂの表面領域（Ｎ型バッファ領域１９の導入前は、Ｎ−型ドリフト領域２０）に、Ｐ＋型コレクタ領域１８を導入する。ここで、イオン注入条件としては、たとえば、イオン種：ボロン、打ち込み方法：ほぼ垂直打ち込み、打ち込みエネルギ：４０ＫｅＶ程度、１回のドーズ量：３ｘ１０１３/ｃｍ２程度、打ち込み回数：１回を好適なものとして例示することができる。
【０１１４】
続いて、ウエハ１の裏面１ｂのほぼ全面のＰ＋型コレクタ領域１８に対する活性化アニール（活性化率は、たとえば４０％程度、好適な範囲としては３０％から６４％程度）を実行する。ここで、アニール条件（レーザ照射条件）としては、たとえば、アニール方法：ウエハ１の裏面１ｂ側からレーザを照射、波長：５２７ｎｍ、パルス幅：１００ｎｓ程度、エネルギ密度：１．８Ｊ/ｃｍ２程度、照射方式：２パルス方式、両パルスの遅延時間：５００ｎｓ程度、パルスの重ね率：５０％程度を好適なものとして例示することができる。
【０１１５】
これらの処理により、Ｎ型バッファ領域１９に沿って、その境界（Ｎ型バッファ領域１９とＮ−型ドリフト領域２０の境界）近傍からＮ型フィールドストップ領域４２とＮ型バッファ領域１９の間のＮ−型ドリフト領域２０の前記境界に近接する部分に、裏面イオン注入による結晶欠陥が残留して、結晶欠陥領域４１が形成されることとなる。
【０１１６】
次に、図３０に示すように、たとえば、スパッタリング成膜により、半導体ウエハ１の裏面１ｂのほぼ全面に、メタルコレクタ電極１７を形成する（具体的な詳細については、図３３およびその説明を参照）。その後、ダイシング等により、半導体ウエハ１のチップ領域に分割し、必要に応じて、パッケージに封止すると、デバイスが完成する。
【０１１７】
６．本願の前記一実施の形態のＩＧＢＴのセル構造の変形例（フルアクティブ型セル領域）の説明（主に図３１および図３２）
セクション２から５の説明では、主にＩＥ型トレンチゲートＩＧＢＴを例にとり、具体的に説明したが、本願の各実施の形態は、その他の単位セル構造、たとえば、フルアクティブ型トレンチゲートＩＧＢＴの単位セル構造にも適用できることは言うまでもない。従って、このセクションでは、フルアクティブ型トレンチゲートＩＧＢＴの単位セル構造を説明する。
【０１１８】
図３１は本願の前記一実施の形態のＩＧＢＴのセル構造の変形例（フルアクティブ型セル領域）に関する図６のセル領域内部切り出し領域Ｒ３の拡大上面図（セクション３の図７に対応）である。図３２は図３１のＤ−Ｄ’断面に対応するデバイス断面図（セクション３の図８に対応）である。これらに基づいて、本願の前記一実施の形態のＩＧＢＴのセル構造の変形例（フルアクティブ型セル領域）を説明する。
【０１１９】
図３１に示すように、セル領域１０は、主に横方向に繰り返し配置された線状アクティブセル領域４０ａ（線状単位セル領域４０の全領域が線状アクティブセル領域４０ａ）から構成されている。線状単位セル領域４０の間には、トレンチゲート電極１４が配置されており、線状単位セル領域４０の中央部には、線状のコンタクト溝１１（またはコンタクトホール）が配置されている。このコンタクト溝１１の両側の線状単位セル領域４０には、線状のＮ＋型エミッタ領域１２が設けられている。
【０１２０】
次に、図３１のＤ−Ｄ’断面を図３２に示す。図３２に示すように、半導体チップ２の裏面１ｂの半導体領域には、上下に接するようにＰ＋型コレクタ領域１８およびＮ型バッファ領域１９等が形成されており、半導体チップ２の裏面１ｂ上には、メタルコレクタ電極１７が形成されている。すなわち、先に説明したように、Ｎ型バッファ領域１９は、Ｐ＋型コレクタ領域１８に接するように、その内側のＮ−型ドリフト領域２０に設けられている。また、このＮ型バッファ領域１９に沿って、その外部近傍のＮ−型ドリフト領域２０に亘って、結晶欠陥領域４１が設けられており、更に、この結晶欠陥領域４１に沿うように、これよりも第１の主面側のＮ−型ドリフト領域２０に、これよりも高濃度のＮ型フィールドストップ領域４２が設けられている。
【０１２１】
線状単位セル領域４０における半導体チップ２の表面１ａ（第１の主面）側のＮ−型ドリフト領域２０（半導体基板の表面側半導体領域）には、下から順に、Ｎ型ホールバリア領域２４、Ｐ型ボディ領域１５およびＮ＋型エミッタ領域１２が設けられている。また、半導体チップ２の表面１ａ上には、層間絶縁膜２６が形成されており、線状単位セル領域４０における層間絶縁膜２６部分には、半導体基板内部に及ぶコンタクト溝１１（またはコンタクトホール）が形成されており、このコンタクト溝１１等の底の半導体領域には、上からＰ＋型ボディコンタクト領域２５およびＰ＋型ラッチアップ防止領域２３が設けられている。このコンタクト溝１１等を介して、Ｐ型ボディ領域１５およびＮ＋型エミッタ領域１２は、層間絶縁膜２６上に設けられたメタルエミッタ電極８に接続されている。
【０１２２】
ここで、Ｎ型ホールバリア領域２４は、Ｎ−型ドリフト領域２０からＮ＋型エミッタ領域１２への通路にホールが流れ込むのを阻止するためのバリア領域であり、その不純物濃度は、Ｎ＋型エミッタ領域１２よりも低く、Ｎ−型ドリフト領域２０よりも高い。このＮ型ホールバリア領域２４の存在により、Ｎ−型ドリフト領域２０に蓄積されたホールが、エミッタ通路（Ｎ−型ドリフト領域２０からＰ＋型ボディコンタクト領域２５へ向かう通路）へ入り込むのを有効に阻止することができる。なお、Ｎ型ホールバリア領域２４は、必須のものではないことはいうまでもない。
【０１２３】
以上説明したように、フルアクティブ型セル領域１０においては、図４における線状インアクティブセル領域４０ｉがない構造となっており、図３の線状単位セル領域４０の全体が線状アクティブセル領域４０ａとなっている。
【０１２４】
７．本願の前記一実施の形態のＩＧＢＴの裏面詳細構造の変形例（アルミニウムドープコンタクト）の説明（主に図３３）
このセクションの例は、このセクション以外の他の全ての例に適用できる。また、そのほかの一般的な表面側構造を有するＩＧＢＴ等にも適用できることは言うまでもない。
【０１２５】
このセクションでは、説明の便宜上、セクション３の例に従って、デバイス構造を説明し、プロセスについては、セクション５を参照して、簡単に説明する。
【０１２６】
なお、以下では、ＩＥ型トレンチゲートＩＧＢＴについて、具体的に説明するが、この裏面構造は、ＩＥ型ＩＧＢＴやトレンチゲートＩＧＢＴ（フルアクティブ型トレンチゲートＩＧＢＴ）に限定されるものではなく、その他の形態のＩＧＢＴ（たとえばプレーナ型ＩＧＢＴ）等にも適用できることは言うまでもない。
【０１２７】
図３３は本願の前記一実施の形態のＩＧＢＴの裏面詳細構造の変形例（アルミニウムドープコンタクト）のデバイス構造およびその製法を説明するためのデバイス裏面の局所詳細断面図である。
【０１２８】
図８の半導体チップ２の裏側およびその近傍の断面拡大図（チップの厚さ方向に裏面近傍の構造を拡大して模式的に示したもの）を図３３に示す。図３３に示すように、半導体基板２の裏面側のＰ＋型コレクタ領域１８の下端部の半導体領域には、比較的薄いＰ型半導体領域（たとえば厚さ０．０４から０．１マイクロメートル程度）、すなわちアルミニウムドープ領域３０（第２導電型高濃度コレクタコンタクト領域）が設けられており、この不純物濃度（たとえば、１ｘ１０１９/ｃｍ３程度）は、Ｐ＋型コレクタ領域１８の不純物濃度よりも高い。アルミニウムドープ領域３０に接して、半導体基板２の裏面１ｂ上に、メタルコレクタ電極１７が形成されており、その一例を示せば、半導体基板２に近い方から以下のような構成となっている。すなわち、アルミニウムドープ領域３０の不純物ソースであるアルミニウム裏面メタル膜１７ａ（たとえば、厚さ６００ｎｍ程度）、チタン裏面メタル膜１７ｂ（たとえば、厚さ１００ｎｍ程度）、ニッケル裏面メタル膜１７ｃ（たとえば、厚さ６００ｎｍ程度）および金裏面メタル膜１７ｄ（たとえば、厚さ１００ｎｍ程度）である。
【０１２９】
次に、製法を簡単に説明する。セクション５における図３０のプロセス、すなわち、スパッタリング成膜の際に、前記のアルミニウム裏面メタル膜１７ａ、チタン裏面メタル膜１７ｂ、ニッケル裏面メタル膜１７ｃ、および金裏面メタル膜１７ｄを順次、スパッタリング成膜し、この際に発生する熱により、アルミニウムがシリコン基板中に導入され、アルミニウムドープ領域３０が形成される。その後、ダイシング等により、半導体ウエハ１のチップ領域に分割すると、図８のようになる（図８には詳細構造は明示していない）。
【０１３０】
本願の各実施の形態では、オン状態でエミッタ側にホールを蓄積して、電子の注入を促進する構造としている。一方で、裏面コレクタ側のＰＮダイオードは、逆に低注入効率となるダイオードにして、低スイッチング損失化を図っている。ここで、低注入効率の裏面ダイオードを形成するためには、Ｐ＋型コレクタ領域１８のキャリア濃度ＱｐとＮ型フィールドストップ領域１９のキャリア濃度Ｑｎの比（以下「キャリア濃度比」という）、すなわち（Ｑｐ/Ｑｎ）を小さくすることが有効である。しかし、そのために、Ｐ＋型コレクタ領域１８のキャリア濃度Ｑｐを下げ過ぎると、裏面メタルコンタクトの特性が劣化する。そこで、この例では、裏面のアルミニウム膜から導入されるＰ＋型コレクタ領域１８の不純物濃度よりも高いアルミニウムドープ領域３０を設けている。キャリア濃度比としては、たとえば、１．５程度（範囲としては、たとえば、１．１から４程度）を好適なものとして例示することができる。
【０１３１】
なお、このセクションでは、裏面コレクタ側のＰＮダイオードを特に低注入効率としたい場合に適合した裏面メタル構造等（コンタクト領域を含む）を例示したが、裏面メタル構造等としては、アルミニウムドープ領域３０やアルミニウム裏面メタル膜１７ａがないものであっても、その他のメタル膜の組み合わせからなるものであってもよいことはいうまでもない。
【０１３２】
８．本願の前記一実施の形態のＩＧＢＴに関する表面デバイス形成プロセスの変形例（エピタキシャルプロセス）の説明（主に図３４および図３５）
セクション４および５では、エピタキシプロセスを使用しない非エピタキシプロセスを説明したが、本願に説明する各種デバイスは、エピタキシプロセスを使用する各種のエピタキシプロセスによっても製造することができる。このセクションでは、セクション４および５に対応するエピタキシプロセスの一例を説明する。
【０１３３】
図３４は本願の前記一実施の形態のＩＧＢＴに関する表面デバイス形成プロセスの変形例（エピタキシャルプロセス）を説明するための図８に対応する製造工程中（Ｎ型フィールドストップ領域導入工程）におけるデバイス断面図である。図３５は本願の前記一実施の形態のＩＧＢＴに関する表面デバイス形成プロセスの変形例（エピタキシャルプロセス）を説明するための図８に対応する製造工程中（Ｎ−型シリコンエピタキシャル領域形成工程）におけるデバイス断面図である。これらに基づいて、本願の前記一実施の形態のＩＧＢＴに関する表面デバイス形成プロセスの変形例（エピタキシャルプロセス）を説明する。
【０１３４】
まず、Ｎ−型シリコン単結晶（たとえばリン濃度２ｘ１０１４/ｃｍ３程度、抵抗率２２Ωｃｍから３０Ωｃｍ）の２００φウエハ（１５０φ、１００φ、３００φ、４５０φ等の各種径のウエハでもよい）を準備する。ここでは、たとえば、ＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ）法によるウエハが最も好適であるが、ＦＺ（Ｆｌｏａｔｉｎｇ  Ｚｏｎｅ）法によるウエハでもよい。
【０１３５】
次に、図３４に示すように、ウエハ１の表面１ａ側から、そのほぼ全面に対して、たとえばイオン注入を実行することにより、ウエハ１の表面１ａの半導体表面領域（Ｎ−型ドリフト領域２０となるべきＮ−型単結晶シリコン基板１ｓ内）にＮ型フィールドストップ領域４２を導入する。ここで、イオン注入条件としては、たとえば、イオン種：リン、打ち込み方法：ほぼ垂直打ち込み、打ち込みエネルギ：７５ＫｅＶ程度、１回のドーズ量：５ｘ１０１１/ｃｍ２程度、打ち込み回数：１回を好適なものとして例示することができる。
【０１３６】
続いて、必要に応じて、Ｎ型フィールドストップ領域４２に対する活性化アニール（たとえば、摂氏１２００度、３０分程度）を実行する。
【０１３７】
次に、図３５に示すように、ウエハ１の表面１ａ側にエピタキシャル成長により、Ｎ−型シリコンエピタキシャル領域１ｅ（耐圧６００ボルト程度とすると、厚さは、たとえば、５０マイクロメートル程度、抵抗率は、たとえば、２２Ωｃｍ程度）を形成する。
【０１３８】
その後、セクション４で説明した図９から図２５のプロセスを実行して、更にセクション５で説明した図２７から図３０のプロセスを実行する。
【０１３９】
９．本願の一実施の形態のパワー系ダイオードの基本例（結晶欠陥領域および中間フィールドストップ領域を有するＰＩＮダイオード）の説明（主に図３６および図３７）
セクション２から８に於いては、本願発明の基本的考え方をＩＧＢＴに適用した場合を主に説明したが、本セクション９からセクション１３までにおいては、それをダイオードに適用した場合を主に説明する。
【０１４０】
このセクションでは、結晶欠陥領域および中間フィールドストップ領域を有するＰＩＮダイオードのチップ全体構造と主要デバイス領域の構造を説明する。これは、ＰＩＮダイオードの場合は、繰り返し構造がなく、主ＰＮ接合には、主要部（中央部）と端部のみが存在するからである。従って、ここでは、主ＰＮ接合の主要部であってセル構造の場合のセル領域の単位セル部にあたる部分を抽出して説明する。なお、セクション１１および１２で説明するデバイス構造に於いては、ＩＧＢＴと同様に周囲構造が存在するので、ＩＧＢＴと同様に単位セル部を抽出して説明する。
【０１４１】
なお、周辺構造に関しては、図３６等で説明するように、ダミーセルに当たるものがない以外、図３および図４に説明したところとほぼ同じである。
【０１４２】
図３６は本願の一実施の形態のパワー系ダイオードの基本例（結晶欠陥領域および中間フィールドストップ領域を有するＰＩＮダイオード）に関する図６に対応するダイオードチップの全体上面図（セクション３の図６に対応）である。図３７は図３６のＦ−Ｆ’断面に対応する主要デバイス領域のデバイス断面図（セクション３の図８に対応）である。これらに基づいて、本願の一実施の形態のパワー系ダイオードの基本例（結晶欠陥領域および中間フィールドストップ領域を有するＰＩＮダイオード）を説明する。
【０１４３】
図３６に示すように、ＰＩＮダイオードデバイスチップ２の上面１ａの外周部には、たとえば、アルミニウム系配線層等から構成された環状のガードリング３が設けられており、その内側には、環状のフローティングフィールドリング等と接続された数本（単数又は複数）の環状のフィールドプレート４（たとえば、先と同じアルミニウム系配線層等から構成されている）が設けられている。フィールドプレート４（図４のフローティングフィールドリング３６）の内側であって、チップ２の上面１ａの内部領域の主要部には、主ＰＮ接合領域１０が設けられており、主ＰＮ接合領域１０上は、その外部近傍まで、たとえば、先と同じアルミニウム系配線層等から構成されたメタルアノード電極４４に覆われている。メタルアノード電極４４の中央部は、ボンディングワイヤ等を接続するためのアノードパッド４５となっている。
【０１４４】
次に、図３６のセル領域内部切り出し領域Ｒ３のＦ−Ｆ’断面を図３７に示す。図３７に示すように、半導体チップ２の裏面１ｂの半導体領域（Ｎ−型ドリフト領域２０）には、Ｎ−型ドリフト領域２０よりも高濃度のＮ型カソード領域４７が形成されており、半導体チップ２の裏面１ｂ上には、メタルカソード電極１７が形成されている。また、このＮ型カソード領域４７に沿って、その外部近傍のＮ−型ドリフト領域２０に亘って、結晶欠陥領域４１が設けられており、更に、この結晶欠陥領域４１に沿うように、これよりも第１の主面側のＮ−型ドリフト領域２０に、これよりも高濃度のＮ型フィールドストップ領域４２が設けられている。
【０１４５】
主ＰＮ接合領域１０における半導体チップ２の表面１ａ（第１の主面）側のＮ−型ドリフト領域２０（半導体基板の表面側半導体領域）には、Ｐ型アノード領域４６が設けられている。また、半導体チップ２の表面１ａ上には、アノードメタル電極４４が形成されており、アノードメタル電極４４は、Ｐ型アノード領域４６に接続されている（オーミックコンタクト）。
【０１４６】
１０．本願の前記一実施の形態のパワー系ダイオードの基本例（結晶欠陥領域および中間フィールドストップ領域を有するＰＩＮダイオード）に関する基本的製造プロセスの説明（主に図３８から図４３）
このセクションでは、ＩＧＢＴの製造方法に関してセクション４および５で説明したものに対応するダイオード製造プロセス（非エピタキシプロセス）を説明する。
【０１４７】
図３８は本願の前記一実施の形態のパワー系ダイオードの基本例に関する製造プロセスを説明するための図３７に対応する製造工程中（Ｐ型アノード領域導入工程）におけるデバイス断面図である。図３９は本願の前記一実施の形態のパワー系ダイオードの基本例に関する製造プロセスを説明するための図３７に対応する製造工程中（メタルアノード電極形成工程）におけるデバイス断面図である。図４０は本願の前記一実施の形態のパワー系ダイオードの基本例に関する製造プロセスを説明するための図３７に対応する製造工程中（Ｎ型フィールドストップ領域導入工程）におけるデバイス断面図である。図４１は本願の前記一実施の形態のパワー系ダイオードの基本例に関する製造プロセスを説明するための図３７に対応する製造工程中（バックグラインド工程）におけるデバイス断面図である。図４２は本願の前記一実施の形態のパワー系ダイオードの基本例に関する製造プロセスを説明するための図３７に対応する製造工程中（Ｎ型カソード領域導入工程）におけるデバイス断面図である。図４３は本願の前記一実施の形態のパワー系ダイオードの基本例に関する製造プロセスを説明するための図３７に対応する製造工程中（メタルカソード電極形成工程）におけるデバイス断面図である。これらに基づいて、本願の前記一実施の形態のパワー系ダイオードの基本例（結晶欠陥領域および中間フィールドストップ領域を有するＰＩＮダイオード）に関する基本的製造プロセスを説明する。
【０１４８】
まず、Ｎ−型シリコン単結晶（たとえばリン濃度２ｘ１０１４/ｃｍ３程度、抵抗率２２Ωｃｍから３０Ωｃｍ）の２００φウエハ１（１５０φ、１００φ、３００φ、４５０φ等の各種径のウエハでもよい）を準備する。ここでは、たとえば、ＦＺ（Ｆｌｏａｔｉｎｇ  Ｚｏｎｅ）法によるウエハが最も好適であるが、ＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ）法によるウエハでもよい。
【０１４９】
次に、図３８に示すように、ウエハ１の表面１ａ側から、主ＰＮ接合領域１０の全面に対して、たとえばボロン等のＰ型不純物をイオン注入することにより、ウエハ１の表面１ａの半導体表面領域（Ｎ−型ドリフト領域２０となるべきＮ−型単結晶シリコン基板１ｓ内）にＰ型アノード領域４６を導入する。
【０１５０】
次に、図３９に示すように、先のセクション４のメタルエミッタ電極８と同様に、Ｐ型アノード領域４６上のウエハ１の表面１ａに、アノードメタル電極４４を形成する。
【０１５１】
次に、図４０に示すように、先のセクション５の図２６と同様に、Ｎ−型ドリフト領域２０内にＮ型フィールドストップ領域４２を形成する。
【０１５２】
次に、図４１に示すように、先のセクション５の図２７と同様に、バックグラインディングを実行して、ウエハを薄膜化する。
【０１５３】
次に、図４２に示すように、先のセクション５の図２８のＮ型バッファ領域１９と同様に、Ｎ−型ドリフト領域２０の第２の主面側表面領域に、Ｎ型カソード領域４７を形成する。ここで、イオン注入条件としては、たとえば、イオン種：リン、打ち込み方法：ほぼ垂直打ち込み、打ち込みエネルギ：１２５ＫｅＶ程度、１回のドーズ量：１ｘ１０１５/ｃｍ２程度、打ち込み回数：１回を好適なものとして例示することができる。
【０１５４】
なお、ここで、活性化アニール条件（レーザ照射条件）としては、たとえば、アニール方法：ウエハ１の裏面１ｂ側からレーザを照射、波長：５２７ｎｍ、パルス幅：１００ｎｓ程度、エネルギ密度：１．８Ｊ/ｃｍ２程度、照射方式：２パルス方式、両パルスの遅延時間：５００ｎｓ程度、パルスの重ね率：５０％〜６６％程度を好適なものとして例示することができる。
【０１５５】
次に、図４３に示すように、先のセクション５の図３０と同様に、ウエハ１の裏面１ｂにメタルカソード電極１７等を形成する。なお、メタルカソード電極１７等は、図３３のようにしてもよい。
【０１５６】
その後、ダイシング等により、半導体ウエハ１のチップ領域に分割し、必要に応じて、パッケージに封止すると、デバイスが完成する。
【０１５７】
１１．本願の前記一実施の形態のパワー系ダイオードの変形例１（結晶欠陥領域および中間フィールドストップ領域を有するＭＰＳダイオード）の説明（主に図４４）
このセクションでは、セクション９で説明したダイオード構造に対する変形例１を説明する。製法に関しては、セクション１０で説明したところと本質的な違いはないので、ここでは原則として説明を繰り返さない。
【０１５８】
図４４は本願の前記一実施の形態のパワー系ダイオードの変形例１（結晶欠陥領域および中間フィールドストップ領域を有するＭＰＳダイオード）に関する図３６のＦ−Ｆ’断面に対応する単位セル部のデバイス断面図である。これに基づいて、本願の前記一実施の形態のパワー系ダイオードの変形例１（結晶欠陥領域および中間フィールドストップ領域を有するＭＰＳダイオード）を説明する。
【０１５９】
この例におけるセル領域１０（図３６）の単位セル領域は、一般にＩＧＢＴと異なり、円形状のＰ型アノード領域４６がＮ−型ドリフト領域２０の半導体基板２の表面１ａに、格子状（例えば、２次元六方最密格子状）に分散配置されている。従って、Ｐ型アノード領域４６とアノードメタル電極４４は、オーミックコンタクトとなっているが、Ｐ型アノード領域４６がない部分は、ショットキ接合となっている。なお、その他の構造は、図３７と全く同一である。
【０１６０】
１２．本願の前記一実施の形態のパワー系ダイオードの変形例１（結晶欠陥領域および中間フィールドストップ領域を有するＳＳＤ）の説明（主に図４５）
このセクションでは、セクション９で説明したダイオード構造に対する変形例２を説明する。製法に関しては、セクション１０で説明したところと本質的な違いはないので、ここでは原則として説明を繰り返さない。
【０１６１】
図４５は本願の前記一実施の形態のパワー系ダイオードの変形例１（結晶欠陥領域および中間フィールドストップ領域を有するＳＳＤ）に関する図３６のＦ−Ｆ’断面に対応する単位セル部のデバイス断面図である。これに基づいて、本願の前記一実施の形態のパワー系ダイオードの変形例１（結晶欠陥領域および中間フィールドストップ領域を有するＳＳＤ）を説明する。
【０１６２】
この例は、セクション１１で説明したＭＰＳダイオードのショットキ接合近傍での電界集中を緩和するためのＰ型アノード領域４６と比較して浅く薄い不純物領域（最大耐圧時に完全空乏化しない程度、たとえば、Ｐ型不純物としてアルミニウム等をドープ）、すなわち、Ｐ−型表面領域４８を付加したものである。
【０１６３】
１３．ダイオード製造プロセスの変形例の説明（主に図３４および図３５を参照）
このセクションでは、ＩＧＢＴに対する製造プロセス（セクション８）を参照しながら、ダイオードに対するエピタキシプロセスを説明する。
【０１６４】
セクション８と同様に、まず、Ｎ−型シリコン単結晶（たとえばリン濃度２ｘ１０１４/ｃｍ３程度、抵抗率２２Ωｃｍから３０Ωｃｍ）の２００φウエハ（１５０φ、１００φ、３００φ、４５０φ等の各種径のウエハでもよい）を準備する。ここでは、たとえば、ＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ）法によるウエハが最も好適であるが、ＦＺ（Ｆｌｏａｔｉｎｇ  Ｚｏｎｅ）法によるウエハでもよい。
【０１６５】
次に、図３４に示すように、ウエハ１の表面１ａ側から、そのほぼ全面に対して、たとえばイオン注入を実行することにより、ウエハ１の表面１ａの半導体表面領域（Ｎ−型ドリフト領域２０となるべきＮ−型単結晶シリコン基板１ｓ内）にＮ型フィールドストップ領域４２を導入する。ここで、イオン注入条件としては、たとえば、イオン種：リン、打ち込み方法：ほぼ垂直打ち込み、打ち込みエネルギ：７５ＫｅＶ程度、１回のドーズ量：５ｘ１０１１/ｃｍ２程度、打ち込み回数：１回を好適なものとして例示することができる。
【０１６６】
続いて、必要に応じて、Ｎ型フィールドストップ領域４２に対する活性化アニール（たとえば、摂氏１２００度、３０分程度）を実行する。
【０１６７】
次に、図３５に示すように、ウエハ１の表面１ａ側にエピタキシャル成長により、Ｎ−型シリコンエピタキシャル領域１ｅ（耐圧６００ボルト程度とすると、厚さは、たとえば、５０マイクロメートル程度、抵抗率は、たとえば、２２Ωｃｍ程度）を形成する。
【０１６８】
その後、セクション１０で説明した図３８および図３９のプロセスを実行して、更に同セクションで説明した図４１から図４３のプロセスを実行する。
【０１６９】
１４．本願の全般に関する考察並びに各実施の形態に関する補足的説明
このセクションでは、本願の全般に関する考察並びに本願の各実施の形態（変形例を含む）等に対する補足的説明を行う。なお、ここでは、主にＩＧＢＴを例に取り具体的に説明するが、ここで述べることは、ほぼそのままダイオードについても当てはまる。
【０１７０】
始めに説明したように、裏面側のＰ型コレクタ領域に接して、Ｎ−型ドリフト領域（またはＮ−型ベース領域）よりも高濃度のＮ型バッファ（Ｂｕｆｆｅｒ）領域を有するＩＧＢＴ等（ダイオードの場合は、Ｎ型高濃度領域またはＮ型コンタクト領域ともいう）において、Ｎ型バッファ領域近傍のＮ−型ドリフト領域に、Ｐ型コレクタ領域やＮ型バッファ領域の導入のためのイオン注入等による欠陥を残留させることにより、スイッチングスピードを改善するデバイス構成手法が知られている。このような「イオン注入欠陥残留型ＩＧＢＴ」は、残留結晶欠陥が再結合中心として作用することで、オフ時のスイッチングスピードを改善する一方で、オフ時に空乏層が結晶欠陥に接触することで、リーク電流が増加するという副作用をもたらすおそれがある。
【０１７１】
そこで、前記各実施の形態では、ホールの注入効率を決める裏面側ＰＮ接合を形成するＮ型バッファ領域１９とは別に、独立したＮ型フィールドストップ領域４２を設けている。このため、オフ状態に於いて、空乏層は、せいぜいＮ型バッファ領域１９とＮ型フィールドストップ領域４２の間のＮ−型ドリフト領域２０の結晶欠陥領域４１よりも上方部分（Ｎ型フィールドストップ領域４２よりの部分）までしか到達しないので、リーク電流が増加するおそれはない。これは、結晶欠陥領域４１は、Ｎ型バッファ領域１９の不純物分布のＮ型フィールドストップ領域４２側の裾野近傍（すなわち、Ｎ型バッファ領域１９とＮ−型ドリフト領域２０の境界近傍）から、Ｎ型フィールドストップ領域４２とＮ型バッファ領域１９の間のＮ−型ドリフト領域２０の内の前記境界に近接した部分に分布しているからである。
【０１７２】
以上のことは、ダイオードについても当てはまる。すなわち、ダイオードでは、裏面側の不純物構造は、ＩＧＢＴからＰ＋型コレクタ領域１８を取り去ったものとなっている。ここで、ダイオードにおいて、ＩＧＢＴのＮ型バッファ領域１９に当たるものは、Ｎ型カソード領域４７である。
【０１７３】
１５．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１７４】
例えば、前記実施の形態では、主にアルミニウム系表面電極を使用したデバイスを説明したが、本発明はそれに限定されるものではなく、それ以外のメタルを使用したものにも適用できることは言うまでもない。
【０１７５】
また、前記実施の形態では、主にシリコン系基板を用いたＩＧＢＴおよびダイオードを具体的に説明したが、本発明はそれに限定されるものではなく、ＳｉＣ系基板、ＧａＮ基板、ＧａＡｓ基板、ＩｎＰ基板等を用いたものにも適用できることは言うまでもない。
【０１７６】
なお、前記の実施の形態では、主にドリフト領域がＮ型のデバイスについて具体的に説明したが、本発明はそれに限定されるものではなく、ドリフト領域がＰ型のデバイスにも適用できることは言うまでもない。
【０１７７】
また、前記の実施の形態では、ダイオードについては、主にフライバックダイオードについて具体的に説明したが、本発明はそれに限定されるものではなく、その他の用途のダイオードにも適用できることは言うまでもない。
【０１７８】
なお、前記の実施の形態では、結晶欠陥領域は、イオン打ち込みによる欠陥をアニール処理時に残留させているが、本発明はそれに限定されるものではなく、水素イオンやヘリウムイオンその他のイオンや粒子の打ち込みによって、新たに形成してもよいことはいうまでもない。
【符号の説明】
【０１７９】
１  半導体ウエハ
１ａ  ウエハ又はチップの表面（第１の主面）
１ｂ  ウエハ又はチップの裏面（第２の主面）
１ｅ  Ｎ−型シリコンエピタキシャル領域
１ｓ  Ｎ−型単結晶シリコン基板
２  半導体チップ（半導体基板）
３  ガードリング
４  フィールドプレート
５  メタルゲート電極
６  ゲートパッド
７  メタルゲート配線
８  メタルエミッタ電極
９  メタルエミッタパッド
１０  セル領域（ダイオードの主ＰＮ接合領域）
１１  コンタクト溝（またはコンタクトホール）
１２  Ｎ＋型エミッタ領域
１４  トレンチゲート電極
１５  Ｐ型ボディ領域（Ｐ型チャネル領域）
１６  Ｐ型フローティング領域
１７  メタルコレクタ電極（またはメタルカソード電極）
１７ａ  アルミニウム裏面メタル膜
１７ｂ  チタン裏面メタル膜
１７ｃ  ニッケル裏面メタル膜
１７ｄ  金裏面メタル膜
１８  Ｐ＋型コレクタ領域
１９  Ｎ型バッファ領域
２０  Ｎ−型ドリフト領域
２１  トレンチ
２２  ゲート絶縁膜
２３  Ｐ＋型ラッチアップ防止領域
２４  Ｎ型ホールバリア領域
２５  Ｐ＋型ボディコンタクト領域
２５ｄ  ダミーセルのＰ＋型ボディコンタクト領域
２５ｐ  セル周辺接合領域のＰ＋型ボディコンタクト領域
２５ｒ  フローティングフィールドリングのＰ＋型ボディコンタクト領域
２６  層間絶縁膜
２７  ポリシリコン膜
２８  コンタクト溝形成用レジスト膜
３０  アルミニウムドープ領域（高濃度コレクタコンタクト領域または高濃度裏面コンタクト領域）
３１  Ｎ型ホールバリア領域導入用レジスト膜
３２  トレンチ形成用ハードマスク膜
３３  トレンチハードマスク膜加工用レジスト膜
３４  ダミーセル領域（線状ダミーセル領域）
３５  セル周辺接合領域
３６  フローティングフィールドリング（フィールドリミッティングリング）
３８  イオン注入用の薄い酸化シリコン膜
４０  線状単位セル領域
４０ａ  線状アクティブセル領域
４０ａａ  アクティブセクション
４０ｉ  線状インアクティブセル領域
４１  結晶欠陥領域
４２  Ｎ型フィールドストップ領域
４３  バックグラインド位置
４４  アノードメタル電極
４５  アノード開口
４６  Ｐ型アノード領域
４７  Ｎ型カソード領域
４８  Ｐ−型表面領域
Ａ  アノード端子
Ｃ  コレクタ端子
Ｄ，Ｄａ，Ｄｂ，Ｄｃ，Ｄｄ，Ｄｅ，Ｄｆ  フライバックダイオード
Ｅ  エミッタ端子
Ｇ  ゲート端子
Ｋ  カソード端子
Ｍ  モータ
Ｐａ，Ｐｂ，Ｐｃ，Ｐｄ，Ｐｅ，Ｐｆ  ＩＧＢＴおよびダイオードペア
Ｑ，Ｑａ，Ｑｂ，Ｑｃ，Ｑｄ，Ｑｅ，Ｑｆ  ＩＧＢＴ
Ｒ１  セル領域端部切り出し領域
Ｒ３  セル領域内部切り出し領域
Ｒ５  線状単位セル領域主要部およびその周辺切り出し領域
Ｖｓ  直流電源
Ｗａ  線状アクティブセル領域の幅
Ｗｉ  線状インアクティブセル領域の幅
【図１】
2015213193.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2015213193.tif 000009
【図８】
2015213193.tif 000010
【図９】
2015213193.tif 000011
【図１０】
2015213193.tif 000012
【図１１】
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【図１２】
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【図１３】
2015213193.tif 000015
【図１４】
2015213193.tif 000016
【図１５】
2015213193.tif 000017
【図１６】
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【図１７】
2015213193.tif 000019
【図１８】
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【図１９】
2015213193.tif 000021
【図２０】
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【図２１】
2015213193.tif 000023
【図２２】
2015213193.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
2015213193.tif 000029
【図２８】
2015213193.tif 000030
【図２９】
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【図３０】
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【図３１】
2015213193.tif 000033
【図３２】
2015213193.tif 000034
【図３３】
2015213193.tif 000035
【図３４】
2015213193.tif 000036
【図３５】
2015213193.tif 000037
【図３６】
2015213193.tif 000038
【図３７】
2015213193.tif 000039
【図３８】
2015213193.tif 000040
【図３９】
2015213193.tif 000041
【図４０】
2015213193.tif 000042
【図４１】
2015213193.tif 000043
【図４２】
2015213193.tif 000044
【図４３】
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【図４４】
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【図４５】
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