(57)【要約】【課題】増幅回路の出力範囲を容易に広げることができ、かつ位相補償用の容量素子の面積効率を向上させることが可能な技術を提供する。【解決手段】ドライバ回路４と、当該ドライバ回路４を制御する制御信号ＣＳを出力する増幅回路３とは、複数の極を有するフィードバックループを構成する。半導体回路１は、当該フィードバックループでの位相補償用の容量素子ＣＣを備える。増幅回路３は、一方の電流端子から制御信号が出力され、他方の電流端子が電源電位に接続されたトランジスタを含む出力ブランチと、当該出力ブランチと並列接続された、カスコード回路を含むブランチとを有している。カスコード回路に含まれる２つのトランジスタがそれぞれ有する、互いに接続された２つの電流端子と、ドライバ回路４との間に、ミラー効果を受ける容量素子ＣＣが接続されている。【選択図】図１２
2015192447.tif 000002
【特許請求の範囲】
【請求項１】
制御対象回路と、
前記制御対象回路を制御する制御信号を出力し、前記制御対象回路からのフィードバック信号が入力される増幅回路と
を備え、
前記増幅回路及び前記制御対象回路は、複数の極を有するフィードバックループを構成し、
前記フィードバックループでの位相補償用の半導体容量素子をさらに備え、
前記増幅回路は、
第１電流端子から前記制御信号が出力され、第２電流端子が電源電位に接続された第１トランジスタを含む出力ブランチと、
前記出力ブランチと並列接続された、カスコード回路を含むブランチと
を有し、
前記カスコード回路は、第３及び第４電流端子を有する第２トランジスタと、第５及び第６電流端子を有する第３トランスタとを含み、
前記第４電流端子と前記第５電流端子とは互いに接続され、
前記第４及び第５電流端子と、前記制御対象回路との間に、ミラー効果を受ける前記半導体容量素子が接続されている、半導体回路。
【請求項２】
請求項１に記載の半導体回路であって、
前記出力ブランチは、前記第１トランジスタの前記第１電流端子に接続された第７電流端子と、第８電流端子とを有する第４トランジスタをさらに含み、
前記カスコード回路を含む前記ブランチは、前記第２トランジスタの前記第３電流端子に接続された第９電流端子と、第１０電流端子とを有する第５トランジスタをさらに含み、
前記第４トランジスタの前記第８電流端子と、前記第５トランジスタの第１０電流端子とが互いに接続されている、半導体回路。
【請求項３】
請求項１及び請求項２のいずれか一つに記載の半導体回路であって、
前記制御対象回路は、負荷を駆動するドライバ回路であって、
前記増幅回路は、前記ドライバ回路の出力を制御する、半導体回路。
【請求項４】
請求項３に記載の半導体回路であって、
前記ドライバ回路は、当該ドライバ回路の出力を制御するための電流源あるいは電圧源を有し、
前記増幅回路は、前記制御信号を前記電流源あるいは前記電圧源の制御端子に出力する、半導体回路。
【請求項５】
請求項４に記載の半導体回路であって、
前記ドライバ回路の出力は差動出力であって、
前記フィードバック信号は、前記差動出力の一方の出力電位、前記差動出力の他方の出力電位、あるいは前記差動出力の中間電位である、半導体回路。
【請求項６】
請求項３及び請求項４のいずれか一つに記載の半導体回路であって、
前記ドライバ回路は、当該ドライバ回路の出力端子と、前記電流源あるいは前記電圧源との間に、スイッチ回路をさらに備え、
前記半導体容量素子の一端は、前記電流源あるいは前記電圧源における、前記スイッチ回路側の端子に接続されている、半導体回路。
【請求項７】
請求項３に記載の半導体回路であって、
前記ドライバ回路は、
第１及び第２出力端子から成る差動出力端子と、
高電位側の第１及び第２スイッチ素子と、低電位側の第３及び第４スイッチ素子と
を備え、
前記第１及び第２スイッチ素子の一端は互いに接続され、
前記第３及び第４スイッチ素子の一端は互いに接続され、
前記第１及び第３スイッチ素子の他端は前記第１出力端子に接続され、
前記第２及び第４スイッチ素子の他端は前記第２出力端子に接続されている、半導体回路。
【請求項８】
請求項１乃至請求項７のいずれか一つに記載の半導体回路が備える増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅回路に関する。
【背景技術】
【０００２】
特許文献１〜３に記載されているように、オペアンプ等の増幅回路について様々な技術が提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２２８０２９号公報
【特許文献２】特開２００９−２４６７８０号公報
【特許文献３】特開２００９−２４６９８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１〜３に記載されているように、増幅回路には位相補償用の容量素子が接続されることがある。位相補償用の容量素子については、その面積効率が良いことが望まれる。
【０００５】
一方で、増幅回路の出力範囲は広いことが望まれる。
【０００６】
そこで、本発明は上述の点に鑑みて成されたものであり、増幅回路の出力範囲を容易に広げることができ、かつ位相補償用の容量素子の面積効率を向上させることが可能な技術を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明に係る半導体回路の一態様は、制御対象回路と、前記制御対象回路を制御する制御信号を出力し、前記制御対象回路からのフィードバック信号が入力される増幅回路とを備え、前記増幅回路及び前記制御対象回路は、複数の極を有するフィードバックループを構成し、前記フィードバックループでの位相補償用の半導体容量素子をさらに備え、前記増幅回路は、第１電流端子から前記制御信号が出力され、第２電流端子が電源電位に接続された第１トランジスタを含む出力ブランチと、前記出力ブランチと並列接続された、カスコード回路を含むブランチとを有し、前記カスコード回路は、第３及び第４電流端子を有する第２トランジスタと、第５及び第６電流端子を有する第３トランスタとを含み、前記第４電流端子と前記第５電流端子とは互いに接続され、前記第４及び第５電流端子と、前記制御対象回路との間に、ミラー効果を受ける前記半導体容量素子が接続されている。
【０００８】
また、本発明に係る半導体回路の一態様では、前記出力ブランチは、前記第１トランジスタの前記第１電流端子に接続された第７電流端子と、第８電流端子とを有する第４トランジスタをさらに含み、前記カスコード回路を含む前記ブランチは、前記第２トランジスタの前記第３電流端子に接続された第９電流端子と、第１０電流端子とを有する第５トランジスタをさらに含み、前記第４トランジスタの前記第８電流端子と、前記第５トランジスタの第１０電流端子とが互いに接続されている。
【０００９】
また、本発明に係る半導体回路の一態様では、前記制御対象回路は、負荷を駆動するドライバ回路であって、前記増幅回路は、前記ドライバ回路の出力を制御する。
【００１０】
また、本発明に係る半導体回路の一態様では、前記ドライバ回路は、当該ドライバ回路の出力を制御するための電流源あるいは電圧源を有し、前記増幅回路は、前記制御信号を前記電流源あるいは前記電圧源の制御端子に出力する。
【００１１】
また、本発明に係る半導体回路の一態様では、前記ドライバ回路の出力は差動出力であって、前記フィードバック信号は、前記差動出力の一方の出力電位、前記差動出力の他方の出力電位、あるいは前記差動出力の中間電位である。
【００１２】
また、本発明に係る半導体回路の一態様では、前記ドライバ回路は、当該ドライバ回路の出力端子と、前記電流源あるいは前記電圧源との間に、スイッチ回路をさらに備え、
前記半導体容量素子の一端は、前記電流源あるいは前記電圧源における、前記スイッチ回路側の端子に接続されている。
【００１３】
また、本発明に係る半導体回路の一態様では、前記ドライバ回路は、第１及び第２出力端子から成る差動出力端子と、高電位側の第１及び第２スイッチ素子と、低電位側の第３及び第４スイッチ素子とを備え、前記第１及び第２スイッチ素子の一端は互いに接続され、前記第３及び第４スイッチ素子の一端は互いに接続され、前記第１及び第３スイッチ素子の他端は前記第１出力端子に接続され、前記第２及び第４スイッチ素子の他端は前記第２出力端子に接続されている。
【００１４】
また、本発明に係る増幅回路の一態様は、上記の半導体回路が備える増幅回路である。
【発明の効果】
【００１５】
本発明の一態様によれば、増幅回路の出力範囲を広げつつ、位相補償用の半導体容量素子の面積効率を向上させることができる。
【図面の簡単な説明】
【００１６】
【図１】半導体回路の構成を示す図である。
【図２】第１比較対象回路の構成を示す図である。
【図３】第１比較対象回路の構成を示す図である。
【図４】ドライバ回路内の各電位の関係を示す図である。
【図５】第２比較対象回路の構成を示す図である。
【図６】第３比較対象回路の構成を示す図である。
【図７】第４比較対象回路の構成を示す図である。
【図８】第４比較対象回路のオペアンプの構成を示す図である。
【図９】第４比較対象回路のバイアス回路の構成を示す図である。
【図１０】ミラー効果を説明するための図である。
【図１１】第４比較対象回路の一部の小信号等価回路を示す図である。
【図１２】半導体回路の一部の構成を示す図である。
【図１３】半導体回路の一部の構成を示す図である。
【図１４】半導体回路の増幅回路の構成を示す図である。
【図１５】半導体回路の一部の小信号等価回路を示す図である。
【図１６】半導体回路での各種電位及び各種電圧を示す図である。
【図１７】半導体回路での各種電位及び各種電圧の関係を示す図である。
【図１８】半導体回路の変形例の一部の構成を示す図である。
【発明を実施するための形態】
【００１７】
＜実施の形態に係る半導体回路の概要＞
図１は実施の形態に係る半導体回路１の構成を示す図である。本実施の形態に係る半導体回路１は、例えば半導体集積回路であって、一つのパッケージ内に収められる。半導体回路１は、例えば、ＬＶＤＳ（low-voltage differential signaling）、ｍｉｎｉ−ＬＶＤＳ、ＶＭＬ（voltage-mode logic）等で用いられる出力バッファ回路である。
【００１８】
図１に示されるように、半導体回路１は、バイアス回路２と、増幅回路３と、ドライバ回路４とを備えている。バイアス回路２は、増幅回路３で必要な各種バイアス電位を生成して出力する。増幅回路３は、ドライバ回路４を制御する制御信号ＣＳを出力する。ドライバ回路４は、増幅回路３にとっての制御対象回路であって、負荷を駆動する。増幅回路３の入力段には、ドライバ回路４からのフィードバック信号ＦＳが入力される。増幅回路３は、制御信号ＣＳをドライバ回路４に与えることによって、ドライバ回路４の出力を制御する。
【００１９】
本実施の形態に係る半導体回路１では、増幅回路３及びドライバ回路４が、複数の極を有するフィードバックループを構成している。半導体回路１には、当該フィードバックループでの位相補償用の容量素子ＣＣが設けられている。容量素子ＣＣは、ＭＯＳ（metal oxide semiconductor）トランジスタ等で構成された半導体容量素子である。容量素子ＣＣの一端及び他端は、増幅回路３及びドライバ回路４にそれぞれ接続されている。以後、位相補償用の容量素子を「位相補償容量素子」と呼ぶ。
【００２０】
以下に、本実施の形態に係る半導体回路１を詳細に説明するが、その前に、当該半導体回路１と比較される比較対象回路について説明する。
【００２１】
＜第１比較対象回路＞
図２は第１比較対象回路１１０の構成を示す図である。図２に示されるように、第１比較対象回路１１０は、増幅回路であるオペアンプ３００と、負荷を駆動するドライバ回路４００と、位相補償容量素子ＣＣ１とを備えている。後述するように、第１比較対象回路１１０では、オペアンプ３００及びドライバ回路４００が、複数の極を有するフィードバックループを構成している。位相補償容量素子ＣＣ１は、当該フィードバックループでの位相補償用の容量素子である。位相補償容量素子ＣＣ１は、ＭＯＳ（metal oxide semiconductor）トランジスタ等で構成された半導体容量素子である。
【００２２】
第１比較対象回路１１０には、第１電源電位ＶＤＤと、それよりも小さい第２電源電位ＶＳＳとが与えられる。第１比較対象回路１１０は、第１電源電位ＶＤＤ及び第２電源電位ＶＳＳを電源として動作する。第１電源電位ＶＤＤは例えば正の電位であって、第２電源電位ＶＳＳは例えば接地電位（０Ｖ）である。以後、第１電源電位ＶＤＤを「プラス電源電位ＶＤＤ」と呼び、第２電源電位ＶＳＳを「接地電位ＶＳＳ」と呼ぶ。
【００２３】
オペアンプ３００は、プラス電源電位ＶＤＤ及び接地電位ＶＳＳを電源として動作する。オペアンプ３００のマイナス側入力端子ＩＮＮには参照電位Ｖｒｅｆが入力される。オペアンプ３００のプラス側入力端子ＩＮＰには、ドライバ回路４００からのフィードバック電位Ｖｆｂが入力される。そして、オペアンプ３００の出力端子ＯＵＴから出力される制御電位Ｖｃｎｔはドライバ回路４００に入力される。
【００２４】
ドライバ回路４００は、プラス電源電位ＶＤＤ及び接地電位ＶＳＳを電源として動作する。ドライバ回路４００は、高電位側の電流源ＣＳＵと、低電位側の電流源ＣＳＬと、高電位側のスイッチ素子ＳＷＨＬ，ＳＷＨＲと、低電位側のスイッチ素子ＳＷＬＬ，ＳＷＬＲと、抵抗ＲＴＬ，ＲＴＲとを備えている。スイッチ素子ＳＷＨＬ，ＳＷＨＲ，ＳＷＬＬ，ＳＷＬＲのそれぞれは、例えばＭＯＳトランジスタで構成される。
【００２５】
高電位側の電流源ＣＳＵの入力端子ＣＳＵｉはプラス電源電位ＶＤＤに接続され、電流源ＣＳＵの出力端子ＣＳＵｏは、スイッチ素子ＳＷＨＬ，ＳＷＨＲの一端に接続されている。電流源ＣＳＵが流す電流Ｉｓｓは、オペアンプ３００からの制御電位Ｖｃｎｔによって制御される。電流源ＣＳＵの制御端子ＣＳＵｃには制御電位Ｖｃｎｔが入力される。制御電位Ｖｃｎｔが小さくなると電流Ｉｓｓは大きくなり、制御電位Ｖｃｎｔが大きくなると電流Ｉｓｓは小さくなる。
【００２６】
スイッチ素子ＳＷＨＬの他端は、抵抗ＲＴＬの一端及びスイッチ素子ＳＷＬＬの一端に接続されている。スイッチ素子ＳＷＨＲの他端は、抵抗ＲＴＲの一端及びスイッチ素子ＳＷＬＲの一端に接続されている。抵抗ＲＴＬの他端と抵抗ＲＴＲの他端とは、互いに接続され、さらにオペアンプ３００のプラス側入力端子ＩＮＰに接続されている。したがって、抵抗ＲＴＬと抵抗ＲＴＲの間のノードの電位がフィードバック電位Ｖｆｂとしてオペアンプ３００のプラス側入力端子ＩＮＰに入力される。
【００２７】
低電位側の電流源ＣＳＬの入力端子ＣＳＬｉは、スイッチ素子ＳＷＬＬ，ＳＷＬＲの他端に接続されている。電流源ＣＳＬの出力端子ＣＳＬｏは接地電位ＶＳＳに接続されている。電流源ＣＳＬには電流Ｉｓｓが流れる。
【００２８】
ドライバ回路４００の出力は差動出力となっている。ドライバ回路４００の一方の出力端子Ｔｘｐは、互いに接続されている、スイッチ素子ＳＷＨＬの他端、抵抗ＲＴＬの一端及びスイッチ素子ＳＷＬＬの一端に接続されている。ドライバ回路４００の他方の出力端子Ｔｘｍは、互いに接続されている、スイッチ素子ＳＷＨＲの他端、スイッチ素子ＳＷＬＲの一端及び抵抗ＲＴＲの一端に接続されている。そして、２つの出力端子Ｔｘｐ，Ｔｘｍ間には終端抵抗Ｒｔｅｒｍが接続される。出力端子Ｔｘｐ，Ｔｘｍは差動出力端子を構成している。
【００２９】
終端抵抗Ｒｔｅｒｍの抵抗値ｒＲｔｅｒｍと、抵抗ＲＴＬの抵抗値ｒＲＴＬと、抵抗ＲＴＲの抵抗値ｒＲＴＲとの関係は以下の式（１）〜（３）のようになっている。
【００３０】
ｒＲｔｅｒｍ≪ｒＲＴＬ  ・・・（１）
ｒＲｔｅｒｍ≪ｒＲＴＲ  ・・・（２）
ｒＲＴＬ＝ｒＲＴＲ  ・・・（３）
抵抗値ｒＲｔｅｒｍは例えば１００Ωであって、抵抗値ｒＲＴＬ，ｒＲＴＲは例えば数ｋΩ〜数十ｋΩである。
【００３１】
以上のような構成のドライバ回路４００では、外部の制御回路（図示せず）によって、スイッチ素子ＳＷＨＬ，ＳＷＬＲが対となって制御され、スイッチ素子ＳＷＨＲ，ＳＷＬＬが対となって制御される。具体的には、図２に示されるように、スイッチ素子ＳＷＨＬ，ＳＷＬＲがともにオン状態に設定されるときには、スイッチ素子ＳＷＨＲ，ＳＷＬＬがともにオフ状態に設定される。また、スイッチ素子ＳＷＨＲ，ＳＷＬＬがともにオン状態に設定されるときには、スイッチ素子ＳＷＨＬ，ＳＷＬＲがともにオフ状態に設定される。
【００３２】
図２に示されるように、スイッチ素子ＳＷＨＬ，ＳＷＬＲがオン状態に設定され、かつスイッチ素子ＳＷＨＲ，ＳＷＬＬがオフ状態に設定された状態では、電流源ＣＳＵが流す電流Ｉｓｓは、スイッチ素子ＳＷＨＬ、出力端子Ｔｘｐ、終端抵抗Ｒｔｅｒｍ、出力端子Ｔｘｍ、スイッチ素子ＳＷＬＲを順に通って、電流源ＣＳＬに流れる。これにより、出力端子Ｔｘｐの電位が出力端子Ｔｘｍの電位よりも高くなり、出力端子Ｔｘｐ，Ｔｘｍ間に差動信号（差動電圧）が生じる。よって、出力端子Ｔｘｐ，Ｔｘｍから差動信号が出力される。
【００３３】
一方で、スイッチ素子ＳＷＨＲ，ＳＷＬＬがオン状態に設定され、かつスイッチ素子ＳＷＨＬ，ＳＷＬＲがオフ状態に設定された状態では、電流源ＣＳＵが流す電流Ｉｓｓは、スイッチ素子ＳＷＨＲ、出力端子Ｔｘｍ、終端抵抗Ｒｔｅｒｍ、出力端子Ｔｘｐ、スイッチ素子ＳＷＬＬを順に通って、電流源ＣＳＬに流れる。これにより、出力端子Ｔｘｍの電位が出力端子Ｔｘｐの電位よりも高くなり、出力端子Ｔｘｐ，Ｔｘｍ間に差動信号が生じる。
【００３４】
なお、抵抗ＲＴＬ，ＲＴＲの抵抗値ｒＲＴＬ，ｒＲＴＲは、終端抵抗Ｒｔｅｒｍの抵抗値ｒＲｔｅｒｍよりも十分に大きく設定されていることから、抵抗ＲＴＬ，ＲＴＲにはほとんど電流が流れない。
【００３５】
以後、出力端子Ｔｘｐ，Ｔｘｍの電位のうち、大きい方の電位を「出力電位ＶＯＨ」と呼び、小さい方の電位を「出力電位ＶＯＬ」と呼ぶ。図２の例では、出力端子Ｔｘｐの電位が出力端子Ｔｘｍの電位よりも大きくなっていることから、出力端子Ｔｘｐから出力電位ＶＯＨが出力され、出力端子Ｔｘｍから出力電位ＶＯＬが出力される。
【００３６】
ドライバ回路４００から出力される差動信号（以後、「出力差動信号」と呼ぶ）の振幅ＶＯＤは、以下の式（４）で表される。
【００３７】
ＶＯＤ＝ＶＯＨ−ＶＯＬ  ・・・（４）
また、出力差動信号の中心電位（コモンモード電位）ＶＯＣは以下の式（５）で表される。
【００３８】
ＶＯＣ＝（ＶＯＨ＋ＶＯＬ）／２  ・・・（５）
出力差動信号の振幅ＶＯＤは、終端抵抗Ｒｔｅｒｍに電流Ｉｓｓが流れることによって当該終端抵抗Ｒｔｅｒｍの両端に発生する電圧であることから、以下の式（６）で表すことができる。
【００３９】
｜ＶＯＤ｜＝Ｉｓｓ×ｒＲｔｅｒｍ  ・・・（６）
抵抗ＲＴＬの抵抗値ｒＲＴＬと抵抗ＲＴＲの抵抗値ｒＲＴＲは同じであることから、抵抗ＲＴＬと抵抗ＲＴＲの間のノードの電位、つまりフィードバック電位Ｖｆｂはコモンモード電位ＶＯＣと一致する。したがって、オペアンプ３００のプラス側入力端子ＩＮＰにはコモンモード電位ＶＯＣが入力される。
【００４０】
オペアンプ３００は、コモンモード電位ＶＯＣ（フィードバック電位Ｖｆｂ）と参照電位Ｖｒｅｆとを比較する。オペアンプ３００は、コモンモード電位ＶＯＣが参照電位Ｖｒｅｆよりも小さければ制御電位Ｖｃｎｔを小さくし、コモンモード電位ＶＯＣが参照電位Ｖｒｅｆよりも大きければ制御電位Ｖｃｎｔを大きくする。これにより、コモンモード電位ＶＯＣが参照電位Ｖｒｅｆよりも小さければ電流Ｉｓｓが大きくなって、出力差動信号の振幅ＶＯＤ及びコモンモード電位ＶＯＣが大きくなる。また、コモンモード電位ＶＯＣが参照電位Ｖｒｅｆよりも大きければ電流Ｉｓｓが小さくなって、出力差動信号の振幅ＶＯＤ及びコモンモード電位ＶＯＣが小さくなる。
【００４１】
このように、オペアンプ３００は、コモンモード電位ＶＯＣが参照電位Ｖｒｅｆと一致するようにドライバ回路４００の電流源ＣＳＵを制御する。これにより、ドライバ回路４００の負荷等によって、出力差動信号のコモンモード電位ＶＯＣが変化することを抑制することができる。
【００４２】
位相補償容量素子ＣＣ１の一端は、電流源ＣＳＵの出力端子ＣＳＵｏと、スイッチ素子ＳＷＨＬ，ＳＷＨＲの一端とに接続されている。位相補償容量素子ＣＣ１の他端は、オペアンプ３００の出力端子ＯＵＴと電流源ＣＳＵの制御端子ＣＳＵｃに接続されている。
【００４３】
位相補償容量素子ＣＣ１は、例えばＮＭＯＳトランジスタで構成される。また、電流源ＣＳＵは、例えばＰＭＯＳトランジスタで構成され、電流源ＣＳＬは、例えばＮＭＯＳトランジスタで構成される。
【００４４】
図３は、電流源ＣＳＵ，ＣＳＬをそれぞれＰＭＯＳトランジスタ及びＮＭＯＳトランジスタで構成し、位相補償容量素子ＣＣ１をＮＭＯＳトランジスタで構成した場合の第１比較対象回路１１０の構成を示すブロック図である。図３の例では、電流源ＣＳＵは、１段のＰＭＯＳトランジスタで構成されているが、カスコード接続された複数段のＰＭＯＳトランジスタで構成しても良い。また、図３の例では、電流源ＣＳＬは、１段のＮＭＯＳトランジスタで構成されているが、カスコード接続された複数段のＮＭＯＳトランジスタで構成しても良い。
【００４５】
図３に示されるドライバ回路４００では、電流源ＣＳＵを構成するＰＭＯＳトランジスタＭＰＣＳＵのソース、ドレイン及びゲートが、それぞれ、電流源ＣＳＵの入力端子ＣＳＵｉ、出力端子ＣＳＵｏ及び制御端子ＣＳＵｃとなっている。また、電流源ＣＳＬを構成するＮＭＯＳトランジスタＭＮＣＳＬのドレイン及びソースが、それぞれ、電流源ＣＳＬの入力端子ＣＳＬｉ及び出力端子ＣＳＬｏとなっている。ＭＯＳトランジスタのソース及びドレインのそれぞれは「電流端子」と呼ばれ、ＭＯＳトランジスタのゲートは「制御端子」とも呼ばれる。
【００４６】
位相補償容量素子ＣＣ１を構成するＮＭＯＳトランジスタＭＮＣＣのソース及びドレインは、互いに接続され、かつ電流源ＣＳＵの出力端子ＣＳＵｏ（ＰＭＯＳトランジスタＭＰＣＳＵのドレイン）及びスイッチ素子ＳＷＨＬ，ＳＷＨＲの一端に接続されている。ＮＭＯＳトランジスタＭＮＣＣのゲートは、オペアンプ３００の出力端子ＯＵＴと電流源ＣＳＵの制御端子ＣＳＵｃ（ＰＭＯＳトランジスタＭＰＣＳＵのゲート）に接続されている。
【００４７】
電流源ＣＳＬがＮＭＯＳトランジスタＭＮＣＳＬで構成される場合には、ＮＭＯＳトランジスタＭＮＣＳＬを含むカレントミラー回路４１０が設けられる。カレントミラー回路４１０は、ＮＭＯＳトランジスタＭＮＣＳＬ以外にも、参照電流源ＣＳＲＥＦと、ＮＭＯＳトランジスタＭＮＲＥＦとを備えている。参照電流源ＣＳＲＥＦの入力端子は電源電位ＶＤＤに接続されている。参照電流源ＣＳＲＥＦの出力端子は、ＮＭＯＳトランジスタＭＮＲＥＦのドレイン及びゲートと、ＮＭＯＳトランジスタＭＮＣＳＬのゲートとに接続されている。そして、ＮＭＯＳトランジスタＭＮＲＥＦのソースは接地電位ＶＳＳに接続されている。
【００４８】
このような構成のカレントミラー回路４１０では、ＮＭＯＳトランジスタＭＮＲＥＦのドレインとソース間に参照電流源ＣＳＲＦＥＦから参照電流Ｉｒｅｆを流すと、参照電流Ｉｒｅｆに応じた電位がＮＭＯＳトランジスタＭＮＲＥＦのゲートに発生する。当該電位は、参照電位ＶｒｅｆＣとしてＮＭＯＳトランジスタＭＮＣＳＬのゲートに入力されて、ＮＭＯＳトランジスタＭＮＣＳＬのドレインとソース間に電流Ｉｓｓが流れる。参照電流Ｉｒｅｆと電流Ｉｓｓとの関係は、ミラー比Ｎを用いて以下の式（７）で表される。
【００４９】
Ｉｓｓ＝Ｉｒｅｆ×Ｎ  ・・・（７）
上述の式（６）に示されるように、振幅ＶＯＤは、電流Ｉｓｓに応じて変化することから、参照電流源ＣＳＲＥＦに流れる参照電流Ｉｒｅｆを変化させることによって振幅ＶＯＤを調整することができる。
【００５０】
上述の説明から理解できるように、第１比較対象回路１１０では、オペアンプ３００及びドライバ回路４００によって、フィードバックループが構成されている。オペアンプ３００は増幅回路であることから、その周波数特性（周波数応答特性）には１つ以上の極が存在する。また、フィードバックループでは、オペアンプ３００からの制御電位Ｖｃｎｔで制御される電流源ＣＳＵは１段の増幅回路と見ることができることから、電流源ＣＳＵの周波数特性には１つの極が存在する。よって、オペアンプ３００及びドライバ回路４００（詳細にはドライバ回路４００の一部）は、２つ以上の極を有するフィードバックループを構成する。言い換えれば、オペアンプ３００及びドライバ回路４００は、複数段の増幅回路を有するフィードバックループを構成する。位相補償容量素子ＣＣ１は、当該フィードバックループでの位相補償用の容量素子である。位相補償容量素子ＣＣ１によって、フィードバックループでのオペアンプ３００側の極が低周波側に移動する。
【００５１】
位相補償容量素子ＣＣ１は、増幅回路としての電流源ＣＳＵを構成するＰＭＯＳトランジスタＭＰＣＳＵのゲートとドレインの間に接続されていることから、位相補償容量素子ＣＣ１は、増幅回路の入力端子と出力端子との間に接続されていると見ることができる。したがって、位相補償容量素子ＣＣ１はミラー効果を受ける。よって、オペアンプ３００の出力端子ＯＵＴとプラス電源電位ＶＤＤとの間には、位相補償容量素子ＣＣ１の容量値ｃＣＣ１に対してＰＭＯＳトランジスタＭＰＣＳＵのゲインＡ１を掛け合わして得られる容量値（ｃＣＣ１×Ａ１）を有する容量素子が接続されていると見ることができる。これにより、小さい容量値の位相補償容量素子ＣＣ１を用いて適切に位相補償を行うことができる。
【００５２】
ここで、位相補償容量素子ＣＣ１は、ＭＯＳトランジスタ等の半導体容量素子で構成するのではなく、配線層を構成するメタル積層構造で構成することができる。位相補償容量素子ＣＣ１をメタル積層構造で構成した場合には、位相補償容量素子ＣＣ１を半導体容量素子で構成した場合と比較して面積効率が悪い。したがって、前者の場合には、後者の場合よりも位相補償容量素子ＣＣ１のレイアウト面積が例えば数倍程度大きくなる。
【００５３】
一方で、図３のように、位相補償容量素子ＣＣ１をＭＯＳトランジスタＭＮＣＣで構成した場合には、安定した容量値ｃＣＣ１を得るためには、位相補償容量素子ＣＣ１の両端に、ＭＯＳトランジスタＭＮＣＣのしきい値電圧よりも大きい電圧を与える必要がある。また、位相補償容量素子ＣＣ１をバラクタで構成した場合には、ＭＯＳトランジスタで構成した場合よりも、容量値ｃＣＣ１の電圧依存性は低いものの、十分な容量値ｃＣＣ１を得るためには、位相補償容量素子ＣＣ１の両端にはしきい値よりも大きい電圧を与える必要がある。
【００５４】
このように、位相補償容量素子ＣＣ１をＭＯＳトランジスタ等の半導体容量素子で構成した場合には、安定かつ十分な容量値ｃＣＣ１を得るためには、位相補償容量素子ＣＣ１の両端にはしきい値Ｖｔｈｃｃよりも大きな電圧を与える必要がある。つまり、適切な容量値ｃＣＣ１を得るためには、位相補償容量素子ＣＣ１の両端の電圧をＶｐｎｃｃとすると以下の式（８）を満たす必要がある。
【００５５】
Ｖｐｎｃｃ＞Ｖｔｈｃｃ  ・・・（８）
位相補償容量素子ＣＣ１をＭＯＳトランジスタで構成した場合には、しきい値Ｖｔｈｃｃは、当該ＭＯＳトランジスタのしきい値電圧（反転層が生じるゲートとソース間の電圧）となる。
【００５６】
図４はドライバ回路４００内の各電位の関係を示す図である。図４での縦軸は電位を示している。図４に示されるＶｄｓＣＳＵは、電流源ＣＳＵを構成するＰＭＯＳトランジスタＭＰＣＳＵのドレインとソース間の電圧である。ＶＨは、ＰＭＯＳトランジスタＭＰＣＳＵのドレイン（電流源ＣＳＵの出力端子ＣＳＵｏ）の電位である。ＶｄｓＣＳＬは、電流源ＣＳＬを構成するＮＭＯＳトランジスタＭＮＣＳＬのドレインとソース間の電圧である。ＶＬは、ＮＭＯＳトランジスタＭＮＣＳＬのドレイン（電流源ＣＳＬの入力端子ＣＳＬｉ）の電位である。ｒＳＷＰはスイッチＳＷＨＬ，ＳＷＨＲのオン状態での抵抗値（オン抵抗値）であって、ｒＳＷＮは、スイッチＳＷＬＬ，ＳＷＬＲのオン状態での抵抗値である。
【００５７】
第１比較対象回路１１０では、オペアンプ３００を含むフィードバックループ（フィードバック回路）が正しく機能している場合には、Ｖｆｂ＝Ｖｒｅｆとなることから、以下の式（９）が成立する。
【００５８】
Ｖｆｂ＝（ＶＯＨ＋ＶＯＬ）／２＝ＶＯＣ＝Ｖｒｅｆ  ・・・（９）
また以下の式（１０）が成立する。
【００５９】
ＶＨ＝Ｉｓｓ×（ｒＳＷＰ＋ｒＲｔｅｒｍ//（ｒＲＴＬ＋ｒＲＴＲ）＋ｒＳＷＮ）
＋ＶＬ                                                    ・・・（１０）
式（１０）中の「ｒＲｔｅｒｍ//（ｒＲＴＬ＋ｒＲＴＲ）」は、出力端子Ｔｘｐと出力端子Ｔｘｍの間の、終端抵抗Ｒｔｅｒｍ及び抵抗ＲＴＬ，ＲＴＲから成る合成抵抗の抵抗値を示している。
【００６０】
また、第１比較対象回路１１０では、以下の式（１１），（１２）が成立する。
【００６１】
ｒＳＷＰ≪ｒＲｔｅｒｍ  ・・・（１１）
ｒＳＷＮ≪ｒＲｔｅｒｍ  ・・・（１２）
式（１１），（１２）と上述の式（１），（２）より、以下の式（１３），（１４）が成立する。
【００６２】
ＶＨ＝ＶＯＨ＝ＶＯＣ＋ｒＲｔｅｒｍ／２×Ｉｓｓ  ・・・（１３）
ＶＬ＝ＶＯＬ＝ＶＯＣ−ｒＲｔｅｒｍ／２×Ｉｓｓ  ・・・（１４）
ここで、飽和領域で動作するＭＯＳトランジスタについては以下の式（１５），（１６）が成立する。
【００６３】
Ｉｄｓ＝Ｋ×Ｗ／Ｌ×（Ｖｇｓ−Ｖｔｈ）２＝Ｋ×Ｗ／Ｌ×Ｖｏｖ２  ・・・（１５）
Ｖｏｖ＝Ｖｇｓ−Ｖｔｈ  ・・・（１６）
Ｉｄｓは、ＭＯＳトランジスタでのドレインとソース間の電流であって、Ｖｇｓは、ＭＯＳトランジスタでのゲートとソース間の電圧であって、Ｖｔｈは、ＭＯＳトランジスタのしきい値電圧である。またＫは、ＭＯＳトランジスタのプロセスに依存する定数である。定数Ｋ、しきい値Ｖｔｈ、電圧Ｖｇｓ及び後述の電圧Ｖｄｓは、ＮＭＯＳトランジスタでは正の値をとり、ＰＭＯＳトランジスタでは負の値をとる。
【００６４】
式（１５）が成立するためには、つまり、ＭＯＳトランジスタが飽和領域で動作するためには以下の式（１７），（１８）の両方が成立する必要がある。
【００６５】
｜Ｖｇｓ｜＞｜Ｖｔｈ｜  ・・・（１７）
｜Ｖｇｓ−Ｖｔｈ｜＞｜Ｖｄｓ｜  ・・・（１８）
なお、式（１７），（１８）は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの両方について言えることである。Ｖｄｓは、ＭＯＳトランジスタでのドレインとソース間の電圧である。
【００６６】
電流源ＣＳＵを構成するＰＭＯＳトランジスタＭＰＣＳＵを電流源として機能させるためには、ＰＭＯＳトランジスタＭＰＣＳＵは飽和領域で動作させる必要がある。ＰＭＯＳトランジスタＭＰＣＳＵが飽和領域で動作するためには、式（１８）により、以下の式（１９）が成立する必要がある。
【００６７】
（ＶｇｓＣＳＵ−ＶｔｈＣＳＵ）＞ＶｄｓＣＳＵ  ・・・（１９）
式（１９）のＶｇｓＣＳＵは、ＰＭＯＳトランジスタＭＰＣＳＵでのゲートとソース間の電圧を示している。またＶｔｈＣＳＵは、ＰＭＯＳトランジスタＭＰＣＳＵのしきい値電圧を示している。電圧ＶｇｓＣＳＵ、電圧ＶｄｓＣＳＵ及びしきい値電圧ＶｔｈＣＳＵのそれぞれは負の値をとる。
【００６８】
電圧ＶｄｓＣＳＵ及び電圧ＶｇｓＣＳＵは、以下の式（２０），（２１）で表される。
【００６９】
ＶｄｓＣＳＵ＝ＶＨ−ＶＤＤ  ・・・（２０）
ＶｇｓＣＳＵ＝Ｖｃｎｔ−ＶＤＤ  ・・・（２１）
式（２０），（２１）と上述の式（１９）から、ＰＭＯＳトランジスタＭＰＣＳＵが飽和領域で動作するための条件式の一つとして以下の式（２２）が得られる。
【００７０】
Ｖｃｎｔ＞ＶｔｈＣＳＵ＋ＶＨ  ・・・（２２）
また、式（２１）と上述の式（１７）から、ＰＭＯＳトランジスタＭＰＣＳＵが飽和領域で動作するための条件式の一つとして以下の式（２３）が得られる。
【００７１】
Ｖｃｎｔ＜ＶｔｈＣＳＵ＋ＶＤＤ  ・・・（２３）
ＰＭＯＳトランジスタＭＰＣＳＵが飽和領域で動作するためには、式（２２），（２３）の両方が成立する必要がある。
【００７２】
またＰＭＯＳトランジスタＭＰＣＳＵについて、式（１５）及び式（２１）から以下の式（２４）が得られる。
【００７３】
ＶｇｓＣＳＵ＝Ｖｃｎｔ−ＶＤＤ
＝−（−Ｉｓｓ／Ｋ×Ｌ／Ｗ）１／２＋ＶｔｈＣＳＵ  ・・・（２４）
飽和領域で動作するＰＭＯＳトランジスタＭＰＣＳＵについては式（２４）が成立することから、式（２４）より、第１比較対象回路１１０では、制御電位Ｖｃｎｔが小さくなると電流Ｉｓｓが大きくなり、制御電位Ｖｃｎｔが大きくなると電流Ｉｓｓが小さくなる。
【００７４】
ここで、ドライバ回路４００から出力される出力差動信号の振幅ＶＯＤを大きくするために、カレントミラー回路４１０の参照電流源ＣＳＲＥＦに流す参照電流Ｉｒｅｆを大きくして電流Ｉｓｓを大きくすると、上述の式（１３）より電位ＶＨが大きくなる。また、式（２４）より、電流Ｉｓｓが大きくなると制御電位Ｖｃｎｔは小さくなる。したがって、出力差動信号の振幅ＶＯＤを大きくしようとすると、式（２２）が成立しにくくなる。
【００７５】
このように、ＰＭＯＳトランジスタＭＰＣＳＵを飽和領域で動作させるためには、出力差動信号の振幅ＶＯＤをあまり大きくすることができない。つまり、電流Ｉｓｓの影響を受ける電位ＶＨ及び制御電位Ｖｃｎｔの関係で定まる電流源ＣＳＵの動作点に起因して、振幅ＶＯＤの大きさが制限される。
【００７６】
一方で、位相補償容量素子ＣＣ１を適切に動作させるためには、上述の式（８）、つまりＶｐｎｃｃ＞Ｖｔｈｃｃが成立する必要がある。位相補償容量素子ＣＣ１の両端の電圧Ｖｐｎｃｃは、式（１３）及び式（２１）を用いて以下の式（２５）で表される。
【００７７】
Ｖｐｎｃｃ＝Ｖｃｎｔ−ＶＨ
＝ＶＤＤ＋ＶｇｓＣＳＵ−（Ｉｓｓ×ｒＲｔｅｒｍ／２＋ＶＯＣ）
・・・（２５）
また式（８）は式（２５）を使用して以下の式（２６）のように変形できる。
【００７８】
Ｖｃｎｔ−ＶＨ＞Ｖｔｈｃｃ  ・・・（２６）
式（２５）より、プラス電源電位ＶＤＤが小さい場合（回路の低電圧動作）、コモンモード電位ＶＯＣが大きい場合、電流Ｉｓｓが大きい（振幅ＶＯＤが大きい）場合、終端抵抗の抵抗値ｒＲｔｅｒｍが大きい場合には、Ｖｐｎｃｃ＞Ｖｔｈｃｃは成立しにくくなる。また、スイッチ素子ＳＷＨＬ，ＳＷＨＲのオン抵抗値ｒＳＷＰが大きい場合には電位ＶＨは大きくなることから、スイッチ素子ＳＷＨＬ，ＳＷＨＲのオン抵抗値ｒＳＷＰが大きい場合にもＶｐｎｃｃ＞Ｖｔｈｃｃは成立しにくくなる。
【００７９】
ドライバ回路４００から出力される出力差動信号の振幅ＶＯＤを大きくするために電流Ｉｓｓを大きくすると、式（１３）より電位ＶＨが大きくなる。また、電流Ｉｓｓが大きくなると、式（２４）より制御電位Ｖｃｎｔは小さくなる。したがって、出力差動信号の振幅ＶＯＤを大きくしようとすると、式（２６）は成立しにくくなる。つまり、位相補償容量素子ＣＣ１を適切に動作させるためには、出力差動信号の振幅ＶＯＤをあまり大きくすることができない。言い換えれば、電流Ｉｓｓの影響を受ける電位ＶＨ及び制御電位Ｖｃｎｔの関係で定まる位相補償容量素子ＣＣ１の動作点に起因して、振幅ＶＯＤが制限される。
【００８０】
このように、第１比較対象回路１１０では、式（２２）によって、電流源ＣＳＵの動作点に起因して振幅ＶＯＤの大きさが制限されるとともに、式（２６）によって、位相補償容量素子ＣＣ１の動作点に起因して振幅ＶＯＤの大きさが制限される。したがって、振幅ＶＯＤを決定する際には、電流源ＣＳＵの動作点と位相補償容量素子ＣＣ１の動作点の両方を考慮する必要がある。
【００８１】
出力差動信号の振幅ＶＯＤを大きくする場合において、式（２６）よりも式（２２）の方が成立しやすいときには、振幅ＶＯＤは位相補償容量素子ＣＣ１の動作点に起因して制限される。言い換えれば、電流Ｉｓｓを大きくする場合において、式（２６）よりも式（２２）の方が成立しやすいとき、電流Ｉｓｓは位相補償容量素子ＣＣ１の動作点に起因して制限される。よって、この場合には、位相補償容量素子ＣＣ１が存在しない場合と比較して、振幅ＶＯＤ（電流Ｉｓｓ）を大きくすることが難しくなる。
【００８２】
＜第２比較対象回路＞
電流Ｉｓｓが位相補償容量素子ＣＣ１の動作点による制限を受けにくくするためには、図５に示される第２比較対象回路１２０が考えられる。図５に示されるように、第２比較対象回路１２０では、位相補償容量素子ＣＣ１は、プラス電源電位ＶＤＤとオペアンプ３００の出力端子ＯＵＴとの間に接続されている。つまり、位相補償容量素子ＣＣ１は、電流源ＣＳＵを構成するＰＭＯＳトランジスタＭＰＣＳＵのソースとゲートの間に接続されている。
【００８３】
第２比較対象回路１２０では、電圧Ｖｐｎｃｃは以下の式（２７）で表される。
【００８４】
Ｖｐｎｃｃ＝ＶＤＤ−Ｖｃｎｔ  ・・・（２７）
式（２７）より、第２比較対象回路１２０での電圧Ｖｐｎｃｃは、第１比較対象回路１１０での電圧Ｖｐｎｃｃとは異なり、電流Ｉｓｓに応じて変化する電位ＶＨの影響を受けない。したがって、電流Ｉｓｓを大きくしたとしても、電圧Ｖｐｎｃｃが変化しにくくなる。よって、電流Ｉｓｓは位相補償容量素子ＣＣ１の動作点に起因する制限を受けにくくなる。
【００８５】
しかしながら、第２比較対象回路１２０では、位相補償容量素子ＣＣ１は、ミラー効果を受けることができないことから、位相補償容量素子ＣＣ１についての単位面積あたりの容量値が小さくなる。つまり、第２比較対象回路１２０では、位相補償容量素子ＣＣ１の面積効率が悪いといった問題がある。
【００８６】
＜第３比較対象回路＞
図６は第３比較対象回路１３０の構成を示す図である。図６に示されるように、第３比較対象回路１３０では、位相補償容量素子ＣＣ１の代わりに位相補償容量素子ＣＣｐ，ＣＣｍが設けられている。位相補償容量素子ＣＣｐは、ドライバ回路４００の出力端子Ｔｘｐと接地電位ＶＳＳとの間に接続されている。位相補償容量素子ＣＣｍは、ドライバ回路４００の出力端子Ｔｘｍと接地電位ＶＳＳとの間に接続されている。
【００８７】
このような第３比較対象回路１３０では、フィードバックループでのドライバ回路４００側の極が低周波数側に移動し、位相補償が行われる。
【００８８】
しかしながら、位相補償容量素子ＣＣｐ，ＣＣｍは、ミラー効果を受けることができないため、位相補償容量素子ＣＣｐ，ＣＣｍについての単位面積あたりの容量値は小さい。
【００８９】
また、位相補償容量素子ＣＣｐ，ＣＣｍは、出力端子Ｔｘｐ，Ｔｘｍにそれぞれ接続されていることから、出力差動信号のスルーレート特性が劣化する。
【００９０】
さらに、出力差動信号が、ドライバ回路４００の外部に存在する、出力端子Ｔｘｐ，Ｔｘｍに接続された寄生容量等の容量の影響を受けないためには、位相補償容量素子ＣＣｐ，ＣＣｍの容量値を大きくする必要がある。そのため、位相補償容量素子ＣＣｐ，ＣＣｍのレイアウト面積が大きくなる。
【００９１】
＜第４比較対象回路＞
図７は第４比較対象回路１４０の構成を示す図である。第４比較対象回路１４０では、位相補償容量素子ＣＣ１の一端が、オペアンプ３００の出力端子ＯＵＴではなく、オペアンプ３００が有するカスコード回路に接続されている。図８は、オペアンプ３００の構成を示す図である。図８には、オペアンプ３００にバイアス電位を出力するバイアス回路２００も示されている。なお、バイアス回路２００はオペアンプ３００内に設けても良い。
【００９２】
図８に示されるように、オペアンプ３００は、７つのＮＭＯＳトランジスタＭＮＩＮＰ，ＭＮＩＮＮ，ＭＮＴＣ，ＭＮＵＬ，ＭＮＵＲ，ＭＮＬＬ，ＭＮＬＲと、４つのＰＭＯＳトランジスタＭＰＵＬ，ＭＰＵＲ，ＭＰＬＬ，ＭＰＬＲと備えている。図８に示されるオペアンプ３００は、フォールデッドカスコード型オペアンプと呼ばれる。
【００９３】
ＮＭＯＳトランジスタＭＮＩＮＰ，ＭＮＩＮＮのゲートは、プラス側入力端子ＩＮＰ及びマイナス側入力端子ＩＮＮにそれぞれ接続されている。ＮＭＯＳトランジスタＭＮＩＮＰ，ＭＮＩＮＮのソースは、ＮＭＯＳトランジスタＭＮＴＣのドレインと接続されている。ＮＭＯＳトランジスタＭＮＴＣのソースは接地電位ＶＳＳと接続されている。
【００９４】
ＰＭＯＳトランジスタＭＰＵＬとＰＭＯＳトランジスタＭＰＬＬとはカスコード接続され、ＰＭＯＳトランジスタＭＰＵＲとＰＭＯＳトランジスタＭＰＬＲとはカスコード接続されている。ＰＭＯＳトランジスタＭＰＵＬ，ＭＰＵＲのソースはプラス電源電位ＶＤＤに接続されている。ＰＭＯＳトランジスタＭＰＵＬ，ＭＰＵＲのゲートは互いに接続されている。ＰＭＯＳトランジスタＭＰＵＬ，ＭＰＵＲのドレインは、それぞれＰＭＯＳトランジスタＭＰＬＬ，ＭＰＬＲのソースと接続されている。ＰＭＯＳトランジスタＭＰＬＬ，ＭＰＬＲのゲートは互いに接続されている。ＰＭＯＳトランジスタＭＰＵＬのドレインとＰＭＯＳトランジスタＭＰＬＬのソースは、入力段のＮＭＯＳトランジスタＭＮＩＮＰのドレインと接続されている。ＰＭＯＳトランジスタＭＰＵＲのドレインとＰＭＯＳトランジスタＭＰＬＲのソースは、入力段のＮＭＯＳトランジスタＭＮＩＮＮのドレインと接続されている。
【００９５】
ＮＭＯＳトランジスタＭＮＵＬとＮＭＯＳトランジスタＭＮＬＬとはカスコード接続され、ＮＭＯＳトランジスタＭＮＵＲとＮＭＯＳトランジスタＭＮＬＲとはカスコード接続されている。ＮＭＯＳトランジスタＭＮＵＬ，ＭＮＵＲのドレインは、それぞれＰＭＯＳトランジスタＭＰＬＬ，ＭＰＬＲのドレインと接続されている。ＮＭＯＳトランジスタＭＮＵＬ，ＭＮＵＲのソースは、それぞれＮＭＯＳトランジスタＭＮＬＬ，ＭＮＬＲのドレインと接続されている。ＮＭＯＳトランジスタＭＮＬＬ，ＭＮＬＲのソースは接地電位ＶＳＳに接続されている。ＮＭＯＳトランジスタＭＮＵＬ，ＭＮＵＲのゲートは互いに接続されている。ＮＭＯＳトランジスタＭＮＬＬ，ＭＮＬＲのゲートは互いに接続されている。ＮＭＯＳトランジスタＭＮＬＬ，ＭＮＬＲのゲートは、ＮＭＯＳトランジスタＭＮＵＬ及びＰＭＯＳトランジスタＭＰＬＬのドレインと接続されている。
【００９６】
オペアンプ３００は、バイアス回路２００から出力されるバイアス電位ＶｒｅｆＰＵ，ＶｒｅｆＰＬ，ＶｒｅｆＮＵ，ＶｒｅｆＴＣがそれぞれ入力される複数のバイアス入力端子ＲＩＮ１〜ＲＩＮ４を有している。バイアス入力端子ＲＩＮ１に入力されるバイアス電位ＶｒｅｆＰＵは、ＰＭＯＳトランジスタＭＰＵＬ，ＭＰＵＲのゲートに入力される。バイアス入力端子ＲＩＮ２に入力されるバイアス電位ＶｒｅｆＰＬは、ＰＭＯＳトランジスタＭＰＬＬ，ＭＰＬＲのゲートに入力される。バイアス入力端子ＲＩＮ３に入力されるバイアス電位ＶｒｅｆＮＵは、ＮＭＯＳトランジスタＭＮＵＬ，ＭＮＵＲのゲートに入力される。そして、バイアス入力端子ＲＩＮ４に入力されるバイアス電位ＶｒｅｆＴＣは、ＮＭＯＳトランジスタＭＮＴＣのゲートに入力される。
【００９７】
ＰＭＯＳトランジスタＭＰＬＲ及びＮＭＯＳトランジスタＭＮＵＲのドレインは出力端子ＯＵＴに接続されている。ＰＭＯＳトランジスタＭＰＬＲ及びＮＭＯＳトランジスタＭＮＵＲのドレインの電位が制御電位Ｖｃｎｔとして出力端子ＯＵＴからドライバ回路４００に出力される。
【００９８】
オペアンプ３００は、ＮＭＯＳトランジスタＭＮＵＲのソース及びＮＭＯＳトランジスタＭＮＬＲのドレインに接続されたフィードバック端子ＦＰを備えている。フィードバック端子ＦＰには、位相補償容量素子ＣＣ１の一端が接続されている。これにより、位相補償容量素子ＣＣ１の一端は、ＮＭＯＳトランジスタＭＮＵＲ，ＭＮＬＲで構成されたカスコード回路に接続されている。つまり、位相補償容量素子ＣＣ１の一端は、ＮＭＯＳトランジスタＭＮＵＲのソース及びＮＭＯＳトランジスタＭＮＬＲのドレインの両方に接続されている。位相補償容量素子ＣＣ１の他端は、電流源ＣＳＵの出力端子ＣＳＵｏに接続されている。
【００９９】
第４比較対象回路１４０では、フィードバック端子ＦＰの電位よりも電位ＶＨの方が高くなる。したがって、図３に示されるように、位相補償容量素子ＣＣ１をＮＭＯＳトランジスタＭＮＣＣで構成する場合には、ＮＭＯＳトランジスタＭＮＣＣのゲートが電流源ＣＳＵの出力端子ＣＳＵｏに接続され、ＮＭＯＳトランジスタＭＮＣＣのソース及びドレインがフィードバック端子ＦＰに接続される。
【０１００】
図９はバイアス回路２００の構成を示す図である。図９に示されるように、バイアス回路２００は、ＰＭＯＳトランジスタＭＰ１，ＭＰ２と、ＮＭＯＳトランジスタＭＮ１，ＭＮ２と、電流源ＣＳ１〜ＣＳ４とを備えている。ＰＭＯＳトランジスタＭＰ１，ＭＰ２のソースはプラス電源電位ＶＤＤに接続されている。ＰＭＯＳトランジスタＭＰ１，ＭＰ２のドレインは、それぞれ電流源ＣＳ１，ＣＳ２の入力端子と接続されている。ＰＭＯＳトランジスタＭＰ１のゲート及びドレインは互いに接続され、ＰＭＯＳトランジスタＭＰ２のゲート及びドレインは互いに接続されている。電流源ＣＳ１，ＣＳ２の出力端子は接地電位ＶＳＳに接続されている。
【０１０１】
ＮＭＯＳトランジスタＭＮ１，ＭＮ２のソースは接地電位ＶＳＳに接続されている。ＮＭＯＳトランジスタＭＮ１，ＭＮ２のドレインは、それぞれ電流源ＣＳ３，ＣＳ４の出力端子と接続されている。ＮＭＯＳトランジスタＭＮ１のゲート及びドレインは互いに接続され、ＮＭＯＳトランジスタＭＮ２のゲート及びドレインは互いに接続されている。電流源ＣＳ３，ＣＳ４の入力端子はプラス電源電位ＶＤＤに接続されている。
【０１０２】
バイアス回路２００は、オペアンプ３００のバイアス入力端子ＲＩＮ１〜ＲＩＮ４にそれぞれ接続されたバイアス出力端子ＲＯＵＴ１〜ＲＯＵ４を備えている。バイアス出力端子ＲＯＵＴ１は、ＰＭＯＳトランジスタＭＰ１のゲート及びドレインに接続されている。バイアス回路２００のＰＭＯＳトランジスタＭＰ１及び電流源ＣＳ１と、オペアンプ３００のＰＭＯＳトランジスタＭＰＵＬ，ＭＰＵＲとでカレントミラー回路を構成している。ＰＭＯＳトランジスタＭＰ１のゲート及びドレインの電位がバイアス電位ＶｒｅｆＰＵとしてバイアス出力端子ＲＯＵＴ１から出力される。
【０１０３】
バイアス出力端子ＲＯＵＴ２は、ＰＭＯＳトランジスタＭＰ２のゲート及びドレインに接続されている。バイアス回路２００のＰＭＯＳトランジスタＭＰ２及び電流源ＣＳ２と、オペアンプ３００のＰＭＯＳトランジスタＭＰＬＬ，ＭＰＬＲとでカレントミラー回路を構成している。ＰＭＯＳトランジスタＭＰ２のゲート及びドレインの電位がバイアス電位ＶｒｅｆＰＬとしてバイアス出力端子ＲＯＵＴ２から出力される。
【０１０４】
バイアス出力端子ＲＯＵＴ３は、ＮＭＯＳトランジスタＭＮ２のゲート及びドレインに接続されている。バイアス回路２００のＮＭＯＳトランジスタＭＮ２及び電流源ＣＳ４と、オペアンプ３００のＮＭＯＳトランジスタＭＮＵＬ，ＭＮＵＲとでカレントミラー回路を構成している。ＮＭＯＳトランジスタＭＮ２のゲート及びドレインの電位がバイアス電位ＶｒｅｆＮＵとしてバイアス出力端子ＲＯＵＴ３から出力される。
【０１０５】
バイアス出力端子ＲＯＵＴ４は、ＮＭＯＳトランジスタＭＮ１のゲート及びドレインに接続されている。バイアス回路２００のＮＭＯＳトランジスタＭＮ１及び電流源ＣＳ３と、オペアンプ３００のＮＭＯＳトランジスタＭＮＴＣとでカレントミラー回路を構成している。ＮＭＯＳトランジスタＭＮ１のゲート及びドレインの電位がバイアス電位ＶｒｅｆＴＣとしてバイアス出力端子ＲＯＵＴ４から出力される。
【０１０６】
以上のような構成を有する第４比較対象回路１４０では、オペアンプ３００の最終段のブランチに存在するＮＭＯＳトランジスタＭＮＬＲのドレインとソース間の電圧をＶｄｓＮ１とすると、位相補償容量素子ＣＣ１の両端の電圧Ｖｐｎｃｃは以下の式（２８）で表される。
【０１０７】
Ｖｐｎｃｃ＝ＶＨ−ＶｄｓＮ１  ・・・（２８）
したがって、上述の式（８）は以下の式（２９）のように変形できる
ＶＨ−ＶｄｓＮ１＞Ｖｔｈｃｃ  ・・・（２９）
式（２９）に示されるように、第４比較対象回路１４０での位相補償容量素子ＣＣ１の動作点は、上述の第１比較対象回路１１０とは異なり（式（２６）参照）、電流Ｉｓｓに応じて変化する制御電位Ｖｃｎｔの影響を受けない。さらに、ＮＭＯＳトランジスタＭＮＬＲのドレインとソース間の電圧ＶｄｓＮ１は、電流Ｉｓｓの影響を受けない。したがって、電流Ｉｓｓを大きくしたとき、式（２９）は式（２６）よりも成立しやすい。よって、電流Ｉｓｓは位相補償容量素子ＣＣ１の動作点に起因する制限を受けにくくなる。
【０１０８】
また、一般的な設計手法であれば、電位ＶＨは、しきい値Ｖｔｈｃｃと電圧ＶｄｓＮ１とを足し合わせた値よりも簡単に大きくすることができることから、式（２９）を簡単に満たすことができる。
【０１０９】
さらに、第４比較対象回路１４０では、位相補償容量素子ＣＣ１はミラー効果を受けることができる。したがって、位相補償容量素子ＣＣ１の実効的な容量値が増大し、位相補償容量素子ＣＣ１の面積効率が良好となる。以下にこの点について説明する。
【０１１０】
まず図１０に示されるソース接地増幅回路１５０を使用してミラー効果の概念を説明する。図１０に示されるソース接地増幅回路１５０では、ＮＭＯＳトランジスタＭＮ１０のソースが接地電位ＶＳＳに接続されている。また、ＮＭＯＳトランジスタＮＭ１０のゲートとドレインの間には容量素子ＣＣ１０が接続されている。そして、ＮＭＯＳトランジスタＭＮ１０のドレインは出力抵抗Ｒ１０を介してプラス電源電位ＶＤＤに接続されている。
【０１１１】
ここで、容量素子を含む増幅回路については、それを小信号等価回路で考えた場合に、容量素子の一端での電位変化に対して、容量素子の他端での電位が逆方向にゲイン倍変化する場合に、容量素子はミラー効果を受けることができる。
【０１１２】
ソース接地増幅回路１５０での入力電位ｖ１と出力電位ｖ２との関係は以下の式（３０）で表される。
【０１１３】
ｖ２＝−１×ｖ１×ｇｍ×ｒ１０＝−ｖ１×Ａ１０  ・・・（３０）
ｇｍはＮＭＯＳトランジスタＭＮ１０のトランスコンダクタンスを示し、ｒ１０は出力抵抗Ｒ１０の抵抗値を示し、Ａ１０はソース接地増幅回路１５０のゲインの大きさを示している。
【０１１４】
容量素子ＣＣ１０の両端にかかる電圧ｖｐｎは以下の式（３１）で表される。
【０１１５】
ｖｐｎ＝ｖ２−ｖ１＝−（Ａ１０＋１）×ｖ１  ・・・（３１）
Ａ１０≫１の場合、式（３１）より、容量素子ＣＣ１０の両端にかかる電圧ｖｐｎは、入力電位ｖ１のゲインＡ１０倍される。その結果、ソース接地増幅回路１５０の入力端子（ＮＭＯＳトランジスタＭＮ１０のゲート）には、容量素子ＣＣ１０の容量値のＡ１０倍の容量値を有する容量素子が接続されたように見える。つまり、容量素子ＣＣ１０はミラー効果を受ける。
【０１１６】
次に第４比較対象回路１４０での位相補償容量素子ＣＣ１が受けるミラー効果について説明する。図１１は、第４比較対象回路１４０の一部の回路についての小信号等価回路を示す図である。
【０１１７】
図１１に示されるように、小信号等価回路においては、オペアンプ３００のＮＭＯＳトランジスタＭＮＬＲは電流源ＣＳ２０と見なすことができ、オペアンプ３００のＰＭＯＳトランジスタＭＰＵＲ，ＭＰＬＲは等価抵抗Ｒ２０と見なすことができる。また、小信号等価回路においては、オペアンプ３００のＮＭＯＳトランジスタＭＮＵＲのゲートは接地していると見なすことができる。そして、小信号等価回路においては、ドライバ回路４００での、電流源ＣＳＵの出力端子ＣＳＵｏから電流源ＣＳＬの出力端子ＣＳＬｏまでの回路は等価抵抗Ｒ２１と見なすことができる。
【０１１８】
ＮＭＯＳトランジスタＭＮＵＲのゲートは接地していると見なせることから、位相補償容量素子ＣＣ１を流れる小信号電流ｉｃｃは、そのすべてがＮＭＯＳトランジスタＭＮＵＲを流れる。その結果、等価抵抗Ｒ２０の等価抵抗値ｒ２０より、以下の式（３２）で示される小信号電位ｖｃｎｔがＮＭＯＳトランジスタＭＮＵＲのドレインに発生する。
【０１１９】
ｖｃｎｔ＝ｉｃｃ×ｒ２０  ・・・（３２）
電流源ＣＳＵを構成するＰＭＯＳトランジスタＭＰＣＳＵは、小信号電位ｖｃｎｔをそのトランスコンダクタンスｇｍＣＳＵ倍して得られる小信号電流ｉ２０を流す。小信号電流ｉ２０は以下の式（３３）で表される。
【０１２０】
ｉ２０＝−ｖｃｎｔ×ｇｍＣＳＵ  ・・・（３３）
等価抵抗Ｒ２１の抵抗値をｒ２１とすると、電流源ＣＳＵの出力端子ＣＳＵｏには、以下の式（３４）で示される小信号電位ｖｈが発生する。
【０１２１】
ｖｈ＝ｉ２０×ｒ２１
＝−ｖｃｎｔ×ｇｍＣＳＵ×ｒ２１
＝−ｉｃｃ×ｒ２０×Ａ２０        ・・・（３４）
式（３４）中のＡ２０は、ドライバ回路４００のゲインの大きさを示しており、以下の式（３５）で示される。
【０１２２】
Ａ２０＝ｇｍＣＳＵ×ｒ２１  ・・・（３５）
ここで、ゲート接地されているＮＭＯＳトランジスタＭＮＵＲのソースの小信号電位ｖ２０は、以下の式（３６）のように、ＮＭＯＳトランジスタＭＮＵＲのトランスコンダクタンスｇｍＭＮＵＲの逆数と小信号電流ｉｃｃとの積で表すことができる。
【０１２３】
ｖ２０＝１／ｇｍＭＮＵＲ×ｉｃｃ  ・・・（３６）
したがって、小信号電位ｖｈは以下の式（３７）で表すことができる。
【０１２４】
ｖｈ＝−ｖ２０×ｇｍＭＮＵＲ×ｒ２０×Ａ２０  ・・・（３７）
よって、位相補償容量素子ＣＣ１の両端にかかる電圧ｖｐｎ２０は、以下の式（３８）で表される。
【０１２５】
ｖｐｎ２０＝ｖｈ−ｖ２０
＝−（１＋Ａ２０×ｒ２０×ｇｍＭＮＵＲ）×ｖ２０  ・・・（３８）
式（３８）より、ｒ２０×ｇｍＭＮＵＲ＝１のときに、位相補償容量素子ＣＣ１は、図１０での容量素子ＣＣ１０が受けるミラー効果と同様のミラー効果を受けることができる。つまり、ｒ２０×ｇｍＭＮＵＲ≧１となるようにＮＭＯＳトランジスタＭＮＵＲの特性を調整することによって、電流源ＣＳＵの制御端子ＣＳＵｃに、位相補償容量素子ＣＣ１の容量値のＡ２０倍の容量値を有する容量素子が接続されていると見なすことができる。
【０１２６】
このように第４比較対象回路１４０では、電流Ｉｓｓ（振幅ＶＯＤ）が位相補償容量素子ＣＣ１の動作点に起因する制限を受けにくくなるとともに、位相補償容量素子ＣＣ１はミラー効果を受けることができる。
【０１２７】
しかしながら、出力端子ＯＵＴと接地電位ＶＳＳの間には、ＮＭＯＳトランジスタＭＮＵＲ，ＭＮＬＲから成るカスコード回路が存在することから、制御電位Ｖｃｎｔの下限値の設定を、電流源ＣＳＵの動作点で決まる下限値まで小さくすることができないことがある。
【０１２８】
ＮＭＯＳトランジスタＭＮＬＲが飽和領域で動作するために必要なドレインとソース間の電圧の大きさをＶｄｓＮ１＿ｓａｔとし、ＮＭＯＳトランジスタＭＮＵＲが飽和領域で動作するために必要なドレインとソース間の電圧の大きさをＶｄｓＮ２＿ｓａｔとすると、制御電位Ｖｃｎｔは、以下の式（３９）に示されるように、ＶｄｓＮ１＿ｓａｔとＶｄｓＮ２＿ｓａｔとを足し合わせた値よりも大きくなる。
【０１２９】
Ｖｃｎｔ＞ＶｄｓＮ１＿ｓａｔ＋ＶｄｓＮ２＿ｓａｔ  ・・・（３９）
ここで、電流源ＣＳＵの動作点を決定する上述の式（２２）は以下の式（４０）に変形できる。
【０１３０】
Ｖｃｎｔ＞ＶＨ−｜ＶｔｈＣＳＵ｜  ・・・（４０）
式（３９），（４０）より、以下の式（４１）が成立する場合には、制御電位Ｖｃｎｔの下限値の設定は、カスコード回路の存在に起因して制限され、電流源ＣＳＵの動作点から決まる下限値まで小さくすることができない。
【０１３１】
ＶｄｓＮ１＿ｓａｔ＋ＶｄｓＮ２＿ｓａｔ＞ＶＨ−｜ＶｔｈＣＳＵ｜  ・・・（４１）
したがって、第４比較対象回路１４０では、電流Ｉｓｓを大きくすることが困難となり、その結果、出力差動信号の振幅ＶＯＤを大きくすることが困難となる。
【０１３２】
このように、第４比較対象回路１４０では、オペアンプ３００の出力段がカスコード回路を含んでいることから、オペアンプ３００の出力範囲を広げることが困難となる。
【０１３３】
そこで、本実施の形態では、オペアンプ等の増幅回路の出力範囲を容易に広げることができ、かつ位相補償容量素子の面積効率を向上させることが可能な半導体回路を提供する。
【０１３４】
＜実施の形態に係る半導体回路の詳細説明＞
図１２は本実施の形態に係る半導体回路１が備えるドライバ回路４及び増幅回路３の構成を示す図である。本実施の形態に係る増幅回路３は、例えばオペアンプである。以後、増幅回路３を「オペアンプ３」と呼ぶことがある。
【０１３５】
本実施の形態に係るドライバ回路４は、上述のドライバ回路４００と同じ構成を有している。また本実施の形態に係るバイアス回路２（図１参照）は、上述のバイアス回路２００と同じ構成を有している。以下では、本実施の形態に係る半導体回路１について、上述の第４比較対象回路１４０との相違点を中心に説明する。
【０１３６】
位相補償容量素子ＣＣの一端は、電流源ＣＳＵの出力端子ＣＳＵｏに接続されている。また位相補償容量素子ＣＣの他端は、オペアンプ３が有するフィードバック端子ＦＰに接続されている。ドライバ回路４からオペアンプ３にフィードバックされるフィードバック電位ＦＢが図１でのフィードバック信号ＦＳであり、オペアンプ３から出力される制御電位Ｖｃｎｔが図１での制御信号ＣＳである。
【０１３７】
図１３は、図３と同様に、位相補償容量素子ＣＣをＮＭＯＳトランジスタＭＮＣＣで構成し、電流源ＣＳＵをＰＭＯＳトランジスタＭＰＣＳＵで構成し、電流源ＣＳＬをＮＭＯＳトランジスタＭＮＣＳＬで構成した場合のドライバ回路４及び増幅回路３の構成を示す図である。
【０１３８】
図１３に示されるように、位相補償容量素子ＣＣを構成するＮＭＯＳトランジスタＭＮＣＣのゲートは電流源ＣＳＵの出力端子ＣＳＵｏに接続されている。そして、ＮＭＯＳトランジスタＭＮＣＣのドレイン及びソースは、互いに接続されており、かつオペアンプ３のフィードバック端子ＦＰに接続されている。
【０１３９】
図１４は本実施の形態に係るオペアンプ３の構成を示す図である。本実施の形態に係るオペアンプ３は、図８に示されるオペアンプ３００において、ＰＭＯＳトランジスタＭＰＬＬ２，ＭＰＬＲ２及びＮＭＯＳトランジスタＭＮＬＬ２，ＭＮＬＲ２を追加したものである。以下では、オペアンプ３について、オペアンプ３００との相違点を中心に説明する。
【０１４０】
ＰＭＯＳトランジスタＭＰＬＬ２，ＭＰＬＲ２のソースは、入力段のＮＭＯＳトランジスタＭＮＩＮＰ，ＭＮＩＮＮのドレインとそれぞれ接続されている。ＰＭＯＳトランジスタＭＰＬＬ２，ＭＰＬＲ２のゲートは、互いに接続され、かつＰＭＯＳトランジスタＭＰＬＬ，ＭＰＬＲのゲートと接続されている。ＰＭＯＳトランジスタＭＰＬＬ２，ＭＰＬＲ２のドレインは、ＮＭＯＳトランジスタＭＮＬＬ２，ＭＮＬＲ２のドレインとそれぞれ接続されている。ＮＭＯＳトランジスタＭＮＬＬ２，ＭＮＬＲ２のソースは接地電位ＶＳＳと接続されている。ＮＭＯＳトランジスタＭＮＬＬ２，ＭＮＬＲ２のゲートは、互いに接続され、かつＮＭＯＳトランジスタＭＮＬＬ，ＭＮＬＲのゲートと接続されている。
【０１４１】
本実施の形態に係るオペアンプ３では、上述のオペアンプ３００とは異なり、出力端子ＯＵＴは、ＰＭＯＳトランジスタＭＰＬＲ２及びＮＭＯＳトランジスタＭＮＬＲ２のドレインに接続されている。したがって、ＰＭＯＳトランジスタＭＰＬＲ２及びＮＭＯＳトランジスタＭＮＬＲ２のドレインの電位が制御電位Ｖｃｎｔとして出力端子ＯＵＴから出力される。
【０１４２】
また本実施の形態に係るオペアンプ３では、オペアンプ３００と同様に、フィードバック端子ＦＰが、ＮＭＯＳトランジスタＭＮＵＲのソース及びＮＭＯＳトランジスタＭＮＬＲのドレインに接続されている。したがって、位相補償容量素子ＣＣの一端は、ＮＭＯＳトランジスタＭＮＵＲのソース及びＮＭＯＳトランジスタＭＮＬＲのドレインに接続されている。
【０１４３】
以上の説明から理解できるように、本実施の形態に係るオペアンプ３では、制御電位Ｖｃｎｔを出力する出力ブランチＢＲＯに対して、フィードバック端子ＦＰが接続された位相補償用ブランチＢＲＣが並列接続されている。位相補償用ブランチＢＲＣには、ＮＭＯＳトランジスタＭＮＵＲ，ＭＮＬＲから成るカスコード回路が含まれている。
【０１４４】
本実施の形態に係る半導体回路１では、第４比較対象回路１４０と同様に、位相補償容量素子ＣＣの一端が、出力端子ＯＵＴではなく、ＮＭＯＳトランジスタＭＮＵＲのソース及びＮＭＯＳトランジスタＭＮＬＲのドレインに接続されている。したがって、第４比較対象回路１４０と同様に、電流Ｉｓｓ（振幅ＶＯＤ）が位相補償容量素子ＣＣの動作点に起因する制限を受けにくくなる。
【０１４５】
また、半導体回路１では、第４比較対象回路１４０と同様に、位相補償容量素子ＣＣはミラー効果を受けることができる。図１５は、半導体回路１の一部の回路についての小信号等価回路を示す図である。
【０１４６】
図１５に示されるように、小信号等価回路においては、オペアンプ３の位相補償用ブランチＢＲＣのＮＭＯＳトランジスタＭＮＬＲは電流源ＣＳ３０と見なすことができ、位相補償用ブランチＢＲＣのＮＭＯＳトランジスタＭＮＵＲのゲートは接地していると見なすことができる。また、小信号等価回路においては、オペアンプ３のＰＭＯＳトランジスタＭＰＵＲは電流源ＣＳ３１と見なすことができる。そして、小信号等価回路においては、オペアンプ３の出力ブランチＢＲＯのＮＭＯＳトランジスタＭＮＬＲ２は電流源ＣＳ３２と見なすことができる。
【０１４７】
図１５に示される回路では、図１１に示される回路と同様に、位相補償容量素子ＣＣを流れる小信号電流ｉｃｃは、ＮＭＯＳトランジスタＭＮＵＲ、ＰＭＯＳトランジスタＭＰＬＲ及びＰＭＯＳトランジスタＭＰＬＲ２を通じて、電流源ＣＳＵを構成するＰＭＯＳトランジスタＭＰＣＳＵのゲートに流れ込む。したがって、位相補償容量素子ＣＣはミラー効果を受けることができる。なお、ＰＭＯＳトランジスタＭＰＬＲに流れる小信号電流ｉｃｃは、チャネル長変調でのソース及びドレイン間の抵抗ｒｏを流れると考えることができる。
【０１４８】
また本実施の形態では、オペアンプ３の出力ブランチＢＲＯには、カスコード回路が設けられていないことから、オペアンプ３の出力範囲を容易に広げることができる。
【０１４９】
図１６は半導体回路１における、位相補償容量素子ＣＣ付近の回路での電位及び電圧を示す図である。電圧ＶｄｓＰ１＿ｓａｔは、ＰＭＯＳトランジスタＭＰＵＲが飽和領域で動作するめに必要なドレインとソース間の電圧の大きさを示し、電圧ＶｄｓＰ２＿ｓａｔは、ＰＭＯＳトランジスタＭＰＬＲが飽和領域で動作するために必要なドレインとソース間の電圧の大きさを示している。また、電圧ＶｄｓＰ３＿ｓａｔは、ＰＭＯＳトランジスタＭＰＬＲ２が飽和領域で動作するために必要なドレインとソース間の電圧の大きさを示し、電圧ＶｄｓＮ３＿ｓａｔは、ＮＭＯＳトランジスタＭＮＬＲ２が飽和領域で動作するために必要なドレインとソース間の電圧の大きさを示している。
【０１５０】
図１７はオペアンプ３の動作点によって定まる、制御電位Ｖｃｎｔの下限値ＭＩＮＯＰＡ及び上限値ＭＡＸＯＰＡと、電流源ＣＳＵの動作点によって定まる、制御電位Ｖｃｎｔの下限値ＭＩＮＣＳＵ及び上限値ＭＡＸＣＳＵとの関係を示す図である。
【０１５１】
オペアンプ３では、出力端子ＯＵＴとプラス電源電位ＶＤＤとの間には、ＰＭＯＳトランジスタＭＰＵＲ，ＭＰＬＲ２が存在することから、図１７に示されるように、上限値ＭＡＸＯＰＡは（ＶＤＤ−ＶｄｓＰ１＿ｓａｔ−ＶｄｓＰ３＿ｓａｔ）となる。また、出力端子ＯＵＴと接地電位ＶＳＳとの間にはＮＭＯＳトランジスタＭＮＬＲ２が存在することから、図１７に示されるように、下限値ＭＩＮＯＰＡはＶｄｓＮ３＿ｓａｔとなる。
【０１５２】
一方で、電流源ＣＳＵについては、図１７に示されるように、上述の式（２３）から上限値ＭＡＸＣＳＵは（ＶＤＤ−｜ＶｔｈＣＳＵ｜）となる。また式（２２）から下限値ＭＩＮＣＳＵは（ＶＨ−｜ＶｔｈＣＳＵ｜）となる。
【０１５３】
このように、本実施の形態に係る半導体回路１では、オペアンプ３の動作点によって定まる、制御電位Ｖｃｎｔの下限値ＭＩＮＯＰＡはＶｄｓＮ３＿ｓａｔとなり、電流源ＣＳＵの動作点によって定まる、制御電位Ｖｃｎｔの下限値ＭＩＮＣＳＵは（ＶＨ−｜ＶｔｈＣＳＵ｜）となる。したがって、以下の式（４２）が成立する場合には、制御電位Ｖｃｎｔの下限値の設定を、電流源ＣＳＵの動作点で決まる下限値ＭＩＮＣＳＵまで小さくすることができる（Ｖｃｎｔ＞ＶＨ−｜ＶｔｈＣＳＵ｜であるため、厳密には、制御電位Ｖｃｎｔの下限値を下限値ＭＩＮＣＳＵ近くまで小さくすることができる）。
【０１５４】
ＶＨ−｜ＶｔｈＣＳＵ｜≧ＶｄｓＮ３＿ｓａｔ  ・・・（４２）
ここで、上述の第４比較対象回路１４０のオペアンプ３００では、出力端子ＯＵＴと接地電位ＶＳＳとの間に２つのＮＭＯＳトランジスタＭＮＵＬ，ＭＮＬＲが存在することから、図１７に示されるように、オペアンプ３００の動作点によって定まる、制御電位Ｖｃｎｔの下限値ＭＩＮＯＰＡ’は（ＶｄｓＮ１＿ｓａｔ＋ＶｄｓＮ２＿ｓａｔ）となる。ＶｄｓＮ１＿ｓａｔとＶｄｓＮ３＿ｓａｔを同じと考えると、本実施の形態に係る半導体回路１での下限値ＭＩＮＯＰＡは、第４比較対象回路１４０での下限値ＭＩＮＯＰＡ’よりもＶｄｓＮ２＿ｓａｔだけ小さくなる。つまり、下限値ＭＩＮＯＰＡは、下限値ＭＩＮＯＰＡ’よりも、ＭＯＳトランジスタが飽和領域で動作するために必要なソース及びドレイン間の電圧の大きさの分だけ小さくなる。したがって、本実施の形態に係る半導体回路１では、第４比較対象回路１４０よりも、下限値ＭＩＮＯＰＡを下限値ＭＩＮＣＳＵ以下に設定しやすくなる。つまり、式（４２）が成立し易くなる。
【０１５５】
例えば、ＶＤＤ＝１．８Ｖ±１０％、ＶＯＣ＝０．９Ｖ、｜ＶｔｈＣＳＵ｜＝０．８Ｖ、ＶｄｓＮ１＿ｓａｔ＝ＶｄｓＮ２＿ｓａｔ＝ＶｄｓＮ３＿ｓａｔ＝０．２Ｖ、｜ＶＯＤ｜＝０．４Ｖとする。プラス電源電位ＶＤＤが下限値の１．６２Ｖであるとすると、上限値ＭＡＸＯＰＡ，ＭＡＸＣＳＵ及び下限値ＭＩＮＯＰＡ，ＭＩＮＯＰＡ’，ＭＩＮＣＳＵは以下のようになる。なお、電位ＶＨは、ＶＨ＝ＶＯＣ＋｜ＶＯＤ｜／２を用いて求める。
【０１５６】
ＭＡＸＣＳＵ＝１．６２−０．８＝０．８２Ｖ
ＭＡＸＯＰＡ＝１．６２−０．２−０．２＝１．２２Ｖ
ＭＩＮＣＳＵ＝０．９＋０．４／２−０．８＝０．３Ｖ
ＭＩＮＯＰＡ＝０．２Ｖ
ＭＩＮＯＰＡ’＝０．２＋０．２＝０．４Ｖ
上述の数値例では、図１７のように、ＭＩＮＯＰＡ’＞ＭＩＮＣＳＵ＞ＭＩＮＯＰＡとなっている。この数値例では、第４比較対象回路１４０での制御電位Ｖｃｎｔの下限値の設定値については、オペアンプ３の動作点に起因した制限があるものの、本実施の形態では、当該制限が無くなり、制御電位Ｖｃｎｔの下限値の設定値を、電流源ＣＳＵの動作点で決まる下限値ＭＩＮＣＳＵまで小さくすることができる。
【０１５７】
以上のように、本実施の形態では、オペアンプ３の出力ブランチＢＲＯに、一方の電流端子から制御電位Ｖｃｎｔが出力され、他方の電流端子が接地電位ＶＳＳに接続されたＮＭＯＳトランジスタＭＮＬＲ２が設けられていることから、オペアンプ３の出力範囲、つまり制御電位Ｖｃｎｔの範囲を容易に広げることが可能である。したがって、電流Ｉｓｓを簡単に大きくすることが可能となる。よって、出力差動信号の振幅ＶＯＤを簡単に大きくすることができる。
【０１５８】
また、位相補償用ブランチＢＲＣのカスコード回路に含まれるＮＭＯＳトランジスタＭＮＵＲ，ＭＮＬＲがそれぞれ有する、互いに接続された２つの電流端子と、ドライバ回路４との間には、ミラー効果を受ける位相補償容量素子ＣＣが接続されている。したがって、位相補償容量素子ＣＣの面積効率が向上するとともに、振幅ＶＯＤを大きくすることができる。
【０１５９】
また、位相補償容量素子ＣＣはドライバ回路４の出力端子Ｔｘｐ，Ｔｘｍに接続されていないことから、位相補償容量素子ＣＣがドライバ回路４の出力特性に影響を与えることを抑制することができる。
【０１６０】
なお、上記の例では、オペアンプ３は高電位側の電流源ＣＳＵを制御していたが、図１８に示されるように低電位側の電流源ＣＳＬを制御しても良い。
【０１６１】
また上記の例では、ドライバ回路４に電流源ＣＳＵ，ＣＳＬを設けていたが、それらの代わり電圧源を設けても良い。この場合には、オペアンプ３は制御電位Ｖｃｎｔにより電圧源の出力電位を制御することになる。
【０１６２】
また上記の例では、ドライバ回路４からオペアンプ３にフィードバックするフィードバック電位Ｖｆｂをコモンモード電位ＶＯＣとしていたが、ドライバ回路４内で発生する他の電位であっても良い。例えば、フィードバック電位Ｖｆｂを電位ＶＨとしても良いし、電位ＶＯＨとしても良いし、電位ＶＬとしても良いし、電位ＶＯＬとしても良い。
【０１６３】
また上記の例では、オペアンプ３の位相補償用ブランチＢＲＣ内のカスコード回路は、２段のＭＯＳトランジスタで構成されていたが、３段以上のＭＯＳトランジスタで構成されても良い。
【０１６４】
またオペアンプ３には、出力ブランチＢＲＯと対を成す、ＰＭＯＳトランジスタＭＰＬＬ２及びＮＭＯＳトランジスタＭＮＬＬ２を含むブランチが設けられていたが、当該ブランチを設けなくても良い。またオペアンプ３は、差動入力ではなくシングルエンド入力であっても良い。
【０１６５】
以上のように、半導体回路１は詳細に説明されたが、上記した説明は、全ての局面において例示であって、この発明がそれに限定されるものではない。また、上述した各種変形例は、相互に矛盾しない限り組み合わせて適用可能である。そして、例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
【符号の説明】
【０１６６】
１  半導体回路
３  オペアンプ
４  ドライバ回路
ＣＣ  容量素子
ＣＳＬ，ＣＳＵ  電流源
ＭＮＬＲ，ＭＮＬＲ２，ＭＮＵＲ  ＮＭＯＳトランジスタ
ＭＰＬＲ，ＭＰＬＲ２  ＰＭＯＳトランジスタ
ＳＷＨＬ，ＳＷＨＲ，ＳＷＬＬ，ＳＷＬＲ  スイッチ素子
Ｔｘｍ，Ｔｘｐ  出力端子
【図１】
2015192447.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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