(57)【要約】【課題】光電変換信号の１ビット型Ａ／Ｄ変換回路において、リセットノイズの影響を除去する。【解決手段】光電変換素子の電圧をしきい値電圧と比較し、両者が一致したときにパルスを出力し、このパルス出力に基づいて、前記光電変換素子の電圧をリセット電圧に戻すことにより、光電変換素子で生成された電荷量をアナログ／デジタル変換するＡ／Ｄ変換回路において、光電変換素子の電圧検出ノードに一端が接続されるクランプ容量と、前記パルス出力に基づいて、前記クランプ容量の他端の電圧を所定の基準電圧に設定するクランプ用トランジスタとを備え、前記クランプ容量の他端の電圧をしきい値電圧と比較する。【選択図】図１
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【特許請求の範囲】
【請求項１】
光電変換素子で生成された電荷量をアナログ／デジタル変換するＡ／Ｄ変換回路であって、
前記光電変換素子の電圧検出ノードに一端が接続されるクランプ容量と、
前記クランプ容量の他端の電圧としきい値電圧とを比較し、両者が一致したときに出力が反転してパルスを出力する比較器と、
前記比較器の出力に基づいて、前記光電変換素子の電圧検出ノードの電圧をリセット電圧に戻すリセット手段と、
前記比較器の出力に基づいて、前記クランプ容量の他端の電圧を所定の基準電圧に設定するクランプ用トランジスタと、
を備えるＡ／Ｄ変換回路。
【請求項２】
請求項１に記載のＡ／Ｄ変換回路であって、
前記クランプ容量の他端と接地電位又は基板電位との間に、サンプルホールド容量を設けたことを特徴とするＡ／Ｄ変換回路。
【請求項３】
請求項１又は２に記載のＡ／Ｄ変換回路であって、
前記クランプ容量の他端と前記比較器の入力との間に、バッファアンプを設けることを特徴とするＡ／Ｄ変換回路。
【請求項４】
請求項１から３のいずれか一項に記載のＡ／Ｄ変換回路であって、
前記クランプ容量の他端の電圧を正極入力とし、前記基準電圧を負極入力とする差動増幅器をさらに設け、前記差動増幅器の出力を前記比較器の入力とすることを特徴とするＡ／Ｄ変換回路。
【請求項５】
請求項１から４のいずれか一項に記載のＡ／Ｄ変換回路であって、
前記比較器の出力と、前記リセット手段の入力及び前記クランプ用トランジスタのゲートの間に、遅延回路を設けることを特徴とするＡ／Ｄ変換回路。
【請求項６】
請求項１から４のいずれか一項に記載のＡ／Ｄ変換回路であって、
前記比較器の出力を前記リセット手段の入力に直接入力するとともに、前記比較器の出力と前記クランプ用トランジスタのゲートの間に遅延回路を設けることを特徴とするＡ／Ｄ変換回路。
【請求項７】
請求項１から４のいずれか一項に記載のＡ／Ｄ変換回路であって、
前記比較器の出力及び前記比較器の出力を遅延させた信号を入力とするＯＲ回路を設け、前記比較器の出力を前記リセット手段の入力に直接入力するとともに、前記ＯＲ回路の出力を前記クランプ用トランジスタのゲートに入力することを特徴とするＡ／Ｄ変換回路。
【請求項８】
請求項１から５のいずれか一項に記載のＡ／Ｄ変換回路であって、
前記クランプ用トランジスタのオン／オフ動作がリセット手段の動作よりも遅く、前記光電変換素子の電圧検出ノードの電圧がリセット電圧に戻るよりも、前記クランプ容量の他端の電圧が前記基準電圧になるタイミングが遅いことを特徴とするＡ／Ｄ変換回路。
【請求項９】
請求項１から８のいずれか一項に記載のＡ／Ｄ変換回路であって、
前記比較器に代えて、前記クランプ容量の他端の電圧を入力とし、所定の反転しきい値電圧で出力を反転するインバータ回路を用いたことを特徴とするＡ／Ｄ変換回路。
【請求項１０】
請求項１から９のいずれか一項に記載のＡ／Ｄ変換回路の出力パルスをカウントして出力する固体撮像素子の読み出し回路。
【請求項１１】
請求項１０に記載の固体撮像素子の読み出し回路を各画素に備え、光電変換信号をデジタル信号として出力する画素並列信号処理方式の固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号電荷のＡ／Ｄ（アナログ／デジタル）変換回路に関し、特に、固体撮像素子の各画素において、光電変換した信号電荷（電荷量）をＡ／Ｄ変換する回路とそれを利用した信号読み出し回路、及び固体撮像素子に関するものである。
【背景技術】
【０００２】
従来、固体撮像素子（イメージセンサ）は、光電変換された信号電荷をアナログ信号として処理していたが、信号電荷（電荷量）を固体撮像素子内でＡ／Ｄ（アナログ／デジタル）変換し、デジタルデータとして出力することにより、光電変換のダイナミックレンジを拡大するとともに、出力信号の処理を容易化することができる。
【０００３】
これまで、ＣＭＯＳイメージセンサなどの固体撮像素子において、縦横にアレイ状に並んだ画素の列毎にＡ／Ｄ変換回路を共有する方式の列並列信号処理の固体撮像素子が作製されている。しかし、このような一列の画素のＡ／Ｄ変換処理を一つのＡ／Ｄ変換回路で行う構成では、固体撮像素子の高精細度化に伴って（すなわち、一列あたりの画素数の増大に伴って）、Ａ／Ｄ変換処理にかかる時間が長時間化し、動画イメージ処理において１フレームレートの時間内で全画素の信号処理を行うことが困難になってきている。
【０００４】
そこで、固体撮像素子の低雑音化や処理の高速化を目的として、各画素内にＡ／Ｄ変換回路を備え、光電変換した信号を全画素並列に出力することができる画素並列信号処理方式の固体撮像素子が提案されている。画素並列信号処理固体撮像素子は、従来の列並列信号処理固体撮像素子の欠点である走査線数とフレームレートのトレードオフを解消することができるため、将来の高性能固体撮像素子の有力な候補として研究が進められている。中でも、非特許文献１に記載の固体撮像素子は、１ビット型Ａ／Ｄ変換回路（１ｂｉｔ ＡＤＣ）と称される回路を搭載しており、フォトダイオードの直近でＡ／Ｄ変換を行うため信号伝達時の雑音の影響を受けにくく、入力可能な光量がフォトダイオードの蓄積容量で制限されないため、固体撮像素子のダイナミックレンジを格段に向上することができるとされている。
【０００５】
非特許文献１で提案されている固体撮像素子の読み出し回路の動作を、以下に説明する。非特許文献１中のＦｉｇ．３に回路が図示されているが、説明を簡単にするため、回路動作に本質的ではないトランジスタ（Ｔｒ１、Ｔｒ３、Ｔｒ４）とそれらを含むフィードバック回路やカウンタの詳細を省略した回路（図１１）を用いて説明する。
【０００６】
図１１に、非特許文献１に記載された従来の１ビット型Ａ／Ｄ変換回路（１ｂｉｔ ＡＤＣ）を用いた固体撮像素子の読み出し回路を示す。
【０００７】
１１は光電変換素子としてのフォトダイオード（ＰＤ）であり、１２はリセット電圧ＶRSTをフォトダイオード１１の電極に印加するためのリセットトランジスタ（ＴR）である。１４はインバータ回路（インバータ・チェーン）であり、インバータ（Ｉｎｖ_１、Ｉｎｖ_２，・・・Ｉｎｖ_ｎ）が奇数段接続されている。フォトダイオード１１の電圧検出ノード（ＮPD）１３の電位がインバータ回路１４に入力される。インバータ回路１４の出力は、Ａ／Ｄ変換回路の出力（Ｐｕｌｓｅ ＯＵＴ）として、カウンタ１５に入力されるとともに、リセットトランジスタ１２のゲート電極に印加される。カウンタ１５は、１ビット型Ａ／Ｄ変換回路出力（Ｐｕｌｓｅ ＯＵＴ）のパルス数をカウントして、例えば８ビットのカウンタ出力として出力する。
【０００８】
次に、図１１の固体撮像素子の読み出し回路の動作を説明する。
【０００９】
（１）フォトダイオードのリセットが解除された時点から説明する。すなわち、フォトダイオード（ＰＤ）１１の電位がリセット（≒ＶRST）された状態で、初段のインバータ（Ｉｎｖ_１）の入力がＨｉで出力がＬｏ、２段目のインバータ（Ｉｎｖ_２）の出力がＨｉ、最終段のインバータ（Ｉｎｖ_ｎ）の出力、すなわちＡ／Ｄ変換回路出力（Ｐｕｌｓｅ ＯＵＴ）がＬｏであり、リセットトランジスタ（ＴR）１２がオフ（ＯＦＦ）状態になっているとする。［初期化状態］
【００１０】
（２）フォトダイオード１１に光が入射すると、光電変換により生成した電子がフォトダイオード１１内に蓄積して、フォトダイオード１１の電極（電圧検出ノードＮPD）の電位が下がる。
【００１１】
（３）フォトダイオード１１の電圧検出ノード（ＮPD）１３の電圧が初段のインバータ（Ｉｎｖ_１）の反転しきい値電圧に達するとインバータ（Ｉｎｖ_１）の出力がＨｉに反転する。インバータはｎ段（ｎは奇数）接続されており、順次出力が反転して伝達され、最終段のインバータ（Ｉｎｖ_ｎ）の出力、すなわち、Ａ／Ｄ変換回路出力（Ｐｕｌｓｅ ＯＵＴ）がＨｉとなる。なお、インバータが１段ではなくｎ段接続されているのは、ｎ段のインバータによる遅延を利用して、回路動作を安定化するためである。
【００１２】
（４）Ａ／Ｄ変換回路出力（Ｐｕｌｓｅ ＯＵＴ）がＨｉになると、リセットトランジスタ１２がオン（ＯＮ）状態になり、フォトダイオード１１の電極にリセット電圧ＶRSTが印加され、フォトダイオード１１が再度リセットされる。
【００１３】
（５）フォトダイオード１１がリセットされると、初段のインバータ（Ｉｎｖ_１）の入力がＨｉ、Ａ／Ｄ変換回路出力（Ｐｕｌｓｅ_ＯＵＴ）がＬｏになり、（１）に戻る。
【００１４】
その後、上記（１）〜（５）が繰り返され、インバータ回路（インバータ・チェーン）１４の出力がＨｉとＬｏを繰り返す。フォトダイオード１１へ入射する光量が多ければフォトダイオード１１の電位変化が速くなり、インバータ回路１４の反転タイミングが早くなる。したがって、画像の１フレーム期間内にＡ／Ｄ変換回路出力（Ｐｕｌｓｅ ＯＵＴ）には光量に比例した数のパルスが発生する。
【００１５】
カウンタ１５では逐次パルスを積算しており、1フレーム期間終了後に、カウンタ出力を読み出す。非特許文献１の試作例では、カウンタ１５は８ビットであるが、１ｂｉｔ ＡＤＣを利用した読み出し回路の能力としては、６０フィールド／秒の動作で１８〜１９ビットのダイナミックレンジを実現できるとされている。
【先行技術文献】
【非特許文献】
【００１６】
【非特許文献１】F.Andoh et.al, "A Digital Pixel Image Sensor for Real-Time Readout", IEEE Transaction on electron devices, (2000年), vol.47, No.11, pp.2123-2127
【非特許文献２】相澤清晴，浜本隆之 編著：「CMOS イメージセンサ」，コロナ社，(2012年)，pp.144-151
【発明の概要】
【発明が解決しようとする課題】
【００１７】
１ビット型Ａ／Ｄ変換回路（１ｂｉｔ ＡＤＣ）は、パルスを出力するたびにフォトダイオード（ＰＤ）１１をリセットする。この際、フォトダイオード１１の電圧の検出ノード（ＮPD）１３には、リセットトランジスタ（ＴR）１２の抵抗成分に生じる熱雑音によるリセットノイズ（ｋＴＣノイズ）や、リセットトランジスタ（ＴR）１２のしきい値ばらつきによる固定パターンノイズ（ＦＰＮ）が発生する。このうち固定パターンノイズは、各画素に固有であり常に一定のノイズであるから、暗時の出力パルス数を信号入力時のそれから減算する方法等により、デジタル値としてキャンセルすることも可能である。しかしながら、リセットノイズ（ｋＴＣノイズ）はランダムノイズであるため単純な演算処理で除去することができない。
【００１８】
従来のＣＭＯＳイメージセンサにおいては、一般にリセットノイズの除去には、非特許文献２に示される相関二重サンプリング（Correlated Double Sampling：ＣＤＳ）回路が使用されており、クランプ回路やサンプルホールド回路のスイッチ開閉を各画素の読み出し及びリセットタイミングに基づいて制御し、信号読み出し時の信号からリセット時の信号を減算することで、リセットノイズの除去を行っている。一方、１ビット型Ａ／Ｄ変換回路では、フォトダイオード１１の電圧がインバータ回路１４等の反転しきい値電圧に達してパルスが発生し、そのタイミングで、フォトダイオード１１が自己発生的にリセットされる。そのため、フォトダイオード１１がリセットするタイミングを外部から制御することはできず、周期的な外部タイミング制御を必要とする従来のＣＤＳ回路は使用できない。
【００１９】
以上のように、１ビット型Ａ／Ｄ変換回路では、イメージセンサの低雑音化に必須のＣＤＳ回路が搭載できず、リセット動作に起因するノイズ発生の影響を避けられないという問題があった。
【００２０】
従って、上記のような問題点に鑑みてなされた本発明の目的は、光電変換素子のリセット動作に起因するノイズの影響を除去できる、信号電荷のＡ／Ｄ変換回路とそれを利用した信号読み出し回路、及び固体撮像素子を提供することにある。
【課題を解決するための手段】
【００２１】
上記課題を解決するために本発明に係るＡ／Ｄ変換回路は、光電変換素子で生成された電荷量をアナログ／デジタル変換するＡ／Ｄ変換回路であって、前記光電変換素子の電圧検出ノードに一端が接続されるクランプ容量と、前記クランプ容量の他端の電圧としきい値電圧とを比較し、両者が一致したときにパルスを出力する比較器と、前記比較器の出力に基づいて、前記光電変換素子の電圧検出ノードの電圧をリセット電圧に戻すリセット手段と、前記比較器の出力に基づいて、前記クランプ容量の他端の電圧を所定の基準電圧に設定するクランプ用トランジスタと、を備えることを特徴とする。
【００２２】
また、前記Ａ／Ｄ変換回路は、前記クランプ容量の他端と接地電位又は基板電位との間に、サンプルホールド容量を設けることが望ましい。
【００２３】
また、前記Ａ／Ｄ変換回路は、前記クランプ容量の他端と前記比較器の入力との間に、バッファアンプを設けることが望ましい。
【００２４】
また、前記Ａ／Ｄ変換回路は、前記クランプ容量の他端の電圧を正極入力とし、前記基準電圧を負極入力とする差動増幅器をさらに設け、前記差動増幅器の出力を前記比較器の入力とすることが望ましい。
【００２５】
また、前記Ａ／Ｄ変換回路は、前記比較器の出力と、前記リセット手段の入力及び前記クランプ用トランジスタのゲートの間に、遅延回路を設けることが望ましい。
【００２６】
また、前記Ａ／Ｄ変換回路は、前記比較器の出力を前記リセット手段の入力に直接入力するとともに、前記比較器の出力と前記クランプ用トランジスタのゲートの間に遅延回路を設けることが望ましい。
【００２７】
また、前記Ａ／Ｄ変換回路は、前記比較器の出力及び前記比較器の出力を遅延させた信号を入力とするＯＲ回路を設け、前記比較器の出力を前記リセット手段の入力に直接入力するとともに、前記ＯＲ回路の出力を前記クランプ用トランジスタのゲートに入力することが望ましい。
【００２８】
また、前記Ａ／Ｄ変換回路は、前記クランプ用トランジスタのオン／オフ動作がリセット手段の動作よりも遅く、前記光電変換素子の電圧検出ノードの電圧がリセット電圧に戻るよりも、前記クランプ容量の他端の電圧が前記基準電圧になるタイミングが遅いことが望ましい。
【００２９】
また、前記Ａ／Ｄ変換回路は、前記比較器に代えて、前記クランプ容量の他端の電圧を入力とし、所定の反転しきい値電圧で出力を反転するインバータ回路を用いることができる。
【００３０】
また、本発明に係る固体撮像素子の読み出し回路は、前記Ａ／Ｄ変換回路の出力パルスをカウントして出力することを特徴とする。
【００３１】
また、本発明に係る画素並列信号処理方式の固体撮像素子は、前記固体撮像素子の読み出し回路を各画素に備え、光電変換信号をデジタル信号として出力することを特徴とする。
【発明の効果】
【００３２】
本発明におけるＡ／Ｄ変換回路（１ｂｉｔ ＡＤＣ）によれば、光電変換素子のリセット動作に起因するノイズの影響を除去でき、ノイズ電圧を含まない信号電圧値を検出できるため、光電変換による信号電荷量に正確に対応したパルス出力が可能となる。これにより、ランダムノイズと固定パターンノイズの影響を受けずにパルスを出力するＡ／Ｄ変換回路（１ｂｉｔ ＡＤＣ）、信号電荷量を正確に検出可能な固体撮像素子の信号読み出し回路、及びこれを利用した固体撮像素子が実現できる。
【図面の簡単な説明】
【００３３】
【図１】本発明のＡ／Ｄ変換回路の第１の実施例の回路図である。
【図２】本発明のＡ／Ｄ変換回路の第１の実施例の動作を示すタイミングチャートである。
【図３】本発明のＡ／Ｄ変換回路の第１の実施例の変形例の回路図である。
【図４】本発明のＡ／Ｄ変換回路の第１の実施例の別の変形例の回路図である。
【図５】本発明のＡ／Ｄ変換回路の第１の実施例の更に別の変形例の回路図である。
【図６】本発明のＡ／Ｄ変換回路の第２の実施例の回路図である。
【図７】本発明のＡ／Ｄ変換回路の第２の実施例の動作を示すタイミングチャートである。
【図８】本発明のＡ／Ｄ変換回路の第３の実施例の回路図である。
【図９】本発明のＡ／Ｄ変換回路の第３の実施例の動作を示すタイミングチャートである。
【図１０】本発明の固体撮像素子の概念図である。
【図１１】従来の１ビット型Ａ／Ｄ変換回路を用いた読み出し回路である。
【発明を実施するための形態】
【００３４】
以下、本発明の実施の形態について、図面を用いて説明する。
【００３５】
（実施の形態１）
図１に、本発明の実施の形態１である１ビット型Ａ／Ｄ変換回路（１ｂｉｔ ＡＤＣ）の第１の実施例の回路図を示す。本発明の実施の形態１に係る１ビット型Ａ／Ｄ変換回路は、固体撮像素子の読み出し回路に用いることができる。
【００３６】
１は光電変換素子としてのフォトダイオード（ＰＤ）であり、例えば、半導体基板に形成された、暗電流が少ない埋め込み型フォトダイオードで構成する。なお、光電変換素子の形態はこれに限られず、基板表面に形成された通常のＰＮ接合フォトダイオードや、ＭＯＳ型フォトダイオード、更には、薄膜型のフォトダイオード等、光電変換機能を有する素子であれば、任意のものが利用できる。
【００３７】
２はリセット電圧ＶRSTをフォトダイオード１の電極に印加するためのリセットトランジスタ（ＴR）である。フォトダイオード（ＰＤ）１の電極とリセットトランジスタ（ＴR）２との接続点３は、フォトダイオード１の電圧検出ノード（ＮPD）となる。
【００３８】
４はその一端がフォトダイオード１の電圧検出ノード（ＮPD）３に接続されたクランプ容量（ＣCP）であり、他端が出力側のノード（ＮCP）７となっている。
【００３９】
５はクランプ用トランジスタ（ＴCP）である。クランプ用トランジスタ（ＴCP）５は、オン（ＯＮ）状態となることにより、クランプ容量（ＣCP）４の出力側のノード（ＮCP）７の電圧を所定の基準電圧ＶREFに設定する機能を有する。
【００４０】
６はクランプ容量４の出力側のノード（ＮCP）７と接地電位（又は基板電位）との間に接続されたサンプルホールド容量（ＣSH）である。この容量（ＣSH）は、ノード（ＮCP）７の電位を安定させるために用いられるが、容量の大きさ等は適宜設計することがでる。サンプルホールド容量（ＣSH）６は個別の容量素子として形成することも、回路の寄生容量等を利用して構成することもでき、場合によっては省略することも可能である。
【００４１】
８は比較器（Ｃｏｍｐ）であり、クランプ容量４の出力側のノード（ＮCP）７の電圧としきい値電圧ＶTとを比較して、両者が一致したとき（ノード（ＮCP）の電圧がしきい値電圧ＶTより低くなったとき）、出力がハイ（Ｈｉ）レベルとなってパルスを発生する。比較器（Ｃｏｍｐ）８は、出力がロー（Ｌｏ）レベルとなる条件をノード（ＮCP）７の電圧が十分に高くなった場合に設定する等、出力パルスがリセット動作に十分なパルス幅となるように設計することが望ましい。なお、この比較器８は、従来技術と同様に奇数段接続されたインバータ回路（インバータ・チェーン）で代替することも可能である。インバータ回路で構成された場合は、ノード（ＮCP）７の電圧がインバータの反転しきい値電圧となったとき、インバータが反転しパルスが発生する。比較器８から出力されたパルスは、Ａ／Ｄ変換回路出力（Ｐｕｌｓｅ ＯＵＴ）として外部に出力されるとともに、リセットトランジスタ（ＴR）２及びクランプ用トランジスタ（ＴCP）５のゲート電極に印加される。なお、このパルスは、図示しないカウンタに入力され、パルス数をカウントして、固体撮像素子の読み取り回路出力とすることができる。
【００４２】
本発明の１ビット型Ａ／Ｄ変換回路（１ｂｉｔ ＡＤＣ）は、従来の１ビット型Ａ／Ｄ変換回路に、クランプ容量（ＣCP）４、クランプ用トランジスタ（ＴCP）５、及び必要に応じてサンプルホールド容量（ＣSH）６が付加されたものである。
【００４３】
次に、図１の１ビット型Ａ／Ｄ変換回路（１ｂｉｔ ＡＤＣ）の動作について、図２のタイミングチャートを用いて説明する。
【００４４】
（１）フォトダイオードのリセットが解除された時点（図２のｔ0）から説明する。すなわち、フォトダイオード（ＰＤ）１の電位がリセットされ、且つ、リセットトランジスタ（ＴR）２がオフ（ＯＦＦ）状態になっているとする。このとき、フォトダイオード（ＰＤ）１の電圧検出ノード（ＮPD）３に発生する電圧ＶPDは、リセット電圧ＶRSTに、熱雑音によるリセットノイズ（ｋＴＣノイズ）やリセットトランジスタ（ＴR）２のしきい値ばらつきによる固定パターンノイズ（ＦＰＮ）を含むノイズ電圧ＶNが加わった値となっている。なお、このノイズ電圧ＶNはランダムノイズを含むため、リセットの度にＶN1、ＶN2、ＶN3、・・・と異なる電圧値となる。ここでは、最初のｔ0の時点で電圧ＶPDは（ＶRST ＋ＶN1）となっている。光が入射すると、フォトダイオード（ＰＤ）１に電荷（Ｎ型フォトダイオードであれば電子）が蓄積し、ノード（ＮPD）３の電圧ＶPDが次第に低下していく。
【００４５】
（２）時刻ｔ1において、クランプ用トランジスタ（ＴCP）５がオフ（ＯＦＦ）状態になる。なお、後述するように、クランプ用トランジスタ（ＴCP）５はリセットトランジスタ（ＴR）２よりも少し遅れてオフになるように設計しておく。時刻ｔ1より前のクランプ用トランジスタ（ＴCP）５はオン（ＯＮ）状態であるから、クランプ容量（ＣCP）４の出力側のノード（ＮCP）７の電圧は、このとき基準電圧ＶREFになっている。
【００４６】
各ノードの電圧について説明する。時刻ｔ1においてすでにリセットトランジスタ（ＴR）２がオフとなっており、電圧検出ノード（ＮPD）３がフローティングで電圧ＶPDであることから、クランプ容量（ＣCP）４に印加される電圧ＶCは、ノイズ電圧ＶNとして、以下の式のようになる。
【００４７】
ＶC = ＶREF - ＶPD = ＶREF - (ＶRST ＋ＶN)
【００４８】
厳密には、ｔ0からｔ1の期間にフォトダイオード１に入射した光の分だけＶPDが変化しているが、この期間は蓄積時間全体に対して十分短い時間でありＶPDの変化は無視できるとする。
【００４９】
フォトダイオード（ＰＤ）１に蓄積した電荷による信号電圧をＶS（電荷が電子であるときはマイナス電圧になる）とすると、ノード（ＮPD）３の電圧ＶPDは、信号電圧により、ＶS ＋ＶRST ＋ＶNに変化する。
【００５０】
サンプルホールド容量（ＣSH）６が小さくて無視できるものとすると、クランプ容量（ＣCP）４の出力側のノード（ＮCP）７の電圧ＶCPは、最初にクランプ容量４に与えられた電圧ＶCを維持したまま、ノード（ＮPD）３の電圧ＶPDに応じて変化するから、以下の式で表される。
【００５１】
ＶCP = ＶPD ＋ＶC ＝ (ＶS ＋ＶRST ＋ＶN) ＋ＶREF - (ＶRST ＋ＶN) ＝ ＶS ＋ＶREF
【００５２】
このように、ノード（ＮCP）７の電圧ＶCP はノイズ電圧ＶNに依存しない値となる。
【００５３】
なお、サンプルホールド容量（ＣSH）６を考慮すると、光電変換による信号電圧ＶSにより、クランプ容量（ＣCP）４及びサンプルホールド容量（ＣSH）６には、ＶS・（ＣSH・ＣCP／（ＣSH＋ＣCP））の電荷が誘起されて、クランプ容量（ＣCP）４の電圧ＶCはＶS・ＣSH／（ＣSH＋ＣCP）だけ変動する。したがって、出力側のノード（ＮCP）７の電圧ＶCPは、以下の式となる。
【００５４】
ＶCP = ＶPD ＋ＶC ＝ (ＶS ＋ＶRST ＋ＶN) ＋ＶREF - (ＶRST ＋ＶN) −ＶS・ＣSH／（ＣSH＋ＣCP）＝ ＶREF ＋ＶS・ＣCP／（ＣSH＋ＣCP）
【００５５】
このように、信号電圧ＶSがＣSHとＣCPで容量分割されて小さくなるが、電圧ＶCPはノイズ電圧ＶNに依存しない値であることについては、変わりがない。
【００５６】
（３）時刻ｔ2において、ノード（ＮCP）７の電圧ＶCPが比較器（Ｃｏｍｐ）８に設定したしきい値電圧ＶTに達すると、比較器８の出力（Ｐｕｌｓｅ ＯＵＴ）がハイレベルになり、パルスを発生する。なお、この電圧ＶCPから、信号電圧を検出するために、図１においては、比較器（Ｃｏｍｐ）８のしきい値ＶTを、検出したい信号電圧に基準電圧ＶREFを加えた電圧に設定しておく。比較器８の入力電圧がＶTのとき、ノード（ＮPD）３の電圧ＶPDは、（ＶT−ＶREF＋ＶRST +ＶN1）であり、ノイズ電圧ＶNを含んでおり、毎回異なる値となる。
【００５７】
比較器８の出力パルスがリセットトランジスタ（ＴR）２とクランプ用トランジスタ（ＴCP）５のゲートに入力されて両トランジスタがオンになるが、ここで、トランジスタのサイズを調整するなどして、リセット手段であるリセットトランジスタ（ＴR）２よりもクランプ用トランジスタ（ＴCP）５の方が、オン・オフが遅くなるように設計しておく。リセットトランジスタ（ＴR）２がオンになることにより、フォトダイオード（ＰＤ）１の電圧検出ノード（ＮPD）３が急速にリセット電圧（ＶRST）に近づく。このとき、クランプ容量（ＣCP）４で容量結合されているノード（ＮCP）７の電圧ＶCPも上昇を始めるが、上記のトランジスタの設計により、フォトダイオード（ＰＤ）１の電圧検出ノード（ＮPD）３がリセットされる時間よりも、クランプ容量（ＣCP）４の出力側のノード（ＮCP）７が基準電圧ＶREFまで上昇する遅延時間が長くなる。
【００５８】
（４）再び、時刻ｔ0において、フォトダイオード（ＰＤ）１の電位はリセットされているが、フォトダイオード（ＰＤ）１の電圧検出ノード（ＮPD）３に発生する電圧ＶPDは、リセット電圧ＶRSTに、前と異なるノイズ電圧ＶN2が加わった値（ＶRST + ＶN2）となっている。クランプ容量（ＣCP）４の出力側のノード（ＮCP）７がハイレベル（ＶREF）に反転した後に、比較器（Ｃｏｍｐ）８の出力（Ｐｕｌｓｅ ＯＵＴ）がローレベルになる。出力（Ｐｕｌｓｅ ＯＵＴ）の変化は、ノード（ＮPD）よりもノード（ＮCP）には遅延を持って伝わるため、先にリセットトランジスタ（ＴR）２がオフとなり、次にクランプ用トランジスタ（ＴCP）５がオフとなり、以下、（１）〜（４）と同様の動作を繰り返す。
【００５９】
リセットノイズ（ｋＴＣノイズ）はランダムノイズであることから、ノイズ電圧ＶNはリセットのたびごとに異なる値となる。従来は、ノイズ電圧ＶNを含んだ電圧値を検出してパルスを発生していたため、パルス頻度が安定しないという問題があったが、本発明の１ビット型Ａ／Ｄ変換回路（１ｂｉｔ ＡＤＣ）によれば、ノイズ電圧ＶNを含まない電圧値を検出できるため、フォトダイオード１の信号電圧値に正確に対応したパルス出力が可能となる。さらに、リセットノイズに加えて、リセットトランジスタのしきい値ばらつきによる固定パターンノイズ（ＦＰＮ）も除去することができる。よって、ランダムノイズと固定パターンノイズ（ＦＰＮ）の影響を受けずにパルスを出力する１ビット型Ａ／Ｄ変換回路（１ｂｉｔ ＡＤＣ）の動作が可能となる。
【００６０】
このＡ／Ｄ変換回路（１ｂｉｔ ＡＤＣ）のパルス出力は、光量に対応して、すなわち、光電変換された信号電荷の電荷量に対応してパルス数が変化するため、このパルス出力（パルス密度の変化）を信号処理して画像処理を行うことができる。
【００６１】
上記の実施例では、光電変換素子としてフォトダイオードを単独で用いたが、埋め込みフォトダイオードに転送トランジスタを組み合わせて、埋め込みフォトダイオードで発生した電荷をフローティングディフュージョン（ＦＤ）に常時転送し、フローティングディフュージョン（ＦＤ）の電圧を図１の電圧検出ノード（ＮPD）３と同様に検出する構成でもよい。
【００６２】
図３は、第１の実施例の変形例であり、比較器（Ｃｏｍｐ）８の設定を容易にするために、差動増幅器（Ａｍｐ）９を追加したものである。
【００６３】
光電変換素子としてのフォトダイオード（ＰＤ）１、リセットトランジスタ（ＴR）２、クランプ容量（ＣCP）４、クランプ用トランジスタ（ＴCP）５、サンプルホールド容量（ＣSH）６、及び比較器（Ｃｏｍｐ）８は、図１と同じものである。
【００６４】
図３の回路では、クランプ容量（ＣCP）４の出力側のノード（ＮCP）７と比較器（Ｃｏｍｐ）８の入力との間に、差動増幅器（Ａｍｐ）９を設ける。この差動増幅器（Ａｍｐ）９は、負極入力に基準電圧ＶREFと同じ電圧を入力し、正極入力にノード（ＮCP）７の電圧を入力する。なお、増幅率は１倍でも良く、また、比較器８における感度を高くするために増幅率をより高く設定することもできる。
【００６５】
図１に関して説明したとおり、クランプ容量（ＣCP）４の出力側のノード（ＮCP）７には、フォトダイオード（ＰＤ）１の光電変換により生じた電位に対して基準電圧ＶREFの電圧が加わっており、電圧ＶCPがＶS ＋ＶREFとなっている。このＶREFだけシフトしていることを避けるために、図３のように差動増幅器（Ａｍｐ）９を設けて、ＶREF分の減算を行った出力を比較器（Ｃｏｍｐ）８の入力とすることができる。
【００６６】
この回路構成により、比較器（Ｃｏｍｐ）８のしきい値ＶTを、信号電圧に近い値に設定できるとともに、差動増幅器（Ａｍｐ）９の増幅率を調整することにより、光電変換信号に対する感度を自由に設定できる。
【００６７】
図４は、第１の実施例の別の変形例であり、比較器（Ｃｏｍｐ）８に入力される電圧を安定させるために、バッファアンプ（Ｂｕｆ）１０を追加したものである。
【００６８】
光電変換素子としてのフォトダイオード（ＰＤ）１、リセットトランジスタ（ＴR）２、クランプ容量（ＣCP）４、クランプ用トランジスタ（ＴCP）５、サンプルホールド容量（ＣSH）６、及び比較器（Ｃｏｍｐ）８は、図１と同じものである。
【００６９】
図４の回路では、クランプ容量（ＣCP）４の出力側のノード（ＮCP）７と、サンプルホールド容量（ＣSH）６及び比較器（Ｃｏｍｐ）８の入力との間に、バッファアンプ（Ｂｕｆ）１０を設ける。
【００７０】
図４のように、クランプ容量（ＣCP）４とサンプルホールド容量（ＣSH）６の間にバッファアンプ（Ｂｕｆ）１０を設けることにより、クランプ用トランジスタ（ＴCP）５がオフした状態の時にクランプ容量（ＣCP）４とサンプルホールド容量（ＣSH）６に信号電荷が分配される影響を除去することができる。バッファアンプ（Ｂｕｆ）１０により、クランプ容量（ＣCP）４の出力側のノード（ＮCP）７の電圧を確実にサンプルホールド容量（ＣSH）６に与えることができ、比較器（Ｃｏｍｐ）８の入力電圧を安定させて、安定したパルス出力を得ることが可能となる。
【００７１】
図５は、第１の実施例の更に別の変形例であり、パルス出力（Ｐｕｌｓｅ ＯＵＴ）のパルス幅を確保する目的で、遅延回路（Ｄｅｌａｙ）１１を追加したものである。
【００７２】
光電変換素子としてのフォトダイオード（ＰＤ）１、リセットトランジスタ（ＴR）２、クランプ容量（ＣCP）４、クランプ用トランジスタ（ＴCP）５、サンプルホールド容量（ＣSH）６、及び比較器（Ｃｏｍｐ）８からなる回路構成は、図１と同じである。
【００７３】
図５の回路では、回路の出力端（Ｐｕｌｓｅ ＯＵＴ）と、リセットトランジスタ（ＴR）２及びクランプ用トランジスタ（ＴCP）５のゲートとの間に、遅延回路（Ｄｅｌａｙ）１１を配置している。遅延回路（Ｄｅｌａｙ）１１は、遅延を生じる任意の回路構成とすることができ、例えば、偶数個のＣＭＯＳインバータ等から構成しても良い。遅延回路（Ｄｅｌａｙ）１１が挿入されることにより、比較器（Ｃｏｍｐ）８の出力パルス（ハイレベル）が出力されてから、リセットトランジスタ（ＴR）２及びクランプ用トランジスタ（ＴCP）５がオンするまでの時間にタイムラグが生じるため、クランプ容量４の出力側のノード（ＮCP）７の電圧が基準電圧ＶREFに戻るまでの時間が長くなり、比較器（Ｃｏｍｐ）８の出力パルスがローレベルとなるまでの時間が確保され、安定したパルス幅のパルスを出力することができる。
【００７４】
これにより、回路の出力パルスのパルス幅が少なくとも遅延回路１１の遅延時間よりも長くなり、リセットトランジスタ（ＴR）２及びクランプ用トランジスタ（ＴCP）５を確実に動作させることができ、１ビット型Ａ／Ｄ変換回路（１ｂｉｔ ＡＤＣ）の動作を安定化させることができる。
【００７５】
なお、図５では、遅延回路（Ｄｅｌａｙ）１１を回路の出力端（Ｐｕｌｓｅ ＯＵＴ）と、各トランジスタのゲートとの間に配置しているが、遅延回路（Ｄｅｌａｙ）１１を比較器（Ｃｏｍｐ）８の出力と回路の出力端（Ｐｕｌｓｅ ＯＵＴ）との間に配置しても良い。この場合は、比較器（Ｃｏｍｐ）８の出力と回路出力（Ｐｕｌｓｅ ＯＵＴ）との間にタイムラグが生じるが、１ビット型Ａ／Ｄ変換回路としての出力パルス数に変わりは無く、同様に、少なくとも遅延回路１１の遅延時間よりも長いパルス幅のパルスを出力することができ、回路を安定させることができる。
【００７６】
これまで、図３ないし図５に基づいて、第１の実施例の変形例について説明してきたが、これらの変形例は、互いに組み合わせることができる。
【００７７】
図６は、第２の実施例であり、クランプ用トランジスタ（ＴCP）５を時間差で確実に動作させるために、遅延回路（Ｄｅｌａｙ）１１を追加したものである。
【００７８】
光電変換素子としてのフォトダイオード（ＰＤ）１、リセットトランジスタ（ＴR）２、クランプ容量（ＣCP）４、クランプ用トランジスタ（ＴCP）５、サンプルホールド容量（ＣSH）６、及び比較器（Ｃｏｍｐ）８からなる回路構成は、図１と同じである。なお、第１の実施例では、トランジスタの構造上の工夫により、クランプ用トランジスタ（ＴCP）５がリセットトランジスタ（ＴR）２よりも少し遅れてオフになるように設計したが、本実施例においては、クランプ用トランジスタ（ＴCP）５とリセットトランジスタ（ＴR）２を同じ構造のトランジスタで構成できる。
【００７９】
図６の回路では、回路の出力端（Ｐｕｌｓｅ ＯＵＴ）からの信号線が分岐した配線に、遅延時間ΔＴを生じる遅延回路（Ｄｅｌａｙ）１１が配置され、遅延回路（Ｄｅｌａｙ）１１の出力ノード（ＮDL）の電圧がクランプ用トランジスタ（ＴCP）５ゲートに印加される。なお、リセットトランジスタ（ＴR）２のゲートには、比較器（Ｃｏｍｐ）８のパルス出力（Ｐｕｌｓｅ ＯＵＴ）が直接入力される。遅延回路（Ｄｅｌａｙ）１１は、遅延を生じる任意の回路構成とすることができ、例えば、偶数個のＣＭＯＳインバータ等から構成する。
【００８０】
比較器（Ｃｏｍｐ）８の出力パルス（ハイレベル）が出力されると、リセットトランジスタ（ＴR）２は直ちにオンし、フォトダイオード１の電圧検出ノード（ＮPD）３をリセットするが、クランプ用トランジスタ（ＴCP）５は、遅延回路（Ｄｅｌａｙ）１１が挿入されることにより、比較器（Ｃｏｍｐ）８の出力パルス（ハイレベル）が出力されてから、オンするまでの時間にタイムラグ（ΔＴ）が生じる。また、出力（Ｐｕｌｓｅ ＯＵＴ）がローレベルになるときも、クランプ用トランジスタ（ＴCP）５のゲートが遅れてローレベルになるため、クランプ用トランジスタ（ＴCP）５は、遅れてオフとなる。
【００８１】
次に、図６の１ビット型Ａ／Ｄ変換回路（１ｂｉｔ ＡＤＣ）の動作について、図７のタイミングチャートを用いて説明する。
【００８２】
（１）フォトダイオードのリセットが解除された時点（図７のｔ0）から説明する。すなわち、フォトダイオード（ＰＤ）１の電位がリセットされ、且つ、リセットトランジスタ（ＴR）２がオフ（ＯＦＦ）状態になっているとする。このとき、フォトダイオード（ＰＤ）１の電圧検出ノード（ＮPD）３に発生する電圧ＶPDは、リセット電圧ＶRSTに、熱雑音によるリセットノイズ（ｋＴＣノイズ）やリセットトランジスタ（ＴR）２のしきい値ばらつきによる固定パターンノイズ（ＦＰＮ）を含むノイズ電圧ＶNが加わった値となっている。ここでは、最初のｔ0の時点で電圧ＶPDは（ＶRST ＋ＶN1）となっている。光が入射すると、フォトダイオード（ＰＤ）１に電荷（Ｎ型フォトダイオードであれば電子）が蓄積し、ノード（ＮPD）３の電圧ＶPDが低下していく。
【００８３】
なお、この時点で、遅延回路（Ｄｅｌａｙ）１１の作用により、クランプ用トランジスタ（ＴCP）５のゲート（ノードＮDL）の電圧はハイレベルであり、クランプ用トランジスタ（ＴCP）５はオン（ＯＮ）状態にある。したがって、クランプ容量（ＣCP）４の出力側のノード（ＮCP）７の電圧は、基準電圧ＶREFになっている。
【００８４】
（２）時刻ｔ0から遅延回路（Ｄｅｌａｙ）１１の遅延時間ΔＴだけ遅れた時刻ｔ1において、ノード（ＮDL）の電圧が立ち下がり、クランプ用トランジスタ（ＴCP）５がオフになる。図２と同様に、このとき、クランプ容量（ＣCP）４に印加される電圧ＶCは、ノイズ電圧をＶNとして、ＶC = ＶREF - ＶPD = ＶREF - (ＶRST ＋ＶN)  となっている。
【００８５】
フォトダイオード（ＰＤ）１に蓄積した電荷による信号電圧ＶSにより、ノードＮPDの電圧ＶPD、及び、クランプ容量（ＣCP）４の出力側のノード（ＮCP）７の電圧ＶCPは次第に変化するが、図２で説明したように、ノード（ＮCP）７の電圧ＶCP はノイズ電圧ＶNに依存しない値となる。
【００８６】
（３）時刻ｔ2において、ノード（ＮCP）７の電圧ＶCPが比較器（Ｃｏｍｐ）８に設定したしきい値電圧ＶTを超えると、比較器８の出力（Ｐｕｌｓｅ ＯＵＴ）がハイレベルになり、パルスを発生する。当該パルスはリセットトランジスタ（ＴR）２のゲートに直接入力されて、リセットトランジスタ（ＴR）２がオンになり、フォトダイオード（ＰＤ）１の電圧検出ノード（ＮPD）３が急速にリセット電圧（ＶRST）に近づく。この時点では、遅延回路（Ｄｅｌａｙ）１１の作用により、クランプ用トランジスタ（ＴCP）５はまだオンになっていないが、ノード（ＮPD）３とクランプ容量（ＣCP）４で容量結合されているノード（ＮCP）７の電圧ＶCPも上昇を始める。
【００８７】
（４）時刻ｔ2から遅延回路（Ｄｅｌａｙ）１１の遅延時間ΔＴだけ遅れた時刻ｔ3において、ノード（ＮDL）の電圧が立上ることにより、クランプ用トランジスタ（ＴCP）５がオンになり、クランプ容量（ＣCP）４の出力側のノード（ＮCP）７が基準電圧ＶREFまで上昇する。以下、（１）〜（４）の動作を繰り返す。
【００８８】
本実施例では、遅延回路（Ｄｅｌａｙ）１１によって、クランプ用トランジスタ（ＴCP）５がオフするタイミングをリセットトランジスタ（ＴR）２のそれよりも遅延時間ΔＴだけ確実に遅くすることができる。これによって、第１の実施例のように、トランジスタのサイズを調整するなどしてアナログ回路的に遅延時間を作り出す必要がなくなり、デジタル回路で遅延を発生するため正確なタイミング制御が可能となる。
【００８９】
また、これにより、クランプ容量（ＣCP）４にノイズ電圧を反映した電荷を確実に蓄積して正確に信号電荷をとらえることができ、１ビット型Ａ／Ｄ変換回路（１ｂｉｔ ＡＤＣ）の精度を向上させることができる。
【００９０】
図８に第３の実施例を示す。第３の実施例は、クランプ用トランジスタ（ＴCP）５を長い時間確実に動作させるために、遅延回路（Ｄｅｌａｙ）１１とＯＲ回路１２を追加したものである。
【００９１】
光電変換素子としてのフォトダイオード（ＰＤ）１、リセットトランジスタ（ＴR）２、クランプ容量（ＣCP）４、クランプ用トランジスタ（ＴCP）５、サンプルホールド容量（ＣSH）６、及び比較器（Ｃｏｍｐ）８からなる回路構成は、図１と同じである。なお、第１の実施例では、トランジスタの構造上の工夫により、クランプ用トランジスタ（ＴCP）５がリセットトランジスタ（ＴR）２よりも少し遅れてオフになるように設計したが、本実施例においては、クランプ用トランジスタ（ＴCP）５とリセットトランジスタ（ＴR）２を同じ構造のトランジスタで構成できる。
【００９２】
図８の回路では、回路の出力（Ｐｕｌｓｅ ＯＵＴ）を、遅延時間ΔＴを生じる遅延回路（Ｄｅｌａｙ）１１に入力し、この遅延回路（Ｄｅｌａｙ）１１の出力と比較器（Ｃｏｍｐ）８の出力（Ｐｕｌｓｅ ＯＵＴ）を、ＯＲ回路１２の入力とする。そして、ＯＲ回路１２の出力ノード（ＮOR）の電圧が、クランプ用トランジスタ（ＴCP）５のゲートに印加される。なお、リセットトランジスタ（ＴR）２のゲートには、回路のパルス出力（Ｐｕｌｓｅ ＯＵＴ）が直接入力される。遅延回路（Ｄｅｌａｙ）１１は、遅延を生じる任意の回路構成とすることができ、例えば、偶数個のＣＭＯＳインバータ等から構成する。
【００９３】
比較器（Ｃｏｍｐ）８の出力パルス（ハイレベル）が出力されたときは、ＯＲ回路１２の出力ノード（ＮOR）の電圧は直ちにハイレベルとなり、リセットトランジスタ（ＴR）２とクランプ用トランジスタ（ＴCP）５は同時にオンするが、出力（Ｐｕｌｓｅ ＯＵＴ）がローレベルとなるときは、リセットトランジスタ（ＴR）２は直ちにオフするが、遅延回路（Ｄｅｌａｙ）１１により、クランプ用トランジスタ（ＴCP）５は、オフするまでの時間にタイムラグ（ΔＴ）が生じる。
【００９４】
次に、図８の１ビット型Ａ／Ｄ変換回路（１ｂｉｔ ＡＤＣ）の動作について、図９のタイミングチャートを用いて説明する。
【００９５】
（１）フォトダイオードのリセットが解除された時点（図９のｔ0）から説明する。すなわち、フォトダイオード（ＰＤ）１の電位がリセットされ、且つ、比較器（Ｃｏｍｐ）８の出力パルスは立ち下がり、リセットトランジスタ（ＴR）２がオフ（ＯＦＦ）状態になっている。このとき、フォトダイオード（ＰＤ）１の電圧検出ノード（ＮPD）３に発生する電圧ＶPDは、リセット電圧ＶRSTに、熱雑音によるリセットノイズ（ｋＴＣノイズ）やリセットトランジスタ（ＴR）２のしきい値ばらつきによる固定パターンノイズ（ＦＰＮ）を含むノイズ電圧ＶNが加わった値となっている。ここでは、最初のｔ0の時点で電圧ＶPDは（ＶRST + ＶN1）となっている。光が入射すると、フォトダイオード（ＰＤ）１に電荷（Ｎ型フォトダイオードであれば電子）が蓄積し、ノード（ＮPD）３の電圧ＶPDが低下していく。
【００９６】
なお、この時点で、遅延回路（Ｄｅｌａｙ）１１の作用により、クランプ用トランジスタ（ＴCP）５のゲート（ＯＲ回路１２の出力ノードＮOR）の電圧は、ハイレベルであり、クランプ用トランジスタ（ＴCP）５はオン（ＯＮ）状態にある。したがって、クランプ容量（ＣCP）４の出力側のノード（ＮCP）７の電圧は、基準電圧ＶREFになっている。
【００９７】
（２）時刻ｔ0から遅延回路（Ｄｅｌａｙ）１１の遅延時間ΔＴだけ遅れた時刻ｔ1において、ノード（ＮOR）の電圧が立ち下がりとなり、クランプ用トランジスタ（ＴCP）５がオフになる。図２と同様に、このとき、クランプ容量（ＣCP）４に印加される電圧ＶCは、ノイズ電圧ＶNとして、ＶC = ＶREF - ＶPD = ＶREF - (ＶRST ＋ＶN)  となっている。
【００９８】
フォトダイオード（ＰＤ）１に蓄積した電荷による信号電圧ＶSにより、ノードＮPDの電圧ＶPD、及び、クランプ容量（ＣCP）４の出力側のノード（ＮCP）７の電圧ＶCPは次第に変化するが、図２で説明したように、ノード（ＮCP）７の電圧ＶCP はノイズ電圧ＶNに依存しない値となる。
【００９９】
（３）時刻ｔ2において、ノード（ＮCP）７の電圧ＶCPが比較器（Ｃｏｍｐ）８に設定したしきい値電圧ＶTを超えると、比較器８の出力（Ｐｕｌｓｅ ＯＵＴ）がハイレベルになり、パルスを発生する。当該パルスはリセットトランジスタ（ＴR）２のゲートに直接入力されて、リセットトランジスタ（ＴR）２がオンになり、フォトダイオード（ＰＤ）１の電圧検出ノード（ＮPD）３が急速にリセット電圧（ＶRST）に近づく。また、比較器（Ｃｏｍｐ）８の出力パルスは、ＯＲ回路１２にも入力されており、ノード（ＮOR）の電圧もハイレベルとなって、クランプ用トランジスタ（ＴCP）５も同時にオンになり、クランプ容量（ＣCP）４の出力側のノード（ＮCP）７が基準電圧ＶREFまで上昇する。
【０１００】
（４）再び、時刻ｔ0において、クランプ容量（ＣCP）４の出力側のノード（ＮCP）７がハイレベルに反転した後に、比較器（Ｃｏｍｐ）８の出力（Ｐｕｌｓｅ ＯＵＴ）がローレベルになる。出力（Ｐｕｌｓｅ ＯＵＴ）の変化は、遅延回路（Ｄｅｌａｙ）１１によりノード（ＮOR）に確実に遅延を持って伝わるため、先にリセットトランジスタ（ＴR）２がオフとなり、次にクランプ用トランジスタ（ＴCP）５がオフとなり、以下、（１）〜（４）と同様の動作を繰り返す。
【０１０１】
本実施例では、遅延回路（Ｄｅｌａｙ）１１とＯＲ回路１２によって、リセットトランジスタ（ＴR）２とクランプ用トランジスタ（ＴCP）５を同時にオンすると共に、クランプ用トランジスタ（ＴCP）５がオフするタイミングをリセットトランジスタ（ＴR）２のそれよりも遅延時間ΔＴだけ確実に遅くすることができる。これによって、第１の実施例のように、トランジスタのサイズを調整するなどしてアナログ回路的に遅延時間を作り出す必要がなくなり、デジタル回路で遅延を発生するため正確なタイミング制御が可能となる。また、これにより、クランプ容量（ＣCP）４にノイズ電圧を反映した電荷を確実に蓄積して正確に信号電荷をとらえることができ、１ビット型Ａ／Ｄ変換回路（１ｂｉｔ ＡＤＣ）の精度を向上させることができる。
【０１０２】
なお、本実施例ではクランプ用トランジスタ（ＴCP）５が第２の実施例よりも早くオンするため、出力パルス（Ｐｕｌｓｅ ＯＵＴ）が十分なパルス幅となるよう、比較器（Ｃｏｍｐ）８の出力と回路出力（Ｐｕｌｓｅ ＯＵＴ）との間に別の遅延回路を挿入することが望ましい。これにより、各トランジスタのオンしている時間を確実に確保することが可能となり、より正確なタイミング制御が可能となる。
【０１０３】
第２の実施例と第３の実施例は、第１の実施例と同様に、図３及び図４に記載の変形例と、互いに組み合わせることができる。
【０１０４】
（実施の形態２）
次に、本発明の実施の形態２について説明をする。これまでは、光電変換素子で生じた信号電荷の電荷量（アナログ量）を、パルスの数に変換する１ビット型Ａ／Ｄ変換回路（１ｂｉｔ ＡＤＣ）を説明したが、図１１のように、このＡ／Ｄ変換回路（１ｂｉｔ ＡＤＣ）を、その出力パルスをカウントするカウンタと組み合わせて、所定ビット数の出力を行う、固体撮像素子の読み出し回路を構成することができる。前述した各実施例の１ビット型Ａ／Ｄ変換回路（１ｂｉｔ ＡＤＣ）を用いることにより、従来よりも、信号電荷量を正確に検出可能な固体撮像素子の信号読み出し回路が実現できる。
【０１０５】
（実施の形態３）
次に、本発明の実施の形態３について説明をする。図１０に、本発明の第３の実施形態としての固体撮像素子（イメージセンサ）１００の概念図を示す。
【０１０６】
図１０の固体撮像素子１００は、各画素がデジタルデータを出力する画素並列信号処理方式の固体撮像素子である。
【０１０７】
固体撮像素子１００のセンサ領域１０１には、画素１０３が縦横に配列されている。各画素１０３は、その内部に撮像回路を備えており、光電変換素子としてのフォトダイオード（ＰＤ）１０４と、フォトダイオード１０４からの信号電荷の量をデジタルデータ化するＡ／Ｄ変換回路（１ｂｉｔ ＡＤＣ）１０５と、ＡＤ変換回路の出力（Ｐｕｌｓｅ_ＯＵＴ）のパルス数をカウントし、所定のビット数のデータとして出力するカウンタ１０６とを有している。各画素１０３のＡ／Ｄ変換回路（１ｂｉｔ ＡＤＣ）１０５は、第１乃至第３の実施例のいずれかの１ビット型Ａ／Ｄ変換回路である。
【０１０８】
各画素からの出力は、出力処理回路１０２で処理され、デジタルデータの撮像データとして出力される。この出力処理回路１０２では、例えば、各画素１０３からのデータを一度バッファメモリ等に蓄積した後、順次読み出しする処理が行われる。また、図示しない走査回路により、全画素の出力データを順次走査処理して出力することもでき、任意の適切な読み出し処理を行うことができる。
【０１０９】
本発明の固体撮像素子１００は、各画素１０３が、第１乃至第３の実施例のいずれかの１ビット型Ａ／Ｄ変換回路（１ｂｉｔ ＡＤＣ）を備えており、従来の１ビット型Ａ／Ｄ変換回路を備えた固体撮像素子よりも、光電変換による信号電荷量を正確に検出することができる。
【０１１０】
本発明を諸図面や実施例に基づき説明してきたが、当業者であれば本開示に基づき種々の変形や修正を行うことが容易であることに注意されたい。従って、これらの変形や修正は本発明の範囲に含まれることに留意されたい。例えば、各手段に含まれる機能等は論理的に矛盾しないように再配置可能であり、複数の手段やステップ等を１つに組み合わせたり、或いは分割したりすることが可能である。
【符号の説明】
【０１１１】
１  フォトダイオード（ＰＤ）
２  リセットトランジスタ（ＴR）
３  電圧検出ノード（ＮPD）
４  クランプ容量（ＣCP）
５  クランプ用トランジスタ（ＴCP）
６  サンプルホールド容量（ＣSH）
７  ノード（ＮCP）
８  比較器（Ｃｏｍｐ）
９  差動増幅器（Ａｍｐ）
１０  バッファアンプ（Ｂｕｆ）
１１  遅延回路（Ｄｅｌａｙ）
１００  固体撮像素子
１０１  センサ領域
１０２  出力処理回路
１０３  画素
１０４  フォトダイオード
１０５  ＡＤ変換回路
１０６  カウンタ
【図１】
2015216592.tif 000003
【図２】
2015216592.tif 000004
【図３】
2015216592.tif 000005
【図４】
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【図５】
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【図６】
2015216592.tif 000008
【図７】
2015216592.tif 000009
【図８】
2015216592.tif 000010
【図９】
2015216592.tif 000011
【図１０】
2015216592.tif 000012
【図１１】
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