(57)【要約】【課題】クラウン構造を有するキャパシタの信頼性を高める。【解決手段】半導体基板１１０上にシリコン膜２３０を形成する工程と、シリコン膜２３０をエッチングすることにより、底部において容量コンタクトプラグ２１０が露出するシリンダーホール２４０を形成する工程と、シリンダーホール２４０の側面を窒化することによりサイドウォール絶縁膜２５０を形成する工程と、サイドウォール絶縁膜２５０及び容量コンタクトプラグ２１０に接する下部電極２７０を形成する工程と、下部電極２７０を覆う容量絶縁膜２８０を形成する工程と、容量絶縁膜２８０を覆う上部電極２９０を形成する工程とを備える。本発明によれば、サイドウォール絶縁膜のエッチバックが不要であるため、クラウン構造を有するキャパシタの信頼性が高められる。【選択図】図２
2015216275.tif 000002
【特許請求の範囲】
【請求項１】
メモリセル領域および前記メモリセル領域を囲む周辺回路領域を有する半導体基板上に層間絶縁膜を形成する工程と、
前記メモリセル領域上に設けられた前記層間絶縁膜に埋め込まれ、少なくとも前記層間絶縁膜から露出する上部が金属からなる容量コンタクトプラグを形成する工程と、
前記容量コンタクトプラグの上面を含む前記層間絶縁膜の全面にシリコン膜を成膜する工程と、
前記周辺回路領域に形成された前記シリコン膜を除去し、前記メモリセル領域に前記シリコン膜を残存させる工程と、
前記シリコン膜にシリンダーホールを形成し、その底面に前記容量コンタクトプラグの前記上面を露出させる工程と、
プラズマ窒化法により、前記シリンダーホールの側面にサイドウォール絶縁膜を形成する工程と、
前記シリンダーホール内の前記サイドウォール絶縁膜の側面および前記容量コンタクトプラグの前記上面に接する下部電極を形成する工程と、
前記下部電極の表面を覆う容量絶縁膜および上部電極を順次形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記プラズマ窒化法により、前記サイドウォール絶縁膜が形成されると同時に、前記容量コンタクトプラグの前記上部が窒化されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記プラズマ窒化法は、高速ラジカル窒化法であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記サイドウォール絶縁膜を形成した後、前記サイドウォール絶縁膜のエッチバックを行うことなく、前記下部電極を形成することを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記上部電極に接続された第１キャパシタ電源プラグと、前記シリコン膜に接続された第２キャパシタ電源プラグを形成する工程をさらに備えることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
熱処理により前記シリコン膜を多結晶化させる工程をさらに備えることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記容量コンタクトプラグを形成する工程は、前記容量コンタクトプラグの前記上部が前記層間絶縁膜の表面から突出するように行うことを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記層間絶縁膜と前記シリコン膜との間にストッパーシリコン窒化膜を形成する工程をさらに備え、
前記シリンダーホールは、前記シリコン膜及び前記ストッパーシリコン窒化膜を貫通するよう設けられることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
メモリセル領域および前記メモリセル領域を囲む周辺回路領域を有する半導体基板上に層間絶縁膜を形成する工程と、
前記メモリセル領域上に設けられた前記層間絶縁膜に埋め込まれ、少なくとも前記層間絶縁膜から露出する上部が金属からなる容量コンタクトプラグを形成する工程と、
前記容量コンタクトプラグの上面を含む前記層間絶縁膜の全面にシリコン膜を成膜する工程と、
前記周辺回路領域に形成された前記シリコン膜を除去することにより、前記メモリセル領域に残存した前記シリコン膜を第１上部電極とする工程と、
前記第１上部電極にシリンダーホールを形成し、その底面に前記容量コンタクトプラグの前記上面を露出させる工程と、
プラズマ窒化法により、前記シリンダーホール内に露出する前記第１上部電極の側面に第１容量絶縁膜を形成する工程と、
前記シリンダーホール内の前記第１容量絶縁膜の側面および前記容量コンタクトプラグの前記上面に接する下部電極を形成する工程と、
前記下部電極の表面を覆う第２容量絶縁膜および第２上部電極を順次形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項１０】
前記プラズマ窒化法により、前記第１容量絶縁膜が形成されると同時に、前記容量コンタクトプラグの前記上部が窒化されることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
半導体基板上にシリコン膜を形成する工程と、
前記シリコン膜をエッチングすることにより、底部において容量コンタクトプラグが露出するシリンダーホールを形成する工程と、
前記シリンダーホールの側面を窒化することにより、サイドウォール絶縁膜を形成する工程と、
前記サイドウォール絶縁膜及び前記容量コンタクトプラグに接する下部電極を形成する工程と、
前記下部電極を覆う容量絶縁膜を形成する工程と、
前記容量絶縁膜を覆う上部電極を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項１２】
前記サイドウォール絶縁膜は、プラズマ窒化法により前記シリンダーホールの側面を窒化することにより形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記容量コンタクトプラグは金属材料からなり、前記シリンダーホールの側面を窒化する際に金属窒化物が形成されることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
熱処理により前記シリコン膜を多結晶化させる工程をさらに備えることを特徴とする請求項１１乃至１３のいずれか一項に記載の半導体装置の製造方法。
【請求項１５】
前記上部電極に接続された第１キャパシタ電源プラグと、前記シリコン膜に接続された第２キャパシタ電源プラグを形成する工程をさらに備えることを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記シリコン膜を形成する前に、前記半導体基板上にストッパーシリコン窒化膜を形成する工程をさらに備え、
前記シリンダーホールは、前記シリコン膜及び前記ストッパーシリコン窒化膜を貫通するよう設けられることを特徴とする請求項１１乃至１５のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、ＤＲＡＭのセルキャパシタの製造方法に関する。
【背景技術】
【０００２】
キャパシタを記憶素子とする半導体装置（ＤＲＡＭ：Ｄｙｎａｍｉｃ  Ｒａｎｄａｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）においては、シリンダー型下部電極の内面および外面の両面を容量として用いるクラウン構造のキャパシタが実用化されている。現在、実用化されているクラウン構造は、半導体基板上に形成した絶縁膜からなるシリンダー層間膜にシリンダーホールを形成し、シリンダーホールの内面に下部電極を形成した後、シリンダー層間膜を除去して下部電極の内外面を露出させる方法を用いて形成される。
【０００３】
しかし、近年、半導体装置の微細化に伴い、キャパシタを構成するシリンダーホール間のピッチが縮小し、シリンダーホール径が細くなるためにキャパシタのアスペクト比が大きくなっている。これに起因して、シリンダー層間膜を除去した段階で露出する下部電極が傾斜もしくは倒壊する問題が顕在化してきた。倒壊の問題を回避するために、特許文献１に記載されるような複数の下部電極を平面的に連結する支持部材が用いられている。しかし、支持部材を形成するための製造工程数が増加し、製造歩留まりが低下する新たな問題が発生する。
【０００４】
一方、シリンダー層間膜を除去することなくクラウン構造を形成する方法が特許文献２に記載されている。特許文献２に記載されたクラウン構造の形成方法は、半導体基板上に形成したシリコン導体膜からなるシリンダー層間膜にシリンダーホールを形成した後、シリンダーホールの側壁に絶縁膜サイドウォールを形成した状態で下部電極を形成する。その後、シリンダー層間膜を除去することなく全面に第２容量絶縁膜および第２上部電極を形成する。これにより、下部電極の外面にはサイドウォール絶縁膜を第１容量絶縁膜とし、シリコン導体膜を第１上部電極とする外面キャパシタが形成されるとともに、下部電極の内面には第２容量絶縁膜と第２上部電極からなる内面キャパシタが形成される。したがって、シリンダー層間膜を除去しなくても内外面をキャパシタとするクラウン構造のキャパシタを形成することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−１４２６０５号公報
【特許文献２】特開２００６−２４５３６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献２に記載されたクラウン構造のキャパシタでは、下部電極の倒壊の問題が発生しないので支持部材の形成工程が不要となる利点がある。また、シリンダー層間膜をシリコンで構成しているので、絶縁膜に比べてシリンダーホール形成時の異方性ドライエッチングの制御性が向上し、マスクパターンに忠実なシリンダーホールを形成できる利点がある。
【０００７】
しかしながら、特許文献２に記載されたクラウン構造の形成方法においても、以下に述べる問題がある。特許文献２の図３（ｄ）には、半導体基板の表面に接続する容量コンタクトプラグ２２ｃ上に形成されたシリコンからなるシリンダー層間膜２４にシリンダーホール２６が形成され、その後、全面に酸化アルミニウム膜２８が形成された状態が記載されている。この時、容量コンタクトプラグ２２ｃの上面も絶縁膜からなる酸化アルミニウム膜で覆われてしまうので、これを除去して容量コンタクトプラグ２２ｃの上面を露出させる必要がある。
【０００８】
特許文献２の図３（ｅ）では、異方性ドライエッチングにより、容量コンタクトプラグ２２ｃの上面に形成されている酸化アルミニウム膜を除去して容量コンタクトプラグ２２ｃの上面を露出させた後、下部電極となるシリコン膜３１を形成している。この時、酸化アルミニウム膜の異方性ドライエッチングでは、シリンダーホール２６の底面に酸化アルミニウム膜が残存しないようにオーバーエッチングを行わなければならない。しかし、シリンダーホールの底面に形成された絶縁膜のエッチングには困難を伴う。特に、微細化によって径が縮小されたシリンダーホールでは、ドライエッチングに寄与するプラズマ中のイオンが底面まで到達しにくくなるため、高エネルギーで長時間のドライエッチングが必要となる。
【０００９】
その結果、このオーバーエッチングによって、シリンダーホール２６の側壁に形成された酸化アルミニウム膜２８も掘り下げられた状態となり、第１上部電極となるシリンダー層間膜（シリコン膜）２４の側面が露出することがあった。この場合、後の工程で形成する下部電極３１と第１上部電極２４とが接触してしまい、複数の下部電極３１が第１上部電極２４を介して全てショートする問題が発生する。このような場合は、もはやＤＲＡＭとして機能しない。
【課題を解決するための手段】
【００１０】
本発明による半導体装置の製造方法は、メモリセル領域および前記メモリセル領域を囲む周辺回路領域を有する半導体基板上に層間絶縁膜を形成する工程と、前記メモリセル領域上に設けられた前記層間絶縁膜に埋め込まれ、少なくとも前記層間絶縁膜から露出する上部が金属からなる容量コンタクトプラグを形成する工程と、前記容量コンタクトプラグの上面を含む前記層間絶縁膜の全面にシリコン膜を成膜する工程と、前記周辺回路領域に形成された前記シリコン膜を除去し、前記メモリセル領域に前記シリコン膜を残存させる工程と、前記シリコン膜にシリンダーホールを形成し、その底面に前記容量コンタクトプラグの前記上面を露出させる工程と、プラズマ窒化法により、前記シリンダーホールの側面にサイドウォール絶縁膜を形成する工程と、前記シリンダーホール内の前記サイドウォール絶縁膜の側面および前記容量コンタクトプラグの前記上面に接する下部電極を形成する工程と、前記下部電極の表面を覆う容量絶縁膜および上部電極を順次形成する工程と、を備えることを特徴とする。
【００１１】
本発明による半導体装置は、半導体基板上に設けられた層間絶縁膜と、前記層間絶縁膜に埋設された容量コンタクトプラグと、前記容量コンタクトプラグおよび前記層間絶縁膜の上面に配置されるストッパーシリコン窒化膜と、前記ストッパーシリコン窒化膜上に配置されるシリコン膜と、前記シリコン膜および前記ストッパーシリコン窒化膜を貫通し、底面に前記容量コンタクトプラグの上面が位置するシリンダーホールと、前記容量コンタクトプラグに接続されるよう、前記シリンダーホールの内面を覆う下部電極と、前記下部電極の表面を覆う容量絶縁膜と、前記容量絶縁膜の表面を覆う上部電極と、を備え、前記シリンダーホールは、前記ストッパーシリコン窒化膜の側面で構成される下部シリンダーホールと、前記シリコン膜の側面を覆うサイドウォール絶縁膜の側面で構成される上部シリンダーホールを含み、前記下部シリンダーホールの直径は、前記上部シリンダーホールの直径より大きいことを特徴とする。
【発明の効果】
【００１２】
以上のように、本発明に係る半導体装置の製造方法によれば、シリコン膜からなるシリンダー層間膜（第１上部電極）と下部電極との間に形成するサイドウォール絶縁膜（第１容量絶縁膜）を、ＣＶＤ法を用いずにプラズマ窒化法を用いて、シリンダー層間膜の側面にのみシリコン窒化膜を選択的に形成している。この時、容量コンタクトプラグの上面には導体の金属窒化膜が同時に形成され、絶縁膜は形成されない。したがって、従来技術のように、サイドウォール絶縁膜を形成するための絶縁膜をＣＶＤ法で全面に形成した後、容量コンタクトプラグの上面に形成された絶縁膜を除去するための異方性ドライエッチングを不要とすることができる。この結果、シリンダーホールの開口部に位置するサイドウォール絶縁膜のリセスエッチングが生じないので第１上部電極の側面が露出して下部電極と接触する問題を回避できる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施形態による半導体装置１００の構造を示す平面図である。
【図２】図１のＡ−Ａ線に沿った断面図である。
【図３】図２に示したキャパシタ３００及びその周辺を示す拡大断面図である。
【図４】本発明の第１の実施形態による半導体装置の製造工程を説明するための断面図である。
【図５】本発明の第１の実施形態による半導体装置の製造工程を説明するための断面図である。
【図６】本発明の第１の実施形態による半導体装置の製造工程を説明するための断面図である。
【図７】本発明の第１の実施形態による半導体装置の製造工程を説明するための断面図である。
【図８】本発明の第１の実施形態による半導体装置の製造工程を説明するための断面図である。
【図９】図８に示すシリンダーホール２４０及びその周辺の拡大図である。
【図１０】本発明の第１の実施形態による半導体装置の製造工程を説明するための断面図である。
【図１１】本発明の第１の実施形態による半導体装置の製造工程を説明するための断面図である。
【図１２】本発明の第１の実施形態による半導体装置の製造工程を説明するための断面図である。
【図１３】図１２に示す下部電極２７０及びその周辺の拡大図である。
【図１４】本発明の第１の実施形態による半導体装置の製造工程を説明するための断面図である。
【図１５】本発明の第１の実施形態による半導体装置の製造工程を説明するための断面図である。
【図１６】本発明の第２の実施形態による半導体装置１００の構造を示す断面であり、主要部を拡大して示している。
【図１７】本発明の第２の実施形態による半導体装置１００の構造を示す断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態による半導体装置及びその製造方法について、図面を参照して詳細に説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００１５】
［本発明の第１の実施形態］
（半導体装置）
先ず、本発明の第１の実施形態による半導体基板の構造について、図１，図２を参照して説明する。図１は、第１の実施形態による半導体装置１００の主要部分の配置を示す平面図である。図２は、図１に示すＡ−Ａ線に沿った断面図であり、図１と第１の方向Ｘの長さを合わせるために第１の方向Ｘに沿った面に投影した状態を示している。図１に示すＡ−Ａ線は、メモリセルトランジスタ（第１メモリセルトランジスタ１３０，第２メモリセルトランジスタ１４０）の中心と周辺回路トランジスタ１６０の中心を通る線である。
【００１６】
第１の実施形態による半導体装置１００はＤＲＡＭであり、半導体基板１１０の面内に、メモリセル領域１０１と、このメモリセル領域１０１の周辺に位置する周辺回路領域１０２（図１では、前記メモリセル領域１０１の右側のみ図示）とを備えている。このうち、前記メモリセル領域１０１は、複数のメモリセルがマトリックス状に並んで配置される領域である。また、前記メモリセル領域１０１のうち、キャパシタが配置される領域をキャパシタ配置領域１０３と称する。一方、周辺回路領域１０２は、各メモリセルの動作を制御するための回路が形成される領域である。
【００１７】
半導体基板１１０の表面１１１には、活性領域を区画する素子分離領域１２０が設けられる。活性領域のうち、メモリセル領域１０１に設けられた活性領域をメモリセル活性領域１７０と称し、周辺回路領域１０２に設けられた活性領域を周辺回路活性領域１８０と称する。メモリセル活性領域１７０は、いずれもＷ方向を長手方向とする平面形状を有しており、Ｘ方向，Ｙ方向に整列して設けられる。Ｗ方向とは、Ｘ方向，Ｙ方向に対して所定の傾きを持った方向である。周辺回路活性領域１８０は、いずれもＸ方向を長手方向とする平面形状を有しており、Ｘ方向，Ｙ方向に整列して設けられる。
【００１８】
半導体基板１１０上には、第１の方向であるＸ方向に整列するメモリセル活性領域１７０の中心を接続するよう、複数のビット線１５０が延在する。ビット線１５０は、第２の方向であるＹ歩行に繰り返して配置される。
【００１９】
メモリセル活性領域１７０には、第１メモリセルトランジスタ１３０及び第２メモリセルトランジスタ１４０が１つのビット線１５０を共有するように配置される。ここで、第１メモリセルトランジスタ１３０および前記第２メモリセルトランジスタ１４０の構造は、一般的なメモリセルトランジスタの構造と同じであることから、説明は省略する。周辺回路活性領域１８０には、周辺回路トランジスタ１６０が配置される。周辺回路トランジスタ１６０の構造は、一般的な周辺回路トランジスタの構造と同じであることから、説明は省略する。
【００２０】
半導体基板１１０上には第１層間絶縁膜２００が設けられる。第１層間絶縁膜２００は、第１メモリセルトランジスタ１３０，第２メモリセルトランジスタ１４０，ビット線１５０，及び周辺回路トランジスタ１６０を埋設する。第１メモリセルトランジスタ１３０及び第２メモリセルトランジスタ１４０上には、第１層間絶縁膜２００を貫通する容量コンタクトプラグ２１０が設けられる。容量コンタクトプラグ２１０は、第１層間絶縁膜２００を貫通して、第１メモリセルトランジスタ１３０又は第２メモリセルトランジスタ１４０に接続される。
【００２１】
ここで、容量コンタクトプラグ２１０は、上層に位置し金属窒化物からなる第２コンタクトプラグ２１４と、下層に位置する第１コンタクトプラグ２１２とで構成される。また、第２コンタクトプラグ２１４の第４上面２１５は、第１層間絶縁膜２００の第１上面２０１よりわずかに、例えば２ｎｍ突出する。
【００２２】
第１層間絶縁膜２００の上面２０１には、第２コンタクトプラグ２１４の第４上面２１５を覆うように、ストッパーシリコン窒化膜２２０が設けられる。また、メモリセル領域１０１においては、ストッパーシリコン窒化膜２２０の第５上面２２１にシリコン膜２３０が設けられる。周辺回路領域１０２においては、ストッパーシリコン窒化膜２２０の第５上面２２１に第２層間絶縁膜３２０が設けられる。
【００２３】
シリコン膜２３０及びストッパーシリコン窒化膜２２０には、これらを貫通するシリンダーホール２４０が設けられる。シリンダーホール２４０の内面に露出するシリコン膜２３０表面には、高速ラジカル窒化法などのプラズマ窒化法によって成膜されたサイドウォール絶縁膜である外側絶縁膜２５０が形成される。さらに、シリンダーホール２４０の内部には、下部電極２７０、容量絶縁膜２８０及び上部電極２９０からなるキャパシタ３００が形成される。
【００２４】
キャパシタ３００及び第２層間絶縁膜３２０上には、第３層間絶縁膜３３０が形成される。第３層間絶縁膜３３０には、上部電極２９０に接続された第１キャパシタ電源プラグ３４０が埋め込まれている。
【００２５】
図３は、図２に示したキャパシタ３００及びその周辺を示す拡大断面図である。
【００２６】
図３に示すように、第１コンタクトプラグ２１２の第３上面２１３に接続して金属窒化物からなる第２コンタクトプラグ２１４が配置され、第２コンタクトプラグ２１４の第４上面２１５は、第１層間絶縁膜２００の第１上面２０１より突出（例えば２ｎｍ）する。
【００２７】
ストッパーシリコン窒化膜２２０は、第２コンタクトプラグ２１４の第４上面２１５を含む半導体基板１１０全面を覆うように配置される。シリコン膜２３０は、メモリセル領域１０１のストッパーシリコン窒化膜２２０の第５上面２２１に配置される。シリンダーホール２４０は、シリコン膜２３０及びストッパーシリコン窒化膜２２０を貫通し、第２コンタクトプラグ２１４の第４上面２１５に到達するように配置される。
【００２８】
ここで、シリンダーホール２４０の直径を径Ｌ１と称する。また、シリンダーホール２４０の内側にシリコン膜２３０が現れる部分を上部シリンダーホール２４６と称する。また、シリンダーホール２４０の内側に前記ストッパーシリコン窒化膜２２０が現れる部分を下部シリンダーホール２４７と称する。高速ラジカル窒化法などのプラズマ窒化法により成膜された外側絶縁膜２５０は、上部シリンダーホール２４６の第３側面２４４および第４側面２４５に配置される。これにより、上部シリンダーホール２４６部分において、外側絶縁膜２５０の第５側面２５１と第６側面２５２の間の直径である径幅Ｌ２は、下部シリンダーホール２４７の径Ｌ１より小さくなる。
【００２９】
下部電極２７０は、外側絶縁膜２５０の第５側面２５１及び第６側面２５２と、下部シリンダーホール２４７の第１側面２４２、第２側面２４３及び第１底面２４１と、第２コンタクトプラグ２１４の第４上面２１５上に配置される。ここで、第２コンタクトプラグ２１４の第４上面２１５が第１層間絶縁膜２００の第１上面２０１より突出しているため、第２コンタクトプラグ２１４と下部電極２７０の接触面積が大きくなり、コンタクト抵抗を低減することができる。
【００３０】
容量絶縁膜２８０は、下部電極２７０の第２底面２７１、第７側面２７２及び第８側面２７３を含む、キャパシタ配置領域１０３の全面に配置される。上部電極２９０は、容量絶縁膜２８０の第３底面２８１、第９側面２８２および第１０側面２８３を覆うよう、メモリセル領域１０１の全面に配置される。そして、下部電極２７０、容量絶縁膜２８０および上部電極２９０により、キャパシタ３００が構成される。第３層間絶縁膜３３０は、キャパシタ３００の上面を覆うように配置される。
【００３１】
（半導体装置の製造方法）
次に、第１の実施形態による半導体装置１００の製造方法について、図４〜図１５を参照して説明する。
【００３２】
先ず、図４を参照する。半導体基板１１０に素子分離領域１２０を形成した後、半導体基板１１０の表面１１１に、第１メモリセルトランジスタ１３０，第２メモリセルトランジスタ１４０，ビット線１５０及び周辺回路トランジスタ１６０を形成する。その後、これらを埋設する第１層間絶縁膜２００を形成し、さらに、第１層間絶縁膜２００を貫通して第１メモリセルトランジスタ１３０及び第２メモリセルトランジスタ１４０に接続された容量コンタクトプラグ２１０を形成する。
【００３３】
次に、第１層間絶縁膜２００の第１上面２０１にストッパーシリコン窒化膜２２０を形成する。このとき、容量コンタクトプラグ２１０は、少なくとも上部がタングステンなどの金属で形成される。次に、ストッパーシリコン窒化膜２２０の第５上面２２１に、ＣＶＤ法で厚い（キャパシタの高さとして必要な厚さ、例えば２．２μｍ）シリコン膜２３０を成膜する。次に、レジストを塗布してリソグラフィでメモリセル領域１０１を覆う第１レジストマスク４００を形成する。
【００３４】
次に、図５を参照する。シリコンドライエッチングにより、周辺回路領域１０２のシリコン膜２３０をストッパーシリコン窒化膜２２０の第５上面２２１が現れるまでエッチングする。これにより、シリコン膜２３０は、メモリセル領域１０１にのみ残存する。
【００３５】
次に、図６を参照する。Ｏ２プラズマ処理で第１レジストマスク４００を除去した後、プラズマＣＶＤ法を用いて半導体基板１１０全面に、厚さが例えば２．２μｍの第２層間絶縁膜３２０を成膜する。第２層間絶縁膜３２０は、メモリセル領域１０１においてはシリコン膜２３０上に形成され、周辺回路領域１０２においてはストッパーシリコン窒化膜２２０上に形成される。次に、周辺回路領域１０２を覆うように、リソグラフィでパターニングして第２レジストマスク４１０を形成する。
【００３６】
次に、図７を参照する。酸化膜ウェットエッチにより、シリコン膜２３０の上の第２層間絶縁膜３２０の高さを低減させた後、Ｏ２プラズマ処理によって第２レジストマスク４１０を除去する。次に、ＣＭＰ方により、シリコン膜２３０が表面に露出するまで平坦化する。これにより、周辺回路領域１０２にのみ第２層間絶縁膜３２０が残される。
【００３７】
次に、図８を参照する。半導体基板１１０の全面にレジストを塗布し、リソグラフィで直径が径Ｌ１のシリンダーホールのマスクとなる第３レジストマスク４２０を形成する。ここで第３レジストマスク４２０は、アモルファスカーボン，シリコン窒化膜，ＢＡＲＣ等による積層マスク出会っても構わない。この場合、公知のダブルパターニング法，クワッドパターニング法等を用いてパターニングすることができる。次に、酸化シリコンに対するシリコンの選択比の大きい（３〜１０、例えば７）シリコンドライエッチングを用いて、第３レジストマスク４２０をマスクにして容量コンタクトプラグ２１０の第２上面２１１および第１層間絶縁膜２００の第１上面２０１が露出するまでエッチングしシリンダーホール２４０を形成する。
【００３８】
次に、図９を参照する。図９は、図８に示すシリンダーホール２４０及びその周辺の拡大図である。シリンダーホール２４０の内面にシリコン膜２３０が現れている部分を上部シリンダーホール２４６と称する。シリンダーホール２４０の内面にストッパーシリコン窒化膜２２０が現れている部分を下部シリンダーホール２４７と称する。また、下部シリンダーホール２４７の側面を第１側面２４２および第２側面２４３と称し、上部シリンダーホール２４６の側面を第３側面２４４および第４側面２４５と称する。シリンダーホール２４０の第１底面２４１には、容量コンタクトプラグ２１０の第２上面２１１および第１層間絶縁膜２００の第１上面２０１が露出している。
【００３９】
次に、図１０を参照する。Ｏ２プラズマ処理により残った第３レジストマスク４２０を除去した後、高速ラジカル窒化法などのプラズマ窒化法を用いて、例えば２ｎｍの薄い高速ラジカル窒化膜を形成する。高速ラジカル窒化法は、低温（４００℃以下）でシリコン表面を選択的に窒化するプロセスであるため、上部シリンダーホール２４６の第３側面２４４および第４側面と、シリコン膜２３０の第５上面２３１のみ窒化され、サイドウォール絶縁膜である外側絶縁膜２５０が形成される。
【００４０】
また、同時に、シリンダーホール２４０の第１底面２４１に現れた容量コンタクトプラグ２１０の上部も窒化され、金属窒化物の導体からなる第２コンタクトプラグ２１４が形成される。残った容量コンタクトプラグ２１０の下部は、第１コンタクトプラグ２１２となる。すなわち、第１コンタクトプラグ２１２と第２コンタクトプラグ２１４が容量コンタクトプラグ２１０を構成する。このように、高速ラジカル窒化法を用いれば、シリンダーホール２４０の第１底面２４１を絶縁膜が覆うことが無いので、エッチバックの工程を削減することが可能である。エッチバックの工程がないので下地のダメージや、外側絶縁膜２５０の上部の消失が発生することを防止することができる。
【００４１】
次に、図１１を参照する。公知のカバレッジの良い成膜方法で、外側絶縁膜２５０の表面とシリンダーホール２４０の第１底面２４１，第１側面２４２ならびに第２側面２４３に、２ｎｍ程度の薄い下部電極２７０を成膜する。次に、公知のカバレッジの悪い成膜方法で、半導体基板１１０の全面に保護酸化膜４３０を成膜する。ここで、保護酸化膜４３０はカバレッジが悪いためシリンダーホール２４０の内部には入り込まず、最上部を閉塞する。
【００４２】
次に、図１２を参照する。エッチバックにより、シリコン膜２３０と第２層間絶縁膜３２０の上面が露出するまで、保護酸化膜４３０、下部電極２７０および外側絶縁膜２５０をエッチングし、シリンダーホール２４０内に下部電極２７０を残す。これにより下部電極２７０はシリンダーホール２４０ごとに切り離される。また、下部電極２７０とシリコン膜２３０の間に位置する外側絶縁膜２５０は、これらを絶縁する。
【００４３】
次に、図１３を参照する。図１３は、図１２に示す下部電極２７０及びその周辺の拡大図である。下部電極２７０は、上部で外側絶縁膜２５０の第５側面２５１ならびに第６側面と接し、下部で下部シリンダーホール２４７の第１側面ならびに第２側面２４２と接し、シリンダーホール２４０の第１底面２４１で第１層間絶縁膜２００の第１上面２０１ならびに第２コンタクトプラグ２１４の第４上面２１５と接する筒型の形状を有する。ここで、下部電極２７０の内側の底を第２底面２７１，側面を第７側面２７２ならびに第８側面２７３と称する。
【００４４】
次に、図１４を参照する。公知の成膜方法で、下部電極２７０の第２底面２７１，第７側面２７２ならびに第８側面２７３と、シリコン膜２３０および第２層間絶縁膜３２０の上面に、高誘電膜である容量絶縁膜２８０を薄く例えば２ｎｍ成膜し、さらに、容量絶縁膜２８０を全て埋設するように上部電極２９０を成膜する。
【００４５】
次に、図１５を参照する。半導体基板１１０の全面にレジストを塗布し、リソグラフィでキャパシタ配置領域１０３を覆う第４レジストマスク４４０を形成する。次に、第４レジストマスク４４０をマスクとして上部電極２９０と容量絶縁膜２８０をエッチングし、上部電極２９０と容量絶縁膜２８０をキャパシタ配置領域１０３にのみ残す。
【００４６】
そして、図２に示したように、上部電極２９０、第２層間絶縁膜３２０及びシリコン膜２３０の上面の全面に、公知の成膜方法で第３層間絶縁膜３３０を成膜し、ＣＭＰで平坦化する。次に、公知の方法で、上部電極２９０に接続する第１キャパシタ電源プラグ３４０を形成して半導体装置１００が完成する。
【００４７】
このように、第１の実施形態による半導体装置の製造方法によれば、シリンダーホール２４０の第３側面２４４および第４側面２４５を覆う外側絶縁膜２５０を形成した後、これをエッチバックする必要がないことから、工程数を削減することができるとともに、エッチバックダメージに起因するプロセス不良を防止することができる。
【００４８】
［本発明の第２の実施形態］
（半導体装置）
本発明の第２の実施形態による半導体装置の構造について、図１６及び図１７を用いて説明する。但し、第１の実施形態と重複する部分の説明は省略し、異なる部分についてのみ説明する。
【００４９】
図１６及び図１７は、本発明の第２の実施形態による半導体装置１００の構造を示す断面図であり、特に図１６は、第１の実施形態による半導体装置と異なる部分及びその周辺を拡大して示している。
【００５０】
本実施形態においては、熱処理により、シリコン膜２３０がポリシリコンである外側上部電極２３５に変化している。外側絶縁膜２５０は、外側容量絶縁膜２５５となる。容量絶縁膜２８０は、内側容量絶縁膜２８５となる。上部電極２９０は、内側上部電極２９５となる。したがって、外側上部電極２３５と外側容量絶縁膜２５５と下部電極２７０で外面キャパシタ３０１が構成され、内側上部電極２９５と内側容量絶縁膜２８５と下部電極２７０で内面キャパシタ３０２が構成される。そして、外面キャパシタ３０１と内面キャパシタ３０２によってキャパシタ３００が構成される。すなわち、キャパシタ３００の容量を増加させることができる。
【００５１】
第３層間絶縁膜３３０は、キャパシタ３００と第２層間絶縁膜３２０を覆うように配置される。第１キャパシタ電源プラグ３４０の他に、メモリセル領域内のキャパシタ３００の配置されない位置において、第３層間絶縁膜３３０を貫通し外側上部電極２３５に接続するよう、第２キャパシタ電源プラグ３５０が配置される。ここで、内側上部電極２９５と外側上部電極２３５は同電位にしても異なる電位にしてもかまわない。
【００５２】
このように、第２の実施形態による半導体装置は、シリコン膜２３０が外側上部電極２３５として機能することから、キャパシタ３００の容量を増加させることができる。
【００５３】
（半導体装置の製造方法）
第２の実施形態による半導体装置の製造方法について、図１６及び図１７を参照しながら第１の実施形態と異なる部分を説明する。
【００５４】
図４〜図１５までの工程は、第１の実施形態による半導体装置１００の製造方法と同じである。次に、６００℃以上、好ましくは７５０℃の高温で多結晶化処理を行い、シリコン膜２３０を多結晶化してポリシリコン膜に変質させ外側上部電極２３５とする。ここで、外側絶縁膜２５０を外側容量絶縁膜２５５，容量絶縁膜２８０を内側容量絶縁膜２８５，上部電極２９０を内側上部電極２９５と称する。
【００５５】
次に、図１６及び図１７に示すように、内側上部電極２９５と第２層間絶縁膜３２０と外側上部電極２３５の上面の全面に、公知の成膜方法で第３層間絶縁膜３３０を成膜し、ＣＭＰで平坦化する。次に、公知の方法で、内側上部電極２９５に接続する第１キャパシタ電源プラグ３４０と、外側上部電極２３５に接続する第２キャパシタ電源プラグ３５０を形成すれば、第２の実施形態による半導体装置１００が完成する。
【００５６】
そして、上述の通り、第２の実施形態による半導体装置は、シリコン膜２３０が外側上部電極２３５として機能することから、キャパシタ３００の容量を増加させることができる。
【００５７】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００５８】
本発明による半導体装置は、以下の特徴を有している。以下に列挙する半導体装置は、必要に応じ、特許請求の範囲に転記されることがある。
【００５９】
１．半導体基板上に設けられた層間絶縁膜と、
前記層間絶縁膜に埋設された容量コンタクトプラグと、
前記容量コンタクトプラグおよび前記層間絶縁膜の上面に配置されるストッパーシリコン窒化膜と、
前記ストッパーシリコン窒化膜上に配置されるシリコン膜と、
前記シリコン膜および前記ストッパーシリコン窒化膜を貫通し、底面に前記容量コンタクトプラグの上面が位置するシリンダーホールと、
前記容量コンタクトプラグに接続されるよう、前記シリンダーホールの内面を覆う下部電極と、
前記下部電極の表面を覆う容量絶縁膜と、
前記容量絶縁膜の表面を覆う上部電極と、を備え、
前記シリンダーホールは、前記ストッパーシリコン窒化膜の側面で構成される下部シリンダーホールと、前記シリコン膜の側面を覆うサイドウォール絶縁膜の側面で構成される上部シリンダーホールを含み、
前記下部シリンダーホールの直径は、前記上部シリンダーホールの直径より大きいことを特徴とする半導体装置。
【００６０】
２．前記容量コンタクトプラグは金属材料からなり、少なくとも前記下部電極との接続部分において窒化されていることを特徴とする上記１に記載の半導体装置。
【００６１】
３．前記容量コンタクトプラグの上面は、前記層間絶縁膜の表面から突出していることを特徴とする上記１又は２に記載の半導体装置。
【００６２】
４．前記サイドウォール絶縁膜が窒化膜からなることを特徴とする上記１乃至３のいずれかに記載の半導体装置。
【００６３】
５．前記上部電極に接続された第１キャパシタ電源プラグと、
前記シリコン膜に接続された第２キャパシタ電源プラグと、をさらに備えることを特徴とする上記１乃至４のいずれかに記載の半導体装置。
【００６４】
６．前記シリコン膜が多結晶化されていることを特徴とする上記５に記載の半導体装置。
【符号の説明】
【００６５】
１００    半導体装置
１０１    メモリセル領域
１０２    周辺回路領域
１０３    キャパシタ配置領域
１１０    半導体基板
１１１    半導体基板の表面
１２０    素子分離領域
１３０，１４０    メモリセルトランジスタ
１５０    ビット線
１６０    周辺回路トランジスタ
１７０    メモリセル活性領域
１８０    周辺回路活性領域
２００    層間絶縁膜
２０１    層間絶縁膜の上面
２１０    容量コンタクトプラグ
２１１    容量コンタクトプラグの上面
２１２    第１コンタクトプラグ
２１３    第１コンタクトプラグの上面
２１４    第２コンタクトプラグ
２１５    第２コンタクトプラグの上面
２２０    ストッパーシリコン窒化膜
２２１    ストッパーシリコン窒化膜の上面
２３０    シリコン膜
２３１    シリコン膜の上面
２３５    外側上部電極
２４０    シリンダーホール
２４１    シリンダーホールの底面
２４２〜２４５    シリンダーホールの側面
２４６    上部シリンダーホール
２４７    下部シリンダーホール
２５０    外側絶縁膜
２５１，２５２    外側絶縁膜の側面
２５５    外側容量絶縁膜
２７０    下部電極
２７１    下部電極の底面
２７２，２７３    下部電極の側面
２８０    容量絶縁膜
２８１    容量絶縁膜の底面
２８２，２８３    容量絶縁膜の側面
２８５    内側容量絶縁膜
２９０    上部電極
２９５    内側上部電極
３００    キャパシタ
３０１    外面キャパシタ
３０２    内面キャパシタ
３２０，３３０    層間絶縁膜
３４０    第１キャパシタ電源プラグ
３５０    第２キャパシタ電源プラグ
４００，４１０，４２０，４４０    レジストマスク
４３０    保護酸化膜
【図１】
2015216275.tif 000003
【図２】
2015216275.tif 000004
【図３】
2015216275.tif 000005
【図４】
2015216275.tif 000006
【図５】
2015216275.tif 000007
【図６】
2015216275.tif 000008
【図７】
2015216275.tif 000009
【図８】
2015216275.tif 000010
【図９】
2015216275.tif 000011
【図１０】
2015216275.tif 000012
【図１１】
2015216275.tif 000013
【図１２】
2015216275.tif 000014
【図１３】
2015216275.tif 000015
【図１４】
2015216275.tif 000016
【図１５】
2015216275.tif 000017
【図１６】
2015216275.tif 000018
【図１７】
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