(57)【要約】【課題】端部に位置するトランジスタと中央に位置するトランジスタの特性差を縮小する。【解決手段】同一の駆動信号が供給されるゲート配線Ｇｐ１，Ｇｐ２と、平面視でゲート配線Ｇｐ１，Ｇｐ２の間の領域に設けられたソース領域Ｓｐ１と、ソース領域Ｓｐ１上に形成され、ソース領域Ｓｐ１に電源電位ＶＤＤを供給する配線Ｌｐ１と、ゲート配線Ｇｐ１，Ｇｐ２と同一配線層に形成され、電源電位ＶＳＳが供給され、ソース領域Ｓｐ１上に形成されたゲート配線Ｇｓとを備える。本発明によれば、チップサイズの増大を抑制しつつ、端部に位置するトランジスタと中央に位置するトランジスタの特性差を縮小することができる。しかも、ソース領域を覆うゲート配線が補償容量として機能することから、電源の安定化にも寄与する。【選択図】図１
2015216173.tif 000002
【特許請求の範囲】
【請求項１】
同一の駆動信号が供給される第１及び第２のゲート配線と、
平面視で前記第１及び第２のゲート配線の間の領域に設けられた第１の拡散領域と、
前記第１の拡散領域上に形成され、前記第１の拡散領域に第１の電源電位を供給する第１の配線と、
前記第１及び第２のゲート配線と同一配線層に形成され、前記第１の電源電位と異なる第２の電源電位が供給され、前記第１の拡散領域上に形成された第２の配線と、を備えることを特徴とする半導体装置。
【請求項２】
前記第１の拡散領域は、平面視で第１のゲート電極と前記第２の配線との間に位置する第１領域と、平面視で第２のゲート電極と前記第２の配線との間に位置する第２領域とを含み、
前記第１及び第２領域は、前記第２の配線に供給される前記第２の電源電位によって短絡されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記駆動信号が供給される第３及び第４のゲート配線と、
平面視で前記第１及び第３のゲート配線の間の領域に設けられた第２の拡散領域と、
平面視で前記第２及び第４のゲート配線の間の領域に設けられた第３の拡散領域と、
前記第２及び第３の拡散領域を接続する第３の配線と、をさらに備えることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１の拡散領域の幅は、前記第２及び第３の拡散領域の幅よりも広いことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１の拡散領域と前記第１の配線を接続する複数の第１のコンタクト導体と、
前記第２の拡散領域と前記第３の配線を接続する複数の第２のコンタクト導体と、
前記第３の拡散領域と前記第３の配線を接続する複数の第３のコンタクト導体と、をさらに備え、
前記複数の第１のコンタクト導体の数は、前記複数の第２及び第３のコンタクト導体のいずれの数よりも多いことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１のゲート配線と前記第２の配線との間隔と、前記第２のゲート配線と前記第２の配線との間隔と、前記第１及び第３のゲート配線の間隔と、前記第２及び第４のゲート配線の間隔とは、互いに等しいことを特徴とする請求項４又は５に記載の半導体装置。
【請求項７】
前記第１の電源電位が供給される第４及び第５の拡散領域をさらに備え、
前記第３のゲート配線は、平面視で前記第２及び第４の拡散領域の間に設けられ、
前記第４のゲート配線は、平面視で前記第３及び第５の拡散領域の間に設けられることを特徴とする請求項３乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記第１の配線と同一配線層に形成され、前記第４の拡散領域に前記第１の電源電位を供給する第４の配線と、
前記第１の配線と同一配線層に形成され、前記第５の拡散領域に前記第１の電源電位を供給する第５の配線と、
前記第１の配線と同一配線層に形成され、前記第１、第４及び第５の配線に前記第１の電源電位を供給する電源配線と、をさらに備えることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第２の配線と同一配線層に形成され、前記第２の配線に前記第２の電位を供給する補助電源配線をさらに備え、
前記補助電源配線は、平面視で前記電源配線と重なるように設けられていることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
第１のソース領域と、
第１及び第２のドレイン領域と、
平面視で前記第１のソース領域と前記第１のドレイン領域の間に設けられた第１のゲート配線と、
平面視で前記第１のソース領域と前記第２のドレイン領域の間に設けられた第２のゲート配線と、
前記第１のソース領域上に設けられた第１の配線と、
平面視で前記第１のソース領域と重なるよう、前記第１のソース領域と前記第１の配線との間に設けられた第２の配線と、
前記第１及び第２のドレイン領域上に設けられた第３の配線と、
前記第１のゲート配線と前記第２の配線との間に設けられ、前記第１の配線と前記ソース領域を接続する第１のソースコンタクト導体と、
前記第２のゲート配線と前記第２の配線との間に設けられ、前記第１の配線と前記ソース領域を接続する第２のソースコンタクト導体と、
前記第３の配線と前記第１のドレイン領域を接続する第１のドレインコンタクト導体と、
前記第３の配線と前記第２のドレイン領域を接続する第２のドレインコンタクト導体と、を備えることを特徴とする半導体装置。
【請求項１１】
前記第１のソース領域は、平面視で第１のゲート電極と前記第２の配線との間に位置する第１領域と、平面視で第２のゲート電極と前記第２の配線との間に位置する第２領域とを含み、
前記第１及び第２領域は常に短絡されていることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第１のソース領域の幅は、前記第１及び第２のドレイン領域の幅よりも広いことを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記第２の配線は、前記第１及び第２のゲート配線と同じ配線層に設けられていることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記第１の配線には第１の電源電位が供給され、前記第２の配線には前記第１の電源電位とは異なる第２の電源電位が供給されることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記第１及び第２のゲート配線には、前記第１の電源電位から前記第２の電源電位の範囲で振幅する駆動信号が共通に供給されることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
第２及び第３のソース領域と、
平面視で前記第２のソース領域と前記第１のドレイン領域の間に設けられた第３のゲート配線と、
平面視で前記第３のソース領域と前記第２のドレイン領域の間に設けられた第４のゲート配線と、をさらに備え、
前記第１乃至第４のゲート配線には前記駆動信号が共通に供給されることを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記第１のソース領域の幅は、前記第２及び第３のソース領域の幅よりも広いことを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
一方向にこの順に配列された第１乃至第６の拡散領域と、
前記第１の拡散領域と前記第２の拡散領域を接続するための第１のゲート配線と、
前記第２の拡散領域と前記第３の拡散領域を接続するための第２のゲート配線と、
前記第３の拡散領域と前記第４の拡散領域を接続するための第３のゲート配線と、
前記第４の拡散領域と前記第５の拡散領域を接続するための第４のゲート配線と、
前記第５の拡散領域と前記第６の拡散領域を接続するための第５のゲート配線と、を備え、
前記第１、第３、第４及び第６の拡散領域は短絡され、
前記第２及び第５の拡散領域は短絡され、
前記第１、第２、第４及び第５のゲート配線は短絡され、
前記第３の拡散領域と前記第４の拡散領域は、前記第３のゲート配線に印加される電源電位によって常に接続されていることを特徴とする半導体装置。
【請求項１９】
前記第１、第２、第４及び第５のゲート配線には、第１の電源電位から第２の電源電位までの振幅を有する駆動信号が共通に供給され、
前記第１、第３、第４及び第６の拡散領域は、前記第１の電源電位に固定され、
前記第３のゲート配線は、前記第２の電源電位に固定されることを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
前記第１乃至第５のゲート配線は、前記一方向に一定のピッチで配列されていることを特徴とする請求項１８又は１９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、基本レイアウトセル構造を有する半導体装置に関する。
【背景技術】
【０００２】
多くの半導体装置においては、いわゆる基本レイアウトセル構造が採用されている。基本レイアウトセル構造とは、並行に延在する一対の電源配線間に、Ｐチャンネル型ＭＯＳトランジスタとＮチャンネル型ＭＯＳトランジスタを含む基本レイアウトセルが繰り返し配置される構造をいう（特許文献１参照）。
【０００３】
基本レイアウトセル構造においては、セルの高さが一定となることから、大きな駆動能力が必要なトランジスタをレイアウトする場合、ソース領域及びドレイン領域を複数に分割し、ゲート配線を折り返す構造をとる必要がある。
【０００４】
図９は、一般的な基本レイアウトセル１０の構造を示す平面図である。
【０００５】
図９に示す基本レイアウトセル１０は、Ｘ方向に平行に延在する電源配線ＶＬ，ＳＬ間に配置されている。電源配線ＶＬは電源電位ＶＤＤが供給される配線であり、電源配線ＳＬは電源電位ＶＳＳが供給される配線である。基本レイアウトセル１０は、Ｐチャンネル領域ＰＡとＮチャンネル領域ＮＡを含む。Ｐチャンネル領域ＰＡは、Ｐチャンネル型ＭＯＳトランジスタが配置される領域であり、電源配線ＶＬ側に配置される。一方、Ｎチャンネル領域ＮＡは、Ｎチャンネル型ＭＯＳトランジスタが配置される領域であり、電源配線ＳＬ側に配置される。
【０００６】
Ｐチャンネル型ＭＯＳトランジスタは、３つのソース領域Ｓｐ１〜Ｓｐ３と、２つのドレイン領域Ｄｐ１，Ｄｐ２と、４つのゲート配線Ｇｐ１〜Ｇｐ４からなる。ソース領域Ｓｐ１〜Ｓｐ３は電源配線ＶＬに接続され、ドレイン領域Ｄｐ１，Ｄｐ２は出力配線ＯＵＴに接続される。
【０００７】
同様に、Ｎチャンネル型ＭＯＳトランジスタは、３つのソース領域Ｓｎ１〜Ｓｎ３と、２つのドレイン領域Ｄｎ１，Ｄｎ２と、４つのゲート配線Ｇｎ１〜Ｇｎ４からなる。ソース領域Ｓｎ１〜Ｓｎ３は電源配線ＳＬに接続され、ドレイン領域Ｄｎ１，Ｄｎ２は出力配線ＯＵＴに接続される。
【０００８】
図９に示すように、これらソース領域とドレイン領域はＸ方向に交互に配置され、平面視でこれらの間に対応するゲート配線が設けられる。各ゲート配線は、入力配線ＩＮに共通接続される。
【０００９】
かかる構成により、基本レイアウトセル１０に含まれるＰチャンネル型ＭＯＳトランジスタ及びＮチャンネル型ＭＯＳトランジスタは、いずれも４つのトランジスタが並列接続された構成となることから、セルの高さ（Ｙ方向における長さ）を所定の高さに抑えつつ、高い電流駆動能力を確保することが可能となる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００３−２１８２０６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、図９に示す一般的な基本レイアウトセル１０では、端部に位置するソース領域Ｓｐ２，Ｓｐ３，Ｓｎ２，Ｓｎ３については、それぞれ１つのトランジスタＡに割り当てられるのに対し、中央に位置するソース領域Ｓｐ１，Ｓｎ１については、２つのトランジスタＢに共有される。その結果、ソース領域Ｓｐ１，Ｓｎ１には、ソース領域Ｓｐ２，Ｓｐ３，Ｓｎ２，Ｓｎ３のそれぞれよりも２倍の電流が流れることになり、ソース領域Ｓｐ１，Ｓｎ１における電圧降下が大きくなるという現象が生じる。つまり、端部に位置するトランジスタＡに比べて、中央に位置するトランジスタＢの電流供給能力が低下する。電圧降下は、主にコンタクト抵抗によって生じる。
【００１２】
このため、トランジスタＡの特性に合わせて設計を行うと、トランジスタＢの電流駆動能力が低いことから、所望の回路特性を得ることができなくなる。逆に、トランジスタＢの特性に合わせて設計を行うと、必要な回路特性を確保するためにトランジスタサイズを必要以上に大きく設計することになり、チップサイズが増大してしまう。
【００１３】
このため、端部に位置するトランジスタＡと中央に位置するトランジスタＢの特性差を縮小する技術が望まれている。
【課題を解決するための手段】
【００１４】
本発明の一側面による半導体装置は、同一の駆動信号が供給される第１及び第２のゲート配線と、平面視で前記第１及び第２のゲート配線の間の領域に設けられた第１の拡散領域と、前記第１の拡散領域上に形成され、前記第１の拡散領域に第１の電源電位を供給する第１の配線と、前記第１及び第２のゲート配線と同一配線層に形成され、前記第１の電源電位と異なる第２の電源電位が供給され、前記第１の拡散領域上に形成された第２の配線と、を備えることを特徴とする。
【００１５】
本発明の他の側面による半導体装置は、第１のソース領域と、第１及び第２のドレイン領域と、平面視で前記第１のソース領域と前記第１のドレイン領域の間に設けられた第１のゲート配線と、平面視で前記第１のソース領域と前記第２のドレイン領域の間に設けられた第２のゲート配線と、前記第１のソース領域上に設けられた第１の配線と、平面視で前記第１のソース領域と重なるよう、前記第１のソース領域と前記第１の配線との間に設けられた第２の配線と、前記第１及び第２のドレイン領域上に設けられた第３の配線と、前記第１のゲート配線と前記第２の配線との間に設けられ、前記第１の配線と前記ソース領域を接続する第１のソースコンタクト導体と、前記第２のゲート配線と前記第２の配線との間に設けられ、前記第１の配線と前記ソース領域を接続する第２のソースコンタクト導体と、前記第３の配線と前記第１のドレイン領域を接続する第１のドレインコンタクト導体と、前記第３の配線と前記第２のドレイン領域を接続する第２のドレインコンタクト導体と、を備えることを特徴とする。
【００１６】
本発明のさらに他の側面による半導体装置は、一方向にこの順に配列された第１乃至第６の拡散領域と、前記第１の拡散領域と前記第２の拡散領域を接続するための第１のゲート配線と、前記第２の拡散領域と前記第３の拡散領域を接続するための第２のゲート配線と、前記第３の拡散領域と前記第４の拡散領域を接続するための第３のゲート配線と、前記第４の拡散領域と前記第５の拡散領域を接続するための第４のゲート配線と、前記第５の拡散領域と前記第６の拡散領域を接続するための第５のゲート配線と、を備え、前記第１、第３、第４及び第６の拡散領域は短絡され、前記第２及び第５の拡散領域は短絡され、前記第１、第２、第４及び第５のゲート配線は短絡され、前記第３の拡散領域と前記第４の拡散領域は、前記第３のゲート配線に印加される電源電位によって常に接続されていることを特徴とする。
【発明の効果】
【００１７】
本発明によれば、チップサイズの増大を抑制しつつ、端部に位置するトランジスタと中央に位置するトランジスタの特性差を縮小することができる。しかも、ソース領域を覆う第２の配線が補償容量として機能することから、電源の安定化にも寄与する。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施形態による基本レイアウトセル３０の構造を示す平面図である。
【図２】図１のＡ−Ａ線に沿った断面図である。
【図３】図１のＢ−Ｂ線に沿った断面図である。
【図４】図１のＣ−Ｃ線に沿った断面図である。
【図５】図１のＤ−Ｄ線に沿った断面図である。
【図６】基本レイアウトセル３０の等価回路図である。
【図７】本発明の第２の実施形態による基本レイアウトセル４０の構造を示す平面図である。
【図８】本発明の第３の実施形態による基本レイアウトセル５０の構造を示す平面図である。
【図９】一般的な基本レイアウトセル１０の構造を示す平面図である。
【図１０】プロトタイプによる基本レイアウトセル２０の構造を示す平面図である。
【発明を実施するための形態】
【００１９】
本発明の実施形態について説明する前に、本発明を完成する課程で検討したプロトタイプによる半導体装置について説明する。
【００２０】
図１０は、プロトタイプによる基本レイアウトセル２０の構造を示す平面図である。
【００２１】
図１０に示す基本レイアウトセル２０は、ソース領域Ｓｐ１，Ｓｎ１が２つに分割されている点において、図９に示した基本レイアウトセル１０と相違する。具体的には、ソース領域Ｓｐ１が２つのソース領域Ｓｐ１１，Ｓｐ１２に分割され、ソース領域Ｓｎ１が２つのソース領域Ｓｎ１１，Ｓｎ１２に分割されている。
【００２２】
そして、ソース領域Ｓｐ１１，Ｓｐ１２は、それぞれドレイン領域Ｄｐ１，Ｄｐ２に割り当てられることから、両端に位置するソース領域Ｓｐ２，Ｓｐ３と条件が一致する。同様に、ソース領域Ｓｎ１１，Ｓｎ１２は、それぞれドレイン領域Ｄｎ１，Ｄｎ２に割り当てられることから、両端に位置するソース領域Ｓｎ２，Ｓｎ３と条件が一致する。これにより、端部に位置するトランジスタと中央に位置するトランジスタの特性差を解消することが可能となる。
【００２３】
図１０に示すように、ソース領域Ｓｐ１１とＳｐ１２との間には、ダミーゲート配線ＤＧが設けられる。同様に、ソース領域Ｓｎ１１とＳｎ１２との間にも、ダミーゲート配線ＤＧが設けられる。これは、ゲート配線の配列ピッチを一定とすることにより、製造時におけるゲート配線の形状ばらつきを抑制するためである。
【００２４】
このように、プロトタイプによる基本レイアウトセル２０は、端部に位置するトランジスタと中央に位置するトランジスタの特性差をほぼ解消することができる一方で、基本レイアウトセル２０のＸ方向における幅が大きくなってしまう。
【００２５】
図１は、本発明の第１の実施形態による基本レイアウトセル３０の構造を示す平面図である。また、図２は図１のＡ−Ａ線に沿った断面図であり、図３は図１のＢ−Ｂ線に沿った断面図であり、図４は図１のＣ−Ｃ線に沿った断面図であり、図５は図１のＤ−Ｄ線に沿った断面図である。
【００２６】
図１に示すように、本実施形態による基本レイアウトセル３０は、Ｘ方向に平行に延在する電源配線ＶＬ，ＳＬ間に配置されている。電源配線ＶＬは電源電位ＶＤＤが供給される配線であり、電源配線ＳＬは電源電位ＶＳＳが供給される配線である。電源配線ＶＬ，ＳＬが形成されるメタル配線層は、後述するゲート配線層の直上に位置する配線層であり、例えばタングステンによって構成される。
【００２７】
基本レイアウトセル３０は、Ｐチャンネル領域ＰＡとＮチャンネル領域ＮＡを含む。Ｐチャンネル領域ＰＡは、Ｐチャンネル型ＭＯＳトランジスタが配置される領域であり、電源配線ＶＬ側に配置される。一方、Ｎチャンネル領域ＮＡは、Ｎチャンネル型ＭＯＳトランジスタが配置される領域であり、電源配線ＳＬ側に配置される。
【００２８】
図２〜図５に示すように、Ｐチャンネル領域ＰＡは、Ｐウェル領域ＰＷ内に設けられたＮウェル領域ＮＷによって構成される。Ｐチャンネル領域ＰＡには、Ｐ型である複数の拡散領域が設けられ、これらがＰチャンネル型ＭＯＳトランジスタのソース領域又はドレイン領域として用いられる。また、Ｎチャンネル領域ＮＡは、Ｐウェル領域ＰＷによって構成される。Ｎチャンネル領域ＮＡには、Ｎ型である複数の拡散領域が設けられ、これらがＮチャンネル型ＭＯＳトランジスタのソース領域又はドレイン領域として用いられる。Ｐチャンネル領域ＰＡ及びＮチャンネル領域ＮＡは、いずれも素子分離領域ＳＴＩによって区画される。
【００２９】
Ｐチャンネル領域ＰＡに形成されるＰチャンネル型ＭＯＳトランジスタは、３つのソース領域Ｓｐ１〜Ｓｐ３と、２つのドレイン領域Ｄｐ１，Ｄｐ２と、４つのゲート配線Ｇｐ１〜Ｇｐ４からなる。中央に位置するソース領域Ｓｐ１のＸ方向における幅は、端部に位置するソース領域Ｓｐ２，Ｓｐ３のＸ方向における幅よりも大きく、約２倍である。但し、後述するように、ソース領域Ｓｐ１はＸ方向に２分割されている。
【００３０】
同様に、Ｎチャンネル領域ＮＡに形成されるＮチャンネル型ＭＯＳトランジスタは、３つのソース領域Ｓｎ１〜Ｓｎ３と、２つのドレイン領域Ｄｎ１，Ｄｎ２と、４つのゲート配線Ｇｎ１〜Ｇｎ４からなる。中央に位置するソース領域Ｓｎ１のＸ方向における幅は、端部に位置するソース領域Ｓｎ２，Ｓｎ３のＸ方向における幅よりも大きく、約２倍である。但し、後述するように、ソース領域Ｓｎ１はＸ方向に２分割されている。
【００３１】
図１に示すように、これらソース領域とドレイン領域はＸ方向に交互に配置され、平面視でこれらの間に対応するゲート配線が設けられる。
【００３２】
具体的には、平面視でソース領域Ｓｐ１とドレイン領域Ｄｐ１の間にはゲート配線Ｇｐ１が配置され、平面視でソース領域Ｓｐ１とドレイン領域Ｄｐ２の間にはゲート配線Ｇｐ２が配置され、平面視でソース領域Ｓｐ２とドレイン領域Ｄｐ１の間にはゲート配線Ｇｐ３が配置され、平面視でソース領域Ｓｐ３とドレイン領域Ｄｐ２の間にはゲート配線Ｇｐ４が配置される。
【００３３】
同様に、平面視でソース領域Ｓｎ１とドレイン領域Ｄｎ１の間にはゲート配線Ｇｎ１が配置され、平面視でソース領域Ｓｎ１とドレイン領域Ｄｎ２の間にはゲート配線Ｇｎ２が配置され、平面視でソース領域Ｓｎ２とドレイン領域Ｄｎ１の間にはゲート配線Ｇｎ３が配置され、平面視でソース領域Ｓｎ３とドレイン領域Ｄｎ２の間にはゲート配線Ｇｎ４が配置される。
【００３４】
これらゲート配線Ｇｐ１〜Ｇｐ４，Ｇｎ１〜Ｇｎ４は短絡され、入力配線ＩＮを介して駆動信号が共通に供給される。駆動信号は、電源電位ＶＳＳから電源電位ＶＤＤまでの振幅を持った２値信号である。以下、特に区別する必要がない場合、ゲート配線Ｇｐ１〜Ｇｐ４，Ｇｎ１〜Ｇｎ４を単にゲート配線Ｇと総称することがある。ゲート配線Ｇが形成されるゲート配線層は、最下層に位置する配線層であり、例えばドープトポリシリコンによって構成される。
【００３５】
図２〜図５に示すように、ゲート配線Ｇは、ゲート絶縁膜３１を介してチャネル領域３２Ｐ，３２Ｎを覆っている。Ｐチャンネル領域ＰＡにおけるチャネル領域３２ＰはＮ型であり、Ｎチャンネル領域ＮＡにおけるチャネル領域３２ＮはＰ型である。かかる構成により、Ｐチャンネル領域ＰＡにおいては、４つのＰチャンネル型ＭＯＳトランジスタが並列接続された構成となる。また、Ｎチャンネル領域ＮＡにおいては、４つのＮチャンネル型ＭＯＳトランジスタが並列接続された構成となる。
【００３６】
さらに、ソース領域Ｓｐ１の上方には、ゲート配線Ｇと同じ配線層に形成されたゲート配線Ｇｓが配置される。ゲート配線Ｇｓは、ソース領域Ｓｐ１のＸ方向における中央部において、ソース領域Ｓｐ１をＹ方向に横断するように設けられる。これにより、ソース領域Ｓｐ１は、ゲート配線Ｇｓによって、平面視で第１領域Ｓｐ１ａと第２領域Ｓｐ１ｂに分割される。しかしながら、ゲート配線Ｇｓには常に電源電位ＶＳＳが印加されるため、ゲート配線Ｇｓの直下に位置するチャネル領域３２Ｐを介して、第１領域Ｓｐ１ａと第２領域Ｓｐ１ｂは常に短絡された状態となる。したがって、ソース領域Ｓｐ１は１個の拡散領域と見なすことができる。
【００３７】
同様に、ソース領域Ｓｎ１の上方には、ゲート配線Ｇと同じ配線層に形成されたゲート配線Ｇｖが配置される。ゲート配線Ｇｖは、ソース領域Ｓｎ１のＸ方向における中央部において、ソース領域Ｓｎ１をＹ方向に横断するように設けられる。これにより、ソース領域Ｓｎ１は、ゲート配線Ｇｖによって、平面視で第１領域Ｓｎ１ａと第２領域Ｓｎ１ｂに分割される。しかしながら、ゲート配線Ｇｖには常に電源電位ＶＤＤが印加されるため、ゲート配線Ｇｖの直下に位置するチャネル領域３２Ｎを介して、第１領域Ｓｎ１ａと第２領域Ｓｎ１ｂは常に短絡された状態となる。したがって、ソース領域Ｓｎ１は１個の拡散領域と見なすことができる。
【００３８】
ソース領域Ｓｐ１〜Ｓｐ３の上方には、それぞれ配線Ｌｐ１，Ｌｐ４，Ｌｐ５が設けられる。配線Ｌｐ１，Ｌｐ４，Ｌｐ５は、電源配線ＶＬと同じメタル配線層に設けられており、いずれも基本レイアウトセル３０のＹ方向における一端において電源配線ＶＬに接続されている。さらに、配線Ｌｐ１，Ｌｐ４，Ｌｐ５は、層間絶縁膜３３を貫通して設けられたコンタクト導体ＣＥを介して、それぞれソース領域Ｓｐ１〜Ｓｐ３に接続されている。これにより、ソース領域Ｓｐ１〜Ｓｐ３には、いずれも電源電位ＶＤＤが供給されることになる。
【００３９】
一方、ドレイン領域Ｄｐ１，Ｄｐ２の上方には、それぞれ配線Ｌ３１，Ｌ３２が設けられる。配線Ｌ３１，Ｌ３２は、配線Ｌｐ１，Ｌｐ４，Ｌｐ５と同じメタル配線層に設けられており、図示しないより上層の出力配線ＯＵＴを介して短絡される。さらに、配線Ｌ３１，Ｌ３２は、層間絶縁膜３３を貫通して設けられたコンタクト導体ＣＥを介して、それぞれドレイン領域Ｄｐ１，Ｄｐ２に接続されている。これにより、ドレイン領域Ｄｐ１，Ｄｐ２は、いずれも出力配線ＯＵＴに接続されることになる。
【００４０】
中央に位置する配線Ｌｐ１は、ソース領域Ｓｐ１の幅に合わせ、他の配線Ｌｐ４，Ｌｐ５，Ｌ３１，Ｌ３２よりもＸ方向における幅が広く、約２倍である。このため、ソース領域Ｓｐ１の配線抵抗は、他の配線Ｌｐ４，Ｌｐ５，Ｌ３１，Ｌ３２の配線抵抗よりも低く、約半分である。
【００４１】
ソース領域Ｓｎ１〜Ｓｎ３の上方には、それぞれ配線Ｌｎ１，Ｌｎ４，Ｌｎ５が設けられる。配線Ｌｎ１，Ｌｎ４，Ｌｎ５は、電源配線ＳＬと同じメタル配線層に設けられており、いずれも基本レイアウトセル３０のＹ方向における他端において電源配線ＳＬに接続されている。さらに、配線Ｌｎ１，Ｌｎ４，Ｌｎ５は、層間絶縁膜３３を貫通して設けられたコンタクト導体ＣＥを介して、それぞれソース領域Ｓｎ１〜Ｓｎ３に接続されている。これにより、ソース領域Ｓｎ１〜Ｓｎ３には、いずれも電源電位ＶＳＳが供給されることになる。
【００４２】
一方、ドレイン領域Ｄｐ１，Ｄｐ２の上方には、それぞれ配線Ｌ３１，Ｌ３２が設けられる。上述の通り、配線Ｌ３１，Ｌ３２は出力配線ＯＵＴを介して短絡される。さらに、配線Ｌ３１，Ｌ３２は、層間絶縁膜３３を貫通して設けられたコンタクト導体ＣＥを介して、それぞれドレイン領域Ｄｎ１，Ｄｎ２に接続されている。これにより、ドレイン領域Ｄｎ１，Ｄｎ２は、いずれも出力配線ＯＵＴに接続されることになる。
【００４３】
中央に位置する配線Ｌｎ１は、ソース領域Ｓｎ１の幅に合わせ、他の配線Ｌｎ４，Ｌｎ５，Ｌ３１，Ｌ３２よりもＸ方向における幅が広く、約２倍である。このため、ソース領域Ｓｎ１の配線抵抗は、他の配線Ｌｎ４，Ｌｎ５，Ｌ３１，Ｌ３２の配線抵抗よりも低く、約半分である。
【００４４】
以上の構成により、図１に示す基本レイアウトセル３０は、図６に示すインバータ回路を構成する。図６に示すＰチャンネル型ＭＯＳトランジスタＰＴＲはＰチャンネル領域ＰＡに形成され、Ｎチャンネル型ＭＯＳトランジスタＮＴＲはＮチャンネル領域ＮＡに形成される。また、インバータ回路の入力配線ＩＮはゲート配線Ｇに接続され、出力配線ＯＵＴは配線Ｌ３１，Ｌ３２に接続される。
【００４５】
ここで、中央に位置するソース領域Ｓｐ１と配線Ｌｐ１は、２列のコンタクト導体ＣＥを介して接続される。具体的には、ソース領域Ｓｐ１のうち第１領域Ｓｐ１ａと配線Ｌｐ１とを接続する複数のコンタクト導体ＣＥがＹ方向に配列されるとともに、ソース領域Ｓｐ１のうち第２領域Ｓｐ１ｂと配線Ｌｐ１とを接続する複数のコンタクト導体ＣＥがＹ方向に配列される。
【００４６】
これに対し、Ｐチャンネル領域ＰＡに含まれる他の拡散領域、つまり、ソース領域Ｓｐ２，Ｓｐ３及びドレイン領域Ｄｐ１，Ｄｐ２は、いずれも１列のコンタクト導体ＣＥを介して、対応する配線Ｌｐ４，Ｌｐ５，Ｌ３１，Ｌ３２と接続される。これら１列のコンタクト導体ＣＥは、いずれもＹ方向に配列される。
【００４７】
これにより、中央に位置するソース領域Ｓｐ１におけるコンタクト抵抗は、他の拡散領域Ｓｐ２，Ｓｐ３，Ｄｐ１，Ｄｐ２におけるコンタクト抵抗よりも低く、約半分となる。しかも、上述の通り、中央に位置する配線Ｌｐ１の配線抵抗は、他の配線Ｌｐ４，Ｌｐ５の配線抵抗よりも低く、約半分となる。
【００４８】
同様に、中央に位置するソース領域Ｓｎ１と配線Ｌｎ１は、２つのコンタクト導体ＣＥを介して接続される。具体的には、ソース領域Ｓｎ１のうち第１領域Ｓｎ１ａと配線Ｌｎ１とを接続する１個のコンタクト導体ＣＥが設けられるとともに、ソース領域Ｓｎ１のうち第２領域Ｓｎ１ｂと配線Ｌｎ１とを接続する１個のコンタクト導体ＣＥが設けられる。
【００４９】
これに対し、Ｎチャンネル領域ＮＡに含まれる他の拡散領域、つまり、ソース領域Ｓｎ２，Ｓｎ３及びドレイン領域Ｄｎ１，Ｄｎ２は、いずれも１個のコンタクト導体ＣＥを介して、対応する配線Ｌｎ４，Ｌｎ５，Ｌ３１，Ｌ３２と接続される。
【００５０】
これにより、中央に位置するソース領域Ｓｎ１におけるコンタクト抵抗は、他の拡散領域Ｓｎ２，Ｓｎ３，Ｄｎ１，Ｄｎ２におけるコンタクト抵抗よりも低く、約半分となる。しかも、上述の通り、中央に位置する配線Ｌｎ１の配線抵抗は、他の配線Ｌｎ４，Ｌｎ５の配線抵抗よりも低く、約半分となる。
【００５１】
以上により、Ｐチャンネル領域ＰＡに形成される複数のトランジスタの特性は互いにほぼ一致し、Ｎチャンネル領域ＮＡに形成される複数のトランジスタの特性も互いにほぼ一致する。これは、中央に位置するソース領域Ｓｐ１は２つのトランジスタによって共有されるため、端部に位置するソース領域Ｓｐ２，Ｓｐ３のそれぞれと比べて２倍の電流が流れるものの、ソース領域Ｓｐ１から電源配線ＶＬまでのパスに存在する抵抗成分は、ソース領域Ｓｐ２又はＳｐ３から電源配線ＶＬまでのパスに存在する抵抗成分の約半分となるからである。Ｎチャンネル領域ＮＡについても同様であり、ソース領域Ｓｎ１から電源配線ＳＬまでのパスに存在する抵抗成分は、ソース領域Ｓｎ２又はＳｎ３から電源配線ＳＬまでのパスに存在する抵抗成分の約半分となる。
【００５２】
したがって、ゲート配線Ｇｐ１，Ｇｐ２に対応するトランジスタの特性と、ゲート配線Ｇｐ３，Ｇｐ４に対応するトランジスタの特性がほぼ一致する。同様に、ゲート配線Ｇｎ１，Ｇｎ２に対応するトランジスタの特性と、ゲート配線Ｇｎ３，Ｇｎ４に対応するトランジスタの特性もほぼ一致する。また、本実施形態による基本レイアウトセル３０は、図１０に示した基本レイアウトセル２０よりもＸ方向における幅を短縮することもできる。
【００５３】
次に、ゲート配線Ｇｓ，Ｇｖの機能について説明する。
【００５４】
ゲート配線Ｇｓは、常に電源電位ＶＳＳが供給されるため、その直下に位置するチャネル領域３２Ｐはオンしており、ソース領域Ｓｐ１の第１領域Ｓｐ１ａと第２領域Ｓｐ１ｂは常時接続される。同様に、ゲート配線Ｇｖは、常に電源電位ＶＤＤが供給されるため、その直下に位置するチャネル領域３２Ｎはオンしており、ソース領域Ｓｎ１の第１領域Ｓｎ１ａと第２領域Ｓｎ１ｂは常時接続される。さらに、ゲート配線Ｇｓ，Ｇｖは、ゲート配線の形成ピッチを均一化するダミーゲート配線としても機能するとともに、電源電圧を安定化させるためのキャパシタの電極としても機能する。
【００５５】
つまり、ゲート配線Ｇｐ１〜Ｇｐ４及びゲート配線Ｇｎ１〜Ｇｎ４は、そのＸ方向における配列ピッチが一定ではない。これは、中央に位置するソース領域Ｓｐ１，Ｓｎ１のＸ方向における幅が他の拡散領域よりも広いからである。具体的には、ゲート配線Ｇｐ１とＧｐ３のピッチ、ゲート配線Ｇｐ２とＧｐ４のピッチ、ゲート配線Ｇｎ１とＧｎ３のピッチ、および、ゲート配線Ｇｎ２とＧｎ４のピッチに比べて、ゲート配線Ｇｐ１とＧｐ２とのピッチ、および、ゲート配線Ｇｎ１とＧｎ２とのピッチは約２倍である。
【００５６】
そこで、ゲート配線Ｇｐ１とＧｐ２の間にゲート配線Ｇｓを配置し、ゲート配線Ｇｎ１とＧｎ２の間にゲート配線Ｇｖを配置することによって、ゲート配線の形成ピッチをＸ方向に均一化している。これにより、製造プロセスにおいて、ゲート配線の形状ばらつきを抑制することができる。図１に示すダミーゲート配線ＤＧも同様の目的で設けられている。
【００５７】
さらに、ゲート配線Ｇｓは、ソース領域Ｓｐ１と配線Ｌｐ１に挟まれるよう配置されることにより、補償容量として機能する。これは、ソース領域Ｓｐ１及び配線Ｌｐ１は電源電位ＶＤＤに固定される一方、これに挟まれるゲート配線Ｇｓは電源電位ＶＳＳに固定されるからである。ゲート配線Ｇｓへの電源電位ＶＳＳの供給は、補助電源配線ＳＧを介して行われる。補助電源配線ＳＧは、電源配線ＶＬと重なるよう、Ｘ方向に延在する配線であり、ゲート配線Ｇと同じ配線層に設けられている。補助電源配線ＳＧへの電源電位ＶＳＳの供給は、例えば、配線Ｌｎ１からＹ方向に延長して設けられた配線部分Ｌｎ１ｃと、ゲート配線ＧｓからＹ方向に延在して設けられた配線部分Ｇｓｃをコンタクト導体ＣＥで接続することにより行うことができる。
【００５８】
同様に、ゲート配線Ｇｖは、ソース領域Ｓｎ１と配線Ｌｎ１に挟まれるよう配置されることにより、補償容量として機能する。これは、ソース領域Ｓｎ１及び配線Ｌｎ１は電源電位ＶＳＳに固定される一方、これに挟まれるゲート配線Ｇｖは電源電位ＶＤＤに固定されるからである。ゲート配線Ｇｖへの電源電位ＶＤＤの供給は、補助電源配線ＶＧを介して行われる。補助電源配線ＶＧは、電源配線ＳＬと重なるよう、Ｘ方向に延在する配線であり、ゲート配線Ｇと同じ配線層に設けられている。補助電源配線ＶＧへの電源電位ＶＤＤの供給は、例えば、配線Ｌｐ５からＹ方向に延長して設けられた配線部分Ｌｐ５ｃと、補助電源配線ＶＧからＹ方向に延在して設けられたダミーゲート配線ＤＧをコンタクト導体ＣＥで接続することにより行うことができる。
【００５９】
このような構成により、ソース領域Ｓｐ１，Ｓｎ１が配置される部分において補償容量が形成されることから、電源電圧をより安定化することができる。もちろん、１個の基本レイアウトセル３０によって得られる補償容量のキャパシタンスは非常に僅かであるが、半導体装置内には非常に多数の基本レイアウトセル３０が設けられることから、十分なキャパシタンスを得ることが可能となる。さらに、電源配線ＶＬと補助電源配線ＳＧの重なり部分においても補償容量が形成される。同様に、電源配線ＳＬと補助電源配線ＶＧの重なり部分においても補償容量が形成される。
【００６０】
また、ダミーゲート配線ＤＧや、所定の配線を延長した配線部分Ｌｎ１ｃ、Ｇｓｃ、Ｌｐ５ｃは、基本レイアウトセル３０の空き領域に設けることができる。このため、ゲート配線Ｇｓ，Ｇｖに電位供給を行うために、基本レイアウトセル３０のセルサイズを増大させる必要もない。
【００６１】
以上説明したように、本実施形態による基本レイアウトセル３０によれば、端部に位置するトランジスタと中央に位置するトランジスタの特性差を解消することができる。しかも、ソース領域Ｓｐ１，Ｓｎ１をそれぞれ覆うゲート配線Ｇｓ，Ｇｖが補償容量として機能することから、電源電圧をより安定化させることも可能となる。
【００６２】
図７は、第２の実施形態による基本レイアウトセル４０の構造を示す平面図である。
【００６３】
図７に示す基本レイアウトセル４０は、Ｐチャンネル領域ＰＡに設けられるＰチャンネル型ＭＯＳトランジスタが６つに分割され、Ｎチャンネル領域ＮＡに設けられるＮチャンネル型ＭＯＳトランジスタが６つに分割されている。
【００６４】
具体的には、Ｐチャンネル型ＭＯＳトランジスタは、４つのソース領域Ｓｐ１〜Ｓｐ４と、３つのドレイン領域Ｄｐ１〜Ｄｐ３と、６つのゲート配線Ｇｐ１〜Ｇｐ６からなる。中央に位置する２つのソース領域Ｓｐ１，Ｓｐ２のＸ方向における幅は、端部に位置するソース領域Ｓｐ３，Ｓｐ４のＸ方向における幅よりも大きく、約２倍である。同様に、Ｎチャンネル型ＭＯＳトランジスタは、４つのソース領域Ｓｎ１〜Ｓｎ４と、３つのドレイン領域Ｄｎ１〜Ｄｎ３と、６つのゲート配線Ｇｎ１〜Ｇｎ６からなる。中央に位置する２つのソース領域Ｓｎ１，Ｓｎ２のＸ方向における幅は、端部に位置するソース領域Ｓｎ３，Ｓｎ４のＸ方向における幅よりも大きく、約２倍である。
【００６５】
そして、図１に示した基本レイアウトセル３０と同様、中央に位置する２つのソース領域Ｓｐ１，Ｓｐ２上には、電源電位ＶＳＳに固定されるゲート配線Ｇｓがそれぞれ設けられている。同様に、中央に位置する２つのソース領域Ｓｎ１，Ｓｎ２上には、電源電位ＶＤＤに固定されるゲート配線Ｇｖがそれぞれ設けられている。これにより、図１に示した基本レイアウトセル３０と同様の効果を得ることが可能となる。
【００６６】
図８は、第３の実施形態による基本レイアウトセル５０の構造を示す平面図である。
【００６７】
図８に示す基本レイアウトセル５０は、Ｐチャンネル領域ＰＡに設けられるＰチャンネル型ＭＯＳトランジスタが８つに分割され、Ｎチャンネル領域ＮＡに設けられるＮチャンネル型ＭＯＳトランジスタが８つに分割されている。
【００６８】
具体的には、Ｐチャンネル型ＭＯＳトランジスタは、５つのソース領域Ｓｐ１〜Ｓｐ５と、４つのドレイン領域Ｄｐ１〜Ｄｐ４と、８つのゲート配線Ｇｐ１〜Ｇｐ８からなる。中央に位置する３つのソース領域Ｓｐ１〜Ｓｐ３のＸ方向における幅は、端部に位置するソース領域Ｓｐ４，Ｓｐ５のＸ方向における幅よりも大きく、約２倍である。同様に、Ｎチャンネル型ＭＯＳトランジスタは、５つのソース領域Ｓｎ１〜Ｓｎ５と、４つのドレイン領域Ｄｎ１〜Ｄｎ４と、８つのゲート配線Ｇｎ１〜Ｇｎ８からなる。中央に位置する３つのソース領域Ｓｎ１〜Ｓｎ３のＸ方向における幅は、端部に位置するソース領域Ｓｎ４，Ｓｎ５のＸ方向における幅よりも大きく、約２倍である。
【００６９】
そして、図１に示した基本レイアウトセル３０と同様、中央に位置する３つのソース領域Ｓｐ１〜Ｓｐ３上には、電源電位ＶＳＳに固定されるゲート配線Ｇｓがそれぞれ設けられている。同様に、中央に位置する３つのソース領域Ｓｎ１〜Ｓｎ３上には、電源電位ＶＤＤに固定されるゲート配線Ｇｖがそれぞれ設けられている。これにより、図１に示した基本レイアウトセル３０と同様の効果を得ることが可能となる。
【００７０】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００７１】
例えば、上記実施形態では、インバータ回路を構成する基本レイアウトセルを例に説明したが、本発明がこれに限定されるものではなく、他の論理回路、例えばＮＡＮＤ回路やＮＯＲ回路を構成する基本レイアウトセルに適用することも可能である。
【符号の説明】
【００７２】
１０，２０，３０，４０，５０    基本レイアウトセル
３１      ゲート絶縁膜
３２Ｎ，３２Ｐ    チャネル領域
３３      層間絶縁膜
Ａ        端部のトランジスタ
Ｂ        中央のトランジスタ
ＣＥ      コンタクト導体
ＤＧ      ダミーゲート配線
Ｄｎ１〜Ｄｎ４，Ｄｐ１〜Ｄｐ４    ドレイン領域
Ｇｎ１〜Ｇｎ８，Ｇｐ１〜Ｇｐ８，Ｇｓ，Ｇｖ    ゲート配線
Ｇｓｃ，Ｌｎ１ｃ，Ｌｐ５ｃ    配線部分
ＩＮ      入力配線
Ｌ３１，Ｌ３２，Ｌｎ１，Ｌｎ４，Ｌｎ５，Ｌｐ１，Ｌｐ４，Ｌｐ５    配線
ＮＡ      Ｎチャンネル領域
ＮＴＲ    Ｎチャンネル型ＭＯＳトランジスタ
ＮＷ      Ｎウェル領域
ＯＵＴ    出力配線
ＰＡ      Ｐチャンネル領域
ＰＴＲ    Ｐチャンネル型ＭＯＳトランジスタ
ＰＷ      Ｐウェル領域
ＳＧ，ＶＧ    補助電源配線
ＳＬ，ＶＬ    電源配線
ＳＴＩ    素子分離領域
Ｓｎ１〜Ｓｎ５，Ｓｎ１１，Ｓｎ１２，Ｓｐ１〜Ｓｐ５，Ｓｐ１１，Ｓｐ１２    ソース領域
Ｓｎ１ａ，Ｓｐ１ａ    第１領域
Ｓｎ１ｂ，Ｓｐ１ｂ    第２領域
【図１】
2015216173.tif 000003
【図２】
2015216173.tif 000004
【図３】
2015216173.tif 000005
【図４】
2015216173.tif 000006
【図５】
2015216173.tif 000007
【図６】
2015216173.tif 000008
【図７】
2015216173.tif 000009
【図８】
2015216173.tif 000010
【図９】
2015216173.tif 000011
【図１０】
2015216173.tif 000012