(57)【要約】【課題】入力信号に与える遅延量をクロック信号の発振周期より短い分解能で調整する。【解決手段】可変遅延回路１は、発振周期が同一で位相が発振周期の１／ｎ（ただしｎ≧２の自然数）ずつずらされたｎ相のクロック信号ＣＬＫ１〜ＣＬＫｎを生成する発振回路部１０と、クロック信号ＣＬＫ１〜ＣＬＫｎを用いて入力信号ＩＮを遅延させることにより出力信号ＯＵＴを生成する遅延回路部２０と、を有し、遅延回路部２０は、遅延量設定信号ＤＳＥＴに基づき、クロック信号ＣＬＫ１〜ＣＬＫｎの位相差を最小の可変単位として遅延量を調整する。【選択図】図１
2015216451.tif 000002
【特許請求の範囲】
【請求項１】
発振周期が同一で位相が前記発振周期の１／ｎ（ただしｎ≧２の自然数）ずつずらされたｎ相のクロック信号を生成する発振回路部と、
前記クロック信号を用いて入力信号を遅延させることにより出力信号を生成する遅延回路部と、
を有し、
前記遅延回路部は、遅延量設定信号に基づき、前記クロック信号の位相差を最小の可変単位として遅延量を調整することを特徴とする可変遅延回路。
【請求項２】
前記遅延回路部は、前記クロック信号の発振周期を可変単位として設定される主遅延量と前記クロック信号の位相差を可変単位として設定される副遅延量とを足し合わせて前記遅延量を生成することを特徴とする請求項１に記載の可変遅延回路。
【請求項３】
前記遅延回路部は、前記遅延量設定信号を前記クロック信号の相数ｎで除算することにより商信号と剰余信号を生成する除算部を含み、前記商信号に応じて前記主遅延量を設定し、前記剰余信号に応じて前記副遅延量を設定することを特徴とする請求項２に記載の可変遅延回路。
【請求項４】
前記遅延回路部は、
前記ｎ相のクロック信号を用いて前記入力信号を各々ラッチすることによりｎ相の入力ラッチ信号を生成する入力ラッチ部と、
前記ｎ相の入力ラッチ信号を監視して前記入力信号の位相に応じた位相検出信号を生成する入力位相検出部と、
をさらに含み、前記剰余信号と前記位相検出信号に応じて前記副遅延量を設定することを特徴とする請求項３に記載の可変遅延回路。
【請求項５】
前記遅延回路部は、
前記商信号に応じたカウント値まで前記クロック信号のパルス数をカウントして前記入力ラッチ信号を遅延させることにより主遅延信号を生成する主遅延部と、
前記ｎ相のクロック信号を用いて前記主遅延信号を各々ラッチすることにより複数相の副遅延信号を生成する副遅延部と、
前記剰余信号と前記位相検出信号に応じて選択信号を生成する選択制御部と、
前記選択信号に応じて前記複数相の副遅延信号のいずれか一つを遅延信号として出力する信号選択部と、
をさらに含み、前記遅延信号を、若しくは、前記入力信号と前記遅延信号との論理演算信号を、前記出力信号として出力することを特徴とする請求項４に記載の可変遅延回路。
【請求項６】
前記発振回路部は、ｎ／２段のインバータ段が環状に接続されて成るリングオシレータを含み、前記リングオシレータ各段の出力及び反転出力を前記ｎ相のクロック信号として出力することを特徴とする請求項１〜請求項５のいずれか一項に記載の可変遅延回路。
【請求項７】
前記インバータ段は、
キャパシタと、
前記キャパシタの充放電を行うスイッチと、
前記キャパシタの充放電電流を生成する電流源と、
を含むことを特徴とする請求項６に記載の可変遅延回路。
【請求項８】
異なる２電位間に直列接続された上側スイッチと下側スイッチの同時オフ時間を調整する同時オフ時間調整回路を有し、
前記同時オフ時間調整回路は、入力信号に遅延を与えて上側スイッチ制御信号と下側スイッチ制御信号を生成する手段として、請求項１〜請求項７のいずれか一項に記載の可変遅延回路を含む、
ことを特徴とするスイッチ駆動回路。
【請求項９】
請求項８に記載のスイッチ駆動回路を有することを特徴とするスイッチング電源装置。
【請求項１０】
請求項８に記載のスイッチ駆動回路を有することを特徴とするモータ駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変遅延回路に関する。
【背景技術】
【０００２】
従来より、パルス技術分野においては、入力信号を遅延させて出力信号を生成する際に遅延量を任意に調節することのできる可変遅延回路が様々な用途で利用されている。
【０００３】
なお、上記に関連する従来技術の一例としては、特許文献１や特許文献２を挙げることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−１９１０９３号公報
【特許文献２】特開２００２−２７１１８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図１８は、可変遅延回路の第１従来例を示す図（特許文献１の図４に相当）である。本従来例の可変遅延回路１００では、ｎ段のセレクタＳＬ１〜ＳＬｎを直列接続し、２ｎ通りの信号経路の組み合わせによる配線経路差に基づいて遅延量を調整している。このような回路構成では、２〜３ｎｓの可変幅を持つ遅延量を１０ｐｓ単位で微調整することを目的としており、例えば、１００ｎｓ〜１０μｓの可変幅を持つ遅延量を１０ｎｓ単位で調整する場合には、セレクタ段数が多くなり過ぎるので適さない。また、周囲温度や電源電圧が変化する環境下で使用される場合には、配線遅延の大きさが変化するので、定期的に遅延量を確認して適切な遅延量となるようにセレクタを切り替えなければならない。
【０００６】
図１９は、可変遅延回路の第２従来例を示す図である。本従来例の可変遅延回路２００では、遅延量設定信号ＤＳＥＴに応じたカウント値に達するまでクロック信号ＣＬＫのカウントアップを行うカウンタ２１０を用いることにより、入力信号ＩＮを任意に遅延させて出力信号ＯＵＴを生成している。このような回路構成では、例えば、１００ｎｓ〜１０μｓの可変幅を持つ遅延量を１０ｎｓ単位で調整する場合、１００ＭＨｚの高速なクロック信号ＣＬＫを利用する必要がある。そのため、高速なクロック信号ＣＬＫを利用することができない場合には、当該構成を採用することができなかった。
【０００７】
図２０は、可変遅延回路の第３従来例を示す図である。本従来例の可変遅延回路３００では、２ｍ段の遅延段３１０（抵抗Ｒ、キャパシタＣ、及び、バッファＢＵＦで構成）を直列に接続し、各段の遅延出力をセレクタ３２０で択一することにより、高速なクロック信号を用いずに遅延量を調整している。このような回路構成では、例えば、遅延量の選択ビット数ｍが１０の場合、１０２４（＝２１０）個の遅延段３１０が必要となるので、回路規模が大きくなる。また、遅延段３１０の特性ばらつき（具体的には、抵抗Ｒ、キャパシタＣ、或いは、バッファＢＵＦを形成するＭＯＳ［metal oxide semiconductor］トランジスタの特性ばらつき）により、所望の遅延量が得られないという問題もある。
【０００８】
なお、特許文献２では、基準クロックを所定の位相差分シフト（遅延）させたシフトクロックを生成する技術が開示されている。しかしながら、当該従来技術は、あくまで高周波信号を用いずにシフトクロックを生成するための技術であって、シフトクロックを用いて入力信号に与える遅延量を調整するものではない。また、シフトクロックの位相差（遅延量）を調整する手段としては、複数個の遅延素子が用いられており、先に述べた第３構成例と同様の問題がある。
【０００９】
本発明は、本願の発明者らにより見出された上記の課題に鑑み、入力信号に与える遅延量をクロック信号の発振周期よりも短い分解能（最小の可変単位）で調整することのできる可変遅延回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の目的を達成するために、本明細書中に開示された可変遅延回路は、発振周期が同一で位相が前記発振周期の１／ｎ（ただしｎ≧２の自然数）ずつずらされたｎ相のクロック信号を生成する発振回路部と、前記クロック信号を用いて入力信号を遅延させることにより出力信号を生成する遅延回路部と、を有し、前記遅延回路部は、遅延量設定信号に基づき、前記クロック信号の位相差を最小の可変単位として遅延量を調整する構成（第１の構成）とされている。
【００１１】
なお、上記第１の構成から成る可変遅延回路において、前記遅延回路部は、前記クロック信号の発振周期を可変単位として設定される主遅延量と前記クロック信号の位相差を可変単位として設定される副遅延量とを足し合わせて前記遅延量を生成する構成（第２の構成）にするとよい。
【００１２】
また、上記第２の構成から成る可変遅延回路において、前記遅延回路部は、前記遅延量設定信号を前記クロック信号の相数ｎで除算することにより商信号と剰余信号を生成する除算部を含み、前記商信号に応じて前記主遅延量を設定し、前記剰余信号に応じて前記副遅延量を設定する構成（第３の構成）にするとよい。
【００１３】
また、上記第３の構成から成る可変遅延回路において、前記遅延回路部は、前記ｎ相のクロック信号を用いて前記入力信号を各々ラッチすることによりｎ相の入力ラッチ信号を生成する入力ラッチ部と、前記ｎ相の入力ラッチ信号を監視して前記入力信号の位相に応じた位相検出信号を生成する入力位相検出部と、をさらに含み、前記剰余信号と前記位相検出信号に応じて前記副遅延量を設定する構成（第４の構成）にするとよい。
【００１４】
また、上記第４の構成から成る可変遅延回路において、前記遅延回路部は、前記商信号に応じたカウント値まで前記クロック信号のパルス数をカウントして前記入力ラッチ信号を遅延させることにより主遅延信号を生成する主遅延部と、前記ｎ相のクロック信号を用いて前記主遅延信号を各々ラッチすることにより複数相の副遅延信号を生成する副遅延部と、前記剰余信号と前記位相検出信号に応じて選択信号を生成する選択制御部と、前記選択信号に応じて前記複数相の副遅延信号のいずれか一つを遅延信号として出力する信号選択部と、をさらに含み、前記遅延信号を、若しくは、前記入力信号と前記遅延信号との論理演算信号を、前記出力信号として出力する構成（第５の構成）にするとよい。
【００１５】
また、上記第１〜第５いずれかの構成から成る可変遅延回路において、前記発振回路部は、ｎ／２段のインバータ段が環状に接続されて成るリングオシレータを含み、前記リングオシレータ各段の出力及び反転出力を前記ｎ相のクロック信号として出力する構成（第６の構成）にするとよい。
【００１６】
また、上記第６の構成から成る可変遅延回路において、前記インバータ段は、キャパシタと、前記キャパシタの充放電を行うスイッチと、前記キャパシタの充放電電流を生成する電流源と、を含む構成（第７の構成）にするとよい。
【００１７】
また、本明細書中に開示されたスイッチ駆動回路は、異なる２電位間に直列接続された上側スイッチと下側スイッチの同時オフ時間を調整する同時オフ時間調整回路を有し、前記同時オフ時間調整回路は、入力信号に遅延を与えて上側スイッチ制御信号と下側スイッチ制御信号を生成する手段として、上記第１〜第７いずれかの構成から成る可変遅延回路を含む構成（第８の構成）とされている。
【００１８】
また、本明細書中に開示されたスイッチング電源装置は、上記第８の構成から成るスイッチ駆動回路を有する構成（第９の構成）とされている。
【００１９】
また、本明細書中に開示されたモータ駆動装置は、上記第８の構成から成るスイッチ駆動回路を有する構成（第１０の構成）とされている。
【発明の効果】
【００２０】
本発明によれば、入力信号に与える遅延量をクロック信号の発振周期よりも短い分解能で調整することのできる可変遅延回路を提供することが可能となる。
【図面の簡単な説明】
【００２１】
【図１】可変遅延回路１の全体構成を示すブロック図
【図２】発振回路部１０の一構成例を示す回路図
【図３】クロック生成動作の一例を示すタイミングチャート
【図４】遅延回路部２０の一構成例を示すブロック図
【図５】入力ラッチ部２１の一構成例を示すブロック図
【図６】入力ラッチ動作の一例を示すタイミングチャート
【図７】入力位相検出部２２の一構成例を示すブロック図
【図８】入力位相と位相検出信号Ｓ２０との相関表
【図９】除算部２３の一構成例を示すブロック図
【図１０】遅延量設定信号ＤＳＥＴと除算出力（Ｓ３１及びＳ３２）との相関表
【図１１】主遅延動作の一例を示すタイミングチャート
【図１２】副遅延部２５の一構成例を示すブロック図
【図１３】副遅延動作の一例を示すタイミングチャート
【図１４】選択制御部２６で参照される信号選択テーブル
【図１５】可変遅延動作の一具体例を示すタイミングチャート
【図１６】電源装置Ｘの一構成例を示すブロック図
【図１７】同時オフ時間生成動作の一例を示すタイミングチャート
【図１８】可変遅延回路の第１従来例を示す図
【図１９】可変遅延回路の第２従来例を示す図
【図２０】可変遅延回路の第３従来例を示す図
【発明を実施するための形態】
【００２２】
＜可変遅延回路＞
図１は、可変遅延回路１の全体構成を示すブロック図である。本構成例の可変遅延回路１は、発振回路部１０と、遅延回路部２０と、を有する。
【００２３】
発振回路部１０は、発振周期Ｔｏｓｃが同一で位相が発振周期Ｔｏｓｃの１／ｎ（ただしｎ≧２の自然数）ずつずらされたｎ相のクロック信号ＣＬＫ１〜ＣＬＫｎを生成する。
【００２４】
遅延回路部２０は、クロック信号ＣＬＫ１〜ＣＬＫｎを用いて入力信号ＩＮを遅延させることにより出力信号ＯＵＴを生成する。特に、遅延回路部２０は、遅延量設定信号ＤＳＥＴに基づき、クロック信号ＣＬＫ１〜ＣＬＫｎの位相差（Ｔｏｓｃ／ｎ）を最小の可変単位として、入力信号ＩＮに与える遅延量を調整する機能を備えている。
【００２５】
本構成例の可変遅延回路１によれば、先述の第１従来例（図１８）と異なり、例えば、１００ｎｓ〜１０μｓの可変幅を持つ遅延量を１０ｎｓ単位で調整する場合であっても、セレクタ段数の過多を招くことがない。また、配線遅延を利用していない本構成例の可変遅延回路１によれば、周囲温度や電源電圧が変化する環境下で使用される場合であっても一定の遅延量を得ることができるので、定期的に遅延量を確認して適切な遅延量となるようにセレクタを切り替える必要がなくなる。
【００２６】
また、本構成例の可変遅延回路１によれば、入力信号ＩＮに与える遅延量をクロック信号ＣＬＫ１〜ＣＬＫｎの発振周期Ｔｏｓｃよりも短い分解能（Ｔｏｓｃ／ｎ）で調整することができるので、先述の第２従来例（図１９）と異なり、高速なクロック信号が不要となる。従って、半導体製造プロセスの制限により高速なクロック信号を使うことができない場合であっても、入力信号ＩＮに与える遅延量を細かく調整することが可能となる。
【００２７】
また、本構成例の可変遅延回路１によれば、先述の第３従来例（図２０）と異なり、遅延量の選択ビット数が大きくなっても回路規模を不必要に増大させることがない。また、遅延段を用いない本構成例の可変遅延回路１によれば、遅延段の特性ばらつきを考慮する必要がなくなるので、一定の遅延量を得ることが可能となる。
【００２８】
以下では、発振回路１０及び遅延回路部２０の内部構成及び動作について、それぞれ、詳細に説明する。
【００２９】
＜発振回路部＞
図２は発振回路部１０の一構成例を示す回路図である。本構成例の発振回路部１０は、３段のインバータ段ＩＮＶ１０〜ＩＮＶ３０が環状に接続されて成るリングオシレータを含み、リングオシレータ各段の出力信号Ｓ１０〜Ｓ３０及びその反転出力信号Ｓ１０Ｂ〜Ｓ３０Ｂを６相のクロック信号ＣＬＫ１〜ＣＬＫ６として出力する。
【００３０】
より具体的に述べると、クロック信号ＣＬＫ１としては、出力信号Ｓ３０（より正確にはインバータＩＮＶ１及びＩＮＶ２を介して出力信号Ｓ３０を２回論理反転させた信号）が出力される。クロック信号ＣＬＫ２としては、出力信号Ｓ２０（より正確にはインバータＩＮＶ１及びＩＮＶ２を介して出力信号Ｓ２０を２回論理反転させた信号）が出力される。クロック信号ＣＬＫ３としては、出力信号Ｓ１０（より正確にはインバータＩＮＶ５及びＩＮＶ６を介して出力信号Ｓ１０を２回論理反転させた信号）が出力される。クロック信号ＣＬＫ４としては、反転出力信号Ｓ３０Ｂ（インバータＩＮＶ１を介して出力信号Ｓ３０を１回論理反転させた信号）が出力される。クロック信号ＣＬＫ５としては、反転出力信号Ｓ２０Ｂ（インバータＩＮＶ３を介して出力信号Ｓ２０を１回論理反転させた信号）が出力される。クロック信号ＣＬＫ６としては、反転出力信号Ｓ１０Ｂ（インバータＩＮＶ５を介して出力信号Ｓ１０を１回論理反転させた信号）が出力される。
【００３１】
インバータ段ＩＮＶ１０は、キャパシタＣ１１と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１１及びＮチャネル型ＭＯＳ電界効果トランジスタＮ１１と、電流源Ｉ１１及びＩ１２を含む。トランジスタＰ１１及びＮ１１は、キャパシタＣ１１を充放電するスイッチとして機能する。電流源Ｉ１１及び Ｉ１２は、キャパシタＣ１１の充放電電流を生成する。トランジスタＰ１１のソースは、電流源Ｉ１１を介して電源端に接続されている。トランジスタＰ１１及びＮ１１のドレインは、いずれもキャパシタＣ１１の第１端（出力信号Ｓ１０の出力端）に接続されている。トランジスタＮ１１のソースは、電流源Ｉ１２を介して接地端に接続されている。トランジスタＰ１１及びＮ１１のゲートは、いずれもインバータ段ＩＮＶ３０の出力端（出力信号Ｓ３０の出力端）に接続されている。キャパシタＣ１１の第２端は、接地端に接続されている。
【００３２】
インバータ段ＩＮＶ２０は、キャパシタＣ２１と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ２１及びＮチャネル型ＭＯＳ電界効果トランジスタＮ２１と、電流源Ｉ２１及びＩ２２を含む。トランジスタＰ２１及びＮ２１は、キャパシタＣ２１を充放電するスイッチとして機能する。電流源Ｉ２１及び Ｉ２２は、キャパシタＣ２１の充放電電流を生成する。トランジスタＰ２１のソースは、電流源Ｉ２１を介して電源端に接続されている。トランジスタＰ２１及びＮ２１のドレインは、いずれもキャパシタＣ２１の第１端（出力信号Ｓ２０の出力端）に接続されている。トランジスタＮ２１のソースは、電流源Ｉ２２を介して接地端に接続されている。トランジスタＰ２１及びＮ２１のゲートは、いずれもインバータ段ＩＮＶ１０の出力端（出力信号Ｓ１０の出力端）に接続されている。キャパシタＣ２１の第２端は、接地端に接続されている。
【００３３】
インバータ段ＩＮＶ３０は、キャパシタＣ３１と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ３１及びＮチャネル型ＭＯＳ電界効果トランジスタＮ３１と、電流源Ｉ３１及びＩ３２を含む。トランジスタＰ３１及びＮ３１は、キャパシタＣ３１を充放電するスイッチとして機能する。電流源Ｉ３１及び Ｉ３２は、キャパシタＣ３１の充放電電流を生成する。トランジスタＰ３１のソースは、電流源Ｉ３１を介して電源端に接続されている。トランジスタＰ３１及びＮ３１のドレインは、いずれもキャパシタＣ３１の第１端（出力信号Ｓ３０の出力端）に接続されている。トランジスタＮ３１のソースは、電流源Ｉ３２を介して接地端に接続されている。トランジスタＰ３１及びＮ３１のゲートは、いずれもインバータ段ＩＮＶ２０の出力端（出力信号Ｓ２０の出力端）に接続されている。キャパシタＣ３１の第２端は、接地端に接続されている。
【００３４】
本構成例の発振回路部１０によれば、非常に簡易な構成で６位相のクロック信号ＣＬＫ１〜ＣＬＫ６を生成することが可能となる。なお、キャパシタＣ１１〜Ｃ３１の容量値、ないしは、電流源Ｉ１１〜Ｉ３１及びＩ１２〜Ｉ３２の充放電電流値を調整することにより、クロック信号ＣＬＫ１〜ＣＬＫ６の発振周期Ｔｏｓｃを調整することが可能である。
【００３５】
また、本構成例の発振回路部１０は、６相のクロック信号ＣＬＫ１〜ＣＬＫ６を生成する構成であるが、クロック信号の相数はこれに限定されるものではなく、例えば１０相のクロック信号を生成するためには、５段のインバータ段を環状に接続してリングオシレータを構成し、リングオシレータ各段の出力及び反転出力を各々引き出せばよい。より一般化すると、ｎ相のクロック信号ＣＬＫ１〜ＣＬＫｎを生成するためには、ｎ／２段のインバータ段を環状に接続してリングオシレータを構成し、リングオシレータ各段の出力及び反転出力を各々引き出せばよい。
【００３６】
なお、発振回路部１０で生成されるクロック信号ＣＬＫ１〜ＣＬＫ６の温度依存性や電源依存性は、配線遅延の温度依存性や電源依存性と比べて十分に小さい。従って、クロック信号ＣＬＫ１〜ＣＬＫ６の周期ばらつきやデューティばらつきが最終的な遅延量に及ぼす影響は殆ど無視することができる。
【００３７】
図３は、クロック生成動作の一例を示すタイミングチャートであり、上から順に、クロック信号ＣＬＫ１〜ＣＬＫ６が描写されている。本図で示すように、クロック信号ＣＬＫ１〜ＣＬＫ６は、発振周期がＴｏｓｃで位相がＴｏｓｃ／６（位相角６０°）ずつずらされたパルス信号となっている。例えば、発振周期Ｔｏｓｃが６２．５ｎｓ（発振周波数ｆ＝１６ＭＨｚ）である場合、クロック信号ＣＬＫ１〜ＣＬＫ６の各位相差は１０．４１７ｎｓ（＝６２．５ｎｓ／６）となる。
【００３８】
＜遅延回路部＞
図４は、遅延回路部２０の一構成例を示すブロック図である。本構成例の遅延回路部２０は、入力ラッチ部２１と、入力位相検出部２２と、除算部２３と、主遅延部２４と、副遅延部２５と、選択制御部２６と、信号選択部２７と、論理積演算部２８と、を含む。
【００３９】
入力ラッチ部２１は、クロック信号ＣＬＫ１〜ＣＬＫ６を用いて入力信号ＩＮを各々ラッチすることにより入力ラッチ信号Ｓ１１〜Ｓ１６を生成する。
【００４０】
入力位相検出部２２は、クロック信号ＣＬＫ１に同期して入力ラッチ信号Ｓ１１〜Ｓ１６を監視することにより入力信号ＩＮの位相に応じた位相検出信号Ｓ２０を生成する。
【００４１】
除算部２３は、遅延量設定信号ＤＳＥＴをクロック信号ＣＬＫ１〜ＣＬＫ６の相数６で除算することにより商信号Ｓ３１と剰余信号Ｓ３２を生成する。
【００４２】
主遅延部２４は、商信号Ｓ３１に応じたカウント値（より具体的には、商信号Ｓ３１から「１」を減じたカウント値）までクロック信号ＣＬＫ１のパルス数をカウントして入力ラッチ信号Ｓ１１を遅延させることにより主遅延信号Ｓ４０を生成する。
【００４３】
副遅延部２５は、クロック信号ＣＬＫ１〜ＣＬＫ６を用いて主遅延信号Ｓ４０を各々ラッチすることにより複数相（より具体的には１１相（一般化すれば２ｎ−１相））の副遅延信号Ｓ５０（１）〜（１１）を生成する。
【００４４】
選択制御部２６は、剰余信号Ｓ３２と位相検出信号Ｓ２０に応じて選択信号Ｓ６０を生成する。
【００４５】
信号選択部２７は、選択信号Ｓ６０に応じて副遅延信号Ｓ５０（１）〜（１１）のいずれか一つを遅延信号Ｓ７０として出力する。
【００４６】
論理積演算部２８は、入力信号ＩＮと遅延信号Ｓ７０との論理積信号を出力信号ＯＵＴとして出力する。すなわち、出力信号ＯＵＴは、入力信号ＩＮと遅延信号Ｓ７０の双方がハイレベルに立ち上がったときにハイレベルとなり、入力信号ＩＮと遅延信号Ｓ７０の一方がローレベルに立ち下がったときにローレベルとなる。言い換えると、出力信号ＯＵＴは、入力信号ＩＮの立ち上がりのみを遅延させた信号となる。ただし、入力信号ＩＮの立ち下がりに合わせて出力信号ＯＵＴを立ち下げる必要がなければ、論理積演算部２８を省略し、遅延信号Ｓ７０をそのまま出力信号ＯＵＴとして出力しても構わない。
【００４７】
本構成例の遅延回路部２０は、クロック信号ＣＬＫ１の発振周期Ｔｏｓｃを可変単位として設定される主遅延量（主遅延部２４で入力ラッチ信号Ｓ１１に与えられる遅延量に相当）と、クロック信号ＣＬＫ１〜ＣＬＫ６の位相差Ｔｏｓｃ／６を可変単位として設定される副遅延量（副遅延部２５で主遅延信号Ｓ４０に与えられる遅延量に相当）とを足し合わせて最終的な遅延量（入力信号ＩＮに与えられる遅延量に相当）を生成する。その際、遅延回路部２０は、商信号Ｓ３１に応じて主遅延量を設定し、剰余信号Ｓ３２と位相検出信号Ｓ２０に応じて副遅延量を設定する。このような構成によれば、例えば、１００ｎｓ〜１０μｓの可変幅を持つ遅延量を１０ｎｓ単位で細かく調整することが可能となる。
【００４８】
＜入力ラッチ部＞
図５は、入力ラッチ部２１の一構成例を示すブロック図である。本構成例の入力ラッチ部２１は、６つのＤフリップフロップＦＦ１１〜ＦＦ１６を含む。ＤフリップフロップＦＦ１１〜ＦＦ１６のデータ端（Ｄ）は、いずれも、入力信号ＩＮの入力端に接続されている。ＤフリップフロップＦＦ１１〜ＦＦ１６のクロック端は、それぞれ、クロック信号ＣＬＫ１〜ＣＬＫ６の入力端に接続されている。ＤフリップフロップＦＦ１１〜ＦＦ１６の出力端（Ｑ）は、それぞれ、入力ラッチ信号Ｓ１１〜Ｓ１６の出力端に接続されている。
【００４９】
本構成例の入力ラッチ部２１において、ＤフリップフロップＦＦ１１〜ＦＦ１６は、それぞれ、クロック信号ＣＬＫ１〜ＣＬＫ６の立上りエッジで入力信号ＩＮをラッチすることにより、入力ラッチ信号Ｓ１１〜Ｓ１６を生成する。
【００５０】
図６は、入力ラッチ動作の一例を示すタイミングチャートであり、上から順に、クロック信号ＣＬＫ１〜ＣＬＫ６と、入力位相（ｃａｓｅ１〜ｃａｓｅ６）毎の入力信号ＩＮ及び入力ラッチ信号Ｓ１１〜Ｓ１６が描写されている。
【００５１】
本図の例において、クロック信号ＣＬＫ１は、時刻ｔ１１でハイレベルに立ち上がり、時刻ｔ１４でローレベルに立ち下がり、時刻ｔ１７で再びハイレベルに立ち上がる。クロック信号ＣＬＫ２は、時刻ｔ１２でハイレベルに立ち上がり、時刻ｔ１５でローレベルに立ち下がる。クロック信号ＣＬＫ３は、時刻ｔ１３でハイレベルに立ち上がり、時刻ｔ１６でローレベルに立ち下がる。クロック信号ＣＬＫ４は、時刻ｔ１１でローレベルに立ち下がり、時刻ｔ１４でハイレベルに立ち上がり、時刻ｔ１７で再びローレベルに立ち下がる。クロック信号ＣＬＫ５は、時刻ｔ１２でローレベルに立ち下がり、時刻ｔ１５でハイレベルに立ち上がる。クロック信号ＣＬＫ６は、時刻ｔ１３でローレベルに立ち下がり、時刻ｔ１６でハイレベルに立ち上がる。
【００５２】
本図で示したように、クロック信号ＣＬＫ１を基準とした場合、入力位相（入力信号ＩＮの立上りエッジが到来する位相）は、第１入力位相（ｃａｓｅ１）〜第６入力位相（ｃａｓｅ６）の６通りに場合分けすることができる。
【００５３】
第１入力位相（ｃａｓｅ１）では、時刻ｔ１１〜ｔ１２に入力信号ＩＮの立上りエッジが到来する。この場合、入力ラッチ信号Ｓ１１は、時刻ｔ１７（入力信号ＩＮの立上りエッジ到来後に初めてクロック信号ＣＬＫ１の立上りエッジが到来するタイミング）までローレベルとなる。入力ラッチ信号Ｓ１２は、時刻ｔ１２までローレベルとなり、時刻ｔ１２からハイレベルとなる。入力ラッチ信号Ｓ１３は、時刻ｔ１３までローレベルとなり、時刻ｔ１３からハイレベルとなる。入力ラッチ信号Ｓ１４は、時刻ｔ１４までローレベルとなり、時刻ｔ１４からハイレベルとなる。入力ラッチ信号Ｓ１５は、時刻ｔ１５までローレベルとなり、時刻ｔ１５からハイレベルとなる。入力ラッチ信号Ｓ１６は、時刻ｔ１６までローレベルとなり、時刻ｔ１６からハイレベルとなる。従って、第１入力位相（ｃａｓｅ１）では、時刻ｔ１７において、入力ラッチ信号Ｓ１１のみがローレベルとなっており、入力ラッチ信号Ｓ１２〜Ｓ１６がいずれもハイレベルとなっている。
【００５４】
第２入力位相（ｃａｓｅ２）では、時刻ｔ１２〜ｔ１３に入力信号ＩＮの立上りエッジが到来する。この場合、入力ラッチ信号Ｓ１１及びＳ１２は、時刻ｔ１７までローレベルとなる。入力ラッチ信号Ｓ１３は、時刻ｔ１３までローレベルとなり、時刻ｔ１３からハイレベルとなる。入力ラッチ信号Ｓ１４は、時刻ｔ１４までローレベルとなり、時刻ｔ１４からハイレベルとなる。入力ラッチ信号Ｓ１５は、時刻ｔ１５までローレベルとなり、時刻ｔ１５からハイレベルとなる。入力ラッチ信号Ｓ１６は、時刻ｔ１６までローレベルとなり、時刻ｔ１６からハイレベルとなる。従って、第２入力位相（ｃａｓｅ２）では、時刻ｔ１７において、入力ラッチ信号Ｓ１１及びＳ１２がいずれもローレベルとなっており、入力ラッチ信号Ｓ１３〜Ｓ１６がいずれもハイレベルとなっている。
【００５５】
第３入力位相（ｃａｓｅ３）では、時刻ｔ１３〜ｔ１４に入力信号ＩＮの立上りエッジが到来する。この場合、入力ラッチ信号Ｓ１１〜Ｓ１３は、時刻ｔ１７までローレベルとなる。入力ラッチ信号Ｓ１４は、時刻ｔ１４までローレベルとなり、時刻ｔ１４からハイレベルとなる。入力ラッチ信号Ｓ１５は、時刻ｔ１５までローレベルとなり、時刻ｔ１５からハイレベルとなる。入力ラッチ信号Ｓ１６は、時刻ｔ１６までローレベルとなり、時刻ｔ１６からハイレベルとなる。従って、第３入力位相（ｃａｓｅ３）では、時刻ｔ１７において、入力ラッチ信号Ｓ１１〜Ｓ１３がいずれもローレベルとなっており、入力ラッチ信号Ｓ１４〜Ｓ１６がいずれもハイレベルとなっている。
【００５６】
第４入力位相（ｃａｓｅ４）では、時刻ｔ１４〜ｔ１５に入力信号ＩＮの立上りエッジが到来する。この場合、入力ラッチ信号Ｓ１１〜Ｓ１４は、時刻ｔ１７までローレベルとなる。入力ラッチ信号Ｓ１５は、時刻ｔ１５までローレベルとなり、時刻ｔ１５からハイレベルとなる。入力ラッチ信号Ｓ１６は、時刻ｔ１６までローレベルとなり、時刻ｔ１６からハイレベルとなる。従って、第４入力位相（ｃａｓｅ４）では、時刻ｔ１７において入力ラッチ信号Ｓ１１〜Ｓ１４がいずれもローレベルとなっており、入力ラッチ信号Ｓ１５及びＳ１６がいずれもハイレベルとなっている。
【００５７】
第５入力位相（ｃａｓｅ５）では、時刻ｔ１５〜ｔ１６に入力信号ＩＮの立上りエッジが到来する。この場合、入力ラッチ信号Ｓ１１〜Ｓ１５は、時刻ｔ１７までローレベルとなる。入力ラッチ信号Ｓ１６は、時刻ｔ１６までローレベルとなり、時刻ｔ１６からハイレベルとなる。従って、第５入力位相（ｃａｓｅ５）では、時刻ｔ１７において、入力ラッチ信号Ｓ１１〜Ｓ１５がローレベルとなっており、入力ラッチ信号Ｓ１６のみがハイレベルとなっている。
【００５８】
第６入力位相（ｃａｓｅ６）では、時刻ｔ１６〜ｔ１７に入力信号ＩＮの立上りエッジが到来する。この場合、入力ラッチ信号Ｓ１１〜Ｓ１６は、いずれも時刻ｔ１７までローレベルとなる。従って、第６入力位相（ｃａｓｅ６）では、時刻ｔ１７において、入力ラッチ信号Ｓ１１〜Ｓ１６がいずれもローレベルとなっている。
【００５９】
このように、時刻ｔ１７における入力ラッチ信号Ｓ１１〜Ｓ１６の論理レベルは、入力位相（ｃａｓｅ１〜ｃａｓｅ６）に応じて異なる。
【００６０】
＜入力位相検出部＞
図７は、入力位相検出部２２の一構成例を示すブロック図である。本構成例の入力位相検出部２２は、ＤフリップフロップＦＦ２０〜ＦＦ２６と、論理積演算器ＡＮＤ２１〜ＡＮＤ２５と、否定論理和演算器ＮＯＲ２０と、セレクタＳＥＬ２１〜ＳＥＬ２６を含む。
【００６１】
ＤフリップフロップＦＦ２０のデータ端（Ｄ）は、入力ラッチ信号Ｓ１１の入力端に接続されている。ＤフリップフロップＦＦ２０〜ＦＦ２６のクロック端は、いずれもクロック信号ＣＬＫ１の入力端に接続されている。ＤフリップフロップＦＦ２１〜ＦＦ２６のデータ端（Ｄ）は、それぞれセレクタＳＥＬ２１〜ＳＥＬ２６の出力端に接続されている。ＤフリップフロップＦＦ２１〜ＦＦ２６の出力端（Ｑ）は、それぞれ、位相検出信号Ｓ２１〜Ｓ２６（先出の位相検出信号Ｓ２０に相当）の出力端に接続されている。
【００６２】
論理積演算器ＡＮＤ２１の第１入力端（反転型）は、ＤフリップフロップＦＦ２０の出力端（Ｑ）に接続されている。論理積演算器ＡＮＤ２１の第２入力端（非反転型）と論理積演算器ＡＮＤ２２の第１入力端（反転型）は、いずれも、入力ラッチ信号Ｓ１２の入力端に接続されている。論理積演算器ＡＮＤ２２の第２入力端（非反転型）と論理積演算器ＡＮＤ２３の第１入力端（反転型）は、いずれも、入力ラッチ信号Ｓ１３の入力端に接続されている。論理積演算器ＡＮＤ２３の第２入力端（非反転型）と論理積演算器ＡＮＤ２４の第１入力端（反転型）は、いずれも、入力ラッチ信号Ｓ１４の入力端に接続されている。論理積演算器ＡＮＤ２４の第２入力端（非反転型）と論理積演算器ＡＮＤ２５の第１入力端（反転型）は、いずれも、入力ラッチ信号Ｓ１５の入力端に接続されている。論理積演算器ＡＮＤ２５の第２入力端（非反転型）は、入力ラッチ信号Ｓ１６の入力端に接続されている。否定論理和演算器ＮＯＲ２０の第１入力端〜第５入力端は、それぞれ、論理積演算器ＡＮＤ２１〜ＡＮＤ２５の各出力端に接続されている。
【００６３】
セレクタＳＥＬ２１〜ＳＥＬ２６の第１入力端は、それぞれ、論理積演算器ＡＮＤ２１〜ＡＮＤ２５及び否定論理和演算器ＮＯＲ２０の各出力端に接続されている。セレクタＳＥＬ２１〜ＳＥＬ２６の第２入力端は、それぞれ、ＤフリップフロップＦＦ２１〜ＦＦ２６の各出力端（Ｑ）に接続されている。セレクタＳＥＬ２１〜ＳＥＬ２６の制御端は、いずれも入力ラッチ信号Ｓ１１の入力端に接続されている。
【００６４】
ＤフリップフロップＦＦ２０は、クロック信号ＣＬＫ１の立上りエッジで入力ラッチ信号Ｓ１１をラッチする。ＤフリップフロップＦＦ２１〜ＦＦ２６は、それぞれ、クロック信号ＣＬＫ１の立上りエッジでセレクタＳＥＬ２１〜ＳＥＬ２６の出力をラッチし、そのラッチ結果を位相検出信号Ｓ２１〜Ｓ２６として出力する。
【００６５】
論理積演算器ＡＮＤ２１は、反転入力されるＤフリップフロップ２０の出力信号と非反転入力される入力ラッチ信号Ｓ１２との論理積信号を出力する。論理積演算器ＡＮＤ２２は、反転入力される入力ラッチ信号Ｓ１２と非反転入力される入力ラッチ信号Ｓ１３との論理積信号を出力する。論理積演算器ＡＮＤ２３は、反転入力される入力ラッチ信号Ｓ１３と非反転入力される入力ラッチ信号Ｓ１４との論理積信号を出力する。論理積演算器ＡＮＤ２４は、反転入力される入力ラッチ信号Ｓ１４と非反転入力される入力ラッチ信号Ｓ１５との論理積信号を出力する。論理積演算器ＡＮＤ２５は、反転入力される入力ラッチ信号Ｓ１５と非反転入力される入力ラッチ信号Ｓ１６との論理積信号を出力する。否定論理和演算器ＮＯＲ２０は、論理積演算器ＡＮＤ２１〜ＡＮＤ２５の各出力を受け付けることにより否定論理和信号を出力する。
【００６６】
セレクタＳＥＬ２１〜ＳＥＬ２６は、それぞれ、入力ラッチ信号Ｓ１１がローレベルであるときに論理積演算器ＡＮＤ２１〜ＡＮＤ２５及び否定論理和演算器ＮＯＲ２０の出力を選択し、入力ラッチ信号Ｓ１１がハイレベルであるときにＤフリップフロップＦＦ２１〜ＦＦ２６の出力を選択する。すなわち、本構成例の入力位相検出部２２では、入力ラッチ信号Ｓ１１がローレベルであるときにのみ位相検出信号Ｓ２０のデータ更新が行われ、入力ラッチ信号Ｓ１１がハイレベルであるときには、位相検出信号Ｓ２０のデータ保持が行われる。
【００６７】
図８は入力信号ＩＮの入力位相（ｃａｓｅ１〜ｃａｓｅ６）と位相検出信号Ｓ２０（Ｓ２１〜Ｓ２６）との相関表である。本図に示したように、第１入力位相（ｃａｓｅ１）では、位相検出信号Ｓ２１のみがハイレベルとなり、位相検出信号Ｓ２２〜Ｓ２６がローレベルとなる。第２入力位相（ｃａｓｅ２）では、位相検出信号Ｓ２２のみがハイレベルとなり、位相検出信号Ｓ２１及びＳ２３〜Ｓ２６がローレベルとなる。第３入力位相（ｃａｓｅ３）では、位相検出信号Ｓ２３のみがハイレベルとなり、位相検出信号Ｓ２１〜Ｓ２２及びＳ２４〜Ｓ２６がローレベルとなる。第４入力位相（ｃａｓｅ４）では、位相検出信号Ｓ２４のみがハイレベルとなり、位相検出信号Ｓ２１〜Ｓ２３及びＳ２５〜Ｓ２６がローレベルとなる。第５入力位相（ｃａｓｅ５）では、位相検出信号Ｓ２５のみがハイレベルとなり、位相検出信号Ｓ２１〜Ｓ２４及びＳ２６がローレベルとなる。第６入力位相（ｃａｓｅ６）では、位相検出信号Ｓ２６のみがハイレベルとなり、位相検出信号Ｓ２１〜Ｓ２５がローレベルとなる。このように、位相検出信号Ｓ２１〜Ｓ２６は、６つの入力位相（ｃａｓｅ１〜ｃａｓｅ６）に応じていずれか一つのみがハイレベルとなる。
【００６８】
なお、本構成例の入力位相検出部２２は、６つの入力位相（ｃａｓｅ１〜ｃａｓｅ６）に各々対応する１ビットの位相検出信号Ｓ２１〜Ｓ２６を生成する構成であるが、入力位相検出部２２の構成はこれに限定されるものではなく、例えば、入力ラッチ信号Ｓ１１〜Ｓ１６から３ビット［２：０］の位相検出信号Ｓ２０を生成するエンコーダを用意しておき、第１入力位相（ｃａｓｅ１）では「１（００１ｂ）」、第２入力位相（ｃａｓｅ２）では「２（０１０ｂ）」、…、第６入力位相（ｃａｓｅ６）では「６（１１０ｂ）」というように、入力位相（ｃａｓｅ１〜ｃａｓｅ６）に応じたエンコード結果を位相検出信号Ｓ２０として出力するようにしてもよい。
【００６９】
＜除算部＞
図９は、除算部２３の一構成例を示すブロック図である。本構成例の除算部２３は、１９ビット［９：０］の遅延量設定信号ＤＳＥＴをクロック信号ＣＬＫ１〜ＣＬＫ６の相数６で除算することにより、８ビット［７：０］の商信号Ｓ３１と、３ビット［２：０］の剰余信号Ｓ３２を生成する。
【００７０】
遅延量設定信号ＤＳＥＴが１０ビット［９：０］である場合、その最大値は１０２３ｄ（３ＦＦｈ）となる（数値末尾のｄは１０進表記、ｈは１６進表記を示す、以下同様）。従って、遅延量設定信号ＤＳＥＴをクロック信号ＣＬＫ１〜ＣＬＫ６の相数６で除算する場合、商信号Ｓ３１は０ｄ（０ｈ）〜１７０ｄ（ＡＡｈ）となり、剰余信号Ｓ３２は０ｄ（０ｈ）〜５ｄ（５ｈ）となる。このことから、商信号Ｓ３１は８ビット（０〜２５５）で足り、剰余信号Ｓ３２は３ビット（０〜７）で足りることが分かる。
【００７１】
図１０は、遅延量設定信号ＤＳＥＴ、商信号Ｓ３１及び剰余信号Ｓ３２、並びに、遅延量Ｔｄ［ｎｓ］の相関表である。本図中において、遅延量設定信号ＤＳＥＴと商信号Ｓ３１及び剰余信号Ｓ３２は、いずれも１０進表記で記載されている。
【００７２】
例えば、発振周期Ｔｏｓｃが６２．５ｎｓ（発振周波数ｆ＝１６ＭＨｚ）である場合、本構成例の可変遅延回路１では、遅延量設定信号ＤＳＥＴを６ｄ〜１０２３ｄの可変範囲内で設定することにより、入力信号ＩＮに与える遅延量Ｔｄを最小６２．５ｎｓ〜最大１０．６μｓまで任意に調整することが可能である。
【００７３】
例えば、遅延量Ｔｄの目標値を５００ｎｓに設定する場合には、遅延量設定信号ＤＳＥＴとして４８ｄ（＝５００ｎｓ／１０．４１７ｎｓ）が入力される。このとき、商信号Ｓ３１は８ｄとなり、剰余信号Ｓ３２は０ｄとなる。
【００７４】
なお、商信号Ｓ３１の入力を受け付ける主遅延部２４では、主遅延信号Ｓ４０の生成処理に際して、商信号Ｓ３１から「１」を減じたカウント値までクロック信号ＣＬＫ１のカウント動作が行われる（詳細は後述）。そのため、商信号Ｓ３１から「１」を減じた結果が負とならないように、すなわち、商信号Ｓ３１が０ｄ（０ｈ）とならないように、遅延量設定信号ＤＳＥＴを０ｄ〜５ｄに設定することは禁止（ないしは無効）とされている。
【００７５】
また、遅延量Ｔｄが１００ｎｓを下回る範囲では、入力信号ＩＮの立上りタイミングに起因する不定のジッタ遅延時間Ｔｄ０（後出の図１５を参照）が無視できなくなる。そのため、遅延量設定信号ＤＳＥＴは、遅延量Ｔｄが１００ｎｓ以上となる可変範囲内（１０ｄ〜１０２３ｄ）で設定することが望ましい。
【００７６】
＜主遅延部＞
図１１は、主遅延動作の一例を示すタイミングチャートであり、上から順番に、クロック信号ＣＬＫ１、入力信号ＩＮ、入力ラッチ信号Ｓ１１、及び、主遅延信号Ｓ４０（＊）（ただし、＊は０〜１７０（商信号Ｓ３１が取り得る値））が描写されている。
【００７７】
本図の例では、時刻ｔ２１でクロック信号ＣＬＫ１の立上りエッジが到来した後、次の立上りエッジが到来するまでの間に、入力信号ＩＮがローレベルからハイレベルに立ち上がっている。従って、入力ラッチ信号Ｓ１１は、入力信号ＩＮがハイレベルに立ち上がってから初めてクロック信号ＣＬＫ１に立上りエッジが到来する時刻ｔ２２において、ハイレベルにラッチされることになる。
【００７８】
ここで、先にも述べたように、主遅延部２４は、商信号Ｓ３１から「１」を減じたカウント値までクロック信号ＣＬＫ１のパルス数をカウントして入力ラッチ信号Ｓ１１を遅延させることにより、主遅延信号Ｓ４０を生成する。なお、主遅延回路２４は、カウンタを用いた従来の可変遅延回路（図１９を参照）を用いて容易に実現することが可能である。
【００７９】
例えば、商信号Ｓ３１が１ｄである場合、これから「１」を減じたカウント値は「０」である。従って、主遅延部２４は、クロック信号ＣＬＫ１のパルス数をカウントすることなく、入力ラッチ信号Ｓ１１を主遅延信号Ｓ４０としてそのままスルー出力する。すなわち、商信号Ｓ３１が１ｄであるときの主遅延信号Ｓ４０（１）は、入力ラッチ信号Ｓ１１と同じく、時刻ｔ２２においてハイレベルに立ち上がる。
【００８０】
商信号Ｓ３１が２ｄである場合、これから「１」を減じたカウント値は「１」となる。従って、主遅延部２４は、クロック信号ＣＬＫ１のパルス数を１つカウントして入力ラッチ信号Ｓ１１を遅延させることにより、主遅延信号Ｓ４０を生成する。すなわち、商信号Ｓ３１が２ｄであるときの主遅延信号Ｓ４０（２）は、時刻ｔ２２で入力ラッチ信号Ｓ１１がハイレベルに立ち上がった後、時刻ｔ２３においてクロック信号ＣＬＫ１のパルス数が１つインクリメントされた時点でハイレベルに立ち上がる。このとき、主遅延信号Ｓ４０（２）は、入力ラッチ信号Ｓ１１に対してクロック信号ＣＬＫの１周期分（Ｔｏｓｃ）に相当する遅延量が与えられた信号となる。
【００８１】
商信号Ｓ３１が３ｄである場合、これから「１」を減じたカウント値は「２」となる。従って、主遅延部２４は、クロック信号ＣＬＫ１のパルス数を２つカウントして入力ラッチ信号Ｓ１１を遅延させることにより、主遅延信号Ｓ４０を生成する。すなわち、商信号Ｓ３１が３ｄであるときの主遅延信号Ｓ４０（３）は、時刻ｔ２２で入力ラッチ信号Ｓ１１がハイレベルに立ち上がった後、時刻ｔ２４においてクロック信号ＣＬＫ１のパルス数が２つインクリメントされた時点でハイレベルに立ち上がる。このとき、主遅延信号Ｓ４０（３）は、入力ラッチ信号Ｓ１１に対してクロック信号ＣＬＫの２周期分（２×Ｔｏｓｃ）に相当する遅延が与えられた信号となる。
【００８２】
以降も同様にして、商信号Ｓ３１が８ｄであるときの主遅延信号Ｓ４０（８）は、入力ラッチ信号Ｓ１１に対してクロック信号ＣＬＫの７周期分（７×Ｔｏｓｃ）に相当する遅延が与えられた信号となる（時刻ｔ２５を参照）。また、商信号Ｓ３１が１７０ｄであるときの主遅延信号Ｓ４０（１７０）は、入力ラッチ信号Ｓ１１に対してクロック信号ＣＬＫの１６９周期分（１６９×Ｔｏｓｃ）に相当する遅延が与えられた信号となる（時刻ｔ２６を参照）。
【００８３】
なお、クロック信号ＣＬＫ１のカウント値を定めるに際して、商信号Ｓ３１から「１」を減ずる理由は、入力信号ＩＮがハイレベルに立ち上がってから入力ラッチ信号Ｓ１１がハイレベルにラッチされるまでの間に、最大でクロック信号ＣＬＫ１の１周期分（Ｔｏｓｃ）に相当する遅延が生じるからである。なお、当該遅延量は、入力位相（ｃａｓｅ１〜ｃａｓｅ６）に応じて変動するが、その変動分については主遅延信号Ｓ４０に与えられる副遅延量を調整することにより吸収することができる。
【００８４】
＜副遅延部＞
図１２は、副遅延部２５の一構成例を示すブロック図である。本構成例の副遅延部２５は、ＤフリップフロップＦＦ３１ａ〜ＦＦ３６ａと、ＤフリップフロップＦＦ３２ｂ〜ＦＦ３６ｂとを含む。
【００８５】
ＤフリップフロップＦＦ３１ａ〜ＦＦ３６ａのデータ端（Ｄ）は、いずれも、主遅延信号Ｓ４０の入力端に接続されている。ＤフリップフロップＦＦ３１ａ〜ＦＦ３６ａのクロック端は、それぞれ、クロック信号ＣＬＫ１〜ＣＬＫ６の入力端に接続されている。ＤフリップフロップＦＦ３２ａ〜ＦＦ３６ａの出力端（Ｑ）は、それぞれ、副遅延信号Ｓ５０（１）〜Ｓ５０（５）の出力端に接続されている。ＤフリップフロップＦＦ３１ａの出力端（Ｑ）は、副遅延信号Ｓ５０（６）の出力端に接続されている。
【００８６】
ＤフリップフロップＦＦ３２ｂ〜ＦＦ３６ｂのデータ端（Ｄ）は、それぞれ、ＤフリップフロップＦＦ３２ａ〜ＦＦ３６ａの出力端（Ｑ）に接続されている。ＤフリップフロップＦＦ３２ｂ〜ＦＦ３６ｂのクロック端は、それぞれ、クロック信号ＣＬＫ２〜ＣＬＫ６の入力端に接続されている。ＤフリップフロップＦＦ３２ｂ〜ＦＦ３６ｂの出力端（Ｑ）は、それぞれ、副遅延信号Ｓ５０（７）〜Ｓ５０（１１）の出力端に接続されている。
【００８７】
ＤフリップフロップＦＦ３１ａ〜３６ａは、それぞれ、クロック信号ＣＬＫ１〜ＣＬＫ６の立上りエッジで主遅延信号Ｓ４０をラッチする。ＤフリップフロップＦＦ３２ｂ〜ＦＦ３６ｂは、それぞれ、クロック信号ＣＬＫ２〜ＣＬＫ６の立上りエッジでＤフリップフロップＦＦ３２ａ〜ＦＦ３６ａの出力をラッチする。
【００８８】
図１３は、副遅延動作の一例を示すタイミングチャートであり、上から順番に、クロック信号ＣＬＫ１〜ＣＬＫ６、主遅延信号Ｓ４０、及び、副遅延信号Ｓ５０（１）〜Ｓ５０（１１）が描写されている。
【００８９】
本図において、クロック信号ＣＬＫ１は、時刻ｔ３００でハイレベルに立ち上がり、時刻ｔ３０３でローレベルに立ち下がり、時刻ｔ３０６でハイレベルに立ち上がる。クロック信号ＣＬＫ２は、時刻ｔ３０１でハイレベルに立ち上がり、時刻ｔ３０４でローレベルに立ち下がり、時刻ｔ３０７でハイレベルに立ち上がる。クロック信号ＣＬＫ３は、時刻ｔ３０２でハイレベルに立ち上がり、時刻ｔ３０５でローレベルに立ち下がり、時刻ｔ３０８でハイレベルに立ち上がる。クロック信号ＣＬＫ４は、時刻ｔ３００でローレベルに立ち下がり、時刻ｔ３０３でハイレベルに立ち上がり、時刻ｔ３０６でローレベルに立ち下がり、時刻ｔ３０９でハイレベルに立ち上がる。クロック信号ＣＬＫ５は、時刻ｔ３０１でローレベルに立ち下がり、時刻ｔ３０４でハイレベルに立ち上がり、時刻ｔ３０７でローレベルに立ち下り、時刻ｔ３１０でハイレベルに立ち上がる。クロック信号ＣＬＫ６は、時刻ｔ３０２でローレベルに立ち下がり、時刻ｔ３０５でハイレベルに立ち上がり、時刻ｔ３０８でローレベルに立下り、時刻ｔ３１１でハイレベルに立ち上がる。
【００９０】
ここで、時刻ｔ３００において、主遅延信号Ｓ４０がハイレベルに立ち上がった場合、副遅延信号Ｓ５０（１）〜Ｓ５０（１１）は、それぞれ、時刻ｔ３０１〜ｔ３１１においてハイレベルにラッチされることになる。つまり、副遅延信号Ｓ５０（１）〜Ｓ５０（１１）の立上りエッジは、クロック信号ＣＬＫ１〜ＣＬＫ６の位相差（Ｔｏｓｃ／６）ずつずれたものとなる。
【００９１】
なお、主遅延信号Ｓ４０に与える副遅延量を調整することにより、入力位相（ｃａｓｅ１〜ｃａｓｅ６）に応じた遅延量の変動分を吸収しつつ、剰余信号Ｓ３２に応じて最終的な遅延量の微調整を行うためには、１１相の副遅延信号Ｓ５０（１）〜Ｓ５０（１１）が必要となる（詳細は後述）。
【００９２】
＜選択制御部＞
選択制御部２６は、先にも述べたように、位相検出信号Ｓ２０と剰余信号Ｓ３２に応じて選択信号Ｓ６０を生成する。その際、選択制御部２６は、位相検出信号Ｓ２０及び剰余信号Ｓ３２の各信号値と、選択信号Ｓ６０の内容（信号選択部２７において副遅延信号Ｓ５０（１）〜Ｓ５０（１１）のいずれを遅延信号Ｓ７０として選択すべきかを指定するための指示内容）とを関連付けた信号選択テーブルを参照する。
【００９３】
図１４は、選択制御部２６で参照される信号選択テーブルの一例である。剰余信号Ｓ３２が「０」である場合には、入力位相（ｃａｓｅ１〜ｃａｓｅ６）毎に、副遅延信号Ｓ５０（１）〜Ｓ５０（６）の選択指示が関連付けられている。剰余信号Ｓ３２が「１」である場合には、入力位相（ｃａｓｅ１〜ｃａｓｅ６）毎に、副遅延信号Ｓ５０（２）〜Ｓ５０（７）の選択指示が関連付けられている。剰余信号Ｓ３２が「２」である場合には、入力位相（ｃａｓｅ１〜ｃａｓｅ６）毎に、副遅延信号Ｓ５０（３）〜Ｓ５０（８）の選択指示が関連付けられている。剰余信号Ｓ３２が「３」である場合には、入力位相（ｃａｓｅ１〜ｃａｓｅ６）毎に、副遅延信号Ｓ５０（４）〜Ｓ５０（９）の選択指示が関連付けられている。剰余信号Ｓ３２が「４」である場合には、入力位相（ｃａｓｅ１〜ｃａｓｅ６）毎に、副遅延信号Ｓ５０（５）〜Ｓ５０（１０）の選択指示が関連付けられている。剰余信号Ｓ３２が「５」である場合には、入力位相（ｃａｓｅ１〜ｃａｓｅ６）毎に、副遅延信号Ｓ５０（６）〜Ｓ５０（１１）の選択指示が関連付けられている。
【００９４】
本図で示したように、位相検出信号Ｓ２０と剰余信号Ｓ３２との全ての組み合わせに対して、それぞれ適切な副遅延量を設定するためには、１１相の副遅延信号Ｓ５０（１）〜Ｓ５０（１１）が必要となる。
【００９５】
なお、位相検出信号Ｓ２０が入力位相（ｃａｓｅ１〜ｃａｓｅ６）毎に「１」〜「６」の値となるエンコード信号である場合には、上記の信号選択テーブルを用いることなく、位相検出信号Ｓ２０と剰余信号Ｓ３２との演算処理（加算処理）により選択信号Ｓ６０を生成することも可能である。例えば、位相検出信号Ｓ２０が「ｘ」（ただしｘは１〜６の整数）であって剰余信号Ｓ３２が「ｙ」（ただしｙは０〜５の整数）である場合には、副遅延信号Ｓ５０（ｚ）（ただしｚ＝ｘ＋ｙ）が遅延信号Ｓ７０として選択されるように、選択信号Ｓ６０を生成することも可能である。
【００９６】
＜具体例＞
図１５は、可変遅延動作の一具体例（入力位相：ｃａｓｅ１、遅延量設定信号ＤＳＥＴ＝４８ｄ（遅延時間Ｔｄ［目標］＝５００ｎｓ）、発振周期Ｔｏｓｃ＝６２．５ｎｓ（発振周波数ｆ＝１６ＭＨｚ））を示すタイミングチャートであり、上から順に、クロック信号ＣＬＫ１、入力信号ＩＮ、入力ラッチ信号Ｓ１１、主遅延信号Ｓ４０、副遅延信号Ｓ５０（１）、及び、遅延信号Ｓ７０（ハイレベルの立上がりタイミングについては出力信号ＯＵＴと同等）が描写されている。
【００９７】
本図の例では、時刻ｔ４１〜ｔ４２（時刻ｔ４１でクロック信号ＣＬＫ１が立ち上がってから時刻ｔ４２でクロック信号ＣＬＫ２（不図示）が立ち上がるまでの間）に、入力信号ＩＮがハイレベルに立ち上がっている。また、入力ラッチ信号Ｓ１１は、入力信号ＩＮがハイレベルに立ち上がってから初めてクロック信号ＣＬＫ１に立上りエッジが到来する時刻ｔ４３でハイレベルにラッチされている。
【００９８】
従って、入力信号ＩＮがハイレベルに立ち上がってから入力ラッチ信号Ｓ１１がハイレベルに立ち上がるまでには、遅延量設定信号ＤＳＥＴに依ることなく、入力信号ＩＮの立上りタイミング（時刻ｔ４１〜ｔ４２のいずれのタイミングで入力信号ＩＮがハイレベルに立ち上がるか）に起因する不定のジッタ遅延時間Ｔｄ０（０＜Ｔｄ０＜Ｔｏｓｃ／６）と、入力ラッチ処理に伴うラッチ遅延時間Ｔｄ１（第１入力位相ｃａｓｅ１ではＴｄ１＝（５／６）×Ｔｏｓｃ）が発生する。
【００９９】
また、遅延量設定信号ＤＳＥＴが４８ｄである場合、これを相数６で除算して得られる商信号Ｓ３１が８ｄとなるので、これから「１」を減じたカウント値が「７」となる。従って、主遅延部２４は、クロック信号ＣＬＫ１のパルス数を７つカウントして入力ラッチ信号Ｓ１１を遅延させることにより、主遅延信号Ｓ４０を生成する。すなわち、主遅延信号Ｓ４０は、時刻ｔ４３で入力ラッチ信号Ｓ１１がハイレベルに立ち上がった後、時刻ｔ４４でクロック信号ＣＬＫ１のパルス数が７つインクリメントされた時点、言い換えればクロック信号ＣＬＫの７周期分に相当する主遅延時間Ｔｄ２（＝７×Ｔｏｓｃ）が経過した時点でハイレベルに立ち上がる。
【０１００】
また、遅延量設定信号ＤＳＥＴが４８ｄである場合、これを相数６で除算して得られる剰余信号Ｓ３１が０ｄとなる。従って、選択制御部２６は、位相検出信号Ｓ２０が「ｃａｓｅ１」であって剰余信号Ｓ３１が「０」であるという入力結果と、図１４の信号選択テーブルとを照らし合わせることにより、副遅延信号Ｓ５０（１）を遅延信号Ｓ７０（延いては出力信号ＯＵＴ）として選択するように信号選択部２７に指示を送る。
【０１０１】
なお、副遅延信号Ｓ５０（１）は、時刻ｔ４４で主遅延信号Ｓ４０がハイレベルに立ち上がった後、時刻ｔ４５でクロック信号ＣＬＫ１〜ＣＬＫ６の位相差に相当する副遅延時間Ｔｄ３（＝Ｔｏｓｃ／６）が経過した時点でハイレベルにラッチされる。図１５の時刻ｔ４４及びｔ４５は、それぞれ、図１３の時刻ｔ３０１及び３０１に対応している。
【０１０２】
上記一連の信号遅延処理により、入力信号ＩＮがハイレベルに立ち上がってから出力信号ＯＵＴがハイレベルに立ち上がるまでの最終的な遅延時間Ｔｄは、ジッタ遅延時間Ｔｄ０、ラッチ遅延時間Ｔｄ１（＝（５／６）×Ｔｏｓｃ）、主遅延時間Ｔｄ２（＝７×Ｔｏｓｃ）、及び、副遅延時間Ｔｄ３（＝Ｔｏｓｃ／６）の総和時間（＝８×Ｔｏｓｃ＋Ｔｄ０）として設定される。
【０１０３】
このように、本構成例の可変遅延回路１であれば、遅延量設定信号ＤＳＥＴに応じて主遅延時間Ｔｄ２と副遅延時間Ｔｄ３を適宜調整することにより、所望の遅延時間Ｔｄ（ＤＳＥＴ＝４８ｄであれば、Ｔｄ＝５００ｎｓ〜５１０．４１７ｎｓ）を設定することが可能となる。
【０１０４】
＜電源装置への適用＞
図１６は、電源装置Ｘの一構成例を示すブロック図である。本構成例の電源装置Ｘは、入力電圧Ｖｉｎを降圧して出力電圧Ｖｏｕｔを生成するスイッチング電源装置Ｘであり、スイッチ駆動回路Ｘ１と、上側スイッチＳＷ１と、下側スイッチＳＷ２と、インダクタＬ１と、キャパシタＣ１と、を有する。
【０１０５】
上側スイッチＳＷ１と下側スイッチＳＷ２は、入力電圧Ｖｉｎの印加端と接地端との間に直列接続されている。上側スイッチＳＷ１と下側スイッチＳＷ２との接続ノードは、インダクタＬ１を介して出力電圧Ｖｏｕｔの出力端に接続されている。出力電圧Ｖｏｕｔの出力端は、キャパシタＣ１を介して接地端に接続される一方、スイッチ駆動回路Ｘ１の帰還入力端にも接続されている。
【０１０６】
スイッチ駆動回路Ｘ１は、制御回路Ｘ１０と同時オフ時間調整回路Ｘ２０を含む。制御回路Ｘ１０は、帰還入力される出力電圧Ｖｏが所定の目標値と一致するように、入力信号ＩＮのパルス駆動を行う。同時オフ時間調整回路Ｘ２０は、入力信号ＩＮから第１出力信号ＯＵＴ１と第２出力信号ＯＵＴ２を生成し、それぞれを上側スイッチＳＷ１及び下側スイッチＳＷ２の各制御信号として出力する。
【０１０７】
上側スイッチＳＷ１及び下側スイッチＳＷ２は、それぞれ、第１出力信号ＯＵＴ１及び第２出力信号ＯＵＴ２に応じて、相補的（排他的）にオン／オフ制御される。例えば、上側スイッチＳＷ１は、第１出力信号ＯＵＴ１がハイレベルであるときにオンし、第１出力信号ＯＵＴ１がローレベルであるときにオフする。同じく、下側スイッチＳＷ２は、第２出力信号ＯＵＴ２がハイレベルであるときにオンし、第２出力信号ＯＵＴ２がローレベルであるときにオフする。
【０１０８】
このようなオン／オフ制御により、上側スイッチＳＷ１と下側スイッチＳＷ２との接続ノードには、パルス状のスイッチ電圧が生成されるので、これを整流及び平滑することにより、入力電圧Ｖｉｎを降圧した出力電圧Ｖｏｕｔを得ることができる。
【０１０９】
ここで、同時オフ時間調整回路Ｘ２０は、上側スイッチＳＷ１と下側スイッチＳＷ２の同時オフ時間Ｔｄを設けるように、入力信号ＩＮから第１出力信号ＯＵＴ１及び第２出力信号ＯＵＴ２を生成する機能を備えている。また、同時オフ時間調整回路Ｘ２０は、遅延量設定信号ＤＳＥＴに応じて同時オフ時間Ｔｄを調整する機能も備えている。
【０１１０】
上記機能を実現するための手段として、同時オフ時間調整回路Ｘ２０は、可変遅延回路Ｘ２１及びＸ２２とインバータＸ２３を含む。可変遅延回路Ｘ２１は、入力信号ＩＮの立上りエッジを遅延量設定信号ＤＳＥＴに応じた遅延量だけ遅らせて第１出力信号ＯＵＴ１を生成する。可変遅延回路Ｘ２２は、反転入力信号ＩＮＢの立上りエッジを遅延量設定信号ＤＳＥＴに応じた遅延量だけ遅らせて第２出力信号ＯＵＴ２を生成する。インバータＸ２３は、入力信号ＩＮを論理反転させて反転入力信号ＩＮＢを生成する。
【０１１１】
なお、可変遅延回路Ｘ２１及びＸ２２としては、それぞれ、先述の可変遅延回路１を適用することが可能である。その際、発振回路部１０については、可変遅延回路Ｘ２１及びＸ２２の双方で共用することが望ましい。
【０１１２】
図１７は、同時オフ時間生成動作の一例を示すタイミングチャートであり、上から順番に、入力信号ＩＮ、第１出力信号ＯＵＴ１、反転入力信号ＩＮＢ、及び、第２出力信号ＯＵＴ２が描写されている。
【０１１３】
本図の例において、入力信号ＩＮは、時刻ｔ５１でハイレベルに立ち上がり、時刻ｔ５３でローレベルに立ち下がり、時刻ｔ５５でハイレベルに立ち上がり、時刻ｔ５７でローレベルに立ち下がっている。一方、反転入力信号ＩＮは、入力信号ＩＮとは逆に、時刻ｔ５１でローレベルに立ち下がり、時刻ｔ５３でハイレベルに立ち上がり、時刻ｔ５５でローレベルに立ち下がり、時刻ｔ５７でハイレベルに立ち上がっている。
【０１１４】
第１出力信号ＯＵＴ１は、時刻ｔ５１（入力信号ＩＮの立上りタイミング）から同時オフ時間Ｔｄだけ遅れた時刻ｔ５２でハイレベルに立ち上がり、時刻ｔ５３（入力信号ＩＮの立下りタイミング）でローレベルに立ち下がる。同様に、第１出力信号ＯＵＴ１は、時刻ｔ５５（入力信号ＩＮの立上りタイミング）から同時オフ時間Ｔｄだけ遅れた時刻ｔ５６でハイレベルに立ち上がり、時刻ｔ５７（入力信号ＩＮの立下りタイミング）でローレベルに立ち下がる。
【０１１５】
第２出力信号ＯＵＴ２は、時刻ｔ５１（反転入力信号ＩＮＢの立下りタイミング）でローレベルに立ち下がり、時刻ｔ５３（反転入力信号ＩＮＢの立上りタイミング）から同時オフ時間Ｔｄだけ遅れた時刻ｔ５４でハイレベルに立ち上がる。同様に、第２出力信号ＯＵＴ２は、時刻ｔ５５（反転入力信号ＩＮＢの立下りタイミング）でローレベルに立ち下がり、時刻ｔ５７（反転入力信号ＩＮＢの立上りタイミング）から同時オフ時間Ｔｄだけ遅れた時刻ｔ５８でハイレベルに立ち上がる。
【０１１６】
上記の信号遅延処理により、上側スイッチＳＷ１及び下側スイッチＳＷ２のオン／オフ状態を切り替える際には、必ず同時オフ時間Ｔｄ（時刻ｔ５１〜ｔ５２、時刻ｔ５３〜ｔ５４、時刻ｔ５５〜ｔ５６、及び、時刻ｔ５７〜ｔ５８）を介することになる。従って、入力電圧Ｖｉｎの印加端から接地端に向けて上側スイッチＳＷ１及び下側スイッチＳＷ２を介した貫通電流の発生を未然に防止することが可能となる。
【０１１７】
なお、可変遅延回路Ｘ２１及びＸ２２として、それぞれ、先述の可変遅延回路１を適用することにより、遅延量設定信号ＤＳＥＴに応じて同時オフ時間Ｔｄを任意に調整することができる。従って、上側スイッチＳＷ１及び下側スイッチＳＷ２の特性に応じて同時オフ時間Ｔｄを最適化することができるので、貫通電流の防止と効率の向上を両立させることが可能となる。
【０１１８】
ただし、可変遅延回路１の適用対象は、電源装置Ｘのスイッチ駆動回路Ｘ１に限定されるものではなく、モータ駆動装置のスイッチ駆動回路などにも適用することができる。
【０１１９】
＜立下りエッジ・両エッジの可変遅延回路への変形例＞
上記では、立上りエッジのみを遅延させる可変遅延回路の回路構成を例示したが、上記の回路構成を一部変更することにより、立下りエッジの可変遅延回路や両エッジの可変遅延回路を実現することも可能である。
【０１２０】
例えば、図４の論理積演算部２８を論理和演算部に変更するとともに、入力ラッチ信号Ｓ１１がハイレベルであるときに位相検出信号Ｓ２０のデータ更新を行うように図７のセレクタＳＥＬ２１〜ＳＥＬ２６の切替制御を変更すれば、立下りエッジの可変遅延回路を実現することができる。
【０１２１】
また、立上りエッジの可変遅延回路と立下りエッジの可変遅延回路とを組み合わせることにより、両エッジの可変遅延回路を実現することができる。具体的には、立上りエッジの可変遅延回路と立下りエッジの可変遅延回路を直列に接続することで、両エッジの可変遅延回路を実現することができる。その際、除算部２３は重複しているので、一つに統合することが可能である。
【０１２２】
＜主遅延部の存在しない変形例＞
また、上記では、主遅延部２４と副遅延部２５とを分離した構成を例示したが、可変遅延量の設定範囲が狭い場合（例えば遅延量設定信号ＤＳＥＴが５ビット以下である場合）には、主遅延部２４によるカウント動作を省略し、遅延量設定信号ＤＳＥＴから直接的に選択信号Ｓ６０を生成する構成とすることも可能である。
【０１２３】
＜その他の変形例＞
また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【０１２４】
本発明は、電源装置やモータ駆動装置など、パルス信号（例えばＰＷＭ［pulse width modulation］信号）を扱うアプリケーション全般に利用することが可能である。
【符号の説明】
【０１２５】
１    可変遅延回路
１０    発振回路部
２０    遅延回路部
２１    入力ラッチ部
２２    入力位相検出部
２３    除算部
２４    主遅延部
２５    副遅延部
２６    選択制御部
２７    信号選択部
２８    論理積演算部
ＩＮＶ１０〜ＩＮＶ３０    インバータ段
ＩＮＶ１〜ＩＮＶ６    インバータ
Ｐ１１、Ｐ２１、Ｐ３１    Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｎ１１、Ｎ２１、Ｎ３１    Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｉ１１、Ｉ１２、Ｉ２１、Ｉ２２、Ｉ３１、Ｉ３２    電流源
Ｃ１１、Ｃ２１、Ｃ３１    キャパシタ
ＦＦ１１〜ＦＦ１６    Ｄフリップフロップ
ＦＦ２０〜ＦＦ２６    Ｄフリップフロップ
ＦＦ３１ａ〜ＦＦ３６ａ    Ｄフリップフロップ
ＦＦ３２ｂ〜ＦＦ３６ｂ    Ｄフリップフロップ
ＡＮＤ２１〜ＡＮＤ２５    論理積演算器
ＮＯＲ２０    否定論理和演算器
ＳＥＬ２１〜ＳＥＬ２６    セレクタ
Ｘ    電源装置
Ｘ１    スイッチ駆動回路
Ｘ１０    制御回路
Ｘ２０    同時オフ時間調整回路
Ｘ２１、Ｘ２２    可変遅延回路
Ｘ２３    インバータ
ＳＷ１    上側スイッチ
ＳＷ２    下側スイッチ
Ｌ１    インダクタ
Ｃ１    キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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