(57)【要約】【課題】温度依存性が抑制されるとともに低電圧動作が可能で、しかもレイアウト面積の増大が抑制された発振回路、電流生成回路、および発振方法を提供すること。【解決手段】電流値の温度に対する依存性が第１の特性を示す第１の電流源（１）と、電流値の温度に対する依存性が第２の特性を示す第２の電流源（２）と、第１の電流源（１）の電流を入力し第１の特性が所定の特性に変換された第１の電流（Ａ）を出力する第１の変換部（３）と、第２の電流源（２）の電流を入力し前記第２の特性が前記所定の特性に変換された第２の電流（Ｂ）を出力する第２の変換部（４）と、第１の電流（Ａ）および第２の電流（Ｂ）を入力し第１の電流（Ａ）と第２の電流（Ｂ）との差分である差電流（Ｂ−Ａ）を出力する減算部（５）と、差電流（Ｂ−Ａ）に基づいて第１の容量と第２の容量とを交互に充電および放電してクロック信号を生成するクロック生成部（９）と、を含む。【選択図】図１
2015216536.tif 000002
【特許請求の範囲】
【請求項１】
電流値の温度に対する依存性が第１の特性を示す第１の電流源と、
電流値の温度に対する依存性が第２の特性を示す第２の電流源と、
前記第１の電流源の電流を入力し前記第１の特性が所定の特性に変換された第１の電流を出力する第１の変換部と、
前記第２の電流源の電流を入力し前記第２の特性が前記所定の特性に変換された第２の電流を出力する第２の変換部と、
前記第１の電流および前記第２の電流を入力し前記第１の電流と前記第２の電流との差分である差電流を出力する減算部と、
前記差電流に基づいて第１の容量と第２の容量とを交互に充電および放電してクロック信号を生成するクロック生成部と、
を含む発振回路。
【請求項２】
前記第１の特性が第１の傾きを有する一次関数で表され、
前記第２の特性が第２の傾きを有する一次関数で表され、
前記第１の傾きおよび前記第２の傾きの符合がともに正である、
請求項１に記載の発振回路。
【請求項３】
前記第１の変換部および前記第２の変換部の各々は、定電流回路と、前記定電流回路の電流を比率を異ならせて複製する複数の複製回路と、前記複数の複製回路の各々に接続され前記複製回路の導通、非導通を切り替えるスイッチと、を含んで構成されるカレントミラー回路である、
請求項１または請求項２に記載の発振回路。
【請求項４】
前記減算部は、前記第１の電流が流れる信号線と前記第２の電流が流れる信号線とをワイヤード接続して構成した定電流回路および前記定電流回路に流れる電流を複製する複製回路を含んで構成されるカレントミラー回路である、
請求項１〜請求項３のいずれか１項に記載の発振回路。
【請求項５】
Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタとが相補型に接続されるとともに、前記差電流が貫通して流れるように構成され、かつ出力に前記第１の容量が接続された第１のインバータ回路と、
Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタとが相補型に接続されるとともに、前記差電流が貫通して流れるように構成され、かつ出力に前記第２の容量が接続された第２のインバータ回路と、
をさらに含む請求項１〜請求項４のいずれか１項に記載の発振回路。
【請求項６】
Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタとが相補型に接続されるとともに、前記差電流が貫通して流れるように構成され、かつ入力に前記第１の容量が接続された第３のインバータ回路と、
Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタとが相補型に接続されるとともに、前記差電流が貫通して流れるように構成され、かつ入力に前記第２の容量が接続された第４のインバータ回路と、をさらに含む
請求項１〜請求項５のいずれか１項に記載の発振回路。
【請求項７】
前記第１の電流源および前記第２の電流源の少なくとも一方は、定電流回路と、該定電流回路が高温時に発生するリーク電流に相当する電流を発生させるとともに該発生させたリーク電流に相当する電流を前記定電流回路の電流に加算する電流補正回路と、前記加算された電流を所定の比率で複製する複製回路と、を含んで構成されるカレントミラー回路である
請求項１〜請求項６のいずれか１項に記載の発振回路。
【請求項８】
前記電流補正回路は、ＭＯＳトランジスタをサブスレッショルド領域で動作させることにより前記リーク電流に相当する電流を発生させ、該発生させた前記リーク電流に相当する電流を前記定電流回路の電流に加算する
請求項７に記載の発振回路。
【請求項９】
電源の電圧変動を検知し検知した結果を検知電流として出力する検知部と、
前記差電流および前記検知電流を入力し前記差電流と前記検知電流との差分の電流を出力する第２の減算部と、をさらに含み、
前記クロック生成部は、前記差電流と前記検知電流との差分の電流に基づいて第１の容量および第２の容量を交互に充電および放電してクロック信号を生成する、
請求項１〜請求項８のいずれか１項に記載の発振回路。
【請求項１０】
電流値の温度に対する依存性が第１の特性を示す第１の電流源と、
電流値の温度に対する依存性が第２の特性を示す第２の電流源と、
前記第１の電流源の電流を入力し前記第１の特性が所定の特性に変換された第１の電流を出力する第１の変換部と、
前記第２の電流源の電流を入力し前記第２の特性が前記所定の特性に変換された第２の電流を出力する第２の変換部と、
前記第１の電流および前記第２の電流を入力し前記第１の電流と前記第２の電流との差分である差電流を出力する減算部と、
を含む電流生成回路。
【請求項１１】
電流値の温度に対する依存性が第１の特性を示す第１の電流源の電流を第１の変換部に入力して前記第１の特性が所定の特性に変換された第１の電流を前記第１の変換部から出力させ、
電流値の温度に対する依存性が第２の特性を示す第２の電流源の電流を第２の変換部に入力して前記第２の特性が前記所定の特性に変換された第２の電流を前記第２の変換部から出力させ、
前記第１の電流および前記第２の電流を減算部に入力して前記第１の電流と前記第２の電流との差分である差電流を前記減算部から出力させ、
前記差電流に基づいて第１の容量と第２の容量とを交互に充電および放電してクロック信号を生成する、
発振方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振回路、電流生成回路および発振方法に関する。
【背景技術】
【０００２】
発振回路を設計する上での主要なパラメータのひとつに、発振回路から出力されるクロックの周波数の精度が挙げられ、この出力クロックの周波数精度を向上させるために、発振回路の内部で用いられる基準電流生成回路の温度依存性を低減させることが求められる場合がある。
【０００３】
従来技術に係る基準電流生成回路を用いた発振回路として、特許文献１の段落［００１９］−［００３６］、図１に開示されたものが知られている。特許文献１に開示された発振回路１は、特にマイクロコントローラに内蔵される発振回路であり、基準電流を発生する基準抵抗ＲＥ１と、基準抵抗ＲＥ１に電流を供給するオペアンプＡＭＰ１と、基準抵抗ＲＥ１に印加する基準電圧を決定する基準電圧発生回路２４と、基準電流により生成されたバイアス電位ＰＢ１、ＮＢ１と、バイアス電位ＰＢ１、ＮＢ１により生成された定電流Ｉｐ、Ｉｎとに基づいて発振周波数を定める集積回路２と、基準抵抗ＲＥ１の温度依存性と同じ温度依存性となるように基準電圧発生回路２４の出力電圧の温度依存性を設定する設定レジスタ２５と、を有している。そして、特許文献１では、このような発振回路１によれば、温度に依存しないバイアス電位と定電流とに基づき温度依存性が小さい発振周波数が得られるとしている。
【０００４】
また、従来技術に係る基準電流生成回路を用いた発振回路の他の例として、特許文献２に開示されたものがある。特許文献２に開示された発振回路の基準電流発生回路では、絶対温度に対し正の依存性をもつ電流と、絶対温度に対し負の依存性をもつ電流とを加算して、ほぼ温度に依存しない電流を発生している（段落［００５２］−［００６５］，図８）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２５２４１４号公報
【特許文献２】特開２０１１−１３５３４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に開示された基準電流を生成するための基準電圧発生回路２４はオペアンプを用いた回路構成となっているため、低電圧動作が困難であるという問題があった。具体的には、特許文献１に開示された基準電圧発生回路２４には、特許文献１の図５に示されるオペアンプを用いたバンドギャップ回路が用いられている。
【０００７】
オペアンプは、一般的に、電源とＧＮＤ（グランド、接地）との間にＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ、以下「ＭＯＳトランジスタ」という場合がある）を少なくとも３段縦積みとする構成であるため、ＭＯＳトランジスタの閾値電圧を０．６Ｖとすると１．８Ｖ以上の電源電圧が必要となる。また、専用のバンドギャップ回路や複数のオペアンプを用い、しかも高耐圧のＭＯＳトランジスタを用いる必要があるため、素子数の増加、レイアウト面積の増大といった問題があった。この点については、特許文献２の基準電流発生回路も同様である。
【０００８】
本発明は、上述した課題を解決するためになされたものであり、温度依存性が抑制されるとともに低電圧動作が可能で、しかもレイアウト面積の増大が抑制された発振回路、電流生成回路、および発振方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る発振回路は、電流値の温度に対する依存性が第１の特性を示す第１の電流源と、電流値の温度に対する依存性が第２の特性を示す第２の電流源と、前記第１の電流源の電流を入力し前記第１の特性が所定の特性に変換された第１の電流を出力する第１の変換部と、前記第２の電流源の電流を入力し前記第２の特性が前記所定の特性に変換された第２の電流を出力する第２の変換部と、前記第１の電流および前記第２の電流を入力し前記第１の電流と前記第２の電流との差分である差電流を出力する減算部と、前記差電流に基づいて第１の容量と第２の容量とを交互に充電および放電してクロック信号を生成するクロック生成部と、を含むものである。
【００１０】
また、本発明に係る電流生成回路は、電流値の温度に対する依存性が第１の特性を示す第１の電流源と、電流値の温度に対する依存性が第２の特性を示す第２の電流源と、前記第１の電流源の電流を入力し前記第１の特性が所定の特性に変換された第１の電流を出力する第１の変換部と、前記第２の電流源の電流を入力し前記第２の特性が前記所定の特性に変換された第２の電流を出力する第２の変換部と、前記第１の電流および前記第２の電流を入力し前記第１の電流と前記第２の電流との差分である差電流を出力する減算部と、
を含むものである。
【００１１】
一方、本発明に係る発振方法は、電流値の温度に対する依存性が第１の特性を示す第１の電流源の電流を第１の変換部に入力して前記第１の特性が所定の特性に変換された第１の電流を前記第１の変換部から出力させ、電流値の温度に対する依存性が第２の特性を示す第２の電流源の電流を第２の変換部に入力して前記第２の特性が前記所定の特性に変換された第２の電流を前記第２の変換部から出力させ、前記第１の電流および前記第２の電流を減算部に入力して前記第１の電流と前記第２の電流との差分である差電流を前記減算部から出力させ、前記差電流に基づいて第１の容量と第２の容量とを交互に充電および放電してクロック信号を生成する、ものである。
【発明の効果】
【００１２】
本発明によれば、温度依存性が抑制されるとともに低電圧動作が可能で、しかもレイアウト面積の増大が抑制された発振回路、電流生成回路、および発振方法を提供することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】第１の実施の形態に係る発振回路の機能構成の一例を示す機能ブロック図である。
【図２】第１の実施の形態に係る電流源の構成の一例を示す回路図である。
【図３】第１の実施の形態に係る電流源の構成の他の例を示す回路図である。
【図４】第１の実施の形態に係る減算回路の構成の一例を示す回路図である。
【図５】実施の形態に係る電流源の温度依存性を説明するためのグラフである。
【図６】実施の形態に係る電流源の温度依存性の抑制を説明するためのグラフである。
【図７】実施の形態に係るクロック生成回路の構成の一例を示す回路図である。
【図８】第２の実施の形態に係る発振回路の機能構成の一例を示す機能ブロック図である。
【図９】第２の実施の形態に係る電流源の構成の一例を示す回路図である。
【図１０】第３の実施の形態に係る発振回路の機能構成の一例を示す機能ブロック図である。
【図１１】第３の実施の形態に係るＶＤＤ補正回路の構成の一例を示す回路図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照して、本発明を実施するための形態について詳細に説明する。
【００１５】
［第１の実施の形態］
図１ないし図７を参照して、本実施の形態に係る発振回路１００および電流生成回路５０ついて説明する。図１は、本実施の形態に係る発振回路を示す機能ブロック図であり、
図２ないし図４、および図７は、各々図１における電流源１、電流源２、減算回路５、およびクロック生成回路９の具体的回路を示している。また、図５は、本実施の形態に係る電流源１および電流源２の温度依存性を説明するためのグラフであり、図６は、本実施の形態に係る電流源１および電流源２の温度依存性の抑制を説明するためのグラフである。
【００１６】
図１に示すように、本実施の形態に係る発振回路１００は、電流源１、電流源２、トリミング回路３，４，６（図１では、各々×ｍ、×ｎ、×ｋと表記）、減算回路５（図１では、Ｂ−Ａと表記）、クロック生成回路９（図１では、ｃｒ＿ｏｓｃと表記）を含んで構成されている。
【００１７】
本実施の形態に係る発振回路１００では、電流源１，２、トリミング回路３，４、および減算回路５を含んで、温度依存性の抑圧された電流を生成する電流生成回路５０が構成されている。
【００１８】
電流源１は基準電流Ｉ１を出力し、トリミング回路３はトリミング信号tc_trim<4:0>によって基準電流Ｉ１のｍ倍の電流Ａを生成する。ここで、トリミング信号tc_trim<4:0>は、各々のトリミング信号に接続されたカレントミラー回路の電流比率を選択する５本（５ビット）の選択信号を意味し、たとえば、Ｈ（Ｈｉｇｈ）レベルで選択、Ｌ（Ｌｏｗ）レベルで非選択となるように構成されている。
【００１９】
同様に電流源２は基準電流Ｉ２を出力し、トリミング回路４はトリミング信号sub_trim<4:0>によって基準電流Ｉ２のｎ倍の電流Ｂを生成する。
【００２０】
減算回路５は、電流Ｂから電流Ａを減算して電流Ｂ−Ａを生成する。
トリミング回路６は、トリミング信号trim<6:0>によって電流Ｂ−Ａのｋ倍の電流Ｃを生成する。クロック生成回路９は、ｅｎ信号（図７参照）がＨレベルのときに、電流Ｂ−Ａによりキャパシタ（容量）Ｃ０およびＣ１（図７参照）を交互に充電および放電して発振する発振回路であり、当該発振によりクロック信号ｃｌｋｏｕｔを生成する。
【００２１】
つぎに、図２ないし図４を参照して、電流源１，２および減算回路５の具体的な回路構成について説明する。図１におけるpd_nは、電流源１および電流源２を起動するための信号であり、たとえばこのpd_nをＨレベルにして電流源１および電流源２を起動する（起動回路の図示省略）。本実施の形態では、電流源１および電流源２はすでに起動されているものとして説明する。
【００２２】
図２に示すように、電流源１は、Ｐチャネル型ＭＯＳトランジスタＭＰ０、ＭＰ１、ＭＰ２、Ｎチャネル型ＭＯＳトランジスタＭＮ０、ＭＮ１、および抵抗Ｒ０を含んで構成される自己バイアス回路である。なお、以下においては、Ｐチャネル型ＭＯＳトランジスタＭＰｉを単に「ＭＰｉ」と、Ｎチャネル型ＭＯＳトランジスタＭＮｊを単に「ＭＮｊ」と表記する場合がある。
【００２３】
本実施の形態に係る電流源１では、ＭＰ０およびＭＰ１のディメンジョンは同一サイズとし、ＭＮ０はＭＮ１の数倍のサイズとしている。また、ＭＰ０とＭＰ１とはゲート−ソース間電圧を共通とするカレントミラー回路を構成しているため、両トランジスタには等しい電流が流れる。一方、ＭＮ０とＭＮ１とはゲート電圧が共通であり、ＭＮ０のソースは抵抗Ｒ０に接続されているため、ＭＮ０のゲート−ソース間電圧Ｖｇｓ（ＭＮ０）は、
ＭＮ１のゲート−ソース間電圧Ｖｇｓ（ＭＮ１）よりも小さくなり、抵抗Ｒ０にかかる電圧をＶ（Ｒ０）とすると、下記の式（１）が充足される。
Ｖ（Ｒ０）＋Ｖｇｓ（ＭＮ０）＝Ｖｇｓ（ＭＮ１）  ・・・  （１）
【００２４】
そして、ＭＮ０に流れる電流はＭＰ０から供給され、またＭＮ１に流れる電流はＭＰ１から供給され、ＭＰ０に流れる電流とＭＰ１に流れる電流とは等しいので、ＭＮ０に流れる電流とＭＮ１に流れる電流も等しくなる。したがって、回路に流れる電流ＩＲ０は抵抗Ｒ０の大きさによって決定される。この回路に流れる電流ＩＲ０が、ＭＰ０とＭＰ２とにより構成されるカレントミラー回路によりＭＰ０とＭＰ２との比率に基づいて複製され、
電流Ｉ１として出力される。
【００２５】
また、図３に示すように、本実施の形態に係る電流源２は、Ｐチャネル型ＭＯＳトランジスタＭＰ３、ＭＰ４、Ｎチャネル型ＭＯＳトランジスタＭＮ２、ＭＮ３、ＭＮ４、および抵抗Ｒ１を含んで構成される自己バイアス回路である。電流源１との回路構成上の違いは、抵抗Ｒ１で回路に流れる電流ＩＲ１を決定している点と、ＭＮ３とＭＮ４とにより構成されるカレントミラー回路によって電流Ｉ２を取り出している点である。
【００２６】
本実施の形態に係る電流源２では、抵抗Ｒ１の抵抗値が、電流源１の抵抗Ｒ０の抵抗値よりも大きく設定されている。したがって、電流ＩＲ１は電流ＩＲ０よりも小さいので、
電流Ｉ２も電流Ｉ１より小さく、そのため、電流Ｉ２の温度依存性の傾きも、電流Ｉ１の温度依存性の傾きより小さい（図５参照）。また、本実施の形態に係る電流源1および電流源２は、ともに正の温度依存性を示すいわゆる、ＰＴＡＴ（Ｐｒｏｐｏｒｔｉｏｎａｌ  Ｔｏ  Ａｂｓｏｌｕｔｅ  Ｔｅｍｐｅｒａｔｕｒｅ）電流を生成する回路を採用している。なお、電流源１および電流源２の温度依存性はこれに限られず、負の温度依存性を示すいわゆるＣＴＡＴ（Ｃｏｍｐｌｉｍｅｎｔａｒｙ  Ｔｏ  Ａｂｓｏｌｕｔｅ  Ｔｅｍｐｅｒａｔｕｒｅ）電流を生成する回路を採用してもよい。
【００２７】
トリミング回路３は、トリミング信号tc_trim<4:0>によって選択的に電流を取り出すカレントミラー回路である。本実施の形態に係るトリミング回路は、一例として、トリミング信号tc_trim<4:0>により、入力された電流を複製するカレントミラー回路の電流比率（本実施の形態に係るトリミング回路では５種類設定されている）を選択可能なように、つまり入力電流に対する出力電流の比の大きさを調整可能なように構成されている。
【００２８】
より具体的には、トリミング信号tc_trim<4:0>はバイナリコードであり、２のＮ（本実施の形態ではＮ＝５）乗の重みづけがされて電流Ｉ１のｍ倍の電流Ａが出力されるように構成されている。なお、トリミング信号tc_trimは５本に限定されず、設けられる電流比率の数に応じて適宜の数だけ設ければよい。
【００２９】
同様にトリミング回路４は、トリミング信号sub_trim<4:0>によって選択的に電流を取り出すカレントミラー回路である。より具体的には、トリミング信号sub_trim<4:0>はバイナリコードであり、２のＮ（本実施の形態ではＮ＝５）乗の重みづけがされて電流Ｉ２のｎ倍の電流Ｂが出力されるように構成されている。
【００３０】
減算回路５は、図４に示すように、Ｐチャネル型ＭＯＳトランジスタＭＰ５およびＭＰ６を含んで構成されたカレントミラー回路である。減算回路５は、トリミング回路３から入力された電流Ａと、トリミング回路４から入力された電流Ｂとをワイヤード接続し、カレントミラーで電流Ｂ−Ａとして取り出す構成となっている。なお、本実施の形態では、
電流Ｂから電流Ａを減算する形態の減算回路５を例示して説明したが、電流Ａと電流Ｂとの差分を求めればよいのでこれに限られず、電流Ａから電流Ｂを減算する形態の減算回路５としてもよい。
【００３１】
本実施の形態に係る電流生成回路５０では、図５に示すように、電流源１の出力電流Ｉ１と電流源２の出力電流Ｉ２とは異なる正の傾きを有している。そして、図６に示すように、トリミング回路３により電流Ｉ１をｍ倍し、トリミング回路４により電流Ｉ２をｎ倍することにより、電流Ａの温度に対する傾きと電流Ｂの温度に対する傾きとが等しくなるように調整する。その結果、電流Ｂ＝Ｉ２×ｎから電流Ａ＝Ｉ１×ｍを減算することにより温度に対する傾きがほぼ０となる電流を得ることができる。
【００３２】
本実施の形態に係る電流生成回路５０では、さらに、トリミング回路６によって電流Ｂ−Ａをｋ倍し、電流Ｃとしている。トリミング回路６は、トリミング信号trim<6:0>によって選択的に電流を取り出すカレントミラー回路である。トリミング信号trim<6:0>はバイナリコードであり、２のＮ（本実施の形態ではＮ＝７）乗の重みづけがされて、電流Ｂ−Ａのｋ倍の電流Ｃが出力される。
【００３３】
以上の構成により、本実施の形態に係る電流生成回路５０は温度依存性の小さい電流を生成することが可能となり、この電流生成回路５０により生成された温度依存性の小さい電流を、つぎに説明する発振回路１００におけるクロック生成回路９に適用することにより、温度依存性が小さい発振周波数を得ることができる。
【００３４】
つぎに、図７を参照して、本実施の形態に係る発振回路１００のクロック生成回路９についてより具体的に説明する。
図７に示すように、本実施の形態に係るクロック生成回路９は、Ｐチャネル型ＭＯＳトランジスタＭＰ２０ないしＭＰ２５、Ｎチャネル型ＭＯＳトランジスタＭＮ２０ないしＭＮ２５、ＳＲラッチ２３、２入力ＮＡＮＤ２１、２５、インバータ２２、２４、２６〜２８、およびキャパシタＣ０，Ｃ１を含んで構成されている。
【００３５】
図７に示す、ＭＰ２１、ＭＰ２０、ＭＰ２４、およびＭＰ２３のソースは各々トリミング回路６に接続され、トリミング回路６から各々電流ｉｓ０、ｉｓ１、ｉｓ２、およびｉｓ３が供給されている。すなわち、本実施の形態では、電流ｉｓ０、ｉｓ１、ｉｓ２、およびｉｓ３の電流値は等しくトリミング回路６の出力電流Ｃとなっている。
【００３６】
ｅｎ信号はイネーブル信号であり、クロック生成回路９はｅｎ信号がＨレベルの場合に発振状態となり、Ｌレベルの場合に発振停止状態となる。
【００３７】
まず、ｅｎ信号がＬレベルとなると、インバータ２７およびインバータ２８を介して２入力ＮＡＮＤ２１の出力がＨレベルとなるので、インバータ２２を介してＳＲラッチ２３のＳ入力がＬレベルとなる。一方、２入力ＮＡＮＤ２５の出力はＬレベルとなるので、インバータ２６を介しＲ入力はＨレベルとなる。その結果ＳＲラッチ２３のＱ出力はＨレベルとなり、インバータ２４を介して出力されるクロック信号ｃｌｋｏｕｔはＬレベルとなる。なお、ＭＰ２２およびＭＰ２５のソースは電源電圧ＶＤＤに接続され、ゲート入力に応じて２入力ＮＡＮＤの一方の入力レベルを規定している。
【００３８】
他方、ｅｎ信号のＬレベルがインバータ２７を介してＨレベルになるのでＭＮ２０がオンとなり、キャパシタＣ０が接続されたノードａはＬレベルになっている。同様にＭＮ２３がオンとなるので、キャパシタＣ１が接続されたノードａｎはＬレベルになっている。
【００３９】
つぎに、ｅｎ信号がＨレベルになると、インバータ２７、２８、２入力ＮＡＮＤ２１、
およびインバータ２２を介しＳＲラッチ２３のＳ入力がＨレベルとなるので、Ｑ出力はＨレベルを保持している。また、インバータ２７を介してゲート電位がＬレベルとなるのでＭＮ２０およびＭＮ２３はオフし、ＭＰ２０およびＭＰ２３がオンする。
【００４０】
このとき、上記のようにＳＲラッチ２３のＱ出力がＨレベルを保持しているためＭＮ２１がオンとなっているので、ノードａはＬレベルのままである。一方、ＳＲラッチ２３のＱＮ出力がＬレベルを保持しているため、ノードａｎに接続されたＭＮ２４はオフ状態を、ＭＰ２４はオン状態を維持している。ノードａｎに接続されたＭＰ２３がオンとなっているので、ＭＰ２３を介して電流ｉｓ３（電流Ｃ）が流入することによりキャパシタＣ１が充電され、ノードａｎの電位が上昇する。
【００４１】
ノードａｎの電位がＭＮ２５の閾値電圧になると、ＭＮ２５がオンしてノードａｎ２がＬレベルになる。そうすると、２入力ＮＡＮＤ２５、インバータ２６を介してＳＲラッチ２３のＲ入力がＬレベルになるのでＱＮ出力がＨレベルとなり、ＭＮ２３がオンしてキャパシタＣ１の電荷を放電させる。また、Ｑ出力がＬレベルとなるのでＭＮ２１がオフし、
その結果ＭＰ２０を介して電流ｉｓ１（電流Ｃ）が流入することによりキャパシタＣ０が充電される。一方、ＱＮ出力がＨレベルとなっていることによりＭＮ２４がオンして、ノードａｎをＬレベルに保持する。
【００４２】
キャパシタＣ０が充電されることによりノードａの電位がＭＮ２２の閾値電圧になると、ＭＮ２２がオンしてノードａ２がＬレベルになる。そうすると、２入力ＮＡＮＤ２１、
インバータ２２を介してＳＲラッチ２３のＳ入力がＬレベルとなり、Ｑ出力がＨレベルになるので、ＭＮ２１がオンしてキャパシタＣ０の電荷が放電される。また、ＳＲラッチ２３のＳ入力がＬレベルとなることによりＱＮ出力がＬレベルとなるので、ＭＮ２４がオフとなり、ＭＰ２３を介して電流ｉｓ３（電流Ｃ）が流入することによりキャパシタＣ１が充電される。
【００４３】
以上詳述したように、本実施の形態に係るクロック生成回路９では、キャパシタＣ０およびＣ１を電流Ｃにより交互に充電および放電することにより、クロック信号ｃｌｋｏｕｔを生成している。そして、本実施の形態に係る発振回路１００によれば、クロック生成回路９に用いる基準電流として温度依存性の小さい基準電流である電流Ｃを用いているので、温度依存性の小さい発振周波数を得ることができる。
【００４４】
つまり、本実施の形態に係る電流生成回路５０では、ＰＴＡＴ電流を生成する電流源１と、同様にＰＴＡＴ電流であり電流源１よりも小さい電流値の電流を生成する電流源２と、電流源１の出力電流Ｉ１をｍ倍するトリミング回路３と、電流源２の出力電流Ｉ２をｎ倍するトリミング回路４と、トリミング回路３の出力電流Ａ（＝ｍ×Ｉ１）からトリミング回路４の出力電流Ｂ（＝ｎ×Ｉ２）を差し引く減算回路５とを設け、トリミング回路３およびトリミング回路４の電流比率を調整して電流Ａと電流Ｂとの温度依存性を合わせ込み、減算回路５で電流Ｂから電流Ａを減算することにより、温度依存性が小さい電流を生成することを可能とした。
【００４５】
そして、本実施の形態に係る発振回路１００では、所定の基準電流により２個のキャパシタＣ０およびＣ１の充電および放電を交互に行って発振させる方式のクロック生成回路９を採用し、当該基準電流として、電流生成回路５０の出力電流をトリミング回路６でｋ倍した電流Ｃ（＝ｋ×（Ｂ−Ａ））を用いたので、温度依存性の小さい発振周波数を得ることができる。なお、本実施の形態に係る発振回路１００で用いる電流生成回路５０の出力電流は、必ずしもトリミング回路６によってｋ倍する必要はなく、電流生成回路５０の出力電流Ｂ−Ａをそのままクロック生成回路９の基準電流として用いてもよい。
【００４６】
本実施の形態に係る発振回路１００によれば、さらに、クロック生成回路９の発振周波数の温度依存性に合わせてキャパシタＣ０およびＣ１の充電電流の大きさ、温度依存性を合わせ込むことができる。そのため、たとえば発振回路１００を半導体素子により形成した場合において、クロック生成回路９を構成する素子のばらつき等により半導体チップ間でクロック生成回路９の発振周波数がばらついたとしても、充電電流の大きさ、温度依存性を調整することによりクロック生成回路９の出力クロック信号ｃｌｋｏｕｔの周波数を目標周波数に合わせ込むことができるので、温度依存性が小さい発振周波数を得ることができる。
【００４７】
また、本実施の形態に係る電流生成回路５０および発振回路１００は、オペアンプを使わずに構成することができるので、素子数を低減できるとともに、１．４Ｖ程度の低電圧の電源電圧で動作させることができ、加えて微細なトランジスタを用いることができるためレイアウト面積を小さくできるという効果が得られる。
【００４８】
さらに、本実施の形態に係る発振回路１００で採用しているクロック生成回路９では、
交互に充電および放電される２個のキャパシタＣ０、Ｃ１に、各々ＭＰ２１およびＭＮ２２から構成されるインバータ、ＭＰ２４およびＭＮ２５から構成されるインバータが接続されている。そして、ＭＰ２１およびＭＮ２２から構成されるインバータには電源電圧ＶＤＤの変わりに電流供給源としての電流源ｉｓ０（電流Ｃ）が接続され、ＭＰ２４およびＭＮ２５から構成されるインバータには電源電圧ＶＤＤの変わりに電流供給源としての電流源ｉｓ２（電流Ｃ）が接続されている。
【００４９】
このことにより、２個のキャパシタＣ０、Ｃ１にかかる電圧が基準電流である電流Ｃの電流源で動作されるインバータで制御される、つまり、キャパシタＣ０、Ｃ１の充電および放電がインバータのＮＭＯＳトランジスタＭＮ２２、ＭＮ２５の閾値で動作されるように構成されるので、発振周波数の電源電圧依存性を小さくできるという効果も得られる。
【００５０】
［第２の実施の形態］
図８および図９を参照して、本実施の形態に係る発振回路２００について説明する。図８に示すように、発振回路２００は、図１に示す発振回路１００における電流源１を電流源１ａに、電流生成回路５０を電流生成回路５０ａに置き換えたものである。したがって、同じ構成には同じ符号を付してその説明を省略する。
【００５１】
図３に示した電流源２では、素子温度が高温、たとえば１００℃以上になるとリーク電流成分が指数関数的に増加するため、電流源１との差分をとってもリーク成分が残留し、
キャパシタＣ０、Ｃ１の充電電流が高温で増加して発振周波数が高くなってしまうという問題があった。本実施の形態に係る電流生成回路５０ａ、発振回路２００は、この問題を解決しようとするものである。
【００５２】
図９は、本実施の形態に係る電流源１ａの回路図である。図９において、Ｐチャネル型ＭＯＳトランジスタＭＰ５０、ＭＰ５１、ＭＰ５２、Ｎチャネル型ＭＯＳトランジスタＭＮ５０、ＭＮ５１、および抵抗Ｒ３の各々は、図２に示す電流源１のＰチャネル型ＭＯＳトランジスタＭＰ０、ＭＰ１、ＭＰ２、Ｎチャネル型ＭＯＳトランジスタＭＮ０、ＭＮ１、および抵抗Ｒ０に各々対応する。したがって、電流源１ａは、電流源１に、Ｐチャネル型ＭＯＳトランジスタＭＰ５３、Ｎチャネル型ＭＯＳトランジスタＭＮ５２、ＭＮ５３、
ＭＮ５４、ＭＮ５５、およびＭＮ５６を接続した回路となっている。なお、htc_trim<0>〜htc_trim<3>に接続されたＭＮ５５、ＭＮ５６に相当するＮチャネル型ＭＯＳトランジスタの符号は省略している。
【００５３】
図９に示すように、カレントソースであるＭＰ５３に、カスコード接続されたＭＮ５２、ＭＮ５３が接続され、ＭＮ５３のソースはＧＮＤに接続され、ＭＮ５２とＭＮ５３との共通ゲートがＭＮ５２のドレイン、およびＭＮ５４のゲートに接続されている。また、ＭＮ５４のドレインはＭＮ５０のドレインに接続され、ＭＮ５４のソースはＭＮ５５のドレインに接続され、ＭＮ５５のゲートは自身のドレインに接続され、ＭＮ５５のソースはＭＮ５６のドレインに接続され、ＭＮ５６のソースはＧＮＤに接続され、ＭＮ５６のゲートはトリミング信号htc_trim<4>に接続されている。トリミング信号htc_trim<0>〜htc_trim<3>にもＭＮ５５、ＭＮ５６に相当するトランジスタが接続されている。
【００５４】
ここで、ＭＮ５２とＭＮ５３とはカスコード接続され、ゲートが共通となっているので、ＭＮ５２のドレイン電圧Ｖｄ（ＭＮ５２）は、ＭＮ５２のゲート−ソース間電圧Ｖｇｓ（ＭＮ５２）とＭＮ５３のドレイン−ソース間電圧Ｖｄｓ（ＭＮ５３）との和となっている。つまり、下記式（２）が成立している。
Ｖｄ（ＭＮ５２）＝Ｖｇｓ（ＭＮ５２）＋Ｖｄｓ（ＭＮ５３）  ・・・  （２）
【００５５】
一方、ＭＮ５６のゲート入力htc_trim<4>がＨレベルの場合、特に当該ＨレベルによりＭＮ５６のゲート電圧が十分高くされる場合には、ＭＮ５６のドレイン−ソース間電圧は十分小さく０Ｖとみなすことができる。また、ＭＮ５４のゲート電圧は上記Ｖｄ（ＭＮ５２）に等しいので、ＭＮ５５のゲート−ソース間電圧をＶｇｓ（ＭＮ５５）として、ＭＮ５４のゲート−ソース間電圧Ｖｇｓ（ＭＮ５４）は、下記式（３）で表すことができる。
Ｖｇｓ（ＭＮ５４）＝Ｖｄ（ＭＮ５２）−Ｖｇｓ（ＭＮ５５）
＝Ｖｇｓ（ＭＮ５２）＋Ｖｄｓ（ＭＮ５３）−Ｖｇｓ（ＭＮ５５）
・・・  （３）
【００５６】
ここで、ＭＮ５２の基板バイアス効果を無視すれば、Ｖｇｓ（ＭＮ５２）とＶｇｓ（ＭＮ５５）はほぼ等しいとみなせるので、下記式（４）が成立する。
Ｖｇｓ（ＭＮ５４）≒Ｖｄｓ（ＭＮ５３）  ・・・  （４）
つまり、ＭＮ５５の閾値電圧の数分の一程度の電圧となって、ＭＮ５４はサブスレッショルド領域で動作する。したがって、高温で指数関数的に増加する電流をＭＮ５４に流すことができる。
【００５７】
その結果、図９に示す電流源１ａでは、発振回路２００を構成する半導体素子がたとえば１００℃以上の高温となった場合に、ＭＮ５４を介してリーク電流成分を流すことによりＭＰ５１、ＭＮ５１に流れるリーク電流成分を増加させることができる。この構成により、ＭＰ５０に流れる電流は、電流ＩＲ３に高温時のリーク電流成分を加算した電流になるので、この加算した電流を複製し電流Ｉ１として取り出すことにより、高温時においても差分である電流Ｂ−Ａ、つまりキャパシタＣ０、Ｃ１を充電および放電する電流が増加しないように調整して発振周波数の変動を抑えることができるという効果が得られる。
【００５８】
［第３の実施の形態］
図１０および図１１を参照して、本実施の形態に係る発振回路３００について説明する。
【００５９】
図１０に示すように、発振回路３００は、図１に示す発振回路１００にＶＤＤ補正回路７および減算回路８を追加した回路である。発振回路３００は、発振回路１００にＶＤＤ補正回路７および減算回路８を付加することにより、発振周波数の温度依存性の改善に加えて、さらに電源電圧依存性を改善しようとするものである。
【００６０】
図１１を参照し、ＶＤＤ補正回路７の具体的な回路構成について説明する。ＶＤＤ補正回路７は、発振周波数の電源電圧（ＶＤＤ）依存性を補正するための基準電流を流す電流源、およびその電流源の電流をトリミングするトリミング回路を有する。つまり、ＶＤＤ補正回路７は電源電圧ＶＤＤに依存した基準電流を生成し、トリミング信号vdd_trim<2:0>によりこの基準電流に基づく複製電流を選択して、電源電圧ＶＤＤに依存した出力電流Ｄを生成する。減算回路８は、トリミング回路６の出力電流Ｃからこの電流Ｄを減算して電流Ｃ−Ｄを生成する。
【００６１】
図１１に示すように、Ｐチャネル型ＭＯＳトランジスタＭＰ７と、ＭＰ８、ＭＰ９、およびＭＰ１０とはカレントミラー回路を構成しており、抵抗Ｒ４に流れる電流ＩＲ４が、
ＭＰ７とＭＰ８、ＭＰ９、ＭＰ１０の各々とのサイズ比に基づいて複製される。ＭＰ１１、ＭＰ１２、およびＭＰ１３は、各々ＭＰ８、ＭＰ９、およびＭＰ１０をオン・オフさせるスイッチとなっており、当該スイッチのゲートが各々トリミング信号vdd_trim<2>、vdd_trim<1>、およびvdd_trim<0>に接続されている。つまり、電流ＩＲ４に対するミラー比がトリミング信号vdd_trim<2:0>により選択されることにより、電流Ｄとして出力される。
【００６２】
ここで、抵抗Ｒ４に流れる電流ＩＲ４は電源電圧ＶＤＤが高くなれば大きくなり、電源電圧ＶＤＤが低くなれば小さくなるので、本実施の形態に係る発振回路３００では、電流ＩＲ４により電源電圧ＶＤＤの変動を検出している。そして、電源電圧ＶＤＤの変動に応じて変動する電流ＩＲ４に基づいて、電源電圧ＶＤＤに応じて変動する電流Ｄを生成する。
【００６３】
つぎに、減算回路８は、図４に示す減算回路５と同様に構成された回路であり、電流Ｃから電流Ｄを差し引いて電流Ｃ−Ｄを生成し、該電流Ｃ−Ｄをクロック生成回路９に供給する。つまり、本実施の形態に係る発振回路３００のクロック生成回路９では、図７に示す電流ｉｓ０ないしｉｓ３として、電流Ｃ−Ｄが供給される。このことにより、クロック生成回路９には、電源電圧ＶＤＤの変動による変動分を含む電流Ｃから該変動分が差し引かれた電流Ｃ−Ｄが供給される。なお、本実施の形態では、電流Ｃから電流Ｄを減算する形態の減算回路８を例示して説明したが、電流Ｃと電流Ｄとの差分を求めればよいのでこれに限られず、電流Ｄから電流Ｃを減算する形態の減算回路５としてもよい。
【００６４】
以上のように、本実施の形態に係る発振回路３００では、電源電圧ＶＤＤの電源変動を検出する電流に基づいて電源電圧ＶＤＤによる変動分を含む出力電流Ｄを生成するＶＤＤ補正回路７、および電源電圧ＶＤＤによる変動分を含む電流Ｃから電流Ｄを差し引き電流Ｃ−Ｄとする減算回路８を設け、電源電圧ＶＤＤに対する依存性が抑制された電流Ｃ−Ｄによりクロック生成回路９のキャパシタＣ０、Ｃ１の充電および放電を行うようにしたので、発振周波数の電源電圧依存性が補正され、小さくされる。したがって、本実施の形態に係る発振回路３００によれば、発振回路１００の温度依存性の低減に加え、さらに発振周波数の電源電圧依存性が低減されるという効果が得られる。
【００６５】
なお、上記各実施の形態では、各々図２、図３、図９に示すように、電流源１、電流源２、電流源１ａとして自己バイアス回路を採用した形態を例示して説明したが、これに限られず、たとえばバンドギャップ回路等を採用した形態としてもよい。
【００６６】
また、上記各実施の形態では、クロック生成回路９として、２個のキャパシタを交互に充電および放電させて発振させる形態を例示して説明したが、これに限られず、たとえばＣＲ発振回路、あるいはリングオシレータ等を用いた形態としてもよい。
【符号の説明】
【００６７】
１、１ａ、２  電流源
３、４、６  トリミング回路
５、８  減算回路
７      ＶＤＤ補正回路
９    クロック生成回路
２１、２５  ２入力ＮＡＮＤ
２２、２４、２６〜２８  インバータ
２３  ＳＲラッチ
５０、５０ａ  電流生成回路
１００、２００、３００  発振回路
ａ、ａ２、ａｎ、ａｎ２  ノード
Ｃ０、Ｃ１    キャパシタ
ＭＰ    Ｐチャネル型ＭＯＳトランジスタ
ＭＮ    Ｎチャネル型ＭＯＳトランジスタ
Ｒ０〜Ｒ４  抵抗
【図１】
2015216536.tif 000003
【図２】
2015216536.tif 000004
【図３】
2015216536.tif 000005
【図４】
2015216536.tif 000006
【図５】
2015216536.tif 000007
【図６】
2015216536.tif 000008
【図７】
2015216536.tif 000009
【図８】
2015216536.tif 000010
【図９】
2015216536.tif 000011
【図１０】
2015216536.tif 000012
【図１１】
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