(57)【要約】【課題】トランジスタの出力を安定させる。【解決手段】半導体デバイスは、基板（１１）と、半導体積層構造（５１）と、第１の窒化物トランジスタ（１０１）と、を含む。半導体積層構造（５１）は、第１から第４の窒化物半導体層（１５、１６、１７、および１８）を含む。第１の窒化物トランジスタ（１０１）は、半導体積層構造５１の第１の領域に位置する第１から第４の窒化物半導体層（１５、１６、１７、および１８）の一部と、第１の窒化物半導体層（１５）の一部に電気的に接続された第１のゲート電極（２７、および２８）と、第３の窒化物半導体層（１７）において所定の間隔を隔てて位置する２つの部分の一方に電気的に接続された第１のソース電極（２５）および他方に電気的に接続された第１のドレイン電極２６と、第４の窒化物半導体層（１８）の一部に電気的に接続された第１の基板電極２４とを含む。【選択図】図１Ａ
2015216361.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板に支持された半導体積層構造であって、
第１の窒化物半導体層と、
第２の窒化物半導体層と、
前記第２の窒化物半導体層よりも狭い禁止帯幅を有する第３の窒化物半導体層と、
前記第３の窒化物半導体層よりも大きい電気抵抗値を有する第４の窒化物半導体層と
を含み、
前記第１の窒化物半導体層が前記基板と前記第２の窒化物半導体層との間に位置し、前記第３の窒化物半導体層が前記第２の窒化物半導体層と前記第４の窒化物半導体層との間に位置し、前記第２の窒化物半導体層および前記第３の窒化物半導体層が前記第１の窒化物半導体層と前記第４の窒化物半導体層との間に位置する半導体積層構造と、
前記半導体積層構造の第１の領域に設けられた第１の窒化物トランジスタであって、
前記半導体積層構造の第１の領域に位置する、前記第１の窒化物半導体層の一部、前記第２の窒化物半導体層の一部、前記第３の窒化物半導体層の一部および前記第４の窒化物半導体層の一部と、
前記第１の窒化物半導体層の一部に電気的に接続された第１のゲート電極と、
前記第３の窒化物半導体層において所定の間隔を隔てて位置する２つの部分の一方に電気的に接続された第１のソース電極、および前記２つの部分の他方に電気的に接続された第１のドレイン電極と、
前記第４の窒化物半導体層の一部に電気的に接続された第１の基板電極と、
を含む第１の窒化物トランジスタと、
を備えた半導体デバイス。
【請求項２】
前記半導体積層構造は、前記基板と前記第１の窒化物半導体層との間に位置する半絶縁性窒化物半導体層をさらに備え、
前記第１の窒化物半導体層は、前記半絶縁性窒化物半導体層よりも小さい電気抵抗値を有する請求項１に記載の半導体デバイス。
【請求項３】
前記半導体積層構造の第１の領域とは異なる第２の領域に設けられた第２の窒化物トランジスタであって、
前記半導体積層構造の第２の領域に位置する、前記第１の窒化物半導体層の一部、前記第２の窒化物半導体層の一部、前記第３の窒化物半導体層の一部および前記半絶縁性窒化物半導体層の一部と、
前記半絶縁性窒化物半導体層の一部に電気的に接続された第２の基板電極と、
前記第１の窒化物半導体層において所定の間隔を隔てて位置する２つの部分の一方に電気的に接続された第２のソース電極、および前記２つの部分の他方に電気的に接続された第２のドレイン電極と、
前記第３の窒化物半導体層の一部に、電気的に接続された第２のゲート電極と、
を含む第２の窒化物トランジスタをさらに備え、
前記第２の窒化物半導体層は、前記第１の窒化物半導体層よりも広い禁止帯幅を有する請求項２に記載の半導体デバイス。
【請求項４】
前記半導体積層構造において、前記第１の領域と前記第２の領域とは、素子分離構造によって分離されている、請求項３に記載の半導体デバイス。
【請求項５】
前記第１の窒化物半導体層と前記第３の窒化物半導体層とは、互いに反対の導電性を有している請求項１から４のいずれかに記載の半導体デバイス。
【請求項６】
前記第１の窒化物トランジスタおよび前記第２の窒化物トランジスタにおいて、前記第１および第２のゲート電極に電圧が印加されていない場合、前記第１の窒化物半導体層と前記第２の窒化物半導体層との界面および前記第２の窒化物半導体層と前記第３の窒化物半導体層との界面はそれぞれ空乏化している請求項１から５のいずれかに記載の半導体デバイス。
【請求項７】
第１の窒化物半導体層と、第２の窒化物半導体層と、前記第２の窒化物半導体層よりも狭い禁止帯幅を有する第３の窒化物半導体層と、前記第３の窒化物半導体層よりも大きい電気抵抗値を有する第４の窒化物半導体層とを含み、前記第１の窒化物半導体層が前記基板と前記第２の窒化物半導体層との間に位置し、前記第３の窒化物半導体層が前記第２の窒化物半導体層と前記第４の窒化物半導体層との間に位置し、前記第２の窒化物半導体層および前記第３の窒化物半導体層が前記第１の窒化物半導体層と前記第４の窒化物半導体層との間に位置する半導体積層構造を、基板の上に形成する工程（Ａ）と、
前記半導体積層構造の第１の領域の一部をエッチングによって除去し、前記第１の窒化物半導体層の一部と、前記第３の窒化物半導体層の所定の間隔を隔てて位置する２つの部分とを露出させる工程（Ｂ）と、
前記第１の窒化物半導体層の前記露出した一部に電気的に接続された第１のゲート電極を、前記第３の窒化物半導体層の前記露出した２つの部分の一方に電気的に接続された第１のソース電極を、前記第３の窒化物半導体層の前記露出した２つの部分の他方に電気的に接続された第１のドレイン電極を、前記第４の窒化物半導体層の一部に電気的に接続された第１の基板電極を形成する工程（Ｃ）と、
を包含し、
前記工程（Ａ）から（Ｃ）により、前記半導体積層構造の前記第１の領域に位置する、前記第１の窒化物半導体層の一部、前記第２の窒化物半導体層の一部、前記第３の窒化物半導体層の一部および前記第４の窒化物半導体層の一部と、前記第１の窒化物半導体層の一部に電気的に接続された第１のゲート電極と、前記第３の窒化物半導体層において所定の間隔を隔てて位置する２つの部分の一方に電気的に接続された第１のソース電極、および前記２つの部分の他方に電気的に接続された第１のドレイン電極と、前記第４の窒化物半導体層の一部に電気的に接続された第１の基板電極とを有する第１の窒化物トランジスタを含む半導体デバイスを得る、半導体デバイスの製造方法。
【請求項８】
前記半導体積層構造は、前記基板と前記第１の窒化物半導体層との間に位置する半絶縁性窒化物半導体層をさらに備え、
前記第１の窒化物半導体層は、前記半絶縁性窒化物半導体層よりも小さい電気抵抗値を有する請求項７に記載の半導体デバイスの製造方法。
【請求項９】
前記工程（Ｂ）は、
前記半導体積層構造の第２の領域の一部をエッチングによって除去し、前記半絶縁性窒化物半導体層の一部と、前記第１の窒化物半導体層の所定の間隔を隔てて位置する２つの部分と、前記第３の窒化物半導体層の一部とを露出させる工程を含み、
前記工程（Ｃ）は、
前記半絶縁性窒化物半導体層の前記露出した一部に電気的に接続された第２の基板電極と、前記第１の窒化物半導体層の前記露出した２つの部分の一方に電気的に接続された第２のソース電極と、前記第１の窒化物半導体層の前記露出した２つの部分の他方に電気的に接続された第２のドレイン電極と、前記第３の窒化物半導体層の前記露出した一部に電気的に接続された第２のゲート電極とを形成される工程を含み、
前記第２の窒化物半導体層は、前記第１の窒化物半導体層よりも広い禁止帯幅を有し、
これにより、前記半導体積層構造の第２の領域に位置する、前記第１の窒化物半導体層の一部、前記第２の窒化物半導体層の一部、前記第３の窒化物半導体層の一部および前記半絶縁性窒化物半導体層の一部と、前記半絶縁性窒化物半導体層の一部に電気的に接続された第２の基板電極と、前記第１の窒化物半導体層の一部において所定の間隔を隔てて位置する２つの部分の一方に電気的に接続された第２のソース電極、および前記２つの部分の他方に電気的に接続された第２のドレイン電極と、前記第３の窒化物半導体層の一部に電気的に接続された第２のゲート電極とを含む第２の窒化物トランジスタを形成する、請求項８に記載の半導体デバイスの製造方法。
【請求項１０】
前記工程（Ｂ）は、
前記半導体積層構造の前記第１の領域と前記第２の領域を分離する素子分離構造を形成する工程をさらに含む、請求項９に記載の半導体デバイスの製造方法。
【請求項１１】
前記第１の窒化物半導体層と前記第３の窒化物半導体層とは、互いに反対の導電性を有している請求項７から１０のいずれかに記載の半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化ガリウム等の窒化物半導体を用いた半導体デバイスに関する。
【背景技術】
【０００２】
近年、高周波大電力デバイスとして窒化ガリウム（ＧａＮ）等の窒化物半導体を用いた電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）の研究が活発に行われている。ＧａＮは窒化アルミニウム（ＡｌＮ）及び窒化インジウム（ＩｎＮ）と様々な混晶を作ることができるので、窒化物半導体は、砒化ガリウム（ＧａＡｓ）等の砒素系半導体と同様にヘテロ接合を作ることができる。しかし、窒化物半導体はドーピングしていなくても、ヘテロ接合界面に自発分極又はピエゾ分極による高濃度のキャリアが発生する。このため、窒化物半導体を用いてＦＥＴを作った場合、デプレッション型（ノーマリーオン型）となり易く、エンハンスメント型（ノーマリーオフ型）の特性を得ることが難しい（例えば、特許文献１を参照）。
【０００３】
一方、現在パワーエレクトロニクス分野において使用されているデバイスのほとんどは、ノーマリーオフ型である。このため、パワーエレクトロニクス分野においては、ノーマリーオフ型の窒化物半導体を用いたＦＥＴが強く求められている。
【０００４】
窒化物半導体を用いたノーマリーオフ型のＦＥＴの構造としては、単純にＡｌＧａＮ／ＧａＮヘテロ接合における障壁層となる窒化アルミニウムガリウム（ＡｌＧａＮ）層の厚さ、または、Ａｌ組成比を減少させた構造、ゲート部を掘り込むことによって閾値電圧をプラスにシフトさせる構造、サファイア基板の（１０−１２）面上にＦＥＴを作製することにより、窒化物半導体の結晶成長方向に分極電界を生じない構造等が知られている。
【０００５】
また、ゲートにｐ型ＧａＮ層を用いる接合型電界効果トランジスタ（ＪＦＥＴ：Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が提案されている（例えば、特許文献２を参照）。ＪＦＥＴは、ショットキー接合よりもビルトインポテンシャルの大きなｐｎ接合をゲートに利用する。これにより、ゲート立ち上がり電圧を大きくすることができ、正のゲート電圧を印加してもゲートリーク電流を小さく抑制できるという利点がある。
【０００６】
最近ではこれら窒化物半導体を用いてパワーデバイスおよびパワーデバイスをスイッチングするゲートドライバ回路を作製し、パワーＩＣとしてワンチップ化することでゲートドライバ回路の高速化、省消費電力化、省スペース化および寄生成分の除去を図る取り組みも行われている。
【０００７】
また、特許文献３は、半導体基板上に第１導電型電界効果トランジスタと、第２導電型電界効果トランジスタとを具備する半導体装置を開示している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−２７３４８６号公報
【特許文献２】特開２００３−２２８３２０号公報
【特許文献３】特開２０１２−１５１２５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
従来技術では、トランジスタの出力を安定させることができない。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明の一態様に係る半導体デバイスは、基板と、前記基板に支持された半導体積層構造と、前記半導体積層構造の第１の領域に設けられた第１の窒化物トランジスタと、を備える。前記半導体積層構造は、第１の窒化物半導体層と、第２の窒化物半導体層と、前記第２の窒化物半導体層よりも狭い禁止帯幅を有する第３の窒化物半導体層と、前記第３の窒化物半導体層よりも大きい電気抵抗値を有する第４の窒化物半導体層とを含む。前記第１の窒化物半導体層は前記基板と前記第２の窒化物半導体層との間に位置し、前記第３の窒化物半導体層は前記第２の窒化物半導体層と前記第４の窒化物半導体層との間に位置し、前記第２の窒化物半導体層および前記第３の窒化物半導体層は前記第１の窒化物半導体層と前記第４の窒化物半導体層との間に位置する。第１の窒化物トランジスタは、前記半導体積層構造の第１の領域に位置する、前記第１の窒化物半導体層の一部、前記第２の窒化物半導体層の一部、前記第３の窒化物半導体層の一部および前記第４の窒化物半導体層の一部と、前記第１の窒化物半導体層の一部に電気的に接続された第１のゲート電極と、前記第３の窒化物半導体層において所定の間隔を隔てて位置する２つの部分の一方に電気的に接続された第１のソース電極、および前記２つの部分の他方に電気的に接続された第１のドレイン電極と、前記第４の窒化物半導体層の一部に電気的に接続された第１の基板電極と、を含む。
【００１１】
なお、包括的または具体的な態様は、素子、装置、方法、又はこれらの任意な組み合わせで実現されてもよい。
【発明の効果】
【００１２】
本開示によれば、トランジスタの出力を安定させることができる。
【図面の簡単な説明】
【００１３】
【図１Ａ】本発明の第１の実施形態に係る半導体デバイスを示す断面図である。
【図１Ｂ】（ａ）は、本発明の第１の実施形態に係る半導体デバイスを用いて相補型トランジスタを構成する場合の回路図を示し、（ｂ）はその動作を示す表である。
【図２】本発明の第１の実施形態に係るｎチャンネル窒化物トランジスタにおけるドレイン・ソース間電圧−ドレイン・ソース間電流特性を示すグラフである。最も電流値の大きい曲線はゲート・ソース間電圧が３．２Ｖのときの特性であり、電流値が小さくなるに連れてゲート・ソース間電圧が０．２Ｖずつ小さくなる。
【図３】本発明の第１の実施形態に係るｎチャンネル窒化物トランジスタにおけるゲート・ソース間電圧−ドレイン・ソース間電流特性を示すグラフである。このときのドレイン・ソース間電圧は１０Ｖである。
【図４】本発明の第１の実施形態に係るｐチャンネル窒化物トランジスタにおけるドレイン・ソース間電圧−ドレイン・ソース間電流特性を示すグラフである。最も電流の絶対値の大きい曲線はゲート・ソース間電圧が−３．２Ｖのときの特性であり、電流の絶対値が小さくなるに連れてゲート・ソース間電圧が−０．２Ｖずつ小さくなる。
【図５】本発明の第１の実施形態に係るｐチャンネル窒化物トランジスタにおけるゲート・ソース間電圧−ドレイン・ソース間電流特性を示すグラフである。このときのドレイン・ソース間電圧は−１０Ｖである。
【図６】本発明の第１の実施形態に係る相補動作型窒化物トランジスタにおけるゲート入力電圧−ドレイン出力電圧特性を示すグラフである。このときのトランジスタのゲート幅はｎチャンネルが１ｍｍ、ｐチャンネルが４ｍｍである。
【図７】本発明の第１の実施形態に係る相補動作型窒化物トランジスタにおけるゲート入力電圧−ゲート・ソース間電流特性を示すグラフである。このときのトランジスタのゲート幅はｎチャンネルが１ｍｍ、ｐチャンネルが４ｍｍである。
【図８】本発明の第２の実施形態に係る半導体デバイスを示す断面図である。
【図９】窒化物トランジスタによるスーパーバッファ回路を示す回路図である。
【図１０】本開示の第３の実施形態に係る半導体デバイスの製造方法を示すフローチャートである。
【発明を実施するための形態】
【００１４】
まず、本発明者の着眼点を説明する。窒化物半導体で作製されるゲートドライバ回路の論理反転部分には、図９に示すようなスーパーバッファ回路を用いることが考えられる。このスーパーバッファ回路は全てｎチャンネルトランジスタから構成されており、回路構成上、一部にノーマリーオン型トランジスタを用いる。このため、待機時においてもスーパーバッファ回路に１０ｍＡオーダー程度の貫通電流が流れてしまい、消費電力が大きいという課題があった。そのため、窒化物半導体を用いて、パワーデバイスおよびゲートドライバ回路をワンチップ化してＩＣを作成しても、省消費電力を十分に低減することはできない。
【００１５】
一方、窒化物半導体を用いてゲートドライバ回路を作製する場合、同一基板上に、第１の窒化物トランジスタと、例えば、第１の窒化物トランジスタとは反対の導電型を持つ第２の窒化物トランジスタを、容易に形成することができないという課題があった。また、同一の半導体基板上に第１導電型電界効果トランジスタと、第２導電型電界効果トランジスタとを設けた場合も、トランジスタの出力を安定させることができない、という課題があった。
【００１６】
本発明者は、このような課題に鑑み、ｎチャンネル窒化物トランジスタとｐチャンネル窒化物トランジスタとを同一基板上に、形成し、これらを組み合わせて相補動作させることによって、ゲートドライバ回路が実現できることを見出した。本発明の実施の形態のある一様態によれば、窒化物半導体によるゲートドライバ回路の論理反転部分を極めて少ない待機消費電力に抑えることができる。このため、窒化物半導体からなるパワートランジスタ用の、従来よりも高速かつ消費電力の少ないゲートドライバ回路を実現できる。また、窒化物半導体からなるパワーデバイスとのワンチップＩＣ化も可能となり、省スペース化や寄生成分の除去も可能となる。
【００１７】
本発明の一態様の概要は以下のとおりである。
【００１８】
本発明の一態様に係る半導体デバイスは、基板と、前記基板に支持された半導体積層構造と、前記半導体積層構造の第１の領域に設けられた第１の窒化物トランジスタと、を備える。前記半導体積層構造は、第１の窒化物半導体層と、第２の窒化物半導体層と、前記第２の窒化物半導体層よりも狭い禁止帯幅を有する第３の窒化物半導体層と、前記第３の窒化物半導体層よりも大きい電気抵抗値を有する第４の窒化物半導体層とを含む。前記第１の窒化物半導体層は前記基板と前記第２の窒化物半導体層との間に位置し、前記第３の窒化物半導体層は前記第２の窒化物半導体層と前記第４の窒化物半導体層との間に位置し、前記第２の窒化物半導体層および前記第３の窒化物半導体層は前記第１の窒化物半導体層と前記第４の窒化物半導体層との間に位置する。前記第１の窒化物トランジスタは、前記半導体積層構造の第１の領域に位置する、前記第１の窒化物半導体層の一部、前記第２の窒化物半導体層の一部、前記第３の窒化物半導体層の一部および前記第４の窒化物半導体層の一部と、前記第１の窒化物半導体層の一部に電気的に接続された第１のゲート電極と、前記第３の窒化物半導体層において所定の間隔を隔てて位置する２つの部分の一方に電気的に接続された第１のソース電極、および前記２つの部分の他方に電気的に接続された第１のドレイン電極と、前記第４の窒化物半導体層の一部に電気的に接続された第１の基板電極と、を含む。このため、第１の窒化物トランジスタは、第３の窒化物半導体層と第２の窒化物半導体層とのヘテロ接合を利用して、第１の窒化物半導体層をゲートとし、第３の窒化物半導体層の第２の窒化物半導体層との界面近傍をチャネルとするボトムゲートのＪＦＥＴ構造を備える。よって、同一基板上に、第３の窒化物半導体層をゲートとし、第１の窒化物半導体層の第２の窒化物半導体層との界面近傍をチャネルとするトップゲートのＪＦＥＴ構造を有する第２の窒化物トランジスタをさらに備えることが可能である。すなわち、同一基板上に、第１の窒化物トランジスタと、例えば、第１の窒化物トランジスタとは反対の導電性を持つ第２の窒化物トランジスタを、容易に形成することができる。
【００１９】
前記半導体積層構造は、前記基板と前記第１の窒化物半導体層との間に位置する半絶縁性窒化物半導体層をさらに備え、前記第１の窒化物半導体層は、前記半絶縁性窒化物半導体層よりも小さい電気抵抗値を有していてもよい。これにより、同一基板上に、第２の窒化物トランジスタをさらに設ける場合、第１の窒化物トランジスタと第２の窒化物トランジスタとを電気的に分離することができる。
【００２０】
前記半導体デバイスは、前記半導体積層構造の第１の領域とは異なる第２の領域に設けられた第２の窒化物トランジスタをさらに備えてもよい。第２の窒化物トランジスタは、前記半導体積層構造の第２の領域に位置する、前記第１の窒化物半導体層の一部、前記第２の窒化物半導体層の一部、前記第３の窒化物半導体層の一部および前記半絶縁性窒化物半導体層の一部と、前記半絶縁性窒化物半導体層の一部に電気的に接続された第２の基板電極と、前記第１の窒化物半導体層の一部に所定の間隔を隔てた位置においてそれぞれ電気的に接続された第２のソース電極および第２のドレイン電極と、前記第３の窒化物半導体層の一部に、電気的に接続された第２のゲート電極とを含んでもよい。前記第２の窒化物半導体層は、前記第１の窒化物半導体層よりも広い禁止帯幅を有していてもよい。これにより、同一基板上に、第３の窒化物半導体層の第２の窒化物半導体層との界面近傍をチャネルとする第１の窒化物トランジスタと、第１の窒化物半導体層の第２の窒化物半導体層との界面近傍をチャネルとする第２の窒化物トランジスタとを備えた半導体デバイスを実現することができる。
【００２１】
前記半導体積層構造において、前記第１の領域と前記第２の領域とは、素子分離構造によって分離されていてもよい。これにより、第１の窒化物トランジスタと第２の窒化物トランジスタとをより確実に電気的に分離することができる。
【００２２】
前記第１の窒化物半導体層と前記第３の窒化物半導体層とは、互いに反対の導電性を有していてもよい。これにより、第１の窒化物トランジスタおよび第２の窒化物トランジスタの一方をｐ型とし、他方をｎ型とするトランジスタのペアを同一基板上に備えることができる。よって、半導体デバイスを用いて、ロジックインバータ回路を構成することができる。
【００２３】
前記第１の窒化物トランジスタおよび前記第２の窒化物トランジスタにおいて、前記第１および第２のゲート電極に電圧が印加されていない場合、前記第１の窒化物半導体層と前記第２の窒化物半導体層との界面および前記第２の窒化物半導体層と前記第３の窒化物半導体層との界面はそれぞれ空乏化していてもよい。これにより、ノーマリーオフ型の第１の窒化物トランジスタおよび第２の窒化物トランジスタを実現できる。
【００２４】
本発明の一態様に係る半導体デバイスの製造方法は、第１の窒化物半導体層と、第２の窒化物半導体層と、前記第２の窒化物半導体層よりも狭い禁止帯幅を有する第３の窒化物半導体層と、前記第３の窒化物半導体層よりも大きい電気抵抗値を有する第４の窒化物半導体層とを含み、前記第１の窒化物半導体層が前記基板と前記第２の窒化物半導体層との間に位置し、前記第３の窒化物半導体層が前記第２の窒化物半導体層と前記第４の窒化物半導体層との間に位置し、前記第２の窒化物半導体層および前記第３の窒化物半導体層が前記第１の窒化物半導体層と前記第４の窒化物半導体層との間に位置する半導体積層構造を、基板の上に形成する工程（Ａ）と、前記半導体積層構造の第１の領域の一部をエッチングによって除去し、前記第１の窒化物半導体層の一部と、前記第３の窒化物半導体層の所定の間隔を隔てて位置する２つの部分とを露出させる工程（Ｂ）と、前記第１の窒化物半導体層の前記露出した一部に電気的に接続された第１のゲート電極を、前記第３の窒化物半導体層の前記露出した２つの部分の一方に電気的に接続された第１のソース電極を、前記第３の窒化物半導体層の前記露出した２つの部分の他方に電気的に接続された第１のドレイン電極を、前記第４の窒化物半導体層の一部に電気的に接続された第１の基板電極を形成する工程（Ｃ）と、を包含する。前記工程（Ａ）から（Ｃ）により、前記半導体積層構造の前記第１の領域に位置する、前記第１の窒化物半導体層の一部、前記第２の窒化物半導体層の一部、前記第３の窒化物半導体層の一部および前記第４の窒化物半導体層の一部と、前記第１の窒化物半導体層の一部に電気的に接続された第１のゲート電極と、前記第３の窒化物半導体層において所定の間隔を隔てて位置する２つの部分の一方に電気的に接続された第１のソース電極、および前記２つの部分の他方に電気的に接続された第１のドレイン電極と、前記第４の窒化物半導体層の一部に電気的に接続された第１の基板電極とを有する第１の窒化物トランジスタを含む半導体デバイスを得ることができる。これにより、上述した半導体デバイスを製造することが可能となる。
【００２５】
前記半導体積層構造は、前記基板と前記第１の窒化物半導体層との間に位置する半絶縁性窒化物半導体層をさらに備え、前記第１の窒化物半導体層は、前記半絶縁性窒化物半導体層よりも小さい電気抵抗値を有していてもよい。
【００２６】
前記工程（Ｂ）は、前記半導体積層構造の第２の領域の一部をエッチングによって除去し、前記半絶縁性窒化物半導体層の一部と、前記第１の窒化物半導体層の所定の間隔を隔てて位置する２つの部分と、前記第３の窒化物半導体層の一部とを露出させる工程を含み、前記工程（Ｃ）は、前記半絶縁性窒化物半導体層の前記露出した一部に電気的に接続された第２の基板電極と、前記第１の窒化物半導体層の前記露出した２つの部分の一方に電気的に接続された第２のソース電極と、前記第１の窒化物半導体層の前記露出した２つの部分の他方に電気的に接続された第２のドレイン電極と、前記第３の窒化物半導体層の前記露出した一部に電気的に接続された第２のゲート電極とを形成される工程を含んでもよい。前記第２の窒化物半導体層は、前記第１の窒化物半導体層よりも広い禁止帯幅を有してもよい。これにより、前記半導体積層構造の第２の領域に位置する、前記第１の窒化物半導体層の一部、前記第２の窒化物半導体層の一部、前記第３の窒化物半導体層の一部および前記半絶縁性窒化物半導体層の一部と、前記半絶縁性窒化物半導体層の一部に電気的に接続された第２の基板電極と、前記第１の窒化物半導体層の一部において所定の間隔を隔てて位置する２つの部分の一方に電気的に接続された第２のソース電極、および前記２つの部分の他方に電気的に接続された第２のドレイン電極と、前記第３の窒化物半導体層の一部に電気的に接続された第２のゲート電極とを含む第２の窒化物トランジスタを形成することができる。
【００２７】
前記工程（Ｂ）は、前記半導体積層構造の前記第１の領域と前記第２の領域を分離する素子分離構造を形成する工程をさらに含んでいてもよい。
【００２８】
前記第１の窒化物半導体層と前記第３の窒化物半導体層とは、互いに反対の導電性を有していてもよい。
【００２９】
（第１の実施形態）
以下、図面を参照しながら、本発明による半導体デバイス第１の実施形態を説明する。図１Ａは本発明の第１の実施形態である半導体デバイス１１１の模式的な断面構造を示している。半導体デバイス１１１は、基板１１と基板１１に支持された半導体積層構造５１と、半導体積層構造５１の第１の領域５２に設けられた第１の窒化物トランジスタ１０１と、第１の領域５２とは異なる第２の領域５３に設けられた第２の窒化物トランジスタ１０２とを備える。本願明細書において、窒化物半導体とは、組成式ＡｌxＩｎyＧａzＮ、０≦ｘ＜１、０≦ｙ＜１、０＜ｚ≦１、およびｘ＋ｙ＋ｚ＝１で示される半導体材料をいう。
【００３０】
基板１１は、例えば、主面の面方位が（１１１）面であるシリコン（Ｓｉ）基板からなる。
【００３１】
半導体積層構造５１は、少なくとも第１の窒化物半導体層１５、第２の窒化物半導体層１６、第３の窒化物半導体層１７および第４の窒化物半導体層１８を含む。半導体積層構造５１において、第１の窒化物半導体層１５は最も基板１１側に位置している。第２の窒化物半導体層１６および第３の窒化物半導体層１７は、第１の窒化物半導体層１５と、第４の窒化物半導体層１８とに挟まれ、これらの間に位置している。第２の窒化物半導体層１６は第１の窒化物半導体層１５側に、第３の窒化物半導体層１７は第４の窒化物半導体層１８側に位置している。
【００３２】
第１の窒化物半導体層１５は、第１導電型を有する。例えば、第１の窒化物半導体層１５は、ｎ型ドーパントであるＳｉの活性化した濃度が１×１０16ｃｍ-3であり、２００ｎｍの厚さを有するｎ型のＧａＮ層である。
【００３３】
第２の窒化物半導体層１６は、不純物がドープされておらず、第１の窒化物半導体層１５よりも広い禁止帯幅を有する。例えば、第２の窒化物半導体層１６は、不純物がドープされておらず、２２ｎｍの厚さを有するＡｌ0.22Ｇａ0.78Ｎ層である。
【００３４】
第３の窒化物半導体層１７は、第２の導電型を有する。つまり、第１の窒化物半導体層１５と反対の導電型を有する。また、第２の窒化物半導体層１６よりも狭い禁止帯幅を有する。例えば、第３の窒化物半導体層１７はｐ型ドーパントであるマグネシウム（Ｍｇ）の活性化した濃度が１×１０16ｃｍ-3であり、２００ｎｍの厚さを有するｐ型のＧａＮ層である。
【００３５】
第１の窒化物半導体層１５、第２の窒化物半導体層１６および第３の窒化物半導体層１７の混晶比および不純物濃度、ならびに第２の窒化物半導体層１６および第３の窒化物半導体層１７の厚さは、第１の窒化物トランジスタ１０１および第２の窒化物トランジスタ１０２のゲート電極に電圧が印加されていない状態において、第１の窒化物半導体層１５または第３の窒化物半導体層１７のチャネルとなる領域が空乏化するように決定される。
【００３６】
第４の窒化物半導体層１８は、半絶縁性を有し、第３の窒化物半導体層１７よりも大きい電気抵抗値を有する。第４の窒化物半導体層１８は、例えば、カーボン（Ｃ）が１×１０19ｃｍ-3でドープされており、２００ｎｍの厚さを有するＧａＮ層である。
【００３７】
半導体積層構造５１は、上述した半導体層以外に他の半導体層を含んでいてもよい。本実施形態では、第１の窒化物トランジスタ１０１と第２の窒化物トランジスタ１０２と電気的絶縁性を確保するために半導体積層構造５１は、基板１１と第１の窒化物半導体層１５との間に位置する半絶縁性窒化物半導体層１４をさらに含む。半絶縁性窒化物半導体層１４は、炭素を１×１０19ｃｍ-3の濃度でドープされ、２００ｎｍの厚さを有するＧａＮ層である。また、半導体積層構造５１は、基板１１と半絶縁性窒化物半導体層１４との間に位置するバッファ層１２および超格子層１３を含む。バッファ層１２は、例えば、不純物がドープされておらず、５０ｎｍの厚さを有するＡｌＮ層である。また、超格子層１３は、例えば、不純物がドープされておらず、交互に積層された複数の５ｎｍの厚さのＧａＮ層および複数の５ｎｍの厚さのＡｌ0.05Ｇａ0.95Ｎ層を含む。超格子層１３の厚さは例えば、３μｍである。これらの半導体層は、例えば主面をＧａ面としてエピタキシャル成長によって積層されている。
【００３８】
上述した半導体積層構造５１が形成できる限り、基板１１の材料や面方位は、例示した材料、面方位に限られない。また、バッファ層１２および超格子層１３は半絶縁性窒化物半導体層１４より上の半導体層が結晶性良く積層できるかぎり、材料や厚さに特に制限はない。また、窒化物半導体層を半絶縁化するための不純物はカーボンに限られない。
【００３９】
半導体積層構造５１の第１の領域５２と第２の領域５３とを電気的に分離するため、半導体積層構造５１には、素子分離構造５４が設けられている。本実施形態では、素子分離構造５４は、例えば、第４の窒化物半導体層１８側から半絶縁性窒化物半導体層１４に達するように半導体積層構造５１に凹部が設けられたメサ構造である。不純物の注入や酸化層の形成によって素子分離を行ってもよい。
【００４０】
第１の窒化物トランジスタ１０１は、半導体積層構造５１の第１の領域５２に位置する、第１の窒化物半導体層１５の一部、第２の窒化物半導体層１６の一部、第３の窒化物半導体層１７の一部および第４の窒化物半導体層１８の一部を含む。以下において詳細に説明するように、第１の窒化物トランジスタ１０１は、ｐチャネルヘテロ接合ＪＦＥＴである。第１の窒化物半導体層１５はゲートとして機能し、第３の窒化物半導体層１７の第２の窒化物半導体層１６との界面近傍がチャネルとして機能する。このために、第１の窒化物半導体層１５および第３の窒化物半導体層１７に電極が設けられている。
【００４１】
具体的には、第１の領域５２中において、第１の窒化物半導体層１５、第２の窒化物半導体層１６、第３の窒化物半導体層１７および第４の窒化物半導体層１８を含む主要部５２ｃを挟むように、リッジ構造が形成され、リッジ構造の両側面側において、第３の窒化物半導体層１７の一部および第１の窒化物半導体層１５の一部が露出している。
【００４２】
露出した第１の窒化物半導体層１５の表面に、リッジ構造を挟んで一対の第１のゲート電極２７、２８が電気的に接続されている。また、露出した第３の窒化物半導体層１７の表面であって、リッジ構造によって所定の距離を隔てた位置に第１のソース電極２５および第１のドレイン電極２６が電気的に接続されている。さらにリッジ構造の頂部である第４の窒化物半導体層１８の表面に第１の基板電極２４が設けられている。
【００４３】
第１の基板電極２４および第１のゲート電極２７、２８は、それぞれ、Ｔｉ層およびＡｌ層の積層構造を有する。また、第１のソース電極２５および第１のドレイン電極２６はＮｉ層を有する。これらの電極は、それぞれの窒化物半導体層とオーミック接触している。上述した電極材料は例示であり、良好なオーミック特性が得られる限り、他の電極材料を用いてもよい。
【００４４】
第２の窒化物トランジスタ１０２は、半導体積層構造５１の第２の領域５３に位置する、半絶縁性窒化物半導体層１４の一部、第１の窒化物半導体層１５の一部、第２の窒化物半導体層１６の一部および第３の窒化物半導体層１７の一部を含む。以下において詳細に説明するように、第２の窒化物トランジスタ１０２は、ｎチャネルヘテロ接合ＪＦＥＴである。第３の窒化物半導体層１７はゲートとして機能し、第１の窒化物半導体層１５の第２の窒化物半導体層１６との界面近傍がチャネルとして機能する。このために、第１の窒化物半導体層１５および第３の窒化物半導体層１７に電極が設けられている。
【００４５】
具体的には、第２の領域５３中に、半絶縁性窒化物半導体層１４、第１の窒化物半導体層１５、第２の窒化物半導体層１６および第３の窒化物半導体層１７を含む主要部５３ｃを挟むように、リッジ構造が形成され、リッジ構造の両側面側において、第１の窒化物半導体層１５の一部および半絶縁性窒化物半導体層１４の一部が露出している。また、第４の窒化物半導体層１８が除去され、リッジの頂部には、第３の窒化物半導体層１７が露出している。
【００４６】
露出した半絶縁性窒化物半導体層１４の表面に、リッジ構造を挟んで一対の第２の基板電極２２、２３が電気的に接続されている。また、露出した第１の窒化物半導体層１５の表面であって、リッジ構造によって所定の距離を隔てた位置に第２のソース電極２０および第２のドレイン電極２１が電気的に接続されている。さらにリッジ構造の頂部である第３の窒化物半導体層１７の表面に第２のゲート電極１９が設けられている。
【００４７】
第２の基板電極２２および２３、第２のソース電極２０ならびに第２のドレイン電極２１はそれぞれ、Ｔｉ層およびＡｌ層の積層構造を有する。また、第２のゲート電極１９はＮｉ層を有する。これらの電極は、それぞれの窒化物半導体層とオーミック接触している。上述した電極材料は例示であり、良好なオーミック特性が得られる限り、他の電極材料を用いてもよい。
【００４８】
第１の窒化物トランジスタ１０１の第１のゲート電極２７および２８と第２の窒化物トランジスタ１０２の第２のゲート電極１９は図示しない配線によって電気的に接続されている。また、第１の窒化物トランジスタ１０１の第１のドレイン電極２６と第２の窒化物トランジスタ１０２の第２のドレイン電極２１は図示しない配線によって電気的に接続されている。第１の窒化物トランジスタ１０１の第１のソース電極２５と第１の基板電極２４は図示しない配線によって電気的に接続されている。第２の窒化物トランジスタ１０２の第２のソース電極２０と第２の基板電極２２および２３は図示しない配線によって電気的に接続されている。
【００４９】
次に、半導体デバイス１１１の動作を説明する。
【００５０】
半導体デバイス１１１の第１の窒化物トランジスタ１０１におよび第２の窒化物トランジスタ１０２は、例えば図１Ｂ（ａ）に示すように、ロジックインバータ回路を構成するように接続される。
【００５１】
図１Ｂ（ａ）に示すロジックインバータ回路において、何れの電極にも電圧が印加されていない場合、第１の窒化物トランジスタ１０１において、第２の窒化物半導体層１６とｐ型の第３の窒化物半導体層１７はヘテロ接合を形成しており、第３の窒化物半導体層１７は第２の窒化物半導体層１６より狭い禁止帯幅を有する。このため、二次元ホールガスが第３の窒化物半導体層１７の第２の窒化物半導体層１６との界面近傍に形成される。しかし、第３の窒化物半導体層１７と第１の窒化物半導体層１５とはノンドープの第２の窒化物半導体層１６を挟んでｐｎ接合を形成するため、第３の窒化物半導体層１７の第２の窒化物半導体層１６との界面近傍に空乏層１７ａが形成され、キャリア（ホール）は、第３の窒化物半導体層１７の第２の窒化物半導体層１６との界面近傍には存在しない。したがって、第１の窒化物トランジスタ１０１は電流が流れず、ノーマリーオフの状態にある。
【００５２】
また、図１Ｂ（ａ）に示すロジックインバータ回路において、何れの電極にも電圧が印加されていない場合、第２の窒化物トランジスタ１０２において、ｎ型の第１の窒化物半導体層１５と第２の窒化物半導体層１６とはヘテロ接合を形成しており、第１の窒化物半導体層１５は第２の窒化物半導体層１６より狭い禁止帯幅を有する。このため、二次元電子ガスが第１の窒化物半導体層１５の第２の窒化物半導体層１６との界面近傍に形成される。しかし、第３の窒化物半導体層１７と第１の窒化物半導体層１５とはノンドープの第２の窒化物半導体層１６を挟んでｐｎ接合を形成するため、第１の窒化物半導体層１５の第２の窒化物半導体層１６との界面近傍に空乏層１５ａが形成され、キャリア（電子）は、第１の窒化物半導体層１５の第２の窒化物半導体層１６との界面近傍には存在しない。したがって、第２の窒化物トランジスタ１０２も電流が流れず、ノーマリーオフの状態にある。
【００５３】
次に、図１Ｂ（ａ）に示すロジックインバータ回路において、第２のソース電極２０をグラウンドに接地し、第１のソース電極２５に第２の窒化物トランジスタ１０２の閾値電圧および第１の窒化物トランジスタ１０１の閾値電圧の絶対値よりも大きな電源電圧、例えば３Ｖを印加し、入力端子である第２のゲート電極１９と第１のゲート電極２７、２８はグラウンドに接地する。
【００５４】
この状態では第２の窒化物トランジスタ１０２においてはゲート・ソース間の電圧が０Ｖとなりｎチャンネルは閉じて高抵抗となり、逆に第１の窒化物トランジスタ１０１においてはゲート・ソース間の電圧が−３Ｖとなりｐチャンネルは開いて低抵抗となる。その結果、第１のドレイン電極２６と第２のドレイン電極２１が接続された出力端子の電位は３Ｖとなる。
【００５５】
入力端子である第２のゲート電極１９と第１のゲート電極２７および２８に電源電圧と同じ３Ｖを印加すると、第２の窒化物トランジスタ１０２においてはゲート・ソース間の電圧が３Ｖとなりｎチャンネルは開いて低抵抗となり、逆に第１の窒化物トランジスタ１０１においてはゲート・ソース間の電圧が０Ｖとなりｐチャンネルは閉じて高抵抗となる。その結果、第１のドレイン電極２６と第２のドレイン電極２１が接続された出力端子の電位は０Ｖとなる。
【００５６】
図２は第１の実施形態の第２の窒化物トランジスタ１０２におけるドレイン・ソース間電圧−ドレイン・ソース間電流特性を、図３は同じく第２の窒化物トランジスタ１０２におけるゲート・ソース間電圧−ドレイン・ソース間電流特性を示している。また、図４は第１の窒化物トランジスタ１０１におけるドレイン・ソース間電圧−ドレイン・ソース間電流特性を、図５は同じく第１の窒化物トランジスタ１０１におけるゲート・ソース間電圧−ドレイン・ソース間電流特性を示している。
【００５７】
これらの図より、第２の窒化物トランジスタ１０２および第１の窒化物トランジスタ１０１は、共にノーマリーオフで動作をしていることがわかる。
【００５８】
また、閾値電圧の絶対値もほぼ等しく、絶対値の同じゲート・ソース間電圧およびドレイン・ソース間電圧の電流値もｎチャンネル：ｐチャンネル＝４：１程度となっている。このため、第２の窒化物トランジスタ１０２と第１の窒化物トランジスタ１０１とで同じ電圧値における電流値を揃えるためには、第２の窒化物トランジスタ１０２のチャンネル幅を第１の窒化物トランジスタ１０１のチャンネル幅の４分の１にすればよい。
【００５９】
図６に本実施形態の半導体デバイスで構成された相補動作型窒化物トランジスタのゲート入力電圧−ドレイン出力電圧特性を、図７にゲート入力電圧−ゲート・ソース間電流特性を示している。図６より、本実施形態の相補動作型窒化物トランジスタは、ゲート入力電圧を反転してドレイン出力電圧としていることがわかる。また図７より、第２の窒化物トランジスタ１０２のゲート幅が１ｍｍであり、第１の窒化物トランジスタ１０１のゲート幅が４ｍｍである時の待機時の貫通電流は１μＡオーダー以下と、従来よりも非常に小さいことがわかる。
【００６０】
このように本実施形態の半導体デバイスによれば、空乏層１７ａを挟んで、第１のゲート電極２７および２８と第１の基板電極２４とが配置されていることで、安定したゲートの基準電位を得ることができる。これにより、第１の窒化物トランジスタ１０１の出力を安定させることができる。また、第１の基板電極２４が第４の窒化物半導体層１８の上にあることにより、第１のソース電極２５と第１のドレイン電極２６の間の電流の流れを妨げずに、第１の基板電極２４を設けることができる。
【００６１】
また、本実施形態の半導体デバイスによれば、第１の窒化物トランジスタは、ｎ型の第１の窒化物半導体層、第２の窒化物半導体層、ｐ型の第３の窒化物半導体層および第４の窒化物半導体層のそれぞれの一部を含み、第１の窒化物半導体層が基板側に位置し、第２の窒化物半導体層が第１の窒化物半導体層側に位置し、前記第３の窒化物半導体層が前記第４の窒化物半導体層側に位置し、第２の窒化物半導体層および第３の窒化物半導体層を第１の窒化物半導体層と第４の窒化物半導体層とで挟むように、第１から第４の窒化物半導体層が配置されている。また、第３の窒化物半導体層は第２の窒化物半導体層よりも狭い禁止帯幅を有している。したがって、第１の窒化物トランジスタは、第３の窒化物半導体層と第２の窒化物半導体層とのヘテロ接合を利用して、第１の窒化物半導体層をゲートとし、第３の窒化物半導体層の第２の窒化物半導体層との界面近傍をｐ型チャネルとするボトムゲートのＪＦＥＴ構造を備える。よって、同一基板上に、第３の窒化物半導体層をゲートとし、第１の窒化物半導体層の第２の窒化物半導体層との界面近傍をｎ型チャネルとするトップゲートのＪＦＥＴ構造を有する第２の窒化物トランジスタをさらに備えることが可能である。
【００６２】
これにより、本実施形態の半導体デバイスは、相補動作型のトランジスタを構成することが可能となる。また、第１の窒化物半導体層と第３の窒化物半導体層とが反対の導電型を有しているため、第１の窒化物トランジスタおよび第２の窒化物トランジスタは、いずれもノーマリーオフで動作させることが可能であり、待機時の貫通電流が非常に小さい相補動作型のトランジスタを構成することが可能となる。
【００６３】
（第２の実施形態）
以下、図面を参照しながら、本発明による半導体デバイス第２の実施形態を説明する。図８は本発明の第２の実施形態である半導体デバイス１１２の模式的な断面構造を示している。半導体デバイス１１２は、基板２９と基板２９に支持された半導体積層構造５１’と、半導体積層構造５１’の第１の領域５２’に設けられた第１の窒化物トランジスタ２０１と第１の領域５２’とは異なる第２の領域５３’に設けられた第２の窒化物トランジスタ２０２とを備える。本実施形態の半導体デバイス１１２は、各半導体層の導電型が第１の実施形態の半導体デバイス１１１と逆である点で、第１の実施形態と異なる。
【００６４】
基板２９は、例えば、主面の面方位が（１００）面であるシリコン（Ｓｉ）基板からなる。半導体積層構造５１’は、少なくとも第１の窒化物半導体層３３、第２の窒化物半導体層３４、第３の窒化物半導体層３５および第４の窒化物半導体層３６を含む。半導体積層構造５１’において、第１の窒化物半導体層３３は最も基板２９側に位置している。第２の窒化物半導体層３４および第３の窒化物半導体層３５は、第１の窒化物半導体層３３と、第４の窒化物半導体層３６とに挟まれ、これらの間に位置している。第２の窒化物半導体層３４は第１の窒化物半導体層３３側に、第３の窒化物半導体層３５は第４の窒化物半導体層３６側に位置している。
【００６５】
第１の窒化物半導体層３３は、第２導電型を有する。例えば、第１の窒化物半導体層３３は、ｐ型ドーパントであるマグネシウム（Ｍｇ）の活性化した濃度が１×１０16ｃｍ-3であり、２００ｎｍの厚さを有するｐ型のＧａＮ層である。
【００６６】
第２の窒化物半導体層３４は、不純物がドープされておらず、第１の窒化物半導体層３３よりも広い禁止帯幅を有する。例えば、第２の窒化物半導体層３４は、不純物がドープされておらず、２２ｎｍの厚さを有するＡｌ0.22Ｇａ0.78Ｎ層である。
【００６７】
第３の窒化物半導体層３５は、第１の導電型を有する。つまり、第１の窒化物半導体層３３と反対の導電型を有する。また、第２の窒化物半導体層３４よりも狭い禁止帯幅を有する。例えば、第３の窒化物半導体層３５はｎ型ドーパントであるシリコン（Ｓｉ）の活性化した濃度が１×１０16ｃｍ-3であり、２００ｎｍの厚さを有するｎ型のＧａＮ層である。
【００６８】
第４の窒化物半導体層３６は、半絶縁性を有し、第３の窒化物半導体層３５よりも大きい電気抵抗値を有する。第４の窒化物半導体層３６は、例えば、カーボン（Ｃ）が１×１０19ｃｍ-3でドープされており、２００ｎｍの厚さを有するＧａＮ層である。
【００６９】
半導体積層構造５１’は、上述した半導体層以外に他の半導体層を含んでいてもよい。本実施形態では、第１の窒化物トランジスタ２０１と第２の窒化物トランジスタ２０２と電気的絶縁性を確保するために半導体積層構造５１’は、基板２９と第１の窒化物半導体層３３との間に位置する半絶縁性窒化物半導体層３２をさらに含む。半絶縁性窒化物半導体層３２は、炭素を１×１０19ｃｍ-3の濃度でドープされ、２００ｎｍの厚さを有するＧａＮ層である。また、半導体積層構造５１’は、基板２９と半絶縁性窒化物半導体層３２とのあいだに、バッファ層３０および超格子層３１を含む。バッファ層３０は、例えば、不純物がドープされておらず、５０ｎｍの厚さを有するＡｌＮ層である。また、超格子層３１は、例えば、不純物がドープされておらず、交互に積層された複数の５ｎｍの厚さのＧａＮ層および複数の５ｎｍの厚さのＡｌ0.05Ｇａ0.95Ｎ層を含む。超格子層３１の厚さは例えば、３μｍである。これらの半導体層は、例えば主面をＧａ面としてエピタキシャル成長によって積層されている。
【００７０】
上述した半導体積層構造５１’が形成できる限り、基板２９の材料や面方位は、例示した材料、面方位に限られない。また、バッファ層３０および超格子層３１は半絶縁性窒化物半導体層３２より上の半導体層が結晶性良く積層できるかぎり、材料や厚さに特に制限はない。また、窒化物半導体層を半絶縁化するための不純物はカーボンに限られない。
【００７１】
半導体積層構造５１’の第１の領域５２’と第２の領域５３’とを電気的に分離するため、半導体積層構造５１’には、素子分離構造５４’が設けられている。本実施形態では、素子分離構造５４’は、例えば、第４の窒化物半導体層３６側から半絶縁性窒化物半導体層３２に達するように半導体積層構造５１’に凹部が設けられたメサ構造である。不純物の注入や酸化層の形成によって素子分離を行ってもよい。
【００７２】
第１の窒化物トランジスタ２０１は、半導体積層構造５１’の第１の領域５２’に位置する、第１の窒化物半導体層３３の一部、第２の窒化物半導体層３４の一部、第３の窒化物半導体層３５の一部および第４の窒化物半導体層３６の一部とを含む。以下において詳細に説明するように、第１の窒化物トランジスタ２０１は、ｎチャネルヘテロ接合ＪＦＥＴである。第１の窒化物半導体層３３はゲートとして機能し、第３の窒化物半導体層３５の第２の窒化物半導体層３４との界面近傍がチャネルとして機能する。このために、第１の窒化物半導体層３３および第３の窒化物半導体層３５に電極が設けられている。
【００７３】
具体的には、第１の領域５２’中において、第１の窒化物半導体層３３、第２の窒化物半導体層３４、第３の窒化物半導体層３５および第４の窒化物半導体層３６を含む主要部５２ｃ’を挟むように、リッジ構造が形成され、リッジ構造の両側面側において、第３の窒化物半導体層３５の一部および第１の窒化物半導体層３３の一部が露出している。
【００７４】
露出した第１の窒化物半導体層３３の表面に、リッジ構造を挟んで一対の第１のゲート電極４０、４１が電気的に接続されている。また、露出した第３の窒化物半導体層３５の表面であって、リッジ構造によって所定の距離を隔てた位置に第１のソース電極３８および第１のドレイン電極３９が電気的に接続されている。さらにリッジ構造の頂部である第４の窒化物半導体層３６の表面に第１の基板電極３７が設けられている。
【００７５】
第１の基板電極３７、第１のソース電極３８および第１のドレイン電極３９は、それぞれ、Ｔｉ層およびＡｌ層の積層構造を有する。また、第１のゲート電極４０、４１はＮｉ層を有する。これらの電極は、それぞれの窒化物半導体層とオーミック接触している。上述した電極材料は例示であり、良好なオーミック特性が得られる限り、他の電極材料を用いてもよい。
【００７６】
第２の窒化物トランジスタ２０２は、半導体積層構造５１’の第２の領域５３’に位置する、半絶縁性窒化物半導体層３２の一部、第１の窒化物半導体層３３の一部、第２の窒化物半導体層３４の一部および第３の窒化物半導体層３５の一部を含む。以下において詳細に説明するように、第２の窒化物トランジスタ２０２は、ｐチャネルヘテロ接合ＪＦＥＴである。第３の窒化物半導体層３５はゲートとして機能し、第１の窒化物半導体層３３の第２の窒化物半導体層３４との界面近傍がチャネルとして機能する。このために、第１の窒化物半導体層３３および第３の窒化物半導体層３５に電極が設けられている。
【００７７】
具体的には、第２の領域５３’中に、半絶縁性窒化物半導体層３２、第１の窒化物半導体層３３、第２の窒化物半導体層３４および第３の窒化物半導体層３５を含む主要部５３ｃ’を挟むように、リッジ構造が形成され、リッジ構造の両側面側において、第１の窒化物半導体層３３の一部および半絶縁性窒化物半導体層３２の一部が露出している。また、第４の窒化物半導体層３６が除去され、リッジの頂部には、第３の窒化物半導体層３５が露出している。
【００７８】
露出した半絶縁性窒化物半導体層３２の表面に、リッジ構造を挟んで一対の第２の基板電極４５、４６が電気的に接続されている。また、露出した第１の窒化物半導体層３３の表面であって、リッジ構造によって所定の距離を隔てた位置に第２のソース電極４３および第２のドレイン電極４４が電気的に接続されている。さらにリッジ構造の頂部である第３の窒化物半導体層３５の表面に第２のゲート電極４２が設けられている。
【００７９】
第２の基板電極４５および４６ならびに第２のゲート電極４２は、それぞれ、Ｔｉ層およびＡｌ層の積層構造を有する。また、第２のソース電極４３および第２のドレイン電極４４はＮｉ層を有する。これらの電極は、それぞれの窒化物半導体層とオーミック接触している。上述した電極材料は例示であり、良好なオーミック特性が得られる限り、他の電極材料を用いてもよい。
【００８０】
第１の窒化物トランジスタ２０１の第１のゲート電極４０および４１と第２の窒化物トランジスタ２０２の第２のゲート電極４２は図示しない配線によって電気的に接続されている。また、第１の窒化物トランジスタ２０１の第１のドレイン電極３９と第２の窒化物トランジスタ２０２の第２のドレイン電極４４は図示しない配線によって電気的に接続されている。第１の窒化物トランジスタ２０１の第１のソース電極３８と第１の基板電極３７は図示しない配線によって電気的に接続されている。第２の窒化物トランジスタ２０２の第２のソース電極４３と第２の基板電極４５および４６は図示しない配線によって電気的に接続されている。
【００８１】
次に、半導体デバイス１１２の動作を説明する。
【００８２】
第１の実施形態と同様、ロジックインバータ回路において、何れの電極にも電圧が印加されていない場合、第１の窒化物トランジスタ２０１におけるｎチャンネルとなる第３の窒化物半導体層３５の第２の窒化物半導体層３４のとの界面に空乏層３５ａが形成され、第２の窒化物トランジスタ２０２におけるｐチャンネルとなる第１の窒化物半導体層３３の第２の窒化物半導体層３４との界面に空乏層３３ａが形成される。このため、第１の窒化物トランジスタ２０１にも第２の窒化物トランジスタ２０２にも電流が流れず、ノーマリーオフの状態にある。
【００８３】
次に第１のソース電極３８をグラウンドに接地し、第２のソース電極４３に第１の窒化物トランジスタ２０１の閾値電圧および第２の窒化物トランジスタ２０２の閾値電圧の絶対値よりも大きな電源電圧、例えば３Ｖを印加し、第１のゲート電極４０および４１ならびに第２のゲート電極４２はグラウンドに接地する。
【００８４】
この状態では第１の窒化物トランジスタ２０１においてはゲート・ソース間の電圧が０Ｖとなりｎチャンネルは閉じて高抵抗となり、逆に第２の窒化物トランジスタ２０２においてはゲート・ソース間の電圧が−３Ｖとなりｐチャンネルは開いて低抵抗となる。その結果、第１のドレイン電極３９と第２のドレイン電極４４が接続された出力端子の電位は３Ｖとなる。
【００８５】
第１のゲート電極４０および４１ならびに第２のゲート電極４２に電源電圧と同じ３Ｖを印加すると、第１の窒化物トランジスタ２０１においてはゲート・ソース間の電圧が３Ｖとなりｎチャンネルは開いて低抵抗となり、逆に第２の窒化物トランジスタ２０２においてはゲート・ソース間の電圧が０Ｖとなりｐチャンネルは閉じて高抵抗となる。その結果、第１のドレイン電極３９と第２のドレイン電極４４が接続された端子の電位は０Ｖとなる。このように半導体デバイス１１２を用いても、相補動作型のトランジスタを構成することが可能となる。また、第１の窒化物半導体層３３と第３の窒化物半導体層３５とが反対の導電型を有しているため、第１の窒化物トランジスタ２０１および第２の窒化物トランジスタ２０２は、いずれもノーマリーオフで動作させることが可能であり、待機時の貫通電流が非常に小さい相補動作型のトランジスタを構成することが可能となる。
【００８６】
（第３の実施形態）
以下、図１Ａおよび図１０を参照しながら、第１の実施形態の半導体デバイス１１１の製造方法を説明する。第２の実施形態の半導体デバイス１１２も同様の方法によって製造することができる。
【００８７】
まず、基板１１上に、ＭＯＣＶＤやＭＢＥ等のエピタキシャル成長法を用いて半導体積層構造５１を形成する（ステップＳ１）。半導体積層構造５１は、少なくとも第１の窒化物半導体層１５、第２の窒化物半導体層１６、第３の窒化物半導体層１７および第４の窒化物半導体層１８とを含む。半導体積層構造５１において、第１の窒化物半導体層１５は最も基板１１側に位置している。第２の窒化物半導体層１６および第３の窒化物半導体層１７は、第１の窒化物半導体層１５と、第４の窒化物半導体層１８とに挟まれ、これらの間に位置している。第２の窒化物半導体層１６は第１の窒化物半導体層１５側に、第３の窒化物半導体層１７は第４の窒化物半導体層１８側に位置している。
【００８８】
半導体積層構造５１は、基板１１と第１の窒化物半導体層１５との間に位置する半絶縁性窒化物半導体層１４とバッファ層１２と超格子層１３とをさらに含んでいてもよい。各半導体層の組成や不純物濃度は第１の実施形態で説明した通りである。
【００８９】
次に、半導体積層構造５１に第１の領域５２と第２の領域５３とを分離する素子分離構造５４を形成し、また、ドライエッチングやウエットエッチングによって、電極を形成するために各半導体層の一部を露出させる（ステップＳ２）。素子分離構造５４がメサ構造である場合には、各半導体層の一部を露出させる工程と素子分離構造５４を形成する工程とを同時に行ってもよい。
【００９０】
具体的には、第１の領域５２において、半導体積層構造５１一部をエッチングによって除去し、第１の窒化物半導体層１５の一部と、第３の窒化物半導体層１７の所定の間隔を隔てて位置する２つの部分とを露出させる。また、第２の領域５３において半導体積層構造５１の一部をエッチングによって除去し、半絶縁性窒化物半導体層１４の一部と、第１の窒化物半導体層１５の所定の間隔を隔てて位置する２つの部分と、第３の窒化物半導体層１７の一部とを露出させる。これらのエッチングは、例えば、半導体プロセスで一般的に用いられるホトリソグラフ技術を用いたマスクを半導体積層構造５１の表面の所定の位置に形成し、マスクを用いて半導体積層構造５１をエッチングすることにより、行われる。素子分離構造５４がメサ構造以外の構造である場合には、上述のエッチング工程とは別に、不純物の注入工程や半導体積層構造５１に酸化物を形成する工程を行うことによって、素子分離構造５４を形成する。
【００９１】
次に半導体積層構造５１の第１の領域５２および第２の領域５３において、露出した半導体層にそれぞれ電極を形成する（ステップＳ３）。具体的には、第１の領域５２において、第１の窒化物半導体層１５の一部に電気的に接続された第１のゲート電極２７、２８、第３の窒化物半導体層１７の所定の間隔を隔てて位置する２つの部分に電気的に接続された第１のソース電極２５および第１のドレイン電極２６、ならびに、第４の窒化物半導体層１８の一部に電気的に接続された第１の基板電極２４を形成する。また、第２の領域５３において、半絶縁性窒化物半導体層１４の一部に電気的に接続された第２の基板電極２２、２３、第１の窒化物半導体層１５の一部に所定の間隔を隔てた位置においてそれぞれ接続された第２のソース電極２０および第２のドレイン電極２１、ならびに、第３の窒化物半導体層１７の一部に電気的に接続された第２のゲート電極１９を形成する。第１の実施形態で説明したように、ｐ型窒化物半導体層である第３の窒化物半導体層１７に形成する電極は、例えば、Ｎｉ層を含み、それ以外の半導体層に形成する電極は、例えばＴｉ層およびＡｌ層を含む。このため、Ｎｉ層を形成する工程と、Ｔｉ層およびＡｌ層を形成する工程とで異なるマスクを用いる。オーミック接触を形成するためのアニールはすべての電極を形成した後一度に行ってもよいし、Ｎｉ層を形成する工程の後と、Ｔｉ層およびＡｌ層を形成する工程の後とに分けて行ってもよい。これらの金属の薄膜は、半導体製造工程に用いられる薄膜形成技術を用いて形成される。
【００９２】
これら３つの工程によって、第１の窒化物トランジスタ１０１および第２の窒化物トランジスタ１０２を含む半導体デバイス１１２を製造することができる。
【００９３】
このように本実施形態の半導体デバイスの製造方法によれば、第１から第４の窒化物半導体層が配置された半導体積層構造を基板の上に形成し、半導体積層構造の第１の領域の一部をエッチングによって除去し、第１の窒化物半導体層の一部と、第３の窒化物半導体層の所定の間隔を隔てて位置する２つの部分とを露出させ、第１の窒化物半導体層の一部に電気的に接続された第１のゲート電極、第３の窒化物半導体層の所定の間隔を隔てて位置する２つの部分に電気的に接続された第１のソース電極および第１のドレイン電極および第４の窒化物半導体層の一部に電気的に接続された第１の基板電極を形成する。これによって、第３の窒化物半導体層と第２の窒化物半導体層とのヘテロ接合を利用して、第１の窒化物半導体層をゲートとし、第３の窒化物半導体層の第２の窒化物半導体層との界面近傍をｐ型チャネルとするボトムゲートのＪＦＥＴ構造を備えた第１の窒化物トランジスタを含む半導体デバイスを製造することができる。よって、同一基板上に、第１の窒化物トランジスタを製造する工程と同時に、第３の窒化物半導体層をゲートとし、第１の窒化物半導体層の第２の窒化物半導体層との界面近傍をｎ型チャネルとするトップゲートのＪＦＥＴ構造を有する第２の窒化物トランジスタをさらに製造することが可能である。
【００９４】
これにより、本実施形態の製造方法によれば、相補動作型のトランジスタを構成することが可能な第１の窒化物トランジスタと第２の窒化物トランジスタを含む半導体デバイスを製造することが可能となる。また、第１の窒化物半導体層と第３の窒化物半導体層とが反対の導電型を有しているため、第１の窒化物トランジスタおよび第２の窒化物トランジスタは、いずれもノーマリーオフで動作させることが可能であり、待機時の貫通電流が非常に小さい相補動作型のトランジスタを構成することが可能となる。
【産業上の利用可能性】
【００９５】
本願に開示された半導体デバイスは、例えば、パワートランジスタの高速・省消費電力ゲート電圧制御などに用いることができる。
【符号の説明】
【００９６】
１１、２９    基板
１２、３０    バッファ層
１３、３１    超格子層
１４、３２    半絶縁性窒化物半導体層
１５、３３    第１の窒化物半導体層
１５ａ  空乏層
１６、３４    第２の窒化物半導体層
１７、３５    第３の窒化物半導体層
１７ａ、３３ａ、３５ａ    空乏層
１８、３６    第４の窒化物半導体層
１９、４２  第２のゲート電極
２０、４３    第２のソース電極
２１、４４    第２のドレイン電極
２２、２３、４５、４６    第２の基板電極
２４、３７    第１の基板電極
２５、３８    第１のソース電極
２６、３９    第１のドレイン電極
２７、２８、４０、４１    第１のゲート電極
５１    半導体積層構造
５２    第１の領域
５２ｃ    主要部
５３    第２の領域
５３ｃ    主要部
５４    素子分離構造
１０１、２０１    第１の窒化物トランジスタ
１０２、２０２    第２の窒化物トランジスタ
１１１、１１２    半導体デバイス
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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