(57)【要約】【課題】伝送装置において、周辺回路へ供給するクロックの周波数を周辺回路へのアクセス状況によって、速やかに切り替えさせることが難しく、伝送装置全体の消費電力を低減することができなかった。【解決手段】基準となる周波数のクロックを生成し、中央処理装置および周辺回路に供給して所定のタイミングで動作させる伝送装置において、生成した基準の周波数のクロックを分周して周波数を低下させる分周回路と、基準の周波数のクロックおよび分周回路によるクロックを切り替えて周辺回路に供給する切替え回路とを有する制御回路を備え、周辺回路への非アクセス時には分周回路による低い周波数のクロックを周辺回路に供給させるように構成している。【選択図】図１
2015158826.tif 000002
【特許請求の範囲】
【請求項１】
予め設定されたプログラムにしたがって各種動作を行なわせる中央処理装置と、この中央処理装置の出力によって動作する周辺回路と、基準となる周波数のクロックを生成し、前記中央処理装置および前記周辺回路に供給して所定のタイミングで動作させる制御回路とを備え、前記制御回路は、生成した基準の周波数のクロックを分周して周波数を低下させる分周回路と、前記基準の周波数のクロックおよび前記分周回路の出力クロックを切り替えて前記周辺回路に供給する切替え回路とを有し、前記周辺回路へのアクセス時には、基準の周波数のクロックを、非アクセス時には、前記分周回路による低い周波数のクロックを前記周辺回路に供給するように構成したことを特徴とする伝送装置。
【請求項２】
請求項１に記載の伝送装置において、前記中央処理装置から前記周辺回路へのアクセス信号を検出し、前記切替え回路を制御するアクセス制御部を前記制御回路に設け、前記アクセス制御部が前記中央処理装置から前記周辺回路へのアクセスを検出した場合に、前記周辺回路へ供給するクロックを基準の周波数とし、アクセス完了を検出した場合に前記分周回路による低い周波数としたことを特徴とする伝送装置。
【請求項３】
請求項１に記載の伝送装置において、前記周辺回路を複数設けるとともに、異なる分周比のクロックを発生させる複数のクロック可変部を前記制御回路に設け、特定の前記周辺回路にアクセス中である場合に他の前記周辺回路に対して低い周波数のクロックを供給するように構成したことを特徴とする伝送装置。
【請求項４】
請求項３に記載の伝送装置において、前記制御回路に、前記複数の周辺回路が動作する順番および時間を予め設定しておき、設定した時間ごとに、特定の前記周辺回路を基準の周波数のクロックで動作させるとともに、他の前記周辺回路を低い周波数のクロックで動作させるように構成したことを特徴とする伝送装置。
【請求項５】
請求項３に記載の伝送装置において、前記制御回路に、前記複数の周辺回路が動作する順番を予め設定しておくとともに、前記周辺回路の処理完了の信号を検知する手段を設け、前記周辺回路の処理完了の信号を検知したとき、動作中の前記周辺回路を低い周波数のクロックに切り替えるとともに、次に動作させる前記周辺回路を基準の周波数のクロックに切り替えて供給するように構成したことを特徴とする伝送装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、装置全体の消費電力を低減する伝送装置に関するものである。
【背景技術】
【０００２】
近年、あらゆる装置の消費電力を低減する試みがなされている。一般的に中央処理装置（以下、ＣＰＵと称す）を搭載した機器においては、ＣＰＵの省電力モード機能等を使用して消費電力の低減を実現していることが多い。しかし、装置に搭載するＯＳ(オペレーティングシステム)の種類によっては、ＣＰＵの省電力モードをサポートしていない場合がある。このような場合、省電力モードを実現するためには、周辺回路の動作を停止させる必要があるが、周辺回路を完全に停止させた場合、省電力モードから復帰する際に、起動に時間を要してしまうことになる。したがって、省電力モードを実現するためには、周辺回路を停止させずに、周辺回路のクロック周波数を低下させることが望ましい。
【０００３】
このようなクロック周波数を制御することによって、省電力モードを実現する例として、特開２００４−２４２２１７号公報（特許文献１）に記載されたものがある。この特許文献１においては、所定の時間の経過や外部からの入力信号により、ＰＬＬ（phase locked loop）を用いて省電力モードに切り替える「クロック切り替え制御」を行っている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−２４２２１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＰＬＬを用いてクロック周波数を切り替える場合、時間を必要とするものであり、特許文献１のような複写機などに適用する省電力制御としては、クロック周波数の切り替わりに多少の時間を要しても問題はないが、常時データの授受を行っている伝送装置の場合、クロック周波数の切り替えは数ミリ秒で行わなければならない。したがって、伝送装置においては、ＰＬＬを周辺回路のクロック周波数を制御する手段として使用することができないものであった。
この発明は、上記のような従来の課題を解消するためなされたものであり、クロック周波数の切り替えを速やかに行わせるようにしたものである。
【課題を解決するための手段】
【０００６】
この発明に係る伝送装置は、予め設定されたプログラムにしたがって各種動作を行なわせる中央処理装置と、この中央処理装置の出力によって動作する周辺回路と、基準となる周波数のクロックを生成し、前記中央処理装置および前記周辺回路に供給して所定のタイミングで動作させる制御回路とを備え、前記制御回路は、生成した基準の周波数のクロックを分周して周波数を低下させる分周回路と、前記基準の周波数のクロックおよび前記分周回路の出力クロックを切り替えて前記周辺回路に供給する切替え回路とを有し、前記周辺回路へのアクセス時には、基準の周波数のクロックを、非アクセス時には、前記分周回路による低い周波数のクロックを前記周辺回路に供給するように構成したものである。
【発明の効果】
【０００７】
この発明によれば、周辺回路のアクセス時にのみ高速に動作させ、他の期間は分周回路を通した低周波数のクロックを周辺回路に供給することによって低速動作させ、結果として伝送装置全体の消費電力を低減することが可能となる。
【図面の簡単な説明】
【０００８】
【図１】この発明の実施の形態１に係る伝送装置の構成を示すブロック図である。
【図２】この発明の実施の形態２に係る伝送装置の構成を示すブロック図である。
【図３】この発明の実施の形態３に係る伝送装置の構成を示すブロック図である。
【図４】この発明の実施の形態４に係る伝送装置の構成を示すブロック図である。
【図５】この発明の実施の形態４における動作を説明するためのタイミングチャートである。
【図６】この発明の実施の形態５に係る伝送装置の構成を示すブロック図である。
【図７】この発明の実施の形態５における動作を説明するためのタイミングチャートである。
【発明を実施するための形態】
【０００９】
実施の形態１
以下、この発明を実施例である図に基づいて詳細に説明する。
図１は、この発明の実施の形態１に係る伝送装置の構成を示すブロック図である。
図において、ＣＰＵ１は、周辺回路２とＦＰＧＡ（Field-Programmable Gate Array）などの制御回路（以下、ＦＰＧＡと称す）３を介して接続され、予め設定されたプログラムにしたがって周辺回路２の各種動作を行なわせている。また、ＦＰＧＡ３は、基準となる周波数のクロックを生成し、ＣＰＵ１および周辺回路２に供給するクロック生成部３１と、クロック生成部３１の出力であるクロックの周波数を低下させる可変クロック生成部３２と、ＣＰＵ１および周辺回路２とデータを送受信するＣＰＵインタフェース３３および周辺回路インタフェース３４とから構成されている。さらに、可変クロック生成部３２は、クロック生成部３１の出力を分周してクロックの周波数を低下させる分周回路３２ａと、クロック生成部３１の出力およびこれを分周した分周回路３２ａの出力を切り替えて出力する切替え回路３２ｂとを備え、ＣＰＵ１の制御信号に基づいて切替え回路３２ｂを制御し、クロック生成部３１からの基準の周波数のクロックまたは分周回路３２ａによる低い周波数のクロックを切り替えて周辺回路インタフェース３４を通して周辺回路２に供給するように構成されている。なお、ＣＰＵ１には、クロック生成部３１から基準の周波数のクロックが供給され、常に高速度で動作するように構成されている。
【００１０】
次に、このように構成された実施の形態１における動作を説明する。
ＣＰＵ１は、設定された処理プログラムに従ってＦＰＧＡ３のＣＰＵインタフェース３３および周辺回路インタフェース３４を介して周辺回路２へ信号を送り、周辺回路２を動作させるが、この周辺回路２への駆動信号に基づき、可変クロック生成部３２に制御信号を送り、クロック周波数を切り替えさせる。
すなわち、ＣＰＵ１から周辺回路２にアクセスする場合には、クロック生成部３１から入力された基準の周波数のクロックを周辺回路インタフェース３４を通して周辺回路２に供給し、基準の周波数のクロックにより周辺回路２を高速度で動作させる。
一方、ＣＰＵ１から周辺回路２にアクセスしない非アクセス時には、切替え回路３２ｂを分周回路３２ａ側に切り替え、基準の周波数のクロックを分周回路３２ａにより分周して形成した周波数の低いクロックを周辺回路２に供給して周辺回路２を低速度で動作させることになる。
【００１１】
このようにクロックの周波数を低下させることによって、周辺回路２の高速動作を回避させることができ、結果として伝送装置全体の消費電力を低減することが可能となる。
【００１２】
実施の形態２
次に、この発明の実施の形態２に係る伝送装置について説明する。
図２は、実施の形態２に係る伝送装置を示すブロック図で、実施の形態１に対しＦＰＧＡ３内にアクセス制御部３５を追加したものである。このアクセス制御部３５は、ＣＰＵ１から周辺回路２へのアクセスを検知し、切替え回路３２ｂを切り替え制御するように構成されている。
すなわち、アクセス制御部３５は、ＣＰＵ１から周辺回路２へのアクセスがあることを検知した場合、基準の周波数のクロックを周辺回路インタフェース３４を通して周辺回路２に供給し、一方、アクセスがない場合には、切替え回路３２ｂを分周回路３２ａ側に切り替え、分周回路３２ａを通して低下させた周波数のクロックを周辺回路２に供給することになる。
【００１３】
このようにＦＰＧＡ３に周辺回路２へのアクセスを検知するアクセス制御部３５を設けることによって、周辺回路２に供給するクロックの切り替え制御をＣＰＵ１が行なう必要がなくなり、ＣＰＵ１の負荷を軽減することができる。
なお、上述の実施の形態１、２においては、周辺回路２を１つのブロックで示しているが、複数の周辺回路２を有する場合も同様に適用することができる。
【００１４】
実施の形態３
次に、この発明の実施の形態３に係る伝送装置について、図３を用いて説明する。
図３は、複数の周辺回路２，４，５を備えた伝送装置の例を示し、複数の周辺回路２，４，５にそれぞれ可変クロック生成部３２，３６，３７および周辺回路インタフェース３４，３８，３９を通して、設定された周波数のクロックが供給されるように構成されている。ここで、可変クロック生成部３６，３７は、可変クロック生成部３２と同様に構成されており、内部に有する分周回路の分周比を異ならせ、周辺回路２，４，５の動作に合せた周波数のクロックを出力するように構成されている。
すなわち、アクセス制御部３５によって、周辺回路２、周辺回路４、周辺回路５のそれぞれの動作モードを検知し、それぞれ可変クロック生成部３２，３６，３７に制御信号を出力して可変クロック生成部３２，３６，３７の動作を切り替える。このとき、アクセス中である周辺回路２，４，５に対しては、クロック生成部３１からの基準の周波数を有するクロックを供給し、アクセス中にない周辺回路２，４，５に対しては、分周回路を通して周波数を低下させたクロックを供給することになる。
【００１５】
このように構成することによって、周辺回路毎に選択してクロックの周波数を低下させることが可能となるため、動作していない周辺回路をそれぞれ個別に省電力モードとすることができ、消費電力の低減を一層効果的に行わせることが可能である。
【００１６】
実施の形態４
次に、この発明の実施の形態４に係る伝送装置について、図４、図５を用いて説明する。
図４は、アクセス制御部３５内にタイマー機能部３５ａを設けた伝送装置の例を示しており、このタイマー機能部３５ａは、設定された基準の周波数のクロックを各周辺回路２，４，５に供給する時間を計測する機能と、クロックを供給することが可能な時間および各周辺回路２，４，５を動作させる順番を設定する機能とを有している。
すなわち、図５に示すように、まず、Ｔ１時間において、周辺回路２を基準の周波数のクロックで、周辺回路４，５を低い周波数のクロックで動作させる。また、タイマー機能部３５ａは、周辺回路２の動作時間を計測し、設定動作時間が経過すると、周辺回路２のクロックを低い周波数に切り替える。
次に、Ｔ２時間においては、周辺回路４を基準の周波数のクロックで、周辺回路２，５を低い周波数のクロックで動作させ、さらに、Ｔ３時間においては、周辺回路５を基準の周波数のクロックで、周辺回路２，４を低い周波数のクロックで動作させ、タイマー機能部３５ａによって基準の周波数のクロックで動作する周辺回路を周辺回路２，４，５のいずれかに設定している。
【００１７】
このように、基準の周波数のクロックで動作する周辺回路をいずれかの周辺回路のみに設定することによって、複数の周辺回路を同時に基準の周波数のクロックで動作させることがないため、伝送装置全体の消費電力を低減させることができる。
【００１８】
実施の形態５
次に、この発明の実施の形態５に係る伝送装置について、図６、図７を用いて説明する。
上記の実施の形態４では、通常の動作モードと省電力の動作モードの切り替えをタイマー機能部の設定時間によって行うように構成したが、実施の形態５では、図６に示すように周辺回路２，４，５における処理完了信号ａ，ｂ，ｃをアクセス制御部３５に取り込み、この信号に基づいて可変クロック生成部３２，３６，３７を制御するように構成している。
すなわち、図７に示すように周辺回路２，４，５における各処理完了信号ａ，ｂ，ｃをアクセス制御部３５が受信すると、予め設定された順番に、周辺回路２，４，５に供給するクロックを切り替えて低速動作とするとともに、同時に次に動作させる周辺回路２，４，５のクロックを基準の周波数に切り替えて高速動作とし、高い周波数のクロックで動作させる周辺回路２，４，５が重複しないように制御している。
【００１９】
このように周辺回路の処理完了信号によって周辺回路の動作を低速の周波数のクロックに切り替えることにより、処理完了後すぐに次の周辺回路の処理に移行できるため、実施の形態４に比較して、処理時間を短縮することができる。
【００２０】
なお、本発明は、その発明の範囲内において、各実施の形態を組み合せたり、各実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【００２１】
１：ＣＰＵ（中央処理装置）    ２，４，５：周辺回路    ３：ＦＰＧＡ（制御回路）
３１：クロック生成部          ３２，３６，３７：可変クロック生成部
３２ａ：分周回路              ３２ｂ：切替え回路
３３：ＣＰＵインタフェース    ３４，３８，３９：周辺回路インタフェース
３５：アクセス制御部          ３５ｂ：タイマー機能部
【図１】
2015158826.tif 000003
【図６】
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【図７】
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【図２】
2015158826.tif 000006
【図３】
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【図４】
2015158826.tif 000008
【図５】
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