(57)【要約】【課題】半導体基板の上方にキャパシタが配置されてなる半導体装置において、キャパシタへの電圧の印加によって生じる寄生容量のばらつきを抑え、回路でのキャパシタの実質的な容量を高精度に定めやすい構成を提供する。【解決手段】半導体装置１は、半導体基板１５の上方に第１絶縁膜８を介してキャパシタＣ１が積層されている。そして、半導体基板１５内において、表面１５ａから離れた位置には、第１導電型の第１半導体層３が形成され、第１半導体層３よりも表面１５ａ寄りの位置には、第１半導体層３よりも不純物濃度が高い構成の第１導電型の第２半導体層５が形成されている。そして、第２半導体層５は、所定電位の導電路２１に接続された構成となっている。【選択図】図１
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【特許請求の範囲】
【請求項１】
所定の表面（１５ａ）と裏面（１５ｂ）とを備えた半導体基板（１５）と、
前記半導体基板（１５）の前記表面（１５ａ）側に積層される絶縁膜（８）と、
前記絶縁膜（８）の上方側に配置される誘電体膜（９）と、前記誘電体膜（９）の下方側において前記絶縁膜（８）と前記誘電体膜（９）との間に介在する下部電極（１１）と、前記誘電体膜（９）の上方側に配置される上部電極（１２）と、を備え、前記上部電極（１２）と前記下部電極（１１）との間に前記誘電体膜（９）が挟まれてなるキャパシタ（Ｃ１）と、
を備え、
前記半導体基板（１５）内において、前記表面（１５ａ）から離れた位置には、第１導電型の第１半導体層（３）が形成され、前記第１半導体層（３）よりも前記表面（１５ａ）寄りの位置には、前記第１半導体層（３）よりも不純物濃度が高い構成の前記第１導電型の第２半導体層（５）が形成されており、
前記第２半導体層（５）は、所定電位の導電路（２１）に接続されていることを特徴とする半導体装置。
【請求項２】
前記第２半導体層（５）に接続される前記導電路（２１）の電位がグランド電位に設定されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板（１５）の前記裏面（１５ｂ）側が支持部材（ＬＦ）に支持されており、前記支持部材（ＬＦ）の電位がグランド電位に設定されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記下部電極（１１）の最大電位が、前記上部電極（１２）の電位よりも高くなる構成であることを特徴とする請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記半導体基板（１５）内には、前記表面（１５ａ）側から前記裏面（１５ｂ）側に向けて延び、前記半導体基板（１５）の前記表面（１５ａ）側における前記第２半導体層（５）の配置領域と、前記表面（１５ａ）側において前記配置領域の外側に配置される外側領域とを区切るトレンチ部（４ａ、４ｂ）が形成されており、
前記外側領域において前記表面（１５ａ）寄りの位置には、前記第１半導体層（３）よりも不純物濃度が高く設定される前記第１導電型の第３半導体層（１３ａ，１３ｂ）が形成されており、
前記第２半導体層（５）及び前記第３半導体層（１３ａ，１３ｂ）がいずれもグランドに接続されていることを特徴とする請求項１から請求項４のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、金属膜で構成された上部電極および下部電極により誘電体が挟まれてなるＭＩＭ（Metal-Insulator-Metal）構造のキャパシタを備えた半導体装置が知られている。例えば、ＭＩＭ構造のキャパシタを備えた半導体装置として、下記特許文献１がある。
【０００３】
特許文献１には、半導体基板（１）上に形成された第１ＴＥＯＳ膜（２）上に、ＴｉＷ膜（４ｂ）およびＡｌ金属膜（５ｂ）により構成された下部電極と、誘電体膜（６ｂ）と、Ａｌ金属膜により構成された上部電極とを有するメタルキャパシタの構成が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−３１７６３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、上記特許文献１のように、ＴＥＯＳ膜などの絶縁膜を介して半導体基板上にキャパシタを配置した構成では、例えば、キャパシタの下部電極に電圧が印加されると、絶縁膜を介して下部電極に近接する半導体基板の表層部が上記印加電圧に起因して空乏化し、寄生容量が生じてしまうという問題があった。そして、上記キャパシタの実質的な容量は、この寄生容量の影響を受けやすく、従来技術では、この寄生容量が周囲環境の影響を受けて大きくばらついてしまうため、回路においてキャパシタの実質的な容量が高精度に定まりにくいという問題があった。
【０００６】
本発明は、上述した課題を解決するためになされたものであり、半導体基板の上方にキャパシタが配置されてなる半導体装置において、キャパシタへの電圧の印加によって生じる寄生容量のばらつきを抑え、回路でのキャパシタの実質的な容量を高精度に定めやすい構成を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、所定の表面（１５ａ）と裏面（１５ｂ）とを備えた半導体基板（１５）と、
前記半導体基板（１５）の前記表面（１５ａ）側に積層される絶縁膜（８）と、
前記絶縁膜（８）の上方側に配置される誘電体膜（９）と、前記誘電体膜（９）の下方側において前記絶縁膜（８）と前記誘電体膜（９）との間に介在する下部電極（１１）と、前記誘電体膜（９）の上方側に配置される上部電極（１２）と、を備え、前記上部電極（１２）と前記下部電極（１１）との間に前記誘電体膜（９）が挟まれてなるキャパシタ（Ｃ１）と、
を備え、
前記半導体基板（１５）内において、前記表面（１５ａ）から離れた位置には、第１導電型の第１半導体層（３）が形成され、前記第１半導体層（３）よりも前記表面（１５ａ）寄りの位置には、前記第１半導体層（３）よりも不純物濃度が高い構成の前記第１導電型の第２半導体層（５）が形成されており、
前記第２半導体層（５）は、所定電位の導電路（２１）に接続されていることを特徴とする。
【発明の効果】
【０００８】
請求項１の発明では、半導体基板内において、表面から離れた位置には、第１導電型の第１半導体層が形成され、第１半導体層よりも表面寄りの位置には、第１半導体層よりも不純物濃度が高い構成の第１導電型の第２半導体層が形成されている。そして、第２半導体層は、所定電位の導電路に接続されている。
この構成では、第２半導体層の不純物濃度が相対的に高く設定され、この第２半導体層が所定電位の導電路に接続されているので、第２半導体層の電位が導電路の電位近傍に固定されやすくなる。このため、第２半導体層と下部電極との間に生じる寄生容量が大きくばらつきにくくなり、寄生容量のばらつきに起因するキャパシタの実質的な容量の変動を効果的に抑えることができる。
【図面の簡単な説明】
【０００９】
【図１】図１は、第１実施形態に係る半導体装置を概略的に示す断面概略図である。
【図２】図２は、図１の半導体装置をスイッチトキャパシタ回路に適用した例を概念的に説明する説明図である。
【図３】図３は、図２のスイッチトキャパシタ回路の等価回路である。
【図４】図４は、図２の構成と比較するための比較例である。
【図５】図５は、図４の比較例の等価回路である。
【発明を実施するための形態】
【００１０】
［第１実施形態］
以下、本発明の第１実施形態について、詳細に説明する。
【００１１】
本実施形態の半導体装置１は、所定の表面１５ａと裏面１５ｂとを備えた半導体基板１５を有し、半導体基板１５の表面１５ａを覆う構成で表面１５ａ上に第１絶縁膜８が積層されている。そして、この第１絶縁膜８の上方には、いわゆるＭＩＭ（metal-insulator-metal）構造のキャパシタＣ１が設けられ、このキャパシタＣ１の上方を覆う構成で第２絶縁膜１０が積層されている。
【００１２】
図１に示すように、半導体基板１５は、例えばＮ導電型のシリコンによって構成されたＳＯＩ（Silicon On Insulator）層２ａと、例えばＰ導電型のシリコンなどから構成される支持基板２ｂとが、シリコン酸化膜（ＳｉＯ２）などから構成される埋込酸化膜２ｃを介して接合されたＳＯＩ基板として構成されている。なお、本構成ではＮ導電型（以下、単にＮ型ともいう）が第１導電型の一例に相当し、Ｐ導電型（以下、単にＰ型ともいう）が第２導電型の一例に相当する。
【００１３】
ＳＯＩ層２ａは、例えば支持基板２ｂに貼り合わせたシリコン基板を所定の厚さに研磨したり、シリコンを支持基板２ｂ上に堆積したりすることによって形成されている。そして、このＳＯＩ層２ａには、半導体基板１５の表面１５ａ（即ち、ＳＯＩ層２ａの表面）から離れた位置にＮ導電型（第１導電型）の第１半導体層３が形成されている。更に、第１半導体層３よりも表面１５ａ寄りの位置には、第１半導体層３よりも不純物濃度が高い構成のＮ導電型（第１導電型）の第２半導体層５（Ｎ＋層）が形成されている。そして、Ｎ＋層として構成される第２半導体層５が、後述するコンタクト６を介して配線層７に電気的に接続された構成となっている。なお、コンタクト６及び配線層７は、後述する第１導電路２１の一部をなしており、この第１導電路２１が第２半導体層５と導通した構成となっている。
【００１４】
第１半導体層３は、ＳＯＩ層２ａにおいて高濃度化されていない基板領域であり、例えば、不純物濃度が１．０×１０１４ｃｍ−３程度で形成されている。この第１半導体層３は、ＳＯＩ層２ａ内に形成されたトレンチ部（図１ではトレンチ部４ａ、４ｂを図示）によって複数の領域に区画されている。
【００１５】
半導体基板１５内には、ＳＯＩ層２ａ内を分離するためのトレンチ部４ａ、４ｂが形成されている。これらトレンチ部４ａ、４ｂは、半導体基板１５の表面１５ａ側から裏面１５ｂ側に向けて延びており、具体的には、ＳＯＩ層２ａの一方面（絶縁膜８に隣接する面）から他方面（埋込酸化膜２ｃに隣接する面）までＳＯＩ層２ａを厚さ方向に貫通する構成で設けられている。このトレンチ部４ａ、４ｂは、例えば、半導体基板１５の表面１５ａから埋込酸化膜２ｃに達するようにトレンチ溝が形成された後、このトレンチ溝内を充填するようにＳｉＯ２などの酸化膜が埋め込まれた構成で埋込膜として形成されている。そして、これらトレンチ部４ａ、４ｂは、半導体基板１５の表面１５ａ側における第２半導体層５の配置領域と、表面１５ａ側において配置領域の外側に配置される外側領域（図１の例では後述する第３半導体層１３ａ，１３ｂの配置領域）とを区切る構成で設けられている。
【００１６】
なお、図１の例では、半導体基板１５の厚さ方向をＹ軸方向とし、このＹ軸方向と直交する所定方向をＸ軸方向としている。そして、Ｙ軸方向及びＸ軸方向と直交する方向をＺ軸方向としている。本構成では、例えば半導体基板１５の表面１５ａ、裏面１５ｂがＸＺ平面（Ｘ軸方向及びＹ軸方向に平行な仮想平面）と略平行に構成されている。また、トレンチ部４ａ、４ｂはＸ軸方向において所定距離隔てて配置されており、それぞれがＺ軸方向に長手状に配置されるように互いに略平行に延びている。
【００１７】
なお、トレンチ部４ａのＺ軸方向一端部とトレンチ部４ａのＺ軸方向一端部とを連結し、トレンチ部４ａのＺ軸方向他端部とトレンチ部４ａのＺ軸方向他端部とを連結するように、同様のトレンチ部がそれぞれＸ軸方向に延びるように配置されていてもよい。このように構成すれば、ＳＯＩ層２ａにおいて後述するキャパシタＣ１の直下に配置される領域ＡＲ１の四方（Ｘ軸方向正負方向、Ｚ軸方向正負方向）を囲むようにトレンチ部が配置されることになり、ＳＯＩ層２ａにおいてキャパシタＣ１の直下に配置される所定領域ＡＲ１（トレンチ部の内側の領域）と、キャパシタＣ１の直下から外れた位置に配置される所定領域ＡＲ２とがトレンチ部によって分離されることになる。
【００１８】
そして、上述した第１半導体層３は、このようなトレンチ部４ａ、４ｂによって区切られることにより複数の領域３ａ，３ｂ，３ｃに区画されている。そして、第１半導体層３を構成する複数の領域３ａ，３ｂ，３ｃのうち、キャパシタＣ１の直下に配置される領域３ｂの上方には、第１半導体層３の当該領域３ｂよりも不純物濃度が高く設定されたＮ導電型（第１導電型）の第２半導体層５（Ｎ＋層）が形成されている。この第２半導体層５は、第１半導体層３の領域３ｂ（キャパシタＣ１の直下に配置される領域）の上方に隣接し、当該領域３ｂよりも表層側に配置されている。この第２半導体層５は、例えば、不純物濃度が８．０×１０１８ｃｍ−３程度となっており、不純物濃度が第１半導体層３よりも大きい高濃度領域となっている。なお、第２半導体層５の形成方法は公知の様々な方法を用いることができ、例えば、ＳＯＩ層２ａの元となるＮ型の半導体基板の表層側（表面１５ａ側）から周知のＮ型不純物を注入することで形成することができる。
【００１９】
そして、この第２半導体層５において下部電極１１の直下に配置される領域の厚さ（深さ）は、例えば、ＳＯＩ層２ａの厚さ（すなわち、トレンチ部４ａ、４ｂの深さ）の半分の厚さよりも大きく形成することができる。例えば、ＳＯＩ層２ａの厚さが１５μｍ程度で形成されている場合、第２半導体層５において下部電極１１の直下に配置される領域は８μｍ程度の厚さで形成されているとよい。更に、第２半導体層５は、Ｘ軸方向の両端部がそれぞれトレンチ部４ａ、４ｂの側面に接するように配置されている。なお、領域ＡＲ１のＺ軸方向両端部が図示しないトレンチによって囲まれるような構成（即ち、領域ＡＲ１の四方がトレンチに囲まれるような構成）では、第２半導体層５のＺ軸方向の両端部がそれら図示しないトレンチにそれぞれ接するように配置されていればよい。この場合、第２半導体層５の全周を囲むようにトレンチが配置されることになる。
【００２０】
また、ＳＯＩ層２ａにおけるトレンチ部４ａ，４ｂの外側に配置される領域ＡＲ２において、第１半導体層３を構成する各領域３ａ、３ｃの表層側には、これら各領域３ａ、３ｃに隣接すると共に第１半導体層３よりも不純物濃度が高く設定されたＮ導電型（第１導電型）の第３半導体層１３ａ、１３ｂが形成されている。この第３半導体層１３ａ，１３ｂは、第２半導体層５が配置される配置領域の外側領域（領域ＡＲ２における表面１５ａ寄りの領域）において表面１５ａ寄りの表層部に配置されており、例えば、不純物濃度が８．０×１０１８ｃｍ−３程度の高濃度領域（Ｎ＋層）として構成されている。また、これら第３半導体層１３ａ、１３ｂの厚さは、第２半導体層５において下部電極１１の直下に配置される領域の厚さ（深さ）よりも小さくなっており、例えば、ＳＯＩ層２ａの厚さ（すなわち、トレンチ部４ａ、４ｂの深さ）の半分の厚さよりも小さく形成することができる。例えば、ＳＯＩ層２ａの厚さが１５μｍ程度で形成されている場合、第３半導体層１３ａ，１３ｂは、８．０μｍ程度の厚さで形成されているとよい。
【００２１】
そして、第３半導体層１３ａ，１３ｂはいずれも、第２半導体層５寄りの部分がトレンチ部に接するように配置されており、第３半導体層１３ａは、トレンチ部４ａの側面に接するように配置され、第３半導体層１３ｂは、トレンチ部４ｂの側面に接するように配置されている。また、第３半導体層１３ａは、Ｚ軸方向に長手状に延びるトレンチ部４ａに沿って配置されており、第３半導体層１３ｂは、Ｚ軸方向に長手状に延びるトレンチ部４ｂに沿って配置されている。なお、上述したように、キャパシタＣ１の直下に配置される領域ＡＲ１の四方（Ｘ軸方向正負方向、Ｚ軸方向正負方向）を囲むように環状にトレンチ部が配置される場合、この環状のトレンチ部に隣接して当該トレンチ部を囲むように環状に第３半導体層を配置すればよい。この場合、第３半導体層１３ａ，１３ｂは、環状の第３半導体層の一部をなすことになる。
【００２２】
一方、支持基板２ｂにおいて埋込酸化膜２ｃとは反対側（即ち、裏面１５ｂ側）の表層側（即ち、裏面１５ｂ側）には、支持基板２ｂにおける他の領域（支持基板２ｂの基板領域）よりも不純物濃度が高く設定された高濃度層１４が形成されている。この高濃度層１４は、例えば、支持基板２ｂの表層側（裏面１５ｂ側）から周知のＰ型不純物が注入されて形成されており、接触抵抗を低減するために設けられている。そして、この高濃度層１４の表層には、Ａｇペーストなどが塗布されてなる裏面電極１７が形成されている。図１では、このように形成された裏面電極１７をリードフレームＬＦに接合した構成を例示している。なお、リードフレームＬＦは支持部材の一例に相当する金属部材である。
【００２３】
このように構成される半導体基板１５の上方には、複数の絶縁膜が積層されている。第１絶縁膜８は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）膜、ＢＰＳＧ（ホウ素リン含有ケイ酸ガラス）膜、ＳｉＮ膜、及びＴＥＯＳ（テトラエトキシシラン）膜を半導体基板１５上に順に積層して構成されている。例えば、ＬＯＣＯＳ膜の厚さは４２０ｎｍ程度、ＢＰＳＧ膜の厚さは６７０ｎｍ程度、ＳｉＮ膜の厚さは１００ｎｍ程度、ＴＥＯＳ膜の厚さは１．２μｍ程度とすることができる。そして、この第１絶縁膜８上には、キャパシタＣ１が形成されている。なお、本構成では、第１絶縁膜８が「絶縁膜」の一例に相当する。また、ここでは第１絶縁膜８の積層構造や材質の一例を示したが、第１絶縁膜８の積層構造や材質はこの例に限定されるものではない。
【００２４】
キャパシタＣ１は、第１絶縁膜８の上方側に配置される誘電体膜９と、誘電体膜９の下方側において第１絶縁膜８と誘電体膜９との間に介在する下部電極１１と、誘電体膜９の上方側に配置される上部電極１２と、を備えている。そして、上部電極１２と下部電極１１との間に誘電体膜９が挟まれたＭＩＭ構造となっている。
【００２５】
上部電極１２及び下部電極１１は、いずれも金属層（金属膜）として構成され、本構成では、例えばＡｌを主体として構成されたＡｌ層（Ａｌ膜）となっている。上部電極１２は、例えば、厚さが１３００ｎｍ程度のＡｌ膜を下側に配置し、この上に厚さが３０ｎｍ程度のＴｉＮ膜を積層した構成とすることができる。また、下部電極１１は、例えば、厚さが９００ｎｍ程度のＡｌ膜を下側に配置し、この上に厚さが３０ｎｍ程度のＴｉＮ膜を積層した構成とすることができる。そして、本構成では、下部電極１１に印加される最大電位が、上部電極１２に印加される最大電位よりも高くなるように用いられる。なお、キャパシタＣ１を用いた回路については後述する。
【００２６】
また、誘電体膜９は、例えば、ＴＥＯＳ膜によって構成することができる。この誘電体膜９の厚さは、例えば、１．１８μｍ程度で形成することができるが、必要とするキャパシタＣ１の容量等に合わせて適宜変更することができる。
【００２７】
そして、キャパシタＣ１上（すなわち、誘電体膜９及び上部電極１２上）には、第２絶縁膜１０が保護膜として形成されている。この第２絶縁膜１０は、誘電体膜９及び上部電極１２を覆う構成で誘電体膜９に積層されており、例えば、下側にｐ−ＳｉＮ膜を配置し、その上をポリイミド樹脂膜（ＰＩＱ膜）によって覆う構成となっている。例えば、ｐ−ＳｉＮ膜の厚さは１６００ｎｍ程度、ポリイミド樹脂膜の厚さは１０μｍ程度で形成することができる。なお、上層側は、ポリイミド樹脂膜に限られず、他の絶縁性樹脂材料を用いてもよい。更に、第２絶縁膜１０の上方を覆うように導電性の樹脂材料（図示略）が設けられており、この導電性樹脂材料をリードフレームＬＦに電気的に接続し、リードフレームＬＦをグランド電位に保つことで、導電性樹脂材料の電位をグランド電位とすることができる。つまり、第２絶縁膜１０の上方にグランド電位に保たれた層が配置されることになる。
【００２８】
また、第１絶縁膜８には、図１に示すように、当該第１絶縁膜８を厚さ方向に貫通する構成でコンタクト６が設けられている。更に、第１絶縁膜８上において、下部電極１１から離れた位置に、金属層からなる配線層７が形成されている。この配線層７は、例えばＡｌ膜によって構成されており、配線２１ａ（図２）を介してリードフレームＬＦに電気的に接続されている。このように、コンタクト６が第２半導体層５と配線層７とを電気的に接続し、配線層７が配線２１ａ（図２）を介してグランド電位に保たれたリードフレームＬＦに電気的に接続されているため、第２半導体層５の電位を、第２半導体層５に接続される所定電位の第１導電路２１（コンタクト６、配線層７、配線２１ａなど）と同電位（グランド電位）で維持できるようになっている。なお、配線層７は、例えば、マスクなどを利用して下部電極１１と同一の工程で形成することができ、このようにすれば、工程数の削減を図り易くなる。
【００２９】
また、本構成では、半導体基板１５の裏面１５ｂ側がリードフレームＬＦに支持され、高濃度層１４が裏面電極１７を介してリードフレームＬＦと導通しており、リードフレームＬＦの電位がグランド電位に設定されている。つまり、半導体基板１５の裏面１５ｂ側が全体的にグランド電位で維持されるようになっている。更に、上述した第３半導体層１３ａ、１３ｂも、図示しないコンタクトを介して配線層（配線層７又は他の配線層）に接続され、この配線層がリードフレームＬＦに電気的に接続されている。つまり、本構成では、第２半導体層５、第３半導体層１３ａ、１３ｂ、第２絶縁膜１０の上層側部分、高濃度層１４がいずれもリードフレームＬＦと導通する構成となっており、リードフレームＬＦの電位（例えば０Ｖのグランド電位）と同電位に保たれるようになっている。
【００３０】
次に、半導体装置１をスイッチトキャパシタ回路のアンプの入力段に用いた構成を、図２、図３等を用いて説明する。
図２、図３では、図１に示す半導体装置１のキャパシタＣ１（上部電極１２、誘電体膜９、下部電極１１などによって構成されるキャパシタＣ１）が、スイッチトキャパシタ回路のキャパシタとして用いられている。この回路では、入力電圧Ｖｉｎが例えば２００Ｖの定電圧となっている。また、下部電極１１に接続される第２導電路２２には、入力電圧Ｖｉｎの入力路となる第１入力路３４と、基準電圧Ｖｒｅｆの入力路となる第２入力路３５とがそれぞれ接続されている。
【００３１】
第１入力路３４には、この第１入力路３４を導通状態と非導通状態に切り替えるスイッチＳＷ１が介在しており、スイッチＳＷ１がオン状態のときに第１入力路３４が導通状態となって入力電圧Ｖｉｎが下部電極１１に印加され、スイッチＳＷ１がオフ状態のときに第１入力路３４が非導通状態となって入力電圧Ｖｉｎが下部電極１１に印加されないようになっている。また、第２入力路３５を導通状態と非導通状態に切り替えるスイッチＳＷ２が介在しており、スイッチＳＷ２がオン状態のときに第２入力路３５が導通状態となって基準電圧Ｖｒｅｆが下部電極１１に印加され、スイッチＳＷ１がオフ状態のときに第１入力路３４が非導通状態となって基準電圧Ｖｒｅｆが下部電極１１に印加されないようになっている。なお、本構成において、第２入力路３５、入力路３７、入力路４１に印加される基準電圧Ｖｒｅｆは、いずれも同一の電圧であり、例えば２．５Ｖとなっている。
【００３２】
更に、上部電極１２に接続される第３導電路２３には、基準電圧Ｖｒｅｆの入力路３７と、オペアンプ３１の負側の端子への導通路３８とが接続されている。入力路３７には、この入力路３７を導通状態と非導通状態に切り替えるスイッチＳＷ３が介在しており、スイッチＳＷ３がオン状態のときに入力路３７が導通状態となって基準電圧Ｖｒｅｆが上部電極１２に印加され、スイッチＳＷ３がオフ状態のときに入力路３７が非導通状態となって基準電圧Ｖｒｅｆが上部電極１２に印加されないようになっている。また、導通路３８を導通状態と非導通状態に切り替えるスイッチＳＷ４が介在しており、スイッチＳＷ４がオン状態のときに導通路３８が導通状態となって上部電極１２とオペアンプ３１の負側の端子との間が導通し、上部電極１２とキャパシタＣ０の負電極との間も導通する。逆に、スイッチＳＷ４がオフ状態のときに導通路３８が非導通状態となって上部電極１２とオペアンプ３１の負側の端子との間が非導通状態となり、上部電極１２とキャパシタＣ０の負電極との間も非導通状態となる。
【００３３】
オペアンプ３１は、正側の入力端子に基準電圧Ｖｒｅｆが印加されるようになっており、負側の入力端子には、上述の導通路３８が接続されている。また、オペアンプ３１の出力ライン４３と負側の入力端子との間には、キャパシタＣ０と導通路４５とが並列に接続されており、導通路４５には、スイッチＳＷ５が介在している。導通路４５は、スイッチＳＷ５がオン状態のときに出力ライン４３と負側の入力端子との間を導通させ、スイッチＳＷ５がオフ状態のときには導通路４５を非導通状態とするように機能する。
【００３４】
この構成では、第１の動作状態と第２の動作状態に切り替えるようになっており、第１の動作状態では、スイッチＳＷ１、ＳＷ３、ＳＷ５をオン状態とし、スイッチＳＷ２、ＳＷ４をオフ状態とする。このとき、キャパシタＣ１に蓄積される電荷をＱａ、キャパシタＣ１の静電容量をＣａとすると、Ｑａ＝Ｃａ×（Ｖｉｎ−Ｖｒｅｆ）となる。また、下部電極１１と、この下方の第１絶縁膜８と、この下方の第２半導体層５とによって寄生のキャパシタＣｐ１が構成されており、この寄生のキャパシタＣｐ１に蓄積される電荷をＱｂ、キャパシタＣｐ１の静電容量をＣｂとすると、Ｑｂ＝Ｃｂ×Ｖｉｎとなる。更に、上部電極１２と、この上方の第２絶縁膜１０と、この第２絶縁膜１０を覆う導電性樹脂材料の層とによって寄生のキャパシタＣｐ２が構成されており、この寄生のキャパシタＣｐ２に蓄積される電荷をＱｃ、キャパシタＣｐ２の静電容量をＣｃとすると、Ｑｃ＝Ｃｃ×Ｖｒｅｆとなる。また、このときのキャパシタＣ０の電荷Ｑｄは０である。なお、本構成では、第２絶縁膜１０の膜厚が第１絶縁膜８の膜厚よりも相当大きくなっており、キャパシタＣｐ１のほうが容量が大きくなっている。
【００３５】
一方、第２の動作状態では、スイッチＳＷ１、ＳＷ３、ＳＷ５をオフ状態とし、スイッチＳＷ２、ＳＷ４をオン状態とする。本構成では、キャパシタＣ０とキャパシタＣ１の静電容量が同一のＣａとなっており、更には、キャパシタＣ０がキャパシタＣ１と同一の構成（図１に示す構成）となっている。このとき、キャパシタＣ１に蓄積される電荷Ｑａは０となる。また、寄生のキャパシタＣｐ１に蓄積される電荷Ｑｂは、Ｑｂ＝Ｃｂ×Ｖｒｅｆとなる。更に、寄生のキャパシタＣｐ２に蓄積される電荷Ｑｃは、Ｑｃ＝Ｃｃ×Ｖｒｅｆとなる。そして、このときのキャパシタＣ０の電荷Ｑｄは、Ｃａ×（Ｖｏｕｔ−Ｖｒｅｆ）となる。
【００３６】
ここで、電荷量保存則より、以下の式１が得られる。
Ｃａ×（Ｖｉｎ−Ｖｒｅｆ）＋Ｃｃ×Ｖｒｅｆ＋Ｃｂ×Ｖｉｎ＝Ｃｃ×Ｖｒｅｆ＋Ｃｂ×Ｖｒｅｆ＋Ｃａ×（Ｖｏｕｔ−Ｖｒｅｆ）・・・（式１）
そして、この式１を変形することで以下の式２が得られる。
Ｖｏｕｔ＝（１＋Ｃｂ／Ｃａ）×Ｖｉｎ−（Ｃｂ／Ｃａ）×Ｖｒｅｆ・・・（式２）
【００３７】
このように、第１の動作状態に切り替えられ、その後に第２の動作状態に切り替えられたときの出力電圧Ｖｏｕｔは、Ｃａ、Ｃｂに依存する値となる。そして、寄生のキャパシタＣｐ１、Ｃｐ２は、図２のように両端電位が固定されるため、第２半導体層５と下部電極１１との間に生じる寄生容量も、上部電極１２と図示しない導電性樹脂材料との間に生じる寄生容量も、大きくばらつきにくくなり、寄生容量のばらつきに起因するキャパシタの実質的な容量の変動を効果的に抑えることができる。特に、寄生のキャパシタＣｐ１、Ｃｐ２はいずれも両端電位が固定されるため、寄生のキャパシタＣｐ１、Ｃｐ２に蓄積される電荷は入力電圧Ｖｉｎへの依存性が低くなる。更に、第２半導体層５と第３半導体層１３ａとの間に生じる寄生のキャパシタＣｐ４は、両端の電位をグランド電位に固定することができるため、キャンセルすることができ、第２半導体層５と第３半導体層１３ｂとの間に生じる寄生のキャパシタＣｐ３も、両端の電位をグランド電位に固定することができるため、キャンセルすることができる。更には、第２半導体層５と高濃度層１４との間に生じる寄生のキャパシタＣｐ５も、両端の電位をグランド電位に固定することができるため、キャンセルすることができ、これらの寄生容量の変動に起因する精度のばらつきを確実に抑えることができる。よって、上述した式の通り、入力電圧Ｖｉｎへの依存性が低い高精度な回路動作を実現することができる。
【００３８】
一方、このような構成とせずに、図４、図５のような構成とした場合、入力電圧ＶＩｎに依存した寄生容量のばらつきが精度低下を招き易くなるという問題がある。なお、図４、図５は、図１〜図３の構成と比較する比較例であり、図１等に示す半導体装置１から第２半導体層５、第３半導体層１３ａ，１３ｂ、高濃度層１４、コンタクト６、配線層７などを省略した構成を示すものである。この例では、ＳＯＩ層１１２ａ、埋込酸化膜１１２ｂ、支持基板１１２ｃが貼り合された構成で半導体基板１１５が構成されており、半導体基板１１５の上方に積層される第１絶縁膜１０８、誘電体膜１０９、第２絶縁膜１１０、キャパシタＣ１１は、上述した第１絶縁膜８、誘電体膜９、第２絶縁膜１０、キャパシタＣ１と同様の構成となっている。また、半導体装置１００の外側の回路構成（上部電極及び下部電極に接続される回路の構成）は、半導体装置１の外側の回路構成と同一となっている。このような構成では、図５のように、下部電極１１１（図４）と半導体基板１１５の裏面１１５ｂとの間に生じる寄生容量Ｃｐ１１、Ｃｐ１３、Ｃｐ１４、Ｃｐ１５が重畳し、これらが全て入力電圧Ｖｉｎの影響を受けてばらつきが非常に大きくなってしまうという問題がある。これに対し、本構成ではこのような問題を確実に抑えることができるのである。
【００３９】
また、本構成では、第２半導体層５に接続される導電路２１の電位がグランド電位に設定されているため、下部電極１１の下側に生じる寄生のキャパシタＣｐ１の一端の電位をグランドレベルに確実に固定することができ、寄生容量の電特変動を確実に抑えることができる。
【００４０】
特に、本構成では、下部電極１１の最大電位（例えば２００Ｖ）が、上部電極１２の最大電位（例えば、２．５Ｖ）よりも高くなる構成であるため、ＳＯＩ層２ａの表層部の空乏化に起因する寄生容量の変動が懸念されるが、本構成では、ＳＯＩ層２ａの表層部をグランド電位に確実に固定できるため、このようなばらつきの問題を確実に抑えることができる。
【００４１】
また、本構成では、半導体基板１５の裏面１５ｂ側がリードフレームＬＦに支持されており、リードフレームＬＦの電位がグランド電位に設定されているため、第２半導体層５と半導体基板１５の裏面側との間に生じる寄生のキャパシタＣｐ５をキャンセルすることができる。一方、このような構成とせずに図４のような構成とした場合、図５のように、下部電極１１１（図４）と半導体基板１１５の裏面１１５ｂとの間に生じる寄生容量Ｃｐ１１、Ｃｐ１３、Ｃｐ１４、Ｃｐ１５が重畳し、これらが入力電圧Ｖｉｎの影響を受けてばらつきが大きくなることが懸念されるが、本構成ではこのような問題を確実に抑えることができる。
【００４２】
また、本構成では、半導体基板１５内には、表面１５ａ側から裏面１５ｂ側に向けて延び、半導体基板１５の表面１５ａ側における第２半導体層５の配置領域と、表面１５ａ側において配置領域の外側に配置される外側領域とを区切るトレンチ部４ａ、４ｂが形成されている。そして、その外側領域において表面１５ａ寄りの位置には、第１半導体層３よりも不純物濃度が高く設定される第１導電型の第３半導体層１３ａ，１３ｂが形成されており、第２半導体層５及び第３半導体層１３ａ，１３ｂがいずれもグランドに接続されている。このように構成されているため、ＳＯＩ層２ａの表層部におけるトレンチ部付近での寄生容量（第２半導体層５と各第３半導体層１３ａ，１３ｂとの間に生じる寄生容量）をキャンセルすることができ、寄生容量のばらつきをより確実に抑えることができる。
【００４３】
［他の実施形態]
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
【００４４】
上記実施形態では、第１導電路２１の電位がグランド電位に設定された例を示したが、グランド電位ではなく、所定の低電位に一定に保たれる構成であってもよい。
【００４５】
上記実施形態では、ＳＯＩ層２ａがＮ型の半導体基板を主体として構成されていたがＰ型の半導体基板を主体として構成されていてもよい。この場合、第１半導体層３をＰ型の低濃度領域とし、第２半導体層５をＰ型の高濃度領域とすればよい。
【００４６】
上記実施形態では、キャパシタＣ１の適用例としてスイッチトキャパシタ回路を例示したが、微分回路や積分回路など、公知の他の回路にキャパシタＣ１を適用する場合であっても、寄生容量の電特変動を生じにくくする利益を享受することができる。
【符号の説明】
【００４７】
１…半導体装置
３…第１半導体層
５…第２半導体層
８…第１絶縁膜（絶縁膜）
９…誘電体膜
１１…下部電極
１２…上部電極
１５…半導体基板
２１…第１導電路（導電路）
Ｃ１…キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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