(57)【要約】【課題】  半導体基板の半径や厚さといったパラメーターを可変に設定することで、反りを抑止した半導体ウェハー、受光センサー製造方法及び受光センサー等を提供すること。【解決手段】  半導体ウェハーは、半導体基板１００と、半導体基板１００上に形成され、受光センサー１４０の光学フィルターとなる誘電体多層膜１１０と、半導体基板１００に形成された光検出領域１２０を有し、半導体基板１００のポアソン比をＶＳ、ヤング率をＥＳ、半径をｒ、厚さをｂとし、誘電体多層膜１１０の応力をσ、厚さをｄとした場合に、１．０×１０−３≧｛３×ｒ２×ｄ×（１−ＶＳ）×σ｝／（ＥＳ×ｂ２）の関係が成り立つ。【選択図】      図２
2015192006.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、受光センサーの光学フィルターとなる誘電体多層膜と、
前記半導体基板に形成された光検出領域と、
を有し、
前記半導体基板のポアソン比をＶＳとし、前記半導体基板のヤング率をＥＳとし、前記半導体基板の半径をｒとし、前記半導体基板の厚さをｂとし、前記誘電体多層膜の応力をσとし、前記誘電体多層膜の厚さをｄとした場合に、下式（１）の関係が成り立つことを特徴とする半導体ウェハー。
１．０×１０−３≧｛３×ｒ２×ｄ×（１−ＶＳ）×σ｝／（ＥＳ×ｂ２）  …（１）
【請求項２】
請求項１において、
前記誘電体多層膜は、
第１の屈折率の第１の屈折率層と、前記第１の屈折率よりも低い第２の屈折率の第２の屈折率層とが積層された膜であることを特徴とする半導体ウェハー。
【請求項３】
請求項２において、
前記第１の屈折率層は酸化チタンの層であり、
前記第２の屈折率層は酸化ケイ素の層であることを特徴とする半導体ウェハー。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記誘電体多層膜は、
バンドパスフィルターとなる膜であることを特徴とする半導体ウェハー。
【請求項５】
請求項４において、
前記誘電体多層膜は、
第１群の屈折率層と、第２群の屈折率層を有し、
前記第１群の屈折率層で第１の周波数帯域を減衰させ、前記第２群の屈折率層で第２の周波数帯域を減衰させ、前記第１の周波数帯域と前記第２の周波数帯域との間の第３の周波数帯域が通過帯域となる光学フィルターであることを特徴とする半導体ウェハー。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記半導体基板の半径ｒ、前記半導体基板の厚さｂ、前記誘電体多層膜の応力σ、前記誘電体多層膜の厚さｄの間に、下式（２）の関係が成り立つことを特徴とする半導体ウェハー。
１．０×１０−３≧０．１３８×１０−１０×ｒ２×ｄ×σ／ｂ２  …（２）
【請求項７】
請求項１乃至６のいずれかにおいて、
前記半導体基板の半径ｒ、前記半導体基板の厚さｂ、前記誘電体多層膜の応力σ、前記誘電体多層膜の厚さｄのうちの少なくとも１つが、前記式（１）を満たすように可変に設定されたことを特徴とする半導体ウェハー。
【請求項８】
半導体基板に光検出領域を形成する工程と、
前記半導体基板に受光センサーの光学フィルターとなる誘電体多層膜を形成する膜形成工程と、
誘電体多層膜が形成された前記半導体基板をダイシングして、前記受光センサーを切り出すダイシング工程とを含み、
前記半導体基板のポアソン比をＶＳとし、前記半導体基板のヤング率をＥＳとし、前記半導体基板の半径をｒとし、前記半導体基板の厚さをｂとし、前記誘電体多層膜の応力をσとし、前記誘電体多層膜の厚さをｄとした場合に、下式（３）の関係が成り立つことを特徴とする受光センサー製造方法。
１．０×１０−３≧｛３×ｒ２×ｄ×（１−ＶＳ）×σ｝／（ＥＳ×ｂ２）  …（３）
【請求項９】
請求項８において、
前記膜形成工程後、前記ダイシング工程の前に前記受光センサーのスクライブ領域にある前記誘電体多層膜を除去する除去工程をさらに含むことを特徴とする受光センサー製造方法。
【請求項１０】
請求項９において、
前記除去工程は、リフトオフ工程であることを特徴とする受光センサー製造方法。
【請求項１１】
半導体基板と、
前記半導体基板上に形成され、受光センサーの光学フィルターとなる誘電体多層膜と、
前記半導体基板に形成された光検出領域と、
を有する半導体ウェハーからダイシングされる受光センサーであって、
前記半導体基板のポアソン比をＶＳとし、前記半導体基板のヤング率をＥＳとし、前記半導体基板の半径をｒとし、前記半導体基板の厚さをｂとし、前記誘電体多層膜の応力をσとし、前記誘電体多層膜の厚さをｄとした場合に、下式（４）の関係が成り立つ前記半導体ウェハーからダイシングされたことを特徴とする受光センサー。
１．０×１０−３≧｛３×ｒ２×ｄ×（１−ＶＳ）×σ｝／（ＥＳ×ｂ２）  …（４）
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウェハー、受光センサー製造方法及び受光センサー等に関する。
【背景技術】
【０００２】
従来、半導体ウェハー上に何らかの膜を形成する手法が広く知られている。例えば特許文献１には、シリコン基板上に高品質な単結晶炭化シリコン膜を形成する手法が開示されている。
【０００３】
また、特許文献２では、赤外線の波長域を選択的に透過させる多層膜フィルターが開示されている。なお、特許文献２では、多層膜フィルターはガラスバルブ表面に形成される場合等、透光性基板上への形成を想定しており、半導体基板（半導体ウェハー）への形成は特に言及されていない。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−１４９７３３号公報
【特許文献２】特開２０００−３５２６１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体ウェハー上に膜を形成した場合、当該膜は内部応力を有し、ウェハー（基板）を凸又は凹に変形させる応力を示すことになる。そのため、状況によってはウェハーの反りが大きくなる。特許文献１では、基板の単結晶炭化シリコン膜が形成された側とは反対側の面に応力を緩和する応力緩和膜を形成している。そのため、本来形成したい膜（単結晶炭化シリコン膜）とは異なる膜を、別途設けなければならないという課題がある。
【０００６】
また、特許文献２に示したような多層膜を用いる場合、当該膜による応力は少数の層から形成される薄い膜に比べて強い力となり、ウェハーの反りもより大きくなってしまう。その点、特許文献２は半導体ウェハーへの多層膜の形成を考慮しておらず、当然半導体ウェハーの反りも考慮していない。
【０００７】
本発明の幾つかの態様によれば、半導体基板の半径や厚さといったパラメーターを可変に設定することで、反りを抑止した半導体ウェハー、受光センサー製造方法及び受光センサー等を提供することができる。
【課題を解決するための手段】
【０００８】
本発明の一態様は、半導体基板と、前記半導体基板上に形成され、受光センサーの光学フィルターとなる誘電体多層膜と、前記半導体基板に形成された光検出領域と、を有し、前記半導体基板のポアソン比をＶＳとし、前記半導体基板のヤング率をＥＳとし、前記半導体基板の半径をｒとし、前記半導体基板の厚さをｂとし、前記誘電体多層膜の応力をσとし、前記誘電体多層膜の厚さをｄとした場合に、１．０×１０−３≧｛３×ｒ２×ｄ×（１−ＶＳ）×σ｝／（ＥＳ×ｂ２）の関係が成り立つ半導体ウェハーに関係する。
【０００９】
本発明の一態様では、誘電体多層膜が半導体基板上に形成される半導体ウェハーにおいて、半導体基板の半径や厚みといったパラメーターの関係を上述した式に基づいて設定する。これにより、基板を反らせる応力が強い誘電体多層膜を形成した場合にも、応力を緩和する専用の部材等を設けることなく、ウェハーの反り量を少なく抑えること等が可能になる。
【００１０】
また、本発明の一態様では、前記誘電体多層膜は、第１の屈折率の第１の屈折率層と、前記第１の屈折率よりも低い第２の屈折率の第２の屈折率層とが積層された膜であってもよい。
【００１１】
これにより、屈折率の異なる２つの層を積層することで誘電体多層膜を形成すること等が可能になる。
【００１２】
また、本発明の一態様では、前記第１の屈折率層は酸化チタンの層であり、前記第２の屈折率層は酸化ケイ素の層であってもよい。
【００１３】
これにより、酸化チタンの層と酸化ケイ素の層により、誘電体多層膜を形成すること等が可能になる。
【００１４】
また、本発明の一態様では、前記誘電体多層膜は、バンドパスフィルターとなる膜であってもよい。
【００１５】
これにより、誘電体多層膜をバンドパスフィルターとして用いること等が可能になる。
【００１６】
また、本発明の一態様では、前記誘電体多層膜は、第１群の屈折率層と、第２群の屈折率層を有し、前記第１群の屈折率層で第１の周波数帯域を減衰させ、前記第２群の屈折率層で第２の周波数帯域を減衰させ、前記第１の周波数帯域と前記第２の周波数帯域との間の第３の周波数帯域が通過帯域となる光学フィルターであってもよい。
【００１７】
これにより、第１，第２の群の屈折率層で、それぞれ第１，第２の周波数帯域の光を減衰させることで、第３の周波数帯域を通過帯域とするバンドパスフィルターを実現すること等が可能になる。
【００１８】
また、本発明の一態様では、前記半導体基板の半径ｒ、前記半導体基板の厚さｂ、前記誘電体多層膜の応力σ、前記誘電体多層膜の厚さｄの間に、１．０×１０−３≧０．１３８×１０−１０×ｒ２×ｄ×σ／ｂ２の関係が成り立ってもよい。
【００１９】
これにより、特定の半導体基板（狭義にはシリコン基板）を用いた場合に、反り量を少なく抑えるパラメーターを適切に決定すること等が可能になる。
【００２０】
また、本発明の一態様では、前記半導体基板の半径ｒ、前記半導体基板の厚さｂ、前記誘電体多層膜の応力σ、前記誘電体多層膜の厚さｄのうちの少なくとも１つが、１．０×１０−３≧｛３×ｒ２×ｄ×（１−ＶＳ）×σ｝／（ＥＳ×ｂ２）を満たすように可変に設定されてもよい。
【００２１】
これにより、上記式が与えられた場合に、ｒ、ｂ、σ、ｄのうちの少なくとも１つを、可変のパラメーターとして、適切な関係を設定すること等が可能になる。
【００２２】
また、本発明の他の態様は、半導体基板に光検出領域を形成する工程と、前記半導体基板に受光センサーの光学フィルターとなる誘電体多層膜を形成する膜形成工程と、誘電体多層膜が形成された前記半導体基板をダイシングして、前記受光センサーを切り出すダイシング工程とを含み、前記半導体基板のポアソン比をＶＳとし、前記半導体基板のヤング率をＥＳとし、前記半導体基板の半径をｒとし、前記半導体基板の厚さをｂとし、前記誘電体多層膜の応力をσとし、前記誘電体多層膜の厚さをｄとした場合に、１．０×１０−３≧｛３×ｒ２×ｄ×（１−ＶＳ）×σ｝／（ＥＳ×ｂ２）の関係が成り立つ受光センサー製造方法に関係する。
【００２３】
また、本発明の一態様では、前記膜形成工程後、前記ダイシング工程の前に前記受光センサーのスクライブ領域にある前記誘電体多層膜を除去する除去工程をさらに含んでもよい。
【００２４】
これにより、誘電体多層膜が不要な領域については形成された誘電体多層膜を除去すること等が可能になる。
【００２５】
また、本発明の一態様では、前記除去工程は、リフトオフ工程であってもよい。
【００２６】
これにより、誘電体多層膜が固い場合等であっても、誘電体多層膜を適切に除去すること等が可能になる。
【００２７】
また、本発明の他の態様は、半導体基板と、前記半導体基板上に形成され、受光センサーの光学フィルターとなる誘電体多層膜と、前記半導体基板に形成された光検出領域と、を有する半導体ウェハーからダイシングされる受光センサーであって、前記半導体基板のポアソン比をＶＳとし、前記半導体基板のヤング率をＥＳとし、前記半導体基板の半径をｒとし、前記半導体基板の厚さをｂとし、前記誘電体多層膜の応力をσとし、前記誘電体多層膜の厚さをｄとした場合に、１．０×１０−３≧｛３×ｒ２×ｄ×（１−ＶＳ）×σ｝／（ＥＳ×ｂ２）の関係が成り立つ前記半導体ウェハーからダイシングされた受光センサーに関係する。
【図面の簡単な説明】
【００２８】
【図１】図１（Ａ）、図１（Ｂ）は誘電体多層膜を形成した場合にウェハーの反り量が大きくなることを説明する図。
【図２】図２（Ａ）、図２（Ｂ）は本実施形態に係る半導体ウェハーの例。
【図３】本実施形態に係る受光センサーの斜視図。
【図４】本実施形態に係る受光センサー及び誘電体多層膜の断面図。
【図５】受光センサーに角度制限フィルターを設ける場合の断面図。
【図６】図６（Ａ）、図６（Ｂ）は角度制限フィルターの形成工程の説明図。
【図７】角度制限フィルターの形成工程の説明図。
【図８】本実施形態に係る手法の原理を説明する図。
【図９】半導体基板の厚さと半導体ウェハーの反り量の実測値の関係を表すグラフ。
【図１０】図１０（Ａ）、図１０（Ｂ）は半導体ウェハー及び１つの受光センサー周辺の平面図。
【図１１】図１１（Ａ）、図１１（Ｂ）は光検出領域を形成する工程の説明図。
【図１２】図１２（Ａ）、図１２（Ｂ）はレジスト塗布工程の説明図。
【図１３】図１３（Ａ）、図１３（Ｂ）は膜形成工程の説明図。
【図１４】図１４（Ａ）、図１４（Ｂ）は除去（リフトオフ）工程の説明図。
【図１５】図１５（Ａ）、図１５（Ｂ）は保護テープ貼付工程の説明図。
【図１６】図１６（Ａ）、図１６（Ｂ）は裏面研磨工程の説明図。
【図１７】図１７（Ａ）〜図１７（Ｆ）はダイシングの準備工程の説明図。
【図１８】図１８（Ａ）、図１８（Ｂ）はダイシング工程の説明図。
【発明を実施するための形態】
【００２９】
以下、本実施形態について説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また本実施形態で説明される構成の全てが、本発明の必須構成要件であるとは限らない。
【００３０】
１．本実施形態の手法
まず本実施形態の手法について説明する。上述したように、半導体ウェハーの基板上に膜を形成した場合、当該膜による応力を受けて、基板は凸又は凹に変形する。例えば特許文献１には、シリコン基板上に高品質な単結晶炭化シリコン膜を形成する際に、ウェハーの反りを抑止する手法が開示されている。
【００３１】
特許文献１の手法では、本来形成したい膜（単結晶炭化シリコン膜）とは別に応力緩和膜を形成している。そのため、専ら応力緩和のために用いられる部材（或いは構造）を形成する必要があり、ウェハー作成の手間がかかったり、部品点数の増加という課題がある。
【００３２】
そもそも、一般的な半導体ウェハーであれば、当該ウェハーの反りが非常に大きくなることはまれである。特に、本実施形態における反りとは、ウェハーボックスに入らないほどの反り、或いは製造装置で吸着できないほどの反りを想定しているため、そのようなレベルでの反りは一般的な半導体ウェハーでは考えにくい。一部のドライバー基板のように非常に細長い基板を用いた場合であれば反りが大きくなることはあり得るが、一般的な問題とは言えない。
【００３３】
それに対して、本実施形態では半導体ウェハー上に、誘電体多層膜（多層膜光学フィルター）を形成する。ここでの多層膜光学フィルターとは、例えば図４を用いて後述するように６０（或いは６１）程度の層から構成されるフィルターである。そのため、少数の層から構成される膜に比べて発生する応力が強く、ウェハーの反り量も多くなってしまう。例えば、基板の直径が２００ｍｍ（一般的な８インチ基板）であり、基板の厚さが０．３ｍｍのウェハーを用いた場合、図１（Ｂ）に示したように本出願人の実験によればウェハーの反りは２．８ｍｍになった。
【００３４】
２．８ｍｍもの反りが発生してしまうと、高さ方向（反っていない状態での基板面に直交する方向）が高くなってしまうため、ウェハーボックスに収めることができない。また、製造装置において吸着によりウェハーをハンドリングしようとした場合、ウェハーが曲面となることで、吸着装置とウェハーとの間に隙間が生じてしまい、適切に吸着できない。つまり、工程間工場間での搬送や、装置内での搬送に支障をきたすことになり、結果として、半導体ウェハーの生産性が著しく低下してしまう。
【００３５】
図１１（Ａ）〜図１８（Ｂ）を用いて後述するように、本実施形態の半導体ウェハーの製造工程では、前半の半導体プロセスと、後半の半導体プロセスとの間に光学プロセス（膜形成工程、除去工程）を行う。そのため、半導体ウェハーは、半導体工場と、光学工場とを移動する必要があり、ここでの工場間での搬送とは当該移動を表すものである。
【００３６】
これに対して、特許文献２では多層膜光学フィルターの開示はあるものの、そもそも半導体ウェハーを対象としていないため、反りの抑止は考慮していない。
【００３７】
よって本出願人は、上記のような程度の大きい反りを、専用の膜等を設けることなく抑止する手法を提案する。具体的には、本実施形態に係る半導体ウェハーは図２（Ａ）、図２（Ｂ）に示したように、半導体基板１００と、半導体基板１００上に形成され、受光センサー１４０の光学フィルターとなる誘電体多層膜１１０と、半導体基板１００に形成された光検出領域１２０とを有し、半導体基板１００のポアソン比をＶＳとし、半導体基板１００のヤング率をＥＳとし、半導体基板１００の半径をｒとし、半導体基板１００の厚さをｂとし、誘電体多層膜１１０の応力をσとし、誘電体多層膜１１０の厚さをｄとした場合に、下式（１）の関係が成り立つ。
【００３８】
１．０×１０−３≧｛３×ｒ２×ｄ×（１−ＶＳ）×σ｝／（ＥＳ×ｂ２）
・・・・・（１）
なお上述の記載からもわかるように、ここでいう「ウェハー（半導体ウェハー）」とは、半導体基板単体を指すというよりは、製造過程において各種膜が形成された基板全体を含むこととする。また、図２（Ａ）、図２（Ｂ）では半導体基板１００と、受光センサー１４０のみを示したが、各受光センサー１４０は、図３、図４等を用いて後述するように、誘電体多層膜１１１と、光検出領域１２１を含む。つまり、半導体ウェハーは、当該ウェハー上に形成される複数の受光センサー１４０分だけの誘電体多層膜１１１の集合である誘電体多層膜１１０と、複数の受光センサー１４０分だけの光検出領域１２１の集合である光検出領域１２０を含むことになる。
【００３９】
また、本実施形態の手法は、半導体ウェハーだけでなく、当該半導体ウェハーからダイシングされた受光センサーにも適用できる。具体的には本実施形態の手法は、半導体基板１００と、半導体基板１００上に形成され、受光センサー１４０の光学フィルターとなる誘電体多層膜１１０と、半導体基板１００に形成された光検出領域１２０とを有する半導体ウェハーからダイシングされる受光センサー１４０であって、半導体基板１００のポアソン比をＶＳとし、半導体基板１００のヤング率をＥＳとし、半導体基板１００の半径をｒとし、半導体基板１００の厚さをｂとし、誘電体多層膜１１０の応力をσとし、誘電体多層膜１１０の厚さをｄとした場合に、上式（１）の関係が成り立つ半導体ウェハーからダイシングされた受光センサー１４０に適用できる。
【００４０】
原理については図８等を用いて後述するが、このようにすれば膜を設けたことによる半導体ウェハーの反り量δを１．０ｍｍ以下とすることが可能になる。本出願人が行った実験によれば、δが１．０ｍｍ以下の場合であれば、半導体ウェハーをウェハーボックスに収めることが可能であり、且つ製造装置において吸着することも可能であることがわかった。つまり、上式（１）に従って各パラメーターを設定することで、生産性を低下させることなく、適切に半導体ウェハーを製造すること等が可能になる。
【００４１】
以下、本実施形態に係る半導体ウェハーの構造例を説明し、その後本実施形態に係る手法の原理について説明する。最後に、本実施形態に係る半導体ウェハーの製造工程を説明する。
【００４２】
２．半導体ウェハーの構造例
図３、図４に本実施形態に係る半導体ウェハーからダイシングにより切り出された１つの受光センサー１４０の構成例を示す。図３が受光センサー１４０の斜視図であり、図４が受光センサー１４０の断面図である。なお、図４においては図３に示したＰＡＤ電極１３１を省略している。
【００４３】
図３に示したように、半導体ウェハーから切り出される複数の受光センサー１４０の各センサーは、半導体基板１０１と、誘電体多層膜１１１と、光検出領域１２１と、ＰＡＤ電極１３１を含む。ここでの光検出領域１２１は、例えばフォトダイオード（ＰＤ）であり、具体的にはＰＮ接合ダイオード等で実現される。光検出領域１２１の感度波長域は、ＰＮ接合を形成する際のドーピング濃度等でも変化するが、例えば３００〜１１００μｍ程度の波長帯域である。
【００４４】
誘電体多層膜１１１（多層膜光学フィルター）は、図４に示したように、第１の屈折率の第１の屈折率層と、第１の屈折率よりも低い第２の屈折率の第２の屈折率層とが積層された膜である。図４に示したとおり、第１の屈折率層（以下、高屈折率層）は酸化チタン（具体的には二酸化チタンＴｉＯ２）の層であり、第２の屈折率層（以下、低屈折率層）は酸化ケイ素（具体的には二酸化ケイ素ＳｉＯ２）の層であってもよい。
【００４５】
光学的な処理を行うことを考慮すれば、所与の進路（光路）上において、屈折率の変化点を設けるとよい。この場合、高屈折率層と低屈折率層が接する面が当該屈折率の変化点となる。つまり、高屈折率層と低屈折率層を積層するに当たっては、図４に示したように、高屈折率層と低屈折率層を交互に積層するとよい。なお、半導体基板１００に反りがないと仮定した状態において、当該基板と垂直（略垂直）な方向に沿って、高屈折率層と低屈折率層を交互に積層する。図４等では積層方向における両端の面を高屈折率層としているため、積層数は奇数（例えば６１等）となるが、これに限定されるものではない。
【００４６】
また、誘電体多層膜１１１は、バンドパスフィルターとなる膜である。上述したＴｉＯ２を用いた高屈折率層と、ＳｉＯ２を用いた低屈折率層を積層することで、所定の波長帯域の光を阻止することが可能であることがわかっている。そして具体的には、高屈折率層と低屈折率層を合わせて２０層程度積層することで、２００μｍ程度の波長帯域が阻止可能となる。
【００４７】
本実施形態においては、通過帯域の周辺の波長帯域を、誘電体多層膜１１１により遮蔽することで、所望の通過帯域を有するバンドパスフィルターを実現する。例えば、通過帯域が５００〜６００μｍであれば、阻止波長帯域は３００〜５００μｍ及び６００〜１１００μｍとすればよい。これは、紫外光及び青色光（３００〜５００μｍ）、赤色光（６００〜７００μｍ）、及び近赤外光（７００〜１１００μｍ）をカットする特性に対応する。この際、誘電体多層膜１１１全ての層が３００〜５００μｍ及び６００〜１１００μｍを阻止する特性を有するのではなく、誘電体多層膜１１１をいくつかの群に分けて考えるとよい。
【００４８】
具体的には、誘電体多層膜１１１は、第１群の屈折率層と第２群の屈折率層を有し、第１群の屈折率層で第１の周波数帯域を減衰させ、第２群の屈折率層で第２の周波数帯域を減衰させ、第１の周波数帯域と第２の周波数帯域との間の第３の周波数帯域が通過帯域となる光学フィルターである。
【００４９】
例えば、誘電体多層膜１１１のうちの２０層を用いて、３００〜５００μｍを阻止する。この場合、当該２０層が上記第１群の屈折率層であり、３００〜５００μｍが第１の周波数帯域となる。また、誘電体多層膜１１１のうちの４０層を用いて、６００〜１１００μｍを阻止する。この場合、当該４０層が上記第２群の屈折率層であり、６００〜１１００μｍが第２の周波数帯域となる。また、この場合の第３の周波数帯域は５００〜６００μｍとなる。
【００５０】
上述したように、第１群，第２群の屈折率層とは、高屈折率層及び低屈折率層の一方のみが２０或いは４０層積層されるのではなく、それぞれが高屈折率層と低屈折率層を含む（狭義には交互に積層される）ものである。また、第２群の屈折率層をさらに分割して考えてもよい。例えば、第２群の屈折率層のうちの２０層を用いて、６００〜８００μｍを阻止（減衰）し、第２群の屈折率層のうちの他の２０層を用いて、８００〜１１００μｍを阻止すればよい。
【００５１】
このようにすれば、非常に高精度なバンドパスフィルターを実現することが可能になる。デジタルカメラ等のイメージセンサー（撮像センサー）に設けられるカラーフィルターも可視光のうちの特定の波長域を通過帯域とするバンドパスフィルターであるが、その精度は非常に低い。なぜなら、イメージセンサーでは受光した信号を画像に変換してユーザーに提示する。そのため、所望の波長帯域からずれる波長帯域の光を受光してしまったとしても、出力画像が大きく変化するものではなく、特に人間の目では問題を発見しづらい。本実施形態に係る受光センサーはより高精度なバンドパスフィルターを含むことを想定しており、例えば阻止帯域での信号の透過率を１／１００〜１／１００００以下といった程度に抑える。そのためには、上述したように屈折率の異なる層を多数積層する誘電体多層膜を用いるとよい。
【００５２】
なお、以上では受光センサー１４０の誘電体多層膜１１１について説明を行ったが、半導体ウェハーの誘電体多層膜１１０が受光センサー１４０の誘電体多層膜１１１の集合であると考えられる以上、上記の説明は半導体ウェハーの誘電体多層膜１１０にも適用可能である。
【００５３】
また、図５に示したように、誘電体多層膜１１１と光検出領域１２１との間に、角度制限フィルター１５１を設けてもよい。図６（Ａ）〜図７に角度制限フィルター１５１を形成する工程の例を示す。
【００５４】
まず図６（Ａ）のＳ１に示すように、フォトリソグラフィー、イオン注入、フォトレジスト剥離の工程により、Ｐ型基板上にＮ型拡散層（フォトダイオードの不純物領域）を形成する。Ｓ２に示すように、フォトリソグラフィー、イオン注入、フォトレジスト剥離、熱処理の工程により、Ｐ型基板上にＰ型拡散層を形成する。このＮ型拡散層がフォトダイオードのカソードとなり、Ｐ型拡散層（Ｐ型基板）がアノードとなる。
【００５５】
次に図６（Ｂ）のＳ３に示すように、ＳｉＯ２のデポジション、研磨（例えばＣＭＰ、Chemical Mechanical Polishing）による平坦化の工程により、絶縁膜を形成する。Ｓ４に示すように、フォトリソグラフィー、ＳｉＯ２の異方性ドライエッチング、フォトレジスト剥離の工程により、コンタクトホールを形成する。Ｓ５に示すように、ＴｉＮ（窒化チタン）のスパッタリング、Ｗ（タングステン）のデポジション、Ｗのエッチバックの工程により、コンタクトホールの埋め込みを行う。Ｓ６に示すように、アルミのスパッタリング、ＴｉＮのスパッタリング、フォトリソグラフィー、アルミとＴｉＮの異方性ドライエッチング、フォトレジスト剥離の工程により、１段目のアルミ配線を形成する。
【００５６】
次に図７のＳ７に示すように、上記Ｓ３〜Ｓ６と同様の工程によりビアコンタクトと２段目のアルミ配線を形成する。以降はＳ７の工程を必要回数繰り返す。図７には３段目のアルミ配線まで形成した場合を図示する。さらにＳ８に示すように、ＳｉＯ２のデポジション、ＣＭＰによる平坦化の工程により、絶縁膜を形成する。以上の配線形成工程により、角度制限フィルターを構成するアルミニウム配線とタングステンプラグが積層される。なお、図５の角度制限フィルター１５１は、５段目のアルミ配線まで形成した例であり、後述する角度θの条件が満たされれば、角度制限フィルター１５１の構成は種々の変形実施が可能である。
【００５７】
図５にＷで示したタングステンプラグを設けることで、角度θを３０度に制限している。そのため、図５に示したように光検出領域１２１へ入射しようとする光のうち、入射角（光検出領域の面に垂直な方向に対する角度）が３０度未満の光は光検出領域１２１に到達するのに対して、入射角が３０度以上の光が光検出領域１２１に到達しない（到達する前にタングステンプラグにより遮られる）ようにできる。
【００５８】
上述したような誘電体多層膜１１１（１１０）を構成する高屈折率層と低屈折率層は内部応力を有する。高屈折率層は基板を凹に変形させる応力を示し、低屈折率層は基板を凸に変形させる応力を示す。そして低屈折率層の方が応力が強いため、基板には凸になるような反りが生じる。そして、膜の層数や領域が多く広いほど基板の反り量も大きくなるため、例えば６１もの層を有する本実施形態の誘電体多層膜を用いた場合、反り量が大きい。一般的な半径、厚みを有する半導体基板１００を用いた場合、図１（Ａ）、図１（Ｂ）の比較例に示したように反りは２．８ｍｍ程度となる。なお、ここでの凸とは、半導体基板１００の中央部が、周縁部と比較した場合に表面側（半導体基板１００のうち、誘電体多層膜１１０や光検出領域１２０が形成される面側）に突出する状態をいう。また、凹とは半導体基板１００の中央部が周縁部に比べて裏面側（上記表面の反対の面側）に突出する状態をいう。
【００５９】
３．原理
これに対して、本実施形態ではいくつかのパラメーターの関係を適切に設定することで反りを抑止する。以下、本実施形態の手法にかかる原理を説明した後、当該原理が本実施形態にも適用可能であることを実測値を用いて検証し、さらに反りを抑えることが可能な具体的なパラメーターの例を示す。
【００６０】
基板（半導体基板１００）に誘電体多層膜１１０を形成する場合の、基板に生ずる反り量は一般的に下式（２）に示したＳｔｏｎｅｙの式で表される。
【００６１】
Ｒ＝ＥＳ×ｂ２／｛６×ｄ（１−ＶＳ）×σ｝  ・・・・・（２）
上式（２）において、Ｒは基板の反りによる曲率半径を表す。なお、ＥＳ、ＶＳ、ｂ、ｄ、σについては上式（１）と同様のパラメーターである。
【００６２】
また、図８に示したように、基板の曲率半径Ｒと、基板の半径ｒ、及びＲと基板の反り量δとの差分Ｒ−δとは直角三角形の３辺を成す。そのため、これらの間には下式（３）及び下式（３）を変形した下式（４）が成り立つ。また、２Ｒ＞＞δであることを考慮すれば、下式（４）は下式（５）のように近似でき、下式（５）を変形して下式（６）を導くことができる。
【００６３】
Ｒ２−ｒ２＝（Ｒ−δ）２  ・・・・・（３）
ｒ２＝δ（２Ｒ−δ）  ・・・・・（４）
ｒ２≒２Ｒδ  ・・・・・（５）
Ｒ≒ｒ２／２δ  ・・・・・（６）
さらに上式（２）及び（６）を用いてＲを消去することで下式（７）が求められる。
【００６４】
δ＝｛３×ｒ２×ｄ×（１−ＶＳ）×σ｝／（ＥＳ×ｂ２）  ・・・・・（７）
上述したように、本出願人の実験により、基板の反り量が１ｍｍ（１×１０−３[ｍ]）以下になると、ウェハーボックスに入り装置の吸着が可能になることがわかった。つまりδ≦１．０×１０−３と上式（７）とから、上式（１）で示した関係を導くことができる。
【００６５】
ここで、半導体基板１００としてシリコン基板を用いる場合、シリコン基板のヤング率ＥＳとポアソン比ＶＳは、ＥＳ＝１６×１０１０（Ｎ／ｍ２）、ＶＳ＝０．２６４であることが知られている。これらの数値を用いることで、上式（７）は下式（８）のように変形でき、上式（１）に対応する基板の反り量が１ｍｍ以下とする式として下式（９）を導くことができる。
【００６６】
δ＝０．１３８×１０−１０×ｒ２×ｄ×σ/ｂ２  ・・・・・（８）
１×１０−３≧０．１３８×１０−１０×ｒ２×ｄ×σ/ｂ２  ・・・・・（９）
ここで、図１（Ａ）、図１（Ｂ）を用いて説明した比較例では、半導体基板１００の半径ｒ＝２００ｍｍ、厚さｂ＝０．３ｍｍであった。このパラメーター及び、図４等を用いて上述した誘電体多層膜１１０に対応する厚さｄ及び応力σを上式（８）に代入した場合、δ＝２．８×１０−３となる。つまり上式（８）は実測値と合致する式となっている。
【００６７】
また、半導体基板１００の半径を２００ｍｍで固定し、誘電体多層膜１１０についても条件を固定した状態において、半導体基板１００の厚さを０．３〜０．６ｍｍの範囲で変化させた場合のウェハーの反り量の実測値を図９に示す。図９の横軸が半導体基板１００の厚さであり、縦軸がウェハーの反り量である。
【００６８】
図９のグラフは上式（８）のｒ、ｄ、σとして上記パラメーターの値を代入した場合の、δとｂの関係を示すグラフと精度よく合致するものである。つまり、上式（８）はウェハーの反り量δを表す式として適切なものであり、上式（８）から導かれた上式（９）を用いることで、ウェハーの反り量を適切な範囲（１．０ｍｍ以下）に抑えることが可能になる。
【００６９】
具体的には、半導体基板１００の半径ｒ、半導体基板１００の厚さｂ、誘電体多層膜１１０の応力σ、誘電体多層膜１１０の厚さｄのうちの少なくとも１つが、上式（９）を満たすように可変に設定されればよい。
【００７０】
例えば、上述したように誘電体多層膜１１０として、ＴｉＯ２とＳｉＯ２を用い、さらに３００〜５００μｍ及び６００〜１１００μｍを阻止するとの条件が決まっていれば、誘電体多層膜１１０の厚さｄは決定される。また、半導体ウェハーの設計から、誘電体多層膜１１０を設ける面積が決まっていれば、誘電体多層膜１１０の応力σも決定されることになる。このような場合であれば、上式（９）においてｄ及びσも定数となるため、上式（９）を満たすように、半導体基板１００の半径ｒと厚さｂを決定すればよい。また、図９に示したように半導体ウェハーの半径ｒも固定値となるのであれば、上式（９）はｂについて解くことが可能になり、反りを適切な範囲に収める半導体基板１００の厚みの範囲を決定することができる。
【００７１】
ただし、誘電体多層膜１１０の厚さや面積等も変更可能であれば、ｒ、ｂ、σ、ｄの全てを可変に設定することが可能であり、どのパラメーターを可変に設定するかは種々の変形実施が可能である。一例としては、設計変更が困難である、或いは優先度が高く特定の値を用いることが好ましいパラメーターがある場合には、当該パラメーターは望ましい固定値に設定し、その他のパラメーターを可変に設定することで上式（９）を満足すればよい。
【００７２】
４．半導体ウェハーの製造工程
次に半導体ウェハーの製造工程について図１０（Ａ）〜図１８（Ｂ）を用いて説明する。図１０（Ａ）は図２（Ａ）等でも上述したように、本実施形態に係る半導体ウェハーの上面図（平面図）であり、図１０（Ｂ）は当該半導体ウェハーのうちの１つの受光センサー１４０に対応する部分を拡大した図である。以下の図では、１つの受光センサー１４０及びその周辺の領域について、Ｘ−Ｘ’における断面図、及びＹ−Ｙ’における断面図を用いるものとする。
【００７３】
半導体ウェハーの製造工程では、まず前半の半導体プロセスが実行される。具体的には図１１（Ａ）、図１１（Ｂ）に示したように、半導体基板１００上に、光検出領域１２０や、ＰＡＤ電極１３０を形成する。図１１（Ａ）がＸ−Ｘ’断面図であり、図１１（Ｂ）がＹ−Ｙ’断面図である。光検出領域１２０（フォトダイオード）の形成は、例えば図６（Ａ）を用いて上述した手法により行えばよい。
【００７４】
前半の半導体プロセス後に、誘電体多層膜１１０を形成する膜形成工程を行う。具体的には、まず準備段階として、図１２（Ａ）、図１２（Ｂ）に示したように、誘電体多層膜１１０を排除したい領域にレジストＲＥを塗布する。ここで誘電体多層膜１１０を排除したい領域とは、スクライブ領域（後述するダイシング工程において基板がカットされる領域であり、例えばスクライブラインに対応する領域。図１０等におけるＳＣ）及びＰＡＤ電極１３０に対応する領域である。
【００７５】
そしてその後に、図１３（Ａ）、図１３（Ｂ）に示したように、誘電体多層膜１１０を蒸着する膜形成工程を実行する。例えば、ＴｉＯ２（チタン酸化膜）のスパッタリングとＳｉＯ２のスパッタリングを交互に行い、多層薄膜を形成する。
【００７６】
膜形成工程の後に、受光センサー１４０のスクライブ領域にある誘電体多層膜１１０を除去する除去工程を行う。これは図１４（Ａ）、図１４（Ｂ）に示したように、誘電体多層膜１１０が薄いコーナー部分からエッチング液を侵入させてレジストＲＥを溶かし、当該レジストＲＥ上に蒸着されていた誘電体多層膜１１０を取り去るリフトオフ工程であってもよい。
【００７７】
なお、単純に不要な誘電体多層膜１１０を取り除くだけであれば、リフトオフ工程を行う必要はない。具体的には、膜形成工程の段階でレジストＲＥ等を用いる必要がなく、レジストＲＥ無しで通常の蒸着工程を行い、その後誘電体多層膜１１０のうちの必要な部分をレジストし、不要な部分をエッチングにより取り除けばよい。しかし本実施形態で用いるＴｉＯ２を用いた誘電体多層膜１１０は非常に固いため、通常のエッチングによる不要部分の除去が難しい。よってここでは、除去工程をリフトオフ工程により実現するものとしている。リフトオフ工程であれば、レジストＲＥ上に余分に形成された誘電体多層膜１１０は、レジストＲＥが持ち上げられることで取り除かれるため、誘電体多層膜１１０の固さによらず除去が可能である。
【００７８】
除去工程の後は、後半の半導体プロセスを実施する。具体的には、まず図１５（Ａ）、図１５（Ｂ）に示したように、ウェハーの表面（誘電体多層膜１１０や光検出領域１２０が形成される側の面）に保護テープＴＰを貼り付ける。
【００７９】
そして、ウェハーをより軽く、薄くするために、図１６（Ａ）、図１６（Ｂ）に示したようにウェハーの裏面を研磨する。そして、ウェハー裏面にＤＡＦ（ダイアタッチフィルム）を貼り、ダイシングフレームＦＲに固定し、表面の保護テープＴＰをはがす。図１７（Ａ）、図１７（Ｂ）がＤＡＦの貼付を表し、図１７（Ｃ）、図１７（Ｄ）がダイシングフレームＦＲへの固定を表す。また、図１７（Ｅ）、図１７（Ｆ）が保護テープＴＰをはがした状態を表す。
【００８０】
反りが大きいことで、装置において半導体ウェハーをハンドリングできない状況は、例えば図１７（Ａ）〜図１７（Ｆ）の状態で発生する。この時点では誘電体多層膜１１０が形成されているために応力によりウェハーは凸に反っている。そのため、半導体ウェハーが装置でうまく吸着できず、ＤＡＦを貼ったり、ダイシングフレームＦＲに固定したり、保護テープＴＰをはがすという工程を実行できなくなってしまう。その点、上述した本実施形態の手法であれば、反りを抑えることができるため、図１７（Ａ）〜図１７（Ｆ）の工程も適切に実行可能である。
【００８１】
最後に、図１８（Ａ）、図１８（Ｂ）に示したように、スクライブ領域ＳＣにおいて半導体基板１００をダイシングして受光センサー１４０を切り出す。
【００８２】
上述した本実施形態の手法は、受光センサー１４０の製造方法にも適用できる。具体的には、本実施形態に係る受光センサー製造方法は、半導体基板１００に光検出領域１２０を形成する工程と、半導体基板１００に受光センサー１４０の光学フィルターとなる誘電体多層膜１１０を形成する膜形成工程と、誘電体多層膜１１０が形成された半導体基板１００をダイシングして、受光センサー１４０を切り出すダイシング工程とを含み、半導体基板１００のポアソン比をＶＳとし、半導体基板１００のヤング率をＥＳとし、半導体基板１００の半径をｒとし、半導体基板１００の厚さをｂとし、誘電体多層膜１１０の応力をσとし、誘電体多層膜１１０の厚さをｄとした場合に、上式（１）の関係が成り立つ。
【００８３】
ここで、光検出領域１２０を形成する工程とは、図１１（Ａ）、図１１（Ｂ）の工程に対応し、膜形成工程とは、図１３（Ａ）、図１３（Ｂ）の工程に対応し、ダイシング工程とは、図１８（Ａ）、図１８（Ｂ）の工程に対応する。なお、膜形成工程に膜形成の準備段階である図１２（Ａ）、図１２（Ｂ）の工程を含めたり、ダイシング工程にダイシングの準備段階である図１５（Ａ）〜図１７（Ｆ）の工程を含める等、種々の変形実施が可能である。
【００８４】
このようにすれば、半導体ウェハーの反りを抑えることで、受光センサー１４０の製造を生産性を低下させることなく実施すること等が可能になる。
【００８５】
なお、以上のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また半導体ウェハー等の構成、動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【符号の説明】
【００８６】
１００，１０１  半導体基板、１１０，１１１  誘電体多層膜、
１２０，１２１  光検出領域、１３０，１３１  ＰＡＤ電極、１４０  受光センサー、
１５１  角度制限フィルター
【図３】
2015192006.tif 000003
【図８】
2015192006.tif 000004
【図９】
2015192006.tif 000005
【図１５】
2015192006.tif 000006
【図１６】
2015192006.tif 000007
【図１７】
2015192006.tif 000008
【図１８】
2015192006.tif 000009
【図１】
2015192006.tif 000010
【図２】
2015192006.tif 000011
【図４】
2015192006.tif 000012
【図５】
2015192006.tif 000013
【図６】
2015192006.tif 000014
【図７】
2015192006.tif 000015
【図１０】
2015192006.tif 000016
【図１１】
2015192006.tif 000017
【図１２】
2015192006.tif 000018
【図１３】
2015192006.tif 000019
【図１４】
2015192006.tif 000020