(57)【要約】【課題】高信頼性の半導体装置を提供する。【解決手段】実施形態によれば、第１〜４回路基板を含む半導体装置が提供される。第１〜４回路基板のそれぞれは、基板及びスイッチイング素子を含む。第１回路基板は、第１端子部と、第１端子部よりも低電位に設定される２端子部を含む。第２回路基板は、第３端子部と、第３端子部よりも低電位に設定される４端子部を含む。第３回路基板は、第５端子部と、第５端子部よりも低電位に設定される６端子部を含む。第４回路基板は、第７端子部と、第７端子部よりも低電位に設定される８端子部を含む。第２端子部と第３端子部とは、電気的に接続される。第６端子部と第７端子部とは、電気的に接続される。第１基板と第３基板とは、重なる。第２基板と第４基板とは、重なる。第１端子部から第２端子部へ向かう方向は、第５端子部から第６端子部へ向かう方向とは逆向きである。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１面を有する第１基板と、
前記第１面に設けられた第１スイッチング素子と、
前記第１基板に設けられ、前記第１スイッチング素子と電気的に接続された第１端子部と、
前記第１基板に設けられ、前記第１スイッチング素子と電気的に接続され、前記第１端子部よりも低い電位に設定される第２端子部と、
を含む第１回路基板と、
第２面を有する第２基板と、
前記第２面に設けられた第２スイッチング素子と、
前記第２基板に設けられ、前記第２スイッチング素子と電気的に接続された第３端子部と、
前記第２基板に設けられ、前記第２スイッチング素子と電気的に接続され、前記第３端子部よりも低い電位に設定される第４端子部と、
を含む第２回路基板と、
第３面を有する第３基板と、
前記第３面に設けられた第３スイッチング素子と、
前記第３基板に設けられ、前記第３スイッチング素子と電気的に接続された第５端子部と、
前記第３基板に設けられ、前記第３スイッチング素子と電気的に接続され、前記第５端子部よりも低い電位に設定される第６端子部と、
を含む第３回路基板と、
第４面を有する第４基板と、
前記第４面に設けられた第４スイッチング素子と、
前記第４基板に設けられ、前記第４スイッチング素子と電気的に接続された第７端子部と、
前記第４基板に設けられ、前記第４スイッチング素子と電気的に接続され、前記第７端子部よりも低い電位に設定される第８端子部と、
を含む第４回路基板と、
を備え、
前記第２端子部と前記第３端子部とは、電気的に接続され、
前記第６端子部と前記第７端子部とは、電気的に接続され、
前記第１面に投影したときに、前記第３面は、前記第１面の少なくとも一部と重なり、
前記第２面に投影したときに、前記第４面は、前記第２面の少なくとも一部と重なり、
前記第１回路基板から前記第２回路基板へ向かう第１方向と、前記第１回路基板から前記第３回路基板へ向かう第２方向と、を含む平面に投影したときに、前記第１端子部から前記第２端子部へ向かう方向は、前記第５端子部から前記第６端子部へ向かう方向とは逆向きの成分を含み、
前記平面に投影したときに、前記第３端子部から前記第４端子部へ向かう方向は、前記第７端子部から前記第８端子部へ向かう方向とは逆向きの成分を含む半導体装置。
【請求項２】
前記第４回路基板は、前記第２方向において前記第２回路基板と並び、前記第１方向において前記第３回路基板と並ぶ請求項１記載の半導体装置。
【請求項３】
前記第１端子部から前記第２端子部へ流れる電流の向きは、前記５端子部から前記第６端子部へ流れる電流の向きとは逆向きの成分を含む請求項１または２記載の半導体装置。
【請求項４】
前記第１回路基板は、
前記第１面に設けられ、前記第１スイッチング素子と前記第１端子部とを電気的に接続する第１配線部と、
前記第１面に設けられ、前記第１スイッチング素子と前記第２端子部とを電気的に接続する第２配線部と、
をさらに含み、
前記第２回路基板は、
前記第２面に設けられ、前記第２スイッチング素子と前記第３端子部とを電気的に接続する第３配線部と、
前記第２面に設けられ、前記第２スイッチング素子と前記第４端子部とを電気的に接続する第４配線部と、
をさらに含み、
前記第３回路基板は、
前記第３面に設けられ、前記第３スイッチング素子と前記第５端子部とを電気的に接続する第５配線部と、
前記第３面に設けられ、前記第３スイッチング素子と前記第６端子部とを電気的に接続する第６配線部と、
をさらに含み、
前記第４回路基板は、
前記第４面に設けられ、前記第４スイッチング素子と前記第７端子部とを電気的に接続する第７配線部と、
前記第４面に設けられ、前記第４スイッチング素子と前記第８端子部とを電気的に接続する第８配線部と、
をさらに含み、
前記第１面に投影したときに、前記第６配線部は、前記第１配線部の少なくとも一部と重なり、
前記第１面に投影したときに、前記第５配線部は、前記第２配線部の少なくとも一部と重なる請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記第２面に投影したときに、前記第８配線部は、前記第３配線部の少なくとも一部と重なり、
前記第２面に投影したときに、前記第７配線部は、前記第４配線部の少なくとも一部と重なる請求項４記載の半導体装置。
【請求項６】
前記第１配線部から前記第２配線部へ向かう方向は、前記第５配線部から前記第６配線部へ向かう方向とは逆向きの成分を含む請求項４または５記載の半導体装置。
【請求項７】
前記第１スイッチング素子は、前記第１面と前記第３面との間に設けられ、
前記第３スイッチング素子は、前記第１面と前記第３面との間に設けられた請求項１〜６のいずれか１つに記載の半導体装置。
【請求項８】
前記第１回路基板は、前記第１端子部と電気的に接続された第１カソードと、前記第２端子部と電気的に接続された第１アノードと、を含む第１ダイオードをさらに含む請求項１〜７のいずれか１つに記載の半導体装置。
【請求項９】
前記第１回路基板は、前記第１面に設けられ、前記第１端子部及び前記第２端子部と電気的に接続された第５スイッチング素子をさらに含む請求項１〜８のいずれか１つに記載の半導体装置。
【請求項１０】
コンデンサをさらに備え、
前記コンデンサの一端は、前記第１端子部及び前記第５端子部と電気的に接続され、
前記コンデンサの他端は、前記第４端子部及び前記第８端子部と電気的に接続される請求項１〜９のいずれか１つに記載の半導体装置。
【請求項１１】
前記第３面は、前記第１面に対して平行であり、
前記第４面は、前記第２面に対して平行である請求項１〜１０のいずれか１つに記載の半導体装置。
【請求項１２】
前記第２面は、前記第１面に対して平行であり、
前記第４面は、前記第３面に対して平行である請求項１〜１１のいずれか１つに記載の半導体装置。
【請求項１３】
前記第２基板は、前記第１面を含む平面に配置され、
前記第４基板は、前記第３面を含む平面に配置される請求項１〜１２のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
例えば、半導体素子を用いたインバータなどの半導体装置がある。例えば、半導体素子は、配線を用いて基板に実装されている。このような半導体装置において、配線によるインダクタンスを抑制し、高い信頼性を得ることが望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１１８３３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、高信頼性の半導体装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、第１回路基板と、第２回路基板と、第３回路基板と、第４回路基板と、を含む半導体装置が提供される。前記第１回路基板は、第１面を有する第１基板と、第１スイッチング素子と、第１端子部と、第２端子部と、を含む。前記第１スイッチング素子は、前記第１面に設けられる。前記第１端子部は、前記第１基板に設けられ、前記第１スイッチング素子と電気的に接続される。前記第２端子部は、前記第１基板に設けられ、前記第１スイッチング素子と電気的に接続され、前記第１端子部よりも低い電位に設定される。前記第２回路基板は、第２面を有する第２基板と、第２スイッチング素子と、第３端子部と、第４端子部と、を含む。前記第２スイッチング素子は、前記第２面に設けられる。前記第３端子部は、前記第２基板に設けられ、前記第２スイッチング素子と電気的に接続される。前記第４端子部は、前記第２基板に設けられ、前記第２スイッチング素子と電気的に接続され、前記第３端子部よりも低い電位に設定される。前記第３回路基板は、第３面を有する第３基板と、第３スイッチング素子と、第５端子部と、第６端子部と、を含む。前記第３スイッチング素子は、前記第３面に設けられる。前記第５端子部は、前記第３基板に設けられ、前記第３スイッチング素子と電気的に接続される。前記第６端子部は、前記第３基板に設けられ、前記第３スイッチング素子と電気的に接続され、前記第５端子部よりも低い電位に設定される。前記第４回路基板は、第４面を有する第４基板と、第４スイッチング素子と、第７端子部と、第８端子部と、を含む。前記第４スイッチング素子は、前記第４面に設けられる。前記第７端子部は、前記第４基板に設けられ、前記第４スイッチング素子と電気的に接続される。前記第８端子部は、前記第４基板に設けられ、前記第４スイッチング素子と電気的に接続される。前記第２端子部と前記第３端子部とは、電気的に接続される。前記第６端子部と前記第７端子部とは、電気的に接続される。前記第１面に投影したときに、前記第３面は、前記第１面の少なくとも一部と重なる。前記第２面に投影したときに、前記第４面は、前記第２面の少なくとも一部と重なる。前記第１回路基板から前記第２回路基板へ向かう第１方向と、前記第１回路基板から前記第３回路基板へ向かう第２方向と、を含む平面に投影したときに、前記第１端子部から前記第２端子部へ向かう方向は、前記第５端子部から前記第６端子部へ向かう方向とは逆向きの成分を含む。前記平面に投影したときに、前記第３端子部から前記第４端子部へ向かう方向は、前記第７端子部から前記第８端子部へ向かう方向とは逆向きの成分を含む。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体装置を示す模式的斜視図である。
【図２】図２（ａ）及び図２（ｂ）は、第１の実施形態に係る半導体装置を示す模式的平面図である。
【図３】第１の実施形態に係る半導体装置を示す回路図である。
【図４】図４（ａ）及び図４（ｂ）は、第１の実施形態に係る半導体装置の動作を示す回路図である。
【図５】第１の実施形態に係る半導体装置の動作を示すグラフ図である。
【図６】第１の実施形態に係る半導体装置を示す回路図である。
【図７】図７（ａ）〜図７（ｃ）は、半導体装置を示す模式図である。
【図８】第１の実施形態に係る半導体装置の特性を示すグラフ図である。
【図９】図９（ａ）及び図９（ｂ）は、第２の実施形態に係る半導体装置を示す模式的平面図である。
【発明を実施するための形態】
【０００７】
以下に、各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１の実施形態）  
図１は、第１の実施形態に係る半導体装置を例示する模式的斜視図である。  
図１は、実施形態に係る半導体装置５００を例示している。
【０００９】
図１に表したように、半導体装置５００は、第１回路基板１００と、第２回路基板２００と、第３回路基板３００と、第４回路基板４００と、を含む。
【００１０】
図２（ａ）及び図２（ｂ）は、第１の実施形態に係る半導体装置を例示する模式的平面図である。  
図２（ａ）は、半導体装置５００の第１回路基板１００及び第２回路基板２００を例示する模式的平面図である。  
図２（ｂ）は、半導体装置５００の第３回路基板３００及び第４回路基板４００を例示する透視平面図である。  
図３は、第１の実施形態に係る半導体装置を例示する回路図である。  
図３は、半導体装置５００の回路図を例示している。  
図３に表したように、半導体装置５００は、例えば、インバータ回路である。
【００１１】
図１、図２（ａ）及び図２（ｂ）においては、見やすさのため半導体装置５００に含まれる一部の要素を省略して示す。例えば、第１回路基板１００と第２回路基板２００とを接続する配線などが省略されている。
【００１２】
図１及び図２（ａ）に表したように、第１回路基板１００は、第１基板１０と、第１スイッチング素子１０ｓと、第１端子部１１ｅと、第２端子部１２ｅと、を含む。
【００１３】
第１基板１０は、第１面１０ａを有する。第１スイッチング素子１０ｓは、第１面１０ａに設けられる。
【００１４】
この例では、第１回路基板１００は、第１配線部１１ｐと、第２配線部１２ｐと、第１接続部材１１ｗと、をさらに含む。第１配線部１１ｐ、第２配線部１２ｐ及び第１接続部材１１ｗは、第１面１０ａに設けられる。
【００１５】
第１接続部材１１ｗは、第１スイッチング素子１０ｓと第２配線部１２ｐとを電気的に接続する。
【００１６】
第１配線部１１ｐは、第１スイッチング素子１０ｓと第１端子部１１ｅとを電気的に接続する。第２配線部１２ｐは、第１接続部材１１ｗを介して、第１スイッチング素子１０ｓと第２端子部１２ｅと、を電気的に接続する。
【００１７】
換言すると、第１端子部１１ｅは、第１配線部１１ｐを介して、第１スイッチング素子１０ｓと電気的に接続される。第２端子部１２ｅは、第２配線部１２ｐを介して、第１スイッチング素子１０ｓと電気的に接続される。
【００１８】
実施形態において、電気的に接続される状態は、２つの導体が直接接する状態、及び、間に他の導体が挿入されて２つの導体の間に電流が流れる状態を含む。
【００１９】
例えば、第１スイッチング素子１０ｓ及び半導体装置５００に用いられるスイッチング素子には、バイポーラトランジスタや電界効果型トランジスタ（Field Effect Transistor：ＦＥＴ）などの半導体素子が用いられる。この例では、第１スイッチング素子１０ｓは、ＦＥＴである。ＦＥＴは、ソース端子、ドレイン端子及びゲート端子を含む。例えば、第１スイッチング素子１０ｓのドレイン端子は、第１配線部１１ｐと電気的に接続される。例えば、第１スイッチング素子１０ｓのソース端子は、第２配線部１２ｐと電気的に接続される。
【００２０】
半導体装置５００の動作において、第２端子部１２ｅは、第１端子部１１ｅよりも低い電位に設定される。
【００２１】
この例では、第１回路基板１００は、第１ダイオード１０ｄと、第２接続部材１２ｗと、をさらに含む。第１ダイオード１０ｄは、例えば、第１アノード１０ｄａと、第１カソード１０ｄｃと、を含む。
【００２２】
第２接続部材１２ｗは、第１ダイオード１０ｄと第２配線部１２ｐとを電気的に接続する。第１カソード１０ｄｃは、第１端子部１１ｅと電気的に接続される。第１アノード１０ｄａは、第２端子部１２ｅと電気的に接続される（図３参照）。
【００２３】
第２回路基板２００は、第２基板２０と、第２スイッチング素子２０ｓと、第３端子部２３ｅと、第４端子部２４ｅと、を含む。
【００２４】
第２基板２０は、第２面２０ａを有する。第２スイッチング素子２０ｓは、第２面２０ａに設けられる。
【００２５】
この例では、第２回路基板２００は、第３配線部２３ｐと、第４配線部２４ｐと、第３接続部材２３ｗと、をさらに含む。第３配線部２３ｐ、第４配線部２４ｐ及び第３接続部材２３ｗは、第２面２０ａに設けられる。
【００２６】
第３接続部材２３ｗは、第２スイッチング素子２０ｓと第４配線部２４ｐとを電気的に接続する。
【００２７】
第３配線部２３ｐは、第２スイッチング素子２０ｓと第３端子部２３ｅとを電気的に接続する。第４配線部２４ｐは、第３接続部材２３ｗを介して、第２スイッチング素子２０ｓと第４端子部２４ｅと、を電気的に接続する。
【００２８】
換言すると、第３端子部２３ｅは、第３配線部２３ｐを介して、第２スイッチング素子２０ｓと電気的に接続される。第４端子部２４ｅは、第４配線部２４ｐを介して、第２スイッチング素子２０ｓと電気的に接続される。
【００２９】
この例では、第２スイッチング素子２０ｓは、ＦＥＴである。例えば、第２スイッチング素子２０ｓのドレイン端子は、第３配線部２３ｐと電気的に接続される。例えば、第２スイッチング素子２０ｓのソース端子は、第４配線部２４ｐと電気的に接続される。
【００３０】
半導体装置５００の動作において、第４端子部２４ｅは、第３端子部２３ｅよりも低い電位に設定される。
【００３１】
この例では、第２回路基板２００は、第２ダイオード２０ｄと、第４接続部材２４ｗと、をさらに含む。第２ダイオード２０ｄは、例えば、第２アノード２０ｄａと、第２カソード２０ｄｃと、を含む。
【００３２】
第４接続部材２４ｗは、第２ダイオード２０ｄと第４配線部２４ｐとを電気的に接続する。第２カソード２０ｄｃは、第３端子部２３ｅと電気的に接続される。第２アノード２０ｄａは、第４端子部２４ｅと電気的に接続される。
【００３３】
第１回路基板１００から第２回路基板２００へ向かう方向（第１方向）をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向に対して垂直で、Ｘ軸方向に対して垂直な方向をＹ軸方向とする。
【００３４】
第２回路基板２００は、Ｚ軸方向において、第１回路基板１００と並ぶ。例えば、第１基板１０の第１面１０ａと、第２基板２０の第２面２０ａと、は、Ｚ軸方向に対して実質的に平行な面である。例えば、第１面１０ａと第２面２０ａとは、実質的に平行である。例えば、第２基板２０は、第１面１０ａを含む平面に配置される。
【００３５】
図２（ｂ）に表したように、第３回路基板３００は、第３基板３０と、第３スイッチング素子３０ｓと、第５端子部３５ｅと、第６端子部３６ｅと、を含む。
【００３６】
第３基板３０は、第３面３０ａを有する。第３スイッチング素子３０ｓは、第３面３０ａに設けられる。
【００３７】
この例では、第３回路基板３００は、第５配線部３５ｐと、第６配線部３６ｐと、第５接続部材３５ｗと、をさらに含む。第５配線部３５ｐ、第６配線部３６ｐ及び第５接続部材３５ｗは、第３面３０ａに設けられる。
【００３８】
第５接続部材３５ｗは、第３スイッチング素子３０ｓと第６配線部３６ｐとを電気的に接続する。
【００３９】
第５配線部３５ｐは、第３スイッチング素子３０ｓと第５端子部３５ｅとを電気的に接続する。第６配線部３６ｐは、第５接続部材３５ｗを介して、第３スイッチング素子３０ｓと第６端子部３６ｅと、を電気的に接続する。
【００４０】
換言すると、第５端子部３５ｅは、第５配線部３５ｐを介して、第３スイッチング素子３０ｓと電気的に接続される。第６端子部３６ｅは、第６配線部３６ｐを介して、第３スイッチング素子３０ｓと電気的に接続される。
【００４１】
この例では、第３スイッチング素子３０ｓは、ＦＥＴである。例えば、第３スイッチング素子３０ｓのドレイン端子は、第５配線部３５ｐと電気的に接続される。例えば、第３スイッチング素子３０ｓのソース端子は、第６配線部３６ｐと電気的に接続される。
【００４２】
半導体装置５００の動作において、第６端子部３６ｅは、第５端子部３５ｅよりも低い電位に設定される。
【００４３】
この例では、第３回路基板３００は、第３ダイオード３０ｄと、第６接続部材３６ｗと、をさらに含む。第３ダイオード３０ｄは、例えば、第３アノード３０ｄａと、第３カソード３０ｄｃと、を含む。
【００４４】
第６接続部材３６ｗは、第３ダイオード３０ｄと第６配線部３６ｐとを電気的に接続する。第３カソード３０ｄｃは、第５端子部３５ｅと電気的に接続される。第３アノード３０ｄａは、第６端子部３６ｅと電気的に接続される。
【００４５】
第３回路基板３００は、例えば、Ｚ軸方向と交差する方向（第２方向、例えばＹ軸方向）において第１回路基板１００と並ぶ。第３面３０ａは、例えば、Ｚ軸方向に対して実質的に平行な面である。例えば、第３面３０ａは、第１面１０ａに対して実質的に平行である。
【００４６】
図２（ｂ）に表したように、第４回路基板４００は、第４基板４０と、第４スイッチング素子４０ｓと、第７端子部４７ｅと、第８端子部４８ｅと、を含む。
【００４７】
第４基板４０は、第４面４０ａを有する。第４スイッチング素子４０ｓは、第４面４０ａに設けられる。
【００４８】
この例では、第４回路基板４００は、第７配線部４７ｐと、第８配線部４８ｐと、第７接続部材４７ｗと、をさらに含む。第７配線部４７ｐ、第８配線部４８ｐ及び第７接続部材４７ｗは、第４面４０ａに設けられる。
【００４９】
第７接続部材４７ｗは、第４スイッチング素子４０ｓと第８配線部４８ｐとを電気的に接続する。
【００５０】
第７配線部４７ｐは、第４スイッチング素子４０ｓと第７端子部４７ｅとを電気的に接続する。第８配線部４８ｐは、第７接続部材４７ｗを介して、第４スイッチング素子４０ｓと第８端子部４８ｅと、を電気的に接続する。
【００５１】
換言すると、第７端子部４７ｅは、第７配線部４７ｐを介して、第４スイッチング素子４０ｓと電気的に接続される。第８端子部４８ｅは、第８配線部４８ｐを介して、第４スイッチング素子４０ｓと電気的に接続される。
【００５２】
この例では、第４スイッチング素子４０ｓは、ＦＥＴである。例えば、第４スイッチング素子４０ｓのドレイン端子は、第７配線部４７ｐと電気的に接続される。例えば、第４スイッチング素子４０ｓのソース端子は、第８配線部４８ｐと電気的に接続される。
【００５３】
半導体装置５００の動作において、第８端子部４８ｅは、第７端子部４７ｅよりも低い電位に設定される。
【００５４】
この例では、第４回路基板４００は、第４ダイオード４０ｄと、第８接続部材４８ｗと、をさらに含む。第４ダイオード４０ｄは、例えば、第４アノード４０ｄａと、第４カソード４０ｄｓと、を含む。
【００５５】
第８接続部材４８ｗは、第４ダイオード４０ｄと第８配線部４８ｐとを電気的に接続する。第４カソード４０ｄｃは、第７端子部４７ｅと電気的に接続される。第４アノード４０ｄａは、第８端子部４８ｅと電気的に接続される。
【００５６】
図３に表したように、第２端子部１２ｅと、第３端子部２３ｅとは、電気的に接続される。第６端子部３６ｅと第７端子部４７ｅとは、電気的に接続される。
【００５７】
第４回路基板４００は、第１回路基板１００から第３回路基板３００へ向かう第２方向（例えばＹ軸方向）において、第２回路基板と並ぶ。第４回路基板４００は、第１回路基板１００から第２回路基板２００へ向かう第１方向（Ｚ軸方向）において、第３回路基板と並ぶ。例えば、第４面４０ａは、第２面２０ａに対して実質的に平行である。例えば、第４面４０ａは、第３面に対して実質的に平行である。例えば、第４基板４０は、第３面３０ａを含む平面に配置される。
【００５８】
図１に表したように、第１面１０ａに投影したときに、第３面３０ａは、第１面１０ａの少なくとも一部と重なる。例えば、第１面１０ａは、第３面３０ａと、対向する。すなわち、第１スイッチング素子１０ｓは、第１面１０ａと第３面３０ａとの間に設けられる。第３スイッチング素子３０ｓは、第１面１０ａと第３面３０ａとの間に設けられる。
【００５９】
例えば、第１面１０ａに投影したときに、第６配線部３６ｐは、第１配線部１１ｐの少なくとも一部と重なる。例えば、第１面１０ａに投影したときに、第５配線部３５ｐは、第２配線部１２ｐの少なくとも一部と重なる。
【００６０】
半導体装置５００において、第１配線部１１ｐから第２配線部１２ｐへ向かう方向は、第５配線部３５ｐから第６配線部３６ｐへ向かう方向とは逆向きの成分を含む。
【００６１】
例えば、Ｙ−Ｚ平面（第１方向と第２方向とを含む平面）に投影したときに、第１端子部１１ｅから第２端子部１２ｅへ向かう方向は、第５端子部３５ｅから第６端子部３６ｅへ向かう方向とは逆向きの成分を含む。
【００６２】
例えば、後述するように、半導体装置５００の動作において、電流は、第１端子部１１ｅから、第１スイッチング素子１０ｓを経て、第２端子部１２ｅへ流れる。例えば、電流は、第５端子部３５ｅから、第３スイッチング素子３０ｓを経て、第６端子部３６ｅへ流れる。図２の破線矢印は、回路基板のそれぞれにおいて流れる電流の向きを模式的に例示している。
【００６３】
このように、第１回路基板１００の第１端子部１１ｅから第２端子部１２ｅへ流れる電流の向きは、第３回路基板２００の第５端子部３５ｅから第６端子部３６ｅへ流れる電流の向きとは逆向きの成分を含む。これにより、第１回路基板１００と第３回路基板３００との間の相互インダクタンスを低減することができる。
【００６４】
第２面２０ａに投影したときに、第４面４０ａは、第２面２０ａの少なくとも一部と重なる。例えば、第２面２０ａは、第４面４０ａと、対向する。すなわち、第２スイッチング素子２０ｓは、第２面２０ａと第４面４０ａとの間に設けられる。第４スイッチング素子４０ｓは、第２面２０ａと第４面４０ａとの間に設けられる。
【００６５】
例えば、第２面２０ａに投影したときに、第８配線部４８ｐは、第３配線部２３ｐの少なくとも一部と重なる。たとえば、第２面２０ａに投影したときに、第７配線部４７ｐは、第４配線部２４ｐの少なくとも一部と重なる。
【００６６】
半導体装置５００において、第３配線部２３ｐから第４配線部２４ｐへ向かう方向は、第７配線部４７ｐから第８配線部４８ｐへ向かう方向とは逆向きの成分を含む。
【００６７】
例えば、Ｙ−Ｚ平面に投影したときに、第３端子部２３ｅから第４端子部２４ｅへ向かう方向は、第７端子部４７ｅから第８端子部４８ｅへ向かう方向とは逆向きの成分を含む。
【００６８】
例えば、後述するように、半導体装置５００の動作において、電流は、第３端子部２３ｅから、第２スイッチング素子２０ｓを経て、第４端子部２４ｅへ流れる。例えば、電流は、第７端子部４７ｅから、第４スイッチング素子４０ｓを経て、第８端子部４８ｅへ流れる。
【００６９】
このように、第２回路基板２００の第３端子部２３ｅから第４端子部２４ｅへ流れる電流の向きは、第４回路基板４００の第７端子部４７ｅから第８端子部４８ｅへ流れる電流の向きとは逆向きの成分を含む。これにより、第２回路基板２００と第４回路基板４００との間の相互インダクタンスを低減することができる。  
次に、半導体装置５００の動作について、説明する。
【００７０】
図４（ａ）及び図４（ｂ）は、第１の実施形態に係る半導体装置の動作を例示する回路図である。  
図４（ａ）及び図４（ｂ）に表したように、半導体装置５００は、電圧源Ｅ１と電気的に接続される。第１端子部１１ｅ及び第５端子部３５ｅが、電圧源Ｅ１の正極側Ｅｐと電気的に接続される。第４端子部２４ｅ及び第８端子部４８ｅが、電圧源Ｅ１の負極側Ｅｎと電気的に接続される。
【００７１】
半導体装置５００は、例えば、フルブリッジ回路である。第１回路基板１００の回路は、例えば、ハイサイド回路（第１ハイサイド回路ＨＳ１）である。第２回路基板２００の回路は、例えば、ローサイド回路（第１ローサイド回路ＬＳ１）である。第３回路基板３００の回路は、例えば、ハイサイド回路（第２ハイサイド回路ＨＳ２）である。第４回路基板４００の回路は、例えば、ローサイド回路（第２ローサイド回路ＬＳ２）である。
【００７２】
半導体装置５００は、コンデンサＣ１と電気的に接続される。第１端子部１１ｅ及び第５端子部３５ｅは、コンデンサＣ１の一端と接続される。第４端子部２４ｅ及び第８端子部４８ｅは、コンデンサＣ１の他端と接続される。
【００７３】
電気的に接続された第２端子部１２ｅ及び第３端子部２３ｅは、出力端子ＡＣ１として、負荷Ｚ１の一端と接続される。電気的に接続された第６端子部３６ｅ及び第７端子部４７ｅは、出力端子ＡＣ２として、負荷Ｚ１の他端と接続される。負荷Ｚ１は、例えば、インダクタンスである。
【００７４】
半導体装置５００の動作において、第１〜第４スイッチング素子１０ｓ〜４０ｓをスイッチングさせる。これにより、半導体装置５００は、直流電圧を交流電圧に変換する。コンデンサＣ１の容量は大きく設定される。これにより、例えば、スイッチング動作を行っても、スイッチング素子のそれぞれのドレイン端子には、実質的に一定の電圧が印加されると考えることができる。
【００７５】
例えば、半導体装置５００は、第１状態ＳＴ１と、第２状態ＳＴ２と、を交互に繰り返す。  
図４（ａ）に表したように、第１状態ＳＴ１においては、第１スイッチング素子１０ｓ及び第４スイッチング素子４０ｓがオンの状態とされ、第２スイッチング素子２０ｓ及び第３スイッチング素子３０ｓがオフの状態とされる。  
図４（ｂ）に表したように、第２状態ＳＴ２においては、第２スイッチング素子２０ｓ及び第３スイッチング素子３０ｓがオンの状態とされ、第１スイッチング素子１０ｓ及び第４スイッチング素子４０ｓがオフの状態とされる。  
オンの状態においては、スイッチング素子の両端の間（例えばソース端子とドレイン端子との間）に電流が流れる。
【００７６】
第１状態ＳＴ１においては、電流Ｉａは、電圧源Ｅ１から、第１スイッチング素子１０ｓ、負荷Ｚ１及び第４スイッチング素子４０ａを経て、電圧源Ｅ１へ向かって流れる。このとき、負荷Ｚ１に電圧Ｖｌｏａｄが印加される。第１状態ＳＴ１においては、出力端子ＡＣ１の電位は、出力端子ＡＣ２の電位よりも高い。
【００７７】
第２状態ＳＴ２においては、電流Ｉａは、電圧源から、第３スイッチング素子３０ｓ、負荷Ｚ１及び第２スイッチング素子２０ｓを経て、電圧源Ｅ１へ向かって流れる。このとき、負荷Ｚ１に印加される電圧Ｖｌｏａｄの極性は、第１状態ＳＴ１における電圧Ｖｌｏａｄの極性と逆である。第２状態ＳＴ２においては、出力端子ＡＣ１の電位は、出力端子ＡＣ２の電位よりも低い。
【００７８】
図５は、第１の実施形態に係る半導体装置の動作を例示するグラフ図である。
【００７９】
図５は、半導体装置５００の出力を例示している。すなわち、前述の半導体装置５００の動作において、負荷Ｚ１に印加される電圧Ｖｌｏａｄを例示している。図５の横軸は、時間Ｔ１であり、図５の縦軸は、電圧Ｖｌｏａｄである。
【００８０】
図５に表したように、例えば、第１状態ＳＴ１において、電圧Ｖｌｏａｄは、正である。第２状態ＳＴ２において、電圧Ｖｌｏａｄは、負である。半導体装置５００は、第１状態ＳＴ１と第２状態ＳＴ２とを交互に繰り返す。これにより、電圧源Ｅ１から供給される直流電圧から、交流電圧を得ることができる。
【００８１】
例えば、第１状態ＳＴ１から第２状態ＳＴ２に切り替わるとき、負荷Ｚ１において、電流Ｉａが、急激な方向の変化に追従できない場合がある。このため、例えば、第２スイッチング素子２０ｓと第３スイッチング素子３０ｓとに逆向きに電流が流れる場合がある。これにより、スイッチング素子が破損してしまう場合がある。そこで、半導体装置５００においては、例えば、第２スイッチング素子２０ｓのドレイン−ソース間に逆向きの第２ダイオード２０ｄが接続されている。第２ダイオード２０ｄを介して、電圧源Ｅ１へ回生電流が流れる。これにより、第２スイッチング素子２０ｓの破損を防ぐことができる。同様に、第１ダイオード１０ｄ、第３ダイオード３０ｄ、第４ダイオード４０ｄが設けられる。これにより、例えば、スイッチング素子のそれぞれの破損を防ぐことができる。  
この例では外付けのダイオードを設けている。スイッチング素子のそれぞれに設けられるボディーダイオードに回生電流を流し、外付けのダイオードを省略してもよい。
【００８２】
このように、スイッチング素子をスイッチング動作させることにより、半導体装置５００は、インバータとして動作する。
【００８３】
図６は、第１の実施形態に係る半導体装置を例示する回路図である。  
図６は、半導体装置５００を例示する回路図である。  
例えば、図３及び図４に表した半導体装置５００の回路図は、理想的な回路である。これに対して、実際にインバータ回路を構成する場合、配線パターンなどによって、図６に表したように、寄生インダクタンスが生じる。
【００８４】
図７（ａ）〜図７（ｃ）は、半導体装置を例示する模式図である。  
図７（ａ）に表したように、例えば、ＦＥＴなどの半導体チップ４を基板１に実装する場合、基板１の上下面に配線パターン２ａ〜２ｄ（配線部）が設けられる。さらにベースプレート３及びボンディングワイヤ５ａ及び５ｂ（接続部材）が設けられる。ベースプレート３は、半導体チップ４によって生じる熱を放熱する。半導体装置５００の第１〜第４回路基板１００〜４００にもベースプレートを設けることができる。
【００８５】
ボンディングワイヤ５ａ及び５ｂは、半導体チップ４と配線パターン２ａ及び２ｃとを接続する。基板１には、例えば、窒化アルミニウムまたは窒化ケイ素などのセラミック基板が用いられる。これらのセラミック基板は、例えば、高熱伝導性や高耐圧性を有する。半導体装置５００に用いられる第１〜第４基板１０〜４０においても、このような基板を用いることができる。
【００８６】
半導体チップ４は、基板１の配線パターン２ｂにダイボンディングされる。ワイヤボンディングによって、半導体チップの各端子を基板１の配線パターン２ａ、２ｃと接続される。このとき、配線パターンやボンディングワイヤはインダクタンス成分を有しており、これが寄生インダクタンスとなる。例えば、この寄生インダクタンスは、準静電磁界解析ツールを利用することにより抽出可能である。
【００８７】
図６は、このような寄生インダクタンスを考慮した半導体装置５００の回路図である。寄生インダクタンスを考慮すると、例えば、インダクタンス１０ｋ〜１０ｎ、１１ｋ〜１１ｎ、１２ｋ〜１２ｎ及び１３ｋ〜１３ｎが付加される。
【００８８】
例えば、スイッチング動作する際、電流の経路に寄生する全ての寄生インダクタンスＬｐと、電流ｉの時間変化と、から、Ｖ１＝Ｌｐ×ｄｉ／ｄｔで表されるスパイク電圧Ｖ１が生じる。前述の式の通り、スパイク電圧Ｖ１は寄生インダクタンスＬｐが大きければ大きいほど高い値となる。スパイク電圧Ｖ１が、ＦＥＴの定格電圧を超えると、ＦＥＴが破損する場合がある。パワーモジュールにおいて、寄生インダクタンスを小さい値とする。これにより、例えば、ＦＥＴの破損を防ぐことができる。
【００８９】
半導体装置において、隣接する寄生インダクタンスの結合が強いと、相互インダクタンスが大きくなる。例えば、図６に表したように、相互インダクタンスＭａ１０〜Ｍｄ１０、Ｍａ１１〜Ｍｄ１１が付加される。相互インダクタンスを小さい値とすることにより、例えば、ＦＥＴの破損を防ぐことができる。
【００９０】
図７（ｂ）は、互いに隣接するインダクタンスＬｐ（インダクタンスＬｐ１及びインダクタンスＬｐ２）を例示する回路図である。図７（ｃ）は、隣接するインダクタンスＬｐの相互インダクタンスＭｐを考慮した場合の、図７（ｂ）の等価回路図である。
【００９１】
例えば、相互インダクタンスＭｐは、結合係数ｋを用いた場合、Ｍｐ＝ｋ×（Ｌｐ１×Ｌｐ２）１／２で表される。例えば、インダクタンスＬｐ１へ流れる電流をＩ１、インダクタンスＬｐ２へ流れる電流をＩ２とする。図７（ｃ）に表したように、インダクタンスＬｐ１に流れる電流Ｉ１の向きと、インダクタンスＬｐ２に流れる電流Ｉ２の向きと、が同じ場合は、相互インダクタンスＭｐの両端に印加される電圧は、Ｍｐ×（Ｉ１＋Ｉ２）となる。このように、隣接するインダクタンスのそれぞれに流れる電流の向きが同じ場合、相互インダクタンスＭｐの影響が大きくなる。
【００９２】
例えば、隣接するインダクタンスのそれぞれに流れる電流の向きを、互いに逆向きとする。これにより、寄生インダクタンスの影響を小さくすることができる。
【００９３】
上述のように、実施形態に係る半導体装置５００においては、第１回路基板１００（第１ハイサイド回路ＨＳ１）と、第３回路基板３００（第２ハイサイド回路ＨＳ２）と、が対向している。第２回路基板２００（第１ローサイド回路ＬＳ１）と、第４回路基板４００（第４ローサイド回路ＬＳ２）と、が対向している。このように、半導体装置５００の動作において、対向する回路基板どうしは、例えば、同時にオンの状態とされない。
【００９４】
第１状態ＳＴ１において、電流は、第１端子部１１ｅから第１スイッチング素子１０ｓを介して、第２端子部１２ｅへ流れる。電流は、第２端子部１２ｅと第７端子部４７ｅとの間の負荷Ｚ１を介して、第７端子部４７ｅから第８端子部４８ｅへ流れる。電流の経路及び方向は、例えば、図２（ａ）及び図２（ｂ）の実線の矢印のようになる。
【００９５】
一方、第２状態ＳＴ２において、電流は、第５端子部３５ｅから第３スイッチング素子３０ｓを介して、第６端子部３６ｅへ流れる。電流は、第６端子部３６ｅと第３端子部２３ｅとの間の負荷Ｚ１を介して、第３端子部２３ｅから第４端子部２４ｅへ流れる。電流の経路及び方向は、例えば、図２（ａ）及び図２（ｂ）の破線の矢印のようになる。
【００９６】
実施形態においては、第１回路基板１００と第３回路基板３００とは、対向している。このように対向した基板のそれぞれに設けられた、スイッチング素子は同時にオンの状態にされない。すなわち、第１スイッチング素子１０ｓと第３スイッチング素子３０ｓとは、同時にオンの状態にされない。さらに、第１スイッチング素子１０ｓに流れる電流の方向と、第３スイッチング素子３０ｓに流れる電流の方向とは、逆向きの成分を有する。このように、隣接するインダクタンスのそれぞれに流れる電流の向きが逆向きとされる。これにより、寄生インダクタンスの影響を小さくすることができ、スイッチング素子に過度な電圧が印加されることを抑制することができる。高信頼性の半導体装置を得ることができる。
【００９７】
同様に、実施形態においては、第２回路基板２００と第４回路基板４００とは、対向している。このように対向した基板のそれぞれに設けられたスイッチング素子は同時にオンの状態にされない。すなわち、第２スイッチング素子２０ｓと第４スイッチング素子４０ｓとは、同時にオンの状態にされない。さらに、第２スイッチング素子２０ｓに流れる電流の方向と、第４スイッチング素子４０ｓに流れる電流の方向とは、逆向きの成分を有する。このように、隣接するインダクタンスのそれぞれに流れる電流の向きが逆向きとされる。これにより、寄生インダクタンスの影響を小さくすることができ、スイッチング素子に過度な電圧が印加されることを抑制することができる。高信頼性の半導体装置を得ることができる。
【００９８】
さらに、実施形態においては、このように、第１〜第４回路基板１００〜４００が立体的に配置される。これにより、実装面積を小さくすることができる。
【００９９】
図８は、第１の実施形態に係る半導体装置の特性を例示するグラフ図である。  
図８は、半導体装置５００の寄生インダクタンスを計算した結果を示している。寄生インダクタンスは、回路解析ツールを用いて計算することができる。図８に表した寄生インダクタンスは、図６に表した回路モデルにおいて計算される。
【０１００】
回路解析の際は、ＦＥＴおよびダイオードの回路モデルを市販のデバイスの電気特性が再現するように、回路モデルのパラメータを調整した。各箇所の寄生インダクタンスは、フルブリッジ回路の総寄生インダクタンスを計算しやすいように、想定よりも大きい１０ｎＨとした。そして、第１状態ＳＴ１と第２状態ＳＴ２とを切り替えた際に、負荷Ｚ１の両端に印加される電圧波形を解析した。その解析結果から、ターンオフ時のリンギングの共振周波数に基づいて、総寄生インダクタンスを計算した。
【０１０１】
図８は、第１の回路（第１回路基板１００及び第２回路基板２００）のインダクタンスと、第２の回路（第３回路基板３００及び第４回路基板４００）のインダクタンスと、の結合係数ｋ１を変化させたときの総寄生インダクタンスの削減率Ｒ１（％）を示す。図８に示す通り、第一の回路と第二の回路に逆向きの電流を流す事により、フルブリッジ回路としての総寄生インダクタンスを大幅に削減できることが分かった。
【０１０２】
（第２の実施形態）  
図９（ａ）及び図９（ｂ）は、第２の実施形態に係る半導体装置を例示する模式的平面図である。  
図９（ａ）は、半導体装置５０１の第１回路基板１００及び第２回路基板２００を例示する模式的平面図である。  
図９（ｂ）は、半導体装置５０１の第３回路基板３００及び第４回路基板４００を例示する透視平面図である。
【０１０３】
半導体装置５０１の第１〜第４回路基板４００のそれぞれは、複数のスイッチング素子と、複数のダイオードを含む。これ以外については、半導体装置５０１には、半導体装置５００において説明した構成と同様の構成を適用することができる。
【０１０４】
例えば、第１回路基板１００は、第５スイッチング素子１５ｓと、第５ダイオード１５ｄと、をさらに含む。第５スイッチング素子１５ｓ及び第５ダイオード１５ｄのそれぞれは、第１面１０ａに設けられる。第５スイッチング素子１５ｓ及び第５ダイオード１５ｄのそれぞれは、第１端子部１１ｅ及び第２端子部１２ｅと電気的に接続される。
【０１０５】
第２回路基板２００は、第６スイッチング素子２６ｓと、第６ダイオード２６ｄと、をさらに含む。第６スイッチング素子２６ｓ及び第６ダイオード２６ｄのそれぞれは、第２面２０ａに設けられる。第６スイッチング素子２６ｓ及び第６ダイオード２６ｄのそれぞれは、第３端子部２３ｅ及び第４端子部２４ｅと電気的に接続される。
【０１０６】
第３回路基板３００は、第７スイッチング素子３７ｓと、第７ダイオード３７ｄと、をさらに含む。第７スイッチング素子３７ｓ及び第７ダイオード３７ｄのそれぞれは、第３面３０ａに設けられる。第７スイッチング素子３７ｓ及び第７ダイオード３７ｄのそれぞれは、第５端子部３５ｅ及び第６端子部３６ｅと電気的に接続される。
【０１０７】
第４回路基板４００は、第８スイッチング素子４８ｓと、第８ダイオード４８ｄと、をさらに含む。第８スイッチング素子４８ｓ及び第８ダイオード４８ｄのそれぞれは、第４面４０ａに設けられる。第８スイッチング素子４８ｓ及び第８ダイオード４８ｄのそれぞれは、第７端子部４７ｅ及び第８端子部４８ｅと電気的に接続される。
【０１０８】
このように、回路基板のそれぞれに、複数のスイッチング素子及び複数のダイオードを設けても良い。半導体装置５０１においても、対向した基板のそれぞれに設けられたスイッチング素子は同時にオン状態にされない。対向した基板のそれぞれに流れる電流の向きは、互いに逆向きの成分を有する。これにより、寄生インダクタンスの影響を小さくすることができる。さらに、第１〜第４回路基板１００〜４００が立体的に配置される。これにより、実装面積を小さくすることができる。
【０１０９】
実施形態によれば、高信頼性の半導体装置が提供できる。
【０１１０】
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
【０１１１】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、第１〜第４回路基板、第１〜第４基板、第１〜第４スイッチング素子、第１〜第８端子部などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１１２】
その他、本発明の実施の形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１１３】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【０１１４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１５】
１…基板、  ２ａ〜２ｄ…配線パターン、  ３…ベースプレート、  ４…半導体チップ、  ５ａ，５ｂ…ボンディングワイヤ、  １０…第１基板、  １０ａ…第１面、  １０ｄ…第１ダイオード、  １０ｄａ…第１アノード、  １０ｄｃ…第１カソード、  １０ｋ〜１０ｎ…インダクタンス、  １０ｓ…スイッチング素子、  １１ｅ…第１端子部、  １１ｋ〜１１ｎ…インダクタンス、  １１ｐ…第１配線部、  １１ｗ…第１接続部材、  １２ｅ…第２端子部、  １２ｋ〜１２ｎ…インダクタンス、  １２ｐ…第２配線部、  １２ｗ…第２接続部材、  １３ａ〜…及び、  １３ｋ〜１３ｎ…インダクタンス、  １５ｄ…第５ダイオード、  １５ｓ…第５スイッチング素子、  ２０…第２基板、  ２０ａ…第２面、  ２０ｄ…第２ダイオード、  ２０ｄａ…第２アノード、  ２０ｄｃ…第２カソード、  ２０ｓ…第２スイッチング素子、  ２３ｅ…第３端子部、  ２３ｐ…第３配線部、  ２３ｗ…第３接続部材、  ２４ｅ…第４端子部、  ２４ｐ…第４配線部、  ２４ｗ…第４接続部材、  ２６ｄ…第６ダイオード、  ２６ｓ…第６スイッチング素子、  ３０…第３基板、  ３０ａ…第３面、  ３０ｄ…第３ダイオード、  ３０ｄａ…第３アノード、  ３０ｄｃ…第３カソード、  ３０ｓ…第３スイッチング素子、  ３５ｅ…第５端子部、  ３５ｐ…第５配線部、  ３５ｗ…第５接続部材、  ３６ｅ…第６端子部、  ３６ｐ…第６配線部、  ３６ｗ…第６接続部材、  ３７ｄ…第７ダイオード、  ３７ｓ…第７スイッチング素子、  ４０…第４基板、  ４０ａ…第４スイッチング素子、  ４０ａ…第４面、  ４０ｄ…第４ダイオード、  ４０ｄａ…第４アノード、  ４０ｄｃ…第４カソード、  ４０ｓ…第４スイッチング素子、  ４７ｅ…第７端子部、  ４７ｐ…第７配線部、  ４７ｗ…第７接続部材、  ４８ｄ…第８ダイオード、  ４８ｅ…第８端子部、  ４８ｐ…第８配線部、  ４８ｓ…第８スイッチング素子、  ４８ｗ…第８接続部材、  １００…第１回路基板、  ２００…第２回路基板、  ３００…第３回路基板、  ４００…第４回路基板、  ５００、５０１…半導体装置、  ＡＣ１、ＡＣ２…出力端子、  Ｃ１…コンデンサ、  Ｅ１…電圧源、  Ｅｐ…正極側、  Ｅｎ…負極側、  ＨＳ１…第１ハイサイド回路、  ＨＳ２…第２ハイサイド回路、  Ｉ１、Ｉ２、Ｉａ…電流、  ＬＳ１…第１ローサイド回路、  ＬＳ２…第２ローサイド回路、  Ｌｐ、Ｌｐ１、Ｌｐ２…インダクタンス、  Ｍａ１０〜Ｍｄ１０、Ｍａ１１〜Ｍｄ１１…相互インダクタンス、  Ｍｐ…相互インダクタンス、  Ｒ１…削減率、  ＳＴ１…第１状態、  ＳＴ２…第２状態、  Ｔ１…時間、  Ｖ１…スパイク電圧、  Ｖｌｏａｄ…電圧、  Ｚ１…負荷、  ｋ１…結合係数
【図１】
2015173147.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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