(57)【要約】【課題】複数の回路情報を動的に切り替えることのできる不揮発性プログラマブルロジックスイッチを提供する。【解決手段】本実施形態による不揮発性プログラマブルロジックスイッチは、メモリセルと、パストランジスタと、を備え、前記メモリセルは、第１配線に接続される第１端子と、第２端子と、を有する不揮発性の第１メモリ素子と、第２配線に接続される第３端子と、前記第１メモリ素子の前記第２端子に接続される第４端子と、を有する不揮発性の第２メモリ素子と、ソースおよびドレインの一方が前記第２端子および前記第４端子に接続され、ソースおよびドレインの他方が第３配線に接続され、ゲートが第４配線に接続される第１トランジスタと、ソースおよびドレインの一方が前記第２端子および前記第４端子に接続され、ソースおよびドレインの他方が前記パストランジスタのゲートに接続され、ゲートが第５配線に接続される第２トランジスタと、を備えている。【選択図】図１
2015158955.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルと、パストランジスタと、を備え、
前記メモリセルは、
第１配線に接続される第１端子と、第２端子と、を有する不揮発性の第１メモリ素子と、
第２配線に接続される第３端子と、前記第１メモリ素子の前記第２端子に接続される第４端子と、を有する不揮発性の第２メモリ素子と、
ソースおよびドレインの一方が前記第２端子および第４端子に接続され、ソースおよびドレインの他方が第３配線に接続され、ゲートが第４配線に接続される第１トランジスタと、
ソースおよびドレインの一方が前記第２端子および前記第４端子に接続され、ソースおよびドレインの他方が前記パストランジスタのゲートに接続され、ゲートが第５配線に接続される第２トランジスタと、
を備えている不揮発性プログラマブルロジックスイッチ。
【請求項２】
前記第１および第２メモリ素子の一方は書き込み状態にあり、他方は非書き込み状態にある請求項１記載の不揮発性プログラマブルロジックスイッチ。
【請求項３】
前記第１および第２メモリ素子はそれぞれメモリトランジスタであり、
前記第１メモリ素子の前記第１端子はゲートであり前記第２端子はソースおよびドレインの一方であり、
前記第２メモリ素子の前記第３端子はゲートであり前記第４端子はソースおよびドレインの一方である請求項１または２記載の不揮発性プログラマブルロジックスイッチ。
【請求項４】
第１および第２メモリセルと、前記第１および第２メモリセルに対応して設けられた第１および第２パストランジスタと、を備え、
前記第１メモリセルは、
第１配線に接続される第１端子と、第２端子と、を有する不揮発性の第１メモリ素子と、
第２配線に接続される第３端子と、前記第１メモリ素子の前記第２端子に接続される第４端子と、を有する不揮発性の第２メモリ素子と、
ソースおよびドレインの一方が前記第２端子および前記第４端子に接続され、ソースおよびドレインの他方が第３配線に接続され、ゲートが第４配線に接続される第１トランジスタと、
ソースおよびドレインの一方が前記第２端子および前記第４端子に接続され、ソースおよびドレインの他方が前記第１パストランジスタのゲートに接続され、ゲートが第５配線に接続される第２トランジスタと、
を備え、
前記第２メモリセルは、
第６配線に接続される第５端子と、第６端子と、を有する不揮発性の第３メモリ素子と、
第７配線に接続される第７端子と、前記第３メモリ素子の前記第６端子に接続される第８端子と、を有する不揮発性の第４メモリ素子と、
ソースおよびドレインの一方が前記第６端子および前記第８端子に接続され、ソースおよびドレインの他方が前記第３配線に接続され、ゲートが第８配線に接続される第３トランジスタと、
ソースおよびドレインの一方が前記第６端子および前記第８端子に接続され、ソースおよびドレインの他方が前記第２パストランジスタのゲートに接続され、ゲートが第９配線に接続される第４トランジスタと、
を備えている不揮発性プログラマブルロジックスイッチ。
【請求項５】
前記第１および第２メモリ素子の一方は書き込み状態にあり、他方は非書き込み状態にあり、
前記第３および第４メモリ素子の一方は書き込み状態にあり、他方は非書き込み状態にある請求項４記載の不揮発性プログラマブルロジックスイッチ。
【請求項６】
前記第１乃至第４メモリ素子はそれぞれメモリトランジスタであり、
前記第１メモリ素子の前記第１端子はゲートであり前記第２端子はソースおよびドレインの一方であり、
前記第２メモリ素子の前記第３端子はゲートであり前記第４端子はソースおよびドレインの一方であり、
前記第３メモリ素子の第５端子はゲートであり前記第６端子はソースおよびドレインの一方であり、
前記第４メモリ素子の第７端子はゲートであり前記第８端子はソースおよびドレインの一方である請求項４または５記載の不揮発性プログラマブルロジックスイッチ。
【請求項７】
第１乃至第４メモリセルと、第１および第２パストランジスタと、を備え、
前記第１メモリセルは、
第１配線に接続される第１端子と、第２端子と、を有する不揮発性の第１メモリ素子と、
第２配線に接続される第３端子と、前記第１メモリ素子の前記第２端子に接続される第４端子と、を有する不揮発性の第２メモリ素子と、
ソースおよびドレインの一方が前記第２端子および前記第４端子に接続され、ソースおよびドレインの他方が第３配線に接続され、ゲートが第４配線に接続される第１トランジスタと、
ソースおよびドレインの一方が前記第２端子および前記第４端子に接続され、ソースおよびドレインの他方が前記第１パストランジスタのゲートに接続され、ゲートが第５配線に接続される第２トランジスタと、
を備え、
前記第２メモリセルは、
第６配線に接続される第５端子と、第６端子と、を有する不揮発性の第３メモリ素子と、
第７配線に接続される第７端子と、前記第３メモリ素子の前記第６端子に接続される第８端子と、を有する不揮発性の第４メモリ素子と、
ソースおよびドレインの一方が前記第６端子および前記第８端子に接続され、ソースおよびドレインの他方が前記第３配線に接続され、ゲートが第８配線に接続される第３トランジスタと、
ソースおよびドレインの一方が前記第６端子および前記第８端子に接続され、ソースおよびドレインの他方が前記第２パストランジスタのゲートに接続され、ゲートが第９配線に接続される第４トランジスタと、
を備え、
前記第３メモリセルは、
前記第１配線に接続される第９端子と、第１０端子と、を有する不揮発性の第５メモリ素子と、
前記第２配線に接続される第１１端子と、前記第５メモリ素子の前記第１０端子に接続される第１２端子と、を有する不揮発性の第６メモリ素子と、
ソースおよびドレインの一方が前記第１０端子および前記第１２端子に接続され、ソースおよびドレインの他方が第１０配線に接続され、ゲートが前記第４配線に接続される第５トランジスタと、
ソースおよびドレインの一方が前記第１０端子および前記第１２端子に接続され、ソースおよびドレインの他方が前記第１パストランジスタの前記ゲートに接続され、ゲートが第１１配線に接続される第６トランジスタと、
を備え、
前記第４メモリセルは、
前記第６配線に接続される第１３端子と、第１４端子と、を有する不揮発性の第７メモリ素子と、
前記第７配線に接続される第１５端子と、前記第７メモリ素子の前記第１４端子に接続される第１６端子と、を有する不揮発性の第８メモリ素子と、
ソースおよびドレインの一方が前記第１４端子および前記第１６端子に接続され、ソースおよびドレインの他方が前記第１０配線に接続され、ゲートが前記第８配線に接続される第７トランジスタと、
ソースおよびドレインの一方が前記第１４端子および前記第１６端子に接続され、ソースおよびドレインの他方が前記第２パストランジスタの前記ゲートに接続され、ゲートが第１２配線に接続される第８トランジスタと、
を備えている不揮発性プログラマブルロジックスイッチ。
【請求項８】
前記第１および第２メモリ素子の一方は書き込み状態にあり、他方は非書き込み状態にあり、
前記第３および第４メモリ素子の一方は書き込み状態にあり、他方は非書き込み状態にあり、
前記第５および第６メモリ素子の一方は書き込み状態にあり、他方は非書き込み状態にあり、
前記第７および第８メモリ素子の一方は書き込み状態にあり、他方は非書き込み状態にある請求項７記載の不揮発性プログラマブルロジックスイッチ。
【請求項９】
前記第１乃至第８メモリ素子はそれぞれメモリトランジスタであり、
前記第１メモリ素子の前記第１端子はゲートであり前記第２端子はソースおよびドレインの一方であり、
前記第２メモリ素子の前記第３端子はゲートであり前記第４端子はソースおよびドレインの一方であり、
前記第３メモリ素子の第５端子はゲートであり前記第６端子はソースおよびドレインの一方であり、
前記第４メモリ素子の第７端子はゲートであり前記第８端子はソースおよびドレインの一方であり、
前記第５メモリ素子の前記第９端子はゲートであり前記第１０端子はソースおよびドレインの一方であり、
前記第６メモリ素子の前記第１１端子はゲートであり前記第１２端子はソースおよびドレインの一方であり、
前記第７メモリ素子の第１３端子はゲートであり前記第１４端子はソースおよびドレインの一方であり、
前記第８メモリ素子の第１５端子はゲートであり前記第１６端子はソースおよびドレインの一方である請求項７または８記載の不揮発性プログラマブルロジックスイッチ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性プログラマブルロジックスイッチに関する。
【背景技術】
【０００２】
プログラマブルロジックスイッチは、論理演算回路や配線回路を再構成する必要のあるＦＰＧＡ(Field Programmable Gate Array)などに用いられ、メモリに保持されたデータに基づきロジックスイッチのオンおよびオフを切り替える素子である。従来は、そのメモリとしてＳＲＡＭ(Static Random Access Memory)等の揮発性メモリが使用されている。この揮発性メモリにおいては電源を切ることによって格納されたデータが消えるため、電源供給時にはメモリへデータを再度書き込む必要がある。
【０００３】
プログラマブルロジックスイッチのメモリとしては不揮発性のフラッシュメモリを用いる方式が知られている。この方式の１例においては、プログラマブルロジックスイッチのメモリの１つのセルが、２つの不揮発性メモリ素子と、１つのスイッチングトランジスタ（パストランジスタ）とを備えた構成を有している。メモリ素子としては、例えばフラッシュメモリ素子が用いられる。そして２つのフラッシュメモリ素子のいずれかを介して、スイッチングトランジスタのゲートに電源電圧もしくは０Ｖが入力される。プログラマブルロジックスイッチのメモリをこのような構成とすることで、メモリとしてＳＲＡＭを使用した場合に比べて面積も縮小できる。
【０００４】
一方、ＦＰＧＡの中にはアンチヒューズ素子を用いる方式が知られている。この方式は特定のアンチヒューズ素子を低抵抗状態に遷移させることで複数の配線を電気的に接続し、さまざまな回路を実現する。
【０００５】
この方式のＦＰＧＡにおいては、配線の接続および非接続が不可逆なので、予期せず回路情報が変更されてしまう心配がない。このため、上記フラッシュメモリを用いたＦＰＧＡでは使用が難しかった状況での使用が可能となる。しかし、一度接続してしまった配線を再び非接続にすることができない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第６６６７９０２号明細書
【特許文献２】米国特許第６００２６１０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本実施形態は、複数の回路情報を動的に切り替えることのできる不揮発性プログラマブルロジックスイッチを提供する。
【課題を解決するための手段】
【０００８】
本実施形態による不揮発性プログラマブルロジックスイッチは、メモリセルと、パストランジスタと、を備え、前記メモリセルは、第１配線に接続される第１端子と、第２端子と、を有する不揮発性の第１メモリ素子と、第２配線に接続される第３端子と、前記第１メモリ素子の前記第２端子に接続される第４端子と、を有する不揮発性の第２メモリ素子と、ソースおよびドレインの一方が前記第２端子および前記第４端子に接続され、ソースおよびドレインの他方が第３配線に接続され、ゲートが第４配線に接続される第１トランジスタと、ソースおよびドレインの一方が前記第２端子および前記第４端子に接続され、ソースおよびドレインの他方が前記パストランジスタのゲートに接続され、ゲートが第５配線に接続される第２トランジスタと、を備えている。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態による不揮発性プログラマブルロジックスイッチのメモリセルを示す回路図。
【図２】図１に示すメモリセルへの書き込み方法の一例を説明する図。
【図３】図１に示すメモリセルからの読み出し方法の一例を説明する図。
【図４】第１実施形態による不揮発性プログラマブルロジックスイッチを示す回路図。
【図５】図４に示すロジックスイッチの選択的書き込み方法の一例を説明する図。
【図６】図４に示すロジックスイッチの読み出し方法の一例を説明する図。
【図７】第２実施形態による不揮発性プログラマブルロジックスイッチを示す回路図。
【図８】図７に示すロジックスイッチの選択的書き込み方法の一例を説明する図。
【図９】図７に示すロジックスイッチの読み出し方法の一例を説明する図。
【図１０】図７に示すロジックスイッチのメモリセル部のレイアウトの第１例を示す図。
【図１１】図７に示すロジックスイッチのメモリセル部のレイアウトの第２例を示す図。
【図１２】図１２（ａ）乃至１２（ｃ）は、メモリ素子の例を示す断面図。
【図１３】メモリ素子の他の例を示す断面図。
【発明を実施するための形態】
【００１０】
以下、図面を参照して実施形態について説明する。
【００１１】
（第１実施形態）
第１実施形態による不揮発性プログラマブルロジックスイッチ（以下、ロジックスイッチともいう））について図１を参照して説明する。この第１実施形態のロジックスイッチは、少なくとも１つのメモリセルと、少なくとも１つのパストランジスタと、を有し、このメモリセルを図１に示す。このメモリセル１０は、２つの不揮発性メモリ素子（以下、メモリ素子ともいう）ＭＴ１、ＭＴ２と、２つのロジックトランジスタＴｒ１、Ｔｒ２と、を備えている。本実施形態および後述する第２実施形態においては、メモリ素子ＭＴ１、ＭＴ２はＭＯＳトランジスタであって、それぞれのＭＯＳトランジスタは、ソースおよびドレインの一方がノードＱに接続され、ゲートがワード線ＷＬ１、ＷＬ２に接続される。ロジックトランジスタＴｒ１は、ソースおよびドレインの一方がノードＱに接続され、ソースおよびドレインの他方がビット線ＢＬに接続され、ゲートがソース線ＳＬに接続される。ロジックトランジスタＴｒ２は、ソースおよびドレインの一方がノードＱに接続され、ソースおよびドレインの他方がパストランジスタＰＴ１のゲートに接続され、ゲートが制御線ＣＬに接続される。
【００１２】
このような構成のメモリセル１０を有することにより、本実施形態のロジックスイッチは、１つのスイッチ情報を有するワンタイムプログラマブルロジックスイッチとなる。
【００１３】
メモリ素子ＭＴ１、ＭＴ２はそれぞれ、ソースおよびドレインの他方が常にフローティング状態にする。このため、メモリ素子ＭＴ１、ＭＴ２のそれぞれにおいては、ソースおよびドレインの他方はコンタクトを取らなくてもよい。また、メモリ素子ＭＴ１、ＭＴ２は、ロジックトランジスタＴｒ１、Ｔｒ２のゲート積層構造と同じゲート積層構造であってもよい。ただし、２つのメモリ素子ＭＴ１、ＭＴ２と、これらのメモリ素子と隣り合う２つのロジックトランジスタＴｒ１、Ｔｒ２とが形成されるそれぞれのウェルは分離することが好ましい。ここではメモリ素子ＭＴ１、ＭＴ２は、ロジックトランジスタＴｒ１、Ｔｒ２のゲート構造と同じであるとしたが、異なるゲート積層構造のトランジスタであってもかまわない。例えば、通常のＭＯＳトランジスタを用いるロジックトランジスタと異なり、メモリ素子ＭＴ１、ＭＴ２としてＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型のゲート構造を有するフラッシュメモリ、またはゲート絶縁膜がＨｉｇｈ−ｋ膜であるトランジスタを用いることできる。この場合、ゲート絶縁膜が破壊に至る電圧をゲートと、トランジスタが形成されるウェルとの間に印加することで、メモリ素子として通常のＭＯＳトランジスタを用いた場合と同等の効果が得られる。これより、２つのメモリ素子ＭＴ１、ＭＴ２を用いて１つのスイッチ情報を保持し、例えば上記の２つのフラッシュメモリにより実現できる動作を行う。さらに、このメモリセルをワード線ＷＬ、ソース線ＳＬおよび制御線ＣＬを共有するように並列に接続し、パストランジスタを共有することで、複数の回路情報を動的に切り替えることが可能となる。
【００１４】
（メモリセルの破壊（書き込み）方法）
次に、第１実施形態に係るメモリセル１０の書き込み方法について図２を参照して説明する。図２は、２つのメモリ素子ＭＴ１、ＭＴ２のうちの１つのメモリ素子（例えば、メモリ素子ＭＴ２）のゲート絶縁膜を破壊するときの電圧印加の例について示した図である。破壊する側のメモリ素子ＭＴ２のゲートに書き込み電圧Ｖｐｒｇを印加し、破壊しない側のメモリ素子ＭＴ１のゲートには電圧を印加せず、フローティング状態にする。更に、ビット線ＢＬには接地電圧ＧＮＤを印加し、ロジックトランジスタＴｒ１のゲートに接続するソース線ＳＬにはロジックトランジスタＴｒ１がオン状態となる電圧Ｖｏｎを印加する。したがってノードＱは接地電圧となる。これにより、メモリ素子ＭＴ２においては、書き込み電圧Ｖｐｒｇが印加されたゲート電極と、ノードＱが接続されるソース電極との間で書き込み電圧Ｖｐｒｇが印加されることによりゲート絶縁膜が破壊され、ゲートとソースとの間で短絡が生じる。
【００１５】
一方、メモリ素子ＭＴ１は、ゲートがフローティング状態になっているために、ソースが接地電圧ＧＮＤであっても破壊されることはない。更に、ロジックトランジスタＴｒ２のゲートにロジックトランジスタＴｒ２がオンになる電圧Ｖｏｎを印加する。このとき、メモリ素子ＭＴ２のゲートとソースとの間の短絡によってノードＱへ電流が仮に流れ込むことがあったとしても、この電流のほとんどが、接地電圧ＧＮＤに接続されているロジックトランジスタＴｒ１側へ流れる。このため、パストランジスタＰＴ１のゲート絶縁膜の破壊を防ぐことができる。仮に、ＶＤＤ以上の電圧がノードＱに印加されたとしても、ロジックトランジスタＴｒ２は飽和領域に達しているために、ある一定以上の過渡電流が流れることを抑制する。このときの電流量、電圧はデバイスのサイズ等に依存する。
【００１６】
（メモリセルの読み出し方法）
次に、第１実施形態に係るメモリセル１０の読み出し方法について図３を参照して説明する。メモリセル１０からデータを読み出す際には、メモリ素子ＭＴ１、ＭＴ２のいずれか一方が書き込み状態となり、他方が非書き込み状態となっている。図３においては、メモリ素子ＭＴ１が非書き込み状態であって、メモリ素子ＭＴ２が書き込み状態となっている。ここで、書き込み状態とは、ゲートとソースとの間が短絡された状態を云い、非書き込み状態とは、ゲートとソースとの間が短絡されていない状態を云う。ワード線ＷＬ１、ＷＬ２のいずれか一方、例えばワード線ＷＬ２には読み出し電圧Ｖｒｅａｄ（例えば電源電圧）を印加し、もう一方には電圧Ｖｓｓ（例えば接地電圧）を印加する。これより、メモリ素子ＭＴ１、ＭＴ２のうちゲート絶縁膜が破壊されたほうのゲートとソースとの間を介して、パストランジスタのゲートには読み出し電圧もしくは接地電圧が印加される。
【００１７】
次に、図１に示すメモリセル１０をアレイ状に配列した、第１実施形態によるロジックスイッチを図４に示す。図４に示すロジックスイッチは、シングルコンテキストのロジックスイッチであって、４つのメモリセル１０１、１０２、１０３、１０４と、４つのパストランジスタＰＴ１、ＰＴ２、ＰＴ３、ＰＴ４と、を備えている。
【００１８】
メモリセル１０１は、２つのメモリ素子ＭＴ１１、ＭＴ１２と、２つのロジックトランジスタＴｒ１１、Ｔｒ１２と、を備えている。メモリ素子ＭＴ１１、ＭＴ１２はそれぞれ、ソースおよびドレインの一方がノードＱ１に接続され、ゲートがワード線ＷＬ１、ＷＬ２に接続される。ロジックトランジスタＴｒ１１は、ソースおよびドレインの一方がノードＱ１に接続され、ソースおよびドレインの他方がビット線ＢＬ１に接続され、ゲートがソース線ＳＬ１に接続される。ロジックトランジスタＴｒ１２は、ソースおよびドレインの一方がノードＱ１に接続され、ソースおよびドレインの他方がパストランジスタＰＴ１のゲートに接続され、ゲートが制御線ＣＬ１に接続される。
【００１９】
メモリセル１０２は、２つのメモリ素子ＭＴ２１、ＭＴ２２と、２つのロジックトランジスタＴｒ２１、Ｔｒ２２と、を備えている。メモリ素子ＭＴ２１、ＭＴ２２はそれぞれ、ソースおよびドレインの一方がノードＱ２に接続され、ゲートがワード線ＷＬ１、ＷＬ２に接続される。ロジックトランジスタＴｒ２１は、ソースおよびドレインの一方がノードＱ２に接続され、ソースおよびドレインの他方がビット線ＢＬ２に接続され、ゲートがソース線ＳＬ１に接続される。ロジックトランジスタＴｒ２２は、ソースおよびドレインの一方がノードＱ２に接続され、ソースおよびドレインの他方がパストランジスタＰＴ２のゲートに接続され、ゲートが制御線ＣＬ１に接続される。
【００２０】
メモリセル１０３は、２つのメモリ素子ＭＴ１３、ＭＴ１４と、２つのロジックトランジスタＴｒ１３、Ｔｒ１４と、を備えている。メモリ素子ＭＴ１３、ＭＴ１４はそれぞれ、ソースおよびドレインの一方がノードＱ３に接続され、ゲートがワード線ＷＬ３、ＷＬ４に接続される。ロジックトランジスタＴｒ１３は、ソースおよびドレインの一方がノードＱ３に接続され、ソースおよびドレインの他方がビット線ＢＬ１に接続され、ゲートがソース線ＳＬ２に接続される。ロジックトランジスタＴｒ１４は、ソースおよびドレインの一方がノードＱ３に接続され、ソースおよびドレインの他方がパストランジスタＰＴ３のゲートに接続され、ゲートが制御線ＣＬ２に接続される。
【００２１】
メモリセル１０４は、２つのメモリ素子ＭＴ２３、ＭＴ２４と、２つのロジックトランジスタＴｒ２３、Ｔｒ２４と、を備えている。メモリ素子ＭＴ２３、ＭＴ２４はそれぞれ、ソースおよびドレインの一方がノードＱ４に接続され、ゲートがワード線ＷＬ３、ＷＬ４に接続される。ロジックトランジスタＴｒ２３は、ソースおよびドレインの一方がノードＱ４に接続され、ソースおよびドレインの他方がビット線ＢＬ２に接続され、ゲートがソース線ＳＬ２に接続される。ロジックトランジスタＴｒ２４は、ソースおよびドレインの一方がノードＱ４に接続され、ソースおよびドレインの他方がパストランジスタＰＴ４のゲートに接続され、ゲートが制御線ＣＬ２に接続される。
【００２２】
（選択的書き込み方法）
次に、図４に示すロジックスイッチの選択的書き込み方法について図５を参照して説明する。図５は、メモリセル１０１のメモリ素子ＭＴ１２に選択的書き込みを行う場合の電圧印加の条件を示す一例である。ワード線ＷＬ１はフローティング状態にし、ワード線ＷＬ２に書き込み電圧Ｖｐｒｇを印加する。また、ビット線ＢＬ１に接地電圧ＧＮＤを印加し、ソース線ＳＬ１にはロジックトランジスタＴｒ１１がオン状態となるゲート電圧Ｖｏｎを印加する。ＭＴ２２に書き込みが行われないようにビット線ＢＬ２に短絡防止電圧（Ｖｉｎｈｉｂｉｔ）を印加する。短絡防止電圧Ｖｉｎｈｉｂｉｔは、書き込み電圧Ｖｐｒｇと同極性の電圧であり、０＜Ｖｉｎｈｉｂｉｔ＜Ｖｐｒｇの範囲にある。なお、短絡防止電圧Ｖｉｎｈｉｂｉｔは、各ロジックトランジスタが破壊されるのを避けるための電圧であること、例えば電圧ＶＤＤ程度であることが好ましい。また、ＶｉｎｈｉｂｉｔはＴｒ２１が電流降伏を起こさない領域での使用が望ましく、Ｖｉｎｈｉｂｉｔ＜２×ＶＤＤとする。ノードＱ２はフローティング状態とならないようにＶｉｎｈｉｂｉｔを設定することが望ましい。さらに、パストランジスタＰＴ２の破壊防止のため、パストランジスタにかかる電圧が１０ＭＶ/ｃｍ未満となるようにＶｉｎｈｉｂｉｔを設定することが望ましい。このとき、メモリ素子ＭＴ２２のゲートには書き込み電圧Ｖｐｒｇが印加されるが、ソースには短絡防止電圧Ｖｉｎｈｉｂｉｔが印加され、ドレインはフローティング状態となっている。このため、メモリ素子ＭＴ２２は短絡されることはない。また、制御線ＣＬ１はロジックトランジスタＴｒ１２がオン状態となるようなゲート電圧Ｖｏｎを印加する。このとき、パストランジスタＰＴ１のゲートはロジックトランジスタＴｒ１２を介してノードＱ１と接続されているが、ノードＱ１の電圧は接地電圧ＧＮＤであるためパストランジスタＰＴ１はゲート絶縁膜が破壊されることはない。一方、ビット線ＢＬ２に短絡防止電圧Ｖｉｎｈｉｂｉｔが印加されていることからノードＱ２にはＶｉｎｈｉｂｉｔ−Ｖｔｈの電圧が印加される。ここで、Ｖｔｈは、ロジックトランジスタＴ２１のしきい値電圧を示す。しかし、ロジックトランジスタＴｒ２２のしきい値電圧Ｖｔｈによる電圧降下もあり、パストランジスタＰＴ２のゲートにはＶｉｎｈｉｂｉｔ−２Ｖｔｈ程度の電圧
が印加されることとなる。このため、パストランジスタＰＴ２もゲート絶縁膜が破壊されるほどの電圧は印加されない。また、メモリ素子ＭＴ２２が破壊されないためには、メモリ素子ＭＴ２２にかかる電界が１０ＭＶ/ｃｍ未満となるようにすることが望ましい。
【００２３】
一方、ワード線ＷＬ３およびワード線ＷＬ４は、フローティング状態にし、ソース線ＳＬ２および制御線ＣＬ２はロジックトランジスタＴｒ１３、Ｔｒ１４がともにオフ状態となるようなゲート電圧Ｖｏｆｆ（例えば０Ｖ）を印加する。よって、メモリ素子ＭＴ１３、ＭＴ１４、ＭＴ２３、ＭＴ２４は短絡することはない。
【００２４】
上述の例は、メモリセル１０１のメモリ素子ＭＴ１２に選択的書き込みを行う場合を示しているが、他のメモリセルのメモリ素子にも同様にして選択的に書き込みを行うことができる。このようにして、各メモリセルに選択的に書き込みを行うことができる。
【００２５】
（読み出し方法）
次に、図４に示すロジックスイッチの読み出し方法について図６を参照して説明する。図６は、図５に示す電圧印加により選択的にメモリ素子ＭＴ１２が短絡された場合の読み出し方法の一例について示した図である。ビット線ＢＬ１にソースおよびドレインの一方が接続されたロジックトランジスタＴｒ１１、Ｔｒ１３、Ｔｒ２１、Ｔｒ２３がオフとなるようにソース線ＳＬ１、ＳＬ２にはオフ電圧Ｖｏｆｆが印加される。このとき、ワード線ＷＬ１、ＷＬ２のいずれか一方には読み出し電圧Ｖｒｅａｄ（例えば、電源電圧）を印加し、もう一方には電圧Ｖｓｓ（例えば、接地電圧）を印加する。これより、メモリ素子ＭＴ１１、ＭＴ１２のうち破壊されたほうのゲートとソースとの間を介して、パストランジスタＰＴ１のゲートには読み出し電圧ＶｒｅａｄもしくはＶｓｓが印加される。
【００２６】
上述の例は、メモリセル１０１から情報を読み出す場合を示していたが、他の，メモリセルからも同様にして情報を読み出すことができる。このようにして、各メモリセルに書き込まれた情報を読み出すことができる。
【００２７】
以上説明したように、第１実施形態においては、２つのメモリ素子ＭＴ１、ＭＴ２と、２つのロジックトランジスタと、を備えたメモリセルを用いて１つのスイッチ情報を保持することができるとともに、このスイッチ情報を読み出すことができる。さらに、このメモリセルを複数個用意し、ワード線ＷＬ、ソース線ＳＬおよび制御線ＣＬを共有するように並列に接続し、パストランジスタを共有することで、複数の回路情報を動的に切り替えることが可能となる。また、上記構成を採用したことにより、比較的少量のロジックで大規模な回路を実現することができる。
【００２８】
（第２実施形態）
第２実施形態によるロジックスイッチについて図７を参照して説明する。図７は、第２実施形態のロジックスイッチを示す回路図である。この第２実施形態のロジックスイッチは、マルチコンテキストのロジックスイッチであって、アレイ状に配列された６つのメモリセル１０１、１０２、１０３、１０４、１０５、１０６と、２つのパストランジスタＰＴ１、ＰＴ２と、を備えている。各メモリセルは、図１に示すメモリセルであって、メモリセル１０１、１０２、１０３に対応する各パストランジスタが共通の１つのパストランジスタＰＴ１であり、メモリセル１０４、１０５、１０６に対応する各パストランジスタが共通の１つのパストランジスタＰＴ２である。また、メモリセル１０１、１０２、１０３のパストランジスタ側の各ロジックトランジスタは、ゲートがそれぞれ異なる制御線に接続され、メモリセル１０４、１０５、１０６のパストランジスタ側の各ロジックトランジスタは、ゲートがそれぞれ異なる制御線に接続される。
【００２９】
すなわち、メモリセル１０１は、２つのメモリ素子ＭＴ１１、ＭＴ１２と、２つのロジックトランジスタＴｒ１１、Ｔｒ１２と、を備えている。メモリ素子ＭＴ１１、ＭＴ１２はそれぞれ、ソースおよびドレインの一方がノードＱ１１に接続され、ゲートがワード線ＷＬ１、ＷＬ２に接続される。ロジックトランジスタＴｒ１１は、ソースおよびドレインの一方がノードＱ１１に接続され、ソースおよびドレインの他方がビット線ＢＬ１に接続され、ゲートがソース線ＳＬ１に接続される。ロジックトランジスタＴｒ１２は、ソースおよびドレインの一方がノードＱ１１に接続され、ソースおよびドレインの他方がパストランジスタＰＴ１のゲートに接続され、ゲートが制御線ＣＬ１に接続される。
【００３０】
メモリセル１０２は、２つのメモリ素子ＭＴ２１、ＭＴ２２と、２つのロジックトランジスタＴｒ２１、Ｔｒ２２と、を備えている。メモリ素子ＭＴ２１、ＭＴ２２はそれぞれ、ソースおよびドレインの一方がノードＱ２１に接続され、ゲートがワード線ＷＬ１、ＷＬ２に接続される。ロジックトランジスタＴｒ２１は、ソースおよびドレインの一方がノードＱ２１に接続され、ソースおよびドレインの他方がビット線ＢＬ２に接続され、ゲートがソース線ＳＬ１に接続される。ロジックトランジスタＴｒ２２は、ソースおよびドレインの一方がノードＱ２１に接続され、ソースおよびドレインの他方がパストランジスタＰＴ１のゲートに接続され、ゲートが制御線ＣＬ２に接続される。
【００３１】
メモリセル１０３は、２つのメモリ素子ＭＴ３１、ＭＴ３２と、２つのロジックトランジスタＴｒ３１、Ｔｒ３２と、を備えている。メモリ素子ＭＴ３１、ＭＴ３２はそれぞれ、ソースおよびドレインの一方がノードＱ３１に接続され、ゲートがワード線ＷＬ１、ＷＬ２に接続される。ロジックトランジスタＴｒ３１は、ソースおよびドレインの一方がノードＱ３１に接続され、ソースおよびドレインの他方がビット線ＢＬ３に接続され、ゲートがソース線ＳＬ１に接続される。ロジックトランジスタＴｒ３２は、ソースおよびドレインの一方がノードＱ３１に接続され、ソースおよびドレインの他方がパストランジスタＰＴ１のゲートに接続され、ゲートが制御線ＣＬ３に接続される。
【００３２】
メモリセル１０４は、２つのメモリ素子ＭＴ１３、ＭＴ１４と、２つのロジックトランジスタＴｒ１３、Ｔｒ１４と、を備えている。メモリ素子ＭＴ１３、ＭＴ１４はそれぞれ、ソースおよびドレインの一方がノードＱ１２に接続され、ゲートがワード線ＷＬ３、ＷＬ４に接続される。ロジックトランジスタＴｒ１３は、ソースおよびドレインの一方がノードＱ１２に接続され、ソースおよびドレインの他方がビット線ＢＬ１に接続され、ゲートがソース線ＳＬ２に接続される。ロジックトランジスタＴｒ１４は、ソースおよびドレインの一方がノードＱ１２に接続され、ソースおよびドレインの他方がパストランジスタＰＴ２のゲートに接続され、ゲートが制御線ＣＬ４に接続される。
【００３３】
メモリセル１０５は、２つのメモリ素子ＭＴ２３、ＭＴ２４と、２つのロジックトランジスタＴｒ２３、Ｔｒ２４と、を備えている。メモリ素子ＭＴ２３、ＭＴ２４はそれぞれ、ソースおよびドレインの一方がノードＱ２２に接続され、ゲートがワード線ＷＬ３、ＷＬ４に接続される。ロジックトランジスタＴｒ２３は、ソースおよびドレインの一方がノードＱ２２に接続され、ソースおよびドレインの他方がビット線ＢＬ２に接続され、ゲートがソース線ＳＬ２に接続される。ロジックトランジスタＴｒ２４は、ソースおよびドレインの一方がノードＱ２２に接続され、ソースおよびドレインの他方がパストランジスタＰＴ２のゲートに接続され、ゲートが制御線ＣＬ５に接続される。
【００３４】
メモリセル１０６は、２つのメモリ素子ＭＴ３３、ＭＴ３４と、２つのロジックトランジスタＴｒ３３、Ｔｒ３４と、を備えている。メモリ素子ＭＴ３３、ＭＴ３４はそれぞれ、ソースおよびドレインの一方がノードＱ３２に接続され、ゲートがワード線ＷＬ３、ＷＬ４に接続される。ロジックトランジスタＴｒ３３は、ソースおよびドレインの一方がノードＱ３２に接続され、ソースおよびドレインの他方がビット線ＢＬ３に接続され、ゲートがソース線ＳＬ２に接続される。ロジックトランジスタＴｒ３４は、ソースおよびドレインの一方がノードＱ３２に接続され、ソースおよびドレインの他方がパストランジスタＰＴ２のゲートに接続され、ゲートが制御線ＣＬ６に接続される。
【００３５】
このように構成された第２実施形態のロジックスイッチにおいては、ビット線ＢＬ１、ＢＬ２、ＢＬ３はそれぞれ異なるメモリセルの同一コンテキスト同士で共有している。
【００３６】
（書込み方法）
次に、図７に示す第２実施形態のロジックスイッチにおいて、メモリセルに選択的に書き込みを行う方法について図８を参照して説明する。図８は、メモリセル１０１のメモリ素子ＭＴ１２を選択的に短絡状態にする、すなわちメモリ素子ＭＴ１２に書き込みを行う電圧印加条件の一例を説明する図である。ワード線ＷＬ１はフローティング状態にし、ワード線ＷＬ２に書き込み電圧Ｖｐｒｇを印加する。ビット線ＢＬ１に接地電圧ＧＮＤを印加し、ソース線ＳＬ１にロジックトランジスタＴｒ１１がオン状態となる電圧Ｖｏｎを印加する。ビット線ＢＬ２およびビット線ＢＬ３には短絡防止電圧Ｖｉｎｈｉｂｉｔを印加する。この短絡防止電圧Ｖｉｎｈｉｂｉｔは、書き込み電圧Ｖｐｒｇと同極性の電圧であり、０＜Ｖｉｎｈｉｂｉｔ＜Ｖｐｒｇの範囲にある。このときメモリ素子ＭＴ２２およびメモリ素子ＭＴ３２のゲートには書き込み電圧Ｖｐｒｇが印加される。しかし、ソースおよびドレインの一方には短絡防止電圧が印加され、ソースおよびドレインの他方はフローティング状態となっている。このため、メモリ素子ＭＴ２２およびメモリ素子ＭＴ３２は短絡されることはない。なお、制御線ＣＬ１はロジックトランジスタＴｒ１２がオン状態となる電圧Ｖｏｎを印加する。このとき、パストランジスタＰＴ１のゲートはロジックトランジスタＴｒ１２を介してノードＱ１１と接続されている。このため、ロジックトランジスタＴｒ１２がオン状態であってもノードＱ１１の電圧は接地電圧であるためパストランジスタＰＴ１はゲート絶縁膜が破壊されることはない。
【００３７】
一方、ビット線ＢＬ２およびビット線ＢＬ３に短絡防止電圧Ｖｉｎｈｉｂｉｔが印加されているので、ノードＱ２１およびノードＱ３１にはＶｉｎｈｉｂｉｔ−Ｖｔｈの電圧が印加される。しかし、ロジックトランジスタＴｒ２２およびロジックトランジスタＴｒ３２のしきい値電圧による電圧降下があるので、パストランジスタＰＴ１のゲートにはＶｉｎｈｉｂｉｔ−２Ｖｔｈ程度の電圧が印加されることになる。このため、パストランジスタＰＴ１にはゲート絶縁膜が破壊されるほどの電圧は印加されない。
【００３８】
一方、ワード線ＷＬ３およびＷＬ４は、フローティング状態にし、ソース線ＳＬ２および制御線ＣＬ２には、ロジックトランジスタＴｒ１３、Ｔｒ１４、Ｔｒ２３、Ｔｒ２４、Ｔｒ３３、Ｔｒ３４がオフ状態となる電圧Ｖｏｆｆ（例えば０Ｖ）を印加する。このため、メモリ素子ＭＴ１３、ＭＴ１４、ＭＴ２３、ＭＴ２４、ＭＴ３３、ＭＴ３４は短絡することはない。
【００３９】
（読み出し方法）
次に、図９は、図８に示すような電圧印加により選択的にメモリ素子が短絡された場合の読み出し方法の一例について示した図である。ビット線ＢＬにソースおよびドレインの一方が接続されたロジックトランジスタＴｒ１１、Ｔｒ１３、Ｔｒ２１、Ｔｒ２３、Ｔｒ３１、Ｔｒ３３がオフとなる電圧Ｖｏｆｆがソース線ＳＬ１およびソース線ＳＬ２に印加される。このとき、ワード線ＷＬ１、ＷＬ２のいずれか一方には読み出し電圧Ｖｒｅａｄ（例えば、電源電圧）を印加し、もう一方には電圧Ｖｓｓ（例えば、接地電圧）を印加する。これより、メモリ素子ＭＴ１１、ＭＴ１２のうち破壊されたほうのメモリ素子のゲートとソースとの間を介して、パストランジスタのゲートには読み出し電圧もしくは接地電圧が印加される。そして、このとき読み出さないコンテキストのスイッチ情報を保持しているメモリセル１０２、１０３に含まれ、パストランジスタＰＴ１のゲートと接続しているロジックトランジスタＴｒ２２、Ｔｒ３２はオフになるように制御線ＣＬ２および制御線ＣＬ３に、電圧Ｖｏｆｆ（例えば接地電圧）を印加する。
【００４０】
上記の複数のスイッチ情報を持つ不揮発性プログラマブルロジックスイッチにおいて、スイッチ情報を切り替えるとき、例えば、図７に示すパストランジスタＰＴ１に接続するメモリセル１０１、１０２、１０３のうちの１つのメモリセルから他のメモリセルに接続を切り替えるには、ロジックトランジスタＴｒ１２、Ｔｒ２２、Ｔｒ３２を用いて行う。
【００４１】
図７に示すロジックトランジスタＴｒ１２、Ｔｒ２２、Ｔｒ３２のゲートおよびこれらのトランジスタが形成される半導体領域（例えば、ウェル）はそれぞれ独立していることが好ましい。
【００４２】
図７に示す第２実施形態による不揮発性プログラマブルロジックスイッチに関するレイアウトの第１例を図１０に示す。以下、説明の便宜上、ＸＹ直交座標系を用いる。図７に示すメモリ素子ＭＴ１１〜ＭＴ３４およびロジックトランジスタＴｒ１１〜Ｔｒ３４のゲート線ＷＬ１〜ＷＬ４、ＳＬ１、ＳＬ２、ＣＬ１〜ＣＬ６はそれぞれＹ方向に伸び、Ｙ方向に配列された他のメモリセルと共有する。また、Ｘ方向に隣り合うメモリセル同士でロジックトランジスタ、例えばロジックトランジスタＴｒ１１とロジックトランジスタＴｒ１３はソース電極を共有し、同じウェル上に形成される。同様に、１メモリセル内の２つのメモリ素子、例えばメモリ素子ＭＴ１１とメモリ素子ＭＴ１２もソース電極を共有し、同じウェル上に形成される。更に、これらのメモリ素子ＭＴ１１、ＭＴ１２のソースおよびドレインの一方は常にフローティング状態とするため、コンタクトを設ける必要がない。また、コンテキスト切り替えスイッチとなるロジックトランジスタ、例えばロジックトランジスタＴｒ１２、Ｔｒ２２、Ｔｒ３２はそれぞれ独立したＹ方向に延びるゲート線ＣＬ１、ＣＬ２、ＣＬ３を持つ。
【００４３】
図７に示す第２実施形態による不揮発性プログラマブルロジックスイッチに関するレイアウトの第２例を図１１に示す。図７に示すメモリ素子およびロジックトランジスタのゲート線はそれぞれＹ方向に伸び、Ｙ方向に連なる他のメモリセルと共有する。また、コンテキスト切り替えスイッチとなるロジックトランジスタ、例えばロジックトランジスタＴｒ１２、Ｔｒ２２、Ｔｒ３２はそれぞれ独立したＸ方向に延びるゲート電極を配置し、Ｙ方向に連なる他のメモリセルとの接続にはゲート電極よりも上位の配線層で形成する。コンテキスト切り替えスイッチとなるロジックトランジスタのゲートを他のメモリ素子のゲート線方向と直交する配置にすることで、Ｙ方向に隣接する２つのメモリセルにおける切り替えトランジスタ、例えばロジックトランジスタＴｒ１２とロジックトランジスタＴｒ２２は、ドレイン端を共有することができ、レイアウト面積の削減に効果がある。なお、コンテキストの切り替えを行う回路はマルチプレクサに置き換える等の別の方式を用いてもよい。
【００４４】
以上説明したように、第２実施形態によれば、第１実施形態と同様に、２つのメモリ素子ＭＴ１、ＭＴ２を備えたメモリセルを用いて１つのスイッチ情報を保持することができるとともに、このスイッチ情報を読み出すことができる。さらに、このメモリセルをワード線ＷＬ、ソース線ＳＬおよび制御線ＣＬを共有するように並列に接続し、パストランジスタを共有することで、複数の回路情報を動的に切り替えることが可能となる。また、上記構成を採用したことにより、比較的少量のロジックで大規模な回路を実現することができる。
【００４５】
上記第１および第２実施形態においては、メモリ素子の例として、通常のＭＯＳトランジスタ、ＭＯＮＯＳ型のゲート構造を有するフラッシュメモリ、またはゲート絶縁膜がＨｉｇｈ−ｋ膜であるトランジスタを挙げた。メモリ素子の代わりとなる素子として、例えば図１２（ａ）乃至１２（ｃ）に示すプログラマブル素子１４を用いることができる。
【００４６】
図１２（ａ）乃至１２（ｃ）はプログラマブル素子１４の例について示す断面図である。図９（ａ）は、プログラマブル素子１４としてＭＯＳトランジスタを用い、ＭＯＳトランジスタのゲート絶縁膜を破壊することによって書き込みを行う第１例を示す断面図である。この第１例のプログラマブル素子１４は、半導体層４０に離間して設けられたソース４２ａおよびドレイン４２ｂと、ソース４２ａとドレイン４２ｂとの間の半導体層４０上に設けられかつ一部分がソース４２ａおよびドレイン４２ｂとオーバーラップするゲート絶縁膜４４と、ゲート絶縁膜４４上に設けられたゲート４６とを備えている。ゲート４６にプログラム電圧（書き込み電圧）Ｖｐｒｇを印加し、ソース４２ａに電圧Ｖｓｓを印加し、ゲート４６とソース４２ａのオーバーラップしている領域でゲート絶縁膜４４を破壊する。このときドレイン４２ｂをフローティング状態にして、ソース端のみを破壊することができる。この場合、配線数が最も少ないため、回路面積を小さくすることができる。使わないドレイン端はＳＴＩ（Shallow Trench Isolation）にしてしまってもよい。
【００４７】
なお、ソース４２ａとドレイン４２ｂを共有化して、どちらか、もしくは両方とゲート絶縁膜４４とのオーバーラップ領域の絶縁膜を破壊することもできる。このようにすると、破壊される位置が２つになり、破壊確率が上がるため、書込みまでの時間が短縮される。
【００４８】
また、ソース４２ａ、ドレイン４２ｂ、半導体層４０の端子を共有化することもできる。この場合は、配線数は増えてしまうものの、書込み時間は大幅に短縮される。トランジスタはＮチャネルＭＯＳトランジスタでもＰチャネルＭＯＳトランジスタでも良い。ただし、第１および第２実施形態においては、破壊された伝導パスを信号が通過する。そのため、ゲート４６と半導体層４０の端子を導通させる場合には、隣の素子と電気的に分離させるために、半導体層４０を分離する必要があるため、半導体層４４の端子は非導通であることが望ましい。
【００４９】
図１２（ｂ）は、プログラマブル素子１４としてｐｎ接合を用い、ｐｎ接合に大きな逆バイアスを印加して、ｐｎ接合を破壊することによって書き込みを行う第２例を示す断面図である。この第２例のプログラマブル素子１４は、半導体層５０に設けられたｎウェル５２と、このｎウェル５２に設けられたｐウェル５４とを備え、ｎウェル５２に書き込み電圧Ｖｐｒｇを印加し、ｐウェル５４に電圧Ｖｓｓを印加する。
【００５０】
図１２（ｃ）は、プログラマブル素子１４としてポリシリコンから形成されたｐｎ接合を用い、ｐｎ接合に大きな逆バイアスを印加して、ｐｎ接合を破壊することによって書き込みを行う第３例を示す断面図である。この第３例のプログラマブル素子１４は半導体層６０上に絶縁膜６２を設け、この絶縁膜６２上にポリシリコンからなるｎ層６４およびｐ層６６を設けた構成を有している。これらのｎ層６４およびｐ層６６は、ＭＯＳトランジスタのポリシリコンからなるゲートにｎ型不純物およびｐ型不純物を導入することにより形成することができる。ｐｎ接合の接合領域でシリサイドをつけないことにより、ｐｎ接合を実現できる。ｐｎ接合を形成した後は、大きな逆バイアス電圧を印加して、破壊することができる。ポリシリコンを用いてｐｎ接合を形成する場合は、半導体層にウェルを形成するｐｎ接合に比べて小さく作ることができる。
【００５１】
また、上記第１および第２実施形態のメモリ素子として、図１３に示す抵抗変化型メモリ素子１４Ａを用いてもよい。この抵抗変化型メモリ素子１４Ａは、下部電極１７、抵抗変化膜１８がこの順序で積層された構造を有している。上部電極１９と下部電極１７との間に印加する電圧の大きさや方向、および印加時間に応じて、抵抗変化膜１８の抵抗値が高抵抗、低抵抗、もしくはその中間の抵抗と、変化させることができる。通常、抵抗変化型メモリ素子では、絶縁膜を抵抗変化可能な状態にするために、抵抗変化膜に高い電圧を与えて膜中に欠陥（フィラメント）を導入する必要がある。このときの初期電圧（フォーミング電圧）を書き込み電圧Ｖｐｒｇとすれば、欠陥を導入する動作は第１および第２実施形態のメモリ素子への書き込み動作と同様となる。メモリ素子に抵抗変化型メモリ素子１４Ａを用いることで、欠陥の導入後は不揮発性のメモリ素子となるため、何度も書き換え可能にできるという利点がある。
【００５２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５３】
１０、１０１〜１０６  メモリセル
１４  プログラマブル素子
ＭＴ１、ＭＴ２  メモリ素子
Ｔｒ１、Ｔｒ２  ロジックトランジスタ
ＰＴ１  パストランジスタ
ＢＬ  ビット線
ＳＬ  ソース線
ＣＬ  制御線
【図１】
2015158955.tif 000003
【図２】
2015158955.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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