(57)【要約】【課題】ゲート電極とソース電極間の絶縁破壊の発生を抑制可能とする。【解決手段】半導体基板の第１主面上に設けられたゲート絶縁膜とゲート絶縁膜と接して半導体基板の第１主面側に形成されゲート絶縁膜より膜厚の大きなフィールド酸化膜と半導体基板の第１主面の表層において少なくともフィールド酸化膜の形成領域の一部に設けられる第２導電型の第１ウェル領域と半導体基板の第１主面側に設けられ第１ウェル領域と電気的に接続するソース電極とゲート絶縁膜に接してゲート絶縁膜上とフィールド酸化膜に接してフィールド酸化膜上とに設けられたゲート電極とゲート電極と電気的に接続されソース電極の周囲に形成されたゲートフィンガー電極とゲートフィンガー電極に接続されたゲートパッドとを備え、第１の断面において第１ウェル領域とゲート電極とがフィールド酸化膜とゲート絶縁膜との境界より前記フィールド酸化膜側に設けられる電力用半導体装置とする。【選択図】図１１
2015216400.tif 000002
【特許請求の範囲】
【請求項１】
互いに対向する第１主面および第２主面を有し、炭化珪素からなる第１導電型の半導体基板と、
前記半導体基板の第１主面上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜と接して前記半導体基板の第１主面側に形成され、前記ゲート絶縁膜より膜厚の大きなフィールド酸化膜と、
前記半導体基板の第１主面の表層において少なくとも前記フィールド酸化膜の形成領域の一部に設けられる第２導電型の第１ウェル領域と、
前記半導体基板の第１主面側に設けられ、前記第１ウェル領域と電気的に接続するソース電極と、
前記ゲート絶縁膜に接して前記ゲート絶縁膜上と、前記フィールド酸化膜に接して前記フィールド酸化膜上とに設けられたゲート電極と、
前記半導体基板の第２主面側に設けられたドレイン電極と、
前記ゲート電極と電気的に接続され、前記ソース電極の周囲に形成されたゲートフィンガー電極と、
前記ゲートフィンガー電極に接続されたゲートパッドと、
を備え、
第１の断面において、前記第１ウェル領域と前記ゲート電極とが、前記フィールド酸化膜と前記ゲート絶縁膜との境界より前記フィールド酸化膜側に設けられる、
電力用半導体装置。
【請求項２】
前記半導体基板の第１主面の表層において設けられ、前記ゲート絶縁膜を介して前記ゲート電極と対向するとともに、前記ソース電極と電気的に接続する第２導電型の第２ウェル領域をさらに備え、
前記第１の断面において、前記第２ウェル領域が前記ゲート絶縁膜側から前記フィールド酸化膜と前記ゲート絶縁膜との境界を越えて前記フィールド絶縁膜側まで延在する、
ことを特徴とする請求項１記載の電力用半導体装置。
【請求項３】
前記半導体基板の第１主面の表層において設けられ、前記ゲート絶縁膜を介して前記ゲート電極と対向するとともに、前記ソース電極と電気的に接続する第２導電型の第２ウェル領域をさらに備え、
前記第１の断面において、前記第２ウェル領域は前記フィールド酸化膜と前記ゲート絶縁膜との境界より前記ゲート絶縁膜側に設けられる、
ことを特徴とする請求項１記載の電力用半導体装置。
【請求項４】
前記第１の断面には前記ゲートフィンガー電極と前記ゲートパッドとが交わるコーナー部を含むことを特徴とする請求項１ないし３のいずれか１項記載の電力用半導体装置。
【請求項５】
互いに対向する第１主面および第２主面を有し、炭化珪素からなる第１導電型の半導体基板と、
前記半導体基板の第１主面上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜と接して前記半導体基板の第１主面側に形成され、前記ゲート絶縁膜より膜厚の大きなフィールド酸化膜と、
前記半導体基板の第１主面の表層において少なくとも前記フィールド酸化膜の形成領域の一部に設けられる第２導電型の第１ウェル領域と、
前記半導体基板の第１主面側に設けられ、前記第１ウェル領域と電気的に接続するソース電極と、
前記ゲート絶縁膜に接して前記ゲート絶縁膜上と、前記フィールド酸化膜に接して前記フィールド酸化膜上とに設けられたゲート電極と、
前記半導体基板の第２主面側に設けられたドレイン電極と、
前記ゲート電極と電気的に接続され、前記ソース電極の周囲に形成されたゲートフィンガー電極と、
前記ゲートフィンガー電極に接続されたゲートパッドと、
を備え、
前記ゲートフィンガー電極と前記ゲートパッドとが交わるコーナー部を含む第１の断面において、前記ゲート電極が前記フィールド酸化膜と前記ゲート絶縁膜との境界より前記フィールド酸化膜側に設けられ、かつ、前記第１ウェル領域が前記フィールド酸化膜の形成領域から前記ゲート絶縁膜との境界よりも前記ゲート絶縁膜側に突出して設けられる、
電力用半導体装置。
【請求項６】
前記第１の断面とは異なる第２の断面において、前記ゲートパッド下部の前記ゲート電極と前記ソース電極下部の前記ゲート電極とが互いに接続され、前記第１ウェル領域が前記フィールド酸化膜の形成領域から前記ゲート絶縁膜側に突出し、かつ、前記ソース電極が前記第１ウェル領域の突出した領域と接続する、
ことを特徴とする請求項５記載の電力用半導体装置。
【請求項７】
前記第１の断面とは異なる第２の断面において、前記ゲートパッド下部の前記ゲート電極と前記ソース電極下部の前記ゲート電極とが互いに接続され、かつ、前記第１ウェル領域が前記フィールド酸化膜と前記ゲート絶縁膜との境界より前記フィールド酸化膜側に設けられる、
ことを特徴とする請求項５記載の電力用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力用半導体装置の構造に関する。
【背景技術】
【０００２】
特許文献１に記載の電力用縦型ＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）は、同文献の図１および図２に示されているように、ＭＯＳＦＥＴのセル領域の周縁部（ゲートパッド部を含む。）に隣接するＭＯＳＦＥＴのセル領域側の領域内に、当該周縁部に沿って、微細なダイオードが少なくとも一列に配置されている。このようなゲートパッド部とＭＯＳＦＥＴのセル領域との間の領域内に一列に配置されたダイオードの各々は、ＭＯＳＦＥＴがＯＮ状態からＯＦＦ状態へスイッチングする際に、特許文献１の図２に示されるＰ
ウエルおよびＰベースからドレイン側のＮ型半導体層内に順方向バイアス時に注入された
ホールを吸収する。このため、特許文献１の上記の構造は、同文献の図３に示される寄生
トランジスタが、ＭＯＳＦＥＴが順方向バイアスから逆方向バイアスに切り替わる際に、
オンするのを防止することができる。
【０００３】
ここで、特許文献１の上記構造においては、その図２に示されているように、ＭＯＳＦ
ＥＴのＰウエルであるＰベースが、バックゲートを介して、ソース電極に電気的に接続さ
れている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−１９８８１６号公報（図１〜図３）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決すべき問題点を、特許文献１の図２に基づき以下に説明する。
【０００６】
今、スイッチング素子であるＭＯＳＦＥＴセルがＯＮ状態からＯＦＦ状態へスイッチン
グした場合には、ＭＯＳＦＥＴセルのドレイン電圧、すなわち、ドレイン電極の電圧が急
激に上昇し、略０Ｖから数百Ｖに変化する。そうすると、ＰウエルとＮ-ドレイン層との
間に存在する寄生容量を介して、変位電流がＰウエル内に流れ込む。この変位電流は、以
下に説明するように、ソース電極に流れ、ＭＯＳＦＥＴセルのＰウエルであってもダイオ
ードセルのＰウエルであってもゲートパッド下のＰウエルであっても、同様である。
【０００７】
ここで、留意すべき点は、ＭＯＳＦＥＴセルのＰウエルとダイオードセルのＰウエルの
面積に対して、ゲートパッド下のＰウエルの面積が非常に大きいことである。
【０００８】
特許文献１では、その従来例の説明に記載されているように、ソース電極とフィールド
プレートとは電気的に接続されているので、例えば図２の（Ｃ）部に示される断面におい
ては、ゲートパッド下のＰウエルに内に流れ込んだ変位電流は、ゲートパッド下のＰウエ
ル内をＭＯＳＦＥＴセル方向からフィールドプレートに接続されているコンタクトホール
に向けて流れて、フィールドプレートを介してソース電極に流入する。
【０００９】
上述のように、ゲートパッド下のＰウエルの面積は非常に大きいが、Ｐウエル自体およ
びコンタクトホールに抵抗が存在するために、面積が大きなＰウエルに変位電流が流れる
と、Ｐウエル内に無視し得ない値の電位降下が発生する。その結果、Ｐウエルのフィール
ドプレートを介してソース電極と電気的に接続されている箇所（コンタクトホール）から
の水平方向の距離が大きな箇所では、比較的大きな電位を有することとなる。なお、この
電位は、上記ドレイン電圧Ｖの時間ｔに対する変動ｄＶ／ｄｔが大きくなる程、大きくな
る。
【００１０】
その結果、特許文献１の図２の（Ｃ）部に示されるように、ゲートパッド下のＰウエル
でコンタクトホールから離れた箇所に、ゲート絶縁膜を介してゲート電極が設けられてい
ると、ＭＯＳＦＥＴセルがＯＮ状態からＯＦＦ状態へスイッチングした直後で０Ｖに近い
電圧のゲート電極と、コンタクトホールから離れた箇所ゲートパッド下のＰウエルとの間
のゲート絶縁膜の大きな電界がかかり、ゲート絶縁膜が絶縁破壊する場合があった。
【００１１】
また、昨今では、ＳｉＣ（炭化珪素）を基板材料として用いるスイッチング素子が、低
消費電力のスイッチング素子として期待されている。このようなＳｉＣデバイス、例えば
、ＭＯＳＦＥＴないしはＩＧＢＴ（insulated gate bipolar transistor）をインバータ
のスイッチング素子として適用することにより、インバータの損失低減化を図ることが期
待される。
【００１２】
そして、より一層の低損失化を実現するためには、スイッチング素子のより一層の高速
駆動化（ドレイン電圧Ｖの時間ｔに対する変動ｄＶ／ｄｔをより一層速くする）が必要と
される。ところが、ＳｉＣを基板材料として用いるスイッチング素子においては、従来広
く用いられているシリコンを基板材料とするスイッチング素子と比較してＳｉＣ材料のバ
ンドギャップが大きいために半導体層の十分な低抵抗化が困難であり、寄生抵抗が大きく
なる傾向があって、その寄生抵抗の大きさが、Ｐウエルに発生する電位を大きくする場合
があった。
【００１３】
この発明は、このような問題点の発見および当該問題点の発生箇所の認識を踏まえて成
されたものであり、その主目的は、ＭＯＳ構造を備えたスイッチング素子を有する半導体
装置において、スイッチング時（ターンオフ時）におけるゲート電極とソース電極間の絶
縁破壊の発生を抑制可能とする点にある。
【課題を解決するための手段】
【００１４】
本発明の主題は、互いに対向する第１主面および第２主面を有し炭化珪素からなる第１導電型の半導体基板と、半導体基板の第１主面上に設けられたゲート絶縁膜と、ゲート絶縁膜と接して半導体基板の第１主面側に形成されゲート絶縁膜より膜厚の大きなフィールド酸化膜と、半導体基板の第１主面の表層において少なくともフィールド酸化膜の形成領域の一部に設けられる第２導電型の第１ウェル領域と、半導体基板の第１主面側に設けられ第１ウェル領域と電気的に接続するソース電極と、ゲート絶縁膜に接してゲート絶縁膜上とフィールド酸化膜に接してフィールド酸化膜上とに設けられたゲート電極と、半導体基板の第２主面側に設けられたドレイン電極と、ゲート電極と電気的に接続されソース電極の周囲に形成されたゲートフィンガー電極と、ゲートフィンガー電極に接続されたゲートパッドとを備え、第１の断面において第１ウェル領域とゲート電極とがフィールド酸化膜とゲート絶縁膜との境界より前記フィールド酸化膜側に設けられる電力用半導体装置である。
【発明の効果】
【００１５】
本発明の主題によれば、電力用半導体装置を高速駆動した場合においても、ゲート絶縁
膜に大きな強度の電界が印加されることを抑制しゲート絶縁膜が絶縁破壊することを抑制
することができ、もって、より高速のスイッチング動作を実現することができる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１〜５に係る電力用半導体装置の上面図である。
【図２】実施の形態１〜５に係る電力用半導体装置のゲートパッド近傍領域を拡大して示す上面図である。
【図３】実施の形態１における電力用半導体装置の平面図である。
【図４】実施の形態１における電力用半導体装置の平面図である。
【図５】実施の形態１における電力用半導体装置の平面図である。
【図６】実施の形態１における電力用半導体装置の平面図である。
【図７】図６における線Ａ１−Ａ２に関する電力用半導体装置の縦断面図である。
【図８】図６における線Ｂ１−Ｂ２に関する電力用半導体装置の縦断面図である。
【図９】実施の形態２における電力用半導体装置の平面図である。
【図１０】実施の形態２における電力用半導体装置の平面図である。
【図１１】図１０における線Ｃ１−Ｃ２に関する電力用半導体装置の縦断面図である。
【図１２】実施の形態３における電力用半導体装置の平面図である。
【図１３】実施の形態３における電力用半導体装置の平面図である。
【図１４】図１３における線Ｄ１−Ｄ２に関する電力用半導体装置の縦断面図である。
【図１５】実施の形態４における電力用半導体装置の平面図である。
【図１６】実施の形態４における電力用半導体装置の平面図である。
【図１７】図１６における線Ｅ１−Ｅ２に関する電力用半導体装置の縦断面図である。
【図１８】実施の形態５における電力用半導体装置の平面図である。
【図１９】図１８における線Ｆ１−Ｆ２に関する電力用半導体装置の縦断面図である。
【図２０】実施の形態５における電力用半導体装置の平面図である。
【図２１】図１８における線Ｇ１−Ｇ２に関する電力用半導体装置の縦断面図である。
【発明を実施するための形態】
【００１７】
以下の記載では、不純物の導電型に関して、Ｎ型を「第１導電型」と、Ｐ型を「第２導
電型」として一般的に定義するが、その逆の定義でも構わない。
【００１８】
（実施の形態１）
図１は、本実施の形態に係る電力用半導体装置１００の上面構成を模式的に示す平面図
である。なお、図１は、後述する実施の形態２においても援用される。
【００１９】
図１に示す平面図において、上端中央部には、外部の制御回路（図示せず）からゲート
電圧が印加されるゲートパッド１１が形成されている。また、ＭＯＳＦＥＴセルの集合体
領域であるセル領域内に、各ＭＯＳＦＥＴセルに接続されるソース電極１０が形成されて
いる。
【００２０】
そして、ソース電極１０の周囲を全体的に取り囲むゲートフィンガー電極１２が、ゲー
トパッド１１と構造的に繋がった状態で、電力用半導体装置１００の外周部に沿って形成
されている。つまり、ゲートフィンガー電極１２は、後述する層間絶縁膜７１（図７参照
）の周縁部上に沿って一周するように配設されている。各ＭＯＳＦＥＴセルのゲート電極
（図示せず）には、ゲートパッド１１に印加されるゲート電圧が、ゲートパッド１１およ
びゲートフィンガー電極１２を通じて供給される。本実施の形態では、一例として、各ゲ
ート電極はポリシリコンで形成されているものとする。
【００２１】
ポリシリコンは、その導電性に難点を有しており、ゲートパッド１１よりゲート電極の
位置が離れると、ゲートパッド１１の電位とＭＯＳＦＥＴのセルのゲート電極の電位との
間に時間的なずれが発生する。この時間的なずれは、ポリシリコン層の抵抗と、ソース電
極１０およびゲート取り出し配線層で決まる寄生容量との時定数で決定される。本実施の
形態では、電力用半導体装置１００の外周部に沿って低抵抗の材料（例えばアルミニウム
：Ａｌ）で構成される金属膜であるゲートフィンガー電極１２を形成することで、ＭＯＳ
ＦＥＴの各セルのゲート電極に電位を供給し易くし、スイッチングの高速化を図っている
。
【００２２】
なお、製品としての電力用半導体装置では、温度センサーおよび電流センサー用の電極
が形成されている場合が多いが、それらの電極の形成の有無は、後述する電力用半導体装
置１００の効果に何らの影響を及ぼすものでは無いので説明および図示は省略する。
【００２３】
加えて、ゲートパッド１１の位置、個数およびソース電極１０の形状等もＭＯＳＦＥＴ
によっては多種多様のケースが有り得るが、それらも、上記の電流センサー用の電極等と
同ように、後述する電力用半導体装置１００の効果に何らの影響を及ぼすものでは無い。
【００２４】
図２は、図１において左側の破線ＢＣ１で示されている領域、すなわち、その部分から
ゲートフィンガー電極１２が張り出しているゲートパッド１１の周縁部と、その近傍領域
とを拡大化して示す平面図であり、ゲートパッド１１の一部、ゲートフィンガー電極１２
の一部、およびソース電極１０の一部分が示されている。
【００２５】
図３は、図２に示される部分のゲートパッド１１およびゲートフィンガー電極１２の下
層部分に位置するフィールド酸化領域を示す平面図である。図３において、フィールド酸
化領域においては、金属膜であるゲートパッド１１およびゲートフィンガー電極１２の下
方のＳｉＣ半導体層に接するようにフィールド酸化膜３０が形成されている。
【００２６】
図４は、図２および図３に示される部分から、ゲートパッド１１およびゲートフィンガ
ー電極１２を省略するとともに、ソース電極１０、ゲートパッド１１およびゲートフィン
ガー電極１２の下層のフィールド酸化膜３０を斜め上方にずらした状態を示している。
【００２７】
図４に示されるように、フィールド酸化膜３０下層部分に位置するＳｉＣ半導体層１０
１の表面内にはＰ型の第１ウエル領域４１が形成され、ＭＯＳＦＥＴの各セルに対応する
ようにＳｉＣ半導体層１０１の表面内には複数の第２ウエル領域４２が形成されている。
【００２８】
図４において、第１ウエル領域４１の一部はフィールド酸化膜３０の形成領域から突出
するようにはみ出ており、フィールド酸化膜３０の形成領域に近接する第２ウエル領域４
２の一部は、第１ウエル領域４１の突出部に挟まれるように延在しており、フィールド酸
化膜３０の近傍では第１ウエル領域４１の突出部と、第２ウエル領域４２とが交互に設け
られている。
【００２９】
図５は、図４に示される第１ウエル領域４１および第２ウエル領域４２の上部に設けら
れた図示されないゲート絶縁膜および層間絶縁膜を貫通して、それぞれ第１ウエル領域４
１および第２ウエル領域４２に達するウエルコンタクトホール６０およびソースコンタク
トホール６１を示す平面図である。
【００３０】
なお、図示は省略しているが、ウエルコンタクトホール６０は、第１ウエル領域４１の
表面内に設けた後に詳述するＰ型コンタクト領域に接するように形成され、ソースコンタ
クトホール６１は、第２ウエル領域４２の表面内に設けた後に詳述するＰ型コンタクト領
域およびその周囲に設けたＮ型のソース領域に接するように形成されている。
【００３１】
また、ソースコンタクトホール６１およびウエルコンタクトホール６０は、それらの上
部に設けられたソース電極１０に共通に接続されることで、ソースコンタクトホール６１
およびウエルコンタクトホール６０が接触するＳｉＣ領域は、ほぼ同電位にできる。
【００３２】
図６は、図４に示される第１ウエル領域４１および第２ウエル領域４２の上部に設けら
れるゲート電極５０を示す平面図である。図６において、ゲート電極５０は、ゲートパッ
ド１１（図２）およびゲートフィンガー電極１２（図２）の下部となる領域においては、
フィールド酸化膜３０の形成領域内に収まるように設けられ、ソース電極１０の下部のＭ
ＯＳＦＥＴセルの形成領域においては、各ソースコンタクトホール６１の外周を囲むよう
に設けられている。また、ゲートパッド１１（図２）およびゲートフィンガー電極１２（
図２）の下部のゲート電極５０とソース電極１０の下部のゲート電極５０とは、ウエルコ
ンタクトホール６０が設けられていない領域を介して、互いに接続された構成となってい
る。
【００３３】
なお、図示しないが、ゲートパッド１１およびゲートフィンガー電極１２の下部のゲー
ト電極５０とゲートパッド１１およびゲートフィンガー電極１２とは後述の層間絶縁膜に
設けられたゲートコンタクトホールを介して電気的に接続されている。
【００３４】
図６において、線Ａ１−Ａ２は、ウエルコンタクトホール６０を含んだ切断線を示して
おり、線Ｂ１−Ｂ２は、ウエルコンタクトホール６０を含まない切断線を示しており、何
れも、ゲートパッド１１（図２）およびゲートフィンガー電極１２（図２）の下部のゲー
ト電極５０とソース電極１０の下部のゲート電極５０とを含んだ断面図を示す。
【００３５】
図７は、図６の線Ａ１−Ａ２に沿った縦断面図を示しており、図８は、図６の線Ｂ１−
Ｂ２に沿った縦断面図を示している。図７および図８に示されるように、電力用半導体装
置１００は、いわゆる縦型ＭＯＳＦＥＴおよびこれに並列接続されたダイオードを含んだ
構成となっている。
【００３６】
図７および図８に示すように、電力用半導体装置１００はＳｉＣで構成される半導体基
板２０上に形成され、半導体基板２０は、Ｎ+ドレイン層１０２、および、その上部に形
成されたエピタキシャル層であるＮ-ドレイン層１０１で構成されている。また、半導体
基板２０の裏面である第２主面上には、第１電極たるドレイン電極１３が配設されている
。
【００３７】
他方、半導体基板２０の表面である第１主面より、Ｎ-ドレイン層１０１の内部に向け
て、Ｐ型の不純物がドープされて構成される第１ウエル領域４１および第２ウエル領域４
２が設けられている。ここで、第１ウエル領域４１および第２ウエル領域４２の底面は、
上記第１主面より見て、Ｎ-ドレイン層１０１の底面よりも浅い位置にある。
【００３８】
以下では、まず図７に示す構造について記載し、後に図７の構造と図８の構造との相違
点について言及する。
【００３９】
第１ウエル領域４１は、図１等において既述したゲートパッド１１およびゲートフィン
ガー電極１２の直下領域およびその近傍領域に配設されている。ここで、フィールド酸化
膜３０が配設されている領域を第１領域Ｒ１と呼称する。第１領域Ｒ１は、基本的にＭＯ
ＳＦＥＴのセルを含まない領域である。
【００４０】
そして、第１ウエル領域４１の上部に配設されているフィールド酸化膜３０の厚さは例
えば約１μｍである。
【００４１】
図７においては、第１領域Ｒ１以外の領域を第２領域Ｒ２と呼称する。第２領域Ｒ２に
おいては、図７に示すように、第２ウエル領域４２およびＮ-ドレイン層１０１の一部表
面上には、例えば厚さが約５０ｎｍのゲート絶縁膜７０が配設されている。ここで、フィ
ールド酸化膜３０とゲート絶縁膜７０とは、主としてＳｉＯ2で構成されている。
【００４２】
さらに、図７に示すように、第１領域Ｒ１においては、フィールド酸化膜３０の上面に
のみ、例えばポリシリコンのゲート電極５０が設けられている。なお、ゲート電極５０は
フィールド酸化膜３０の形成領域に収まるように設けられている。
【００４３】
そして、ゲート電極５０の上面および端面を被覆するように、層間絶縁膜７１が配設さ
れており、この層間絶縁膜７１を貫通するようにゲートコンタクトホール６２が設けられ
、ゲートコンタクトホール６２を介してゲート電極５０とゲートパッド１１およびゲート
フィンガー電極１２（図２）とが電気的に接続される。
【００４４】
第１領域Ｒ１からはみ出した第１ウエル領域４１の突出部および第２領域Ｒ２に設けら
れた第２ウエル領域４２の表面と、Ｎ-ドレイン層１０１の表面にはゲート絶縁膜７０が
形成されており、層間絶縁膜７１およびゲート絶縁膜７０を貫通して第１ウエル領域４１
に接するように設けられたウエルコンタクトホール６０は、第１ウエル領域４１の表層部
に設けられた高濃度のＰ型不純物を有するＰ型コンタクト領域４７にも接するように構成
されている。
【００４５】
また、第２領域Ｒ２に複数設けられた第２ウエル領域４２には、それぞれ、中央部表層
側に高濃度のＮ型不純物（Ｎ+）を有するソース領域８０が設けられ、また、そのソース
領域８０の中央部には、ソース領域８０を貫通するようにＰ型不純物を有するＰ型コンタ
クト領域４６が設けられおり、平面視的にはＰ型コンタクト領域４６をソース領域８０が
囲む構成となっている。
【００４６】
さらに、ソース領域８０およびＰ型コンタクト領域４６の上部に接するゲート絶縁膜７
０および層間絶縁膜７１を貫通してソース領域８０およびＰ型コンタクト領域４６に接す
るソースコンタクトホール６１が設けられている。
【００４７】
また、隣接するソースコンタクトホール６１との間のゲート絶縁膜７０上には、ゲート
電極５０が形成され、このゲート電極５０の上面および端面を被覆するように、層間絶縁
膜７１が配設されている。
【００４８】
また、ソースコンタクトホール６１とウエルコンタクトホール６０との底部を電気的に
接続するように、ソースコンタクトホール６１およびウエルコンタクトホール６０は、そ
れらの上部に設けられたソース電極１０に共通に接続されている。
【００４９】
次に、図６の線Ｂ１−Ｂ２に沿った縦断面図に相当する図８に関する構造について記載
するが、図８に関する構造の多くは、図７に関する構造と同様の構造を有しているので、
以下では、図７、図８の相違点について特記する。
【００５０】
まず、図８の構造と図７の構造との第１の相違点（１）は、第１ウエル領域４１とソー
ス電極１０とを電気的に接続するウエルコンタクトホール６０が存在しない点である。
【００５１】
第２の相違点（２）としては、図８においては、フィールド酸化膜３０の上面上のゲー
ト電極５０が、第１領域Ｒ１側からセル領域に該当する第２領域Ｒ２側へと延在し、第２
領域Ｒ２内の各ＭＯＳＦＥＴセルのゲート電極５０と一体となっている点である。
【００５２】
上記第２の相違点（２）を有する結果、フィールド酸化膜３０の断面方向の端部の直下
には、Ｐ型のウエル領域（第１ウエル領域４１や第２ウエル領域４２のような領域）存在
しておらず、Ｎ-ドレイン層１０１が存在するという第３の相違点（３）が得られる。
【００５３】
換言すれば、図８の断面においては、Ｎ-ドレイン層１０１の一部分を挟んで第１ウエ
ル領域４１と第２ウエル領域４２とが平面方向に対向しており、その間の間隔は距離ｄ（
≠０）である。そして、挟まれたＮ-ドレイン層１０１の直上に、ゲート絶縁膜７０の端
部とフィールド酸化膜３０の端部との境界面が存在している。
【００５４】
ここで、距離ｄの値が大き過ぎると、ドレイン電圧が直接にゲート絶縁膜７０に印加さ
れることになり、ゲート絶縁膜７０の絶縁破壊を招く可能性がある。このため、距離ｄは
、セル領域のＭＯＳＦＥＴの第２ウエル領域４２間の間隔程度に設定される。
【００５５】
次に、図７を参照して、本実施の形態に係る縦型ＭＯＳＦＥＴのセルの製造方法につい
て記載する。
【００５６】
まず、Ｎ型不純物を含むＳｉＣで構成される半導体基板２０を準備する。半導体基板２
０は、ｃ軸方向に対して８°以下に傾斜されていても良いし、あるいは、傾斜していなく
ても良く、どの様な面方位を有していても、本実施の形態の効果に影響を及ぼさない。
【００５７】
半導体基板２０は、Ｎ+ドレイン層１０２の上にエピタキシャル結晶成長層（不純物濃
度は１×１０13ｃｍ-3〜１×１０17ｃｍ-3の範囲内であり、厚み５μｍ〜２００μｍ）で
構成されるＮ-ドレイン層１０１を有する。
【００５８】
その後、フォトリソグラフィーにより加工されたレジストマスクおよび酸化膜マスクを
利用して不純物のイオン注入を行い、Ｐ型の第１ウエル領域４１、Ｐ型の第２ウエル領域
４２、および、Ｎ+ソース領域８０を形成する。
【００５９】
注入不純物としては、導電型がＮ型の場合には窒素またはリンが好適であり、導電型が
Ｐ型の場合にはアルミニウムまたは硼素が好適である。
【００６０】
また、第１ウエル領域４１および第２ウエル領域４２の各々の深さは、エピタキシャル
結晶成長層であるＮ-ドレイン層１０１の底面を超えないように設定し、例えば０．３μ
ｍ〜２．０μｍの範囲内の値とする。また、第１ウエル領域４１および第２ウエル領域４
２の各々の不純物濃度は、エピタキシャル結晶成長層であるＮ-ドレイン層１０１の不純
物濃度を超えており、且つ、１×１０16ｃｍ-3〜１×１０19ｃｍ-3の範囲内に設定される
。
【００６１】
さらに、Ｎ+ソース領域８０の深さに関しては、その底面が第２ウエル領域４２の底面
を超えないように設定され、その不純物濃度の値は、第２ウエル領域４２の不純物濃度の
値を超えており、且つ、その値は１×１０18ｃｍ-3〜１×１０21ｃｍ-3の範囲内の値に設
定されている。
【００６２】
その上で、第２ウエル領域４２および第１ウエル領域４１の各々とソース電極１０との
良好な金属接触を実現するために、第１ウエル領域４１および第２ウエル領域４２の各々
の不純物濃度よりも濃い不純物濃度値を有するＰ型コンタクト領域４６、４７を、イオン
注入により、それぞれ第１ウエル領域４１および第２ウエル領域４２内に形成する。なお
、当該イオン注入は、２００℃以上の基板温度で実行される。
【００６３】
その後、アルゴンまたは窒素等の不活性ガス雰囲気、若しくは、真空中において、１５
００℃〜２２００℃の範囲内の温度でもって０．５分〜６０分の範囲内の時間で熱処理を
行うことで、注入された不純物を電気的に活性化する。
【００６４】
次に、犠牲酸化による酸化膜の形成およびフッ酸による酸化膜の除去によって表面変質
層を除去して清浄な面を得た後に、セル領域のみを開口してそれ以外の領域をシリコン酸
化膜で覆うフィールド酸化膜３０のパターニングを行う。その後、例えば熱酸化法または
堆積法によって、ゲート絶縁膜７０を形成する。
【００６５】
そして、フォトリソグラフィーおよびドライエッチングを経て、ゲート電極５０をパタ
ーニングする。
【００６６】
次に、層間絶縁膜７１をＣＶＤ法によって基板全面に堆積した上で、例えばドライエッ
チングによって、ウエルコンタクトホール６０、ソースコンタクトホール６１およびゲー
トコンタクトホール６２を開口する。これらの開口部は、その後のソース電極１０の形成
過程で、導電体で充填される。
【００６７】
引き続いて、Ａｌ等の配線金属をスパッタ法または蒸着法によって形成し、その後にパ
ターニング処理を行うことで、ゲートパッド１１、ゲートフィンガー電極１２およびソー
ス電極１０を形成する。さらに、半導体基板２０の裏面上に金属膜を形成してドレイン電
極１３を形成することにより、図７等で示される縦型ＭＯＳＦＥＴが完成される。
【００６８】
次に、本実施の形態の効果について記載する。まず、本実施の形態の電力用半導体装置
は、複数のＭＯＳＦＥＴセルとダイオードが電気的に並列に接続されたもので、ＭＯＳＦ
ＥＴのソース電極１０はダイオードのｐ電極（アノード）と接続されており、ＭＯＳＦＥ
Ｔのドレイン電極１３はダイオードのｎ電極（カソード）と一体になっている。
【００６９】
ここで、ＭＯＳＦＥＴのゲート電極５０に接続されるゲートパッド１１およびゲートフ
ィンガー電極１２に印加する電圧をＭＯＳＦＥＴセルがＯＮ状態からＯＦＦ状態へスイッ
チングするように印加した場合、ＭＯＳＦＥＴセルのドレイン電圧、すなわち、ドレイン
電極の電圧が急激に上昇し、略０Ｖから数百Ｖに変化する。そうすると、Ｎ-ドレイン層
１０１と、Ｐ型の第１ウエル領域４１および第２ウエル領域４２との間に存在する寄生容
量を介して、変位電流が第１ウエル領域４１および第２ウエル領域４２に流れ込む。
【００７０】
第２ウエル領域４２は面積が大きくないので、内部の寄生抵抗も小さく、ある程度大き
な変位電流が流れても第２ウエル領域４２の電位上昇は小さなものに留まる。一方、第１
ウエル領域４１は面積が大きいので、外部に接続するダイオードのｐコンタクト（ウエル
コンタクトホール６０）からの距離が遠い箇所で発生した変位電流がウエルコンタクトホ
ール６０に流れ込むまでに、第１ウエル領域４１の寄生抵抗と変位電流により大きな電位
が発生するが、第１ウエル領域４１とゲート絶縁膜７０を介して対向する位置からゲート
電極５０を取り除いているため、ゲート絶縁膜７０の絶縁破壊が生じる可能性が低下する
。
【００７１】
すなわち、本実施の形態では、特許文献１の場合とは異なり、図６の線Ａ１―Ａ２で示
される部分においては、図７に示されるように、フィールド酸化膜３０の端部の上部にゲ
ート電極５０が存在しないために、ゲート絶縁膜７０の端部に高電界が発生することは無
く、ゲート絶縁膜７０の端部の絶縁不良が引き起こされることは無い。
【００７２】
他方、図６の線Ｂ１−Ｂ２で示される部分においては、図８に示されるように、フィー
ルド酸化膜３０の端部を越えてゲート電極５０が存在するものの、ゲート絶縁膜７０の端
部とフィールド酸化膜３０の端部との接合部の境界面の直下のＮ-ドレイン層１０１内に
はＰ型の第１ウエル領域４１も第２ウエル領域４２も存在しない。すなわち、上記接合部
の近傍ではフィールド酸化膜３０の外周の内側に第１ウエル領域４１の外周境界が設けら
れている。従って、ゲート絶縁膜７０の端部に高電界が発生することは無く、ゲート絶縁
膜７０の端部の絶縁不良が引き起こされることは無い。故に、図６の線Ａ１−Ａ２に関す
る断面構成（図７）において、ゲート絶縁膜７０の端部を介在したゲート電極５０とソー
ス電極１０間のリーク電流の発生が格段に防止される。
【００７３】
なお、本実施の形態で示される上記効果は、本実施の形態に係る電力用半導体装置１０
０の構造によるものであり、その構造を形成するための製造方法により効果に影響が出る
ことはない。従って、本実施の形態で一例として記載した製造方法以外の製造方法を用い
て本装置を作製したとしても、既述した効果に影響を与えるものではない。また、構成す
る材料が効果の度合いに影響することも無い。
【００７４】
（実施の形態２）
本発明に係る実施の形態２は実施の形態１の変形例に相当しており、その特徴点は、図
４におけるコーナー部の構成を変更した点にある。以下、図面を参照して、本実施の形態
に係る電力用半導体装置２００の特徴点を記載する。
【００７５】
図９は、図２および図３に示される部分から、ゲートパッド１１およびゲートフィンガ
ー電極１２を省略するとともに、ゲートパッド１１およびゲートフィンガー電極１２の下
層のフィールド酸化膜３０を斜め上方にずらした状態を示している。
【００７６】
図９に示されるように、フィールド酸化膜３０下層部分に位置するＳｉＣ半導体層１０
１の表面内にはＰ型の第１ウエル領域４１が形成され、ＭＯＳＦＥＴの各セルに対応する
ようにＳｉＣ半導体層１０１の表面内には複数の第２ウエル領域４２が形成されている。
【００７７】
図９において、第１ウエル領域４１の一部はフィールド酸化膜３０の形成領域から突出
するようにはみ出ており、フィールド酸化膜３０の形成領域に近接する第２ウエル領域４
２の一部は、第１ウエル領域４１の突出部に挟まれるように延在しており、フィールド酸
化膜３０の近傍では第１ウエル領域４１の突出部と、第２ウエル領域４２とが交互に設け
られている。さらに、第１ウエル領域４１のコーナー部、すなわちゲートパッド１１とゲ
ートフィンガー電極１２とが交わる部分（図１の領域ＢＣ１参照）においては、フィール
ド酸化膜３０に近接するように第２ウエル領域４２が形成され、当該第２ウエル領域４２
は、その一部が隣接する第２ウエル領域４２に接続される形状を採り、隣接する第２ウエ
ル領域４２と電気的にも接続された構成となっている。
【００７８】
図１０は、図９に示される第１ウエル領域４１および第２ウエル領域４２の上部に設け
られるゲート電極５０を示す平面図である。図１０において、ゲート電極５０は、ゲート
パッド１１（図２）およびゲートフィンガー電極１２（図２）の下部となる領域において
は、フィールド酸化膜３０の形成領域内に収まるように設けられ、ソース電極１０の下部
のＭＯＳＦＥＴセルの形成領域においては、各ソースコンタクトホール６１の外周を囲む
ように設けられている。また、ゲートパッド１１（図２）およびゲートフィンガー電極１
２（図２）の下部のゲート電極５０とソース電極１０の下部のゲート電極５０とは、ウエ
ルコンタクトホール６０が設けられていない領域を介して、互いに接続された構成となっ
ている。
【００７９】
また、図１０において、線Ｃ１−Ｃ２は、図２のＭＯＳＦＥＴのセル領域を含む領域か
らゲートパッド１１を含む領域にかけて延在する切断線を示しており、第１ウエル領域４
１のコーナー部を通るラインとして示されている。なお、当該コーナー部は、曲率を有す
るように構成した場合、部分的には１８０度に近い角度を有する場合もあるので、１８０
度未満の角度を有するコーナー部と呼称する。
【００８０】
図１０においては、コーナー部にはゲート電極５０は設けられておらず、コーナー部近
傍のゲート絶縁膜が設けられた領域にはフィールド酸化膜３０の下部にまで第２ウエル領
域４２が延在している。なお、当該第２ウエル領域４２とフィールド酸化膜３０下部の第
１ウエル領域４１との間は、Ｎ-ドレイン層１０１によって隔てられている。
【００８１】
図１１は、図１０の線Ｃ１−Ｃ２に沿った縦断面図を示している。なお、図７および図
８に示した電力用半導体装置１００と同一の構成については同一の符号を付し、重複する
説明は省略する。
【００８２】
図１１に示されるように、第１ウエル領域４１のコーナー部には第２ウエル領域４２が
近接しており、第１ウエル領域４１はフィールド酸化膜３０の形成領域内に収まっており
、また、ゲート電極５０もフィールド酸化膜３０の形成領域内に収まっている。このため
、第１ウエル領域４１の上部にゲート絶縁膜７０だけを介してゲート電極５０が対向して
配置される構成とはなっておらず、ゲート絶縁膜７０の絶縁破壊を防ぐことができる。
【００８３】
以上説明した本実施の形態の電力用半導体装置２００においては、ＭＯＳＦＥＴセルが
ＯＮ状態からＯＦＦ状態へスイッチングするように電圧を印加した場合に電位が上昇する
第１ウエル領域４１と、ＯＮ状態からＯＦＦ状態へスイッチングしたときに電位がほぼ０
Ｖになるゲート電極５０とが、ゲート絶縁膜７０だけを介して対向する構成とはなってい
ないので、ゲート絶縁膜７０の絶縁破壊が生じる可能性が低下する。
【００８４】
また、実施の形態１で説明したように、第１ウエル領域４１と第２ウエル領域４２との
間の距離ｄの値が大き過ぎるとドレイン電圧が直接にゲート絶縁膜７０に印加されるが、
第１ウエル領域４１のコーナー部近傍の領域では、第１ウエル領域４１に近接するように
第２ウエル領域４２が設けられているので、ゲート絶縁膜７０の絶縁破壊を防ぐ効果が期
待される。
【００８５】
このように、本実施の形態の電力用半導体装置２００は、高速駆動した場合においても
、ゲート絶縁膜に大きな強度の電界が印加されることが防止され、ゲート絶縁膜の絶縁破
壊を抑制することができ、より高速のスイッチング動作を実現することができる。
【００８６】
（実施の形態３）
本発明に係る実施の形態３は実施の形態１の変形例に相当しており、その特徴点は、図
４におけるコーナー部の構成を変更した点にある。以下、図面を参照して、本実施の形態
に係る電力用半導体装置３００の特徴点を記載する。
【００８７】
図１２は、図２および図３に示される部分から、ソース電極１０、ゲートパッド１１お
よびゲートフィンガー電極１２を省略するとともに、ゲートパッド１１およびゲートフィ
ンガー電極１２の下層のフィールド酸化膜３０を斜め上方にずらした状態を示している。
【００８８】
図１２に示されるように、フィールド酸化膜３０下層部分に位置するＳｉＣ半導体層１
０１の表面内にはＰ型の第１ウエル領域４１が形成され、ＭＯＳＦＥＴの各セルに対応す
るようにＳｉＣ半導体層１０１の表面内には複数の第２ウエル領域４２が形成されている
。
【００８９】
図１２において、第１ウエル領域４１の一部はフィールド酸化膜３０の形成領域から突
出するようにはみ出ており、フィールド酸化膜３０の形成領域に近接する第２ウエル領域
４２の一部は、第１ウエル領域４１の突出部に挟まれるように延在しており、フィールド
酸化膜３０の近傍では第１ウエル領域４１の突出部と、第２ウエル領域４２とが交互に設
けられている。さらに、ゲートパッド１１とゲートフィンガー電極１２とが交わる部分（
図１の領域ＢＣ１参照）においては、第１ウエル領域４１がＭＯＳＦＥＴのセル領域側に
向けて突出し、図９に見られたようなコーナー部が存在しない構成となっている。
【００９０】
図１３は、図１２に示される第１ウエル領域４１および第２ウエル領域４２の上部に設
けられるゲート電極５０を示す平面図である。図１３において、ゲート電極５０は、ゲー
トパッド１１（図２）およびゲートフィンガー電極１２（図２）の下部となる領域におい
ては、フィールド酸化膜３０の形成領域内に収まるように設けられ、ソース電極１０の下
部のＭＯＳＦＥＴセルの形成領域においては、各ソースコンタクトホール６１の外周を囲
むように設けられている。また、ゲートパッド１１（図２）およびゲートフィンガー電極
１２（図２）の下部のゲート電極５０とソース電極１０の下部のゲート電極５０とは、ウ
エルコンタクトホール６０が設けられていない領域を介して、互いに接続された構成とな
っている。
【００９１】
また、図１３において、線Ｄ１−Ｄ２は、図２のＭＯＳＦＥＴのセル領域を含む領域か
らゲートパッド１１を含む領域にかけて延在する切断線を示している。
【００９２】
図１４は、図１３の線Ｄ１−Ｄ２に沿った縦断面図を示している。なお、図７および図
８に示した電力用半導体装置１００と同一の構成については同一の符号を付し、重複する
説明は省略する。
【００９３】
図１４に示されるように、第１ウエル領域４１は、フィールド酸化膜３０の形成領域か
ら突出して第２ウエル領域４２に近接しているが、ゲート電極５０はフィールド酸化膜３
０の形成領域内に収まっている。このため、第１ウエル領域４１の上部にゲート絶縁膜７
０だけを介してゲート電極５０が対向して配置される構成とはなっていない。
【００９４】
このように、本実施の形態の電力用半導体装置３００においては、フィールド酸化膜３
０の形成領域から第１ウエル領域４１が突出して第２ウエル領域４２に近接するが、第１
ウエル領域４１の突出部の上方にはゲート電極５０が形成されていないので、コーナー部
においてゲート絶縁膜７０に高電圧が加わらず、ゲート絶縁膜７０の絶縁破壊が生じる可
能性が低下する。
【００９５】
（実施の形態４）
本発明に係る実施の形態４は実施の形態１の変形例に相当しており、その特徴点は、第
２ウエル領域４２の配設パターンをより単純な構成とした場合でも、第１ウエル領域４１
のコーナー部にゲート電極５０を設けなければ、ゲート絶縁膜７０の絶縁破壊の可能性を
低減できるという点にある。
【００９６】
以下、図面を参照して、本実施の形態に係る電力用半導体装置４００の特徴点を記載す
る。
【００９７】
図１５は、図２および図３に示される部分から、ゲートパッド１１およびゲートフィン
ガー電極１２を省略するとともに、ゲートパッド１１およびゲートフィンガー電極１２の
下層のフィールド酸化膜３０を斜め上方にずらした状態を示している。
【００９８】
図１５に示されるように、フィールド酸化膜３０（図示せず）の下層部分に位置するＳ
ｉＣ半導体層１０１の表面内にはＰ型の第１ウエル領域４１が形成され、ＭＯＳＦＥＴの
各セルに対応するようにＳｉＣ半導体層１０１の表面内には複数の第２ウエル領域４２が
形成されている。
【００９９】
図１５において、第１ウエル領域４１の一部はフィールド酸化膜３０の形成領域から突
出するようにはみ出ており、それらの突出部の配列間には、第２ウエル領域４２などは存
在しておらず、第２ウエル領域４２は、第１ウエル領域４１の突出部の配列に囲まれた領
域に設けられている。
【０１００】
なお、第１ウエル領域４１のコーナー部、すなわちゲートパッド１１とゲートフィンガ
ー電極１２とが交わる部分（図１の領域ＢＣ１参照）においては、第１ウエル領域４１の
突出部も第２ウエル領域４２も設けられていない。
【０１０１】
図１６は、図１５に示される第１ウエル領域４１および第２ウエル領域４２の上部に設
けられるゲート電極５０を示す平面図である。図１６において、ゲート電極５０は、ゲー
トパッド１１（図２）およびゲートフィンガー電極１２（図２）の下部となる領域におい
ては、フィールド酸化膜３０の形成領域内に収まるように設けられ、ソース電極１０の下
部のＭＯＳＦＥＴセルの形成領域においては、各ソースコンタクトホール６１の外周を囲
むように設けられている。また、ゲートパッド１１（図２）およびゲートフィンガー電極
１２（図２）の下部のゲート電極５０とソース電極１０の下部のゲート電極５０とは、ウ
エルコンタクトホール６０が設けられていない領域を介して、互いに接続された構成とな
っている。
【０１０２】
また、図１６において、線Ｅ１−Ｅ２は、図２のＭＯＳＦＥＴのセル領域を含む領域か
らゲートパッド１１を含む領域にかけて延在する切断線を示しており、第１ウエル領域４
１のコーナー部を通るラインとして示されている。なお、当該コーナー部は、曲率を有す
るように構成した場合、部分的には１８０度に近い角度を有する場合もあるので、１８０
度未満の角度を有するコーナー部と呼称する。
【０１０３】
図１６に示されるように、第１ウエル領域４１の突出部も第２ウエル領域４２も設けら
れておらず、ゲート電極５０も設けられていない。
【０１０４】
図１７は、図１６の線Ｅ１−Ｅ２に沿った縦断面図を示している。なお、図７および図
８に示した電力用半導体装置１００と同一の構成については同一の符号を付し、重複する
説明は省略する。
【０１０５】
図１７に示されるように、第１ウエル領域４１もゲート電極５０もフィールド酸化膜３
０の形成領域内に収まっているので、第１ウエル領域４１の上部にゲート絶縁膜７０だけ
を介してゲート電極５０が対向して配置される構成とはなっていない。
【０１０６】
このように、本実施の形態の電力用半導体装置４００においては、第２ウエル領域４２
の配設パターンは単純なものであり、第１ウエル領域４１のコーナー部において、第１ウ
エル領域４１も第２ウエル領域４２も設けられていないが、当該コーナー部にゲート電極
５０を設けないことにより、コーナー部においてゲート絶縁膜７０に高電圧が加わらず、
ゲート絶縁膜７０の絶縁破壊が生じる可能性が低下し耐圧向上効果が得られる。
【０１０７】
（実施の形態５）
図１８は、実施の形態５の電力用半導体装置５００のゲート電極５０の平面パターンを
示す平面図であり、ウエルコンタクトホール６０およびソースコンタクトホール６１の配
列パターンは、図１６に示した、電力用半導体装置４００のそれと同様である。なお、上
層のゲートパッド１１およびゲートフィンガー電極１２等は省略している。
【０１０８】
図１８において図１６と大きく異なる点は、第１ウエル領域４１のコーナー部近傍にお
けるゲート電極５０の開口部ＯＰが広く、ゲート絶縁膜７０とフィールド酸化膜３０との
接合部が現れていることと、開口部ＯＰおよび各ソースコンタクトホール６１、ウエルコ
ンタクトホール６０の外周の開口部以外は全面的にゲート電極５０で覆われていることで
ある。
【０１０９】
ここで、図１８における線Ｆ１−Ｆ２での縦断面図を図１９に示す。なお、図７および
図８に示した電力用半導体装置１００と同一の構成については同一の符号を付し、重複す
る説明は省略する。
【０１１０】
図１９において、図７、図８に示した電力用半導体装置１００および図１１に示した電
力用半導体装置２００と異なる点は、フィールド酸化膜３０上からゲート酸化膜７０上に
かけて、ゲート電極５０が設けられ、かつ、ゲート絶縁膜７０の端部とフィールド酸化膜
３０の端部との境界面の下部にも第１ウエル領域４１が存在している点である。
【０１１１】
なお、図１９における線Ｈ１−Ｈ２での水平方向の断面図が図１８に示す平面図に対応
し、図１９における線Ｉ１−Ｉ２での水平方向の断面図を図２０に示す。
【０１１２】
図２０においては、第１ウエル領域４１上に配設されるフィールド酸化膜３０を斜め上
方にずらした状態を示しており、図２０に示されるように、第１ウエル領域４１はフィー
ルド酸化膜３０の形成領域からはみ出して、ＭＯＳＦＥＴセルの形成領域に近接するよう
に形成されている。
【０１１３】
そして、第１ウエル領域４１の表面内には、ＭＯＳＦＥＴセルの形成領域を囲むように
複数のＰ型コンタクト領域４７が形成され、ＭＯＳＦＥＴセルの形成領域の表面内には複
数の第２ウエル領域４２がマトリックス状に形成されている。そして、各第２ウエル領域
４２の中央部にはＰ型コンタクト領域４６が形成されている。
【０１１４】
また、図１８において、線Ｇ１−Ｇ２は、図２のＭＯＳＦＥＴのセル領域を含む領域か
らゲートパッド１１を含む領域にかけて延在する切断線を示しており、第１ウエル領域４
１のコーナー部（図２０）を通るラインとして示されている。
【０１１５】
図２１は、図１８の線Ｇ１−Ｇ２に沿った縦断面図を示している。なお、図７および図
８に示した電力用半導体装置１００と同一の構成については同一の符号を付し、重複する
説明は省略する。
【０１１６】
図２１に示されるように、第１領域Ｒ１から第２領域Ｒ２にかけて第１ウエル領域４１
が延在しており、その上にゲート絶縁膜７０の端部とフィールド酸化膜３０の端部との境
界面が存在している。
【０１１７】
次に、図１９に示した線Ｆ１−Ｆ２に沿った縦断面図との相違について説明する。図１
９において、フィールド酸化膜３０とゲート絶縁膜７０との接合部は、ゲート電極５０と
第１ウエル領域４１との間に存在するが、図２１においては、フィールド酸化膜３０とゲ
ート絶縁膜７０との接合部の上部にはゲート電極５０は存在しない。
【０１１８】
ここで、第１ウエル領域４１上のフィールド酸化膜３０とゲート絶縁膜７０との境界面
から第１領域Ｒ１を見た場合の立体角は、境界面の直線部から見た場合はπとなるが、境
界面のコーナー部から見た場合の立体角はπより大きくなる。
【０１１９】
ＭＯＳＦＥＴセルがＯＮ状態からＯＦＦ状態へスイッチングするように電圧を印加した
場合において、第１ウエル領域４１に流れ込み、その後ソースコンタクトホール６１に流
れ込む変位電流は、上記境界面から見た立体角が大きくなるにしたがって増加する。
【０１２０】
このために、第１ウエル領域４１の電圧上昇は、直線部に対してコーナー部で大きくなる。しかし、本実施の形態に係る電力用半導体装置５００においては、図２１に示したように、フィールド酸化膜３０とゲート絶縁膜７０との境界面のコーナー部分では、上部にはゲート電極５０は存在しないので、第１ウエル領域４１の電圧上昇が大きくても、ゲート絶縁膜７０の絶縁破壊が生じる可能性は低い。
【０１２１】
一方、フィールド酸化膜３０とゲート絶縁膜７０との境界面の直線部分では、図１９に示したように、上部にゲート電極５０が存在するが、第１ウエル領域４１の電圧上昇が小さいためにゲート絶縁膜７０の絶縁破壊が生じる可能性は低い。
【０１２２】
このように、本実施の形態の電力用半導体装置５００においては、第１ウエル領域４１も第２ウエル領域４２も配設パターンは単純なものであるが、フィールド酸化膜３０とゲート絶縁膜７０との境界面のコーナー部分の上部にはゲート電極５０を設けないようにすることで、当該コーナー部においてゲート絶縁膜７０に高電圧が加わらず、ゲート絶縁膜７０の絶縁破壊が生じる可能性が低下し耐圧向上効果が得られる。
【０１２３】
従って、高速駆動した場合においても、ゲート絶縁膜に大きな強度の電界が印加される
ことが防止され、ゲート絶縁膜の絶縁破壊を抑制することができ、より高速のスイッチン
グ動作を実現することができる。
【０１２４】
以上、本発明の実施の形態を詳細に開示し記述したが、以上の記述は本発明の適用可能
な局面を例示したものであって、本発明はこれに限定されるものではない。すなわち、記
述した局面に対する様々な修正や変形例を、この発明の範囲から逸脱することの無い範囲
内で考えることが可能である。
【０１２５】
例えば、実施の形態１〜５においては、半導体基板材料としてＳｉＣ（炭化珪素）を用
いたＭＯＳＦＥＴを有する半導体素子を開示している。しかしながら、本発明の効果は基
板材料によらないため、例えばＳｉないしはＧａＮ等をＭＯＳＦＥＴの基板材料として用
いた半導体素子においても、同様の効果が期待され得る。
【０１２６】
また、実施の形態１〜５においては、半導体素子が縦型のＭＯＳＦＥＴである場合を開
示しているが、例えば図７に示すＮ+ドレイン層１０２とドレイン電極１３との間にＰ+コ
レクタ層を設けることでＩＧＢＴのセル領域を有する構成としても、既述した本発明の効
果が得られる。
【０１２７】
従って、本発明の効力が及ぶ射程範囲は、ＭＯＳＦＥＴあるいはＩＧＢＴ等のＭＯＳ構
造を有するスイッチング素子としての半導体装置であると言える。なお、半導体装置が縦
型ＭＯＳＦＥＴの場合には、ドレイン電極およびソース電極がそれぞれ第１電極および第
２電極に相当し、半導体装置がＩＧＢＴの場合には、コレクタ電極およびエミッタ電極が
それぞれ第１電極および第２電極に相当する。
【０１２８】
また、本発明においては、実施の形態１等で記載したＭＯＳ構造を有する半導体素子を
狭義の意味で「半導体装置」と定義する他、例えば、当該半導体素子に対して逆並列に接
続されるフリーホイールダイオードおよび当該半導体素子のゲート電圧を生成・印加する
制御回路等と共にリードフレームに搭載して封止したインバータモジュール等のパワーモ
ジュールも、広義の意味で「半導体装置」と定義する。
【産業上の利用可能性】
【０１２９】
この発明は、例えばインバータの様な電力変換器に適用して好適である。
【符号の説明】
【０１３０】
１０  ソース電極、１１  ゲートパッド、１２  ゲートフィンガー電極、１３  ドレイン電極、２０  半導体基板、３０  フィールド酸化領域、３１  フィールド酸化膜、４１  第１ウエル領域、４２  第２ウエル領域、４６，４７  Ｐ型コンタクト領域、５０  ゲート電極、６０  ウエルコンタクトホール、６１  ソースコンタクトホール、６２  ゲートコンタクトホール、７０  ゲート絶縁膜、７１  層間絶縁膜、８０  ソース領域、１００〜５００  電力用半導体装置、１０１  Ｎ-ドレイン層、１０２  Ｎ+ドレイン層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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