(57)【要約】【課題】積層型半導体装置の反りを抑制することができると共に、下段の半導体チップと配線基板を電気的に接続する複数のワイヤ、中でも、上段の半導体チップ下に位置する複数のワイヤの変形を抑制し、当該複数のワイヤ周辺でボイドの発生を抑制することができる半導体装置およびその製造方法の提供が求められている。【解決手段】半導体装置は、配線基板と、前記配線基板の一面上に搭載される第１および第２の半導体チップと、前記第１および第２の半導体チップ上に跨るように搭載される第３の半導体チップと、前記第１および第２の半導体チップと前記配線基板の一面との間に設けられ、前記第１および第２の半導体チップを前記配線基板の一面に接着する第１および第２の接着層と、前記第３の半導体チップと、前記第１および第２の半導体チップとの間に設けられ、前記第３の半導体チップを前記第１および第２の半導体チップに接着し、前記第１および第２の接着層よりも厚く形成される第３の接着層と、を備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
配線基板と、
前記配線基板の一面上に搭載される第１および第２の半導体チップと、
前記第１および第２の半導体チップ上に跨るように搭載される第３の半導体チップと、
前記第１および第２の半導体チップと前記配線基板の一面との間に設けられ、前記第１および第２の半導体チップを前記配線基板の一面に接着する第１および第２の接着層と、
前記第３の半導体チップと、前記第１および第２の半導体チップとの間に設けられ、前記第３の半導体チップを前記第１および第２の半導体チップに接着し、前記第１および第２の接着層よりも厚く形成される第３の接着層と、
を備える、半導体装置。
【請求項２】
前記配線基板と前記第１および第２の半導体チップを電気的に接続する第１および第２のワイヤを備え、
前記第３の接着層は、前記第１および第２のワイヤのうち、少なくとも前記第３の半導体チップ下にある複数のワイヤの少なくとも一部を埋め込むよう形成される、請求項１記載の半導体装置。
【請求項３】
前記第３の接着層は、前記第１および第２の半導体チップ間の空間を充填するよう形成される、請求項１又は２記載の半導体装置。
【請求項４】
前記第１〜第３の半導体チップおよび前記配線基板の一面によって囲まれる空間を埋める充填層を備え、
前記充填層は、前記第１〜第３の半導体チップを封止する封止樹脂、前記第３の接着層を形成する接着材および他の樹脂材のいずれか一以上から形成される、請求項１〜３のいずれか一記載の半導体装置。
【請求項５】
前記第３の半導体チップは、前記第１および第２の半導体チップの電極パッド配列方向と、前記第３の半導体チップの電極パッド配列方向とが相違するよう、前記第１および第２の半導体チップに対して交差状態で搭載される、
請求項１〜４のいずれか一記載の半導体装置。
【請求項６】
前記充填層は、前記他の樹脂材を用いて形成され、
前記充填層に、前記配線基板と前記第１および第２の半導体チップを電気的に接続する複数の第１および第２のワイヤのうち、前記第３の半導体チップ下にある複数のワイヤの一部又は全部が埋め込まれる、
請求項４記載の半導体装置。
【請求項７】
前記第３の半導体チップとして、前記第１および第２の半導体チップよりもオーバーハングする半導体チップを用い、
前記第３の接着層も、前記第１および第２の半導体チップよりもオーバーハングするよう形成され、
前記配線基板と前記第１および第２の半導体チップを電気的に接続する全ての第１および第２のワイヤの少なくとも一部が、前記第３の接着層内に埋め込まれる、請求項１〜６のいずれか一記載の半導体装置。
【請求項８】
前記第３の接着層は、前記第１および第２の接着層よりも低粘度な接着材を用いて形成される請求項１〜７のいずれか一記載の半導体装置。
【請求項９】
配線基板と、
前記配線基板の一面上に搭載される第１および第２の半導体チップと、
前記第１および第２の半導体チップ上に跨るように搭載される第３の半導体チップと、
前記第１および第２の半導体チップと前記配線基板の一面との間に設けられ、前記第１および第２の半導体チップを前記配線基板の一面に接着する第１および第２の接着層と、
前記第３の半導体チップと、前記第１および第２の半導体チップとの間に設けられ、前記第３の半導体チップを前記第１および第２の半導体チップに接着すると共に、前記第１〜第３の半導体チップおよび前記配線基板の一面によって囲まれる空間を埋めて、前記配線基板と前記第１および第２の半導体チップを電気的に接続する第１および第２のワイヤのうち、少なくとも前記第３の半導体チップ下にある複数のワイヤの少なくとも一部を埋め込む、第３の接着層と、
を備える、半導体装置。
【請求項１０】
前記配線基板の一面上に、第１および第２の接着層を介して、第１および第２の半導体チップを搭載する工程と、
前記配線基板と前記第１および第２の半導体チップを、第１および第２のワイヤを用いて、電気的に接続する工程と、
第３の半導体チップを搭載された前記第１および第２の半導体チップに向かって下降させて、前記第３の半導体チップの裏面に設けられた第３の接着層に、前記第１および第２のワイヤのうち少なくとも前記第３の半導体チップ下にある複数のワイヤの少なくとも一部を埋め込ませながら、第３の半導体チップを前記第１および第２の半導体チップ上に跨るよう前記第３の接着層を介して搭載する工程と、
前記配線基板と前記第３の半導体チップを、第３のワイヤを用いて、電気的に接続する工程と、
前記配線基板の一面上に、前記第１〜第３の半導体チップを覆う封止層を形成する工程と、
を備え、
前記第１〜第３の半導体チップおよび前記配線基板の一面によって囲まれる空間が、前記封止層を形成する封止材、前記第３の接着層を形成する接着材、及び、前記封止材および前記接着材以外の他の樹脂材のいずれか一以上によって埋められる、
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
特許文献１には、配線基板上に複数の半導体チップを平面的に実装して、一つのパッケージに構成したＭＣＰ（Multi Chip Package）タイプの半導体装置が開示されている。
【０００３】
配線基板やチップの薄型化によって、半導体装置の反りの影響が大きくなっている。接続パッドの配置等のため、複数の半導体チップ間に０．２ｍｍ程度のクリアランスを設ける必要があり、チップの間を境に二コブ状の反り或いは捻じれが発生するという問題がある。
【０００４】
また配線基板上に例えば三つの半導体チップを搭載する際、半導体装置の小型化と薄型化を考慮し、一つの半導体チップと二つの積層された半導体チップを並置する場合がある。その際、一つの半導体チップ上の封止樹脂の厚さと積層された半導体チップ上の封止樹脂の厚さが大きく異なることで、半導体装置の反り或いは捻じれが大きくなる。さらに反り方も不均一になり、反りの調整が困難になる。
【０００５】
特許文献２および３には、配線基板上に並置された２つの半導体チップ上に反りを抑制するための硬質部材やシリコン基板を積層した半導体装置が開示されている。特許文献２には、硬質部材として半導体チップを用いる構成も開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−３１５７７６号公報
【特許文献２】特開２００８−１９２８５３号公報
【特許文献３】特開２０１２−２３０９８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以下の分析は、本願発明者により与えられる。
【０００８】
特許文献１および３は、複数の半導体チップを平面的に配置した半導体装置を開示しているが、複数の半導体チップを積層した半導体装置を開示していない。
【０００９】
特許文献３には、積層型半導体装置の反りの抑制に関する開示がある。しかしながら、特許文献３は、下段の半導体チップと配線基板を電気的に接続する複数のワイヤ、中でも、上段の半導体チップ下に位置する複数のワイヤの変形等に関する考慮を欠き、当該複数のワイヤ周辺でのボイド発生に関する考慮も欠いている。特許文献２においても、基本的には同様である。
【００１０】
かくして、積層型半導体装置の反りを抑制することができると共に、下段の半導体チップと配線基板を電気的に接続する複数のワイヤ、中でも、上段の半導体チップ下に位置する複数のワイヤの変形を抑制し、当該複数のワイヤ周辺でボイドの発生を抑制することができる半導体装置およびその製造方法の提供が求められている。
【課題を解決するための手段】
【００１１】
第１の視点において、半導体装置は、配線基板と、前記配線基板の一面上に搭載される第１および第２の半導体チップと、前記第１および第２の半導体チップ上に跨るように搭載される第３の半導体チップと、前記第１および第２の半導体チップと前記配線基板の一面との間に設けられ、前記第１および第２の半導体チップを前記配線基板の一面に接着する第１および第２の接着層と、前記第３の半導体チップと、前記第１および第２の半導体チップとの間に設けられ、前記第３の半導体チップを前記第１および第２の半導体チップに接着し、前記第１および第２の接着層よりも厚く形成される第３の接着層と、を備えている。
【００１２】
第２の視点において、半導体装置は、配線基板と、前記配線基板の一面上に搭載される第１および第２の半導体チップと、前記第１および第２の半導体チップ上に跨るように搭載される第３の半導体チップと、前記第１および第２の半導体チップと前記配線基板の一面との間に設けられ、前記第１および第２の半導体チップを前記配線基板の一面に接着する第１および第２の接着層と、前記第３の半導体チップと、前記第１および第２の半導体チップとの間に設けられ、前記第３の半導体チップを前記第１および第２の半導体チップに接着すると共に、前記第１〜第３の半導体チップおよび前記配線基板の一面によって囲まれる空間を埋めて、前記配線基板と前記第１および第２の半導体チップを電気的に接続する第１および第２のワイヤのうち、少なくとも前記第３の半導体チップ下にある複数のワイヤの少なくとも一部を埋め込む、第３の接着層と、を備えている。
【００１３】
第３の視点において、半導体装置の製造方法は、前記配線基板の一面上に、第１および第２の接着層を介して、第１および第２の半導体チップを搭載する工程と、前記配線基板と前記第１および第２の半導体チップを、第１および第２のワイヤを用いて、電気的に接続する工程と、第３の半導体チップを搭載された前記第１および第２の半導体チップに向かって下降させて、前記第３の半導体チップの裏面に設けられた第３の接着層に、前記第１および第２のワイヤのうち少なくとも前記第３の半導体チップ下にある複数のワイヤの少なくとも一部を埋め込ませながら、第３の半導体チップを前記第１および第２の半導体チップ上に跨るよう前記第３の接着層を介して搭載する工程と、前記配線基板と前記第３の半導体チップを、第３のワイヤを用いて、電気的に接続する工程と、前記配線基板の一面上に、前記第１〜第３の半導体チップを覆う封止層を形成する工程と、を備え、前記第１〜第３の半導体チップおよび前記配線基板の一面によって囲まれる空間が、前記封止層を形成する封止材、前記第３の接着層を形成する接着材、及び、前記封止材および前記接着材以外の他の樹脂材のいずれか一以上によって埋められる。
【発明の効果】
【００１４】
本開示によれば、積層型半導体装置の反りを抑制することができると共に、下段の半導体チップと配線基板を電気的に接続する複数のワイヤ、中でも、上段の半導体チップ下に位置する複数のワイヤの変形を抑制し、当該複数のワイヤ周辺でボイドの発生を抑制することができる半導体装置およびその製造方法が提供される。
【図面の簡単な説明】
【００１５】
【図１】（Ａ）および（Ｂ）は、実施形態１の半導体装置の概略構成を模式的に示す図であって、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ断面図である。
【図２】（Ａ）〜（Ｆ）は、図１に示した半導体装置の製造方法を説明するための工程図である。
【図３】実施形態２の半導体装置の概略構成を模式的に示す断面図である。
【図４】（Ａ）および（Ｂ）は、実施形態３の半導体装置の概略構成を模式的に示す図であって、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ断面図である。
【図５】（Ａ）は実施形態４の半導体装置の概略構成を模式的に示す断面図、（Ｂ）は実施形態５の半導体装置の概略構成を模式的に示す断面図である。
【図６】実施形態６の半導体装置の概略構成を模式的に示す断面図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照しながら実施形態等を説明する。なお、本開示において図面参照符号を付している場合は、それらは、専ら理解を助けるためのものであり、図示の態様に限定することを意図するものではない。
【００１７】
［実施形態１］
図１（Ａ）および（Ｂ）を参照すると、実施形態１の半導体装置１は、下記の構成を備えている。
配線基板１１；
配線基板１１の一面上に搭載される第１および第２の半導体チップ（一対の下段チップ）３１，３２；
第１および第２の半導体チップ３１，３２上に跨るように搭載される第３の半導体チップ（上段チップ）３３；
第１および第２の半導体チップ３１，３２と配線基板１１の一面との間に設けられ、第１および第２の半導体チップ３１，３２を配線基板１１の一面に接着する第１および第２の接着層２１，２２；
第３の半導体チップ３３と、第１および第２の半導体チップ３１，３２との間に設けられ、第３の半導体チップ３３を第１および第２の半導体チップ３１，３２に接着し、好ましくは第１および第２の接着層２１，２２よりも厚く形成される、第３の接着層２３。
【００１８】
配線基板１１と第１〜第３の半導体チップ３１〜３３は、第１〜第３のワイヤ４１〜４３を介して、電気的に接続されている。第３の接着層２３は、第１および第２のワイヤ４１，４２のうち、第３の半導体チップ３３下にあるワイヤ４１，４２の少なくとも一部を埋め込むよう形成されている。
【００１９】
半導体装置１は、配線基板１１の一面上に、第１〜第３の半導体チップ３１〜３３を覆うよう形成される封止層５１を備えている。封止層５１を形成する封止材（封止樹脂等）５１は、第１〜第３の半導体チップ３１〜３３および配線基板１１の一面によって囲まれる空間、詳細には、面方向には第１および第２の半導体チップ３１，３２間にあり、積層方向には第３の半導体チップ３３と配線基板１１の一面との間にある空間にも供給され、同空間を埋める充填層１ａが形成されている。すなわち、充填層１ａは、封止層５１を形成する封止材５１から、封止層５１形成時に形成される。封止材５１には、例えば、熱硬化性の樹脂、一例として、エポキシ樹脂を用いることができる。
【００２０】
以下、半導体装置１の構成要素について詳細に説明する。
【００２１】
配線基板１１においては、ガラスエポキシ基板等の絶縁基材１１ａの両面に所定の配線パターンが形成されている。配線基板１１は、略矩形状であり、例えば、９０μｍ程度の厚さを有する。
【００２２】
配線基板１１の一面には第１の絶縁膜６１が形成され、配線基板１１の他面には第２の絶縁膜６２が形成されている。第１および第２の絶縁膜６１，６２は、例えば、ソルダーレジスト層から形成される。配線基板１１両面上の配線パターンは、一部を除いて、第１および第２の絶縁膜６１，６２で覆われている。配線基板１１の基材である絶縁基材１１ａは、例えば、ガラス繊維製の布にエポキシ樹脂を含侵させて板状にしたものである。
【００２３】
配線基板１１の一面上には、第１の絶縁膜６１に設けられる複数の開口部を通じて露出可能な複数の接続パッド１１ｂが形成されている。配線基板の他面上には、第２の絶縁膜６２に設けられる複数の開口部を通じて露出可能な複数のランド１１ｃが形成されている。複数のランド１１ｃは、配線基板１１の他面上で四辺に沿って二列で配置されている。複数の接続パッド１１ｂと複数のランド１１ｃは、絶縁基材１１ａ内の導体部を介して電気的に接続されている。複数のランド１１ｃには、複数のはんだボール１１ｄが搭載されて、複数の外部電極１１ｄを形成している。複数の外部電極１１ｄに、別の配線基板又はパッケージを接続することができる。
【００２４】
第１〜第３の半導体チップ３１〜３３は、略長方形の板状であり、同様の外形および機能を有している。第１〜第３の半導体チップ３１〜３３の一面（図中上面）側に所定の回路、例えばメモリ回路と、メモリ回路に内部接続される複数の第１〜第３の電極パッド３１ａが形成されている。複数の第１〜第３の電極パッド３１ａ〜３３ａは、配線基板１１の短辺に沿って配置されている。なお、第１〜第３の半導体チップ３１〜３３として、例えば、メモリチップを用いることができるが、他種の半導体チップを用いることもでき、外形又は機能の異なる半導体チップを混合して用いることもできる。
【００２５】
配線基板１１は、略長方形状の表裏面を有している。第１〜第３の半導体チップ３１〜３３は、第１〜第３の半導体チップ３１〜３３の長辺が配線基板１１の短辺と平行となるよう、配線基板１１に搭載されている。配線基板１１の一面上の異なる位置に、第１および第２の半導体チップ３１，３２は配置されている。特に、配線基板１１の一面上で、第１および第２の半導体チップ３１，３２は、面対照に配置されている。よって、第１および第２の半導体チップ３１，３２の短辺同士は、略一直線上に位置している。第３の半導体チップ３３は、配線基板１１の一面上、中央領域に配置されている。このような対称性の高い構造によって、半導体装置１の反りが低減される。
【００２６】
なお、図１（Ａ）では、第１〜第３の半導体チップ３１〜３３の積層関係が分かりやすくなるよう、第３の半導体チップ３３の短辺は、第１および第２の半導体チップ３１，３２の短辺からシフトした位置に図示している。しかしながら、第３の半導体チップ３３の短辺も、第１および第２の半導体チップ３１，３２の短辺と略一直線上に位置するよう、第３の半導体チップ３３も搭載されている。
【００２７】
第１〜第３のワイヤ４１〜４３は、第１〜第３の半導体チップ３１〜３３が有する複数の第１〜第３の電極パッド３１ａ〜３３ａと、配線基板１１の一面上の対応する複数の接続パッド１１ｂとを電気的に接続している。複数の第１および第２のワイヤ４１，４２のうち、第３の半導体チップ３３下のワイヤ４１，４２は、一部が厚い第３の接着層２３に埋め込まれ、残りの部分が充填層１ａ、すなわち、封止層５１の一部に埋め込まれている。
【００２８】
第１および第２の接着層２１，２２は、ＤＡＦ（Die Attached Film、樹脂接着材料）フィルムを用いて形成し、第３の接着層２３は、ＦＯＷ（Film on Wire、ＤＡＦよりも低粘度でワイヤ埋め込み性のよい樹脂接着材料）フィルムを用いて形成することが好ましい。第３の接着層３３は、第１および第２の接着層２１，２２よりも厚く形成されることによって、ワイヤ埋め込み性等が向上されている。ＤＡＦフィルムおよびＦＯＷフィルムには、熱硬化性樹脂ないし熱可塑性樹脂等を含有する樹脂接着成分を含むテープ、又は、樹脂接着材を粘着剤を介して担持するテープを用いることができる。ＦＯＷの成分は、ＤＡＦよりも低粘度になるよう調整されている。
【００２９】
実施形態１に係る半導体装置１の効果を説明する。
【００３０】
（１）第３の半導体チップ（上段の半導体チップ）３３を、第１および第２の半導体チップ（下段の一対の半導体チップ）３１，３２上に跨るよう配置することによって、高い対称性を有する封止層５１を形成することができる。これによって、半導体装置１の反り、特にアンバランスな反りが低減され又は反りが安定化する。例えば、第１および第２の半導体チップ３１，３２上の封止層５１の厚みを均一にすることによって、反りの制御が容易となる。
（２）第３の半導体チップ３３を、第１および第２の半導体チップ３１，３２上に跨るよう配置する構造は、三個以上の奇数個の半導体チップを用いる積層型の半導体装置１に好適に適用され、半導体装置１の小型化および薄型化に寄与する。
（３）第３の接着層２３をＦＯＷから形成し、好ましくは、第３の接着層２３を厚く形成することによって、第１および第２のワイヤ４１，４２の配置に関係なく、第３の半導体チップ３３を配線基板１１の中央領域に配置することができる。これによって、半導体装置１の構造を対称的にすることができるため、反りが低減される。
（４）第３の接着層２３を、低粘度で流動性が高く、ワイヤ周辺におけるボイド発生を抑制でき、ワイヤ埋め込み性が良いＦＯＷから形成することによって、第３の半導体チップ３３の実装時、第３の半導体チップ３３下の複数の第１および第２のワイヤ４１，４２の変形ないしワイヤ流れが抑制され、当該ワイヤ４１，４２周辺におけるボイドの発生も抑制される。
（５）第３の接着層２３を厚く形成することによって、上記効果がさらに高められる上に、スペーサ性（絶縁性）が向上される。
（６）第１〜第３の半導体チップ３１〜３３と配線基板１１の一面との間の空間を、封止材５１で埋めることによって（充填層１ａの形成によって）、第３の半導体チップ３３下の複数の第１および第２のワイヤ４１，４２が安定し、当該ワイヤ４１，４２周辺におけるボイドの発生が抑制される。この結果、半導体装置１の信頼性が向上される。
【００３１】
次に、図２（Ａ）〜（Ｆ）を順番に参照しながら、図１（Ａ）および（Ｂ）に示した半導体装置１の製造方法の一例を説明する。場合によっては、各工程は、順番を入れ替えて実行したり、同時に実行したりすることができる。
【００３２】
図２（Ａ）に示すような配線基板１１と、図１（Ａ）および（Ｂ）に示したような第１〜第３の半導体チップ３１〜３３と、を準備する。
【００３３】
配線基板１１には、複数の製品領域ＰＡが配置されている。複数の製品領域ＰＡは、ダイシングエリアＤＡによって区画されている。複数の製品領域ＰＡは、ダイシングエリアＤＡに沿った切断後、複数の半導体装置１を構成する複数の配線基板１１となる。配線基板１１の両面には、複数の接続パッド１１ｂおよび複数のランド１１ｃを含む所定の配線パターンがそれぞれ形成されている。配線基板１１の一面上には、ソルダーレジストから第１の絶縁膜６１が形成され、同他面上にもソルダーレジストから第２の絶縁膜６２が形成されている。第１および第２の絶縁膜６１，６２が有する複数の開口から、複数の接続パッド１１ｂおよび複数のランド１１ｃが露出している。
【００３４】
第３の半導体チップ３３に関しては、下記のように準備する：
所定の半導体ウェハの裏面に、第３の接着層２３形成用のＦＯＷフィルムを貼り付ける。好ましくは、第３の接着層２３が厚く形成されるよう、厚いＦＯＷフィルムを貼り付ける；
所定の半導体ウェハをＦＯＷフィルムと合わせてダイシングする；
複数個のＦＯＷフィルムがそれぞれ貼り付けられた第３の半導体チップ３３が得られる。
【００３５】
図２（Ｂ）を参照すると、下段の一対の半導体チップ、すなわち、第１および第２の半導体チップ３１，３２のダイボンディング工程では、配線基板１１をダイボンディング装置のステージ（不図示）にセットする。ダイボンディング装置のコレット（不図示）は、第１および第２の半導体チップ３１，３２を吸着保持する。第１および第２の半導体チップ３１，３２の裏面に、第１および第２の接着層２１，２２となる接着材を担持しているＤＡＦフィルムをそれぞれ貼り付ける。
【００３６】
配線基板１１の一面上、特に、第１の絶縁膜６１上の一対のチップ搭載領域（異なる領域）に、第１および第２の接着層（ＤＡＦ）２１，２２を介して、第１および第２の半導体チップ３１，３２を実装ないし並置する（平面実装する）。
【００３７】
第１および第２の半導体チップ３１，３２が有する複数の第１および第２の電極パッド３１ａ，３２ａと、配線基板１１が有する複数の接続パッド１１ｂとを、第１および第２のワイヤ４１，４２を介して、電気的に接続する。
【００３８】
図２（Ｃ）を参照すると、上段の半導体チップ、すなわち、第３の半導体チップ３３のダイボンディング工程では、上記コレットを用いて、第３の半導体チップ３３を吸着保持する。コレットを下降させる。
【００３９】
第３の半導体チップ３３裏面には、第３の接着層２３となるＦＯＷフィルムが貼り付けられている。第３の半導体チップ３３のダイボンディング時、ＦＯＷは、加熱されている第１および第２のワイヤ４１，４２との接触によって昇温し、低粘度状態となる。低粘度状態のＦＯＷ（第３の接着層２３）に、第１および第２のワイヤ４１，４２が埋め込まれていく。このワイヤ埋め込みと共に、第３の半導体チップ３３は、第３の接着層（ＦＯＷ）２３を介して、第１および第２の半導体チップ３１，３２上に、両者３１，３２に跨るよう搭載ないし積層される。第３の接着層２３は、第１および第２の接着層２１，２２よりも厚く形成されるよう、ＦＯＷ供給量が増加されている。
【００４０】
第３の半導体チップ３３が有する複数の第３の電極パッド３３ａと、配線基板１１が有する複数の接続パッド１１ｂとを、第３のワイヤ４３を介して、電気的に接続する（ワイヤボンディング接続する）。
【００４１】
なお、上記ステージには、ヒータが設けられている。ヒータによって、ステージに搭載された配線基板１１、第１〜第３の半導体チップ３１〜３３、第１〜第３の接着層２１〜２３および第１〜第３のワイヤ４１〜４３の加熱を行うことができる。例えば、ヒータは、第１〜第３のワイヤ４１〜４３をボンディング温度まで加熱することができる。第１〜第３の接着層２１〜２３のキュアは、所定のワイヤボンディング工程の前に行うこともでき、或いは、同工程の後、例えば、後述する封止層５１のキュアと同時に一括して行うこともできる。
【００４２】
図２（Ｄ）を参照すると、モールド工程では、モールド金型（不図示）を用いて、配線基板１１を上下から型締めする。モールド金型内に、加熱溶融された封止材５１を注入する。封止材５１には、例えばエポキシ樹脂等の熱硬化性樹脂が用いられる。
【００４３】
封止材５１は、第１〜第３の半導体チップ３１〜３３および配線基板１１の一面によって囲まれる空間にも供給される。封止材５１を硬化させ、上記空間を埋める充填層１ａ（５１）と、第１〜第３の半導体チップ３１〜３３を覆う封止層５１を形成する。充填層１ａ（５１）は、封止層５１の一部となっている。
【００４４】
図２（Ｅ）を参照すると、配線基板１１の他面側において、ボールマウント装置ＢＴを用いて、複数のランド１１ｃ上に、フラックスを介して、複数のはんだボール１１ｄを搭載する。複数のはんだボール１１ｄは、電気的導体製のボールであって、例えば、金属製のボールである。配線基板１１をリフローして、複数のはんだボール１１ｄを溶融させ、複数のランド１１ｃと接続させる。
【００４５】
図２（Ｆ）を参照すると、基板ダイシング工程では、封止層５１上にダイシングテープＤＴａを接着し、ダイシングテープＤＴａによって配線基板１１を支持する。ダイシングブレードＤＢを用いて、ダイシングエリアＤＡに沿って、配線基板１１を縦横に切断して、製品領域ＰＡ毎に切断分離する。次に、ダイシングテープＤＴａからのピックアップにより、図１（Ａ）および（Ｂ）に示したような半導体装置１が複数個得られる。
【００４６】
この製造方法による作用効果を説明する。
【００４７】
（１）第３の接着層２３を形成するため、流動性が高く、ワイヤ埋め込み性の良好なＦＯＷフィルムが使用される。
（２）第３の接着層２３が厚く形成される。
（３）第１〜第３の半導体チップ３１〜３３および配線基板１１の一面によって囲まれる空間に、封止材５１から充填層１ａが形成される。
（４）第１〜第３の半導体チップ３１〜３３が対称的に配置できる。
（５）封止層５１が対称的に形成できる。
（６）第３の半導体チップ３３下の第１および第２のワイヤ４１，４２の変形が防止される。
（７）第３の半導体チップ３３下の第１および第２のワイヤ４１，４２周辺で、ボイドの発生が防止される。
（８）充填層１ａ（５１）が封止層５１と同時に形成されること（充填層１ａが封止層５１の一部であること）によって、工程の省力化ができる。
【００４８】
［実施形態２］
実施形態２では、主として、実施形態１との相違点について説明し、共通点については、実施形態１の記載を適宜参照するものとする。
【００４９】
図１（Ｂ）を参照すると、実施形態１の半導体装置１において、第１〜第３の半導体チップ３１〜３３および配線基板１１の一面によって囲まれる空間を埋める充填層１ａ（５１）は、封止材５１から形成され、封止層５１の一部となっている。
【００５０】
図３を参照すると、実施形態２の半導体装置２において、充填層２ａ（２３）は、第３の接着層２３を形成するためのＦＯＷフィルムを用いて形成される。
【００５１】
実施形態２の半導体装置２によれば、実施形態１の半導体装置１と同様の効果が得られると共に、さらに下記の効果を奏する。
【００５２】
封止材５１の充填前、予め、第３の接着層２３を形成するためのＦＯＷによって、狭隘な上記空間を埋めておくことにより、特に、第３の半導体チップ３３下の第１および第２のワイヤ４１，４２周辺で、ボイドの発生がさらに防止される。特に、第３の接着層（ＦＯＷ）２３を厚く形成することによって、上記空間をＦＯＷによって埋めやすくなる。かくして、半導体装置２の信頼性がさらに向上される。
【００５３】
［実施形態３］
実施形態３では、主として、実施形態１との相違点について説明し、共通点については、実施形態１の記載を適宜参照するものとする。
【００５４】
図１（Ａ）を参照すると、実施形態１の半導体装置１では、平面視で、第１〜第３の半導体チップ３１〜３３は、互いに平行に配置されている。第１〜第３の半導体チップ３１〜３３が有する複数の第１〜第３の電極パッド３１ａ〜３３ａは、互いに平行に配置されている。複数の第１〜第３の電極パッド３１ａ〜３３ａはいずれも、配線基板１１の短辺と平行に配列されている。
【００５５】
図４（Ａ）および（Ｂ）を参照すると、実施形態３の半導体装置３では、平面視で、第１および第２の半導体チップ３１，３２は互いに平行に配置されているが、第３の半導体チップ３３は、第１および第２の半導体チップ３１，３２に対して略９０度回転した状態で配置ないし積層されている。第１および第２の半導体チップ３１，３２が有する複数の第１および第２の電極パッド３１ａ，３２ａは、配線基板１１の一対の短辺と平行に配列され、配線基板１１上に該一対の短辺に沿って配列された複数の接続パッド１１ｂに第１および第２のワイヤ４１，４２を介して、電気的に接続されている。第３の半導体チップ３３が有する複数の第３の電極パッド３３ａは、配線基板１１の一対の長辺と平行に配列されて、配線基板１１上に該一対の長辺に沿って配列された複数の接続パッド１１ｂに、第３のワイヤ４３を介して電気的に接続されている。
【００５６】
充填層３ａ（５１）は、実施形態１の充填層１ａ（５１）と同様に、封止材５１から形成されているが、第３の接着層２３、或いは他の樹脂層から形成することもできる。
【００５７】
実施形態３の半導体装置３によれば、実施形態１の半導体装置１と同様の効果が得られると共に、さらに下記の効果を奏する。
【００５８】
配線の引き回し、特に、第３の半導体チップ３３の複数の電極パッド３３ａと配線基板１１の複数の接続パッド１１ｂとを電気的に接続する、第３のワイヤ４３の引き回しが容易となる。第３のワイヤ４３を短くできる。第３の半導体チップ３３と電気的に接続する複数の接続パッド１１ｂを、配線基板１１の一対の長辺側に配置することによって、小さな配線基板１１を用いることができる。
【００５９】
［実施形態４］
実施形態４では、主として、実施形態２との相違点について説明し、共通点については、実施形態２の記載を適宜参照するものとする。
【００６０】
図３を参照すると、実施形態２の半導体装置２において、第１〜第３の半導体チップ３１〜３３および配線基板１１の一面によって囲まれる空間を埋める充填層２ａ（２３）は、第３の接着層２３を形成するＦＯＷから形成されている。
【００６１】
図５（Ａ）を参照すると、実施形態４の半導体装置４において、充填層４ａは、他の樹脂層（他の樹脂材）７１から形成されている。充填層４ａ（７１）には、配線基板１１と第１および第２の半導体チップ３１，３２を電気的に接続する第１および第２のワイヤ４１，４２のうち、第３の半導体チップ下にあるワイヤ４１，４２の一部（配線基板１１側の一部）が埋め込まれている。ワイヤ４１，４２の他部（第３の半導体チップ３３側の他部）は、第３の接着層２３に埋め込まれている。充填層４ａ（７１）は、樹脂接着材、例えば、レジン材又はアンダーフィル材を、ポッティング等の手法によって、配線基板１１ないし第１の絶縁膜６１の中央領域に供給することで形成することができる。充填層４ａ（７１）は、第３の接着層２３と、配線基板１１の一面（第１の絶縁膜６１）との間に形成されている。
【００６２】
実施形態４の半導体装置４によれば、実施形態２の半導体装置２と同様の効果が得られると共に、さらに下記の効果を奏する。
【００６３】
封止材５１の充填前、予め、他の樹脂層７１によって、狭隘な上記空間を埋めておくことにより、特に、第３の半導体チップ３３下の第１および第２のワイヤ４１，４２周辺で、ボイドの発生がさらに防止される。これによって、半導体装置４の信頼性がさらに向上される。
【００６４】
［実施形態５］
実施形態５では、主として、実施形態４との相違点について説明し、共通点については、実施形態４の記載を適宜参照するものとする。
【００６５】
図５（Ａ）を参照すると、実施形態４の半導体装置４において、充填層４ａ（７１）は、配線基板１１と第１および第２の半導体チップ３１，３２を電気的に接続する第１および第２のワイヤ４１，４２のうち、第３の半導体チップ下にあるワイヤ４１，４２の一部を覆っている。
【００６６】
図５（Ｂ）を参照すると、実施形態５の半導体装置５において、他の樹脂層（他の樹脂材）７１から形成される充填層５ａ（７１）は、配線基板１１と第１および第２の半導体チップ３１，３２を電気的に接続する第１および第２のワイヤ４１，４２のうち、第３の半導体チップ３３下にあるワイヤ４１，４２の全部を覆っている。
【００６７】
実施形態５の半導体装置５によれば、実施形態４の半導体装置４と同様の効果が得られると共に、さらに下記の効果を奏する。
【００６８】
充填層５ａ（７１）によって、第３の半導体チップ３３下にある複数の第１および第２のワイヤ４１，４２が第３の半導体チップ３３の裏面に接触することが防止される。充填層５ａ（７１）によって、第３の半導体チップ３３の積層時、第３の半導体チップ３３下にある複数の第１および第２のワイヤ４１，４２が変形することが防止され、ワイヤ間のショートも防止される。
【００６９】
［実施形態６］
実施形態６では、主として、実施形態１との相違点について説明し、共通点については、実施形態１の記載を適宜参照するものとする。
【００７０】
図１（Ｂ）を参照すると、実施形態１の半導体装置１では、同様の形状を有する第１〜第３の半導体チップ３１〜３３を用いている。
【００７１】
図６を参照すると、実施形態６の半導体装置６では、第１および第２の半導体チップ３１，３２とは異なる形状を有する第３の半導体チップ３３を用いている。すなわち、第３の半導体チップ３３は、第１および第２の半導体チップ３１，３２よりも大きく、搭載時、第１および第２の半導体チップよりもオーバーハングする（はみ出す）。第３の接着層２３も同様である。第３の接着層２３には、中央領域および周辺領域の複数の第１および第２のワイヤ４１，４２の少なくとも一部が埋め込まれている。
【００７２】
なお、充填層６ａ（５１）は、実施形態１の充填層１ａと同様に、封止材５１から形成されているが、図４（Ｂ）に示した第３の接着層２３、或いは図５（Ａ）又は（Ｂ）に示した他の樹脂層７１から形成することもできる。
【００７３】
実施形態６の半導体装置６によれば、実施形態１の半導体装置１と同様の効果が得られると共に、さらに下記の効果を奏する。
【００７４】
全部の複数の第１および第２のワイヤ４１，４２の少なくとも一部が、第３の接着層２３に埋め込まれることによって、半導体装置６の反りのさらなる低減と、ワイヤ流れのさらなる低減を図ることができる。
【００７５】
以上、本発明者によってなされた発明を実施形態等に基づき説明したが、本発明は上記実施形態等に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、配線基板として、ガラスエポキシ基板等のリジットな配線基板、ポリイミド基板等を用いたフレキシブルな配線基板、両者の中間的性質を有する配線基板などを適宜選択して用いることができる。半導体チップとしては、メモリチップ、ロジックチップ、およびその他のチップを適宜選択して採用することができる。搭載する複数の半導体チップは、構成が同じものでもよく、異なるものでもよい。例えば、DRAMおよびFlashメモリチップ等を搭載することができる。
【００７６】
（付記）
［付記１、第４の視点］
配線基板の一面上に、第１および第２の接着層を介して、第１および第２の半導体チップを搭載する工程と、
前記配線基板と前記第１および第２の半導体チップを、第１および第２のワイヤを用いて、電気的に接続する工程と、
第３の半導体チップを搭載された前記第１および第２の半導体に向かって下降させて、前記第３の半導体チップの裏面に設けられた第３の接着層に、前記第１および第２のワイヤのうち少なくとも前記第３の半導体チップ下にある複数のワイヤの少なくとも一部を埋め込ませながら、第３の半導体チップを前記第１および第２の半導体チップ上に跨るよう前記第３の接着層を介して搭載する工程と、
前記配線基板と前記第３の半導体チップを、第３のワイヤを用いて、電気的に接続する工程と、
封止材を用いて、前前記配線基板の一面上に記第１〜第３の半導体チップを覆う封止層を形成すると共に、前記第１〜第３の半導体チップおよび前記配線基板の一面によって囲まれる空間を充填する工程と、
を備える、半導体装置の製造方法。
【００７７】
［付記２、第５の視点］
配線基板の一面上に、第１および第２の接着層を介して、第１および第２の半導体チップを搭載する工程と、
前記配線基板と前記第１および第２の半導体チップを、第１および第２のワイヤを用いて、電気的に接続する工程と、
第３の半導体チップを搭載された前記第１および第２の半導体に向かって下降させて、前記第３の半導体チップの裏面に設けられた第３の接着層に、前記第１および第２のワイヤのうち少なくとも前記第３の半導体チップ下にある複数のワイヤの少なくとも一部を埋め込ませながら、第３の半導体チップを前記第１および第２の半導体チップ上に跨るよう前記第３の接着層を介して搭載すると共に、前記第３の接着層によって、前記第１〜第３の半導体チップおよび前記配線基板の一面によって囲まれる空間を埋める工程と、
前記配線基板と前記第３の半導体チップを、第３のワイヤを用いて、電気的に接続する工程と、
前記配線基板の一面上に、前記第１〜第３の半導体チップを覆う封止層を形成する工程と、
を備える、半導体装置の製造方法。
【００７８】
［付記３、第６の視点］
配線基板の一面上に、第１および第２の接着層を介して、第１および第２の半導体チップを搭載する工程と、
前記配線基板と前記第１および第２の半導体チップを、第１および第２のワイヤを用いて、電気的に接続する工程と、
他の樹脂材を用いて、前記第１および第２の半導体チップ並びに前記配線基板の一面によって囲まれる空間の少なくとも一部を埋める工程と、
第３の半導体チップを搭載された前記第１および第２の半導体に向かって下降させて、前記第３の半導体チップの裏面に設けられた第３の接着層に、前記第１および第２のワイヤのうち少なくとも前記第３の半導体チップ下にある複数のワイヤの少なくとも一部を埋め込ませながら、第３の半導体チップを前記第１および第２の半導体チップ上に跨るよう前記第３の接着層を介して搭載する工程と、
前記配線基板と前記第３の半導体チップを、第３のワイヤを用いて、電気的に接続する工程と、
前記配線基板の一面上に、前記第１〜第３の半導体チップを覆う封止層を形成する工程と、
を備える、半導体装置の製造方法。
【００７９】
第１〜第６の各視点において好ましい構成を以下に例示する。
【００８０】
［付記４］
前記配線基板と前記第１および第２の半導体チップを電気的に接続する第１および第２のワイヤを備え、前記第３の接着層は、前記第１および第２のワイヤのうち、少なくとも前記第３の半導体チップ下にある複数のワイヤの少なくとも一部を埋め込むよう形成される。
［付記５］
前記第３の接着層は、前記第１および第２の半導体チップ間の空間を充填するよう形成される。
［付記６］
前記第１〜第３の半導体チップおよび前記配線基板の一面によって囲まれる空間を埋める充填層を備え、前記充填層は、前記第１〜第３の半導体チップを封止する封止樹脂、前記第３の接着層を形成する接着材および他の樹脂材のいずれか一以上から形成される。
［付記７］
前記第３の半導体チップは、前記第１および第２の半導体チップの電極パッド配列方向と、前記第３の半導体チップの電極パッド配列方向とが相違するよう、前記第１および第２の半導体チップに対して交差状態で搭載される。
［付記８］
他の樹脂材を用いて、前記空間に形成され、前記配線基板と前記第１および第２の半導体チップを電気的に接続する複数の第１および第２のワイヤのうち、前記第３の半導体チップ下にある複数のワイヤの一部又は全部を埋め込む、充填層を備える。この充填層は、第３の配線基板の一面ないし第１の絶縁膜と、第３の接着層との間に形成される。
［付記９］
前記第３の半導体チップとして、前記第１および第２の半導体チップよりもオーバーハングする半導体チップを用い、前記第３の接着層も、前記第１および第２の半導体チップよりもオーバーハングするよう形成され、前記配線基板と前記第１および第２の半導体チップを電気的に接続する全ての第１および第２のワイヤの少なくとも一部が、前記第３の接着層内に埋め込まれる。
［付記１０］
前記第３の接着層は、前記第１および第２の接着層よりも低粘度な接着材を用いて形成される。
【００８１】
なお、本発明の全開示（請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。また、本願に記載の数値及び数値範囲については、明記がなくともその任意の中間値、下位数値、及び、小範囲が記載されているものとみなされる。
【符号の説明】
【００８２】
１，２，３，４，５，６  半導体装置
１ａ（５１），２ａ（２３），３ａ（５１），４ａ（７１），５ａ（７１），６ａ（５１）  充填層
１１  配線基板
１１ａ  絶縁基材
１１ｂ  接続パッド
１１ｃ  ランド
１１ｄ  はんだボール（外部電極）
２１  第１の接着層、ＤＡＦ（Die Attached Film）
２２  第２の接着層、ＤＡＦ（Die Attached Film）
２３  第３の接着層、ＦＯＷ（Film on Wire）
３１  第１の半導体チップ
３１ａ  第１の電極パッド
３２  第２の半導体チップ
３２ａ  第２の電極パッド
３３  第３の半導体チップ
３３ａ  第３の電極パッド
４１  第１のワイヤ（ボンディングワイヤ）
４２  第２のワイヤ（ボンディングワイヤ）
４３  第３のワイヤ（ボンディングワイヤ）
５１  封止層，封止材（封止樹脂）
６１  第１の絶縁膜
６２  第２の絶縁膜
７１  他の樹脂層（他の樹脂材）
ＢＴ  ボールマウント装置
ＤＡ  ダイシングエリア
ＤＢ  ダイシングブレード
ＤＴａ  ダイシングテープ
ＤＬ  ダイボンディングライン
ＰＡ  製品領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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