(57)【要約】【課題】界面準位に起因するリーク電流の発生を防ぎつつ、メカニカルシャッタ使用時の飽和電荷量の減少を十分に抑制できるようにする。【解決手段】本開示の固体撮像装置は、第１の電荷蓄積部と、第１の電荷蓄積部の電荷を転送する複数のゲート電極を有する転送ゲート部と、転送ゲート部によって転送される電荷を蓄積する第２の電荷蓄積部と、第１の電荷蓄積部と第２の電荷蓄積部との間に形成されるオーバーフローパスと、を備え、転送ゲート部の第１の電荷蓄積部側のゲート電極下のオーバーフローパスは、バルク中で転送ゲート部の変調の影響を受けない深さに形成されており、転送ゲート部の第２の電荷蓄積部側のゲート電極下のオーバーフローパスは、基板界面付近で転送ゲート部の変調の影響を受ける深さに形成されている。【選択図】  図４
2015213274.tif 000002
【特許請求の範囲】
【請求項１】
第１の電荷蓄積部と、
第１の電荷蓄積部の電荷を転送する、複数のゲート電極を有する転送ゲート部と、
転送ゲート部によって転送される電荷を蓄積する第２の電荷蓄積部と、
第１の電荷蓄積部と第２の電荷蓄積部との間に形成されるオーバーフローパスと、
を備え、
転送ゲート部の第１の電荷蓄積部側のゲート電極下のオーバーフローパスは、バルク中で転送ゲート部の変調の影響を受けない深さに形成されており、
転送ゲート部の第２の電荷蓄積部側のゲート電極下のオーバーフローパスは、基板界面付近で転送ゲート部の変調の影響を受ける深さに形成されている、
固体撮像装置。
【請求項２】
第１の電荷蓄積部は、入射光を電荷に変換して蓄積する光電変換部である、
請求項１に記載の固体撮像装置。
【請求項３】
第２の電荷蓄積部は、フローティングディフュージョン部である、
請求項１に記載の固体撮像装置。
【請求項４】
第１の電荷蓄積部の電荷蓄積後に、転送ゲート部の第２の電荷蓄積部側のゲート電極に印加するゲート電圧を、電荷蓄積中に印加する電圧値よりもオーバーフローパスが閉まる電圧値に設定する、
請求項１に記載の固体撮像装置。
【請求項５】
第１の電荷蓄積部の電荷蓄積中に、第１の電荷蓄積部側のゲート電極及び第２の電荷蓄積部側のゲート電極の両方に転送チャネルが閉まる側の電圧値を印加する、
請求項４に記載の固体撮像装置。
【請求項６】
第１の電荷蓄積部の電荷蓄積中に、第２の電荷蓄積部側のゲート電極に印加するゲート電圧のオーバーフローパスが閉まる側の電圧値が調整可能である、
請求項４に記載の固体撮像装置。
【請求項７】
第１の電荷蓄積部側のゲート電極及び第２の電荷蓄積部側のゲート電極にそれぞれ印加するゲート電圧の転送チャネルが開く側の電圧値が異なる、
請求項１に記載の固体撮像装置。
【請求項８】
第２の電荷蓄積部側のゲート電極に印加するゲート電圧のオーバーフローパスが開く側の電圧値が調整可能である、
請求項７に記載の固体撮像装置。
【請求項９】
複数のゲート電極の少なくとも１つのゲート電極を含む転送ゲート部は、埋め込み型のトランジスタから成る、
請求項１に記載の固体撮像装置。
【請求項１０】
第１の電荷蓄積部は、メカニカルシャッタを通して入射する光に基づく信号電荷を蓄積する、
請求項１に記載の固体撮像装置。
【請求項１１】
第１の電荷蓄積部と、
第１の電荷蓄積部の電荷を転送する、複数のゲート電極を有する転送ゲート部と、
転送ゲート部によって転送される電荷を蓄積する第２の電荷蓄積部と、
第１の電荷蓄積部と第２の電荷蓄積部との間に形成されるオーバーフローパスと、
を備え、
転送ゲート部の第１の電荷蓄積部側のゲート電極下のオーバーフローパスは、バルク中で転送ゲート部の変調の影響を受けない深さに形成されており、
転送ゲート部の第２の電荷蓄積部側のゲート電極下のオーバーフローパスは、基板界面付近で転送ゲート部の変調の影響を受ける深さに形成されている、
固体撮像装置の駆動に当たって、
第１の電荷蓄積部の電荷蓄積時に、第１の電荷蓄積部側のゲート電極に転送チャネルが閉まる電圧値のゲート電圧を印加するとともに、第２の電荷蓄積部側のゲート電極にオーバーフローパスが開く電圧値のゲート電圧を印加し、
第１の電荷蓄積部の蓄積終了から第２の電荷蓄積部への転送開始までの期間に、第１の電荷蓄積部側のゲート電極に転送チャネルが閉まる電圧値のゲート電圧を印加し、第２の電荷蓄積部側のゲート電極にオーバーフローパスが閉まる電圧値のゲート電圧を印加する、
固体撮像装置の駆動方法。
【請求項１２】
光電変換部を含む画素が配置されて成る固体撮像装置と、
入射光を選択的に取り込んで固体撮像装置の受光面に導くメカニカルシャッタと、
を具備し、
固体撮像装置の各画素は、
メカニカルシャッタを通して入射する光を光電変換して蓄積する第１の電荷蓄積部と、
第１の電荷蓄積部の電荷を転送する、複数のゲート電極を有する転送ゲート部と、
転送ゲート部によって転送される電荷を蓄積する第２の電荷蓄積部と、
第１の電荷蓄積部と第２の電荷蓄積部との間に形成されるオーバーフローパスと、
を備え、
第１の電荷蓄積部側の転送ゲート部下のオーバーフローパスは、バルク中で転送ゲート部の変調の影響を受けない深さに形成されており、
第２の電荷蓄積部側の転送ゲート部下のオーバーフローパスは、基板界面付近で転送ゲート部の変調の影響を受ける深さに形成されている、
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、固体撮像装置、固体撮像装置の駆動方法、及び、電子機器に関する。
【背景技術】
【０００２】
固体撮像装置、例えば、ＣＭＯＳイメージセンサに代表されるＸ−Ｙアドレス方式の固体撮像装置では、電子シャッタ機能のシャッタ方式として、行列状に２次元配列された画素に対して画素行ごとに露光の開始及び終了の設定を行うローリングシャッタ方式が用いられていた。しかし、ローリングシャッタ方式の固体撮像装置にあっては、全画素に対して同一のタイミングで露光を行うグローバルシャッタ方式の固体撮像装置と異なり、画素行毎に露光期間が異なるため、撮像画像に歪みが生じる。グローバルシャッタ方式は、ＣＣＤイメージセンサに代表される電荷転送方式の固体撮像装置で採用されている。
【０００３】
ＣＭＯＳイメージセンサ等の固体撮像装置にあっては、上述したローリングシャッタの不具合を解消するために、メカニカルシャッタを用いて全画素行に対して露光期間を一致させることによってグローバルシャッタを実現している。具体的には、メカニカルシャッタの開状態において全画素行の各画素を同時にリセットすることにより、信号電荷の蓄積を全画素同時に開始する。そして、メカニカルシャッタを閉状態にすることによって露光を終了する。この露光終了後から１行ずつ画素から信号を読み出す。この一連の動作によれば、全画素行の露光期間が一致するために撮像画像に歪みが生じない。
【０００４】
しかし、メカニカルシャッタを用いてグローバルシャッタを実現する場合、メカニカルシャッタを閉状態にしてから各画素の信号を読み出すまでの間に、各画素に蓄積されている電荷量が、順番的に、後で読み出す画素ほど減ってしまう、即ち、飽和電荷量が減少してしまう。この飽和電荷量の減少を、従来技術では、次のようにして防止するようにしていた。すなわち、画素のリセットトランジスタのオン→オフの移行時に、ＦＤ部（フローティングディフュージョン部）の電位を下げ、そのときの容量結合によって転送ゲート部下のポテンシャルを浅くし、転送ゲート部下に設けられたオーバーフローパスを閉まる方向に駆動するようにしていた（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１７７８３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述した特許文献１に記載の従来技術では、オーバーフローパスを閉まる方向に駆動するのに、ＦＤ部の電位を下げるときの容量結合を使うようにしているため、オーバーフローバリアの変調の制御が難しい。また、転送ゲート部下にオーバーフローパスを作る際には、界面準位に起因するリーク電流の発生を防ぐために、界面に正孔を蓄積させた状態でバルク（Ｂｕｌｋ）中にオーバーフローパスを作ることになる。その場合、正孔蓄積後に転送ゲート部の電位をそれ以上下げても、界面近傍の正孔濃度が上がるだけで、バルク中のオーバーフローパスの電位を制御するのは困難である。従って、メカニカルシャッタ使用時の飽和電荷量の減少を十分に抑制することができない。
【０００７】
本開示は、界面準位に起因するリーク電流の発生を防ぎつつ、メカニカルシャッタ使用時の飽和電荷量の減少を十分に抑制することが可能な固体撮像装置、固体撮像装置の駆動方法、及び、当該固体撮像装置を用いる電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の目的を達成するための本開示の固体撮像装置は、
第１の電荷蓄積部と、
第１の電荷蓄積部の電荷を転送する、複数のゲート電極を有する転送ゲート部と、
転送ゲート部によって転送される電荷を蓄積する第２の電荷蓄積部と、
第１の電荷蓄積部と第２の電荷蓄積部との間に形成されるオーバーフローパスと、
を備え、
転送ゲート部の第１の電荷蓄積部側のゲート電極下のオーバーフローパスが、バルク中で転送ゲート部の変調の影響を受けない深さに形成されており、
転送ゲート部の第２の電荷蓄積部側のゲート電極下のオーバーフローパスが、基板界面付近で転送ゲート部の変調の影響を受ける深さに形成されている。
【０００９】
上記の目的を達成するための本開示の固体撮像装置の駆動方法は、
上記の構成を有する固体撮像装置の駆動に当たって、
第１の電荷蓄積部の電荷蓄積時に、第１の電荷蓄積部側のゲート電極に転送チャネルが閉まる電圧値のゲート電圧を印加するとともに、第２の電荷蓄積部側のゲート電極にオーバーフローパスが開く電圧値のゲート電圧を印加し、
第１の電荷蓄積部の蓄積終了から第２の電荷蓄積部への転送開始までの期間に、第１の電荷蓄積部側のゲート電極に転送チャネルが閉まる電圧値のゲート電圧を印加するとともに、第２の電荷蓄積部側のゲート電極にオーバーフローパスが閉まる電圧値のゲート電圧を印加する。
また、本開示の電子機器は、
上記の構成を有する固体撮像装置と、
入射光を選択的に取り込んで固体撮像装置の受光面に導くメカニカルシャッタと、
を具備する。
【００１０】
オーバーフローパスが転送ゲート部の下に形成される固体撮像装置において、第１の電荷蓄積部側のゲート電極下のオーバーフローパスを、バルク中で転送ゲート部の変調の影響を受けない深さに形成する。更に、第２の電荷蓄積部側のゲート電極下のオーバーフローパスを、基板界面付近で転送ゲート部の変調の影響を受ける深さに形成する。このようにすることで、信号電荷の蓄積から転送までの間の期間において、飽和電荷量の減少を抑えることができる。
【発明の効果】
【００１１】
本開示によれば、信号電荷の蓄積から転送までの間の期間において、飽和電荷量の減少を抑えることができるため、界面準位に起因するリーク電流の発生を防ぎつつ、メカニカルシャッタ使用時の飽和電荷量の減少を十分に抑制することができる。
尚、ここに記載された効果に必ずしも限定されるものではなく、本明細書中に記載されたいずれかの効果であってもよい。また、本明細書に記載された効果はあくまで例示であって、これに限定されるものではなく、また付加的な効果があってもよい。
【図面の簡単な説明】
【００１２】
【図１】図１は、本開示の技術が適用されるＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。
【図２】図２は、単位画素の回路構成の一例を示す回路図である。
【図３】図３は、従来技術の説明に供する、単位画素の一部の断面とその部分のポテンシャルを模式的に表わした図であり、図３Ａに、メカニカルシャッタを閉じた直後の飽和の状態を示し、図３Ｂに、メカニカルシャッタを閉じた後、信号読出し前の飽和の状態を示している。
【図４】図４は、本開示の実施形態に係るＣＭＯＳイメージセンサについて説明する図であり、図４Ａに、画素の断面構造及びオーバーフローパスを示し、図４Ｂに、メカニカルシャッタの開閉のタイミング及び画素の駆動タイミングを示している。
【図５】図５は、転送ゲート部のゲート電極が１つの画素構造について説明する図であり、図５Ａに、バルク中にオーバーフローパスがある画素の断面構造を示し、図５Ｂに、基板界面付近にオーバーフローパスがある画素の断面構造を示し、図５Ｃに、メカニカルシャッタの開閉のタイミング及び画素の駆動タイミングを示している。
【図６】図６は、実施例１に係る画素構造の駆動の説明に供する断面図であり、図６Ａに、電荷蓄積時の断面構造及び状態を示し、図６Ｂに、転送待ちの間の断面構造及び状態を示し、図６Ｃに、電荷転送時の断面構造及び状態を示している。
【図７】図７は、実施例２に係る画素構造についての説明図であり、図７Ａに、メカニカルシャッタの開閉のタイミング及び画素の駆動タイミングを示し、図７Ｂに、電荷蓄積時の断面構造及び状態を示し、図７Ｃに、転送待ちの間の断面構造及び状態を示している。
【図８】図８は、実施例３に係る画素構造における、メカニカルシャッタの開閉のタイミング及び画素の駆動タイミングを示す図である。
【図９】図９は、実施例４に係る画素構造を示す断面構造図であり、図９Ａに、実施例４に係る画素構造１及びオーバーフローパスを示し、図９Ｂに、実施例４に係る画素構造２及びオーバーフローパスを示している。
【図１０】図１０は、図４ＡのＰチャネル／Ｎチャネルを反転させた正孔蓄積型の画素についての説明図であり、図１０Ａに、画素構造及びオーバーフローパスを示し、図１０Ｂに、メカニカルシャッタの開閉のタイミング及び画素の駆動タイミングを示している。
【図１１】図１１は、本開示の電子機器の構成の概略を示すシステム構成図である。
【発明を実施するための形態】
【００１３】
以下、本開示の技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示の技術は実施形態に限定されるものではなく、実施形態における種々の数値などは例示である。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
１．本開示の固体撮像装置、その駆動方法、及び、電子機器、全般に関する説明
２．本開示の技術が適用される固体撮像装置（ＣＭＯＳイメージセンサの例）
３．従来技術の説明
４．本開示の実施形態の説明
５．変形例
６．本開示の電子機器（デジタルスチルカメラの例）
【００１４】
＜本開示の固体撮像装置、その駆動方法、及び、電子機器、全般に関する説明＞
本開示の固体撮像装置、その駆動方法、及び、電子機器にあっては、第１の電荷蓄積部が、入射光を電荷に変換して蓄積する光電変換部である形態とすることができる。また、第２の電荷蓄積部が、ＦＤ部（フローティングディフュージョン部）である形態とすることができる。
【００１５】
上述した好ましい構成、形態を含む本開示の固体撮像装置、その駆動方法、及び、電子機器にあっては、第１の電荷蓄積部の電荷蓄積後に、転送ゲート部の第２の電荷蓄積部側のゲート電極に印加するゲート電圧を、電荷蓄積中に印加する電圧値よりもオーバーフローパスが閉まる電圧値に設定する構成とすることができる。また、第１の電荷蓄積部の電荷蓄積中に、第１の電荷蓄積部側のゲート電極及び第２の電荷蓄積部側のゲート電極の両方に転送チャネルが閉まる側の電圧値を印加する構成とすることができる。このとき、好ましくは、第２の電荷蓄積部側のゲート電極に印加するゲート電圧のオーバーフローパスが閉まる側の電圧値を調整可能とする。
【００１６】
また、上述した好ましい構成、形態を含む本開示の固体撮像装置、その駆動方法、及び、電子機器にあっては、第１の電荷蓄積部側のゲート電極及び第２の電荷蓄積部側のゲート電極にそれぞれ印加するゲート電圧の転送チャネルが開く側の電圧値が異なる構成とすることができる。このとき、好ましくは、第２の電荷蓄積部側のゲート電極に印加するゲート電圧のオーバーフローパスが開く側の電圧値を調整可能とする。
【００１７】
あるいは又、上述した好ましい構成、形態を含む本開示の固体撮像装置、その駆動方法、及び、電子機器にあっては、複数のゲート電極の少なくとも１つのゲート電極を含む転送ゲート部について、埋め込み型のトランジスタから成る構成とすることができる。更には、第１の電荷蓄積部について、メカニカルシャッタを通して入射する光に基づく信号電荷を蓄積する構成とすることができる。
【００１８】
＜本開示の技術が適用される固体撮像装置＞
図１は、本開示の技術が適用される固体撮像装置の構成の概略を示すシステム構成図である。ここでは、固体撮像装置として、例えば、Ｘ−Ｙアドレス方式の固体撮像装置の一例であるＣＭＯＳイメージセンサを例に挙げて説明する。
【００１９】
図１に示すように、本適用例に係るＣＭＯＳイメージセンサ１０は、半導体基板（チップ）１１上に形成された画素アレイ部１２と、当該画素アレイ部１２と同じチップ１１上に集積された周辺回路部とを有する構成となっている。周辺回路部として、例えば、垂直駆動部１３、カラム処理部１４、水平駆動部１５、出力回路部１６、及び、システム制御部１７が設けられている。
【００２０】
図１において、画素アレイ部１２には、図示せぬ単位画素（以下、単に「画素」と記述する場合もある）が行列状に２次元配置されている。単位画素は、受光面（撮像面）に入射する可視光を光電変換し、その光量に応じた電荷量の信号電荷（光電荷）を蓄積する光電変換部（光電変換素子）を含む。単位画素の具体的な構成については後述する。
【００２１】
画素アレイ部１２には更に、行列状の画素配列に対して画素行毎に画素駆動線１２１が図の左右方向（行方向／水平方向）に沿って配線され、画素列毎に垂直信号線１２２が図の上下方向（列方向／垂直方向）に沿って配線されている。図１では、画素駆動線１２１について各画素行毎に１本ずつの配線として図示しているが、１本に限られるものではない。画素駆動線１２１の一端は、垂直駆動部１３の各画素行に対応した出力端に接続されている。
【００２２】
垂直駆動部１３は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１２の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。この垂直駆動部１３はその具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。読出し走査系は、単位画素から信号を読み出すために、画素アレイ部１２の単位画素を行単位で順に選択走査する。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
【００２３】
掃出し走査系による掃出し走査により、掃出し行の単位画素の光電変換部から不要な電荷が掃き出される（リセットされる）。この掃出し走査系による不要電荷の掃き出し（リセット）により、所謂、電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子に蓄積された光電荷を捨てて、新たに露光（信号電荷の蓄積）を開始する動作のことを言う。読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作又は電子シャッタ動作以降に入射した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の蓄積期間（露光期間）となる。
【００２４】
垂直駆動部１３によって選択走査された画素行の各単位画素から出力される信号は、垂直信号線１２２の各々を通してカラム処理部１４に供給される。カラム処理部１４は、画素アレイ部１２の画素列毎に、選択行の各単位画素から垂直信号線１２２を通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
【００２５】
具体的には、カラム処理部１４は、各単位画素の信号を受けて当該信号に対して、例えば、ＣＤＳ(Correlated Double Sampling;相関二重サンプリング）によるノイズ除去や、信号増幅や、ＡＤ（アナログ−デジタル）変換などの信号処理を行う。ノイズ除去処理により、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。尚、ここで例示した信号処理は一例に過ぎず、信号処理としてはこれらに限られるものではない。
【００２６】
水平駆動部１５は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１４の画素列に対応する単位回路を順番に選択する。この水平駆動部１５による選択走査により、カラム処理部１４で単位回路毎に信号処理された画素信号が順番に水平バス１８に出力され、当該水平バス１８によって出力回路部１６に伝送される。
【００２７】
出力回路部１６は、水平バス１８によって伝送される信号を処理して出力する。出力回路部１６での処理としては、バッファリングだけの処理の場合もあるし、バッファリングの前に黒レベルを調整したり、画素列毎のばらつきを補正したりするなど、各種のデジタル信号処理が挙げられる。
【００２８】
システム制御部１７は、チップ１１の外部から与えられるクロックや、動作モードを指令するデータなどを受け取り、また、本ＣＭＯＳイメージセンサ１０の内部情報などのデータを出力する。システム制御部１７は更に、各種のタイミング信号を生成するタイミングジェネレータを有し、当該タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部１３、カラム処理部１４、及び、水平駆動部１５などの周辺回路部の駆動制御を行う。
【００２９】
チップ１１の周縁部には、電源端子を含む入出力端子群１９Ａ，１９Ｂの各端子が設けられている。入出力端子群１９Ａ，１９Ｂは、チップ１１の内部と外部との間で電源電圧や信号のやり取りを行う。入出力端子群１９Ａ，１９Ｂの配設位置としては、信号の入る向きや出る向きなどを考慮して使い勝手のよい位置に決められる。
【００３０】
（単位画素の回路構成）
図２は、単位画素２０の回路構成の一例を示す回路図である。図２に示すように、本回路例に係る単位画素２０は、光電変換部（光電変換素子）として、例えば、フォトダイオード２１を有している。単位画素２０は、フォトダイオード２１に加えて、例えば、転送トランジスタ２２、リセットトランジスタ２３、及び、増幅トランジスタ２４の３つのトランジスタを有する構成となっている。
【００３１】
ここでは、３つのトランジスタ２２〜２４として、例えばＮチャネルのＭＯＳトランジスタを用いている。但し、ここで例示した転送トランジスタ２２、リセットトランジスタ２３、及び、増幅トランジスタ２４の導電型の組合せは一例に過ぎず、これらの組合せに限られるものではない。
【００３２】
単位画素２０に対して、画素駆動線１２１として、例えば、転送配線１２１_1、リセット配線１２１_2、及び、選択配線１２１_3の３本の駆動配線が同一画素行の各画素について共通に設けられている。
【００３３】
転送配線１２１_1及びリセット配線１２１_2には垂直駆動部１３から、高レベルがアクティブとなる転送信号ＴＲＧ及びリセット信号ＲＳＴがそれぞれ与えられる。また、選択配線１２１_3には、電源電圧Ｖddと０．８Ｖ程度の低電圧との２つの電源電圧を選択的にとる選択電源ＳＥＬ_Ｖddが与えられる。
【００３４】
フォトダイオード２１は、アノード電極が低電位側の電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換する。フォトダイオード２１のカソード電極は、転送トランジスタ２２を介して増幅トランジスタ２４のゲート電極と電気的に接続されている。
【００３５】
以下、増幅トランジスタ２４のゲート電極と電気的に繋がったノード２５をＦＤ部（フローティングディフュージョン部）と呼ぶ。すなわち、ＦＤ部２５は、転送トランジスタ２２のドレイン領域に相当する拡散層と、増幅トランジスタ２４のゲート電極と、それらをつなぐ配線からなるノードであり、寄生容量を持っている。
【００３６】
転送トランジスタ２２は、フォトダイオード２１のカソード電極とＦＤ部２５との間に接続されている。転送トランジスタ２２はそのゲート電極に、転送配線１２１_1を介して転送信号ＴＲＧが与えられることによって導通状態となり、フォトダイオード２１で光電変換されて蓄積された光電荷をＦＤ部２５に転送する。
【００３７】
リセットトランジスタ２３は、ＦＤ部２５を一方の主電極とし、もう一方の主電極が選択配線１２１_3に接続されている。本例の場合、一方の主電極がソース電極となり、もう一方の主電極がドレイン電極となる。リセットトランジスタ２３はそのゲート電極に、リセット配線１２１_2を介してリセット信号ＲＳＴが与えられることによって導通状態となり、ＦＤ部２５の電荷を選択配線１２１_3に捨てることによって当該ＦＤ部２５をリセットする。このＦＤ部２５のリセットが単位画素２０のリセットとなる。
【００３８】
増幅トランジスタ２４は、ゲート電極がＦＤ部２５に、ドレイン電極が電源電圧Ｖddの電源配線に、ソース電極が垂直信号線１２２にそれぞれ接続されている。そして、増幅トランジスタ２４は、リセットトランジスタ２３によってリセットした後のＦＤ部２５の電位をリセット信号（リセットレベル）として垂直信号線１２２に出力する。増幅トランジスタ２４は更に、転送トランジスタ２２によって光電荷を転送した後のＦＤ部２５の電位を光蓄積信号（信号レベル）として垂直信号線１２２に出力する。
【００３９】
上記の構成の画素回路において、垂直信号線１２２には多数の画素２０がつながっているが、信号を読み出さない（非選択）画素についてはＦＤ部２５を低電圧に設定する。そして、信号を読み出す（選択）画素のみＦＤ部２５を非選択画素よりも十分に高い電圧に設定することで、選択画素の信号のみを垂直信号線１２２に出力することができる。
【００４０】
具体的には、選択電源ＳＥＬ_Ｖddとリセットトランジスタ２３とを用いて、非選択画素についてはＦＤ部２５を低電圧（例えば、０．８Ｖ程度のＬｏｗレベル）に設定し、選択画素についてはＦＤ部２５を高電圧（例えば、Ｖddレベル）に設定する。これにより、画素２０の選択を行単位で行うことができる。
【００４１】
以上に説明した一般的なシステム構成のＣＭＯＳイメージセンサ１０では、電子シャッタとして、画素行ごとに露光の開始及び終了の設定を行うローリングシャッタ（フォーカルプレインシャッタとも呼ばれる）が行われる。しかし、ローリングシャッタでは、画素行毎に露光期間が異なるために撮像画像に歪みが生じる。
【００４２】
この画素行毎に露光期間が異なることに起因して発生する撮像画像の歪みの問題を解消するために、上記の構成のＣＭＯＳイメージセンサ１０は、その撮像面に入射する光を選択的に遮光するメカニカルシャッタとの組合せで用いられる。メカニカルシャッタを用いてグローバルシャッタを実現することにより、全画素行に対して露光期間を一致させることができるため、撮像画像に歪みが生じないようにすることができる。
【００４３】
しかし、ＣＭＯＳイメージセンサ１０において、メカニカルシャッタを用いてグローバルシャッタを実現する場合、メカニカルシャッタを閉じてから各画素の信号を読み出すまでの間に、各画素に蓄積されている電荷量が、順番的に、後で読み出す画素ほど減ってしまう、即ち、飽和電荷量が減少してしまう。その理由は次の通りである。
【００４４】
フォトダイオード２１から、隣の画素のフォトダイオード２１に電子が溢れていくと、ブルーミングと呼ばれる偽信号になる。そこで、各画素には、あらかじめ定められた飽和電荷量を超える光電子を捨てるためのオーバーフローパスが設けられている。ところが、各画素の信号を読み出すまでの間に、フォトダイオード２１に溜まっている光電子の一部が、熱的な励起によってサブスレッショルド電流としてオーバーフローパスを通って出て行ってしまう。これにより、フォトダイオード２１内の電子数が減少する。メカニカルシャッタを閉じてから、各画素の信号を読み出すまでの期間は、信号読出しの先頭行では短いが、最終行にいくにつれて長くなる。従って、最終行近くでは光電子の消失が大きくなり、ダイナミックレンジを縮めてしまう。
【００４５】
＜従来技術の説明＞
従来技術にあっては、オーバーフローパスが転送トランジスタ２２のゲート電極下に設けられたＣＭＯＳイメージセンサ１０において、メカニカルシャッタを使用したときの飽和電荷量の減少を防止するために、画素２０のリセットトランジスタ２３がオン状態からオフ状態へ移行するときに、ＦＤ部２５の電位を下げるようにしていた。ＦＤ部２５の電位が変化することで、転送トランジスタ２２のゲート電極下のオーバーフローパスの電位が変調を受ける。
【００４６】
具体的には、転送トランジスタ２２のゲート電極下のチャネルと、ＦＤ部２５の拡散層（転送トランジスタ２２のドレイン領域に相当する拡散層）との間に介在する寄生容量Ｃによる容量結合によって変調を受け、ゲート電極下のチャネルのポテンシャルが浅くなることによってオーバーフローパスが閉まる方向に動く。これにより、フォトダイオード２１に溜まっている光電子の一部が熱的な励起によってサブスレッショルド電流としてオーバーフローパスを通って出て行く現象が緩和される。
【００４７】
このように、従来技術にあっては、画素２０のリセットトランジスタ２３のオン→オフの移行時に、ＦＤ部２５の電位を下げることで、メカニカルシャッタを使用したときの飽和電荷量の減少を防止するようにしていた。図３は、従来技術の説明に供する、単位画素の一部の断面とその部分のポテンシャルを模式的に表わした図であり、図３Ａに、メカニカルシャッタを閉じた直後の飽和の状態を示し、図３Ｂに、メカニカルシャッタを閉じた後、信号読出し前の飽和の状態を示している。
【００４８】
しかし、上述した従来技術では、オーバーフローパスを閉まる方向に駆動するのに、ＦＤ部２５の電位を下げるときの容量結合を使うようにしているため、オーバーフローバリアの変調の制御が難しい。また、転送トランジスタ２２のゲート電極下にオーバーフローパスを作る際には、界面準位に起因するリーク電流の発生を防ぐために、界面に正孔を蓄積させた状態でバルク（Ｂｕｌｋ）中にオーバーフローパスを作ることになる。その場合、正孔蓄積後に転送トランジスタ２２のゲート電極の電位をそれ以上下げても、界面近傍の正孔濃度が上がるだけで、バルク中のオーバーフローパスの電位を制御するのは困難である。従って、メカニカルシャッタを使用したときの飽和電荷量の減少を十分に抑制することができないことになる。
【００４９】
また、画素２０として、転送トランジスタ２２、リセットトランジスタ２３、及び、増幅トランジスタ２４の３つのトランジスタから成る図２の回路構成のものを例示したが、選択トランジスタを加えた４つのトランジスタから成る回路構成のものを用いることもできる。選択トランジスタは、例えば、増幅トランジスタ２４に対して直列に挿入されて用いられる。この４つのトランジスタから成る回路構成とする場合、上述した従来技術を用いるには、選択トランジスタのドレイン電極の電位を可変にする必要がある。
【００５０】
＜本開示の実施形態の説明＞
本開示の実施形態にあっては、界面準位に起因するリーク電流の発生を防ぎつつ、メカニカルシャッタ使用時の飽和電荷量の減少を十分に抑制するために、次のような画素構造及びその駆動方法を採用するようにしている。図４Ａに、本実施形態に係る画素の断面構造及びオーバーフローパスを示し、図４Ｂに、メカニカルシャッタの開閉のタイミング及び画素の駆動タイミングを示す。
【００５１】
図４Ａに示すように、本実施形態に係る画素構造は、第１の電荷蓄積部３１、複数のゲート電極を有する転送ゲート部３２、第２の電荷蓄積部３３、及び、オーバーフローパス３４を備える構成となっている。第１の電荷蓄積部３１は、例えば、入射光を電荷に変換して蓄積する光電変換部、より具体的には、図２に示すフォトダイオード２１である。フォトダイオード２１は、Ｎ型蓄積領域とその界面側のＰ型拡散層とから成るＰ-Ｎ-Ｐ型の埋め込み型フォトダイオードであり、メカニカルシャッタを通して入射する光を信号電荷に変換してＮ型蓄積領域に蓄積する。転送ゲート部３２は、図２の転送トランジスタ２２に相当するものであり、例えば、２つのゲート電極３２_1，３２_2を有しており、第１の電荷蓄積部３１の電荷を第２の電荷蓄積部３３に転送する。
【００５２】
第２の電荷蓄積部３３は、例えば、図２に示すＦＤ部２５であり、Ｎ+型の不純物層から成り、転送ゲート部３２によって第１の電荷蓄積部３１から転送される信号電荷を蓄積する。オーバーフローパス３４は、第１の電荷蓄積部３１と第２の電荷蓄積部３３との間に形成され、あらかじめ定められた飽和電荷量を超える光電子を、第１の電荷蓄積部３１から第２の電荷蓄積部３３へ排出する。このオーバーフローパス３４において、転送ゲート部３２の第１の電荷蓄積部３１側のゲート電極３２_1下のオーバーフローパスは、バルク中で転送ゲート部３２の変調の影響を受けない深さに形成される。また、転送ゲート部３２の第２の電荷蓄積部３３側のゲート電極３２_2下のオーバーフローパスは、基板界面付近で転送ゲート部３２の変調の影響を受ける深さに形成される。
【００５３】
上記の構成の本実施形態に係る画素構造を有する画素２０は、図１に示すシステム制御部１７による制御の下に、垂直駆動部１３により図４Ｂの駆動タイミングで駆動される。具体的には、メカニカルシャッタが開状態の電荷蓄積時は、ゲート電極３２_1を駆動するゲート電圧ＴＧ_1を低電圧（ｌｏｗ）とする。すなわち、ゲート電極３２_1を含む転送ゲート部をオフ状態にして電荷を第１の電荷蓄積部３１に蓄積する。このとき、転送ゲート部３２の第１の電荷蓄積部３１側のゲート電極３２_1下のオーバーフローパスは、バルク中に形成されているため、転送ゲート部３２の変調の影響を受けない。
【００５４】
その後、ゲート電圧ＴＧ_1を低電圧とした状態のまま、メカニカルシャッタを閉めると同時に、ゲート電極３２_2を駆動するゲート電圧ＴＧ_2を低電圧（ｌｏｗ）とする。ここで、「同時」とは、厳密に同時である場合の他、実質的に同時である場合も含む意味であり、設計上あるいは製造上生ずる種々のばらつきの存在は許容される。このとき、転送ゲート部３２の第２の電荷蓄積部３３側のゲート電極３２_2下のオーバーフローパスは、基板界面付近に形成されており、転送ゲート部３２の変調の影響を受けるため、当該オーバーフローパスのポテンシャルが浅くなる。
【００５５】
そして、ゲート電圧ＴＧ_1及びゲート電圧ＴＧ_2を共に高電圧値ｈｉｇｈにすることで、転送ゲート部３２によって第１の電荷蓄積部３１の蓄積電荷を第２の電荷蓄積部３３へ転送することができる。
【００５６】
上述したように、オーバーフローパス３４が転送ゲート部３２の下に形成されるＣＭＯＳイメージセンサ１０において、転送ゲート部３２を例えば２つのゲート電極３２_1，３２_2を有する構成とする。そして、第１の電荷蓄積部３１側のゲート電極３２_1下のオーバーフローパスを、バルク中で転送ゲート部３２の変調の影響を受けない深さに形成し、第２の電荷蓄積部３３側のゲート電極３２_2下のオーバーフローパスを、基板界面付近で転送ゲート部３２の変調の影響を受ける深さに形成する。これにより、信号電荷の蓄積から転送までの間の期間において、飽和電荷量の減少を抑えることができるため、界面準位に起因するリーク電流の発生を防ぎつつ、メカニカルシャッタ使用時の飽和電荷量の減少を十分に抑制することができる。また、本開示の技術を、選択トランジスタを含む先述した４つのトランジスタから成る回路構成の画素に適用する場合に、選択トランジスタのドレイン電極に電位を可変にする必要がない。
【００５７】
（転送ゲート部のゲート電極が１つの画素構造）
ここで、転送ゲート部３２のゲート電極が１つの画素構造について、図５を参照して説明する。図５Ａに、バルク中にオーバーフローパス３４がある画素の断面構造を示し、図５Ｂに、基板界面付近にオーバーフローパス３４がある画素の断面構造を示している。ここでも、図５Ｃの駆動タイミングで、電荷蓄積後にオーバーフローパス３４のポテンシャルを浅くする場合を考える。
【００５８】
図５Ａの画素構造において、電荷蓄積後に正孔を蓄積させた状態でゲート電圧ＴＧを電圧値ｌｏｗ_1から更に低い電圧値ｌｏｗ_2に下げ、オーバーフローパス３４のポテンシャルを浅くしようとしても、オーバーフローパス３４が界面付近にないために変調の影響を受けない。従って、オーバーフローパス３４が閉まらない。一方、図５Ｂの画素構造にあっては、電荷蓄積後にオーバーフローパス３４のポテンシャルを浅くすることが可能であるが、電荷蓄積中に界面準位に起因してリーク電流が発生し、暗電流が悪化することになる。
【００５９】
このように、転送ゲート部３２のゲート電極が１つの画素構造では、暗電流ノイズによって発生する白点を悪化させずに、メカニカルシャッタ使用時の飽和電荷量の減少を十分に抑制することはできない。これに対して、転送ゲート部３２が複数のゲート電極を有する画素構造では、先述したように、信号電荷の蓄積から転送までの間の期間において、飽和電荷量の減少を抑えることができるため、界面準位に起因するリーク電流の発生を防ぎつつ、メカニカルシャッタ使用時の飽和電荷量の減少を十分に抑制することができる。以下に、本開示の実施形態に係る画素構造の具体的な実施例について説明する。
【００６０】
［実施例１］
実施例１に係る画素構造は、図４Ａに示した画素構造である。実施例１に係る画素構造の、メカニカルシャッタを使用した駆動について図６を用いて説明する。図６Ａに、電荷蓄積時の断面構造及び状態を示し、図６Ｂに、転送待ちの間の断面構造及び状態を示し、図６Ｃに、電荷転送時の断面構造及び状態を示している。ここで、「状態」とは、光の入射、ゲート電圧、及び、オーバーフローパスなどの状態を意味している。以下においても同様である。実施例１に係る画素構造の駆動は、図４Ｂに示した駆動タイミングで行われる。また、本実施例では、低電圧値ｌｏｗがオーバーフローパス３４が閉まる電圧値となり、高電圧値ｈｉｇｈがオーバーフローパス３４が開く電圧値となる。以下においても同様である。
【００６１】
・電荷蓄積時
メカニカルシャッタが開状態の電荷蓄積時は、ゲート電極３２_1のゲート電圧ＴＧ_1を低電圧値ｌｏｗ（転送チャネルが閉まる電圧値）とし、ゲート電極３２_2のゲート電圧ＴＧ_2を高電圧値ｈｉｇｈとする。これにより、フォトダイオード２１からＦＤ部２５に向かってオーバーフローパス３４が形成される。このとき、界面準位に起因するリーク電流の発生による暗電流を抑えるために、ゲート電極３２_1を含む転送ゲート部では、図６Ａに示すように、オーバーフローパス３４は界面から離れた領域、即ち、転送ゲート部３２の変調の影響を受けない深さの領域に位置させている。
【００６２】
・転送待ち状態
メカニカルシャッタを閉じた蓄積終了から転送開始までの転送待ち期間では、図６Ｂに示すように、ゲート電圧ＴＧ_1及びゲート電圧ＴＧ_2を共に低電圧値ｌｏｗにする。このとき、ゲート電極３２_2下のオーバーフローパス３４のポテンシャルが浅くなるため、転送チャネル及びオーバーフローパス３４が閉まる。
【００６３】
・電荷転送時
電荷転送時は、ゲート電圧ＴＧ_1及びゲート電圧ＴＧ_2を共に高電圧値ｈｉｇｈにする。このとき、ゲート電極３２_1下及びゲート電極３２_2下が共に、界面付近が変調を受ける。これにより、図６Ｃに示すように、信号電荷の転送チャネル（転送経路）が基板界面付近に形成されるため、フォトダイオード２１からＦＤ部２５へ信号電荷を転送することができる。
【００６４】
以上のような動作により、信号電荷の蓄積から転送までの間の期間において、飽和電荷量の減少を抑えることができるため、界面準位に起因するリーク電流の発生を防ぎつつ、メカニカルシャッタ使用時の飽和電荷量の減少を十分に抑制することができる。尚、図４Ｂに示した駆動タイミングでは、メカニカルシャッタの閉のタイミングと、ゲート電圧ＴＧ_2から高電圧から低電圧へ遷移するタイミングとを同時としているが、完全に同時でなくてもよい。
【００６５】
（実施例１の変形例）
実施例１の変形例として、ゲート電極３２_2のゲート電圧ＴＧ_2の低電位側の電圧値を、実施例１の場合の低電圧値ｌｏｗよりも低い電圧値ｌｏｗ_2とする構成を採ることもできる。このときの低電圧値ｌｏｗ_2は、ゲート電極３２_1の低電位側の電圧値ｌｏｗよりも低い電圧値ということになる。ゲート電圧ＴＧ_2の低電位側の電圧値をより低い電圧値ｌｏｗ_2とすることで、ゲート電極３２_2のゲート長Ｌが短くても、転送ゲート部３２の下のチャネルを閉じることができるため、メカニカルシャッタ使用時の飽和電荷量の減少を抑制することができる。また、ゲート電極３２_2のゲート長Ｌを短くできることで、転送ゲート部３２のゲート電極を増やすことによる面積の増大を最小限に抑えることができる。
【００６６】
［実施例２］
実施例２では、ゲート電極３２_2のゲート電圧ＴＧ_2が３値をとる構成、即ち、ゲート電極３２_2を３値で駆動する構成を採っている。図７Ａに、メカニカルシャッタの開閉のタイミング及び画素の駆動タイミングを示している。図７Ａに示すように、ゲート電極３２_2のゲート電圧ＴＧ_2は、信号電荷の蓄積期間で第１の低電圧値ｌｏｗ_1をとり、蓄積から転送までの転送待ち期間で第１の低電圧値ｌｏｗ_1よりも低い第２の低電圧値ｌｏｗ_2をとり、転送期間で高電圧値ｈｉｇｈをとる。第１の低電圧値ｌｏｗ_1は、ゲート電圧ＴＧ_2の低電位側の電圧値ｌｏｗと同じ電圧値であってもよいし、異なる電圧値であってもよい。
【００６７】
ゲート電極３２_2を３値で駆動する実施例３の駆動について、図７Ｂ及び図７Ｃを用いて説明する。図７Ｂに、電荷蓄積時の断面構造及び状態を示し、図７Ｃに、転送待ち状態の断面構造及び状態を示している。
【００６８】
・電荷蓄積時
メカニカルシャッタ開のタイミング、即ち、信号電荷の蓄積開始時に、図７Ｂに示すように、ゲート電極３２_1のゲート電圧ＴＧ_1を高電圧値ｈｉｇｈから低電圧値ｌｏｗに切り替えるとともに、ゲート電極３２_2のゲート電圧ＴＧ_2も高電圧値ｈｉｇｈから第１の低電圧値ｌｏｗ_1に切り替える。このとき、ゲート電極３２_2の下にオーバーフローパス３４としてチャネルが存在する必要があるため、ゲート電圧ＴＧ_2の第１の低電圧値ｌｏｗ_1は、転送ゲート部３２の閾値電圧未満に設定されている必要がある。
【００６９】
・転送待ち状態
メカニカルシャッタ閉のタイミング、即ち、蓄積終了のタイミングでは、図７Ｃに示すように、ゲート電極３２_2のゲート電圧ＴＧ_2を第１の低電圧値ｌｏｗ_1から更に低い第２の低電圧値ｌｏｗ_2に切り替え、オーバーフローパス３４をより低い電位にする。これにより、実施例１の場合と同様の作用、効果、即ち、オーバーフローパス３４が転送ゲート部３２の変調の影響を受けない深さの領域に存在するため、界面準位に起因するリーク電流の発生による暗電流を抑えることができる。また、メカニカルシャッタ使用時の飽和電荷量の減少を抑制することができる。
【００７０】
加えて、実施例２では、電荷蓄積時に、ゲート電極３２_1及びゲート電極３２_2の両方に低電圧値ｌｏｗ，ｌｏｗ_1（転送チャネルが閉まる側の電圧値）のゲート電圧ＴＧ_1，ＴＧ_2を印加する。これにより、実施例１に比べてショートチャネル効果が生じ難くなるため、ゲート電極３２_1のゲート長Ｌを短くできる。また、ゲート電圧ＴＧ_2の低電位側の電圧値をより低い電圧値ｌｏｗ_2とすることで、ゲート電極３２_2のゲート長Ｌを短くできる。これにより、転送ゲート部３２のゲート電極を増やすことによる面積の増大を最小限に抑えることができる。
【００７１】
尚、電荷蓄積中にゲート電極３２_2に印加する低電圧、即ち、ゲート電圧ＴＧ_2の第１の低電圧値ｌｏｗ_1については、必ずしも、固定である必要はない。例えば、第１の低電圧値ｌｏｗ_1を可変とし、当該第１の低電圧値ｌｏｗ_1を画素毎もしくはチップ毎（固体撮像装置毎）に調整可能とすることで、オーバーフローバリア（オーバーフローパス３４のバリア）のバラツキによる飽和電荷量のバラツキを抑えることができる。
【００７２】
［実施例３］
実施例３では、ゲート電極３２_1のゲート電圧ＴＧ_1、及び、ゲート電極３２_2のゲート電圧ＴＧ_2の高電位側を独立とする構成を採っている。すなわち、実施例１及び実施例２では、ゲート電圧ＴＧ_1及びゲート電圧ＴＧ_2の高電位側を同じ電圧値ｈｉｇｈとした構成を採っていた。これに対して、実施例３では、高電圧値ｈｉｇｈ（転送チャネルが開く側の電圧値）をゲート電圧ＴＧ_1とゲート電圧ＴＧ_2とで異なる値としている。
【００７３】
図８に、実施例３に係る画素構造における、メカニカルシャッタの開閉のタイミング及び画素の駆動タイミングを示す。図８に示すように、ゲート電圧ＴＧ_1の高電位側の電圧値をｈｉｇｈ_1とし、ゲート電圧ＴＧ_2の高電位側の電圧値をｈｉｇｈ_1よりも高いｈｉｇｈ_2としている。尚、ゲート電圧ＴＧ_1及びゲート電圧ＴＧ_2の高電圧値ｈｉｇｈから低電圧値ｌｏｗへの遷移タイミングは実施例１の場合と同じである。
【００７４】
このように、ゲート電極３２_1のゲート電圧ＴＧ_1、及び、ゲート電極３２_2のゲート電圧ＴＧ_2の高電位側が独立の場合であっても、実施例１の場合と同様の作用、効果を得ることができる。すなわち、オーバーフローパス３４を転送ゲート部３２の変調の影響を受けない深さの領域に位置させ、界面準位に起因するリーク電流の発生による暗電流を抑えることができる。また、メカニカルシャッタ使用時の飽和電荷量の減少を抑制することができる。
【００７５】
また、ゲート電圧ＴＧ_2の高電位側の電圧値ｈｉｇｈ_2を可変とし、当該電圧値ｈｉｇｈ_2を画素毎もしくはチップ毎（固体撮像装置毎）に調整可能とすることで、オーバーフローバリアのバラツキによる飽和電荷量のバラツキを抑えることができる。
【００７６】
［実施例４］
実施例４では、複数のゲート電極を有する転送ゲート部３２において、複数のゲート電極の少なくとも１つのゲート電極を含む転送ゲート部が、半導体基体にゲート電極が埋め込まれた埋め込み型のトランジスタから成る構成を採っている。具体的には、実施例１乃至実施例３に係る転送ゲート部３２において、ゲート電極３２_1及びゲート電極３２_2の少なくとも一方を含む転送ゲート部が、埋め込み型のトランジスタから成る。図９Ａに、実施例４に係る画素構造１及びオーバーフローパスを示し、図９Ｂに、実施例４に係る画素構造２及びオーバーフローパスを示している。埋め込み型のトランジスタは、半導体基体上のゲート電極３２_1／３２_2の下に半導体基体の表面から深さ方向に縦型ゲート電極３６が柱状に形成された構造となっている。
【００７７】
図９Ａに示す画素構造１では、転送ゲート部３２において、ゲート電極３２_1を含む転送ゲート部が、当該ゲート電極３２_1の下のＰウェル３５中にＮ型の拡散層３６が形成された埋め込み型のトランジスから成る構成となっている。この画素構造１に対しても、実施例１乃至実施例３と同様の駆動を用いることで、メカニカルシャッタ使用時の飽和電荷量の減少を抑制することができる。また、ゲート電極３２_1を含む転送ゲート部を埋め込み型のトランジスとすることで、フォトダイオード２１を基板深さ方向に深く形成することができるため、飽和電荷量（飽和電子数）を増やすことができる。
【００７８】
図９Ｂに示す画素構造２では、転送ゲート部３２において、ゲート電極３２_2を含む転送ゲート部が、当該ゲート電極３２_2の下のＰウェル３５中にＮ型の拡散層３６が形成された埋め込み型のトランジスから成る構成となっている。この画素構造２に対しても、実施例１乃至実施例３と同様の駆動を用いることで、メカニカルシャッタ使用時の飽和電荷量の減少を抑制することができる。また、ゲート電極３２_2を含む転送ゲート部が埋め込み型のトランジスでない場合に比べて、ゲート電極３２_1を含む転送ゲート部からゲート電極３２_2を含む転送ゲート部にかけての転送を良化させることができる。
【００７９】
＜変形例＞
上記の実施形態では、第１の電荷蓄積部３１がフォトダイオード２１であり、第２の電荷蓄積部３３がＦＤ部２５であり、フォトダイオード２１とＦＤ部２５との間の転送ゲート部３２に本開示の技術を適用するとしたが、これに限られるものではない。例えば、フォトダイオード２１とＦＤ部２５との間に電荷蓄積部を有し、フォトダイオード２１と電荷蓄積部との間に第１の転送ゲート部が配置され、電荷蓄積部とＦＤ部２５との間に第２の転送ゲート部が配置された構成の画素構造がある。
【００８０】
上記の画素構造にあっては、フォトダイオード２１を第１の電荷蓄積部３１とし、電荷蓄積部を第２の電荷蓄積部３３とし、第１の転送ゲート部に対して本開示の技術を適用する構成とすることもできる。あるいは又、電荷蓄積部を第１の電荷蓄積部３１とし、ＦＤ部２５を第２の電荷蓄積部３３とし、第２の転送ゲート部に対して本開示の技術を適用する構成とすることもできる。
【００８１】
また、上記の実施形態では、電子蓄積型の画素構造の場合を例に挙げて説明したが、導電型（Ｐチャネル／Ｎチャネル）を反転させた正孔蓄積型の画素構造に対しても同様に適用可能である。一例として、図４ＡのＰチャネル／Ｎチャネルを反転させた画素構造及びオーバーフローパスを図１０Ａに示し、メカニカルシャッタの開閉のタイミング及び画素の駆動タイミングを図１０Ｂに示している。
【００８２】
以上では、可視光の光量に応じた電荷を物理量として検知する単位画素が行列状に配置されて成るＣＭＯＳイメージセンサを例に挙げて説明したが、本開示の技術は、ＣＭＯＳイメージセンサに限らず、Ｘ−Ｙアドレス方式の固体撮像装置全般に対して適用可能である。
【００８３】
尚、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部又は光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
【００８４】
＜本開示の電子機器＞
次に、上記の実施形態に係るＣＭＯＳイメージセンサ１０をメカニカルシャッタとの組合せで用いる本開示の電子機器について説明する。図１１は、本開示の電子機器の構成の概略を示すシステム構成図である。ここでは、本開示の電子機器として、撮像装置の一例であるデジタルスチルカメラを例に挙げて説明する。
【００８５】
図１１に示すように、本開示の電子機器、即ち、デジタルスチルカメラは、撮像部５０に加えて、光学ブロック５１、カメラ信号処理部５２、エンコーダ／デコーダ部５３、制御部５４、入力部５５、表示部５６、及び、記録媒体５７を具備する構成となっている。そして、撮像部５０として、先述した実施形態に係るＣＭＯＳイメージセンサ１０が用いられる。
【００８６】
光学ブロック５１は、被写体からの光を撮像部５０（ＣＭＯＳイメージセンサ１０）に集光するためのレンズ５１１、光の量を調節するための絞り５１２、及び、光を選択的に取り込むためのメカニカルシャッタ５１３などを有している。
【００８７】
光学ブロック５１は更に、レンズ５１１を移動させてフォーカス合わせやズーミングを行うためのレンズ駆動機構、絞り５１２を制御するためのアイリス機構、及び、メカニカルシャッタ５１３を駆動するためのメカニカルシャッタ機構などを具備している。これらの機構部は、制御部５４からの制御信号に基づいて駆動される。
【００８８】
撮像部５０として用いられるＣＭＯＳイメージセンサ１０は、Ｘ−Ｙアドレス方式の固体撮像装置であり、制御部５４からの制御信号による制御の下に、画素２０の露光や信号の読み出し、リセットなどのタイミング制御が行われる。カメラ信号処理部５２は、制御部５４による制御の下に、ＣＭＯＳイメージセンサ１０から出力される画像信号に対して、ホワイトバランス調整処理や色補正処理などのカメラ信号処理を施す。
【００８９】
エンコーダ／デコーダ部５３は、制御部５４による制御の下で動作し、カメラ信号処理部５２から出力される画像信号に対して、ＪＰＥＧ（Joint Photographic Coding Experts Group)方式などの所定の静止画像データフォーマットで圧縮符号化処理を行う。また、エンコーダ／デコーダ部５３は、制御部５４から供給される静止画像の符号化データに対して伸張復号化処理を行う。更に、エンコーダ／デコーダ部５３において、ＭＰＥＧ(Moving Picture Experts Group)方式などにより、動画像の圧縮符号化／伸張復号化処理を実行可能なようにしてもよい。
【００９０】
制御部５４は、例えば、ＣＰＵ(Central Processing Unit)、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）等によって構成されるマイクロコントローラである。そして、制御部５４は、ＲＯＭ等に記憶されたプログラムを実行することにより、本電子機器の各部を統括的に制御する。
【００９１】
入力部５５は、例えばシャッタレリーズボタンなどの各種操作キーやレバー、ダイヤルなどから構成され、ユーザによる入力操作に応じた各種の制御信号を制御部５４に対して出力する。表示部５６は、ＬＣＤ（Liquid Crystal Display）などの表示デバイスや、これに対するインタフェース回路などから構成され、制御部５４から供給される画像信号に基づいて、表示デバイスに表示させるための画像信号を生成する。そして、表示部５６は、生成した画像信号を表示デバイスに供給することによって当該表示デバイスに画像を表示させる。
【００９２】
記録媒体５９は、例えば、可搬型の半導体メモリや、光ディスク、ＨＤＤ(Hard Disk Drive)、磁気テープなどとして実現され、エンコーダ／デコーダ部５３により符号化された画像データファイルを制御部５４から受け取って記憶する。また、制御部５４からの制御信号を基に指定されたデータを読み出し、制御部５４に対して出力する。
【００９３】
以上説明した本開示の電子機器（即ち、デジタルスチルカメラ）にあっては、ＣＭＯＳイメージセンサ１０において、静止画撮像モードの動作では、全画素行同時のリセット動作によって露光期間が開始され、メカニカルシャッタ５１３の閉動作によって露光期間が終了される。このように、ＣＭＯＳイメージセンサ１０をメカニカルシャッタ５１３と組み合わせて用いることで、全画素行の各画素の露光期間が一致するため、撮像画像に歪みが生じないようにすることができる。しかも、ＣＭＯＳイメージセンサ１０にあっては、メカニカルシャッタ５１３の使用時の飽和電荷量の減少を抑制することができるため、より良好な撮像画像を得ることができる。
【００９４】
以上では、撮像装置として、デジタルスチルカメラを例に挙げたが、デジタルスチルカメラに限らず、被写体からの入射光を選択的に取り込むメカニカルシャッタを有する撮像装置全般に対して適用可能である。尚、撮像機能を有する電子機器に搭載されるモジュール状の形態（カメラモジュール）を撮像装置とする場合もある。すなわち、本開示の技術は、デジタルスチルカメラ等の撮像装置に限らず、メカニカルシャッタを用いる撮像機能を有する電子機器全般に対して適用可能である。
【００９５】
尚、本開示は以下のような構成をとることもできる。
［１］第１の電荷蓄積部と、
第１の電荷蓄積部の電荷を転送する、複数のゲート電極を有する転送ゲート部と、
転送ゲート部によって転送される電荷を蓄積する第２の電荷蓄積部と、
第１の電荷蓄積部と第２の電荷蓄積部との間に形成されるオーバーフローパスと、
を備え、
転送ゲート部の第１の電荷蓄積部側のゲート電極下のオーバーフローパスは、バルク中で転送ゲート部の変調の影響を受けない深さに形成されており、
転送ゲート部の第２の電荷蓄積部側のゲート電極下のオーバーフローパスは、基板界面付近で転送ゲート部の変調の影響を受ける深さに形成されている、
固体撮像装置。
［２］第１の電荷蓄積部は、入射光を電荷に変換して蓄積する光電変換部である、
上記［１］に記載の固体撮像装置。
［３］第２の電荷蓄積部は、フローティングディフュージョン部である、
上記［１］又は上記［２］に記載の固体撮像装置。
［４］第１の電荷蓄積部の電荷蓄積後に、転送ゲート部の第２の電荷蓄積部側のゲート電極に印加するゲート電圧を、電荷蓄積中に印加する電圧値よりもオーバーフローパスが閉まる電圧値に設定する、
上記［１］から上記［３］のいずれかに記載の固体撮像装置。
［５］第１の電荷蓄積部の電荷蓄積中に、第１の電荷蓄積部側のゲート電極及び第２の電荷蓄積部側のゲート電極の両方に転送チャネルが閉まる側の電圧値を印加する、
上記［４］に記載の固体撮像装置。
［６］第１の電荷蓄積部の電荷蓄積中に、第２の電荷蓄積部側のゲート電極に印加するゲート電圧のオーバーフローパスが閉まる側の電圧値が調整可能である、
上記［４］又は上記［５］に記載の固体撮像装置。
［７］第１の電荷蓄積部側のゲート電極及び第２の電荷蓄積部側のゲート電極にそれぞれ印加するゲート電圧の転送チャネルが開く側の電圧値が異なる、
上記［１］から上記［３］のいずれかに記載の固体撮像装置。
［８］第２の電荷蓄積部側のゲート電極に印加するゲート電圧のオーバーフローパスが開く側の電圧値が調整可能である、
上記［７］に記載の固体撮像装置。
［９］複数のゲート電極の少なくとも１つのゲート電極を含む転送ゲート部は、埋め込み型のトランジスタから成る、
上記［１］から上記［８］のいずれかに記載の固体撮像装置。
［１０］第１の電荷蓄積部は、メカニカルシャッタを通して入射する光に基づく信号電荷を蓄積する、
上記［１］から上記［９］のいずれかに記載の固体撮像装置。
［１１］第１の電荷蓄積部と、
第１の電荷蓄積部の電荷を転送する、複数のゲート電極を有する転送ゲート部と、
転送ゲート部によって転送される電荷を蓄積する第２の電荷蓄積部と、
第１の電荷蓄積部と第２の電荷蓄積部との間に形成されるオーバーフローパスと、
を備え、
転送ゲート部の第１の電荷蓄積部側のゲート電極下のオーバーフローパスは、バルク中で転送ゲート部の変調の影響を受けない深さに形成されており、
転送ゲート部の第２の電荷蓄積部側のゲート電極下のオーバーフローパスは、基板界面付近で転送ゲート部の変調の影響を受ける深さに形成されている、
固体撮像装置の駆動に当たって、
第１の電荷蓄積部の電荷蓄積時に、第１の電荷蓄積部側のゲート電極に転送チャネルが閉まる電圧値のゲート電圧を印加するとともに、第２の電荷蓄積部側のゲート電極にオーバーフローパスが開く電圧値のゲート電圧を印加し、
第１の電荷蓄積部の蓄積終了から第２の電荷蓄積部への転送開始までの期間に、第１の電荷蓄積部側のゲート電極に転送チャネルが閉まる電圧値のゲート電圧を印加するとともに、第２の電荷蓄積部側のゲート電極にオーバーフローパスが閉まる電圧値のゲート電圧を印加する、
固体撮像装置の駆動方法。
［１２］光電変換部を含む画素が配置されて成る固体撮像装置と、
入射光を選択的に取り込んで固体撮像装置の受光面に導くメカニカルシャッタと、
を具備し、
固体撮像装置の各画素は、
メカニカルシャッタを通して入射する光を光電変換して蓄積する第１の電荷蓄積部と、
第１の電荷蓄積部の電荷を転送する、複数のゲート電極を有する転送ゲート部と、
転送ゲート部によって転送される電荷を蓄積する第２の電荷蓄積部と、
第１の電荷蓄積部と第２の電荷蓄積部との間に形成されるオーバーフローパスと、
を備え、
第１の電荷蓄積部側の転送ゲート部下のオーバーフローパスは、バルク中で転送ゲート部の変調の影響を受けない深さに形成されており、
第２の電荷蓄積部側の転送ゲート部下のオーバーフローパスは、基板界面付近で転送ゲート部の変調の影響を受ける深さに形成されている、
電子機器。
【符号の説明】
【００９６】
１０・・・ＣＭＯＳイメージセンサ、１１・・・半導体基板（チップ）、１２・・・画素アレイ部、１３・・・垂直駆動部、１４・・・カラム処理部、１５・・・水平駆動部、１６・・・出力回路部、１７・・・システム制御部、２０・・・単位画素、２１・・・フォトダイオード、２２・・・転送トランジスタ、２３・・・リセットトランジスタ、２４・・・増幅トランジスタ、２５・・・ＦＤ部（フローティングディフュージョン部）、３１・・・第１の電荷蓄積部、３２・・・転送ゲート部、３２_1，３２_2・・・ゲート電極、３３・・・第２の電荷蓄積部、３４・・・オーバーフローパス、５０・・・撮像部、５１・・・光学ブロック、５２・・・カメラ信号処理部、５３・・・エンコーダ／デコーダ部、５４・・・制御部、５５・・・入力部、５６・・・表示部、５７・・・記録媒体、５１１・・・レンズ、５１２・・・絞り、５１３・・・メカニカルシャッタ、ＴＧ_1，ＴＧ_2・・・ゲート電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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