(57)【要約】【課題】デジタル回路装置について、従来とは異なる観点に基づいて放射ノイズ対策をより効果的に行う。【解決手段】内部回路を初段回路部２と、次段以降回路部３とに分割して、電源線５及びグランド線６と電源線７及びグランド線８とを個別に配線する。そして、電源線５及びグランド線６，電源線７及びグランド線８の組み合わせがツイストペアを成すようにして、初段回路部２と次段以降回路部３とでそれぞれ発生する磁束を互いに打ち消すようにレイアウトする。【選択図】図１
2015216308.tif 000002
【特許請求の範囲】
【請求項１】
クロック同期により動作するデジタル回路部を含んでなるデジタル回路装置において、
内部回路が、それぞれの消費電流量が近似するように複数の回路ブロック（４２〜４４）に分割され、
前記複数の回路ブロックのそれぞれに接続される電源パターン（４７，５１）とグランドパターン（４８，５２）とは、互いに分離するようにレイアウトされており、
且つ、前記電源パターンとグランドパターンとの組み合わせが、前記複数の回路ブロック間において、各回路ブロックが電流を消費した際に発生する磁束を互いに打ち消すようにレイアウトされていることを特徴とするデジタル回路装置。
【請求項２】
クロック同期により動作するデジタル回路部を含んでなるデジタル回路装置において、
内部回路が、複数の回路ブロック（２，３，１２，１３，１４，６４（１），６４（２））に分割され、
前記複数の回路ブロックのそれぞれに接続される電源パターン（５，７，１５，１７）とグランドパターン（６，８，１６，１８）とは、互いに分離するようにレイアウトされており、
且つ、前記電源パターンとグランドパターンとの組み合わせが、各回路ブロックのそれぞれにおいて、発生する磁束を互いに打ち消すようにレイアウトされていることを特徴とするデジタル回路装置。
【請求項３】
クロック同期により動作するデジタル回路部を含んでなるデジタル回路装置において、
内部回路が、複数の回路ブロック（４２，４３，４４）に分割され、
前記複数の回路ブロックが、それぞれの消費電流量の合計が近似するように複数の回路ブロック群にグルーピングされ、
前記複数の回路ブロック群のそれぞれに接続される電源パターン（４７，５１）とグランドパターン（４８，５２）とは、互いに分離するようにレイアウトされており、
且つ、前記電源パターンとグランドパターンとの組み合わせが、各回路ブロック群が電流を消費した際に発生する磁束を互いに打ち消すようにレイアウトされていることを特徴とするデジタル回路装置。
【請求項４】
前記電源パターンとグランドパターンとの組み合わせは、前記複数の回路ブロック群間において、発生する磁束を互いに打ち消すようにレイアウトされていることを特徴とする請求項３記載のデジタル回路装置。
【請求項５】
前記電源パターンとグランドパターンとの組み合わせは、各回路ブロック群のそれぞれにおいて、発生する磁束を互いに打ち消すようにレイアウトされていることを特徴とする請求項３記載のデジタル回路装置。
【請求項６】
前記回路ブロックの１つは、外部からの信号が入力される入力バッファ部（２，１２，４２）であることを特徴とする請求項１から５の何れか一項に記載のデジタル回路装置。
【請求項７】
前記回路ブロックの他の１つは、前記入力バッファ部（１２）を介して入力された信号を、クロック同期により処理するデジタル回路部（３，１３，４３）であることを特徴とする請求項６記載のデジタル回路装置。
【請求項８】
前記複数の回路ブロックは、外部からの信号が入力される入力バッファ部（１２，４２）と、
この入力バッファ部を介して入力された信号を、クロック同期により処理するデジタル回路部（１３，４３）と、
このデジタル回路部を経た信号を外部に出力する出力バッファ部（１４，４４）とであり、
前記入力バッファ部及び前記出力バッファ部が第１回路ブロック群を構成し、前記デジタル回路部が第２回路ブロック群を構成していることを特徴とする請求項３又は４記載のデジタル回路装置。
【請求項９】
前記電源パターン（３３，４７，５１）と前記グランドパターン（３４，４８，５２）とは、互いに平行を成すようにレイアウトされていることを特徴とする請求項１から８の何れか一項に記載のデジタル回路装置。
【請求項１０】
前記電源パターン（４７，５１）と前記グランドパターン（４８，５２）とは、少なくとも一部が、第１及び第２配線層に、ビア（５３，５４，５５，５６）を介して交互にレイアウトされており、
前記第１配線層の電源パターン（４７（１），５１（１））と、それに対応する前記第２配線層のグランドパターン（４８（２），５２（２））とが平行を成し、
それに続く前記第２配線層の電源パターン（４７（２），５１（２））と、それに対応する前記第１配線層のグランドパターン（４８（１），５２（１））とが平行を成すことを交互に繰り返すことを特徴とする請求項９記載のデジタル回路装置。
【請求項１１】
前記第１配線層の電源パターンと、それに続く前記第２配線層のグランドパターンとが直線上に配置されるようにレイアウトされ、
前記第１配線層のグランドパターンと、それに続く前記第２配線層の電源パターンとが前記直線上に配置されるようにレイアウトされていることを特徴とする請求項１０記載のデジタル回路装置。
【請求項１２】
前記電源パターン及びグランドパターンのレイアウトを第１配線経路とすると、
この第１配線経路における第１配線層の電源パターン，第２配線層のグランドパターンに対応して、それぞれ第１配線層にグランドパターンが、第２配線層に電源パターン（が配置される第２配線経路が、各層の電源パターンとグランドパターンとが互いに平行となるように配置されており、
且つ、前記第１配線経路における第１配線層の電源パターンに流れる電流方向と、前記第２配線経路における第１配線層のグランドパターンに流れる電流方向とが互いに逆であることを特徴とする請求項１１記載のデジタル回路装置。
【請求項１３】
前記電源パターン及びグランドパターンのレイアウトを第１配線経路とすると、
この第１配線経路に対し、同じレイアウトの第２配線経路が、各層の電源パターンとグランドパターンとが互いに平行となるように配置されており、
且つ、前記第１配線経路における第１配線層の電源パターンに流れる電流方向と、前記第２配線経路における第１配線層の電源パターンに流れる電流方向とが互いに逆であることを特徴とする請求項１１記載のデジタル回路装置。
【請求項１４】
前記電源パターン（５，７）と前記グランドパターン（６，８）とは、ツイストペアを構成するようにレイアウトされていることを特徴とする請求項１から８の何れか一項に記載のデジタル回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック同期により動作するデジタル回路部を含んでなるデジタル回路装置に関する。
【背景技術】
【０００２】
クロック同期により動作するデジタル回路部を含んでなるデジタル回路装置については、デジタル回路部を構成するロジックゲートが動作する際に電源，グランド間に貫通電流が流れるため、それが放射ノイズの原因となる。放射ノイズを低減するための技術は、従来様々に提案されており、例えば特許文献１には、電源及びグランドの配線パターンをツイストさせることで、配線間に寄生容量を生じさせて電源ノイズを低減する構成が開示されている。
【０００３】
また、特許文献２には、放射ノイズ対策と静電破壊防止とを両立させる目的で、回路ブロックごとに電源及びグランドを分離して、グランド配線間に直列抵抗素子及びサイリスタの並列回路を接続し、サイリスタのゲート端子を直列抵抗素子の共通接続点に接続した構成が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平４−２０６８６７号公報
【特許文献２】特開２００５−１４２３４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１，２の何れも、放射ノイズの低減効果が十分であるとは言えない。
本発明は上記事情に鑑みてなされたものであり、その目的は、従来とは異なる観点に基づいて放射ノイズ対策をより効果的に行うことができるデジタル回路装置を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１記載のデジタル回路装置によれば、内部回路を、それぞれの消費電流量が近似するように複数の回路ブロックに分割し、それら複数の回路ブロックのそれぞれに接続される電源パターンとグランドパターンとを、互いに分離するようにレイアウトする。加えて、前記電源パターンとグランドパターンとの組み合わせが、各回路ブロックが電流を消費した際に発生する磁束を互いに打ち消すようにレイアウトする。
【０００７】
すなわち、電源又はグランドパターンに電流が流れれば、その方向に応じて磁束が発生する。そこで、消費電流量が近似する複数の回路ブロック間について、電源パターンとグランドパターンとの組み合わせが、各回路ブロックで発生する磁束を互いに打ち消すようにレイアウトすれば、放射ノイズ対策をより効果的に行うことができる。
【０００８】
請求項２記載のデジタル回路装置によれば、内部回路を複数の回路ブロックに分割し、それら複数の回路ブロックのそれぞれに接続される電源パターンとグランドパターンとを、互いに分離するようにレイアウトする。加えて、前記電源パターンとグランドパターンとの組み合わせを、各回路ブロックのそれぞれにおいて、発生する磁束を互いに打ち消すようにレイアウトする。このように構成した場合も、放射ノイズ対策をより効果的に行うことができる。
【０００９】
請求項３記載のデジタル回路装置によれば、内部回路を、複数の回路ブロックに分割し、それら複数の回路ブロックが、それぞれの消費電流量の合計が近似するように複数の回路ブロック群にグルーピングする。そして、複数の回路ブロック群のそれぞれに接続される電源パターンとグランドパターンとを互いに分離するようにレイアウトし、且つ、前記電源パターンとグランドパターンとの組み合わせが、各回路ブロック群が電流を消費した際に発生する磁束を互いに打ち消すようにレイアウトする。このように構成した場合も、放射ノイズ対策をより効果的に行うことができる。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態であり、デジタル回路装置の電源配線を中心とする内部構成を示す図
【図２】電源線及びグランド線のレイアウトの一例を示す図
【図３】（ａ）電源線及びグランド線がツイストペアを構成している場合と、（ｂ）平行に配置される場合とで、磁力線の発生状態を示す図
【図４】クロック同期で動作するロジック回路に流れる貫通電流を示す図
【図５】（ａ）はＮＡＮＤゲートのシンボル、（ｂ）はＮＡＮＤゲートの内部構成を示す図
【図６】第２実施形態であり、デジタル回路装置の電源配線を中心とする内部構成を示す図
【図７】各回路ブロックの内部構成を概略的に示す図
【図８】貫通電流の発生状態をシミュレーションした回路図
【図９】シミュレーション結果を示す図
【図１０】第３実施形態であり、デジタル回路装置の電源配線を中心とする内部構成を示す図
【図１１】配線の一部を立体的に示す斜視図
【図１２】第４実施形態であり、デジタル回路装置の電源配線を中心とする内部構成を示す図
【図１３】図１２のＡ部分の配線を示す（ａ）側面図、（ｂ）斜視図
【図１４】図１２のＢ部分の配線を示す斜視図
【図１５】第５実施形態であり、図１２のＢ部分の配線を示す斜視図
【図１６】第６実施形態であり、デジタル回路装置の電源配線を中心とする内部構成を示す図
【図１７】第７実施形態であり、デジタル回路装置の電源配線を中心とする内部構成を示す図
【発明を実施するための形態】
【００１１】
（第１実施形態）
図１に示すように、本実施形態のデジタル回路装置１はＩＣとして構成されており、その内部回路は、初段回路部２（回路ブロック）と、次段以降回路部３（回路ブロック）とに分割されている。これらの回路部２及び３はそれぞれ、例示的にＣＭＯＳで構成される複数のＮＯＴゲート４を直列に接続したものとしており、初段回路部２と次段以降回路部３とは直列に接続されている。
【００１２】
初段回路部２における最初のＮＯＴゲート４の入力端子には、クロック信号Ｖｉｎが入力され、初段回路部２の各ＮＯＴゲート４は、入力信号レベルをそれぞれ反転させて次段に伝達する。初段回路部２が出力した信号を受ける次段以降回路部３も同様に、入力信号レベルをそれぞれ反転させて次段に伝達する。つまりこれは、回路部２及び３が、クロック信号Ｖｉｎに同期してデジタル的に動作することの一例であり、実際には個別の設計に応じてより複雑なデジタル回路が構成されており、複雑な信号変化を示すものがある。
【００１３】
初段回路部２と次段以降回路部３とは、電源及びグランドが分離されており、初段回路部２に対しては電源線（電源パターン）５及びグランド線（グランドパターン）６により、次段以降回路部３に対しては電源線７及びグランド線８によりそれぞれ電源ＶＤＤが供給されている。そして、電源線５及びグランド線６と、電源線７及びグランド線８とは、それぞれの配線パターンが所謂ツイストペアを構成している。
【００１４】
例えば図２に示すように、２つの配線層として上層の第１ＡＬ（アルミニュウム配線）層とその下層の第２ＡＬ層とがある場合、第１ＡＬ層の電源線５（１）がビア９を介して第２ＡＬ層の電源線５（２）に繋がり、その電源線５（２）はビア９を介して第１ＡＬ層の電源線５（１）に繋がっている。同様に、第１ＡＬ層のグランド線６（１）がビア１０を介して第２ＡＬ層のグランド線６（２）に繋がり、そのグランド線６（２）はビア１０を介して第１ＡＬ層のグランド線６（１）に繋がっている。そして、電源線５（１）とグランド線６（２）とは互いに交差しており、電源線５（２）とグランド線６（１）とも互いに交差するように各パターンがレイアウトされている。
【００１５】
入力端子にクロック信号が与えられることで、ＮＯＴゲート４が出力信号レベルを反転させると、図４に示すように、レベルが反転するタイミングで電源ＶＤＤからグランドに貫通電流が流れる。そして、一般に、クロック同期で動作するデジタル回路装置１のようなＩＣは、信号の入力部に配置される素子はスルーレートが高く、その後段に配置される素子はスルーレートが次第に低くなる傾向を示す。これは、後段に配置される素子に入力される信号ほど寄生容量の影響が大きくなり、その充放電動作によってスルーレートが次第に低くなるからである。そして、スルーレートが高いほど、動作時に流れる貫通電流量は多くなる。
【００１６】
例えば、図５に示すような２入力ＮＡＮＤゲートの場合は、直列に接続されている複数の素子のうち、スルーレートがより低いものに応じて貫通電流の最大値は決定される。すなわち、トランジスタＭ１−Ｍ３−Ｍ４又はＭ２−Ｍ３−Ｍ４が同時にオンすると貫通電流が流れるが、トランジスタＭ３，Ｍ４のうちスルーレートがより低い方で貫通電流は制限される。そのため、素子サイズが同じであれば、初段に配置されている素子と次段以降に配置されている素子とを比較すれば、初段に配置されている素子の貫通電流が最も大きくなる。
【００１７】
そこで、図１に示すように、デジタル回路装置１の内部回路を、初段回路部２と、次段以降回路部３とに分割して、電源線５及びグランド線６と電源線７及びグランド線８とを個別に配線して、初段回路部２で発生した貫通電流の影響が次段以降回路部３に及ぶことを回避した上で、図２に示すように、電源線５及びグランド線６，電源線７及びグランド線８をツイストペアで構成する。これにより、図３（ａ）に示すように、各線に流れる電流が発生させる磁束の方向を互いに逆にして打ち消し、放射ノイズの発生を抑制する。
【００１８】
以上のように本実施形態によれば、内部回路を初段回路部２と、次段以降回路部３とに分割して、電源線５及びグランド線６と電源線７及びグランド線８とを個別に配線する。そして、電源線５及びグランド線６，電源線７及びグランド線８の組み合わせがツイストペアを成すようにして、初段回路部２と次段以降回路部３とでそれぞれ発生する磁束を打ち消すようにレイアウトする。これにより、放射ノイズ対策をより効果的に行うことができる。
【００１９】
（第２実施形態）
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。図６に示すように、第２実施形態のデジタル回路装置１１は、内部回路を、初段回路部１２，中断回路部１３及び最終段回路部１４（何れも回路ブロック）の３つに分割している。そして、電源線１５及びグランド線１６を初段回路部１２及び最終段回路部１４（第１回路ブロック群）に共通に接続し、電源線１７及びグランド線１８を中断回路部１３（第２回路ブロック群）に接続している。電源線１５及びグランド線１６，電源線１７及びグランド線１８は、何れも第１実施形態と同様にツイストペアを構成するようにレイアウトされている。
【００２０】
図７に示すように、初段回路部１２は、例えばＮＯＴゲート１９やＡＮＤゲート２０等で構成され、中断回路部１３は、例えばＮＯＴゲート２１，フリップフロップ２２，ＡＮＤゲート２３やＯＲゲート２４，その他同様の素子の組み合わせによるクロック同期回路２５で構成されている。最終段回路部１４は、例えばＮＯＴゲート２５等で構成されている。
【００２１】
上記のように電源線及びグランド線の接続を第１，第２回路ブロック群に分けたのは、各回路ブロック群の消費電力が近くなるようにグルーピングした結果である。図８及び図９に示すように、初段回路部１２と、最終段回路部１４の貫通電流は何れも大きい。最終段回路部１４については、外部に信号を出力するため電流駆動能力を高める必要があり、素子サイズが大きく設定されているためである。
【００２２】
また、図９に示すシミュレーション結果（入力されるクロック信号の立下り部分）は、中断回路部１３については、１つの素子だけを抽出して貫通電流を示しており、複数の素子をまとめることで貫通電流の総量を第１回路ブロック群に近付けることが可能である。尚、図７に示す初段回路部１２，中断回路部１３及び最終段回路部１４の具体構成はイメージ的なものであり、実際に各回路部に取り込む素子数は、貫通電流の総量が回路ブロック群間で近付くように適宜調整すれば良い。
また、第２実施形態は回路ブロックを３つに分割したが、第１実施形態と同様に２つに分割して、互いの貫通電流の総量が近付くように調整しても良い（但しこの場合、「回路ブロック群」という概念は無い）。
【００２３】
以上のように第２実施形態によれば、内部回路を、３つの回路部１２〜１４に分割し、それらの回路部１２〜１４を、それぞれの消費電流量の合計が近似するように２つの回路ブロック群にグルーピングする。そして、第１，第２回路ブロック群のそれぞれに接続される電源線１５，１７とグランド線１６，１８とを互いに分離するようにレイアウトし、且つ、電源線１５，１７とグランド線１６，１８とでそれぞれツイストペアを構成する。このように構成した場合も、放射ノイズ対策をより効果的に行うことができる。
【００２４】
（第３実施形態）
図１０に示すように、第３実施形態のデジタル回路装置３１は、複数のＣＭＯＳ構成のＮＯＴゲート３２について電源線３３及びグランド線３４を共通に接続しており、１つの回路ブロックの内部を示している。尚、対向する一対のＮＯＴゲート３２の一方は何れも、ＰチャネルＭＯＳＦＥＴ３２Ｐ，ＮチャネルＭＯＳＦＥＴ３２Ｎのドレインが互いに接続されているが、他方は接続されていない。これは、論理合成前のゲートアレイのイメージである。
【００２５】
図１１は、デジタル回路装置３１の最上段；第１列の１個のＮＯＴゲート３２（図１０において枠線で囲った部分）について配線イメージを立体的に示している。ＰチャネルＭＯＳＦＥＴ３２Ｐのソースは、ビア３５を介して第１ＡＬ層の電源線３６に接続され、更にビア３７を経由して第２ＡＬ層の電源線３３（枠内のＡ部）に接続されている。ＰチャネルＭＯＳＦＥＴ３２Ｐ，ＮチャネルＭＯＳＦＥＴ３２Ｎのドレインは、ビア３８及び第１ＡＬ層の配線３９（枠内のＢ部）を介して接続されている。ＮチャネルＭＯＳＦＥＴ３２Ｎのソースは、ビア４０を介してグランド線３４（枠内のＣ部）に接続されている。
【００２６】
そして、デジタル回路装置３１では、第１列のグランド線３４（１）と第２列のグランド線３４（２）とが直接対向して平行となるようにレイアウトされている。また、第２列の電源線３３（２）と第３列の電源線３３（３）とが直接対向して平行となるように、更に第３列のグランド線３４（３）と第４列のグランド線３４（４）とが直接対向して平行となるようにレイアウトされている。これにより、第１列から第４列について発生する磁束の向きは、互いに上下で隣り合う列の間で互いに逆になり、それぞれで発生する磁束が打ち消されるようになっている。
【００２７】
以上のように第３実施形態によれば、電源線３３及びグランド線３４とを平行に配置することで、１つの回路ブロック内で電源線３３及びグランド線３４が発生する磁束を互いに打ち消すようにレイアウトしたので、放射ノイズを抑制できる。
尚、図１０では、複数のＮＯＴゲート３２に対して電源線３３及びグランド線３４を共通に接続したが、第１列〜第４列のそれぞれに接続する電源線３３及びグランド線３４を分割すれば、第１列〜第４列がそれぞれ個別の回路ブロックＢＬ１〜ＢＬ４になる。この場合は、電源線３３及びグランド線３４のレイアウトが、各回路ブロックＢＬ１〜ＢＬ４で発生する磁束を、回路ブロック間で互いに打ち消すような構成となる。
【００２８】
（第４実施形態）
図１２に示すように、第４実施形態のデジタル回路装置４１は、内部回路を第２実施形態と同様に３つの回路ブロック；入力バッファ部４２，中段クロック同期回路部４３及び出力バッファ部４４に分割している。尚、何れの回路ブロックも全てＮＯＴゲートで示しているが、あくまでも１つの例示である。そして、入力バッファ部４２及び出力バッファ部４４については、ＰＡＤ４５及び４６から電源線４７及びグランド線４８が共通に接続されており（第１回路ブロック群）、中段クロック同期回路部４３には、ＰＡＤ４９及び５０から電源線５１及びグランド線５２が接続されている（第２回路ブロック群）。また、入力バッファ部４２及び出力バッファ部４４内部の電源線４７及びグランド線４８のレイアウト，並びに中段クロック同期回路部４３内部の電源線５１及びグランド線５２のレイアウトは、第３実施形態と同様になっている。
【００２９】
図１３（ａ）に示すように、図１２中「Ａ」部分の電源線４７及びグランド線４８のレイアウトは、側面から見ると、第１実施形態におけるツイストペア配線のように、上層と下層との２層に、それぞれビア５３，５４を介して交互に配線されている。但し、これらは図１３（ｂ）に示すように、概ね１つの直線上に並ぶように配置されている。例えば上層を第２ＡＬ層，下層を第１ＡＬ層とすると、第２ＡＬ層の電源線４７（２）と第１ＡＬ層のグランド線４８（１）とが互いに平行なして、平面図では１本に重なるようにレイアウトされている。次に、ビア５４，５３を経由して、第２ＡＬ層のグランド線４８（２）と第１ＡＬ層の電源線４７（１）とが互いに平行なして、やはり平面図では１本に重なるようにレイアウトされている。これが各回路部４２〜４４に至るまで交互に繰り返すようにレイアウトされている。
【００３０】
また、図１４に示すように、図１２中「Ｂ」部分の電源線４７及びグランド線４８（第１配線経路），電源線５１及びグランド線５２（第２配線経路）のレイアウトは、それぞれが図１３と同じ形態のレイアウトとなっている。但し、電源線４７にはグランド線５１が対向し、グランド線４８には電源線５２が対向するように、第２ＡＬ層，第１ＡＬ層の配置関係が逆になっている。尚、電源線５１のビアは５５，グランド線５２のビアは５６である。加えて、電源線４７（１）に流れる電流の方向と、グランド線５２（２）に流れる電流の方向とは互いに逆になっている。
【００３１】
これにより、図１４に各磁束の方向を矢印で示しているように、電源線４７及びグランド線４８，電源線５１及びグランド線５２の配線層が、それぞれ上下逆になる関係で発生する磁束の方向が互いに逆になる。また、電源線４７及びグランド線４８のペアと、電源線５１及びグランド線５２のペアとが隣り合って対向する間で発生する磁束の方向も互いに逆になっている。このようなレイアウトを採用することで、磁束の発生に基づく放射ノイズのレベルを低減する。
【００３２】
また、図１３に示すレイアウトは、何れか一方のペアのみを示しているが、上述のように、電源線４７及びグランド線４８，電源線５１及びグランド線５２の配線層が、それぞれ上下逆になる関係で発生する磁束の方向が互いに逆になっていることから、各ペアが単独であっても、発生する磁束の方向が交互に逆になる。これにより、磁束の発生に基づく放射ノイズのレベルはやはり低減されている。
【００３３】
以上のように第４実施形態によれば、電源線４７，５２とグランド線４８，５１とは、少なくとも一部が、第１及び第２ＡＬ層にビア５３〜５６を介して交互にレイアウトされており、第１ＡＬ層の電源線４７（１），５１（１）と、それに対応する第２ＡＬ層のグランド線４８（２），５２（２）とが平行を成し、それに続く第２ＡＬ層の電源線４７（２），５１（２）と、それに対応する第１ＡＬ層のグランド線４８（１），５２（１）とが平行を成すことを交互に繰り返すように配置した。
【００３４】
これにより、例えば電源線４７（１）とそれに対応するグランド線４８（２）とが発生させる磁束の方向と、それらに続く電源線４７（２）と、それに対応するグランド線４８（１）とが発生させる磁束の方向とが互いに逆向きになるので、磁束のピークを低下させて放射ノイズを低減できる。
【００３５】
また、第１ＡＬ層の電源線４７（１），５１（１）と、それに続く第２ＡＬ層のグランド線４８（２），５２（２）とが直線上に配置されるようにレイアウトし、第１ＡＬ層のグランド線４８（１），５２（１）と、それに続く第２ＡＬ層の電源線４７（２），５１（２）とが前記直線上に配置されるようにレイアウトした。これにより、上述した磁束が互いに逆方向になる関係が連続するようになり、放射ノイズをより低減できる。
【００３６】
更に、電源線４７及びグランド線４８の第１配線経路と、電源線５１及びグランド線５２の第２配線経路とは、電源線４７（１，２）にはグランド線５２（１，２）が対向し、グランド線４８（１，２）には電源線５１（１，２）が対向するように、第２ＡＬ層，第１ＡＬ層の配置関係を逆にし、且つ、電源線４７（１）に流れる電流方向と、グランド線５２（１）に流れる電流方向とが互いに逆になるようにした。これにより、第１配線経路と、それに隣り合う第２配線経路とに発生する磁束の方向も互いに逆になるので、放射ノイズを一層低減できる。
【００３７】
また、図１２に示す構成は、第１，第２回路ブロック群をそれぞれ第１，第２回路ブロックとして見ることも出来るので、その場合は、各回路ブロックで発生する磁束を、回路ブロック間で互いに打ち消す構成になっていると言える。
【００３８】
（第５実施形態）
図１４相当図である図１５に示すように、第５実施形態では、第２配線経路側は第４実施形態と同様であるが、第１配線経路側は、対応関係が第４実施形態と逆になっている。すなわち、電源線５１（２）に対応して第２ＡＬ層に配置されているのは、電源線４７（２）であり、グランド線５２（１）に対応して第１ＡＬ層に配置されているのは、グランド線４８（１）となっている。加えて、電源線５１（２）と電源線４７（２）とでは、電流方向が互いに逆となっている。
以上のように構成された第５実施形態による場合も、第１配線経路側で発生する磁束の方向と、第２配線経路側で発生する磁束の方向とが互いに逆になるので、第４実施形態と同様の効果が得られる。
【００３９】
（第６実施形態）
図１６に示すように、第６実施形態のデジタル回路装置６１は、内部回路が第１アナログ部６２，第２アナログ部６３及びデジタル回路部６４の３つに分かれているが、デジタル回路部６４に対しては、電源ＰＡＤ６５及びグランドＰＡＤ６６と、電源ＰＡＤ６７及びグランドＰＡＤ６８との２つがある。
【００４０】
そして、電源ＰＡＤ６５及びグランドＰＡＤ６６に接続される電源線６９及びグランド線７０と、電源ＰＡＤ６７及びグランドＰＡＤ６８に接続される電源線７１及びグランド線７２とが、各回路ブロック６４（１），６４（２）に渡るように図中上端及び下端に配置されるパターンは、第４実施形態の図１３に示すものと同じである。そこから、各回路ブロック６４（１），６４（２）に給電する線は直線であり、電源線６９とグランド線７０とが平行で、電源線７１及びグランド線７２とが平行となっている。
以上のように構成される第６実施形態によれば、各回路ブロック６４（１），６４（２）のそれぞれにおいて発生する磁束を、電源線６９及びグランド線７０並びに電源線７１及びグランド線７２のレイアウトによって打ち消すことができる。
【００４１】
（第７実施形態）
図１７に示すように、第７実施形態のデジタル回路装置８１は、デジタル回路部６４における電源線６９及びグランド線７０，電源線７１及びグランド線７２の配線パターンを第６実施形態より一部変更したものである。すなわち、第６実施形態では、各回路ブロック６４（１），６４（２）の内部に給電する線が直線であったものを、第４実施形態の図１３に示すものと同じパターンにしている。
以上のように構成される第７実施形態によれば、各回路ブロック６４（１），６４（２）のそれぞれにおいて発生する磁束を、第６実施形態と同様に、電源線６９及びグランド線７０並びに電源線７１及びグランド線７２のレイアウトによって打ち消すことができる。
【００４２】
本発明は上記した、又は図面に記載した実施形態にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
内部回路の分割の仕方は、個別の設計に応じて適宜変更すれば良い。例えば、回路ブロックを４つ以上に分割しても良いし、回路ブロック群を３つ以上としても良い。
【符号の説明】
【００４３】
図面中、１はデジタル回路装置、２は初段回路部（回路ブロック）、３は次段以降回路部（回路ブロック）、５，７は電源線（電源パターン）、６，８はグランド線（グランドパターン）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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