(57)【要約】【課題】多点式秤を含む測定器における同時サンプリングを可能とし、かつ帰還形パルス幅変調方式のＡ／Ｄ変換器のなかでも構成部品数を減らし、コストダウンを実現する帰還形パルス幅変調方式のＡ／Ｄ変換器及び測定装置を提供する。【解決手段】帰還形パルス幅変調方式のＡ／Ｄ変換器は、第１抵抗、第２抵抗、第３抵抗、積分器、電圧検出器を備え、第１抵抗一端は自器の入力端子に接続され他端が第２抵抗一端と第３抵抗一端と積分器の一方の入力端子とに接続され、第２抵抗他端にパルス信号が接続され、積分器の他方の入力端子は基準電圧に接続され出力端子が電圧検出器の入力端子に接続され、電圧検出器の出力端子は自器の出力端子と第３抵抗他端とに接続され、電圧検出器は入力電圧が所定の電圧値以下である場合にローレベルの電圧を出力し入力電圧が所定の電圧値より高い場合にハイレベルの電圧を出力する。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１抵抗、第２抵抗、第３抵抗、積分器、及び電圧検出器を備え、
前記第１抵抗の一端は、自帰還形パルス幅変調方式のＡ／Ｄ変換器の入力端子に接続され、他端が前記第２抵抗の一端と前記第３抵抗の一端と前記積分器の一方の入力端子とに接続され、
前記第２抵抗の他端には、パルス信号が接続され、
前記積分器の他方の入力端子は基準電圧に接続され、出力端子が前記電圧検出器の入力端子に接続され、
前記電圧検出器の出力端子は、自帰還形パルス幅変調方式のＡ／Ｄ変換器の出力端子と前記第３抵抗の他端とに接続され、
前記電圧検出器は、前記積分器から入力された電圧が所定の電圧値以下である場合にローレベルの電圧を出力し、前記入力された電圧が所定の電圧値より高い場合にハイレベルの電圧を出力する帰還形パルス幅変調方式のＡ／Ｄ変換器。
【請求項２】
前記電圧検出器は、電源監視用ＩＣである
請求項１に記載の帰還形パルス幅変調方式のＡ／Ｄ変換器。
【請求項３】
前記電源監視用ＩＣは、ＣＭＯＳ出力方式である
請求項２に記載の帰還形パルス幅変調方式のＡ／Ｄ変換器。
【請求項４】
第４抵抗をさらに備え、
前記第４抵抗は、一端が電源に接続され、他端が前記第１抵抗の他端と前記第２抵抗の一端と前記第３抵抗の一端と前記積分器の入力端子とに接続され、
前記電圧検出器は、オープンドレイン出力方式の電源監視用ＩＣである
請求項１に記載の帰還形パルス幅変調方式のＡ／Ｄ変換器。
【請求項５】
前記パルス信号のデューティーは、前記基準電圧に基づく値である請求項１から請求項４のいずれか１項に記載の帰還形パルス幅変調方式のＡ／Ｄ変換器。
【請求項６】
前記パルス信号は、デューティーが５０％であり、
前記基準電圧は、当該帰還形パルス幅変調方式のＡ／Ｄ変換器に供給される電圧の１／２の基準電圧である請求項５に記載の帰還形パルス幅変調方式のＡ／Ｄ変換器。
【請求項７】
前記パルス信号の周波数は、１Ｈｚ以上１００Ｈｚ以下の周波数である
請求項１から請求項６のいずれか１項に記載の帰還形パルス幅変調方式のＡ／Ｄ変換器。
【請求項８】
請求項１から請求項７のいずれか１項に記載の前記帰還形パルス幅変調方式のＡ／Ｄ変換器を備えた測定装置。
【請求項９】
複数のセンサと、
前記複数のセンサの出力それぞれをデジタル信号に変換する複数の帰還形パルス幅変調方式のＡ／Ｄ変換器と、
複数の前記帰還形パルス幅変調方式のＡ／Ｄ変換器に同じタイミングのパルス信号を供給するパルス発生器と、
前記パルス発生器が出力した前記パルス信号のタイミングに応じて、複数の前記帰還形パルス幅変調方式のＡ／Ｄ変換器が出力した信号それぞれのローレベルの期間をカウントし、前記カウントした結果に基づいて測定された結果を算出する制御部と、
を備え、
前記制御部と複数の前記帰還形パルス幅変調方式とがシリアル通信方式で接続され、
前記制御部は、
複数の前記帰還形パルス幅変調方式のＡ／Ｄ変換器の出力を、通信時間と複数の当該帰還形パルス幅変調方式のＡ／Ｄ変換器の個数との積より大きい時間でサンプリングを行う測定装置。
【請求項１０】
デューティー５０％の同一のパルス信号を複数の前記帰還形パルス幅変調方式のＡ／Ｄ変換器へ供給し、複数の前記帰還形パルス幅変調方式のＡ／Ｄ変換器を同期させ動作する、請求項９に記載の測定装置。
【請求項１１】
複数の前記帰還形パルス幅変調方式のＡ／Ｄ変換器それぞれは、
第１抵抗、第２抵抗、第３抵抗、積分器、及び電圧検出器を備え、
前記第１抵抗の一端は、自帰還形パルス幅変調方式のＡ／Ｄ変換器の入力端子に接続され、他端が前記第２抵抗の一端と前記第３抵抗の一端と前記積分器の一方の入力端子とに接続され、
前記第２抵抗の他端には、前記パルス発生器からパルス信号が入力され、
前記積分器の他方の入力端子は基準電圧に接続され、出力端子が前記電圧検出器の入力端子に接続され、
前記電圧検出器の出力端子は、自帰還形パルス幅変調方式のＡ／Ｄ変換器の出力端子と前記第３抵抗の他端とに接続され、
前記電圧検出器は、前記積分器から入力された電圧が所定の電圧値以下である場合にローレベルの電圧を出力し、前記入力された電圧が所定の電圧値より高い場合にハイレベルの電圧を出力し、
前記電圧検出器は、ＣＭＯＳ出力方式またはオープンドレイン出力方式の電源監視用ＩＣであり、
前記基準電圧は、当該帰還形パルス幅変調方式のＡ／Ｄ変換器に供給される電圧の１／２の基準電圧である請求項９または請求項１０に記載の測定装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、帰還形パルス幅変調方式のＡ／Ｄ変換器及び測定装置に関する。
【背景技術】
【０００２】
近年、小型荷重センサを複数用いた、薄型で軽量化された体重計がある。
小型荷重センサで検出された信号は、Ａ／Ｄ変換器によってアナログ信号からデジタル信号に変換され、変換された信号を、例えば制御部によって体重計の表示部に表示される。このような体重計は、１つのＡ／Ｄ変換器で構成され低価格化を実現している。
【０００３】
体重計等において、高齢化に伴い足腰の衰えなどから生じる重心の変化を指標として捉えることがニーズとして存在し、そのため重心動揺計など重心位置の計測を、より安価な装置で構成することが求められている。重心位置の計測の測定を行う体重計では、例えば複数の荷重センサを用いるものがある。
【０００４】
このように複数の荷重センサを組み込んだ体重計において、荷重センサとＡ／Ｄ変換器との接続は、以下の３種類に分類される。なお、以下の説明において、荷重センサと、当該荷重センサが検出した検出値をアナログの電気信号に変換する変換部とを含めてロードセルという。
（Ｉ）ゲージを貼り付けたロードセルを直列に接続し、多点式で１つのブリッジ回路を構成するか、並列に接続して多重ブリッジを構成して１つのＡ／Ｄ変換器に接続する
（ＩＩ）複数の荷重センサそれぞれの出力を、１つのＡ／Ｄ変換器へ入力を時分割して切り替えて入力する（例えば、特許文献１参照）
（ＩＩＩ）複数の荷重センサそれぞれにＡ／Ｄ変換器を接続し、各Ａ／Ｄ変換器を同期
させる方式（例えば、特許文献２参照）
上述した（Ｉ）〜（ＩＩＩ）のうち、重心位置を制御部等で算出可能なのは、（ＩＩ）または（ＩＩＩ）である。
【０００５】
重心位置を算出可能な（ＩＩ）の場合、静止荷重の重心の位置の算出は可能であるが、人が体重計の上に立っていて且つふらついているとき、正しい重心位置を求めることができない。また、複数の荷重センサの検出値を時分割でＡ／Ｄ変換器に入力するため、入力するタイミングにずれが生じ、このずれが測定誤差となる。さらに多点式の体重計において、４点式から８点式へと荷重センサが増えると、１測定あたりの時間が長く、より誤差が大きく、体重計性能や荷重重心位置の算出に不都合が生じる。
（ＩＩＩ）の場合では、各荷重センサの検出値を各Ａ／Ｄ変換器で同時に処理することができるので、Ａ／Ｄ変換器に入力されるタイミングのずれによる誤差が生じない。
【０００６】
ここで、このような体重計で用いられるＡ／Ｄ変換器の概略について説明する。アナログ信号をデジタル信号に変換するＡ／Ｄ変換器として、逐次比較型、比例比較型（またはフラッシュ型）、デルタシグマ型、積分型などが知られている。
体重計向けとしては比較的に低速変換でかつ高分解能を求められ、デルタシグマ型や積分型に属する二重積分方式や帰還形パルス幅変調方式が採用されている。
【０００７】
各Ａ／Ｄ変換器について、デルタシグマ型は高精度であるが、複数個を同期（同時サンプリング）させ動作するタイプは少なく、かつ高価であり、体重計などの比較的安価なアプリケーションでの採用は難しい。
一方、安価な積分方式において、二重積分方式と帰還形パルス変調方式（例えば、特許文献３参照）があるが、帰還形パルス幅変調方式は、二重積分よりも高精度な計測が可能であるが、構成部品が多く、また高価な部品を必要としていた。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−３６６１３号公報
【特許文献２】特開２０１２−１６３４５２号公報
【特許文献３】特開昭５７−４９８６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
重心位置を算出可能な（ＩＩＩ）の場合、Ａ／Ｄ変換器は、荷重センサと同じ個数必要になる。このため、体重計の大幅なコストアップと、消費電流が増えるという課題があった。
【００１０】
また、（ＩＩＩ）の場合であっても、二重積分方式を採用する場合、入力される荷重信号の変化に応じてサンプリング周波数が変わるため、サンプリング周波数を固定する
手段が必要となる。そのため回路構成は複雑化し、部品が増え、部品のコストアップと基板面積の増加、耐ノイズ特性の低下などの懸念材料が増えてしまうという課題があった。
【００１１】
また、一般的に、二重積分方式に比べ帰還形パルス幅変調方式は、高精度なＡ／Ｄ変換器として存在するが、回路構成部品が多く、高価な部品を必要としていた。
【００１２】
本発明は、上記の問題点に鑑みてなされたものであって、多点式秤を含む測定器における同時サンプリングを可能とし、かつ帰還形パルス幅変調方式のＡ／Ｄ変換器のなかでも構成部品数を減らし、コストダウンを実現する帰還形パルス幅変調方式のＡ／Ｄ変換器及び測定装置を提供するものである。
【課題を解決するための手段】
【００１３】
（１）本発明の一態様に係る帰還形パルス変調方式のＡ／Ｄ変換器は、第１抵抗、第２抵抗、第３抵抗、積分器、及び電圧検出器を備え、前記第１抵抗の一端は、自帰還形パルス変調方式のＡ／Ｄ変換器の入力端子に接続され、他端が前記第２抵抗の一端と前記第３抵抗の一端と前記積分器の一方の入力端子とに接続され、前記第２抵抗の他端には、パルス信号が接続され、前記積分器の他方の入力端子は所定の電圧に接続され、出力端子が前記電圧検出器の入力端子に接続され、前記電圧検出器の出力端子は、自帰還形パルス変調方式のＡ／Ｄ変換器の出力端子と前記第３抵抗の他端とに接続され、前記電圧検出器は、前記積分器から入力された電圧が所定の電圧値以下である場合にローレベルの電圧を出力し、前記入力された電圧が所定の電圧値より高い場合にハイレベルの電圧を出力する。
【００１４】
（２）また、本発明の一態様に係る帰還形パルス幅方式のＡ／Ｄ変換器であって、前記電圧検出器は、電源監視用ＩＣであるようにしてもよい。
（３）また、本発明の一態様に係る帰還形パルス幅方式のＡ／Ｄ変換器であって、前記電源監視用ＩＣは、ＣＭＯＳ出力方式であるようにしてもよい。
【００１５】
（４）また、本発明の一態様に係る帰還形パルス幅方式のＡ／Ｄ変換器は、第４抵抗をさらに備え、前記第４抵抗は、一端が電源に接続され、他端が前記第１抵抗の他端と前記第２抵抗の一端と前記第３抵抗の一端と前記積分器の入力端子とに接続され、前記電圧検出器は、オープンドレイン出力方式の電源監視用ＩＣであるようにしてもよい。
【００１６】
（５）また、本発明の一態様に係る帰還形パルス幅方式のＡ／Ｄ変換器であって、前記パルス信号のデューティーは、前記基準電圧に基づく値である。
（６）また、本発明の一態様に係る帰還形パルス幅方式のＡ／Ｄ変換器であって、前記パルス信号は、デューティーが５０％であり、前記基準電圧は、当該帰還形パルス幅変調方式のＡ／Ｄ変換器に供給される電圧の１／２の基準電圧である。
【００１７】
（７）また、本発明の一態様に係る帰還形パルス幅方式のＡ／Ｄ変換器であって、前記パルス信号の周波数は、１Ｈｚ以上１００Ｈｚ以下の周波数であるようにしてもよい。
【００１８】
（８）本発明の一態様に係る測定装置は、（１）から（７）のいずれか１つの前記帰還形パルス幅変調方式のＡ／Ｄ変換器を備える。
【００１９】
（９）本発明の一態様に係る測定装置は、複数のセンサと、前記複数のセンサの出力それぞれをデジタル信号に変換する複数の帰還形パルス幅変調方式のＡ／Ｄ変換器と、複数の前記帰還形パルス幅変調方式のＡ／Ｄ変換器に同じタイミングのパルス信号を供給するパルス発生器と、前記パルス発生器が出力した前記パルス信号のタイミングに応じて、複数の前記帰還形パルス幅変調方式のＡ／Ｄ変換器が出力した信号それぞれのローレベルの期間をカウントし、前記カウントした結果に基づいて測定された結果を算出する制御部と、を備え、前記制御部と複数の前記帰還形パルス幅変調方式とがシリアル通信方式で接続され、前記制御部は、複数の前記帰還形パルス幅変調方式のＡ／Ｄ変換器の出力を、通信時間と複数の当該帰還形パルス幅変調方式のＡ／Ｄ変換器の個数との積より大きい時間でサンプリングを行う。
（１０）本発明の測定装置は、デューティー５０％の同一のパルス信号を複数の前記帰還形パルス幅変調方式のＡ／Ｄ変換器へ供給し、複数の前記帰還形パルス幅変調方式のＡ／Ｄ変換器を同期させ動作するようにしてもよい。
【００２０】
（１１）また、本発明の一態様に係る測定装置であって、複数の前記帰還形パルス幅変調方式のＡ／Ｄ変換器それぞれは、第１抵抗、第２抵抗、第３抵抗、積分器、及び電圧検出器を備え、前記第１抵抗の一端は、自帰還形パルス変調方式のＡ／Ｄ変換器の入力端子に接続され、他端が前記第２抵抗の一端と前記第３抵抗の一端と前記積分器の一方の入力端子とに接続され、前記第２抵抗の他端には、前記パルス発生器からパルス信号が入力され、前記積分器の他方の入力端子は基準電圧に接続され、出力端子が前記電圧検出器の入力端子に接続され、前記電圧検出器の出力端子は、自帰還形パルス変調方式のＡ／Ｄ変換器の出力端子と前記第３抵抗の他端とに接続され、前記電圧検出器は、前記積分器から入力された電圧が所定の電圧値以下である場合にローレベルの電圧を出力し、前記入力された電圧が所定の電圧値より高い場合にハイレベルの電圧を出力し、前記電圧検出器は、ＣＭＯＳ出力方式またはオープンドレイン出力方式の電源監視用ＩＣであり、前記基準電圧は、当該帰還形パルス幅変調方式のＡ／Ｄ変換器に供給される電圧の１／２の基準電圧であるようにしてもよい。
【発明の効果】
【００２１】
本発明の帰還形パルス幅変調方式のＡ／Ｄ変換器によれば、多点式秤を含む測定器における同時サンプリングを可能とし、かつ帰還形パルス幅変調方式のＡ／Ｄ変換器のなかでも構成部品数を減らし、コストダウンを実現でき、部品点数を削減することによって基板面積を小さくできるので、磁波障害などの影響を低減できる。
【００２２】
また、本発明の測定装置によれば、多点式秤を含む測定器における同時サンプリングを可能とし、かつ帰還形パルス幅変調方式のＡ／Ｄ変換器のなかでも構成部品数を減らし、コストダウンを実現でき、部品点数を削減することによって基板面積を小さくできるので、磁波障害などの影響を低減できる。さらに、本発明の測定装置によれば、複数の帰還形パルス幅変調方式のＡ／Ｄ変換器のサンプリングを1つのパルス信号にて同期させ、さらにパルス信号の周波数を変えることで、複数の帰還形パルス幅変調方式のＡ／Ｄ変換器のサンプリング周波数を同時に変えることが可能となる。
【図面の簡単な説明】
【００２３】
【図１】第１実施形態に係る複数の帰還形パルス幅変調方式のＡ／Ｄ変換器を用いた体重計の概略構成図である。
【図２】第１実施形態に係る帰還形パルス変調方式のＡ／Ｄ変換器の回路図の一例である。
【図３】第１実施形態に係る第１帰還形パルス変調方式のＡ／Ｄ変換器３０−１〜第ｎ帰還形パルス変調方式のＡ／Ｄ変換器３０−ｎそれぞれのデジタル信号と制御部の計測タイミングを説明する図である。
【図４】一般的な二重積分型Ａ／Ｄ変換器のブロック図である。
【図５】一般的な二重積分型Ａ／Ｄ変換器の回路図である。
【図６】一般的な二重積分型Ａ／Ｄ変換器の動作を説明する図である。
【図７】一般的な複数の二重積分型Ａ／Ｄ変換器の動作を説明する図である。
【図８】従来の帰還形パルス変調方式のＡ／Ｄ変換器の回路図である。
【図９】第２実施形態に係るリセットＩＣを用いた複数の帰還形パルス幅変調方式のＡ／Ｄ変換器を用いた体重計の概略構成図である。
【図１０】第２実施形態に係るＣＭＯＳ出力方式のリセットＩＣを用いた帰還形パルス幅変調方式のＡ／Ｄ変換器の回路図である。
【図１１】第２実施形態に係るオープンドレイン出力方式のリセットＩＣを用いた帰還形パルス幅変調方式のＡ／Ｄ変換器の回路図である。
【発明を実施するための形態】
【００２４】
以下、図面を参照しながら本発明の実施形態について説明する。
【００２５】
［第１実施形態］
本実施形態では、複数のＡ／Ｄ（アナログ−デジタル）変換器を用いる例について説明する。なお、本実施形態では、多点式秤を含む測定装置の例として、体重計を説明する。
例えば、近年、小型の荷重センサを複数個接続し、１つのＡ／Ｄ変換器を使用した体重計が普及している。これらの方式では複数の荷重センサを使用しているにも関わらず、従来の１つの荷重センサを使用した体重計と、測定データにおいて機能差は生じていない。
このため、本実施形態では、複数の荷重センサ毎にＡ／Ｄ変換器を配置し、同時サンプリングによる計測をおこなうことで、１つのＡ／Ｄ変換器を使用した従来の体重計では測定出来なかった、重心位置や、時系列上の各荷重センサの変化を求め、体重計に付加価値を付けることが可能となる。
【００２６】
図１は、本実施形態に係る複数の帰還形パルス幅変調方式のＡ／Ｄ変換器３０を用いた体重計１の概略構成図である。
図１に示すように、本実施形態に係る体重計１は、ｎ個（ただしｎは、１以上の整数）の第１センサ１０−１〜第ｎセンサ１０−ｎ、ｎ個の第１帰還形パルス幅変調方式のＡ／Ｄ変換器３０−１〜第ｎ帰還形パルス幅変調方式のＡ／Ｄ変換器３０−ｎ、制御部４０、及び表示部５０を備える。なお、第１センサ１０−１〜第ｎセンサ１０−ｎのうち、特定しない場合は、単にセンサ１０という。また、第１帰還形パルス変調方式のＡ／Ｄ変換器３０−１〜第ｎ帰還形パルス変調方式のＡ／Ｄ変換器３０−ｎのうち、特定しない場合は、単に帰還形パルス変調方式のＡ／Ｄ変換器３０という。
【００２７】
第１センサ１０−１〜第ｎセンサ１０−ｎは、力（質量、トルク）を検出する荷重センサと、荷重センサが検出した結果をアナログ信号に変換して出力する変換部を含むロードセルを含む。第１センサ１０−１〜第ｎセンサ１０−ｎは、各センサに加えられた力を検出し、検出した結果を電気信号に変換する。第１センサ１０−１〜第ｎセンサ１０−ｎそれぞれは、変換した電気信号を、対応する第１帰還形パルス変調方式のＡ／Ｄ変換器３０−１〜第ｎ帰還形パルス変調方式のＡ／Ｄ変換器３０−ｎに出力する。
【００２８】
ｎ個の帰還形パルス変調方式のＡ／Ｄ変換器３０には、デューティー５０％の同一のパルス信号が入力される。なお、本実施形態では、このように、ｎ個の帰還形パルス変調方式のＡ／Ｄ変換器３０に、デューティー５０％の同一のパルス信号を入力することで、後述するように、ｎ個の帰還形パルス変調方式のＡ／Ｄ変換器３０における充電及び放電のタイミングを揃えている。
帰還形パルス変調方式のＡ／Ｄ変換器３０に供給されるデューティー５０％のパルス信号２０は、制御部４０により作成される。そして、パルス信号２０の周波数と帰還形パルス変調方式のＡ／Ｄ変換器３０のサンプリングの周波数は一致し、その周波数は、数Ｈｚ〜数百Ｈｚ程度である。制御部４０は、例えばマイクロコンピュータ、ＤＳＰ（ｄｉｇｉｔａｌ  ｓｉｇｎａｌ  ｐｏｃｅｓｓｏｒ；デジタルシグナルプロセッサ）である。
【００２９】
また、複数の帰還形パルス変調方式のＡ／Ｄ変換器３０を制御部４０が同時にサンプリングするため、例えば複数個の帰還形パルス変調方式のＡ／Ｄ変換器３０と制御部４０とが、パラレル通信方式にて接続される場合は、各Ａ／Ｄ変換データは同時に制御部へ出力可能であるが、パラレル通信に必要な信号線の数が多数必要となり現実的ではない。
従って、帰還形パルス変調方式のＡ／Ｄ変換器３０と制御部４０とが、シリアル通信方式にて接続され、複数個のデータを順次通信する時間が必要となり、その通信時間は、Ａ／Ｄ変換のサンプリング時間より短くする必要があり、次式（１）を満たす必要がある。
【００３０】
サンプリング時間（１／周波数）＞（シリアル通信時間×Ａ／Ｄ変換器の数量）
…（１）
【００３１】
本実施形態では、式（１）を満たす関係に選択されている。このため、本実施形態は、式（１）に示すように高速サンプリングシステムより、本実施形態に示す例の体重計などの比較的低速なシステムに適合する。
【００３２】
帰還形パルス変調方式のＡ／Ｄ変換器３０は、入力されたアナログ信号をデジタル信号に変換し、変換したデジタル信号を制御部４０に出力する。出力されるデジタルデータは、帰還形パルス変調方式のＡ／Ｄ変換器３０内の電圧検出器より出力される、ローレベルのパルス幅をカウントしたものである。なお、論理を逆としハイレベルのパルス幅のカウントとしてもよい。カウントは、例えば、帰還形パルス変調方式のＡ／Ｄ変換器３０内の発振器と、ロジックＩＣの組合せや、マイクロコンピュータにて行うようにしてもよい。
表示部５０は、制御部４０の制御に応じて測定値や、各荷重センサに接続されたＡ／Ｄ変換器のデータを加算した体重値など表示する。表示部５０は、例えば、液晶表示装置である。
【００３３】
本実施形態では、デューティー５０％の同一の１つのパルス信号によって複数の帰還形パルス変調方式のＡ／Ｄ変換器３０のサンプリングを同期させ、さらに、そのパルス信号の周波数はサンプリング周波数と一致させている。この結果、例えば、サンプリング周波数を変更する場合、パルス信号の周波数を変更するだけで、複数の帰還形パルス幅変調方式のＡ／Ｄ変換器３０のサンプリング周波数を同時に変更することが可能となる。
【００３４】
図２は、本実施形態に係る帰還形パルス変調方式のＡ／Ｄ変換器３０の回路図の一例である。なお、第１帰還形パルス変調方式のＡ／Ｄ変換器３０−１〜第ｎ帰還形パルス変調方式のＡ／Ｄ変換器３０−ｎの構成は、同一である。
【００３５】
図２に示すように、帰還形パルス変調方式のＡ／Ｄ変換器３０は、抵抗Ｒｘ（第１抵抗）、抵抗Ｒｃ（第２抵抗）、抵抗Ｒｓ（第３抵抗）、積分器３１、及び電圧検出器３２を備えている。また、帰還形パルス変調方式のＡ／Ｄ変換器３０には、ＣＬＫ入力端子に制御部４０によって生成されたパルス信号が入力され、入力端子Ｅｘにアナログ信号が入力され、出力端子Ｏｕｔからデジタル信号を出力する。また、帰還形パルス変調方式のＡ／Ｄ変換器３０には、不図示の電源から＋Ｖｄｄの電圧と、−Ｖｄｄの電圧が供給される。また、＋Ｖｄｄの電圧値は、電圧検出器３２内部で生成される基準電位と同じ＋Ｅｓであり、−Ｖｄｄの電圧値は−Ｅｓである。
【００３６】
抵抗Ｒｘの一端は、帰還形パルス変調方式のＡ／Ｄ変換器３０の入力端子に接続され、他端は、抵抗Ｒｃの一端と抵抗Ｒｓの一端と積分器３１の入力端子とに接続される。
抵抗Ｒｃの他端には、ＣＬＫ入力端子が接続される。
抵抗Ｒｓの他端は、電圧検出器３２の出力端子に接続される。
【００３７】
積分器３１の出力端子は、電圧検出器３２の入力端子Ｖｓに接続される。積分器３１は、抵抗Ｒｘと抵抗Ｒｓとを介して入力される電流を、抵抗Ｒｃを介して入力されるパルス信号の立ち下がりから立ち上がりの間（ローレベルの期間）に積分し、パルス信号の立ち上がりから立ち下がりの間（ハイレベルの期間）に放電する。ここで、ハイレベルとは、積分器３１の電源電圧値が５［Ｖ］の場合、例えば４．３［Ｖ］〜５．０［Ｖ］である。積分器３１は、パルス信号の周期に応じて、積分動作と放電動作とを繰り返す。積分器３１は、積分した電圧を、電圧検出器３２に出力する。積分器３１は、例えば、コンデンサＣ、オペアンプ（ｏｐｅｒａｔｉｏｎａｌ  ａｍｐｌｉｆｉｅｒ，オペレーショナル・アンプリファイア）３０１により構成される。
【００３８】
オペアンプ３０１の負入力端子は、積分器３１の入力端子であり、出力端子は、積分器３１の出力端子である。また、オペアンプ３０１の正入力端子は、基準電圧Ｖｒｅｆに接続される。なお、基準電圧Ｖｒｅｆは、オペアンプ３０１に供給されるＶｄｄの中間の電圧値の（１／２）Ｖｄｄである。
コンデンサＣの一端は、オペアンプ３０１の負入力端子に接続され、他端がオペアンプ３０１の出力端子に接続される。
【００３９】
電圧検出器３２の出力端子Ｖｏｕｔは、帰還形パルス変調方式のＡ／Ｄ変換器３０の出力端子と、抵抗Ｒｓの他端とに接続される。電圧検出器３２は、積分器３１から入力された電圧が、所定の電圧値（基準電圧値Ｖｒｅｆ）以下であるか否かを判別する。電圧検出器３２は、入力された電圧が、所定の電圧値以下である場合、ローレベルの電圧を出力する。また、電圧検出器３２は、入力された電圧が、所定の電圧値より大きい場合、ハイレベルの電圧を出力する。ここで、所定の電圧値とは、電圧検出器３２の電源電圧値が５［Ｖ］の場合、２．５［Ｖ］である。
【００４０】
以上のように、本実施形態の帰還形パルス変調方式のＡ／Ｄ変換器（例えば帰還形パルス変調方式のＡ／Ｄ変換器３０）は、第１抵抗（例えば抵抗Ｒｘ）、第２抵抗（例えば抵抗Ｒｃ）、第３抵抗（例えば抵抗Ｒｓ）、積分器（例えば積分器３１、オペアンプ３０１、コンデンサＣ）、及び電圧検出器（例えば電圧検出器３２）を備え、第１抵抗の一端は、自帰還形パルス変調方式のＡ／Ｄ変換器の一方の入力端子に接続され、他端が第２抵抗の一端と第３抵抗の一端と積分器の入力端子とに接続され、第２抵抗の他端には、パルス信号が接続され、積分器の他方の入力端子は基準電圧に接続され、出力端子が電圧検出器の入力端子に接続され、電圧検出器の出力端子は、自帰還形パルス変調方式のＡ／Ｄ変換器の出力端子と第３抵抗の他端とに接続され、電圧検出器は、積分器から入力された電圧が所定の電圧値以下である場合にローレベルの電圧を出力し、入力された電圧が所定の電圧値より高い場合にハイレベルの電圧を出力する。
この構成によって、本実施形態の帰還形パルス変調方式のＡ／Ｄ変換器３０は、例えば抵抗を３個、コンデンサを１個、オペアンプを１個、電圧検出器３２を１個により構成することができる。
【００４１】
次に、制御部４０の計測タイミングについて説明する。
図３は、本実施形態に係る第１帰還形パルス変調方式のＡ／Ｄ変換器３０−１〜第ｎ帰還形パルス変調方式のＡ／Ｄ変換器３０−ｎそれぞれのデジタル信号と制御部４０の計測タイミングを説明する図である。図３において、横軸は時刻、縦軸は電圧である。Ｈはハイレベル、Ｌはローレベルを表している。また、符号ｇ１が示す波形は、デューティー５０％パルス信号（以下、パルス信号ｇ１と呼ぶ）の波形、符号ｇ１１−１〜ｇ１１−ｎが示す波形は、第１帰還形パルス変調方式のＡ／Ｄ変換器３０−１〜第ｎ帰還形パルス変調方式のＡ／Ｄ変換器３０−ｎそれぞれの積分出力波形である。また、図３に示した例は、各帰還形パルス変調方式のＡ／Ｄ変換器３０に入力される電圧値それぞれが、一定で変動していない場合の例である。例えば、第１帰還形パルス変調方式のＡ／Ｄ変換器３０−１、３０−２、及び３０−ｎに入力された電圧値それぞれは、基準電圧Ｖｒｅｆ−Ｖ１、基準電圧Ｖｒｅｆ＋Ｖ２、基準電圧Ｖｒｅｆ−Ｖ３である。また、図３に示した例では、パルス信号の１周期は、時刻ｔ０〜ｔ８である。なお、Ｖ１〜Ｖ３は、任意の電圧値である。
【００４２】
前述したように、積分器３１は、パルス信号ｇ１の立ち下がり（時刻ｔ４）から立ち上がり（時刻ｔ８）の間に積分（すなわち充電）し、パルス信号ｇ１の立ち上がり（時刻ｔ８）から立ち下がり（時刻ｔ１２）の間に放電する。このため、図３において、時刻ｔ０〜ｔ４の期間、積分器３１は、放電を行っている期間である。
符号ｇ１１−１が示す波形のように、第１帰還形パルス幅変調方式のＡ／Ｄ変換器３０−１は、パルス信号ｇ１がＬ期間において、時刻ｔ４〜ｔ６の期間にＬ信号を出力し、時刻ｔ６〜ｔ８の期間にＨ信号を出力する。さらに、第１帰還形パルス幅変調方式のＡ／Ｄ変換器３０−１は、パルス信号ｇ１がＨ期間において、時刻ｔ８〜ｔ１０の期間にＨ信号を出力し、時刻ｔ１０〜ｔ１２の期間にＬ信号を出力する。
【００４３】
図３の符号ｇ１１−１が示す波形のように、第１帰還形パルス幅変調方式のＡ／Ｄ変換器３０−１の出力波形は、パルス信号ｇ１の立下り（時刻ｔ４）を中心とする時刻ｔ２〜ｔ６の期間幅のＬ信号となる。符号ｇ１１−２が示す波形のように、第２帰還形パスル幅変調方式のＡ／Ｄ変換器３０−２の出力波形は、パルス信号ｇ１の立下りを中心とする時刻ｔ１〜ｔ７の期間幅のＬ信号となる。符号ｇ１１−ｎが示す波形のように、第ｎ帰還形パルス幅変調方式のＡ／Ｄ変換器３０−ｎの出力波形は、パルス信号ｇ１の立下りを中心とする時刻ｔ３〜ｔ５の期間幅のＬ信号となる。
このように、パルス信号ｇ１の立下り（時刻ｔ４）を中心としたｎ個の帰還形パルス幅変調方式の積分出力に応じたパルス幅が帰還形パルス変調方式のＡ／Ｄ変換器３０から出力され、そのパルス幅をカウントすることでＡ／Ｄ変換を行う。
そしてパルス信号ｇ１の立下り信号の後の、立上り信号に同期させ、各帰還形パルス幅変調方式のＡ／Ｄ変換器３０から出力されるカウント値を制御部４０が読取ることで、同時サンプリングを行う。
【００４４】
ここで、仮に積分器３１にディーティーが５０％のパルス信号ｇ１のみが接続されている場合、積分器３１は、パルス信号ｇ１がＨの期間が下り、パルス信号ｇ１がＬの期間が上りである、電圧値Ｖｒｅｆを中心とする三角波を出力する。この場合、パルス信号ｇ１がＨの期間において、積分器３１から出力される電圧値がＶｒｅｆより高い期間と、Ｖｒｅｆより低い期間とは等しい。同様に、パルス信号ｇ１がＬの期間において、積分器３１から出力される電圧値がＶｒｅｆより高い期間と、Ｖｒｅｆより低い期間とは等しい。この場合、電圧検出器３２から出力されるＬ信号は、パルス信号ｇ１の立ち下がりを中心として、前後に等間隔の信号であり、または、Ｈ信号は、パルス信号ｇ１の立ち上がりを中心として、前後に等間隔の信号である。
【００４５】
このように、積分器３１からの出力が、パルス信号ｇ１の立ち下がりまたは立ち上がりを中心とした波形にすることで、積分器３１における１周期内で、積分を行うコンデンサＣにおける充電される電力と放電される電力を加算した合計を０にすることができる。
ここで、仮にパルス信号ｇ１のＨを６、Ｌを４としたディーティーを６０％にした場合、パルス信号ｇ１におけるＨ期間とＬの期間とに積分器３１から出力されるＶｒｅｆより高い期間と、Ｖｒｅｆより低い期間とは等しくするためには、積分器３１の正入力端子をＶｒｅｆではなく、６／４Ｖｄｄの電圧値にする必要がある。この場合、積分器３１の基準電圧を生成する電圧源が必要になる。
このため、本実施形態では、パルス信号のデューティーが、基準電圧Ｖｒｅｆに基づく値に設定している。そして、本実施形態では、パルス信号は、デューティーが５０％であり、基準電圧Ｖｒｅｆは、帰還形パルス幅変調方式のＡ／Ｄ変換器３０に供給される電圧Ｖｄｄの１／２の基準電圧Ｖｒｅｆであるように設定している。
この構成によって、本実施形態では、回路規模の低減を行っている。
【００４６】
次に、一般的な複数の二重積分方式のＡ／Ｄ変換器を用いた場合の課題を説明する。図４は、一般的な二重積分型Ａ／Ｄ変換器７０１のブロック図である。図５は、一般的な二重積分型Ａ／Ｄ変換器８０１の回路図である。
【００４７】
図４に示すように、一般的な二重積分型Ａ／Ｄ変換器７０１は、スイッチ７１１、基準電圧源７１２、積分回路７１３、コンパレータ７１４、発振器７１５、パルス発生器７１６、及びカウンタ７１７を有している。
また、図５に示すように、一般的な二重積分型Ａ／Ｄ変換器８０１は、スイッチＳＷ１、基準電圧源８１２、抵抗Ｒｘ、積分回路８３０、スイッチＳＷ２、及びコンパレータ８４０を有している。また、積分回路８３０は、コンデンサＣ及びオペアンプ８３１を有している。コンパレータ８４０は、オペアンプ８４１を有している。
図５に示すように、スイッチＳＷ１の入力端子Ｖｘには、入力端子Ｅｘが接続され、入力端子Ｖｒには、基準電圧源８１２の負電極に接続され、入力端子Ｖｏは接地され、出力端子Ｖｘは抵抗Ｒｘの一端に接続される。
基準電圧源８１２の正極は、接地される。
抵抗Ｒｘの他端は、スイッチＳＷ２の入力端子、コンデンサＣの一端、及びオペアンプ８３１の負入力端子に接続される。
オペアンプ８３１の正入力端子は、接地され、出力端子は、コンデンサＣの他端、スイッチＳＷ２の出力端子の一端、及びコンパレータ８４０の負入力端子に接続される。
スイッチＳＷ２の出力端子の他端は、オープンである。
コンパレータ８４０のオペアンプ８４１の正入力端子は接地され、出力端子は二重積分型Ａ／Ｄ変換器８０１の出力端子ＯＵＴに接続され、さらにスイッチＳＷ１の制御端子及びスイッチＳＷ２の制御端子に接続される。
【００４８】
図６は、一般的な二重積分型Ａ／Ｄ変換器８０１の動作を説明する図である。図７は、一般的な複数の二重積分型Ａ／Ｄ変換器の動作を説明する図である。図６及び図７において、横軸は時刻、縦軸は信号レベルである。また、図６において、上段に示す波形は、積分回路８３０の入力端子に入力される信号の波形、下段に示す波形は、積分回路８３０の出力波形である。
図６において、符号９１１〜９１３それぞれが示す波形は、入力信号の電圧値が時刻ｔ０〜ｔ９０１の間、電圧値がＶ３〜Ｖ１それぞれのときの積分回路８３０の出力波形である。なお、電圧値Ｖ３は、Ｖ２より高く、電圧値Ｖ２は、Ｖ１より高い。
符号ｇ９１１に示すように、入力電圧がＶ１のとき、積分回路８３０の出力電圧は、時刻ｔ０〜ｔ９０１の期間、Ｖ７からＶ４に減少し、時刻ｔ９０１〜ｔ９０２の期間、Ｖ４からＶ７に上昇する。また、符号ｇ９１２に示すように、入力電圧がＶ２のとき、積分回路８３０の出力電圧は、時刻ｔ０〜ｔ９０１の期間、Ｖ７からＶ５に減少し、時刻ｔ９０１〜ｔ９０３の期間、Ｖ５からＶ７に上昇する。また、符号ｇ９１３に示すように、入力電圧がＶ３のとき、積分回路８３０の出力電圧は、時刻ｔ０〜ｔ９０１の期間、Ｖ７からＶ６に減少し、時刻ｔ９０１〜ｔ９０４の期間、Ｖ６からＶ７に上昇する。
なお、符号ｇ９１１に示す波形における時刻ｔ９０１〜ｔ９０２の傾きと、符号ｇ９１２に示す波形における時刻ｔ９０１〜ｔ９０３の傾きと、符号ｇ９１３に示す波形における時刻ｔ９０１〜ｔ９０４の傾きとは等しい。
【００４９】
一般的な二重積分方式のＡ／Ｄ変換器８０１では、図６の符号ｇ９１１〜ｇ９１３に示すように、積分回路８３０の出力電圧のピーク電圧値Ｖ４〜Ｖ６の大きさに応じて、放電される下降時間が変化する。
このため、このような二重積分方式のＡ／Ｄ変換器８０１を複数用いる場合、図７に示すように複数の二重積分方式のＡ／Ｄ変換器８０１間において、積分回路８３０の積分期間を揃える必要がある。
【００５０】
図７において、符号９２１が示す波形は、入力信号Ｅｘを積分するＶｘ動作を行うパルス信号の波形である。符号９２２が示す波形は、ピーク電圧値がＥｘ１のときの積分回路の出力波形、符号９２３が示す波形は、ピーク電圧値がＥｘ２のときの積分回路の出力波形、符号９２４が示す波形は、ピーク電圧値がＥｘ３のときの積分回路の出力波形である。
【００５１】
図７に示すように、ピーク電圧値が変化しても積分期間Ｖｘは、時刻ｔ９２１〜ｔ９２２であり変化しない。一方、放電期間Ｖｒは、ピーク電圧値に応じて変化する。例えば、ピーク電圧値がＥｘ１のとき放電期間Ｖｒ１は時刻ｔ９２２〜ｔ９２３、ピーク電圧値がＥｘ３のとき放電期間Ｖｒ３は時刻ｔ９２２〜ｔ９２５である。このため、ピーク電圧値がＥｘ１の場合、放電期間Ｖｒ１の終了後に、所定の待機時間Ｖｏ１後に積分を再開させるように制御する必要がある。この待機時間は、ピーク電圧値に応じて、Ｖｏ１〜Ｖｏ３のように変化する。このため、複数の二重積分方式のＡ／Ｄ変換器を用いる場合、上述した待機時間Ｖｏ１〜Ｖｏ３の期間を設け、この待機時間内に積分出力をリセットする制御が必要になる。例えば、図５のように、積分回路８３０が有するコンデンサＣと並列に接続されるスイッチＳＷ２を制御することで、上述した制御を行う必要がある。
このように、複数の二重積分方式のＡ／Ｄ変換器８０１を用いる場合、回路の規模が大きくなり、さらに制御が複雑になるという課題があった。
【００５２】
一方、本実施形態では、体重計１に複数の帰還形パルス変調方式のＡ／Ｄ変換器３０を用い、この複数の帰還形パルス変調方式のＡ／Ｄ変換器３０に共通のパルス信号が供給される。この構成によって、本実施形態の体重計１では、複数の帰還形パルス変調方式のＡ／Ｄ変換器３０におけるパルス信号の立ち上がりと立ち下がりのタイミングを揃えることができる。従って、制御部４０は、各帰還形パルス変調方式のＡ／Ｄ変換器３０のタイミングを制御することなく、制御部４０が生成したパルス信号のタイミングで、複数の帰還形パルス変調方式のＡ／Ｄ変換器３０の出力を同時に取得することができる。この結果、本実施形態によれば、複数の帰還形パルス変調方式のＡ／Ｄ変換器３０を用いる場合に、個々の帰還形パルス変調方式のＡ／Ｄ変換器３０の構成部品を削減でき、かつ二重積分のような待機時間内での制御も不要になる。
【００５３】
二重積分方式で同時サンプリングを行う場合、前述のように回路や制御が追加され、さらにサンプリング周波数を２種類切替える必要が生じた場合、演算処理を必要なため、制御方法が複雑になる。一方、本実施形態では、サンプリング周波数を変更する手段は、複数の帰還形パルス変調方式のＡ／Ｄ変換器３０へ供給するデューティー５０％のパルス信号の周波数を変更するだけで済む。このため、本実施形態によれば、例えば、２０Ｈｚのサンプリング周波数から５Ｈｚのサンプリング周波数への切替えや、また、その逆の切替えなど、さらに数種類のサンプリング周波数への対応も可能である。そして、本実施形態によれば、複数の帰還形パルス変調方式のＡ／Ｄ変換器３０において、同時にサンプリング周波数を切替え、同時に帰還形パルス変調方式のＡ／Ｄ変換器３０のデータを取得できる、Ａ／Ｄ変換回路を実現させることができる。
【００５４】
［第２実施形態］
本実施形態では、帰還形パルス変調方式のＡ／Ｄ変換器３０の電圧検出器３２にリセットＩＣを用いる例について説明する。
【００５５】
ここで、一般的な帰還形パルス幅変調方式のＡ／Ｄ変換器９０１について説明する。
図８は、従来の帰還形パルス変調方式のＡ／Ｄ変換器９０１の回路図である。
帰還形パルス変調方式のＡ／Ｄ変換器９０１は、抵抗Ｒｘ、デューティー５０％パルス信号Ｅｃ、抵抗Ｒｃ、抵抗Ｒｓ、スイッチＳＷ、第１基準電圧源９１０、第２基準電圧源９２０、積分器９３０、及びコンパレータ９４０を含んでいる。
抵抗Ｒｓの動作は、積分器９３０より出力された電圧が、コンパレータの基準電圧より高い電圧では、スイッチＳＷのアナログスイッチを操作し第１基準電圧源９１０へ、そしてコンパレータ９４０の基準電圧より低い電圧では、スイッチＳＷを第２基準電圧源へ切替えられ、積分器９３０を構成するオペアンプ９３１の反転端子の電流を操作し、コンパレータ９４０の基準電圧と、積分出力電圧の差分が逆方向側となる様、帰還回路を形成しながら動作する。
【００５６】
コンパレータ９４０は、抵抗Ｒｈ１及びＲｈ２によってヒステリシス特性を有する。これにより、コンパレータ９４０は、ノイズが乗っている入力信号が、ハイレベルとローレベルとを判定するための閾値の近傍で変化した場合であっても、デジタル信号出力がノイズの影響を受けて切り替わることを防いでいる。
【００５７】
スイッチＳＷは、例えばトランジスタやＦＥＴ（電界効果トランジスタ）で構成されているアナログスイッチある。スイッチＳＷの端子ｂは第１基準電圧源９１０の正極に接続され、端子ｃは第２基準電圧源９２０の負極に接続される。
第１基準電圧源９１０の負極は、接地される。第１基準電圧源９１０の電圧値は、例えばＥｓ［Ｖ］である。
第２基準電圧源９２０の正極は、接地される。第２基準電圧源９２０は、第１基準電圧源９１０の電圧値の逆極性であり、電圧値は、例えば−Ｅｓ［Ｖ］である。
【００５８】
上述したように、図８に示した比較例の帰還形パルス変調方式のＡ／Ｄ変換器９０１の最小構成は、抵抗が５個、積分コンデンサが１個、オペアンプが１個、コンパレータが１個、スイッチング素子が１個、基準電圧源が２個により構成されている。そして、第１基準電圧源９１０と第２基準電圧源９２０の電圧値は、デジタル信号に変換において重要であるため、温度や経年変化の影響を受けず、ノイズの少ない高精度の電圧源が要求される。しかしながら、このような条件を満たす電圧源は高価であった。また、比較例の帰還形パルス変調方式のＡ／Ｄ変換器９０１では、この第１基準電圧源９１０と第２基準電圧源９２０とを切り替えるスイッチＳＷが必要であった。
【００５９】
一方、本実施形態の体重計１Ａは、図９に示すように、荷重センサと荷重センサの信号を増幅する増幅段の回路構成を有するセンサ１０、リセットＩＣを備える帰還形パルス幅変調方式のＡ／Ｄ変換器３０Ａ、制御部４０、及び表示部５０を備える。図９は、本実施形態に係るリセットＩＣを用いた複数の帰還形パルス幅変調方式のＡ／Ｄ変換器３０Ａを用いた体重計１Ａの概略構成図である。なお、体重計１と同じ機能を有する機能部については、同じ符号を用いて説明を省略する。
本実施形態の帰還形パルス幅変調方式のＡ／Ｄ変換器３０Ａは、以下に説明するように、全て共通の電源電圧のＶｄｄより供給され、帰還形パルス幅変調方式における±基準電圧（±Ｅｓ）を、ＶｄｄとＧＮＤとし、積分器のリファレンス電圧Ｖｒｅｆは、電源電圧のＶｄｄとＧＮＤの抵抗分圧によって作成され、電源電圧の変動要因が存在しても、打ち消すように働き、帰還形パルス幅変調方式の高精度化の要素である高精度基準電圧（±Ｅｓ）を、コストダウンと回路の簡略化のため削減した回路構成である。
【００６０】
図１０は、本実施形態に係るＣＭＯＳ出力方式のリセットＩＣ３２Ａを用いた帰還形パルス幅変調方式のＡ／Ｄ変換器３０Ａの回路図である。なお、図１０に示す例のリセットＩＣ３２Ａは、ＣＭＯＳ出力方式である。
図１０に示すように、帰還形パルス幅変調方式のＡ／Ｄ変換器３０Ａは、抵抗Ｒｘ、抵抗Ｒｃ、抵抗Ｒｓ、積分器３１、及びリセットＩＣ３２Ａを備え、また、ＣＬＫ入力端子にデューティー５０％のパルス信号が入力され、入力端子Ｅｘにアナログ信号が入力され、出力端子Ｏｕｔから入力Ｅｘに比例したパルス幅を出力する回路構成である。
【００６１】
リセットＩＣ３２Ａの出力端子Ｖｏｕｔは、帰還形パルス幅変調方式のＡ／Ｄ変換器３０Ａの出力端子と、抵抗Ｒｓの他端とに接続される。リセットＩＣ３２Ａは、積分器３１から入力された電圧が、所定の電圧値（基準電圧値）以下であるか否かを判別する。リセットＩＣ３２Ａは、入力された電圧が、所定の電圧値以下である場合、ローレベルの電圧を出力する。また、リセットＩＣ３２Ａは、入力された電圧が、所定の電圧値より大きい場合、ハイレベルの電圧を出力する。
【００６２】
本実施形態の体重計１Ａでは、高速なＡ／Ｄ変換の必要性は少なく、部品のコストダウンと簡略化のため高速なコンパレータを使用せず、汎用品で安価な電圧検出器として、リセットＩＣを用いる。リセットＩＣ３２Ａは、例えばマイクロコンピュータ向けのリセットＩＣである。
【００６３】
ここで、リセットＩＣ３２Ａについて説明する。
リセットＩＣ３２Ａは、マイクロコンピュータと共に使用され、マイクロコンピュータなどの動作保証電圧を下回る電圧を検出した場合に、マイクロコンピュータの暴走を防ぐためマイクロコンピュータへリセット信号を出力させる素子である。
リセットＩＣ３２Ａには、ノイズ成分による誤動作を防ぐため、ヒステリシス特性を予め内部に有しており、本実施形態の帰還形パルス幅変調方式のＡ／Ｄ変換器３０Ａにおいても、積分器３１の出力に、外付けのヒステリシス回路を不要とし、直接リセットＩＣを接続することが可能となる。
【００６４】
また、リセットＩＣ３２Ａには、リセットＩＣ３２Ａが検出する検出電圧を外部抵抗にて設定するものや、内部で電圧設定されたものがある。本実施形態のリセットＩＣ３２Ａは、内部で検出電圧を設定済みのリセットＩＣを使用するため、部品点数を削減できる。
また、リセットＩＣ３２Ａの検出電圧は、積分器３１のリファレンス電圧である１／２Ｖｄｄ電圧と同じ電圧を設定する。
また、帰還形パルス幅変調方式のＡ／Ｄ変換器３０Ａにおける積分波形の最大及び最小電圧より、このリセットＩＣ３２Ａの検出電圧を、１／２Ｖｄｄ電圧からずらすことで積分波形の出力電圧の余裕度を調整することも可能となる。
【００６５】
リセットＩＣは、電圧検出端子Ｖｓと、ＧＮＤと、出力端子Ｖｏｕｔの３端子で構成される場合と、さらに外部電源端子のＶｉｎ（またはＶＤＤ）端子が備わった４端子以上のものがある。本実施形態のリセットＩＣ３２Ａは、３端子であっても、４端子以上であってもよい。
また、リセットＩＣの出力回路は、オープンドレイン出力方式と、ＣＭＯＳ出力方式の２種類ある。本実施形態のリセットＩＣ３２Ａにおいて、外部電源端子付き（４端子以上）を用いる場合は、ＣＭＯＳ出力タイプを使用し、３端子を用いる場合は、オープンドレイン出力方式を使用する。
【００６６】
次に、本実施形態のリセットＩＣ３２Ａの動作を説明する。まず、リセットＩＣ３２Ａとして、外部電源端子付き（４端子以上）のＣＭＯＳタイプのリセットＩＣを使用する例を説明する。
リセットＩＣ３２Ａは、帰還形パルス幅変調方式のＡ／Ｄ変換器３０Ａにおける積分器３１の出力がリセットＩＣ３２Ａの検出電圧より高い場合、積分抵抗である抵抗Ｒｓを介して、Ｖｄｄを積分器３１の入力端子に入力する。また、リセットＩＣ３２Ａは、帰還形パルス幅変調方式のＡ／Ｄ変換器３０Ａにおける積分器３１の出力がリセットＩＣ３２Ａの検出電圧より低い場合、抵抗Ｒｓを介して、ＧＮＤ（グランド）レベルの電圧（例えば０Ｖ）を積分器３１の入力端子に入力する。
これらの動作は、一般的な帰還形パルス幅変調方式のＡ／Ｄ変換器の±基準電圧（±Ｅｓ）を、ＶｄｄとＧＮＤに置換えた場合と等価となり、帰還回路を形成しながら動作する。
【００６７】
次に、リセットＩＣとして、３端子のリセットＩＣ３２Ｂを使用する例を説明する。
図１１は、本実施形態に係るオープンドレイン出力方式のリセットＩＣ３２Ｂを用いた帰還形パルス幅変調方式のＡ／Ｄ変換器３０Ｂの回路図である。
図１０に示した帰還形パルス幅変調方式のＡ／Ｄ変換器３０Ａとの差異は、リセットＩＣ３２Ｂ、抵抗Ｒｓｌ（第３抵抗）、抵抗Ｒｓｈ（第４抵抗）である。
リセットＩＣ３２Ｂは、オープンドレイン出力方式のリセットＩＣである。
抵抗Ｒｓｈは、プルアップ抵抗であり、一端がＶｄｄに接続され、他端が、抵抗Ｒｃの一端と抵抗Ｒｘの他端と抵抗Ｒｓｌの一端と積分器３１の入力端子とに接続される。
抵抗Ｒｓｌの他端は、リセットＩＣ３２Ｂの出力端子に接続される。
なお、帰還形パルス幅変調方式のＡ／Ｄ変換器３０Ｂに供給されるパルス信号のデューティーが５０％である。
【００６８】
リセットＩＣ３２Ｂは、帰還形パルス幅変調方式のＡ／Ｄ変換器３０Ｂにおける積分器３１の出力がリセットＩＣ３２Ｂの検出電圧より高い場合、オープンドレインがオフ状態となり、プルアップ抵抗の抵抗Ｒｓｈのみ接続された状態となる。また、リセットＩＣ３２Ｂは、帰還形パルス幅変調方式のＡ／Ｄ変換器３０Ｂにおける積分器３１の出力がリセットＩＣ３２Ｂの検出電圧より低い場合、オープンドレインがオンし、抵抗ＲｓｌをＧＮＤへ接続した状態となり、積分器を構成するオペアンプの反転端子の電流を操作し、一般的な帰還形パルス幅変調方式のＡ／Ｄ変換器の動作と同様に働く。
なお、抵抗値はＲｓｌ＝（１／２）Ｒｓｈの関係である。また、図１１に示すように、図１０に示した外部電源端子付き（４端子以上）のリセットＩＣ３２Ａを使用した場合より、抵抗器が１個増える。
【００６９】
これらのリセットＩＣ（３２Ａまたは３２Ｂ）の動作により、一般的な帰還形パルス幅変調方式のＡ／Ｄ変換器の動作と同様に働き、同じ部品精度の二重積分方式と比較すると、本実施形態の帰還形パルス幅変調方式のＡ／Ｄ変換器（３０Ａまたは３０Ｂ）の方が、リセットＩＣ（３２Ａまたは３２Ｂ）を含んだ帰還ループを形成しているため、高精度なＡ／Ｄ変換が可能となる。
【００７０】
以上のように、本実施形態の帰還形パルス幅変調方式のＡ／Ｄ変換器において、電圧検出器は、電源監視用ＩＣ（リセットＩＣ３２Ａまたは３２Ｂ）である。
上述した構成によって、本実施形態によれば、図８に示した比較例の回路に対して、第１基準電圧源９１０、第２基準電圧源９２０、スイッチＳＷも、リセットＩＣ（３２Ａまたは３２Ｂ）に含めることができる。これにより、本実施形態の帰還形パルス変調方式のＡ／Ｄ変換器（３０Ａまたは３０Ｂ）を従来に比べ少ない部品で構成することができる。このため、本実施形態の体重計１Ａのように複数の帰還形パルス幅変調方式のＡ／Ｄ変換器を用いる装置では、帰還形パルス幅変調方式のＡ／Ｄ変換器の個数に応じて部品数を削減することができ、さらに部品数の削減に応じた消費電力の低減も可能になる。
【００７１】
本実施形態のＣＭＯＳ出力方式のリセットＩＣ３２Ａを用いた帰還形パルス変調方式のＡ／Ｄ変換器３０Ａは、例えば抵抗を３個、積分コンデンサを１個、オペアンプを１個、リセットＩＣ３２Ａを１個により構成することができる。よって、従来の帰還形パルス幅変調方式のＡ／Ｄ変換器よりも少ない部品であり、さらに、二重積分方式のＡ／Ｄ変換器よりも部品が少なく、高精度な回路を実現させ、装置のコストを下げる効果が得られる。なお、リセットＩＣがオープンドレイン出力方式の４端子の場合、帰還形パルス変調方式のＡ／Ｄ変換器３０Ｂは、例えば抵抗を４個、積分コンデンサを１個、オペアンプを１個、リセットＩＣ３２Ｂを１個により構成することができる。
【００７２】
以上のように、本実施形態のように、体重計（１Ａまたは１Ｂ）に複数の帰還形パルス幅変調方式のＡ／Ｄ変換器（３０Ａまたは３０Ｂ）を用い、この複数の帰還形パルス変調方式のＡ／Ｄ変換器（３０Ａまたは３０Ｂ）に共通のパルス信号が供給される。この構成によって、本実施形態の体重計（１Ａまたは１Ｂ）では、複数の帰還形パルス変調方式のＡ／Ｄ変換器（３０Ａまたは３０Ｂ）におけるパルス信号の立ち上がりと立ち下がりのタイミングを揃えることができる。従って、制御部４０は、各帰還形パルス変調方式のＡ／Ｄ変換器（３０Ａまたは３０Ｂ）のタイミングを制御することなく、パルス信号のタイミングで、複数の帰還形パルス変調方式のＡ／Ｄ変換器（３０Ａまたは３０Ｂ）の出力を同時に取得することができる。この結果、本実施形態によれば、リセットＩＣ（３２Ａまたは３２Ｂ）を用いたため、複数の帰還形パルス変調方式のＡ／Ｄ変換器（３０Ａまたは３０Ｂ）を用いる場合に、個々の帰還形パルス変調方式のＡ／Ｄ変換器（３０Ａまたは３０Ｂ）の構成部品を削減でき、かつ待機時間内での制御も不要になる。
【００７３】
また、リセットＩＣ（３２Ａまたは３２Ｂ）と同等の機能を有する電圧検出器を、例えばコンパレータ、抵抗、基準電圧源生成回路などで構成した場合、リセットＩＣ（３２Ａまたは３２Ｂ）より部品点数が増え、これに伴って回路規模が複雑化し、基板面積も増え、装置の部品コストが増加し、回路の複雑化や部品点数の増加によって電磁波障害の影響も増加する。従って、本実施形態のように、帰還形パルス変調方式のＡ／Ｄ変換器（３０Ａまたは３０Ｂ）の電圧検出器にリセットＩＣ（３２Ａまたは３２Ｂ）を用いた場合、部品点数を削減でき、これに伴って回路規模を単純かでき、基板面積も削減でき、装置の部品コストを削減でき、回路の単純化や部品点数の削減によって電磁波障害の影響も低減できる効果が得られる。複数の帰還形パルス変調方式のＡ／Ｄ変換器（３０Ａまたは３０Ｂ）を用いる場合には、用いる帰還形パルス変調方式のＡ／Ｄ変換器（３０Ａまたは３０Ｂ）の個数に応じて、これらの効果も増加していく。
【００７４】
このように本実施形態によれば、二重積分より部品点数が少なく、制御が簡単であり、高精度な測定方式を実現できる。さらに、本実施形態によれば、部品点数を削減できるため、回路の小型化により電磁波障害の影響を小さくすることが可能となる。
【００７５】
また、第１実施形態及び第２実施形態では、各帰還形パルス幅変調方式のＡ／Ｄ変換器（３０、３０Ａまたは３０Ｂ）において、電圧検出器３２またはリセットＩＣ（３２Ａまたは３２Ｂ）が帰還ループ内に接続されているため、電圧検出器３２またはリセットＩＣ（３２Ａまたは３２Ｂ）の誤差要因を低減できる。この結果、第１実施形態及び第２実施形態によれば、帰還形パルス幅変調方式のＡ／Ｄ変換器（３０、３０Ａまたは３０Ｂ）間の誤差要因のバラツキを抑えることができる。さらに、第１実施形態及び第２実施形態によれば、従来の回路構成と比較して少ない部品で構成できるので、装置のコストを下げる効果が得られる。
【００７６】
本実施形態の応用として、回路構成の小型化により、荷重センサであるロードセル上へ、直接取り付けることも可能となる。従来のロードセルより出力される微弱な信号を、長いケーブルでＡ／Ｄ変換器まで引き延ばす必要がなく、外来ノイズなどの影響を受けにくいＡ／Ｄ変換器であり、複数の荷重センサを同期させデータ収集するシステムなどへ展開が可能となる。
【００７７】
また、第１実施形態及び第２実施形態における帰還形パルス幅変調方式のＡ／Ｄ変換器（３０、３０Ａまたは３０Ｂ）は、周波数の低い帯域で用いるＡ／Ｄ変換器に好適である。第１実施形態及び第２実施形態における帰還形パルス幅変調方式のＡ／Ｄ変換器（３０、３０Ａまたは３０Ｂ）は、このように低い周波数帯域において用いられる装置の例として、体重計、心拍計、血圧計などの健康に関する機器、医療機器等に適用することができる。なお、周波数の低い帯域とは、体重、心拍数等の生体に関する情報を計測する際に用いられる周波数であり、例えば数［Ｈｚ］〜数百［Ｈｚ］の周波数である。制御部４０の性能に応じた周波数であることが好ましく、このため、周波数は１［Ｈｚ］以上１００［Ｈｚ］以下であることが好ましい。
【００７８】
なお、第１実施形態及び第２実施形態では、帰還形パルス幅変調方式のＡ／Ｄ変換器（３０、３０Ａまたは３０Ｂ）を体重計（１または１Ａ）等の生体に関する情報を計測する装置に適用する例を説明したが、これに限られない。例えば、生体に関する情報を計測し、計測した情報を用いる装置、例えばゲーム機器、携帯端末等に適用するようにしてもよい。または、帰還形パルス幅変調方式のＡ／Ｄ変換器（３０、３０Ａまたは３０Ｂ）を、物体の重量を測定する秤に適用してもよい。
【００７９】
また、第１実施形態及び第２実施形態では、帰還形パルス幅変調方式のＡ／Ｄ変換器（３０、３０Ａまたは３０Ｂ）における積分器３１の構成例として、オペアンプ３０１とコンデンサＣによって構成される例を説明したが、これに限られない。例えば、積分器３１は、コンデンサＣと並列に接続される抵抗を有していてもよい。また、ＣＬＫ入力端子にコンデンサを接続してもよい。
また第１実施形態及び第２実施形態では、帰還形パルス変調方式のＡ／Ｄ変換器（３０、３０Ａまたは３０Ｂ）に＋ＶｄｄとＧＮＤの単電圧が供給される例を説明したが、供給される電圧は＋Ｖｄｄと−Ｖｄｄの両電源であってもよい。
【００８０】
また、第１実施形態及び第２実施形態で示した図１、図２、図９、図１０、及び図１１の構成は一例であり、これに限られない。用途に応じて、適時、部品や機能部を追加してもよい。また、デューティー５０％パルス信号Ｅｃは、製品の用途に応じて、数種類の周波数を切り替えて使用してもよい。
【００８１】
なお、本実施形態では、測定装置の例として、体重計を説明したが、これに限られない。測定装置は、帰還形パルス幅変調方式のＡ／Ｄ変換器を備えていればよく、体組成計、重量を測定する測定装置、血圧計、糖度計など、アナログ信号を取得してデジタル信号に変換する測定器であればよい。
【００８２】
なお、本発明における制御部４０の機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することにより各部の制御、演算を行ってもよい。なお、ここでいう「コンピュータシステム」とは、ＯＳや周辺機器等のハードウェアを含むものとする。また、「コンピュータシステム」は、ホームページ提供環境（あるいは表示環境）を備えたＷＷＷシステムも含むものとする。また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムが送信された場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリ（ＲＡＭ）のように、一定時間プログラムを保持しているものも含むものとする。
【００８３】
また、上記プログラムは、このプログラムを記憶装置等に格納したコンピュータシステムから、伝送媒体を介して、あるいは、伝送媒体中の伝送波により他のコンピュータシステムに伝送されてもよい。ここで、プログラムを伝送する「伝送媒体」は、インターネット等のネットワーク（通信網）や電話回線等の通信回線（通信線）のように情報を伝送する機能を有する媒体のことをいう。また、上記プログラムは、前述した機能の一部を実現するためのものであってもよい。さらに、前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるもの、いわゆる差分ファイル（差分プログラム）であってもよい。
【符号の説明】
【００８４】
１、１Ａ…体重計、１０、１０−１〜１０−ｎ…センサ、３０、３０Ａ、３０Ｂ、３０−１〜３０−ｎ…帰還形パルス幅変調方式のＡ／Ｄ変換器、４０…制御部、５０…表示部、Ｅｃ…パルス発生器、Ｒｘ、Ｒｃ、Ｒｓ、Ｒｓｈ、Ｒｓｌ…抵抗、３１…積分器、３２…電圧検出器、３２Ａ、３２Ｂ…リセットＩＣ、Ｃ…積分コンデンサ、３０１…オペアンプ
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１】
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【図２】
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【図３】
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