(57)【要約】【課題】電源投入時の貫通電流を抑制すると共に、伝達すべき信号の本数が多くなっても、回路面積や消費電力の大幅な上昇を抑える。【解決手段】第１電源と第２電源とで動作し、入力信号の論理レベルを、電圧レベルをシフトして伝達するレベルシフト回路であって、インバータと、第１〜第４スイッチング素子とを含むフリップフロップ型レベルシフト回路と、第２スイッチング素子と並列に接続された第５スイッチング素子と第４スイッチング素子と並列に接続された第６スイッチング素子とを有するスイッチ部と、第１電源と第２電源とに接続し、第２電源のみが投入されている場合に、第５スイッチング素子と第６スイッチング素子をオン状態とする第２電源単独投入検出部と、を備えたレベルシフト回路。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１電源と第２電源とで動作し、入力信号の論理レベルを、電圧レベルをシフトして伝達するレベルシフト回路であって、
前記第１電源で動作し、前記入力信号の論理レベルを反転するインバータと、
前記第１電源に接続した第１導電型の第１スイッチング素子と、
前記第１スイッチング素子と前記第２電源とを接続する第２導電型の第２スイッチング素子と、
前記第１電源に接続した第１導電型の第３スイッチング素子と、
前記第３スイッチング素子と前記第２電源とを接続する第２導電型の第４スイッチング素子とを有し、
前記第１スイッチング素子は、前記入力信号により制御され、
前記第３スイッチング素子は、前記インバータが出力する前記入力信号の反転信号により制御され、
前記第２スイッチング素子は、前記第３スイッチング素子のスイッチング状態により制御され、
前記第４スイッチング素子は、前記第１スイッチング素子のスイッチング状態により制御されるフリップフロップ型レベルシフト回路と、
前記第２スイッチング素子と並列に接続された第５スイッチング素子と前記第４スイッチング素子と並列に接続された第６スイッチング素子とを有するスイッチ部と、
前記第１電源と前記第２電源とに接続し、前記第２電源のみが投入されている場合に、前記第５スイッチング素子と前記第６スイッチング素子をオン状態とする第２電源単独投入検出部と、
を備えたことを特徴とするレベルシフト回路。
【請求項２】
前記フリップフロップ型レベルシフト回路と、前記スイッチ部とが複数個並列に接続され、
前記第２電源単独投入検出部は、前記第２電源のみが投入されている場合に、それぞれのスイッチ部の前記第５スイッチング素子と前記第６スイッチング素子をオン状態とすることを特徴とする請求項１に記載のレベルシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧レベルの異なる二つのデジタル回路間で、論理レベルを伝達するレベルシフト回路に係り、特に、電源投入時の貫通電流を抑制すると共に、伝達すべき信号の本数が多くなっても、回路面積や消費電力の大幅な上昇を抑えることができるレベルシフト回路に関する。
【背景技術】
【０００２】
電圧レベルの異なる二つのデジタル回路間で、論理レベルを伝達するレベルシフト回路は、図６に示すようなＣＭＯＳを用いた低消費電力のフリップフロップ型が広く用いられている。本図に示すフリップフロップ型レベルシフト回路は、ｐＭＯＳＱＰ１、ｐＭＯＳＱＰ２、ｎＭＯＳＱＮ１、ｎＭＯＳＱＮ２とインバータＩｎｖを用いており、電圧レベルＶｓｓ〜Ｖｃｃの論理信号Ｖｉｎを入力し、電圧レベルＶｅｅ〜Ｖｃｃに変換して論理信号ＶｏｕｔおよびＸＶｏｕｔ（Ｘは、論理否定のバーを表わすものとする）として出力する。
【０００３】
ｐＭＯＳＱＰ１は、論理信号Ｖｉｎによりスイッチング制御され、ｐＭＯＳＱＰ２は、インバータＩｎｖを通したＸＶｉｎによりスイッチング制御される。ｎＭＯＳＱＮ１は、ｐＭＯＳＱＰ１と直列接続され、ｐＭＯＳＱＰ２のスイッチング状態によりスイッチング制御される。ｎＭＯＳＱＮ２は、ｐＭＯＳＱＰ２と直列接続され、ｐＭＯＳＱＰ１のスイッチング状態によりスイッチング制御される。
【０００４】
論理信号Ｖｏｕｔは、ｐＭＯＳＱＰ２とｎＭＯＳＱＮ２との接続点から取り出され、論理信号ＸＶｏｕｔは、ｐＭＯＳＱＰ１とｎＭＯＳＱＮ１との接続点から取り出される。
【０００５】
図６に示したレベルシフト回路では、電源投入時おいて、Ｖｅｅ〜Ｖｃｃ系の電源がＶｓｓ〜Ｖｃｃ系の電源よりも先に投入されると、Ｖｓｓ〜Ｖｃｃ系の電源がある程度上昇するまで、ｐＭＯＳＱＰ１とｐＭＯＳＱＰ２のゲート電圧が確定せず、ｎＭＯＳＱＮ１、ｎＭＯＳＱＮ２の一方に貫通電流が流れてしまう。
【０００６】
この貫通電流を抑制するために、特許文献１では、図７に示すようなレベルシフト回路が提案されている。本図に示すレベルシフト回路は、ｎＭＯＳＱＮ１と並列に抵抗Ｒ１を接続し、ｎＭＯＳＱＮ２と並列に抵抗Ｒ２を接続することにより、電源投入時の貫通電流を抑制している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平７−２３１２５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１に記載されたレベルシフト回路は、電源投入後の通常動作時にも抵抗Ｒ１あるいは抵抗Ｒ２に電流が流れることになり、電力を消費する。抵抗Ｒ１、抵抗Ｒ２による消費電力を抑えるためには、抵抗Ｒ１、抵抗Ｒ２の抵抗値を大きくすればよいが、その分回路面積が増え、コストアップにつながる。
【０００９】
特に、伝達すべき信号の本数が多くなって、共通の電源により多数のレベルシフト回路を並列に動作させる場合には、各レベルシフト回路に貫通電流抑制用の抵抗が必要となり、消費電力の増加、回路面積の増加によるコストアップを招くことになる。
【００１０】
そこで、本発明は、電源投入時の貫通電流を抑制すると共に、伝達すべき信号の本数が多くなっても、回路面積や消費電力の大幅な上昇を抑えることができるレベルシフト回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、本発明のレベルシフト回路は、第１電源と第２電源とで動作し、入力信号の論理レベルを、電圧レベルをシフトして伝達するレベルシフト回路であって、前記第１電源で動作し、前記入力信号の論理レベルを反転するインバータと、前記第１電源に接続した第１導電型の第１スイッチング素子と、前記第１スイッチング素子と前記第２電源とを接続する第２導電型の第２スイッチング素子と、前記第１電源に接続した第１導電型の第３スイッチング素子と、前記第３スイッチング素子と前記第２電源とを接続する第２導電型の第４スイッチング素子とを有し、前記第１スイッチング素子は、前記入力信号により制御され、前記第３スイッチング素子は、前記インバータが出力する前記入力信号の反転信号により制御され、前記第２スイッチング素子は、前記第３スイッチング素子のスイッチング状態により制御され、前記第４スイッチング素子は、前記第１スイッチング素子のスイッチング状態により制御されるフリップフロップ型レベルシフト回路と、前記第２スイッチング素子と並列に接続された第５スイッチング素子と前記第４スイッチング素子と並列に接続された第６スイッチング素子とを有するスイッチ部と、前記第１電源と前記第２電源とに接続し、前記第２電源のみが投入されている場合に、前記第５スイッチング素子と前記第６スイッチング素子をオン状態とする第２電源単独投入検出部と、を備えたことを特徴とする。
ここで、前記フリップフロップ型レベルシフト回路と、前記スイッチ部とが複数個並列に接続され、前記第２電源単独投入検出部は、前記第２電源のみが投入されている場合に、それぞれのスイッチ部の前記第５スイッチング素子と前記第６スイッチング素子をオン状態とするものであってもよい。
【発明の効果】
【００１２】
本発明によれば、電源投入時の貫通電流を抑制すると共に、伝達すべき信号の本数が多くなっても、回路面積や消費電力の大幅な上昇を抑えることができるレベルシフト回路が提供される。
【図面の簡単な説明】
【００１３】
【図１】本実施形態に係るレベルシフト回路の構成を示すブロック図である。
【図２】正側電源ＶＤＤ、負側電源ＶＳＳの投入状態と、ＶＳＳ単独投入検出部が出力するＳＷ信号の値との関係を示す図である。
【図３】本実施形態のレベルシフト回路の具体的な回路例を示す回路図である。
【図４】レベルシフト回路を多数用いた場合の構成を示すブロック図である。
【図５】本実施形態の変形例であるレベルシフト回路の回路図である。
【図６】ＣＭＯＳを用いた低消費電力のフリップフロップ型のレベルシフト回路を示す回路図である。
【図７】電源投入時の貫通電流を抑制するレベルシフト回路を示す回路図である。
【発明を実施するための形態】
【００１４】
本発明の実施の形態について図面を参照して説明する。図１は、本実施形態に係るレベルシフト回路１００の構成を示すブロック図である。本図において、レベルシフト回路１００は、電圧レベルＧＮＤ〜ＶＤＤの論理信号Ｖｉｎを入力し、電圧レベルＶＳＳ〜ＶＤＤに変換して出力する。なお、ＭＯＳの導電型は適宜変更することができる。
【００１５】
ここで、ＶＤＤは正側電源であり、ＶＳＳは負側電源である。本実施形態のレベルシフト回路１００では、正側電源ＶＤＤと、負側電源ＶＳＳとが同時に立ち上がらない場合、すなわちいずれか一方の電源が先に投入された場合でも、貫通電流を抑制することができる。規模の大きな回路等では、正側電源と負側電源とを同時に起動させても、遅延が生じて各部において投入時簡に差が生じる場合がある。本実施形態のレベルシフト回路１００は、このような回路でも効果的に貫通電流を抑制することができる。
【００１６】
本図に示すように、レベルシフト回路１００は、フリップフロップ型レベルシフト回路１１０と、ＶＳＳ単独投入検出部１２０とスイッチ部１３０とを備えている。
【００１７】
フリップフロップ型レベルシフト回路１１０は、ｐＭＯＳＭ１７、ｐＭＯＳＭ１９、ｎＭＯＳＭ１８、ｎＭＯＳＭ２０とインバータＩｎｖを用いており、電圧レベルＧＮＤ〜ＶＤＤの論理信号Ｖｉｎを入力し、電圧レベルＶＳＳ〜ＶＤＤに変換して論理信号ＸＶｏｕｔとして出力する。なお、ｐＭＯＳＭ１７、ｐＭＯＳＭ１９、ｎＭＯＳＭ１８、ｎＭＯＳＭ２０は、それぞれ、第１スイッチング素子、第２スイッチング素子、第３スイッチング素子、第４スイッチング素子に相当する。
【００１８】
ｐＭＯＳＭ１７は、論理信号Ｖｉｎによりスイッチング制御され、ｐＭＯＳＭ１９は、インバータＩｎｖを通したＸＶｉｎによりスイッチング制御される。インバータＩｎｖは、正側電源ＶＤＤで動作する。このため、正側電源ＶＤＤが投入されている状況で、ｐＭＯＳＭ１７とｐＭＯＳＭ１９とは、相互排他的にスイッチングを行なう。一方、正側電源ＶＤＤが投入される前は、ｐＭＯＳＭ１７とｐＭＯＳＭ１９の論理レベルは不定となる。
【００１９】
ｎＭＯＳＭ１８は、ｐＭＯＳＭ１７と直列接続され、ｐＭＯＳＭ１９のスイッチング状態によりスイッチング制御される。ｎＭＯＳＭ２０は、ｐＭＯＳＭ１９と直列接続され、ｐＭＯＳＭ１７のスイッチング状態によりスイッチング制御される。具体的には、正側電源ＶＤＤが投入されている状況で、ｐＭＯＳＭ１７がオンのとき、ｎＭＯＳ２０がオンとなり、ｐＭＯＳＭ１９がオンのとき、ｎＭＯＳ１８がオンとなる。
【００２０】
正側電源ＶＤＤが投入されている状況で、ｐＭＯＳＭ１７とｐＭＯＳＭ１９とは相互排他的にスイッチングを行なうため、ｎＭＯＳＭ１８とｎＭＯＳ２０も相互排他的にスイッチングを行なう。
【００２１】
論理信号ＸＶｏｕｔは、ｐＭＯＳＭ１９とｎＭＯＳＭ２０との接続点から取り出される。なお、本図では便宜的に論理信号ＸＶｏｕｔを示し、論理信号Ｖｏｕｔを示していないが、論理信号Ｖｏｕｔは、ｐＭＯＳＭ１７とｎＭＯＳ１８との接続点から取り出すことができる。以下では、ｎＭＯＳＭ１８とｐＭＯＳＭ１７との接続点をノードＮ１とし、ｎＭＯＳＭ１９とｐＭＯＳＭ２０との接続点をノードＮ２とする。
【００２２】
ＶＳＳ単独投入検出部１２０は、正側電源ＶＤＤ、負側電源ＶＳＳと接続し、スイッチ部１３０のオンオフを制御するＳＷ信号を出力する。ＳＷ信号は、正側電源ＶＤＤ、負側電源ＶＳＳの投入状態に応じた値に設定される。
【００２３】
図２は、正側電源ＶＤＤ、負側電源ＶＳＳの投入状態と、ＶＳＳ単独投入検出部１２０が出力するＳＷ信号の値との関係を示す図である。本図に示すように、ＶＳＳ単独投入検出部１２０は、負側電源ＶＳＳのみが投入されている状態で、スイッチ部１３０をオンにするＳＷ信号を出力し、他の状態では、スイッチ部１３０をオフにするＳＷ信号を出力する。
【００２４】
図１の説明に戻って、スイッチ部１３０は、直列に接続されたスイッチと抵抗を２組備えており、一方のスイッチと抵抗は、ｎＭＯＳＭ１８と並列に接続され、他方のスイッチと抵抗はｎＭＯＳＭ２０と並列に接続されている。スイッチ部１３０の２つのスイッチは、ＶＳＳ単独投入検出部１２０が出力するＳＷ信号で制御されるため、同時にオンオフが切り替えられる。
【００２５】
このような構成により、レベルシフト回路１００は、負側電源ＶＳＳが先に投入されると、ＶＳＳ単独投入検出部１２０がスイッチ部１３０をオンにする。このため、ノードＮ１、ノードＮ２が、負側電源ＶＳＳの電位にプルダウンされることにより電圧レベルが確定し、ｎＭＯＳＭ１８、ｎＭＯＳＭ２０がオフ状態となる。これにより、ｎＭＯＳＭ１８、ｎＭＯＳＭ２０の貫通電流を抑制することができる。
【００２６】
また、正側電源ＶＤＤが先に投入されると、インバータＩＮＶが動作することにより、ｐＭＯＳＭ１７とｐＭＯＳＭ１９の論理レベルが確定し、ｎＭＯＳＭ１８、ｎＭＯＳＭ２０の論理レベルも確定する。このため、ｎＭＯＳＭ１８、ｎＭＯＳＭ２０に貫通電流は流れない。
【００２７】
正側電源ＶＤＤと負側電源ＶＳＳとが両方投入されている状態では、スイッチ部１３０がオフとなると共に、ｎＭＯＳＭ１８、ｎＭＯＳＭ２０の論理レベルも確定しており、スイッチ部１３０の影響は受けずに通常の動作となる。
【００２８】
このように、本実施形態のレベルシフト回路１００は、電源投入時の貫通電流を抑制することができる。また、通常動作時においては、スイッチ部１３０がオフとなるため、プルダウン抵抗による電力消費を防ぐことができる。
【００２９】
図３は、本実施形態のレベルシフト回路１００の具体的な回路例を示す回路図である。本図に示すように、ＶＳＳ単独投入検出部１２０をｐＭＯＳＭ１１、ｐＭＯＳＭ１３、ｎＭＯＳＭ１４、抵抗Ｒ１２で構成している。ｐＭＯＳＭ１１は、ソースを正側電源ＶＤＤに接続し、ドレインを、抵抗Ｒ１２を介して負側電源ＶＳＳに接続し、ゲートをＧＮＤ電位としている。ｐＭＯＳＭ１１と抵抗Ｒ１１との接続点をノードＮＡとする。
【００３０】
ｐＭＯＳＭ１３とｎＭＯＳＭ１４とは直列に接続することでＣＭＯＣインバータを形成し、ノードＮＡのレベルを反転したＳＷ信号を出力する。
【００３１】
また、フリップフロップ型レベルシフト回路１１０において、インバータＩＮＶは、ｐＭＯＳＭ１５とｎＭＯＳＭ１６を直列に接続したＣＭＯＳインバータで構成している。上述のように、インバータＩＮＶは、正側電源ＶＤＤにより動作する。
【００３２】
スイッチ部１３０は、ｎＭＯＳＭ１８と並列に接続されたスイッチをｎＭＯＳＭ２４で構成し、ｎＭＯＳＭ２０と並列に接続されたスイッチをｎＭＯＳＭ２１で構成している。本実施例では、ｎＭＯＳＭ２４、ｎＭＯＳＭ２１としてオン抵抗の高いｎＭＯＳを用いることにより、抵抗を省いているが、ｎＭＯＳＭ２４、ｎＭＯＳＭ２１と直列に抵抗を接続してもよい。なお、ｎＭＯＳＭ２４、ｎＭＯＳ２１は、それぞれ第５スイッチング素子、第６スイッチング素子に相当する。
また、本回路例では、ｐＭＯＳＭ２２とｎＭＯＳＭ２３によるＣＭＯＳインバータで構成される出力用インバータ１４０により、論理信号ＸＶｏｕｔを論理信号Ｖｏｕｔに変換して出力している。
【００３３】
正側電源ＶＤＤが投入されず、負側電源ＶＳＳが先に投入された場合、ｐＭＯＳＭ１１のゲート−ソース電圧は０Ｖのため、ｐＭＯＳＭ１１はオフとなる。ノードＮＡは、抵抗Ｒ１２を介して負側電源ＶＳＳに接続されているため、ｐＭＯＳＭ１１がオフであれば、ノードＮＡの電位は負側電源ＶＳＳと同じになる。このため、ｐＭＯＳＭ１３、ｎＭＯＳＭ１４によるインバータの出力であるＳＷ信号の電位はＶＤＤ（＝０Ｖ＞ＶＳＳ）となる。この結果、ｎＭＯＳＭ２１、ｎＭＯＳＭ２４が導通状態となる。
【００３４】
負側電源ＶＳＳが投入されず、正側電源ＶＤＤが先に投入された場合、あるいは、正側電源ＶＤＤ、負側電源ＶＳＳが共に投入されている場合は、ｐＭＯＳＭ１１のゲート−ソース電位はＶＤＤとなるため、ｐＭＯＳＭ１１はオンとなる。このため、ノードＮＡの電位は、正側電源ＶＤＤと同じになる。このため、ｐＭＯＳＭ１３、ｎＭＯＳＭ１４によるインバータの出力であるＳＷ信号の電位はＶＳＳと同じになる。この結果、ｎＭＯＳＭ２１、ｎＭＯＳＭ２４が非導通状態となる。このため、フリップフロップ型レベルシフト回路１１０の動作に影響は与えない。
【００３５】
なお、本回路では、負側電源ＶＳＳが先に投入された場合、出力用インバータ１４０の入力端に接続されたｎＭＯＳＭ２１がオンとなるため、出力用インバータ１４０の論理レベルも確定し、出力用インバータ１４０の貫通電流も抑制することができる。
【００３６】
本実施形態のレベルシフト回路は、多数本の信号のレベルシフトを行なう場合に、特に効果的に適用することができる。この場合、図４に示すように、ＶＳＳ単独投入検出部１２０を１つ設け、それぞれにスイッチ部１３０を備えたレベルシフト回路１１０を信号の本数分用意する。そして、各レベルシフト回路１１０に正側電源ＶＤＤと負側電源ＶＳＳとを接続すると共に、ＶＳＳ単独投入検出部１２０が出力するＳＷ信号により一斉にスイッチ部１３０を切り替えるようにすればよい。
【００３７】
通常動作時に電流が流れる抵抗は、ＶＳＳ単独投入検出部１２０内の抵抗Ｒ１２だけであり、各レベルシフト回路１１０内のスイッチ部１３０内には大きな抵抗を用いる必要がない。このため、本実施形態のレベルシフト回路１００を用いることにより、電源投入時の貫通電流を抑制すると共に、伝達すべき信号の本数が多くなっても、回路面積の増大と通常動作時の消費電力の大幅な増大を防ぐことができる。
【００３８】
次に、本実施形態の変形例について説明する。図５は、本実施形態の変形例であるレベルシフト回路２００の回路図である。本変形例は、図３に示したレベルシフト回路１００における正側電源ＶＤＤ、負側電源ＶＳＳを、正側高電圧電源ＶＤＤＨと正側電源ＶＤＤ（ＶＤＤＨ＞ＶＤＤ）に置き換えた場合である。
【００３９】
本変形例において、レベルシフト回路２００は、電圧レベルＧＮＤ〜ＶＤＤの論理信号Ｖｉｎを入力し、電圧レベルＶＤＤＨ〜ＶＤＤに変換して出力する。
【００４０】
本図に示すように、レベルシフト回路２００は、フリップフロップ型レベルシフト回路１５０と、ＶＤＤＨ単独投入検出部１６０とスイッチ部１７０と出力用インバータ１８０とを備えている。
【００４１】
フリップフロップ型レベルシフト回路１５０は、ｐＭＯＳＭ３７、ｐＭＯＳＭ３９、ｎＭＯＳＭ３８、ｎＭＯＳＭ４０と、ｐＭＯＳＭ３５とＮＭＯＳＭ３６によるＣＭＯＳインバータを用いている。なお、上述のフリップフロップ型レベルシフト回路１１０と、ＭＯＳの導電型を逆にしているが、動作の仕組みは同様である。スイッチ部１７０、出力用インバータ１８０も図３に示したレベルシフト回路１００における動作と同様である。
【００４２】
ＶＤＤＨ単独投入検出部１６０は、ｎＭＯＳ３３とｎＭＯＳ３４と抵抗Ｒ３１と抵抗Ｒ３２とＯｒ回路とを備えている。ｎＭＯＳ３３は、ドレインが抵抗Ｒ３１を介して正側高電圧電源ＶＤＤＨに接続し、ソースがＧＮＤに接続している。そして、ゲートに正側電源ＶＤＤに接続している。
【００４３】
ｎＭＯＳ３４は、ドレインが抵抗Ｒ３２を介して正側高電圧電源ＶＤＤＨに接続し、ソースがＧＮＤに接続している。そして、ゲートに正側高電圧電源ＶＤＤＨに接続している。
【００４４】
ｎＭＯＳ３３のドレイン電位と、ｎＭＯＳ３４のドレイン電位がＯＲ回路に入力され、ＯＲ回路の出力がスイッチ部１７０のオンオフを制御するＳＷ信号となる。
【００４５】
ＶＤＤＨ単独投入検出部１６０は、正側電源ＶＤＤと正側高電圧電源ＶＤＤＨの両方が投入されると、ＯＲ回路によりＳＷ信号が０Ｖとなり、正側高電圧電源ＶＤＤＨが単独で投入されている場合は、ＳＷ信号はＶＤＤＨと同じ電位となる。この動作により、図３に示したレベルシフト回路１００における動作に電源立ち上げ過程における貫通電流を抑制することができる。
【００４６】
また、フリップフロップ型レベルシフト回路１５０内に、通常時に電流が流れる抵抗がないため、多数本の信号のレベルシフトを行なう場合でも、回路面積の増大と通常動作時の消費電力の大幅な増大を防ぐことができる。
【符号の説明】
【００４７】
１００…レベルシフト回路、１１０…フリップフロップ型レベルシフト回路、１２０…ＶＳＳ単独投入検出部、１３０…スイッチ部、１４０…出力用インバータ、１５０…フリップフロップ型レベルシフト回路、１６０…ＶＤＤＨ単独投入検出部、１７０…スイッチ部、１８０…出力用インバータ、２００…レベルシフト回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2015192155.tif 000007
【図６】
2015192155.tif 000008
【図７】
2015192155.tif 000009