(57)【要約】【課題】スイッチング素子のオンのパルス幅制限により出力電圧が低下しないように、ボトムスキップ制御及びスイッチング素子のオンのパルス幅制御を行うこと。【解決手段】トランス１０４と、トランス１０４の一次側に流れる電流をスイッチングするＦＥＴ１０５と、トランス１０４の出力電圧に応じたフィードバック電圧をトランス１０４の一次側にフィードバックするフォトカプラ１０９と、ＦＥＴ１０５のオンオフを制御するボトムスキップ制御部４０１と、ＦＥＴ１０５をオンするパルス幅を制限するパルス幅決定部３０２と、を備え、パルス幅決定部３０２によりパルス幅を小さくした場合に、ボトムスキップ制御部４０１はＦＥＴ１０５のオフ時にＦＥＴ１０５の端子間の共振電圧が最小電圧になってもＦＥＴ１０５のオフ状態を継続させ、パルス幅決定部３０２がパルス幅の制限を開始してから所定の期間は、ＦＥＴ１０５のオフ状態を継続させる回数を固定する。【選択図】図６
2015192482.tif 000002
【特許請求の範囲】
【請求項１】
一次側と二次側が絶縁されたトランスと、
前記トランスの一次側に流れる電流をスイッチングするためのスイッチング素子と、
前記トランスの二次側の出力電圧に応じたフィードバック電圧を前記トランスの一次側にフィードバックするフィードバック手段と、
前記トランスの二次側に所定の電圧を出力するために、前記スイッチング素子のオフ時に前記スイッチング素子の端子間の共振電圧が最小電圧になったことに応じて前記スイッチング素子をオンするように前記スイッチング素子を制御するスイッチング制御手段と、
前記フィードバック手段によりフィードバックされた前記フィードバック電圧に基づいて、前記スイッチング制御手段が前記スイッチング素子をオンするスイッチングパルスのパルス幅を制御するパルス幅制御手段と、
を備え、
前記パルス幅制御手段によって前記パルス幅が小さくなるように制御した場合に、前記スイッチング制御手段は、前記スイッチング素子のオフ時に前記スイッチング素子の端子間の共振電圧が最小電圧になっても前記スイッチング素子のオフ状態を継続させ、前記パルス幅制御手段が前記パルス幅の制限を開始してから所定の期間は、前記スイッチング素子のオフ状態を継続させる回数を固定することを特徴とする電源装置。
【請求項２】
前記共振電圧が前記最小電圧になったことを検知する検知手段と、
前記検知手段が前記最小電圧を検知した回数をカウントするカウント手段と、
前記スイッチング素子のオンオフ期間に基づいて、前記回数を決定する決定手段と、
を有し、
前記スイッチング制御手段は、前記決定手段で決定された回数に前記カウント手段によりカウントされた前記回数が到達すると、前記スイッチング素子をオンするように前記スイッチング制御手段を制御することを特徴とする請求項１に記載の電源装置。
【請求項３】
前記スイッチング素子の前記オンオフ期間は、前記スイッチング素子がオンしてから前記検知手段が１回目の前記最小電圧を検知するまでの期間であることを特徴とする請求項２に記載の電源装置。
【請求項４】
前記スイッチング素子の前記オンオフ期間と、決定される前記回数とを対応付けたテーブルを有し、
前記決定手段は、前記テーブルから、前記オンオフ期間に対応する前記回数を読み出すことにより、回数を決定することを特徴とする請求項２又は３に記載の電源装置。
【請求項５】
前記スイッチング素子は電界効果トランジスタであり、
前記電界効果トランジスタのドレイン端子とソース端子との間に共振用のコンデンサが接続されていることを特徴とする請求項１乃至４のいずれか１項に記載の電源装置。
【請求項６】
前記パルス幅制御手段は、
前記フィードバック電圧が第一の電圧よりも低くなると、前記スイッチング素子をオンするスイッチングパルスのパルス幅が所定の幅よりも大きくならないようにパルス幅を制限し、
前記フィードバック電圧が前記第一の電圧よりも高い第二の電圧よりも高くなると、前記スイッチングパルスのパルス幅の制限を解除することを特徴とする請求項２に記載の電源装置。
【請求項７】
前記第一の電圧は、前記パルス幅を制限した後の前記フィードバック電圧よりも高い電圧であることを特徴とする請求項６に記載の電源装置。
【請求項８】
前記スイッチング制御手段は、前記フィードバック電圧が前記第一の電圧よりも低くなったことを前記パルス幅制御手段が検知してから、前記所定の期間が経過するまでは、前記スイッチング素子のオフ状態を継続させる回数を固定することを特徴とする請求項６に記載の電源装置。
【請求項９】
前記スイッチング制御手段は、前記所定の期間が経過すると、前記スイッチング素子のオフ状態を継続させる動作を解除することを特徴とする請求項８に記載の電源装置。
【請求項１０】
記録材に画像を形成するための画像形成手段と、
前記画像形成手段に電力を供給する請求項１乃至９のいずれか１項に記載の電源装置と、
を備えることを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源装置、及びその電源装置を備えた画像形成装置に関する。
【背景技術】
【０００２】
電子機器の低圧電源としてＩＣ（集積回路）を用いて出力電圧を制御するスイッチング電源が知られている。近年、電子機器の動作待機時における電力を一層低減する流れがあり、そのスイッチング電源そのものの消費電力を低減することが求められている。スイッチング電源の消費電力を低減する構成として、例えば特許文献１に、スイッチング電源の軽負荷時におけるスイッチング動作を制御する構成が提案されている。このスイッチング動作はバースト動作とも呼ばれ、出力側の負荷状態によってフィードバック端子の電圧レベルを可変にし、スイッチング電源のオン期間を短くし、オフ期間を長くする制御を行うことで、スイッチング電源の消費電力の低減を実現している。
【０００３】
しかし、上述したバースト動作は、軽負荷時及び中負荷時に出力電圧のリプルが発生することが知られている。このリプルを低減させるために、スイッチング素子（例えば、電界効果トランジスタ等）のターンオン時のパルス幅を制限及び解除する制御を行うことが有効である。そこで、スイッチング素子のオン時のパルス幅に制限を設けたスイッチング電源であるパルス幅制限電源では、パルス幅制御部を設けることにより、軽負荷時の消費電力を増加させることなく、中負荷時の出力リプルを低減することができる。
【０００４】
また、擬似共振スイッチング電源装置では、スイッチング素子の端子間に現れるトランスとコンデンサの共振電圧波形を利用し、軽負荷時のスイッチング周波数が高くなることを抑えスイッチング損失を低減させるボトムスキップ制御方式が採用されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２４５４１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、上述したパルス幅の制限制御とボトムスキップ制御を同時に行おうとすると、次のような課題がある。すなわち、パルス幅を制限するスイッチング電源では、スイッチング素子のオン時のパルス幅の制限が開始されると、スイッチングパルスの１パルス当たりのパルス幅は急激に狭くなり、フィードバック端子の電圧は、変動後の負荷に対応した値に変化する。また、ボトムスキップ制御におけるスキップされるボトム数は、ボトム数の制御対象となる直前のスイッチング動作によるトランスの充放電時間により決定される。トランスの充放電時間は、スイッチング素子のオン時間とターンオフ後の１回目のボトムが検知されるまでの時間の合計値で表すことができる。そして、トランスの充放電時間が短いほど、ボトムスキップの回数が多くなる。
【０００７】
上述した２つの制御を同時に行うスイッチング電源装置では、負荷が変動し、パルス幅の制限が開始されると、急激にトランスの充放電時間が短くなるため、ボトムスキップの回数が増加する。ボトムスキップの回数が増えることで、スイッチング周波数が下がり、実際の負荷に対し電力の供給が足りない状態になって、出力電圧が低下する。出力電圧の低下は、フィードバック端子の電圧の変動が収束するまで続く。フィードバック端子の電圧の変動は、負荷電流が減少した後のトランスの二次側における消費電力と、トランスを介して供給される電力が等しくなる電圧に収束するまで継続する。
【０００８】
本発明は、このような状況のもとでなされたもので、スイッチング素子のオンのパルス幅制限により出力電圧が低下しないように、ボトムスキップ制御及びスイッチング素子のオンのパルス幅制御を行うことを目的とする。
【課題を解決するための手段】
【０００９】
前述の課題を解決するために、本発明は、以下の構成を備える。
【００１０】
（１）一次側と二次側が絶縁されたトランスと、前記トランスの一次側に流れる電流をスイッチングするためのスイッチング素子と、前記トランスの二次側の出力電圧に応じたフィードバック電圧を前記トランスの一次側にフィードバックするフィードバック手段と、前記トランスの二次側に所定の電圧を出力するために、前記スイッチング素子のオフ時に前記スイッチング素子の端子間の共振電圧が最小電圧になったことに応じて前記スイッチング素子をオンするように前記スイッチング素子を制御するスイッチング制御手段と、前記フィードバック手段によりフィードバックされた前記フィードバック電圧に基づいて、前記スイッチング制御手段が前記スイッチング素子をオンするスイッチングパルスのパルス幅を制御するパルス幅制御手段と、を備え、前記パルス幅制御手段によって前記パルス幅が小さくなるように制御した場合に、前記スイッチング制御手段は、前記スイッチング素子のオフ時に前記スイッチング素子の端子間の共振電圧が最小電圧になっても前記スイッチング素子のオフ状態を継続させ、前記パルス幅制御手段が前記パルス幅の制限を開始してから所定の期間は、前記スイッチング素子のオフ状態を継続させる回数を固定することを特徴とする電源装置。
【００１１】
（２）記録材に画像を形成するための画像形成手段と、前記画像形成手段に電力を供給する前記（１）に記載の電源装置と、を備えることを特徴とする画像形成装置。
【発明の効果】
【００１２】
本発明によれば、スイッチング素子のオンのパルス幅制限により出力電圧が低下しないように、ボトムスキップ制御及びスイッチング素子のオンのパルス幅制御を行うことができる。
【図面の簡単な説明】
【００１３】
【図１】実施例との比較のため従来の電源装置の回路構成を示す図
【図２】実施例との比較のため従来の電源装置の動作波形、重負荷時の状態を示す図
【図３】実施例との比較のため従来の電源装置の中負荷時、軽負荷時の状態を示す図
【図４】実施例との比較のため従来の電源装置の回路構成を示す図
【図５】実施例との比較のため従来の電源装置の動作波形を示す図
【図６】実施例１のスイッチング電源の構成を示す図
【図７】実施例１のスイッチング電源の動作波形を示す図
【図８】実施例２のスイッチング電源の構成を示す図
【図９】実施例２のスイッチング電源の動作波形を示す図
【図１０】実施例３の画像形成装置の模式図
【発明を実施するための形態】
【００１４】
以下、図面を用いて本発明の実施の形態について説明する。
【００１５】
［電源装置の概要］
まず、以下の実施例との比較のために、従来のスイッチング電源装置の回路構成と動作について、図１を用いて説明する。図１は、フライバック方式のスイッチング電源の回路構成を示す回路図である。図１において、商用交流電源Ｖａｃ１０より入力された交流電圧は、ダイオードブリッジ１１を介して、全波整流され、一次電解コンデンサ１０１により平滑化され、一次電解コンデンサ１０１には概ね一定の直流電圧Ｖｈが充電される。そして、電源ＩＣ１０３の起動端子１０３ｈに電圧Ｖｈが供給され、電源ＩＣ１０３が起動される。電源ＩＣ１０３は、スイッチング動作を行う電界効果トランジスタ（ＦＥＴ）１０５（以下、「ＦＥＴ１０５」という）のオン、オフ状態を制御するＩＣである。絶縁トランス１０４（以下、トランス１０４という）には、一次巻線１０４ｐ、二次巻線１０４ｓの他に、補助巻線１０４ｈが巻回されている。二次巻線１０４ｓは、一次巻線１０４ｐとは巻回方向が逆方向（いわゆるフライバック結合）となるよう構成され、補助巻線１０４ｈも、同様に一次巻線１０４ｐとは巻回方向が逆方向となるよう構成されている。
【００１６】
電源ＩＣ１０３は、ＶＣＣ（１０３ｃ）、ＧＮＤ（１０３ｇ）、ＯＵＴ（１０３ｏ）、ＶＨ（１０３ｈ）、ＩＳ（１０３ｉ）、ＦＢ（１０３ｆ）、ＢＴＭ（１０３ｂ）の各端子を有している。なお、括弧内の符号は電源ＩＣ１０３の端子を示す符号である。電源入力端子であるＶＣＣ端子１０３ｃには、補助巻線１０４ｈに誘起された電圧をダイオード１１１、コンデンサ１１３により整流平滑された直流電圧が、抵抗１１２を介して電源ＩＣ１０３を駆動する電圧として入力される。ＧＮＤ端子１０３ｇには接地電位が入力される。ＯＵＴ端子１０３ｏは、ＦＥＴ１０５のゲート端子に接続され、ハイレベル、ローレベルの出力を行うことにより、ＦＥＴ１０５のオン、オフ状態を制御する。なお、以下ではハイ（Ｈｉｇｈ）レベルをＨレベル、ロー（Ｌｏｗ）レベルをＬレベルという。ＶＨ端子１０３ｈは高電圧端子である。電源装置の起動時などの電源ＩＣ１０３のＶＣＣ端子１０３ｃへの入力電圧が低い場合に、ＶＨ端子１０３ｈに入力された直流電圧Ｖｈにより、電源ＩＣ１０３内部の起動回路３０１から必要な電圧が供給され、電源ＩＣ１０３は、起動時の動作を開始する。電源ＩＣ１０３がＦＥＴ１０５をオン状態からオフ状態にするタイミングは、ＩＳ端子１０３ｉの入力電圧ＶｉｓやＦＢ端子１０３ｆの入力電圧Ｖｆｂに基づいて決定される。
【００１７】
トランス１０４の二次巻線１０４ｓに誘起された電圧は、整流ダイオード１２１と平滑コンデンサ１２２により、整流、平滑されて、直流の出力電圧Ｖｏｕｔとして出力される。シャントレギュレータ１２７は、トランス１０４の出力電圧Ｖｏｕｔに基づいて、導通・非導通状態となる。シャントレギュレータ１２７のリファレンス（Ｒ）端子には、トランス１０４の二次側の出力電圧Ｖｏｕｔを、抵抗１２３と抵抗１２４とで分圧された電圧が入力される。リファレンス（Ｒ）端子への入力電圧が所定の電圧よりも高ければ、シャントレギュレータ１２７が導通状態となって、Ｋ（カソード）端子から入力された電流がＡ（アノード）端子へと流れ、逆に所定の電圧よりも低ければ、非導通状態となる。シャントレギュレータ１２７が導通状態になると、抵抗１２８を介して、トランス１０４の二次側に設けられたフォトカプラ１０９のＬＥＤを通って、電流が流れ、ＬＥＤが発光する。トランス１０４の一次側のフォトカプラ１０９のフォトトランジスタは、フォトカプラ１０９のＬＥＤが発光しているかどうかにより、オン、オフ状態が制御される。そして、電源ＩＣ１０３のＦＢ端子１０３ｆには、フォトカプラ１０９のフォトトランジスタが接続され、トランス１０４の二次側の出力電圧に比例した電圧が入力されるように構成されている。
【００１８】
また、電源ＩＣ１０３のＩＳ端子１０３ｉには、トランス１０４の一次巻線１０４ｐに流れる電流により、電流検出抵抗１０６の両端に発生した電圧が入力されるように構成されている。電源ＩＣ１０３のＢＴＭ端子１０３ｂには、補助巻線１０４ｈに誘起された電圧が入力される。電源ＩＣ１０３は、ＢＴＭ端子１０３ｂに入力される電圧からトランス１０４の回生終了を検出し、ＦＥＴ１０５をオフ状態からオン状態にするタイミングを決定する。
【００１９】
［重負荷時の動作］
次に、図１の電源装置の重負荷時における動作について、図２を用いて説明する。図２（ａ）は、図１の電源装置の重負荷時のスイッチング動作を表した図であり、図２（ｂ）は、電源装置の重負荷時の連続的な動作状態を表した図である。図２（ａ）において、上から順に電源ＩＣ１０３のＯＵＴ端子１０３ｏの出力電圧の波形、ＦＥＴ１０５のドレイン端子−ソース端子間電圧の電圧波形、ＦＥＴ１０５のドレイン電流Ｉｄの電流波形を示す。また、図２（ａ）において、太い破線は電源ＩＣ１０３のＦＢ端子１０３ｆに入力されるＦＢ端子電圧Ｖｆｂの電圧波形、実線はＩＳ端子１０３ｉに入力されるＩＳ端子電圧Ｖｉｓの電圧波形を示す。更に、図２（ａ）の一番下に示す波形は、電源ＩＣ１０３のＢＴＭ端子１０３ｂの入力電圧の電圧波形を示している。横軸は時間を示し、ｔ１０、ｔ１２、ｔ１４、ｔ１６、ｔ１８、ｔ２０、ｔ２２、ｔ２４、ｔ２６は期間を示し、ｔ１１、ｔ１３、ｔ１５、ｔ１７、ｔ１９、ｔ２１、ｔ２３、ｔ２５は時間タイミング（以下、タイミングという）を示す。
【００２０】
図１において、商用交流電源Ｖａｃ１０から入力された交流電圧は、ダイオードブリッジ１１によって整流され、一次電解コンデンサ１０１によって平滑化され、概略一定の直流電圧Ｖｈが生成される。一方、電源ＩＣ１０３を起動するためのＶＨ端子１０３ｈに抵抗１０２を介して直流電圧Ｖｈが供給されて、起動回路３０１により電源ＩＣ１０３は起動され、ＦＥＴ１０５をオンする。すると、一次側と二次側が絶縁されたトランス１０４の一次側の一次巻線１０４ｐを介して、ＦＥＴ１０５にドレイン電流Ｉｄが流れる（図２（ａ）の期間ｔ１０）。期間ｔ１０において、ドレイン電流Ｉｄは、時間の経過と共に直線的に上昇していく。ドレイン電流Ｉｄは、電流検出抵抗１０６によってＩＳ端子電圧Ｖｉｓに変換され、電源ＩＣ１０３の電流検出用のＩＳ端子１０３ｉに入力される。
【００２１】
一方、電源ＩＣ１０３のＦＢ（フィードバック）端子１０３ｆには、トランス１０４の二次側から一次側に電圧をフィードバックするためのフォトカプラ１０９を介して、フィードバック電圧であるＦＢ端子電圧Ｖｆｂが入力されている。ＦＢ端子電圧Ｖｆｂは、出力電圧Ｖｏｕｔの誤差増幅信号であり、出力電圧Ｖｏｕｔが規定値よりも大きい場合には低下し、出力電圧Ｖｏｕｔが規定値よりも小さい場合には上昇する。電源ＩＣ１０３は、ＩＳ端子電圧Ｖｉｓが上昇し、ＦＢ端子電圧Ｖｆｂよりも大きくなった時点で、ＦＥＴ１０５をオフする（図２（ａ）のタイミングｔ１１）。ＦＥＴ１０５がオフされると、ドレイン電流Ｉｄは瞬時に零となる。すると、ＦＥＴ１０５のドレイン端子−ソース端子間電圧Ｖｄｓは上昇し、概ね一定の電圧（Ｖｈ＋Ｖｌ）となる（図２（ａ）の期間ｔ１２）。
【００２２】
ＦＥＴ１０５がオフされて以降（図２（ａ）の期間ｔ１２）は、二次巻線１０４ｓ及び補助巻線１０４ｈには正のパルス電圧が誘起される。二次巻線１０４ｓに誘起されたパルス電圧は、整流ダイオード１２１及び平滑コンデンサ１２２によって整流平滑され、概ね一定の出力電圧Ｖｏｕｔとなる。このとき、整流ダイオード１２１の順方向電圧をＶｆ１２１とすると、前述の電圧Ｖｌは、出力電圧Ｖｏｕｔを用いて概ね下記の式（１）で表される。
Ｖｌ≒（Ｖｏｕｔ＋Ｖｆ１２１）×（Ｎｐ／Ｎｓ）      （１）
一方、補助巻線１０４ｈに誘起される正のパルス電圧をＶ１０４ｈとすると、電圧Ｖ１０４（以下、端子電圧Ｖ１０４ｈともいう）は、出力電圧Ｖｏｕｔを用いて、概ね下記の式（２）で表される。
【００２３】
Ｖ１０４ｈ≒（Ｖｏｕｔ＋Ｖｆ１２１）×（Ｎｈ／Ｎｓ）      （２）
ここで、Ｎｐは一次巻線１０４ｐの巻数、Ｎｓは二次巻線１０４ｓの巻数、Ｎｈは補助巻線１０４ｈの巻数を表す。
【００２４】
二次巻線１０４ｓに流れる電流Ｉｆは直線的に減少し、やがて零になる。すると、ＦＥＴ１０５のドレイン端子−ソース端子間電圧Ｖｄｓは下降を始める。なお、ＦＥＴ１０５のドレイン端子−ソース端子間電圧Ｖｄｓは、補助巻線１０４ｈの端子電圧Ｖ１０４ｈと相似形となる。補助巻線１０４ｈの端子電圧Ｖ１０４ｈは、電源ＩＣ１０３のＢＴＭ端子１０３ｂにも供給されている。電源ＩＣ１０３は、補助巻線１０４ｈの端子電圧Ｖ１０４ｈが立下りエッジで、且つ零ボルトとなったことを検出し、ＦＥＴ１０５をオンする（図２（ａ）のタイミングｔ１３）。図２（ａ）のタイミングｔ１３で、再びＦＥＴ１０５がオンされると、再度、トランス１０４の一次巻線１０４ｐを介して、ＦＥＴ１０５にドレイン電流Ｉｄが流れ、期間ｔ１４以降、期間ｔ１０、ｔ１２における動作が繰り返される。
【００２５】
図２（ｂ）は、図１の電源装置の重負荷時の連続的な動作状態を表した図であり、上から順に、出力電圧Ｖｏｕｔの電圧波形、ＦＢ端子電圧Ｖｆｂの電圧波形、ＦＥＴ１０５のオン、オフ状態を制御するスイッチングパルスの波形を示し、横軸は時間を示す。なお、図中の基準電圧３０４は、後述する電源ＩＣ１０３の負荷状態判断部３０３の基準電圧３０４を示している。上述した動作によって、重負荷時は図２（ｂ）で示すように、ＦＥＴ１０５が連続発振するので、スイッチングパルスが連続的に出力され、ＦＢ端子電圧が基準電圧３０４を超えた状態、及び出力電圧Ｖｏｕｔが規定値に維持された状態が継続される。
【００２６】
［電源ＩＣの動作概要］
次に、電源ＩＣ１０３の動作について説明する。まず、図２（ｂ）に示す重負荷時における電源ＩＣ１０３の動作について、図１に示す電源ＩＣ１０３の内部ブロック図、及び図２（ａ）を参照しながら説明する。
【００２７】
図１において、ＩＳ端子１０３ｉに入力されたＩＳ端子電圧Ｖｉｓと、ＦＢ端子１０３ｆに入力されたＦＢ端子電圧Ｖｆｂは、ＦＥＴ１０５の駆動時間を決定するためのパルス幅決定部３０２の比較部３０２ｃにて比較される。図２（ａ）に示すように、ＦＥＴ１０５がオンしている状態では、ＦＢ端子電圧Ｖｆｂ＞ＩＳ端子電圧Ｖｉｓなので、比較部３０２ｃはＬレベルを出力する。そのため、パルス幅決定部３０２後段に設けられた、スイッチング制御手段であるセット・リセット・フリップフロップ３１０（以下、単にＦＦ３１０という）のリセット（Ｒ）端子（以下、Ｒ端子という）の入力はＬレベルとなる。その結果、ＦＦ３１０のＱ端子の出力（以下、Ｑ出力という）は、それまでの出力状態であるＨレベルを維持する。Ｑ端子は、電源ＩＣ１０３のＯＵＴ端子１０３ｏに接続されており、Ｑ出力は、ＦＥＴ１０５のゲート電圧ＶｇとしてＦＥＴ１０５にゲート抵抗１０７を介して入力され、ＦＥＴ１０５はオン状態を維持する（図２（ａ）の期間ｔ１０）。
【００２８】
ＦＥＴ１０５のドレイン電流Ｉｄの上昇に伴い、ＩＳ端子電圧Ｖｉｓが上昇してＦＢ端子電圧Ｖｆｂよりもわずかに高くなった時点（図２（ａ）のタイミングｔ１１）で、パルス幅決定部３０２の比較部３０２ｃの出力はＬレベルからＨレベルとなる。その結果、ＦＦ３１０のＲ端子にＨレベルの信号が入力されるため、ＦＦ３１０はリセットされ、Ｑ出力はＨレベルからＬレベルとなり、ＯＵＴ端子１０３ｏからの出力はＬレベルとなり、ＦＥＴ１０５はオフする（図２（ａ）のタイミングｔ１１）。
【００２９】
その後、二次巻線１０４ｓに流れる電流Ｉｆが減少し零になると、補助巻線１０４ｈの端子電圧Ｖ１０４ｈは下降して負電圧となる。補助巻線１０４ｈの端子電圧Ｖ１０４ｈは、ＢＴＭ端子１０３ｂにも入力されている。補助巻線１０４ｈの端子電圧Ｖ１０４ｈが立下りエッジで且つ零ボルトとなったとき（図２（ａ）のタイミングｔ１３）、電源ＩＣ１０３のボトム検知回路３０７の出力は、それまでのＬレベルからＨレベルに反転し、その後Ｈレベルが維持される。
【００３０】
ボトム検知回路３０７から出力されたＨレベルは、論理積回路（以下、ＡＮＤ回路という）３０９の一方の入力端子に入力される。ＡＮＤ回路３０９の他方の入力端子には、負荷状態判断部３０３の出力が入力される。負荷状態判断部３０３は、後述するように、ＦＢ端子電圧Ｖｆｂと基準電圧３０４を比較し、ＦＢ端子電圧Ｖｆｂの方が高ければＨレベルを出力し、ＦＢ端子電圧Ｖｆｂの方が低ければＬレベルを出力する。図２（ｂ）に示すように、ＦＢ端子電圧Ｖｆｂは基準電圧３０４よりも高いため、負荷状態判断部３０３の出力は常にＨレベルとなり、その結果、ＡＮＤ回路３０９の出力はＨレベルとなる。ＦＦ３１０のセット（Ｓ）端子（以下、Ｓ端子という）にＨレベルの信号が入力されることにより、ＦＦ３１０はセットされ、Ｑ端子の出力はＨレベルとなる。その結果、ＯＵＴ端子１０３ｏからＨレベルが出力され、ＦＥＴ１０５はオンする（図２（ａ）の期間ｔ１４）。ボトム検知回路３０７の出力は、パルス幅決定部３０２の比較部３０２ｃの出力がＨレベルとなったとき、すなわち、ＩＳ端子電圧ＶｉｓがＦＢ端子電圧Ｖｆｂよりもわずかに高くなったときにリセットされ、Ｌレベルとなる（図２（ａ）のタイミングｔ１５）。
【００３１】
［中負荷時の動作概要］
次に、スイッチング電源の中負荷（前述した重負荷時に比べて負荷が小さい）時の動作について説明する。図３（ａ）は、電源装置の中負荷時の連続的な動作状態を表した図であり、上から順に、出力電圧Ｖｏｕｔの電圧波形、ＦＢ端子電圧Ｖｆｂの電圧波形、ＦＥＴ１０５のオン、オフ状態を制御するスイッチングパルスの波形を示し、横軸は時間を示す。なお、図中の基準電圧３０４は、電源ＩＣ１０３の負荷状態判断部３０３の基準電圧３０４を示す。また、横軸において、ｔ１０１、ｔ１０３、ｔ１０５、ｔ１０７、ｔ１０９、ｔ１１１は期間を示し、ｔ１００、ｔ１０２、ｔ１０４、ｔ１０６、ｔ１０８、ｔ１１０、ｔ１１２は時間タイミング（以下、タイミングという）を示している。中負荷時の動作状態を示す図３（ａ）では、重負荷時の図２（ｂ）の状態に対して、ＦＥＴ１０５のスイッチングパルスが停止する期間（例えば期間ｔ１０１、ｔ１０５、ｔ１０９）が存在する。
【００３２】
図３（ａ）に示すような中負荷時の場合、図２（ａ）の期間ｔ１０、ｔ１２の動作を繰り返すと、トランス１０４を介して二次側に供給される電力は、二次側で消費する電力よりも大きくなってしまう。そのため、ＦＢ端子電圧Ｖｆｂは基準電圧３０４を下回ってしまい（図３（ａ）の期間ｔ１０５等）、電源ＩＣ１０３の負荷状態判断部３０３の出力はＬレベルとなる。負荷状態判断部３０３の出力はＡＮＤ回路３０９に入力されており、負荷状態判断部３０３の出力がＬレベルである間は、ボトム検知回路３０７の出力レベルによらず、ＡＮＤ回路３０９の出力はＬレベルとなり、ＦＦ３１０のＱ出力はＬレベルを維持する。そのため、ＯＵＴ端子１０３ｏからはＬレベルの信号が出力され、ＦＥＴ１０５はオフ状態を継続する（図３（ａ）の期間ｔ１０５等）。このとき、期間ｔ１０５においては、トランス１０４を介した二次側への電力供給は、一時的に停止している。
【００３３】
ＦＥＴ１０５がオフ状態を継続しているときに、二次巻線１０４ｓに流れる電流Ｉｆが零となった時点で、ボトム検知回路３０７のＡＮＤ回路３０９への出力はＨレベルとなる（図２（ａ）のタイミングｔ１３）。トランス１０４の二次側への電力供給を一時的に停止しているため、ＦＢ端子電圧Ｖｆｂは緩やかに上昇する。そして、ＦＢ端子電圧Ｖｆｂがスイッチングパルスの停止電圧である基準電圧３０４を超えたときに、負荷状態判断部３０３の出力はＬレベルからＨレベルとなる（図３（ａ）のタイミングｔ１０６）。これにより、ＡＮＤ回路３０９の出力はＨレベルとなり、Ｓ端子への入力がＨレベルになることにより、ＦＦ３１０のＱ出力はＨレベルとなる。また、この時点で、ＦＥＴ１０５はオフ状態を継続しているため、ＦＢ端子電圧ＶｆｂとＩＳ端子電圧Ｖｉｓの関係はＶｆｂ＞Ｖｉｓとなっている。ところが、ＦＦ３１０のＱ出力がＨレベルとなることにより、ＯＵＴ端子１０３ｏからの出力はＨレベルとなり、その結果、ＦＥＴ１０５はオンする。そして、再びＦＢ端子電圧Ｖｆｂがスイッチングパルスの停止電圧である基準電圧３０４より低くなるまで、期間ｔ１０、ｔ１２（図２（ａ））のスイッチング動作が繰り返される（図３（ａ）の期間ｔ１０７）。以上のように、中負荷時には、ＦＥＴ１０５のスイッチング動作を強制的に停止する制御（いわゆるバースト動作）が行われている。これにより、ＦＥＴ１０５のスイッチングによる損失を低減し、機器の消費電力を低減することができる。
【００３４】
［軽負荷時の動作］
次に、軽負荷時の動作について説明する。昨今、電子機器の待機電力の低減が強く求められており、電源装置においては、軽負荷時の消費電力が待機電力に相当する。図３（ｂ）は、電源装置の軽負荷時の連続的な動作状態を表した図であり、上から順に、出力電圧Ｖｏｕｔの電圧波形、ＦＢ端子電圧Ｖｆｂの電圧波形、ＦＥＴ１０５のオン、オフ状態を制御するスイッチングパルスの波形を示し、横軸は時間を示す。なお、図中の基準電圧３０４は、電源ＩＣ１０３の負荷状態判断部３０３の基準電圧３０４を示している。また、横軸において、ｔ２０１、ｔ２０３、ｔ２０５、ｔ２０７、ｔ２０９は期間を示し、ｔ２００、ｔ２０２、ｔ２０４、ｔ２０６、ｔ２０８、ｔ２１０は時間タイミング（以下、タイミングという）を示している。図３（ｂ）に示す軽負荷時においては、期間ｔ２０３のようなＦＥＴ１０５が強制的にオフされる期間（時間幅）が、図３（ａ）で示した中負荷時の期間ｔ１０５の期間（時間幅）よりも長くなる。これは、軽負荷時では、中負荷時と比べてトランス１０４の二次側での負荷電流が小さく、出力電圧の降下が緩やかなためである。また、トランス１０４の二次側の消費電力が中負荷時と比べて小さいため、軽負荷時のＦＥＴ１０５をオンしている期間である期間ｔ２０１は、図３（ａ）で示した中負荷時の期間ｔ１０３よりも短い。期間ｔ１０５と期間ｔ２０３の時間差は、負荷電流によって異なるものの、上述した待機電力相当の負荷状態であれば、期間ｔ１０５＜期間ｔ２０３の関係になる。
【００３５】
以上により、軽負荷時のバースト動作の周波数Ｆｂｓｔ＿ｌｏｗは、中負荷時のバースト動作の周波数Ｆｂｓｔ＿ｍｉｄよりも低下することとなり、ＦＥＴ１０５のスイッチングによる損失を低減して、機器の消費電力を更に低減することができる。したがって、中負荷時のバースト動作の周波数Ｆｂｓｔ＿ｍｉｄと軽負荷時のバースト動作の周波数Ｆｂｓｔ＿ｌｏｗについて、一般に下記の式（３）の関係が成り立つ。
Ｆｂｓｔ＿ｍｉｄ＞Ｆｂｓｔ＿ｌｏｗ      （３）
【００３６】
［出力負荷条件、ＦＥＴのパルス幅及びスイッチング回数の関係］
次に、出力負荷条件とＦＥＴ１０５のパルス幅及びスイッチング回数の関係について説明する。前述したように、軽負荷時において消費電力を低減させるには、ＦＥＴ１０５のスイッチング周波数を低下させることに加えて、スイッチング回数を減らすことも重要である。なぜなら、ＦＥＴ１０５のスイッチング回数が多くなると、ＦＥＴ１０５のオン時、オフ時に発生するスイッチング損失が増加し、消費電力を増加させてしまうためである。
【００３７】
また、電源ＩＣ１０３はフィードバック端子１０３ｆの端子電圧Ｖｆｂとスイッチングパルスの停止電圧である基準電圧３０４を比較することで、連続したスイッチング回数を決定する。更に、電源ＩＣ１０３は、ＩＳ端子１０３ｉに入力されたＩＳ端子電圧Ｖｉｓと、フィードバック端子１０３ｆに入力されたＦＢ端子電圧Ｖｆｂを比較することで、ＦＥＴ１０５のスイッチングパルスのパルス幅を決定する。すなわち、連続したスイッチング回数は、フィードバック端子１０３ｆの端子電圧Ｖｆｂが基準電圧３０４より低くなるまで継続されるため、概ね負荷電流が大きいほどスイッチング回数が多くなる。
【００３８】
よって、中負荷時のバースト動作における連続スイッチング回数Ｓｂｓｔ＿ｎｍと軽負荷時のバースト動作における連続スイッチング回数Ｓｂｓｔ＿ｎｌについて、一般に下記の式（４）の関係が成り立つ。
Ｓｂｓｔ＿ｎｍ＞Ｓｂｓｔ＿ｎｌ      （４）
【００３９】
また、前述したことから、単位時間当たりのＦＥＴ１０５のスイッチング回数が以下のようになることもわかる。すなわち、重負荷時の連続スイッチング動作における連続スイッチング回数Ｓｎｈ、中負荷時のバースト動作における連続スイッチング回数Ｓｎｍ、軽負荷時のバースト動作における連続スイッチング回数Ｓｎｌについて、下記の式（５）の関係が成り立つ。
Ｓｎｈ＞Ｓｎｍ＞Ｓｎｌ      （５）
【００４０】
更に、ＩＳ端子電圧ＶｉｓとＦＢ端子電圧Ｖｆｂの差が大きいほど、ＦＥＴ１０５をオン状態にするスイッチングパルスのオンのパルス幅は長くなり、また負荷電流が大きいほど長くなる。しかし、フィードバックループの応答等の条件によっては、重負荷時と中負荷時における最大パルス幅は等しくなる可能性がある。すなわち、ＦＥＴ１０５のスイッチングパルスの重負荷時の最大パルス幅ＰＷｈ＿Ｍａｘ、中負荷時の最大パルス幅ＰＷｍ＿Ｍａｘ、軽負荷時の最大パルス幅ＰＷｌ＿Ｍａｘについて、一般に下記の式（６）の関係が成り立つ。
ＰＷｈ＿Ｍａｘ≒ＰＷｍ＿Ｍａｘ＞ＰＷｌ＿Ｍａｘ      （６）
【００４１】
［出力リプルについての課題］
前述したように、電源装置において軽負荷時のみならず、中負荷時においても消費電力を低減させるためには、ＦＥＴ１０５のオン時のパルス幅を大きくし、スイッチング回数を減らすことが求められる。また、電源ＩＣ１０３は、ＩＳ端子１０３ｉに入力されたＩＳ端子電圧ＶｉｓとＦＢ端子１０３ｆに入力されたＦＢ端子電圧Ｖｆｂを、パルス幅決定部３０２の比較部３０２ｃにより比較し、その結果に基づいて、ＦＥＴ１０５のオン時間を決定している。スイッチング電源装置では、中負荷時のスイッチング動作から重負荷時のスイッチング動作に移行する直前の負荷領域では、負荷電流が比較的大きいにもかかわらず、バースト動作を行っているため出力リプルが大きくなる。すなわち、中負荷から重負荷への動作状態の移行期間において、出力リプルが大きくなる。
【００４２】
前述した図３（ａ）に示す中負荷時では、負荷電流が比較的大きいため、ＦＥＴ１０５のオフ期間（バースト動作における強制オフする期間）における出力電圧、及びＦＢ端子電圧の変化も大きい。そのため、比較部３０２ｃで決定されるＦＥＴ１０５のオンのパルス幅も長くなる。ＦＥＴ１０５のオン時のパルス幅が長いと、トランス１０４を介して二次側へ伝達される瞬時電力も大きく、ＦＥＴ１０５のオン期間における出力電圧、及びＦＢ端子電圧Ｖｆｂの変化も大きくなるので、出力電圧のリプル電圧が大きくなってしまう。
【００４３】
また、前述したように、昨今の低消費電力化の流れから、軽負荷時のバースト動作の周波数Ｆｂｓｔ＿ｌｏｗ、及び中負荷時のバースト動作の周波数Ｆｂｓｔ＿ｍｉｄは従来よりも低くなる傾向にある。したがって、バースト動作の周波数Ｆｂｓｔ＿ｍｉｄが低くなると、ＦＥＴ１０５のオフ期間及びＦＥＴ１０５のオン時のパルス幅が長くなり、上述した出力電圧のリプル電圧が大きくなる現象がより顕著に現れる傾向となる。スイッチング電源装置において低消費電力化することと、出力電圧のリプル電圧が大きくなることはトレードオフの関係にあり、低消費電力化を重要視している昨今のスイッチング電源では出力電圧のリプル電圧が大きくなる傾向にある。
【００４４】
［パルス幅制限電源装置の概要］
上述したバースト動作では、軽負荷時及び中負荷時に出力電圧のリプルが発生することが知られている。このリプルを低減させるためには、スイッチング素子（例えば電界効果トランジスタ等）をターンオンするときのスイッチングパルスのオン（ＯＮ）のパルス幅を制限する制御を行うことが有効である。以下、スイッチング素子のオンのパルス幅に制限を設けたスイッチング電源装置（以下、パルス幅制限電源装置ともいう）の回路構成及び動作について説明する。
【００４５】
［回路構成］
図４は、パルス幅制限電源装置の回路構成を示す回路図であり、前述した図１のスイッチング電源装置と同様の回路構成については、同じ符号を付して説明を省略する。図４に示すパルス幅制限電源装置は、図１で説明したスイッチング電源装置に、パルス幅制限部３０５と基準電圧３０６を追加した構成となっている。パルス幅制限部３０５は、スイッチング素子であるＦＥＴ１０５の駆動時間を決定し、基準電圧３０６は、スイッチング素子ＦＥＴ１０５の駆動パルス時間の上限を制限する判断に用いられる。
【００４６】
まず、第一の電圧である基準電圧３０４と、第二の電圧である基準電圧３０６の大小関係は、パルス幅制限部３０５にヒステリシス特性を持たせるため、以下の式（７）で示す関係になる。
基準電圧３０６＞基準電圧３０４      （７）
【００４７】
パルス幅制限部３０５は、パルス幅制限判定部３０５ａ、マスク信号生成部３０５ｂ、タイマ３０５ｃ、論理和回路（以下、ＯＲ回路という）３０５ｄで構成されている。そして、パルス幅制限部３０５の出力は、ＦＦ３１０のＲ端子、ボトム検知回路３０７に入力される。パルス幅制限部３０５は（ａ）パルス幅の制限、制限解除の判定、（ｂ）タイマによりＦＦ３１０のＱ出力のＨレベル出力の継続時間測定、（ｃ）（ａ）、（ｂ）により決定されるマスク信号の生成、（ｄ）マスク信号、比較部３０２ｃより最終出力の判定を行う。
【００４８】
まず、（ａ）については、パルス幅制限判定部３０５ａは、ＦＢ端子１０３ｆに入力されたＦＢ端子電圧Ｖｆｂ、基準電圧３０４、基準電圧３０６を比較し、比較結果に基づいてパルス幅の制限、制限解除の判定を行う。具体的には、パルス幅制限判定部３０５ａは、ＦＢ端子電圧Ｖｆｂが基準電圧３０４より低くなると、マスク信号生成部３０５ｂにＨレベルを出力してパルス幅を制限する。一方、ＦＢ端子電圧Ｖｆｂが基準電圧３０６より高くなると、パルス幅制限判定部３０５ａはマスク信号生成部３０５ｂにＬレベルを出力してパルス幅制限を解除する。ＦＢ端子電圧Ｖｆｂが基準電圧３０４より高く、基準電圧３０６よりも低い場合には、パルス幅制限判定部３０５ａは従前の状態を保持する。
【００４９】
（ｂ）については、パルス幅制限判定部３０５ａの出力がＨレベルであるときのみ行われる。すなわち、パルス幅制限判定部３０５ａの出力がＨレベルのときは、ＦＦ３１０のＱ出力がＨレベルになると、マスク信号生成部３０５ｂはタイマ３０５ｃをスタートさせて、ＦＦ３１０のＱ出力がＨレベルを継続している時間の測定を開始する。なお、パルス幅制限判定部３０５ａの出力がＬレベル（パルス幅の制限解除時）、もしくはＦＦ３１０のＱ出力がＬレベル（ＦＥＴ１０５がオフ状態）のときは、時間測定を行わない。
【００５０】
（ｃ）のマスク信号の生成はマスク信号生成部３０５ｂによって行われ、比較部３０２ｃによるＦＢ端子電圧ＶｆｂとＩＳ端子電圧Ｖｉｓとの比較結果を有効（マスク解除状態）とするか、無効（マスク状態）とするかを決定する。ここでは、（ｂ）によるタイマ３０５ｃの値が所定値未満の場合はマスク解除状態とし、マスク信号生成部３０５ｂはＬレベルを出力し、（ｂ）によるタイマ３０５ｃの値が所定値以上の場合はマスク状態として、マスク信号生成部３０５ｂはＨレベルを出力する。
【００５１】
（ｄ）については、パルス幅決定部３０２は、ＦＦ３１０のＲ端子への信号を出力する。ここではＯＲ回路３０５ｄを用いて、（ｃ）によるマスク信号生成部３０５ｂの出力、又は比較部３０２ｃの出力がＨレベル状態のときに、ＯＲ回路３０５ｄはＨレベルを出力する。もし、マスク信号生成部３０５ｂの出力がＨレベルであれば、比較部３０２ｃの出力がＬレベルであっても、ＯＲ回路３０５ｄのＦＦ３１０のＲ端子への出力はＨレベルとなる。このように、パルス幅決定部３０２が上述のような動作を行うことにより、ヒステリシス特性を持ったＦＥＴ１０５のオンのパルス幅の制限動作が行われる。
【００５２】
［中負荷時の動作］
パルス幅制限電源の特徴は中負荷時の動作にあり、中負荷時の場合の動作について図５の動作波形と対応づけて説明する。図５はパルス幅制限電源装置の中負荷時の連続的な動作状態を表した図である。図５において、上から順にパルス幅制限電源装置から負荷に流れる負荷電流の電流波形、出力電圧Ｖｏｕｔの電圧波形、ＦＢ端子電圧Ｖｆｂの電圧波形、ＦＥＴ１０５のオン状態を示すスイッチングパルスの波形を示し、横軸は時間を示す。なお、図中の基準電圧３０４、基準電圧３０６は、電源ＩＣ１０３のパルス幅制限部３０５に入力される基準電圧３０４、基準電圧３０６を示している。また、横軸において、ｔ３００、ｔ３０２、ｔ３０４、ｔ３０６、ｔ３０８は期間を示し、ｔ３０１、ｔ３０３、ｔ３０５、ｔ３０７、ｔ３０９、ｔ３１０、ｔ３１１は時間タイミング（以下、タイミングという）を示している。
【００５３】
パルス幅制限電源装置では、ＦＦ３１０のＱ出力がＨレベルになると、パルス幅制限部３０５では、タイマ３０５ｃがＦＦ３１０のＱ出力のＨレベル継続時間の測定を開始する。ＦＥＴ１０５がオンすると、図１に示すスイッチング電源装置であれば、電源ＩＣ１０３は、ＩＳ端子電圧Ｖｉｓが上昇し、ＦＢ端子電圧Ｖｆｂよりもわずかに高くなった時点で、ＦＥＴ１０５をオフする。一方、図４のパルス幅制限電源装置では、パルス幅制限部３０５において前述した（ａ）〜（ｄ）の動作によって、ＦＥＴ１０５のスイッチングパルスのパルス幅の制限を行っている。そのため、例えばＩＳ端子電圧ＶｉｓがＦＢ端子電圧Ｖｆｂに到達していなくても、前述したＦＦ３１０のＱ出力のＨレベル継続時間を測定しているタイマのタイマ値が所定値に到達した時点で、パルス幅制限部３０５の出力はＨレベルとなる。これにより、ＦＦ３１０のＲ端子にＨレベルの信号が入力されることにより、ＦＦ３１０のＱ出力はＬレベルとなり、ＦＥＴ１０５はオフされる。
【００５４】
ある中負荷条件において、前述したようにＩＳ端子電圧ＶｉｓがＦＢ端子電圧Ｖｆｂに到達する前にＦＥＴ１０５をオフすると、図１に示すスイッチング電源装置に比べ、瞬時にトランス１０４の二次側に伝える電力は小さくなる。そのため、１バースト周期当たりのＦＥＴ１０５のオン回数が図１に示すスイッチング電源装置よりも多くなる。これは、中負荷時のバースト動作では、１度に供給される瞬時電力を小さくし、スイッチング回数を増やすことで必要な電力を供給していることになる。このように、バースト動作において、パルス幅制限部３０５によってＦＥＴ１０５をオンするスイッチングパルスのパルス幅に制限を設けることで、トランス１０４の二次側に１度に供給する瞬時電力を小さくする。その結果、出力電圧Ｖｏｕｔ、及びＦＢ端子電圧Ｖｆｂの変化も緩やかとなり、出力電圧Ｖｏｕｔのリプル電圧を小さくすることが可能となる。
【００５５】
パルス幅制限電源装置では、バースト動作において、ＦＥＴ１０５をオンするスイッチングパルスのパルス幅の上限を設定しているため、トランス１０４の二次側で必要な電力を十分に供給することができなくなるような負荷条件が存在する。このような場合は中負荷から重負荷に状態が遷移することになる。
【００５６】
図５において、タイミングｔ３０９以降が中負荷から重負荷に状態が移行する負荷条件を示している。図５において、タイミングｔ３０９でＦＢ端子電圧Ｖｆｂが基準電圧３０４より高くなっても、上述したようにパルス幅制限部３０５は、ＦＥＴ１０５をオンするスイッチングパルスのパルス幅を制限しながら、ＦＥＴ１０５のスイッチング動作を制御する。その後、タイミングｔ３１０において負荷電流が増加し、出力電圧Ｖｏｕｔが再び低下すると、トランス１０４の二次側において必要な消費電力に対し十分な電力供給ができず、ＦＢ端子電圧Ｖｆｂが基準電圧３０６まで上昇する（タイミングｔ３１１）。ＦＢ端子電圧Ｖｆｂが基準電圧３０６より高くなると、パルス幅制限部３０５はパルス幅の制限を解除する。これにより、電源ＩＣ１０３は、図２（ａ）に示す重負荷時のスイッチング電源装置の動作波形と同じように、ＩＳ端子電圧Ｖｉｓが上昇し、ＦＢ端子電圧Ｖｆｂよりもわずかに高くなった時点まで、ＦＥＴ１０５はオンされる（タイミングｔ３１１以降）。
【００５７】
次に、パルス幅制限電源装置の軽負荷時の動作について説明する。パルス幅制限電源装置では、バースト動作において、パルス幅制限部３０５によってＦＥＴ１０５をオンするスイッチングパルスのパルス幅制限を行っている。このようなパルス幅制限を行うと、スイッチング回数が増加し、消費電力の低減を求められるような軽負荷時において、消費電力の増加が懸念される。パルス幅制限電源装置では、そのような実情を鑑みて、パルス幅制限によって決定されるパルス幅は、パルス制限が行われない軽負荷時のパルス幅よりも大きくなるように設定している。すなわち、パルス幅制限によって決定される最大パルス幅をＰＬＳｌｉｍ、軽負荷時にＦＢ端子電圧ＶｆｂとＩＳ端子電圧Ｖｉｓを比較して決定されるパルス幅をＰＬＳｌｏｗとすると、以下の式（８）に示す関係が成り立つ。これにより、軽負荷時の消費電力を一般的なスイッチング電源装置と同程度にすることができる。
ＰＬＳｌｉｍ＞ＰＬＳｌｏｗ      （８）
以上のように、パルス幅制限電源装置では、パルス幅制限部３０５及び基準電圧３０６を追加することにより、軽負荷時の消費電力を増加させることなく、中負荷時の出力リプルを低減することができる。
【００５８】
また、スイッチング電源装置には、ＭＯＳＦＥＴ等のスイッチング素子の主要端子間に現れるトランスとコンデンサの共振電圧波形を利用し、軽負荷時のスイッチング周波数を抑える擬似共振スイッチング電源装置がある。疑似共振スイッチング電源装置では、スイッチング損失を低減させるボトムスキップと呼ばれる制御方式が用いられている。ところが、上述した２つの制御、すなわちパルス幅制限とボトムスキップを同時に行うスイッチング電源装置では、負荷が変動し、パルス幅制限を開始すると、急激にトランスの充放電時間が短くなるため、ボトムスキップの回数が増加する。ボトムスキップ回数が増えることにより、スイッチング周波数が下がり、その結果、負荷に対する電力の供給が足りない状態になってしまって出力電圧が低下するという課題が生じる。
【実施例１】
【００５９】
図６は、実施例１のスイッチング電源装置の回路構成を示す回路図である。図６に示す回路構成は、上述した図４のパルス幅制限電源装置の回路に、ボトムスキップ制御部４０１と、遅延回路３１３と、ＦＥＴ１０５のドレイン端子とソース端子間に共振用のコンデンサ１１５を追加した構成である。図６においては、前述した図４のスイッチング電源装置と同様の回路構成については、同じ符号を付して説明を省略する。ボトムスキップ制御部４０１は、ボトムスキップを制御する回路と、ボトムスキップ回数を固定制御する回路から構成されている。ボトムスキップを制御する回路は、ボトム数制御部４０３、ボトム数カウンタ４０５、ＡＮＤ回路４０６ａ、４０６ｂ、４０６ｃ、ＯＲ回路４０７から構成されている。また、ボトムスキップ回数を固定制御する回路は、ボトム数固定制御部４０２、タイマ４０４から構成されている。以下では、図６の回路構成及び動作について説明する。
【００６０】
［ボトムスキップ制御］
（ボトム検知回路）
検知手段であるボトム検知回路３０７は、電源ＩＣ１０３のＢＴＭ端子１０３ｂに入力されるトランス１０４の補助巻線１０４ｈの端子電圧Ｖ１０４ｈの立下りエッジで、且つ零ボルトとなったタイミングを検知する。これによりＦＥＴ１０５のオンするタイミングと、ＦＥＴ１０５のオフ時にドレイン端子−ソース端子間に現れる両端電圧の波形である、トランス１０４と共振のコンデンサ１１５による共振電圧波形のボトム（最小電圧点）のタイミングを検知することができる。本実施例のボトム検知回路３０７は、本実施例の回路構成の前提となる図４に示す回路構成のボトム検知回路３０７とは以下の点で異なる。すなわち、図４のボトム検知回路３０７の出力は、トランス１０４の補助巻線１０４ｈの端子電圧Ｖ１０４ｈが立下りエッジで且つ零ボルトとなったとき、ＬレベルからＨレベルに反転し、その後Ｈレベルを維持する。一方、図６に示す本実施例では、ボトムスキップ制御を行う場合、ＦＥＴ１０５のスイッチング動作の１周期において、複数回のボトムが検知されることがあるため、ボトム検知回路３０７は、出力のＨレベルを維持しない構成となっている。すなわち、具体的にはボトム検知回路３０７の出力は、補助巻線１０４ｈの端子電圧Ｖ１０４ｈが立下りエッジで且つ零ボルトとなったときにＬレベルからＨレベルに反転し、その後Ｈレベルを１００ｎｓ（ナノ秒）間維持し、その後Ｌレベルに戻る。なお、本実施例ではボトム検知回路のＨレベル出力を維持する時間を１００ｎｓに設定しているが、この期間は１００ｎｓに限るものではなく、自由に設定することができる。そして、ボトム検知回路３０７の出力は、ボトムスキップ制御部４０１のボトム数制御部４０３とボトム数カウンタ４０５に入力される。
【００６１】
（ボトム数制御部）
決定手段であるボトム数制御部４０３は、ボトム検知回路３０７、ＡＮＤ回路３０９、４０６ａ、４０６ｂ、４０６ｃ、後述するボトム数固定制御部４０２と接続されている。ボトム数制御部４０３は、上述したボトム検知回路３０７から出力されるＨレベル信号間の時間を、ボトム数制御部４０３内部のタイマにより測定することで、ＦＥＴ１０５のターンオンから１回目のボトム検知までの期間を算出する。この期間は、トランス１０４の二次側の負荷の状態により変化し、重負荷状態であれば長く、軽負荷状態であれば短くなる。そのため、算出された期間によって負荷の状態を検知することができ、算出された期間が短い場合、すなわち負荷が軽い場合にはボトムのスキップ数を多くすることで、スイッチング損失を低減することができる。そして、ボトム数制御部４０３はＡＮＤ回路３０９の出力がＨレベルになったとき、すなわちＦＥＴ１０５がオンされたときに、ボトム数制御部４０３内部のタイマのリセットを行う。タイマをリセットし、時間計測を行うことにより、スイッチングパルスの１周期ごとのＦＥＴ１０５のターンオンから１回目のボトム検知までの期間を算出することができる。
【００６２】
ボトム数制御部４０３は、ＦＥＴ１０５のターンオンから１回目のボトム検知までの期間（以下、オンオフ期間という）と、スキップするボトム数とを対応付けたテーブルを有している。そして、ボトム数制御部４０３は、算出されたオンオフ期間に対応するボトムスキップ数をテーブルから読み出すことにより、スキップするボトム数を決定し、ＡＮＤ回路４０６ａ、４０６ｂ、４０６ｃのいずれか１つにＨレベルを出力する。本実施例では、ボトム数制御部４０３は、以下のようなオンオフ期間に応じて、該当するＡＮＤ回路にＨレベルを出力する。すなわちオンオフ期間が１０μｓ（マイクロ秒）以上の場合にはＡＮＤ回路４０６ａにＨレベルが出力され、８μｓから１０μｓの間の場合にはＡＮＤ回路４０６ｂにＨレベルが出力され、８μｓ以下の場合はＡＮＤ回路４０６ｃにＨレベルが出力される。なお、本実施例では、スキップするボトム数決定の閾値となるオンオフ時間を８μｓと１０μｓに設定しているが、ボトム数決定の閾値となるオンオフ時間は８μｓと１０μｓに限るものではなく、自由に設定することができる。
【００６３】
（ボトム数カウンタ）
カウント手段であるボトム数カウンタ４０５は、ボトム検知回路３０７、ＡＮＤ回路３０９、４０６ａ、４０６ｂ、４０６ｃと接続されている。ボトム数カウンタ４０５は、ボトム検知回路３０７から出力されたＨレベルの信号をカウントし、そのカウント結果に基づいて、接続されているＡＮＤ回路４０６ａ、４０６ｂ、４０６ｃのいずれか１つにＨレベルを出力する。本実施例では、ボトム数カウンタ４０５は、以下のカウント値、すなわちボトム検知回路３０７において検知されたボトム数に応じて、該当するＡＮＤ回路にＨレベルを出力する。すなわち、ボトム数カウンタ４０５は、ボトム検知回路３０７がＦＥＴ１０５のターンオン後の１回目のボトムを検知したときにはＡＮＤ回路４０６ａにＨレベルを出力する。同様にして、ボトム数カウンタ４０５は、２回目のボトムを検知したときはＡＮＤ回路４０６ｂに、３回目のボトムを検知したときは４０６ｃにＨレベルを出力する。また、ボトム数カウンタ４０５にはＡＮＤ回路３０９の出力が入力され、ＡＮＤ回路３０９の出力がＨレベルになったとき、すなわちＦＥＴ１０５がターンオンしたときには、ボトム数カウンタ４０５は、カウント結果をリセットする。
【００６４】
上述したボトム数制御の結果、ボトム数制御部４０３が決定したボトム数とボトム数カウンタ４０５がカウントしたボトム回数が一致したＡＮＤ回路４０６ａ、４０６ｂ、４０６ｃのいずれか１つからＨレベルが出力される。すなわち、本実施例では、ボトムスキップを行わない場合はＡＮＤ回路４０６ａから、ボトムを１回スキップする場合はＡＮＤ回路４０６ｂから、ボトムを２回スキップする場合はＡＮＤ回路４０６ｃから、それぞれＨレベルが出力される。そして、ＡＮＤ回路４０６ａ、４０６ｂ、４０６ｃから出力されたＨレベルは、ＯＲ回路４０７を経由して、ＡＮＤ回路３０９に入力される。これにより、軽負荷時などのボトムスキップが必要な場合には、負荷状態判断部３０３がＨレベルを出力していても、ＡＮＤ回路４０６ａ、４０６ｂ、４０６ｃからの出力に応じて、ＡＮＤ回路３０９の出力が決定される。そのため、ＡＮＤ回路４０６ａ、４０６ｂ、４０６ｃからの出力によって、必ずしもすぐにはＦＥＴ１０５はオンされず、ボトムスキップを行ってからＦＥＴ１０５をオンさせることができるので、軽負荷時のスイッチング損失の低減を図ることができる。
【００６５】
（遅延回路）
本実施例では、パルス幅決定部３０２に遅延回路３１３が追加され、遅延回路３１３は負荷状態判断部３０３とＯＲ回路４０７に接続されている。図６に示す負荷状態判断部３０３は、遅延回路３１３への出力端子とＡＮＤ回路３０９への出力端子を有している。負荷状態判断部３０３は、ＡＮＤ回路３０９への出力端子からはＦＢ端子電圧Ｖｆｂが基準電圧３０４より低くなるとＬレベルを出力し、逆にＦＢ端子電圧Ｖｆｂが基準電圧３０４より高くなるとＨレベルを出力する。一方、遅延回路３１３には、負荷状態判断部３０３はＦＢ端子電圧Ｖｆｂが基準電圧３０４より低くなるとＨレベルを出力し、逆にＦＢ端子電圧Ｖｆｂが基準電圧３０４より高くなるとＬレベルを出力する。その結果、本実施例では、ＦＢ端子電圧Ｖｆｂが基準電圧３０４より低くなると、遅延回路３１３を経由してＯＲ回路４０７にＨレベルが出力され、ＨレベルはＦＢ端子電圧Ｖｆｂが基準電圧３０４より高くなるまで維持される。そして、遅延回路３１３の遅延量は、ＦＢ端子電圧Ｖｆｂが基準電圧３０４を上回ったときに、ＡＮＤ回路３０９がＨレベルを出力できる時間分の遅延量が設定されている。このような構成により、ＦＢ端子電圧Ｖｆｂが基準電圧３０４より高くなると、負荷状態判断部３０３がＡＮＤ回路３０９にＨレベルを出力する。また、ＯＲ回路４０７には、負荷状態判断部３０３から遅延回路３１３を経由してＨレベルが入力されているため、Ｈレベルを出力している。その結果、ＡＮＤ回路３０９はＨレベルを出力し、ＦＦ３１０のＳ端子にＨレベルの信号が入力されることにより、ＦＦ３１０はセットされ、Ｑ出力からＨレベルの信号が出力されて、ＦＥＴ１０５がターンオンし、スイッチングが再開される。
【００６６】
［ボトム数固定制御］
ところが、前述したように図４のパルス幅制限電源装置に、上述したボトムスキップ機能を追加した場合には、負荷が変動しＦＥＴ１０５をオンするスイッチングパルスのパルス幅の制限が開始されると、オンのパルス幅が急激に小さくなる。これにより、ＦＥＴ１０５がオンしてから１回目のボトムが検知されるまでの時間が短くなる。そのため、ボトムのスキップ数が急激に増加することにより、負荷への電力供給が追い付かず、出力電圧が一時的に低下してしまう。そこで、本実施例では、スキップするボトム数を固定するボトム数固定制御部４０２を追加し、ＦＥＴ１０５をオンするパルス幅の制限が開始されてから所定の期間、スキップするボトム数を固定してＦＥＴ１０５のスイッチングを行う。これにより、出力電圧の一時的な低下を防いでいる。
【００６７】
パルス幅の制限が開始されたことを検知するために、ボトム数固定制御部４０２には、ＦＢ端子電圧Ｖｆｂが基準電圧３０４より低くなると、マスク信号生成部３０５ｂから出力されたマスク信号が入力される。ボトム数固定制御部４０２は、マスク信号がＨレベルになり、パルス幅制限が開始されたことを検知すると、ボトム数固定制御部４０２に接続されたボトム数固定用のタイマ４０４を作動させる。ボトム数固定制御部４０２は、タイマ４０４が作動している所定の期間、ボトム数制御部４０３にボトム数を固定させる制御を行う。
【００６８】
負荷が変動した後、ＦＢ端子電圧Ｖｆｂは、負荷電流減少後のトランス１０４の二次側における消費電力とトランス１０４を介して供給される電力が等しくなる電圧に収束する。電圧が収束するのに要する期間よりも、タイマ４０４が作動している期間を長く設定することで、一時的に出力電圧が低下しうる期間ではボトム数を固定してＦＥＴ１０５のスイッチングを行うことができる。本実施例では、タイマ４０４が作動している所定の期間では、ボトム数固定制御部４０２は、ボトム数制御部４０３に対し、ＡＮＤ回路４０６ａにのみＨレベルを出力するように制御を行う。その結果、ＦＥＴ１０５がオンした後の１回目のボトムをボトム検知回路３０７が検知すると、ボトム数カウンタ４０５はＡＮＤ回路４０６ａにＨレベルを出力する。また、ボトム数制御部４０３も、このとき、ＡＮＤ回路４０６ａにＨレベルを出力する。その結果、ＡＮＤ回路４０６ａはＨレベルを出力し、ＯＲ回路４０７を経由してＡＮＤ回路３０９に入力されることにより、ＦＦ３１０のＳ端子にＨレベルの信号が入力されて、ＦＦ３１０がセットされる。ＦＦ３１０のＱ出力からＨレベルの信号が出力され、ＦＥＴ１０５がオンする。ボトム数固定用のタイマ４０４が所定の期間作動して作動を停止すると、ボトム数固定制御部４０２の動作が止まることにより、ボトム数を固定する制御は解除され、前述したトランスの充放電時間によるボトム数の制御に戻る。これによりＦＥＴ１０５のオンのパルス幅を制限した際に、ボトムのスキップを行わないスイッチングになるため、ボトムのスキップによる電力の供給不足を低減することができ、一時的な出力電圧の低下を低減することができる。
【００６９】
［回路動作］
次に、本実施例の特徴的な回路動作について、図を参照して説明する。図７は、本実施例のスイッチング電源装置の動作波形を示す図である。図７において、上から順にトランス１０４の二次側から負荷に流れる負荷電流の電流波形、出力電圧Ｖｏｕｔの電圧波形、ＦＢ端子電圧Ｖｆｂの電圧波形、ＦＥＴ１０５のドレイン端子−ソース端子間の電圧Ｖｄｓの波形を示し、横軸は時間を示す。なお、図中の基準電圧３０４、基準電圧３０６は、電源ＩＣ１０３のパルス幅決定部３０２に入力される基準電圧３０４、基準電圧３０６を示す。図７の横軸において、ｔ４１１、ｔ４１５、ｔ４１７は期間を示し、ｔ４１２、ｔ４１３、ｔ４１４、ｔ４１６は時間タイミング（以下、タイミングという）を示している。また、ボトム数固定期間は、ボトム数固定用のタイマ４０４によるボトムスキップ数が固定された期間を示している。更に、オン幅制限状態は、パルス幅決定部３０２によるＦＥＴ１０５のオンのパルス幅が制限されない期間（図中、制限なしと表示）と、パルス幅が制限される期間（図中、制限ありと表示）を示す。
【００７０】
図７において、期間ｔ４１１では、負荷は一定で、負荷状態を示す負荷電流の状態も安定しており、ＦＥＴ１０５のパルス幅の制限を解除した状態（図中、制限なしと表示）でスイッチングを行っている。タイミングｔ４１２で負荷が急激に減少し負荷電流が減少すると、フィードバックループの応答の遅れから、出力電圧の一時的な上昇が起こる（図９のタイミングｔ４１２〜ｔ４１３）。タイミングｔ４１２〜ｔ４１３における出力電圧の上昇に追従して、ＦＢ端子電圧Ｖｆｂは減少し、タイミングｔ４１３で基準電圧３０４を下回る。ＦＢ端子電圧Ｖｆｂが基準電圧３０４よりも低くなると、パルス幅決定部３０２によるパルス幅制限が開始される（図中、制限ありと表示）。なお、パルス幅制限が解除されるのは、ＦＢ端子電圧が基準電圧３０６より高くなったときであり、図７においては、パル幅制限が継続された状態（制限ありの状態）となっている。更に、パルス幅の制限が行われると、前述したように、ボトム数固定制御部４０２によるボトム数固定制御もタイミングｔ４１３から所定の期間（図７のタイミングｔ４１３〜ｔ４１６の期間）行われる。ところが、タイミングｔ４１３〜ｔ４１４の期間においては、ＦＢ端子電圧Ｖｆｂが基準電圧３０４より低いため、負荷状態判断部３０３からＡＮＤ回路３０９への出力はＬレベルなので、ＡＮＤ回路３０９の出力はＬレベルとなってＦＦ３１０はセットされない。ＦＦ３１０のＱ出力はＬレベルなので、ＦＥＴ１０５はオンされない。タイミングｔ４１４になると、ＦＢ端子電圧Ｖｆｂが基準電圧３０４より高いため、負荷状態判断部３０３からＡＮＤ回路３０９への出力はＨレベルとなる。また、遅延回路３１３を介してＯＲ回路４０７からＡＮＤ回路３０９にＨレベルが出力されるので、ＡＮＤ回路３０９の出力はＨレベルとなって、ＦＦ３１０はセットされ、ＦＦ３１０のＱ出力がＨレベルとなるので、ＦＥＴ１０５がオンされる。期間ｔ４１５においては、パルス幅決定部３０２によるパルス幅制限が行われるので、期間ｔ４１１と比べて、ＦＥＴ１０５のオンのパルス幅（図７の電圧Ｖｄｓの最低電圧の区間）が短くなっている。また、本実施例では、ボトム数固定期間では、ボトムスキップは行わない（ボトムスキップ数は０）ので、期間ｔ４１５における電圧Ｖｄｓの波形はボトム部分がない。そして、タイミングｔ４１６になり、ボトム数固定期間が経過すると、ボトム数固定制御部４０２によるボトム数固定制御が解除され、ボトム数制御部４０３により、ＦＥＴ１０５のオンオフ期間に基づいたボトムスキップ制御が行われる。
【００７１】
上述したように、本実施例によれば、軽負荷時及び中負荷時にＦＥＴ１０５のオンのパルス幅を制限する制御と、ボトムスキップ制御を同時に行うことができ、重負荷から軽負荷への急激な負荷変動が起きても、出力電圧の変動を抑制することができる。本実施例ではボトム数固定制御時にボトムのスキップを行わない例を示したが、本実施例はボトムのスキップを行わない構成に限る趣旨のものではない。ボトム数固定制御時に、ＡＮＤ回路４０６ａ以外のＡＮＤ回路４０６ｂ、４０６ｃにＨレベルを出力するように、ボトム数固定制御部４０２及びボトム数制御部４０３を構成することで、ボトム数固定制御時にボトムのスキップを行うことが可能である。
【００７２】
また、本実施例ではボトムスキップ制御部４０１のＡＮＤ回路４０６を３つにする例を示したが、本実施例はＡＮＤ回路４０６ａ、４０６ｂ、４０６ｃの数を３つに限る趣旨のものではない。例えば、ＡＮＤ回路の数量を減らすことでボトムの最大スキップ数を減らしたり、逆にＡＮＤ回路の数量を増やすことでボトムの最大スキップ数を増やしたりすることも可能である。以上説明したように、本実施例によれば、スイッチング素子のオンのパルス幅制限により出力電圧が低下しないように、ボトムスキップ制御及びスイッチング素子のオンのパルス幅制御を行うことができる。
【実施例２】
【００７３】
実施例２では、重負荷から軽負荷へ急激に負荷が変動した際に起こり得る出力電圧の変動をより抑えるための構成について説明する。図８は、実施例２のスイッチング電源装置の回路構成を示す回路図であり、実施例１のスイッチング電源と同様の構成については、同じ符号を付して説明を省略する。本実施例の特徴は、図６で説明した実施例１のスイッチング電源に対して、パルス幅制限部３０５に接続された、第三の基準電圧である基準電圧３１２を追加していることである。
【００７４】
［回路構成］
本実施例における基準電圧３０４、３０６、３１２の大小関係は、以下の式（９）に示すとおりである。
基準電圧３０６＞基準電圧３１２＞基準電圧３０４      （９）
【００７５】
実施例１では、ＦＢ端子電圧Ｖｆｂが基準電圧３０４より低くなると、ＦＥＴ１０５のスイッチングパルスのパルス幅が制限され、ＦＢ端子電圧Ｖｆｂが基準電圧３０６より高くなると、パルス幅の制限は解除される。また、ＦＢ端子電圧Ｖｆｂが基準電圧３０４より高く、基準電圧３０６よりも低い場合には、パルス幅の制限は、従前の状態を保持していた。一方、本実施例では、ＦＢ端子電圧Ｖｆｂが基準電圧３１２より低くなると、ＦＥＴ１０５のスイッチングパルスのパルス幅が制限され、逆にＦＢ端子電圧Ｖｆｂが基準電圧３０６より高くなるとパルス幅の制限は解除される。更に、ＦＢ端子電圧Ｖｆｂが基準電圧３１２よりも高く、基準電圧３０６よりも低い場合には、従前の状態を保持する回路構成となっている。その他の回路構成については、実施例１と同様であり、説明を省略する。
【００７６】
［回路動作］
次に、本実施例の特徴的な回路動作について、図を参照して説明する。図９は、本実施例のスイッチング電源装置の動作波形を示す図である。図９において、上から順にトランス１０４の二次側から負荷に流れる負荷電流の電流波形、出力電圧Ｖｏｕｔの電圧波形、ＦＢ端子電圧Ｖｆｂの電圧波形、ＦＥＴ１０５のドレイン端子−ソース端子間の電圧Ｖｄｓの波形を示し、横軸は時間を示す。なお、図中の基準電圧３０４、基準電圧３１２、基準電圧３０６は、電源ＩＣ１０３のパルス幅決定部３０２に入力される基準電圧３０４、基準電圧３１２、基準電圧３０６を示している。また、一点鎖線で示す電圧Ｖｆｂａは、ＦＢ端子電圧Ｖｆｂが収束する電圧波形を示している。図９の横軸において、ｔ４２１、ｔ４２３、ｔ４２５、ｔ４２７は期間を示し、ｔ４２２、ｔ４２４、ｔ４２６は時間タイミング（以下、タイミングという）を示している。また、ボトム数固定期間は、ボトム数固定用のタイマ４０４によるボトムスキップ数が固定された期間を示している。更に、オン幅制限状態は、パルス幅決定部３０２によるＦＥＴ１０５のオンのパルス幅が制限されない期間（図中、制限なしと表示）と、パルス幅が制限される期間（図中、制限ありと表示）を示す。
【００７７】
図９の出力電圧において、実線で示す出力電圧Ｖｏ＿ｅｘ２は、本実施例の構成における出力電圧の波形であり、点線で示す出力電圧Ｖｏ＿ｅｘ１は、実施例１の構成における出力電圧の波形である。同様に、図９のＦＢ端子電圧において、実線で示すＦＢ端子電圧Ｖｆｂ＿ｅｘ２は、本実施例の構成におけるＦＢ端子電圧の電圧波形であり、点線で示すＦＢ端子電圧Ｖｆｂ＿ｅｘ１は、実施例１の構成におけるＦＢ端子電圧の電圧波形である。
【００７８】
図９において、期間ｔ４２１では、負荷は一定で、負荷状態を示す負荷電流の状態も安定しており、ＦＥＴ１０５のパルス幅の制限を解除した状態（図中、制限なしと表示）でスイッチングを行っている。タイミングｔ４２２で負荷が急激に減少し負荷電流が減少すると、フィードバックループの応答の遅れから、出力電圧の一時的な上昇が起こる（図９の期間ｔ４２３）。期間ｔ４２３における出力電圧の上昇に追従して、ＦＢ端子電圧Ｖｆｂは減少し、基準電圧３１２よりも低くなったタイミングｔ４２４で、パルス幅決定部３０２によるパルス幅制限が開始される（図中、制限ありと表示）。その後、Ｖｆｂ＿ｅｘ２の電圧波形が示すように、ＦＢ端子電圧Ｖｆｂは電圧Ｖｆｂａに収束し、安定する。すなわち、本実施例では、新たに基準電圧３１２を設け、パルス幅決定部３０２によるＦＥＴ１０５のオンのパルス幅の制限を、ＦＢ端子電圧Ｖｆｂが基準電圧３１２を下回った時点で行う。これにより、ＦＢ端子電圧Ｖｆｂの電圧変化は、基準電圧３０４を経由せずに電圧Ｖｆｂａに変化（収束）することができる。また、実施例１と同様に、パルス幅の制限が行われると、ボトム数固定制御も所定の期間（図９のタイミングｔ４２４〜ｔ４２６の期間）行われるため、ボトムスキップによる電力の供給不足から発生する一時的な出力電圧の降下が抑制される。ボトム数固定制御が行われるボトム数固定期間がタイミングｔ４２６で終了すると、期間ｔ４２７では、ボトム数制御部４０３によるボトムスキップ制御が行われる。
【００７９】
一方、図９のような負荷変動が実施例１の図６に示す回路構成で起きた場合には、負荷状態が重負荷から軽負荷になり、パルス幅決定部３０２によるパルス幅の制限が行われるためには、ＦＢ端子電圧Ｖｆｂが基準電圧３０４を下回らなければならない。すなわち、ＦＢ端子電圧Ｖｆｂが基準電圧３０６を下回り、電圧Ｖｆｂａに収束するまでに、基準電圧３０４を経由しなければならない。そのため、実施例１の場合には、本実施例と比べて、パルス幅決定部３０２によるパルス幅の制限が行われるタイミングが遅くなり、ＦＢ端子電圧Ｖｆｂが電圧Ｖｆｂａに収束するまでに要する時間が長くなる。
【００８０】
以上説明したように、本実施例では、パルス幅決定部３０２によるＦＥＴ１０５のオンのパルス幅の制限が、ＦＢ端子電圧Ｖｆｂが基準電圧３１２より低くなると行われる。これにより、ＦＢ端子電圧Ｖｆｂは最終的な値である電圧Ｖｆｂａに、基準電圧３１２が設けられていない場合より早い時間で到達することができる。更に、ＦＢ端子電圧Ｖｆｂが電圧Ｖｆｂａに早く収束するため、スイッチングパルスのパルス幅の変動も早く収束する。これにより出力電圧Ｖｏｕｔのアンダーシュートとリンギングは低減される。
【００８１】
以上のように、本実施例によれば、軽負荷時及び中負荷時にＦＥＴ１０５のオンのパルス幅を制限する制御と、ボトムスキップ制御を同時に行うことができ、重負荷から軽負荷への急激な負荷変動が起きても、出力電圧の変動を抑制することができる。なお、実施例１の構成は、本実施例に当てはめると、基準電圧３１２と基準電圧３０４が同一の電圧値である構成ともいえる。
【００８２】
実施例１と同様に、本実施例でもボトム数固定制御時にボトムのスキップを行わない例を示したが、本実施例はボトムのスキップを行わない構成に限る趣旨のものではない。例えば、ボトム数固定制御時にＡＮＤ回路４０６ａ以外のＡＮＤ回路４０６ｂ、４０６ｃにＨレベルを出力するように、ボトム数固定制御部４０２及びボトム数制御部４０３を構成することで、ボトム数固定制御時にボトムスキップを行うことが可能である。
【００８３】
また、本実施例では、ボトムスキップ制御部のＡＮＤ回路を３つにする例を示したが、本実施例は、ＡＮＤ回路４０６ａ、４０６ｂ、４０６ｃの数を３つに限る趣旨のものではない。例えば、ＡＮＤ回路の数量を減らすことでボトムの最大スキップ数を減らすことや、逆にＡＮＤ回路の数量を増やすことでボトムの最大スキップ数を増やすことも可能である。以上説明したように、本実施例によれば、スイッチング素子のオンのパルス幅制限により出力電圧が低下しないように、ボトムスキップ制御及びスイッチング素子のオンのパルス幅制御を行うことができる。
【実施例３】
【００８４】
実施例１、２で説明した電源装置は、例えば画像形成装置の低圧電源、すなわちコントローラ（制御部）やモータ等の駆動部へ電力を供給する電源として適用可能である。以下に、実施例１、２の電源装置が適用される画像形成装置の構成を説明する。
【００８５】
［画像形成装置の構成］
画像形成装置の一例として、レーザビームプリンタを例にあげて説明する。図１０に電子写真方式のプリンタの一例であるレーザビームプリンタの概略構成を示す。レーザビームプリンタ５００は、静電潜像が形成される像担持体としての感光ドラム５１１、感光ドラム５１１を一様に帯電する帯電部５１７（帯電手段）、感光ドラム５１１に形成された静電潜像をトナーで現像する現像部５１２（現像手段）を備えている。そして、感光ドラム５１１に現像されたトナー像をカセット５１６から供給された記録材としてのシート（不図示）に転写部５１８（転写手段）によって転写して、シートに転写したトナー像を定着器５１４で定着してトレイ５１５に排出する。この感光ドラム５１１、帯電部５１７、現像部５１２、転写部５１８が画像形成部である。また、レーザビームプリンタ５００は、実施例１、２で説明した電源装置５５０を備えている。なお、実施例１、２の電源装置５５０を適用可能な画像形成装置は、図１０に例示したものに限定されず、例えば複数の画像形成部を備える画像形成装置であってもよい。更に、感光ドラム５１１上のトナー像を中間転写ベルトに転写する一次転写部と、中間転写ベルト上のトナー像をシートに転写する二次転写部を備える画像形成装置であってもよい。
【００８６】
レーザビームプリンタ５００は、画像形成部による画像形成動作や、シートの搬送動作を制御するコントローラ５２０を備えており、実施例１、２に記載の電源装置５５０は、例えばコントローラ５２０に電力を供給する。また、実施例１、２に記載の電源装置５５０は、感光ドラム５１１を回転するため、又はシートを搬送する各種ローラ等を駆動するためのモータ等の駆動部に電力を供給する。本実施例の画像形成装置は、省電力を実現する待機状態（例えば、軽、中負荷時）にある場合に、例えばコントローラ５２０のみに電力を供給する等、負荷を軽くして消費電力を低減させることができる。すなわち、本実施例の画像形成装置では、軽、中負荷時に、実施例１、２で説明した電源装置５５０はバースト動作（間欠発振動作）を行う。前述したように、電源装置５５０は、パルス幅制限制御により消費電力を増加させることなく、中負荷時の出力リプルを低減し、更にボトムスキップ制御によりスイッチング周波数の上昇を抑え、スイッチング損失を低減させる。また、電源装置５５０は、重負荷から軽負荷への急激な負荷変動が起きても、ボトムスキップ制御時のボトムスキップ数を固定することにより、出力電圧の変動を抑えることができる。以上説明したように、本実施例によれば、スイッチング素子のオンのパルス幅制限により出力電圧が低下しないように、ボトムスキップ制御及びスイッチング素子のオンのパルス幅制御を行うことができる。
【符号の説明】
【００８７】
１０４    トランス
１０５    ＦＥＴ
１０９    フォトカプラ
３０２    パルス幅決定部
４０１    ボトムスキップ制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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