(57)【要約】      （修正有）【課題】負電圧サージによる正孔の注入量を抑制してハイサイド回路の誤動作や破壊を防止する高耐圧集積回路装置を提供する。【解決手段】高電位領域であるｎウェル領域３を取り囲むように耐圧領域であるｎウェル領域４にｎウェル領域４を貫通してｐ基板に達する欠落部６３ａを有するｐ-開口部６３を設けることで、負電圧サージによる正孔の注入量を抑制する。【選択図】図１
2015173255.tif 000002
【特許請求の範囲】
【請求項１】
直列に接続された２つのパワートランジスタの高電位側パワートランジスタを駆動する高耐圧半導体集積回路装置であって、第１導電型の半導体層の表面層または表面上に形成された第２導電型の高電位領域と、前記半導体層の表面層または表面上に形成され、前記高電位領域に接して取り囲み、前記高電位領域よりも不純物濃度の低い第２導電型の耐圧領域と、前記半導体層の表面層または表面上に、前記耐圧領域と接して取り囲む第１導電型の共通電位領域と、前記高電位領域内に形成された第１導電型の中間電位領域と、前記高電位領域の表面層に形成された第２導電型の第１高濃度領域と、前記共通電位領域の表面層に形成された第１導電型の第２高濃度領域と、
前記第１高濃度領域に接する第１ピックアップ電極と、前記第２高濃度領域に接する第２ピックアップ電極と、を備え、
前記中間電位領域は、前記高電位領域内に形成された回路領域を構成し、直列に接続された２つの前記パワートランジスタの主回路電源である高電圧電源の高電位側電位から該高電圧電源の低電位側電位である共通電位までの間の中間電位が印加される領域であり、前記高電位領域は、前記中間電位を基準として低電圧電源の高電位側の電位が印加される領域であり、高耐圧接合終端領域は、前記耐圧領域、前記共通電位領域、前記第１高濃度領域および前記第２高濃度領域からなる領域である高耐圧集積回路装置であって、
前記高電位領域の表面から前記第１導電型の半導体層に達し前記回路領域を取り囲み欠落部を有する第１導電型の開口部を備え、前記欠落部が位置する箇所の前記共通電位領域と前記回路領域の間の前記耐圧領域もしくは前記高電位領域に前記第１高濃度領域を配置することを特徴とする高耐圧集積回路装置。
【請求項２】
前記開口部は、前記高電位領域表面から該高電位領域を貫通して前記第１導電型の半導体層に達する第１導電型領域であることを特徴とする請求項１に記載の高耐圧集積回路装置。
【請求項３】
前記開口部は、前記高電位領域内に所定の間隔をあけて前記第１導電型の半導体層が表面に露出した領域であることを特徴とする請求項１に記載の高耐圧集積回路装置。
【請求項４】
前記第１導電型の半導体層が表面に露出した領域に第１導電型の追加拡散層を備えることを特徴とする請求項３に記載の高耐圧集積回路装置。
【請求項５】
前記欠落部から前記中間電位領域までの距離が１００μｍ以上であることを特徴とする請求項１〜４のいずれか一項に記載の高耐圧集積回路装置。
【請求項６】
前記回路領域のうち低電圧電源の高電位側の電位が印加される高電位回路領域を備え、前記欠落部から前記中間電位領域および前記高電位回路領域までの距離が１００μｍ以上であることを特徴とする請求項１〜４のいずれか一項に記載の高耐圧集積回路装置。
【請求項７】
前記中間電位領域が、前記欠落部に対向し、かつ前記開口部に近接して配置されることを特徴とする請求項１〜４のいずれか一項に記載の高耐圧集積回路装置。
【請求項８】
前記回路領域に接続するパッドが、前記中間電位領域と前記欠落部に挟まれた前記高電位領域上に絶縁膜を介して配置されることを特徴とする請求項１〜４のいずれか一項に記載の高耐圧集積回路装置。
【請求項９】
前記高電位領域に配置されている容量素子および抵抗素子の少なくとも一つが、前記中間電位領域と前記欠落部に挟まれた前記高電位領域に配置されることを特徴とする請求項１〜４のいずれか一項に高耐圧集積回路装置。
【請求項１０】
前記高電位領域の端部の平面形状が四つ以上の辺とそれらを接続する円弧部を有するコーナーであるとき、前記開口部が前記高電位領域の端部の一辺とそれに隣接する二辺からなる三辺以上に沿って配置されることを特徴とする請求項１〜４のいずれか一項に記載の高耐圧集積回路装置。
【請求項１１】
前記高電位領域の端部の平面形状が四つ以上の辺とそれらを接続する円弧部を有するコーナーであるとき、前記開口部が前記高電位領域の端部の一辺とそれに隣接する二辺からなる三辺以上に連続して前記共通電位領域と前記中間電位領域との間に配置されることを特徴とする請求項１〜４のいずれか一項に記載の高耐圧集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、高耐圧集積回路装置（ＨＶＩＣ）に関する。特に、回路内に負電圧サージが入力されたときに流れる過電流で誤動作が起こることを防止した高耐圧集積回路装置に関する。
【背景技術】
【０００２】
ＰＷＭインバータ等の電力逆変換（直流交流変換）用ブリッジ回路の上側アームを構成するスイッチングパワーデバイスを駆動する手段としては、高耐圧接合を利用した素子分離方式のＨＶＩＣが使用されている。ＨＶＩＣは、スイッチングパワーデバイスの異常時の過電流検出や温度検出手段を備えた高機能化や、トランスやフォトカプラ等による電気的絶縁を行わないことでの電源システムの小型化・低コスト化を図ることができる。
【０００３】
図７は、インバータなどの電力変換装置のスイッチングパワーデバイスとそれを駆動する従来のＨＶＩＣの接続例を示す説明図である。図７には、２つのスイッチングパワーデバイス（ここではＩＧＢＴ１１４、１１５）が直列に接続された半ブリッジの例が示されている。図７に示す電力変換装置は、この上アームのＩＧＢＴ１１５と下アームのＩＧＢＴ１１４を交互にオンさせることで出力端子であるＶｓ端子から高電位あるいは低電位を交互に出力して、Ｌ負荷１１８に交流電力を供給している（交流電流を流している）。
【０００４】
すなわち、高電位を出力する場合には、上アームのＩＧＢＴ１１５がオンし、下アームのＩＧＢＴ１１４がオフするようにＩＧＢＴ１１４とＩＧＢＴ１１５を動作させる。また、逆に低電位を出力する場合には上アームのＩＧＢＴ１１５がオフし、下アームのＩＧＢＴ１１４がオンするようにＩＧＢＴ１１４とＩＧＢＴ１１５を動作させる。尚、ＩＧＢＴ１１４、１１５に逆並列に接続されたダイオードはＦＷＤ（Ｆｒｅｅ  Ｗｈｅｅｌｉｎｇ
Ｄｉｏｄｅ）１１６、１１７である。この間、駆動素子であるＨＶＩＣ１１１では、下アームのＩＧＢＴ１１４へのゲート信号はＧＮＤ基準にて信号を出力し、上アームのＩＧＢＴ１１５へのゲート信号はＶｓ端子基準にて信号を出力することになる。このため、ＨＶＩＣ１１１はレベルシフト機能を備える必要がある。
【０００５】
なお、図７中の符号で、Ｖｓｓは、主回路電源である高電圧電源の高電位側である。ＧＮＤは、グランド（接地）である。Ｖｓは、Ｖｓｓ電位からＧＮＤ電位まで変動する中間電位である。Ｈ−ＶＤＤは、Ｖｓを基準とする第２低電圧電源１１３の高電位側である。Ｌ−ＶＤＤは、ＧＮＤを基準とする第１低電圧電源１１２の高電位側である。第２低電圧電源１１３は、ブートストラップ回路方式の場合は、Ｌ−ＶＤＤとＨ−ＶＤＤの間に接続される外付けのブートストラップダイオード（図示せず）によって充電される外部コンデンサ（図示せず）から構成される。
【０００６】
また、Ｈ−ＩＮは、レベルアップ回路と接続するローサイド側のＣ−ＭＯＳ回路のゲートに入力される入力信号および入力端子である。Ｌ−ＩＮは、下アームのＩＧＢＴ１１４のゲートと接続するローサイド側のＣ−ＭＯＳ回路のゲートに入力される入力信号および入力端子である。また、Ｈ−ＯＵＴは、上アームのＩＧＢＴ１１５のゲートへ出力するハイサイド側のＣ−ＭＯＳ回路の出力信号および出力端子である。Ｌ−ＯＵＴは、下アームのＩＧＢＴ１１４のゲートへ出力する出力信号および出力端子である。また、ＡＬＭ−ＩＮは、上アームのＩＧＢＴ１１５の温度や過電流を検出したときの検出信号１１９の入力信号および入力端子である。ＡＬＭ−ＯＵＴは、レベルダウンされた検出信号の出力信号および出力端子である。
【０００７】
図８および図９は、図７に示したＨＶＩＣ１１１の内部のレベルシフト回路とその周辺回路を示す回路図である。図８はレベルアップ回路を含む回路図であり、図９はレベルダウン回路を含む回路図である。図８，９において、符号１２０は、中間電位Ｖｓを基準とする図７で示す第２低電圧電源１１３の高電位側の端子である。
【０００８】
ここでは、周辺回路として、レベルシフト回路の入力信号を伝達するローサイド側のＣ−ＭＯＳ回路と、レベルシフト回路の出力信号を上アームのＩＧＢＴ１１５に伝達するハイサイド側のＣ−ＭＯＳ回路を示した。なお、以下の説明でｐはｐ型、ｎはｎ型を示す。
【０００９】
図８において、ローサイド回路に入力信号（Ｈ−ＩＮ）が入力されると、その信号はローサイド回路のＣ−ＭＯＳ回路を経由してレベルアップ回路のｎチャネルＭＯＳＦＥＴ４１のゲートに入力される。この信号でｎチャネルＭＯＳＦＥＴ４１はオン・オフし、レベルアップ回路の出力信号が出力部１０１から出力され、その信号によりハイサイド回路のＣ−ＭＯＳ回路がオン・オフして出力信号（Ｈ−ＯＵＴ）が出力される。この出力信号は中間電位Ｖｓを基準とした信号に変換される。この出力信号が上アームのＩＧＢＴ１１５のゲートに入力されて、上アームのＩＧＢＴ１１５をオン・オフさせる。図８のレベルアップ回路は、上アームのＩＧＢＴ１１５がｎチャネル型の場合に必要となる。
【００１０】
図９において、レベルダウン回路はｐチャネルＭＯＳＦＥＴ４３とレベルシフト抵抗７２で構成される。レベルシフト抵抗７２には、ダイオード７６が並列接続している。ＡＬＭ−ＩＮの信号がハイサイド回路のＣ−ＭＯＳ回路のゲートに入力され、Ｃ−ＭＯＳ回路の出力信号がレベルダウン回路のｐチャネルＭＯＳＦＥＴ４３のゲートに入力される。ｐチャネルＭＯＳＦＥＴ４３をオン・オフすることで、レベルダウン回路の出力部１０２からローサイド側の信号が出力され、ローサイド回路のＣ−ＭＯＳ回路の出力からレベルダウンした信号がＡＬＭ−ＯＵＴから検出信号としてローサイド側に出力される。
【００１１】
スイッチングパワーデバイスは、モーター制御用のインバータのほか、大容量のＰＤＰ（プラズマディスプレイパネル）、液晶パネルなどの電源用途、エアコンや照明といった家電用インバータなど多くの分野で広く利用されていており、ＩＧＢＴ以外にパワーＭＯＳＦＥＴも使用される。
【００１２】
これらモーターや照明などは図７に示したようなインダクタンス負荷となる。そのため、プリント基板上の配線や負荷までのケーブル等による寄生インダクタンス成分等の影響をＨＶＩＣのＶｓ端子やＨ−ＶＤＤ端子は受ける。この寄生インダクタンス成分により、上アームのＩＧＢＴ１１５がオフする時に、ＨＶＩＣ１１１のＶｓ端子やＨ−ＶＤＤ端子がグランド（図７のＧＮＤ端子）に対してマイナス電位側へ変動する。この変動がハイサイド回路の誤動作やラッチアップによる素子破壊の原因になる。
【００１３】
図１０は、従来のＨＶＩＣのレベルシフト回路の詳細図である。図１０（ａ）はレベルアップ回路図であり、図１０（ｂ）はレベルダウン回路図である。
【００１４】
図１０（ａ）に示すレベルアップ回路は、レベルシフト抵抗７１と、このレベルシフト抵抗７１とドレインが接続するｎチャネルＭＯＳＦＥＴ４１とを備え、レベルシフト抵抗７１とｎチャネルＭＯＳＦＥＴ４１との接続部をレベルアップ回路の出力部１０１とする構成となっている。
【００１５】
上記のようにＨ−ＶＤＤがＧＮＤ電位より大幅に低電位になったときに（過大な負電圧サージが印加されたとき）、レベルシフト抵抗７１が熱破壊されることを防止するために、レベルシフト抵抗７１にはダイオード７５が並列に接続される。また、Ｈ−ＶＤＤに過電圧が印加された場合、ダイオード７５は、ハイサイド回路のＣ−ＭＯＳ回路のＭＯＳＦＥＴのゲートに過大な電圧が印加されることを防止する機能を有する。このダイオード７５には、通常はツェナーダイオードが多用される。また、ｎチャネルＭＯＳＦＥＴ４１には、逆並列にボディーダイオード４２が内蔵されている。
【００１６】
一方、図１０（ｂ）に示すレベルダウン回路は、ｐチャネルＭＯＳＦＥＴ４３のドレインと、このドレインと接続するレベルシフト抵抗７２を備え、レベルシフト抵抗７２とｐチャネルＭＯＳＦＥＴ４３との接続部をレベルダウン回路の出力部１０２とする構成となっている。
【００１７】
Ｈ−ＶＤＤがＧＮＤ電位より大幅に低電位になったときに、レベルシフト抵抗７２が熱破壊されるのを防止するために、レベルシフト抵抗７２にはダイオード７６が並列に接続される。また、ｐチャネルＭＯＳＦＥＴ４３がオン動作時にＨ−ＶＤＤに過電圧が印加された場合、ダイオード７６は、ローサイド回路のＣ−ＭＯＳ回路のＭＯＳＦＥＴのゲートに過電圧が印加されるのを防止する機能を有する。また、ｐチャネルＭＯＳＦＥＴ４３がオン動作時にＨ−ＶＤＤに過電圧が印加されるのを防止する機能を有する。また、ｐチャネルＭＯＳＦＥＴ４３には、逆並列にボディーダイオード４４が接続されている。
【００１８】
図１１は、従来の自己分離型の高耐圧集積回路装置５００のハイサイド回路、ローサイド回路のそれぞれのロジック部とレベルアップ回路部および高耐圧接合終端領域（ＨＶＪＴ）の要部を示す断面図である。尚、図１１中の符号２１はｐオフセット領域であり、符号２２〜２４，２６〜２８，３２〜３４，３６〜３８はソース、ドレインおよびコンタクトとなる領域である。また、符号２５，２９，３５，３９はゲート電極である。各ゲート電極と基板１との間には図示しないがゲート酸化膜が形成されている。また、ゲート酸化膜上には、図示しないが層間絶縁膜および保護膜が形成されている。
【００１９】
図１１において、ＧＮＤ電位に接続されたｐ基板１の表面層には、ｎウェル領域２およびｎウェル領域３が形成される。ｎウェル領域２内には、例えば、ローサイド回路のＣ−ＭＯＳ回路などが形成される。ｎウェル領域３には、例えば、レベルシフト回路やハイサイド回路のＣ−ＭＯＳ回路などが形成される。
【００２０】
レベルシフト用のｎチャネルＭＯＳＦＥＴ４１は、耐圧領域となるｎ-ウェル領域４と、ｎ-ウェル領域４と接するｐウェル領域５１と、ｐウェル領域５１の表面層に形成されるｎソース領域５３およびｐコンタクト領域５６と、ｎ-ウェル領域４の表面層に形成されるｎドレイン領域５２と、ｎソース領域５３とｎドレイン領域５２に挟まれたｐウェル領域５１上にゲート酸化膜（図示せず）を介して形成されるゲート電極５５とを備えている。
【００２１】
このｎチャネルＭＯＳＦＥＴ４１のｎドレイン領域５２は、表面金属配線によってレベルシフト抵抗７１を介してＨ−ＶＤＤに接続されている。高耐圧集積回路装置５００は、ｎチャネルＭＯＳＦＥＴ４１のｎドレイン領域５２とレベルシフト抵抗７１との接続部をレベルアップ回路の出力部１０１としている。
【００２２】
出力部１０１は、このレベルアップ用のｎチャネルＭＯＳＦＥＴ４１がオンすると低電位を出力し、オフすると高電位を出力する。このため、高耐圧集積回路装置５００は、異なる基準電位間の信号伝達であるレベルシフト動作を行うことができる。
【００２３】
上述のように、上アームＩＧＢＴ１１５をオフするタイミングでＶｓ端子には、ＧＮＤ電位に対しマイナス電位となるサージが入る。この中間電圧Ｖｓは、以下の式（１）を使用して計算することができる。
【００２４】
Ｖｓ＝Ｌ×ｄＩ／ｄｔ・・・（１）中間電圧ＶｓがＧＮＤ電位からＶｓｕｐｐｌｙとＶｆとを足し合わせた値を引いた値よりも低くなると、半導体チップの内部寄生ダイオードが導通し始める。尚、Ｖｓｕｐｐｌｙは第２低電圧電源１１３もしくは図示しないブートストラップコンデンサの両端間のバッテリ電圧であり、Ｖｆは寄生のダイオード４５，４６の順方向電圧降下である。
【００２５】
中間電圧Ｖｓが大きくマイナス方向に引かれた場合には過電流がチップを流れ、その結果、ハイサイド回路が誤動作したり、チップが故障するおそれがある。マイナス電圧に引かれている期間は、ＨＶＩＣ１１１からプリント基板上の配線や負荷までのケーブル等による寄生インダクタンス成分（Ｌ１）とＩＧＢＴ１１５で流していたオン電流Ｉ１のオフする期間によるｄＩ１／ｄｔの積に比例して、スパイク状のマイナスサージがＶｓ端子に、例えば、−３０Ｖ程度およそ数百ｎｓから５００ｎｓ程度の期間印加される。
【００２６】
図１２は、図１１のハイサイド回路およびレベルシフタなどの要部を示す配置図である。高電位領域であるｎウェル領域３には、Ｈ−ＶＤＤパッド、Ｈ−ＯＵＴパッド、Ｖｓパッドおよび中間電位領域が形成される。中間電位領域であるＶｓ電位領域８１とは、図１１のｐオフセット領域３１およびｐドレイン領域３４である。ｎウェル領域３の外周の表面層には、帯状にｎコンタクト領域である第２高濃度領域６２が形成される。第２高濃度領域６２上には、第２ピックアップ電極２０３が配置されている。このｎウェル領域３を取り囲んで耐圧領域であるｎ-ウェル領域４が形成される。このｎ-ウェル領域４を取り囲んでｐ共通電位領域６１が形成される。Ｈ−ＶＤＤ電位領域８２は、図１１で示した、ｎコンタクト領域３２やｐソース領域３３などが形成される領域である。
【００２７】
また、ｐ共通電位領域６１の表面層には、帯状にｐコンタクト領域である第１高濃度領域５６が形成される。この第１高濃度領域５６上には、第１ピックアップ電極２０２が配置されている。ここでは便宜上、第１、第２ピックアップ電極２０２，２０３は点在した黒四角て示した。
【００２８】
この点在する黒四角はピックアップ電極２０２，２０３と第１、第２高濃度領域５６，６２を結ぶ層間絶縁膜および保護膜に形成される図示しないコンタクトホールを埋める金属を表わしている。
【００２９】
ｐ共通電位領域６１に接してｐ共通電位領域６１を取り囲んで低電位領域であるｎウェル領域２が形成される。このｎウェル領域２に図１１に示すＧＮＤ基準のローサイド回路が形成される。ｎウェル領域２とｎ-ウェル領域４に挟まれたｐ基板１の表面層にｐウェル領域５１が形成される。このｐウェル領域５１の表面層にはレベルシフタのｎチャネルＭＯＳＦＥＴ４１が形成される。また、第２高濃度領域６２とｐ共通電位領域６１およびこれらの領域に挟まれたｎ-ウェル領域４で高耐圧接合終端領域（ＨＶＪＴ）を構成する。レベルシフタが形成されるｐウェル領域５１とｎ-ウェル領域４とは接している。
【００３０】
前記の各領域を無駄なく効率よく配置してチップサイズの縮小化を図る場合、中間電位領域であるＶｓ電位領域８１の一部は、第２高濃度領域６２に近接した配置となる。この近接した箇所を符号Ｅ（図１２参照）とすると、箇所Ｅは中間電位領域であるＶｓ電位領域８１と高耐圧接合終端領域（ＨＶＪＴ）の第２高濃度領域６２が互いに対向する箇所である。そのため、中間電位領域であるＶｓ電位領域８１と高耐圧接合終端領域（ＨＶＪＴ）との対向距離が最小となる箇所である（以下、対向箇所Ｅとする）。
【００３１】
このような高耐圧集積回路として、高電圧集積回路チップに関し、より詳しく特許文献１〜５で説明する。
【００３２】
特許文献１には、半ブリッジ構成のパワートランジスタを駆動する高電圧集積回路を保護するための回路が示されている。この回路は、出力ノード（点）での過大な負のスイングを見込んだ回路を対象とし、負電圧スパイク中の電流を制限する抵抗器を基板と接地の間に有する高電圧集積回路チップについて開示されている。
【００３３】
また、特許文献２には、高耐圧集積回路装置として、レベルシフタに属するスイッチング素子のドレイン電極と増幅器（Ｃ−ＭＯＳ回路）に属するＭＯＳトランジスタのゲート電極との間にダイオードを挿入することで逆バイアスの影響を減殺する装置が開示されている。
【００３４】
また、特許文献３には、別の高耐圧集積回路装置として、レベルシフタに属するスイッチング素子のドレインとレベルシフト抵抗と電流制限抵抗とが直列接続され、レベルシフト抵抗と電流制限抵抗との間をレベルアップ回路の出力部とすることが開示されている。
【００３５】
また、特許文献４には、別の高耐圧集積回路装置として、次の装置が開示されている。共通接地ノード（ＣＯＭ）と仮想接地ノード（Ｖｓ）との間に高耐圧ダイオード（Ｄ３）を高電圧制御回路（ＨＶＩＣ）内部に共通の基板領域を利用して設ける。それによって、パワーデバイス駆動回路において、高電位側基準電位（仮想接地Ｖｓ）に発生する負電圧のアンダーシュートによる高電位側電源電圧の低下を確実に抑制することが開示されている。
【００３６】
また、特許文献５には、別の高耐圧集積回路装置として、パワーデバイス駆動回路について記載されている。このパワーデバイス駆動回路において、高電位側基準電位（仮想接地Ｖｓ）領域に距離的に近い箇所にある高耐圧接合終端領域部のコンタクトを間引く、または耐圧領域長の拡張、ダブルリサーフ構造の部分的追加する。これによって、負電圧のアンダーシュートによる高電位側電源電圧の低下に伴う高電位側基準電位（仮想接地Ｖｓ）領域へのキャリア注入量を低減することが開示されている。
【先行技術文献】
【特許文献】
【００３７】
【特許文献１】特開２００１−２１０９７２号公報
【特許文献２】特開２００１−２５２３５号公報
【特許文献３】特開２００８−３０１１６０号公報
【特許文献４】特開２０１０−２６３１１６号公報
【特許文献５】国際公開２０１２−１７６３４７号公報
【発明の概要】
【発明が解決しようとする課題】
【００３８】
前記した図７に示す接続において、Ｖｓｓの電圧が１２００Ｖ程度であり、Ｈ−ＶＤＤの電圧がＶｓに対して１５Ｖ程度高い電位である場合について説明する。
【００３９】
上アームのＩＧＢＴ１１５がオン動作し、下アームのＩＧＢＴ１１４がオフ動作をしている際は、上アームＩＧＢＴ１１５からＬ負荷１１８に対して電流が流れる。この状態から上アームのＩＧＢＴ１１５がオフ動作すると、Ｌ負荷１１８が電流を維持しようとして、下アームのＦＷＤ１１６を介してＧＮＤより電流が流れる。そのため、Ｖｓ端子の電位がＧＮＤ電位よりも低くなり、例えば、−３０Ｖ程度にもなる。Ｖｓ端子の電位が−３０Ｖ程度となった場合、Ｈ−ＶＤＤ端子の電位は−１５Ｖ（＝−３０Ｖ＋１５Ｖ）程度になる。
【００４０】
図１１に示す高耐圧集積回路装置の構造では、ｐ基板１およびｐ共通電位領域６１がＧＮＤ電位にある。ｎウェル領域３、ｎ-ウェル領域４がともにＧＮＤ電位より低くなるまでＶｓ端子の電位が低下した場合について説明する。
【００４１】
ｐ基板１およびｎウェル領域３からなる寄生のダイオード４５と、ｐ共通電位領域６１およびｎ-ウェル領域４からなる寄生のダイオード４６とが順方向バイアスになり大きな電流が流れる。この電流はＩＧＢＴ１１５のゲート・エミッタ間の容量を介して流れる。この電流経路（パス）には電流を制限する抵抗成分がないので極めて大きなパルス電流となる。このパルス電流によってＨＶＩＣ１１１が破壊されたり、誤動作を起こしたりする。
【００４２】
また、図１１および図１２において、Ｖｓパッド（端子）またはＨ−ＶＤＤパッド（端子）に負電圧サージが印加されると、ｐ共通電位領域６１からｎ-ウェル領域４へ正孔が注入される（寄生のダイオード４５は基板比抵抗が高く、アノード抵抗が高いため、注入経路としては微小である）。特に、中間電位領域であるＶｓ電位領域８１に対して対向距離が短い対向箇所Ｅの高耐圧接合終端領域（ＨＶＪＴ）では、他の箇所に比べて、Ｖｓ電位領域８１とｐ共通電位領域６１との間のｎ-ウェル領域４の抵抗（寄生のダイオード４６のカソード抵抗）が小さくなる。そのため、ｐ共通電位領域６１からｎ-ウェル領域４への正孔量は他の箇所より多くなる。このｎ-ウェル領域４に入った正孔は、ｎコンタクト領域である第２高濃度領域６２下を通って、マイナス電位のＶｓ電位領域であるｐオフセット領域３１およびｐドレイン領域３６に流れて行く。ｐオフセット領域３１に流入した正孔はｐコンタクト領域３８からＶｓ端子へ引き抜かれる。
【００４３】
しかし、この正孔の一部は、ｎソース領域３７下にも侵入し、ｎソース領域３７、ｐオフセット領域３１およびｎウェル領域３で構成される寄生ｎｐｎトランジスタのゲート電流となり、この寄生ｎｐｎトランジスタがオンしてハイサイド回路のロジック部を誤動作させる場合がある。
【００４４】
さらに、ｎソース領域３７下にも侵入した正孔がｎソース領域３７、ｐオフセット領域３１、ｎウェル領域３およびｐ基板１で構成される寄生サイリスタをオン（ラッチアップ）させてハイサイド回路を破壊させる場合がある。また、この正孔の一部がｎウェル領域３を通ってｐドレイン領域３４に流れて行くと、やはりハイサイド回路のロジック部を誤動作させる場合がある。
【００４５】
また、前記した特許文献１に記載の技術では、電流を制限する抵抗器はＧＮＤ（接地）端子と基板との間に接続されており、それ以外の箇所での接続に関しては触れられていない。この抵抗器はポリシリコン層で形成されているため、負電圧の大きなパルス電流（数Ａ〜数十Ａ）が過渡的にＶｓ端子とＧＮＤ端子間の寄生ダイオードに流れた際に、ポリシリコン層が過電流により熱溶解し破壊に至る恐れがある。
【００４６】
また、前記した特許文献２に記載の技術では、逆バイアスの影響を減殺するためにダイオードを接続しており、Ｌ負荷によりＨ−ＶＤＤが負電位になった場合、ボディーダイオードや寄生ダイオードの電流を制限する抵抗やレイアウト方法に関しては触れられていない。
【００４７】
また、前記した特許文献３に記載の技術では、レベルシフト回路のＶｓ基準の低電圧電源の高電位側（Ｈ−ＶＤＤ）と低電位側（グランド）との間の経路に電流制限抵抗を接続することが記載されている。こうすることで、ｎチャネルＭＯＳＦＥＴのボディーダイオードや寄生ダイオード自体が過電流破壊することや、レベルシフト回路の電流容量の小さい箇所が過電流破壊することを防止することができるということが述べられている。しかしながら、Ｖｓ基準のハイサイド回路の寄生誤動作（誤反転）の防止については触れられていない。
【００４８】
また、前記した特許文献４に記載の技術では、高耐圧ダイオード（Ｄ３）をＶｓ端子とＧＮＤ電位にある高電圧制御回路（ＨＶＩＣ）の基板との間に設けることについて記載されているが、ブートストラップ電源ノードであるＶＢ端子とＧＮＤ電位にある高電圧制御回路（ＨＶＩＣ）の基板との間に設けることについては記載されていない。
【００４９】
また、前記した特許文献５に記載の技術では、ハイサイド回路部のＶｓ電位領域に距離的に近い箇所にある高耐圧接合終端領域部のコンタクトを間引く。または耐圧領域長の拡張、ダブルリサーフ構造の部分的追加する。これによって、負電圧のアンダーシュートによる高電位側電源電圧の低下に伴うＶｓ電位領域へのキャリア注入量を低減するレイアウト方法が記載されている。しかし、ある負電圧サージ期間におけるハイサイド回路の誤動作や破壊は抑制できるが、負電圧値が大きい場合や負電圧パルス期間が長くなった場合には、Ｖｓ電位領域にもキャリアが多量に注入されるため、ハイサイド回路の誤動作や破壊を防止することは出来ない。そのため、効果が限定的となる。
【００５０】
この発明の目的は、前記した課題を解決するために、負電圧サージによる正孔の注入量を抑制してハイサイド回路の誤動作や破壊を防止できる高耐圧集積回路装置を提供することである。
【課題を解決するための手段】
【００５１】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる高耐圧集積回路装置は、直列に接続された２つのパワートランジスタの高電位側パワートランジスタを駆動する高耐圧半導体集積回路装置であって、第１導電型の半導体層の表面層または表面上に形成された第２導電型の高電位領域と、前記半導体層の表面層または表面上に形成され、前記高電位領域に接して取り囲み、前記高電位領域よりも不純物濃度の低い第２導電型の耐圧領域と、前記半導体層の表面層または表面上に、前記耐圧領域と接して取り囲む第１導電型の共通電位領域と、前記高電位領域内に形成された第１導電型の中間電位領域と、前記高電位領域の表面層に形成された第２導電型の第１高濃度領域と、前記共通電位領域の表面層に形成された第１導電型の第２高濃度領域と、前記第１高濃度領域に接する第１ピックアップ電極と、前記第２高濃度領域に接する第２ピックアップ電極と、を備え、前記中間電位領域は、前記高電位領域内に形成された回路領域を構成し、直列に接続された２つの前記パワートランジスタの主回路電源である高電圧電源の高電位側電位から該高電圧電源の低電位側電位である共通電位までの間の中間電位が印加される領域であり、前記高電位領域は、前記中間電位を基準として低電圧電源の高電位側の電位が印加される領域であり、高耐圧接合終端領域は、前記耐圧領域、前記共通電位領域、前記第１高濃度領域および前記第２高濃度領域からなる領域である高耐圧集積回路装置であって、前記高電位領域の表面から前記第１導電型の半導体層に達し前記回路領域を取り囲み欠落部を有する第１導電型の開口部を備え、前記欠落部が位置する箇所の前記共通電位領域と前記回路領域の間の前記耐圧領域もしくは前記高電位領域に前記第１高濃度領域を配置する配置する構成にする。
［作用］
本発明において、ハイサイド駆動回路内のＶｓ電位を取り囲んでいるｐ-開口部と、ｐ-開口部の配置されていない箇所にＨ−ＶＤＤ端子のピックアップ電極を設ける。これにより、Ｖｓ端子の電位がマイナス方向に低下し、Ｈ−ＶＤＤ端子の電位と接続されたハイサイド駆動回路および高耐圧接合終端領域のｎウェル領域が過渡的にＧＮＤ電位より低くなった場合に、高耐圧接合終端領域の共通電位領域であるｐ領域をアノード層とし、高耐圧接合終端領域の耐圧領域であるｎ-ウェル領域をカソード層として構成される寄生ダイオードの電流注入（正孔キャリア注入）を上記ピックアップ電極部に流すことができる。
【００５２】
これにより、ハイサイドロジック（Ｖｓ電位）領域への過渡的に流れる過剰なホール電流の注入を抑制することができる。
【００５３】
その結果、チップの面積を大きくすることなく、負電圧サージによるハイサイドロジックの誤信号伝達を防ぐことが可能となる。また、上記ピックアップ電極とＶｓ電位領域との間に、パッドや容量素子を配置することでレイアウト効率の良い構成でアノード層からＶｓ電位領域までの距離を確保できるため、格段にＶｓ電位領域への正孔キャリア注入量を抑えることができる。
【発明の効果】
【００５４】
この発明によれば、欠落部を有するｐ-開口部を設けることで、負サージによる正孔の注入量を抑制してハイサイド回路の誤動作や破壊を防止できる半導体装置を提供することができる。
【図面の簡単な説明】
【００５５】
【図１】この発明に係る第１実施例の高耐圧集積回路装置１００の要部平面図である。
【図２】図１の要部断面図であり、（ａ）は図１のＡ−Ａ'線で切断した要部断面図、（ｂ）は図１のＢ−Ｂ'線で切断した要部断面図である。
【図３】負電圧サージ発生時のキャリアの流れを示す図である。
【図４】この発明の第２実施例の高耐圧集積回路装置２００の要部平面図である。
【図５】この発明に係る第４実施例の高耐圧集積回路装置３００の要部平面図である。
【図６】この発明に係る第５実施例の高耐圧集積回路装置４００の要部平面図であり、（ａ）は第１高濃度領域５６が一部突出している場合の図（４００ａ）、（ｂ）は、第１高濃度領域５６が一部突出し、その箇所で開口部も突出している図（４００ｂ）である。
【図７】インバータなどの電力変換装置のスイッチングパワーデバイスとそれを駆動する従来のＨＶＩＣの接続例を示す説明図である。
【図８】図７に示したＨＶＩＣ１１１の内部のレベルシフト回路とその周辺回路を示す回路図で、レベルアップ回路を含む回路図である。
【図９】図７に示したＨＶＩＣ１１１の内部のレベルシフト回路とその周辺回路を示す回路図で、レベルダウン回路を含む回路図である。
【図１０】従来のＨＶＩＣのレベルシフト回路図の詳細図である。
【図１１】従来の自己分離型の高耐圧集積回路装置５００のハイサイド回路、ローサイド回路のそれぞれのロジック部とレベルアップ回路部および高耐圧接合終端領域（ＨＶＪＴ）の要部を示す断面図である。
【図１２】図１１のハイサイド回路およびレベルシフタなどの要部を示す配置図である。
【図１３】この発明の第３実施例の高耐圧集積回路装置２００ａの要部平面図である。
【図１４】図１３の要部断面図であり、（ａ）は図１３のＣ−Ｃ'線で切断した要部断面図、（ｂ）は図１３のＤ−Ｄ'線で切断した要部断面図である。
【図１５】図１３の要部断面図であり、（ａ）は図１３のＣ−Ｃ'線で切断した要部断面図、（ｂ）は図１３のＤ−Ｄ'線で切断した要部断面図である。
【図１６】図１３の要部断面図であり、（ａ）は図１３のＣ−Ｃ'線で切断した要部断面図、（ｂ）は図１３のＤ−Ｄ'線で切断した要部断面図である。
【図１７】図１３の要部断面図であり、図１３のＣ−Ｃ'線で切断した要部断面図である。
【発明を実施するための形態】
【００５６】
実施の形態を以下の実施例で説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。尚、従来構造の部位と同一部位には同一の符号を付した。
【実施例１】
【００５７】
図１および図２は、この発明に係る第１実施例の高耐圧集積回路装置１００の構成図であり、図１は要部平面図、図２は図１の要部断面図であり、図２（ａ）は図１のＡ−Ａ'線で切断した要部断面図、図２（ｂ）は図１のＢ−Ｂ'線で切断した要部断面図である。
【００５８】
この高耐圧集積回路装置１００は、ｐ基板１（半導体層）の表面層に形成された高電位領域であるｎウェル領域３と、前記ｐ基板１の表面層に前記ｎウェル領域３と接し、かつｎウェル領域３の外周に沿って形成された、前記ｎウェル領域３よりも不純物濃度の低い耐圧領域であるｎ-ウェル領域４を備える。
【００５９】
また、前記ｐ基板１の表面層に、前記ｎ-ウェル領域４と接し、かつｎ-ウェル領域４の外周に沿って形成された、共通電位（例えば、接地電位）が印加されるｐ共通電位領域６１と、これに接する低電位領域であるｎウェル領域２を備える。
【００６０】
ｐ基板１の不純物濃度は、２．０×１０13／ｃｍ3〜１．０×１０15／ｃｍ3が好ましく、ｐ共通電位領域６１の不純物濃度は、２．０×１０15／ｃｍ3〜５．０×１０18／ｃｍ3の範囲が好ましい。
【００６１】
高耐圧集積回路装置１００は、図７に示したＨＶＩＣ１１１に対応する装置である。よって、図８や図９に示す回路を備えることができる。また、図１１に示した、ローサイド回路のＣ−ＭＯＳをｎウェル領域２に形成することができ、ハイサイド回路のＣ−ＭＯＳをｎウェル領域３に形成することができる。
【００６２】
高電位領域であるｎウェル領域３内には中間電位領域であるＶｓ電位領域８１が形成される。Ｖｓ電位領域８１は、図１１のｐオフセット領域３１およびｐドレイン領域３４である。
【００６３】
また、前記ｎウェル領域３の表面層に形成されたｎコンタクト領域である第２高濃度領域６２と、前記ｐ共通電位領域６１の表面層に形成されたｐコンタクト領域である第１高濃度領域５６を備える。
【００６４】
また、図２に示すように、前記第１高濃度領域５６に接する第１ピックアップ電極２０２と、前記第２高濃度領域６２に接する第２ピックアップ電極２０３を備える。第１、第２ピックアップ電極２０２，２０３は帯状の金属膜２０２ａ，２０３ｄとコンタクトホールを埋める金属２０２ｂ，２０３ｅで構成される。図１では図が煩雑になるので帯状の金属膜２０２ａ，２０３ｄは省略して多数のコンタクトホールを埋める金属２０２ｂ，２０３ｅをピックアップ電極２０２，２０３として示した。勿論、多点のコンタクトホールでなく帯状のコンタクトホールとしても構わない。
【００６５】
前記高電位領域であるｎウェル領域３内に形成される中間電位領域であるＶｓ電位領域８１は、図７に示す直列に接続された２つの前記パワートランジスタの主回路電源である高電圧電源の高電位側電位Ｖｓｓからグランド電位ＧＮＤまでの間の中間電位が印加される領域である。
【００６６】
また、前記ｎウェル領域３には、図７に示す前記中間電位Ｖｓを基準として前記した第２低電圧電源１１３により前記中間電位Ｖｓより高い電位（Ｖ−ＨＤＤ）が印加されるＨ−ＶＤＤ電位領域８２を備える。
【００６７】
また、ｎウェル領域３には、Ｖｓ電位領域８１、Ｈ−ＶＤＤ電位領域８２、Ｈ−ＶＤＤパッド、Ｈ−ＯＵＴパッド、Ｖｓパッド、第２高濃度領域６２、第２ピックアップ電極２０３および欠落部６３ａを有するｐ-開口部６３が形成される。
【００６８】
また、高耐圧接合終端領域（ＨＶＪＴ）１９３は、前記ｎ-ウェル領域４である耐圧領域、前記ｐ共通電位領域６１、前記第１高濃度領域５６および前記第２高濃度領域６２からなる領域である。
【００６９】
また、ｎウェル領域３の表面からｐ基板１に達して形成され欠落部６３ａを有するｐ-開口部６３を備える。またｐ-開口部６３は、ｎウェル領域３の内側にｎウェル領域３の端部に沿って配置されることがキャリアの注入を防止する点で望ましい。欠落部６３ａの近傍でｎウェル領域３の端部に沿って配置される１本の第２高濃度領域６２ａ（６２）を備える。また、この１本の第２高濃度領域６２ａ（６２）と対向してｎウェル領域３内に配置されるもう１本の第２高濃度領域６２ｂ（６２）を備える。
【００７０】
前記の２本の第２高濃度領域６２ａ，６２ｂ（６２）のそれぞれに接する第２ピックアップ電極２０３ａ，２０３ｂ（２０３）を備える。
【００７１】
また、前記欠落部６３ａがない箇所のｐ-開口部６３の内側のｎウェル領域３に前記とは別の第２高濃度領域６２ｃ（６２）を設け、この第２高濃度領域６２ｃ（６２）に接続する第２ピックアップ電極２０３ｃ（２０３）と前記の第２高濃度領域６２ｂ（６２）に接続する第２ピックアップ電極２０３ｂ（２０３）からＨ−ＶＤＤパッドへ電圧が送られる。このＶ−ＨＤＤパッドの電圧は高電位領域であるｎウェル領域３に形成した回路の電源となる。尚、符号６２，２０３は符号６２ａ，６２ｂ，６２ｃ，２０３ａ，２０３ｂ，２０３ｃの総称として付した符号である。
【００７２】
図１および図２に示す高耐圧集積回路装置１００において、ｐ基板１上に形成されたハイサイド浮遊電位領域であるｎウェル領域３と耐圧領域であるｎ-ウェル領域４は、例えばリンをイオン注入して、その後高温（１１００〜１２００℃程度）の拡散工程により、それぞれ所定の拡散深さまで拡散される。
【００７３】
また、同様にｐ共通電位領域６１においては、ボロン不純物をイオン注入して、その後、高温（１１００〜１２００℃程度）の拡散工程で所定の拡散深さまで拡散される。
【００７４】
ｐ-開口部６３は、ｎウェル領域３の形成領域の一部に例えばｐ共通電位領域６１と同じ拡散層を用いて形成する。ｐ-開口部６３の幅は、Ｈ−ＶＤＤ端子（パッド）が１２００Ｖ程度の高電位に跳ね上った際にも耐圧特性を損なうことがないようにする。それは、ｎウェル領域３から伸びる空乏層同士が接する幅に設定し、ｐ-開口部６３が空乏化されるようにすることで達成される。ここでは、ｐ-開口部６３の幅はおよそ１５〜３０μｍ程度の幅とする。
【００７５】
その後、Ｈ−ＶＤＤ端子に接続する第２ピックアップ電極２０３とオーミック接触をとるための第２高濃度領域６２（ｎコンタクト領域：ｎ+領域である）を例えば砒素を表面濃度１×１０20／ｃｍ3程度になるようにイオン注入して、その後の７５０〜９００℃程度のアニール工程により、所定の深さで形成される。
【００７６】
また、ＧＮＤ端子に接続する第１ピックアップ電極２０２とオーミック接触をとるための第１高濃度領域５６（ｐコンタクト領域：ｐ+領域である）を例えばＢＦ2を表面濃度１×１０20／ｃｍ3程度になるようにイオン注入して、その後の７５０℃〜９００℃程度のアニール工程により、所定の深さで形成される。
【００７７】
その後、コンタクトホール形成工程やメタルスパッタ工程および保護膜形成工程により、コンタクトホールを埋める金属２０２ｂ，２０３ｅとその金属２０２ｂ，２０３ｅに接続する帯状の金属膜２０２ａ，２０３ｄで構成される第１ピックアップ電極２０２および第２ピックアップ電極２０３を形成する。欠落部６３ａでは、ＨＶＪＴ１９３は、第１高濃度領域５６、ｐ共通電位領域６１、耐圧領域であるｎ-ウェル領域４、高電位領域であるｎウェル領域３および第２高濃度領域６２ａ（６２）で構成される。また、欠落部６３ａ以外の箇所で第２高濃度領域６２ｃがある箇所のＨＶＪＴ１９３は、第１高濃度領域５６、ｐ共通電位領域６１、耐圧領域であるｎ-ウェル領域４、高電位領域であるｎウェル領域３、ｐ-開口部６３および第２高濃度領域６２ｃで構成される。また、欠落部６３ａ以外の箇所で第２高濃度領域６２ｃがない箇所のＨＶＪＴ１９３は、第１高濃度領域５６、ｐ共通電位領域６１、耐圧領域であるｎ-ウェル領域４、高電位領域であるｎウェル領域３の端部で構成される。
【００７８】
図１および図２に示したように、ハイサイド浮遊電位領域（高電位領域）であるｎウェル領域３でｐ-開口部６３内にＶｓ電位領域８１とＨ−ＶＤＤ電位領域８２などがそれぞれ配置されている。Ｖｓ電位領域８１はハイサイドロジック部が形成される領域である。このＶｓ電位領域８１は、図１１で示したｐオフセット領域３１に形成されるＮＭＯＳＦＥＴのソース・ベース・ドレイン領域やｐドレイン領域３４などが形成される領域である。また、Ｈ−ＶＤＤ電位領域８２は、ハイサイドロジック部のｎウェル領域３に形成されるＰＭＯＳＦＥＴのソース・ベース領域（図１１で示した、ｎコンタクト領域３２やｐソース領域３３）などが形成される領域である。図ではこのＶｓ電位領域８１とＨ−ＶＤＤ電位領域８２を便宜的に分けて表わしているが、実際にはそれぞれは領域はｎウェル領域３内で混在して配置される。
【００７９】
ここで、図１に示したように、ｐ-開口部６３がＶｓ電位領域８１、Ｈ−ＶＤＤ電位領域８２、各パッドおよび第２高濃度領域６２ｃを取り囲むように配置されている。ｐ-開口部６３で囲まれた領域は、欠落部６３ａがある領域を除いてｐ-開口部６３によってｐ-開口部６３の外側の領域と接合分離されている。
【００８０】
図１において、４辺ある耐圧接合終端領域（ＨＶＪＴ）のうち１辺（図の右側の辺）にはｐ-開口部６３が形成されない欠落部６３ａを設ける。この欠落部６３ａのある箇所のｎウェル領域３の端部に第１の第２高濃度領域６２ａ（６２）を配置し、これに対向するように第２の第２高濃度領域６２ｂ（６２）を配置する。さらに、ｐ-開口部６３の内側に第３の第２高濃度領域６２ｃ（６２）を配置する。これらの第２高濃度領域６２に接続する第２ピックアップ電極２０３（２０３ａ，２０３ｂ，２０３ｃ）を形成する。これらの第２ピックアップ電極２０３は図では前記したように多数の黒四角で示され、Ｈ−ＶＤＤ端子に接続する。
【００８１】
図２において、第２高濃度領域６２をカソードとし、第１高濃度領域５６（ｐ共通電位領域６１）をアノードとし、このカソ−ドとアノードに挟まれたｎ-ウェル領域４をドリフト層とする寄生のダイオード４６が形成される。このダイオード４６のカソードは欠落部６３ａを経由してｐ-開口部６３で囲まれたｎウェル領域３へ繋がる。ダイオード４６を流れる電流の内正孔はダイオード４６から欠落部６３ａを経由してｐ-開口部６３で囲まれたｎウェル領域３に注入さる。一方、電子は逆に欠落部６３ａを経由して第２高濃度領域６２からｎ-ウェル領域４へ注入される。そのため、以降の説明では、この箇所をダイオード電流注入領域（後述の図３の点線で示した領域）と呼ぶことにする。
【００８２】
前記の構成とすることで、Ｖｓ端子に負電圧サージが入力された時に、ｐ-開口部６３が電位障壁となるため、ダイオード電流注入領域で電流が支配的に流れる。そのため、Ｖｓ電位領域８１には電流を構成する正孔はほとんど流れ込まなくなり、ハイサイド回路のロジック部の誤動作や破壊が防止できる。
【００８３】
図１および図２では、ダイオード電流注入領域側にハイサイド駆動回路のＨ−ＶＤＤパッド、ＯＵＴパッド、Ｖｓパッドを配置している。こうすることで、レイアウト効率良く、ダイオード電流注入領域からＶｓ電位領域８１までの距離をとることができ、Ｖｓ電位領域８１への正孔の注入量を減らすことが出来る。なお、欠落部６３ａからＶｓ電位領域８１までの距離は１００μｍ以上とすることが望ましい。
【００８４】
また、この実施の形態では、ｎウェル領域３の端部の平面形状が四角形である。ｎウェル領域３の端部の平面形状は、複数の辺とそれらを接続する円弧部を有するコーナーから構成される形状であればよい。
【００８５】
ｐ-開口部６３は、４辺あるＨＶＪＴ１９３のうち、ｎチャネルＭＯＳＦＥＴ４１形成されている辺とそれに隣接する２辺の合計３辺に連続して形成されている。
【００８６】
ｐ-開口部６３は、少なくともこれら３辺において、Ｖｓ電位領域８１およびＨ−ＶＤＤ電位領域８２とＨＶＪＴ１９３（ｎウェル領域３の端部）との間に配置されることが望ましい。このことは，ＨＶＪＴ１９３が４辺以上からなる場合であっても、少なくとも３辺において、Ｖｓ電位領域８１とＨ−ＶＤＤ電位領域８２とＨＶＪＴ１９３との間にｐ-開口部６３を配置することが望ましい。
【００８７】
つぎに、負電圧サージ発生時のｐ共通電位領域６１からハイサイド回路領域であるｎウェル領域３に向けてのキャリア（主に正孔）の流れについてさらに詳しく説明する。
【００８８】
図３は、負電圧サージ発生時のキャリアの流れを示す図である。図３において、Ｖｓ端子とＨ−ＶＤＤ端子をそれぞれ経由して第１ピックアップ電極２０２と第２ピックアップ電極２０３に負電圧が入力された場合、図２に示す寄生のダイオード４６が順方向バイアスされ、正孔はハイサイド回路領域であるｎウェル領域３側へ流れ、電子はｐ共通電位領域６１（第１高濃度領域５６）側へ流れる。その際、ｐ-開口部６３で接合分離された箇所には正孔が流れ込まず、図３に示す点線で囲んだダイオード電流注入領域に積極的に流れ、Ｈ−ＶＤＤ端子の第２ピックアップ電極２０３に正孔が流れ込むことになる。そのため、ｐ-開口部６３で仕切られたＶｓ電位領域８１への正孔の流入は抑えられる。また、完全にｐ-開口部６３でハイサイド回路領域を仕切った場合（ｐ-開口部６３を完全な閉ループ状に配置する場合）は、レベルシフタデバイスであるｎチャネルＭＯＳＦＥＴ４１のｎドレイン領域５２にダイオード４６から流れる電流が集中して流れる。そうすると、ｎドレイン領域５２の先に接続されているレベルアップ回路部に過剰な電流が流れ込む。その結果、レベルアップ回路部に繋がる配線が過電流破壊を起こしたり、レベルアップ回路に誤動作を生じたりする。
【００８９】
それを避けるために、ｐ-開口部６３に欠落部６３ａを設けて、この箇所から第２高濃度領域６２へ正孔の流れを集めるようにしたのが本発明である。ｎチャネルＭＯＳＦＥＴ４１のｎドレイン領域５２とは別に低インピーダンスでダイオード電流を流すことの出来る領域を設ける。つまり、ｐ-開口部６３を配置することで、点線で囲むダイオード電流注入領域を形成し、それによって、レベルシフト回路を構成するｎチャネルＭＯＳＦＥＴ４１のドレイン領域への流入電流を減じる効果も奏する。
【００９０】
この場合は、欠落部６３ａを有するｐ-開口部６３がｎウェル領域３の内側にｎウェル領域３の端部に沿って配置される。また、第２高濃度領域６２を２本配置することで、Ｖｓ電位領域８１に入り込む正孔量を減じる効果を高めることができる。
【００９１】
また、図示しないが、ｐ-開口部６３の外側のｎウェル領域３にｎチャネルＭＯＳＦＥＴ４１へ向かって第２高濃度領域６２を延伸配置してもよい。但し、耐圧領域であるｎ-ウェル領域４の幅程度はｎチャネルＭＯＳＦＥＴ４１から開けて配置する必要がある。
【００９２】
また、前記の互いに対向する第２高濃度領域６２ａ，６２ｂの内どちらか１本のみ配置する場合もある。但し、この場合は、正孔の引き抜き効果は多少弱まる。
【実施例２】
【００９３】
図４は、この発明の第２実施例の高耐圧集積回路装置２００の要部平面図である。図１との違いは、欠落部６３ａを有するｐ-開口部６３を耐圧領域であるｎ-ウェル領域４内に配置し、高電位領域であるｎウェル領域３の端部に１本の第２高濃度領域６２を配置した点である。
【００９４】
このｐ-開口部６３の幅は、Ｈ−ＶＤＤ端子（パッド）が６００Ｖ程度の高電位に跳ね上った際にも耐圧特性を損なうことがないようにする。そのために、ｐ-開口部６３の幅は、ｎウェル領域３からｐ-開口部６３に伸びる空乏層同士が接する幅に設定し、ｐ-開口部６３が空乏化されるようにする。ここでは、ｐ-開口部６３の幅はおよそ１０〜２０μｍ程度の幅とする。この場合も図１と同様の効果が得られる。
【００９５】
本実施の形態においても、ｐ-開口部６３はＨＶＪＴ１９３の３辺に連続して形成されている。これら３辺にわたって、Ｖｓ電位領域８１とＨ−ＶＤＤ電位領域８２との間にｐ-開口部６３を設けることが望ましい。
【実施例３】
【００９６】
図１３および図１４は、この発明に係る第３実施例の高耐圧集積回路装置２００ａの構成であり、図１３は要部平面図、図１４は図１３のＣ−Ｃ'線及びＤ−Ｄ’線で切断した要部断面図である。
【００９７】
図４との違いは、耐圧領域であるｎ-ウェル領域４の第２高濃度領域６２が高電位領域であるｎウェル領域３との境界付近に形成されている点である。この箇所でのＨＶＪＴ１９３は、前記の第２高濃度領域６２、耐圧領域である前記ｎ-ウェル領域４、前記ｐ共通電位領域６１および前記第１高濃度領域５６からなる領域である。前記の第２高濃度領域６２を包むようにｎオフセット領域８０を形成すると耐圧低下を抑制できる。このｎオフセット領域８０の不純物濃度を前記第１高濃度領域５６と前記ｎ-ウェル領域４の不純物濃度の間にするとよい。この高耐圧集積回路装置２００ａの場合も前記と同様の効果が得られる。
【００９８】
尚、図示しないが、高電位領域であるｎウェル領域３の端部に前記の第２高濃度領域６２に対向してもう１本、第２高濃度領域６２を追加配置すると、正孔の引き抜き効果が高まり好ましい。
【００９９】
図１５は、第３実施例の変形例を示す要部断面図であり、（ａ）は図１３のＣ−Ｃ'線で切断した要部断面図、（ｂ）は図１３のＤ−Ｄ'線で切断した要部断面図である。
【０１００】
この例も、ｎ-ウェル領域４を貫通するようにｐ-開口部６３が形成されている。
【０１０１】
図１４と異なる点は、ｎ-ウェル領域４が、ｐ基板１の上にエピタキシャル成長により形成されたｎ-エピ層からなり、ｎウェル領域（Ｖｓ基準）３が、ｎ+埋込層とｎ-エピ層の表面から拡散形成されたｎ拡散層からなる点である。なお、ｎ+埋込層は形成せずに、ｎ拡散層をｐ基板１に達するように形成してもよい。
【０１０２】
このような構成でも本発明の効果を得ることができる。
【０１０３】
図１６は、第３実施例の変形例を示す要部断面図であり、（ａ）は図１３のＣ−Ｃ'線で切断した要部断面図、（ｂ）は図１３のＤ−Ｄ'線で切断した要部断面図である。
【０１０４】
この例では、ｎ-ウェル領域４の領域内に所定の間隔をあけてｐ基板１が露出している。この露出部分が開口部６３となる。このような構成は、ｎ-ウェル領域４を形成する際に、開口部６３となる箇所にマスクを設けることにより形成することができる。また、図１６では、ｎ-ウェル領域４の一部を形成しないことで開口部６３を形成しているが、ｎ-ウェル領域４とｎウェル領域３が一部分で互いに接続しないように所定の間隔をあけて形成することでｐ基板１が露出するようにしてもよい。
【０１０５】
このような構成でも本発明の効果を得ることができる。
【０１０６】
図１７は、第３実施例の変形例を示す要部断面図であり、図１３のＣ−Ｃ'線で切断した要部断面図である。
【０１０７】
図１６と異なる点は、ｎ-ウェル領域４の領域内に所定の間隔をあけてｐ基板１が露出している領域に、p型の拡散層を形成している点である。この拡散層が開口部６３となっている。
【０１０８】
このような構成でも本発明の効果を得ることができる。
【実施例４】
【０１０９】
図５は、この発明に係る第４実施例の高耐圧集積回路装置３００の要部平面図である。図１との違いは、各パッド（Ｈ−ＶＤＤ，Ｈ−ＯＵＴ，Ｖｓ）とＨ−ＶＤＤ電位領域８２に挟まれた高電位領域であるｎウェル領域３にハイサイド駆動回路内の例えばフィルタ回路などで使用する容量素子（ポリシリコン容量やＭＯＳ容量）や抵抗素子を集合配置した点である。こうすることで、ダイオード電流注入領域からＶｓ電位領域８１までの距離が長くなり、Ｖｓ電位領域８１に入り込む正孔量を減らすことが出来る。尚、前記の容量素子または前記のポリシリコン抵抗のうち一方を配置しても構わない。
【実施例５】
【０１１０】
図６は、この発明に係る第５実施例の高耐圧集積回路装置４００の要部平面図であり、同図（ａ）は第１高濃度領域５６が一部突出している場合の図（４００ａ）、同図（ｂ）は、第１高濃度領域５６が一部突出し、その箇所でｐ-開口部６３も突出している図（４００ｂ）である。
【０１１１】
図６においては、図１とは異なる平面形状のＨＶＪＴ１９３を示している。尚、図６（ａ），（ｂ）ともにＨＶＪＴ１９３の辺が、４辺ではなく、６辺の場合である。
【０１１２】
同図（ａ）ではｐ-開口部６３は３辺に設けられ、同図（ｂ）では５辺に設けられている。負電圧サージ発生時のハイサイド駆動回路内部のＶｓ電位領域への正孔の注入量に多少差は出る（注入量低減効果は同図（ｂ）の方が高い）が、両者とも、同様の効果が得られる。
【０１１３】
また、前記の実施例１〜４の全てにおいて、ｐ基板１上に拡散層を形成した自己分離方式で作製した例を示した。しかし、他にｐ基板１上のｎ-ウェル領域４をｎエピタキシャル層にした場合やｐ基板１上にｐエピタキシャル層を設け、ｐエピタキシャル層とｐ基板１の接合部にｎ埋め込み層を設けた場合でも同様の効果が得られる。
【０１１４】
前記の実施例１〜４をまとめると次のようになる。ハイサイド駆動回路内のＶｓ電位領域８１を取り囲んでいるｐ-開口部６３と、ｐ-開口部６３の配置されていない欠落部６３ａにＨ−ＶＤＤ端子と接続する第２ピックアップ電極２０３を設ける。これで、Ｖｓ端子の電位がマイナス方向に低下し、Ｈ−ＶＤＤ端子の電位と接続されたハイサイド駆動回路が形成されるｎウェル領域３が過渡的にＧＮＤ電位より低くなった場合でも、Ｖｓ電位領域８１へ注入される正孔量を抑制することができる。
【０１１５】
その結果、チップの面積を大きくすることなく、負電圧サージによるハイサイドロジックの誤信号伝達を防ぐことができる（ハイサイドロジックの誤動作を防止できる）。
【０１１６】
尚、ダイオード４６に流れる電流（正孔キャリア注入）をダイオード電流注入領域を通して第２高濃度領域６２に流すことで、ｐ-開口部６３が電位障壁となって、ハイサイドロジックを形成するＶｓ電位領域８１への過渡的に流れる正孔の量を抑制することができる。
【０１１７】
また、Ｖｓ電位領域８１と第２高濃度領域６２の間に、各パッドや容量素子および抵抗素子を集中配置することでレイアウト効率の良い構成で、ｐ共通電位領域６１からＶｓ電位領域８１への正孔の注入量を効果的に抑えることができる。
【０１１８】
これによって、Ｈ−ＶＤＤ端子またはＶｓ端子に負電圧が印加された場合に、Ｖｓ電位領域８１に形成されるハイサイド駆動回路のハイサイドロジックが誤動作したり、破壊したりすることを防止できる。
【符号の説明】
【０１１９】
１    ｐ基板
２，３    ｎウェル領域
４    ｎ-ウェル領域，耐圧領域
２１，３１  ｐオフセット領域
５１    ｐウェル領域
２２、３２    ｎコンタクト領域
２３    ｐソース領域
２４    ｐドレイン領域
２５、２９、３５、５５  ゲート電極
２６、５２  ｎドレイン領域
２７、５３  ｎソース領域
２８  ｐコンタクト領域
３３  ｐソース領域
３４  ｐドレイン領域
４１  ｎチャネルＭＯＳＦＥＴ（レベルシフト）
４２、４４  ボディーダイオード
４３  ｐチャネルＭＯＳＦＥＴ
４５、４６  ダイオード
５６  第１高濃度領域
６１  ｐ共通電位領域
６２、６２ａ、６２ｂ、６２ｃ  第２高濃度領域
６３    ｐ-開口部
６３ａ  欠落部
７１、７２  レベルシフト抵抗
７５、７６  ダイオード
８０    ｎオフセット領域
８１  Ｖｓ電位領域
８２  Ｈ−ＶＤＤ電位領域
１０１、１０２  出力部
１２０  高電圧電源端子
１９３  高耐圧接合終端領域（ＨＶＪＴ）
２０２  第１ピックアップ電極
２０２ａ、３０３ｄ  金属膜
２０２ｂ、３０３ｅ  金属
２０３、２０３ａ、２０３ｂ、２０３ｃ  第２ピックアップ電極
１００、２００、２００ａ、３００、４００、５００  高耐圧集積回路装置
Ｈ−ＶＤＤ  高電圧電源
Ｌ−ＶＤＤ  低電圧電源
ＧＮＤ  グランド（接地）
Ｖｓ    中間電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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