(57)【要約】【課題】ノーマリーオフ動作を実現させる半導体装置を提供する。【解決手段】実施形態の半導体装置は、ＡｌＸＧａ１−ＸＮを材料とする第１の半導体層と、第１の半導体層上に設けられ、ノンドープ又はｎ型のＡｌＹＧａ１−ＹＮを材料とする第２の半導体層と、第２の半導体層上に設けられる第１の電極と、第２の半導体層上に設けられる第２の電極と、第２の半導体層上の第１の電極と第２の電極との間に、第１の電極および第２の電極と離間して設けられ、ｐ型のＡｌＺＧａ１−ＺＮ（０≦Ｚ＜１）を材料とする第３の半導体層と、第３の半導体層上に設けられる制御電極と、第３の半導体層上の第１の電極と制御電極との間に、制御電極と離間して設けられ、ｎ型のＡｌＵＧａ１−ＵＮを材料とする第４の半導体層と、第３の半導体層上の制御電極と第２の電極との間に、制御電極と離間して設けられ、ｎ型のＡｌＵＧａ１−ＵＮを材料とする第５の半導体層と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＡｌＸＧａ１−ＸＮ（０≦Ｘ＜１）を材料とする第１の半導体層と、
前記第１の半導体層上に設けられ、ノンドープ又はｎ型のＡｌＹＧａ１−ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ）を材料とする第２の半導体層と、
前記第２の半導体層上に設けられる第１の電極と、
前記第２の半導体層上に設けられる第２の電極と、
前記第２の半導体層上の前記第１の電極と前記第２の電極との間に、前記第１の電極および前記第２の電極と離間して設けられ、ｐ型のＡｌＺＧａ１−ＺＮ（０≦Ｚ＜１）を材料とする第３の半導体層と、
前記第３の半導体層上に設けられる制御電極と、
前記第３の半導体層上の前記第１の電極と前記制御電極との間に、前記制御電極と離間して設けられ、ｎ型のＡｌＵＧａ１−ＵＮ（０≦Ｕ＜１）を材料とする第４の半導体層と、
前記第３の半導体層上の前記制御電極と前記第２の電極との間に、前記制御電極と離間して設けられ、ｎ型のＡｌＵＧａ１−ＵＮ（０≦Ｕ＜１）を材料とする第５の半導体層と、
を備えることを特徴とする半導体装置。
【請求項２】
前記第４および第５の半導体層のｎ型不純物のシート不純物濃度が、前記第３の半導体層のｐ型不純物のシート不純物濃度よりも高いことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第５の半導体層が前記第２の電極に電気的に接続されていることを特徴とする請求項１または請求項２記載の半導体装置。
【請求項４】
前記第４の半導体層が前記第１の電極に電気的に接続されていることを特徴とする請求項１ないし請求項３いずれか一項記載の半導体装置。
【請求項５】
前記第４の半導体層が島状に設けられることを特徴とする請求項１ないし請求項４いずれか一項記載の半導体装置。
【請求項６】
前記第５の半導体層直下の前記第１の半導体層と前記第２の半導体層との界面の２次元電子ガスのシートキャリア濃度が、前記第３の半導体層のｐ型不純物のシート不純物濃度および前記第５の半導体層のｎ型不純物のシート不純物濃度よりも低いことを特徴とする請求項３記載の半導体装置。
【請求項７】
前記制御電極と前記第４の半導体層との間の領域の前記第３の半導体層に第１の溝が設けられ、前記制御電極と前記第５の半導体層との間の領域の前記第３の半導体層に第２の溝が設けられることを特徴とする請求項１ないし請求項６いずれか一項記載の半導体装置。
【請求項８】
ＡｌＸＧａ１−ＸＮ（０≦Ｘ＜１）を材料とする第１の半導体層と、
前記第１の半導体層上に設けられ、ノンドープ又はｎ型のＡｌＹＧａ１−ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ）を材料とする第２の半導体層と、
前記第２の半導体層上に設けられる第１の電極と、
前記第２の半導体層上に設けられる第２の電極と、
前記第２の半導体層上の前記第１の電極と前記第２の電極との間に設けられ、第１の溝と第２の溝を有し、ｐ型のＡｌＺＧａ１−ＺＮ（０≦Ｚ＜１）を材料とする第３の半導体層と、
前記第３の半導体層上の、前記第１の溝と前記第２の溝との間に設けられる制御電極と、
前記第３の半導体層上の、前記第１の電極と前記第１の溝との間に、前記制御電極と離間して設けられ、ｎ型のＡｌＵＧａ１−ＵＮ（０≦Ｕ＜１）を材料とする第４の半導体層と、
前記第３の半導体層上の、前記第２の溝と前記第２の電極との間に、前記制御電極と離間して設けられ、ｎ型のＡｌＵＧａ１−ＵＮ（０≦Ｕ＜１）を材料とする第５の半導体層と、
を備えることを特徴とする半導体装置。
【請求項９】
前記第５の半導体層が前記第２の電極に電気的に接続されていることを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記第１の溝および前記第２の溝の底部が前記第３の半導体層中にあることを特徴とする請求項８または請求項９記載の半導体装置。
【請求項１１】
前記第１の溝および前記第２の溝の底部が前記第２の半導体層中にあることを特徴とする請求項８または請求項９記載の半導体装置。
【請求項１２】
前記第２の半導体層と前記第３の半導体層との間に、ＡｌＷＧａ１−ＷＮ（０≦Ｗ＜１）を材料とする第６の半導体層を、さらに備え、
前記１の溝および前記第２の溝の底部が前記第６の半導体層中にあることを特徴とする請求項８または請求項９記載の半導体装置。
【請求項１３】
前記第１の電極と、前記第２の溝と前記第２の電極との間の前記第３の半導体層とが、電気的に接続されることを特徴とする請求項８ないし請求項１２いずれか一項記載の半導体装置。
【請求項１４】
前記第１の電極と、前記第１の電極と前記第１の溝との間の前記第３の半導体層および第４の半導体層とが、電気的に接続されることを特徴とする請求項８ないし請求項１３いずれか一項記載の半導体装置。
【請求項１５】
前記第１の電極と第５の半導体層とが、ショットキー接続されることを特徴とする請求項９記載の半導体装置。
【請求項１６】
前記第４および第５の半導体層のｎ型不純物のシート不純物濃度が、前記第３の半導体層のｐ型不純物のシート不純物濃度よりも高いことを特徴とする請求項９記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
スイッチング電源やインバータなどの回路には、スイッチング素子やダイオードなどのパワー半導体素子が用いられる。これらのパワー半導体素子には高耐圧・低オン抵抗が求められる。そして、耐圧とオン抵抗の関係は、素子材料で決まるトレードオフ関係がある。
【０００３】
これまでの技術開発の進歩により、パワー半導体素子は、主な素子材料であるシリコンの限界近くまで低オン抵抗が実現されている。オン抵抗を更に低減するには素子材料の変更が必要である。ＧａＮやＡｌＧａＮなどの窒化物半導体や炭化珪素（ＳｉＣ）などのワイドバンドギャップ半導体をスイッチング素子材料として用いることで、材料で決まるトレードオフ関係を改善でき、飛躍的に低オン抵抗化が可能である。
【０００４】
ＧａＮやＡｌＧａＮなどの窒化物半導体を用いた素子で、低オン抵抗が得られやすい素子として、例えば、ＡｌＧａＮ／ＧａＮへテロ構造を用いたヘテロ接合電界効果トランジスタ（ＨＦＥＴ）が挙げられる。このＨＦＥＴは、ヘテロ界面チャネルの高移動度と、分極により発生する高電子濃度により、低オン抵抗を実現する。これにより、素子のチップ面積が小さくとも低オン抵抗が得られる。
【０００５】
しかし、ＨＦＥＴは分極により電子を発生させるため、ゲート電極下にも高濃度の電子が存在する。このため、通常、ゲートしきい値電圧がマイナスとなるノーマリーオン型素子となる。パワー半導体素子では、安全動作上、ゲートしきい値電圧がプラスとなるノーマリーオフ型素子が望ましい。ノーマリーオフ型素子を実現するには、ゲート電極下のみ選択的に電子濃度をゼロにするような構造が必要となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１３−７４２８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、ノーマリーオフ動作を実現させる半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様の半導体装置は、ＡｌＸＧａ１−ＸＮ（０≦Ｘ＜１）を材料とする第１の半導体層と、前記第１の半導体層上に設けられ、ノンドープ又はｎ型のＡｌＹＧａ１−ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ）を材料とする第２の半導体層と、前記第２の半導体層上に設けられる第１の電極と、前記第２の半導体層上に設けられる第２の電極と、前記第２の半導体層上の前記第１の電極と前記第２の電極との間に、前記第１の電極および前記第２の電極と離間して設けられ、ｐ型のＡｌＺＧａ１−ＺＮ（０≦Ｚ＜１）を材料とする第３の半導体層と、前記第３の半導体層上に設けられる制御電極と、前記第３の半導体層上の前記第１の電極と前記制御電極との間に、前記制御電極と離間して設けられ、ｎ型のＡｌＵＧａ１−ＵＮ（０≦Ｕ＜１）を材料とする第４の半導体層と、前記第３の半導体層上の前記制御電極と前記第２の電極との間に、前記制御電極と離間して設けられ、ｎ型のＡｌＵＧａ１−ＵＮ（０≦Ｕ＜１）を材料とする第５の半導体層と、を備える。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態の半導体装置の模式断面図。
【図２】第１の実施形態の第１の変形例の半導体装置の模式断面図。
【図３】第１の実施形態の第２の変形例の半導体装置の模式断面図。
【図４】第１の実施形態の第３の変形例の半導体装置の模式上面図。
【図５】第１の実施形態の第３の変形例の半導体装置の模式断面図。
【図６】第２の実施形態の半導体装置の模式断面図。
【図７】第２の実施形態の第１の変形例の半導体装置の模式断面図。
【図８】第２の実施形態の第２の変形例の半導体装置の模式断面図。
【図９】第３の実施形態の半導体装置の模式断面図。
【図１０】第３の実施形態の第１の変形例の半導体装置の模式断面図。
【図１１】第３の実施形態の第２の変形例の半導体装置の模式断面図。
【図１２】第４の実施形態の半導体装置の模式断面図。
【図１３】第４の実施形態の変形例の半導体装置の模式断面図。
【発明を実施するための形態】
【００１０】
本明細書中、同一または類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。
【００１１】
本明細書中、「ノンドープ」とは、不純物が意図的に導入されていないことを意味する。
【００１２】
本明細書中、例えば、「ＡｌＸＧａ１−ＸＮ（０≦Ｘ＜１）を材料とする」との表現は、「ＡｌＸＧａ１−ＸＮ（０≦Ｘ＜１）」以外の材料または不純物をまったく含有しないことを意味する表現ではない。
【００１３】
（第１の実施形態）
本実施形態の半導体装置は、ＡｌＸＧａ１−ＸＮ（０≦Ｘ＜１）を材料とする第１の半導体層と、第１の半導体層上に設けられ、ノンドープ又はｎ型のＡｌＹＧａ１−ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ）を材料とする第２の半導体層と、第２の半導体層上に設けられる第１の電極と、第２の半導体層上に設けられる第２の電極と、第２の半導体層上の第１の電極と第２の電極との間に、第１の電極および第２の電極と離間して設けられ、ｐ型のＡｌＺＧａ１−ＺＮ（０≦Ｚ＜１）を材料とする第３の半導体層と、第３の半導体層上に設けられる制御電極と、第３の半導体層上の第１の電極と制御電極との間に、制御電極と離間して設けられ、ｎ型のＡｌＵＧａ１−ＵＮ（０≦Ｕ＜１）を材料とする第４の半導体層と、第３の半導体層上の制御電極と第２の電極との間に、制御電極と離間して設けられ、ｎ型のＡｌＵＧａ１−ＵＮ（０≦Ｕ＜１）を材料とする第５の半導体層と、を備える。
【００１４】
図１は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、ＨＦＥＴである。
【００１５】
図１に示すように、チャネル層（第１の半導体層）１０上に、バリア層（第２の半導体層）１２が設けられる。また、バリア層（第２の半導体層）１２上にソース電極（第１の電極）１４およびドレイン電極（第２の電極）１６が設けられる。
【００１６】
また、バリア層１２上のソース電極１４とドレイン電極１６との間に、ｐ型キャップ層（第３の半導体層）１８が設けられる。ｐ型キャップ層１８は、ソース電極１４およびドレイン電極１６と離間して設けられる。すなわち、ｐ型キャップ層１８は、ソース電極１４およびドレイン電極１６と物理的にも、電気的にも接続されていない。
【００１７】
そして、ｐ型キャップ層１８上にゲート電極（制御電極）２０が設けられる。また、ソース電極１４とゲート電極２０との間のｐ型キャップ層１８上に、第１のｎ型キャップ層（第４の半導体層）２２が設けられる。さらに、ゲート電極２０とドレイン電極１６との間のｐ型キャップ層１８上に、第２のｎ型キャップ層（第５の半導体層）２４が設けられる。
【００１８】
ソース電極１４およびドレイン電極１６は、例えば、バリア層１２表面に互いに平行なストライプ状に形成される。そして、ソース電極１４およびドレイン電極１６の間のｐ型キャップ層１８表面にゲート電極２０が、ソース電極１４およびドレイン電極１６に平行なストライプ状に形成される。
【００１９】
チャネル層（第１の半導体層）１０は、ノンドープのＡｌＸＧａ１−ＸＮ（０≦Ｘ＜１）を材料とする。例えば、チャネル層１０は、ノンドープのＧａＮである。なお、チャネル層１０に、ｎ型またはｐ型の不純物が含有されていてもかまわない。
【００２０】
バリア層（第２の半導体層）１２は、ノンドープ又はｎ型のＡｌＹＧａ１−ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ）を材料とする。バリア層１２は、例えば、ノンドープのＡｌ０．２５Ｇａ０．７５Ｎである。バリア層１２は、チャネル層１０よりもアルミニウム（Ａｌ）の濃度が高い。
【００２１】
ソース電極（第１の電極）１４およびドレイン電極１６は、金属電極である。ソース電極（第１の電極）１４およびドレイン電極１６は、例えば、アルミニウム（Ａｌ）を主成分とする。ソース電極１６およびドレイン電極１８と、バリア層１２との間は、オーミックコンタクトであることが望ましい。
【００２２】
ゲート電極（制御電極）２０は、例えば、金属電極である。ゲート電極２０は、例えば、白金（Ｐｔ）、または、窒化チタン（ＴｉＮ）である。ゲート電極２０とｐ型キャップ層１８との間は、オーミックコンタクトであることが望ましい。
【００２３】
ｐ型キャップ層（第３の半導体層）１８は、ｐ型のＡｌＺＧａ１−ＺＮ（０≦Ｚ＜１）を材料とする。ｐ型キャップ層１８は、例えば、Ｍｇ（マグネシウム）をｐ型不純物として含有するｐ型ＧａＮである。
【００２４】
第１のｎ型キャップ層（第４の半導体層）２２と第２のｎ型キャップ層（第５の半導体層）２４は、ｎ型のＡｌＵＧａ１−ＵＮ（０≦Ｕ＜１）を材料とする。第１のｎ型キャップ層２２と第２のｎ型キャップ層２４は、同一の化学組成を備える。第１のｎ型キャップ層２２と第２のｎ型キャップ層２４は、例えば、Ｓｉ（シリコン）をｎ型不純物として含有するｎ型ＧａＮである。
【００２５】
次に、本実施形態の半導体装置の製造方法の一例について説明する。図示しない支持基板、例えば、Ｓｉ基板を準備する。次に、例えば、Ｓｉ基板上にエピタキシャル成長により、チャネル層１０となるノンドープのＧａＮ、バリア層１２となるノンドープのＡｌ０．２５Ｇａ０．７５Ｎ、ｐ型キャップ層１８となるｐ型ＧａＮ、第１のｎ型キャップ層２２および第２のｎ型キャップ層２４となるｎ型ＧａＮを成膜する。
【００２６】
次に、ｐ型ＧａＮとｎ型ＧａＮをエッチングし、ノンドープのＡｌ０．２５Ｇａ０．７５Ｎを一部露出させる。露出したノンドープのＡｌ０．２５Ｇａ０．７５Ｎ上に、金属膜の成膜とパターニングにより、ソース電極１４およびドレイン電極１６を形成する。
【００２７】
その後、ソース電極１４とドレイン電極１６の間のｎ型ＧａＮを一部エッチングし、ｐ型ＧａＮを一部露出させる。このエッチングにより、第１のｎ型キャップ層（第４の半導体層）２２と第２のｎ型キャップ層（第５の半導体層）２４を形成する。その後、露出したｐ型ＧａＮ上に、金属膜の成膜とパターニングにより、ゲート電極２０を形成する。
【００２８】
上記、製造方法により図１に示す半導体装置が製造される。
【００２９】
次に、本実施形態の半導体装置の作用および効果について説明する。
【００３０】
本実施形態のＨＦＥＴでは、ゲート電極２０直下では、ｐ型キャップ層１８が存在することにより、バリア層１２の分極が弱められることと、ビルトインポテンシャルが発生することで、バリア層１２およびチャネル層１０が空乏化される。したがって、チャネル層１０とバリア層１２の間のヘテロ界面での２次元電子ガスの発生が抑制される。よって、ノーマリーオフ動作のＨＦＥＴが実現される。
【００３１】
一方、ソース電極１４およびドレイン電極１６とゲート電極２０との間には、ｐ型キャップ層１８上に第１のｎ型キャップ層２２および第２のｎ型キャップ層２４が設けられる。第１のｎ型キャップ層２２および第２のｎ型キャップ層２４に空乏層が伸びることで、ｐ型キャップ層１８のビルトインポテンシャルのバリア層１２およびチャネル層１０への影響が抑制される。したがって、チャネル層１０とバリア層１２の間のヘテロ界面に高濃度の２次元電子ガスが発生する。よって、低オン抵抗のＨＦＥＴが実現される。
【００３２】
また、本実施形態では、ｐ型キャップ層１８は、ソース電極１４およびドレイン電極１６と離間して設けられる。したがって、ソース電極１４およびドレイン電極１６とゲート電極２０間のリーク電流が抑制される。よって、低消費電力のＨＦＥＴが実現される。
【００３３】
例えば、ゲート電極２０直下のみに選択的にｐ型キャップ層１８を設けても、ノーマリーオフ動作の低オン抵抗のＨＦＥＴを実現することは可能である。しかしながら、この方法では、ソース電極１４およびドレイン電極１６とゲート電極２０間のｐ型キャップ層１８をエッチングにより除去することが必要となる。
【００３４】
ｐ型キャップ層１８のエッチングの際、ｐ型キャップ層１８下のバリア層１２表面がエッチングに晒され、エッチングダメージが生ずる恐れがある。また、露出したバリア層１２表面が酸化される恐れがある。
【００３５】
エッチングダメージや酸化等のプロセスダメージがバリア層１２表面に生ずると、バリア層１２とパッシベーション膜との界面に準位が発生する。この準位にキャリアがトラップされることで、過渡的なオン抵抗の増加である電流コラプスや、信頼性の劣化が生ずる。
【００３６】
本実施形態では、ソース電極１４およびドレイン電極１６とゲート電極２０間では、第１のｎ型キャップ層２２および第２のｎ型キャップ層２４が存在し、バリア層１２表面が露出しない。また、第１のｎ型キャップ層２２および第２のｎ型キャップ層２４はエッチングにさらされない。したがって、バリア層１２や、第１のｎ型キャップ層２２および第２のｎ型キャップ層２４とパッシベーション膜との界面に準位が発生することが抑制される。したがって、半導体層とパッシベーション膜の界面でのキャリアのトラップが抑制される。よって、電流コラプスや、信頼性の劣化が抑制される。
【００３７】
以上のように、本実施形態によれば、ノーマリーオフ動作、低オン抵抗、低消費電力、電流コラプス抑制、信頼性の向上を実現するＨＦＥＴが提供される。
【００３８】
本実施形態において、第１のｎ型キャップ層（第４の半導体層）２２と第２のｎ型キャップ層（第５の半導体層）２４のｎ型不純物のシート不純物濃度が、ｐ型キャップ層（第３の半導体層）１８のｐ型不純物のシート不純物濃度よりも高いことが望ましい。この構成により、ソース電極１４およびドレイン電極１６とゲート電極２０間のｐ型キャップ層１８直下では、バリア層１２およびチャネル層１０の空乏化が完全に抑制される。したがって、さらに低いオン抵抗が実現される。
【００３９】
なお、シート不純物濃度は、半導体層の不純物量をＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析により測定することで導出することが可能である。
【００４０】
また、本実施形態において、第１のｎ型キャップ層（第４の半導体層）２２と第２のｎ型キャップ層（第５の半導体層）２４のＡｌ濃度が、ｐ型キャップ層（第３の半導体層）１８のＡｌ濃度よりも高いことが望ましい。第１のｎ型キャップ層２２と第２のｎ型キャップ層２４へのＡｌのドーピングは、ｎ型不純物のドーピングと等価に機能する。したがって、この構成により、バリア層１２およびチャネル層１０の空乏化を抑制することが可能となる。
【００４１】
なお、第１のｎ型キャップ層（第４の半導体層）２２と第２のｎ型キャップ層（第５の半導体層）２４に相当する領域に、ｎ型のＡｌＵＧａ１−ＵＮ（０≦Ｕ＜１）にかえて、ノンドープのＡｌＳＧａ１−ＳＮ（０＜Ｓ＜１）を材料とする半導体層とする構成とすることも可能である。この構成によっても、Ａｌの濃度を最適化することにより、バリア層１２およびチャネル層１０の空乏化を抑制することが可能となる。
【００４２】
（第１の変形例）
図２は、本実施形態の第１の変形例の半導体装置の模式断面図である。本変形例では、第２のｎ型キャップ層（第５の半導体層）２４がドレイン電極（第２の電極）１６に電気的に接続されている。具体的には、例えば、第２のｎ型キャップ層２４上にストライプ状の電極２６をさらに設け、電極２６とドレイン電極１６を電気的に接続する。
【００４３】
なお、図２中、電極２６とドレイン電極１６を結ぶ実線は、電極２６とドレイン電極１６が電気的に接続されることを模式的に示している。本明細書中の他の図面においても、同様の実線は、電気的な接続を模式的に示すものである。
【００４４】
具体的な電極２６とドレイン電極１６との接続方法は、特に、その構造を限定するものではない。例えば、電極２６とドレイン電極１６のそれぞれのストライプ末端部を、上層の金属配線を用いて接続することが可能である。
【００４５】
本変形例によれば、第２のｎ型キャップ層２４中に蓄積される電子をドレイン電極１６に速やかに排出することが可能となる。したがって、ＨＦＥＴのスイッチング時の動作が安定する。
【００４６】
また、本変形例において、第２のｎ型キャップ層（第５の半導体層）２４直下のチャネル層（第１の半導体層）１０とバリア層（第２の半導体層）１２との界面の２次元電子ガスのシートキャリア濃度が、ｐ型キャップ層（第３の半導体層）１８のｐ型不純物のシート不純物濃度および第２のｎ型キャップ層（第５の半導体層）２４のｎ型不純物のシート不純物濃度よりも低いことが望ましい。この構成により、ＨＦＥＴのオフ時にドレイン電極１６に高電圧が印加された場合のアバランシェ降伏が、チャネル層１０ではなく、ｐ型キャップ層１８と第２のｎ型キャップ層との中で発生させることが可能となる。
【００４７】
したがって、アバランシェ降伏により発生した電子を、電極２６を介してドレイン電極１６に速やかに排出することが可能となる。また、アバランシェ降伏により発生した正孔を、ゲート電極２０に速やかに排出することが可能となる。よって、ＨＦＥＴのアバランシェ耐量を向上させることが可能となる。
【００４８】
なお、２次元電子ガスのシートキャリア濃度は、チャネル層（第１の半導体層）１０とバリア層（第２の半導体層）１２の組成を、例えば、ＳＩＭＳ分析により求め、バリア層１２の膜厚を、例えば、ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）解析により求め、求めた組成と膜厚を理論式に当てはめて計算することで、導出することが可能である。シート不純物濃度は、半導体層の不純物量をＳＩＭＳ分析により測定することで導出することが可能である。
【００４９】
（第２の変形例）
図３は、本実施形態の第２の変形例の半導体装置の模式断面図である。本変形例では、第１のｎ型キャップ層（第４の半導体層）２２がソース電極（第１の電極）１４に電気的に接続されている。具体的には、例えば、第１のｎ型キャップ層２２上にストライプ状の電極２８をさらに設け、電極２８とソース電極１４を電気的に接続する。本変形例は、第１のｎ型キャップ層２２がソース電極１４に電気的に接続される点で、第１の変形例と異なっている。
【００５０】
本変形例によれば、第１のｎ型キャップ層２２中に蓄積されるキャリアをソース電極１４に速やかに排出することが可能となる。したがって、ＨＦＥＴのスイッチング時の動作が安定する。
【００５１】
（第３の変形例）
図４は、本実施形態の第３の変形例の半導体装置の模式上面図である。図５は、本実施形態の第３の変形例の半導体装置の模式断面図である。図５（ａ）は図４のＡＡ断面図、図５（ｂ）は図４のＢＢ断面図である。
【００５２】
本変形例では、第１のｎ型キャップ層（第４の半導体層）２２および電極２８が島状に設けられる点で第２の変形例と異なっている。
【００５３】
本変形例によれば、第１のｎ型キャップ層２２が選択的に、島状に設けられる。この構成により、第１のｎ型キャップ層２２がない領域直下は、電子が存在しないことから正孔がドレイン電極１６側からソース電極１４へと抜ける際の障壁が低くなる。したがって、アバランシェ降伏が生じた際に、発生した正孔を速やかにソース電極１４に排出させることが可能となる。よって、ＨＦＥＴのアバランシェ耐量を、さらに向上させることが可能となる。
【００５４】
（第２の実施形態）
本実施形態の半導体装置は、ＡｌＸＧａ１−ＸＮ（０≦Ｘ＜１）を材料とする第１の半導体層と、第１の半導体層上に設けられ、ノンドープ又はｎ型のＡｌＹＧａ１−ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ）を材料とする第２の半導体層と、第２の半導体層上に設けられる第１の電極と、第２の半導体層上に設けられる第２の電極と、第２の半導体層上の第１の電極と第２の電極との間に設けられ、第１の溝と第２の溝を有し、ｐ型のＡｌＺＧａ１−ＺＮ（０≦Ｚ＜１）を材料とする第３の半導体層と、第３の半導体層上の第１の溝と第２の溝との間に設けられる制御電極と、第３の半導体層上の第１の電極と第１の溝との間に、制御電極と離間して設けられ、ｎ型のＡｌＵＧａ１−ＵＮ（０≦Ｕ＜１）を材料とする第４の半導体層と、第３の半導体層上の第２の溝と第２の電極との間に、制御電極と離間して設けられ、ｎ型のＡｌＵＧａ１−ＵＮ（０≦Ｕ＜１）を材料とする第５の半導体層と、を備える。
【００５５】
本実施形態の半導体装置は、第３の半導体層に第１の溝と第２の溝が設けられる点、および、第１の電極と第４の半導体層、第２の電極と第５の半導体層が必ずしも離間していない点で第１の実施形態と異なる。以下、第１の実施形態と重複する内容については、記述を省略する。
【００５６】
図６は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、ＨＦＥＴである。
【００５７】
図６に示すように、ｐ型キャップ層（第３の半導体層）１８に、第１の溝３０および第２の溝３２が設けられる。そして、ゲート電極２０は、ｐ型キャップ層１８上の第１の溝３０と第２の溝３２との間に設けられる。
【００５８】
言い換えれば、ゲート電極２０の両脇のｐ型キャップ層１８に第１の溝３０と第２の溝３２が設けられる。第１の溝３０と第２の溝３２の底部は、ｐ型キャップ層１８中にある。
【００５９】
第２のｎ型キャップ層（第５の半導体層）２４がドレイン電極（第２の電極）１６に電気的に接続されている。具体的には、例えば、第２のｎ型キャップ層２４上にストライプ状の電極２６をさらに設け、電極２６とドレイン電極１６を電気的に接続する。
【００６０】
図６では、ｐ型キャップ層１８が、ソース電極１４およびドレイン電極１６と離間して設けられる構成を示す。ｐ型キャップ層１８が、ソース電極１４およびドレイン電極１６と接続される構成とすることも可能である。
【００６１】
本実施形態によれば、第１の溝３０と第２の溝３２を設けることで、ゲート電極２０にゲート電圧が印加された際に、ソース電極１４とゲート電極２０との間、および、ゲート電極２０とドレイン電極１６の間のキャリアがｐ型キャップ層１８を介して変調されにくくなる。一方、ゲート電極２０直下の電子濃度は効率的に変調されて、高い相互コンダクタンスが得られる。また、ゲート容量も小さくなる。したがって、高速のスイッチング動作が可能となる。
【００６２】
以上、本実施形態によれば、ノーマリーオフ動作、低オン抵抗、低消費電力、電流コラプス抑制、信頼性の向上を実現するＨＦＥＴが提供される。加えて、高速のスイッチング動作を実現するＨＦＥＴが提供される。
【００６３】
（第１の変形例）
図７は、本実施形態の第１の変形例の半導体装置の模式断面図である。本変形例では、第１の溝３０および第２の溝３２の底部がバリア層（第２の半導体層）１２中にある点で第２の実施形態と異なっている。
【００６４】
本変形例によれば、第２の実施形態と比較して、ゲート電極２０にゲート電圧が印加された際に、ソース電極１４とゲート電極２０との間、および、ゲート電極２０とドレイン電極１６の間のキャリアがｐ型キャップ層１８を介して、一層変調されにくくなる。一方、ゲート電極２０直下の電子濃度は、一層効率的に変調されて、高い相互コンダクタンスが得られる。また、ゲート容量も、一層小さくなる。したがって、更に高速なスイッチング動作が可能となる。
【００６５】
（第２の変形例）
図８は、本実施形態の第２の変形例の半導体装置の模式断面図である。本変形例では、バリア層（第２の半導体層）１２とｐ型キャップ層（第３の半導体層）１８との間に、ノンドープのＡｌＷＧａ１−ＷＮ（０≦Ｗ＜１）を材料とするｉ型キャップ層（第６の半導体層）３４を、さらに備え、第１の溝３０および第２の溝３２の底部がｉ型キャップ層（第６の半導体層）３４中にある点で第１の変形例と異なっている。
【００６６】
本変形例によれば、第１の溝３０および第２の溝３２をエッチングにより形成する際に、バリア層１２の表面が露出することが回避される。したがって、バリア層１２とパッシベーション膜の界面でのキャリアのトラップが抑制される。よって、電流コラプスや、信頼性の劣化が抑制される。
【００６７】
（第３の実施形態）
本実施形態の半導体装置は、第１の電極と、第２の溝と第２の電極との間の第３の半導体層とが、電気的に接続される点で、第２の実施形態の第１の変形例と異なる。以下、第２の実施形態と重複する内容については、記述を省略する。
【００６８】
図９は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、ＨＦＥＴである。
【００６９】
図９に示すように、ソース電極（第１の電極）１４と、第２の溝３２とドレイン電極（第２の電極）１６との間のｐ型キャップ層（第３の半導体層）１８とが、電気的に接続される。具体的には、例えば、ｐ型キャップ層１８上にストライプ状の電極３６をさらに設け、電極３６とソース電極１４を電気的に接続する。
【００７０】
本実施形態によれば、ゲート電極２０とドレイン電極１６間のｐ型キャップ層１８が、ソース電極１４に接続されることにより、ドレイン電極１６に高電圧が印加される際にｐ型キャップ層１８内に発生する正孔を、ソース電極１４に速やかに排出することが可能となる。したがって、一層安定したスイッチング動作が実現できる。
【００７１】
また、ｐ型キャップ層１８と第２のｎ型キャップ層２４との接合容量は、ゲート・ドレイン間容量ではなく、ゲート・ソース間容量となる。したがって、一層高速なスイッチング動作が実現できる。
【００７２】
以上、本実施形態によれば、ノーマリーオフ動作、低オン抵抗、低消費電力、電流コラプス抑制、信頼性の向上を実現するＨＦＥＴが提供される。加えて、一層スイッチング動作が安定し、高速なスイッチング動作を実現するＨＦＥＴが提供される。
【００７３】
（第１の変形例）
図１０は、本実施形態の第１の変形例の半導体装置の模式断面図である。本変形例は、ソース電極（第１の電極）１６と、ソース電極（第１の電極）１６と第１の溝３０との間のｐ型キャップ層（第３の半導体層）１８、および第１のｎ型キャップ層（第４の半導体層）２２とが、電気的に接続される点で、第３の実施形態と異なっている。
【００７４】
本変形例によれば、ゲート電極２０にゲート電圧が印加された際に、ｐ型キャップ層１８と第１のｎ型キャップ層２２との間でキャリアが移動しない。したがって、更に安定したスイッチング動作が実現できる。
【００７５】
（第２の変形例）
図１１は、本実施形態の第２の変形例の半導体装置の模式断面図である。本変形例は、ソース電極（第１の電極）１４と第２のｎ型キャップ層（第５の半導体層）２４とが、ショットキー接続される点で、第１の変形例と異なっている。具体的には、例えば、ソース電極１４に接続される第２のｎ型キャップ層２４上の電極３６と、第２のｎ型キャップ層２４とがショットキー接続される。
【００７６】
本変形例によれば、ソース電極１４とドレイン電極１６との間に、内蔵のボディーダイオードが設けられる。したがって、別途ボディーダイオードを外付けすることなく、信頼性の高いＨＦＥＴが実現可能である。
【００７７】
（第４の実施形態）
本実施形態の半導体装置は、第１の溝と第２の溝との間の第３の半導体層上に設けられ、第４の半導体層と第５の半導体層と同一化学組成の第７の半導体層と、第７の半導体層上に設けられる層間絶縁膜を貫通して、制御電極が設けられること以外は第３の実施形態の第１の変形例と同様である。したがって、第３の実施形態と重複する内容については記述を省略する。
【００７８】
図１２は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、ＨＦＥＴである。
【００７９】
図１２に示すように、第１の溝３０と第２の溝３２との間のｐ型キャップ層１８上に、第１のｎ型キャップ層（第４の半導体層）２２および第２のｎ型キャップ層（第５の半導体層）２４と同一化学組成の、第３のｎ型キャップ層（第７の半導体層）４０が設けられる。さらに、第３のｎ型キャップ層４０上には、層間絶縁膜４２が設けられる。層間絶縁膜４２は、例えば、シリコン酸化膜である。
【００８０】
そして、ゲート電極（制御電極）２０は、層間絶縁膜４２と第３のｎ型キャップ層４０を貫通してｐ型キャップ層１８に接するよう設けられる。
【００８１】
本実施形態によれば、第１の溝３０と第２の溝３２を形成するエッチングと、ゲート電極２０を形成するためのエッチングを独立に行うことが可能である。したがって、ゲート電極２０を形成するためのエッチングの際に、位置合わせずれが生じても、ＨＦＥＴの特性がばらつくことを抑制することが可能である。
【００８２】
以上、本実施形態によれば、ノーマリーオフ動作、低オン抵抗、低消費電力、電流コラプス抑制、信頼性の向上を実現するＨＦＥＴが提供される。加えて、特性ばらつきの少ないＨＦＥＴが提供される。
【００８３】
（変形例）
図１３は、本実施形態の変形例の半導体装置の模式断面図である。本変形例は、層間絶縁膜４２上のゲート電極（制御電極）２０が、ドレイン電極（第２の電極）１６側へ張り出していること以外は、第４の実施形態と同様である。
【００８４】
本変形例によれば、フィールドプレート効果により、ｐ型キャップ層１８端部の電界集中が緩和される。したがって、耐圧が向上すると共に、更なる電流コラプスの抑制、高信頼性の確保が実現可能である。
【００８５】
実施形態では、半導体層の材料としてＧａＮやＡｌＧａＮを例に説明したが、例えば、インジウム（Ｉｎ）を含有するＩｎＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮを適用することも可能である。また、半導体層の材料としてＡｌＮを適用することも可能である。
【００８６】
実施形態では、バリア層として、ノンドープのＡｌＧａＮを例に説明したが、ｎ型のＡｌＧａＮを適用することも可能である。
【００８７】
実施形態では、支持基板としてＳｉ基板を例に説明したが、その他、ＳｉＣ基板、ＧａＮ基板等を適用することも可能である。また、支持基板とチャネル層との間に、格子歪を緩和させるためのバッファ層を挿入する構成とすることも可能である。
【００８８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換えまたは変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８９】
１０      チャネル層（第１の半導体層）
１２      バリア層（第２の半導体層）
１４      ソース電極（第１の電極）
１６      ドレイン電極（第２の電極）
１８      ｐ型キャップ層（第３の半導体層）
２０      ゲート電極（制御電極）
２２      第１のｎ型キャップ層（第４の半導体層）
２４      第２のｎ型キャップ層（第５の半導体層）
３０      第１の溝
３２      第２の溝
３４      ｉ型キャップ層（第６の半導体層）
【図１】
2015173151.tif 000003
【図２】
2015173151.tif 000004
【図３】
2015173151.tif 000005
【図４】
2015173151.tif 000006
【図５】
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【図６】
2015173151.tif 000008
【図７】
2015173151.tif 000009
【図８】
2015173151.tif 000010
【図９】
2015173151.tif 000011
【図１０】
2015173151.tif 000012
【図１１】
2015173151.tif 000013
【図１２】
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【図１３】
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