(57)【要約】【課題】コストおよび面積の増大を抑えつつ、入出力デューティ比の関係を設定する。【解決手段】ＰＷＭ入力端子は、入力デューティ比ＩＮＤＵＴＹを有する入力ＰＷＭ信号ＳＰＷＭを受ける。デューティ／デジタル変換器１０２は、入力ＰＷＭ信号ＳＰＷＭを、そのデューティ比ＩＮＤＵＴＹに応じた第１デジタル値ＤＰＷＭに変換する。傾き設定端子ＳＬＰは、入力デューティ比ＩＮＤＵＴＹに対する、モータ駆動回路の出力デューティ比ＯＵＴＤＵＴＹの傾きＳＬＰを指示する情報を受ける。傾き取得部１０４は、傾きＳＬＰを指示する情報に応じた第２デジタル値ＤＳＬＰを取得する。デューティ演算部１０８は、第１デジタル値ＤＰＷＭに対して、第２デジタル値ＤＳＬＰに応じた傾きで線形に増大するデューティ指令値ＤＤＵＴＹを生成する。デジタルパルス幅変調器１１０は、デューティ指令値ＤＤＵＴＹに応じた出力デューティ比ＯＵＴＤＵＴＹを有する制御パルスＳＣＮＴを生成する。【選択図】図３
2015216711.tif 000002
【特許請求の範囲】
【請求項１】
ファンモータをＰＷＭ（Pulse Width Modulation）駆動するモータ駆動回路であって、
入力デューティ比を有する入力パルス変調信号を外部から受けるＰＷＭ入力端子と、
前記入力パルス変調信号を受け、前記入力デューティ比に応じた第１デジタル値に変換するデューティ／デジタル変換器と、
前記入力デューティ比に対する、前記モータ駆動回路の出力デューティ比の傾きを指示する情報を受ける傾き設定端子と、
前記傾きを指示する情報に応じた第２デジタル値を取得する傾き取得部と、
前記第１デジタル値に対して、前記第２デジタル値に応じた傾きで線形に増大するデューティ指令値を生成するデューティ演算部と、
前記デューティ指令値に応じた前記出力デューティ比を有する制御パルスを生成するデジタルパルス幅変調器と、
前記制御パルスにもとづき前記ファンモータを駆動する出力回路と、
を備えることを特徴とするモータ駆動回路。
【請求項２】
前記傾き設定端子は、前記傾きを指示するアナログのＤＣ電圧を受けるものであり、
前記傾き取得部は、前記傾き設定端子のＤＣ電圧を前記第２デジタル値に変換する第１Ａ／Ｄコンバータを含むことを特徴とする請求項１に記載のモータ駆動回路。
【請求項３】
前記傾き設定端子は、前記傾きを指示するシリアルあるいはパラレルのデジタルデータを受けるものであり、
前記傾き取得部は、前記デジタルデータを受信するインタフェース回路と、前記デジタルデータに応じた前記第２デジタル値を格納するメモリと、を含むことを特徴とする請求項１に記載のモータ駆動回路。
【請求項４】
前記傾き設定端子は、前記傾きを指示するデジタルデータを受けるものであり、
前記傾き取得部は、前記デジタルデータに応じた前記第２デジタル値を格納する不揮発性メモリを含むことを特徴とする請求項１に記載のモータ駆動回路。
【請求項５】
アナログのＤＣ電圧が入力されるＤＣ入力端子と、
前記ＤＣ入力端子のＤＣ電圧を第３デジタル値に変換する第２Ａ／Ｄコンバータと、
をさらに備え、
前記デューティ演算部は、前記デューティ指令値を、前記第３デジタル値を下限としてクランプすることを特徴とする請求項１から４のいずれかに記載のモータ駆動回路。
【請求項６】
前記デューティ演算部は、出力デューティ比をＯＵＴＤＵＴＹ、入力デューティ比をＩＮＤＵＴＹ、傾きをＳＬＰ、前記デューティ指令値の下限をＭＩＮ、パラメータをＯＦＳ、最大値を選択する関数をｍａｘ（）とするとき、
ＯＵＴＤＵＴＹ＝ＳＬＰ×ｍａｘ（ＩＮＤＵＴＹ，ＭＩＮ）＋ＯＦＳ
なる関係式にもとづいて、前記デューティ指令値を演算することを特徴とする請求項５に記載のモータ駆動回路。
【請求項７】
前記デューティ演算部は、出力デューティ比をＯＵＴＤＵＴＹ、入力デューティ比をＩＮＤＵＴＹ、傾きをＳＬＰ、前記デューティ指令値の下限をＭＩＮ、パラメータをＯＦＳ、最大値を選択する関数をｍａｘ（）とするとき、
ＯＵＴＤＵＴＹ＝ｍａｘ（ＳＬＰ×ＩＮＤＵＴＹ＋ＯＦＳ，ＭＩＮ）
なる関係式にもとづいて、前記デューティ指令値を演算することを特徴とする請求項５に記載のモータ駆動回路。
【請求項８】
前記パラメータＯＦＳは、定数Ｋを用いて、
ＯＦＳ＝１００×（Ｋ−ＳＬＰ）
で与えられることを特徴とする請求項６または７に記載のモータ駆動回路。
【請求項９】
前記パラメータＯＦＳは、定数Ｋを用いて、
ＯＦＳ＝１００×Ｋ
で与えられることを特徴とする請求項６または７に記載のモータ駆動回路。
【請求項１０】
前記パラメータＯＦＳは、定数Ｋを用いて、
ＯＦＳ＝１００×（ＳＬＰ−Ｋ）
で与えられることを特徴とする請求項６または７に記載のモータ駆動回路。
【請求項１１】
Ｋ＝１であることを特徴とする請求項８から１０のいずれかに記載のモータ駆動回路。
【請求項１２】
前記定数Ｋは、前記モータ駆動回路の外部から設定可能であることを特徴とする請求項８から１０のいずれかに記載のモータ駆動回路。
【請求項１３】
前記デューティ／デジタル変換器は、
値が１、０の２値に変換された前記入力パルス変調信号に、係数２Ｌ（Ｌは自然数）を乗算するレベル変換回路と、
前記レベル変換回路の出力データをフィルタリングし、前記第１デジタル値を出力するデジタルローパスフィルタと、
を含むことを特徴とする請求項１から１２のいずれかに記載のモータ駆動回路。
【請求項１４】
前記デジタルローパスフィルタは、１次ＩＩＲ（無限インパルス応答）フィルタであり、順に直列に接続された加算器、遅延回路、係数回路を含み、
前記加算器は、前記レベル変換回路の出力データに前記遅延回路の出力データを加算し、前記係数回路の出力データを減算し、
前記遅延回路は、前記加算器の出力データを遅延させ、
前記係数回路は、前記遅延回路の出力データに、係数２−ｎ（ｎは自然数）を乗算することを特徴とする請求項１３に記載のモータ駆動回路。
【請求項１５】
ｎは、前記係数回路の出力データのリップル幅が１以下となるように定められることを特徴とする請求項１４に記載のモータ駆動回路。
【請求項１６】
ひとつの半導体基板に一体集積化されたことを特徴とする請求項１から１５のいずれかに記載のモータ駆動回路。
【請求項１７】
ファンモータと、
前記ファンモータを駆動する請求項１から１６のいずれかに記載のモータ駆動回路と、
を備えることを特徴とする冷却装置。
【請求項１８】
プロセッサと、
前記プロセッサを冷却する請求項１７に記載の冷却装置と、
を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、モータ駆動装置に関する。
【背景技術】
【０００２】
近年のパーソナルコンピュータやワークステーションの高速化にともない、ＣＰＵ（Central Processing Unit）やＤＳＰ(Digital Signal Processor)などの演算処理用ＬＳＩ（Large Scale Integrated circuit）の動作速度は上昇の一途をたどっている。このようなＬＳＩは、その動作速度、すなわちクロック周波数が高くなるにつれて発熱量も大きくなる。ＬＳＩからの発熱は、そのＬＳＩ自体を熱暴走に導いたり、あるいは周囲の回路に対して影響を及ぼすという問題がある。したがってＬＳＩをはじめとする発熱体（以下ＬＳＩという）の適切な熱冷却はきわめて重要な技術となっている。
【０００３】
ＬＳＩを冷却するための技術の一例として、冷却ファンによる空冷式の冷却方法がある。この方法においては、たとえば、ＬＳＩの表面に対向して冷却ファンを配置し、冷たい空気をＬＳＩ表面に吹き付ける。このような冷却ファンによるＬＳＩの冷却に際して、ＬＳＩ付近の温度をモニタし、その温度に応じてファンの回転を変化させることにより冷却の程度を調整することが行われている。
【０００４】
図１（ａ）、（ｂ）は、本発明者らが検討したファンモータの駆動回路およびその周辺回路の回路図である。図１（ａ）と（ｂ）とでは、周辺の回路部品の配置が異なっており、駆動ＩＣ（Integrated Circuit）２００の構成は同一である。
【０００５】
９番ピンの電源端子（ＶＣＣ端子）には、逆流防止用のダイオードＤ１を介して電源電圧ＶＤＤが入力される。またＶＣＣ端子には、過電圧保護用のツェナーダイオードＺＤ１および平滑化用のキャパシタＣ２が接続される。１４番ピンの接地端子（ＧＮＤ）は接地される。Ｈブリッジ回路２１２の出力は、６番ピン（ＯＵＴ２）、８番ピン（ＯＵＴ１）を介してファンモータ６と接続される。またＨブリッジ回路２１２の下側の端子は、７番ピン（ＲＮＦ）と接続される。なお、本明細書においてピンの番号は便宜的なものであり、ピンのレイアウト等とは無関係である。コントロールロジック回路２０８は、パルス幅変調されたパルス信号Ｓ１を生成する。プリドライバ２１０は、パルス信号Ｓ１にもとづいてＨブリッジ回路２１２をスイッチングする。
【０００６】
ファンモータ６は、ブラシレスＤＣモータである。駆動ＩＣ２００は、周辺の回路部品とともに駆動回路を構成し、ファンモータ６をＰＷＭ駆動する。ホールセンサ８は、ファンモータ６の近傍に、ロータの位置を検出するために設けられる。
【０００７】
ホールバイアス回路２０４は、ホールバイアス電圧ＶＨＢを生成し、３番ピンを介してホールセンサ８に供給する。駆動ＩＣ２００の２番ピン、３番ピンには、ホールセンサ８が生成するホール信号Ｈ−、Ｈ＋が入力される。ホールコンパレータ２０２は、ホール信号Ｈ−、Ｈ＋を比較し、ロータの位置を示すパルス信号Ｓ２を生成し、コントロールロジック回路２０８に出力する。コントロールロジック回路２０８は、このパルス信号Ｓ２と同期して、Ｈブリッジ回路２１２の駆動相を遷移させる。
【０００８】
Ｈブリッジ回路２１２と接地電圧ＶＳＳが与えられる接地ラインの間には、言い換えれば７番ピンと接地ラインの間には、電流検出用の抵抗ＲＮＦが挿入される。抵抗ＲＮＦには、ファンモータ６に流れる電流に比例した検出電圧が発生する。検出電圧ＶＮＦは、ＲＣフィルタを介して５番ピンに入力される。電流クランプコンパレータ２０６は、検出電圧ＶＮＦを所定の電圧Ｖｃｌと比較する。電圧Ｖｃｌは、ファンモータ６に流れる電流の上限を規定するものである。電流クランプコンパレータ２０６の出力がアサート（ハイレベル）されると、コントロールロジック回路２０８は、ファンモータ６への通電を停止するようにパルス信号Ｓ１の論理値を変化させる。
【０００９】
オシレータ２２０は、所定の周波数を有する周期的なキャリア電圧ＯＳＣを生成する。キャリア電圧ＯＳＣは、のこぎり波（ランプ波）もしくは三角波を有する。ＰＷＭコンパレータ２１６は、１２番ピン（ＭＩＮ）の電圧ＶＭＩＮを、キャリア電圧ＯＳＣと比較する。ＰＷＭコンパレータ２１６の出力は、１２番ピンの電圧ＶＭＩＮに応じたデューティ比を有する。
【００１０】
同様にＰＷＭコンパレータ２１８は、１１番ピン（ＴＨ）の電圧ＶＴＨをキャリア電圧と比較する。ＰＷＭコンパレータ２１８の出力は、１１番ピンの電圧ＶＴＨに応じたデューティ比を有する。
【００１１】
コントロールロジック回路２０８は、ＰＷＭコンパレータ２１６および２１８の出力パルスを論理合成し、パルス信号Ｓ１を生成する。パルス信号Ｓ１のデューティ比は、ＰＷＭコンパレータ２１６と２１８の出力パルスのデューティ比のうち、大きい方となる。つまり１２番ピンの電圧は、パルス信号Ｓ１のデューティ比の下限値（最小デューティ比）を設定する。
【００１２】
基準電圧源２１４は、所定の基準電圧ＶＲＥＦを生成し、１０番ピン（ＲＥＦ）から外部に出力する。抵抗Ｒ１１、Ｒ１２は、基準電圧ＶＲＥＦを分圧し、１２番ピン（ＭＩＮ）に入力する。つまり、外付けされる抵抗Ｒ１１，Ｒ１２の抵抗値に応じて、１２番ピンの電圧ＶＭＩＮを設定でき、したがって、パルス信号Ｓ１の最小デューティ比を設定できる。
【００１３】
ＰＷＭ入力には、ファンモータ６の目標回転数に応じたデューティ比を有する入力ＰＷＭ信号が与えられる。図１（ａ）では、入力ＰＷＭ信号は、インバータ１０を介して、ＴＨ端子に入力される。
【００１４】
図１（ｂ）では、入力ＰＷＭ信号は、インバータ１０で反転された後に、ＲＣフィルタ１２で平滑化されて、ＴＨ端子に入力される。
【００１５】
図２（ａ）、（ｂ）は、図１（ａ）、（ｂ）の駆動ＩＣ２００の動作波形図である。
【００１６】
図２（ａ）を参照し、図１（ａ）の駆動ＩＣ２００の動作を説明する。図１（ａ）の駆動ＩＣ２００のＴＨ端子（１１番ピン）には、入力ＰＷＭ信号を反転したパルス信号ＶＴＨが入力される。パルス信号ＶＴＨのハイレベルは、内部オシレータが生成するキャリア電圧のピークより高く、パルス信号ＶＴＨのローレベルは、内部オシレータが生成するキャリア電圧のボトムより低くなっている。キャリア電圧とパルス電圧ＶＴＨを比較した結果、ＰＷＭコンパレータ２１８の出力パルスは、パルス電圧ＶＴＨと同じデューティ比を有する。
【００１７】
図２（ａ）では、Ｈ−＞Ｈ＋の状態であり、第１相の出力ＯＵＴ１がスイッチングされ、第２相の出力ＯＵＴ２はローレベルに固定される。出力ＯＵＴ１のスイッチングのデューティ比は、ＶＴＨと一致し、したがってもとの入力ＰＷＭ信号のデューティ比と一致する。なお、この例ではＶＭＩＮ＝ＶＲＥＦであり、キャリア電圧のピークより高いため、ＰＷＭコンパレータ２１６の出力は、ＯＵＴ１には影響を与えない。
【００１８】
これにより、入力ＰＷＭ信号のデューティ比が大きくなるほど、ファンモータ６のトルク（回転数）は増大する。
【００１９】
続いて図２（ｂ）を参照し、図１（ｂ）の駆動ＩＣ２００の動作を説明する。図１（ｂ）の駆動ＩＣ２００のＴＨ端子（１１番ピン）には、フィルタにより平滑化されたＤＣ電圧ＶＴＨが入力される。出力ＯＵＴ１は、ＶＭＩＮとＶＴＨのうち低い方と、キャリア電圧の比較結果に応じたデューティ比を有する。
【００２０】
これにより、入力ＰＷＭ信号のデューティ比が大きくなるほど、ファンモータ６のトルク（回転数）は増大する。また最小トルクすなわち最低回転数が、電圧ＶＭＩＮに応じて設定可能である。
【００２１】
このように図１の駆動ＩＣ２００によれば、ＴＨ端子に対して、ＤＣ電圧を入力することもできるし、パルス信号を入力することもでき、セットの設計者に設計の柔軟性を提供できる。
【先行技術文献】
【特許文献】
【００２２】
【特許文献１】特開２００５−２２４１００号公報
【特許文献２】特開２００４−１６６４２９号公報
【発明の概要】
【発明が解決しようとする課題】
【００２３】
本発明者らは、図１の駆動ＩＣ２００について検討した結果、以下の課題を認識するに至った。
【００２４】
図１（ａ）のプラットフォームでは、ＴＨ端子のハイレベルおよびローレベルに制約がある。すなわち、ＴＨ端子のハイレベルは、キャリア電圧ＯＳＣのピークより高く、ローレベルはキャリア電圧ＯＳＣのボトムより低くなければならない。したがって、ＴＨ端子への入力パルスの振幅を注意深く決める必要がある。
【００２５】
また、入力ＰＷＭ信号のデューティ比（入力デューティ比）と、出力ＯＵＴ１（ＯＵＴ２）のデューティ比（出力デューティ比）は一致し、それらの入出力関係を変更することができない。
【００２６】
図１（ｂ）のプラットフォームでは、フィルタ１２を挿入することにより、入力デューティ比と出力デューティ比の関係（傾き）を調節することができる。しかしながら部品点数が増加するため、コストが高くなりまた装置の小型化の妨げとなる。
【００２７】
また、ＴＨ端子のＤＣ電圧の変化範囲が出力デューティ比の変動幅となるが、ＤＣ電圧に対する出力デューティ比の精度を高めるためには、キャリア電圧ＯＳＣのピークとボトムの差、つまり振幅を大きくとる必要があるが、そのためには高い電源電圧ＶＤＤが必要となる。
【００２８】
本発明はこうした状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、コストおよび面積の増大を抑えつつ、入出力デューティ比の関係を設定可能なモータ駆動回路の提供にある。
【課題を解決するための手段】
【００２９】
本発明のある態様は、ファンモータをＰＷＭ（Pulse Width Modulation）駆動するモータ駆動回路に関する。モータ駆動回路は、入力デューティ比を有する入力パルス変調信号を外部から受けるＰＷＭ入力端子と、入力パルス変調信号を受け、入力デューティ比に応じた第１デジタル値に変換するデューティ／デジタル変換器と、入力デューティ比に対する、モータ駆動回路の出力デューティ比の傾きを指示する情報を受ける傾き設定端子と、傾きを指示する情報に応じた第２デジタル値を取得する傾き取得部と、第１デジタル値に対して、第２デジタル値に応じた傾きで線形に増大するデューティ指令値を生成するデューティ演算部と、デューティ指令値に応じた出力デューティ比を有する制御パルスを生成するデジタルパルス幅変調器と、制御パルスにもとづきファンモータを駆動する出力回路と、を備える。
【００３０】
この態様によると、デューティ／デジタル変換器を設けたことで、ＰＷＭ入力端子に入力パルス変調信号を直接入力することができる。また傾き設定端子および傾き取得部を設けたことにより、入力デューティ比に対する出力デューティ比の傾きを外部から設定できる。これらにより、コストおよび面積の増大を抑えつつ、入出力デューティ比の関係を設定することができる。
【００３１】
傾き設定端子は、傾きを指示するアナログのＤＣ電圧を受けるものであり、傾き取得部は、傾き設定端子のＤＣ電圧を第２デジタル値に変換する第１Ａ／Ｄコンバータを含んでもよい。
【００３２】
傾き設定端子は、傾きを指示するシリアルまたはパラレルのデジタルデータを受けるものであり、傾き取得部は、デジタルデータを受信するインタフェース回路と、デジタルデータに応じた第２デジタル値を格納するメモリと、を含んでもよい。
【００３３】
傾き設定端子は、傾きを指示する第２デジタル値を受けるものであり、傾き取得部は、第２デジタル値を格納する不揮発性メモリを含んでもよい。
【００３４】
アナログのＤＣ電圧が入力されるＤＣ入力端子と、ＤＣ入力端子のＤＣ電圧を第３デジタル値に変換する第２Ａ／Ｄコンバータと、をさらに備えてもよい。デューティ演算部は、デューティ指令値を、第３デジタル値を下限としてクランプしてもよい。
これにより、ファンモータの最低回転数を任意に設定できる。また、モータ駆動回路を、アナログの入力ＤＣ電圧によって回転数を制御するプラットフォームにも利用することが可能となる。
【００３５】
デューティ演算部は、出力デューティ比をＯＵＴＤＵＴＹ、入力デューティ比をＩＮＤＵＴＹ、傾きをＳＬＰ、デューティ指令値の下限をＭＩＮ、パラメータをＯＦＳ、最大値を選択する関数をｍａｘ（）とするとき、以下の関係式にもとづいて、デューティ指令値を演算してもよい。
ＯＵＴＤＵＴＹ＝ＳＬＰ×ｍａｘ（ＩＮＤＵＴＹ，ＭＩＮ）＋ＯＦＳ
【００３６】
デューティ演算部は、出力デューティ比をＯＵＴＤＵＴＹ、入力デューティ比をＩＮＤＵＴＹ、傾きをＳＬＰ、デューティ指令値の下限をＭＩＮ、パラメータをＯＦＳ、最大値を選択する関数をｍａｘ（）とするとき、以下の関係式にもとづいて、デューティ指令値を演算してもよい。
ＯＵＴＤＵＴＹ＝ｍａｘ（ＳＬＰ×ＩＮＤＵＴＹ＋ＯＦＳ，ＭＩＮ）
【００３７】
パラメータＯＦＳは、定数Ｋを用いて、以下のいずれかの式で与えられてもよい。
ＯＦＳ＝１００×（Ｋ−ＳＬＰ）
ＯＦＳ＝１００×Ｋ
ＯＦＳ＝１００×（ＳＬＰ−Ｋ）
【００３８】
Ｋ＝１であってもよい。あるいは定数Ｋは、モータ駆動回路の外部から設定可能であってもよい。
【００３９】
デューティ／デジタル変換器は、値が１、０の２値に変換された入力パルス変調信号に、係数２Ｌ（Ｌは自然数）を乗算するレベル変換回路と、レベル変換回路の出力データをフィルタリングし、第１デジタル値を出力するデジタルローパスフィルタと、を含んでもよい。
【００４０】
デジタルローパスフィルタは、１次ＩＩＲ（無限インパルス応答）フィルタであり、順に直列に接続された加算器、遅延回路、係数回路を含んでもよい。加算器は、レベル変換回路の出力データに遅延回路の出力データを加算し、係数回路の出力データを減算し、遅延回路は、加算器の出力データを遅延させ、係数回路は、遅延回路の出力データに、係数２−ｎ（ｎは自然数）を乗算してもよい。
【００４１】
ｎは、係数回路の出力データのリップル幅が１以下となるように定められてもよい。
【００４２】
モータ駆動回路は、ひとつの半導体基板に一体集積化されてもよい。
「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。
回路を１つのＩＣとして集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
【００４３】
本発明の別の態様は、冷却装置である。この冷却装置は、ファンモータと、ファンモータを駆動する上述のいずれかの態様の駆動回路と、を備える。
【００４４】
本発明の別の態様は電子機器である。この電子機器は、プロセッサと、前記プロセッサを冷却する上述の冷却装置と、を備える。
【００４５】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００４６】
本発明のある態様によれば、コストおよび面積の増大を抑えつつ、入出力デューティ比の関係を設定することができる。
【図面の簡単な説明】
【００４７】
【図１】図１（ａ）、（ｂ）は、本発明者らが検討したファンモータの駆動回路およびその周辺回路の回路図である。
【図２】図２（ａ）、（ｂ）は、図１（ａ）、（ｂ）の駆動ＩＣの動作波形図である。
【図３】実施の形態に係る駆動ＩＣを備える冷却装置の構成を示す回路図である。
【図４】デューティ演算部の入出力特性を示す図である。
【図５】デューティ／デジタル変換器の構成を示す回路図である。
【図６】図６（ａ）、（ｂ）は、図５のＰＷＭデューティ／デジタル変換器の動作を示す図である。
【図７】図７（ａ）、（ｂ）は、異なるプラットフォームにおける冷却装置の回路図である。
【図８】冷却装置を備えるＰＣの斜視図である。
【図９】図９（ａ）、（ｂ）は、第４変形例に係る駆動ＩＣの一部の回路図である。
【発明を実施するための形態】
【００４８】
図３は、実施の形態に係る駆動ＩＣ１００を備える冷却装置２の構成を示す回路図である。冷却装置２は、たとえばデスクトップ型、あるいはラップトップ型のコンピュータ、ワークステーション、ゲーム機器、オーディオ機器、映像機器などに搭載され、ＣＰＵ（Central Processing Unit）、ＧＰＵ（Graphics Processing Unit）、電源装置などの冷却対象（不図示）を冷却する。冷却装置２は、冷却対象に対向して設けられたファンモータ６と、ファンモータ６を駆動する駆動装置９を備える。
【００４９】
駆動装置９は、実施の形態に係る駆動ＩＣ１００と、その周辺部品で構成される。駆動装置９の構成部品は、共通のプリント基板上に搭載される。図３には、駆動ＩＣ１００の構成を説明するために必要な周辺部品の一部のみを示す。
【００５０】
駆動ＩＣ１００は、デューティ／デジタル変換器１０２、傾き取得部１０４、第２Ａ／Ｄコンバータ１０６、デューティ演算部１０８、デジタルパルス幅変調器１１０、出力回路１２０、基準電圧源２１４を備え、ひとつの半導体基板上に一体集積化された機能ＩＣである。
【００５１】
１０番ピンの電源端子（ＶＣＣ端子ともいう）には、電源電圧ＶＤＤが入力され、１６番ピンの接地端子（ＧＮＤ端子ともいう）には接地電圧ＶＳＳが入力される。基準電圧源２１４は、所定レベルに安定化された基準電圧ＶＲＥＦを生成し、１１番ピンの基準電圧端子（単にＲＥＦ端子ともいう）から出力する。この基準電圧ＶＲＥＦは、駆動ＩＣ１００の内部および外部において使用される。また図３の６〜９番ピンはそれぞれ、図１の５〜８番ピン対応する。
【００５２】
デューティ／デジタル変換器１０２、傾き取得部１０４、第２Ａ／Ｄコンバータ１０６、デューティ演算部１０８、デジタルパルス幅変調器１１０は、外部からパルス幅変調された入力ＰＷＭ信号ＳＰＷＭを受け、そのデューティ比（入力デューティ比ＩＮＤＵＴＹ）に応じたデューティ比（出力デューティ比ＯＵＴＤＵＴＹ）を有する制御パルスＳＣＮＴを生成する。
【００５３】
出力回路１２０は、制御パルスＳＣＮＴにもとづき、ファンモータ６を駆動する。具体的には、ホールコンパレータ２０２の出力にもとづいて、出力ＯＵＴ１、ＯＵＴ２を交互に選択しながら、選択された出力を、制御パルスＳＣＮＴにもとづいてスイッチングする。
【００５４】
出力回路１２０は、ホールコンパレータ２０２、電流クランプコンパレータ２０６、コントロールロジック回路２０８、プリドライバ２１０、Ｈブリッジ回路２１２、基準電圧源２１４を含む。これらの構成については、すでに図１を参照して説明したため、説明を省略する。また出力回路１２０の構成は図３のそれには限定されず、別の構成であってもよい。また図３において外づけされるホールセンサ８は、駆動ＩＣ１００に内蔵されてもよい。
【００５５】
続いて、制御パルスＳＣＮＴの生成について説明する。
【００５６】
５番ピンのＰＷＭ入力端子（単にＰＷＭ端子ともいう）には、外部から、入力デューティ比ＩＮＤＵＴＹを有する入力パルス変調信号ＳＰＷＭが入力される。デューティ／デジタル変換器１０２は、入力パルス変調信号ＳＰＷＭを受け、入力デューティ比ＩＮＤＵＴＹに応じた第１デジタル値ＤＰＷＭに変換する。
【００５７】
駆動ＩＣ１００は、入力デューティ比ＩＮＤＵＴＹに対する出力デューティ比ＯＵＴＤＵＴＹの傾きＳＬＰが外部から設定可能に構成される。４番ピンの傾き設定端子（ＳＬＯＰＥ端子ともいう）には、傾きＳＬＰを指示する情報が入力される。傾き取得部１０４は、傾きＳＬＰを指示する情報を受け、傾きＳＬＰに応じた第２デジタル値ＤＳＬＰを取得する。
【００５８】
本実施の形態において、ＳＬＯＰＥ端子には、傾きＳＬＰに応じた電圧レベルを有するアナログのＤＣ電圧ＶＳＬＯＰＥが入力される。したがって傾き取得部１０４は、ＤＣ電圧ＶＳＬＯＰＥをデジタル値に変換する第１Ａ／Ｄコンバータ１０５で構成される。
【００５９】
たとえばＶＳＬＯＰＥ＝ＶＲＥＦのときにＳＬＰ＝２、ＶＳＬＯＰＥ＝ＶＲＥＦ／２のときＳＬＰ＝１、ＶＳＬＯＰＥ＝ＶＲＥＦ／４のときＳＬＰ＝１／２となるように、第２Ａ／Ｄコンバータ１０６は構成される。
【００６０】
デューティ演算部１０８は、第１デジタル値ＤＰＷＭに対して、第２デジタル値ＤＳＬＰに応じた傾き（ＳＬＰ）をもって線形に増大するデューティ指令値ＤＤＵＴＹを生成する。このデューティ指令値ＤＤＵＴＹは、制御パルスＳＣＮＴのデューティ比ＯＵＴＤＵＴＹを指示するデータである。デジタルパルス幅変調器１１０は、デューティ指令値ＤＤＵＴＹに応じた出力デューティ比ＯＵＴＤＵＴＹを有する制御パルスＳＣＮＴを生成する。
【００６１】
デューティ演算部１０８の演算処理を説明する。たとえばデューティ演算部１０８は、式（１）にもとづいてデューティ指令値ＤＤＵＴＹの値（出力デューティ比ＯＵＴＤＵＴＹ）を演算してもよい。
ＯＵＴＤＵＴＹ＝ＳＬＰ×ＩＮＤＵＴＹ＋１００×（１−ＳＬＰ）    …（１）
ただし、ＯＵＴＤＵＴＹ≧０である必要があるから、式（１）の値が負であるときには、ＯＵＴＤＵＴＹ＝０とする。
【００６２】
式（１）の関係は、ＩＮＤＵＴＹ＝１００％のときにＯＵＴＤＵＴＹ＝１００％となるように、１００％を基準として定められている。
【００６３】
さらに駆動ＩＣ１００は、外部から、ファンモータ６の最低回転数を設定可能となっている。１２番ピンのＤＣ入力端子（ＭＩＮ端子という）には、アナログのＤＣ電圧ＶＭＩＮが入力される。第２Ａ／Ｄコンバータ１０６は、第２ＤＣ電圧ＶＭＩＮを第３デジタル値ＤＭＩＮに変換する。デューティ演算部１０８は、デューティ指令値ＤＤＵＴＹを、第３デジタル値ＤＭＩＮを下限としてクランプする。
【００６４】
この場合、式（１）を式（２）に修正すればよい。ＭＩＮはデジタル値ＤＭＩＮが示す最小デューティ比である。
ＯＵＴＤＵＴＹ＝ＳＬＰ×ｍａｘ（ＩＮＤＵＴＹ，ＭＩＮ）＋１００×（１−ＳＬＰ）    …（２）
ｍａｘは、ＩＮＤＵＴＹとＭＩＮのうち大きい方を選択する関数である。なお、デューティ演算部１０８の具体的な構成は特に限定されず、当業者であれば、積和演算器、乗算器、加算器などの組み合わせで、デューティ演算部１０８を構成可能であることが理解される。
【００６５】
図４は、デューティ演算部１０８の入出力特性を示す図である。横軸は入力デューティ比ＩＮＤＵＴＹを、縦軸は出力デューティ比はＯＵＴＤＵＴＹを示す。（i）ＳＬＰ＝１／２、（ii）ＳＬＰ＝１、（iii）ＳＬＰ＝２のときの特性が示される。
【００６６】
なお、デューティ演算部１０８の入出力特性は、ＩＮＤＵＴＹ＝０％のときにＯＵＴＤＵＴＹ＝０％となるように、０％基準で定めてもよいし、ＩＮＤＵＴＹ＝５０％のときにＯＵＴＤＵＴＹ＝５０％となるように、５０％基準で定めてもよい。
【００６７】
図５は、デューティ／デジタル変換器１０２の構成を示す回路図である。デューティ／デジタル変換器１０２は、レベル変換回路１５０と、デジタルフィルタ１５２を備える。
【００６８】
入力ＰＷＭ信号ＳＰＷＭのハイレベルは１に、ローレベルは０に変換される。これはＣＭＯＳ（Complementary Metal Oxide Semiconductor）入力に入力ＰＷＭ信号ＳＰＷＭを入力すればよい。レベル変換回路１５０は、１／０信号に変換された入力ＰＷＭ信号に、係数２Ｌを乗算する。Ｌ＝７のとき、入力ＰＷＭ信号ＳＰＷＭの１／０はそれぞれ１２８／０に変換され、後段のデジタルフィルタ１５２に入力される。
【００６９】
デジタルフィルタ１５２は、１次ＩＩＲ（Infinite Impulse Response）型ローパスフィルタであり、直列に設けられた加算器１５３、遅延回路１５４、係数回路１５６を備える。
【００７０】
遅延回路１５４は、ビット幅（Ｌ＋ｎ）を有し、ある周期ＴＣＬＫを有するクロック信号ＣＬＫと同期して、加算器１５３の出力データを遅延時間ＴＣＬＫ、遅延させる。
【００７１】
加算器１５３は、遅延回路１５４の出力データに、係数２−ｎを乗算する。定数ｎは、ローパスフィルタの周波数特性を決定する。加算器１５３、係数回路１５６は、入力データをｎビット右シフトするビットシフタで構成してもよい。
【００７２】
加算器１５３は、レベル変換回路１５０の出力データ、遅延回路１５４の出力データを加算し、係数回路１５６の出力データを減算して、演算結果を遅延回路１５４に出力する。
【００７３】
図６（ａ）、（ｂ）は、図５のＰＷＭデューティ／デジタル変換器の動作を示す図である。図６（ａ）は、入力ＰＷＭ信号のデューティ比が５０％のときの、第１デジタル値ＤＰＷＭを示す。ｎの値を変えることにより、フィードバックループのゲイン（応答性）と、リップルが変化する。
【００７４】
クロック信号ＣＬＫの周波数ｆＣＬＫを検討する。入力ＰＷＭ信号ＳＰＷＭをＬビットにてデューティ比に変換する場合、１／２Ｌ以下の精度で正しく変換することが望ましい。たとえばＬ＝７ビット（０〜１２７）にてデューティ比に変換する場合、１／１２８≒１％以下の精度が望ましい。入力ＰＷＭ信号ＳＰＷＭのキャリア周波数ｆＰＷＭを２８ｋＨｚと仮定すると、クロック信号ＣＬＫの周波数ｆＣＬＫをこの２Ｌ（＝１２８）倍、つまり３．６ＭＨｚ以上にすれば、データをとりこぼすことなく、入力ＰＷＭ信号の１周期ごとに、１つの第１デジタル値ＤＰＷＭを生成することができる。これによってビートの発生を防止できる。
【００７５】
続いてフィルタリングの係数ｎについて検討する。図６（ｂ）は、デューティ／デジタル変換器１０２のローパスフィルタ特性を示す図である。第１デジタル値ＤＰＷＭのリップルを１ステップ以内とするためには、利得Ｇ＝１／１２８＝−４２ｄＢ程度が目安となる。ｎ＝１２とした場合、入力ＰＷＭ信号ＰＷＭのキャリア周波数ｆＰＷＭが２１ｋＨｚときに、−３８．５ｄＢ程度の除去率が得られ、キャリア周波数ｆＰＷＭがさらに高くなれば、−４２ｄＢより低い除去率を得ることができる。
【００７６】
以上が駆動ＩＣ１００の構成である。続いてその動作を説明する。
駆動ＩＣ１００は、制御方式が異なる複数のプラットフォームで利用可能である。図７（ａ）、（ｂ）は、異なるプラットフォームにおける冷却装置２の回路図である。図７（ａ）と（ｂ）とでは、周辺回路が異なっている。
【００７７】
はじめに図７（ａ）のプラットフォームについて説明する。第１プラットフォームに係る冷却装置２ａでは、駆動ＩＣ１００の外部のプロセッサ、たとえばＣＰＵやマイコンから、入力ＰＷＭ信号ＳＰＷＭが、抵抗Ｒ２１を介してＰＷＭ端子（５番ピン）に入力される。
【００７８】
ＶＣＣ端子には、逆流防止用のダイオードＤ１を介して電源電圧ＶＤＤが入力される。またＶＣＣ端子には、過電圧保護用のツェナーダイオードＺＤ１および平滑化用のキャパシタＣ２を接続してもよい。
【００７９】
ＲＥＦ端子（１１番ピン）には、平滑化キャパシタＣ１１が接続される。ＲＥＦ端子からは、内部の基準電圧源２１４により基準電圧ＶＲＥＦが出力される。抵抗Ｒ３１、Ｒ３２は、ＲＥＦ端子の基準電圧ＶＲＥＦを分圧し、ホールセンサ８のホールバイアス電圧ＶＨＢを生成する。
【００８０】
抵抗Ｒ４１、Ｒ４２は、基準電圧ＶＲＥＦを分圧し、ＳＬＯＰＥ端子（４番ピン）に入力する。抵抗Ｒ５１、Ｒ５２は、基準電圧ＶＲＥＦを分圧し、ＭＩＮ端子（１２番ピン）に入力する。
【００８１】
以上が冷却装置２ａの構成である。
この冷却装置２ａによれば、抵抗Ｒ４１，４２の分圧比によって、図４の入出力特性の傾きを自由に設定することができる。またファンモータ６の最低回転数を、抵抗Ｒ５１、Ｒ５２の分圧比に応じて任意に設定することができる。
【００８２】
この冷却装置２ａの利点は、図１（ａ）、（ｂ）との対比によって明確となる。図１（ａ）では、入力ＰＷＭ信号を受けるインタフェース回路として、インバータ１０が必要であり、図１（ｂ）では、入力ＰＷＭ信号を受けるインタフェース回路としてインバータ１０およびローパスフィルタ１２が必要であった。これに対して、図７（ａ）の冷却装置２ａでは、インタフェースとして抵抗Ｒ２１のみで足りるため、回路の部品点数を大幅に削減できる。
【００８３】
図１（ａ）のプラットフォームでは、ＴＨ端子のハイレベルおよびローレベルに制約があったが、図７（ａ）では、入力ＰＷＭ信号ＳＰＷＭの振幅は特に限定されない。
【００８４】
図１（ｂ）のプラットフォームでは、ＴＨ端子のＤＣ電圧の変化範囲が出力デューティ比の変動幅となり、ＤＣ電圧に対する出力デューティ比の精度を高めるために、キャリア電圧ＯＳＣのピークとボトムの差、つまり振幅を大きく必要があり、高い電源電圧ＶＤＤが必要となった。
【００８５】
これに対して図７（ａ）のプラットフォームでは、入力ＰＷＭ信号のデューティ比ＩＮＤＵＴＹがデューティ／デジタル変換器１０２によってデジタル値に直接変換され、デジタル領域でパルス幅変調された制御信号ＳＣＮＴが生成される。したがって電源電圧ＶＤＤを高める必要がなく、低消費電力化を実現できる。
【００８６】
また、実施の形態に係る駆動ＩＣ１００では、アナログのＤＣ電圧に応じた回転数制御も可能である。図７（ｂ）のプラットフォームでは、ＤＣ端子に、外部から、ファンモータ６の回転数を指示するアナログの入力ＤＣ電圧ＶＤＣが入力される。
【００８７】
入力ＤＣ電圧ＶＤＣは、抵抗Ｒ６１を介してＭＩＮ端子に入力される。抵抗Ｒ６２がＲＥＦ端子とＤＣ端子の間に設けられる。またＲＥＦ端子とＤＣ端子の間には、ＭＩＮ端子の電圧をクランプするために、ダイオードＤ２、Ｒ６３が直列に設けられる。このプラットフォームでは、ＰＷＭ端子は、抵抗Ｒ２１を介して接地される。
【００８８】
以上が図７（ｂ）の冷却装置２ｂの構成である。この冷却装置２ｂでは、ＰＷＭ端子が接地されるため、デューティ／デジタル変換器１０２の出力ＤＰＷＭはゼロとなる。また第２Ａ／Ｄコンバータ１０６の出力ＤＭＩＮは、入力ＤＣ電圧ＶＤＣをデジタル値に変換した値でとなる。したがってＤＭＩＮ＞ＤＰＷＭとなり、式（２）においてＭＩＮ＞ＩＮＤＵＴＹとなり、式（３）を得る。
ＯＵＴＤＵＴＹ＝ＳＬＰ×ＭＩＮ＋１００×（１−ＳＬＰ）    …（３）
【００８９】
つまり、図７（ｂ）の冷却装置２ｂでは、入力ＤＣ電圧ＶＤＣに応じて、ファンモータ６の回転数を制御できる。
【００９０】
このように実施の形態に係る駆動ＩＣ１００は、ＰＷＭ信号にもとづく回転制御を行うプラットフォームにも、ＤＣ電圧にもとづく回転制御を行うプラットフォームにも使用することができる。すなわち駆動ＩＣ１００のユーザに、複数のプラットフォームを選択する自由度を提供することができる。
【００９１】
（用途）
最後に、冷却装置２の用途を説明する。
図８は、冷却装置２を備えるＰＣの斜視図である。ＰＣ５００は、筐体５０２、ＣＰＵ５０４、マザーボード５０６、ヒートシンク５０８、および複数の冷却装置２を備える。
【００９２】
ＣＰＵ５０４は、マザーボード５０６上にマウントされる。ヒートシンク５０８は、ＣＰＵ５０４の上面に密着されている。冷却装置２＿１は、ヒートシンク５０８と対向して設けられ、ヒートシンク５０８に空気を吹き付ける。冷却装置２＿２は、筐体５０２の背面に設置され、筐体５０２の内部に外部の空気を送り込む。
【００９３】
冷却装置２は、図８のＰＣ５００の他、ワークステーション、ノート型ＰＣ，テレビ、冷蔵庫、などの様々な電子機器に搭載可能である。
【００９４】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００９５】
（第１変形例）
実施の形態では、ファンモータ６の最低回転数を設定する方法として、式（２）を説明したが、本発明はそれには限定されず、より一般化した式（２ａ）を用いてもよい。
ＯＵＴＤＵＴＹ＝ＳＬＰ×ｍａｘ（ＩＮＤＵＴＹ，ＭＩＮ）＋ＯＦＳ    …（２ａ）
ＯＦＳはパラメータであり、定数Ｋを用いて、以下の式（４ａ）〜（４ｃ）のいずれかで定義することができる。
ＯＦＳ＝１００×（Ｋ−ＳＬＰ）      …（４ａ）
ＯＦＳ＝１００×Ｋ      …（４ｂ）
ＯＦＳ＝１００×（ＳＬＰ−Ｋ）    …（４ｃ）
【００９６】
定数Ｋは、シリアルインタフェースやパラレルインタフェース、あるいは設定ピンに対する入力を利用して、駆動ＩＣ１００の外部から設定可能であってもよい。あるいは定数Ｋは固定値であってもよい。なお、式（２）は、式（４ａ）を採用し、Ｋ＝１とした場合に相当する。
【００９７】
（第２変形例）
実施の形態では、ファンモータ６の最低回転数を設定する方法として、式（２）を説明したが、本発明はそれには限定されず、式（５）を用いてもよい。
ＯＵＴＤＵＴＹ＝ｍａｘ（ＳＬＰ×ＩＮＤＵＴＹ＋ＯＦＳ，ＭＩＮ）    …（５）
ＯＦＳは、上記式（４ａ）〜（４ｃ）のいずれかで定義される。
【００９８】
式（２）は、入力デューティ比ＩＮＤＵＴＹをＭＩＮを下限としてクランプしたものと把握できる。これに対して式（５）は、出力デューティ比ＯＵＴＤＵＴＹを、ＭＩＮを下限としてクランプしたものと把握できる。
【００９９】
（第３変形例）
実施の形態においては、駆動対象のファンモータが単相駆動モータの場合について説明したが、本発明はこれに限定されるものではなく、その他のモータの駆動にも利用可能である。
【０１００】
（第４変形例）
実施の形態では、ＳＬＯＰＥ端子に、アナログＤＣ電圧を入力する構成としたが、本発明はそれに限定されない。ＳＬＯＰＥ端子には、デジタル形式で、傾きを指示する情報を入力してもよい。図９（ａ）、（ｂ）は、第４変形例に係る駆動ＩＣの一部の回路図である。
【０１０１】
図９（ａ）の駆動ＩＣ１００ａは、シリアルインタフェースのひとつであるＩ２Ｃ（Inter IC）インタフェースを備える。この場合、シリアルバスと接続されるインタフェース（Ｉ／Ｆ）端子が、ＳＬＯＰＥ端子となり、様々なデータに加えて、傾きＳＬＰを指示するシリアルのデジタルデータＤＳＬＯＰＥが入力される。駆動ＩＣ１００ａにおいて、傾き取得部１０４ａは、インタフェース回路１３０、メモリ１３２を備える。インタフェース回路１３０は、傾きＳＬＰを指示するデジタルデータＤＳＬＯＰＥを受信する。メモリ１３２はレジスタであり、デジタルデータに応じた第２デジタル値ＤＳＬＰを格納する。シリアルインタフェースに代えて、パラレルインタフェースを採用してもよい。
【０１０２】
図９（ｂ）の駆動ＩＣ１００ｂは、外部から書き込み可能な不揮発性メモリを備える。ＳＬＯＰＥ端子には、傾きＳＬＰを指示するデジタルデータＤＳＬＯＰＥが入力される。この場合、傾き取得部１０４ｂは、不揮発性メモリ１３４を利用して構成できる。不揮発性メモリ１３４は、書き込み可能なＲＯＭ（Read Only Memory）であり、ＳＬＯＰＥ端子に入力された第２デジタル値ＤＳＬＰを格納する。不揮発性メモリ１３４は、ソフトウェア的に書き込み可能なＯＴＰ（One Time Programmable）ＲＯＭ（Read Only Memory）であってもよいし、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）などであってもよい。
【０１０３】
（第５変形例）
駆動ＩＣ１００を構成する素子はすべて一体集積化されていてもよく、または別の集積回路に分けて構成されていてもよく、さらにはその一部がディスクリート部品で構成されていてもよい。どの部分を集積化するかは、コストや占有面積、用途などに応じて決めればよい。
【符号の説明】
【０１０４】
２…冷却装置、４…ＣＰＵ、６…ファンモータ、８…ホールセンサ、９…駆動装置、１００…駆動ＩＣ、１０２…デューティ／デジタル変換器、１０４…傾き取得部、１０５…第１Ａ／Ｄコンバータ、１０６…第２Ａ／Ｄコンバータ、１０８…デューティ演算部、１１０…デジタルパルス幅変調器、１２０…出力回路、１５０…レベル変換回路、１５２…デジタルフィルタ、１５３…加算器、１５４…遅延回路、１５６…係数回路、ＤＰＷＭ…第１デジタル値、ＤＳＬＰ…第２デジタル値、ＤＭＩＮ…第３デジタル値、ＤＤＵＴＹ…デューティ指令値、２０２…ホールコンパレータ、２０４…ホールバイアス回路、２０６…電流クランプコンパレータ、２０８…コントロールロジック回路、２１０…プリドライバ、２１２…Ｈブリッジ回路、２１４…基準電圧源、２１６，２１８…ＰＷＭコンパレータ、２２０…オシレータ、５００…ＰＣ、５０２…筐体、５０４…ＣＰＵ、５０６…マザーボード、５０８…ヒートシンク。
【図１】
2015216711.tif 000003
【図２】
2015216711.tif 000004
【図３】
2015216711.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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