(57)【要約】【課題】電源電圧の変動を抑制して電源の品質を保つことが可能な半導体装置を提供する。【解決手段】半導体装置１００は、第１の電位が供給される導電体層１０３が形成された基板１０１と、導電体層１０３上に設けられ、所定の誘電率を有する誘電体層１０４と、誘電体層１０４上に設けられ、且つ、第１の電位とは異なる第２の電位が供給される再配線部１０６を含む半導体チップ１０５と、を有する。【選択図】図１
2015213136.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上の第１の面に形成された第１の導電体層と、
前記基板上の第２の面に設けられ、前記第１の導電体層に第１の電位を供給する第１の外部接続端子と、
前記第１の導電体層上に設けられた誘電体層と、
前記誘電体層上に設けられると共に、前記第１の導電体層と対向するように設けられた第２の導電体層を有する半導体チップと、
前記第２の面に設けられ、前記第２の導電体層に前記第１の電位と異なる第２の電位を供給する第２の外部接続端子と、
を備えることを特徴とする半導体装置。
【請求項２】
前記第１の外部接続端子と前記第１の導電体層とを電気的に接続する電流経路を少なくとも２系統有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記２系統の電流経路のうちの少なくとも１つは、前記電源層に設けられたバンプと前記基板に設けられたビアとを用いた経路であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２の導電体層は、前記半導体チップの配線を再配置する再配線部に含まれていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１の導電体層、誘電体層、および第２の導電体層で形成される補償容量は、前記半導体チップ内で形成される補償容量よりも大きいことを特徴とする請求項１に記載の半導体装置。
【請求項６】
第１の辺および前記第１の辺に対向する第２の辺、前記第１の辺とは異なる方向に延在する第３の辺および前記第３の辺に対向する第４の辺によって定義される半導体チップであって、
前記第１の辺および前記第２の辺の中間位置にパッドを配置すべく形成されたセンター領域に、前記第１の辺に平行となるように配置された複数のパッドと、
前記第１の辺と前記センター領域との間を埋めるように形成された第１の導電体層と、
前記第２の辺と前記センター領域との間を埋めるように形成された第２の導電体層と、を備えることを特徴とする半導体チップ。
【請求項７】
前記第１の導電体層および前記第２の導電体層は、それぞれ前記第３の辺と第４の辺の近傍まで連続して形成されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１の導電体層と前記第２の導電体層は、前記センター領域を介して電気的に接続されていることを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記センター領域の面積よりも、前記第１の導電体層および前記第２の導電体層の面積は、それぞれ大きいことを特徴とする請求項６に記載の半導体装置。
【請求項１０】
前記複数のパッドは、前記センター領域において、前記第１の辺に平行に、２列になるように配置されていることを特徴とする請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に電源補償容量を含む半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置の動作速度の高速化および高集積化に伴い、信号に含まれるノイズや信号が入力されるタイミングのずれが半導体装置の動作に与える影響が大きくなっている。
【０００３】
例えば、配線基板上に半導体チップが形成された半導体装置では、配線基板上に、半導体チップに各種の信号を入出力するための信号配線や、半導体チップを駆動する電力を供給するための電源配線などが形成され、電源配線には電源の変動に基づく誤動作を抑えるために電源補償容量が設けられている。
【０００４】
電源が変動すると、信号配線によって半導体チップに入力される信号が閾値以上であるか否かの判定を正確に行うことができなくなり、その結果、半導体チップが正常に動作しなくなる場合がある。
【０００５】
このため、半導体装置の設計では、信号の品質を考慮することが重要である。例えば、特許文献１に記載の半導体装置は、半導体チップに信号が入力されるタイミングがずれることを抑制するために、外部電極と半導体チップとを接続する複数の配線の長さが概ね同じとなるようにしている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−２４９５８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に記載の半導体装置では、電源の品質、例えば電源電圧の変動については考慮されておらず、半導体装置が安定して動作することが困難な場合があるということを本願発明者は明らかにした。以下、この問題が起こるメカニズムについて説明する。
【０００８】
一般的に、半導体装置の設計において、半導体チップに供給される電源電圧は、一定であることが前提とされていた。しかしながら、実際には、電源電圧は必ずしも一定ではなく、半導体チップの動作状況に応じて変動している。
【０００９】
電源電圧が変動すると、信号の電圧が閾値以上であるか否かの判定に誤りが起きやすくなったり、電源配線の近くに配置された信号配線に影響を及ぼして信号のジッタの原因となったりし、その結果、半導体装置の動作が不安定になりやすい。
【００１０】
なお、近年、半導体チップの高性能化に伴って、半導体チップの消費電流が増大し、その結果、半導体チップに供給される電流の変化量が大きくなっている。電源電圧の変動量は、半導体チップに供給される電流の変化量と電源インピーダンスとの積で表されるため、半導体チップに供給される電流の変化量が大きくなると、電源電圧の変動量は増大する。
【００１１】
また、半導体製造技術の微細化に伴って、電源電圧は低下しているため、電圧の変化量が小さくても、半導体装置に与える影響は大きくなっている。
【００１２】
さらに、半導体製造技術の微細化に伴って、配線間の距離は近くなっているため、信号配線の近くに配置された電源配線に印加されている電源電圧の変動による信号のジッタが発生しやすくなっており、半導体装置の動作が不安定になりやすい。
【課題を解決するための手段】
【００１３】
本発明による半導体装置は、
基板と、
前記基板上の第１の面に形成された第１の導電体層と、
前記基板上の第２の面に設けられ、前記第１の導電体層に第１の電位を供給する第１の外部接続端子と、
前記第１の導電体層上に設けられた誘電体層と、
前記誘電体層上に設けられると共に、前記第１の導電体層と対向するように設けられた第２の導電体層を有する半導体チップと、
前記第２の面に設けられ、前記第２の導電体層に前記第１の電位と異なる第２の電位を供給する第２の外部接続端子と、を備える。
【００１４】
また、本発明による半導体チップは、
第１の辺および前記第１の辺に対向する第２の辺、前記第１の辺とは異なる方向に延在する第３の辺および前記第３の辺に対向する第４の辺によって定義される半導体チップであって、
前記第１の辺および前記第２の辺の中間位置にパッドを配置すべく形成されたセンター領域に、前記第１の辺に平行となるように配置された複数のパッドと、
前記第１の辺と前記センター領域との間を埋めるように形成された第１の導電体層と、
前記第２の辺と前記センター領域との間を埋めるように形成された第２の導電体層と、を備える。
【発明の効果】
【００１５】
本発明によれば、第１の導電体層と第２の導電体層とが、所定の誘電率を有する誘電体層を介して対向して配置されるため、誘電体層が電荷を蓄えることができる。これにより、誘電体層に蓄えられた電荷の容量を補償容量として用いることで電源インピーダンスが低減されるため、電源電圧の変動を抑制して電源の品質を向上させることが可能になる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施形態にかかる半導体装置１００の断面構成を模式的に示す図である。
【図２】図１の半導体装置１００の基板１０１の第２面Ｆ２の構成を説明するための図である。
【図３】図１の半導体装置１００の基板１０１の第１面Ｆ１の構成を説明するための図である。
【図４】図１の半導体装置１００の半導体チップ１０５の一面の構成を説明するための図である。
【図５Ａ】図４の第１の変形例の半導体チップ１０５ａについて説明するための平面図である。
【図５Ｂ】半導体チップ１０５ａのＡ−Ｂ断面を模式的に示す図である。
【図５Ｃ】半導体チップ１０５ａのＣ−Ｄ断面を模式的に示す図である。
【図６Ａ】図４の第２の変形例の半導体チップ１０５ｂについて説明するための平面図である。
【図６Ｂ】半導体チップ１０５ｂのＥ−Ｆ断面図である。
【図７】図１の半導体装置１００の第２面Ｆ２と半導体チップ１０５の再配線部１０６との接続について説明するための図である。
【図８】本発明の第２の実施形態にかかる半導体装置２００の断面構成を模式的に示す図である。
【図９】半導体装置１００の電源容量と電源インピーダンスとの関係について説明するための図である。
【図１０】半導体装置２００の変形例にかかる半導体装置３００の断面構成を模式的に示す図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施形態について添付の図面を参照して説明する。なお、本明細書および図面において、同一の機能を有する構成要素については同じ符号を付することにより重複説明を省略する場合がある。
【００１８】
（第１の実施形態）
図１は、本発明の第１の実施形態にかかる半導体装置１００の構成を模式的に示す断面図である。
【００１９】
図１に示す半導体装置１００は、基板１０１と、ボール（例えば、ハンダボール）１０２と、接地層１０３と、ダイアタッチ材１０４と、半導体チップ１０５と、再配線部１０６と、ボンディングワイヤ１０８と、封止部材１０９ａおよび１０９ｂとを有する。なお、再配線部１０６は、ウエハレベルテスト（ＰＷテスト）のテスト工程の後に、後工程にて形成された配線を含むものとする。
【００２０】
基板１０１の一方の面には、半導体装置１００の外部と半導体チップ１０５との間で信号の入出力を行うための接続端子であるボール１０２と、ボール１０２と半導体チップ１０５とを接続するための各種配線（図１では図示せず）とが形成されている。ここで、ボール１０２は、基板上に形成されたランド１０７に電気的に接続されているものとする。そして基板１０１の他方の面には、接地層１０３（第１の導電体層）が形成されている。なお、基板１０１の面のうち、接地層１０３が形成された面を第１面Ｆ１、ボール１０２が形成された面を第２面Ｆ２と称する。
【００２１】
ダイアタッチ材１０４は、接地層１０３上に設けられ、所定の誘電率を有する誘電体で形成された接着層（誘電体層）である。ダイアタッチ材１０４は、基板１０１と半導体チップ１０５とを接着するために用いられ、接地層１０３と再配線部１０６との間に設けられている。
【００２２】
半導体チップ１０５は、パッケージ化された集積回路であり、一方の面に再配線部１０６が形成されている。半導体チップ１０５は、再配線部１０６が形成された面が、ダイアタッチ材１０４を用いて、基板１０１の接地層１０３が形成された第１面Ｆ１と接着される。これにより、半導体チップ１０５は、再配線部１０６上に設けられることになる。
【００２３】
再配線部１０６は、半導体チップ１０５内の電源インピーダンスを低減するために形成されている。具体的には、再配線部１０６は、基板１０１の第２面Ｆ２に形成されたボール１０２とボンディングワイヤ１０８を介して接続された再配線層（第２の導電体層）によって構成される。再配線部１０６と接続されたボール１０２を外部電源と接続すると、外部電源から再配線部１０６に電力が供給されることになる。再配線部１０６は、半導体チップ１０５の素子形成面の表面に形成されている。このため、再配線部１０６は、ダイアタッチ材１０４上に設けられることになる。
【００２４】
なお、ボール１０２は、上記電源以外にも各種の信号、例えば、入出力データ、当該データのストローブ、クロック、アドレス系信号、および制御系信号等が供給されるが、これらはボール１０２、基板１０１内の配線（図示せず）およびボンディングワイヤ１０８を介して半導体チップ１０５の対応するパッドに接続されている。
【００２５】
また、基板１０１上であって半導体チップ１０５が形成されていない領域、および半導体チップ１０５の上部領域には、封止部材１０９ａが設けられており、半導体チップ１０５は、封止部材１０９ａによって基板１０１上に封止されている。なお、ボンディングワイヤ１０８は、通常、封止部材１０９ａと同じ封止部材１０９ａによって封止されているが、異なる封止部材１０９ｂであってもよい。封止部材１０９ａおよび１０９ｂは、例えばエポキシ樹脂などの熱硬化性樹脂からなる。半導体チップ１０５や、ボンディングワイヤ１０８などは、封止部材１０９ａまたは１０９ｂによって覆われ、外界から保護されている。
【００２６】
上記の構成により、ダイアタッチ材１０４を介して対向する接地層１０３および再配線部１０６にコンデンサが形成される。このコンデンサの容量は、半導体チップ１０５に供給する電力の補償容量として用いることができる。この容量の大きさは、半導体チップ１０５の面積、ダイアタッチ材１０４の厚さ、およびダイアタッチ材１０４の誘電率に依存する。具体的には、半導体チップ１０５の面積が大きいほど、容量は大きくなり、ダイアタッチ材１０４の厚さが薄いほど、容量は大きくなり、ダイアタッチ材１０４の誘電率が高いほど、容量は大きくなる。半導体チップ１０５と基板１０１との間で形成される容量は、半導体チップ１０５内部に設けられた補償容量よりも、その容量が大きいことが望ましい。
【００２７】
ダイアタッチ材１０４の誘電率および厚さとダイアタッチ材１０４に蓄えることのできる電荷の容量との関係を以下の表１に示す。なお、ダイアタッチ材１０４の面積は、全て５０ｍｍ２としている。
【００２８】
【表１】
2015213136.tif 000003
【００２９】
以下、半導体装置１００のより詳細な構成について説明する。
【００３０】
図２は、図１の基板１０１の第２面Ｆ２の構成について説明するための図である。
【００３１】
基板１０１は、基板１０１を貫通する四隅が丸い略矩形の開口部１１１が中央部に設けられている。基板１０１の第２面Ｆ２には、この開口部１１１の２つの長辺のそれぞれに沿って、各種配線間を接続するための金属電極である複数のボンディングパッド１１２が並設されている。また、基板１０１には、複数の層間で配線を行うための孔であり、基板１０１を貫通するビア１１３が形成されている。
【００３２】
また、第２面Ｆ２には、複数のボール１０２が形成されている。半導体装置１００を設計する段階で、各ボール１０２には、グランド、外部電源、または外部の信号配線と接続されることが決定される。そして、グランドと接続されるボール１０２ａは、ビア１１３を介してグランド配線１１４により第１面Ｆ１上に形成された接地層１０３と接続されており、外部電源と接続されるボール１０２ｂは、電源配線１１５によりボンディングパッド１１２と接続されている。また、外部の信号配線と接続されるボール１０２ｃは、第２面Ｆ２に形成された信号配線１１６によりボンディングパッド１１２と接続されている。ボール１０２と接続されていないボンディングパッド１１２は、ビア１１３を介して第１面Ｆ１上に形成された接地層１０３と接続されている。なお、ボール１０２ａは、接地層１０３に第１の電位を供給する第１の外部接続端子の一例であり、ボール１０２ｂおよび１０２ｃは、第２の電位を供給する第２の外部接続端子の一例である。
【００３３】
図３は、図１の基板１０１の第１面Ｆ１上に形成された接地層１０３の構成について説明するための図である。
【００３４】
接地層１０３には、中央部に四隅が丸い略矩形の開口部１２１が形成されている。この開口部１２１は、基板１０１の開口部１１１と連通している。また、接地層１０３には、基板１０１のビア１１３と対応する位置に複数のビア１２２が形成されており、各ビア１２２は、基板１０１のビア１１３と連通している。接地層１０３は、各ビア１２２を介して、第２面Ｆ２に形成されたボール１０２またはボンディングパッド１１２と接続されている。
【００３５】
図４は、図１の半導体チップ１０５の一面の構成を説明するための図である。
【００３６】
半導体チップ１０５は、第１の辺Ｓ１および第１の辺に対抗する第２の辺Ｓ２、第１の辺Ｓ１とは異なる方向に延在する第３の辺Ｓ３および第３の辺Ｓ３に対向する第４の辺Ｓ４によって定義される。
【００３７】
半導体チップ１０５の一面には、基板１０１の開口部１１１と対応する位置であって、第１の辺Ｓ１および第２の辺Ｓ２の中間位置に、複数のボンディングパッド１３１を配置すべく形成されたセンター領域ＣＡが設けられている。このセンター領域ＣＡには、第１の辺Ｓ１に平行となるように２列に並んで複数のボンディングパッド１３１が配置されている。
【００３８】
また、半導体チップ１０５のボンディングパッド１３１が形成された面上には、絶縁膜１１０を介して、外部電源と接続される導電体層を含む再配線部１０６が形成されている。この再配線部１０６は、第１の辺Ｓ１とセンター領域ＣＡとの間を埋めるように形成された第１再配線部１０６ａと、第２の辺Ｓ２とセンター領域ＣＡとの間を埋めるように形成された第２再配線部１０６ｂとを含む。第１再配線部１０６ａおよび第２再配線部１０６ｂは、それぞれ第３の辺Ｓ３と第４の辺Ｓ４の近傍まで連続して形成されている。また、第１再配線部１０６ａおよび第２再配線部１０６ｂは、センター領域ＣＡを介して電気的に接続されており、センター領域ＣＡの面積よりも、第１再配線部１０６ａおよび第２再配線部１０６ｂの面積は、それぞれ大きい。
【００３９】
なお、本例では、ボンディングパッド１３１が半導体チップ１０５のセンターであって、かつ長辺方向に沿って２列配置されたものについて説明したが、半導体チップ１０５のセンターであって、かつ長辺方向に沿って１列配置されたものであってもよい。また、部分的に１列および２列の組み合わせであってもよい。
【００４０】
図５Ａ〜図５Ｃは、図４の変形例を示す図である。図５Ａは、半導体チップ１０５の変形例を示す平面図であり、図５Ｂは、図５Ａの半導体チップ１０５のＡ−Ｂ断面図であり、図５Ｃは、図５Ａの半導体チップ１０５のＣ−Ｄ断面図である。半導体チップ１０５は、ボンディングパッド１３１から配線層で引き出されたボンディングパッド１３１ａを、再配線部１０６に開けられた開口部に設けて、ワイヤボンディングするものであってもよい。なお、再配線部１０６は、絶縁膜１１０を介して半導体チップ１０５上に形成されている。
【００４１】
また、図６Ａおよび図６Ｂは、図４の他の変形例を示す図である。図６Ａは、半導体チップ１０５の変形例を示す平面図であり、図６Ｂは、図６ＡのＥ−Ｆ断面図である。半導体チップ１０５は、再配線部１０６上にさらにワイヤボンディング用パッド１３１ｂとしてＮｉ／Ａｕのパッドを設けるものであってもよい。
【００４２】
図７は、基板１０１と半導体チップ１０５との接続について説明するための図である。
【００４３】
半導体装置１００を第２面Ｆ２側から見ると、第２面Ｆ２の開口部１１１と対応する部分には、半導体チップ１０５上にボンディングパッド１３１が設けられている。第２面Ｆ２のボンディングパッド１１２と半導体チップ１０５のボンディングパッド１３１とは、同数設けられており、ボンディングワイヤ１０８を介して１対１で接続されている。また、外部電源と接続されたボール１０２は、再配線部１０６と接続されたボンディングパッド１３１と接続されており、再配線部１０６は、半導体チップ１０５に設けられた電源配線（図示せず）と接続されている。これにより、外部電源から供給される電力は、ボール１０２、電源配線１１５、ボンディングパッド１１２、ボンディングワイヤ１０８、ボンディングパッド１３１、再配線部１０６を介して、半導体チップ１０５の各部に供給される。
【００４４】
以上説明したように、本発明の第１の実施形態にかかる半導体装置（１００）は、基板（１０１）と、基板（１０１）上の第１の面（Ｆ１）に形成された第１の導電体層（１０３）と、基板（１０１）上の第２の面（Ｆ２）に設けられ、第１の導電体層（１０３）に第１の電位を供給する第１の外部接続端子（１０２ａ）と、第２の面（Ｆ２）に設けられ、第１の外部接続端子（１０２ａ）とは別に設けられた第２の電位を供給する第２の外部接続端子（１０２ｂ）と、第１の導電体層（１０３）上に設けられた誘電体層（１０４）と、誘電体層（１０４）上に設けられると共に、第１の導電体層（１０３）と対向するように設けられた第２の導電体層（１０６）を有する半導体チップ（１０５）とを有する。
【００４５】
これにより、誘電体層（１０４）を介して第１の導電体層（１０３）と第２の導電体層（１０６）とが対向して配置されるため、第１の外部接続端子（１０２ａ）に外部電源が接続されると、誘電体層（１０４）によってコンデンサが形成される。このため、電源インピーダンスが低減し、半導体チップ（１０５）に供給される電流の変動が大きいときであっても、このコンデンサ容量が電源容量の補償容量として機能し、したがって、電源電圧の変動を抑制して電源の品質を向上させることが可能になる。なお、半導体チップ（１０５）と基板（１０１）との間で形成される容量は、半導体チップ(１０５)内部に設けられた補償容量よりも、その容量が大きいことが望ましい。
【００４６】
また、本実施形態にかかる半導体チップ（１０５）は、第１の辺（Ｓ１）および第１の辺に対向する第２の辺（Ｓ２）、第１の辺とは異なる方向に延在する第３の辺（Ｓ３）および第３の辺に対向する第４の辺（Ｓ４）によって定義される半導体チップ（１０５）であって、第１の辺（Ｓ１）および第２の辺（Ｓ２）の中間位置にパッドを配置すべく形成されたセンター領域（ＣＡ）に、第１の辺（Ｓ１）に平行となるように配置された複数のパッド（１３１）と、第１の辺（Ｓ１）とセンター領域（ＣＡ）との間を埋めるように形成された第１の導電体層（１０６ａ）と、第２の辺（Ｓ２）とセンター領域（ＣＡ）との間を埋めるように形成された第２の導電体層（１０６ｂ）とを有する。
【００４７】
また、本実施形態にかかる半導体チップ（１０５）では、第１の導電体層（１０６ａ）および第２の導電体層（１０６ｂ）が、それぞれ第３の辺（Ｓ３）と第４の辺（Ｓ４）の近傍まで連続して形成されている。
【００４８】
また、本実施形態にかかる半導体チップ（１０５）では、第１の導電体層（１０６ａ）および第２の導電体層（１０６ｂ）が、センター領域（ＣＡ）を介して電気的に接続されている。
【００４９】
また、本実施形態にかかる半導体チップ（１０５）では、センター領域（ＣＡ）の面積よりも、第１の導電体層（１０６ａ）および第２の導電体層（１０６ｂ）の面積は、それぞれ大きい。
【００５０】
また、複数のパッド（１３１）は、センター領域（ＣＡ）において、第１の辺と平行に２列となるように配置されている。
【００５１】
（第２の実施形態）
図８は、本発明の第２の実施形態にかかる半導体装置２００の構成を模式的に示す断面図である。
【００５２】
図８に示す半導体装置２００は、基板２０１と、ボール２０２と、接地層２０３と、ダイアタッチ材２０４と、半導体チップ２０５と、再配線部２０６と、ランド２０７と、ボンディングワイヤ２０８と、封止部材２０９ａおよび２０９ｂと、絶縁膜２１０とを有する。
【００５３】
基板２０１の一方の面である第１面Ｆ２１には、接地層２０３が形成されている。また、基板２０１の他方の面である第２面Ｆ２２には、半導体装置２００の外部と半導体チップ２０５との間で信号の入出力を行うための接続端子であるボール２０２と、ボール２０２と半導体チップ２０５とを接続するための各種配線（図８では図示せず）とが形成されている。
【００５４】
ダイアタッチ材２０４は、接地層２０３上に設けられ、所定の誘電率を有する誘電体で形成された接着層（誘電体層）である。ダイアタッチ材２０４は、接地層２０３と再配線部２０６とを接着する。
【００５５】
半導体チップ２０５は、パッケージ化された集積回路であり、一方の面に、絶縁膜２１０を介して再配線部２０６が形成されている。半導体チップ２０５は、再配線部２０６が形成された面が、ダイアタッチ材２０４を用いて、基板２０１の接地層２０３が形成された第１面Ｆ１と接着される。これにより、半導体チップ２０５は、再配線部２０６上に設けられることになる。
【００５６】
再配線部２０６は、半導体チップ２０５内の電源インピーダンスを低減するために形成されている。具体的には、再配線部２０６は、基板２０１の第２面Ｆ２２に形成されたボール２０２とボンディングワイヤ２０８を介して接続された再配線層（第２の導電体層）によって構成される。再配線部２０６と接続されたボール２０２を外部電源と接続すると、外部電源から再配線部２０６に電力が供給されることになる。再配線部２０６は、半導体チップ２０５の素子形成面の表面に形成されている。このため、電源層２３０は、ダイアタッチ材２０４上に設けられることになる。
【００５７】
また、基板２０１上であって半導体チップ２０５が形成されていない領域、および半導体チップ２０５の上部領域には、封止部材２０８が設けられており、半導体チップ２０５は、封止部材２０８によって基板２０１上に封止されている。
【００５８】
半導体装置２００は、半導体装置１００と同等な構成に加えて、外部電源と接続されるボール２０２を再配線部２０６に電気的に接続するための２系統の電流経路を有する。一方の電流経路は、ボンディングワイヤ２０７を介した経路であり、他方の電流経路は、再配線部２０６に設けられたバンプ２１１（半田ボール）および基板２０１に設けられたビア２１２を介した経路である。バンプ２１１は、導電性を有する突起であり、再配線部２０６は、このバンプ２１１を用いて、フリップチップで基板２０１に接続されている。
【００５９】
以上説明したように、本発明の第２の実施形態にかかる半導体装置（２００）は、外部電源接続端子（２０２）と再配線部（２０６）とを電気的に接続するための２系統の電流経路を有する。具体的には、２系統の電流経路のうちの少なくとも１つは、再配線部（２０６）に設けられたバンプ（２１１）と基板（２０１）に設けられたビア（２１２）とを用いた経路である。これにより、外部電源からの電流が、第１外部接続端子（２０２）から再配線部（２０６）へ２系統の電流経路に分かれて流れるため、電源インダクタンスを低減することが可能であり、また、再配線部（２０６）と接地層（２０３）との結合が強くなるため、実効的な自己インダクタンスを低減することが可能になる。したがって、より確実に、電源電圧の変動を抑制して電源の品質を向上させることが可能になる。
【００６０】
（効果）
図９は、電源容量と電源インピーダンスＺ＿ｍａｇとの関係を示す図である。横軸は周波数、縦軸は、電源インピーダンスＺ＿ｍａｇを示す。この図に示されたように、電源容量を増加させるほど、電源インピーダンスＺ＿ｍａｇが低減することがわかる。
【００６１】
なお、電源インピーダンスＺ＿ｍａｇを低減する方法としては、バイパスコンデンサを設けることが考えられるが、近年、半導体チップのサイズは縮小され、半導体チップ内の配線は高密度化しているため、バイパスコンデンサを設けるスペースを確保することは困難である。これに対して、本願の各実施形態のように、基板と半導体チップとの間に電源容量を形成することにより、バイパスコンデンサを設けるスペースを必要とすることなく、電源電圧の変動を抑制することが可能になる。
【００６２】
以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されるものではない。上記実施形態で説明した本願発明の構成や詳細には、本願発明の技術的思想を逸脱しない範囲内で、当業者が理解し得る様々な変更をすることができる。
【００６３】
例えば、上記第１の実施形態では、半導体チップ１０５に再配線部１０６を設け、基板１０１上に接地層１０３を設け、補償容量を形成した。また上記第２の実施形態では、半導体チップ２０５に再配線部２０６を設け、基板２０１上に接地層２０３を設け、補償容量を形成した。しかしながら、本発明はかかる例に限定されず、誘電体層として機能する接着層を介して、電位の異なる２つの導電体層が形成されればよい。なお、補償容量を形成するためには、半導体チップ上の再配線部または基板上の導電層の一方は固定電位であればよく、ＶＤＤ，ＤＱ入出力バッファの電源であるＶＤＤＱ，ＤＱバッファのリファレンス電圧として用いられるＶｒｅｆ＿ＤＱ、コマンド・アドレス系信号が入力されるＣＡバッファのリファレンス電圧として用いられるＶｒｅｆ＿ＣＡ、ＶＤＤ電圧よりも高い電圧であるＶＰＰを用いてもよい。
【００６４】
また、上記実施形態では、ボール１０２またはボール２０２を外部接続端子として有するＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）型の半導体装置について説明したが、本発明はかかる例に限定されない。例えば、上記実施形態で説明した半導体装置は、ボール１０２またはボール２０２の代わりに平面電極パッドが格子状に並べられたＬＧＡ（Ｌａｎｄ  Ｇｒｉｄ  Ａｒｒａｙ）型の半導体装置であってもよい。
【００６５】
また、上記実施形態では、１つの基板上に１枚の半導体チップを有する半導体装置について説明したが、本発明はかかる例に限定されない。例えば、１つの基板上に２枚の半導体チップが積層されたＤＤＰ（Ｄｕａｌ  Ｄｉｅ  Ｐａｃｋａｇｅ）構造の半導体装置に、本発明の技術を適用することも可能である。
【００６６】
さらに、２枚以上の半導体チップが、当該半導体チップのシリコン基板を貫通するＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）を備えて積層された半導体装置に、本発明の技術を適用することも可能である。
【００６７】
また、上記第２の実施形態では、複数の系等の電流経路のうちの少なくとも１系統の電流経路がバンプを用いてフリップチップにより形成されることとしたが、本発明はかかる例に限定されない。例えば、複数系統の電流経路の全てがフリップチップにより形成されてもよい。
【００６８】
さらに、第２の実施形態では、再配線層に電源を供給する電源端子のみをフリップチップ実装するものについて説明したが、本発明はかかる例に限定されない。例えば、図１０に示す半導体装置３００のように、半導体チップのバンプがすべてフリップチップ実装される構造としてもよい。図１０は、第２の実施形態の変形例にかかる半導体装置３００の断面構成を模式的に示す図である。半導体装置３００では、基板１０１上のパッド３０７と、半導体チップ１０５上のパッド３３１とは、ハンダにて接続する構造となる。なお、補償容量用の電源端子については、図１０に示すように、中央部以外の部分にて設けるように、半導体装置３００を変形することもできる。
【００６９】
また、上記第１および第２の実施形態では、半導体チップのパッドがチップの中央部分に配置されている、いわゆるセンターパッドの構造を有する半導体装置について説明したが、本発明はかかる例に限定されない。例えば、半導体チップのパッドが、チップの対向する２辺に沿って配置される、いわゆるエッジパッドの半導体チップに本発明の技術を適用することもできる。この場合、対向するエッジパッドの間に再配線部が配置される構造となる。
【符号の説明】
【００７０】
１００，２００    半導体装置
１０１，２０１    基板
１０２，２０２    ボール
１０３，２０３    接地層
１０４，２０４    ダイアタッチ材
１０５，２０５    半導体チップ
１０６，２０６    再配線部
１０７，２０７    ランド
１０８，２０８    ボンディングワイヤ
１０９，２０９    封止部材
１１０，２１０    絶縁膜
２１１            バンプ（半田ボール）
２１２            ビア
Ｆ１              第１面
Ｆ２              第２面
【図９】
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【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図１０】
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