(57)【要約】【課題】  遅延故障構造テストのための網羅率向上およびパワーアウェアクロックシステムを提供する。【解決手段】  遅延故障構造テストに対するテスト網羅率を向上させるため、スキャン回路のクロックシステムに適用される方法およびデバイスが提供される。一態様によれば、１つまたは複数のクロックゲーティングセルを含むスキャンテストのスキャン回路のクロックシステムに適用される方法は、スキャンテストのいかなる段階でも、各クロックゲーティングセルでクロック信号の制御可能な波形を出力するステップと、キャプチャサイクルの間に、各クロックゲーティングセルで部分的イネーブルクロック信号を除去するステップとを含む。【選択図】  なし【特許請求の範囲】
【請求項１】
１つまたは複数のクロックゲーティングセルを含むスキャンテストのスキャン回路のクロックシステムに適用される方法であって、
（ａ）前記スキャンテストのいかなる段階でも、各クロックゲーティングセルでクロック信号の制御可能な波形を出力するステップと、
（ｂ）キャプチャサイクルの間に、各クロックゲーティングセルで部分的イネーブルクロック信号を除去するステップと
を含む、方法。
【請求項２】
前記部分的イネーブルクロック信号は、前記テストのテスト網羅率を向上させるために除去される、請求項１に記載の方法。
【請求項３】
前記スキャンテストは、遅延故障構造テストである、請求項１に記載の方法。
【請求項４】
機能上の（非テスト）動作の間の前記１つまたは複数のクロックゲーティングセルは、クロック信号に完全にトランスペアレントである、請求項１に記載の方法。
【請求項５】
前記遅延故障テストの間の電力消費量を低減するために電力消費量を制御するステップをさらに含む、請求項３に記載の方法。
【請求項６】
前記電力消費量を制御するステップは、スキャンフリップフロップを使用するステップを含む、請求項５に記載の方法。
【請求項７】
前記スキャン回路は、部分的に制御可能なまたは／および制御不可能な論理を備える、請求項１に記載の方法。
【請求項８】
前記クロックシステムは、いくつかのクロックドメインを備える、請求項１に記載の方法。
【請求項９】
自動テストパターン生成（ＡＴＰＧ）ツールによって事前に定義された形式で前記クロック信号を生成するステップをさらに含む、請求項１に記載の方法。
【請求項１０】
遅延故障スキャン構造テストのキャプチャサイクルの間に、クロック信号の制御可能な波形を出力し、
前記テストの前記キャプチャサイクルの間に、部分的イネーブルクロック信号を除去する
ように構成される、クロックゲーティングセル。
【請求項１１】
前記遅延故障スキャンテストの間の電力消費量を低減するように構成された電力消費量制御をさらに備える、請求項１０に記載のクロックゲーティングセル。
【請求項１２】
前記電力消費量制御は、スキャンフリップフロップを備える、請求項１１に記載のクロックゲーティングセル。
【請求項１３】
出力クロック信号を入力クロック信号から導出するように構成された論理をさらに備えるクロックゲーティングセルであって、前記出力クロック信号は、前記入力クロック信号とは異なる、請求項１０に記載のクロックゲーティングセル。
【請求項１４】
マルチプレクサをさらに備える、請求項１０に記載のクロックゲーティングセル。
【請求項１５】
機能上の（非テスト）動作の間、クロック信号に完全にトランスペアレントになるようにさらに構成された、請求項１０に記載のクロックゲーティングセル。
【請求項１６】
自動テストパターン生成（ＡＴＰＧ）ツールによって事前に定義された形式で前記クロック信号を生成するようにさらに構成された、請求項１０に記載のクロックゲーティングセル。
【請求項１７】
１つまたは複数のクロックゲーティングセルを備えるスキャン回路であって、スキャンテストのために使用されるように構成され、
（ａ）前記クロックゲーティングセルの各々は、個別に制御可能であるように構成され、
（ｂ）前記クロックゲーティングセルの各々は、遅延故障スキャン構造テストのキャプチャサイクルの間にクロック信号の制御可能な波形を出力するように構成され、
（ｃ）前記クロックゲーティングセルの各々は、前記テストの前記キャプチャサイクルの間に部分的イネーブルクロック信号を除去するように構成される、
スキャン回路。
【請求項１８】
前記遅延故障スキャンテストの間の電力消費量を低減するように構成された電力消費量制御をさらに備える、請求項１７に記載のスキャン回路。
【請求項１９】
前記電力消費量制御は、スキャンフリップフロップを備える、請求項１８に記載のスキャン回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、例えば遅延故障構造テストの間に使用される、スキャン回路、クロックゲーティングセル、および、スキャン回路のクロックシステムに適用される方法に関する。より具体的には、いくつかの実施形態は、部分的に制御可能なまたは制御不可能な論理がスキャン回路に存在する場合でも、クロック信号を制御可能な状態に維持することに関する。さらなる実施形態は、テストフェーズの間の電力消費量を低減することに関する。
【背景技術】
【０００２】
ここ１０年間にわたる集積回路（ＩＣ；チップ、マイクロチップ、電子回路など）の開発における著しい進歩は、サブミクロンまで、ましてや、ナノメートルレジームまでさえも、設計構造の関連スケールを縮小させた。以下、「集積回路」は、例えば、論理ゲート、フリップフロップ、マルチプレクサおよび他の回路を含むデジタル電子回路のセットを含むデジタル集積回路に関連する。そのような小型の構造は、一方では、総合設計の複雑性の増加と併せて、他方では、半導体企業にとって、彼らのチップにおける欠陥を低減するという課題を非常に困難なものにする。集積回路の開発コストを削減するため、企業は、彼らの製品をスキャンテストの対象とする。構造が小さくなるほど、高いテスト網羅率を得るのがより難しくなり、高いテスト網羅率は、より高い品質の製品を含意する。サブミクロンおよびナノメートル構造は、機能上の欠陥（例えば、デバイスの相互接続における短絡または開放）に悩まされるばかりでなく、特に、タイミング関連の遅延欠陥（高インピーダンス短絡、インライン抵抗、信号間のクロストークなど）にも悩まされる。前者は、静的テスト（例えば、縮退故障モデルおよびＩＤＤＱ故障モデル）で効果的に検出することができるが、後者は、実動作速度テスト（ａｔ−ｓｐｅｅｄ  ｔｅｓｔ）を通じてのみアクセスすることができる。利用可能な自動テストパターン生成（ＡＴＰＧ）ツールは、遅延欠陥に対処することができる。通常、実動作速度故障モデル（例えば、頻繁に使用される実動作速度テストのいくつかを挙げると、ラウンチオフシフト（ｌａｕｎｃｈ−ｏｆｆ−ｓｈｉｆｔ）またはスキュードロード（ｓｋｅｗｅｄ−ｌｏａｄ）方法を使用する遷移遅延故障モデル、ラウンチオフキャプチャ（ｌａｕｎｃｈ−ｏｆｆ−ｃａｐｔｕｒｅ）またはブロードサイド（ｂｒｏａｄｓｉｄｅ）方法を使用する遷移遅延故障モデル、パス遅延故障モデル）は、２つの部分からなる。第１の部分の間、検証すべき論理遷移に着手し、第２の部分では、１アプリケーション期間後に応答がキャプチャされ（以下、「キャプチャサイクル」と呼ぶ）、アプリケーション期間は、例えば、クロック周期と同一である。
【０００３】
前述のテストモデルのいずれも、集積回路のテスト回路が制御不可能なまたは部分的に制御可能な論理を含む時点で、効果がなくなり、結果的に、低いテスト網羅率をもたらすようになる。多くのチップ製造業者は、彼らのチップ設計に、例えば、いわゆる知的財産（ＩＰ）モジュールを組み込み、その挙動は、テスト動作の間ではなく、機能上の動作の間でのみよく知られている。そのような制御不可能なまたは部分的に制御可能な論理は、テスト動作の間の制御不可能なまたは部分的に制御可能な出力信号の原因となり得、アクセス可能なテストベクトルの数への強い制約を押し付け、低いテスト網羅率をもたらす。実動作速度遅延故障構造テストに関連する以前の技術分野では、そのような問題には未だ対処していない。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本開示の目的は、とりわけ、制御不可能なまたは部分的に制御可能な論理によって遅延故障テストのクロックシステム内で発生する問題の回避によるテスト網羅率の向上を対象とするものであり得る。
【課題を解決するための手段】
【０００５】
１つまたは複数のクロックゲーティングセルを含むスキャンテストのスキャン回路のクロックシステムに適用される方法が提供される。方法は、スキャンテストのいかなる段階でも、各クロックゲーティングセルでクロック信号の制御可能な波形を出力するステップと、キャプチャサイクルの間に、各クロックゲーティングセルで部分的イネーブルクロック信号を除去するステップとを含む。
【０００６】
さらに、クロックゲーティングセルが提供される。クロックゲーティングセルは、遅延故障スキャン構造テストのキャプチャサイクルの間に、クロック信号の制御可能な波形を出力し、テストのキャプチャサイクルの間に、部分的イネーブルクロック信号を除去するように適合される。
【０００７】
添付の図面は、本開示のさらなる理解を提供するために含まれ、この明細書に組み込まれ、この明細書の一部を構成する。図面は、本開示の実施形態を示し、記述と共に、本開示の原理の説明に役立つ。本開示の他の実施形態および本開示の意図する利点の多くは、以下の発明を実施するための形態を参照することによってより良く理解されるようになるため、容易に理解されよう。
【図面の簡単な説明】
【０００８】
【図１】キャプチャサイクルの間のクロック信号の可能な波形を含む２つのクロックドメインを有するシステムオンチップ（ＳｏＣ）クロックシステムについて描写する。
【図２】高速／マスタクロックドメインに対する、遅延故障テストの間のキャプチャサイクルでの所望の波形について描写する。
【図３】低速／分割クロックドメインに対する、遅延故障テストの間のキャプチャサイクルでの所望の波形について描写する。
【図４ａ】更新されたクロックゲーティングセルに対する第１の実装形態例について描写する。
【図４ｂ】クロックゲーティングセルの１つの可能な実現形態について描写する。
【図５】更新されたクロックゲーティングセルに対する第２の実装形態例について描写する。
【図６】更新されたクロックゲーティングセルを含むＩＰ／トップレベルの実装形態例について描写する。
【発明を実施するための形態】
【０００９】
スキャン回路における実動作速度遅延故障構造テストの低い網羅率は周知の問題である。多くの集積回路は、例えば、いわゆる知的財産（ＩＰ）モジュール、非スキャンフリップフロップ、内蔵メモリおよび「ブラックボックス」のような制御不可能なまたは部分的に制御可能な論理を含み、その挙動は、個々の機能上の実装形態に依存する。それらの制御不可能なまたは部分的に制御可能な論理は、機能上の（非テスト）動作の間に周知の挙動を呈するが、スキャンテストの間のそれらの挙動は、一般に、前もってアクセスすることはできない。これは、機能上の動作の間にアクセス可能なものより大きなパラメータスペースを網羅する、スキャンテストの間の大多数のテストベクトルが原因である。それは、テスト網羅率を劇的に低減する、スキャン回路における何らかの論理のこの制御不可能なまたは部分的に制御可能な挙動である。
【００１０】
実動作速度遅延故障構造テスト（完全なリストを提供せずに、２つの最も重要なものを挙げると、遷移遅延故障テスト、パス遅延故障テスト）の間、テストのキャプチャサイクルの間に、例えば、部分的に制御可能なまたは制御不可能な論理回路に接続され得る各クロックゲーティングセルの出力で、歪みのないクロック信号を維持することが重要である。部分的に制御可能なまたは制御不可能な論理の出力での部分的に制御可能なまたは制御不可能な信号は、クロックゲーティングセルの入力でのクロック信号の部分的イネーブル信号を引き起こす可能性がある。クロックゲーティングセルの出力で恐らく結果として得られる歪みクロック信号は、以降、「部分的イネーブルクロック信号」で示される（以下では、用語「信号」が使用され、網羅的ではなく、周波数、パルスなどや、当業者によく知られている他の表現を含み得る）。制御可能なクロック信号を維持しなければ、自動テストパターン生成（ＡＴＰＧ）ツールは、クロックゲーティングセルの出力でのクロック信号を定義することはできない。これが、不正確なテストおよび結果的に低いテスト網羅率をもたらす理由の１つである。他方では、スキャンテストの間、テストされている経路に関係なく、多くのフリップフロップが切り替わる可能性がある。これは、スキャンテストの間の電力消費量の上昇を引き起こす。問題については図１で要約され、この図は、２つのクロックドメインを含むシステムオンチップ（ＳｏＣ）１に関連する。ｆａｓｔ＿ｃｌｋ＿ｏは、クロックゲーティングセル２ａ、２ｂ、２ｃ、２ｄのクロックパス（ＣＰ）入力で終端する高速またはマスタクロックを示す。クロック信号は、クロック制御ユニット３によって提供される。ｆａｓｔ＿ｃｌｋ＿ｅｎ＿ｏおよびｓｌｏｗ＿ｃｌｋ＿ｅｎ＿ｏはそれぞれ、入力ＥＮでクロックゲーティングセル２ａ、２ｂ、２ｃ、２ｄを制御する高速および低速クロックイネーブル（ＥＮ）信号である。クロックゲーティングセル（ＣＧ）は、網羅的ではなく、１つまたはいくつかのフリップフロップ、１つまたはいくつかのマルチプレクサ、１つまたはいくつかの論理ゲートから構成され得る。クロックゲーティングセルの出力（ＣＰＥＮ）の可能な形態は、事例１、３、５および７として示されている。スキャンテストの実動作速度キャプチャサイクルの間は、事例１および事例５の波形のみが望ましい。事例３−１は、部分的イネーブルクロック信号の一例を表示し、高速クロックが低速クロックに切り替わり、高速ドメインに現れた故障が低速ドメインでテストされる（不正確なテスト網羅率をもたらす）事例である。事例３−２および３−３では、部分的イネーブルクロック信号のより多くの例が示されている。クロックパルスが欠けており、それにより、ＡＴＰＧツールの非効率性をもたらすが、その理由は、後者がクロック信号を定義できないためであり、したがって、低いテスト網羅率をもたらす。事例７−１の部分的イネーブルクロック信号は、低速クロックが高速クロックに切り替わることに相当し、すなわち、低速ドメインに現れた故障が高速ドメインでテストされる（不正確なテスト網羅率をもたらす）。事例７−２および７−３は、クロックパルスが欠けた部分的イネーブルクロック信号を表示し、事例３−２および３−３に類似して、ＡＴＰＧツールの非効率性をもたらし、したがって、低いテスト網羅率をもたらす。望ましくない波形３−１、３−２、３−３および７−１、７−２、７−３は、機能的制御５ｂおよび５ｄからそれぞれ生じ、それは、機能上の（非テスト）動作の間でのみ制御可能であるが、スキャンテストの間は制御不可能であり得る。
【００１１】
図１はスキャンテストの間のすべての可能なクロック信号関連問題の限られた簡易化された選択のみを示すことが含意される。しかし、当業者であれば、同じ課題に関連するはるかに多くの関与問題にそれらを一般化することができよう。
【００１２】
本開示の実施形態による方法は、個々のクロックゲーティングセルＣＧの出力ＣＰＥＮでの望ましくない波形（例えば、それらのいくつかは、図１で描写される事例３−１、３−２、３−３、７−１、７−２、７−３の部分的イネーブルクロック信号）の除去を対象とし、ＡＴＰＧツールによる１つまたは複数の制御可能なクロック信号の定義を可能にする。望ましくない波形は、例えば、制御不可能なまたは部分的に制御可能な論理回路５ｂ、５ｄが原因で、クロックゲーティングセルの１つの入力（ＥＮ）での部分的イネーブル信号４ｂ、４ｄによって生じる可能性がある。この方法は、クロックゲーティングセルの各々の電力消費量制御によって修正することができる。
【００１３】
クロックゲーティングセルの設計に対する本方法の影響については、高速／マスタまたは低速／分割クロックレジームでの動作に対してそれぞれ、図２および図３に示されている。出力信号ＣＧ＿１．ｃｌｋ＿ｏおよびＣＧ＿２．ｃｌｋ＿ｏは、図４および図５でそれぞれ参照される実施形態に対して例示的に示されているが、明らかにそれらの実施形態に限定されることはなく、一般的な例として機能する。両方の図では、ＣＣＵ．ｆａｓｔ＿ｃｌｋ＿ｏは、アプリケーションクロックを示し、これに限定されないが、システムクロック信号であり得る。
【００１４】
図２の左のパネルは、オン状態のクロックゲーティングセル（ＣＧ作動状態）の場合の、例えば、高速／マスタクロックレジームに対する遅延故障テストのキャプチャサイクルの間の、クロックゲーティングセルのうちの１つの出力での信号ＣＧ＿１．ｃｌｋ＿ｏの波形を、除去された波形（例えば、望まない部分的イネーブルクロック信号）のいくつかと共に示す。この場合、クロックゲーティングセルは、クロックゲーティングセルの入力でのクロック信号に完全にトランスペアレントである。図２の右のパネルでは、クロックゲーティングセルは停止状態（ＣＧ停止状態）であり、結果的に、ＯＦＦ信号（ＣＧ＿１．ｃｌｋ＿ｏ）がクロックゲーティングセルの出力に現れる。
【００１５】
図３は、オン状態のクロックゲーティングセル（ＣＧ作動状態、左のパネル）の場合および停止状態のクロックゲーティングセル（ＣＧ停止状態、右のパネル）の場合の、例えば、低速／分割クロックレジームに対する遅延故障テストのキャプチャサイクルの間の、この開示のクロックゲーティングセルのうちの別の出力での信号ＣＧ＿２．ｃｌｋ＿ｏの波形を、除去された波形（例えば、望まない部分的イネーブルクロック信号）のいくつかと共に表示する。ＣＣＵ．ｓｌｏｗ＿ｃｌｋ＿ｅｎは、所望の比率に従ってＣＣＵ．ｓｌｏｗ＿ｃｌｋ＿ｅｎを分割する低速クロックイネーブル信号である（図３では、ＣＣＵ．ｓｌｏｗ＿ｃｌｋ＿ｅｎとＣＣＵ．ｓｌｏｗ＿ｃｌｋ＿ｅｎとの間の比率は、例示として、２と等しくなるように選択される）。図２と同様に、クロックゲーティングセルが作動状態に設定されている場合（左のパネル）は、クロックゲーティングセルは、クロックゲーティングセルの入力でのクロック信号に完全にトランスペアレントである。右のパネルでは、クロックゲーティングセルは停止状態（ＣＧ停止状態）であり、結果的に、ＯＦＦ信号（ＣＧ＿２．ｃｌｋ＿ｏ）がクロックゲーティングセルの出力に現れる。
【００１６】
以下の２つの実施形態は、上記の所望の挙動に通じる２つの例示的なデジタル回路について説明する。以下で説明されるすべての信号は、スキャンテストにおける特定の使用に限定されず、それらは記述においてしばしば言及されることを理解すべきである。当業者であれば、テスト回路以外の回路で提示される実施形態を適合させて適用することができよう。
【００１７】
図４ａに示される更新されたクロックゲーティングセル１２ａは、クロックゲーティングセル１０２ａ（ＣＧ（電流））、スキャンＤフリップフロップ１０２ｂ（スキャンＦＦ）および組合せ論理１０２ｃから構成される。クロックゲーティングセルＣＧ（電流）の最も簡単な実現形態は、ＡＮＤゲートによって提供される。ここで考慮される場合、１つのイネーブル信号は、クロック信号ｃｌｋ＿ｉを制御する。図４ａの特定の例では、クロックゲーティングセル１０２ａ（ＣＧ（電流））は、入力として、第１のクロック信号（ｃｌｋ＿ｉ）、機能イネーブル信号（ＦＥ）およびシフトイネーブル信号（ＳＥ）を使用する。クロックゲーティングセル１０２ａ（ＣＧ（電流））の出力信号は、ｃｌｋ＿ｏで示される。例えば、信号ｃｌｋ＿ｉは、これらに限定されないが、機能上の（非テスト）動作の間の高速／マスタクロック信号、スキャンテストのキャプチャサイクルの間の高速／マスタクロック信号、または、スキャンテストの初期化サイクルの間のスキャンシフトクロック信号（シフトイン、シフトアウト）であり得る。
【００１８】
以下では、以前に説明されたクロックゲーティングセル１０２ａ（ＣＧ（電流））は、「従来のクロックゲーティングセルの一例」で示される。それは、例えば、以下の真理値表によって特徴付けられる（表１では、ｘは、０または１を示す）。
【００１９】
【表１】
2015099146.tif 000002
【００２０】
従来のクロックゲーティングセルの１つの特定の実現形態は、制限することなく、図４ｂに示されている。それは、ＯＲゲート１０２ｅ、ラッチ１０２ｄおよびＡＮＤゲート１０２ｆによって組み立てられている。この従来のクロックゲーティングセルは、テスト設計に一般的に使用されるが、その理由は、シフトイネーブル信号（ＳＥ）の方が、機能イネーブル信号（ＦＥ）と比較して、ＡＴＰＧツールによる制御がはるかに簡単であるためである。具体的には、ＳＥ入力の包含により、ＦＥ信号とは無関係に、スキャンテスト信号を有効にすることが可能になる。図４ｂに示される従来のクロックゲーティングセルの特定の実施形態のラッチは、以下の利益のために使用される。クロック信号ｃｌｋ＿ｉ＝０である限り、出力クロック信号（ｃｌｋ＿ｏ）はＯＦＦであり、すなわち、ｃｌｋ＿ｏ＝０である。クロック信号ｃｌｋ＿ｉが０から１に変化すると、ラッチは、そのＤ入力で状態を保持し、クロックゲーティングセルでのタイミング問題を減少させる。ｃｌｋ＿ｉ＝１である限り、出力クロック信号ｃｌｋ＿ｏは、ＦＥまたはＳＥの変化による影響を受けない。
【００２１】
本開示では、特定の従来のクロックゲーティングセルは例示として考慮されているが、従来のクロックゲーティングセルＣＧ（電流）をテスト設計で頻繁に使用される他の任意のタイプのクロックゲーティングセルに置き換えるかまたは適合させることは当業者にとって造作もないことであるはずである。この意味で、図４ｂのラッチを、例えば、フリップフロップに置き換えることも、従来のクロックゲーティングセルの別の実現形態では、ＯＲゲートをラッチの後方に配置することもできる。従来のクロックゲーティングセルの提示された実現形態（図４ｂ）の多くの小規模な変更形態は、本開示で使用することができ、当業者にはよく知られている。
【００２２】
図４ａの更新されたクロックゲーティングセルのスキャンＤフリップフロップ１０２ｂ（スキャンＦＦ）は、スキャンシフト動作の間にシフトイン（ＳＩ）信号によって制御される。これは、特に、一方では、より優れたおよびより簡単なＡＴＰＧの可制御性ひいてはより高いテスト網羅率をもたらし、他方では、スキャンテストの間の電力消費量の低減をもたらす。この特定の実施形態では、スキャンフリップフロップのＱ出力は、スキャンシフト出力（ＳＯ）信号を出力する。
【００２３】
所定の例の組合せ論理１０２ｃは、１つのインバータ、２つのＯＲゲートおよび２つのＡＮＤゲートを含み、図４ａに示されるように接続される。
【００２４】
本開示の第１の例示的な更新されたクロックゲーティングセル１２ａ（ＣＧ＿１）は、６つの入力、すなわち、クロック信号ｃｌｋ＿ｉ、機能イネーブル信号ＦＥ、シフトイネーブル信号ＳＥ、遅延テストイネーブル信号ＤＴ、スキャンシフト入力信号ＳＩ、および、スキャンモードの間にスキャンフリップフロップ（スキャンＦＦ）をリセットするリセット信号（ｒｅｓｅｔ）を所有する。更新されたクロックゲーティングセルＣＧ＿１は、クロック信号ｃｌｋ＿ｏおよびスキャンシフト出力（ＳＯ）信号を出力する。図４ａの論理を考慮すると、ＣＧ＿１の真理値表は、表２で得られるような結果となる。
【００２５】
【表２】
2015099146.tif 000003
【００２６】
表２では、ｘは、０または１を示す。その上、表２を考慮すると、ＤＴ＝０、ＳＥ＝０（例えば、機能上の動作における）によって特徴付けられたフェーズでは、出力クロック信号ｃｌｋ＿ｏは、機能イネーブル信号ＦＥによって完全に制御されることが分かる。ＳＥ＝１（例えば、スキャンテストのシフトフェーズ）によって特徴付けられたフェーズのいずれかの間は、更新されたクロックゲーティングセルＣＧ＿１は、クロック入力信号ｃｌｋ＿ｉ（これに限定されないが、スキャンシフトクロック入力信号であり得る）に完全にトランスペアレントである。ＤＴ＝１、ＳＥ＝０（例えば、実動作速度キャプチャサイクル）によって特徴付けられたフェーズの間は、出力クロック信号ｃｌｋ＿ｏは、例えばスキャンテストのシフトインサイクルにおける信号ＳＩによって設定されている、スキャンフリップフロップ（スキャンＦＦ）によって制御される。この最終フェーズでは、ｃｌｋ＿ｉは、例えば、高速／マスタクロック信号によって得ることができる。スキャンＦＦ＝１の場合は、更新されたクロックゲーティングセルＣＧ＿１は、入力クロック信号ｃｌｋ＿ｉに完全にトランスペアレントである、すなわち、スキャンＦＦ＝１に関しては、ｃｌｋ＿ｏ＝ｃｌｋ＿ｉであるが、スキャンＦＦ＝０の場合は常に、ＣＧ＿１はオフ（ＯＦＦ）に切り替わり、例えばスキャンテストのキャプチャサイクルの間の機能イネーブル信号とは無関係である。説明される更新されたクロックゲーティングセル１２ａ（ＣＧ＿１）を用いることで、望ましくない部分的イネーブルクロック信号は、ＣＧ＿１の出力ｃｌｋ＿ｏで除去される。
【００２７】
図５に示される第２の例示的な実施形態は、図４ａの更新されたクロックゲーティングセルＣＧ＿１の文脈で導入された入力信号ｃｌｋ＿ｉ、ＦＥ、ＳＥ、ＤＴ、ＳＩ、リセットに加えて、入力信号ｓｌｏｗ＿ｃｌｋ＿ｅｎ＿ｉ（これに限定されないが、デジタル回路の低速クロックイネーブル信号であり得る）を含む。更新されたクロックゲーティングセル１０１２ａ（ＣＧ＿２）は、更新されたクロックゲーティングセル１２ａ（ＣＧ＿１）の文脈で説明されるような、第１および第２の従来のクロックゲーティングセル１１０２ｄ、１１０２ａ（ＣＧ（電流）、例えば、図４ｂに示されるような）、マルチプレクサ１１０２ｅ、スキャンＤフリップフロップ１１０２ｂ（スキャンＦＦ）、ならびに、組合せ論理１１０２ｃから構成される。システムマルチプレクサ／クロックゲーティングセルは、「マルチプレクサタイプのクロックゲーティングセル」で一般的に示される。更新されたクロックゲーティングセルＣＧ＿２は、出力クロック信号ｃｌｋ＿ｏおよびスキャンシフト出力信号ＳＯを出力する。
【００２８】
更新されたクロックゲーティングセルＣＧ＿２は、例えば、ｓｌｏｗ＿ｃｌｋ＿ｅｎ＿ｉ信号（例えば、図３のＣＣＵ．ｓｌｏｗ＿ｃｌｋ＿ｅｎ）の使用によって、第２のクロック信号が高速／マスタクロック信号（例えば、図３のＣＣＵ．ｆａｓｔ＿ｃｌｋ＿ｏ）から導出される場合に使用することができる。ｃｌｋ＿ｉ入力がｃｌｋ＿ｉ信号と接続され、ＦＥ入力がｓｌｏｗ＿ｃｌｋ＿ｅｎ＿ｉｎ信号と接続される、図５の第１の従来のクロックゲーティングセル１１０２ｄ（ＣＧ（電流））は、所望のクロック信号を生成する。マルチプレクサ１１０２ｅの出力は、第２の従来のクロックゲーティングセル１１０２ａ（ＣＧ（電流））の入力ＦＥに接続される。マルチプレクサの入力信号（０または１）に応じて、マルチプレクサの出力信号は、マルチプレクサの「０」入力での信号またはマルチプレクサの「１」入力での信号のそれぞれによって得られる。スキャンフリップフロップ１１０２ｂ（スキャンＦＦ）は、図４ａの更新されたクロックゲーティングセルＣＧ＿１の文脈で説明されるようなものである。
【００２９】
図５の組合せ論理を考慮すると、２つのＡＮＤゲート、１つのＯＲゲートおよび１つのインバータを備えるＣＧ＿２の真理値表は、表３の通り得られる。
【００３０】
【表３】
2015099146.tif 000004
【００３１】
表２と同様に、表３のｘは、０または１を示す。ＤＴ＝０、ＳＥ＝０（例えば、機能上の動作における）によって特徴付けられたフェーズでは、出力クロック信号ｃｌｋ＿ｏは、機能イネーブル信号ＦＥによって完全に制御される。ＳＥ＝１（例えば、スキャンテストのシフトフェーズ）によって特徴付けられたフェーズのいずれかの間は、更新されたクロックゲーティングセルＣＧ＿２は、クロック入力信号ｃｌｋ＿ｉ（これに限定されないが、スキャンシフトクロック入力信号であり得る）に完全にトランスペアレントである。ＤＴ＝１、ＳＥ＝０（例えば、実動作速度キャプチャサイクル）によって特徴付けられたフェーズの間は、出力クロック信号ｃｌｋ＿ｏは、例えばスキャンテストのシフトインサイクルにおける信号ＳＩによって設定されている、ｓｌｏｗ＿ｃｌｋ＿ｅｎ信号とスキャンフリップフロップ（スキャンＦＦ）の両方によって制御される。ｓｌｏｗ＿ｃｌｋ＿ｅｎ信号が存在しない、すなわち、ｓｌｏｗ＿ｃｌｋ＿ｅｎ＝０である限り、更新されたクロックゲーティングセルＣＧ＿２はＯＦＦであり、スキャンフリップフロップ（スキャンＦＦ）の状態とは無関係である。ｓｌｏｗ＿ｃｌｋ＿ｅｎ＝１の場合、更新されたクロックゲーティングセルＣＧ＿２は、スキャンＦＦが設定されている、すなわち、スキャンＦＦ＝１の場合は、クロック信号ｃｌｋ＿ｉに完全にトランスペアレントであるが、スキャンＦＦ＝０の場合は、ＣＧ＿２はＯＦＦである。更新されたクロックゲーティングセルＣＧ＿２の一応用では、ＣＧ＿２は、ＡＴＰＧツールによる更新されたクロックゲーティングセルＣＧ＿２の出力での低速／分割クロック信号の定義を可能にする。
【００３２】
同じまたは他の応用では、更新されたクロックゲーティングセルＣＧ＿１またはＣＧ＿２の各々は、ＳＩ信号に応じて、スキャンモードごとに一度、個別にオンにすることも、オフに切り替えることもできる。この個別の制御を用いることで、スキャンテストの間の電力消費量の低減が可能である。
【００３３】
図６は、上記で提供される説明による、更新されたクロックゲーティングセルＣＧ＿１またはＣＧ＿２を含むトップレベルの実装形態の一例を示す。具体的に示すため、しかし適用性を制約することなく、第１（例えば、高速）のクロックドメインで動作する第１の知的財産（ＩＰ）モジュール６０１ａおよび第２（例えば、低速または分割）のクロックドメインで動作する第２のＩＰモジュール６０１ｂが示されている。クロック信号のいずれも、クロック制御ユニット６０３によって生成される。高速クロック信号は、ｆａｓｔ＿ｃｌｋ＿ｏで与えられ、第１のＩＰモジュール６０１ａおよび第２のＩＰモジュール６０１ｂに対するクロックイネーブル信号は、ｆａｓｔ＿ｃｌｋ＿ｅｎ＿ｏおよびｓｌｏｗ＿ｃｌｋ＿ｅｎ＿ｏのそれぞれで示される。
【００３４】
第１のＩＰモジュール６０１ａは、例示として、回路のいかなる段でも、従来のクロックゲーティングセルのいくつかまたはすべてを置き換えた、タイプＣＧ＿１の更新されたクロックゲーティングセルを含む。従来のクロックゲーティングセルの入力に既に存在する入力信号ｃｌｋ＿ｉ、ＦＥおよびＳＥに加えて、第１のＩＰモジュールにおける更新されたクロックゲーティングセルの各々は、遅延テストイネーブル信号（ｄｅｌａｙ＿ｔｅｓｔ）、スキャンシフト入力信号（ＳＩ）およびリセット信号（ｒｅｓｅｔ）を受信する。ｄｅｌａｙ＿ｔｅｓｔ＝１は、遅延故障テストの実動作速度キャプチャサイクルを定義する。スキャンシフト入力信号は、特に、例えば、内部スキャンフリップフロップを制御することによって、更新されたクロックゲーティングセルをオンにするかまたはオフに切り替えるために使用される。最終的に、リセット信号（ｒｅｓｅｔ）は、異なるスキャンモードの間に既存のシステムをリセットするために使用される。
【００３５】
第２のＩＰモジュール６０１ｂは、具体的に示すため、しかし制限することなく、一次段のクロックゲーティングセルとして、上記で詳述されるようなタイプＣＧ＿１の１つの更新されたクロックゲーティングセル、および、第２およびそれ以上の段のクロックゲーティングセルとして、上記で説明されるようなタイプＣＧ＿２の更新されたクロックゲーティングセルから構成される。タイプＣＧ＿１の更新されたクロックゲーティングセルの入力に存在し、既に論じられたｃｌｋ＿ｉ、ＦＥ、ＳＥ、ＤＴ、ＳＩおよびリセット入力信号に加えて、第２のＩＰモジュールにおけるタイプＣＧ＿２の更新されたクロックゲーティングセルの各々は、入力ｓｌｏｗ＿ｃｌｋ＿ｅｎ＿ｉで低速クロックイネーブル信号（例えば、ｓｌｏｗ＿ｃｌｋ＿ｅｎ＿ｏ）を受信する。上記で説明されるように、ｓｌｏｗ＿ｃｌｋ＿ｅｎ＿ｉでの入力は、ｄｅｌａｙ＿ｔｅｓｔ＝１の場合の更新されたクロックゲーティングセルの挙動にのみ影響を及ぼす。この場合、ｓｌｏｗ＿ｃｌｋ＿ｅｎ＿ｉでの入力は、更新されたクロックゲーティングセルがＯＮであるという条件の下、出力クロック信号ｃｌｋ＿ｏの波形を決定する。クロック信号の所望の波形が生成された時点で、スキャンチェーン内の高次段（第２およびそれ以上）の更新されたクロックゲーティングセルがタイプＣＧ＿１のものであるということは、必須ではなく、十分である。
【００３６】
表２および表３で与えられる更新されたクロックゲーティングセルＣＧ＿１およびＣＧ＿２のそれぞれの挙動のため、機能上の動作およびテスト動作の両方の各フェーズでの出力クロック信号ｃｌｋ＿ｏは、個々の更新されたクロックゲーティングセルの各々での入力信号による制御が可能である。具体的には、ＤＴ＝１（これに限定されないが、実動作速度遅延故障テストのキャプチャサイクルを含む）でのフェーズの間の出力クロック信号ｃｌｋ＿ｏは、スキャンチェーンの各段での入力クロック信号（ｆａｓｔ＿ｃｌｋ＿ｏ）およびクロックイネーブル信号（例えば、ｆａｓｔ＿ｃｌｋ＿ｅｎ＿ｏ、ｓｌｏｗ＿ｃｌｋ＿ｅｎ＿ｏ）によって完全に制御される。図６に示される例示的な実施形態によれば、一次クロックゲーティングセルの出力ｃｌｋ＿ｏで定義されたフェーズＤＴ＝１の間のクロック信号は、ＯＮに設定された高次段（第２およびそれ以上）のクロックゲーティングセルでは変化しない。その上、クロック信号の歪み波形（図１に例示的に示されるような、事例３−１、３−２、３−３、７−１、７−２、７−３の部分的イネーブルクロック信号）を除去することができる。更新されたクロックゲーティングセルの各々での明確に定義された出力クロック信号のため、ＡＴＰＧツールは、入力ＦＥでの機能イネーブル信号に関わらず、キャプチャフェーズの間のこれらのクロックゲーティングセルの各々の出力でのクロック信号を定義することができるようになる。本開示による更新されたクロックゲーティングセルの使用のこの最後の含意は、結果的に、テスト網羅率の増加をもたらす。その上、更新されたクロックゲーティングセルの応用により、特に、各ＩＰモジュールに対する制御可能なクロック信号の定義が可能になるため、テスト網羅率をさらに増加することができるが、その理由は、クロックードメインスイッチングを除去することも、抑制することもできるためである。具体的には、高速ドメインに発生した故障が低速ドメインでテストされること（テスト回避を招く；クロック信号の歪み波形は、図１の事例３−１に示される）およびその逆（過度のテストを招く；クロック信号の歪み波形は、図１の事例５−１に示される）を除去することができる。
【００３７】
更新されたクロックゲーティングセルの使用の別の利益は、スキャンフリップフロップによるそれらの個々の可制御性により生じ得る。スキャンテストの間の電力消費量は、減少させた数の更新されたクロックゲーティングセルのみをオンに切り替えることによって低減することができる。スキャンテストの間の電力消費量を低減するため、ＡＴＰＧツールには、閾値として、スキャンテストの間にオンにすべき最大数の更新されたクロックゲーティングセルを与えることができる。
【００３８】
本開示のさらなる利益は、例えば、回路、回路要素、システム要素、モジュールなどにおけるその高速のおよび簡単な実装形態であり得る。従来のクロックゲーティングセルの各々は、更新されたクロックゲーティングセルのうちの１つ（例えば、ＣＧ＿１、ＣＧ＿２）に置き換えることができる。従来のクロックゲーティングセルを更新されたクロックゲーティングセルに置き換えることは、例えば、自動設計変更指示（ＥＣＯ）スクリプトによって達成することができる。
【００３９】
本開示はある実施形態を参照して説明されてきたが、当業者であれば、本開示の範囲から逸脱することなく、様々な変更を行うことができ、均等物を代用できることが理解されよう。それに加えて、特定の状況または材料を本開示の教示に適合させるため、その範囲から逸脱することなく、多くの修正を行うことができる。したがって、本開示は開示される特定の実施形態に限定されないが、本開示は添付の特許請求の範囲内に収まるすべての実施形態を含むことが意図される。
【符号の説明】
【００４０】
１  システムオンチップ（ＳｏＣ）
２ａ、２ｂ、２ｃ、２ｄ  クロックゲーティングセル
３  クロック制御ユニット
４ｂ、４ｄ  部分的イネーブル信号
５ｂ、５ｄ  機能的制御
１２ａ  クロックゲーティングセル
１０２ａ  クロックゲーティングセル
１０２ｂ  スキャンＤフリップフロップ
１０２ｃ  組合せ論理
１０２ｄ  ラッチ
１０２ｅ  ＯＲゲート
１０２ｆ  ＡＮＤゲート
６０１ａ  ＩＰ（高速クロックドメイン）
６０１ｂ  ＩＰ（低速または分割クロックドメイン）
６０３  クロック制御ユニット
１０１２ａ  クロックゲーティングセル
１１０２ａ、１１０２ｄ  クロックゲーティングセル
１１０２ｂ  スキャンＤフリップフロップ
１１０２ｃ  組合せ論理
１１０２ｅ  マルチプレクサ
【図１】
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【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図５】
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【図６】
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【外国語明細書】
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2015099146000002.pdf
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