(57)【要約】【課題】高温環境下における特性の低下が抑制された半導体装置を提供すること。【解決手段】ノーマリーオン型の電界効果トランジスタである第１トランジスタと、ノーマリーオフ型の電界効果トランジスタである第２トランジスタと、を備え、前記第１トランジスタのソース電極と前記第２トランジスタのドレイン電極とが電気的に接続し、前記第１トランジスタのゲート電極と前記第２トランジスタのソース電極とが電気的に接続し、前記第１トランジスタのゲート電極と前記第２トランジスタのソース電極との間に設けられ、前記第１トランジスタのゲート電極の電位が前記第２トランジスタのソース電極の電位よりも高くなるように値が設定された第１電圧が入力される電圧入力部をさらに備える半導体装置。【選択図】図１
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【特許請求の範囲】
【請求項１】
ノーマリーオン型の電界効果トランジスタである第１トランジスタと、
ノーマリーオフ型の電界効果トランジスタである第２トランジスタと、
を備え、
前記第１トランジスタのソース電極と前記第２トランジスタのドレイン電極とが電気的に接続し、
前記第１トランジスタのゲート電極と前記第２トランジスタのソース電極とが電気的に接続し、
前記第１トランジスタのゲート電極と前記第２トランジスタのソース電極との間に設けられ、前記第１トランジスタのゲート電極の電位が前記第２トランジスタのソース電極の電位よりも高くなるように値が設定された第１電圧が入力される電圧入力部をさらに備えることを特徴とする半導体装置。
【請求項２】
前記第１電圧は、前記第２トランジスタのドレイン−ソース間での電圧降下以上の値であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電圧入力部に接続され、入力された電圧を調整して前記第１電圧を前記電圧入力部に入力させる電圧調整部をさらに備えることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記電圧調整部は、抵抗分圧回路を備えることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記電圧調整部は、ツェナー電圧が前記第１電圧の値であるツェナーダイオードを備えることを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記電圧調整部は、電圧が入力されるツェナーダイオードと、前記ツェナーダイオードに掛かる電圧を前記第１電圧の値に分圧する抵抗分圧回路とを備えることを特徴とする請求項３に記載の半導体装置。
【請求項７】
前記第１電圧の温度係数は、前記第２トランジスタのドレイン−ソース間での電圧降下の温度係数以上であり、かつ使用温度の下限値において、前記第１電圧は、前記第２トランジスタのドレイン−ソース間での電圧降下以上の値であることを特徴とする請求項５または６に記載の半導体装置。
【請求項８】
前記電圧入力部に電圧を入力する電源をさらに備えることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
【請求項９】
前記電源は、前記第２トランジスタのゲート電極にゲート電圧を入力する電源であることを特徴とする請求項８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものである。
【背景技術】
【０００２】
近年、パワー半導体装置の分野で、窒化ガリウム（ＧａＮ）系半導体や炭化ケイ素（ＳｉＣ）系半導体といったワイドバンドギャップ半導体を用いた製品の研究開発が活発になされており、既に実用化も始まっている。ワイドバンドギャップ半導体が従来使われているシリコンと比べて優れている点として、高耐圧な半導体装置を低オン抵抗で作ることができること、高温動作が可能なことが周知されている。
【０００３】
ＧａＮ系半導体による半導体装置としては、電界効果トランジスタの一種である、高電子移動度トランジスタ（ＨＥＭＴ）が公知である。ＨＥＭＴは、たとえば、シリコンからなる基板上に順に、単層または多層の窒化アルミニウムガリウム（ＡｌｘＧａ１−ｘＮ、０≦ｘ≦１）からなる高抵抗のバッファ層、アンドープの窒化ガリウムからなるキャリア走行層、および窒化アルミニウムガリウム（ＡｌｙＧａ１−ｙＮ、０＜ｙ≦１）からなる表面障壁層（キャリア供給層）が積層され、表面障壁層の上にショットキー性を有するゲート電極が選択的に形成された構成のヘテロ接合構造を有する。これによって、ＨＥＭＴは、表面障壁層直下のキャリア走行層に発生する２次元電子ガスを電流経路として用いることができ、オン抵抗が小さいという特徴を有する。
【０００４】
しかしながら、従来のＨＥＭＴでは、ゲートに信号が入力されていない状態のときには、ソースとドレインの間が導通状態となり、短絡した状態となる（以下、ノーマリーオンという）。このようなノーマリーオン型の半導体装置を電力用の設備に用いた場合には、電気回路に何らかの故障が発生してゲートに信号を送ることができない状況、すなわちゲートに信号が入力されない状況になると、負荷への電力の供給を止めることができない。そのため、負荷に大きな電流が流れてしまい、負荷の破壊に至るというおそれがある。
【０００５】
このような不具合が発生するのを回避するためには、ゲートに信号が入力されていない状態のときに、半導体装置がオフ状態（以下、ノーマリーオフという）にならなければならない。これを実現するために、カスコード接続を採用した半導体装置が開示されている（非特許文献１参照）。非特許文献１に開示されている半導体装置では、ＳｉＣ系半導体で構成されたノーマリーオン型の半導体装置と、シリコンで構成された低耐圧のＭＯＳＦＥＴ（金属−酸化膜−半導体構造を有する絶縁ゲート型電界効果トランジスタ）がカスコード接続されている。そして、ＭＯＳＦＥＴの動作がノーマリーオフ型であることによって、この半導体装置は、外部に対してノーマリーオフ型半導体装置として動作する。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Ilia  Zverev,  et  al.,  ”Silicon  Carbide  questions  the  settled  hierarchy  of  converter  topologies”,  International  Exhibition  &  Conference  for  Power  Electronics（PCIM  Europe）,  Nuremberg,  Germany,  May  20-22,  2003,  pp.73-78.
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来のカスコード接続を採用した半導体装置では、高温環境下においてドレイン電流が低下するなどの特性の低下が発生するという問題があった。
【０００８】
本発明は、上記に鑑みてなされたものであって、高温環境下における特性の低下が抑制された半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述した課題を解決し、目的を達成するために、本発明に係る半導体装置は、ノーマリーオン型の電界効果トランジスタである第１トランジスタと、ノーマリーオフ型の電界効果トランジスタである第２トランジスタと、を備え、前記第１トランジスタのソース電極と前記第２トランジスタのドレイン電極とが電気的に接続し、前記第１トランジスタのゲート電極と前記第２トランジスタのソース電極とが電気的に接続し、前記第１トランジスタのゲート電極と前記第２トランジスタのソース電極との間に設けられ、前記第１トランジスタのゲート電極の電位が前記第２トランジスタのソース電極の電位よりも高くなるように値が設定された第１電圧が入力される電圧入力部をさらに備えることを特徴とする。
【００１０】
本発明に係る半導体装置は、上記発明において、前記第１電圧は、前記第２トランジスタのドレイン−ソース間での電圧降下以上の値であることを特徴とする。
【００１１】
本発明に係る半導体装置は、上記発明において、前記電圧入力部に接続され、入力された電圧を調整して前記第１電圧を前記電圧入力部に入力させる電圧調整部をさらに備えることを特徴とする。
【００１２】
本発明に係る半導体装置は、上記発明において、前記電圧調整部は、抵抗分圧回路を備えることを特徴とする。
【００１３】
本発明に係る半導体装置は、上記発明において、前記電圧調整部は、ツェナー電圧が前記第１電圧の値であるツェナーダイオードを備えることを特徴とする。
【００１４】
本発明に係る半導体装置は、上記発明において、前記電圧調整部は、電圧が入力されるツェナーダイオードと、前記ツェナーダイオードに掛かる電圧を前記第１電圧の値に分圧する抵抗分圧回路とを備えることを特徴とする。
【００１５】
本発明に係る半導体装置は、上記発明において、前記第１電圧の温度係数は、前記第２トランジスタのドレイン−ソース間での電圧降下の温度係数以上であり、かつ使用温度の下限値において、前記第１電圧は、前記第２トランジスタのドレイン−ソース間での電圧降下以上の値であることを特徴とする。
【００１６】
本発明に係る半導体装置は、上記発明において、前記電圧入力部に電圧を入力する電源をさらに備えることを特徴とする。
【００１７】
本発明に係る半導体装置は、上記発明において、前記電源は、前記第２トランジスタのゲート電極にゲート電圧を入力する電源であることを特徴とする。
【発明の効果】
【００１８】
本発明によれば、高温環境下における特性の低下が抑制された半導体装置を実現できるという効果を奏する。
【図面の簡単な説明】
【００１９】
【図１】図１は、実施の形態１に係る半導体装置の回路構成図である。
【図２】図２は、図１に示す第１トランジスタの素子構成の一例を示す図である。
【図３】図３は、図１に示す半導体装置の特性を説明する図である。
【図４】図４は、実施の形態２に係る半導体装置の回路構成図である。
【図５】図５は、実施の形態３に係る半導体装置の回路構成図である。
【図６】図６は、実施の形態４に係る半導体装置の回路構成図である。
【図７】図７は、第１電圧および電圧降下の温度特性の好適な一例を示す図である。
【図８】図８は、ツェナー電圧の温度特性の一例を示す図である。
【図９】図９は、公知の半導体装置の回路構成図である。
【図１０】図１０は、公知の半導体装置の特性を説明する図である。
【発明を実施するための形態】
【００２０】
以下に、図面を参照して本発明に係る半導体装置の実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、各図面において、同一または対応する要素には適宜同一の符号を付している。さらに、図面は模式的なものであり、各要素の寸法の関係などは、現実のものとは異なる場合があることに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている場合がある。
【００２１】
（実施の形態１）
図１は、本発明の実施の形態１に係る半導体装置の回路構成図である。図１に示すように、本実施の形態１に係る半導体装置１００は、第１トランジスタ１と、第２トランジスタ２と、電圧入力部である電圧入力端子３ａ、３ｂと、電圧調整部である抵抗分圧回路４と、電源５と、を備えている。
【００２２】
第１トランジスタ１は、ソース電極１ａと、ゲート電極１ｂと、ドレイン電極１ｃとを備える。第１トランジスタ１は、電圧駆動型トランジスタである電界効果トランジスタであって、窒化物系半導体で構成されたノーマリーオン型のＨＥＭＴである。
【００２３】
図２は、図１に示す第１トランジスタの素子構成の一例を示す図である。この第１トランジスタ１は、シリコンからなる基板１ｄの上に、ＧａＮ層とＡｌＮ層とを交互に積層した構造を有するバッファ層１ｅ、電子走行層としてのＧａＮ層１ｆおよび電子供給層としてのＡｌＧａＮ層１ｇが順次積層され、さらにＡｌＧａＮ層１ｇ上に、ＡｌＧａＮ層１ｇとオーミック接触するソース電極１ａ、ＡｌＧａＮ層１ｇとショットキー接触するゲート電極１ｂ、およびＡｌＧａＮ層１ｇとオーミック接触するドレイン電極１ｃが形成されたものである。なお、ＧａＮ層１ｆのＡｌＧａＮ層１ｇとの界面には、ソース電極１ａとドレイン電極１ｃとの間の電流経路となる２ＤＥＧ層１ｆａが形成されている。また、ソース電極１ａおよびドレイン電極１ｃはたとえばＴｉ／Ａｌ構造を有し、ゲート電極１ｂはたとえばＮｉ／Ａｕ構造を有する。
【００２４】
図１に戻って、第２トランジスタ２は、ソース電極２ａと、ゲート電極２ｂと、ドレイン電極２ｃとを備える。第２トランジスタ２は、シリコンで構成されたノーマリーオフ型のＭＯＳＦＥＴである。
【００２５】
また、電圧入力端子３ａ、３ｂは、第１トランジスタ１のゲート電極１ｂと第２トランジスタ２のソース電極２ａとの間に設けられている。電圧入力端子３ａは第２トランジスタ２のソース電極２ａ側に設けられており、電圧入力端子３ｂは第１トランジスタ１のゲート電極１ｂ側に設けられている。抵抗分圧回路４は、直列接続された抵抗器４ａ、４ｂを備えており、電圧入力端子３ａ、３ｂに接続されている。また、電源５は抵抗分圧回路４に接続されている。
【００２６】
電源５の電圧、抵抗器４ａ、４ｂの抵抗値は、第１トランジスタ１のゲート電極１ｂの電位が第２トランジスタ２のソース電極２ａの電位よりも、第１電圧であるＶａだけ高くなるように設定されている。たとえば、電源５の電圧をＥとし、抵抗器４ａ、４ｂの抵抗値をそれぞれＲａ、Ｒｂとすると、Ｖａ＝Ｒａ×Ｅ／（Ｒａ＋Ｒｂ）が成り立つように設定されている。その結果、電源５が、抵抗分圧回路４に電圧Ｅを入力すると、抵抗分圧回路４が入力された電圧を分圧し、Ｖａになるように調整する。これによって、電圧入力端子３ａと３ｂの間には、Ｖａ＝Ｒａ×Ｅ／（Ｒａ＋Ｒｂ）の電圧が入力される。その結果、第１トランジスタ１のゲート電極１ｂの電位が第２トランジスタ２のソース電極２ａの電位よりもＶａだけ高くなる。
【００２７】
ここで、第１トランジスタ１のソース電極１ａと第２トランジスタ２のドレイン電極２ｃとは電気的に接続し、同電位になっている。また、第１トランジスタ１のゲート電極１ｂと第２トランジスタ２のソース電極２ａとは、抵抗分圧回路４を介して電気的に接続している。すなわち、第１トランジスタ１と第２トランジスタ２とはカスコード接続されている。また、半導体装置１００は、第２トランジスタ２のソース電極２ａに接続して同電位となっているソース端子Ｓ、ゲート電極２ｂに接続して同電位となっているゲート端子Ｇ、および第１トランジスタ１のドレイン電極１ｃに接続して同電位となっているドレイン端子Ｄを備えている。その結果、半導体装置１００は、外部から見て、ソース端子Ｓ、ゲート端子Ｇ、ドレイン端子Ｄを有するノーマリーオフ型の電界効果トランジスタとして機能する。
【００２８】
つぎに、本実施の形態１に係る半導体装置の特性を説明する前に、公知のカスコード接続された半導体装置の特性について説明する。
【００２９】
図９は、公知の半導体装置の回路構成図である。半導体装置５００は、半導体装置１００と同じ第１トランジスタ１と、第２トランジスタ２と、を備えている。そして、第１トランジスタ１のソース電極１ａと第２トランジスタ２のドレイン電極２ｃとが電気的に接続し、同電位になっている。第１トランジスタ１のゲート電極１ｂと第２トランジスタ２のソース電極２ａとが電気的に接続し、同電位になっている。すなわち、第１トランジスタ１と第２トランジスタ２とはカスコード接続されている。また、半導体装置５００は、半導体装置１００と同様に、第２トランジスタ２のソース電極２ａに接続して同電位となっているソース端子Ｓ、ゲート電極２ｂに接続して同電位となっているゲート端子Ｇ、および第１トランジスタ１のドレイン電極１ｃに接続して同電位となっているドレイン端子Ｄを備えている。その結果、半導体装置５００は、外部から見て、ソース端子Ｓ、ゲート端子Ｇ、ドレイン端子Ｄを有するノーマリーオフ型の電界効果トランジスタとして機能する。
【００３０】
図１０は、半導体装置５００の特性を説明する図である。図１０（ａ）は、半導体装置５００及び第１トランジスタ１単体の、環境温度が室温時（たとえば２５℃）での、ゲート−ソース間電圧Ｖｇｓと、ドレイン−ソース間電流Ｉｄｓとの関係（Ｖｇｓ−Ｉｄｓ特性）を示している。線Ｌ１が第１トランジスタ１単体のＶｇｓ−Ｉｄｓ特性を示し、線Ｌ２が半導体装置５００のＶｇｓ−Ｉｄｓ特性を示している。
【００３１】
第１トランジスタ１のゲート電極１ｂは、第２トランジスタ２のソース電極２ａとは同電位となっており、第１トランジスタ１のソース電極２ａに対しては、第２トランジスタ２のドレイン−ソース間での電圧降下Ｖｂ（図１０（ａ）では室温時の値としてＶｂ１と表されている）の分だけ低くなっている。このため、半導体装置５００の飽和Ｉｄｓは、第１トランジスタ１のＶｇｓが−Ｖｂ１である時の値となる。ここで、Ｖｂ１は、Ｉｄｓと第２トランジスタ２のオン抵抗との積で表される。なお、Ｓ１はＶｇｓの第１トランジスタ１のしきい値電圧からのスイング量を示している。
【００３２】
つぎに、図１０（ｂ）は、半導体装置５００及び第１トランジスタ１単体の、環境温度が図１０（ａ）に示す室温よりも高温時（たとえば７５℃）での、Ｖｇｓ−Ｉｄｓ特性を示している。線Ｌ３が第１トランジスタ１単体のＶｇｓ−Ｉｄｓ特性を示し、線Ｌ４が半導体装置５００のＶｇｓ−Ｉｄｓ特性を示している。
【００３３】
ここで、高温時では、第１トランジスタ１および第２トランジスタ２におけるキャリアの移動度の低下に起因して、オン抵抗が増加する。その結果、第１トランジスタ１のＶｇｓ−Ｉｄｓ特性が線Ｌ３で示すように変化するとともに、第２トランジスタ２のドレイン−ソース間での電圧降下（図１０（ｂ）ではＶｂ２と表されている）が、室温時のＶｂ１よりも大きくなる。その結果、スイング量Ｓ２も室温時のスイング量Ｓ１よりも小さくなるため、線Ｌ４で示すように、半導体装置５００の飽和Ｉｄｓが室温時よりも低下する。
【００３４】
これに対して、図３は、本実施の形態１に係る半導体装置１００の特性を説明する図である。図３は、半導体装置１００、５００及び第１トランジスタ１単体の、環境温度が図１０（ｂ）と同じである時での、Ｖｇｓ−Ｉｄｓ特性を示している。線Ｌ３、線Ｌ４は、図１０（ｂ）と同様に、それぞれ第１トランジスタ１単体、半導体装置５００のＶｇｓ−Ｉｄｓ特性を示している。一方、線Ｌ５は、半導体装置１００のＶｇｓ−Ｉｄｓ特性を示している。
【００３５】
上述したように、半導体装置１００では、第１トランジスタ１のゲート電極１ｂの電位が第２トランジスタ２のソース電極２ａの電位よりもＶａだけ高くなっている。その結果、半導体装置１００のＩｄｓは、第１トランジスタ１のＶｇｓがＶａ−Ｖｂ２である時の値となる。これによって、半導体装置１００の飽和Ｉｄｓは、線Ｌ５に示す値となり、線Ｌ４で示す半導体装置５００の飽和Ｉｄｓよりも高くなるため、第２トランジスタ２のドレイン−ソース間での電圧降下の影響が補償され、高温環境下における特性の低下が抑制されたものとなる。
【００３６】
なお、このような高温環境下における特性低下の抑制の効果を得るためには、Ｖａが０Ｖより大きければよいが、第２トランジスタ２のドレイン−ソース間での電圧降下Ｖｂ以上の値とすれば（すなわちＶａ≧Ｖｂとすれば）、電圧降下の影響が完全に補償された飽和Ｉｄｓが得られるので、より好ましい。
【００３７】
（実施の形態２）
図４は、本発明の実施の形態２に係る半導体装置の回路構成図である。図４に示すように、本実施の形態２に係る半導体装置２００は、第１トランジスタ１と、第２トランジスタ２と、電圧入力端子３ａ、３ｂと、抵抗分圧回路４と、を備えている。
【００３８】
第１トランジスタ１、第２トランジスタ２、電圧入力端子３ａ、３ｂ、および抵抗分圧回路４の構成および接続関係は、半導体装置１００の場合と略同じであるが、抵抗分圧回路４の抵抗器４ｂの一端が、端子７によってゲート端子Ｇと第２トランジスタ２のゲート電極２ｂとの間に接続されている点で異なる。
【００３９】
ゲート端子Ｇには、第２トランジスタ２にゲート電圧を入力して駆動するためドライバＩＣ６が接続されている。
【００４０】
この半導体装置２００でも、半導体装置１００と同様に、第１トランジスタ１のゲート電極１ｂの電位が第２トランジスタ２のソース電極２ａの電位よりもＶａだけ高くなっている。これによって、半導体装置２００の飽和Ｉｄｓは、高温環境下における特性の低下が抑制されたものとなる。さらに、半導体装置２００では、第１トランジスタ１のゲート電極１ｂの電位を第２トランジスタ２のソース電極２ａの電位よりもＶａだけ高くするための電圧を、端子７経由で入力させたドライバＩＣ６からの電圧を抵抗分圧回路４が分圧により調整して得る構成となっている。このため、半導体装置１００のように電源５を備えなくても良いという利点がある。
【００４１】
（実施の形態３）
図５は、本発明の実施の形態３に係る半導体装置の回路構成図である。図５に示すように、本実施の形態３に係る半導体装置３００は、実施の形態１に係る半導体装置１００の構成において、抵抗分圧回路４を電圧調整部８、電源５を電圧入力部９ａ、９ｂに置き換えた構成を有する。
【００４２】
電圧調整部８は、ツェナーダイオード８ａと、ツェナーダイオード８ａのカソード側に直列接続された抵抗器８ｂを備えている。また、ツェナーダイオード８ａは、アノード側が電圧入力端子３ａに接続し、カソード側が電圧入力端子３ｂに接続している。
【００４３】
また、電圧入力部９ｂは抵抗器８ｂの一端に接続し、電圧入力部９ａはツェナーダイオード８ａのアノード側に接続している。電圧入力部９ａ、９ｂには、半導体装置３００の外部から、電圧入力部９ｂの電位が電圧入力部９ａの電位より高くなるように電圧が入力される。入力される電圧の電圧源としては、たとえば本半導体装置３００が使用される装置やシステム内の電源や、実施の形態１で説明したような、本半導体装置３００内に設けられる電源５や、実施の形態２で説明したようなドライバＩＣ６である。装置やシステム内の電源は、たとえば情報表示用の電源や、ドレイン電源等である。
【００４４】
この半導体装置３００では、電圧入力部９ａ、９ｂから、ツェナーダイオード８ａにツェナー電圧以上の電圧が掛かるように電圧を入力させる。このとき、ツェナーダイオード８ａとしてツェナー電圧ＶｚがＶａのものを用いると、ツェナーダイオード８ａのアノード−カソード間の電位差がＶａとなる。その結果、入力された電圧はＶａに調整されて電圧入力端子３ａ、３ｂに入力され、半導体装置１００と同様に、第１トランジスタ１のゲート電極１ｂの電位が第２トランジスタ２のソース電極２ａの電位よりもＶａだけ高くなる。これによって、半導体装置３００の飽和Ｉｄｓは、高温環境下における特性の低下が抑制されたものとなる。さらに、半導体装置３００では、第１トランジスタ１のゲート電極１ｂと第２トランジスタ２のソース電極２ａとの電位差が、ツェナーダイオード８ａのツェナー電圧と等しくなるため、電圧入力部９ａ、９ｂから入力させる電圧が変動しても、当該電位差を所定の値（ツェナー電圧）に安定させることができる。
【００４５】
（実施の形態４）
図６は、本発明の実施の形態４に係る半導体装置の回路構成図である。図６に示すように、本実施の形態４に係る半導体装置４００は、実施の形態３に係る半導体装置３００の構成において、電圧調整部８を電圧調整部１０に置き換えた構成を有する。
【００４６】
電圧調整部１０は、ツェナーダイオード１０ａと、ツェナーダイオード１０ａのカソード側に直列接続された抵抗器１０ｂと、ツェナーダイオード１０ａに並列接続するように直列接続された抵抗器１０ｃ、１０ｄとを備えている。抵抗器１０ｃ、１０ｄは実施の形態２の抵抗器４ａ、４ｂと同様に分圧回路を構成している。また、ツェナーダイオード１０ａは、アノード側が電圧入力端子３ａに接続し、カソード側が抵抗器１０ｃを介して電圧入力端子３ｂに接続している。
【００４７】
また、電圧入力部９ｂは抵抗器１０ｂの一端に接続し、電圧入力部９ａはツェナーダイオード１０ａのアノード側に接続している。電圧入力部９ａ、９ｂには、半導体装置３００の外部から、電圧入力部９ｂの電位が電圧入力部９ａの電位より高くなるように電圧が入力される。入力される電圧の電圧源は、たとえば実施の形態３で説明した電源と同じである。
【００４８】
この半導体装置４００では、電圧入力部９ａ、９ｂから、ツェナーダイオード１０ａにツェナー電圧以上の電圧が掛かるように電圧を入力させる。このとき、ツェナーダイオード８ａのアノード−カソード間の電位差がツェナー電圧Ｖｚとなる。さらに、ツェナーダイオード１０ａのツェナー電圧Ｖｚ、抵抗器１０ｃ、１０ｄの抵抗値は、第１トランジスタ１のゲート電極１ｂの電位が第２トランジスタ２のソース電極２ａの電位よりもＶａだけ高くなるように設定されている。たとえば、抵抗器１０ｃ、１０ｄの抵抗値をそれぞれＲｃ、Ｒｄとすると、Ｖａ＝Ｒｄ×Ｖｚ／（Ｒｃ＋Ｒｄ）が成り立つように設定されている。その結果、電圧入力部９ａ、９ｂから入力された電圧はＶａに調整されて、電圧入力端子３ａ、３ｂに入力される。これによって、第１トランジスタ１のゲート電極１ｂの電位が第２トランジスタ２のソース電極２ａの電位よりもＶａだけ高くなる。その結果、半導体装置１００と同様に、半導体装置４００の飽和Ｉｄｓは、高温環境下における特性の低下が抑制されたものとなる。さらに、半導体装置４００では、ツェナーダイオードを用いているため、電圧入力部９ａ、９ｂから入力させる電圧が変動しても、当該電位差を所定の値に安定させることができる。
【００４９】
また、Ｖａをある値以上とすると、第１トランジスタ１のゲート−ソース間に掛かる正電圧によって電流が流れて、余剰の消費電力が発生する場合がある。このような余剰の消費電力を発生させないためには、Ｖａ―Ｖｂの値を、第１トランジスタ１のゲート電極１ｂとソース電極１ａとの間に形成されている内蔵ショットキーダイオードに電流が流れない様に設定することが好ましい。たとえば、図２に示す構成の第１トランジスタ１の場合は、ゲート−ソース間に掛かる正電圧が１Ｖの場合に内蔵ショットキーダイオードがオンし、電流が流れる場合がある。したがって、第２トランジスタ２のドレイン−ソース間での電圧降下Ｖｂが２Ｖであるとすると、余剰の消費電力を発生させないようにするには、Ｖａを３Ｖ以下にすることが好ましい。
【００５０】
この半導体装置４００では、抵抗器１０ｃ、１０ｄがツェナーダイオード１０ａに掛かるツェナー電圧を分圧してＶａとし、電圧入力端子３ａ、３ｂに入力させているので、ツェナーダイオード１０ａのツェナー電圧に制約されずに、電圧入力端子３ａ、３ｂにＶａの電圧を入力させることができる。したがって、ツェナーダイオード１０ａとして使用できるツェナーダイオードの選択の自由度が高くなる。特に、上述した余剰の消費電力を発生させないようなＶａを実現する際にも自由度高くツェナーダイオードを選択できる。たとえば、Ｖａを１Ｖとしたい場合でも、ツェナー電圧が２Ｖ〜４０Ｖといった入手しやすいツェナーダイオードを使用できる。
【００５１】
つぎに、上記実施の形態３、４に係る半導体装置３００、４００が備えるツェナーダイオード８ａ、１０ａとして使用するツェナーダイオードの選択方法について説明する。図７は、第１電圧Ｖａおよび電圧降下Ｖｂの温度特性の好適な一例を示す図である。なお、横軸は温度、縦軸は電圧、Ｔ１から、Ｔ２はそれぞれ、半導体装置３００、４００の使用温度の下限値である下限温度、上限値である上限温度である。なお、使用温度の範囲は、たとえば−４０℃〜１５０℃であるが、特によく使用される使用温度の下限値は２５℃、さらには４０℃である。また、特によく使用される使用温度の上限値は１００℃、さらには７５℃である。
【００５２】
図７に示すように、使用温度範囲において常にＶａ≧Ｖｂが成立する条件であれば、使用温度範囲において電圧降下の影響が完全に補償された飽和Ｉｄｓが得られるので、より好ましい。このような条件が成立するためには、たとえば使用温度の下限温度Ｔ１でＶａ≧Ｖｂであり、かつ（Ｖａの温度係数）≧（Ｖｂの温度係数）であることが好ましい。なお、上記実施の形態３、４に係る半導体装置３００、４００の場合では、各抵抗器の温度係数は無視できる程度の大きさであるから、（Ｖｚの温度係数）≧（Ｖｂの温度係数）であることが好ましい。
【００５３】
上述したように、電圧降下Ｖｂは、Ｉｄｓと第２トランジスタ２のオン抵抗との積で表される。以下では、半導体装置３００または４００を、平均のＩｄｓが３０Ａとなるシステムで用いる場合を想定し、第２トランジスタ２として、オン抵抗が２５℃で１５ｍΩ、１００℃で２２ｍΩのＳｉ−ＭＯＳＦＥＴを使用する場合のツェナーダイオードの選択方法を説明する。
【００５４】
このとき、Ｖｂは２５℃で０．４５Ｖ、１００℃で０．６６Ｖである。したがって、このときのＶｂの温度係数は、（０．６６−０．４５）／（１００−２５）＝２．８ｍＶ／℃である。したがって、Ｖｚの温度係数が２．８ｍＶ／℃以上であるツェナーダイオードを選択すればよい。
【００５５】
図８は、ツェナー電圧Ｖｚの温度特性の一例を示す図である。図８より、Ｖｚの温度係数が２．８ｍＶ／℃の場合のツェナー電圧Ｖｚは約６Ｖである。したがって、ツェナー電圧Ｖｚが約６Ｖ以上のツェナーダイオードを選択すれば、（Ｖａの温度係数）≧（Ｖｂの温度係数）の条件を成立させることができる。
【００５６】
なお、上記実施の形態１では、半導体装置１００が電源５を備えているが、半導体装置１００から電源５を削除し、半導体装置１００が使用される装置やシステム内の電源から、電圧入力端子３ａ、３ｂに所定の電圧が入力される構成としてもよい。また、上記実施の形態において、抵抗分圧回路４や電圧調整部８、１０が半導体装置の外部に備えられていてもよい。
【００５７】
また、上記実施の形態では、第１トランジスタ１はＧａを含む窒化物系半導体で構成されたＨＥＭＴであるが、特に限定されず、電圧駆動型であるノーマリーオン型の電界効果トランジスタであればよい。第１トランジスタとしては、たとえばＳｉＣや、ダイヤモンドや、ＡｌＮで構成された電界効果トランジスタでもよい。
【００５８】
なお、上記実施の形態により本発明が限定されるものではない。上述した各構成要素を適宜組み合わせて構成したものも本発明に含まれる。また、さらなる効果や変形例は、当業者によって容易に導き出すことができる。よって、本発明のより広範な態様は、上記の実施の形態に限定されるものではなく、様々な変更が可能である。
【符号の説明】
【００５９】
１  第１トランジスタ
１ａ、２ａ  ソース電極
１ｂ、２ｂ  ゲート電極
１ｃ、２ｃ  ドレイン電極
１ｄ  基板
１ｅ  バッファ層
１ｆ  ＧａＮ層
１ｆａ  ２ＤＥＧ層
１ｇ  ＡｌＧａＮ層
２    第２トランジスタ
３ａ、３ｂ  電圧入力端子
４  抵抗分圧回路
４ａ、４ｂ、８ｂ、１０ｂ、１０ｃ、１０ｄ  抵抗器
５  電源
６  ドライバＩＣ
７  端子
８、１０  電圧調整部
８ａ、１０ａ  ツェナーダイオード
９ａ、９ｂ  電圧入力部
１００、２００、３００、４００  半導体装置
Ｄ  ドレイン端子
Ｇ  ゲート端子
Ｓ  ソース端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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