(57)【要約】【課題】  フィールド・リング・エッジ終端構造および相異なるフィールド・リング間に配置された分離トレンチを有する半導体デバイスを提供する。【解決手段】  半導体デバイスは、底面、上面、および側面を有する半導体本体を含む。活性半導体領域が半導体本体内に形成され、エッジ領域が、この活性半導体領域を囲繞する。第１の伝導形の第１の半導体区域が、このエッジ領域内に形成される。少なくともＮ個の電界緩和構造を有するエッジ終端構造が、エッジ領域内に形成される。電界緩和構造のそれぞれは、フィールド・リング、および半導体本体内に形成された分離トレンチを有する。ここで、Ｎは少なくとも１である。フィールド・リングのそれぞれは、第２の伝導形を有し、第１の半導体区域とｐｎ接合を形成し、活性半導体領域を囲繞する。電界緩和構造のそれぞれにおいて、この電界緩和構造の分離トレンチが、電界緩和構造のフィールド・リングと活性半導体領域の間に配置される。【選択図】  図２
2015213173.tif 000002
【特許請求の範囲】
【請求項１】
底面、底面と反対の上面、および側面を含む半導体本体と、
半導体本体内に形成された活性半導体領域と、
活性半導体領域を囲繞するエッジ領域と、
エッジ領域内に形成された第１の伝導形の第１の半導体区域と、
エッジ領域内に形成され、少なくともＮ個の電界緩和構造を含むエッジ終端構造であって、電界緩和構造のそれぞれがフィールド・リング、および半導体本体内に形成された分離トレンチを含むエッジ終端構造と
を備える半導体デバイスであって、
Ｎ≧１であり、
フィールド・リングのそれぞれが、第１の伝導形に対して相補的な第２の伝導形を有し、第１の半導体区域とｐｎ接合を形成し、
フィールド・リングのそれぞれが、活性半導体領域を囲繞し、
電界緩和構造のそれぞれにおいて、この電界緩和構造の分離トレンチが、この電界緩和構造のフィールド・リングと活性半導体領域の間に配置される、半導体デバイス。
【請求項２】
電界緩和構造のそれぞれにおいて、電界緩和構造のフィールド・リングが、当該電界緩和構造の分離トレンチを囲繞する、請求項１に記載の半導体デバイス。
【請求項３】
分離トレンチのうちの１つ、２つ以上、またはそれぞれが、半導体本体の上面から半導体本体内へと延在する、請求項１に記載の半導体デバイス。
【請求項４】
分離トレンチのうちの１つ、２つ以上、またはそれぞれが、
誘電体、および
多結晶半導体材料
のうちの少なくとも１つで充填される、請求項１に記載の半導体デバイス。
【請求項５】
電界緩和構造のうちの１つ、２つ以上、またはそれぞれにおいて、この電界緩和構造のフィールド・リングが、この同じ電界緩和構造の分離トレンチに直に接触する、請求項１に記載の半導体デバイス。
【請求項６】
電界緩和構造のうちの１つ、２つ以上、またはそれぞれにおいて、電界緩和構造のフィールド・リングが、この同じ電界緩和構造の分離トレンチから距離を置いて配置されること、
電界緩和構造のうちの１つ、２つ以上、またはそれぞれにおいて、第１の半導体区域と、この電界緩和構造のフィールド・リングとの間に形成されるｐｎ接合が、この同じ電界緩和構造の分離トレンチの底部で終端すること、および
電界緩和構造のうちの１つ、２つ以上、またはそれぞれにおいて、第１の半導体区域とこの電界緩和構造のフィールドとの間に形成されるｐｎ接合が、この同じ電界緩和構造の分離トレンチの側壁で終端すること
のうちの少なくとも１つが成り立つ、請求項１に記載の半導体デバイス。
【請求項７】
電界緩和構造のうちの１つ、２つ以上、またはそれぞれにおいて、電界緩和構造のフィールド・リングと、当該電界緩和構造の分離トレンチとの間の距離が３μｍ未満である、請求項１に記載の半導体デバイス。
【請求項８】
第１のフィールド・リングと第２のフィールド・リングとの間に別のフィールド・リングが介在しない場合において、第１のフィールド・リングと第２のフィールド・リングとの間の距離が、
少なくとも１μｍ、および
３０μｍ以下
のうちの少なくとも１つである、請求項１に記載の半導体デバイス。
【請求項９】
対をなす第１のフィールド・リングと第２のフィールド・リングとの間に別のフィールド・リングが介在しないとした場合の各対について、第１のフィールド・リングと第２のフィールド・リングとの間の距離が、２０μｍ以下である、請求項１に記載の半導体デバイス。
【請求項１０】
電界緩和構造のうちの１つ、２つ以上、またはそれぞれにおいて、
電界緩和構造のフィールド・リングが、当該電界緩和構造の分離トレンチから距離を置いて配置され、
第１の半導体区域の区画が、フィールド・リングと、当該電界緩和構造の分離トレンチとの間に配置される、請求項１に記載の半導体デバイス。
【請求項１１】
分離トレンチのうちの１つが、第１のフィールド・リングと第２のフィールド・リングとの間に配置され、第１のフィールド・リングと第２のフィールド・リングとの間には別のフィールド・リングが介在せず、
第１のフィールド・リングが、分離トレンチのうちの１つを囲繞し、分離トレンチのうちの１つが、第２のフィールド・リングを囲繞し、
分離トレンチのうちの１つと第１のフィールド・リングとの間の第１の距離と、分離トレンチのうちの１つと第２のフィールド・リングとの間の第２の距離との比が、０．５未満、または０．２未満、または０．０１未満である、請求項１に記載の半導体デバイス。
【請求項１２】
１つ、２つ以上、または全ての電界緩和構造について、電界緩和構造のフィールド・リングと第１の半導体区域とのｐｎ接合が最大接合深度を有し、電界緩和構造の分離トレンチがトレンチ深度を有し、以下のうち少なくとも１つ、すなわち、
最大接合深度が、トレンチ深度の少なくとも０．１倍であること、および
最大接合深度が、トレンチ深度の３倍未満であること
のうちの少なくとも１つが成り立つ、請求項１に記載の半導体デバイス。
【請求項１３】
第１の電界緩和構造と活性半導体領域との間に電界第２の電界緩和構造が介在する場合において、第１の電界緩和構造と第２の電界緩和構造との任意の対について、第１の電界緩和構造のフィールド・リングと第１の電界緩和構造の分離トレンチとの間の距離が、第２の電界緩和構造のフィールド・リングと第２の電界緩和構造の分離トレンチとの間の距離（ｄ２）以下である、請求項１に記載の半導体デバイス。
【請求項１４】
Ｎが、少なくとも３、少なくとも５、少なくとも１０、または少なくとも１５である、請求項１に記載の半導体デバイス。
【請求項１５】
分離トレンチのうちの１つ、２つ以上、またはそれぞれが、
誘電体、および
金属または多結晶半導体材料
のうちの少なくとも１つで充填される、請求項１に記載の半導体デバイス。
【請求項１６】
フィールド・リングのうちの１つ、２つ以上、またはそれぞれが浮いている、請求項１に記載の半導体デバイス。
【請求項１７】
電界緩和構造のうちの１つ、２つ以上、またはそれぞれが、上面に配置された導電フィールド・プレートであって、当該電界緩和構造のフィールド・リングに電気的に接続された導電フィールド・プレートを備える、請求項１に記載の半導体デバイス。
【請求項１８】
電界緩和構造のうちの１つ、２つ以上、またはそれぞれが、上面に配置された導電フィールド・プレートであって、当該電界緩和構造のフィールド・リングから電気的に絶縁された導電フィールド・プレートを備える、請求項１に記載の半導体デバイス。
【請求項１９】
半導体デバイスが、ＩＧＦＥＴ（絶縁ゲート型電界効果トランジスタ）、ＭＯＳＦＥＴ（酸化金属半導体電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲート・バイポーラ・トランジスタ）、ＪＦＥＴ（接合型電界効果トランジスタ）、もしくはＨＥＭＴ（高電子移動度トランジスタ）、サイリスタ、ＢＪＴ（バイポーラ接合トランジスタ）、またはダイオードのうちの１つである、請求項１に記載の半導体デバイス。
【請求項２０】
半導体デバイスが、少なくとも１つのゲート電極を備えるゲート制御可能な半導体デバイスであり、
各ゲート電極が、活性トランジスタ領域に形成されたゲート電極トレンチ内に配置され、
ゲート電極トレンチの深さが、分離トレンチの深さの０．７０倍〜１．３０倍である、請求項１に記載の半導体デバイス。
【請求項２１】
半導体デバイスが、少なくとも１０Ｖ、または少なくとも１００Ｖ、または少なくとも６００Ｖ、または少なくとも１２００Ｖ、または少なくとも３．３ｋＶのブロッキング電圧能力を有する、請求項１に記載の半導体デバイス。
【請求項２２】
第１の主電極と、
第２の主電極と、
活性半導体領域での第１の主電極と第２の主電極の間の負荷経路と、
負荷経路を通る電流を制御するための制御電極と
をさらに備える、請求項１に記載の半導体デバイス。
【請求項２３】
半導体デバイスを製造するための方法であって、
底面、底面と反対の上面、および側面を含む半導体本体を設けるステップと、
半導体本体内に活性半導体領域を生成するステップと、
活性半導体領域を囲繞するエッジ領域を生成するステップであって、エッジ領域が、第１の伝導形の第１の半導体区域を含むステップと、
少なくともＮ個の電界緩和構造をエッジ領域内に生成するステップであって、電界緩和構造のそれぞれがフィールド・リングと、半導体本体内に形成された分離トレンチの両方を含むステップと
を含み、
Ｎ≧１であり、
フィールド・リングのそれぞれが、第１の伝導形とは逆の第２の伝導形を有し、第１の半導体区域とｐｎ接合を形成し、
フィールド・リングのそれぞれが、活性半導体領域を囲繞し、
電界緩和構造のそれぞれにおいて、この電界緩和構造の分離トレンチが、この電界緩和構造のフィールド・リングと活性半導体領域の間に配置される、方法。
【請求項２４】
半導体デバイスが、少なくとも１つのゲート電極を備えるゲート制御可能な半導体デバイスであり、各ゲート電極が、活性トランジスタ領域内に形成されたゲート電極トレンチに配置され、
ゲート電極トレンチのそれぞれ、および分離トレンチのそれぞれが、共通のエッチング・ステップで同時に生成される、請求項２３に記載の方法。
【請求項２５】
エッチング・ステップが終了した後、ゲート電極トレンチの深さが、分離トレンチの深さの０．７０倍〜１．３０倍である、請求項２４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の各実施形態は、フィールド・リング・エッジ終端構造を有する半導体デバイスに関する。
【背景技術】
【０００２】
パワーパワー半導体デバイス、たとえばパワー・ダイオード、パワーＭＯＳＦＥＴ、パワーＩＧＢＴ、または他の任意のパワー半導体デバイスなどは、たとえば少なくとも６００Ｖの高いブロッキング電圧に耐えるように設計される。そうしたパワー・デバイスは、ｐドープされた半導体領域とｎドープされた半導体領域の間に形成されるｐｎ接合を含む。このデバイスは、ｐｎ接合が逆バイアスされると阻止モードになる。この場合、ｐドープ領域およびｎドープ領域に空間電荷領域が形成される。通常、これらｎドープおよびｐドープされた各半導体領域のうちの一方は、これら半導体領域のもう一方よりもドープ濃度が低く、その結果、空乏領域は主に、相対的に低い濃度でドープされた領域に延在し、主にｐｎ接合の両端に印加される電圧に耐える。
【０００３】
ｐｎ接合が高電圧に耐える能力は、主に、パワー半導体デバイスの衝撃イオン化によって制限される。ｐｎ接合に印加されるブロッキング電圧が増大するにつれて、半導体デバイスの空間電荷領域内の電界も増大する。この電界によって、半導体領域に存在する移動電荷担体が加速することになる。電荷担体は、電界から十分なエネルギーを得ると、衝撃イオン化によって電子正孔対を生成することができる。衝撃イオン化によって生成された、このような２次生成電荷担体は、新規の電荷担体を生成することなどができ、結果として増倍現象が生じる。電子なだれ降伏が生じる時点で、著しい電流がｐｎ接合を逆向きに流れる。電子なだれ降伏が始まる電圧は、降伏電圧と呼ばれている。
【０００４】
電子なだれ降伏が始まる電界は、臨界電界（Ｅｃｒｉｔ）と呼ばれている。臨界電界の絶対値は、主に、ｐｎ接合を形成するのに使用される半導体材料のタイプに依存し、相対的に低濃度ドープの半導体領域のドーピング濃度にも依存する。
【０００５】
臨界電界は、電界の電界強度ベクトルに垂直な方向のサイズが無限の半導体領域について規定される。しかし、パワー半導体デバイスは、横方向にエッジ面によって終端されている有限サイズの半導体本体を有する。ｐｎ接合が実質的に半導体本体の水平面に主として延在している半導体デバイスである、縦型パワー半導体デバイスでは、ｐｎ接合は通常、半導体本体のエッジ面に延在せず、半導体本体のエッジ面から横方向に距離を置いている。この場合、横方向でｐｎ接合に隣接している半導体本体の半導体領域（エッジ領域）も、ブロッキング電圧に耐えなければならない。
【０００６】
エッジ領域では、エッジ終端構造を実装して、エッジ領域での電圧阻止能力を改善することができる。様々なタイプのエッジ終端構造が知られている。そうしたエッジ終端構造のうちの１つは、半導体領域をｐｎ接合で囲繞する複数のドープ・フィールド・リングを備える。しかし、このようなフィールド・リングは、連続的かつ互いに距離を置いて配置され、したがって多くの空間を要する。したがって、改良型の半導体デバイスが必要となる。
【発明の概要】
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、半導体デバイスは、活性半導体領域が内部に形成された半導体本体を有する。この半導体本体はさらに、底面、この底面と反対の上面、および側面を有するまた、活性半導体領域を囲繞するエッジ領域が、この半導体本体内に形成される。第１の伝導形の第１の半導体区域が、このエッジ領域内に形成される。エッジ領域では、エッジ終端構造が形成される。このエッジ終端構造は、少なくともＮ個の電界緩和構造を有し、そのそれぞれが、半導体本体内に形成された分離トレンチ、およびフィールド・リングを有する。Ｎは、Ｎ≧１の正整数である。フィールド・リングのそれぞれは、第１の伝導形に対して相補的な第２の伝導形を有し、第１の半導体区域とｐｎ接合を形成する。フィールド・リングのそれぞれは、活性半導体領域を囲繞する。電界緩和構造のそれぞれにおいて、この電界緩和構造の分離トレンチが、電界緩和構造のフィールド・リングと活性半導体領域の間に配置される。
【０００８】
実質的に同じ構造、同じ電圧阻止能力を有するが、隣接するフィールド・リング間に配置された分離トレンチをもたない同様の従来型半導体デバイスと比較して、本発明のデバイスのフィールド・リングは比較的狭い距離で配置することができる。これは、隣接するフィールド・リング間の電荷担体チャネルを、分離トレンチが少なくとも部分的に遮断するからであり、この電荷担体チャネルは、たとえば表面電荷の影響下で形成することができる。その結果、隔離トレンチは、フィールド・リング構造に必要となる空間を低減するよう働く。
【０００９】
別の態様は、半導体デバイスを製造するための方法に関する。この方法は、底面、この底面と反対の上面、および側面を有する半導体本体を設けるステップを含む。活性半導体領域が、半導体本体内に生成される。また、半導体デバイスのエッジ領域が生成される。このエッジ領域は、活性半導体領域を囲繞し、第１の伝導形の第１の半導体区域を有する。このエッジ領域内で少なくともＮ個の電界緩和構造が生成され、それにより、電界緩和構造のそれぞれがフィールド・リングおよび分離トレンチを有し、その両方とも半導体本体内に形成される。したがって、Ｎは、Ｎ≧１の整数である。フィールド・リングのそれぞれは、第１の伝導形とは逆の第２の伝導形を有し、第１の半導体区域とｐｎ接合を形成する。フィールド・リングのそれぞれは、活性半導体領域を囲繞する。電界緩和構造のそれぞれにおいて、この電界緩和構造の分離トレンチが、電界緩和構造のフィールド・リングと活性半導体領域の間に配置される。
【００１０】
以下の詳細な説明を読み、添付の図面を見れば、追加の特徴および利点が当業者には理解されよう。
【００１１】
ここで、図面を参照しながら、いくつかの例を説明する。各図面は、基本原理を示す働きをするので、この基本原理を理解するのに必要な態様だけを示す。各図面は、縮尺通りではない。各図面において、同じ参照文字は同様の機能を表す。
【図面の簡単な説明】
【００１２】
【図１Ａ】活性半導体領域およびこの半導体領域を囲繞するエッジ領域を有する半導体の側面図を概略的に示す。
【図１Ｂ】図１Ａの半導体デバイスの上面図を概略的に示す。
【図２】隔離トレンチが、対応する電界緩和構造のフィールド・リングに直に隣接する、図１Ａおよび１Ｂによる断面Ｅ−Ｅでの半導体デバイスの側断面図を示す。
【図３】電界緩和構造のｐｎ接合が、それぞれの電界緩和構造の分離トレンチの底部で終端する、図１Ａおよび１Ｂによる断面Ｅ−Ｅでの半導体デバイスの側断面図を示す。
【図４】電界緩和構造のｐｎ接合が、それぞれの電界緩和構造の分離トレンチの側壁で終端する、図１Ａおよび１Ｂによる断面Ｅ−Ｅでの半導体デバイスの側断面図を示し。
【図５】隔離トレンチが、対応する電界緩和構造のフィールド・リングから距離を置いて配置される、図１Ａおよび１Ｂによる断面Ｅ−Ｅでの半導体デバイスの側断面図を示す。
【図６】隔離トレンチが誘電体で満たされている、図２の半導体デバイスの拡大断面図Ｂを示す。
【図７】隔離トレンチが誘電体で満たされている、図５の半導体デバイスの拡大断面図Ｃを示す。
【図８】隔離トレンチが、導電性材料を含み、半導体本体からこの導電性材料を電気的に絶縁する誘電体で被覆されている、図２の半導体デバイスの拡大断面図Ｂを示す。
【図９】隔離トレンチが、導電性材料を含み、半導体本体からこの導電性材料を電気的に絶縁する誘電体で被覆されている、図５の半導体デバイスの拡大断面図Ｃを示す。
【図１０Ａ】半導体本体内に形成されたゲート・トレンチに配置されたゲート電極を有する半導体デバイスであって、このゲート・トレンチおよび隔離トレンチが、共通のエッチング・ステップで同時に形成される半導体デバイスの側断面図を示す。
【図１０Ｂ】共通のエッチング・ステップ中での、図１０Ａの半導体デバイスの側断面図を示す。
【図１１】半導体本体の上面に配置された電極をも示す、図１Ｂによる半導体デバイスの上面図を示す。
【発明を実施するための形態】
【００１３】
以下の詳細な説明では、添付図面について言及する。各図面は、説明の一部分を形成し、本発明を実施できる具体的な実施形態を例として示す。本明細書に記載の様々な実施形態の特徴は、特に具体的な記載のない限り、互いに組み合わせてもよいことを理解されたい。
【００１４】
図１Ａおよび図１Ｂには、パワー半導体デバイス１の半導体本体１００が概略的に示してある。図１Ａは側面図であり、図１Ｂは上面図である。この半導体本体１００は、上面１０１、この上面１０１と反対の底面１０２、および側面１０３を有する。上面１０１は、底面１０２に対して垂直に延びる垂直方向ｖに、底面１０２から距離を置いて配置される。明瞭にするために、半導体本体１００上に配置されたメタライゼーション層、電極層、誘電体層などは、図１Ａおよび図１Ｂでは表示されておらず、図２〜図１０Ｂを参照して説明することになる。
【００１５】
半導体デバイス１は、活性半導体領域１１０、およびこの活性半導体領域１１０を囲繞するエッジ領域１２０を有する。底面１０２に対して実質的に垂直に延在してもよい側面１０３は、活性半導体領域１１０とエッジ領域１２０の両方を囲繞する閉リングである。すなわち、エッジ領域１２０は、活性半導体領域１１０と側面１０３の間に配置される。
【００１６】
半導体本体１００には、任意の材料、例として、単一元素の半導体材料、たとえばシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、または化合物半導体材料、たとえばＩＶ−ＩＶ族もしくはＩＩＩ−Ｖ族もしくはＩＩＩ−ＶＩ族もしくはＩＩ−ＶＩ族もしくはＩＶ−ＶＩ族もしくはＩ−ＩＩＩ−ＶＩ族半導体材料が含まれる。
【００１７】
適切なＩＶ−ＩＶ族半導体材料は、ＳｉＣまたはＳｉＧｅである。適切なＩＩＩ−Ｖ族半導体材料は、ＧａＰ、ＧａＡｓ、ＩｎＰ、ＩｎＳｂ、ＩｎＡｓ、ＧａＳｂ、ＧａＮ、ＡｌＮ、ＩｎＮ、ＡｌｘＧａ１−ｘＡｓ（０≦ｘ≦１）またはＩｎｘＧａ１−ｘＮ（０≦ｘ≦１）である。適切なＩＩ−ＶＩ族半導体材料は、ＺｎＯ、ＺｎＳ、ＺｎＳｅ、ＺｎＴｅ、ＣｄＳ、ＣｄＳｅ、ＣｄＴｅ、Ｈｇ１−ｘＣｄｘＴｅ（０≦ｘ≦１）、ＢｅＳｅ、ＢｅＴｅ、またはＨｇＳである。適切なＩＩＩ−ＶＩ族半導体材料は、ＧａＳ、ＧａＳｅ、ＧａＴｅ、ＩｎＳ、ＩｎＳｅ、ＩｎＴｅである。適切なＩ−ＩＩＩ−ＶＩ族半導体材料は、ＣｕＩｎＳｅ２、ＣｕＩｎＧａＳｅ２、ＣｕＩｎＳ２、ＣｕＩｎ、ＧａＳ２である。適切なＩＶ−ＶＩ族半導体材料は、ＳｎＴｅである。
【００１８】
半導体本体１００は、実質的に単結晶構造を有してもよい。しかし、半導体本体１００はまた、点欠陥、線欠陥、面欠陥、バルク欠陥のような少数の結晶学的欠陥を有してもよい。対照的に、多結晶半導体材料、たとえば多結晶シリコンから形成される本体は、多数の結晶学的欠陥を有する。
【００１９】
半導体本体１００内モノリシックに集積化され、任意の機能を有する電子構造を実現するために、この半導体本体１００は、ドープおよび／または非ドープの結晶性半導体材料、ドープおよび／または非ドープの多結晶半導体材料、ｐ型伝導半導体領域、ｎ型伝導半導体領域、トレンチ、メタライゼーション層、誘電体層、半導体抵抗領域、ｐｎ接合など、任意の組合せを有してもよい。
【００２０】
半導体構成要素１はまた、金属、多結晶半導体材料、ケイ化物のような任意の導電層または導電素子、ならびに、窒化物（たとえば窒化ケイ素）、酸化物（たとえば酸化ケイ素）もしくはイミドのような任意の誘電体層または誘電体素子を含んでもよい。
【００２１】
たとえば、電子構造は、トランジスタ、たとえばバイポーラ・トランジスタ、もしくはＩＧＦＥＴ（絶縁ゲート型電界効果トランジスタ）たとえばＭＯＳＦＥＴ（酸化金属半導体電界効果トランジスタ）のようなユニポーラ・トランジスタ、ＩＧＢＴ（絶縁ゲート・バイポーラ・トランジスタ）、ＪＦＥＴ（接合型電界効果トランジスタ）、ＨＥＭＴ（高電子移動度トランジスタ）、サイリスタ、ＢＪＴ（バイポーラ接合トランジスタ）、またはダイオードから構成されても、またはそれらを含んでもよい。
【００２２】
図２は、図１Ａおよび図１Ｂの半導体デバイスの断面の断面Ｅ−Ｅでの拡大横断面図である。活性半導体領域１１０は、第１の主半導体領域１１と第２の主半導体領域１２の間に形成される主ｐｎ接合１５を有する。第１の主半導体領域１１および第２の主半導体領域１２は、相補的なドーピング・タイプを有する。図２に示すように、第１の主半導体領域１１がｎタイプで、第２の主半導体領域１２がｐタイプでもよい。しかし、第１の主半導体領域１１がｐタイプで、第２の主半導体領域１２がｎタイプでもよい。
【００２３】
やはりこの実施形態で説明するように、第１の主半導体領域１１は、半導体デバイス１のドリフト領域を含んでもよい。第１の主半導体領域１１のドーピング濃度は、垂直方向ｖで一定となる必要はない。たとえば、第１の主半導体領域１１は、この第１の主半導体領域１１のドーピング濃度が垂直方向ｖで局所的または全体的に最大となる、少なくとも１つのサブ領域を有してもよく、「全体的」とは第１の主半導体領域１１全体を指す。局所的または全体的に最大となる部分は、底面１０２から距離を置いて配置してもよく、または底面１０２に配置してもよいたとえば、このようなサブ領域は、半導体本体１００に配置された電極との電気的接触を改善するためのフィールド・ストップ区域または接触領域でもよい。
【００２４】
図に示したように、主ｐｎ接合１５は、底面１０２とほぼ平行に延びてもよい。しかし原理的に、主ｐｎ接合１５の形状は任意でよい。どんな場合でも、以下でより詳細に説明することになる、エッジ領域１２０に配置されたエッジ終端構造は、主ｐｎ接合１５がその阻止状態にある場合、すなわち主ｐｎ接合１５がブロッキング電圧によって逆バイアスされている場合に、エッジ領域１２０での電圧阻止能力を改善する働きをする。たとえば、ブロッキング電圧は、少なくとも１０Ｖ、または少なくとも１００Ｖ、または少なくとも６００Ｖ、または少なくとも１２００Ｖ、または少なくとも３．３ｋＶでもよい。しかし、このブロッキング電圧は、それより低くてもよい。
【００２５】
エッジ領域１２０は、第１の伝導形の第１の半導体区域１２１を有する。任意選択で、第１の半導体区域１２１は、第１の主半導体領域１１のサブ領域でもよく、したがって、第１の主半導体領域１１の伝導形を有してもよい。この実施形態では、第１の伝導形は「ｎ」である。あるいは、第１の伝導形は「ｐ」とすることもできる。
【００２６】
エッジ領域１２０では、少なくともＮ個の電界緩和構造５０を有するエッジ終端構造も存在する。Ｎは、Ｎ≧１の整数である。たとえば、Ｎは、少なくとも３、または少なくとも５、または少なくとも１０、または少なくとも１５である。電界緩和構造５０のそれぞれは、フィールド・リング１０、および半導体本体１００内に形成された分離トレンチ２０を有する。フィールド・リング１０のそれぞれは、第１の伝導形（ここではｎ）に対して相補的な第２の伝導形（ここではｐ）を有し、第１の半導体区域１２１とｐｎ接合２５を形成する。さらに、フィールド・リング１０のそれぞれは、活性半導体領域１１０を囲繞する。電界緩和構造５０のそれぞれにおいて、この電界緩和構造５０の分離トレンチ２０が、それぞれの電界緩和構造５０のフィールド・リング１０と活性半導体領域１１０の間に配置される。任意選択で、半導体デバイス１のフィールド・リング１０のうち任意の２つの間で、分離トレンチ２０のうちの少なくとも１つを配置してもよい。また任意選択で、分離トレンチ２０のうちの１つ、２つ以上、またはそれぞれが、上面１０１から底面１０２に向けて、半導体本体１００内まで延在してもよい。電界緩和構造５０のうちの１つ、２つ以上、またはそれぞれが、２つ以上の分離トレンチ２０を含むことも可能である。
【００２７】
分離トレンチ２０のうちの１つ、２つ以上、またはそれぞれが、誘電体、多結晶半導体材料のうちの少なくとも一方で部分的または完全に満たされてもよい。適切な誘電体は、たとえば、酸化ケイ素、窒化ケイ素、ｈｉｇｈ−ｋ材料、または室温（２０℃）で固体となる他の誘電体材料である。適切な多結晶半導体材料は、ドープしても、ドープしなくてもよい。
【００２８】
各フィールド・リング１０の間隔は、等距離でも、等距離でなくてもよい。半導体デバイス１の全てのフィールド・リング１０を考慮に入れる、図２に示した後者の場合、隣接するフィールド・リング１０間の距離ｄ１０は、活性半導体領域１１０から側面１０３に向けて増加してもよい。フィールド・リング１０の横方向の幅は、図２のように等しくてもよく、また等しくなくてもよい。任意選択で、別のフィールド・リング１０が中間に配置されない状態での、フィールド・リング１０のうち第１のフィールド・リングとフィールド・リング１０のうち第２のフィールド・リングとの間の距離ｄ１０は、少なくとも１μｍ、および／または３０μｍ以下でもよい。
【００２９】
あるいは、またはさらに、フィールド・リング１０のうち第１のフィールド・リングとフィールド・リング１０のうち第２のフィールド・リングとの間に別のフィールド・リングが配置されない状態での、フィールド・リング１０のうち第１のフィールド・リングとフィールド・リング１０のうち第２のフィールド・リングとの各対において、フィールド・リング１０のうち第１のフィールド・リングとフィールド・リング１０のうち第２のフィールド・リングとの間の距離ｄ１０は、少なくとも１μｍ、および／または２０μｍ以下でもよい。
【００３０】
やはり任意選択で、１つ、２つ以上、または全ての電界緩和構造５０は、上面１０１に配置されて、それぞれの電界緩和構造５０のフィールド・リング１０に電気的に接続された導電フィールド・プレート３０を有してもよい。それにより、誘電体６１が、フィールド・プレート３０と上面１０１の間に配置される。フィールド・プレート３０の突起が、それぞれのフィールド・リング１０に向かって延在し、それに電気的に接触する。さらに、パッシベーション層６２と上面１０１の間にフィールド・プレート３０が配置されるよう、パッシベーション層６２、たとえばイミドを上面１０１上に配置してもよい。フィールド・リング１０がフィールド・プレート３０に電気的に接続されているかどうかにかかわらず、フィールド・リング１０は浮いていてもよい。
【００３１】
図２に示すように、半導体デバイス１の１つ、２つ以上、または全ての電界緩和構造５０において、それぞれの電界緩和構造５０のフィールド・リング１０は、それぞれの電界緩和構造５０の分離トレンチ２０に直に接触してもよい。
【００３２】
あるいは、またはさらに、電界緩和構造５０のうちの１つもしくは２つ以上、またはそれぞれにおいて、この電界緩和構造５０のｐｎ接合２５が、この電界緩和構造５０の分離トレンチ２０の底部で終端してもよく、これが図３に示してある。
【００３３】
やはり、あるいは、またはさらに、電界緩和構造５０のうちの１つもしくは２つ以上、またはそれぞれにおいて、この電界緩和構造５０のｐｎ接合２５が、この電界緩和構造５０の分離トレンチ２０の側壁で終端してもよく、これが図４に示してある。
【００３４】
やはり、あるいは、またはさらに、図５に示すように、半導体デバイス１の１つ、２つ以上、または全ての電界緩和構造５０において、それぞれの電界緩和構造５０のフィールド・リング１０は、それぞれの電界緩和構造５０の分離トレンチ２０から距離を置いて配置してもよい。さらに、半導体デバイス１の電界緩和構造５０のうちの１つまたはいくつかにおいて、それぞれの電界緩和構造５０のフィールド・リング１０が、それぞれの電界緩和構造５０の分離トレンチに直に接触すること、および、電界緩和構造のうちの１つまたはいくつかにおいて、それぞれの電界緩和構造５０のフィールド・リング１０を、それぞれの電界緩和構造５０の分離トレンチ２０から距離を置いて配置することも可能である。
【００３５】
その他の点に関しては、図３、４、および５の半導体デバイス１は、図２を参照して説明した半導体デバイス１と特徴が同じでもよい。
【００３６】
図６には、図２の半導体デバイス１の拡大断面図Ｂが示してあり、図７には、図５の半導体デバイス１の拡大断面図Ｃが示してある。これまでの図を参照しながら説明した半導体デバイス１の１つ、２つ以上、または全ての分離トレンチ２０は、誘電体２１、たとえば酸化ケイ素または他の任意の適切な誘電体で、部分的または完全に満たされてもよい。任意選択で、この誘電体は、比誘電率εｒが熱酸化ケイ素の比誘電率（３．９）よりも大きくてもよく、たとえば誘電率εｒが少なくとも４、または少なくとも７でもよい。
【００３７】
さらに図８および図９に示すように、分離トレンチ２０うちの１つ、２つ以上、またはそれぞれの表面は、誘電体材料２１１で作製された層で被覆してもよく、また導電性材料２１２が半導体本体１００に直に接触しないよう導電性材料２１２で満たしてもよい。誘電体材料２１１はまた、図６および図７を参照して上で述べた誘電体材料２１のうちの１つでもよい。適切な導電性材料２２は、たとえば、金属、またはドープされたもしくはドープされていない多結晶半導体材料、たとえば多結晶シリコンである。
【００３８】
導電充填材２１２が分離トレンチ２０内に配置されているという点においてのみ、図８を参照しながら説明した構成は、図２および図６を参照しながら説明した構成と異なる。分離トレンチ２０はまた、それぞれのフィールド・リング１０に直に隣接する。したがって、導電充填材２１２が分離トレンチ２０内に配置されているという点においてのみ、図９を参照しながら説明した構成は、図３および図７を参照しながら説明した構成と異なる。分離トレンチ２０はまた、それぞれのフィールド・リング１０から距離を置いて配置される。
【００３９】
前述の通り、それぞれの電界緩和構造５０の分離トレンチ２０とフィールド・リング１０の間の距離ｄ１は、ゼロでもよく（図２、３、４、６、および８）、またはゼロより大きくてもよい（図５、７、および９）。
【００４０】
一般に、半導体デバイス１の電界緩和構造５０のうちの１つ、２つ以上、またはそれぞれにおいて、電界緩和構造５０のフィールド・リング１０と、同じ電界緩和構造５０の分離トレンチ２０との間の距離ｄ１は３μｍ以下でもよい。
【００４１】
半導体デバイス１が、フィールド・リング１０から距離を置いて分離トレンチ２０が配置された（すなわちｄ１≧０）少なくとも１つの電界緩和構造５０を有する場合、第１の半導体区域１２１の区画は、フィールド・リング１０とその分離トレンチ２０の間に配置してもよい。それにより、第１の半導体区域１２１の区画は、上面１０１まで延在してもよい。
【００４２】
前述の定義によれば、距離ｄ１は、分離トレンチ２０と、半導体デバイス１の全てのフィールド・リング１０のうち、この分離トレンチ２０を囲繞する次のフィールド・リングとの間にとる。同様にして、距離ｄ２は、分離トレンチ２０と、半導体デバイス１の全てのフィールド・リング１０のうち、この分離トレンチ２０によって囲繞される次のフィールド・リングとの間の距離と定義してもよい。
【００４３】
分離トレンチ２０の効果を詳細に調べると、分離トレンチ２０と、この分離トレンチ２０が囲繞する最も近いフィールド・リング１０との間の距離ｄ２を、この分離トレンチ２０と、この分離トレンチ２０を囲繞する最も近いフィールド・リング１０との間の距離ｄ１よりも長くなるよう選択するのが有利であることが意外にも分かった。すなわち、フィールド・リング１０のうちの第１のフィールド・リングと、フィールド・リング１０のうちの第２のフィールド・リングとの間に別のフィールド・リングが配置されない状態で、フィールド・リング１０のうちの第１のフィールド・リングと、フィールド・リング１０のうちの第２のフィールド・リングとの間に分離トレンチ２０が配置される場合、かつフィールド・リング１０のうちの第２のフィールド・リングが、活性半導体領域１１０と、フィールド・リング１０のうちの第１のフィールド・リングとの間に配置される（すなわち、フィールド・リング１０のうちの第１のフィールド・リングが、フィールド・リング１０のうちの第２のフィールド・リングを囲繞する）場合、分離トレンチ２０とフィールド・リング１０のうちの第１のフィールド・リングとの間の第１の距離ｄ１と、分離トレンチ２０とフィールド・リング１０のうちの第２のフィールド・リングとの間の第２の距離ｄ２との比は、０．５未満、または０．２未満、またはさらに０．０１未満である。半導体デバイス１の２つ以上または全ての分離トレンチ２０にも、それらの判定基準を適用してもよい。
【００４４】
本発明の全ての実施形態では、第１のフィールド・リング１０と第２のフィールド・リング１０の間に別のフィールド・リング１０が配置されていない状態で、第１のフィールド・リング１０と、この第１のフィールド・リング１０を囲繞する第２のフィールド・リング１０とを有する１対のフィールド・リングにおいて、第１のフィールド・リング１０と第２のフィールド・リング１０の間に唯一の分離トレンチ２０を配置してもよい。隣接するフィールド・リング１０のうちの１つ、２つ以上、またはそれぞれの対に、この判定基準を適用してもよい。
【００４５】
具体的には、半導体デバイス１が、半導体本体１００内に形成されたゲート電極トレンチに、１つまたは複数のゲート電極それぞれが配置されたゲート制御可能な半導体デバイスである場合、このゲート電極トレンチと分離トレンチ２０を、共通のエッチング・ステップで同時に作製してもよい。図１０Ａには、活性半導体領域１１０内に数多くのトランジスタ・セルが形成されたセル構造を有する半導体デバイス１の断面が示してある。
【００４６】
活性半導体領域１１０では、半導体本体１００が、第１の伝導形のドリフト領域１１、第２の伝導形の本体領域１２、やはり第２の伝導形を有するがドーピング濃度が本体領域１２よりも高い本体接触領域１３、および、第１の伝導形を有するがドーピング濃度がドリフト領域１１よりも高いソース領域１４を有する。主ｐｎ接合１５が、ドリフト領域１１と本体領域１２の間に形成される。上面１０１から外方に向くドリフト領域１１の側部に、別の半導体領域１６が配置される。ＩＧＢＴの場合、別の半導体領域１６は、第２の伝導形を有するコレクタ領域であり、ＭＯＳＦＥＴの場合、別の半導体領域１６は、第１の伝導形を有するドレイン領域である。両方の場合において、別の半導体領域のドーピング濃度は、ドリフト領域１１のドーピング濃度よりも高い。
【００４７】
本明細書に記載の半導体デバイス１がゲート制御可能なトランジスタである限り、コレクタ領域またはドレイン領域１６のドーピング濃度、およびソース領域またはエミッタ領域１４のドーピング濃度は、たとえば、１０１９ｃｍ−３〜１０２１ｃｍ−３の間の範囲でもよい。ドリフト領域１１のドーピング濃度は、たとえば、１０１３ｃｍ−３〜２・１０１７ｃｍ−３の間の範囲でもよく、本体領域１２のドーピングは、たとえば、１０１６ｃｍ−３〜１０１８ｃｍ−３の間の範囲でもよい。
【００４８】
各トランジスタ・セルは、半導体本体１００内に形成されたゲート電極トレンチ１３２に配置されたゲート電極１３１を有する。ゲート電極１３１は、電気的に相互接続され、さらにはゲート制御電極７３に電気的に接続される。ゲート電極７３は、従来の方式で半導体本体１００上に配置される。
【００４９】
任意選択で、ゲート電極トレンチ１３２のそれぞれにおいて、底面１０２と、このゲート電極トレンチ１３２に配置されたゲート電極１３１フィールドとの間に、フィールド電極１３４を配置してもよい。フィールド電極１３４は、電気的に相互接続され、さらには共通の第１の主電極７１に接続される。この第１の主電極は、半導体デバイス１がＭＯＳＦＥＴの場合はソース電極Ｓであり、または半導体デバイス１がＩＧＢＴの場合はエミッタ電極Ｅである。第１の主電極７１は、この第１の主電極７１と上面１０１の間に誘電体層６１が配置された状態で、上面１０１上に配置してもよい。第１の主電極７１の突起７１１は、誘電体層６１を貫通し、半導体本体１００内に突出し、ここで、本体接触領域１３に電気的に接触する。第２の主電極７２は、底面１０２に配置され、ここで、別の半導体領域１６に電気的に接触する。第２の主電極７２は、ＭＯＳＦＥＴの場合はドレイン電極Ｄであり、またはＩＧＢＴの場合はコレクタ電極Ｃである。
【００５０】
ゲート電極トレンチ１３２のそれぞれにおいて、ゲート・トレンチ誘電体１３３は、それぞれのゲート電極１３１を半導体本体１００から電気的に絶縁する。フィールド電極１３４がトレンチ内に配置される場合、ゲート・トレンチ誘電体１３３は、フィールド電極１３４が半導体本体１００に直に接触するのを防止する。ゲート・トレンチ誘電体１３３は、様々な連続ステップで製造してもよく、したがって様々な区画から構成されてもよいことに留意されたい。
【００５１】
本発明の一態様によれば、分離トレンチ２０およびゲート電極トレンチ１３２を、図１０Ｂに概略を示した共通のエッチング・ステップで同時に使用してもよく、図１０Ｂには、製造中の図１０Ａの半導体デバイス１が示してある。図１０Ｂを見て分かるように、開口８１を有するマスク層８０が、上面に配置されている。ゲート電極トレンチ１３２および分離トレンチ２０を共通のエッチング・ステップで同時にエッチングするために、マスク層８０が使用される。矢印で示したように、このエッチング法は、異方性エッチング法、たとえばＲＩＥ（反応性イオン・エッチング）でもよい。エッチング・ステップが共通なので、ゲート電極トレンチ１３２の深さｔ１３２、および分離トレンチ２０の深さｔ２０は、同一またはほとんど同一である。ゲート電極トレンチ１３２の幅と分離トレンチ２０の幅の間（すなわち、ゲート電極トレンチ１３２をエッチングするための開口８１の幅と、分離トレンチ２０をエッチングするための開口８１の幅との間）の差が大きい場合、様々な深さが生じることがある。本発明のゲート制御可能トランジスタでは、電界緩和構造５０のゲート電極トレンチ１３２の深さｔ１３２は、この電界緩和構造５０の分離トレンチ２０の深さｔ２０の０．７０倍〜１．３０倍でもよい。半導体デバイス１の１つ、２つ以上、または全ての電界緩和構造５０に、この判定基準を適用してもよい。
【００５２】
やはり図１０Ａおよび図１０Ｂに示すように、フィールド・リング１０と第１の半導体区域１２１との間のｐｎ接合２５は、上面１０１から半導体本体１００内に、最大深度ｔ２５まで延在する。任意選択で、電界緩和構造５０のｐｎ接合２５の最大深度ｔ２５は、この電界緩和構造５０の分離トレンチ２０の深さｔ２０の、少なくとも０．１倍、および／または３倍未満でもよい。半導体デバイス１の１つ、２つ以上、または全ての電界緩和構造５０に、この判定基準を適用してもよい。さらに、この判定基準は、トランジスタだけでなく、本発明の任意の半導体デバイス１にも適用してよい。
【００５３】
この明細書で述べた様々な深さｔ２０、ｔ２５、およびｔ１３２に関しては、これら全てを深さが、上面１０１に対して測定されることに留意されたい。
【００５４】
図１１は、図１Ｂによる半導体デバイス１の上面図であり、この半導体デバイスは、ゲート制御可能な半導体デバイスとして実施され、任意選択で、これまでの図を参照しながら説明した構造を有してもよい。図１１には、上面１０１上の活性半導体領域１１０の上部に配置された第１の主電極７１、上面１０１上に配置されたゲート電極７３、および、第１の主電極７１とゲート電極７３の両方を囲繞し、また上面１０１上に配置されたいくつかのフィールド・プレート３０が示してある。
【００５５】
本発明の様々な例示的な実施形態を開示してきたが、本発明の趣旨および範囲から逸脱することなく、本発明の利点のいくつかを実現することになる様々な変更および修正を加えることができることが当業者には明白になろう。それらの機能を実行する他の構成要素を適切に代用してもよいことが、当業者には自明になろう。具体的な図を参照しながら説明した特徴は、明瞭に述べられてこなかった場合でも、他の図の特徴と組み合わせてもよいと言わなければならない。
【００５６】
前述の明細書で使用される「その後」、「次いで」、「以下の」などの表現は、専ら、あるステップが、その前のステップより遅れて実行されることを表すものである。しかしながら、１つまたは複数の追加ステップを、その前のステップの後で、またあるステップの前に実行してもよい。
【符号の説明】
【００５７】
１  半導体デバイス
１０  フィールド・リング
１１  第１の主半導体領域
１２  第２の主半導体領域
１３  本体接触領域
１４  ソース領域またはエミッタ領域
１５  ｐｎ接合
１６  半導体領域
２０  分離トレンチ
２１  誘電体
２２  導電性材料
２５  ｐｎ接合
３０  フィールド・プレート
５０  電界緩和構造
６１  誘電体
６２  パッシベーション層
７１  第１の主電極
７２  第２の主電極
７３  ゲート制御電極
８０  マスク層
８１  開口
１００  半導体本体
１０１  上面
１０２  底面
１０３  側面
１１０  活性半導体領域
１２０  エッジ領域
１２１  第１の半導体区域
１３１  ゲート電極
１３２  ゲート電極トレンチ
１３３  ゲート・トレンチ誘電体
１３４  フィールド電極
２１１  誘電体材料
２１２  導電性材料
【図１Ａ】
2015213173.tif 000003
【図１Ｂ】
2015213173.tif 000004
【図２】
2015213173.tif 000005
【図３】
2015213173.tif 000006
【図４】
2015213173.tif 000007
【図５】
2015213173.tif 000008
【図６】
2015213173.tif 000009
【図７】
2015213173.tif 000010
【図８】
2015213173.tif 000011
【図９】
2015213173.tif 000012
【図１０Ａ】
2015213173.tif 000013
【図１０Ｂ】
2015213173.tif 000014
【図１１】
2015213173.tif 000015
【外国語明細書】
2015213173000001.pdf
2015213173000002.pdf
2015213173000003.pdf
2015213173000004.pdf