(57)【要約】      （修正有）【課題】プログラミング時間を効果的に短縮することができる、改良された消去可能プログラマブル単一ポリ不揮発性メモリを提供する。【解決手段】浮遊ゲート36、浮遊ゲート36の下のゲート酸化膜362及びチャネル領域を有する浮遊ゲートトランジスタと、消去ゲート領域75と、アシストゲート領域とを含み、浮遊ゲート36が消去ゲート領域75及びアシストゲート領域まで延びて隣接している。ゲート酸化膜362は、浮遊ゲートトランジスタのチャネル領域の上の第１部分362aと、消去ゲート領域の上の第２部分362bとを備え、第１部分362aの厚さは第２部分362bの厚さとは異なるように形成されている。【選択図】図７Ｂ
2015216395.tif 000002
【特許請求の範囲】
【請求項１】
浮遊ゲート、前記浮遊ゲートの下のゲート酸化膜およびチャネル領域を備える浮遊ゲートトランジスタと、消去ゲート領域と、アシストゲート領域とを備え、前記浮遊ゲートが前記消去ゲート領域および前記アシストゲート領域まで延びて隣接する、消去可能プログラマブル単一ポリ不揮発性メモリであって、
前記ゲート酸化膜は、前記浮遊ゲートトランジスタの前記チャネル領域の上の第１部分と、前記消去ゲート領域の上の第２部分とを備えており、前記ゲート酸化膜の前記第１部分の厚さが、前記ゲート酸化膜の前記第２部分の厚さとは異なることを特徴とする、消去可能プログラマブル単一ポリ不揮発性メモリ。
【請求項２】
前記浮遊ゲートトランジスタに直列接続されている選択トランジスタをさらに備えており、前記浮遊ゲートトランジスタおよび前記選択トランジスタは第１ウェル領域に構成され、前記消去ゲート領域は第２ウェル領域に構成され、前記アシストゲート領域は第３ウェル領域に構成されており、前記消去ゲート領域はトンネリングコンデンサであり、前記トンネリングコンデンサは前記第２ウェル領域に構成されていることを特徴とする、請求項１に記載の消去可能プログラマブル単一ポリ不揮発性メモリ。
【請求項３】
前記ゲート酸化膜の前記第１部分の前記厚さは、前記ゲート酸化膜の前記第２部分の前記厚さよりも厚く、前記ゲート酸化膜の前記第２部分をエッチングするためにエッチバックプロセスを採用することを特徴とする、請求項１に記載の消去可能プログラマブル単一ポリ不揮発性メモリ。
【請求項４】
前記消去ゲート領域または前記アシストゲート領域は、前記浮遊ゲートと、ドレインと、ソースとを有するＮＭＯＳトランジスタによって構成され、前記ドレインおよび前記ソースは互いに接続されており、前記消去ゲート領域または前記アシストゲート領域は、前記浮遊ゲートと、ドレインと、ソースとを有するＰＭＯＳトランジスタによって構成され、前記ドレインおよび前記ソースは互いに接続されていることを特徴とする、請求項１に記載の消去可能プログラマブル単一ポリ不揮発性メモリ。
【請求項５】
前記浮遊ゲートへのキャリアの注入はチャネルホットキャリア効果により、前記浮遊ゲートからのキャリアの放出はファウラー・ノルトハイム効果によることを特徴とする、請求項１に記載の消去可能プログラマブル単一ポリ不揮発性メモリ。
【請求項６】
ワードライントランジスタと、浮遊ゲート、前記浮遊ゲートの下のゲート酸化膜およびチャネル領域を備える浮遊ゲートトランジスタと、選択ゲートトランジスタとを備え、前記ワードライントランジスタ、前記浮遊ゲートトランジスタおよび前記選択ゲートトランジスタは直列接続されており、
消去ゲート領域と、アシストゲート領域とを備え、前記浮遊ゲートが前記消去ゲート領域および前記アシストゲート領域まで延びて隣接している、消去可能プログラマブル単一ポリ不揮発性メモリであって、
前記ゲート酸化膜は、前記浮遊ゲートトランジスタの前記チャネル領域の上の第１部分と、前記消去ゲート領域の上の第２部分とを備えており、前記ゲート酸化膜の前記第１部分の厚さは、前記ゲート酸化膜の前記第２部分の厚さとは異なっていることを特徴とする、消去可能プログラマブル単一ポリ不揮発性メモリ。
【請求項７】
前記ワードライントランジスタ、前記浮遊ゲートトランジスタおよび前記選択トランジスタは第１ウェル領域に構成され、前記消去ゲート領域は第２ウェル領域に構成され、前記アシストゲート領域は第３ウェル領域に構成されており、前記消去ゲート領域はトンネリングコンデンサであり、前記トンネリングコンデンサは前記第２ウェル領域に構成されていることを特徴とする、請求項６に記載の消去可能プログラマブル単一ポリ不揮発性メモリ。
【請求項８】
前記ゲート酸化膜の前記第１部分の前記厚さは、前記ゲート酸化膜の前記第２部分の前記厚さよりも厚く、前記ゲート酸化膜の前記第２部分をエッチングするためにエッチバックプロセスを採用することを特徴とする、請求項６に記載の消去可能プログラマブル単一ポリ不揮発性メモリ。
【請求項９】
前記消去ゲート領域または前記アシストゲート領域は、前記浮遊ゲートと、ドレインと、ソースとを有するＮＭＯＳトランジスタによって構成され、前記ドレインおよび前記ソースは互いに接続されており、前記消去ゲート領域または前記アシストゲート領域は、前記浮遊ゲートと、ドレインと、ソースとを有するＮＭＯＳトランジスタによって構成され、前記ドレインおよび前記ソースは互いに接続されていることを特徴とする、請求項６に記載の消去可能プログラマブル単一ポリ不揮発性メモリ。
【請求項１０】
前記浮遊ゲートへのキャリアの注入はチャネルホットキャリア効果により、前記浮遊ゲートからのキャリアの放出はファウラー・ノルトハイム効果によることを特徴とする、請求項６に記載の消去可能プログラマブル単一ポリ不揮発性メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性メモリに関し、より具体的には消去可能でプログラマブルな単一ポリ不揮発性メモリに関するものである。
【背景技術】
【０００２】
図１は、従来のプログラマブルデュアルポリ不揮発性メモリを図示する模式断面図である。プログラマブルデュアルポリ不揮発性メモリは、浮遊ゲートトランジスタとも呼ばれる。図１に図示するように、この不揮発性メモリは２つの積層され分離されたゲートを備える。上側ゲートは制御ゲート１２であり、制御ラインＣに接続されている。下側ゲートは浮遊ゲート１４である。加えて、ｎ型ドープソース領域およびｎ型ドープドレイン領域がＰ基板に構成されている。ｎ型ドープソース領域はソースラインＳに接続されている。ｎ型ドープドレイン領域はドレインラインＤに接続されている。
【０００３】
不揮発性メモリがプログラムされた状態にある場合、高電圧（例、＋１６Ｖ）がドレインラインＤから供給され、接地電圧がソースラインＳから供給され、制御電圧（例、＋２５Ｖ）が制御ラインＣから供給される。その結果、電子がソースラインＳからｎチャネル領域を通過してドレインラインＤに送られる間に、ホットキャリア（例、ホットエレクトロン）が制御電圧によって制御ゲート１２に引き寄せられて、浮遊ゲート１４に注入される。この状況において、多数のキャリアが浮遊ゲート１４に蓄積する。その結果、プログラムされた状態は第１蓄積状態（例、「０」）と考えてもよい。
【０００４】
不揮発性メモリがプログラムされていない状態にある場合、キャリアは浮遊ゲート１４に注入されないため、プログラムされていない状態は第２蓄積状態（例、「１」）と考えてもよい。
すなわち、第１蓄積状態のドレイン電流（ｉｄ）およびゲート・ソース間電圧（Ｖｇｓ）の特性曲線（つまり、ｉｄ−Ｖｇｓ特性曲線）と、第２蓄積状態のｉｄ−Ｖｇｓ特性曲線とは区別される。その結果、浮遊ゲートトランジスタの蓄積状態は、ｉｄ−Ｖｇｓ特性曲線の変動に従って実現されてもよい。
【０００５】
しかし、プログラマブルデュアルポリ不揮発性メモリの浮遊ゲート１４および制御ゲート１２は別々に製造するべきであるため、プログラマブルデュアルポリ不揮発性メモリの製作プロセスにはより多くのステップが必要で、標準的なＣＭＯＳ製造プロセスとの互換性はない。
下記特許文献１は、プログラマブル単一ポリ不揮発性メモリを開示している。図２Ａは、特許文献１で開示されている従来のプログラマブル単一ポリ不揮発性メモリを図示する模式断面図である。図２Ｂは図２Ａの従来のプログラマブル単一ポリ不揮発性メモリを図示する模式平面図である。図２Ｃは、図２Ａの従来のプログラマブル単一ポリ不揮発性メモリを図示する模式回路図である。
【０００６】
図２Ａ〜図２Ｃを参照して、従来のプログラマブル単一ポリ不揮発性メモリは、２つの直列接続されているｐ型金属酸化物半導体（ＰＭＯＳ）トランジスタを備える。左の第１ＰＭＯＳトランジスタは選択トランジスタとして使用され、第１ＰＭＯＳトランジスタの選択ゲート２４は選択ゲート電圧ＶＳＧに接続されている。ｐ型ドープソース領域２１はソースライン電圧ＶＳＬに接続されている。さらに、ｐ型ドープドレイン領域２２は、第１ＰＭＯＳトランジスタのｐ型ドープドレイン領域と第２ＰＭＯＳトランジスタの第１ｐ型ドープ領域との組み合わせと考えてもよい。
【０００７】
浮遊ゲート２６が第２ＰＭＯＳトランジスタの上に配設されている。第２ＰＭＯＳトランジスタの第２ｐ型ドープ領域２３はビットライン電圧ＶＢＬに接続されている。さらに、これらのＰＭＯＳトランジスタはＮウェル領域（ＮＷ）に構成されている。Ｎウェル領域はＮウェル電圧ＶＮＷに接続されている。第２ＰＭＯＳトランジスタは浮遊ゲートトランジスタとして使用される。
【０００８】
選択ゲート電圧ＶＳＧ、ソースライン電圧ＶＳＬ、ビットライン電圧ＶＢＬ、およびＮウェル電圧ＶＮＷを適切に制御することにより、従来のプログラマブル単一ポリ不揮発性メモリはプログラムされた状態または読み出された状態で動作させることができる。
従来のプログラマブル単一ポリ不揮発性メモリの２つのＰＭＯＳトランジスタはそれぞれのゲート２４および２６を有するため、従来のプログラマブル単一ポリ不揮発性メモリを製作するプロセスは、標準的なＣＭＯＳ製造プロセスと互換性がある。
【０００９】
図１および図２Ａ〜図２Ｃに図示するように、不揮発性メモリはプログラム可能である。不揮発性メモリの電気特性は多数のホットキャリアを浮遊ゲートに注入するためにのみ利用される。しかし、電気特性は浮遊ゲートからキャリアを除去するためには利用されない。すなわち、データ消去機能を得るために、浮遊ゲートに蓄積されているキャリアは、例えば紫外線（ＵＶ）光を不揮発性メモリに露光することによって浮遊ゲートから除去される。これら不揮発性メモリはワンタイム・プログラミング（ＯＴＰ）メモリと呼ばれる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許第６６７８１９０号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１１】
そのため、複数回プログラミング（ＭＴＰ）メモリ設計のためには、消去可能プログラマブル単一ポリ不揮発性メモリを提供することが求められている。
本発明の目的は、先行技術において直面する欠点をなくすために、消去可能プログラマブル単一ポリ不揮発性メモリを提供することである。
【課題を解決するための手段】
【００１２】
本発明は、浮遊ゲート、前記浮遊ゲート下のゲート酸化膜およびチャネル領域を備える浮遊ゲートトランジスタと、消去ゲート領域とを備えており、前記浮遊ゲートが前記消去ゲート領域まで延びて隣接している消去可能プログラマブル単一ポリ不揮発性メモリであって、前記ゲート酸化膜は前記浮遊ゲートトランジスタの前記チャネル領域の上の第１部分と、前記消去ゲート領域の上の第２部分とを備えており、前記ゲート酸化膜の前記第１部分の厚さは前記ゲート酸化膜の前記第２部分の厚さとは異なる、消去可能プログラマブル単一ポリ不揮発性メモリを提供する。
【００１３】
本発明は、浮遊ゲート、前記浮遊ゲート下のゲート酸化膜およびチャネル領域を備える浮遊ゲートトランジスタと、消去ゲート領域と、アシストゲート領域とを備えており、前記浮遊ゲートは前記消去ゲート領域および前記アシストゲート領域まで延びて隣接している消去可能プログラマブル単一ポリ不揮発性メモリであって、前記ゲート酸化膜は、前記浮遊ゲートトランジスタの前記チャネル領域の上の第１部分と、前記消去ゲート領域の上の第２部分とを備えており、前記ゲート酸化膜の前記第１部分は前記ゲート酸化膜の前記第２部分の厚さとは異なる、消去可能プログラマブル単一ポリ不揮発性メモリを提供する。
【００１４】
本発明は、ワードライントランジスタと、浮遊ゲート、前記浮遊ゲートの下のゲート酸化膜およびチャネル領域を備える浮遊ゲートトランジスタと、選択ゲートトランジスタとを備え、前記ワードライントランジスタ、前記浮遊ゲートトランジスタおよび前記選択ゲートトランジスタは直列接続されており、消去ゲート領域と、アシストゲート領域とを備え、前記浮遊ゲートが前記消去ゲート領域および前記アシストゲート領域まで延びて隣接している、消去可能プログラマブル単一ポリ不揮発性メモリであって、前記ゲート酸化膜は、前記浮遊ゲートトランジスタの前記チャネル領域の上の第１領域と、前記消去ゲート領域の上の第２領域とを備えており、前記ゲート酸化膜の前記第１部分の厚さは前記ゲート酸化膜の前記第２部分の厚さとは異なる、消去可能プログラマブル単一ポリ不揮発性メモリを提供する。
【００１５】
本発明の多数の目的、特徴および利点は、添付の図面と合わせて考慮して、本発明の実施形態の以下の詳細な説明を読むことにより容易に明らかになるであろう。しかし、本明細書で採用する図面は説明のためのものであり、制限と見なしてはならない。
本発明の上述の目的および利点は、以下の詳細な説明および添付の図面を精査した後に、当業者にはより容易に明らかになるであろう。
【図面の簡単な説明】
【００１６】
【図１】従来のプログラマブルデュアルポリ不揮発性メモリを図示する模式断面図である。
【図２Ａ】特許文献１で開示されている従来のプログラマブル単一ポリ不揮発性メモリを図示する模式断面図である。
【図２Ｂ】図２Ａの従来のプログラマブル単一ポリ不揮発性メモリを図示する模式平面図である。
【図２Ｃ】図２Ａの従来のプログラマブル単一ポリ不揮発性メモリを図示する模式回路図である。
【図３Ａ】本発明の第１実施形態による消去可能プログラマブル単一ポリ不揮発性メモリを模式的に図示する平面図である。
【図３Ｂ】本発明の第１実施形態による消去可能プログラマブル単一ポリ不揮発性メモリを模式的に図示する断面図である。
【図３Ｃ】本発明の第１実施形態による消去可能プログラマブル単一ポリ不揮発性メモリを模式的に図示する断面図である。
【図３Ｄ】本発明の第１実施形態による消去可能プログラマブル単一ポリ不揮発性メモリを模式的に図示する回路図である。
【図４Ａ】本発明の第１実施形態によるプログラム動作時、消去動作時および読み出し動作時の消去可能プログラマブル単一ポリ不揮発性メモリのバイアス電圧を模式的にそれぞれ図示する回路図である。
【図４Ｂ】本発明の第１実施形態によるプログラム動作時、消去動作時および読み出し動作時の消去可能プログラマブル単一ポリ不揮発性メモリのバイアス電圧を模式的にそれぞれ図示する断面図である。
【図４Ｃ】本発明の第１実施形態によるプログラム動作時、消去動作時および読み出し動作時の消去可能プログラマブル単一ポリ不揮発性メモリのバイアス電圧を模式的にそれぞれ図示する回路図である。
【図５】ゲート酸化膜の厚さと消去ライン電圧（ＶＥＬ）との関係をプロットしたグラフである。
【図６Ａ】第１実施形態に図示する消去ゲート領域と置換可能な別の２つの消去ゲート領域を模式的に図示する断面図である。
【図６Ｂ】第１実施形態に図示する消去ゲート領域と置換可能な別の２つの消去ゲート領域を模式的に図示する回路図である。
【図６Ｃ】第１実施形態に図示する消去ゲート領域と置換可能な別の２つの消去ゲート領域を模式的に図示する断面図である。
【図６Ｄ】第１実施形態に図示する消去ゲート領域と置換可能な別の２つの消去ゲート領域を模式的に図示する回路図である。
【図７Ａ】本発明の第２実施形態による消去可能プログラマブル単一ポリ不揮発性メモリを模式的に図示する平面図である。
【図７Ｂ】本発明の第２実施形態による消去可能プログラマブル単一ポリ不揮発性メモリを模式的に図示する断面図である。
【図７Ｃ】本発明の第２実施形態による消去可能プログラマブル単一ポリ不揮発性メモリを模式的に図示する断面図である。
【図７Ｄ】本発明の第２実施形態による消去可能プログラマブル単一ポリ不揮発性メモリを模式的に図示する回路図である。
【図８】第２実施形態による消去可能プログラマブル単一ポリ不揮発性メモリおよび追加ＰＭＯＳトランジスタの模式等価回路図である。
【図９】本発明の第３実施形態による消去可能プログラマブル単一ポリ不揮発性メモリを模式的に図示する回路図である。
【図１０】第２実施形態による消去可能プログラマブル単一ポリ不揮発性メモリおよび追加ＮＭＯＳトランジスタの模式等価回路図である。
【発明を実施するための形態】
【００１７】
図３Ａ〜図３Ｄは、本発明の第１実施形態による消去可能プログラマブル単一ポリ不揮発性メモリを模式的に図示する。図３Ａは、本発明の第１実施形態による消去可能プログラマブル単一ポリ不揮発性メモリを図示する模式平面図である。図３Ｂは、図３Ａの消去可能プログラマブル単一ポリ不揮発性メモリを、第１方向（ａ１−ａ２）に沿って切断して図示する模式断面図である。図３Ｃは、図３Ａの消去可能プログラマブル単一ポリ不揮発性メモリを、第２方向（ｂ１−ｂ２）に沿って切断して図示する模式断面図である。図３Ｄは、本発明の第１実施形態による消去可能プログラマブル単一ポリ不揮発性メモリの模式等価回路図である。また、本発明の不揮発性メモリは単一ポリプロセスを使用して製造されており、論理ＣＭＯＳ製作プロセスと互換性がある。
【００１８】
図３Ａおよび図３Ｂに図示するように、第１実施形態の消去可能プログラマブル単一ポリ不揮発性メモリは、２つの直列接続されているｐ型金属酸化物半導体（ＰＭＯＳ）トランジスタを備える。これら２つのＰＭＯＳトランジスタはＮウェル領域（ＮＷ）に構成されている。Ｎウェル領域（ＮＷ）には３つのｐ型ドープ領域３１，３２および３３が形成されている。加えて、３つのｐ型ドープ領域３１，３２および３３の間のエリアには２つのポリシリコンゲート３４および３６が架け渡されており、２つのポリシリコンゲート３４および３６と半導体の上面との間にはゲート酸化膜３４２および３６２が形成されている。さらに、Ｎウェル領域（ＮＷ）上の２つのポリシリコンゲート３４および３６は、Ｐドープポリシリコンゲート３４および３６である。
【００１９】
第１ＰＭＯＳトランジスタは選択トランジスタとして使用され、第１ＰＭＯＳトランジスタのポリシリコンゲート３４（選択ゲートとも呼ばれる）は選択ゲート電圧ＶＳＧに接続されている。ｐ型ドープ領域３１はｐ型ドープソース領域であり、ソースライン電圧ＶＳＬに接続されている。ｐ型ドープ領域３２はｐ型ドープドレイン領域であり、第１ＰＭＯＳトランジスタのｐ型ドープドレイン領域と第２ＰＭＯＳトランジスタの第１ｐ型ドープ領域との組み合わせと考えてもよい。ポリシリコンゲート３６（浮遊ゲートとも呼ばれる）は、第２ＰＭＯＳトランジスタの上に配設されている。ｐ型ドープ領域３３は第２ＰＭＯＳトランジスタの第２ｐ型ドープ領域であり、ビットライン電圧ＶＢＬに接続されている。さらに、Ｎウェル領域（ＮＷ）はＮウェル電圧ＶＮＷに接続されている。第２ＰＭＯＳトランジスタは浮遊ゲートトランジスタとして使用される。
【００２０】
図３Ａおよび図３Ｃに図示するように、第１実施形態の消去可能プログラマブル単一ポリ不揮発性メモリは、ｎ型金属酸化物半導体（ＮＭＯＳ）トランジスタ、すなわち浮遊ゲート３６、ゲート酸化膜３６２および消去ゲート領域３５の組み合わせを備える。ＮＭＯＳトランジスタはＰウェル領域（ＰＷ）に構成されている。Ｐウェル領域（ＰＷ）にはｎ型ドープ領域３８が形成されている。すなわち、消去ゲート領域３５はＰウェル領域（ＰＷ）とｎ型ドープ領域３８とを含む。さらに、Ｐウェル領域（ＰＷ）上の浮遊ゲート３６はＮドープポリシリコンゲートである。また、Ｐウェル領域（ＰＷ）はＰドープウェル領域とすることができ、Ｎウェル領域はＮドープウェル領域とすることができる。
【００２１】
図３Ａに図示するように、浮遊ゲート３６は消去ゲート領域３５まで延びて隣接している。さらに、ｎ型ドープ領域３８は、ＮＭＯＳトランジスタのｎ型ドープソース領域とｎ型ドープドレイン領域との組み合わせと考えてもよく、浮遊ゲート３６はＮＭＯＳトランジスタのゲートと考えてもよい。ｎ型ドープ領域３８は消去ライン電圧ＶＥＬに接続されている。加えて、Ｐウェル領域（ＰＷ）はＰウェル電圧ＶＰＷに接続されている。
【００２２】
図３Ｃに図示するように、ゲート酸化膜３６２が浮遊ゲート３６の下に形成されて、ゲート酸化膜３６２は２つの部分３６２ａおよび３６２ｂを含む。ゲート酸化膜３６２の第１部分３６２ａは浮遊ゲートトランジスタ（第２ＰＭＯＳトランジスタ）に形成されて、ゲート酸化膜３６２の第２部分３６２ｂはＮＭＯＳトランジスタ（または消去ゲート領域３５の上）に形成されている。
【００２３】
本発明の第１実施形態によると、ゲート酸化膜の第２部分３６２ｂをエッチングするためにエッチバックプロセスが採用される。したがって、ゲート酸化膜３６２の第１部分３６２ａの厚さは、ゲート酸化膜３６２の第２部分３６２ｂの厚さよりも厚い。また、Ｐウェル領域（ＰＷ）とＮウェル領域（ＮＷ）との間には素子分離構造３９が形成されている。例えば、素子分離構造３９はシャロートレンチアイソレーション（ＳＴＩ）構造である。
【００２４】
図３Ｄに図示するように、消去ゲート領域３５は、蓄積キャリアが浮遊ゲート３６からトンネリングコンデンサを通過して不揮発性メモリの外まで放出するためのトンネリングコンデンサと見ることもできる。
図４Ａ〜図４Ｃは、本発明の第１実施形態によるプログラム動作時、消去動作時および読み出し動作時の消去可能プログラマブル単一ポリ不揮発性メモリのバイアス電圧を模式的にそれぞれ図示している。
【００２５】
図４Ａを参照されたい。プログラム動作時では、ビットライン電圧ＶＢＬ、消去ライン電圧ＶＥＬおよびＰウェル電圧ＶＰＷはそれぞれ接地電圧（０Ｖ）に等しい。これに対して、Ｎウェル電圧ＶＮＷおよびソースライン電圧ＶＳＬはそれぞれ第１正電圧Ｖｐｐに等しい。第１正電圧Ｖｐｐは＋３．０Ｖから＋８．０Ｖの範囲である。
ホットキャリア（例、エレクトロン）が浮遊ゲート３６に対応する浮遊ゲートトランジスタのチャネル領域を通過して送られる場合、ゲート酸化膜３６２の第１部分３６２ａがホットエレクトロンにトンネリングされて、さらにホットエレクトロンは浮遊ゲート３６に注入される。すなわち、ホットキャリアの注入はチャネルホットキャリア効果による。
【００２６】
明らかに、本発明によると、ホットキャリアの浮遊ゲートへの注入を制御するための従来の不揮発性メモリで使用される制御ゲートは省略してもよい。加えて、プログラム動作時の本発明の不揮発性メモリの動作原理は、従来の不揮発性メモリのものと同様であり（上記特許文献１に開示されているものを参照）、本明細書では重複して説明しない。
図４Ｂを参照されたい。消去動作時では、ビットライン電圧ＶＢＬ、ソースライン電圧ＶＳＬ、Ｎウェル電圧ＶＮＷおよびＰウェル電圧ＶＰＷはそれぞれ接地電圧（０Ｖ）に等しい。これに対して、消去ライン電圧ＶＥＬは第２正電圧ＶＥＥに等しい。図４Ｂに書き込んだように、消去ライン電圧ＶＥＬが第２正電圧ＶＥＥに等しい場合、蓄積キャリア（例、エレクトロン）は浮遊ゲート３６から除去される。すなわち、ゲート酸化膜３６２の第２部分３６２ｂは蓄積キャリアによりトンネリングされ、さらに浮遊ゲート３６の蓄積キャリアはｎ型ドープ領域３８を通過して不揮発性メモリから排出される。すなわち、蓄積キャリアの放出は、ファウラー・ノルトハイム（ＦＮ）効果を使用して達成できる。その結果、消去動作の後、浮遊ゲート３６に蓄積されるキャリアはない。
【００２７】
図４Ｃを参照されたい。読み出し動作時では、ビットライン電圧ＶＢＬは接地電圧（０Ｖ）に等しく、ソースライン電圧ＶＳＬは１．８Ｖに等しく、Ｎウェル電圧ＶＮＷは１．８Ｖに等しく、消去ライン電圧ＶＥＬは接地電圧（０Ｖ）に等しく、Ｐウェル電圧ＶＰＷは接地電圧（０Ｖ）に等しい。
ホットキャリアが浮遊ゲート３６に蓄積されているかどうかによって、異なる読み出し電流ＩＲの大きさが得られる。つまり、読み出し動作時では、不揮発性メモリの蓄積状態は読み出し電流ＩＲに従って実現される。例えば、第１蓄積状態（例、「０」状態）では、読み出し電流ＩＲは５μＡよりも高い。第２蓄積状態（例、「１」状態）では、読み出し電流ＩＲは０．１μＡよりも低い。また、前述のバイアス電圧はおそらく定電圧に制限する必要はないだろう。例えば、ビットライン電圧ＶＢＬは０Ｖから０．５Ｖの範囲にすることができ、ソースライン電圧ＶＳＬおよびＮウェル電圧ＶＮＷはＶＤＤからＶＤＤ２の範囲にすることができ、消去ライン電圧ＶＥＬは０ＶからＶＤＤ２の範囲にすることができ、ここでＶＤＤは不揮発性メモリのコアデバイス電圧であり、ＶＤＤ２は不揮発性メモリのＩＯデバイス電圧である。
【００２８】
図５は、ゲート酸化膜の厚さと消去ライン電圧（ＶＥＬ）との関係をプロットしたグラフである。標準的なＣＭＯＳ製造プロセスでは、ゲート酸化膜３６２の当初の厚さは５Ｖテクノロジープロセスでは約１３ｎｍであり、消去ライン電圧（ＶＥＬ）はファウラー・ノルトハイム（ＦＮ）消去動作のために浮遊ゲート３６から蓄積キャリアを除去するために約１５Ｖ〜１６Ｖである。しかし、これより高い消去ライン電圧（ＶＥＬ）は消去ゲート領域３５の接合破壊を引き起こすことがある。本発明の実施形態によると、ゲート酸化膜３６２の一部（第２部分３６２ｂ）を、他の部分（第１部分３６２ａ）よりも厚さが薄くなるようにさらにエッチングする。すなわち、ホットエレクトロンが浮遊ゲート３６に注入されるための第１部分３６２ａの厚さは、蓄積キャリアがゲート酸化物３６から放出されるための第２部分３６２ｂの厚さよりも厚い。
【００２９】
図６Ａ〜図６Ｄは、第１実施形態で図示される消去ゲート領域３５と置換できる別の２つの消去ゲート領域を模式的に図示する。第１ＰＭＯＳトランジスタ（選択トランジスタ）および第２ＰＭＯＳトランジスタ（浮遊ゲートトランジスタ）の構造は図３Ｂと同じであるため、ここでは重複して示していない。
図６Ａおよび図６Ｂに図示するように、図３Ｃと比較して消去ゲート領域６５のｎ型ドープ領域６２とＰウェル領域（ＰＷ）との間には二重拡散ドレイン（ＤＤＤ）領域６４が形成されている。より低い消去ライン電圧（ＶＥＬ）を達成するために、ゲート酸化膜３６２の第２部分３６２ｂの厚さはゲート酸化物３６２の第１部分３６２ａの厚さよりも薄い。
【００３０】
図６Ｂは、第１ＰＭＯＳトランジスタ、第２ＰＭＯＳトランジスタおよび消去ゲート領域６５を含む消去可能プログラマブル単一ポリ不揮発性メモリの等価回路図を示す。
図６Ｃおよび図６Ｄに図示するように、第２Ｎウェル領域（ＮＷ２）には追加のＰＭＯＳトランジスタが構成されている。ＰＭＯＳトランジスタは、浮遊ゲート３６、およびゲート酸化膜３６２および消去ゲート領域６８の組み合わせとして見ることもできる。すなわち、消去ゲート領域６８は第２Ｎウェル領域（ＮＷ２）と、ｐ型ドープ領域６６とを含む。図６Ｃに図示するように、ｐ型ドープ領域６６は第２Ｎウェル領域（ＮＷ２）に形成されている。また、図６Ｃに図示するように、第１Ｎウェル領域（ＮＷ１）および第２Ｎウェル領域（ＮＷ２）は、素子分離構造３９およびＰ型領域（ＰＷ）によって互いに完全に分離している。加えて、Ｐ型領域（ＰＷ）はＰＷ電圧ＶＰＷに接続されている。また、第１Ｎウェル領域（ＮＷ１）および第２Ｎウェル領域（ＮＷ２）は、完全な分離を達成するために、互いに離して、ｐ基板に形成されている。より低い消去ライン電圧（ＶＥＬ）を達成するために、ゲート酸化膜３６２の第１部分３６２ａの厚さはゲート酸化膜３６２の第２部分３６２ｂの厚さよりも厚い。さらに、第１Ｎウェル領域（ＮＷ１）および第２Ｎウェル領域（ＮＷ２）の上の浮遊ゲート３６はＰドープポリシリコンゲート３６である。また、第１Ｎウェル領域（ＮＷ１）および第２Ｎウェル領域（ＮＷ２）は、２つの別々のＮドープウェル領域である。
【００３１】
図６Ｄは、第１ＰＭＯＳトランジスタと、第２ＰＭＯＳトランジスタと、消去ゲート領域６８とを含む消去可能プログラマブル単一ポリ不揮発性メモリの等価回路図を示す。
図７Ａ〜図７Ｄは、本発明の第２実施形態による消去可能プログラマブル単一ポリ不揮発性メモリを模式的に図示する。図７Ａは、本発明の第２実施形態による消去可能プログラマブル単一ポリ不揮発性メモリを図示する模式平面図である。図７Ｂは、図７Ａの消去可能プログラマブル単一ポリ不揮発性メモリを、第２方向（ｂ１−ｂ２）に沿って切断して図示する模式断面図である。図７Ｃは、図７Ａの消去可能プログラマブル単一ポリ不揮発性メモリを、第５方向（ａ５−ａ６）に沿って切断して図示する模式断面図である。図７Ｄは、本発明の第２実施形態による消去可能プログラマブル単一ポリ不揮発性メモリの模式等価回路図である。本実施形態の消去可能プログラマブル単一ポリ不揮発性メモリの第１方向（ａ１−ａ２）に沿った断面図は、第１実施形態のものと同様であるため、重複して示していない。
【００３２】
図７Ａに図示するように、第２実施形態の消去可能プログラマブル単一ポリ不揮発性メモリは、２つの直列接続されているｐ型金属酸化物半導体（ＰＭＯＳ）トランジスタを備える。これら２つのＰＭＯＳトランジスタは第１Ｎウェル領域（ＮＷ１）に構成されている。第１Ｎウェル領域（ＮＷ１）には３つのｐ型ドープ領域３１，３２および３３が形成されている。加えて、３つのｐ型ドープ領域３１，３２および３３の間のエリアには２つのポリシリコンゲート３４および３６が架け渡されている。
【００３３】
第１ＰＭＯＳトランジスタは選択トランジスタとして使用され、第１ＰＭＯＳトランジスタのポリシリコンゲート３４（選択ゲートとも呼ばれる）は選択ゲート電圧ＶＳＧに接続されている。ｐ型ドープ領域３１はｐ型ドープソース領域であり、ソースライン電圧ＶＳＬに接続されている。ｐ型ドープ領域３２はｐ型ドープドレイン領域であり、第１ＰＭＯＳトランジスタのｐ型ドープドレイン領域と第２ＰＭＯＳトランジスタの第１ｐ型ドープ領域との組み合わせとして考えてもよい。ポリシリコンゲート３６（浮遊ゲートとも呼ばれる）が第２ＰＭＯＳトランジスタの上に配設されている。ｐ型ドープ領域３３は第２ＰＭＯＳトランジスタの第２ｐ型ドープ領域であり、ビットライン電圧ＶＢＬに接続されている。さらに、第１Ｎウェル領域（ＮＷ１）は第１Ｎウェル電圧ＶＮＷ１に接続されている。第２ＰＭＯＳトランジスタは浮遊ゲートトランジスタとして使用される。
【００３４】
図７Ａ、図７Ｂおよび図７Ｃに図示するように、この第２実施形態の消去可能プログラマブル単一ポリ不揮発性メモリは、第２Ｎウェル領域（ＮＷ２）に構成されている追加ＰＭＯＳトランジスタと、Ｐウェル領域（ＰＷ）に構成されているＮＭＯＳトランジスタとを備える。ＰＭＯＳトランジスタは、浮遊ゲート３６、ゲート酸化膜３６２および消去ゲート領域７５の組み合わせとして見ることもでき、ＮＭＯＳトランジスタは浮遊ゲート３６、ゲート酸化膜３６２およびアシストゲート領域７６の組み合わせとして見ることもできる。すなわち、消去ゲート領域７５は第２Ｎウェル領域（ＮＷ２）と、ｐ型ドープ領域７８と、ｎ型ドープ領域４９とを含み、アシストゲート領域７６はｎ型ドープ領域７３と、ｎ型低濃度ドープドレイン（ＮＬＤＤ）７２と、Ｐウェル領域（ＰＷ）とを含む。図７Ｃに図示するように、ｎ型ドープ領域７３およびｎ型低濃度ドープドレイン（ＮＬＤＤ）７２はともに互いに隣接して、Ｐウェル領域（ＰＷ）に形成されている。さらに、図７Ｂに図示するように、第１Ｎウェル領域（ＮＷ１）および第２Ｎウェル領域（ＮＷ２）は、素子分離構造３９およびＰウェル領域（ＰＷ）によって互いに完全に分離されている。さらに、第１Ｎウェル領域（ＮＷ１）および第２Ｎウェル領域（ＮＷ２）は、完全な分離を達成するために、互いに離して、ｐ基板に形成されている。また、Ｐウェル領域（ＰＷ）はＰドープウェル領域とすることができ、第１Ｎウェル領域（ＮＷ１）および第２Ｎウェル領域（ＮＷ２）はＮドープウェル領域とすることができる。
【００３５】
図７Ａに図示するように、浮遊ゲート３６は消去ゲート領域７５およびアシストゲート領域７６まで延びて隣接している。さらに、ｐ型ドープ領域７８は、ＰＭＯＳトランジスタのｐ型ドープソース領域とｐ型ドープドレイン領域との組み合わせと考えてもよい。ｐ型ドープ領域７８は消去ライン電圧ＶＥＬに接続されている。加えて、ｎ型ドープ領域７９は、第２Ｎウェル領域（ＮＷ２）を第２Ｎウェル電圧ＶＮＷ２に接続するために、第２Ｎウェル電圧ＶＮＷ２に接続されている。
【００３６】
図７Ｃに図示するように、ＮＭＯＳトランジスタはＰウェル領域（ＰＷ）と素子分離構造３９との間に配置されている。加えて、ｎ型低濃度ドープドレイン（ＮＬＤＤ）領域７２およびｎ型ドープ領域７３はＰウェル領域（ＰＷ）に形成されている。さらに、ｎ型低濃度ドープドレイン（ＮＬＤＤ）領域７２およびｎ型ドープ領域７３は、ｎ型ドープソース領域とｎ型ドープドレイン領域との組み合わせと考えてもよい。ｎ型ドープ領域７３はアシストゲート電圧ＶＡＧに接続されている。加えて、Ｐウェル領域（ＰＷ）はＰウェル電圧ＶＰＷに接続されている。
【００３７】
本発明の第２実施形態によると、ゲート酸化膜３６２の第１部分３６２ａの厚さは、ゲート酸化膜３６２の第２部分３６２ｂの厚さよりも厚い。プログラム動作時では、ホットキャリア（例、エレクトロン）は浮遊ゲート３６に対応する浮遊ゲートトランジスタのチャネル領域を通過して送られ、ゲート酸化膜３６２の第１部分３６２ａがホットエレクトロンによりトンネリングされて、さらにホットエレクトロンは浮遊ゲート３６に注入される。消去動作時では、ゲート酸化膜３６２の第２部分３６２ｂは浮遊ゲート３６の蓄積キャリアによりトンネリングされて、さらに蓄積キャリアはｎ型ドープ領域３８を通過して不揮発性メモリから排出される。すなわち、ホットエレクトロンが浮遊ゲート３６に注入されるための第１部分３６２ａの厚さは、蓄積キャリアがゲート酸化物３６から放出されるための第２部分３６２ｂの厚さよりも厚い。
【００３８】
さらに、不揮発性メモリがプログラム動作時、アシストゲート電圧（ＶＡＧ）に特定の電圧を印加することによって、プログラミング電圧および時間を効果的に短縮できる。また、特定の電圧は、浮遊ゲート３６にＰＭＯＳチャネルホットキャリアメカニズムのためにより多くのホットキャリアを捕捉させることができる。この状況において、プログラム動作時の不揮発性メモリの効率は高まる。
【００３９】
本発明の第２実施形態によると、消去ゲート領域７５はＰＭＯＳトランジスタを使用することによって実施され、アシストゲート領域７６はＮＭＯＳトランジスタを使用することによって実施される。実際には、消去ゲート領域７５はＮＭＯＳトランジスタを使用することによって実施できる。また、アシストゲート領域７６はＰＭＯＳトランジスタを使用することによって実施できる。
【００４０】
さらに、ワードライントランジスタとして使用される追加ＰＭＯＳは、第２実施形態の選択トランジスタおよび浮遊ゲートトランジスタに直列接続することができる。
図８は、第２実施形態による消去可能プログラマブル単一ポリ不揮発性メモリおよび追加ＰＭＯＳトランジスタの模式等価回路図を図示する。図８に図示するように、ワードライントランジスタは浮遊ゲートトランジスタに直列接続されている。ワードライントランジスタのゲートはワードライン電圧（ＶＷＬ）を受け取り、ワードライントランジスタの第１端子はビットライン電圧（ＶＢＬ）を受け取り、第２端子は浮遊ゲートトランジスタに接続されている。さらに、ワードライントランジスタ、浮遊ゲートトランジスタおよび選択トランジスタはすべてＰウェル領域（ＰＷ１）に構成されている。
【００４１】
同様に、消去ゲート領域８２はＰＭＯＳトランジスタを使用することによって実施され、アシストゲート領域８４はＮＭＯＳトランジスタを使用することによって実施される。実際には、消去ゲート領域はＮＭＯＳトランジスタを使用することによって実施できる。また、アシストゲート領域はＰＭＯＳトランジスタを使用することによって実施できる。
図９は、本発明の第３実施形態による消去可能プログラマブル単一ポリ不揮発性メモリを模式的に図示する。また、図９は、等価回路図のみを示す。
【００４２】
第２実施形態と比較して相違点は、直列接続されているＮＭＯＳトランジスタである。すなわち、選択トランジスタおよび浮遊ゲートトランジスタは、Ｐウェル領域（ＰＷ）に構成されているＮＭＯＳトランジスタから作られている。
また、消去ゲート領域９２およびアシストゲート領域９４は、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタを使用することによって実施される。
【００４３】
本発明の第３実施形態によると、ゲート酸化膜３６２の第１部分３６２ａの厚さはゲート酸化膜３６２の第２部分３６２ｂの厚さよりも厚い。プログラム動作時では、ホットキャリア（例、エレクトロン）は浮遊ゲート３６に対応する浮遊ゲートトランジスタのチャネル領域を通過して送られ、ゲート酸化膜３６２の第１部分３６２ａがホットエレクトロンによりトンネリングされて、さらにホットエレクトロンは浮遊ゲート３６に注入される。消去動作時では、ゲート酸化膜３６２の第２部分３６２ｂは浮遊ゲート３６の蓄積キャリアによりトンネリングされる。それから、蓄積キャリアは不揮発性メモリから排出される。
【００４４】
さらに、不揮発性メモリがプログラム動作時、アシストゲート電圧（ＶＡＧ）に特定の電圧を印加することによって、プログラミング電圧および時間を効果的に短縮できる。また、特定の電圧は、浮遊ゲート３６にチャネルホットキャリアメカニズムのためにより多くのホットキャリアを捕捉させることができる。この状況において、プログラム動作時の不揮発性メモリの効率は高まる。
【００４５】
本発明の第３実施形態によると、ワードライントランジスタとして使用される追加ＮＭＯＳは、選択トランジスタおよび浮遊ゲートトランジスタに直列接続することができる。
図１０は、第２実施形態による消去可能プログラマブル単一ポリ不揮発性メモリおよび追加ＮＭＯＳトランジスタの模式等価回路図である。
図１０に図示するように、ワードライントランジスタは浮遊ゲートトランジスタに直列接続されている。ワードライントランジスタのゲートはワードライン電圧（ＶＷＬ）を受け取り、ワードライントランジスタの第１端子はビットライン電圧（ＶＢＬ）を受け取り、第２端子は浮遊ゲートトランジスタに接続されている。さらに、ワードライントランジスタ、浮遊ゲートトランジスタおよび選択トランジスタはすべてＰウェル領域（ＰＷ）に構成されている。
【００４６】
上記の説明から、本発明の消去可能プログラマブル単一ポリ不揮発性メモリは、消去ライン電圧（ＶＥＬ）を低下させることができる。すなわち、より低い消去ライン電圧ＶＥＬを供給することによって、本発明の不揮発性メモリの蓄積状態が可変となる。
現在もっとも実用的で好適な実施例と考えられるものの観点から本発明を説明してきたが、本発明が、開示される実施形態に制限される必要はないことは理解されるべきである。その反対に、添付の請求項の精神および範囲に含まれる様々な変更および同様な構成を包含することが意図されており、添付の請求項は、当該すべての変更および同様な構造を包含するようにもっとも広い解釈に従うべきである。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図８】
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【図９】
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【図１０】
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