(57)【要約】【課題】低オン抵抗、高アバランシェ耐量、高ターンオフ耐量および高逆回復耐量を得ることができる縦型半導体装置およびその製造方法を提供する。【解決手段】素子活性部と耐圧構造部を備えた縦型半導体装置において、素子活性部の第１主面には第１の主電極とゲートパッド電極を有し、第１の主電極下部のドリフト層には、第１並列ｐｎ層を備え、ゲートパッド電極下部には、第２並列ｐｎ層を備える。ゲートパッド電極下部の第２並列ｐｎ層とドリフト層の表面層に配置されたｐウェル領域との間には第１導電型分離領域を備え、第２並列ｐｎ層の繰り返しピッチは第１並列ｐｎ層の繰り返しピッチより狭くすることで、低オン抵抗、高アバランシェ耐量、高ターンオフ耐量および高逆回復耐量を得ることができる。【選択図】        図２
2015213141.tif 000002
【特許請求の範囲】
【請求項１】
素子活性部と耐圧構造部とを備えた縦型半導体装置において、
前記素子活性部には、
第１導電型の第１の半導体層と、
前記第１の半導体層の第１主面上に配置されるドリフト層と、
前記ドリフト層の表面層に配置される第１導電型の第２の半導体層と、
前記第２の半導体層の表面層に配置される第２導電型のウェル領域と、
前記ウェル領域の表面層に配置される第１導電型のソース領域と、
前記ウェル領域の表面層に配置される第２導電型のコンタクト領域と、
前記ウェル領域の前記ソース領域と前記第２の半導体層とに挟まれた前記ウェル領域上にゲート絶縁膜を介して配置される前記ゲート電極と、
前記ゲート電極の上面に配置される層間絶縁膜と、を備え、
前記層間絶縁膜の上面には前記ソース領域、および前記コンタクト領域と電気的に接続する第１の主電極と、を備え、
前記層間絶縁膜の上面には前記第１の主電極と離れて配置され、前記ゲート電極が電気的に接続する前記ゲートパッド電極と、を備え、
前記第１の主電極下部の前記ドリフト層は、
第１の第１導電型半導体領域と第１の第２導電型半導体領域が前記第１主面に平行な方向に繰り返し交互に配置され、且つ前記第１の第２導電型半導体領域が前記ウェル領域に接する第１並列ｐｎ層と、を備え、
前記ゲートパッド電極下部の前記ドリフト層は、
第２の第１導電型半導体領域と第２の第２導電型半導体領域が前記第１主面に平行な方向に繰り返し交互に配置され、且つ前記第２の第２導電型半導体領域が前記ウェル領域に対向するように配置される第２並列ｐｎ層と、を備え、
前記第２並列ｐｎ層と前記ウェル領域との間に第１導電型分離領域を備えることを特徴とする縦型半導体装置。
【請求項２】
前記第２の第１導電型半導体領域と前記第２の第２導電型半導体領域が繰り返し交互に配置される前記第２並列ｐｎ層の繰り返しピッチは、前記第１の第１導電型半導体領域と前記第１の第２導電型半導体領域が繰り返し交互に配置される前記第１並列ｐｎ層の繰り返しピッチより狭いことを特徴とする請求項１に記載の縦型半導体装置。
【請求項３】
前記第２の第１導電型半導体領域と前記第２の第２導電型半導体領域が繰り返し交互に配置される前記第２並列ｐｎ層の繰り返しピッチは、前記第１の第１導電型半導体領域と前記第１の第２導電型半導体領域が繰り返し交互に配置される前記第１並列ｐｎ層の繰り返しピッチと等しいことを特徴とする請求項１に記載の縦型半導体装置。
【請求項４】
前記第２の半導体層の上面から前記第２並列ｐｎ層の上面までの厚さは、前記第２の半導体層の上面から前記第２並列ｐｎ層の下面までの厚さの１／３以下とすることを特徴とする請求項１乃至３のいずれか１つに記載の縦型半導体装置。
【請求項５】
前記ゲート電極の平面形状はストライプ状であることを特徴とする請求項１乃至４のいずれか１つに記載の縦型半導体装置。
【請求項６】
前記ストライプ状の前記ゲート電極の長手方向に平行な方向に配置された前記第１の主電極端部と前記ゲートパッド電極端部間の直下に配置された前記ゲート電極は、前記ゲートパッド電極側に前記ソース領域を配置しないことを特徴とする請求項５に記載の縦型半導体装置。
【請求項７】
前記ストライプ状の前記ゲート電極の長手方向に直交する方向に配置された前記第１の主電極端部と前記ゲートパッド電極端部間の直下に配置された前記ゲート電極下部には、凹部を設けた前記ソース領域を備えていることを特徴とする請求項６に記載の縦型半導体装置。
【請求項８】
前記第1の主電極の前記第1主面上には前記ゲート電極と前記ゲートパッド電極を接続するゲートランナーが配置され、
前記ストライプ状の前記ゲート電極の長手方向に直交する方向に配置された前記第１の主電極端部と前記ゲートランナー端部間の直下に配置された前記ゲート電極下部には、凹部を設けた前記ソース領域を備えていることを特徴とする請求項６に記載の縦型半導体装置。
【請求項９】
前記凹部の一方の側面から前記第１の主電極端部間と前記凹部のもう一方の側面から前記ゲートパッド電極端部間の距離は２μｍ以上とすることを特徴とする請求項７または８に記載の縦型半導体装置。
【請求項１０】
前記ストライプ状のゲート電極は、前記第１の主電極下部と前記ゲートパッド電極下部の間で分離されていることを特徴とする請求項５に記載の縦型半導体装置。
【請求項１１】
前記ストライプ状の前記ゲート電極の長手方向に直交する方向に配置された前記第１の主電極端部と前記ゲートパッド電極端部間の直下に配置された前記ｐウェル領域は、隣り合う前記ｐウェル領域と連結し、前記第１の主電極端部と前記ゲートパッド電極端部間の直下には前記ゲート電極を配置しないことを特徴とする請求項５に記載の縦型半導体装置。
【請求項１２】
前記ゲートパッド電極直下に配置される前記ｐウェル領域は、連結して１つのｐウェル領域とすることを特徴とする請求項１乃至１１のいずれか１つに記載の縦型半導体装置。
【請求項１３】
素子活性部と耐圧構造部とを備えた縦型半導体装置において、
前記素子活性部には、
第１導電型の第１の半導体層と、
前記第１の半導体層の第１主面上に配置されるドリフト層と、
前記ドリフト層の表面層に配置される第２導電型のウェル領域と、
前記ウェル領域の表面層に配置される第１導電型のソース領域と、
前記ウェル領域の表面層に配置される第２導電型のコンタクト領域と、
前記ウェル領域の表面層に配置されるトレンチと、
前記トレンチ内にゲート絶縁膜を介して配置される前記ゲート電極と、
前記ゲート電極の上面に配置される層間絶縁膜と、を備え、
前記層間絶縁膜の上面には前記ソース領域、および前記コンタクト領域と電気的に接続する第１の主電極と、を備え、
前記層間絶縁膜の上面には前記第１の主電極と離れて配置され、前記ゲート電極が電気的に接続する前記ゲートパッド電極と、を備え、
前記第１の主電極下部の前記ドリフト層は、
第１の第１導電型半導体領域と第１の第２導電型半導体領域が前記第１主面に平行な方向に繰り返し交互に配置され、且つ前記第１の第２導電型半導体領域が前記ウェル領域に接する第１並列ｐｎ層と、を備え、
前記ゲートパッド電極下部の前記ドリフト層は、
第２の第１導電型半導体領域と第２の第２導電型半導体領域が前記第１主面に平行な方向に繰り返し交互に配置され、且つ前記第２の第２導電型半導体領域が前記ウェル領域に対向するように配置される第２並列ｐｎ層と、を備え、
前記第２並列ｐｎ層と前記ウェル領域との間に第１導電型分離領域を備え、
前記トレンチは、前記第１の第１導電型半導体領域、および前記第１導電型分離領域に達することを特徴とする縦型半導体装置。
【請求項１４】
前記第１の主電極と前記ゲートパッド電極間の下部には、前記トレンチを配置しないことを特徴とする請求項１３に記載の縦型半導体装置。
【請求項１５】
前記第１並列ｐｎ層の平面形状は、前記第１の第１導電型半導体領域と前記第１の第２導電型半導体領域が繰り返し交互に配置される方向に直交する方向に延びるストライプ状であることと特徴とする請求項１乃至１４のいずれか１つに記載の縦型半導体装置。
【請求項１６】
前記第２並列ｐｎ層の平面形状は、前記第２の第１導電型半導体領域と前記第２の第２導電型半導体領域が繰り返し交互に配置される方向に直交する方向に延びるストライプ状であることと特徴とする請求項１乃至１５のいずれか１つに記載の縦型半導体装置。
【請求項１７】
前記第１並列ｐｎ層の平面形状のストライプの長手方向と前記第２並列ｐｎ層の平面形状のストライプの長手方向は平行であることを特徴とする請求項１６に記載の縦型半導体装置。
【請求項１８】
前記第２並列ｐｎ層の平面形状は、格子状であることを特徴とする請求項１乃至１５のいずれか１つに記載の縦型半導体装置。
【請求項１９】
前記第１の第２導電型半導体領域、および前記第２の第２導電型半導体領域は、前記ドリフト層の前記第１主面側で不純物濃度が高く、
前記第１の第１導電型半導体領域、および前記第２の第１導電型半導体領域は、前記ドリフト層の第２主面側で不純物濃度が高い不純物濃度傾斜を備えていることを特徴とする請求項１乃至１８のいずれか１つに記載の縦型半導体装置。
【請求項２０】
前記第１の半導体層と前記第１並列ｐｎ層、および前記第２並列ｐｎ層の間に第１導電型の低抵抗層と備えることを特徴とする請求項１乃至１９のいずれか１つに記載の縦型半導体装置。
【請求項２１】
前記第１の半導体層の第２主面には第２の主電極を備えていることを特徴とする請求項１乃至２０のいずれか１つに記載の縦型半導体装置。
【請求項２２】
請求項１に記載の縦型半導体装置の製造方法において、
第１導電型の半導体基板の第１主面上に第１導電型低抵抗層をエピタキシャル成長し、前記第１導電型低抵抗層の表面に第１導電型の不純物と第２導電型の不純物を選択的にイオン注入する工程と、前記第１導電型低抵抗層の前記第１主面上に第１導電型エピタキシャル層をエピタキシャル成長させ、前記第１導電型エピタキシャル層の表面に前記第１導電型の不純物と前記第２導電型の不純物を選択的にイオン注入する層形成工程と、
前記第１導電型エピタキシャル層の前記第１主面上に前記第１導電型エピタキシャル層をエピタキシャル成長させ、前記第１導電型エピタキシャル層の表面に前記第１導電型の不純物と前記第２導電型の不純物を選択的にイオン注入する工程と、を複数回繰り返す積層工程と、を有し、
前記積層工程では、前記第１導電型分離領域形成箇所に前記第１導電型の不純物と前記第２導電型の不純物を選択的にイオン注入しないことを特徴とする縦型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等に適用可能な高耐圧で、且つ大電流容量の超接合構造を有する縦型半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
一般に半導体装置は、片面に電極部を有する横型と、両面に電極を有する縦型がある。縦型半導体装置は、オン時にドリフト電流が流れる方向と、オフ時の逆バイアス電圧による空乏層が延びる方向とが同じである。例えば、通常のプレーナ型のｎチャネル縦型ＭＯＳＦＥＴの場合、高抵抗のｎ-ドリフト層は、ＭＯＳＦＥＴがオン状態の時は縦方向にドリフト電流を流す領域として働き、オフ状態の時は空乏化して耐圧を高める働きをする。この高抵抗のｎ-ドリフト層の厚さを薄くしての電流経路を短くすることで、ドリフト抵抗が低くなる。したがって、ＭＯＳＦＥＴの実質的にオン抵抗を下げる効果がある。しかしながら、逆にｎ-ドリフト領域に広がる空乏層の広がりが狭くなるため、耐圧は低下する。
【０００３】
一方、耐圧の高い半導体装置では、耐圧を保つためにｎ-ドリフト層を厚くする必要がある。よって、オン抵抗が大きくなり、オン損失が増すことになる。このようにオン抵抗と耐圧はトレードオフ関係にある。
【０００４】
このトレードオフ関係は、ＩＧＢＴ、バイポーラトランジスタ、ダイオード等の縦型半導体装置において成立することが知られている。
【０００５】
また、このトレードオフ関係は、横型半導体装置ついても同じである。このトレードオフ関係を改善する方法として、不純物濃度を高めたｎ型の領域とｐ型の領域を交互に配置した並列ｐｎ層で構成したドリフト層を有する超接合構造の縦型半導体装置が知られている。
【０００６】
図２５は、従来の超接合構造を有する縦型半導体装置５００の平面図と断面図を示す。図２５（ａ）は平面図の一部を示し、図２５（ｂ）は図２５（ａ）のＸ−Ｘ’断面図である。ここでは、ソースパッド電極５６下およびゲートパッド電極５７下に配置される並列ｐｎ層６０の幅が同じ場合を示した。
【０００７】
この縦型半導体装置５００は、活性領域５３と、活性領域５３の外周部に配置される耐圧構造領域５２を備えている。活性領域５３には、ゲートパッド領域５４（図２５（ａ）に示す二点鎖線内）が配置されている。活性領域５３には、ｐウェル領域５５が配置され、ゲートパッド領域５４以外の活性領域５３のｐウェル領域５５の上面には、ソースパッド電極５６が配置されている。活性領域５３内の外周端には、活性領域５３を取り囲むようにｐウェル領域５５が形成され、その上面にゲートパッド電極５７に接続するゲートランナー５８が配置される。
【０００８】
ソースパッド電極５６下に配置されるゲート電極５９の平面形状は図２５（ａ）のＱ方向に延伸するストライプ状であり、ゲートパッド電極５７下全域まで延伸して配置される。尚、図２５（ａ）のＱ方向は、後述する並列ｐｎ層６０のｐ型仕切領域６０ａとｎ型ドリフト領域６０ｂが繰り返し交互に配置される方向に垂直な方向を示す。
【０００９】
ソースパッド電極５６下およびゲートパッド電極５７下の第１ｎ-ドリフト領域６９の表面層にはｐウェル領域５５が配置される。ｐウェル領域５５の表面層にはｎ+ソース領域６１、ｐ+コンタクト領域６２が配置される。ｐウェル領域５５下には、ｐウェル領域５５に接してｐ型仕切領域６０aが配置される。前記のｎ+ソース領域６１と第１ｎ-ドリフト領域６９に挟まれたｐウェル領域５５上には、ゲート絶縁膜６８を介してゲート電極５９が配置される。このゲート電極５９は延伸してゲートパッド電極５７下にも配置される。ソースパッド電極５６下のｎ+ソース領域６１、ｐ+コンタクト領域６２は、上部に配置されるソースパッド電極５６に接続する。また、ソースパッド電極５６下のゲート電極５９は、ソースパッド電極５６と層間絶縁膜６４で電気的に分離され、外周部はコンタクトホール６５を介してゲートランナー５８に接続する。
【００１０】
前記したように、活性領域５３内とゲートパッド領域５４内に同一寸法のＭＯＳ構造Ｊを形成し、ｐウェル領域５５下にはｐウェル領域５５に接続するｐ型仕切領域６０aが形成されている。ｐ型仕切領域６０ａ幅はソースパッド電極５６下部と、ゲートパッド電極５７下部で同じである。図２５（ａ）に示すＱ方向に平行な点線は、ゲート電極５９を模式的に線で示したものである。Ｊ部のＭＯＳ構造はｐウェル領域５５、ｎ+ソース領域６１、ゲート絶縁膜６８およびゲート電極５９で構成される。
【００１１】
ゲートパッド電極５７下のｎ+ソース領域６１とｐ+コンタクト領域６２は図２５（ａ）図中のＱ方向に延伸してソースパッド電極５６に接続する。
【００１２】
この縦型半導体装置５００は、ドリフト層が一様で単一の導電型でなく、縦形層状のｎ型ドリフト領域６０ｂ（ｎ型カラム）と縦形層状のｐ型仕切領域６０ａ（ｐ型カラム）が交互に繰り返して接合した多数の並列ｐｎ層６０で構成されている。
【００１３】
並列ｐｎ層６０を構成するｎ型ドリフト領域６０ｂの不純物濃度を高くしてオン抵抗を小さくし、ｎ型ドリフト領域６０ｂとｐ型仕切領域６０ａのチャージバランスをとることで、並列ｐｎ層６０の全域を空乏化して高耐圧化できる。そのため、前記のトレードオフ関係を改善することができる。前記のチャージバランスをとるとは、ｎ型ドリフト領域６０ｂ内で広がる空乏層の幅とｐ型仕切領域６０ａ内に広がる空乏層の幅が同じになるようにそれぞれの不純物濃度を決めることであり、定格電圧以下で並列ｐｎ層６０が全域で空乏化されることをいう。
【００１４】
特許文献１には、ゲートパッド電極下でのアバランシェキャリアの発生を抑制し、オン抵抗の低減を図るため、ゲートパッド電極直下にＭＯＳ構造部を形成し、ｎ型カラムとｐ型カラムの不純物濃度をソース電極下より低くすることが記載されている。
【００１５】
また、特許文献２には、ゲートパッド電極の直下部分のアバランシェブレークダウンを抑制し、安定した耐圧を確保するために、ゲートパッド電極直下にｐウェル領域を備え、このｐウェル領域下でこのｐウェル領域に接続する並列ｐｎ層のピッチを活性領域より狭くし、不純物濃度を活性領域より低くすることが記載されている。
【００１６】
この超接合構造を有する縦型半導体装置では、並列ｐｎ層のｐｎ接合の端部がｐウェル領域に接続しているため、良好なチャージバランスが得られ、また、ターンオフ時に起こり易いダイナミック・アバランシェ・ブレイクダウンが生じ難くなる。
また、特許文献３にはプレーナ型半導体装置において、ゲートパッド電極下にもＭＯＳＦＥＴのセル構造が形成されていることが記載されている。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００９−９９９１１号公報
【特許文献２】特開２００１−２９８１９１号公報
【特許文献３】特開２００５−１５０３４８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
図２６および図２７は、図２５に示す縦型半導体装置５００のターンオフ時のキャリア(電子７４）の流れを示す。
【００１９】
図２６は、ターンオフ動作に入る前のオン状態の電子７４の流れを示す図である。オン状態では、ソースパッド電極５６からｎ+ソース領域６１へ流れ出た電子７４はチャネル反転層６７を通って第１ｎ-ドリフト領域６９へ注入され、ｎ型ドリフト領域６０ｂを経由してｎ+ドレイン領域７１へ流れて行く。このとき、活性領域５３の周辺部のｎ+ソース領域６１から流れ出た電子７４は、ゲートパッド電極５７直下のｐ型仕切領域６０ａで並列ｐｎ層６０のｐ型仕切領域６０ａとｎ型ドリフト領域６０ｂが交互に繰り返す方向（図中点線矢視の横方向）へ広がることが阻害される。そのため、ドリフト層に並列ｐｎ層６０を形成しない縦型半導体装置において、電子７４の流れが並列ｐｎ層６０の繰り返し方向（図中横方向点線矢印で示す）と同じ方向（図中点線矢印）に広がる場合よりもオン抵抗は大きくなり、オン抵抗と耐圧のトレードオフ関係は必ずしも好ましいものではない。
【００２０】
図２７は、ターンオフ動作に移行して電圧が立ち上がる状態を示す図である。ｐウェル領域５５、およびｐ型仕切領域６０ａと、第１ｎ-ドリフト領域６９、第２ｎ-ドリフト領域７２、およびｎ型ドリフト領域６０ｂで構成される太線で示したｐｎ接合８０（ここでは太線は1か所のみ示した）から点線で示した空乏層８１が広がり始める。この空乏層８１により残留している電子７４は、ｎ+ドレイン領域７１へ掃き出されてゆく。
【００２１】
ターンオフ動作での電流密度は例えば１００Ａ／ｃｍ2と高く、その状態で空乏層８１内の電界強度が高まるとダイナミックアバランシェが発生する。このダイナミックアバランシェで大量に発生した正孔８３は、ｐウェル領域５５とｐ+コンタクト領域６２を通ってソースパッド電極５６に流れて行く。しかし、ゲートパッド電極５７下のｐウェル領域５５とｐ+コンタクト領域６２に入り込んだ正孔８３は、Ｑ方向にあるソースパッド電極５６まで長い距離を移動することになる。そのため、ｐウェル領域５５とｐ+コンタクト領域６２のＱ方向の抵抗Ｒにより、ゲートパッド電極５７の中央下のｐウェル領域５５とｐ+コンタクト領域６２の電位が上昇し、Ｅ部のｎ+ソース領域６１、ｐウェル領域５５、およびｎ型ドリフト領域６０ｂで構成される寄生ｎｐｎトランジスタが誤点弧する。この誤点弧により大量の後続電流が流れて破壊を起こす。つまりターンオフ（ダイナミックアバランシェ）耐量が低下する。一方、ソースパッド電極５６下のｐウェル領域５５とｐ+コンタクト領域６２に流れ込んだ正孔８３は、ｐ+コンタクト領域６２直上にあるソースパッド電極５６によって引き抜かれるのでこの現象は発生しない。
【００２２】
また、静的なアバランシェの場合も空乏層８１内で発生した正孔８３は同様の挙動を示し、ゲートパッド電極５７下でのアバランシェ耐量を低下させる。
【００２３】
図２８および図２９は、図２５の縦型半導体装置５００の寄生ダイオードの逆回復現象を示す図である。図２８は、寄生ダイオードに順方向電流が流れている状態を示す。図２９は、寄生ダイオードが逆回復している状態を示す。
【００２４】
図２８において、ソースパッド電極５６からｐウェル領域５５に注入された正孔８３は、ｐウェル領域５５、およびｐ型仕切領域６０ａと、第１ｎ-ドリフト領域６９、第２ｎ-ドリフト領域７２、およびｎ型ドリフト領域６０ｂで構成されるｐｎ接合８０を通して第２ｎ-ドリフト領域７２に流れて行く。一方、ｎ+ドレイン領域７１から第２ｎ-ドリフト領域７２に注入された電子７４は、ｎ型ドリフト領域６０ｂを通してｐ型仕切領域６０ａに流れて行く。これらの正孔８３と電子７４によって、並列ｐｎ層６０（円内９０）は電導度変調起こし、過剰キャリアが蓄積する。
【００２５】
図２９において、逆回復時には空乏層８１が前述したｐｎ接合８０から広がって行き、過剰な正孔８３はｐウェル領域５５およびｐ+コンタクト領域６２を経由してソースパッド電極５６へ掃き出される。一方、過剰な電子７４はｎ+ドレイン領域７１を経由してドレイン電極７３へ掃き出される。多数のキャリアが存在した状態で空乏層８１内の電界強度が高まるとダイナミックアバランシェが発生する。ゲートパッド電極５７下のダイナミックアバランシェで生じた多数の正孔８３は、Ｑ方向にあるソースパッド電極５６へ流れて行く。すると、図２７で説明したように、ゲートパッド電極５７下のＥ部の寄生ｎｐｎトランジスタが誤点弧する。そのため、ダイナミックアバランシェ耐量が低下する。
【００２６】
前述の図２６〜図２９で説明した現象は特許文献１，２においても発生することが推測される。
【００２７】
また、特許文献３では、プレーナ型素子であり、超接合型素子ではない。また、ゲートパッド電極直下を活性領域化することでオン抵抗を低減できるが、この手法のみでは電流経路はｐウェル領域が延伸する方向に限定される。そのため、ターンオフ時にはゲートパッド電極直下のｎ+ソース領域の終端（ゲートパッド電極に対向して配置されるソース電極にｎ+ソース領域が接続する個所）で電流密度が高くなり空乏層内の電界強度が高くなり、ダイナミックアバランシェが発生し易くなるという問題がある。
【００２８】
本発明は、前記の課題を解決して、高アバランシェ耐量、高ターンオフ耐量および高逆回復耐量を得ることができる縦型半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２９】
上述した目的を達成するために、本発明の半導体装置は、素子活性部と耐圧構造部とを備えた縦型半導体装置であり、前記素子活性部には、第１導電型の第１の半導体層と、前記第１の半導体層の第１主面上に配置されるドリフト層と、前記ドリフト層の表面層に配置される第１導電型の第２の半導体層と、前記第２の半導体層の表面層に配置される第２導電型のウェル領域と、前記ウェル領域の表面層に配置される第１導電型のソース領域と、前記ウェル領域の表面層に配置される第２導電型のコンタクト領域と、前記ウェル領域の前記ソース領域と前記第２の半導体層とに挟まれた前記ウェル領域上にゲート絶縁膜を介して配置される前記ゲート電極と、前記ゲート電極の上面に配置される層間絶縁膜と、を備え、前記層間絶縁膜の上面には前記ソース領域、および前記コンタクト領域と電気的に接続する第１の主電極と、を備え、前記層間絶縁膜の上面には前記第１の主電極と離れて配置され、前記ゲート電極が電気的に接続する前記ゲートパッド電極と、を備え、前記第１の主電極下部の前記ドリフト層は、第１の第１導電型半導体領域と第１の第２導電型半導体領域が前記第１主面に平行な方向に繰り返し交互に配置され、且つ前記第１の第２導電型半導体領域が前記ウェル領域に接する第１並列ｐｎ層と、を備え、前記ゲートパッド電極下部の前記ドリフト層は、第２の第１導電型半導体領域と第２の第２導電型半導体領域が前記第１主面に平行な方向に繰り返し交互に配置され、且つ前記第２の第２導電型半導体領域が前記ウェル領域に対向するように配置される第２並列ｐｎ層と、を備え、前記第２並列ｐｎ層と前記ウェル領域との間に第１導電型分離領域を備えることを特徴とする。
【００３０】
また、本発明に係る半導体装置は、素子活性部と耐圧構造部とを備えた縦型半導体装置であり、前記素子活性部には、第１導電型の第１の半導体層と、前記第１の半導体層の第１主面上に配置されるドリフト層と、前記ドリフト層の表面層に配置される第２導電型のウェル領域と、前記ウェル領域の表面層に配置される第１導電型のソース領域と、前記ウェル領域の表面層に配置される第２導電型のコンタクト領域と、前記ウェル領域の表面層に配置されるトレンチと、前記トレンチ内にゲート絶縁膜を介して配置される前記ゲート電極と、前記ゲート電極の上面に配置される層間絶縁膜と、を備え、前記層間絶縁膜の上面には前記ソース領域、および前記コンタクト領域と電気的に接続する第１の主電極と、を備え、前記層間絶縁膜の上面には前記第１の主電極と離れて配置され、前記ゲート電極が電気的に接続する前記ゲートパッド電極と、を備え、前記第１の主電極下部の前記ドリフト層は、第１の第１導電型半導体領域と第１の第２導電型半導体領域が前記第１主面に平行な方向に繰り返し交互に配置され、且つ前記第１の第２導電型半導体領域が前記ウェル領域に接する第１並列ｐｎ層と、を備え、前記ゲートパッド電極下部の前記ドリフト層は、第２の第１導電型半導体領域と第２の第２導電型半導体領域が前記第１主面に平行な方向に繰り返し交互に配置され、且つ前記第２の第２導電型半導体領域が前記ウェル領域に対向するように配置される第２並列ｐｎ層と、を備え、前記第２並列ｐｎ層と前記ウェル領域との間に第１導電型分離領域を備え、前記トレンチは、前記第１の第１導電型半導体領域、および前記第１導電型分離領域に達することを特徴とする。
【００３１】
また、本発明に係る縦型半導体装置の製造方法は、第１導電型の半導体基板の第１主面上に第１導電型低抵抗層をエピタキシャル成長し、前記第１導電型低抵抗層の表面に第１導電型の不純物と第２導電型の不純物を選択的にイオン注入する工程と、前記第１導電型低抵抗層の前記第１主面上に第１導電型エピタキシャル層をエピタキシャル成長させ、前記第１導電型エピタキシャル層の表面に前記第１導電型の不純物と前記第２導電型の不純物を選択的にイオン注入する層形成工程と、前記第１導電型エピタキシャル層の前記第１主面上に前記第１導電型エピタキシャル層をエピタキシャル成長させ、前記第１導電型エピタキシャル層の表面に前記第１導電型の不純物と前記第２導電型の不純物を選択的にイオン注入する工程と、を複数回繰り返す積層工程と、を有し、前記積層工程では、前記第１導電型分離領域形成箇所に前記第１導電型の不純物と前記第２導電型の不純物を選択的にイオン注入しないことを特徴とする。
【発明の効果】
【００３２】
本発明によれば、高アバランシェ耐量、高ターンオフ耐量および高逆回復耐量を得ることができる縦型半導体装置およびその製造方法を提供する。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施の形態に係る平面図を示す。
【図２】本発明の実施の形態に係る図１のＢ部拡大図とＸ−Ｘ'断面図である。
【図３】本発明の実施の形態に係る図２（ｂ）のＭ‐Ｍ'断面図である。
【図４】本発明の実施の形態に係る図２（ｂ）のＮ−Ｎ'断面図である。
【図５】本発明の実施の形態に係る図２（ｂ）のＮ−Ｎ'断面図、Ｒ部拡大図、Ｓ部拡大図、Ｕ部拡大図である。
【図６】本発明の実施の形態に係る図２（ｂ）のＯ−Ｏ'断面図である。
【図７】本発明の実施の形態に係る図２（ｂ）のＰ−Ｐ'断面図である。
【図８】本発明の実施の形態に係る縦型半導体装置１００のターンオフ動作について示す図である。
【図９】本発明の実施の形態に係る平面図である。
【図１０】本発明の実施の形態に係る平面図である。
【図１１】本発明の実施の形態に係る平面図である。
【図１２】本発明の実施の形態に係る図１のＢ部拡大図である。
【図１３】本発明の実施の形態に係る図１のＢ部拡大図である。
【図１４】本発明の実施の形態に係る図１のＢ部拡大図である。
【図１５】本発明の実施の形態に係る図１のＢ部拡大図である。
【図１６】本発明の実施の形態に係る図２（ｂ）のＰ−Ｐ'断面図である。
【図１７】本発明の実施の形態に係る図１２〜図１４のＸ−Ｘ'断面図である。
【図１８】本発明の実施の形態に係る製造工程を示す断面図である。
【図１９】本発明の実施の形態に係る製造工程を示す断面図である。
【図２０】本発明の実施の形態に係る製造工程を示す断面図である。
【図２１】本発明の実施の形態に係る図２（ａ）のＸ−Ｘ'断面図である。
【図２２】本発明の実施の形態に係る図２（ａ）のＸ−Ｘ'断面図である。
【図２３】本発明の実施の形態に係る図２（ａ）のＸ−Ｘ'断面図である。
【図２４】本発明の実施の形態に係る図２（ａ）のＸ−Ｘ'断面図である。
【図２５】従来の超接合構造を有する縦型半導体装置平面図とＸ−Ｘ断面図である。
【図２６】従来の超接合構造を有する縦型半導体装置のターンオフ動作に入る前のオン状態の電子の流れを示す図である。
【図２７】従来の超接合構造を有する縦型半導体装置のターンオフ動作に移行し、電圧が立ち上がる状態を示す図である。
【図２８】従来の超接合構造を有する縦型半導体装置の寄生ダイオードに順方向電流が流れている状態を示す図である。
【図２９】従来の超接合構造を有する縦型半導体装置の寄生ダイオードが逆回復している状態を示す図である。
【発明を実施するための形態】
【００３４】
以下、発明の実施の形態を図に基づいて説明する。
以下の実施の形態では、、第１導電型をｎ型、第２導電型をｐ型としたが、第１導電型をｐ型、第２導電型をｎ型としてもよい。
実施の形態１．
図１〜図８は、本発明に第１の実施の形態を示す。
【００３５】
図１は、縦型半導体装置１００の平面図を示す。
【００３６】
図２（ａ）には図１のＢ部拡大図を示し、図２（ｂ）には図２（ａ）のＸ−Ｘ'断面図を示す。
【００３７】
図３は、図２（ｂ）のＭ−Ｍ'断面図を示す。尚、このＭ−Ｍ'断面図は、図１のＢ部拡大図に相当する平面を示す。
【００３８】
図４は、図２（ｂ）のＮ−Ｎ'断面図を示す。尚、このＮ−Ｎ'断面図は、図１のＢ部拡大図に相当する平面を示す。
【００３９】
図５は、図２（ｂ）のＮ−Ｎ'断面図、Ｒ部拡大図、Ｓ部拡大図、Ｕ部拡大図を示す。
【００４０】
図６は、図２（ｂ）のＯ−Ｏ'断面図を示す。尚、このＯ−Ｏ'断面図は、図１のＢ部拡大図に相当する平面を示す。
【００４１】
図７は、図２（ｂ）のＰ−Ｐ'断面図を示す。尚、このＰ−Ｐ'断面図は、図１のＢ部拡大図に相当する平面を示す。
【００４２】
図８は、縦型半導体装置１００のターンオフ動作について説明した図を示す。図８（ａ）にはターンオフ直前の順電流が流れている様子を示し、図８（ｂ）にはターンオフした状態を示す。
【００４３】
図１に示すように、縦型半導体装置１００は、活性領域３と、活性領域３のを取り囲むように配置される耐圧構造領域２を備えている。活性領域３内には、ゲートパッド領域４（二点鎖線内）が配置されている。
【００４４】
耐圧構造領域２には、図示しない並列ｐｎ層が配置される。また、耐圧構造領域２には、図示しないガードリング構造、リサーフ構造およびフィールドプレート構造などが配置される。
【００４５】
図１の点線は、後述するゲート電極９を示す。ゲート電極９は、活性領域３内にストライプ状に形成されている。
【００４６】
図２（ａ）に示すように、活性領域３にはｐウェル領域５が配置され、ｐウェル領域５上面にはソースパッド電極６とゲートパッド領域４が配置され、ゲートパッド領域４内には、ゲートパッド電極７が配置されている。尚、ゲートパッド領域４は、ソースパッド電極６に周囲を囲まれている。
【００４７】
ソースパッド電極６とゲートパッド電極７は、ソースパッドを形成する電極とゲートパッドを形成する電極を示し、これらの電極はアルミ合金層で形成される。
【００４８】
活性領域３内の外周端には、ゲートランナー８が配置され、ゲートパッド電極７に接続している。ゲートランナー８は、活性領域３内のｐウェル領域５を取り囲むように層間絶縁膜１４の上面に配置され、ゲートパッド電極７に接続している。また、ゲートランナー８は、ゲート電極９の端部（図２（ａ）に示す点線の先端部）に層間絶縁膜１４に開けたコンタクトホール１５を介して電気的に接続する。
【００４９】
良好な耐圧を得るために、ゲートランナー８は、ｐウェル領域５を完全に取り囲むとよい。しかしながら、図１に示すＡ部のストライプ状のゲート電極に平行なゲートランナー８が一部欠落している場合もある。
【００５０】
図２（ｂ）に示すように、ｎ+ドレイン領域２１の主面上にドリフト領域１６が配置されている。ドリフト領域１６は、ｎ+ドレイン領域２１の主面上に第２ｎ-ドリフト領域２２が配置されている。第２ｎ-ドリフト領域２２の上面には、ｎ型ドリフト領域１０ｂが配置され、ｎ型ドリフト領域１０ｂの上面には第１ｎ-ドリフト領域１９が配置されている。第１ｎ-ドリフト領域１９の表面層には、離間して複数のｐウェル領域５が配置されている。ｎ+ドレイン領域２１のもう一方の主面上には、ドレイン電極２３が配置されている。
【００５１】
ｐウェル領域５の表面層には、ｎ+ソース領域１１が配置され、ｎ+ソース領域１１に接するようにｐ+コンタクト領域１２が配置される。ｐウェル領域５の上面には、隣り合うｐウェル領域５のｎ+ソース領域１１間に挟まれた第１ｎ-ドリフト領域１９とｐウェル領域５上にゲート絶縁膜１８を介してゲート電極９が配置される。ゲート電極９の上面には層間絶縁膜１４が配置される。層間絶縁膜１４の上面には、ｎ+ソース領域１１、ｐ+コンタクト領域１２に電気的に接続するソースパッド電極６が配置される。また、層間絶縁膜１４の上面には、ソースパッド電極６と電気的に分離したゲートパッド電極７が配置される。ゲートパッド電極７は、層間絶縁膜１４に配置したコンタクトホール１５を介してゲート電極９と電気的に接続している。前述したゲート構造はプレーナ型である。
【００５２】
尚、ゲート電極９の平面形状は、後述する第１並列ｐｎ層１０の第１ｐ型仕切領域１０ａと第１ｎ型ドリフト領域１０ｂが繰り返し交互に配置される方向に直交する方向（図２（ａ）Ｑ方向）に延伸してするストライプ状である。
【００５３】
ソースパッド電極６下部のドリフト領域１６は、第１ｐ型仕切領域１０ａと第１ｎ型ドリフト領域１０ｂが第２ｎ-ドリフト領域２２の主面に平行な方向に繰り返し交互に配置された第１並列ｐｎ層１０が配置される。第１並列ｐｎ層１０の平面形状は、第１ｐ型仕切領域１０ａと第１ｎ型ドリフト領域１０ｂが繰り返し交互に配置される方向に直交する方向（図２（ａ）Ｑ方向）に延伸するストライプ状である。尚、第１ｐ型仕切領域１０ａは、ドリフト領域１６の表面層に配置されたpウェル領域５に接している。
【００５４】
ゲートパッド電極７下部のドリフト領域１６には、第２ｐ型仕切領域１３ａと第２ｎ型ドリフト領域１３ｂが第２ｎ-ドリフト領域２２の上面に平行な方向に繰り返し交互に配置された第２並列ｐｎ層１３が配置される。ゲートパッド電極７下部のドリフト領域に配置されたｐウェル領域５と第２並列ｐｎ層１３の間には、ｎ-分離領域２０が配置されている。尚、第２並列ｐｎ層１３の第２ｐ型仕切領域１３ａは、ｐウェル領域５に対向するように配置されている。
【００５５】
第２並列ｐｎ層１３の第２ｐ型仕切領域１３ａと第２ｎ型ドリフト領域１３ｂの繰り返しピッチＴ２は、第１並列ｐｎ層１０の第１ｐ型仕切領域１０ａと第１ｎ型ドリフト領域１０ｂの繰り返しピッチＴ１より狭くなっている。また、図２（ｂ）に示すように、第２並列ｐｎ層１３の長さｅにｎ-分離領域２０の厚さｆを加えたものが第１並列ｐｎ層１０の長さｄになる。従って、第１並列ｐｎ層１０は第２並列ｐｎ層１３より長い。
【００５６】
尚、ゲートパッド電極７下部のｎ+ソース領域１１は、１つのｎ+ソース領域１１としたが、図２（ｂ）のＤ部に示すＭＯＳ部のように、１つのｐウェル領域５内に複数のｎ+ソース領域１１を形成して複数のｎ+ソース領域１１間に接するようにｐ+コンタクト領域１２を配置してもよい。また、ゲートパッド電極７下に配置されるｎ+ソース領域１１、ｐ+コンタクト領域１２、ｐウェル領域５、およびゲート電極９の平面形状は、第１並列ｐｎ層１０の第１ｐ型仕切領域１０ａと第１ｎ型ドリフト領域１０ｂが繰り返し交互に配置される方向に直交する方向（図２（ａ）Ｑ方向）に延伸してするストライプ状である。
【００５７】
前述した第２並列ｐｎ層１３の繰り返しピッチＴ２を第１並列ｐｎ層１０の繰り返しピッチより狭くすることで、第２並列ｐｎ層１３内の空乏層が広がり易くなる。よって、ゲートパッド電極７下部の隣り合うｐウェル領域５間の端部（図２（ｂ）Ｃ部）で電界が緩和され、電界集中が起こりにくくなる。このため、高アバランシェ耐量、高ターンオフ耐量および高逆回復耐量など特性改善を図ることができ、高耐圧化も容易になる。
【００５８】
つぎに、６００Ｖクラスの電圧定格を有する縦型半導体装置１００の一例について説明する。図２（ｂ）に示すドリフト領域１６を構成する第１並列ｐｎ層１０の長さｄは、例えば４４．０μｍ程度、第１並列ｐｎ層１０を構成する第１ｐ型仕切領域１０ａの幅ｇ、および第１ｎ型ドリフト領域１０ｂの幅ｈは、例えばそれぞれ６．０μｍ程度である。第１並列ｐｎ層１０の繰り返しピッチＴ１（ｇ＋ｈ）は１２．０μｍ程度である。
【００５９】
ゲートパッド電極７下の第２並列ｐｎ層１３を構成する第２ｐ型仕切領域１３ａの幅ａ、および第２ｎ型ドリフト領域１３ｂの幅ｋは例えばそれぞれ４．０μｍ程度である。第２並列ｐｎ層１３の繰り返しピッチ幅Ｔ２（ａ＋ｋ）は例えば８．０μｍ程度である。
【００６０】
図示しないが、活性領域３の外周部の耐圧構造領域２に配置する図示しない第３並列ｐｎ層の第３ｐ型仕切領域の幅、および第３ｎ型ドリフト領域の幅は、例えば４．０μｍ程度、第３並列ｐｎ層の繰り返しピッチは８．０μｍ程度である。
【００６１】
第１ｎ-ドリフト領域１９とｎ-分離領域２０をあわせたの厚さｂは、例えば５．０μｍ程度である。ｐウェル領域５の拡散深さは例えば３．０μｍ程度である。また、ｐウェル領域５の表面の不純物濃度は、例えば３．０×１０17ｃｍ-3程度である。ｎ+ソース領域１１の拡散深さは、例えば１．０μｍ程度、表面不純物濃度は例えば３．０×１０20ｃｍ-3程度である。
【００６２】
第１ｎ-ドリフト領域１９の厚さは、例えば、８．０μｍ程度で、第１ｎ-ドリフト領域１９の不純物濃度は、例えば、例えば２．０×１０14ｃｍ-3程度である。
【００６３】
ｎ-分離領域２０の厚さｆは、例えば２．５μｍ程度である。また、ｎ-分離領域２０の不純物濃度は例えば２．０×１０16ｃｍ-3程度である。
【００６４】
第２ｎ-ドリフト領域２２の厚さは、例えば２．５μｍ程度である。また、第２ｎ-ドリフト領域２２の不純物濃度は、例えば２．０×１０16ｃｍ-3程度である。
【００６５】
ｎ+ドレイン領域２１の厚さは例えば２００μｍ程度である。また、ｎ+ドレイン領域２１の不純物濃度は、例えば２．０×１０18ｃｍ-3程度である。
【００６６】
図２（ｂ）において、第１ｎ-ドリフト領域１９の厚さとｎ−分離領域２０の厚さを合計した厚さｂ（第１ｎ-ドリフト領域１９の表面から第２並列ｐｎ層１３の上端までの距離）は、第１ｎ-ドリフト領域１９の表面から第２並列ｐｎ層１３の下端までの距離ｃ（これは第１ｎ-ドリフト領域１９の厚さとｎ-分離領域２０の厚さを合計した厚さｂと第２並列ｐｎ層１３の長さｅの合計の長さである）の１／３以下にするとよい。これにより、第２並列ｐｎ層１３のチャージバランスをとることができる。これは第２並列ｐｎ層１３の長さｅが短くなるとチャージバランスが取り難くなることを意味する。
【００６７】
また、第１ｎ-ドリフト領域１９の厚さとｎ-−分離領域２０の厚さを合計した厚さｂが薄くなり過ぎると、ｎ-分離領域２０の厚さｆも薄くなり、第２並列ｐｎ層１３の第２ｐ型仕切領域１３ａと第２ｎ型ドリフト領域１３ｂが繰り返し交互に並ぶ方向に平行な方向の電流通路幅が狭くなりオン抵抗が増大する。そのため、厚さｂは、第２並列ｐｎ層１３の第２ｎ型ドリフト領域１３ｂの幅ｋ以上とする。さらに、ｎ-分離領域２０の不純物濃度を第２並列ｐｎ層１３よりも低くすることで、低い電圧で空乏層が第２並列ｐｎ層１３に到達できる。これらの効果により、高アバランシェ耐量化と高耐圧化を図ることができる。
【００６８】
尚、第１並列ｐｎ層１０，第２並列ｐｎ層１３の不純物濃度分布を表面（図中の上側）に近い側では、第１ｐ型仕切領域１０ａ、および第２ｐ型仕切領域１３ａをｐリッチ（ｐ型不純物濃度が高いこと）とし、ｎ+ドレイン領域２１（図中では下側）に近い側では、第１ｎ型ドリフト領域１０ｂ、および第２ｎ型ドリフト領域１３ｂをｎリッチにする。このように濃度傾斜をつけると、濃度傾斜が無い場合に比べて、ターンオフ時の空乏層の広がりがｐ第１ｐ型仕切領域１０ａ、および第２ｐ型仕切領域１３ａでは表面側、第１ｎ型ドリフト領域１０ｂ、および第２ｎ型ドリフト領域１３ｂではｎ+ドレイン領域２１側で遅くなり、キャリアの残留が起こり難くなる。これにより、時間を掛けてキャリア（残留分の電子と空乏層で発生した電子と正孔）がソースパッド電極６、およびｎ+ドレイン領域２１へ掃き出されるので、キャリアが取り残されることがない。具体的には濃度傾斜は例えば、低い方の濃度に対して高い方の濃度を１．５倍以上にすると効果が出てくる。しかし、この濃度傾斜を大きくすると第１ｐ型仕切領域１０ａ，第２ｐ型仕切領域１３ａと第１ｎ型ドリフト領域１０ｂ，第２ｎ型ドリフト領域１３ｂのチャージバランスが局所的に崩れるため、濃度傾斜は２倍以下にするのがよい。
【００６９】
その結果、ダイナミック・アバランシェ・ブレイクダウンがさらに起こりにくくなり、一層の高ターンオフ耐量および高逆回復耐量の縦型半導体装置１００にすることができる。
【００７０】
図３には、図２（ｂ）のＭ−Ｍ'断面図を示す。ソースパッド電極６下に配置されるゲート電極９の平面形状は、第１並列ｐｎ層１０の第１ｐ型仕切領域１０ａと第１ｎ型ドリフト領域１０ｂが繰り返し交互に配置される方向に直交する方向（図２（ａ）Ｑ方向）に延伸するストライプ状である。ゲートパッド電極７下のゲート電極９とソースパッド電極６下のゲート電極９は、電気的に接続している。ソースパッド電極６下およびゲートパッド電極７下のそれぞれのゲート電極９の幅Ｚは等しい。
【００７１】
尚、図中のゲート電極９内の点線は、図２（ｂ）に示す層間絶縁膜１４に配置されるコンタクトホール１５の位置を示している。
【００７２】
図４、図５（ａ）は、図２（ｂ）のＮ−Ｎ'断面図を示す。図４にはｎ+ソース領域１１が図示されておらず、図５（ａ）にはｐ+コンタクト領域１２が図示されていない。
【００７３】
図５（ｂ）にはＲ部拡大図、図５（ｃ）にはＳ部拡大図、図５（ｄ）にはＵ部拡大図を示す。尚、図４、図５の図中の点線は、ゲート電極９、ゲートランナー８、ソースパッド電極６、およびゲートパッド電極７の位置を示している。
【００７４】
図２（ｂ）のＦ部に示すように、ソースパッド電極６とゲートパッド電極７間の下部に配置されたゲート電極９上部は層間絶縁膜１４が露出している。同様に、ゲートランナー８とソースパッド電極６間の下部に配置されたゲート電極９上部も層間絶縁膜１４が露出している。
【００７５】
図５（ｂ）Ｒ部拡大図に示すように、ソースパッド電極６とゲートパッド電極７間の層間絶縁膜１４が露出した個所の下部に配置されたゲート電極９下部には、ｎ+ソース領域１１を配置しない。そのため、この個所には、縦型半導体装置１００がオン状態の時に、図２（ｂ）のｐウェル領域５の表面層に形成されるチャネル反転層１７が形成される。しかしながら、ｎ+ソース領域１１と接続されていない為、チャネル反転層１７を経由した電流経路にはならない。よって、外部から層間絶縁膜１４を介してゲート絶縁膜１８にイオンなどが導入された場合、例えば、周辺の雰囲気中の水分に含まれる水素イオン、ナトリウムイオン、塩素イオンなどが侵入しても、ゲートしきい値電圧Ｖｔｈの変動は起こらない。これにより、縦型半導体装置１００は、スイッチング特性やオン特性が変動せず、安定した動作をさせることができる。
【００７６】
図５（ｃ）には、ゲートランナー８とソースパッド電極６間の下部に配置されたゲート電極９下部（図中Ｓ部）の拡大図を示す。尚、ゲートランナー８とソースパッド電極６の端面は、ゲート電極９が延伸する方向（図中Ｑ方向）と直交する方向に平行である。
【００７７】
ゲートランナー８とソースパッド電極６の端面はゲート電極９が延伸する方向（図中Ｑ方向）と直交する方向に平行な場合は、ゲートランナー８とソースパッド電極６の間の下部に配置されたゲート電極９下部のｎ+ソース領域１１には、凹部を配置する。ｎ+ソース領域１１に凹部を配置することにより、ゲートランナー８とソースパッド電極６間の層間絶縁膜１４が露出した個所の下部に配置されたゲート電極９下部には、ｎ+ソース領域１１が配置されない。よって、ｎ+ソース領域１１の凹部では、縦型半導体装置１００がオン状態の時に、図２（ｂ）のｐウェル領域５の表面層にチャネル反転層１７が形成される。しかしながら、図５（ｂ）Ｒ部拡大図と同様に、ｎ+ソース領域１１と接続されていない為、チャネル反転層１７を経由した電流経路にはならない。これにより、外部から層間絶縁膜１４を介してゲート絶縁膜１８にイオンなどが導入された場合でも、ゲートしきい値電圧Ｖｔｈの変動が起こらず、縦型半導体装置１００のスイッチング特性やオン特性が変動しない。よって、縦型半導体装置１００を安定して動作させることができる。
【００７８】
図５（ｄ）には、ソースパッド電極６とゲートパッド電極７の間に下部に配置されたゲート電極９下部（図中Ｕ部）の拡大図を示す。尚、ソースパッド電極６とゲートパッド電極７の端面は、ゲート電極９が延伸する方向（図中Ｑ方向）と直交する方向に平行である。
【００７９】
ソースパッド電極６とゲートパッド電極７の間の層間絶縁膜１４が露出した個所の下部に配置されたゲート電極９下部のｎ+ソース領域１１には、凹部を配置する。ｎ+ソース領域１１に凹部を配置することにより、ソースパッド電極６とゲートパッド電極７間の下部に配置されたゲート電極９下部には、ｎ+ソース領域１１を配置しない。よって、ｎ+ソース領域１１の凹部では、縦型半導体装置１００がオン状態の時に、図２（ｂ）のｐウェル領域５の表面層にチャネル反転層１７が形成される。しかしながら、図５（ｂ）Ｒ部拡大図と同様に、ｎ+ソース領域１１と接続されていない為、チャネル反転層１７を経由した電流経路にはならない。これにより、外部から層間絶縁膜１４を介してゲート絶縁膜１８にイオンなどが導入された場合でも、ゲートしきい値電圧Ｖｔｈの変動が起こらず、縦型半導体装置１００のスイッチング特性やオン特性が変動しない。よって、縦型半導体装置１００を安定して動作させることができる。
【００８０】
図５（ｂ）、図５（ｃ）、図５（ｄ）に示すように、ソースパッド電極６とゲートパッド電極７間、およびゲートランナー８とソースパッド電極６間の層間絶縁膜１４が露出した個所の下部に配置されたゲート電極９の下部には、ｎ+ソース領域１１を配置しない。
【００８１】
図５（ｂ）、図５（ｃ）、図５（ｄ）に示すように、ｎ+ソース領域１１とソースパッド電極６、ｎ+ソース領域１１の凹部の側面とソースパッド電極６、ｎ+ソース領域１１の凹部の側面とゲートパッド電極７、凹部の側面とゲートランナー８の間の距離Ｖは２μｍ以上とする。２μｍ未満では、外部から層間絶縁膜１４を介してゲート絶縁膜１８にイオンなどが導入された場合に、ゲートしきい値電圧Ｖｔｈが変動して、縦型半導体装置１００のスイッチング特性やオン特性が変動する。これにより、縦型半導体装置１００の動作が不安定となる可能性がある。また、この距離Ｖとしては好ましくは１５μｍ以上にするとよい。
【００８２】
図６には、図２（ｂ）のＯ−Ｏ'断面図を示す。図６に示すように、ゲートパッド電極７の下部には、ｎ-分離領域２０が配置されている。図２（ｂ）に示すように第２並列ｐｎ層１３とｐウェル領域５の間にｎ-分離領域２０を配置して電気的に分離する。
【００８３】
図２（ｂ）に示すように、ゲートパッド電極７下部では、ｐウェル領域５と第１ｎ-ド
リフト領域１９、およびｎ-分離領域２０によるｐｎ接合で寄生ダイオードが構成される
。本発明の実施の形態では、図２６に示すｐ型仕切領域６０ａと、第１ｎ-ドリフト領域
６９、第２ｎ-ドリフト領域７２、およびｎ型ドリフト領域６０ｂで構成されるｐｎ接合
８０より、ｐｎ接合の面積が減少する。よって、ゲートパッド電極７下に形成される寄生ダイオードによる逆回復電流は減少し、逆回復耐量が向上する。これにより、縦型半導体装置１００の逆回復耐量を向上させることができる。さらに、ｎ-分離領域２０を配置す
ることで、ゲートパッド電極端部付近での電界集中が弱まり、高アバランシェ耐量、高ターンオフ耐量にすることができる。また、ｎ-分離領域２０を配置することで、電子の流
れが広がり低オン抵抗となる。
【００８４】
図７には、図２（ｂ）のＰ−Ｐ'断面図を示す。図7に示すように、第１並列ｐｎ層１０の第１ｐ型仕切領域１０ａと第２並列ｐｎ層１３の第２ｐ型仕切領域１３ａは、電気的に分離する。これにより、幅の異なる第１ｐ型仕切領域１０ａと第２並列ｐｎ層１３の第２ｐ型仕切領域１３ａから広がる空乏層が分離された領域で滑らかに接続して、耐圧低下を防止できる。
【００８５】
図７に示す縦型半導体装置１００は、第１並列ｐｎ層１０と第２並列ｐｎ層１３の平面形状がストライプ状である。それぞれのストライプは、第１並列ｐｎ層１０の第１ｐ型仕切領域１０ａと第１ｎ型ドリフト領域１０ｂ、第２並列ｐｎ層１３の第２ｐ型仕切領域１３ａと第２ｎ型ドリフト領域１３ｂが繰り返し交互に配置される方向に直交する方向に延伸している。第１並列ｐｎ層１０と第２並列ｐｎ層１３の平面形状のストライプの長手方向は、平行に配置されている。尚、第１並列ｐｎ層１０と第２並列ｐｎ層１３の平面形状のストライプの長手方向は、平行でなくてもよく、第１並列ｐｎ層１０と第２並列ｐｎ層１３の平面形状のストライプの長手方向が、直交するように配置してもよい。
【００８６】
図８には、縦型半導体装置１００のターンオフ動作についてを示す。図８（ａ）ターンオフ直前の順電流が流れている様子を示し、図８（ｂ）はターンオフしてチャネル反転層が閉じた状態を示す。
【００８７】
図８（ａ）において、縦型半導体装置１００がオン状態の時、図中Ｄ部に示すＭＯＳ構造を構成するｐウェル領域５にはチャネル反転層１７が形成される。このとき、活性領域３に配置されるソースパッド電極６の直下では、第１並列ｐｎ層１０の第１ｎ型ドリフト領域１０ｂが主な電流経路Ｓ１となるまた、縦型半導体装置１００がオン状態の時、ゲートパッド電極７の直下のｐウェル領域５にもチャネル反転層１７が形成される。ゲートパッド電極７の直下では、ｐウェル領域５からｎ-分離領域２０に注入された電子２４が第
２並列ｐｎ層１３の第２ｎ型ドリフト領域１３ｂへ流れて行く。
【００８８】
また、ソースパッド電極６とゲートパッド電極７間のソースパッド電極６端部の下に配置されたｐウェル領域５にチャネル反転層１７が形成され、そのチャネル反転層１７を通してｎ-分離領域２０に注入された電子２４ａは第２ｐ型仕切領域１３ａと第２ｎ型ドリ
フト領域１３ｂが繰り返し交互に配置される方向に流れて第２並列ｐｎ層１３の第２ｎ型ドリフト領域１３ｂへ流れる。このため、図２５（ｂ）に示すゲートパッド電極７下にｎ-分離領域２０がない従来構造に比べて、ソースパッド電極６とゲートパッド電極７間の
ソースパッド電極６端部の下のｐウェル領域５に形成されるチャネル反転層１７から流れ出した電子２４ａは、電流経路Ｓ１と電流経路Ｓ２を流れることができるため、電流経路が広くなる。さらに、ゲートパッド電極７下のｐウェル領域５に形成されるチャネル反転層１７から流れ出す電子２４の量が、ｎ+ソース領域１１のＱ方向の抵抗のばらつきによ
って不均一となっても、ｎ-分離領域２０を通して電子２４が横方向に流れて隣の第２ｎ
型ドリフト領域１３ｂに流れることで均一化が図られる。活性領域３に形成される電流経路Ｓ１とゲートパッド領域４に形成される電流経路Ｓ２に流れる電子２４の量は、ｎ-分
離領域２０の不純物濃度に依存する。よって、ｎ-分離領域２０の不純物濃度が高いほど
、ｎ-分離領域２０の比抵抗が低くなるため、ｎ-分離領域２０に流れる電子２４の量が増え、電流経路Ｓ２に流れる電流が増える。
【００８９】
つぎに、第２ｐ型仕切領域１３ａの幅ａと、第１ｎ-ドリフト領域１９の厚さとおよび
ｎ-分離領域２０の厚さをあわせた厚さｂの関係について説明する。
【００９０】
ｐウェル領域５に形成されるチャネル反転層１７を通して第１ｎ-ドリフト領域１９上
部から、縦型半導体装置１００の深さ方向に広がって流れる電子２４ｂが流入する角度θ（表面に対して垂直方向を基準とした角度）が４５°を超えると、急激に電子２４が広がりにくくなる。そのため、電子２４ｂが流入する角度θを４５°以下とする。電子２４ｂが流入する角度θを４５°以下とするためには、第１ｎ-ドリフト領域１９の厚さとおよ
びｎ-分離領域２０の厚さをあわせた厚さｂを第２ｐ型仕切領域１３ａの幅ａより大きく
するとよい。これにより、縦型半導体装置１００がオン状態時にｐウェル領域５に形成されるチャネル反転層１７から第１ｎ-ドリフト領域１９に流れる電子２４が効果的に分散
することができる。よって、ゲートパッド電極7下の電流経路Ｓ２に電子２４が均一に広
がり、オン抵抗を低減することができる。
【００９１】
図８（ｂ）において、ターンオフ状態では、ｐウェル領域５に形成されていたチャネル反転層１７が消滅する。ターンオフ状態直後のゲートパッド電極７下では、ｐウェル領域５とｎ-分離領域２０のｐｎ接合から図示しない空乏層が広がり始める。しかし、この時
、ｐウェル領域５と第２並列ｐｎ層１３の第２ｐ型仕切領域１３ａはｎ-分離領域２０に
より分離されているため、第２並列ｐｎ層１３に空乏層はまだ広がり始めていない。
【００９２】
縦型半導体装置１００中に残された電子２４ａは、ターンオフの瞬間に第１ｎ-ドリフ
ト領域から第１ｎ型ドリフト領域１０ｂを経由してｎ-ドレイン領域２１へ流れる電流経
路Ｓ１と、第１ｎ-ドリフト領域からｎ-分離領域２０と第２ｎ型ドリフト領域１３ｂを経由してｎ-ドレイン領域２１へ流れる電流経路Ｓ２を通って流れる。これにより、ソース
パッド電極６とゲートパッド電極７間のソースパッド電極６端部の下の第１ｎ-ドリフト
領域（Ｇ部）に電流が集中することを防止することができる。
【００９３】
その後、ゲートパッド電極７下のｐウェル領域５から延びた空乏層が第２並列ｐｎ層１３に達して、ｐウェル領域５と第２並列ｐｎ層１３の間のｎ-分離領域２０（Ｆ部）がピンチオフ状態になる。このピンチオフにより前述の電流経路Ｓ１、Ｓ２は閉じられる。よって、ソースパッド電極６とゲートパッド電極７間のソースパッド電極６端部の下に残留した電子２４ａがゲートパッド電極７下のｎ-分離領域２０の電流経路に侵入することは抑制される。
【００９４】
ターンオフの瞬間に電流経路Ｓ１とＳ２にソースパッド電極６とゲートパッド電極７間のソースパッド電極６端部の下に残留した電子２４ａが流れることで、ダイナミック・アバランシェブレイクダウンが起こりにくくなり、高ターンオフ耐量および高逆回復耐量の縦型半導体装置１００にすることができる。
【００９５】
なお、本発明の実施の形態の縦型半導体装置１００はＭＯＳＦＥＴで説明したが、ＩＧＢＴでも同様の効果が得られる。
【００９６】
ＩＧＢＴの場合は、ｎ+ドレイン領域２１のもう一方の主面上にｐ+領域を配置し、ｐ+領域にコレクタ電極を備える。
【００９７】
また、本発明の実施の形態の縦型半導体装置は、ｎ+ドレイン領域２１と第1並列ｐｎ層１０、および第２並列ｐｎ層１３の間に第２ｎ-ドリフト領域２２を配置しているが、第２ｎ-ドリフト領域２２を配置しなくてもよい。
実施の形態２．
図９は、本発明の第２の実施の形態を示す平面図である。ゲートランナー８は、ゲート電極９が延伸する方向に直交する方向に活性領域３内を横切るように配置される。活性領域３内の外周（図中の矢印Ａ）のゲートランナー８は、形成しなくてもよい。その場合は、ゲート電極９は、ゲートパッド電極７および活性領域３内を横切るゲートランナー８に図示しないコンタクトホール１５を介して電気的に接続する。
【００９８】
ゲートランナー８は、ゲート電極９が延伸する方向に直交する方向に活性領域３内を横切るように配置することで、図１と比べて、ゲート電極９のゲート配線抵抗が均等化される。このため、縦型半導体装置１００の活性領域３の中心部と端部のターンオン／オフのタイムラグを解消され、誤オン／オフが抑制される。
実施の形態３．
図１０は、本発明の第３の実施の形態を示す平面図である。ゲートパッド電極７の一辺は、活性領域３内の端部近傍に配置される。ゲートランナー８は、活性領域３内の外周に配置されている。尚、ゲート電極９が延伸する方向に平行に配置されているゲートランナー８の一辺（図中矢印Ａ）は、形成しなくてもよい。
【００９９】
ゲートパッド電極７の一辺を活性領域３内の端部近傍に配置し、活性領域３内の外周にゲートランナー８を配置することで、図１、および図９と比べて、活性領域３の有効エリアを最大限活用してＭＯＳ構造部を配置することができる。これにより、オン抵抗が低減され、導通損失を低減することができる。
実施の形態４．
図１１は、本発明の第４の実施の形態を示す平面図である。ゲートパッド電極７の一辺が活性領域３内の端部近傍に配置される。ゲートランナー８は、ゲート電極９が延伸する方向に直交する方向に活性領域３内を横切るように配置され、さらに活性領域３内の外周に配置されている。尚、活性領域３内の外周（図中の矢印Ａ）のゲートランナー８は、形成しなくてもよい。その場合は、ゲート電極９がゲートパッド電極７と活性領域３内を横切るゲートランナー８に図示しないコンタクトホール１５を介して電気的に接続する。
実施の形態５．
図１２は、本発明の第５の実施の形態を示す図１のＢ部拡大図である。尚、図１２は、ゲート電極９とｎ+ソース領域１１の位置を示した平面図である。図中の点線は、ソースパッド電極６、ゲートパッド電極７、およびゲートランナー８の位置を示す。ソースパッド電極６下部のゲート電極９の平面形状は、ストライプ状に形成され、ゲートパッド電極７下のゲート電極９とは分離している点が図３、図４と異なる。ゲート電極９は活性領域３内の外周に配置されたゲートランナー８を介してゲートパッド電極７に電気的に接続する。一方、ゲートパッド領域４内のゲート電極９は、図示しないコンタクトホール１５を介し直接ゲートパッド電極７に電気的に接続する。ソースパッド電極６とゲートパッド電極７間の下部にゲート電極９を形成しない。これにより、実施の形態１と同様に層間絶縁膜１４外部からイオンなどが導入された場合、例えば、外部の雰囲気中の水分に含まれる水素イオン、ナトリウムイオン、塩素イオンなどのイオンが入り込んだとしても、ＭＯＳＦＥＴのゲートしきい値電圧Ｖｔｈには変動が起こらず、ＭＯＳＦＥＴ動作に影響を及ぼさない。
実施の形態６．
図１３は、本発明の第６の実施の形態を示す図１のＢ部拡大図である。ゲート電極９とｎ+ソース領域１１を示した平面図である。図１２の違いは、ゲートパッド電極７下のゲート電極９ａを活性領域３内に形成されるゲート電極９よりも細く形成した点である。これにより、ゲート容量に蓄積されるゲートチャージＱｇを減少させスイッチング損失を低減することが可能になる。
実施の形態７．
図１４は、本発明の第７の実施の形態を示す図１のＢ部拡大図である。ゲート電極９とｎ+ソース領域１１の位置を示した平面図である。ゲート電極９の平面形状は、ストライプ状である。図１３との違いは、ゲートパッド領域４のゲート電極９の平面形状のストライプの短手方向のピッチを小さくした点である。これにより、ゲートパッド電極７下のｐウェル領域５に形成されるチャネル反転層１７の密度を高くするができる。よって、オン抵抗を減少させ、導通損失を低減することができる。
実施の形態８．
図１５は、本発明の第８の実施の形態を示す図１のＢ部拡大図である。ゲート電極９とｎ+ソース領域１１の位置を示した平面図である。図１２との違いは、ゲートパッド電極７下のゲート電極９の平面形状を格子状に形成した点である。これにより、実施の形態５と同様な効果を得ることができる。
実施の形態９．
図１６は、本発明の９の実施の形態を示す図２（ｂ）のＰ−Ｐ'断面図であり、図７に
相当する平面図である。図７との違いは、第２並列ｐｎ層１３を構成する第２ｐ型仕切領域１３ａが格子状に配置されている点である。これにより、平面形状がストライプ状の場合と比べて空乏層の広がりが均一化され、耐圧を確保しやすくなる。
実施の形態１０．
図１７は、本発明の１０の実施の形態を示す図１２〜１４のＸ−Ｘ'断面図である。ソースパッド電極６とゲートパッド電極７間の下部に配置されたｐウェル領域５がソースパッド電極６下部とゲートパッド電極７下部に跨って形成され、ゲートパッド電極７の外周部下に配置されるｎ+ソース領域１１はソースパッド電極６に接続する。ゲートパッド電極７下部のゲート電極９はソースパッド電極６下部のゲート電極９とは分離されている。ソースパッド電極６下部のゲート電極９はゲートランナー８を介してゲートパッド電極７に接続している。
【０１００】
また、ソースパッド電極６とゲートパッド電極７間の層間絶縁膜１４が露出している個所の下部には、ゲート電極９は形成されない。ゲートパッド電極７下部のゲート電極９は、ゲートパッド領域４内の一部で図１７に示すようにゲートパッド電極７を電気的に接続している。尚、ゲートパッド電極７下部のｎ+ソース領域１１は、ゲートパッド電極７に対向するソースパッド電極６に接続している。これにより、ソースパッド電極６下部とゲートパッド電極７下部間に跨って形成されるｐウェル領域５にはチャネル反転層１７が形成される。しかしながら、ソースバッド電極６とゲートパッド電極間の層間絶縁膜１４が露出している個所の下部にはｎ+ソース領域１１が形成されており、チャネル反転層１７が形成されない。よって、外部から層間絶縁膜１４を介してゲート絶縁膜１８にイオンなどが導入された場合、例えば、外部雰囲気中の水分に含まれる水素イオン、ナトリウムイオン、および塩素イオンなどが導入されてもゲートしきい値電圧の変動が起こらない。そのため、縦型半導体装置１００のスイッチング特性やオン特性が変動せず、縦型半導体装置１００を安定して動作させることができる。
実施の形態１１．
図１８〜図２０は、本発明の第１１の実施の形態を示す製造工程の断面図である。
【０１０１】
図１８（ａ）に示すように、例えば、２００μｍ厚みのｎ+基板３１の主面上に、ｎ-エピタキシャル層３２を形成する。尚、ｎ+基板３１は、ｎ+ドレイン領域２１となる。
【０１０２】
図１８（ｂ）に示すように、ｎ+基板３１上に形成されたｎ-エピタキシャル層３２にｎ型の不純物であるボロン３３とｐ型の不純物であるリン３４を図示しないレジストマスクをマスクとして選択的にイオン注入する。このとき、活性領域３となる領域に打ち込むボロン３３とリン３４の注入領域の幅ｇ１，ｈ１（熱拡散後第１ｐ型仕切領域１０ａの幅ｇと第１ｎ型ドリフト領域１０ｂの幅ｈになる）よりゲートパッド領域４となる領域に打ち込むボロン３３とリン３４の注入領域の幅ａ１，ｋ１（熱拡散後第２ｐ型仕切領域１３ａの幅ａと第２ｎ型ドリフト領域１３ｂの幅ｋになる）が狭くなるようにレジストマスクの開口を形成する。
【０１０３】
図１８（ｃ）に示すように、さらに、ｎ-エピタキシャル層３２を形成して選択的イオン注入を複数回繰り返す（ここでは５回繰り返す）。最上段の一つ手前のｎ-エピタキシャル層３５を形成した後、活性領域３となる個所のみにボロン３３とリン３４をイオン注入する。続いて、最上段のｎ-エピタキシャル層３６を形成する。その後、熱処理して熱拡散を行い、第１ｐ型仕切領域１０ａ、第２ｐ型仕切領域１３ａと第１ｎ型ドリフト領域１０ｂ，第２ｎ型ドリフト領域１３ｂを形成する。第１ｐ型仕切領域１０ａと第１ｎ型ドリフト領域１０ｂで第１並列ｐｎ層１０が形成され、第２ｐ型仕切領域１３ａと第２ｎ型ドリフト領域１３ｂで第２並列ｐｎ層１３が形成される。活性領域３となる個所のみにイオン注入を行ったｎ-エピタキシャル層３５の第２ｐ型仕切領域１３ａと第２ｎ型ドリフト領域１０ｂが形成されない個所がｎ-分離領域２０となる。また、最上段のｎ-エピタキシャル層３６が第１ｎ-ドリフト領域１９となる。さらに、ｎ+基板３１の上面に形成されたｎ-エピタキシャル層３２の第１ｐ型仕切領域１０ａ、第２ｐ型仕切領域１３ａと第１ｎ型ドリフト領域１０ｂ，第２ｎ型ドリフト領域１３ｂが形成されていない領域が第２ｎ-ドリフト領域となる。
【０１０４】
図１９（ｄ）に示すように、最上段のｎ-エピタキシャル層３６の上面にゲート絶縁膜１８を形成し、ゲート絶縁膜１８の上面にポリシリコンのゲート電極９を形成する。
【０１０５】
図１９（ｅ）において、ゲート電極９と図示しないレジストマスクをマスクとしてイオン注入を行い、ｐウェル領域５を形成する。
【０１０６】
図２０（ｆ）において、活性領域３のｐウェル領域５の表面層にｎ+ソース領域１１とｐ+コンタクト領域１２をイオン注入により形成する。ゲートパッド領域４のｐウェル領域５の表面層にｎ+ソース領域１１とｐ+コンタクト領域１２をイオン注入により形成する。
【０１０７】
図２０（ｇ）において、表面を層間絶縁膜１４で被覆し、レジストマスクをマスクとしてエッチングを行ってパターニングをした後、層間絶縁膜１４上には、ソースパッド電極６、ゲートパッド電極７、およびゲートランナー８が形成される。また、ｎ+基板３１のもう一方の主面（ｎ+ドレイン領域２１の裏面）には、ドレイン電極２３を形成する。ソースパッド電極６はゲートパッド電極７を取り囲むように形成され、ｎ+ソース領域１１とｐ+コンタクト領域１２に電気的に接続する。ゲートランナー８は、ゲートパッド電極７に電気的に接続し、ゲート電極９は層間絶縁膜１４に形成されたコンタクトホール１５を介してゲートランナー８もしくはゲートパッド電極７と電気的に接続する。
実施の形態１２．
図２１は、本発明の第１２の実施の形態を示す図２（ａ）のＸ−Ｘ'断面図である。図２（ｂ）の縦型半導体装置１００との違いは、ゲートパッド電極７下のｐウェル領域５が広い一つの領域である点である。また、第２並列ｐｎ層１３の上面には、ゲート電極９は形成しない。さらに、ゲートパッド電極７下部の１つのｐウェル領域に形成されたｎ+ソース領域１１は、ソースパッド電極６に電気的に接続されている。オン抵抗は、ゲートパッド電極７下部のｐウェル領域５に形成されるチャネル反転層１７が少なくなるため図２（ｂ）の縦型半導体装置１００に比べて多少上昇する。しかし、従来の縦型半導体装置５００に比べると、ｎ-分離領域２０を配置することでオン抵抗の低減を図ることができる。また、ゲートパッド電極７のｐウェル領域５と第１ｎ-ドリフト領域１９、およびｎ-分離領域２０のｐｎ接合で構成される寄生ダイオードの接合面積が小さくなるため、逆回復耐量の向上を図ることができる。
実施の形態１３．
図２２は、本発明の第１２の実施の形態を示す図２（ａ）のＸ−Ｘ'断面図である。図
２（ｂ）の縦型半導体装置１００との違いは、第２並列ｐｎ層１３の第２ｐ型仕切領域１３ａと第２ｎ型ドリフト領域１３ｂの繰り返しピッチＴ２が第１並列ｐｎ層１０の第１ｐ型仕切領域１０ａと第１ｎ型ドリフト領域１０ｂの繰り返しピッチＴ１と同じである点である。この場合は、従来の縦型半導体装置５００に比べると、ｎ-分離領域２０を配置す
ることでオン抵抗の低減を図ることができる。また、ゲートパッド電極７のｐウェル領域５と第１ｎ-ドリフト領域１９、およびｎ-分離領域２０のｐｎ接合で構成される寄生ダイオードの接合面積を小さくすることができるため、逆回復耐量の向上を図ることができる。
実施の形態１４．
図２３は、本発明の第１４の実施の形態を示す図２（ａ）のＸ−Ｘ'断面図である。
図２（ｂ）の縦型半導体装置１００との違いは、ゲート構造をプレーナ型ではなくトレンチ型にした点である。
【０１０８】
ｐウェル領域５の表面層からｐウェル領域５を貫通して第１ｎ型ドリフト領域１０ｂ、およびｎ-分離領域２０に達するトレンチ２５を配置する。ｐウェル領域５の表面層には
、ｎ+ソース領域１１を形成する。ｐウェル領域５内のｎ+ソース領域１１に接するようにｐ+コンタクト領域１２を配置する。トレンチ２５の内壁には、ゲート絶縁膜１８を介し
てポリシリコンのゲート電極９を配置する。ｎ+ソース領域１１と第１ｎ型ドリフト領域
１０ｂ、およびｎ-分離領域２０に挟まれたｐウェル領域５にトレンチ２５に形成されたゲート絶縁膜１８に沿う方向（図中縦方向）にチャネル反転層１７が形成される。
【０１０９】
トレンチ構造にすることによりセルピッチを微細化することが容易になり、図１の縦型半導体装置１００のピッチ寸法を１／５程度まで縮小することが出来る。
実施の形態１５．
図２４は、本発明の第１５の実施の形態を示す図２（ａ）のＸ−Ｘ'断面図である。
【０１１０】
実施の形態１４では、層間絶縁膜１４が露出している個所の近傍下にチャネル反転層１７が形成されるので、ゲートしきい値電圧の変動が起こる可能性がある。本発明の第１５の実施の形態はそれを防止する。
【０１１１】
図２３との違いは、ソースパッド電極６とゲートパッド電極７の間の層間絶縁膜１４が露出している個所の下部にはトレンチ２５が配置していない点である。ソースパッド電極６下部とゲートパッド電極７下部間に跨って形成されるｐウェル領域５には、トレンチ２５に形成されたゲート絶縁膜１８に沿う方向にチャネル反転層１７が形成される。しかしながら、ソースパッド電極６とゲートパッド電極間の層間絶縁膜１４が露出している個所の下部ではチャネル反転層１７は形成されない。よって、外部から層間絶縁膜１４を介してゲート絶縁膜１８にイオンなどが導入された場合、例えば、外部雰囲気中の水分に含まれる水素イオン、ナトリウムイオン、および塩素イオンなどが導入されてもゲートしきい値電圧の変動は起こらない。そのため、図２３に示す縦型半導体装置４００と比べてスイッチング特性やオン特性が変動しないため、安定して動作させることができる。
【符号の説明】
【０１１２】
１    半導体チップ
２    耐圧構造領域
３    活性領域
４    ゲートパッド領域
５    ｐウェル領域
６    ソースパッド電極
７    ゲートパッド電極
８    ゲートランナー
９    ゲート電極
１０    第１並列ｐｎ層
１０ａ    第１ｐ型仕切領域
１０ｂ    第１ｎ型ドリフト領域
１１    ｎ+ソース領域
１２    ｐ+コンタクト領域
１３    第２並列ｐｎ層
１３ａ    第２ｐ型仕切領域
１３ｂ    第２ｎ型ドリフト領域
１４    層間絶縁膜
１５    コンタクトホール
１６    ドリフト領域
１７    チャネル反転層
１８    ゲート絶縁膜
１９    第１ｎ-ドリフト領域
２０    ｎ-分離領域
２１    ｎ+ドレイン領域
２２    第２ｎ-ドリフト領域
２３    ドレイン電極
２４、２４ａ、２４ｂ  電子
２５    トレンチ
３１    ｎ+基板
３２、３５、３６    ｎ-エピタキシャル層
３３    ボロン
３４    リン
１００、２００、３００、４００    縦型半導体装置
【図１】
2015213141.tif 000003
【図２】
2015213141.tif 000004
【図３】
2015213141.tif 000005
【図４】
2015213141.tif 000006
【図５】
2015213141.tif 000007
【図６】
2015213141.tif 000008
【図７】
2015213141.tif 000009
【図８】
2015213141.tif 000010
【図９】
2015213141.tif 000011
【図１０】
2015213141.tif 000012
【図１１】
2015213141.tif 000013
【図１２】
2015213141.tif 000014
【図１３】
2015213141.tif 000015
【図１４】
2015213141.tif 000016
【図１５】
2015213141.tif 000017
【図１６】
2015213141.tif 000018
【図１７】
2015213141.tif 000019
【図１８】
2015213141.tif 000020
【図１９】
2015213141.tif 000021
【図２０】
2015213141.tif 000022
【図２１】
2015213141.tif 000023
【図２２】
2015213141.tif 000024
【図２３】
2015213141.tif 000025
【図２４】
2015213141.tif 000026
【図２５】
2015213141.tif 000027
【図２６】
2015213141.tif 000028
【図２７】
2015213141.tif 000029
【図２８】
2015213141.tif 000030
【図２９】
2015213141.tif 000031