(57)【要約】      （修正有）【課題】電波時計の受信時と非受信時において、発振回路を停止することなく、所望の周波数調整を行う。【解決手段】発振回路２と、発振回路２に接続される周波数調整回路３と、第１の定電圧生成回路４、第２の定電圧生成回路５とを設け、更にその第１の定電圧生成回路４および第２の定電圧生成回路５より生成されるそれぞれ異なる２つの電圧を切り替える電圧切替回路６を備え、電波時計の受信時において発振回路２の負荷容量値を変更する際、発振器へと印加される電圧をより大きい電圧に切り替えることで、発振器２の特性を向上する。【選択図】図１
2015169600.tif 000002
【特許請求の範囲】
【請求項１】
時刻計時における基準信号源としての時計発振回路と、
外部電波を受信するためのヘテロダイン受信回路と、
該ヘテロダイン受信回路で使用する局部発振周波数を作成するＰＬＬ回路と、を有し、
前記時計発振回路が前記ＰＬＬ回路の基準周波数を発生する基準周波数発生手段を兼ねた電波時計であって、
前記時計発振回路の発振条件を変更する制御手段を更に有し、
該制御手段は、前記外部電波の受信時と非受信時とで前記時計発振回路の発振周波数が異なるように、前記時計発振回路の発振条件を変更する電波時計において、
前記制御手段は、前記外部電波の受信時における前記時計発振回路の駆動能力を、非受信時よりも増大させることを特徴とする電波時計。
【請求項２】
複数の異なる電圧を出力可能な前記時計発振回路用の電源回路と、
該複数の電圧出力のうちのいずれか１つの電圧を前記時計発振回路に供給する電圧切替回路を有し、
前記制御手段は、前記外部電波の受信時における前記時計発振回路の電源電圧が、
非受信時よりも高くなるように前記電圧切替回路を制御することを特徴とする請求項１に記載の電波時計。
【請求項３】
複数の異なる電源電流量を出力可能な前記時計発振回路用の電源回路と、
該複数の電源電流量のうちのいずれか１つの電流量を前記時計発振回路に供給するように電源回路を制御する電流制御回路を有し、
前記制御手段は、前記外部電波の受信時における前記時計発振回路への電源電流量が、非受信時よりも大きくなるように前記電流制御回路を制御することを特徴とする請求項１に記載の電波時計。
【請求項４】
前記時計発振回路内にあって、異なる増幅能力を有する発振増幅回路と、
該発振増幅回路の増幅能力を変更する切替回路を有し、
前記制御手段は、前記外部電波の受信時における前記発振増幅回路の増幅能力が非受信時よりも大きくなるように前記切替回路を制御することを特徴とする請求項１に記載の電波時計。
【請求項５】
前記ヘテロダイン受信回路は複数周波数の前記外部電波を受信可能に構成され、
前記制御手段は、前記周波数毎に前記時計発振回路の駆動能力を変更することを特徴とする請求項１から４のいずれか１つに記載の電波時計。
【請求項６】
前記制御手段は、前記時計発振回路の発振条件として、該時計発振回路の負荷容量値を変更することを特徴とする請求項１から５のいずれか１つに記載の電波時計。
【請求項７】
前記局部発振周波数を測定する局部発振周波数測定回路を有し、該局部発振周波数測定回路の測定結果に基づき、前記時計発振回路の駆動能力を変更することを特徴とする請求項１から６のいずれか１つに記載の電波時計。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電波時計に関する。特に、ヘテロダイン方式の受信回路を有する電波時計に関する。
【背景技術】
【０００２】
従来から時刻情報を含む標準電波を受信し、その取得した標準時刻情報を利用して時刻を修正する電波時計が知られている。
【０００３】
電波時計は、電波送信所から発信される標準電波を、時計に内蔵してあるアンテナにより受信し、その後受信ＩＣで受信信号の増幅を行い、アナログからデジタルへと受信信号を変換し、デジタルデータとなった時刻コードをマイコンへと送信し、マイコンで時刻情報を解析し、その時刻情報を基に、時計のモータを駆動させ、時刻を修正するという仕組みになっている。
【０００４】
電波時計の受信回路構成の一つとして、ヘテロダイン方式がある。
前記標準電波の搬送波周波数は複数あり、例えば日本国内で用いられるＪＪＹは、４０ｋＨｚと６０ｋＨｚで運用されている。
その場合通常は、搬送波周波数ごとに受信回路が必要になってしまうが、ヘテロダイン方式は異なる搬送周波数を１つの中間周波数に変換するため、１つの受信回路で、時刻信号を抽出することができる。
しかしながら、ヘテロダイン方式は、局部発振器用の高精度な発振回路を必要とするため、高コスト、消費電力増大、回路規模の増大という問題がある。
特許文献１では、時計用発振回路からの信号をヘテロダイン受信機の局部発振回路の基準周波数および時計の計時信号に共用した場合でも、感度劣化を最小限に抑えられ、かつ、周波数調整回路を簡素化し、周波数調整動作の回数を減らし低コストで回路規模の小さい電波時計が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】ＷＯ２０１１／１１８８２０号公報（図１）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１では、感度劣化を抑えるために、発振回路の負荷容量を変更することで発振周波数を調整し、局部発振回路の周波数ずれを抑制するものであるが、発振回路の負荷容量を大きなものに切り替えた時に、耐雑音性低下とDCバイアスの変化による出力信号歪とバイアス変化による信号伝達性能低下が生じ、周波数安定度の低下や、発振停止してしまう問題がある。また上記問題は、周辺環境が高温状態で顕著になる。
【０００７】
本発明は、電波時計の受信時と非受信時において、発振回路の負荷容量を変更する場合に、前記問題により発振回路を停止することなく、標準電波受信時に所望の周波数調整を行うことを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明は、
時刻計時における基準信号源としての時計発振回路と、
外部電波を受信するためのヘテロダイン受信回路と、
該ヘテロダイン受信回路で使用する局部発振周波数を作成するＰＬＬ回路と、を有し、
前記時計発振回路が前記ＰＬＬ回路の基準周波数を発生する基準周波数発生手段を兼ね
た電波時計であって、
前記時計発振回路の発振条件を変更する制御手段を更に有し、
該制御手段は、前記外部電波の受信時と非受信時とで前記時計発振回路の発振周波数が異なるように、前記時計発振回路の発振条件を変更する電波時計において、
前記制御手段は、前記外部電波の受信時における前記時計発振回路の駆動能力を、非受信時よりも増大させることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、電波受信時における発振回路の駆動能力を、非受信時よりも増大させること、より具体的には、電波受信時に発振器への印加電圧を大きくすることで、発振器自体の特性が向上し、電波受信時に周波数調整のため発振器に接続された負荷容量が大きくなり、発振器が発振条件を満たせなくなったとしても、発振異常や発振停止することがない。また、周辺環境の温度変化により、発振困難な場合にも発振起動性が向上するため、正常に発振を維持したまま発振周波数の調整が可能となる。
さらに、電波受信時に発振器へと接続される負荷容量の値をコントロールするスイッチへの印加電圧を大きくすることで、スイッチ自体のインピーダンスが下がり、スイッチングしやすくなり、所望の設定容量を付加した発振周波数を直ちに得ることが可能となる。
【００１０】
加えて、電波受信時に発振器への印加電圧を大きくすることによって、調整可能な周波数の可変幅を大きくすることができる。
これにより、水晶振動子の納入規格を広げることが可能になり、水晶振動子納入にかかるコストの削減効果が見込める。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態におけるブロック図である。
【図２】本発明の第１の実施形態における発振回路周辺部の詳細図である。
【図３】本発明の第１の実施形態における電圧切替回路である。
【図４】本発明の第１の実施形態における通常状態と電波受信時の各出力のタイミングチャートである。
【図５】本発明の第１の実施形態における電波受信開始から電波受信終了までのフローチャートである。
【図６】本発明の第１の実施形態における周波数調整量算出工程である。
【図７】本発明の第１の実施形態での発振器印加電圧と周波数変化である。
【図８】本発明の第１の実施形態における発振器への負荷容量とbit数との対応表である。
【図９】本発明の第２の実施形態における周波数調整量算出工程である。
【図１０】本発明の第２の実施形態における受信局と発振器印加電圧の対応表である。
【図１１】本発明の第３の実施形態におけるブロック図である。
【図１２】本発明の第４の実施形態におけるブロック図である。
【図１３】本発明の第５の実施形態における定電圧生成回路である。
【図１４】本発明の第６の実施形態における発振回路周辺部の詳細図である。
【図１５】特許文献１に開示された従来の発明のシステム構成図である。
【発明を実施するための形態】
【００１２】
［第１の実施形態］
図１は第１の実施形態における電波時計１の発振回路周りのブロック図である。図１において、第１の実施形態における電波時計１の発振回路は、発振回路２と、発振回路２にかかる周波数調整回路３と、第１の定電圧生成回路４、第２の定電圧生成回路５と、前記第
１の定電圧生成回路４と第２の定電圧生成回路５とを切り替える電圧切替回路６とを備えている。
後述するが、前記第１の定電圧生成回路４の出力電圧を３３、前記第２の定電圧生成回路５の出力電圧を３２としている。
【００１３】
発振回路２は、外部から信号を加えずに、一定波形を一定周期で発生する回路である。電気回路でシステムを組む際に各種の処理を行うための基本クロックを作成するために用いられる。
【００１４】
時計のように極めて高い精度を必要とする場合には、水晶振動子を用いた発振回路がよく用いられる。使用される水晶振動子は３２７６８ｋＨｚが一般的である。発振回路で生成された基準クロックは、図示していない電波時計の受信回路においても用いられる。
【００１５】
特許文献１にあるように、受信回路内部の局部発振回路へと入力される基準クロックは、発振回路のバラつきや、水晶振動子のバラつきにより最適な周波数になっていないことが多い。
また、上記のバラつきを除き、発振器の発振条件を最適化した場合においても、局部発振回路で生成されるクロックは、受信局ごとに規定の分周比で定まるため、受信局ごとに最適値に合わせ込むことが必要である。
受信局ごとに基準クロックを微調整し、最適値に合わせこむことで、受信感度を向上させることが出来る。
【００１６】
図１５は、特許文献１に示した従来技術のブロック図であり、主旨を逸脱しない範囲で書き直したものである。
【００１７】
図１５において、１５０１は水晶振動子、１５０２は発振回路、１５０３は発振条件調整回路、１５０４は分周回路、１５０５は論理緩急回路、１５０６は制御回路、１５０７は受信回路部である。
【００１８】
発振条件調整回路１５０３によって発振回路１５０２の発振周波数が変わり、受信に適した基準クロックが受信回路１５０７へと入る。また論理緩急回路１５０５によって、分周回路の分周比を調整している。
【００１９】
第１の定電圧生成回路４は電圧レギュレータ回路によって構成することができる。
第１の定電圧生成回路４の出力３３は、例えば、−０．８５Ｖと設定することができ、以下本明細書ではＶＲＥＧと表記する。
第２の定電圧生成回路５の出力３２も電圧レギュレータ回路によって構成しても良く、例えば、−１．１５Ｖと設定することができ、以下本明細書ではＶＭＩＣと表記する。電圧切替回路６は前記ＶＲＥＧとＶＭＩＣとを切り替える回路であり、ＶＲＥＧもしくはＶＭＩＣを発振器の電源として供給する。
【００２０】
一般的に、時計回路はＶＤＤをＧＮＤ（０Ｖ）にする場合が多く、従って、電源電圧は−（マイナス）表記となる。
前述のように、電圧切替回路を設け、発振回路に対して供給する電圧を変える理由については後述する。
以下、標準電波受信を行わない時計状態を通常状態と呼び、標準電波を受信する準備が終わった状態も含めて、標準電波を受信している状態を受信状態と呼ぶ事にする。
【００２１】
電波時計に使用されるマイコンＩＣ、受信ＩＣ等の回路は１種類の電源で駆動させるのではなく、複数の電源系をもつことが一般的である。
そのため、通常状態での発振回路２の電源であるＶＲＥＧに加え、ＶＲＥＧ＜ＶＭＩＣとなるＶＭＩＣの電圧は、例えば、図示していない制御手段としてのマイコンの電源として使用されている電圧等を兼用させれば良い。
なお、ＶＲＥＧとＶＭＩＣはＶＲＥＧ＜ＶＭＩＣとなっていることが必要であり、上記の関係を満たせれば、電圧値は問わないこととする。
ここで、上述のように、電源はマイナス電位のため、電圧の比較は絶対値で行っている。また、マイナス電位のため、ＶＭＩＣはＶＲＥＧより「深い」と表現すべきだが、本明細書では便宜上「高い」と表現する。
通常、電源等に使用している電圧を本構成の定電圧回路の出力として兼用させることで、定電圧生成回路を複数用意せずに本発明を構成することが出来る。
【００２２】
周波数調整回路３は発振回路２の基準クロックを微調整する回路であり、こちらも後述するが、周波数調整回路３内部のスイッチ手段の電源はＶＭＩＣとなっている。
発振回路２の基準クロックを受信局ごとに微調整するために発振回路の負荷容量を調整する。
ただし負荷容量が大きくなったり、温度変化によって発振維持が困難になってしまうことがある。その問題を解決するのが本発明である。
【００２３】
図２は、発振回路２と電圧切替回路６と周波数調整回路３の詳細な構成を示した回路図である。
２０２は周波数調整回路であり、２０８、２０９は発振器にあらかじめ設定され、付加される負荷容量である。
負荷容量２０８をＣｉｎ、２０９をＣｏｕｔと、本明細書では以降呼ぶこととする。
２０３は時計でよく用いられる形の、発振インバータを用いた発振器であり、２０４は帰還抵抗、２０５は増幅回路としての発振インバータ、２０６は水晶振動子、２０７は安定化抵抗である。
２１０、２１２は周波数調整信号２０１を受けてＯＮ／ＯＦＦするスイッチ手段であり、２１１、２１３はスイッチ手段２１０、２１２のＯＮに伴って、発振器へと接続される負荷容量である。
２０１は、図示しない電波時計内部のマイコンＩＣからの信号を受け、スイッチ手段２１０および２１２に信号を送る周波数調整回路である。
なお、２１１がＣｉｎ側に接続される負荷容量、２１３がＣｏｕｔ側に接続される負荷容量、２１０がＣｉｎ側負荷容量切替のスイッチ手段、２１２がＣｏｕｔ側負荷容量切替のスイッチ手段である。
スイッチ手段２１０および２１２のＯＮ／ＯＦＦによって、発振器へ接続される負荷容量を変えることにより、発振器の基準クロックの周波数を変更する。
【００２４】
次に、図２の動作について説明する。
通常状態では、電圧切替回路６の出力はＶＲＥＧであり、発振インバータ２０５の電源もＶＲＥＧである。
その際、周波数調整回路２０１によりスイッチ手段２１０および、２１２はＯＦＦとなり、発振器への負荷容量の接続は、あらかじめ設定された容量Ｃｉｎ、Ｃｏｕｔのみである。
電波受信時には電圧切替回路６の出力はＶＭＩＣであり、発振器２０３の電源もＶＭＩＣとなる。その際、周波数調整回路２０１によりスイッチ手段２１０および、２１２は選択的にＯＮ／ＯＦＦし、発振器への負荷容量の接続は、あらかじめ設定された容量Ｃｉｎ、Ｃｏｕｔに加えて、負荷容量２１１、２１３が選択的に接続される。
またスイッチ手段２１０および２１２はＶＭＩＣで駆動する。
【００２５】
発振回路２０３は、一般的によく用いられるインバータを利用した発振回路であり、水
晶発信子の端子を図２に示すようにそれぞれＰ１、Ｐ２とする。Ｐ１、Ｐ２に接続する負荷容量を段階的に変えることで、必要な周波数が得られる。
ここでは、Ｐ１、Ｐ２の両端子に容量を付加しているが、発振回路の設計によってはどちらか片方であってもかまわない。
【００２６】
受信時に接続される負荷容量として、負荷容量２１１のみを用いる場合、例えば０．２ｐＦ、０．４ｐＦ、０．８ｐＦ、１．６ｐＦ、３．２ｐＦ等に大きさを分けることにより、スイッチ手段２１０のＯＮ／ＯＦＦの数で、接続される負荷容量を細かく決定することができ、詳細な周波数調整が可能となる。
なお、スイッチ手段２１０、負荷容量２１１の個数が多ければ多いほど詳細に周波数調整が可能となる。
【００２７】
特許文献１にあるように、受信回路内部の局部発振回路へと入力される基準クロックは、発振回路のバラつきや、水晶振動子のバラつきにより最適な周波数になっていないことが多い。
また、上記のバラつきを除き、発振器の発振条件を最適化した場合においても、局部発振回路で生成されるクロックは、受信局ごとに規定の分周比で定まるため、受信局ごとに最適値に合わせ込むことが必要である。
電圧切替回路６によるＶＲＥＧまたはＶＭＩＣの出力は、発振器２０３の発振インバータ２０５に印加され、スイッチ手段２１０と２１２の駆動電圧にはＶＭＩＣが用いられる。発振インバータ２０５は、例えば、ＭＯＳＦＥＴで構成され、図示しないＮｃｈのトランジスタのソースおよびバルクにＶＲＥＧまたはＶＭＩＣが印加されるようする。
また、スイッチ手段２１０または２１２は、例えばＴＧ（トランスミッションゲート）で構成され、こちらもＴＧを構成するＮｃｈトランジスタのソースおよびバルクにＶＭＩＣが印加されるような構成が望ましい。
バルクにＶＭＩＣを印加することにより、スイッチ手段２１０、２１２のインピーダンスが下がり、そこへ流れる電流が大きくなることで、スイッチングが容易になるのと同時に、負荷容量（例えばＭＯＳ容量）へも大きな電圧が印加されることとなり、あらかじめ設定した負荷容量に近い容量を接続することができるようになる。
【００２８】
図３は、発振インバータ２０５の駆動電圧を生成する電圧切替回路６の詳細を表した図である。
３２は第２の定電圧生成回路５の出力であるＶＭＩＣ、３３は第１の定電圧生成回路４の出力であるＶＲＥＧであり、３４のスイッチ手段によって、発振インバータ２０５の駆動電圧が変更できるようになっている。
３１はスイッチ手段３４のＯＮ／ＯＦＦを切り替えるための電圧制御信号であり、３５、３６は発振インバータ２０５への電流を制限するための抵抗である。
【００２９】
通常状態では電圧制御信号３１によってＶＲＥＧ側のスイッチがＯＮし、ＶＭＩＣ側のスイッチがＯＦＦする。この時、ＶＲＥＧは、抵抗３５と３６を介して、発振インバータ２０５の電源へとつながる。電波受信時には電圧制御信号３１によって、ＶＲＥＧ側のスイッチがＯＦＦし、ＶＭＩＣ側のスイッチがＯＮする。この時、ＶＭＩＣは、抵抗３６のみを介して、発振インバータ２０５の電源へとつながる。従って、電波受信時には、発振インバータ２０５に高い電源電圧ＶＭＩＣが供給されるだけでなく、電流も多く供給される。発振インバータ２０５に、より大きな電圧及び電流が供給されることにより、発振回路２の発振余裕度が上がり、発振起動および発振維持がしやすくなる。
なお、スイッチ手段３４は常にコンプリメンタリに動作し、例えばＭＯＳＦＥＴで構成される。
【００３０】
図４は、通常状態から標準電波受信時へと移行する時の各出力の信号のタイミングを示
したものである。
【００３１】
まず、通常状態時、電圧制御回路３１の出力はＶＲＥＧ（−０．８５Ｖ）となっている。この時、発振器へ印加される電圧もＶＲＥＧ（−０．８５Ｖ）である。
そして、通常状態から標準電波移行時に電圧制御回路３１の出力はＨｉｇｈ（ＶＤＤレベル）へと切り替わる。
電圧制御回路３１の出力がＨｉｇｈに切り替わると、発振器印加電圧がＶＲＥＧ（−０．８５Ｖ）からＶＭＩＣ（−１．１５Ｖ）へと大きくなる。
電波受信状態が終了し、通常状態に戻るとき、電圧制御回路３１の出力はＬｏｗ（ＶＲＥＧレベル）に変化し、発振器印加電圧もＶＭＩＣからＶＲＥＧへ小さくなる。
【００３２】
図５は、電波受信開始から電波受信終了時の流れを示したフローチャートである。
電波受信処理開始すると（Ｓ５０１）、電圧切替回路６は動作を開始し（Ｓ５０２）、電圧切替回路６は電圧制御信号３１を受け、発振インバータ２０５へ印加される電圧をＶＲＥＧからＶＭＩＣへと変更する。（Ｓ５０３）
その後、周波数調整回路３が動作し（Ｓ５０４）、受信処理開始前に、前記周波数調整回路３の設定値を標準電波受信状態の調整値へと変更する。（Ｓ５０５）
その後、受信処理を実施し（Ｓ５０６）、受信処理が終了すると、図示しない制御手段としてのマイコンＩＣにより、周波数調整回路３の設定値を通常値へと変更する。（Ｓ５０７）
その後、周波数調整回路３が停止し（Ｓ５０８）、電圧切替回路６が動作し（Ｓ５０９）、発振器印加電圧をＶＲＥＧへと変更し（Ｓ５１０）、電波受信処理終了となる（Ｓ５１１）。
【００３３】
発振回路に用いる水晶発振子には個体差があり、発振周波数にはバラつきが生じる。
従って前記周波数バラツキを補正するために、前述の図２における周波数調整回路のように、発振回路に付加する負荷容量を増減することで、発振周波数を調整する。
通常状態では、前記のように補正された周波数を用いて時計動作を行なう。
【００３４】
一方、標準電波受信時には発振回路の発振インバータ２０５に対して、第２の定電圧生成回路５の定電圧、すなわち、負電圧方向に大きい定電圧（ＶＭＩＣ）を印加するため、発振インバータ２０５内部のトランジスタの動作しきい値が変わり、周波数が変化してしまう。
従って、標準電波受信時に発振インバータ２０５にＶＭＩＣを印加した時の発振周波数を予め測定して、周波数を補正するため発振回路に付加する容量を記憶しておき、標準電波受信時には記憶した情報に基づき、発振回路に容量を付加することで、発振周波数の調整を行う。
【００３５】
図６は、周波数調整量を算出し決定するまでの流れを表したフローチャートである。
周波数調整工程を開始すると（Ｓ６０１）、まず基準となる３２７６８Ｈｚの水晶発振回路の周波数を測定する（Ｓ６０２）。
そして、測定した発振周波数に応じて通常状態の補正量を決定する（Ｓ６０３）。
続いて、水晶発振器２０３の発振インバータ２０５にＶＭＩＣを印加し（Ｓ６０４）、その状態で受信状態での周波数を測定し（Ｓ６０５）、周波数補正量を決定する。（Ｓ６０６）
通常時、受信時の補正量が決まったら（Ｓ６０７）、受信局を変え、日本の東局、西局、ドイツ局、中国局と各局の搬送周波数に対して補正量を決定する（Ｓ６０８）。
補正量が決定したら、図示しないマイコンＩＣに前記補正量を記憶しておき（Ｓ６０９）、調整完了となる（Ｓ６１０）。
【００３６】
標準電波受信時に接続される負荷容量２１１および２１３が大きくなればなるほど、発振回路２０３への負荷が大きくなる（発振条件が変わる）ため、発振しにくくなる。
また周辺環境の温度によっても発振条件は変化する。
図７にｂｉｔ数と、周波数の変化量Δｆ[ｐｐｍ]を示す。
ここで言うｂｉｔ数はスイッチ手段２１０および２１２のＯＮ／ＯＦＦ数によって定まり、ｂｉｔ数が大きくなればなるほど発振器へと接続される負荷容量が大きいことを示している。ｂｉｔ数と発振器への負荷容量との関係は図８に示している通りである。
【００３７】
図７では、発振インバータ２０５およびスイッチ手段２１０および２１２へ印加される電圧が小さいとき（図７上では−０．８４Ｖ）、ｂｉｔ数が大きくなっていくと周波数変化に非連続となる箇所が出てきており、全体の周波数変化幅は小さい。これは、供給される電圧が低いために、スイッチ手段２１０および２１２の抵抗値が高く、また、寄生容量も大きくなるため、本来負荷容量で設定すべき容量値と異なる値になっているからだと考えられる。
それに対し、発振回路２０３およびスイッチ手段２１０および２１２へ印加される電圧が大きくなると（図７上では−１．２０Ｖ）、ｂｉｔ数の増加に伴う非連続部分は、発振インバータ２０５およびスイッチ手段２１０および２１２へ印加される電圧が−０．８５Ｖの時と比べて小さく抑えられ、全体の周波数可変幅も大きくなり、図７に太線で示した理想曲線に近づく。これは、供給される電圧が高いために、スイッチ手段２１０および２１２の抵抗値が低くなり、また、寄生容量も小さくなるため、本来負荷容量で設定すべき容量値に近づくためだと考えられる。
全体の可変幅が大きくなることで、サンプルごとの水晶振動子のばらつきが大きくても周波数の調整が可能となり、水晶振動子の納入規格の拡大が可能となる。
【００３８】
以上述べてきたように、電波時計の標準電波受信時に発振回路の発振インバータ２０５に対して印加する電圧をＶＲＥＧからＶＭＩＣに切り替え、周波数調整回路３のスイッチ手段２１０および２１２へかかる電圧をＶＭＩＣすることにより、発振回路の負荷容量が追加された状態でも発振回路を停止することなく、理想値に最も近い中心周波数を得ることができるのである。
【００３９】
なお、本実施形態では、複数の定電圧生成回路を使用する実施形態としたが、これには限定されない。複数値の定電圧を生成可能な１個の定電圧生成回路を使用しても良い。
以下の実施形態においても同様である。
【００４０】
［第２の実施形態］
図９は、第２の実施形態における、周波数調整工程の流れを表したフローチャートである。
第９の実施形態における周波数調整工程では、まず各サンプルに対して基準となる３２７６８Ｈｚの水晶発振回路の周波数を測定する。（Ｓ９０２）
そして通常時状態の周波数補正量を決定する。（Ｓ９０３）
続いて、発振器への印加電圧を切り替えずに、そのままＶＲＥＧを用い、水晶発振周波数を測定し、第１の標準電波受信状態の補正量を決定する。（Ｓ９０５）
他にも発振器印加電圧がＶＲＥＧである受信局があれば、受信局を切り替えて、水晶発振周波数を測定し、第１の標準電波受信状態の補正量を決定する。（Ｓ９０７）
続いて、電圧切替回路６によって、受信状態の発振器への印加電圧をＶＭＩＣに切り替え、その状態で水晶発振周波数を測定し、第２の標準電波受信状態の補正量を決定する（Ｓ９１０）。
他にも発振器印加電圧がＶＭＩＣである受信局があれば、受信局を切り替えて、水晶発振周波数を測定し、第２の標準電波受信状態の補正量を決定する。（Ｓ９１２）
上記のように発振器への印加電圧を受信局ごとに分けることは、事前に周波数補正量が小
さいと想定される受信局と、周波数補正量が大きいと想定される受信局とをあらかじめ算出しておき、周波数調整工程を分けるということである。
通常時の周波数補正量と受信局ごとの標準電波受信状態の周波数補正量を、それぞれ図示していない、電波時計のマイコンＩＣに記憶し、周波数調整工程完了とする。
【００４１】
図１０に受信局と発振器印加電圧の設定の一例を示す。あらかじめ周波数補正量が小さいと想定される受信局（ＪＪＹ４０、ＢＰＣ）の場合、発振器印加電圧はＶＲＥＧとし、周波数補正量が比較的大きいと想定される受信局（ＪＪＹ６０、ＷＷＶＢ、ＤＣＦ）の場合、発振器印加電圧はＶＭＩＣとする。
【００４２】
受信局ごとの周波数補正量の大小は、受信局ごとの局部発振周波数のズレ量から理論的に推定できる。
局部発振周波数は、図示していないマイコンＩＣからの３２７６８Ｈｚの信号を受信局ごとにある定数倍して生成するため、わずかなズレが必然的に生じる。
このズレをあらかじめ推定しておくことで周波数補正量の大小を決定することが出来る。
【００４３】
第２の実施形態の場合、第１の実施例にある電圧切替回路６を用い、受信局ごとに受信状態において発振器にかかる電圧がＶＲＥＧの場合と、ＶＭＩＣを用いる場合とに分けることが出来る。
この構成であれば、ＶＭＩＣを受信状態の発振用電圧に用い続けるときよりも、より低電圧である、ＶＲＥＧを受信状態の発振用電圧として用いることで標準電波受信時の低消費電力化が見込める。
また、回路構成的にも、受信局ごとに発振器への印加電圧を定めればよいので、第１の実施形態から大幅な変更は無く実施することが可能である。
【００４４】
従って、第２の実施例では、電波時計の標準電波受信時に発振回路の発振インバータ２０５に対して印加する電圧をＶＲＥＧからＶＭＩＣに切り替え、周波数調整回路３のスイッチ手段２１０および２１２へかかる電圧をＶＭＩＣすることに加え、受信局ごとに受信状態において発振器にかかる電圧がＶＲＥＧの場合と、ＶＭＩＣを用いる場合とに分けることにより、発振回路の負荷容量が追加された状態でも発振回路を停止することなく、理想値に最も近い中心周波数を得るのと同時に、標準電波受信時の低消費電力化が可能となる。
【００４５】
［第３の実施形態］
図１１は、第３の実施形態における、回路ブロックを示したものである。図１と異なるのは、電圧切替回路６の入力に第３の定電圧生成回路１１０７が追加されていることと、発振検出回路１１０８が追加されている点である。
発振検出回路１１０８は、発振回路２の信号を監視し、発振状態の判定結果を電圧切替回路６に出力する。
前記、第３の定電圧生成回路１１０７と発振検出回路１１０８以外の回路ブロックは、図１と同じであるため、同じ番号を付けている。
【００４６】
次に図１１の動作を説明する。
電圧切替回路６は、第１の定電圧生成回路４、第２の定電圧生成回路５、第３の定電圧生成回路１１０７の中から１つの定電圧を選択して発振回路２に印加する。
標準電波受信を行わない通常状態では第１の定電圧生成回路４を選択し、標準電波受信を行うときは選択局に応じて第２の定電圧生成回路５あるいは第３の定電圧生成回路１１０７を選択して、発振回路に選択した定電圧を印加する。
設定する定電圧の一例としては、第１の定電圧生成回路４の出力ＶＲＥＧ（−０．８５Ｖ）、第２の定電圧生成回路５の出力電圧がＶＭＩＣ（−１．１５Ｖ）、そして第３の定電
圧生成回路１１０７の出力電圧が−１．０５Ｖとする。
以下、第３の定電圧生成回路１１０７の出力電圧をＶＭＥＭと表記する。
ここで示したそれぞれの電圧値は、説明を簡便にするために用いたもので、第１、第２、第３の定電圧生成回路の出力電圧の大小関係を満たしていれば、この電圧値に限定するものではない。
【００４７】
ＶＲＥＧ、ＶＭＩＣに加え、ＶＲＥＧ＜ＶＭＥＭ＜ＶＭＩＣとなるＶＭＥＭの電圧は、例えば、図示していないメモリ用の電源として使用されている電圧を兼用させれば良い。通常、電源、メモリ等に使用している電圧を本構成の定電圧回路の出力として兼用させることで、定電圧生成回路を複数用意せずに本発明を構成することが出来る。
【００４８】
電圧切替回路６は、標準電波を受信する前に予め発振回路の発振周波数を測定し、最適な周波数が得られる負荷容量を決定する。
具体的には、電圧切替回路６が第３の定電圧生成回路１１０７の出力電圧を選択して発振回路２に印加し、前記負荷容量を変えながら発振周波数を測定する。
この測定は、標準電波発信局に対応した周波数ごとに行なわれる。
【００４９】
この際、発振が停止してしまう、あるいは発振周波数が異常に低い、などの発振特性に異常がある場合、発振検出回路１１０８がこれを検知して、電圧切替回路６に選択している定電圧の変更を指示する。
つまり、電圧切替回路６は第３の定電圧生成回路１１０７から第２の定電圧生成回路５の出力を変えて、発振器に定電圧を印加する。
前記発振検出回路１１０８は、時計動作を制御している図示しないマイコンを用いても良い。
【００５０】
その後、再度発振周波数を測定し、設定した発振周波数に最も近くなるような負荷容量を決定する。
この負荷容量を示すデータは、電圧切替回路６で第２の定電圧生成回路５、あるいは第３の定電圧生成回路１１０７の出力のうちどちらを選択するかを表したデータと共に、標準電波発信局に対応させて、図示しない記憶装置に記憶される。
【００５１】
標準電波受信時には、負荷容量のデータと電圧切替回路６の選択データが前記記憶装置から読み出され、前記の発振回路２における負荷容量と発振回路に印加される定電圧が選択される。発振回路２は、発振が停止することなく予め選択された周波数で発振する。
【００５２】
前記したように標準電波の周波数は複数あるが、前記周波数全てで前記発振回路２に大きな負荷容量を付加しなければならないわけではない。
つまり、標準電波周波数によっては、比較的小さな容量を付加して周波数を微調整するだけでよいため、第２の定電圧生成回路５の出力電圧−１．１５Ｖのような大きな電圧をかけなくても、十分正常な発振が可能である。
発振回路は、高周波数でスイッチングを繰り返すため、消費電力が多いブロックであり、印加電圧が大きくなるに伴い消費電力も増える。
従って、前記の場合にはＶＭＩＣよりも小さい、第３の定電圧生成回路８７の出力電圧ＶＭＥＭを印加することで、消費電力の低減を図ることが可能である。
【００５３】
消費電力は小さい方が望ましいため、標準電波受信前に行う発振周波数測定は、まず第３の定電圧生成回路１１０７の出力電圧ＶＭＥＭを印加した状態から測定を始め、発振異常が生じた場合のみ、第２の定電圧生成回路５の出力電圧ＶＭＩＣを印加して再測定を行なうようにする。
【００５４】
このような構成をとることにより、標準電波受信時に発振回路２は、電源電圧を小さくしつつ、理想値に最も近い中心周波数を得ることができる。
すなわち、発振に伴う消費電力を低減する事が可能になるのである。
また、発振回路２の発振異常が懸念されない場合は、発振検出回路１１０８を省略し、標準電波の周波数ごとに予め第２の定電圧生成回路５の出力電圧と第３の定電圧生成回路１１０７の出力電圧とのどちらを選択するかを決めておき、周波数測定の際に選択した定電圧で発振回路を動作させても良い。
【００５５】
［第４の実施形態］
図１２は、第４の実施形態における、回路ブロックを示したものである。
図１１と異なるのは、発振検出回路１１０８の代わりに発振周波数測定回路１２０８とローカル周波数生成回路１２０９が追加されている点である。発振周波数測定回路１２０８とローカル周波数生成回路１２０９以外の回路ブロックは、図８と同じであるため、同じ番号を付けている。
【００５６】
ヘテロダイン方式では、それぞれの標準電波周波数に応じたローカル周波数を混合して、１つの中間周波数に周波数変換を行なう。
ローカル周波数生成回路１２０９は、前記ローカル周波数を生成する回路であり、フェイズドロックループ回路と電圧制御発振器を用いて構成される。
フェイズドロックループ回路は、以下ＰＬＬと呼ぶことにする。
ＰＬＬは、入力された発振周波数を分周して低周期の周波数を作成し、電圧制御発振器の発生したクロックを分周した周波数と、前期低周期の周波数との位相を比較して、周波数修正を行ないローカル周波数の精度を高めるものである。
図１２では、発振周波数を分周した低周期の周波数を、発振周波数測定回路１２０８に出力する。
発振周波数測定回路１２０８は、前記低周期の周波数を入力として、その周期をカウントする事により、設定した中間周波数に最も近い中間周波数が得られるよう前記負荷容量と発振回路に印加する定電圧とを決定する。
【００５７】
図２で説明したように、調整のため選択できる周波数は、発振回路２に付加する容量をスイッチで選択し発振周波数を調整する容量の組み合わせで決まる。
従って、設定した中間周波数に最も近い中間周波数が得られるように発振周波数を調整しようとしても、前記のように断続的に周波数を選択せざるを得ないため、発振周波数を詳細に調整しきれない。
前記調整しきれない周波数分が中間周波数のズレ量につながり、図示しない後段回路の周波数フィルタでズレた周波数の信号成分が削られるため、信号対雑音比が悪化し受信成功率に悪影響を与える。
第４の実施形態は、前記問題を解決するものである
【００５８】
図７に示すように、発振器に印加する電圧により、発振周波数も変化する。
従って、発振器に印加する定電圧の数を増加させることで発振周波数選択数多くすることができ、より細かく発振周波数を調整できるようになる。
【００５９】
次に、動作について説明する。
標準電波受信前に予め行なう発振周波数測定において、発振器に印加する定電圧を、図１１の第２の定電圧生成回路５と第３の定電圧生成回路１１０７とのように複数用意して、負荷容量を変えながら順次印加し発振周波数の測定を行なう。
発振回路２の発振周波数は、ローカル周波数生成回路１２０９で分周されて低周期の周波数に変換され、発振周波数測定回路１２０８がこの低周期の周波数を計測し、設定した中間周波数に最も近い中間周波数が得られる前記負荷容量と発振回路に印加する定電圧と
を決定し、データとして図示しない記憶装置に記憶する。
標準電波受信時には、前記記憶したデータをもとに負荷容量と発振回路に印加する定電圧を選択し、標準電波受信を行う。
このような構成をとることにより、標準電波受信時に発振回路２は、設定した中間周波数に最も近い中間周波数が得られるように、発振周波数を最適に調整する事ができる。
すなわち、標準電波の受信成功率を向上させる事が可能になるのである。
【００６０】
［第５の実施形態］
図１３は第５の実施形態における定電圧生成回路１３０９を示したものである。１３０１は図示しない電波時計内部のマイコンＩＣによって定電圧生成回路１３０９の電流量を変えるための電流制御回路であり、１３０２は基準電圧生成回路部、１３０３は増幅回路部、１３０４は出力回路部であり、１３０５、１３０７はＯＮした時に、あらかじめ設定された電流量に電流を制御するためのＰｃｈのＭＯＳＦＥＴであり、１３０６、１３０８は電流制御回路１３０１によりＯＮ／ＯＦＦが決まるＰｃｈのＭＯＳＦＥＴである。
【００６１】
定電圧生成回路１３０９は、通常状態は１３０５、１３０７のＰｃｈのＭＯＳＦＥＴがＯＮしている状態で、ＶＲＥＧを出力する。
標準電波受信時には、１３０５、１３０７のＰｃｈのＭＯＳＦＥＴがＯＮしている状態に加えて、電流制御回路１３０１により、１３０６、１３０８のＰｃｈのＭＯＳＦＥＴがＯＮしている状態となる。
【００６２】
この構成であれば、通常状態と、標準電波受信状態とで、ＶＲＥＧの電流量を変えることが出来る。
従って、第５の実施例では、電波時計の標準電波受信時に発振器へ印加するＶＲＥＧの電流量を、通常状態と標準電波受信状態とで、切り替えることにより、電波受信状態の発振器の発振条件を変えることができ、標準電波受信時に発振回路へ大きな負荷容量が付加された状態でも発振回路を停止することなく、理想値に最も近い中心周波数を得ることができる。
【００６３】
［第６の実施形態］
図１４は第６の実施形態における発振回路周辺部の詳細図を示したものである。
１４１４は第２の発振インバータであり、インバータを構成するＰｃｈのＭＯＳＦＥＴおよびＮｃｈのＭＯＳＦＥＴのサイズを、発振インバータ２０５のサイズよりも大きくしていることを特徴としている。
１４１５は発振インバータ２０５と１４１４とを切り替えるためのスイッチ手段であり、例えばＭＯＳＦＥＴで構成され、一方がＯＮしているときは片一方がＯＦＦするよう、コンプリメンタリに動作を行う。
１４１６は発振インバータ切替回路であり、スイッチ手段１４１５へ信号を送る。
前記、第２の発振インバータ１４１４、発振インバータ切替回路１４１５と発振インバータ切替回路１４１６以外の回路構成要素は図２と同じであるため、同じ番号を付けている。
【００６４】
発振インバータ切替回路は通常状態では発振インバータ２０５が駆動するようにスイッチ手段１４１５を切り替え、標準電波受信時に高負荷容量が接続されるときや、高温環境下における際に水晶発振器の発振インバータのサイズをより大きい第２の発振インバータ１４１４へと切り替えることにより、発振余裕度を上げ、正常に発振維持を行い、所望の周波数調整が出来る。
【００６５】
周波数調整用のデータは、周波数調整工程において、発振インバータを変えたときの調整量を算出し決定する。
前記周波数調整用データは、図示しないマイコン内部の記憶装置に記録しておく。
標準電波受信時に高負荷容量が接続されるときや、高温環境下で負荷容量接続が難しいときに、発振インバータを大きくした時の調整量を用いることで、正常に発振しつつ、高負荷容量の接続が可能となる。
【００６６】
なお、本実施形態では異なる駆動能力（増幅能力）の複数の発振インバータを使用しているが、これには限定されない。１個のインバータで、受信時にインバータを構成するＭＯＳの駆動能力を上げる構成としても良い。
【符号の説明】
【００６７】
１…電波時計
２…発振回路
３…周波数調整回路
４…第１の定電圧生成回路
５…第２の定電圧生成回路
６…電圧切替回路
２０１…周波数調整回路
２０２…周波数調整機構
２０３…水晶発振回路
２０４…帰還抵抗
２０５…発振インバータ
２０６…水晶振動子
２０７…安定化抵抗
３１…電圧制御回路
３２…第２の定電圧生成回路の出力
３３…第１の定電圧生成回路の出力
３４…電圧切替回路
１３０１…電流制御回路
１３０２…基準電圧生成回路部
１３０３…増幅回路部
１３０４…出力回路部
１３０９…定電圧生成回路
１４１４…第２の発振インバータ
１４１５…スイッチ手段
１４１６…発振インバータ切替回路
【図１】
2015169600.tif 000003
【図２】
2015169600.tif 000004
【図３】
2015169600.tif 000005
【図４】
2015169600.tif 000006
【図５】
2015169600.tif 000007
【図６】
2015169600.tif 000008
【図７】
2015169600.tif 000009
【図８】
2015169600.tif 000010
【図９】
2015169600.tif 000011
【図１０】
2015169600.tif 000012
【図１１】
2015169600.tif 000013
【図１２】
2015169600.tif 000014
【図１３】
2015169600.tif 000015
【図１４】
2015169600.tif 000016
【図１５】
2015169600.tif 000017