(57)【要約】【課題】複数の半導体チップが積層された構造を有する半導体装置において、各半導体チップの接合面における接続強度の均一性を高めることができ、加工歩留りを向上できる、半導体装置およびその製造方法を提供すること。【解決手段】第１半導体チップ２０ａと、第１半導体チップ２０ａと互いの表面が対向するように配置された第２半導体チップ２０ｂと、第１半導体チップ２０ａと第２半導体チップ２０ｂとを電気的に接続するように第１半導体チップ２０ａと第２半導体チップ２０ｂとの間に形成された第１および第２バンプ電極４ａ，４ｂを含む電極領域５と、電極領域５の周囲に形成され、かつ第１半導体チップ２０ａと第２半導体チップ２０ｂとを接続するように、第１半導体チップ２０ａと第２半導体チップ２０ｂとの間に形成された第１および第２ダミーリング６ａ，６ｂとを含む、半導体装置１を形成する。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１半導体チップと、
前記第１半導体チップと互いの表面が対向するように配置された第２半導体チップと、
前記第１半導体チップと前記第２半導体チップとを電気的に接続するように前記第１半導体チップと前記第２半導体チップとの間に形成された第１電極を含む第１電極領域と、
前記第１電極領域の周囲を取り囲むように形成され、かつ前記第１半導体チップと前記第２半導体チップとを接続するように、前記第１半導体チップと前記第２半導体チップとの間に形成された接合部とを含む、半導体装置。
【請求項２】
前記第１電極は、
前記第１半導体チップの前記表面に形成された第１バンプと、
前記第１バンプと電気的に接続されるように、前記第２半導体チップの前記表面に形成された第２バンプとを含み、
前記接合部は、
前記第１半導体チップの前記表面に形成された第１接合部と、
前記第１接合部と接続されるように、前記第２半導体チップの前記表面に形成された第２接合部とを含む、請求項１に記載の半導体装置。
【請求項３】
前記第１半導体チップの前記表面に形成された第１絶縁層と、
前記第２半導体チップの前記表面に形成された第２絶縁層とをさらに含み、
前記第１バンプおよび前記第１接合部は、前記第１絶縁層の表面と面一になるように前記第１絶縁層を厚さ方向に貫通して形成されており、
前記第２バンプおよび前記第２接合部は、前記第２絶縁層の表面と面一になるように前記第２絶縁層を厚さ方向に貫通して形成されている、請求項２に記載の半導体装置。
【請求項４】
前記第１半導体チップおよび前記第２半導体チップは、それぞれ半導体素子を含み、
前記接合部は、各前記半導体素子と電気的に分離して形成されている、請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１電極と電気的に接続されるように前記第２半導体チップの裏面から厚さ方向に向けて形成されたビア電極を含むビア電極領域をさらに含む、請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記ビア電極は、平面視で前記第１電極と重なる位置に同一の形状で形成されている、請求項５に記載の半導体装置。
【請求項７】
前記第２半導体チップの前記裏面に表面が対向するように配置された第３半導体チップと、
前記第２半導体チップと前記第３半導体チップとを電気的に接続するように前記第２半導体チップと前記第３半導体チップとの間に形成された第２電極を含む第２電極領域と、
前記第２電極領域の周囲を取り囲むように形成され、前記第２半導体チップと前記第３半導体チップとを接続するように、前記第２半導体チップの前記裏面と前記第３半導体チップの前記表面との間に形成された裏面側接合部とを含む、請求項５または６に記載の半導体装置。
【請求項８】
前記第２電極は、
前記第２半導体チップの前記裏面において、前記ビア電極と電気的に接続されるように、かつ前記ビア電極と一体的に連なるように形成された第１裏面側バンプと、
前記第１裏面側バンプと電気的に接続されるように前記第３半導体チップの前記表面に形成された第２裏面側バンプとを含み、
前記裏面側接合部は、
前記第２半導体チップの前記裏面に形成された第１裏面側接合部と、
前記第１裏面側接合部と接続されるように前記第３半導体チップの前記表面に形成された第２裏面側接合部とを含む、請求項７に記載の半導体装置。
【請求項９】
前記ビア電極領域の周囲を取り囲むように前記第２半導体チップの前記裏面を厚さ方向に掘り下げて形成され、前記第２半導体チップの前記裏面と前記第３半導体チップの前記表面との間に形成された前記裏面側接合部と接続される埋め込み接合部をさらに含む、請求項７に記載の半導体装置。
【請求項１０】
前記第２電極は、前記第３半導体チップの前記表面に形成されており、
前記裏面側接合部は、前記第３半導体チップの前記表面に形成されている、請求項９に記載の半導体装置。
【請求項１１】
スクライブ領域により区画された複数の素子形成領域を含む半導体ウエハの表面に、絶縁材料を堆積させて絶縁層を形成する工程と、
前記複数の素子形成領域において、前記絶縁層を厚さ方向に掘り下げるように貫通孔を形成する工程と、
前記貫通孔を形成する工程と同時に、前記絶縁層を厚さ方向に掘り下げるように前記貫通孔の周囲を取り囲むようにトレンチを形成する工程と、
前記絶縁層の表面と面一になるように、前記貫通孔および前記トレンチに導電材料を埋設して、バンプおよび接合部を形成する工程と、
前記バンプおよび前記接合部を形成する工程を経た２つの前記半導体ウエハを、互いの前記バンプが接続されるように、かつ互いの前記接合部が接続されるように積み重ねる工程と、
前記スクライブ領域に沿って前記半導体ウエハを切断する工程とを含む、半導体装置の製造方法。
【請求項１２】
前記半導体ウエハを積み重ねる工程の後、前記半導体ウエハを切断する工程に先立って、いずれか一方の前記半導体ウエハの裏面に前記バンプと電気的に接続されるビア電極を形成する工程をさらに含む、請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記ビア電極を形成する工程の後、前記半導体ウエハを切断する工程に先立って、前記半導体ウエハの前記裏面に絶縁材料を堆積させて裏面側絶縁層を形成する工程と、
前記裏面側絶縁層を厚さ方向に掘り下げるように裏面側貫通孔を形成する工程と、
前記裏面側貫通孔を形成する工程と同時に、前記裏面側貫通孔の周囲を取り囲むように裏面側トレンチを形成する工程と、
前記裏面側絶縁層の表面と面一になるように、前記裏面側貫通孔および前記裏面側トレンチに導電材料を埋設して、裏面側バンプおよび裏面側接合部を形成する工程とをさらに含む、請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記バンプおよび前記接合部を形成する工程を経た前記半導体ウエハを、前記バンプと前記裏面側バンプとが接続されるように、かつ前記接合部と前記裏面側接合部とが接続されるように積み重ねる工程をさらに含む、請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記ビア電極を形成する工程と同時に、前記半導体チップの裏面を厚さ方向に掘り下げるように、前記ビア電極の周囲を取り囲むように埋め込み接合部を形成する工程をさらに含む、請求項１２に記載の半導体装置の製造方法。
【請求項１６】
前記バンプおよび前記接合部を形成する工程を経た前記半導体ウエハを、前記バンプと前記ビア電極とが接続されるように、かつ前記接合部と前記埋め込み接合部とが接続されるように積み重ねる工程をさらに含む、請求項１５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
特許文献１は、複数の半導体チップの集合体である半導体ウエハを積層させたウエハ積層構造物を開示している。積層された各半導体ウエハは、各半導体ウエハに形成されたバンプおよびシリコン貫通ビアによってそれぞれが接続されている。ウエハ積層構造物は、半導体チップの間に設定された所定のダイシングラインに沿って切断されて、半導体チップが個片化される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−７１４４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載の発明のようにバンプやビア電極を用いて複数の半導体チップの接合を行う半導体装置の製造方法では、各半導体チップの接続強度はバンプやビア電極に依存するため、各半導体チップの接合面における接続強度の均一性を確保することが難しい。
そのため、積層された複数の半導体ウエハがそれぞれの接合面において不均一な接続強度を有していると、半導体ウエハを研磨する工程、半導体ウエハにビア電極を形成する工程、半導体ウエハを切断する工程等で生じるストレスによって、各半導体チップの接合面が部分的に剥離したり、各半導体チップの表面に破損等が生じたりする問題がある。このような問題は、加工歩留りの低下を招くため、解決されることが望まれる。
【０００５】
そこで、本発明の目的は、複数の半導体チップが積層された構造を有する半導体装置において、各半導体チップ間の接合面における接続強度の均一性を高めることができ、加工歩留りを向上できる、半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
上記目的を達成するための請求項１に記載の発明は、第１半導体チップと、前記第１半導体チップと互いの表面が対向するように配置された第２半導体チップと、前記第１半導体チップと前記第２半導体チップとを電気的に接続するように前記第１半導体チップと前記第２半導体チップとの間に形成された第１電極を含む第１電極領域と、前記第１電極領域の周囲を取り囲むように形成され、かつ前記第１半導体チップと前記第２半導体チップとを接続するように、前記第１半導体チップと前記第２半導体チップとの間に形成された接合部とを含む、半導体装置である。
【０００７】
この構成によれば、第１半導体チップおよび第２半導体チップは、第１電極および接合部の両方により接続されている。つまり、第１半導体チップおよび第２半導体チップの接合面における接続強度が第１電極だけに依存するということがない。これにより、第１半導体チップと第２半導体チップとの接合面における接続強度の均一性を効果的に高めることができる。その結果、半導体装置の製造工程時に生じるストレスに強い半導体装置を提供できる。
【０００８】
また、この構成によれば、第１電極領域の周囲を取り囲むように接合部が形成されているので、当該接合部により第１電極（第１電極領域）をシールできる。その結果、半導体装置の耐湿信頼性を効果的に向上できる。
請求項２に記載の発明のように、前記第１電極は、前記第１半導体チップの前記表面に形成された第１バンプと、前記第１バンプと電気的に接続されるように、前記第２半導体チップの前記表面に形成された第２バンプとを含み、前記接合部は、前記第１半導体チップの前記表面に形成された第１接合部と、前記第１接合部と接続されるように、前記第２半導体チップの前記表面に形成された第２接合部とを含むことが好ましい。
【０００９】
請求項３に記載の発明は、前記第１半導体チップの前記表面に形成された第１絶縁層と、前記第２半導体チップの前記表面に形成された第２絶縁層とをさらに含み、前記第１バンプおよび前記第１接合部は、前記第１絶縁層の表面と面一になるように前記第１絶縁層を厚さ方向に貫通して形成されており、前記第２バンプおよび前記第２接合部は、前記第２絶縁層の表面と面一になるように前記第２絶縁層を厚さ方向に貫通して形成されている、請求項２に記載の半導体装置である。
【００１０】
この構成によれば、第１半導体チップおよび第２半導体チップの接合面を隙間なく密着させることができる。換言すれば、第１半導体チップと第２半導体チップとの間に隙間のない密着層を形成できる。これにより、第１半導体チップと第２半導体チップとの接合面における接続強度の均一性を効果的に高めることができる。
請求項４に記載の発明のように、前記第１半導体チップおよび前記第２半導体チップは、それぞれ半導体素子を含み、前記接合部は、各前記半導体素子と電気的に分離して形成されていることが好ましい。
【００１１】
請求項５に記載の発明のように、前記第１電極と電気的に接続されるように前記第２半導体チップの裏面から厚さ方向に向けて形成されたビア電極を含むビア電極領域をさらに含む、請求項１〜４のいずれか一項に記載の半導体装置である。
この構成によれば、半導体装置は、製造工程時に生じるストレスに強い構造を有しているので、第１半導体チップおよび第２半導体チップが部分的に剥離することを抑制しつつ、第１電極とビア電極とを良好に電気的に接続できる。
【００１２】
請求項６に記載の発明のように、前記ビア電極は、平面視で前記第１電極と重なる位置に同一の形状で形成されていることが好ましい。
請求項７に記載の発明は、前記第２半導体チップの前記裏面に表面が対向するように配置された第３半導体チップと、前記第２半導体チップと前記第３半導体チップとを電気的に接続するように前記第２半導体チップと前記第３半導体チップとの間に形成された第２電極を含む第２電極領域と、前記第２電極領域の周囲を取り囲むように形成され、前記第２半導体チップと前記第３半導体チップとを接続するように、前記第２半導体チップの前記裏面と前記第３半導体チップの前記表面との間に形成された裏面側接合部とを含む、請求項５または６に記載の半導体装置である。
【００１３】
この構成によれば、第２半導体チップおよび第３半導体チップの接合面における接続強度の均一性をも効果的に高めることができる。したがって、第２半導体チップの裏面にさらに第３半導体チップを積層する場合であっても、半導体装置の製造工程時に生じるストレスに強い半導体装置を提供できる。
また、この構成によれば、第２電極領域の周囲を取り囲むように裏面側接合部が形成されているので、当該接合部により第２電極（第２電極領域）をシールできる。その結果、半導体装置の耐湿信頼性を効果的に向上できる。
【００１４】
請求項８に記載の発明のように、前記第２電極は、前記第２半導体チップの前記裏面において、前記ビア電極と電気的に接続されるように、かつ前記ビア電極と一体的に連なるように形成された第１裏面側バンプと、前記第１裏面側バンプと電気的に接続されるように前記第３半導体チップの前記表面に形成された第２裏面側バンプとを含み、前記裏面側接合部は、前記第２半導体チップの前記裏面に形成された第１裏面側接合部と、前記第１裏面側接合部と接続されるように前記第３半導体チップの前記表面に形成された第２裏面側接合部とを含むことが好ましい。
【００１５】
請求項９に記載の発明は、前記ビア電極領域の周囲を取り囲むように前記第２半導体チップの前記裏面を厚さ方向に掘り下げて形成され、前記第２半導体チップの前記裏面と前記第３半導体チップの前記表面との間に形成された前記裏面側接合部と接続される埋め込み接合部をさらに含む、請求項７に記載の半導体装置である。
請求項１０に記載の発明は、前記第２電極は、前記第３半導体チップの前記表面に形成されており、前記裏面側接合部は、前記第３半導体チップの前記表面に形成されている、請求項９に記載の半導体装置である。
【００１６】
このような構成によっても、前述の請求項７で述べた効果と同様の効果を奏することができる。また、この構成によれば、第２半導体チップの裏面にバンプを形成する必要がなく、第３半導体チップに形成された第２電極および裏面側接合部を、第２半導体チップに形成されたビア電極および埋め込み接合部に接続できる。しかも、ビア電極を形成する工程と同一の工程で埋め込み接合部を形成できるので、製造工程を簡略化できる。
【００１７】
請求項１１に記載の発明は、スクライブ領域により区画された複数の素子形成領域を含む半導体ウエハの表面に、絶縁材料を堆積させて絶縁層を形成する工程と、前記複数の素子形成領域において、前記絶縁層を厚さ方向に掘り下げるように貫通孔を形成する工程と、前記貫通孔を形成する工程と同時に、前記絶縁層を厚さ方向に掘り下げるように前記貫通孔の周囲を取り囲むようにトレンチを形成する工程と、前記絶縁層の表面と面一になるように、前記貫通孔および前記トレンチに導電材料を埋設して、バンプおよび接合部を形成する工程と、前記バンプおよび前記接合部を形成する工程を経た２つの前記半導体ウエハを、互いの前記バンプが接続されるように、かつ互いの前記接合部が接続されるように積み重ねる工程と、前記スクライブ領域に沿って前記半導体ウエハを切断する工程とを含む、半導体装置の製造方法である。
【００１８】
この製造方法によれば、各半導体ウエハをバンプおよび接合部の両方により接続できるので、各半導体ウエハの接合面における接続強度の均一性を効果的に高めることができる。また、各半導体ウエハの接合面を隙間なく密着させることができる。これにより、半導体装置の製造工程時に生じるストレスに強い半導体装置を製造できるので、製造工程時に生じるストレスによって、各半導体ウエハの接合面が部分的に剥離したり、各半導体ウエハの表面に破損等が生じたりすることを効果的に抑制できる。その結果、加工歩留りを向上できる。また、接合部によりバンプをシールできるので、半導体装置の耐湿信頼性を向上できる。
【００１９】
請求項１２に記載の発明は、前記半導体ウエハを積み重ねる工程の後、前記半導体ウエハを切断する工程に先立って、いずれか一方の前記半導体ウエハの裏面に前記バンプと電気的に接続されるビア電極を形成する工程をさらに含む、請求項１１に記載の半導体装置の製造方法である。
この製造方法によれば、ビア電極を形成する際のストレスによって、各半導体ウエハの接合面が部分的に剥離したり、半導体ウエハの表面に破損等が生じたりすることを抑制できるので、バンプとビア電極とを良好に接続できる。
【００２０】
請求項１３に記載の発明は、前記ビア電極を形成する工程の後、前記半導体ウエハを切断する工程に先立って、前記半導体ウエハの前記裏面に絶縁材料を堆積させて裏面側絶縁層を形成する工程と、前記裏面側絶縁層を厚さ方向に掘り下げるように裏面側貫通孔を形成する工程と、前記裏面側貫通孔を形成する工程と同時に、前記裏面側貫通孔の周囲を取り囲むように裏面側トレンチを形成する工程と、前記裏面側絶縁層の表面と面一になるように、前記裏面側貫通孔および前記裏面側トレンチに導電材料を埋設して、裏面側バンプおよび裏面側接合部を形成する工程とをさらに含む、請求項１２に記載の半導体装置の製造方法である。
【００２１】
この製造方法によれば、裏面側バンプおよび裏面側接合部を形成する際のストレスによって、各半導体ウエハの接合面が部分的に剥離したり、半導体ウエハの表面に破損等が生じたりすることを抑制できるので、裏面側バンプおよび裏面側接合部を良好に形成できる。
請求項１４に記載の発明は、前記バンプおよび前記接合部を形成する工程を経た前記半導体ウエハを、前記バンプと前記裏面側バンプとが接続されるように、かつ前記接合部と前記裏面側接合部とが接続されるように積み重ねる工程をさらに含む、請求項１３に記載の半導体装置の製造方法である。
【００２２】
この製造方法によれば、積層された半導体ウエハのいずれか一方の裏面にさらに半導体ウエハを積層する場合であっても、各半導体ウエハの間を隙間なく密着させることができる。また、各半導体ウエハをバンプ（裏面側バンプ）および接合部（裏面側接合部）の両方により接続できるので、各半導体ウエハの接合面における接続強度の均一性を効果的に高めることができる。その結果、半導体装置の製造工程時に生じるストレスに強い半導体装置を製造できるので、加工歩留りを向上できる。
【００２３】
また、この構成によれば、接合部（裏面側接合部）によりバンプ（裏面側バンプ）をシールできるので、半導体装置の耐湿信頼性を効果的に向上させることができる。
請求項１５に記載の発明は、前記ビア電極を形成する工程と同時に、前記半導体チップの裏面を厚さ方向に掘り下げるように、前記ビア電極の周囲を取り囲むように埋め込み接合部を形成する工程をさらに含む、請求項１２に記載の半導体装置の製造方法である。
【００２４】
この製造方法によれば、埋め込み接合部を形成する際のストレスによって、各半導体ウエハの接合面が部分的に剥離したり、各半導体ウエハの表面に破損等が生じたりすることを抑制できるので、埋め込み接合部を良好に形成できる。しかも、このような埋め込み接合部は、ビア電極を形成する工程と同一の工程で形成できるので、製造工程が増加することもない。
【００２５】
請求項１６に記載の発明は、前記バンプおよび前記接合部を形成する工程を経た前記半導体ウエハを、前記バンプと前記ビア電極とが接続されるように、かつ前記接合部と前記埋め込み接合部とが接続されるように積み重ねる工程をさらに含む、請求項１５に記載の半導体装置の製造方法である。
この製造方法のように、半導体ウエハの裏面に埋め込み接合部を形成する場合には、当該半導体ウエハの裏面上にバンプを形成する必要がない。そのため、当該半導体ウエハの裏面に、バンプおよび接合部を形成する工程を経た他の半導体ウエハをそのまま積層できる。その結果、製造工程を簡略化できる。
【図面の簡単な説明】
【００２６】
【図１】図１は、本発明の第１実施形態に係る半導体ウエハを示す模式的な平面図である。
【図２】図２は、図１の切断面線II−IIから見た断面図である。
【図３】図３は、本発明の第１実施形態に係る半導体装置を示す模式的な断面図である。
【図４Ａ】図４Ａは、図３に示す半導体装置の製造工程の一例を説明するための断面図である。
【図４Ｂ】図４Ｂは、図４Ａの次の工程を説明するための断面図である。
【図４Ｃ】図４Ｃは、図４Ｂの次の工程を説明するための断面図である。
【図４Ｄ】図４Ｄは、図４Ｃの次の工程を説明するための断面図である。
【図４Ｅ】図４Ｅは、図４Ｄの次の工程を説明するための断面図である。
【図４Ｆ】図４Ｆは、図４Ｅの次の工程を説明するための断面図である。
【図４Ｇ】図４Ｇは、図４Ｆの次の工程を説明するための断面図である。
【図４Ｈ】図４Ｈは、図４Ｇの次の工程を説明するための断面図である。
【図４Ｉ】図４Ｉは、図４Ｈの次の工程を説明するための断面図である。
【図４Ｊ】図４Ｊは、図４Ｉの次の工程を説明するための断面図である。
【図５】図５は、本発明の第２実施形態に係る半導体装置を示す模式的な平面図である。
【図６Ａ】図６Ａは、図５に示す半導体装置の製造工程の一例を説明するための断面図である。
【図６Ｂ】図６Ｂは、図６Ａの次の工程を説明するための断面図である。
【図７】図７は、本発明の第３実施形態に係る半導体ウエハを示す模式的な平面図である。
【発明を実施するための形態】
【００２７】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。まず、図１および図２を参照して、半導体装置１を形成するための半導体ウエハ１００の構成について説明し、次に、図３を参照して、半導体装置１の構成について説明する。
＜半導体ウエハ＞
図１は、本発明の第１実施形態に係る半導体ウエハ１００を示す模式的な平面図である。図２は、図１の切断面線II−IIから見た断面図である。なお、図１では、半導体ウエハ１００において４つの素子形成領域２を含む領域Ｄ（二点鎖線で囲まれた領域）を拡大して示している。
【００２８】
半導体ウエハ１００は、図２に示すように、シリコン基板からなる半導体基板１０と、半導体基板１０上に形成された配線層１１と、配線層１１上に形成された絶縁層１２とを含む。半導体基板１０には、複数の素子形成領域２と、複数の素子形成領域２を区画するスクライブ領域３とが設定されている。
各素子形成領域２は、図１に示すように、平面視矩形状に形成されていて、互いに間隔を空けるように行方向および列方向にそれぞれ整列して形成されている。つまり、各素子形成領域２は、行列状に形成されている。
【００２９】
スクライブ領域３は、ダイシングブレードによるダイシングカットが行われる領域である。スクライブ領域３は、図１に示すように、各素子形成領域２を区画するようにメッシュ状に形成されている。スクライブ領域３に沿って半導体ウエハ１００がダイシングされることにより、各素子形成領域２が個片化されて半導体チップが得られる。
半導体基板１０の素子形成領域２には、トランジスタ、ＭＯＳＦＥＴ、レジスタ、キャパシタ等の各種の半導体素子、受動素子等が選択的に形成されている。以下では、半導体基板１０の半導体素子、受動素子等が選択的に形成された側の表面を、半導体基板１０のアクティブ面１５という。半導体基板１０の膜厚Ｔ１は、たとえば７００μｍ〜８００μｍである。
【００３０】
配線層１１は、たとえば多層配線構造を有しており、最上層配線としてのトップメタル１６を含む。なお、図２では、最上層配線の下方の配線層の図示を省略している。トップメタル１６は、素子形成領域２に形成されており、配線層１１の最表面から露出するように形成されている。トップメタル１６は、半導体基板１０のアクティブ面１５に形成された半導体素子等と電気的に接続されている。
【００３１】
絶縁層１２は、トップメタル１６を覆うように配線層１１上に形成されている。絶縁層１２の膜厚は、たとえば２μｍ〜１０μｍである。絶縁層１２は、ポリイミド、カーボンポリイミド等の有機絶縁材料を含む有機絶縁層からなることが好ましいが、酸化シリコン、窒化シリコン等の絶縁材料によって形成されていてもよい。なお、この実施形態では、一つの層からなる絶縁層１２について説明するが、複数層に亘って形成された絶縁層が採用されてもよい。素子形成領域２における絶縁層１２には、本発明の第１電極領域としての電極領域５と、電極領域５の周囲を取り囲む本発明の接合部としてのダミーリング６とが形成されている。
【００３２】
電極領域５には、本発明の第１電極としての複数のバンプ電極４が形成されている。複数のバンプ電極４は、この実施形態では、図１に示すように、平面視円形状に形成されており、互いに間隔を空けるように行方向および列方向に整列して形成されている。つまり、複数のバンプ電極４は、電極領域５において行列状に形成されている。
バンプ電極４は、図２に示すように、貫通孔１７に埋設された導電材料を含む。貫通孔１７は、トップメタル１６を露出させるように、絶縁層１２を厚さ方向に貫通して形成されている。バンプ電極４の導電材料は、絶縁層１２の表面と面一になるように貫通孔１７に埋設されている。つまり、バンプ電極４は、トップメタル１６（配線層１１）を介して、半導体基板１０のアクティブ面１５に形成された半導体素子等と電気的に接続されている。バンプ電極４の導電材料としては、Ｃｕ（銅），Ａｕ（金），Ｓｎ（錫）等を例示できる。
【００３３】
一方、ダミーリング６は、図１に示すように、電極領域５の周囲を取り囲むように閉環状（この実施形態では、平面視四角環状）に形成されている。ダミーリング６は、トレンチ１８に埋設された導電材料を含む。トレンチ１８は、絶縁層１２を掘り下げるように平面視四角環状に形成されている。また、トレンチ１８の底部は、配線層１１に至る位置に形成されている。ダミーリング６の導電材料は、絶縁層１２の表面と面一になるようにトレンチ１８に埋設されている。ダミーリング６の導電材料としては、Ｃｕ，Ａｕ，Ｓｎ等を例示できる。
【００３４】
ダミーリング６は、その底部が配線層１１に至るように形成されているが、トップメタル１６と電気的には接続されていない。つまり、ダミーリング６は、半導体基板１０のアクティブ面１５に形成された半導体素子等とは電気的に分離して形成されている。
半導体装置１は、このような半導体ウエハ１００を互いの表面および／または裏面が対向するように複数周期に亘って積層して形成されたウエハ積層構造物をスクライブ領域３に沿って切断することにより得ることができる。このとき積層される各半導体ウエハ１００の各素子領域２には、互いに異なる機能を有する半導体素子、受動素子等が形成されていてもよいし、同一の機能を有する半導体素子、受動素子等が形成されていてもよい。
＜半導体装置＞
図３は、本発明の第１実施形態に係る半導体装置１を示す模式的な断面図である。
【００３５】
半導体装置１は、この実施形態では、複数の半導体チップが積層された構成を有している。この実施形態では、複数の半導体チップとして３つの半導体チップ（第１〜第３半導体チップ２０ａ，２０ｂ，２０ｃ）が積層された例について説明するが、３つ以上の半導体チップが積層されていてもよい。
図３に示すように、半導体装置１は、第１〜第３半導体チップ２０ａ，２０ｂ，２０ｃを含む。第１〜第３半導体チップ２０ａ，２０ｂ，２０ｃには、素子形成領域２と、終端領域２１とが設定されている。終端領域２１は、スクライブ領域３のダイシングブレードにより切断されなかった領域である。第１〜第３半導体チップ２０ａ，２０ｂ，２０ｃの各素子形成領域２には、それぞれ、互いに異なる機能を有する半導体素子、受動素子が形成されていてもよいし、同一の機能を有する半導体素子、受動素子等が形成されていてもよい。
【００３６】
第１〜第３半導体チップ２０ａ，２０ｂ，２０ｃは、第１〜第３半導体基板１０ａ，１０ｂ，１０ｃと、第１〜第３半導体基板１０ａ，１０ｂ，１０ｃ上に形成された第１〜第３配線層１１ａ，１１ｂ，１１ｃと、第１〜第３配線層１１ａ，１１ｂ，１１ｃ上に形成された第１〜第３絶縁層１２ａ，１２ｂ，１２ｃとを含む。第１〜第３絶縁層１２ａ，１２ｂ，１２ｃには、第１〜第３バンプ電極４ａ，４ｂ，４ｃと第１〜第３ダミーリング６ａ，６ｂ，６ｃとが形成されている。第１〜第３バンプ電極４ａ，４ｂ，４ｃは、第１〜第３配線層１１ａ，１１ｂ，１１ｃに選択的に形成されたトップメタル１６と各々接続されている。以下では、第１〜第３半導体基板１０ａ，１０ｂ，１０ｃの半導体素子、受動素子等が選択的に形成された側の各表面を、それぞれ第１〜第３アクティブ面１５ａ，１５ｂ，１５ｃという。
【００３７】
第１半導体チップ２０ａは、第１半導体基板１０ａの第１アクティブ面１５ａを上方に向けた姿勢で、支持基板として最下層に配置されている。また、第２半導体チップ２０ｂは、第２半導体基板１０ｂの第２アクティブ面１５ｂが第１半導体チップ２０ａの第１アクティブ面１５ａと互いに対向するように第１半導体チップ２０ａ上に積層されている。また、第３半導体チップ２０ｃは、第３半導体基板１０ｃの第３アクティブ面１５ｃが第２半導体チップ２０ｂの裏面（すなわち、第２半導体チップ２０ｂの第２アクティブ面１５ｂと反対側の面）と対向するように積層されている。
【００３８】
第２半導体チップ２０ｂは、第２バンプ電極４ｂが第１半導体チップ２０ａの第１バンプ電極４ａと接続されるように、かつ第２ダミーリング６ｂが第１半導体チップ２０ａの第１ダミーリング６ａと接続されるように第１半導体チップ２０ａ上に積層されている。つまり、第１および第２半導体チップ２０ａ，２０ｂは、第１および第２バンプ電極４ａ，４ｂを介して電気的および機械的に接続され、また第１および第２ダミーリング６ａ，６ｂを介して機械的に接続されている。
【００３９】
換言すれば、第１および第２半導体チップ２０ａ，２０ｂは、第１および第２バンプ電極４ａ，４ｂが一体的に連なるように形成された柱状の接続電極と、第１および第２ダミーリング６ａ，６ｂが一体的に連なるように形成されたリング状の接合部とによって接続されている。また、第１および第２半導体チップ２０ａ，２０ｂの間には第１および第２絶縁層１２ａ，１２ｂが一体的に連なるように形成された絶縁層が形成されていて、第１および第２半導体チップ２０ａ，２０ｂの接合面は、隙間なく密着している。すなわち、第１および第２半導体チップ２０ａ，２０ｂの間には、絶縁層と、当該絶縁層を貫通するように形成された接続電極と、当該接続電極を取り囲む接合部とによって、隙間のない密着層が形成されている。
【００４０】
第２半導体チップ２０ｂの第２半導体基板１０ｂは、第１半導体チップ２０ａの第１半導体基板１０ａよりも薄く形成されており、その膜厚Ｔ２は、たとえば１０μｍ〜１００μｍである。
第２半導体基板１０ｂには、本願発明のビア電極領域としての第１ビア電極領域２８が形成されている。第１ビア電極領域２８は、第２配線層１１ｂと電気的に接続されるように形成された本願発明のビア電極としての複数の第１ビア電極２５を含む。この実施形態では、第１ビア電極２５が、平面視で第２バンプ電極４ｂと重なる位置に同一の形状で形成された例を示している。なお、第１ビア電極２５は、ＴＳＶ（Through Silicon Via）である。
【００４１】
第１ビア電極２５は、貫通孔２６に埋設された導電材料を含む。貫通孔２６は、その底部が第２半導体基板１０ｂの第２配線層１１ｂに至るように、第２半導体基板１０ｂを厚さ方向に貫通して形成されている。貫通孔２６の側面を含む第２半導体基板１０ｂの裏面には、絶縁膜２７が形成されている。絶縁膜２７は、たとえばシリコン酸化膜である。第１ビア電極２５の導電材料は、貫通孔２６の側面に形成された絶縁膜２７を介して貫通孔２６に埋め込まれている。第１ビア電極２５の導電材料としては、Ｃｕ，Ａｕ，Ｓｎ等を例示できる。
【００４２】
なお、第１ビア電極２５は、平面視において第２バンプ電極４ｂと重なる位置に形成されている必要はなく、たとえば引き回し配線等（図示せず）を介して第２バンプ電極４ｂと異なる位置に形成されている例を採用してもよい。また、第１ビア電極２５は、第２バンプ電極４ｂと異なる形状、大きさで形成されていてもよい。
第２半導体基板１０ｂの裏面上には、裏面側絶縁層２９と、本発明の裏面側電極領域としての裏面側電極領域３１と、本発明の裏面側接合部としての裏面側ダミーリング３２とが形成されている。
【００４３】
裏面側絶縁層２９は、第１ビア電極２５を覆うように、第２半導体基板１０ｂの裏面上に形成されている。裏面側絶縁層２９の膜厚は、たとえば２μｍ〜１０μｍである。裏面側絶縁層２９は、ポリイミド、カーボンポリイミド等の有機絶縁材料を含む有機絶縁層からなることが好ましいが、酸化シリコン、窒化シリコン等の絶縁材料によって形成されていてもよい。
【００４４】
裏面側電極領域３１は、複数の第１ビア電極２５と電気的に接続されるように形成された本願発明の裏面側電極としての複数の裏面側バンプ電極３０を含む。この実施形態では、各裏面側バンプ電極３０が、平面視において、各第１ビア電極２５と重なる位置に同一の形状で形成された例を示している。
裏面側バンプ電極３０は、貫通孔３３に埋設された導電材料を含む。貫通孔３３は、第１ビア電極２５を露出させるように、裏面側絶縁層２９を厚さ方向に貫通して形成されている。裏面側バンプ電極３０の導電材料は、裏面側絶縁層２９の表面と面一になるように貫通孔３３に埋設されている。裏面側バンプ電極３０は、第１ビア電極２５と電気的に接続されるように一体的に連なるように形成されている。つまり、裏面側バンプ電極３０は、第１ビア電極２５を介して、第１および第２半導体チップ２０ａ，２０ｂと電気的に接続されている。裏面側バンプ電極３０の導電材料としては、Ｃｕ，Ａｕ，Ｓｎ等を例示できる。
【００４５】
なお、各裏面側バンプ電極３０は、平面視において各第１ビア電極２５と重なる位置に形成されている必要はなく、たとえば引き回し配線等（図示せず）を介して各第１ビア電極２５と異なる位置に形成されている例を採用してもよい。また、各裏面側バンプ電極３０は、各第１ビア電極２５と異なる形状、大きさで形成されていてもよい。
裏面側ダミーリング３２は、裏面側トレンチ３４に埋設された導電材料を含み、この実施形態では、平面視において、前述の第１および第２ダミーリング６ａ，６ｂと同じ位置に同一の形状で形成されている。裏面側トレンチ３４は、裏面側絶縁層２９を掘り下げるように平面視四角環状に形成されている。裏面側トレンチ３４は、裏面側絶縁層２９を厚さ方向に貫通して、その底部が第２半導体基板１０ｂの裏面に形成された絶縁膜２７に至るように形成されている。
【００４６】
裏面側ダミーリング３２の導電材料は、裏面側絶縁層２９の表面と面一になるように裏面側トレンチ３４に埋設されている。すなわち、裏面側ダミーリング３２は、第１および第２半導体チップ２０ａ，２０ｂと電気的に分離するように形成されている。裏面側ダミーリング３２は、裏面側バンプ電極３０と同一の導電材料で形成されていることが好ましい。
【００４７】
第３半導体チップ２０ｃは、第３バンプ電極４ｃと裏面側バンプ電極３０とが接続されるように、かつ第３ダミーリング６ｃと裏面側ダミーリング３２とが接続されるように第２半導体基板１０ｂの裏面上に積層されている。つまり、第２および第３半導体チップ２０ｂ，２０ｃは、第３バンプ電極４ｃおよび裏面側バンプ電極３０を介して電気的および機械的に接続され、また第３ダミーリング６ｃおよび裏面側ダミーリング３２を介して機械的に接続されている。
【００４８】
換言すれば、第２および第３半導体チップ２０ｂ，２０ｃは、第３バンプ電極４ｃと裏面側バンプ電極３０とが一体的に連なるように形成された柱状の接続電極と、第３ダミーリング６ｃと裏面側ダミーリング３２とが一体的に連なるように形成されたリング状の接合部とによって接続されている。また、第２および第３半導体チップ２０ｂ，２０ｃの間には第３絶縁層１２ｃおよび裏面側絶縁層２９が一体的に連なるように形成された絶縁層が形成されていて、第１および第２半導体チップ２０ａ，２０ｂの接合面は、隙間なく密着している。すなわち、第２および第３半導体チップ２０ｂ，２０ｃの間には、絶縁層と、当該絶縁層を貫通するように形成された接続電極と、当該接続電極を取り囲む接合部とによって隙間のない密着層が形成されている。
【００４９】
第３半導体チップ２０ｃの第３半導体基板１０ｃは、前述の第２半導体基板１０ｂと同様に、第１半導体チップ２０ａの第１半導体基板１０ａよりも薄く形成されており、その膜厚Ｔ３は、たとえば１０μｍ〜１００μｍである。
第３半導体基板１０ｃには、第２ビア電極領域３７が形成されている。第２ビア電極領域３７は、第３半導体チップ２０ｃの第３配線層１１ｃと電気的に接続されるように形成された複数の第２ビア電極３８を含む。この実施形態では、複数の第２ビア電極３８が、平面視で第３バンプ電極４ｃと重なる位置に同一の形状になるように形成された例を示している。なお、第２ビア電極３８は、第１ビア電極２５と同様、ＴＳＶである。
【００５０】
第２ビア電極３８は、貫通孔３９に埋設された導電材料を含む。貫通孔３９は、その底部が第３半導体チップ２０ｃの第３配線層１１ｃに至るように、第３半導体基板１０ｃを厚さ方向に貫通して形成されている。貫通孔３９の側面を含む第３半導体基板１０ｃの裏面には、絶縁膜４０が形成されている。絶縁膜４０は、たとえばシリコン酸化膜である。第２ビア電極３８の導電材料は、貫通孔３９の側面に形成された絶縁膜４０を介して貫通孔３９に埋め込まれている。第２ビア電極３８の導電材料としては、Ｃｕ，Ａｕ，Ｓｎ等を例示できる。
【００５１】
なお、各第２ビア電極３８は、各第３バンプ電極４ｃと重なる位置に形成されている必要はなく、たとえば引き回し配線等（図示せず）を介して各第３バンプ電極４ｃと異なる位置に形成されている例を採用してもよい。また、各第２ビア電極３８は、各第３バンプ電極４ｃと異なる形状、大きさで形成されていてもよい。
第３半導体基板１０ｃの裏面上には第２ビア電極３８を覆うように表面バンプ電極４１が形成されている。表面バンプ電極４１の導電材料としては、Ｃｕ，Ａｕ，Ｓｎ等を例示できる。表面バンプ電極４１は、半導体装置１の外部端子として機能する。表面バンプ電極４１に電力が供給されると、第１〜第３半導体チップ２０ａ，２０ｂ，２０ｃに電力が供給される。
【００５２】
以上のように、半導体装置１の構成によれば、第１および第２半導体チップ２０ａ，２０ｂは、複数の第１および第２バンプ電極４ａ，４ｂおよび第１および第２ダミーリング６ａ，６ｂの両方により接続されている。つまり、第１および第２半導体チップ２０ａ，２０ｂの接合面における接続強度が複数の第１および第２バンプ電極４ａ，４ｂの接続部だけに依存するということがない。
【００５３】
また、同様に、第２および第３半導体チップ２０ｂ，２０ｃは、複数の裏面側バンプ電極３０および第３バンプ電極４ｃ、ならびに裏面側ダミーリング３２および第３ダミーリング６ｃの両方により接続されている。つまり、第２および第３半導体チップ２０ｂ，２０ｃの接合面における接続強度が裏面側バンプ電極３０および第３バンプ電極４ｃの接続部だけに依存するということがない。
【００５４】
これにより、第１および第２半導体チップ２０ａ，２０ｂの接合面における接続強度の均一性、ならびに第２および第３半導体チップ２０ｂ，２０ｃの接合面における接続強度の均一性をより一層高めることができるので、半導体装置の製造工程時に生じるストレスに強い半導体装置を提供できる。
さらに、半導体装置１の構成によれば、第１〜第３ダミーリング６ａ，６ｂ，６ｃおよび裏面側ダミーリング３２により、第１〜第３バンプ電極４ａ，４ｂ，４ｃおよび裏面側バンプ電極３０をシールできるので、半導体装置１の耐湿信頼性をより一層向上できる。
【００５５】
次に、図４Ａ〜図４Ｊを参照して半導体装置１の製造工程について説明する。図４Ａ〜図４Ｊは、図３に示す半導体装置１の製造工程の一例を説明するための断面図である。
図４Ａに示すように、半導体装置１を製造するためには、まず、半導体基板１０に素子形成領域２とスクライブ領域３とが設定される。次に、素子形成領域２における半導体基板１０に、トランジスタ、ＭＯＳＦＥＴ、レジスタ、キャパシタ等の各種の半導体素子、受動素子等が選択的に形成される。これにより、半導体基板１０の表面に、半導体素子、受動素子等が選択的に形成されたアクティブ面１５が形成される。
【００５６】
次に、図４Ｂに示すように、半導体基板１０上に、アクティブ面１５に形成された半導体素子等と電気的に接続される配線層１１（たとえば、多層配線構造）が形成される。このとき、配線層１１の素子形成領域２には、最上層配線としてのトップメタル１６が配線層１１の最表面から露出するように形成される。
次に、図４Ｃに示すように、トップメタル１６を覆うように絶縁材料（たとえば、感光性ポリイミド）が堆積されて、絶縁層１２が形成される。次に、フォトリソグラフィによって、貫通孔１７およびダミーリング６に対応するパターンで絶縁層１２が露光される。これにより、貫通孔１７とダミーリング６を形成するためのトレンチ１８とが同時に形成（現像）される。
【００５７】
次に、図４Ｄに示すように、貫通孔１７およびトレンチ１８、ならびに絶縁層１２の表面全域に下地電極膜としてのシード膜（図示せず）がスパッタ法により成膜される。次に、シード膜成膜後の貫通孔１７およびトレンチ１８を埋め戻すように、導電材料が絶縁層１２上にめっき成膜される。次に、ＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）法により、絶縁層１２上にめっき成膜された導電材料およびシード膜の不要な部分が除去される。これにより、絶縁層１２の表面と面一な表面を有する複数のバンプ電極４（電極領域５）とダミーリング６とが形成されて、図１および図２に示す半導体ウエハ１００が得られる。
【００５８】
次に、図４Ｅに示すように、図４Ａ〜図４Ｄの工程を経た２つの半導体ウエハ１００が用意される。以下では、説明の便宜上、最下層に配置される半導体ウエハ１００を第１半導体ウエハ１００ａといい、当該第１半導体ウエハ１００ａ上に順に積層される半導体ウエハ１００を第２および第３半導体ウエハ１００ｂ，１００ｃという。
次に、第２半導体ウエハ１００ｂが第１半導体ウエハ１００ａ上に積層される。このとき、第２半導体ウエハ１００ｂは、第１半導体ウエハ１００ａの第１アクティブ面１５ａと第２半導体ウエハ１００ｂの第２アクティブ面１５ｂとが互いに対向するように積層される。より具体的には、第１および第２半導体ウエハ１００ａ，１００ｂは、第１および第２バンプ電極４ａ，４ｂ、第１および第２ダミーリング６ａ，６ｂ、および第１および第２絶縁層１２ａ，１２ｂがそれぞれ接続されるように積み重ねられる。このとき、第１および第２半導体ウエハ１００ａ，１００ｂは、それぞれの接合面がプラズマクリーニングされた後、所定の接着温度で熱圧着される。
【００５９】
次に、第２半導体ウエハ１００ｂの第２半導体基板１０ｂの裏面（すなわち、第２アクティブ面１５ｂと反対側の面）に対して、砥石による研削、およびＣＭＰ法による研磨が実行されて、第２半導体基板１０ｂが薄化される。
次に、図４Ｆに示すように、第１ビア電極２５を形成すべき領域に選択的に開口を有するマスク２２が第２半導体基板１０ｂの裏面上に形成される。次に、マスク２２を介して第２半導体基板１０ｂの裏面がエッチングされて、貫通孔２６が形成される。貫通孔２６が形成された後、マスク２２は除去される。
【００６０】
次に、図４Ｇに示すように、ＣＶＤ法により貫通孔２６の側面を含む第２半導体基板１０ｂの裏面全域にシリコン酸化膜からなる絶縁膜２７が形成される。次に、貫通孔２６を含む絶縁膜２７の表面全域に下地電極膜としてのシード膜（図示せず）がスパッタ法により成膜される。次に、シード膜成膜後の貫通孔２６を埋め戻すように、導電材料が絶縁膜２７上にめっき成膜される。次に、ＣＭＰ法により、絶縁膜２７上にめっき成膜された導電材料の不要な部分が除去される。これにより、絶縁膜２７の表面と面一な表面を有する第１ビア電極２５が形成される。
【００６１】
次に、図４Ｈに示すように、第１ビア電極２５を覆うように絶縁材料（たとえば、感光性ポリイミド）が第２半導体基板１０ｂの裏面に堆積されて、裏面側絶縁層２９が形成される。次に、フォトリソグラフィによって、貫通孔３３と、裏面側ダミーリング３２を形成するための裏面側トレンチ３４とに対応するパターンで裏面側絶縁層２９が露光される。これにより、貫通孔３３と裏面側ダミーリング３２を形成するための裏面側トレンチ３４とが同時に形成（現像）される。
【００６２】
次に、貫通孔３３および裏面側トレンチ３４を含む裏面側絶縁層２９の表面全域に下地電極膜としてのシード膜（図示せず）がスパッタ法により成膜される。次に、シード膜成膜後の貫通孔３３および裏面側トレンチ３４を埋め戻すように、導電材料が裏面側絶縁層２９上にめっき成膜される。次に、ＣＭＰ法により、裏面側絶縁層２９上にめっき成膜された導電材料およびシード膜の不要な部分が除去される。これにより、裏面側バンプ電極３０および裏面側ダミーリング３２が、裏面側絶縁層２９の表面と面一な表面を有するように同時に形成される。
【００６３】
次に、図４Ｉに示すように、図４Ａ〜図４Ｄの工程を経た第３半導体ウエハ１００ｃが第２半導体ウエハ１００ｂの裏面上に積層される。このとき、第３半導体ウエハ１００ｃは、第２半導体ウエハ１００ｂの裏面と第３半導体ウエハ１００ｃの第３アクティブ面１５ｃとが互いに対向するように積層される。より具体的には、第２半導体ウエハ１００ｂと第３半導体ウエハ１００ｃとは、第３バンプ電極４ｃおよび裏面側バンプ電極３０、第３ダミーリング６ｃおよび裏面側ダミーリング３２、ならびに、第３絶縁層１２ｃおよび裏面側絶縁層２９がそれぞれ互いに接続されるように積み重ねられる。このとき、第２および第３半導体ウエハ１００ｂ，１００ｃは、それぞれの接合面がプラズマクリーニングされた後、所定の接着温度で熱圧着される。
【００６４】
次に、第３半導体基板１０ｃの裏面（すなわち、第３アクティブ面１５ｃと反対側の面）に対して、砥石による研削、およびＣＭＰ法による研磨が実行されて、第３半導体基板１０ｃが薄化される。
次に、図４Ｊに示すように、第３半導体基板１０ｃの裏面に第２ビア電極３８が形成される。第２ビア電極３８を形成するには、まず、第３半導体基板１０ｃの裏面に第２ビア電極３８を形成すべき領域に選択的に開口を有するマスク（図示せず）が形成される。次に、当該マスクを介して第３半導体基板１０ｃの裏面がエッチングされて、貫通孔３９が形成される。貫通孔３９が形成された後、マスクは除去される。
【００６５】
次に、ＣＶＤ法により貫通孔３９の側面を含む第３半導体基板１０ｃの裏面全域にシリコン酸化膜からなる絶縁膜４０が形成される。次に、貫通孔３９を含む絶縁膜４０の表面全域に下地電極膜としてのシード膜（図示せず）がスパッタ法により成膜される。次に、シード膜成膜後の貫通孔３９を埋め戻すように、導電材料が絶縁膜４０上にめっき成膜される。次に、ＣＭＰ法により、絶縁膜４０上にめっき成膜された導電材料およびシード膜の不要な部分が除去される。これにより、絶縁膜４０の表面と面一な第２ビア電極３８が形成される。
【００６６】
次に、各第２ビア電極３８上に、導電材料を選択的にめっき成膜することにより、表面バンプ電極４１が形成される。これにより、第１〜第３半導体ウエハ１００ａ，１００ｂ，１００ｃが積層されたウエハ積層構造物１０１が形成される。
次に、ダイシングブレードＤＢによってウエハ積層構造物１０１がスクライブ領域３に沿って切断される。これにより、図３に示すように、第１〜第３半導体チップ２０ａ，２０ｂ，２０ｃが積層された構造を有する半導体装置１が製造される。
【００６７】
以上のように、半導体装置１の製造方法によれば、図４Ｅの工程において、第１および第２半導体ウエハ１００ａ，１００ｂを第１および第２バンプ電極４ａ，４ｂおよび第１および第２ダミーリング６ａ，６ｂの両方により接続できる。このとき、第１および第２半導体ウエハ１００ａ，１００ｂとの接合面は、隙間なく密着されている。
これにより、第１および第２半導体ウエハ１００ａ，１００ｂの接合面における接続強度の均一性を効果的に高めることができるので、ＣＭＰによる第２半導体基板１０ｂの研磨工程時におけるストレスによって、第１および第２半導体ウエハ１００ａ，１００ｂの接合面が部分的に剥離したり、第１および第２半導体ウエハ１００ａ，１００ｂの各表面に破損等が生じたりすることを効果的に抑制できる。
【００６８】
また、この製造方法によれば、図４Ｆ〜図４Ｈの工程において、第１ビア電極２５、裏面側バンプ電極３０、および裏面側ダミーリング３２を形成する際のストレスによって、第１および第２半導体ウエハ１００ａ，１００ｂの接合面が部分的に剥離したり、半導体ウエハの表面に破損等が生じたりすることも効果的に抑制できるので、第１ビア電極２５、裏面側バンプ電極３０、および裏面側ダミーリング３２を良好に形成できる。
【００６９】
さらに、この製造方法によれば、図４Ｉの工程において、第２半導体ウエハ１００ｂの裏面に第３半導体ウエハ１００ｃをさらに積層する場合であっても、第２および第３半導体ウエハ１００ｂ，１００ｃを第３バンプ電極４ｃおよび裏面側バンプ電極３０、ならびに第３ダミーリング６ｃおよび裏面側ダミーリング３２の両方により接続できる。このとき、第２および第３半導体ウエハ１００ｂ，１００ｃの接合面は、隙間なく密着されている。
【００７０】
これにより、第２および第３半導体ウエハ１００ｂ，１００ｃの接合面における接続強度の均一性を効果的に高めることができるので、ＣＭＰによる第３半導体基板１０ｃの研磨工程時におけるストレスによって、第１〜３半導体ウエハ１００ａ，１００ｂ，１００ｃの各接合面が部分的に剥離したり、第１〜３半導体ウエハ１００ａ，１００ｂ，１００ｃの各表面に破損等が生じたりすることを効果的に抑制できる。
【００７１】
また、この製造方法によれば、図４Ｊの工程において、第２ビア電極３８および表面バンプ電極４１を形成する際のストレスによって、第１〜３半導体ウエハ１００ａ，１００ｂ，１００ｃの各接合面が部分的に剥離したり、第１〜３半導体ウエハ１００ａ，１００ｂ，１００ｃの各表面に破損等が生じたりすることも効果的に抑制できるので、第２ビア電極３８および表面バンプ電極４１を良好に形成できる。
【００７２】
さらに、図４Ｊの工程において、ウエハ積層構造物１０１をダイシングブレードＤＢによって切断する際のストレスによって第１〜３半導体ウエハ１００ａ，１００ｂ，１００ｃの各接合面が部分的に剥離したり、第１〜３半導体ウエハ１００ａ，１００ｂ，１００ｃの各表面に破損等が生じたりすることも効果的に抑制できるので、ウエハ積層構造物１０１を良好に切断できる。
【００７３】
以上のように、半導体装置１の製造工程によれば、第１〜３半導体ウエハ１００ａ，１００ｂ，１００ｃの間の各接合面における接続強度の均一性を効果的に高めることができるので、加工歩留りを向上できる。さらに、第１〜第３ダミーリング６ａ，６ｂ，６ｃおよび裏面側ダミーリング３２により、第１〜第３バンプ電極４ａ，４ｂ，４ｃおよび裏面側バンプ電極３０を効果的にシールできるので、半導体装置１の耐湿信頼性をより一層向上できる。
【００７４】
図５は、本発明の第２実施形態に係る半導体装置５１を示す模式的な平面図である。第２実施形態に係る半導体装置５１が、前述の第１実施形態に係る半導体装置１と異なる点は、第２半導体チップ２０ｂの裏面上に裏面側絶縁層２９、裏面側バンプ電極３０（裏面側電極領域３１）、裏面側ダミーリング３２が形成されていない点、および、第２半導体チップ２０ｂに埋め込みダミーリング５２が形成されている点である。その他の構成は、前述の第１実施形態に係る半導体装置１の構成と同等である。図５において、前述の図１〜図４Ｊに示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
【００７５】
図５に示すように、第２半導体チップ２０ｂの裏面には、第１ビア電極領域２８の周囲を取り囲むように、本発明の埋め込み接合部としての埋め込みダミーリング５２が形成されている。
埋め込みダミーリング５２は、平面視において、第１および第２ダミーリング６ａ，６ｂと同じ位置に同一の形状で形成されている。埋め込みダミーリング５２は、裏面側トレンチ５３に埋設された導電材料を含む。裏面側トレンチ５３は、第２半導体チップ２０ｂを厚さ方向に掘り下げるように平面視四角環状に形成されている。裏面側トレンチ５３の底部は、第２半導体チップ２０ｂの厚さ方向途中部に位置するように形成されている。つまり、裏面側トレンチ５３の底部は、第２半導体チップ２０ｂの表面（第２アクティブ面１５ｂ）と裏面との間に形成されている。また、裏面側トレンチ５３の幅Ｗは、貫通孔２６の直径φよりも幅狭に形成されている。裏面側トレンチ５３の側面を含む第２半導体基板１０ｂの裏面には、絶縁膜２７が形成されている。
【００７６】
埋め込みダミーリング５２の導電材料は、絶縁膜２７を介して、第２半導体チップ２０ｂの裏面と面一になるように裏面側トレンチ５３に埋設されている。埋め込みダミーリング５２は、第１および第２半導体チップ２０ａ，２０ｂと電気的に分離するように形成されている。埋め込みダミーリング５２は、第１ビア電極２５の導電材料と同一材料（すなわち、Ｃｕ，Ａｕ，Ｓｎ等）で形成されている。
【００７７】
このような構成によっても、前述の第１実施形態において述べた効果と同様の効果を奏することができる。このような半導体装置５１を製造するには、前述の第１実施形態における図４Ｆ〜図４Ｇの工程に代えて、図６Ａ〜図６Ｂの工程を実行すればよい。
図６Ａ〜図６Ｂは、図５に示す半導体装置５１の製造工程の一例を説明するための断面図である。
【００７８】
第２実施形態では、図４Ｅの工程において、第２半導体基板１０ｂが薄化された後、図６Ａに示すように、マスク２２に代えて、第１ビア電極２５および埋め込みダミーリング５２を形成すべき領域に選択的に開口を有するマスク１２２が第２半導体基板１０ｂの裏面上に形成される。
次に、マスク１２２を介して第２半導体基板１０ｂの裏面がエッチングされて、貫通孔２６および裏面側トレンチ５３が形成される。このとき、マスク１２２のレイアウトは、裏面側トレンチ５３の幅Ｗが、貫通孔２６の直径φよりも幅狭に形成されるように調整されている。そのため、裏面側トレンチ５３は、貫通孔２６よりも遅くエッチングされる。したがって、貫通孔２６の底部が配線層１１に到達した際には、裏面側トレンチ５３の底部は、第２半導体基板１０ｂの厚さ方向途中部に位置するように形成される。これにより、その底部が第２半導体チップ２０ｂの表面（第２アクティブ面１５ｂ）と裏面との間に形成された裏面側トレンチ５３を得ることができる。貫通孔２６および裏面側トレンチ５３が形成された後、マスク１２２は除去される。
【００７９】
次に、図６Ｂに示すように、ＣＶＤ法により貫通孔２６の側面および裏面側トレンチ５３の側面を含む第２半導体基板１０ｂの裏面全域にシリコン酸化膜からなる絶縁膜２７が形成される。次に、貫通孔２６および裏面側トレンチ５３を含む絶縁膜２７の表面全域に下地電極膜としてのシード膜（図示せず）がスパッタ法により成膜される。次に、シード膜成膜後の貫通孔２６および裏面側トレンチ５３を埋め戻すように、導電材料が絶縁膜２７上にめっき成膜される。次に、ＣＭＰ法により、絶縁膜２７上にめっき成膜された導電材料の不要な部分が除去される。これにより、絶縁膜２７の表面と面一な表面を有する第１ビア電極２５および埋め込みダミーリング５２が形成される。
【００８０】
次に、図４Ｉの工程と同様に、図４Ａ〜図４Ｄの工程を経た第３半導体ウエハ１００ｃが第２半導体ウエハ１００ｂの裏面上に直接積層される。このとき、第３半導体ウエハ１００ｃは、第３アクティブ面１５ｃが第２半導体ウエハ１００ｂの裏面と対向するように積層される。より具体的には、第２および第３半導体ウエハ１００ｂ，１００ｃは、第３バンプ電極４ｃおよび第１ビア電極２５、第３ダミーリング６ｃおよび埋め込みダミーリング５２、ならびに第３絶縁層１２ｃおよび第２半導体基板１０ｂの裏面上に形成された絶縁膜２７がそれぞれ互いに接続されるように積み重ねられる。このとき、第２および第３半導体ウエハ１００ｂ，１００ｃは、それぞれの接合面がプラズマクリーニングされた後、所定の接着温度で熱圧着されることが好ましい。
【００８１】
第３半導体ウエハ１００ｃが積層された後、図４Ｊと同様の工程を経て、図５に示す半導体装置５１が製造される。
以上のように、半導体装置５１の製造方法によれば、埋め込みダミーリング５２を形成する際のストレスによって、第１および第２半導体ウエハ１００ａ，１００ｂの接合面が部分的に剥離したり、第１および第２半導体ウエハ１００ａ，１００ｂの表面に破損等が生じたりすることを抑制できる。その結果、埋め込みダミーリング５２を良好に形成できる。しかも、このような埋め込みダミーリング５２は、第１ビア電極２５を形成する工程と同一の工程で形成できるので、製造工程の工程数が増加することがない。
【００８２】
また、半導体装置５１の製造方法によれば、前述の第１実施形態と異なり、第２半導体ウエハ１００ｂの裏面上に裏面側絶縁層２９、裏面側バンプ電極３０（裏面側電極領域３１）、裏面側ダミーリング３２を形成する必要がなく、第３半導体ウエハ１００ｃを第２半導体ウエハ１００ｂの裏面に直接積層できる。その結果、製造工程を簡略化できる。
さらに、図４Ｊの工程において、ウエハ積層構造物１０１をダイシングブレードＤＢによって切断する際のストレスによって第１〜３半導体ウエハ１００ａ，１００ｂ，１００ｃの各接合面が部分的に剥離したり、第１〜３半導体ウエハ１００ａ，１００ｂ，１００ｃの各表面に破損等が生じたりすることも効果的に抑制できるので、ウエハ積層構造物１０１を良好に切断できる。
【００８３】
以上のように、半導体装置５１の製造工程によっても、第１〜３半導体ウエハ１００ａ，１００ｂ，１００ｃの間の各接合面における接続強度の均一性を効果的に高めることができるので、加工歩留りを向上できる。
図７は、本発明の第３実施形態に係る半導体ウエハ２００を示す模式的な平面図である。第３実施形態に係る半導体ウエハ２００が、前述の第１実施形態に係る半導体ウエハ１００と異なる点は、平面視四角環状のダミーリング６に代えて、平面視閉曲環状のダミーリング６２が形成されている点である。その他の構成は、前述の第１実施形態に係る半導体ウエハ１００の構成と同等である。図７において、前述の図１〜図６Ｂに示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
【００８４】
このように、ダミーリング６２の各辺が連続的な曲線を描くように絶縁層１２に形成されている場合、ダミーリング６２の各辺には角部が形成されない。そのため、複数の半導体ウエハ２００を積み重ねて、加工する際に生じる応力がダミーリング６２の角部に集中するということがない。したがって、このような半導体ウエハ２００を前述の第１および第２実施形態の半導体装置１，５１の製造工程に適用することにより、各半導体ウエハ２００ａ，２００ｂ，２００ｃ間（各半導体チップ２０ａ，２０ｂ，２０ｃ間）の接続強度をより一層高めることができる。また、前述の第１および第２実施形態では、裏面側ダミーリング３２および埋め込みダミーリング５２が、平面視四角環状に形成されている例について説明したが、半導体装置１，５１の製造工程に半導体ウエハ２００ａ，２００ｂ，２００ｃを適用する場合、当該ダミーリング６２のように、裏面側ダミーリング３２および埋め込みダミーリング５２も平面視閉曲環状に形成されることが好ましい。
【００８５】
以上、この発明の実施形態について説明したが、この発明はさらに他の形態で実施することもできる。
たとえば、前述の各実施形態では、電極領域５（裏面側電極領域３１）の周囲を取り囲むように一つのダミーリング６（裏面側ダミーリング３２）が形成された例について説明したが、ダミーリング６（裏面側ダミーリング３２）の周囲を取り囲むダミーリングをさらに形成することによって、複数のダミーリング（裏面側ダミーリング）が形成された例を採用してもよい。
【００８６】
また、前述の各実施形態では、電極領域５，２８，３１の周囲に閉環状に形成されたダミーリング６，６２，３４，５２の例について説明したが、閉環状のダミーリング６，６２，３４，５２に代えて、電極領域５，２８，３１の周囲を取り囲む閉じた領域に沿って複数のライン状のダミーバンプが互いに間隔を空けるように形成されている例を採用してもよい。また、複数のダミーバンプが電極領域５，２８，３１の周囲を取り囲む閉じた領域に沿って点在（たとえば行列状に点在）するように形成されている例を採用してもよい。これらのダミーバンプを採用する場合、第１および第２半導体ウエハ１００ａ，１００ｂ（第２および第３半導体ウエハ１００ｂ，１００ｃ）の接合面積は前述の第１実施形態の場合よりも小さくなるため、前述の第１実施形態の構成の方が好ましいといえる。
【００８７】
また、前述の各実施形態では、図４Ａ〜図４Ｄの工程を経た第１および第２半導体ウエハ１００ａ，１００ｂを、第１および第２バンプ電極４ａ，４ｂ、および第１および第２ダミーリング６ａ，６ｂをそれぞれ接続させる例について説明したが、図４Ａ〜図４Ｄの工程を経た半導体ウエハを図４Ａのみの工程を経た半導体ウエハに接続する例を採用してもよい。
【００８８】
また、前述の第１および第２実施形態では、裏面側ダミーリング３２（埋め込みダミーリング５２）が、平面視において第１および第２ダミーリング６ａ，６ｂと同じ位置に同一の形状で形成されている例について説明したが、裏面側ダミーリング３２（埋め込みダミーリング５２）は、第３半導体チップ２０ｃ（第３半導体ウエハ１００ｃ）に形成された第３ダミーリング６ｃと同じ位置に同一の形状で形成されていればよい。したがって、第２および第３半導体チップ２０ｂ，２０ｃにおいて、裏面側ダミーリング３２（埋め込みダミーリング５２）が、平面視において第１および第２ダミーリング６ａ，６ｂと異なる形状、異なる大きさであっても、裏面側ダミーリング３２（埋め込みダミーリング５２）が、第３ダミーリング６ｃと同じ位置に同一の形状で形成されている限り、本発明の目的を達成することができる。
【００８９】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００９０】
１  半導体装置
２  素子形成領域
３  スクライブ領域
４  バンプ電極
４ａ  第１バンプ電極
４ｂ  第２バンプ電極
４ｃ  第３バンプ電極
５  電極領域
６  ダミーリング
６ａ  第１ダミーリング
６ｂ  第２ダミーリング
６ｃ  第３ダミーリング
１２  絶縁層
１２ａ  第１絶縁層
１２ｂ  第２絶縁層
１２ｃ  第３絶縁層
２０ａ  第１半導体チップ
２０ｂ  第２半導体チップ
２０ｃ  第３半導体チップ
２５  第１ビア電極
２９  裏面側絶縁層
３０  裏面側バンプ電極
３１  裏面側電極領域
３２  裏面側ダミーリング
３８  第２ビア電極
５１  半導体装置
５２  埋め込みダミーリング
６１  半導体装置
６２  ダミーリング
１００  半導体ウエハ
１００ａ  第１半導体ウエハ
１００ｂ  第２半導体ウエハ
１００ｃ  第３半導体ウエハ
２００  半導体ウエハ
Ｄ  領域
Ｔ１  膜厚
Ｔ２  膜厚
Ｔ３  膜厚
Ｗ  幅
φ  直径
【図１】
2015099827.tif 000003
【図２】
2015099827.tif 000004
【図３】
2015099827.tif 000005
【図４Ａ】
2015099827.tif 000006
【図４Ｂ】
2015099827.tif 000007
【図４Ｃ】
2015099827.tif 000008
【図４Ｄ】
2015099827.tif 000009
【図４Ｅ】
2015099827.tif 000010
【図４Ｆ】
2015099827.tif 000011
【図４Ｇ】
2015099827.tif 000012
【図４Ｈ】
2015099827.tif 000013
【図４Ｉ】
2015099827.tif 000014
【図４Ｊ】
2015099827.tif 000015
【図５】
2015099827.tif 000016
【図６Ａ】
2015099827.tif 000017
【図６Ｂ】
2015099827.tif 000018
【図７】
2015099827.tif 000019