(57)【要約】【課題】受信対象の広帯域化に応じた信号処理速度の高速化を容易にする受信装置を提供することである。【解決手段】実施形態の受信装置は、ＡＤ変換部と振分スイッチと並替部と第１及び第２の信号処理部とをもつ。ＡＤ変換部は受信信号を第１の周期で標本化して得られた標本値を逐次出力する。振分スイッチは逐次出力される標本値を第１及び第２の標本値系列に交互に振り分けて順次出力する。並替部は、第１の標本値系列の標本値が出力されるごとに、第１の標本値系列の第１の標本値と、第２の標本値系列において第１の標本値と同じタイミングで振分スイッチから出力された第２の標本値と、第１の標本値系列において第１の標本値の次に出力された第３の標本値とを同じタイミングで出力する。第１の信号処理部は第１及び第２の標本値に基づいた信号処理結果を順次出力する。第２の信号処理部は第２及び第３の標本値に基づいた信号処理結果を順次出力する。【選択図】図１
2015216541.tif 000002
【特許請求の範囲】
【請求項１】
受信信号を予め定められた第１の周期でサンプリングして得られたサンプリング値を逐次出力するアナログ・デジタル変換部と、
前記アナログ・デジタル変換部から出力されるサンプリング値を第１のサンプリング値系列と第２のサンプリング値系列とに交互に振り分けて順次出力する第１の振分スイッチと、
前記第１のサンプリング値系列のサンプリング値が出力されるごとに、前記第１のサンプリング値系列の第１のサンプリング値と、前記第２のサンプリング値系列において前記第１のサンプリング値と同じタイミングで前記第１の振分スイッチから出力された第２のサンプリング値と、前記第１のサンプリング値系列において前記第１のサンプリング値の次に出力された第３のサンプリング値とを同じタイミングで出力する第１の並替部と、
第１のサンプリング値及び第２のサンプリング値に基づいた信号処理により得られる信号処理結果を順次出力する第１の信号処理部と、
第２のサンプリング値及び第３のサンプリング値に基づいた信号処理により得られる信号処理結果を順次出力する第２の信号処理部と
を備える受信装置。
【請求項２】
前記第１の振分スイッチと前記第１の並替部と前記第１の信号処理部と前記第２の信号処理部とを含み構成される第１のデジタル信号処理部と、
前記第１の振分スイッチと同じ構成を有する第２の振分スイッチと、前記第１の並替部と同じ構成を有する第２の並替部と、前記第１の信号処理部と同じ構成を有する第３の信号処理部と、前記第２の信号処理部と同じ構成を有する第４の信号処理部とを含み構成される第２のデジタル信号処理部と
を備え、
前記アナログ・デジタル変換部は、
受信信号を前記第１の周期でサンプリングして得られたサンプリング値を前記第１のデジタル信号処理部と前記第２のデジタル信号処理部とに交互に振り分けて出力する
請求項１に記載の受信装置。
【請求項３】
前記第１の並替部は、
前記第１のサンプリング値系列のサンプリング値が出力に同期した立ち上がりエッジを有するクロック信号の立ち上がりエッジ又は立ち下がりエッジに同期して入力されるサンプリング値をラッチする第１から第７のフリップフロップを有し、
前記第１のフリップフロップは、前記第１のサンプリング値系列のサンプリング値を入力し、ラッチしたサンプリング値を前記第２のフリップフロップに出力し、
前記第２のフリップフロップは、前記第１のフリップフロップから出力されるサンプリング値を入力し、ラッチしたサンプリング値を前記第１のサンプリング値として前記第１の信号処理部に出力し、
前記第３のフリップフロップは、前記第２のサンプリング値系列のサンプリング値を入力し、ラッチしたサンプリング値を前記第４のフリップフロップに出力し、
前記第４のフリップフロップは、記第３のフリップフロップから出力されるサンプリング値を入力し、ラッチしたサンプリング値を前記第２のサンプリング値として前記第１の信号処理部に出力し、
前記第５のフリップフロップは、前記第２のサンプリング値系列のサンプリング値を入力し、ラッチしたサンプリング値を前記第６のフリップフロップに出力し、
前記第６のフリップフロップは、記第５のフリップフロップから出力されるサンプリング値を入力し、ラッチしたサンプリング値を前記第２のサンプリング値として前記第２の信号処理部に出力し、
前記第７のフリップフロップは、前記第１のサンプリング値系列のサンプリング値を入力し、ラッチしたサンプリング値を前記第３のサンプリング値として前記第２の信号処理部に出力する
請求項１又は請求項２のいずれかに記載の受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、受信装置に関する。
【背景技術】
【０００２】
デジタル受信装置は、受信したアナログ信号をアナログ・デジタル変換器を用いてデジタル信号に変換し、当該デジタル信号に対して信号処理を行う。デジタル受信装置は、デジタル信号に対する信号処理を行うことにより所望の信号を受信した信号から取得する。近年、１ＧＨｚ以上の周波数でサンプリングを行えるアナログ・デジタル変換器も開発されている。このような高速に動作するアナログ・デジタル変換器をデジタル受信装置に用いることにより、デジタル受信装置が受信対象とする帯域を広帯域化することが可能となる。
【０００３】
上述のように受信対象を広帯域化した場合、アナログ・デジタル変換器によって逐次得られるデジタル信号の量が増加して信号処理における演算量などの処理負荷が大幅に増加することになる。リアルタイム性が要求されない用途では、逐次得られるデジタル信号をメモリ等に記憶させた後にデジタル信号に対して信号処理を順次行って所望の信号を取得することになる。一方、リアルタイム性が要求される用途では、増加する演算量に応じて信号処理に要する時間を短縮する必要がある。信号処理に要する時間を短縮するために信号処理に用いられているＤＳＰ（Digital Signal Processor）やＣＰＵ（Central Processing Unit）の動作周波数を高くすることが考えられる。しかし、アナログ・デジタル変換器の高速化に合わせてＤＳＰやＣＰＵの動作周波数を高くすることができず、リアルタイム性を損なう場合があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２０８７９０号公報
【非特許文献】
【０００５】
【非特許文献１】鬼追一雅、柏原陣、波多野雅俊、「ディジタル直交検波器の一構成法」、広島工業大学紀要研究編第４５巻、２０１１年、ｐｐ．２１３−２１７
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、受信対象の広帯域化に応じた信号処理速度の高速化を容易にする受信装置を提供することである。
【課題を解決するための手段】
【０００７】
実施形態の受信装置は、アナログ・デジタル変換部と、第１の振分スイッチと、第１の並替部と、第１の信号処理部と、第２の信号処理部とを持つ。アナログ・デジタル変換部は、受信信号を予め定められた第１の周期でサンプリングして得られたサンプリング値を逐次出力する。第１の振分スイッチは、アナログ・デジタル変換部から出力されるサンプリング値を第１のサンプリング値系列と第２のサンプリング値系列とに交互に振り分けて順次出力する。第１の並替部は、第１のサンプリング値系列のサンプリング値が出力されるごとに、第１のサンプリング値系列の第１のサンプリング値と、第２のサンプリング値系列において第１のサンプリング値と同じタイミングで振分スイッチから出力された第２のサンプリング値と、第１のサンプリング値系列において第１のサンプリング値の次に出力された第３のサンプリング値とを同じタイミングで出力する。第１の信号処理部は、第１のサンプリング値及び第２のサンプリング値に基づいた信号処理により得られる信号処理結果を順次出力する。第２の信号処理部は、第２のサンプリング値及び第３のサンプリング値に基づいた信号処理により得られる信号処理結果を順次出力する。
【図面の簡単な説明】
【０００８】
【図１】実施形態の受信装置１の構成例を示すブロック図。
【図２】実施形態の並替器１４４の構成例を示すブロック図。
【図３】実施形態のデジタル信号処理部１４−１の動作を示すタイミングチャート。
【発明を実施するための形態】
【０００９】
以下、実施形態の受信装置を、図面を参照して説明する。図１は、実施形態の受信装置１の構成例を示すブロック図である。図１に示すように、受信装置１は、アンテナ１０、低ノイズ増幅器１１、フィルタ回路１２、アナログ・デジタル変換器１３、デジタル信号処理部１４−１及びデジタル信号処理部１４−２を備えている。
【００１０】
低ノイズ増幅器１１は、アンテナ１０で受信した受信信号を増幅する。低ノイズ増幅器１１は、増幅した受信信号をフィルタ回路１２に出力する。フィルタ回路１２は、低ノイズ増幅器１１で増幅された受信信号において所望の周波数帯以外の信号成分を減衰させ、所望の周波数帯の信号成分をアナログ・デジタル変換器１３に出力する。フィルタ回路１２には、例えばローパスフィルタや、バンドパスフィルタなどが用いられる。
【００１１】
アナログ・デジタル変換器１３は、フィルタ回路１２が出力する信号に対して所定のサンプリング周波数でサンプリングをしてデジタル信号に変換する。アナログ・デジタル変換器１３は、変換により得られたサンプリング値を示すデジタル信号を時系列順に、デジタル信号処理部１４−１とデジタル信号処理部１４−２とに対して交互に出力する。
【００１２】
アナログ・デジタル変換器１３は、サンプリングで得られたサンプリング値をデジタル信号処理部１４−１に出力すると、次のサンプリングで得られるサンプリング値をデジタル信号処理部１４−２に出力する。更に次のサンプリングで得られるサンプリング値は、デジタル信号処理部１４−１に出力される。また、また、アナログ・デジタル変換器１３は、出力するデジタル信号と同期したクロック信号をデジタル信号処理部１４−１とデジタル信号処理部１４−２とに出力する。
【００１３】
なお、アナログ・デジタル変換器１３がデジタル信号処理部１４−１とデジタル信号処理部１４−２とに出力するデジタル信号は、クロック信号の立ち上がりエッジと立ち下がりエッジとに同期している。デジタル信号処理部１４−１とデジタル信号処理部１４−２とは、アナログ・デジタル変換器１３が出力するクロック信号に同期して動作する。
【００１４】
図１においては、アナログ・デジタル変換器１３からデジタル信号処理部１４−１に出力されるデジタル信号は、ＤＡＴＡＥＶＥＮと示されている。また、アナログ・デジタル変換器１３からデジタル信号処理部１４−２に出力されるデジタル信号はＤＡＴＡＯＤＤと示されている。また、デジタル信号処理部１４−１及びデジタル信号処理部１４−２に入力されるクロック信号は、ＤＣＬＫと示されている。
【００１５】
デジタル信号処理部１４−１及びデジタル信号処理部１４−２は、アナログ・デジタル変換器１３が出力するデジタル信号に対して信号処理を施す。デジタル信号処理部１４−１及びデジタル信号処理部１４−２それぞれは、信号処理により得られた結果を出力する。受信装置１では、デジタル信号処理部１４−１及び１４−２により受信信号に対する直交復調が行われ、復調結果がデジタル信号処理部１４−１及び１４−２から出力される。また、受信装置１では、アナログ・デジタル変換器１３からデジタル信号処理部１４−１に出力されるデジタル信号を同相成分（Ｉ成分）として扱う。アナログ・デジタル変換器１３からデジタル信号処理部１４−２に出力されるデジタル信号を直交成分（Ｑ成分）として扱う。
【００１６】
デジタル信号処理部１４−１とデジタル信号処理部１４−２とは同じ構成を有している。説明の重複を避けるために、デジタル信号処理部１４−１の構成を説明してデジタル信号処理部１４−２の構成の説明を省略する。デジタル信号処理部１４−１は、振分スイッチ１４１、乗算器１４２、乗算器１４３、並替器１４４、信号処理回路１４５及び信号処理回路１４６を有している。
【００１７】
振分スイッチ１４１は、アナログ・デジタル変換器１３から入力されるサンプリング値を、クロック信号に同期してサンプリング値系列Ａとサンプリング値系列Ｂとに交互に振り分ける。振分スイッチ１４１は、サンプリング値系列Ａを乗算器１４２に出力し、サンプリング値系列Ｂを乗算器１４３に出力する。振分スイッチ１４１は、クロック信号の立ち上がりエッジに同期してアナログ・デジタル変換器１３から出力されるサンプリング値を乗算器１４２に出力する。振分スイッチ１４１は、乗算器１４２に出力するサンプリング値を、クロック信号の次の立ち上がりエッジまで維持する。また、振分スイッチ１４１は、クロック信号の立ち下がりエッジに同期してアナログ・デジタル変換器１３から出力されるサンプリング値を乗算器１４２に出力する。振分スイッチ１４１は、乗算器１４３に出力するサンプリング値を、クロック信号の次の立ち下がりエッジまで維持する。
【００１８】
乗算器１４２は、振分スイッチ１４１から出力されるサンプリング値に「１」を乗算し、乗算結果をクロック信号の立ち上がりエッジに同期してラッチする。乗算器１４２は、ラッチしている乗算結果を並替器１４４に出力する。乗算器１４３は、振分スイッチ１４１から出力されるサンプリング値に「−１」を乗算し、乗算結果をクロック信号の立ち上がりエッジに同期してラッチする。乗算器１４３は、ラッチしている乗算結果を並替器１４４に出力する。
【００１９】
デジタル信号処理部１４−１には、アナログ・デジタル変換器１３で得られたサンプリング値が一つ置きに入力される。また、デジタル信号処理部１４−１に入力されるサンプリング値の系列に対して「１」と「−１」とを交互に乗算することにより、アナログ・デジタル変換器１３で得られるサンプリング値｛Ｘｉ，Ｘｉ＋１，Ｘｉ＋２，Ｘｉ＋３；ｉ＝０，１，２，３，…｝に対して、「１」、「０」、「−１」、「０」を乗じていることになる。一方、デジタル信号処理部１４−２では、アナログ・デジタル変換器１３で得られるサンプリング値｛Ｘｉ＋１，Ｘｉ＋２，Ｘｉ＋３，Ｘｉ＋４；ｉ＝０，１，２，３，…｝に対して、「１」、「０」、「−１」、「０」を乗じていることになる。これは、デジタル信号処理部１４−１に対して入力されるサンプリング値の系列に対して、１周期が４サンプル分の正弦波を乗じていることになる。一方、デジタル信号処理部１４−２に対して入力されるサンプリング値の系列に対して、デジタル信号処理部１４−１における正弦波に対して位相が９０度ずれた正弦波を乗じていることになる。すなわち、デジタル信号処理部１４−１において受信信号の同相成分に対する処理が行われ、デジタル信号処理部１４−２において受信信号の直交成分に対する処理が行われることになる。
【００２０】
並替器１４４は、乗算器１４２が出力する乗算結果と乗算器１４３が出力する乗算結果とを入力する。並替器１４４は、各乗算結果に対応するサンプリング値の時系列に基づいて異なる２組の乗算結果を出力する。並替器１４４は、２組の乗算結果のうち一方の組の乗算結果を信号処理回路１４５に出力し、他方の組の乗算結果を信号処理回路１４５に出力する。並替器１４４は、クロック信号の立ち上がりエッジに同期して、２組の乗算結果を出力する。
【００２１】
信号処理回路１４５及び信号処理回路１４６は、並替器１４４が順次出力する乗算結果に対してデジタル信号処理を逐次行う。信号処理回路１４５及び信号処理回路１４６は、デジタル信号処理によって得られた結果を逐次出力する。信号処理回路１４５及び信号処理回路１４６は、例えばＦＩＲフィルタやＩＩＲフィルタとして構成される。
【００２２】
図２は、本実施形態における並替器１４４の構成例を示すブロック図である。図２に示すように、並替器１４４は、クロック信号の立ち上がりエッジに同期して動作する７個のフリップフロップａ〜ｇを有している。フリップフロップａ〜ｇそれぞれは、クロック信号の立ち上がりエッジに同期して、入力される値をラッチして出力する。
【００２３】
フリップフロップａは、乗算器１４２が出力する乗算結果を入力する。フリップフロップａは、ラッチした値をフリップフロップｄに出力する。フリップフロップｂ及びフリップフロップｃは、乗算器１４３が出力する乗算結果を入力する。フリップフロップｂは、ラッチした値をフリップフロップｅに出力する。フリップフロップｃは、ラッチした値をフリップフロップｆに出力する。
【００２４】
フリップフロップｄは、フリップフロップａが出力する値を入力する。フリップフロップｄは、ラッチした値を信号処理回路１４５に出力する。フリップフロップｅは、フリップフロップｂが出力する値を入力する。フリップフロップｅは、ラッチした値を信号処理回路１４５に出力する。フリップフロップｆは、フリップフロップｃが出力する値を入力する。フリップフロップｆは、ラッチした値を信号処理回路１４６に出力する。フリップフロップｇは、乗算器１４２が出力する乗算結果を入力する。フリップフロップｇは、ラッチした値を信号処理回路１４６に出力する。
【００２５】
図３は、本実施形態のデジタル信号処理部１４−１の動作を示すタイミングチャートである。図３に示すタイミングチャートにおいて、横軸は時間を示している。また、タイミングチャートには、アナログ・デジタル変換器１３が出力するクロック信号（ＤＣＬＫ）と、アナログ・デジタル変換器１３が出力するサンプリング値を示すデジタル信号（ＤＡＴＡＥＶＥＮ）と、振分スイッチ１４１から乗算器１４２への出力Ａと、振分スイッチ１４１から乗算器１４３への出力Ｂと、乗算器１４２の出力と、乗算器１４３の出力と、並替器１４４のフリップフロップｄ〜ｇ（ＦＦｄ〜ＦＦｇ）それぞれの出力とが示されている。
【００２６】
デジタル信号（ＤＡＴＡＥＶＥＮ）において、各サンプリング値を示すＸｉ（ｉ＝０，２，４，…）の添え字を一つ置きになっている。これは、アナログ・デジタル変換器１３がデジタル信号処理部１４−１とデジタル信号処理部１４−２とに対して交互にサンプリング値を出力するためである。サンプリング値Ｘｉ（ｉ＝１，３，５，…）は、デジタル信号処理部１４−２に入力される。また、乗算器１４３の出力は、「−１」を乗じているため、デジタル信号処理部１４−１に入力されるサンプリング値と異なる。しかし、図３においては、各機能部が出力する値がいずれのサンプリング値に対応する値であるかを示しているため、それぞれの出力をサンプリング値Ｘｉで示している。
【００２７】
振分スイッチ１４１は、クロック信号ＤＣＬＫの立ち上がり及び立ち下がりの両エッジに同期しているデジタル信号を２つの乗算器１４２及び乗算器１４３それぞれに振り分けている。また、振分スイッチ１４１は、乗算器１４２及び乗算器１４３それぞれに振り分けるとともに、各サンプリング値をクロック信号ＤＣＬＫの１周期分に伸ばしている。
【００２８】
乗算器１４２は、上述のように、振分スイッチ１４１から出力されるサンプリング値（Ｘ０，Ｘ４，Ｘ８，…）に「１」を乗算して、クロック信号ＤＣＬＫの立ち上がりエッジに同期して出力値を更新する。乗算器１４３は、振分スイッチ１４１から出力されるサンプリング値（Ｘ２，Ｘ６，Ｘ１０，…）に「−１」を乗算して、クロック信号ＤＣＬＫの立ち上がりエッジに同期して出力値を更新する。
【００２９】
フリップフロップｄが出力する値には、乗算器１４２が出力する乗算結果に対してクロック信号ＤＣＬＫの２周期分の遅延がある。フリップフロップｅ及びフリップフロップｆが出力する値には、乗算器１４３が出力する乗算結果に対してクロック信号ＤＣＬＫの２周期分の遅延がある。フリップフロップｇが出力する値には、乗算器１４２が出力する乗算結果に対してクロック信号ＤＣＬＫの１周期分の遅延がある。
【００３０】
フリップフロップｄ及びフリップフロップｅそれぞれが出力する値は、１組の乗算結果として、信号処理回路１４５へ出力される。フリップフロップｆ及びフリップフロップｇそれぞれが出力する値は、１組の演算結果として信号処理回路１４６に出力される。図３に示されているように、信号処理回路１４５に入力される値と信号処理回路１４６に入力される値とは、１サンプルずつずれている。また、信号処理回路１４５及び信号処理回路１４６に入力される値の周期は、アナログ・デジタル変換器１３が出力するサンプリング値の周期に対して２倍の周期になっている。
【００３１】
ここで、信号処理回路１４５と信号処理回路１４６との出力について説明する。例えば、信号処理回路１４５及び信号処理回路１４６が時系列に連続する４つのサンプリング値に基づいた値に対するＦＩＲフィルタであるとする。図３における時刻ＴＡでは、信号処理回路１４５は、サンプリング値｛Ｘ０，Ｘ２，Ｘ４，Ｘ６｝に基づいたフィルタ結果ＯＵＴ０を出力する。信号処理回路１４６は、サンプリング値｛Ｘ２，Ｘ４，Ｘ６，Ｘ８｝に基づいたフィルタ結果ＯＵＴ２を出力する。
【００３２】
すなわち、デジタル信号処理部１４−１は、あるタイミングにおいて連続する４つのサンプリング値に基づいたフィルタ結果と、当該４つのサンプリング値に対して１サンプリング後の連続する４つのサンプリング値に基づいたフィルタ結果とを同じタイミングで出力する。なお、連続する４つのサンプリング値に基づいたフィルタ処理を行う場合について説明したが、連続する２つのサンプリング値や連続する他の個数のサンプリング値に基づいたフィルタ処理を行う場合においても同様である。
【００３３】
なお、図３においては、デジタル信号処理部１４−１における動作を説明したが、デジタル信号処理部１４−２における動作も同様である。図３において示したタイミングチャートでは、デジタル信号処理部１４−１に入力されるサンプリング値が｛…，Ｘ０，Ｘ２，Ｘ４，Ｘ６，Ｘ８，…｝となっている。しかし、アナログ・デジタル変換器１３がデジタル信号処理部１４−１とデジタル信号処理部１４−２とに対して交互にサンプリング値を出力するので、デジタル信号処理部１４−２に入力されるサンプリング値は、｛…，Ｘ１，Ｘ３，Ｘ５，Ｘ７，Ｘ９，…｝となる。
【００３４】
本実施形態の受信装置１では、アナログ・デジタル変換器１３がサンプリング値をデジタル信号処理部１４−１とデジタル信号処理部１４−２とに交互に出力することにより、デジタル信号処理を並列化している。デジタル信号処理の並列化により、デジタル信号処理部１４−１とデジタル信号処理部１４−２とに要求される演算量を半分（１／２）にすることができる。また、デジタル信号処理部１４−１とデジタル信号処理部１４−２とに入力されるデジタル信号における切り替え周期をサンプリング周期に対して２倍の周期にしている。
【００３５】
また、デジタル信号処理部１４−１では、アナログ・デジタル変換器１３から入力されるサンプリング値のデジタル信号を振分スイッチ１４１が２系統に分けて各デジタル信号におけるサンプリング値の切り替え周期を２倍にしている。すなわち、乗算器１４２及び乗算器１４３に入力されるデジタル信号におけるサンプリング値の切り替え周期は、アナログ・デジタル変換器１３におけるサンプリング周期に対して、四分の一（１／４）の周期になっている。
【００３６】
また、並替器１４４が、乗算器１４２及び乗算器１４３の出力を並び替えて、第１の組と第２の組とのサンプリング値を出力する。第１の組のサンプリング値は、連続する２つのサンプリング値（Ｘｉ，Ｘｉ＋２）に対応する乗算結果の組である。第２の組のサンプリング値は、第１の組に対して１サンプリング後の連続する２つのサンプリング値（Ｘｉ＋２，Ｘｉ＋４）に対応する乗算結果の組である。信号処理回路１４５が乗算結果の第１の組に基づいたフィルタ結果を出力し、信号処理回路１４６が乗算結果の第２の組に基づいたフィルタ結果を出力することにより、時系列において１サンプリング分ずれた２つのフィルタ結果を毎クロックサイクルごとに取得できる。また、デジタル信号処理部１４−２においても同様に毎クロックサイクルごとに時系列において１サンプリング分ずれた２つのフィルタ結果を取得できる。すなわち、受信装置１は、毎クロックサイクルごとに時系列に連続した４つのフィルタ結果を逐次取得できる。
【００３７】
受信装置１では、振分スイッチ１４１より後段の信号処理において要求される動作周波数を、アナログ・デジタル変換器１３におけるサンプリング周波数の四分の一（１／４）にしている。しかし、デジタル信号処理部１４−１及びデジタル信号処理部１４−２が、サンプリング周波数の４周期ごとに４つのフィルタ結果を出力するので、受信装置１は、アナログ・デジタル変換器１３がサンプリング値を出力する際のデータレートと同じデータレートでフィルタ結果を出力することができる。受信装置１は、上述の構成を有することにより、信号処理回路１４５及び信号処理回路１４６における動作周波数をサンプリング周波数に対して四分の一の周波数に抑えつつ、リアルタイム性を維持した信号処理を行うことができる。
【００３８】
上述したように受信装置１によれば、受信信号における信号処理の対象を広帯域にするためにサンプリング周波数を高くしたとしても、信号処理回路１４５及び信号処理回路１４６における処理速度をサンプリング周波数に応じて高速化することが容易になる。受信装置１は、信号処理回路１４５及び信号処理回路１４６に要求される動作周波数を抑えることができ、受信信号に対する信号処理のリアルタイム性の維持を容易にすることができる。例えば、受信処理の対象を５００ＭＨｚにした場合には、アナログ・デジタル変換器１３におけるサンプリング周波数を１ＧＨｚにすることになる。しかし、信号処理回路１４５及び信号処理回路１４６に要求される動作周波数を２５０ＭＨｚに抑えることができ、５００ＭＨｚの受信帯幅に対する信号処理結果を一定のレイテンシで逐次出力することができる。
【００３９】
動作周波数の増加を抑えることにより、信号処理回路１４５及び信号処理回路１４６を専用の半導体回路などで構成せずとも、ＦＰＧＡなどのプログラマブルロジックデバイスを用いて構成することが可能となる。プログラマブルロジックデバイスなどを用いて構成することにより、汎用性を高めたりコストの増加を抑えたりすることが容易になる。また、受信装置１は、受信信号に含まれる広帯域の成分に対する信号処理を絶え間なく行って信号処理結果を途切れなく出力し続ける高いリアルタイム性が求められる場合においても、容易に適用することができる。
【００４０】
このように、受信装置１では、直交復調処理をポリフェーズ型にするとともにデシメーション数を２とし、並替器１４４を用いて信号処理をすることにより、受信対象を広帯域化した場合においても信号処理のリアルタイム性の維持を容易にすることができる。
【００４１】
なお、上述した実施形態における受信装置１において、フィルタ回路１２とアナログ・デジタル変換器１３との間に受信信号の周波数を低い周波数に変換する周波数変換器を設けるようにしてもよい。また、並替器１４４において、フリップフロップｂ及びフリップフロップｅと、フリップフロップｃ及びフリップフロップｆとのいずれか一方で乗算器１４３の乗算結果に対して２クロックサイクルのレイテンシを加えて、信号処理回路１４５及び信号処理回路１４６に出力するようにしてもよい。例えば、並替器１４４においてフリップフロップｃ及びフリップフロップｆを省いた構成の場合、フリップフロップｅが、乗算器１４３の乗算結果を信号処理回路１４５及び信号処理回路１４６に出力することになる。
【００４２】
また、受信装置１は、直交復調処理を並列して行うために２つのデジタル信号処理部１４（１４−１，１４−２）を備えるが、必ずしも２つのデジタル信号処理部１４を備えずともよい。例えば、受信装置１は、１つデジタル信号処理部１４を備えていてもよいし、３つ以上のデジタル信号処理部１４を備えていてもよい。
【００４３】
以上説明した少なくともひとつの実施形態によれば、受信信号のサンプリング値をサンプリング値系列Ａ及びサンプリング値系列Ｂに交互に振り分ける振分スイッチと、サンプリング値系列Ａ及びサンプリング値系列Ｂから時系列に連続する３つのサンプリング値｛Ｘｉ，Ｘｉ＋２，Ｘｉ＋４｝をサンプリング値系列Ａのサンプリング値が出力されるごとに順次出力する並替器と、サンプリング値｛Ｘｉ，Ｘｉ＋２｝に基づいた信号処理を行う信号処理回路と、サンプリング値｛Ｘｉ＋２，Ｘｉ＋４｝に基づいた信号処理を行う信号処理回路とをもつことにより、受信対象の広帯域化に応じた信号処理速度の高速化を容易にすることができる。
【００４４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４５】
１…受信装置、１０…アンテナ、１１…低ノイズ増幅器、１２…フィルタ回路、１３…アナログ・デジタル変換器、１４，１４−１，１４−２…デジタル信号処理部、１４１…振分スイッチ、１４２，１４３…乗算器、１４４…並替器、１４５，１４６…信号処理回路
【図１】
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【図２】
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【図３】
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