(57)【要約】      （修正有）【課題】カラムデコーダとメインアンプの動作タイミングマージンを拡大する。【解決手段】カラムアドレスＹＡＤＤを受けてプリデコード信号ＣＦ３Ｔ，ＣＦ３Ｔ０を出力するカラムプリデコーダ１３と、プリデコード信号ＣＦ３Ｔを遅延させたプリデコード信号ＣＦ３Ｔ１を出力する遅延回路と、プリデコード信号ＣＦ３Ｔ０，ＣＦ３Ｔ１に対応してそれぞれカラム選択線ＡＣＹＳＴ０，ＡＣＹＳＴ１をドライブするデコード回路６０，６１とを備える。カラムプリデコーダ１３、遅延回路及びデコード回路６１は領域Ａの一辺側に配置され、デコード回路６０は領域Ａの他の一辺側に配置される。本発明によれば、デコード回路６０，６１のドライブタイミングに差が設けられていることから、メインアンプＭＡＭＰとデコード回路６０，６１との間におけるタイミングマージンを拡大できる。【選択図】図３
2015158960.tif 000002
【特許請求の範囲】
【請求項１】
対応するロウアドレス及びカラムアドレスに応じて其々選択される複数のメモリセルを備えるメモリセルアレイと、
前記カラムアドレスを受け、第１プリデコード信号を出力するプリデコード回路と、
前記第１プリデコード信号を遅延させた第２プリデコード信号を出力する遅延回路と、
前記第１プリデコード信号に対応して複数のカラム選択線の一部をドライブする第１デコード回路と、
前記第２プリデコード信号に対応して前記複数のカラム選択線の一部をドライブする第２デコード回路と、を備え、
前記プリデコード回路、前記遅延回路及び前記第２デコード回路は前記メモリセルアレイの一辺側に配置され、前記第１デコード回路は前記メモリセルアレイの前記一辺側と対向する他の一辺側に配置されることを特徴とする半導体装置。
【請求項２】
複数のデータ配線を介して前記メモリセルアレイに接続されたメインアンプと、
前記複数のカラム選択線によって制御され、前記メモリセルアレイと前記複数のデータ配線との接続を制御する複数のカラムスイッチと、をさらに備え、
前記メインアンプは、前記メモリセルアレイの前記一辺側及び前記他の一辺側のいずれか一方に配置されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数のカラム選択線及び前記複数のデータ配線は、いずれも前記メモリセルアレイ上に形成されており、
前記複数のデータ配線は、前記複数のカラム選択線が形成された配線層よりも上層の配線層に形成されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記複数のデータ配線は、前記選択されたメモリセルから読み出されたデータをディファレンシャル形式で伝送し、
前記複数のカラム選択線は、前記第１及び第２のデコード回路から出力されるカラム選択信号をシングルエンド形式で伝送する、ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１プリデコード信号を前記プリデコード回路から前記第１デコード回路に伝送するプリデコード配線が前記メモリセルアレイ上に形成されていることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記複数のカラム選択線は、前記第２デコード回路によってドライブされることなく前記第１デコード回路によってドライブされる複数の第１カラム選択線と、前記第１デコード回路によってドライブされることなく前記第２デコード回路によってドライブされる複数の第２カラム選択線とを含むことを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記メモリセルアレイは、前記ロウアドレスによって選択される複数のメモリマットに分割されており、
前記複数のメモリマットは、前記複数の第１カラム選択線に割り当てられた複数の第１メモリマットと、前記複数の第２カラム選択線に割り当てられた複数の第２メモリマットと、前記複数の第１カラム選択線及び前記複数の第２カラム選択線の両方に割り当てられた第３メモリマットとを含むことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第３メモリマットは、前記複数の第１メモリマットと前記複数の第２メモリマットとの間に配置されていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記ロウアドレスを受けて前記複数のメモリマットを選択するロウデコーダをさらに備え、
前記ロウデコーダは、前記ロウアドレスが第１の値を示している場合には前記複数の第１メモリマットのいずれかを選択し、前記ロウアドレスが第２の値を示している場合には前記複数の第２メモリマットのいずれかを選択し、前記ロウアドレスが第３の値を示している場合には前記第３メモリマットを選択することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１デコード回路は、前記ロウアドレスが前記第１又は第３の値を示している場合に活性化され、
前記第２デコード回路は、前記ロウアドレスが前記第２又は第３の値を示している場合に活性化される、ことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第１デコード回路は、前記ロウアドレスが前記第２の値であって、前記複数のメモリマットの両端部に位置するメモリマット指定する値である場合にも活性化されることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記複数のカラム選択線は、いずれも前記第１及び第２デコード回路の両方によってドライブされることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項１３】
前記複数のカラム選択線は、いずれも一端が前記第１デコード回路の出力ノードに接続され、他端が前記第２デコード回路の出力ノードに接続されることを特徴とする請求項１２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、カラムアドレスに基づいてドライブされる複数のカラム選択線を備える半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置においては、メモリセルアレイが複数のメモリマットに分割されていることがある。この場合、一方向に配列された複数のメモリマットに対して、共通のデータ配線及び共通のカラム選択線を割り当てると、配線の負荷容量によってアクセス速度が低下することがあった。このような問題を解決する方法として、特許文献１には、データ配線及びカラム選択線を２分割し、一方のデータ配線及びカラム選択線を半分のメモリマットに割り当て、他方のデータ配線及びカラム選択線を残り半分のメモリマットに割り当てる方法が提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−１０８４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、データ配線を分割すると、データ配線上のリードデータを増幅するメインアンプの台数が２倍に増えてしまう。これを防止するためには、データ配線については分割せず、カラム選択線だけを分割する構成が考えられる。ところが、カラム選択線だけを分割すると、一方のカラム選択線をドライブするタイミングと他方のカラム選択線をドライブするタイミングの差に起因して、カラム選択線をドライブするカラムデコーダの動作タイミングとメインアンプの動作タイミングとの間のマージンが不足するという問題が生じてしまう。
【課題を解決するための手段】
【０００５】
本発明による半導体装置は、対応するロウアドレス及びカラムアドレスに応じて其々選択される複数のメモリセルを備えるメモリセルアレイと、前記カラムアドレスを受け、第１プリデコード信号を出力するプリデコード回路と、前記第１プリデコード信号を遅延させた第２プリデコード信号を出力する遅延回路と、前記第１プリデコード信号に対応して複数のカラム選択線の一部をドライブする第１デコード回路と、前記第２プリデコード信号に対応して前記複数のカラム選択線の一部をドライブする第２デコード回路と、を備え、前記プリデコード回路、前記遅延回路及び前記第２デコード回路は前記メモリセルアレイの一辺側に配置され、前記第１デコード回路は前記メモリセルアレイの前記一辺側と対向する他の一辺側に配置されることを特徴とする。
【発明の効果】
【０００６】
本発明によれば、第１デコード回路と第２のデコード回路のドライブタイミングに差が設けられていることから、メインアンプと第１及び第２デコード回路との間におけるタイミングマージンを十分に確保することが可能となる。
【図面の簡単な説明】
【０００７】
【図１】本発明の実施形態による半導体装置１０の全体構成を示すブロック図である。
【図２】メモリセルアレイ１１のアドレス割り付けを説明するための図である。
【図３】本発明の第１の実施形態によるカラムデコーダ１４とメモリセルアレイ１１との接続関係を示す図である。
【図４】センスアンプＳＡ、カラムスイッチＹＳ及びトランスファ回路ＴＧの回路図である。
【図５】メインアンプＭＡＭＰの回路図である。
【図６】第１の実施形態において使用するカラムプリデコーダ１３の回路図である。
【図７】制御信号ＣＭＡＴ，ＥＭＡＴを生成する論理回路を示す図である。
【図８】第１の実施形態による半導体装置の動作を説明するためのタイミング図である。
【図９】配線層Ｌ１〜Ｌ３の断面図である。
【図１０】一例としての半導体装置におけるカラムデコーダ１４とメモリセルアレイ１１との接続関係を示す図である。
【図１１】図１０に示した半導体装置の動作を説明するためのタイミング図である。
【図１２】本発明の第２の実施形態によるカラムデコーダ１４とメモリセルアレイ１１との接続関係を示す図である。
【図１３】第２の実施形態において使用するカラムプリデコーダ１３の回路図である。
【発明を実施するための形態】
【０００８】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【０００９】
図１は、本発明の実施形態による半導体装置１０の全体構成を示すブロック図である。
【００１０】
本実施形態による半導体装置１０は単一の半導体チップに集積されたＤＤＲ４（Double Data Rate 4）型のＤＲＡＭであり、外部基板２に実装されている。外部基板２は、メモリモジュール基板あるいはマザーボードであり、リファレンス抵抗ＲＺＱが設けられている。リファレンス抵抗ＲＺＱは、半導体装置１０のキャリブレーション端子ＺＱに接続されており、そのインピーダンスはキャリブレーション回路３０の基準インピーダンスとして用いられる。本実施形態においてはリファレンス抵抗ＲＺＱに接地電位ＶＳＳが供給されている。
【００１１】
図１に示すように、半導体装置１０はメモリセルアレイ１１を有している。メモリセルアレイ１１は、複数のワード線ＷＬと複数のビット線ＢＬＴ，ＢＬＢを備え、これらの交点にメモリセルＭＣが配置された構成を有している。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬＴ，ＢＬＢの選択はカラムデコーダ１４によって行われる。
【００１２】
対を成すビット線ＢＬＴ，ＢＬＢは、メモリセルアレイ１１内に設けられたセンスアンプＳＡに接続されている。センスアンプＳＡは、ビット線ＢＬＴ，ＢＬＢ間に生じている電位差を増幅し、これにより得られたリードデータを相補のローカルＩＯ線ＬＩＯＴ／ＬＩＯＢに供給する。ローカルＩＯ線ＬＩＯＴ／ＬＩＯＢに供給されたリードデータは、トランスファ回路ＴＧを介して、相補のメインＩＯ線ＭＩＯＴ／ＭＩＯＢに転送される。そして、メインＩＯ線ＭＩＯＴ／ＭＩＯＢ上のリードデータは、メインアンプＭＡＭＰによってシングルエンド形式の信号に変換され、リードライトバスＲＷＢＳを介してデータ入出力回路３９に供給される。
【００１３】
また、半導体装置１０には外部端子としてアドレス端子２１、コマンド端子２２、クロック端子２３、電源端子２４，２５、データ入出力端子ＤＱ０〜ＤＱ７及びキャリブレーション端子ＺＱが設けられている。
【００１４】
アドレス端子２１は、外部からアドレス信号ＡＤＤが入力される端子である。アドレス端子２１に入力されたアドレス信号ＡＤＤは、アドレス入力回路３１を介してアドレス制御回路３２に供給される。アドレス制御回路３２に供給されたアドレス信号ＡＤＤのうち、ロウアドレスＸＡＤＤについてはロウデコーダ１２に供給され、カラムアドレスＹＡＤＤについてはカラムプリデコーダ１３及びデータ入出力回路３９に供給される。
【００１５】
特に限定されるものではないが、本実施形態では、ロウアドレスＸＡＤＤが１５ビット構成（ＸＡＤＤ０〜ＸＡＤＤ１４）であり、カラムアドレスＹＡＤＤが１０ビット構成（ＹＡＤＤ０〜ＹＡＤＤ９）である。１０ビットのカラムアドレスＹＡＤＤのうち、上位７ビットであるＹＡＤＤ３〜ＹＡＤＤ９についてはカラムプリデコーダ１３に供給され、下位３ビットであるＹＡＤＤ０〜ＹＡＤＤ２についてはデータ入出力回路３９に供給される。カラムプリデコーダ１３は、カラムアドレスＹＡＤＤの上位ビットをプリデコードするとともに、ロウデコーダ１２から出力される制御信号Ｘ１４Ｔ，ＣＭＡＴ，ＥＭＡＴを受け、これらに基づき生成したプリデコード信号によってカラムデコーダ１４を制御する。
【００１６】
コマンド端子２２は、外部からコマンド信号ＣＯＭが入力される端子である。コマンド端子２２に入力されたコマンド信号ＣＯＭは、コマンド入力回路３３を介してコマンドデコード回路３４に供給される。また、コマンド信号ＣＯＭのうち、クロックイネーブル信号ＣＫＥについては、内部クロック発生回路３６にも供給される。コマンドデコード回路３４は、コマンド信号ＣＯＭをデコードすることによって各種内部コマンドを生成する回路である。内部コマンドとしては、アクティブ信号ＡＣＴ、リード信号ＲＥＡＤ、ライト信号ＷＲＩＴＥ、キャリブレーション信号ＺＱＣなどがある。
【００１７】
アクティブ信号ＡＣＴは、コマンド信号ＣＯＭがロウアクセス（アクティブコマンド）を示している場合に活性化される信号である。アクティブ信号ＡＣＴが活性化すると、アドレス制御回路３２にラッチされたロウアドレスＸＡＤＤ０〜ＸＡＤＤ１４がロウデコーダ１２に供給される。これにより、当該ロウアドレスＸＡＤＤ０〜ＸＡＤＤ１４により指定されるワード線ＷＬが選択される。
【００１８】
リード信号ＲＥＡＤ及びライト信号ＷＲＩＴＥは、コマンド信号ＣＯＭがリードコマンド及びライトコマンドを示している場合にそれぞれ活性化される信号である。リード信号ＲＥＡＤ又はライト信号ＷＲＩＴＥが活性化すると、アドレス制御回路３２にラッチされたカラムアドレスＹＡＤＤ３〜ＹＡＤＤ９がカラムプリデコーダ１３に供給される。これにより、当該カラムアドレスＹＡＤＤにより指定されるビット線ＢＬＴ又はＢＬＢがカラムデコーダ１４によって選択される。一方、カラムアドレスＹＡＤＤ０〜ＹＡＤＤ２についてはデータ入出力回路３９に供給され、これによってリードデータ又はライトデータのバースト順序が指定される。
【００１９】
したがって、アクティブコマンド及びリードコマンドを入力するとともに、これらにそれぞれ同期してロウアドレスＸＡＤＤ及びカラムアドレスＹＡＤＤを入力すれば、これらロウアドレスＸＡＤＤ及びカラムアドレスＹＡＤＤによって指定されるメモリセルＭＣからリードデータが読み出される。リードデータは、メインアンプＭＡＭＰ及びデータ入出力回路３９を介して、データ入出力端子ＤＱ０〜ＤＱ７から外部にバースト出力される。
【００２０】
一方、アクティブコマンド及びライトコマンドを入力するとともに、これらにそれぞれ同期してロウアドレスＸＡＤＤ及びカラムアドレスＹＡＤＤを入力し、その後、データ入出力端子ＤＱ０〜ＤＱ７にライトデータをバースト入力すれば、ライトデータはデータ入出力回路３９及びメインアンプＭＡＭＰを介してメモリセルアレイ１１に供給され、ロウアドレスＸＡＤＤ及びカラムアドレスＹＡＤＤによって指定されるメモリセルＭＣに書き込まれる。
【００２１】
キャリブレーション信号ＺＱＣは、コマンド信号ＣＯＭがキャリブレーションコマンドを示している場合に活性化される信号である。キャリブレーション信号ＺＱＣが活性化すると、キャリブレーション回路３０はキャリブレーション動作を実行し、これによってインピーダンスコードＺＱＣＯＤＥを生成する。
【００２２】
ここで、半導体装置１０に設けられた外部端子の説明に戻ると、クロック端子２３には外部クロック信号ＣＫ，／ＣＫが入力される。外部クロック信号ＣＫと外部クロック信号／ＣＫは互いに相補の信号であり、いずれもクロック入力回路３５に供給される。クロック入力回路３５は、外部クロック信号ＣＫ，／ＣＫを受けて内部クロック信号ＰＣＬＫを生成する。内部クロック信号ＰＣＬＫは、クロックイネーブル信号ＣＫＥによって活性化される内部クロック発生回路３６に供給され、これによって位相制御された内部クロック信号ＬＣＬＫが生成される。特に限定されるものではないが、内部クロック発生回路３６としてはＤＬＬ回路を用いることができる。内部クロック信号ＬＣＬＫはデータ入出力回路３９に供給され、リードデータの出力タイミングを決めるタイミング信号として用いられる。
【００２３】
また、内部クロック発生回路３６は、内部クロック信号ＣＹＣＬＫの生成も行う。内部クロック信号ＣＹＣＬＫは、カラムアクセス時に活性化する信号であり、カラムプリデコーダ１３に供給される。
【００２４】
さらに、内部クロック信号ＰＣＬＫは、タイミングジェネレータ３７にも供給され、これによって各種内部クロック信号ＩＣＬＫが生成される。タイミングジェネレータ３７によって生成される各種内部クロック信号ＩＣＬＫは、アドレス制御回路３２などの回路ブロックに供給され、これら回路ブロックの動作タイミングを規定する。
【００２５】
電源端子２４は、電源電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子２４に供給される電源電位ＶＤＤ，ＶＳＳは内部電源発生回路３８に供給される。内部電源発生回路３８は、電源電位ＶＤＤ，ＶＳＳに基づいて各種の内部電位ＶＰＰ，ＶＡＲＹ，ＶＢＬＰ，ＶＰＥＲＩや、リファレンス電位ＺＱＶＲＥＦを発生させる。内部電位ＶＰＰは主にロウデコーダ１２において使用される電位であり、内部電位ＶＡＲＹはメモリセルアレイ１１内のセンスアンプＳＡにおいて使用される電位であり、内部電位ＶＢＬＰはローカルＩＯ線ＬＩＯＴ／ＬＩＯＢのイコライズ電位であり、内部電位ＶＰＥＲＩは他の多くの回路ブロックにおいて使用される電位である。一方、リファレンス電位ＺＱＶＲＥＦは、キャリブレーション回路３０にて使用される基準電位である。
【００２６】
電源端子２５は、電源電位ＶＤＤＱ，ＶＳＳＱが供給される端子である。電源端子２５に供給される電源電位ＶＤＤＱ，ＶＳＳＱはデータ入出力回路３９に供給される。電源電位ＶＤＤＱ，ＶＳＳＱは、電源端子２４に供給される電源電位ＶＤＤ，ＶＳＳとそれぞれ同電位であるが、データ入出力回路３９によって生じる電源ノイズが他の回路ブロックに伝搬しないよう、データ入出力回路３９については専用の電源電位ＶＤＤＱ，ＶＳＳＱを用いている。
【００２７】
キャリブレーション端子ＺＱは、キャリブレーション回路３０に接続されている。キャリブレーション回路３０は、キャリブレーション信号ＺＱＣによって活性化されると、リファレンス抵抗ＲＺＱのインピーダンス及びリファレンス電位ＺＱＶＲＥＦを参照してキャリブレーション動作を行う。キャリブレーション動作によって得られたインピーダンスコードＺＱＣＯＤＥはデータ入出力回路３９に供給され、これによって、データ入出力回路３９に含まれる出力ユニットのインピーダンスが指定される。
【００２８】
図２は、メモリセルアレイ１１のアドレス割り付けを説明するための図である。
【００２９】
図２に示すように、メモリセルアレイ１１にはＸ方向に４９個、Ｙ方向に８個のメモリマットＭＡＴがマトリクス状に配置されている。メモリマットＭＡＴとは、ワード線ＷＬ及びビット線ＢＬＴ又はＢＬＢが延在する範囲である。ここで、Ｘ方向に並ぶ４９個のメモリマットＭＡＴは、ロウアドレスＸＡＤＤによって選択される。また、Ｙ方向に並ぶ８個のメモリマットＭＡＴは、８個のデータ入出力端子ＤＱ０〜ＤＱ７にそれぞれ割り当てられる。
【００３０】
また、Ｘ方向の端部に位置するメモリマットＭＡＴ０，ＭＡＴ４８は、いずれも他のメモリマットの半分の記憶容量しか有しておらず、これら２つのメモリマットＭＡＴ０，ＭＡＴ４８を合わせて１つのメモリマットと見なされる。これは、本実施形態ではメモリセルアレイ１１がオープンビット線構造を有しているからである。そして、Ｘ方向に並ぶ４９個のメモリマットＭＡＴのうち、３つのメモリマットＭＡＴが１つのグループＧを構成している。上述の通り、端部に位置するメモリマットＭＡＴ０，ＭＡＴ４８は、１つのメモリマットと見なされるため、メモリマットＭＡＴ０〜ＭＡＴ４８は全部で１６個のグループＧにグループ分けされることになる。
【００３１】
そして、いずれのグループＧを選択するかは、図２に示すとおり、ロウアドレスＸＡＤＤの上位ビットＸＡＤＤ１１〜ＸＡＤＤ１４によって指定される。さらに、選択されたグループＧに含まれるいずれのワード線ＷＬを選択するかは、ロウアドレスＸＡＤＤの下位ビットＸＡＤＤ０〜ＸＡＤＤ１０によって指定される。一方、ビット線ＢＬＴ，ＢＬＢについては、カラムアドレスＹＡＤＤの上位ビットＹＡＤＤ３〜ＹＡＤＤ９によって選択される。
【００３２】
図３は、図２に示した領域Ａをより詳細に示す回路図であり、本発明の第１の実施形態によるカラムデコーダ１４とメモリセルアレイ１１との接続関係を示している。領域Ａとは、Ｘ方向に並ぶ４９個のメモリマットＭＡＴ０〜ＭＡＴ４８を含む領域である。
【００３３】
図３に示すように、Ｘ方向に並ぶ４９個のメモリマットＭＡＴ０〜ＭＡＴ４８には、それぞれＹ方向における両側にサブワードドライバＳＷＤが割り当てられる。サブワードドライバＳＷＤは、ロウアドレスＸＡＤＤに基づいて所定のワード線ＷＬを選択する回路である。
【００３４】
また、Ｘ方向に隣接するメモリマットＭＡＴ間には、センスアンプＳＡがそれぞれ配置される。本実施形態においては、メモリセルアレイ１１がオープンビット線構造を有しているため、同じのセンスアンプＳＡに接続された一対のビット線ＢＬＴ，ＢＬＢがそれぞれ異なるメモリマットＭＡＴに割り当てられる。
【００３５】
センスアンプＳＡとローカルＩＯ線ＬＩＯＴ／ＬＩＯＢは、カラムスイッチＹＳを介して接続されている。カラムスイッチＹＳの動作はカラム選択信号ＡＣＹＳＴ０又はＡＣＹＳＴ１によって制御される。カラム選択信号ＡＣＹＳＴ０，ＡＣＹＳＴ１は、それぞれカラムデコーダ１４−０，１４−１によって生成される。カラムデコーダ１４−０，１４−１は、いずれもカラムプリデコーダ１３によって制御され、それぞれメモリセルアレイ１１の一辺側及び他辺側に配置されている。換言すれば、メモリセルアレイ１１がカラムデコーダ１４−０，１４−１に挟まれている。
【００３６】
尚、本明細書においては、カラム選択信号ＡＣＹＳＴ０，ＡＣＹＳＴ１を伝送する配線、つまり、カラム選択線についてもカラム選択信号ＡＣＹＳＴ０，ＡＣＹＳＴ１と同じ符号を付すことがある。カラム選択線ＡＣＹＳＴ０，ＡＣＹＳＴ１は、メモリセルアレイ１１上においてＹ方向に延在する。
【００３７】
カラムデコーダ１４−０の動作は、カラムプリデコーダ１３によって生成されるプリデコード信号ＣＦ３Ｔ０，ＣＦ６９Ｔ０に基づいて制御される。また、カラムデコーダ１４−１の動作は、カラムプリデコーダ１３によって生成されるプリデコード信号ＣＦ３Ｔ１，ＣＦ６９Ｔ１に基づいて制御される。図３に示すように、カラムプリデコーダ１３は、メモリセルアレイ１１の一辺側に配置されているため、プリデコード信号ＣＦ３Ｔ１，ＣＦ６９Ｔ１を伝送するための配線の配線長は短い。これに対し、プリデコード信号ＣＦ３Ｔ０，ＣＦ６９Ｔ０を伝送するためのプリデコード配線は、メモリセルアレイ１１の上部をＹ方向に横断するように設けられるため、その配線長は長い。したがって、カラムプリデコーダ１３がプリデコード信号ＣＦ３Ｔ１，ＣＦ６９Ｔ１をドライブした後、これらがカラムデコーダ１４−１に到達する時間よりも、カラムプリデコーダ１３がプリデコード信号ＣＦ３Ｔ０，ＣＦ６９Ｔ０をドライブした後、これらがカラムデコーダ１４−０に到達する時間の方が長くなる。
【００３８】
本実施形態においては、選択されたメモリマットＭＡＴから１回のカラムアクセスで８ビットのデータが入出力される。このうち、４ビットのデータは４対のローカルＩＯ線ＬＩＯ０〜３Ｔ／ＬＩＯ０〜３Ｂに割り当てられ、残り４ビットのデータは別の４対のローカルＩＯ線ＬＩＯ４〜７Ｔ／ＬＩＯ４〜７Ｂに割り当てられる。これら８ビットのデータは、同じデータ入出力端子ＤＱからバースト出力又はバースト入力されるデータである。
【００３９】
これらローカルＩＯ線ＬＩＯ０〜７Ｔ／ＬＩＯ０〜７Ｂは、トランスファ回路ＴＧを介して、８対のメインＩＯ線ＭＩＯ０〜７Ｔ／ＭＩＯ０〜７Ｂに接続される。メインＩＯ線ＭＩＯ０〜７Ｔ／ＭＩＯ０〜７Ｂは、メモリセルアレイ１１上においてＹ方向に延在する配線であり、メインアンプＭＡＭＰに接続される。メインアンプＭＡＭＰは、メモリセルアレイ１１の一辺側、つまり、カラムデコーダ１４−１が配置された側に設けられている。
【００４０】
メインアンプＭＡＭＰは、メインＩＯ線ＭＩＯ０〜７Ｔ／ＭＩＯ０〜７Ｂを介して読み出されたディファレンシャル形式のリードデータをシングルエンド形式に変換し、８本のリードライトバスＲＷＢＳ０〜ＲＷＢＳ７に転送する。また、ライト動作時においては、８本のリードライトバスＲＷＢＳ０〜ＲＷＢＳ７を介して供給されたライトデータをディファレンシャル形式に変換し、メインＩＯ線ＭＩＯ０〜７Ｔ／ＭＩＯ０〜７Ｂに転送する。
【００４１】
図４は、センスアンプＳＡ、カラムスイッチＹＳ及びトランスファ回路ＴＧの回路図である。
【００４２】
図４に示すように、センスアンプＳＡは一対のデータ入出力ノードを有するフリップフロップ回路であり、一方のデータ入出力ノードはビット線ＢＬＴに接続され、他方のデータ入出力ノードはビット線ＢＬＢに接続されている。また、センスアンプＳＡの一方のデータ入出力ノードは、カラムスイッチＹＳＴを介してローカルＩＯ線ＬＩＯＴに接続され、センスアンプＳＡの他方のデータ入出力ノードは、カラムスイッチＹＳＢを介してローカルＩＯ線ＬＩＯＢに接続される。カラムスイッチＹＳＴ，ＹＳＢはＮチャンネル型のＭＯＳトランジスタからなり、そのゲート電極には対応するカラム選択信号ＡＣＹＳＴが供給される。したがって、対応するカラム選択信号ＡＣＹＳＴがハイレベルに活性化すると、一対のビット線ＢＬＴ，ＢＬＢが一対のローカルＩＯ線ＬＩＯＴ／ＬＩＯＢに接続されることになる。カラム選択信号ＡＣＹＳＴとは、上述したカラム選択信号ＡＣＹＳＴ０，ＡＣＹＳＴ１のいずれかである。
【００４３】
また、ローカルＩＯ線ＬＩＯＴ／ＬＩＯＢには、イコライズ回路ＬＩＯＥＱが接続されている。イコライズ回路ＬＩＯＥＱは、３つのＰチャンネル型のＭＯＳトランジスタからなり、イコライズ信号ＡＢＬＥＢＱがローレベルに活性化すると、一対のローカルＩＯ線ＬＩＯＴ／ＬＩＯＢがプリチャージ電位ＶＢＬＰにイコライズされる。
【００４４】
さらに、ローカルＩＯ線ＬＩＯＴ／ＬＩＯＢは、トランスファ回路ＴＧを介してメインＩＯ線ＭＩＯＴ／ＭＩＯＢに接続される。トランスファ回路ＴＧは、Ｎチャンネル型のＭＯＳトランジスタからなるトランスファスイッチＴＧＴ，ＴＧＢからなり、そのゲート電極にはトランスファ信号ＡＬＩＯＴが共通に供給される。したがって、対応するトランスファ信号ＡＬＩＯＴがハイレベルに活性化すると、一対のローカルＩＯ線ＬＩＯＴ／ＬＩＯＢが一対のメインＩＯ線ＭＩＯＴ／ＭＩＯＢに接続されることになる。
【００４５】
図５は、メインアンプＭＡＭＰの回路図である。
【００４６】
図５に示すように、メインアンプＭＡＭＰは、ライトアンプＷＡＭＰ及びリードアンプＲＡＭＰを含んでいる。ライトアンプＷＡＭＰはメインＩＯ線ＭＩＯＴ／ＭＩＯＢに直接接続されている。一方、リードアンプＲＡＭＰは、ゲートスイッチＳＷを介してメインＩＯ線ＭＩＯＴ／ＭＩＯＢに接続されたリード配線ＤＭＩＯＴ／ＤＭＩＯＢに接続されている。
【００４７】
ライトアンプＷＡＭＰは、メインＩＯ線ＭＩＯＴ／ＭＩＯＢをＶＰＥＲＩレベル（ハイレベル）に駆動するドライバＰＴ，ＰＢと、メインＩＯ線ＭＩＯＴ／ＭＩＯＢをＶＳＳレベル（ローレベル）に駆動するドライバＮＴ，ＮＢを備え、ライトイネーブル信号ＤＷＡＥＴによって活性化される。ライトイネーブル信号ＤＷＡＥＴは、ライトコマンドに応答して所定のタイミングで活性化する信号である。ライトイネーブル信号ＤＷＡＥＴが活性化すると、ライトデータＤＷＢＳＴの論理レベルに基づき、ドライバＰＴ，ＰＢの一方及びドライバＮＴ，ＮＢの一方がオンする。これにより、メインＩＯ線ＭＩＯＴ／ＭＩＯＢの一方がＶＰＥＲＩレベル（ハイレベル）に駆動され、他方がＶＳＳレベル（ローレベル）に駆動される。
【００４８】
リードアンプＲＡＭＰはフリップフロップ構成を有しており、リードイネーブル信号ＤＲＡＥＢがローレベルである期間に活性化される。リードイネーブル信号ＤＲＡＥＢは、リードコマンドに応答して所定のタイミングで活性化する信号である。リードアンプＲＡＭＰが活性化すると、ゲートスイッチＳＷを介してリード配線ＤＭＩＯＴ／ＤＭＩＯＢに現れる電位差に基づき、リードライトバスＲＷＢＳを駆動する。ゲートスイッチＳＷはＰチャンネル型のＭＯＳトランジスタからなり、そのゲート電極にはトランスファ信号ＤＲＡＴＧＢが供給される。
【００４９】
また、メインアンプＭＡＭＰは、メインＩＯ線ＭＩＯＴ／ＭＩＯＢをイコライズするイコライズ回路ＭＩＯＥＱと、リード配線ＤＭＩＯＴ／ＤＭＩＯＢをイコライズするイコライズ回路ＤＭＩＯＥＱを備えている。イコライズ回路ＭＩＯＥＱは３つのＰチャンネル型のＭＯＳトランジスタからなり、イコライズ信号ＭＩＯＥＱＢがローレベルに活性化すると、一対のメインＩＯ線ＭＩＯＴ／ＭＩＯＢがＶＰＥＲＩレベルにイコライズされる。イコライズ回路ＤＭＩＯＥＱも３つのＰチャンネル型のＭＯＳトランジスタからなり、トランスファ信号ＤＲＡＴＧＢ及びリードイネーブル信号ＤＲＡＥＢの両方がハイレベルになると、リード配線ＤＭＩＯＴ／ＤＭＩＯＢがＶＰＥＲＩレベルにイコライズされる。
【００５０】
図６は、第１の実施形態において使用するカラムプリデコーダ１３の回路図である。
【００５１】
図６に示すように、カラムプリデコーダ１３には、それぞれカラムアドレスＹＡＤＤの一部をデコードするデコーダ回路４１，４２が含まれている。デコーダ回路４１は、カラムアドレスＹＡＤＤのビットＹＡＤＤ３〜ＹＡＤＤ５からなる３ビットをデコードすることにより、８ビットのプリデコード信号ＣＦ３Ｔのいずれか１ビットを活性化させる。図６においては、８ビットのプリデコード信号ＣＦ３ＴをＣＦ３Ｔ＜７：０＞と表記している。また、デコーダ回路４２は、カラムアドレスＹＡＤＤのビットＹＡＤＤ６〜ＹＡＤＤ９からなる４ビットをデコードすることにより、１６ビットのプリデコード信号ＣＦ６９Ｔのいずれか１ビットを活性化させる。図６においては、１６ビットのプリデコード信号ＣＦ６９ＴをＣＦ６９Ｔ＜１５：０＞と表記している。
【００５２】
プリデコード信号ＣＦ３Ｔは、ＮＡＮＤゲート回路５０，５１に共通に入力される。ＮＡＮＤゲート回路５０には、さらに内部クロック信号ＣＹＣＬＫ及び制御信号Ｘ１４ＴＴが入力され、これらがすべてハイレベルとなった場合に、ＮＡＮＤゲート回路５０の出力信号はローレベルに活性化する。ＮＡＮＤゲート回路５０の出力信号は、遅延回路５２及びインバータ回路５３を介し、プリデコード信号ＣＦ３Ｔ１として出力される。図６においては、８ビットのプリデコード信号ＣＦ３Ｔ１をＣＦ３Ｔ１＜７：０＞と表記している。図３に示したとおり、プリデコード信号ＣＦ３Ｔ１はカラムデコーダ１４−１に供給される。
【００５３】
ＮＡＮＤゲート回路５１には、プリデコード信号ＣＦ３Ｔの他に、内部クロック信号ＣＹＣＬＫ及び制御信号Ｘ１４ＢＴが入力され、これらがすべてハイレベルとなった場合に、ＮＡＮＤゲート回路５１の出力信号はローレベルに活性化する。ＮＡＮＤゲート回路５１の出力信号は、遅延回路を介することなくインバータ回路５４に供給され、プリデコード信号ＣＦ３Ｔ０として出力される。図６においては、８ビットのプリデコード信号ＣＦ３Ｔ０をＣＦ３Ｔ０＜７：０＞と表記している。図３に示したとおり、プリデコード信号ＣＦ３Ｔ０はカラムデコーダ１４−０に供給される。
【００５４】
プリデコード信号ＣＦ６９Ｔは、ＮＡＮＤゲート回路５５，５６に共通に入力される。ＮＡＮＤゲート回路５５には、さらに制御信号Ｘ１４ＴＴが入力され、これらがハイレベルとなった場合に、ＮＡＮＤゲート回路５５の出力信号はローレベルに活性化する。ＮＡＮＤゲート回路５５の出力信号は、遅延回路５７及びインバータ回路５８を介し、プリデコード信号ＣＦ６９Ｔ１として出力される。図６においては、１６ビットのプリデコード信号ＣＦ６９Ｔ１をＣＦ６９Ｔ１＜１５：０＞と表記している。図３に示したとおり、プリデコード信号ＣＦ６９Ｔ１はカラムデコーダ１４−１に供給される。
【００５５】
ＮＡＮＤゲート回路５６には、プリデコード信号ＣＦ６９Ｔの他に、制御信号Ｘ１４ＢＴが入力され、これらがハイレベルとなった場合に、ＮＡＮＤゲート回路５６の出力信号はローレベルに活性化する。ＮＡＮＤゲート回路５６の出力信号は、遅延回路を介することなくインバータ回路５９に供給され、プリデコード信号ＣＦ６９Ｔ０として出力される。図６においては、１６ビットのプリデコード信号ＣＦ６９Ｔ０をＣＦ６９Ｔ０＜１５：０＞と表記している。図３に示したとおり、プリデコード信号ＣＦ６９Ｔ０はカラムデコーダ１４−０に供給される。
【００５６】
ここで、制御信号Ｘ１４ＴＴ，Ｘ１４ＢＴは、ロウデコーダ１２から出力される制御信号Ｘ１４Ｔ，ＣＭＡＴ，ＥＭＡＴに基づき、論理回路４０によって生成される。制御信号Ｘ１４Ｔは、ロウアドレスＸＡＤＤの最上位ビットＸＡＤＤ１４の論理レベルに対応する。また、制御信号ＣＭＡＴは、ロウアドレスＸＡＤＤの値が中央のメモリマットＭＡＴ２４を指定する場合にハイレベルとなる信号であり、制御信号ＥＭＡＴは、ロウアドレスＸＡＤＤの値が端部に位置するメモリマットＭＡＴ０，ＭＡＴ４８を指定する場合にハイレベルとなる信号である。制御信号ＣＭＡＴ，ＥＭＡＴは、図７に示す論理回路によって生成される。図７に示すように、制御信号Ｘ１４Ｔ，ＣＭＡＴ，ＥＭＡＴは、ロウアドレスＸＡＤＤの上位ビットＸＡＤＤ１０〜ＸＡＤＤ１４を用いて生成することができる。
【００５７】
論理回路４０は、制御信号Ｘ１４Ｔがハイレベルであれば、つまり、ロウアドレスＸＡＤＤの最上位ビットがＸＡＤＤ１４＝１であれば、原則として、制御信号Ｘ１４ＴＴ，Ｘ１４ＢＴをそれぞれハイレベル、ローレベルとする。この場合、デコーダ回路４１から出力されるプリデコード信号ＣＦ３Ｔは、遅延回路５２を経由し、プリデコード信号ＣＦ３Ｔ１として出力される。同様に、デコーダ回路４２から出力されるプリデコード信号ＣＦ６９Ｔは、遅延回路５７を経由し、プリデコード信号ＣＦ６９Ｔ１として出力される。図３に示すように、プリデコード信号ＣＦ３Ｔ１，ＣＦ６９Ｔ１は、カラムデコーダ１４−１に含まれるデコード回路６１に入力され、これによって複数のカラム選択線ＡＣＹＳＴ１の一部がドライブされる。したがって、制御信号Ｘ１４Ｔがハイレベルである場合は、原則としてカラム選択信号ＡＣＹＳＴ１が活性化することになる。
【００５８】
逆に、制御信号Ｘ１４Ｔがローレベルであれば、つまり、ロウアドレスＸＡＤＤの最上位ビットがＸＡＤＤ１４＝０であれば、原則として、制御信号Ｘ１４ＴＴ，Ｘ１４ＢＴがそれぞれローレベル、ハイレベルとなる。この場合、デコーダ回路４１から出力されるプリデコード信号ＣＦ３Ｔは、遅延回路を経由することなく、プリデコード信号ＣＦ３Ｔ０として出力される。同様に、デコーダ回路４２から出力されるプリデコード信号ＣＦ６９Ｔは、遅延回路を経由することなく、プリデコード信号ＣＦ６９Ｔ０として出力される。図３に示すように、プリデコード信号ＣＦ３Ｔ０，ＣＦ６９Ｔ０は、カラムデコーダ１４−０に含まれるデコード回路６０に入力され、これによって複数のカラム選択線ＡＣＹＳＴ０の一部がドライブされる。したがって、制御信号Ｘ１４Ｔがローレベルである場合は、原則としてカラム選択信号ＡＣＹＳＴ０が活性化することになる。
【００５９】
但し、例外として、制御信号ＣＭＡＴ又はＥＭＡＴがハイレベルである場合、つまり、中央のメモリマットＭＡＴ２４又は端部のメモリマットＭＡＴ０，ＭＡＴ４８が指定されている場合には、制御信号Ｘ１４ＴＴ，Ｘ１４ＢＴの両方がハイレベルとなる。このため、デコーダ回路４１から出力されるプリデコード信号ＣＦ３Ｔは、プリデコード信号ＣＦ３Ｔ０，ＣＦ３Ｔ１として出力され、デコーダ回路４２から出力されるプリデコード信号ＣＦ６９ＩＴは、プリデコード信号ＣＦ６９Ｔ０，ＣＦ６９Ｔ１として出力される。したがって、中央のメモリマットＭＡＴ２４又は端部のメモリマットＭＡＴ０，ＭＡＴ４８が指定されている場合には、カラム選択信号ＡＣＹＳＴ０，ＡＣＹＳＴ１の両方が活性化することになる。
【００６０】
このように、カラムプリデコーダ１３には遅延回路５２，５７が含まれているため、カラムプリデコーダ１３からプリデコード信号ＣＦ３Ｔ１，ＣＦ６９Ｔ１が出力されるタイミングは、カラムプリデコーダ１３からプリデコード信号ＣＦ３Ｔ０，ＣＦ６９Ｔ０が出力されるタイミングよりも遅くなる。しかしながら、図３に示すように、カラムデコーダ１４−１はカラムプリデコーダ１３に隣接して配置されている一方、カラムデコーダ１４−０はカラムプリデコーダ１３から離れて配置されているため、これらプリデコード信号がそれぞれカラムデコーダ１４−０，１４−１に到達するタイミングをほぼ一致させることができる。換言すれば、これらプリデコード信号がカラムデコーダ１４−０，１４−１に到達するタイミングがほぼ一致するよう、遅延回路５２，５７の遅延時間が設計される。
【００６１】
次に、本実施形態による半導体装置の動作について説明する。
【００６２】
図８は、第１の実施形態による半導体装置の動作を説明するためのタイミング図である。
【００６３】
図８に示す例では、ライトコマンドの発行に応答して時刻ｔ１１，ｔ１２，ｔ１３，ｔ１４に内部クロック信号ＣＹＣＬＫが活性化し、リードコマンドの発行に応答して時刻ｔ２１，ｔ２２，ｔ２３，ｔ２４に内部クロック信号ＣＹＣＬＫが活性化する場合を示している。また、時刻ｔ１１以前においては、アクティブコマンドに応答して時刻ｔ１にトランスファ信号ＡＬＩＯＴが活性化している。
【００６４】
尚、図８に示す波形Ｂ０は、ロウアドレスＸＡＤＤの最上位ビットＸＡＤＤ１４がローレベル（ＸＡＤＤ１４＝０）である場合の動作を示し、波形Ｂ１は、ロウアドレスＸＡＤＤの最上位ビットＸＡＤＤ１４がハイレベル（ＸＡＤＤ１４＝１）である場合の動作を示している。したがって、中央のメモリマットＭＡＴ２４又は端部のメモリマットＭＡＴ０，ＭＡＴ４８が指定されている場合には、波形Ｂ０で示す動作と波形Ｂ１で示す動作の両方が行われることになる。
【００６５】
図８に示すように、内部クロック信号ＣＹＣＬＫが活性化すると、これに応答して各種プリデコード信号であるプリデコード信号ＣＦ３Ｔ１，ＣＦ６９Ｔ１，ＣＦ３Ｔ０，ＣＦ６９Ｔ０が生成される。図８に示すように、本実施形態では、プリデコード信号ＣＦ３Ｔ１，ＣＦ６９Ｔ１が生成されるタイミングは、プリデコード信号ＣＦ３Ｔ０，ＣＦ６９Ｔ０が生成されるタイミングよりも遅くなるように調整され、その結果、プリデコード信号ＣＦ３Ｔ１及びＣＦ６９Ｔ１がカラムデコーダ１４−１に到達するタイミングとプリデコード信号ＣＦ３Ｔ０及びＣＦ６９Ｔ０がカラムデコーダ１４−０に到達するタイミングがほぼ一致していることがわかる。これは、上述の通り、これらのタイミングがほぼ一致するよう、遅延回路５２，５７の遅延時間が設計されているからである。
【００６６】
プリデコード信号ＣＦ３Ｔ１，ＣＦ６９Ｔ１が活性化すると、所定のカラム選択信号ＡＣＹＳＴ１が活性化し、これに対応するカラムスイッチＹＳがオンする。同様に、プリデコード信号ＣＦ３Ｔ０，ＣＦ６９Ｔ０が活性化すると、所定のカラム選択信号ＡＣＹＳＴ０が活性化し、これに対応するカラムスイッチＹＳがオンする。
【００６７】
したがって、ライト動作においては、メインＩＯ線ＭＩＯＴ／ＭＩＯＢからローカルＩＯ線ＬＩＯＴ／ＬＩＯＢに転送されたライトデータは、カラム選択信号ＡＣＹＳＴ０，ＡＣＹＳＴ１がハイレベルである期間においてビット線ＢＬＴ又はＢＬＢに供給される。そして、本実施形態では、カラム選択信号ＡＣＹＳＴ０が活性化するタイミングとカラム選択信号ＡＣＹＳＴ１が活性化するタイミングにほとんど差が生じないことから、カラム選択信号ＡＣＹＳＴ０，ＡＣＹＳＴ１がハイレベルに活性化する期間と、ローカルＩＯ線ＬＩＯＴ／ＬＩＯＢにライトデータが現れている期間の重複時間ＴＷ０，ＴＷ１を十分に確保することができる。これにより、どのメモリマットＭＡＴにライトデータを書き込む場合であっても、正しくライト動作を行うことが可能となる。
【００６８】
また、リード動作時においても、カラム選択信号ＡＣＹＳＴ０，ＡＣＹＳＴ１がハイレベルに活性化する期間と、イコライズ信号ＭＩＯＥＱＢが非活性化される期間の重複時間ＴＲ０，ＴＲ１を十分に確保することができる。これにより、どのメモリマットＭＡＴからリードデータを読み出す場合であっても、正しくリード動作を行うことが可能となる。
【００６９】
尚、本実施形態では、メインＩＯ線ＭＩＯＴ／ＭＩＯＢがカラム選択線ＡＣＹＳＴ０，ＡＣＹＳＴ１のように分割されておらず、いずれのメモリマットＭＡＴもメモリセルアレイ１１の一辺側に配置されたメインアンプＭＡＭＰに接続された構成を有しているため、メモリマットＭＡＴの位置によってリードデータ及びライトデータの到達タイミングが多少相違する。
【００７０】
しかしながら、カラム選択線ＡＣＹＳＴ０，ＡＣＹＳＴ１は、必要な本数が約数千本と非常に多いことから、図９に示すように、高い配線密度を確保できる下層の配線層Ｌ１に形成する必要があるのに対し、メインＩＯ線ＭＩＯＴ／ＭＩＯＢは例えば１２８本で足りることから、上層の配線層Ｌ３を用いることができる。これらの間に位置する配線層Ｌ２には、例えばメインワード線ＭＷＬなどが形成される。
【００７１】
図９に示すように、下層の配線層ほど高い配線密度を確保できる反面、配線の断面積が小さいことから、配線抵抗が高くなる。これに対し、上層の配線層Ｌ３は、配線の断面積が大きいことから配線抵抗が低く、これにより高速な信号伝送が可能となる。しかも、図９に示すように、各メインＩＯ線ＭＩＯＴ／ＭＩＯＢの両側に電源配線（ＶＳＳ配線やＶＰＥＲＩ配線など）を配置することによってシールドを行えば、クロストークによる信号量の減少も抑制される。
【００７２】
このような理由により、メインＩＯ線ＭＩＯＴ／ＭＩＯＢを介した信号の伝送は、カラム選択線ＡＣＹＳＴを介した信号の伝送よりも十分高速に行うことができる。そして、本実施形態においては、カラム選択線ＡＣＹＳＴを２分割することによって高速化を図っていることから、上記の速度差が緩和され、高速なリード動作及びライト動作を正しく実行することが可能となる。
【００７３】
図１０は、一例としての半導体装置におけるカラムデコーダ１４とメモリセルアレイ１１との接続関係を示す図である。
【００７４】
図１０に示す例では、メインアンプＭＡＭＰだけでなく、カラムデコーダ１４についてもメモリセルアレイ１１のＸ方向における一辺側に集中配置されている。これに伴い、カラム選択線ＡＣＹＳＴも分割されておらず、すべてのメモリマットＭＡＴに対して同じカラム選択線ＡＣＹＳＴが割り当てられている。
【００７５】
図１０に示した半導体装置においては、すべてのメモリマットＭＡＴに対して同じカラム選択線ＡＣＹＳＴが割り当てられていることから、カラム選択信号ＡＣＹＳＴが到達するタイミングは、カラムデコーダ１４に近いメモリマットＭＡＴ、つまり、ロウアドレスＸＡＤＤ１４＝１である場合に選択されるメモリマットと、カラムデコーダ１４から遠いメモリマットＭＡＴ、つまり、ロウアドレスＸＡＤＤ１４＝０である場合に選択されるメモリマットとで、大きな時間差が生じる。
【００７６】
図１１は、図１０に示した半導体装置の動作を説明するためのタイミング図である。
【００７７】
図１１に示す例では、波形Ｂ０で示すように、カラムデコーダ１４から遠いメモリマットＭＡＴ（ＸＡＤＤ１４＝０）において動作タイミングが適切となるよう、タイミング調整されている。この場合、波形Ｂ１で示すように、カラムデコーダ１４に近いメモリマットＭＡＴにおいては、動作タイミングが不適切となってしまう。
【００７８】
つまり、ライト動作時においては、カラムデコーダ１４から遠いメモリマットＭＡＴでは、カラム選択信号ＡＣＹＳＴがハイレベルに活性化する期間と、ローカルＩＯ線ＬＩＯＴ／ＬＩＯＢにライトデータが現れている期間の重複時間ＴＷ０を十分に確保することができるのに対し、カラムデコーダ１４に近いメモリマットＭＡＴにおいては、カラム選択信号ＡＣＹＳＴがハイレベルに活性化する期間と、ローカルＩＯ線ＬＩＯＴ／ＬＩＯＢにライトデータが現れている期間の重複時間ＴＷ１が不足する。このため、符号Ｃで示すように、ライトデータによってビット線ＢＬＴ又はＢＬＢを反転させることができず、書き込みエラーとなってしまう。
【００７９】
また、リード動作時においても、カラムデコーダ１４から遠いメモリマットＭＡＴでは、カラム選択信号ＡＣＹＳＴがハイレベルに活性化する期間と、イコライズ信号ＭＩＯＥＱＢが非活性化される期間の重複時間ＴＲ１を十分に確保することができるのに対し、カラムデコーダ１４に近いメモリマットＭＡＴにおいては、カラム選択信号ＡＣＹＳＴがハイレベルに活性化する期間と、イコライズ回路ＭＩＯＥＱが非活性化される期間の重複時間ＴＲ２が不足する。このため、符号Ｄで示すように、リードデータをローカルＩＯ線ＬＩＯＴ／ＬＩＯＢ及びメインＩＯ線ＭＩＯＴ／ＭＩＯＢに正しく転送することができず、読み出しエラーとなってしまう（符号Ｅ）。
【００８０】
これに対し、上述した第１の実施形態による半導体装置によれば、このような問題が解消され、リード動作及びライト動作ともに正しく実行することが可能となる。しかも、カラム選択線ＡＣＹＳＴ０，ＡＣＹＳＴ１の長さが半分となることから、カラム選択線ＡＣＹＳＴ０，ＡＣＹＳＴ１の充放電に伴う消費電流を削減することもできる。
【００８１】
次に、本発明の第２の実施形態について説明する。
【００８２】
図１２は、本発明の第２の実施形態によるカラムデコーダ１４とメモリセルアレイ１１との接続関係を示す図である。
【００８３】
図１２に示すように、本実施形態においては、カラム選択線ＡＣＹＳＴ０，ＡＣＹＳＴ１が短絡されている点において、図３に示した第１の実施形態と相違している。つまり、各カラム選択線は、いずれも一端がカラムデコーダ１４−０の出力ノードに接続され、他端がカラムデコーダ１４−１の出力ノードに接続されている。その他の点については、図３に示した第１の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００８４】
図１３は、第２の実施形態において使用するカラムプリデコーダ１３の回路図である。
【００８５】
図１３に示すカラムプリデコーダ１３は、論理回路４０が削除されている点において、図６に示したカラムプリデコーダ１３と相違している。これに伴い、ＮＡＮＤゲート回路５０，５１は２入力となり、ＮＡＮＤゲート回路５５，５６の代わりにインバータ回路７０が用いられている。その他の点については、図６に示したカラムプリデコーダ１３と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００８６】
本実施形態においては、いずれのメモリマットＭＡＴが選択された場合であっても、カラム選択信号ＡＣＹＳＴ０，ＡＣＹＳＴ１の両方が活性化する。そして、これらの活性化タイミングは遅延回路５２，５７によって調整され、メモリセルアレイ１１のＸ方向における略中央部においてタイミングがほぼ一致するよう設計される。
【００８７】
このように、本実施形態においてはメモリセルアレイ１１のＸ方向における両側から同じカラム選択線ＡＣＹＳＴが駆動されることから、第１の実施形態によりさらに高速なアクセスが可能となる。また、第１の実施形態と同様、カラムデコーダ１４−０に供給するカラム選択信号ＡＣＹＳＴ０の出力タイミングと、カラムデコーダ１４−１に供給するカラム選択信号ＡＣＹＳＴ１の出力タイミングに差を設けていることから、アクセス対象となるメモリマットＭＡＴの位置にかかわらず、リード動作及びライト動作ともに正しく実行することが可能となる。
【００８８】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００８９】
２        外部基板
１０      半導体装置
１１      メモリセルアレイ
１２      ロウデコーダ
１３      カラムプリデコーダ
１４      カラムデコーダ
２１      アドレス端子
２２      コマンド端子
２３      クロック端子
２４，２５    電源端子
３０      キャリブレーション回路
３１      アドレス入力回路
３２      アドレス制御回路
３３      コマンド入力回路
３４      コマンドデコード回路
３５      クロック入力回路
３６      内部クロック発生回路
３７      タイミングジェネレータ
３８      内部電源発生回路
３９      データ入出力回路
４０      論理回路
４１，４２    デコーダ回路
５０，５１，５５，５６    ＮＡＮＤゲート回路
５２，５７    遅延回路
５３，５３，５８，５９，７０    インバータ回路
６０，６１    デコード回路
ＡＣＹＳＴ，ＡＣＹＳＴ０，ＡＣＹＳＴ１    カラム選択線
ＢＬＴ，ＢＬＢ    ビット線
ＤＭＩＯＥＱ    イコライズ回路
ＤＭＩＯＴ／ＤＭＩＯＢ    リード配線
ＤＱ０〜ＤＱ７    データ入出力端子
Ｌ１〜Ｌ３    配線層
ＬＩＯＴ／ＬＩＯＢ    ローカルＩＯ線
ＬＩＯＥＱ    イコライズ回路
ＭＡＭＰ  メインアンプ
ＭＡＴ０〜ＭＡＴ４８    メモリマット
ＭＣ      メモリセル
ＭＩＯＴ／ＭＩＯＢ    メインＩＯ線
ＭＩＯＥＱ    イコライズ回路
ＭＷＬ    メインワード線
ＮＴ，ＮＢ，ＰＴ，ＰＢ    ドライバ
ＲＡＭＰ  リードアンプ
ＲＷＢＳ  リードライトバス
ＲＺＱ    リファレンス抵抗
ＳＡ      センスアンプ
ＳＷ      ゲートスイッチ
ＳＷＤ    サブワードドライバ
ＴＧ      トランスファ回路
ＴＧＴ，ＴＧＢ    トランスファスイッチ
ＷＡＭＰ  ライトアンプ
ＷＬ      ワード線
ＹＳ，ＹＳＢ，ＹＳＴ    カラムスイッチ
ＺＱ      キャリブレーション端子
【図１】
2015158960.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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