(57)【要約】【課題】１つの実施形態は、例えば、ＥＳＤの放電経路を確保でき、内部回路を保護できる出力回路を提供することを目的とする。【解決手段】１つの実施形態によれば、内部回路の信号を出力するオープンドレイン型の出力回路であって、第１の信号出力端子と第１の信号ラインと第１のフローティングラインと第１の整流素子と第１のＥＳＤ保護回路とを有する出力回路が提供される。第１の信号ラインは、第１の信号出力端子と内部回路とを接続する。第１のフローティングラインは、第１の信号ラインに並んで配されている。第１の整流素子は、第１の信号出力端子から第１のフローティングラインへ電流を流す方向に整流する。第１のＥＳＤ保護回路は、第１の整流素子を介してＥＳＤ（ＥｌｅｃｔｒｏＳｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）電流が第１のフローティングラインに流れ込んだ際に、第１のフローティングラインをグランド電位へ接続する。【選択図】図１
2015173214.tif 000002
【特許請求の範囲】
【請求項１】
内部回路の信号を出力するオープンドレイン型の出力回路であって、
第１の信号出力端子と、
前記第１の信号出力端子と前記内部回路とを接続する第１の信号ラインと、
フローティング状態で設けられた第１のフローティングラインと、
前記第１の信号出力端子から前記第１のフローティングラインへ電流を流す方向に整流する第１の整流素子と、
前記第１の整流素子を介してＥＳＤ（ＥｌｅｃｔｒｏＳｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）電流が前記第１のフローティングラインに流れ込んだ際に、前記第１のフローティングラインをグランド電位へ接続する第１のＥＳＤ保護回路と、
を備えた出力回路。
【請求項２】
前記第１のＥＳＤ保護回路は、
前記第１の整流素子を介してＥＳＤ電流が前記第１のフローティングラインに流れ込んだことに応じてトリガー信号を発生させるトリガー回路と、
前記発生されたトリガー信号に応じて駆動信号を生成するバッファー回路と、
前記生成された駆動信号に応じて前記第１のフローティングラインをグランド電位へ接続するスイッチ回路と、
を有する
請求項１に記載の出力回路。
【請求項３】
前記第１の信号出力端子と差動対を構成する第２の信号出力端子と、
前記第２の信号出力端子と前記内部回路とを接続する第２の信号ラインと、
フローティング状態で設けられた第２のフローティングラインと、
前記第２の信号出力端子から前記第２のフローティングラインへ電流を流す方向に整流する第２の整流素子と、
前記第２の整流素子を介してＥＳＤ電流が前記第２のフローティングラインに流れ込んだ際に、前記第２のフローティングラインをグランド電位へ接続する第２のＥＳＤ保護回路と、
をさらに備えた
請求項１又は２に記載の出力回路。
【請求項４】
前記第１のフローティングライン及び前記第２のフローティングラインは、前記第１の信号出力端子及び前記第２の信号出力端子に対して共通化されている
請求項３に記載の出力回路。
【請求項５】
前記第１のＥＳＤ保護回路及び前記第２のＥＳＤ保護回路は、前記第１の信号出力端子及び前記第２の信号出力端子に対して共通化されている
請求項３又は４に記載の出力回路。
【請求項６】
グランド端子と、
前記グランド端子に接続されたグランドラインと、
前記グランドラインから前記第１の信号出力端子へ電流を流す方向に整流する第３の整流素子と、
をさらに備えた
請求項１から５のいずれか１項に記載の出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、出力回路に関する。
【背景技術】
【０００２】
半導体デバイスにおいて、ＥＳＤが発生しＥＳＤによるサージ電流（ＥＳＤ電流）が出力回路を経て内部回路へ侵入すると、内部回路に許容量を超えた高電圧が印加されて破壊される可能性がある。そのため、出力回路において、ＥＳＤの放電経路を確保し内部回路を保護することが望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−２２８３７２号公報
【特許文献２】特開２００７−２２７６９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
１つの実施形態は、例えば、ＥＳＤの放電経路を確保でき、内部回路を保護できる出力回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
１つの実施形態によれば、内部回路の信号を出力するオープンドレイン型の出力回路であって、第１の信号出力端子と第１の信号ラインと第１のフローティングラインと第１の整流素子と第１のＥＳＤ保護回路とを有する出力回路が提供される。第１の信号ラインは、第１の信号出力端子と内部回路とを接続する。第１のフローティングラインは、第１の信号ラインに並んで配されている。第１の整流素子は、第１の信号出力端子から第１のフローティングラインへ電流を流す方向に整流する。第１のＥＳＤ保護回路は、第１の整流素子を介してＥＳＤ（ＥｌｅｃｔｒｏＳｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）電流が第１のフローティングラインに流れ込んだ際に、第１のフローティングラインをグランド電位へ接続する。
【図面の簡単な説明】
【０００６】
【図１】実施形態にかかる出力回路の構成を示す図。
【図２】実施形態にかかる出力回路の動作を示す図。
【図３】実施形態にかかる出力回路の動作を示す図。
【図４】実施形態の変形例にかかる出力回路の構成を示す図。
【図５】実施形態の他の変形例にかかる出力回路の構成を示す図。
【図６】実施形態の他の変形例にかかる出力回路の構成を示す図。
【図７】基本の形態にかかる出力回路の構成を示す図。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかる出力回路を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
【０００８】
（実施形態）
実施形態にかかる出力回路１００について説明する前に、基本の形態にかかる出力回路１について図７を用いて説明する。図７は、基本の形態にかかる出力回路１の構成を示す図である。
【０００９】
出力回路１は、内部回路９０とともにデバイスＤＶ１に搭載されている。出力回路１は、オープンドレイン型の高速差動出力回路であり、内部回路９０の信号（差動信号）を出力先デバイスＤＶ３へ出力する。デバイスＤＶ１は、例えば、ＤＶＤプレーヤー又はモバイル携帯機器であり、出力先デバイスＤＶ３は、例えば、テレビである。
【００１０】
また、出力回路１は、ＥＳＤ  (Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ)に対する保護回路を含む。すなわち、出力回路１は、信号出力端子（第１の信号出力端子）ＳＩＧ１、信号出力端子（第２の信号出力端子）ＳＩＧ２、電源端子ＶＤＤ、グランド端子ＡＶＳＳ、信号ライン（第１の信号ライン）ＳＬ１、信号ライン（第２の信号ライン）ＳＬ２、グランドラインＧＬ、電源ラインＶＬ、整流素子Ｄ１、整流素子Ｄ２、整流素子（第３の整流素子）Ｄ３１、整流素子Ｄ３２、ダイオードトリガサイリスタ２、ダイオードトリガサイリスタ１０、ダイオードトリガサイリスタ５０を有する。信号出力端子ＳＩＧ１及び信号出力端子ＳＩＧ２は、差動対を構成する。
【００１１】
出力回路１のＥＳＤ保護では、電源ラインＶＬを電源端子ＶＤＤに接続するとともに、信号出力端子ＳＩＧ１と電源ラインＶＬとの間に整流素子Ｄ１（例えば、ダイオード）を繋ぎ、電源ラインＶＬとグランドラインＧＬとの間にダイオードトリガサイリスタ２を繋ぐ。これにより、信号出力端子ＳＩＧ１から侵入したＥＤＳによるサージ電流（正のＥＳＤ電流）の放電経路の確保を図っている。また、信号出力端子ＳＩＧ２と電源ラインＶＬとの間に整流素子Ｄ２（例えば、ダイオード）を繋ぐ。これにより、信号出力端子ＳＩＧ２から侵入したＥＳＤ電流の放電経路の確保を図っている。なお、整流素子Ｄ３１，Ｄ３２は、信号出力端子ＳＩＧ１，ＳＩＧ２から流れ出すＥＤＳによるサージ電流（負のＥＳＤ電流）の放電経路の確保を図るために設けられている。
【００１２】
しかし、内部回路９０には、高電圧用（例えば、５Ｖ、３．３Ｖ、２．５Ｖ）の電源端子ＶＤＤからの電源供給を受けなくてもより低電圧用（例えば、１．５Ｖ、１．０Ｖ）の電源端子ＡＶＤＤからの電源供給で動作できる電子回路を用いることができる。この場合、Ｉ／Ｏの保護のために高電圧用の電源端子ＶＤＤを確保することは、出力回路１を無駄にコストアップさせることになる。
【００１３】
また、図７に示す構成では、電源端子ＶＤＤに接続配線ＣＷを介して電源回路ＰＳが接続されるが、その接続配線ＣＷには他のデバイスＤＶ２が接続されていることがある。すなわち、整流素子Ｄ１、整流素子Ｄ２、及びダイオードトリガサイリスタ２により放電経路の確保を図ろうとすると、デバイスＤＶ１に出力先デバイスＤＶ３が接続された際に、図７に一点鎖線で示すように不要な電流が接続配線ＣＷに流れ出す可能性がある。すなわち、出力先デバイスＤＶ３の電源電位Ｖｄｄから信号出力端子ＳＩＧ１へ侵入した不要な電流が整流素子Ｄ１及び電源端子ＶＤＤ経由で接続配線ＣＷに流れ出す可能性がある。これにより、電源回路ＰＳによるデバイスＤＶ１，Ｄ２への電源供給がオフされている場合に、接続配線ＣＷの電位が引き上げられてデバイスＤＶ２が誤動作する可能性がある。
【００１４】
このような問題を避けるため、図７に示す構成において、電源端子ＶＤＤ、整流素子Ｄ１、整流素子Ｄ２が省略された場合、出力回路１のＥＳＤ保護は、主として、ダイオードトリガサイリスタ１０及びダイオードトリガサイリスタ５０により行われる。
【００１５】
しかし、このような保護素子は十分なＥＳＤ保護を持たせるためには拡散領域の面積を大きくする必要があるので、１ＧＨｚを越えるような高速信号端子の保護に使用するには寄生容量が大き過ぎる傾向にある。すなわち、ダイオードトリガサイリスタ１０及びダイオードトリガサイリスタ５０では、２つのバイポーラトランジスタがサイリスタを構成するように接続され、そのアノード側及びカソード側のそれぞれに多数のダイオードが直列接続された構成になるので、寄生容量が非常に大きくなる。これにより、信号ラインＳＬ１から見た場合のダイオードトリガサイリスタ１０の寄生容量により信号ラインＳＬ１における信号の伝送遅延が大きくなりやすく、信号ラインＳＬ２から見た場合のダイオードトリガサイリスタ５０の寄生容量により信号ラインＳＬ２における信号の伝送遅延が大きくなりやすいので、信号ラインＳＬ１及び信号ラインＳＬ２による差動信号の伝送速度を確保することが困難になる。
【００１６】
ここで、ＥＳＤには、主に３つの解析モデルがある。ＨＢＭ（Ｈｕｍａｎ  Ｂｏｂｙ  Ｍｏｄｅｌ）、ＭＭ（Ｍａｃｈｉｎｅ  Ｍｏｄｅｌ）およびＣＤＭ（Ｃｈａｒｇｅｄ  Ｄｅｖｉｃｅ  Ｍｏｄｅｌ）である。ＭＭおよびＣＤＭは、電子機器の製造工程で発生する静電気をモデル化し、例えば、プリント基板の搬送時やＬＳＩを梱包材から取り出す時などの帯電を想定している。ＨＢＭは、ユーザが電子機器を使用する環境下で発生する静電気をモデル化し、例えば、露出した端子を手で触った時などの帯電を想定している。このうち、ＣＤＭではサージ電流（正もしくは負のＥＳＤ電流）の波形における立ち上がりが非常に早い。
【００１７】
すなわち、ダイオードトリガサイリスタ１０及びダイオードトリガサイリスタ５０により放電経路の確保を図ろうとしても、ＣＤＭ電流に対しては応答速度が遅いため、図７に二点鎖線で示すように、ＣＤＭ電流（高速パルス）が内部回路９０に侵入して内部回路９０内の素子９１〜９３を破壊する可能性がある。
【００１８】
そこで、本実施形態では、出力回路１００において、図１に示すように、整流素子Ｄ１０１，Ｄ１０２、フローティングラインＦＬ１０１，ＦＬ１０２、ＥＳＤ保護回路（ＲＣＴＭＯＳ）１１０，１５０を通して放電経路を確保することで、ＣＤＭ電流のような高速パルスに対しても早く応答させることを目指す。図１は、出力回路１００の構成を示す図である。以下では、基本の形態と異なる部分を中心に説明する。
【００１９】
具体的には、出力回路１００は、電源端子ＶＤＤ及び電源ラインＶＬ（図７参照）を有さない。出力回路１００は、整流素子Ｄ１、整流素子Ｄ２、ダイオードトリガサイリスタ２、ダイオードトリガサイリスタ１０、及びダイオードトリガサイリスタ５０（図７参照）に代えて、整流素子（第１の整流素子）Ｄ１０１、整流素子（第２の整流素子）Ｄ１０２、フローティングライン（第１のフローティングライン）ＦＬ１０１、フローティングライン（第２のフローティングライン）ＦＬ１０２、ＥＳＤ保護回路（第１のＥＳＤ保護回路）１１０、ＥＳＤ保護回路（第２のＥＳＤ保護回路）１５０を有する。
【００２０】
整流素子Ｄ１０１は、信号出力端子ＳＩＧ１からフローティングラインＦＬ１０１へ電流を流す方向に整流するように設けられている。整流素子Ｄ１０１は、例えばダイオードであり、カソードがフローティングラインＦＬ１０１に接続され、アノードが信号ラインＳＬ１に接続されている。整流素子Ｄ１０１は、フローティングラインＦＬ１０１におけるＥＳＤ保護回路１１０より信号出力端子ＳＩＧ１側に位置したノードＮ１でフローティングラインＦＬ１０１に接続されている。
【００２１】
整流素子Ｄ１０２は、信号出力端子ＳＩＧ２からフローティングラインＦＬ１０２へ電流を流す方向に整流するように設けられている。整流素子Ｄ１０２は、例えばダイオードであり、カソードがフローティングラインＦＬ１０２に接続され、アノードが信号ラインＳＬ２に接続されている。整流素子Ｄ１０２は、フローティングラインＦＬ１０２におけるＥＳＤ保護回路１５０より信号出力端子ＳＩＧ２側に位置したノードＮ２でフローティングラインＦＬ１０２に接続されている。
【００２２】
フローティングラインＦＬ１０１は、出力回路１００におけるいずれの端子にも接続されておらず、フローティング状態で設けられている。フローティングラインＦＬ１０１は、信号ラインＳＬ１に並んで配されており、信号ラインＳＬ１に沿って延びている。フローティングラインＦＬ１０１には、整流素子Ｄ１０１及びＥＳＤ保護回路１１０が接続されている。
【００２３】
フローティングラインＦＬ１０２は、出力回路１００におけるいずれの端子にも接続されておらず、フローティング状態で設けられている。フローティングラインＦＬ１０２は、信号ラインＳＬ２に並んで配されており、信号ラインＳＬ２に沿って延びている。フローティングラインＦＬ１０２には、整流素子Ｄ１０２及びＥＳＤ保護回路１５０が接続されている。
【００２４】
ＥＳＤ保護回路１１０は、フローティングラインＦＬ１０１及びグランドラインＧＬの間に設けられている。ＥＳＤ保護回路１１０は、整流素子Ｄ１０１を介してＥＳＤ電流がフローティングラインＦＬ１０１に流れ込んだ際に、フローティングラインＦＬ１０１をグランド電位（グランドラインＧＬ）へ接続する。
【００２５】
ＥＳＤ保護回路１１０は、ＲＣＴＭＯＳ型のＥＳＤ保護回路であり、トリガー回路１２０、バッファー回路１３０、及びスイッチ回路１４０を有する。トリガー回路１２０は、整流素子Ｄ１０１を介してＥＳＤ電流がフローティングラインＦＬ１０１に流れ込んだことに応じてトリガー信号を発生させる。トリガー回路１２０は、一端１２０ａがフローティングラインＦＬ１０１に接続され、他端１２０ｂがグランドラインＧＬに接続され、一端１２０ａ及び他端１２０ｂの間に抵抗１２１とコンデンサ１２２との直列回路を有する。抵抗１２１とコンデンサ１２２の共通接続ノード１２３が、トリガー回路１２０の出力端を構成する。トリガー回路１２０が時定数を有するので、整流素子Ｄ１０１を介してＥＳＤ電流がフローティングラインＦＬ１０１に流れ込んだ際に、共通接続ノード１２３の電位、すなわちトリガー信号のレベルは、Ｌレベルから徐々にＨレベルへと上がっていく。
【００２６】
バッファー回路１３０は、トリガー回路１２０からトリガー信号を受け、トリガー信号に応じて駆動信号を生成する。バッファー回路１３０は、入力端１３０ａがトリガー回路１２０に接続され、出力端１３０ｂがスイッチ回路１４０に接続され、入力端１３０ａ及び出力端１３０ｂの間に奇数段（例えば、３段）のインバータ１３１〜１３３の直列回路を有する。各段のインバータ１３１〜１３３は、例えばＰＭＯＳトランジスタとＮＭＯＳトランジスタとがインバータ接続されたＣＭＯＳインバータで構成され、ＰＭＯＳトランジスタのソースがフローティングラインＦＬ１０１に接続され、ＮＭＯＳトランジスタのソースがグランドラインＧＬに接続される。トリガー信号のレベルがＬレベルである場合、奇数段のインバータ１３１〜１３３から出力される駆動信号のレベルはＨレベルになる。トリガー信号のレベルがＨレベルになると、奇数段のインバータ１３１〜１３３から出力される駆動信号のレベルはＬレベルになる。
【００２７】
スイッチ回路１４０は、駆動信号をバッファー回路１３０から受け、駆動信号に応じてフローティングラインＦＬ１０１をグランド電位（グランドラインＧＬ）へ接続する。スイッチ回路１４０は、入力端１４０ａがバッファー回路１３０に接続され、第１の出力端１４０ｂがフローティングラインＦＬ１０１に接続され、第２の出力端１４０ｃがグランド電位（グランドラインＧＬ）に接続され、入力端１４０ａ、第１の出力端１４０ｂ、及び第２の出力端１４０ｃの間にＮＭＯＳトランジスタ（ＮＭＯＳシャントトランジスタ）１４１を有する。ＮＭＯＳトランジスタ１４１は、ゲートが入力端１４０ａに接続され、ドレインが第１の出力端１４０ｂに接続され、ソースが第２の出力端１４０ｃに接続されている。ＮＭＯＳトランジスタ１４１は、ゲートで受けた駆動信号のレベルがＨレベルである場合、オンすることでフローティングラインＦＬ１０１をグランド電位（グランドラインＧＬ）へ接続する。ＮＭＯＳトランジスタ１４１は、ゲートで受けた駆動信号のレベルがＬレベルになると、オフすることでフローティングラインＦＬ１０１をグランド電位（グランドラインＧＬ）から電気的に遮断する。
【００２８】
ＥＳＤ保護回路１１０では、トリガー回路１２０におけるＬレベルのトリガー信号をバッファー回路１３０における奇数段のインバータ１３１〜１３３でドライブするので、トリガー信号に応じた駆動信号をスイッチ回路１４０の入力端１４０ａ（ＮＭＯＳトランジスタ１４１のゲート）に高速に伝達できる。これにより、スイッチ回路１４０を高速にオンさせることができるので、ダイオードトリガサイリスタ２，１０（図７参照）に比べて、ＥＳＤ電流に対して高速に応答でき、ＣＤＭ電流のような高速パルスに対しても早く応答できる。
【００２９】
ＥＳＤ保護回路１５０は、フローティングラインＦＬ１０２及びグランドラインＧＬの間に設けられている。ＥＳＤ保護回路１５０は、整流素子Ｄ１０２を介してＥＳＤ電流がフローティングラインＦＬ１０２に流れ込んだ際に、フローティングラインＦＬ１０２をグランド電位（グランドラインＧＬ）へ接続する。
【００３０】
ＥＳＤ保護回路１５０は、ＲＣＴＭＯＳ型のＥＳＤ保護回路であり、トリガー回路１６０、バッファー回路１７０、及びスイッチ回路１８０を有する。トリガー回路１６０は、整流素子Ｄ１０２を介してＥＳＤ電流がフローティングラインＦＬ１０２に流れ込んだことに応じてトリガー信号を発生させる。トリガー回路１６０は、一端１６０ａがフローティングラインＦＬ１０２に接続され、他端１６０ｂがグランドラインＧＬに接続され、一端１６０ａ及び他端１６０ｂの間に抵抗１６１とコンデンサ１６２との直列回路を有する。抵抗１６１とコンデンサ１６２の共通接続ノード１６３が、トリガー回路１６０の出力端を構成する。トリガー回路１６０が時定数を有するので、整流素子Ｄ１０２を介してＥＳＤ電流がフローティングラインＦＬ１０２に流れ込んだ際に、共通接続ノード１６３の電位、すなわちトリガー信号のレベルは、Ｌレベルから徐々にＨレベルへと上がっていく。
【００３１】
バッファー回路１７０は、トリガー回路１６０からトリガー信号を受け、トリガー信号に応じて駆動信号を生成する。バッファー回路１７０は、入力端１７０ａがトリガー回路１６０に接続され、出力端１７０ｂがスイッチ回路１８０に接続され、入力端１７０ａ及び出力端１７０ｂの間に奇数段（例えば、３段）のインバータ１７１〜１７３の直列回路を有する。各段のインバータ１７１〜１７３は、例えばＰＭＯＳトランジスタとＮＭＯＳトランジスタとがインバータ接続されたＣＭＯＳインバータで構成され、ＰＭＯＳトランジスタのソースがフローティングラインＦＬ１０２に接続され、ＮＭＯＳトランジスタのソースがグランドラインＧＬに接続される。トリガー信号のレベルがＬレベルである場合、奇数段のインバータ１７１〜１７３から出力される駆動信号のレベルはＨレベルになる。トリガー信号のレベルがＨレベルになると、奇数段のインバータ１７１〜１７３から出力される駆動信号のレベルはＬレベルになる。
【００３２】
スイッチ回路１８０は、駆動信号をバッファー回路１７０から受け、駆動信号に応じてフローティングラインＦＬ１０２をグランド電位（グランドラインＧＬ）へ接続する。スイッチ回路１８０は、入力端１８０ａがバッファー回路１７０に接続され、第１の出力端１８０ｂがフローティングラインＦＬ１０２に接続され、第２の出力端１８０ｃがグランド電位（グランドラインＧＬ）に接続され、入力端１８０ａ、第１の出力端１８０ｂ、及び第２の出力端１８０ｃの間にＮＭＯＳトランジスタ（ＮＭＯＳシャントトランジスタ）１８１を有する。ＮＭＯＳトランジスタ１８１は、ゲートが入力端１８０ａに接続され、ドレインが第１の出力端１８０ｂに接続され、ソースが第２の出力端１８０ｃに接続されている。ＮＭＯＳトランジスタ１８１は、ゲートで受けた駆動信号のレベルがＨレベルである場合、オンすることでフローティングラインＦＬ１０２をグランド電位（グランドラインＧＬ）へ接続する。ＮＭＯＳトランジスタ１８１は、ゲートで受けた駆動信号のレベルがＬレベルになると、オフすることでフローティングラインＦＬ１０２をグランド電位（グランドラインＧＬ）から電気的に遮断する。
【００３３】
ＥＳＤ保護回路１５０では、トリガー回路１６０におけるＬレベルのトリガー信号をバッファー回路１７０における奇数段のインバータ１７１〜１７３でドライブするので、トリガー信号に応じて駆動信号をスイッチ回路１８０の入力端１８０ａ（ＮＭＯＳトランジスタ１８１のゲート）に高速に伝達できる。これにより、スイッチ回路１８０を高速にオンさせることができるので、ダイオードトリガサイリスタ２，５０（図７参照）に比べて、ＥＳＤ電流に対して高速に応答でき、ＣＤＭ電流のような高速パルスに対しても早く応答できる。
【００３４】
次に、出力回路１００の動作について図２及び図３を用いて説明する。図２は、ＥＳＤ電流がフローティングラインＦＬ１０１に流れ込んだ際における出力回路１００の動作を示す図である。図３は、デバイスＤＶ１から出力先デバイスＤＶ３に信号を出力する際（定常動作時）における出力回路１００の動作を示す図である。図２、図３は、信号出力端子ＳＩＧ１側の動作について例示的に示すが、信号出力端子ＳＩＧ２側の動作についても同様である。
【００３５】
図２に示すように、ＥＳＤ電流（例えば、ＣＤＭ電流）が信号出力端子ＳＩＧ１から出力回路１００に侵入した際に、ＥＳＤ電流が整流素子Ｄ１０１を介してフローティングラインＦＬ１０１に流れ込むと、それに対して、ＥＳＤ保護回路１１０が高速に応答できる。
【００３６】
すなわち、ＥＳＤ保護回路１１０では、トリガー回路１２０におけるＬレベルのトリガー信号をバッファー回路１３０における奇数段のインバータ１３１〜１３３でドライブするので、トリガー信号に応じた駆動信号をスイッチ回路１４０の入力端１４０ａ（ＮＭＯＳトランジスタ１４１のゲート）に高速に伝達できる。これにより、スイッチ回路１４０を高速にオンさせることができるので、ＥＳＤ電流（例えば、ＣＤＭ電流）に対して高速に応答でき、ＥＳＤ電流（例えば、ＣＤＭ電流）の放電経路を確保できる。
【００３７】
すなわち、図２に点線で示すように、正のＥＳＤ電流（例えば、ＣＤＭ電流）は、信号出力端子ＳＩＧ１から整流素子Ｄ１０１、フローティングラインＦＬ１０１、及びＥＳＤ保護回路１１０経由でグランドラインＧＬへ流れ込み、グランドラインＧＬに等価的に接続された寄生パッケージ容量経由でグランド電位へ放電される。あるいは、低電圧用の電源端子ＡＶＤＤ側のクランプ回路を通って、電源端子ＡＶＤＤに等価的に接続された寄生パッケージ容量経由でグランド電位へ放電される。
【００３８】
なお、図２に一点鎖線で示すように、負のＥＳＤ電流は、グランド電位から寄生パッケージ容量、グランドラインＧＬ、整流素子Ｄ３１経由で信号出力端子ＳＩＧ１に流れ出す。これにより、負のＥＳＤ電流がグランド電位に放電される。
【００３９】
図３に示すように、デバイスＤＶ１に出力先デバイスＤＶ３が接続される際に、例えば、信号出力端子ＳＩＧ１に出力先デバイスＤＶ３の正相側の端子（図７参照）が接続される。すなわち、信号出力端子ＳＩＧ１には、プルアップ抵抗Ｒｐｕを介して電源電位Ｖｄｄ（例えば、３．３Ｖ）が接続されるので、電源電位Ｖｄｄに応じた電位が整流素子Ｄ１０１を介してフローティングラインＦＬ１０１に伝達される。例えば、整流素子Ｄ１０１がダイオードであり、ダイオードのオン電圧が０．７Ｖである場合、フローティングラインＦＬ１０１は、その電位が３．３Ｖ−０．７Ｖ＝２．６Ｖになるように充電される。
【００４０】
このとき、トリガー回路１２０の共通接続ノード１２３の電位はＬレベルから徐々にＨレベルへと上がっていくが、トリガー回路１２０の時定数に応じた十分な時間が経過した後には、共通接続ノード１２３の電位、すなわちトリガー信号のレベルは、Ｈレベルで安定する。トリガー信号のレベルがＨレベルになると、バッファー回路１３０における奇数段のインバータ１３１〜１３３から出力される駆動信号のレベルはＬレベルになる。スイッチ回路１４０におけるＮＭＯＳトランジスタ１４１は、ゲートで受けた駆動信号のレベルがＬレベルになると、オフすることでフローティングラインＦＬ１０１をグランド電位（グランドラインＧＬ）から電気的に遮断する。これにより、フローティングラインＦＬ１０１は、その電位が例えば２．６Ｖになるように容易に充電され得るので、その電位を容易に安定させることができる。
【００４１】
これにより、図３に破線で示すように、出力先デバイスＤＶ３の電源電位Ｖｄｄから信号出力端子ＳＩＧ１及び信号ラインＳＬ１経由で内部回路９０に信号に応じた電流が流れるようにすることができる。すなわち、フローティングラインＦＬ１０１の電位を容易に安定させることができるので、図３に破線で動作波形として示すように、内部回路９０から信号出力端子ＳＩＧ１経由で出力先デバイスＤＶ３に信号φＳＩＧ１を安定的に出力させることができる。
【００４２】
なお、同様にして、フローティングラインＦＬ１０２の電位を容易に安定させることができるので、図３に一点鎖線で動作波形として示すように、内部回路９０から信号出力端子ＳＩＧ２経由で出力先デバイスＤＶ３に信号φＳＩＧ２を安定的に出力させることができる。図３では、互いに差動対を構成する信号φＳＩＧ１，φＳＩＧ２として、３．３Ｖを基準として振幅５００ｍＶで変動する信号対を例示的に示している。
【００４３】
以上のように、本実施形態では、出力回路１００において、ＥＳＤ保護回路１１０は、整流素子Ｄ１０１を介してＥＳＤ電流がフローティングラインＦＬ１０１に流れ込んだ際に、フローティングラインＦＬ１０１をグランド電位へ接続する。これにより、信号ラインＳＬ１をバイパスさせた形でＥＳＤ電流の放電経路を確保でき、ＥＳＤ電流から内部回路９０を保護できる。
【００４４】
また、本実施形態では、ＥＳＤ保護回路１１０において、トリガー回路１２０が、整流素子Ｄ１０１を介してＥＳＤ電流がフローティングラインＦＬ１０１に流れ込んだことに応じてトリガー信号を発生させる。バッファー回路１３０は、トリガー回路１２０で発生されたトリガー信号に応じて駆動信号を生成する。スイッチ回路１４０は、バッファー回路１３０で生成された駆動信号に応じてフローティングラインＦＬ１０１をグランド電位へ接続する。このとき、バッファー回路１３０がトリガー信号をドライブするので、トリガー信号に応じた駆動信号をスイッチ回路１４０に高速に伝達できる。これにより、スイッチ回路１４０を高速にオンさせることができるので、ダイオードトリガサイリスタ２，１０（図７参照）に比べて、ＥＳＤ電流に対して高速に応答でき、ＣＤＭ電流のような高速パルスに対しても早く応答できる。
【００４５】
また、本実施形態では、出力回路１００において、整流素子Ｄ１０１が信号ラインＳＬ１とフローティングラインＦＬ１０１との間に接続され、整流素子Ｄ１０２が信号ラインＳＬ２とフローティングラインＦＬ１０２との間に接続されている。これにより、ダイオードトリガサイリスタ１０，５０（図７参照）でＥＳＤ保護する場合に比べて、信号ラインＳＬ１から見た場合の整流素子Ｄ１０１の寄生容量を大幅に低減でき、信号ラインＳＬ２から見た場合の整流素子Ｄ１０２の寄生容量を大幅に低減できる。この結果、信号ラインＳＬ１における信号の伝送遅延を大幅に低減でき、信号ラインＳＬ２における信号の伝送遅延を大幅に低減できるので、信号ラインＳＬ１及び信号ラインＳＬ２による差動信号の伝送速度を容易に確保することができる。例えば、１ＧＨｚ以上の信号に対しても減衰量の軽減が達成できる。
【００４６】
また、本実施形態では、出力回路１００において、定常動作時に、ＥＳＤ保護回路１１０がフローティングラインＦＬ１０１をグランド電位（グランドラインＧＬ）から電気的に遮断する。これにより、信号出力端子ＳＩＧ１にプルアップ抵抗Ｒｐｕを介して電源電位Ｖｄｄが接続され、電源電位Ｖｄｄに応じた電位が整流素子Ｄ１０１を介してフローティングラインＦＬ１０１に伝達された際に、フローティングラインＦＬ１０１の電位を所定の電位で安定させるように容易に充電できる。これにより、フローティングラインＦＬ１０１の本来の差動出力回路の動作への影響を抑制でき、内部回路９０から信号出力端子ＳＩＧ１経由で出力先デバイスＤＶ３に信号φＳＩＧ１を安定的に出力させることができる。
【００４７】
なお、図４に示すように、出力回路１００ｉにおいて、フローティングラインＦＬ１０１及びフローティングラインＦＬ１０２（図１参照）が信号出力端子ＳＩＧ１及び信号出力端子ＳＩＧ２に対して共通化されていてもよい。図４では、フローティングラインＦＬ１０１及びフローティングラインＦＬ１０２がフローティングラインＦＬ１０１に共通化される場合について例示的に示しているが、それに代えて、フローティングラインＦＬ１０１及びフローティングラインＦＬ１０２がフローティングラインＦＬ１０２に共通化されていてもよい。この場合、フローティングラインの本数が少ない分、出力回路１００ｉのレイアウト面積（チップ面積）を低減でき、出力回路１００ｉのコストを低減できる。
【００４８】
あるいは、図５に示すように、出力回路１００ｊにおいて、ＥＳＤ保護回路１１０（図１参照）及びＥＳＤ保護回路１５０は、信号出力端子ＳＩＧ１及び信号出力端子ＳＩＧ２に対して共通化されていてもよい。図５では、ＥＳＤ保護回路１１０及びＥＳＤ保護回路１５０がＥＳＤ保護回路１５０に共通化される場合が例示的に示されているが、それに代えて、ＥＳＤ保護回路１１０及びＥＳＤ保護回路１５０がＥＳＤ保護回路１１０に共通化されてもよい。この場合、ＥＳＤ保護回路の個数が少ない分、出力回路１００ｊの回路規模及びレイアウト面積（チップ面積）を低減でき、出力回路１００ｊのコストを低減できる。
【００４９】
あるいは、図６に示すように、出力回路１００ｋにおいて、フローティングラインＦＬ１０１及びフローティングラインＦＬ１０２（図１参照）が信号出力端子ＳＩＧ１及び信号出力端子ＳＩＧ２に対して共通化されるとともに、ＥＳＤ保護回路１１０及びＥＳＤ保護回路１５０（図１参照）が信号出力端子ＳＩＧ１及び信号出力端子ＳＩＧ２に対して共通化されていてもよい。図６では、フローティングラインＦＬ１０１及びフローティングラインＦＬ１０２がフローティングラインＦＬ１０１に共通化されるとともに、ＥＳＤ保護回路１１０及びＥＳＤ保護回路１５０がＥＳＤ保護回路１１０に共通化される場合が例示的に示されているが、それ以外の形態で共通化されていてもよい。例えば、フローティングラインＦＬ１０１及びフローティングラインＦＬ１０２がフローティングラインＦＬ１０１に共通化されるとともに、ＥＳＤ保護回路１１０及びＥＳＤ保護回路１５０がＥＳＤ保護回路１５０に共通化されてもよい。例えば、フローティングラインＦＬ１０１及びフローティングラインＦＬ１０２がフローティングラインＦＬ１０２に共通化されるとともに、ＥＳＤ保護回路１１０及びＥＳＤ保護回路１５０がＥＳＤ保護回路１１０に共通化されてもよい。例えば、フローティングラインＦＬ１０１及びフローティングラインＦＬ１０２がフローティングラインＦＬ１０２に共通化されるとともに、ＥＳＤ保護回路１１０及びＥＳＤ保護回路１５０がＥＳＤ保護回路１５０に共通化されてもよい。この場合、フローティングラインの本数が少なく、且つＥＳＤ保護回路の個数が少ない分、出力回路１００ｋの回路規模及びレイアウト面積（チップ面積）を低減でき、出力回路１００ｋのコストを低減できる。
【００５０】
あるいは、上記では、ＥＳＤ保護回路１１０及びＥＳＤ保護回路１５０がＲＣＴＭＯＳ型のＥＳＤ保護回路である場合について例示的に説明しているが、ＣＤＭ電流（高速パルス）の波形における立ち上がりに対応した速度で動作可能なＥＳＤ保護回路であれば他の型のＥＳＤ保護回路であってもよい。
【００５１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５２】
１，１００，１００ｉ，１００ｊ，１００ｋ  出力回路。
【図１】
2015173214.tif 000003
【図２】
2015173214.tif 000004
【図３】
2015173214.tif 000005
【図４】
2015173214.tif 000006
【図５】
2015173214.tif 000007
【図６】
2015173214.tif 000008
【図７】
2015173214.tif 000009