(57)【要約】【課題】受信回路を小面積化する。【解決手段】ｎ（ｎ≧２（図１の場合はｎ＝２））タップ型のＤＦＥ２は、受信済み信号の判定結果に基づいて受信信号を等化し、等化後の受信信号の判定結果を出力する。調整部５は、符号間干渉量の観測用のフィルタパタンを、フィルタパタンに含まれるｎビット分の値を変えて、複数生成する。そして、調整部５は、生成した複数のフィルタパタンのそれぞれと、判定結果に対応する出力データ列とを比較し、一致するフィルタパタンのｎビット分の値に応じた調整値に基づき、ＤＦＥ２のｎ個（図１の場合は２個）のタップｔｐ１，ｔｐ２に設定されるタップ係数ｃ１，ｃ２を調整する。【選択図】図１
2015192200.tif 000002
【特許請求の範囲】
【請求項１】
受信済み信号の判定結果に基づいて受信信号を等化し、等化後の前記受信信号の判定結果を出力するｎ（ｎ≧２）タップ型の判定帰還等化部と、
符号間干渉量の観測用のフィルタパタンを、前記フィルタパタンに含まれるｎビット分の値を変えて、複数生成し、生成した複数の前記フィルタパタンのそれぞれと、前記判定結果に対応する出力データ列とを比較し、一致するフィルタパタンの前記ｎビット分の値に応じた調整値に基づき、前記判定帰還等化部のｎ個のタップに設定されるタップ係数を調整する調整部と、
を有することを特徴とする受信回路。
【請求項２】
前記調整部は、前記出力データ列が、前記フィルタパタンに一致するタイミングで、ｎ個の前記タップ係数を調整する、ことを特徴とする請求項１に記載の受信回路。
【請求項３】
前記調整部は、前記ｎビット分の値を生成するｎビット値生成部と、前記ｎビット分の値を含む前記フィルタパタンを生成するフィルタパタン生成部と、を有し、
前記ｎビット値生成部は、前記ｎビット分の値を、前記フィルタパタンが前記出力データ列と一致する度に更新する、ことを特徴とする請求項１または２に記載の受信回路。
【請求項４】
前記ｎビット値生成部は、ｎビットカウンタまたは、ｎビットの乱数値を生成する回路であることを特徴とする請求項３に記載の受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受信回路に関する。
【背景技術】
【０００２】
通信基幹向け装置やサーバなどの情報処理機器の性能向上に伴い、装置内外における信号送受信の伝送速度が速まってきている。
伝送速度の向上に伴い、周波数依存性の損失により信号波形が減衰すると、符号間干渉（ＩＳＩ：Inter-Symbol Interference）が発生し、ビットエラーレートが悪化する。そのため、受信回路には、ＩＳＩを抑制する等化回路が用いられている。
【０００３】
ＩＳＩを抑制する等化回路の１つとして、入力信号を過去のデータに応じて等化する判定帰還等化回路（ＤＦＥ：Decision Feedback Equalizer）がある。
ＤＦＥとして、１ビットだけ異なる２つのフィルタパタンを生成して、受信したデータ列が各フィルタパタンと一致したときの受信波形の差をとることで、ＩＳＩの大きさを判定し、その大きさに基づき等化強度を調整するものが考えられている。そのＤＦＥは、２つのフィルタパタンの異なるビットに対して、時間的に１つ後ろのビットのデータを受信したときの、各フィルタパタンに一致した２つの受信波形の差をとることで、その１つ前のビット（異なるビット）によるＩＳＩの大きさを観測する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第８，５０３，５１９号明細書
【特許文献２】特開２０１２−１７００７８号公報
【特許文献３】特開２０１２−１７００７９号公報
【特許文献４】特開２０１２−１７００８１号公報
【特許文献５】特開２００９−２２５０１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところでＤＦＥの各タップは、それぞれ各ＵＩ（Unit Interval）のＩＳＩを再現するものであるため、複数ＵＩにわたるＩＳＩの影響を抑制するためにはタップが複数用いられることになる。その場合、タップごとに、タップ係数（等化係数）を調整する回路が設けられることになり、回路面積が増大する。
【課題を解決するための手段】
【０００６】
発明の一観点によれば、受信済み信号の判定結果に基づいて受信信号を等化し、等化後の前記受信信号の判定結果を出力するｎ（ｎ≧２）タップ型の判定帰還等化部と、符号間干渉量の観測用のフィルタパタンを、前記フィルタパタンに含まれるｎビット分の値を変えて、複数生成し、生成した複数の前記フィルタパタンのそれぞれと、前記判定結果に対応する出力データ列とを比較し、一致するフィルタパタンの前記ｎビット分の値に応じた調整値に基づき、前記判定帰還等化部のｎ個のタップに設定されるタップ係数を調整する調整部と、を備えた受信回路が提供される。
【発明の効果】
【０００７】
開示の受信回路によれば、受信回路を小面積化できる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施の形態の受信回路の一例を示す図である。
【図２】フィルタパタンを用いたＩＳＩ量の観測例を示す図である。
【図３】参照電圧ＥＲＥＦを用いたＩＳＩ量の正負の判定例を示す図である。
【図４】タップ係数の調整例を示す図である。
【図５】タップごとに調整部を設けた受信回路の例を示す図である。
【図６】比較例の受信回路でのタップ係数の調整例を示す図である。
【図７】比較例の受信回路と本実施の形態の受信回路とのタップ係数の調整タイミング（等化強度の更新頻度）を比較した例を示す図である。
【図８】第２の実施の形態の受信回路の一例を示す図である。
【図９】タップ係数の調整例を示す図である。
【図１０】受信回路の変形例を示す図である。
【発明を実施するための形態】
【０００９】
以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態の受信回路の一例を示す図である。
【００１０】
第１の実施の形態の受信回路１は、２タップ型のＤＦＥ２、デマルチプレクサ３、タップ係数生成部４、調整部（適応制御回路）５を有している。
ＤＦＥ２は、受信済み信号の判定結果に基づいて受信信号を等化し、等化後の受信信号の判定結果を出力するものであり、加算器ａｄ１，ａｄ２，ａｄ３、比較器ｃｍ１，ｃｍ２、遅延回路ｄ１，ｄ２、タップ（乗算器）ｔｐ１，ｔｐ２を有している。
【００１１】
加算器ａｄ１は、受信信号Ｓｉｎから、加算器ａｄ２の出力値を引くことで等化を行う。加算器ａｄ２は、タップｔｐ１，ｔｐ２の出力値を加算する。加算器ａｄ３は、等化後の受信信号から、参照電圧ＥＲＥＦを引いた値を出力する。参照電圧ＥＲＥＦは、等化が足りないか、等化のしすぎかを判定するための電圧値である。たとえば、参照電圧ＥＲＥＦは、受信信号の平均値（平均電圧）に設定されている。参照電圧ＥＲＥＦの値は、たとえば、図示しない記憶部（レジスタなど）に記憶されている。参照電圧ＥＲＥＦ設定例については後述する（図２、図３参照）。
【００１２】
比較器ｃｍ１は、等化後の受信信号を所定の閾値と比較して、等化後の受信信号が０か１か判定する。
比較器ｃｍ２は、加算器ａｄ３の出力を、たとえば、０と比較して、加算器ａｄ３の出力が正であれば、１、加算器ａｄ３の出力が負であれば、０を出力する。
【００１３】
遅延回路ｄ１は、比較器ｃｍ１の出力を１ＵＩ分遅延する。遅延回路ｄ２は、遅延回路ｄ２は、遅延回路ｄ１で遅延された比較器ｃｍ１の出力をさらに１ＵＩ分遅延する。
タップｔｐ１は、遅延回路ｄ１で１ＵＩ分遅延された比較器ｃｍ１の出力に、タップ係数生成部４で生成されるタップ係数ｃ１を掛ける。これにより、現在のＵＩの１ＵＩ前のビットの値によるＩＳＩ量が再現される。タップｔｐ２は、遅延回路ｄ１，ｄ２で２ＵＩ分遅延された比較器ｃｍ１の出力に、タップ係数生成部４で生成されるタップ係数ｃ２を掛ける。これにより、現在のＵＩの２ＵＩ前のビットの値によるＩＳＩ量が再現される。
【００１４】
デマルチプレクサ３は、比較器ｃｍ１から出力される１ＵＩごとのシリアルデータを、パラレルデータの出力データ列Ｄｏｕｔに変換する。また、デマルチプレクサ３は、比較器ｃｍ２からの出力を、たとえば、１ビットのエラー信号ｅｒｒｏｒとして出力する。
【００１５】
タップ係数生成部４は、調整部５から供給される調整値（−１／０／＋１）に基づき、タップｔｐ１，ｔｐ２に設定するタップ係数ｃ１，ｃ２を生成する。
調整部５は、受信回路の通常動作中（データ受信中）にタップ係数ｃ１，ｃ２をＤＦＥ２の出力に基づき適応的に制御する。そのため、適応制御回路と呼ぶこともできる。
【００１６】
調整部５は、ＩＳＩ量の観測用のフィルタパタンに含まれる２ビット分の値を変えることで、フィルタパタンを複数生成し、生成した各フィルタパタンと、ＤＦＥ２での判定結果に対応する出力データ列Ｄｏｕｔとを比較する。そして、調整部５は、一致するフィルタパタンの２ビット（可変ビット）の値に応じた調整値（たとえば、−１，０または＋１）に基づき、タップｔｐ１，ｔｐ２に設定されるタップ係数ｃ１，ｃ２を調整する。
【００１７】
調整部５は、２ビット値生成部５１、フィルタパタン生成部５２、判定部５３、係数調整部５４を有している。
２ビット値生成部５１は、ＤＦＥ２のタップ数＝２に対応して、２ビット値を生成する。２ビット値生成部５１は、判定部５３で、フィルタパタン生成部５２で生成されるフィルタパタンとデマルチプレクサ３から出力される出力データ列Ｄｏｕｔとが一致していると判定される度に、次の２ビット値を出力する。
【００１８】
２ビット値生成部５１は、たとえば、２ビットカウンタである。その場合、２ビット値生成部５１は、００，０１，１０，１１，００，…の順で２ビット値を出力する。
フィルタパタン生成部５２は、２ビット値生成部５１から出力される２ビット値を含む、複数のＩＳＩ量の観測用のフィルタパタンを生成する。図１に示す例では、フィルタパタン生成部５２は、ｄ-1〜ｄ4の６ビットのデータパタンを生成し、そのフィルタパタンのうち、左から３番目と４番目のビットｄ1，ｄ2を、２ビット値生成部５１で生成される可変ビットとして、他のビットを固定ビットとしている。
【００１９】
判定部５３は、フィルタパタン生成部５２で生成されるフィルタパタンと、デマルチプレクサ３から出力される出力データ列Ｄｏｕｔが一致しているか否かを判定する。判定部５３は、たとえば、両者が一致しているときには、１を出力し、不一致のときには、０を出力する。
【００２０】
係数調整部５４は、フィルタパタン生成部５２で生成されるフィルタパタンと、出力データ列Ｄｏｕｔとが一致するとき、エラー信号ｅｒｒｏｒと、前述の２ビット値と、に応じてタップ係数ｃ１,ｃ２の調整量を、タップ係数生成部４に供給する。
【００２１】
たとえば、図１に示されているように、２つのビットｄ1，ｄ2が１，１で、エラー信号ｅｒｒｏｒが１のとき、係数調整部５４は、タップ係数ｃ１，ｃ２を、両方ともインクリメント（＋１）する。また、２つのビットｄ1，ｄ2が０，１で、エラー信号ｅｒｒｏｒが０のとき、係数調整部５４は、タップ係数ｃ１をインクリメントし、タップ係数ｃ２をデクリメント（−１）する。
【００２２】
なお、係数調整部５４は、フィルタパタン生成部５２で生成されるフィルタパタンと出力データ列Ｄｏｕｔとが異なるときには、タップ係数ｃ１，ｃ２の調整は行わない。
このような、受信回路１によれば、調整部５は、２タップ型のＤＦＥのＩＳＩ量観測用のフィルタパタンを２ビット分可変して複数生成し、各フィルタパタンとＤＦＥ出力とを比較する。そして、調整部５は、一致するフィルタパタンの該２ビットに応じた調整値で各タップ係数をまとめて調整する。これにより、タップごとに調整回路を設けなくてもよくなり回路面積を小さくできる。
【００２３】
以下、受信回路１におけるＤＦＥ２のタップ係数の調整動作の例を説明する。まず、フィルタパタンを用いたＩＳＩ量の観測例を説明する。
（フィルタパタンを用いたＩＳＩ量の観測例）
図２は、フィルタパタンを用いたＩＳＩ量の観測例を示す図である。
【００２４】
１ビットだけ異なる２つのフィルタパタンＦＰＰ，ＦＰＮのそれぞれと一致するデータパタンをもつ受信信号Ｓｉｎの受信電圧Ｅn｜FPP，Ｅn｜FPNと、受信電圧Ｅn｜FPP，Ｅn｜FPNの差分及び、フィルタパタンＦＰＰ，ＦＰＮの差分が示されている。横軸は時間、縦軸は電圧を示している。
【００２５】
図２の例では、フィルタパタンＦＰＰ，ＦＰＮは、ビットｄ1の値だけ異なっている。フィルタパタンＦＰＰ，ＦＰＮと受信信号Ｓｉｎのデータパタンが一致したときの電圧波形の差を取ることで、パルス応答を算出できる。そのため、異ならせるビットから１つ後ろのビットを受信したときの電圧の差を取ることで、１つ前のビットのデータが引き起こすＩＳＩの大きさ（図２中のｈ）を観測できる。２つのフィルタパタンの異ならせるビットを変えることで、任意の場所のＩＳＩの大きさを観測できる。
【００２６】
ただ、回路で、受信時間が異なる２つの電圧波形の差分を取ることは難しいため、本実施の形態の受信回路１では、ＩＳＩ量を直接求めるのではなく、受信電圧の平均値である、参照電圧ＥＲＥＦを用いて、ＩＳＩ量の正負を判定する。ＩＳＩ量が正であるときには、等化が足りないことを意味し、ＩＳＩ量が負のときには、等化のしすぎであることを意味する。
【００２７】
図３は、参照電圧ＥＲＥＦを用いたＩＳＩ量の正負の判定例を示す図である。
各データパタンでの受信信号Ｓｉｎの電圧波形がアイダイアグラムで示されており、受信信号Ｓｉｎの電圧がＨ（High）レベルのときと、Ｌ（Low）レベルのときの電圧の平均値が、参照電圧ＥＲＥＦ１，ＥＲＥＦ２として設定されている。
【００２８】
ＩＳＩ量の正負を判定するビット（図１、図２の場合、ビットｄ0）のフィルタパタンの値が、１のときは、参照電圧ＥＲＥＦ１が用いられ、０のときは、参照電圧ＥＲＥＦ２が用いられる。
【００２９】
受信電圧Ｅn｜FPPは、ＩＳＩ量の正負を判定するビットの値が１で、その前のビットの値も１である電圧を示している。受信電圧Ｅn｜FPNは、ＩＳＩ量の正負を判定するビットの値が１で、その前のビットの値は０である電圧を示している。受信電圧Ｅn｜FNPは、ＩＳＩ量の正負を判定するビットの値が０で、その前のビットの値が１である電圧を示している。受信電圧Ｅn｜FNNは、ＩＳＩ量の正負を判定するビットの値が０で、その前のビットの値も０である電圧を示している。
【００３０】
図３に示されているように、あるＵＩでの受信電圧Ｅn｜FPP，Ｅn｜FPN，Ｅn｜FNP，Ｅn｜FNNと、参照電圧ＥＲＥＦ１，ＥＲＥＦ２との大小関係に応じて、そのＵＩにおけるＩＳＩ量の正負が判定できる。
【００３１】
たとえば、Ｅn｜FPP＞ＥＲＥＦ１のときは、直前のビットの値（１）によるＩＳＩの影響で、電圧がＥＲＥＦ１より大きくなっていることを示しているので、ＩＳＩ量の正負は、正（＋）となる。Ｅn｜FPN＜ＥＲＥＦ１のときは、直前のビットの値（０）によるＩＳＩの影響で、電圧がＥＲＥＦより小さくなっていることを示しているので、同様にＩＳＩ量の正負は、正（＋）となる。
【００３２】
Ｅn｜FNP＞ＥＲＥＦ２のときは、直前のビットの値（１）によるＩＳＩの影響で、電圧がＥＲＥＦ２より大きくなっていることを示しているので、ＩＳＩ量の正負は、正（＋）となる。Ｅn｜FNN＜ＥＲＥＦ２のときは、直前のビットの値（０）によるＩＳＩの影響で、電圧がＥＲＥＦより小さくなっていることを示しているので、同様にＩＳＩ量の正負は、正（＋）となる。
【００３３】
以上のＩＳＩ量が正の状態は、等化が足りない状態である。
一方、Ｅn｜FPP＜ＥＲＥＦ１、Ｅn｜FPN＞ＥＲＥＦ１、Ｅn｜FNP＜ＥＲＥＦ２、Ｅn｜FNN＞ＥＲＥＦ２のときは、ＩＳＩ量の正負は、負（−）となる。ＩＳＩ量が負の状態は、等化のしすぎである状態である。
【００３４】
本実施の形態の受信回路１では、加算器ａｄ３を用いて、フィルタパタンに一致するデータパタンとなる等化後の受信信号から、参照電圧ＥＲＥＦを引いた値の正負によって、等化が足りないか否かが判断される。たとえば、等化後の受信信号のデータパタンが、図２に示したような、フィルタパタンＦＰＰと一致するとき、加算器ａｄ３の出力が正のときには、エラー信号ｅｒｒｏｒは１となり、係数調整部５４は、等化が足りないと判断し、タップ係数を増やす。加算器ａｄ３の出力が負のときには、エラー信号ｅｒｒｏｒは０となり、係数調整部５４は、等化のしすぎと判断し、タップ係数を減らす。
【００３５】
以下に、タップ係数の調整例を示す。
（タップ係数の調整例）
図４は、タップ係数の調整例を示す図である。
【００３６】
図４の例では、フィルタパタンＦＰ０，ＦＰ１，ＦＰ２，ＦＰ３と、エラー信号ｅｒｒｏｒ、判定部５３での判定結果ｍａｔｃｈに応じた、タップ係数ｃ１，ｃ２の調整値の例が示されている。
【００３７】
フィルタパタンＦＰ０〜ＦＰ３において、ビットｄ1，ｄ2が、２ビット値生成部５１で生成される可変ビットであり、他のビットは固定されている。なお、フィルタパタンＦＰ０〜ＦＰ３において、ＩＳＩ量の正負を判定するビットｄ0の値は０である。よって、図３に示した参照電圧ＥＲＥＦ２が適用される。
【００３８】
たとえば、受信信号Ｓｉｎの出力データ列がフィルタパタンＦＰ０に一致するとき、ビットｄ0の前のビットｄ1，ｄ2が１であるため、ビットｄ0の受信電圧が参照電圧ＥＲＥＦ２よりも大きくなる可能性がある。つまり、図２に示した受信電圧Ｅn｜FNP＞ＥＲＥＦ２の状態となる可能性がある。この場合、等化後の受信信号から参照電圧ＥＲＥＦ２を引いた値は正となり、エラー信号ｅｒｒｏｒは１となる。このとき、図４のように、係数調整部５４は、タップ係数ｃ１，ｃ２を１増加し、等化強度を大きくする。
【００３９】
一方、受信信号Ｓｉｎの出力データ列がフィルタパタンＦＰ０に一致するときで、ビットｄ0の受信電圧が参照電圧ＥＲＥＦ２よりも小さいと、等化後の受信信号から参照電圧ＥＲＥＦ２を引いた値は負となり、エラー信号ｅｒｒｏｒは０となる。この状態は、図２に示した受信電圧Ｅn｜FNP＜ＥＲＥＦ２の状態と同じであり、等化のしすぎを意味している。そのため、図４のように、係数調整部５４は、タップ係数ｃ１，ｃ２を１減少し、等化強度を小さくする。
【００４０】
同様に、係数調整部５４は、フィルタパタンＦＰ１〜ＦＰ３のビットｄ1，ｄ2の値と、エラー信号ｅｒｒｏｒの値に応じて、図４のように、タップ係数ｃ１，ｃ２を調整する。
２ビット値生成部５１は、出力データ列Ｄｏｕｔが、フィルタパタンに一致する度（判定結果ｍａｔｃｈが１になる度）に、次の２ビット値を出力する。これによりフィルタパタンが更新される。２ビット値生成部５１が２ビットカウンタのときには、フィルタパタンは、ＦＰ３，ＦＰ２，ＦＰ１，ＦＰ０の順で更新される。これにより、複数のデータパタンに対応した等化が行える。
【００４１】
なお、出力データ列Ｄｏｕｔがどのフィルタパタンとも一致しないとき（ｍａｔｃｈ＝０）は、タップ係数ｃ１，ｃ２の調整値は０となり、調整が行われない。
このように、受信回路１は、調整部５により、２タップ型のＤＦＥのＩＳＩ量観測用のフィルタパタンを２ビット分可変して４つ生成し、各フィルタパタンと出力データ列Ｄｏｕｔとを比較する。そして、調整部５は、一致するフィルタパタンの該２ビットに応じた調整値で各タップ係数をまとめて調整する。これにより、タップごとに調整部（調整回路）を設けなくてもよくなり回路面積を削減できる。
【００４２】
タップごとに調整部を設けた受信回路を、比較列として以下に示す。
（比較例）
図５は、タップごとに調整部を設けた受信回路の例を示す図である。
【００４３】
図５に示されている受信回路１ａにおいて、図１に示した受信回路１と同じ要素については同一符号が付されている。
受信回路１ａは、タップｔｐ１，ｔｐ２ごとに、タップ係数ｃ１，ｃ２を調整する調整部６ａ，６ｂを有している。たとえば、タップ係数ｃ１を調整する調整部６ａは、１ビット値生成部６１、フィルタパタン生成部６２、判定部６３、係数調整部６４を有している。１ビット値生成部６１は、たとえば、１ビットカウンタである。
【００４４】
タップ係数ｃ２を調整する調整部６ｂも同様の要素を有している。
ここで、調整部６ａの１ビット値生成部６１は、フィルタパタンのうち、ＩＳＩ量の正負を判定するビットｄ0の直前の１ビットｄ1の値を可変する。これに対して、調整部６ｂの１ビット値生成部（図示せず）は、フィルタパタンのうち、ビットｄ0の２つ前の１ビットｄ2の値を可変する。
【００４５】
各調整部６ａ，６ｂは、１ビットの可変値に基づき、フィルタパタンを生成し、フィルタパタンと出力データ列Ｄｏｕｔとの比較を行い、その比較結果と、エラー信号ｅｒｒｏｒ、１ビットの可変値に基づき、タップ係数ｃ１，ｃ２の調整値を出力する。
【００４６】
図６は、比較例の受信回路でのタップ係数の調整例を示す図である。
図６の例では、調整部６ａで生成されるフィルタパタンＦＰａ０，ＦＰａ１と、調整部６ｂで生成されるフィルタパタンＦＰｂ０，ＦＰｂ１と、エラー信号ｅｒｒｏｒ、判定結果ｍａｔｃｈに応じた、タップ係数ｃ１，ｃ２の調整値の例が示されている。
【００４７】
たとえば、調整部６ａで生成されるフィルタパタンＦＰａ０が、出力データ列Ｄｏｕｔと一致したとき、調整部６ａは、エラー信号ｅｒｒｏｒが、１のときには、タップ係数ｃ１を１増加し、０のときには、タップ係数ｃ１を１減少する。
【００４８】
一方、調整部６ｂで生成されるフィルタパタンＦＰｂ１が、出力データ列Ｄｏｕｔと一致したとき、調整部６ｂは、エラー信号ｅｒｒｏｒが、１のときには、タップ係数ｃ２を１減少し、０のときには、タップ係数ｃ２を１増加する。
【００４９】
このように、比較例の受信回路１ａでは、出力データ列Ｄｏｕｔが特定のフィルタパタンに一致したときに、タップ係数ｃ１，ｃ２の何れかしか調整が行われない。
これに対し、図４に示したように、本実施の形態の受信回路１では、１つの調整部５で、フィルタパタンの２ビットを可変させているので、出力データ列Ｄｏｕｔが特定のフィルタパタンに一致したときに、タップ係数ｃ１，ｃ２の両方をまとめて調整できる。これにより、図５のように、タップごとに調整部６ａ，６ｂを設けなくてもよくなる。
【００５０】
図７は、比較例の受信回路と本実施の形態の受信回路とのタップ係数の調整タイミング（等化強度の更新頻度）を比較した例を示す図である。
受信回路１ａでは、調整部６ａによって、フィルタパタンＦＰａ１，ＦＰａ０が順に生成され、出力データ列Ｄｏｕｔと比較され、フィルタパタンＦＰａ１，ＦＰａ０と出力データ列Ｄｏｕｔが一致したときには、タップ係数ｃ１が調整される。タイミングｔ１，ｔ５は、フィルタパタンＦＰａ１と、出力データ列Ｄｏｕｔとが一致するタイミングであり、タイミングｔ３，ｔ７は、フィルタパタンＦＰａ０と、出力データ列Ｄｏｕｔとが一致するタイミングである。
【００５１】
受信回路１ａでは、調整部６ａの動作と並行して、調整部６ｂでも、フィルタパタンＦＰｂ１，ＦＰｂ０が順に生成され、出力データ列Ｄｏｕｔと比較され、フィルタパタンＦＰｂ１，ＦＰｂ０と出力データ列が一致したときには、タップ係数ｃ２が調整される。タイミングｔ２，ｔ６は、フィルタパタンＦＰｂ１と、出力データ列Ｄｏｕｔとが一致するタイミングであり、タイミングｔ４，ｔ８は、フィルタパタンＦＰｂ０と、出力データ列Ｄｏｕｔとが一致するタイミングである。
【００５２】
一方、受信回路１では、調整部５によって、フィルタパタンＦＰ０〜ＦＰ３が、たとえば、フィルタパタンＦＰ３，ＦＰ２，ＦＰ１，ＦＰ０の順に繰り返し生成され、出力データ列Ｄｏｕｔと比較される。フィルタパタンＦＰ０〜ＦＰ３と一致したときには、タップ係数ｃ１，ｃ２が、図４に示したような関係にしたがって、まとめて調整される。
【００５３】
タイミングｔ１０は、フィルタパタンＦＰ３と、出力データ列Ｄｏｕｔとが一致するタイミングであり、タイミングｔ１１は、フィルタパタンＦＰ２と、出力データ列Ｄｏｕｔとが一致するタイミングである。また、タイミングｔ１２は、フィルタパタンＦＰ１と、出力データ列Ｄｏｕｔとが一致するタイミングであり、タイミングｔ１３は、フィルタパタンＦＰ０と、出力データ列Ｄｏｕｔとが一致するタイミングである。
【００５４】
全てのフィルタパタンの長さは同一であるため、出力データ列Ｄｏｕｔに対してフィルタパタンが一致する回数の期待値は同じである。
受信回路１ａでは、調整部６ａ，６ｂで並列してタップ係数ｃ１，ｃ２の調整を行っているが、各タイミングｔ１〜ｔ８では、タップ係数ｃ１，ｃ２の一方が調整されるため、時間Ｔの間に、タップ係数ｃ１，ｃ２がともに４回調整される。
【００５５】
一方、受信回路１では、調整部５は、各タイミングｔ１０〜ｔ１３で、タップ係数ｃ１，ｃ２の両方を調整するため、受信回路１ａと同様に、時間Ｔの間にタップ係数ｃ１，ｃ２はともに４回調整される。
【００５６】
このように、本実施の形態の受信回路１では、１つの調整部５でタップ係数ｃ１，ｃ２を調整しているが、複数の調整部６ａ，６ｂで並列にタップ係数ｃ１，ｃ２の調整を行うものと比べても同程度の速度で、調整を行える。つまり、調整速度は悪化しない。
【００５７】
以上、説明してきた第１の実施の形態の受信回路１は、２タップ型のＤＦＥ２を有するものであったが、２タップ型に限定されず、３タップ以上を有するＤＦＥにも適用できる。以下に示す第２の実施の形態の受信回路は、ｎ個のタップを備えたＤＦＥを有するものである。
【００５８】
（第２の実施の形態）
図８は、第２の実施の形態の受信回路の一例を示す図である。
図１に示した受信回路１と同じ要素については同一符号が付されている。
【００５９】
第２の実施の形態の受信回路１ｎは、ｎタップ型のＤＦＥ２ｎと、ｎ個のタップ係数ｃ１〜ｃｎを生成するタップ係数生成部４ｎ、タップ係数ｃ１〜ｃｎを調整する調整部５ｎを有している。
【００６０】
ＤＦＥ２ｎは、ｎ個のタップ（乗算器）ｔｐ１〜ｔｐｎを有しており、それに対応して、ｎ個の遅延回路ｄ１〜ｄｎ、ｎ−１個の加算器ａｄ２１〜ａｄ２ｎ−１を有している。
調整部（適応制御回路）５ｎは、ＩＳＩ量の観測用のフィルタパタンを、ｎビット分の値を可変して複数生成し、生成した複数のフィルタパタンのそれぞれと、ＤＦＥ２ｎの出力データ列Ｄｏｕｔとを比較する。そして、調整部５ｎは、一致するフィルタパタンのｎビット分（可変ビット）の値に応じた調整値（たとえば、−１，０または＋１）で、タップｔｐ１〜ｔｐｎに設定されるタップ係数ｃ１〜ｃｎを調整する。
【００６１】
調整部５ｎは、ｎビット値生成部５１ｎ、フィルタパタン生成部５２ｎ、判定部５３ｎ、係数調整部５４ｎを有している。
ｎビット値生成部５１ｎは、ＤＦＥ２ｎのタップ数＝ｎに対応して、ｎビット値を生成する。ｎビット値生成部５１ｎは、判定部５３ｎで、フィルタパタン生成部５２ｎで生成されるフィルタパタンとデマルチプレクサ３から出力される出力データ列Ｄｏｕｔとが一致していると判定されたときに、次のｎビット値を出力する。
【００６２】
ｎビット値生成部５１ｎは、たとえば、ｎビットカウンタである。たとえば、ｎ＝３の場合、ｎビット値生成部５１ｎが３ビットカウンタであるとすると、０００，００１，０１０，０１１，１００，１０１，１１０，１１１，０００，…の順で３ビット値を繰り返し出力する。
【００６３】
フィルタパタン生成部５２ｎは、ｎビット値生成部５１ｎから出力されるｎビット値を含む、ＩＳＩ量の観測用のフィルタパタンを複数生成する。フィルタパタンは、タップ数＝ｎに対応して、２n通り、たとえば、ｎ＝３の場合は、２3通りのフィルタパタンが生成される。
【００６４】
判定部５３ｎは、フィルタパタン生成部５２ｎで生成されるフィルタパタンと、出力データ列Ｄｏｕｔが一致しているか否かを判定する。判定部５３ｎは、たとえば、両者が一致しているときには、１を出力し、不一致のときには、０を出力する。
【００６５】
係数調整部５４ｎは、フィルタパタン生成部５２ｎで生成されるフィルタパタンと、出力データ列Ｄｏｕｔとが一致するとき、エラー信号ｅｒｒｏｒと、前述のｎビット値と、に応じてタップ係数ｃ１〜ｃｎを調整する。
【００６６】
図９は、タップ係数の調整例を示す図である。
図９の例では、フィルタパタンＦＰのビットｄ1〜ｄnは、ｎビット値生成部５１ｎで生成される可変ビットである。ビットｄ0，ｄ-1は固定されている。フィルタパタンＦＰは、ビットｄ1〜ｄnの値Ｃ［ｎ−１］，Ｃ［ｎ−２］，…，Ｃ［０］に応じて複数生成される。
【００６７】
また、図９の例では、エラー信号ｅｒｒｏｒが１のとき、タップ係数ｃ１〜ｃｎは、対応するビットｄ1〜ｄnの値Ｃ［ｎ−１］〜Ｃ［０］が、１のときは１増加され、０のときは、１減少される。エラー信号ｅｒｒｏｒが０のとき、タップ係数ｃ１〜ｃｎは、対応するビットｄ1〜ｄnの値Ｃ［ｎ−１］〜Ｃ［０］が、１のときは１減少され、０のときは、１増加される。
【００６８】
なお、出力データ列Ｄｏｕｔがどのフィルタパタンとも一致しないとき（ｍａｔｃｈ＝０）は、タップ係数ｃ１〜ｃｎの調整値は０となり、調整が行われない。
ｎビット値生成部５１ｎは、出力データ列Ｄｏｕｔが、フィルタパタンに一致する度（判定結果ｍａｔｃｈが１になる度）に、次のｎビット値を出力する。これによりフィルタパタンが更新される。
【００６９】
このように、ｎタップ型の受信回路１ｎでも同様に各フィルタパタンで、ｎ個のタップ係数ｃ１〜ｃｎをまとめて同時に調整できる。これにより、タップごとに調整部（調整回路）を設けなくてもよくなり回路面積を削減できるという、第１の実施の形態の受信回路１と同様の効果が得られる。なお、タップ数が増えれば増えるほど、図５に示したようなタップごとに調整部６ａ，６ｂを設ける受信回路１ａに対する回路面積の削減効果は高まる。
【００７０】
なお、上記では、図１、図８に示した２ビット値生成部５１、ｎビット値生成部５１ｎの例として、２ビットカウンタ、ｎビットカウンタがあるとして説明したが、これに限定されない。各フィルタパタンを用いたタップ係数の調整をバランスよく機能させるためには、各フィルタパタンを同じ頻度で出現させることが望ましい。カウンタを用いることで、各フィルタパタンを同じ頻度で生成できるが、ｎビットの乱数値を生成する回路を、ｎビット値生成部５１ｎとしてもよい。
【００７１】
図１０は、受信回路の変形例を示す図である。
図８に示した受信回路１ｎと同じ要素については同一符号が付されている。
受信回路１ｎａにおいて、調整部（適応制御回路）５ｎａは、図８に示したｎビット値生成部５１ｎとして、ｎビット乱数値生成回路５１ｎａを有している。ｎビット乱数値生成回路５１ｎａは、たとえば、ＰＲＢＳ（Pseudo Random Bit Sequence）回路などである。このようなｎビット乱数値生成回路５１ｎａで生成されたｎビットの値によって、フィルタパタン生成部５２ｎは、たとえば、図９に示したような複数のフィルタパタンＦＰを生成する。
【００７２】
ｎビットの乱数値によって、フィルタパタンＦＰを生成することでも、ｎ個のタップ係数をまとめて調整できる各フィルタパタンを、比較的同程度の頻度で生成できる。
以上、実施の形態に基づき、本発明の受信回路の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
【００７３】
たとえば、上記では、現在のＵＩより前のＵＩにおけるＩＳＩの影響を抑制するように、タップを設けたＤＦＥを説明したがこれに限定されない。現在のＵＩより後のＵＩにおけるＩＳＩの影響を抑制するためのタップを追加したＤＦＥについても同様に、各タップ係数を調整するような可変ビットを各フィルタパタンに含めることで、各タップ係数を同時にまとめて調整できる。
【符号の説明】
【００７４】
１  受信回路
２  ＤＦＥ
３  デマルチプレクサ
４  タップ係数生成部
５  調整部（適応制御回路）
５１  ２ビット値生成部（２ビットカウンタ）
５２  フィルタパタン生成部
５３  判定部
５４  係数調整部
ａｄ１，ａｄ２，ａｄ３  加算器
ｄ１，ｄ２  遅延回路
ｃｍ１，ｃｍ２  比較器
ｔｐ１，ｔｐ２  タップ（乗算器）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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