(57)【要約】【課題】アンチヒューズ回路領域上に太い電源配線を配置する。【解決手段】複数のアンチヒューズ回路４０がそれぞれ配置された複数のアンチヒューズ回路領域４０ＡＲと、複数のアンチヒューズ回路領域４０ＡＲ上においてＹ方向に延在するよう第１の配線層に設けられ、複数のアンチヒューズ回路４０にそれぞれ対応するコネクトビットＢＩＴ１を供給する複数の第１のコネクト配線Ｃ１と、第２の配線層においてＸ方向に延在する電源配線ＶＣＮＥと、第２の配線層においてＸ方向に延在し、複数の第１のコネクト配線Ｃ１とこれらに対応する複数のアンチヒューズ回路４０とをそれぞれ接続する複数の第２のコネクト配線Ｃ２とを備える。複数の第２のコネクト配線Ｃ２のうち少なくとも３つは、２つの電源配線ＶＣＮＥに挟まれるよう配置されている。本発明によれば、電源配線を配置するスペースを拡大することができる。【選択図】図８
2015216258.tif 000002
【特許請求の範囲】
【請求項１】
複数のアンチヒューズ回路がそれぞれ配置された複数のアンチヒューズ回路領域であって、いずれも第１の方向を長手方向とし、前記第１の方向と交差する第２の方向に配列された複数のアンチヒューズ回路領域と、
前記複数のアンチヒューズ回路領域上において前記第２の方向に延在するよう第１の配線層に設けられ、前記複数のアンチヒューズ回路にそれぞれ対応するコネクトビットを供給する複数の第１のコネクト配線と、
前記第１の配線層とは異なる第２の配線層において前記第１の方向に延在し、互いに隣接して設けられた第１及び第２の電源配線と、
前記第２の配線層において前記第１の方向に延在し、前記複数の第１のコネクト配線とこれらに対応する前記複数のアンチヒューズ回路とをそれぞれ接続する複数の第２のコネクト配線と、を備え、
前記複数の第２のコネクト配線のうち少なくとも３つは、前記第１及び第２の電源配線に挟まれるよう配置されていることを特徴とする半導体装置。
【請求項２】
前記第１の配線層において前記第２の方向に延在し、前記複数の第２のコネクト配線とこれらに対応する前記複数のアンチヒューズ回路とをそれぞれ接続する複数の第３のコネクト配線をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数のアンチヒューズ回路にそれぞれ対応する複数のアドレス比較回路がそれぞれ配置された複数のアドレス比較回路領域と、
前記第１の配線層において前記第２の方向に延在し、前記複数のアドレス比較回路にそれぞれ対応するアドレスビットを供給する複数の第１のアドレス配線と、
前記第２の配線層において前記第１の方向に延在し、前記複数の第１のアドレス配線とこれらに対応する前記複数のアドレス比較回路とをそれぞれ接続する複数の第２のアドレス配線と、をさらに備え、
前記複数の第２のアドレス配線のうち少なくとも３つは、前記第１及び第２の電源配線に挟まれるよう配置されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の配線層において前記第２の方向に延在し、前記複数の第２のアドレス配線とこれらに対応する前記複数のアドレス比較回路とをそれぞれ接続する複数の第３のアドレス配線をさらに備えることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記複数のアンチヒューズ回路領域とこれらに対応する前記複数のアドレス比較回路領域は、それぞれ前記第１の方向に隣接して配置されていることを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
前記複数のアンチヒューズ回路領域のそれぞれの前記第２の方向における幅は、前記複数のアドレス比較回路領域のそれぞれの前記第２の方向における幅と等しいことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記複数のアンチヒューズ回路領域のそれぞれの前記第２の方向における幅は、前記第１及び第２の電源配線の前記第２の方向における幅よりも狭いことを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記複数のアンチヒューズ回路領域の前記第１の方向における一方側に配置され、第３の電源配線を有する第１のメモリセルアレイ領域と、
前記複数のアンチヒューズ回路領域の前記第１の方向における他方側に配置され、第４の電源配線を有する第２のメモリセルアレイ領域と、をさらに備え、
前記第１又は第２の電源配線は、前記第３及び第４の電源配線を接続することを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、アンチヒューズ回路を備える半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置においては、不良のあるメモリセルが冗長メモリセルに置換され、これによって当該アドレスが救済される。不良のあるメモリセルのアドレスは、製造段階においてアンチヒューズ回路にプログラミングされる（特許文献１，２参照）。
【０００３】
ＤＲＡＭにおいては、１チップあたりアンチヒューズ回路が１万個以上も用いられることがある。また、各アンチヒューズ回路には、アンチヒューズ素子の他、コネクト動作を行うためのトランジスタや、アンチヒューズ素子に保持されたデータを読み出すためのロード回路などが割り当てられるため、全体として非常に多くの素子が必要となる。このため、チップ上におけるアンチヒューズ回路の占有面積は大きく、周辺回路領域には配置することができない場合がある。このような場合、例えば２つのメモリセルアレイ領域間に多数のアンチヒューズ回路が配置されることが一般的である。
【０００４】
一方、メモリセルアレイ領域には、メモリセルの他に、センスアンプやサブワードドライバなどの回路が多数配置されることから、電源電位を安定化させるために電源配線がメッシュ状に構築されることがある。しかしながら、メモリセルアレイ領域間においては、電源配線のメッシュが途切れるため、メモリセルアレイ領域の端部において電源の抵抗が高くなる傾向があった。
【０００５】
特に、特許文献３に記載された半導体装置のように、チップのエッジに沿って外部端子が設けられるタイプの半導体装置においては、電源電位を発生させる電源回路がチップの端部に配置されるため、電源回路から遠いメモリセルアレイ領域において電源が高抵抗化するという問題があった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第８１３４８８２号明細書
【特許文献２】米国特許出願公開第２００９／０１８９２４８号明細書
【特許文献３】特開２０１４−１０８４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
電源電位をより安定化させるためには、メモリセルアレイ領域間を接続する電源配線をより多く設けることが有効である。しかしながら、メモリセルアレイ領域間に多数のアンチヒューズ回路が存在する場合、アンチヒューズ回路に使用するアドレス配線などを避けて電源配線を通す必要がある。
【０００８】
ここで、１つのアンチヒューズ回路が配置されるアンチヒューズ回路領域は、細長い形状を有していることが多く、且つ、各アンチヒューズ回路には互いに異なるコネクトビットやアドレスビットを供給する必要がある。このため、従来のレイアウトでは十分な太さの電源配線を配置するスペースを確保することは困難であった。
【課題を解決するための手段】
【０００９】
本発明による半導体装置は、複数のアンチヒューズ回路がそれぞれ配置された複数のアンチヒューズ回路領域であって、いずれも第１の方向を長手方向とし、前記第１の方向と交差する第２の方向に配列された複数のアンチヒューズ回路領域と、前記複数のアンチヒューズ回路領域上において前記第２の方向に延在するよう第１の配線層に設けられ、前記複数のアンチヒューズ回路にそれぞれ対応するコネクトビットを供給する複数の第１のコネクト配線と、前記第１の配線層とは異なる第２の配線層において前記第１の方向に延在し、互いに隣接して設けられた第１及び第２の電源配線と、前記第２の配線層において前記第１の方向に延在し、前記複数の第１のコネクト配線とこれらに対応する前記複数のアンチヒューズ回路とをそれぞれ接続する複数の第２のコネクト配線と、を備え、前記複数の第２のコネクト配線のうち少なくとも３つは、前記第１及び第２の電源配線に挟まれるよう配置されていることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、３つ以上のアンチヒューズ回路に割り当てられた第２のコネクト配線をまとめて配置していることから、電源配線を配置するスペースを拡大することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施形態による半導体装置１０のレイアウトを示す略平面図である。
【図２】半導体装置１０の回路構成を説明するためのブロック図である。
【図３】アドレス救済回路領域ＲＥＤに配置されるアドレス救済回路３０の構成を示すブロック図である。
【図４】アンチヒューズ回路ブロック３１及びアドレス比較回路ブロック３２の構成を示すブロック図であり、１アドレス分の回路が示されている。
【図５】アンチヒューズ回路４０及びアドレス比較回路４３の回路図である。
【図６】アンチヒューズ回路４０及びアドレス比較回路４３のレイアウトを示す平面図である。
【図７】本発明を完成する課程で検討したプロトタイプによる配線レイアウトを説明するための平面図である。
【図８】本発明の一実施形態による配線レイアウトを説明するための平面図である。
【図９】複数のユニットＵと電源配線ＶＣＮＥとの関係を説明するための平面図である。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１３】
図１は、本発明の一実施形態による半導体装置１０のレイアウトを示す略平面図である。
【００１４】
本実施形態による半導体装置１０はＤＲＡＭであり、図１に示すように、平面形状が矩形である半導体基板２に集積されている。但し、本発明による半導体装置がＤＲＡＭに限定されるものではなく、他の種類の半導体装置に本発明を適用することも可能である。
【００１５】
本実施形態による半導体装置１０は、２つのチャネルＣＨＡ，ＣＨＢを備える。チャネルＣＨＡに属する要素は、半導体基板２のＹ方向における一方側（上側）に配置され、チャネルＣＨＢに属する要素は、半導体基板２のＹ方向における他方側（下側）に配置される。
【００１６】
チャネルＣＨＡ，ＣＨＢは、それぞれメモリセルアレイ、アクセス制御回路、外部端子などを備えており、互いに独立してアクセスすることができる。チャネルＣＨＡ，ＣＨＢ間においては、基本的に全ての回路が分離されている。つまり、チャネルＣＨＡ，ＣＨＢは、互いに異なるクロック信号に同期して動作するとともに、コマンドアドレス信号の受信やデータの入出力についても、互いに異なる外部端子が用いられる。したがって、各チャネルＣＨＡ，ＣＨＢはそれぞれ独立した１個のＤＲＡＭと見なすことができ、この点においてバンクと呼ばれるアクセス単位とは区別される。
【００１７】
図１に示すように、半導体装置１０は、半導体基板２のＹ方向における一方のエッジＥＧ１に沿ってＸ方向に延在する周辺回路領域ＰＥＡと、半導体基板２のＹ方向における他方のエッジＥＧ２に沿ってＸ方向に延在する周辺回路領域ＰＥＢを備える。周辺回路領域ＰＥＡには、チャネルＣＨＡに割り当てられた外部端子や周辺回路が配置される。周辺回路領域ＰＥＢには、チャネルＣＨＢに割り当てられた外部端子や周辺回路が配置される。そして、周辺回路領域ＰＥＡと周辺回路領域ＰＥＢとの間に複数のメモリセルアレイ領域ＡＲＹが配置される。
【００１８】
図２は、半導体装置１０の回路構成を説明するためのブロック図である。
【００１９】
図２に示すように、半導体装置１０は、チャネルＣＨＡに属するコマンドアドレス端子１１Ａ、データ入出力端子１２Ａ及び電源端子１３Ａ，１４Ａと、チャネルＣＨＢに属するコマンドアドレス端子１１Ｂ、データ入出力端子１２Ｂ及び電源端子１３Ｂ，１４Ｂを備える。コマンドアドレス端子１１Ａ、データ入出力端子１２Ａ及び電源端子１３Ａ，１４Ａは、周辺回路領域ＰＥＡに配置される。一方、コマンドアドレス端子１１Ｂ、データ入出力端子１２Ｂ及び電源端子１３Ｂ，１４Ｂは周辺回路領域ＰＥＢに配置される。
【００２０】
コマンドアドレス端子１１Ａは、チャネルＣＨＡに対応するコマンドアドレス信号ＣＡＡが入力される外部端子であり、コマンドアドレス制御回路２１Ａに接続される。コマンドアドレス制御回路２１Ａは、コマンドアドレス信号ＣＡＡを受けてアクセス制御回路２６Ａの動作を制御する。アクセス制御回路２６Ａは、リード動作時においてはメモリセルアレイ２７Ａからデータを読み出し、これをデータ入出力回路２２Ａに供給する。データ入出力回路２２Ａは、読み出されたデータＤＱＡをデータ入出力端子１２Ａから外部に出力する。一方、アクセス制御回路２６Ａは、ライト動作時において外部からデータ入出力端子１２Ａ及びデータ入出力回路２２Ａを介して入力されたデータＤＱＡをメモリセルアレイ２７Ａに書き込む。
【００２１】
コマンドアドレス端子１１Ｂは、チャネルＣＨＢに対応するコマンドアドレス信号ＣＡＢが入力される外部端子であり、コマンドアドレス制御回路２１Ｂに接続される。コマンドアドレス制御回路２１Ｂは、コマンドアドレス信号ＣＡＢを受けてアクセス制御回路２６Ｂの動作を制御する。アクセス制御回路２６Ｂは、リード動作時においてはメモリセルアレイ２７Ｂからデータを読み出し、これをデータ入出力回路２２Ｂに供給する。データ入出力回路２２Ｂは、読み出されたデータＤＱＢをデータ入出力端子１２Ｂから外部に出力する。一方、アクセス制御回路２６Ｂは、ライト動作時において外部からデータ入出力端子１２Ｂ及びデータ入出力回路２２Ｂを介して入力されたデータＤＱＢをメモリセルアレイ２７Ｂに書き込む。
【００２２】
そして、コマンドアドレス制御回路２１Ａ及びデータ入出力回路２２Ａは、周辺回路領域ＰＥＡに配置され、コマンドアドレス制御回路２１Ｂ及びデータ入出力回路２２Ｂは、周辺回路領域ＰＥＢに配置される。また、メモリセルアレイ２７Ａ，２７Ｂは、複数のメモリセルアレイ領域ＡＲＹに分割して配置される。アクセス制御回路２６Ａ，２６Ｂは、メモリセルアレイ領域ＡＲＹ間に配置される。アクセス制御回路２６Ａ，２６Ｂには、後述するアドレス救済回路３０が含まれる。
【００２３】
このように、チャネルＣＨＡとチャネルＣＨＢは、それぞれ独立した回路ブロックによって構成されている。このため、外部のコントローラは、１個の半導体装置１０を２個のＤＲＡＭとして取り扱うことができる。但し、キャリブレーション回路２３Ａやリセット回路２４Ｂなど、一部の回路については共有されている。具体的には、キャリブレーション回路２３ＡについてはチャネルＣＨＡ側にのみ設けられており、キャリブレーション端子ＺＱを用いたキャリブレーション動作は、チャネルＣＨＡ側でのみ実行される。キャリブレーション動作の結果は、チャネルＣＨＡ，ＣＨＢのデータ入出力回路２２Ａ，２２Ｂに対して共通に反映される。また、リセット回路２４ＢはチャネルＣＨＢ側にのみ設けられており、外部からリセット端子１５Ｂに供給されるリセット信号ＲＳＴは、チャネルＣＨＢにて受け付けられる。リセット信号ＲＳＴが活性化すると、チャネルＣＨＡ，ＣＨＢの両方がリセットされる。
【００２４】
電源端子１３Ａ，１３Ｂは、外部から電源電位ＶＤＤが供給される端子である。また、電源端子１４Ａ，１４Ｂは、外部から電源電位ＶＳＳ（接地電位）が供給される端子である。電源端子１３ＡはチャネルＣＨＡに割り当てられ、電源端子１３ＢはチャネルＣＨＢに割り当てられているが、図２に示すように、電源端子１３Ａ，１３Ｂは、電源配線ＶＬを介してチップの内部で短絡されている。同様に、電源端子１４ＡはチャネルＣＨＡに割り当てられ、電源端子１４ＢはチャネルＣＨＢに割り当てられているが、図２に示すように、電源端子１４Ａ，１４Ｂは、電源配線ＳＬを介してチップの内部で短絡されている。
【００２５】
電源配線ＶＬ，ＳＬは、電源回路２５Ａ，２５Ｂに接続されている。電源回路２５Ａ，２５Ｂは、電源電位ＶＤＤ，ＶＳＳに基づいて内部電源電位ＶＩＮＴを生成する回路であり、それぞれチャネルＣＨＡ，ＣＨＢに割り当てられている。但し、図２に示すように、内部電源電位ＶＩＮＴが供給される電源配線ＶＩＬは、チップの内部で短絡されている。図示しないが、電源配線ＶＩＬは、コマンドアドレス制御回路２１Ａ，２１Ｂ、データ入出力回路２２Ａ，２２Ｂ、メモリセルアレイ２７Ａ，２７Ｂ、アクセス制御回路２６Ａ，２６Ｂなどに接続される。これにより、各回路ブロックには動作電源として内部電源電位ＶＩＮＴが供給される。
【００２６】
尚、内部電源電位ＶＩＮＴは一種類の電源電位ではなく、半導体装置１０において使用される複数の内部電源電位の総称である。複数の内部電源電位としては、サブワードドライバなどに使用される昇圧電位ＶＰＰおよび負電位ＶＢＢや、センスアンプなどに使用されるアレイ電位ＶＡＲＹおよびオーバードライブ電位ＶＯＤなどが含まれる。これら昇圧電位ＶＰＰ、負電位ＶＢＢ、アレイ電位ＶＡＲＹおよびオーバードライブ電位ＶＯＤは、いずれもメモリセルアレイ領域ＡＲＹにて用いられる電位である。そして、電源電位を安定化するため、メモリセルアレイ領域ＡＲＹ上においては、図１に示すように、電源配線ＶＩＬがメッシュ状に構築されている。
【００２７】
図１に示すように、本実施形態による半導体装置１０では、電源回路２５Ａ，２５Ｂがチップの角部に配置されている。これは、チップのエッジＥＧ１，ＥＧ２の中央部には、多くの周辺回路が配置される周辺回路領域ＰＥＡ，ＰＥＢが存在するため、電源回路２５Ａ，２５Ｂを配置する十分なスペースが存在しないからである。
【００２８】
また、本実施形態による半導体装置１０では、メモリセルアレイ領域ＡＲＹが複数個に分割されており、これらがマトリクス状にレイアウトされている。図１に示す例では、Ｘ方向に５個のメモリセルアレイ領域ＡＲＹが配置され、Ｙ方向に５個のメモリセルアレイ領域ＡＲＹが配置されている。そして、Ｙ方向に隣接するメモリセルアレイ領域ＡＲＹ間には、主にメインアンプなどが配置されるメインアンプ領域ＭＡが設けられる。また、Ｘ方向に隣接するメモリセルアレイ領域ＡＲＹ間には、主にアンチヒューズ回路などが配置されるアドレス救済回路領域ＲＥＤが設けられる。さらに、斜め方向に隣接するメモリセルアレイ領域ＡＲＹ間には、メインアンプやアンチヒューズ回路などを制御するための各種制御回路が配置される制御回路領域ＣＮＴが設けられる。
【００２９】
図１に示すように、各メモリセルアレイ領域ＡＲＹ上には、メッシュ状に構築された電源配線ＶＩＬが設けられている。ここで、Ｘ方向における両端部に位置するメモリセルアレイ領域ＡＲＹ１は、電源回路２５Ａ，２５Ｂからの距離が近いため、メッシュ状の電源配線ＶＩＬによって安定した内部電源電位ＶＩＮＴが与えられる。これに対し、メモリセルアレイ領域ＡＲＹ１よりも中央に位置するメモリセルアレイ領域ＡＲＹ２には、アドレス救済回路領域ＲＥＤを通過する電源配線ＶＣＮＥを介して内部電源電位ＶＩＮＴが与えられるため、メモリセルアレイ領域ＡＲＹ１に比べると電源抵抗が高くなる。さらに、メモリセルアレイ領域ＡＲＹ２よりも中央に位置するメモリセルアレイ領域ＡＲＹ３では、メモリセルアレイ領域ＡＲＹ２よりもさらに電源抵抗が高くなる。
【００３０】
メモリセルアレイ領域ＡＲＹ２，ＡＲＹ３における電源抵抗を低減するためには、アドレス救済回路領域ＲＥＤを通過する電源配線ＶＣＮＥをより低抵抗化する必要がある。
【００３１】
図３は、アドレス救済回路領域ＲＥＤに配置されるアドレス救済回路３０の構成を示すブロック図である。
【００３２】
図３に示すように、アドレス救済回路３０は、アンチヒューズ回路ブロック３１、アドレス比較回路ブロック３２及びアドレス制御回路ブロック３３を含む。アンチヒューズ回路ブロック３１は、不良のあるメモリセルのアドレスＤＥＦＡＤＤを記憶する部分である。アンチヒューズ回路ブロック３１に記憶されたアドレスＤＥＦＡＤＤは、アドレス比較回路ブロック３２に供給される。アドレス比較回路ブロック３２は、アクセスが要求されたアドレスＡＤＤとアンチヒューズ回路ブロック３１から供給されるアドレスＤＥＦＡＤＤを比較し、両者が一致した場合にヒット信号ＨＩＴを活性化させる。ヒット信号ＨＩＴが活性化すると、アドレス制御回路ブロック３３は、アクセスが要求されたアドレスＡＤＤの代わりに冗長アドレスＲＡＤＤをメモリセルアレイ２７Ａ又は２７Ｂに供給する。これにより、不良のあるメモリセルに対してアクセスが要求されると、該メモリセルの代わりに、冗長アドレスＲＡＤＤによって特定されるスペアのメモリセルに対して代替アクセスが行われる。
【００３３】
図４は、アンチヒューズ回路ブロック３１及びアドレス比較回路ブロック３２の構成を示すブロック図であり、１アドレス分の回路が示されている。
【００３４】
図４に示すように、アンチヒューズ回路ブロック３１は、ｎ＋１個のアンチヒューズ回路４０−０〜４０−ｎによって構成されている。ｎの値は、アドレスＡＤＤのビット数である。つまり、１アドレス分のアンチヒューズ回路ブロック３１は、アドレスＡＤＤのビット数と同数のアンチヒューズ回路４０−１〜４０−ｎと、１個のイネーブルビット用のアンチヒューズ回路４０−０によって構成される。特に区別する必要がない場合には、アンチヒューズ回路４０−０〜４０−ｎのそれぞれを単にアンチヒューズ回路４０と呼ぶ。
【００３５】
各アンチヒューズ回路４０は、アンチヒューズ素子ＡＦと、アンチヒューズ素子ＡＦに対するコネクト動作を行うコネクト回路４１と、アンチヒューズ素子ＡＦにプログラミングされた情報を読み出すロード回路４２によって構成される。このうち、コネクト回路４１には、それぞれ個別のコネクトビットＢＩＴ１が入力される。これにより、任意のアンチヒューズ素子ＡＦに対してコネクト動作を行うことができる。
【００３６】
また、アドレス比較回路ブロック３２は、複数のアドレス比較回路４３及びＯＲゲート回路４４によって構成される。アドレス比較回路４３は、それぞれ対応するロード回路４２に接続されている。これにより、アドレス比較回路４３は、ロード回路４２から供給されるプログラムビットＢＩＴ２と、アクセスが要求されたアドレスＡＤＤの対応するアドレスビットＢＩＴ３とを比較し、その結果に基づいて比較ビットＢＩＴ４をそれぞれ生成する。
【００３７】
１アドレス分の比較ビットＢＩＴ４は、ＯＲゲート回路４４に入力される。これにより、１アドレス分の比較ビットＢＩＴ４が全てローレベルであれば、ＯＲゲート回路４４から出力されるヒット信号ＨＩＴは、ローレベルに活性化することになる。
【００３８】
図５は、アンチヒューズ回路４０及びアドレス比較回路４３の回路図である。
【００３９】
図５に示すように、本実施形態では、信頼性を高めるために２つのアンチヒューズ素子ＡＦ１，ＡＦ２が並列に用いられている。そして、２つのアンチヒューズ素子ＡＦ１，ＡＦ２に対して１つのコネクト回路４１が割り当てられ、２つのアンチヒューズ素子ＡＦ１，ＡＦ２に対して１つのロード回路４２が割り当てられている。
【００４０】
アンチヒューズ素子ＡＦ１，ＡＦ２は初期状態において絶縁されており、コネクト動作によって両端間に高電圧が印加されると絶縁破壊され、導通状態となる。アンチヒューズ素子ＡＦ１，ＡＦ２の一端はコネクト回路４１に接続される。また、コネクト動作時においては、アンチヒューズ素子ＡＦ１，ＡＦ２の他端に負電位ＶＢＢＳＶが印加される。アンチヒューズ素子ＡＦ１，ＡＦ２の具体的な構造については特に限定されないが、デプレッション型のＭＯＳトランジスタと類似の構成を利用し、そのゲート絶縁膜を絶縁破壊することによってプログラミングすることができる。
【００４１】
コネクト回路４１には、アンチヒューズ素子ＡＦ１を絶縁破壊するためのＰチャンネル型ＭＯＳトランジスタ５１と、アンチヒューズ素子ＡＦ２を絶縁破壊するためのＰチャンネル型ＭＯＳトランジスタ５２が含まれている。トランジスタ５１，５２のソースには、コネクト動作時においてプログラミング電位ＶＰＰＳＶが印加される。トランジスタ５１のゲート電極のレベルは、バイアストランジスタ５３及びデコード回路５０によって制御される。同様に、トランジスタ５２のゲート電極のレベルは、バイアストランジスタ５４及びデコード回路５０によって制御される。バイアストランジスタ５３，５４はＰチャンネル型のＭＯＳトランジスタからなり、ソースにプログラミング電位ＶＰＰＳＶが供給され、ドレインがそれぞれトランジスタ５１，５２のゲート電極に接続されている。バイアストランジスタ５３，５４のゲート電極には、コネクト動作においてバイアス電位ＶＢ１が供給される。
【００４２】
デコード回路５０は、Ｎチャンネル型ＭＯＳトランジスタ５５〜５７からなる。トランジスタ５５のドレインはトランジスタ５１のゲート電極に接続され、トランジスタ５６のドレインはトランジスタ５２のゲート電極に接続されている。トランジスタ５５，５６のソースは、トランジスタ５７のドレインに共通に接続されている。そして、トランジスタ５５のゲート電極には、アンチヒューズ素子ＡＦ１を選択する選択信号ＳＥＬ１が供給され、トランジスタ５６のゲート電極には、アンチヒューズ素子ＡＦ２を選択する選択信号ＳＥＬ２が供給される。また、トランジスタ５７のゲート電極には、当該コネクト回路４１を活性化させるコネクトビットＢＩＴ１が入力される。
【００４３】
さらに、トランジスタ５７のソースには、アンチヒューズ素子ＡＦ１，ＡＦ２に対するプログラミングデータＰＤが供給される。これにより、プログラミングデータＰＤがローレベルである場合にコネクトビットＢＩＴ１をハイレベルとすれば、アンチヒューズ素子ＡＦ１，ＡＦ２の両端にはプログラミング電位ＶＰＰＳＶと負電位ＶＢＢＳＶとの差電位が印加され、アンチヒューズ素子ＡＦ１，ＡＦ２に対してコネクト動作が実行される。コネクト動作が実行されたアンチヒューズ素子ＡＦ１，ＡＦ２は低抵抗状態となる。
【００４４】
ロード回路４２は、アンチヒューズ素子ＡＦ１と出力ノードＮＴとの間に挿入されたＮチャンネル型のＭＯＳトランジスタ６１と、アンチヒューズ素子ＡＦ２と出力ノードＮＴとの間に挿入されたＮチャンネル型のＭＯＳトランジスタ６２とを備える。トランジスタ６１，６２のゲート電極にはロード信号ＬＯＡＤが供給される。ロード信号ＬＯＡＤは、ロード動作時においてハイレベルとなる信号であり、これにより、ロード動作時においてはアンチヒューズ素子ＡＦ１，ＡＦ２が出力ノードＮＴに接続される。
【００４５】
また、ロード回路４２は、Ｐチャンネル型のＭＯＳトランジスタ６３及びＮチャンネル型のＭＯＳトランジスタ６４からなるインバータ回路と、Ｐチャンネル型のＭＯＳトランジスタ６５及びＮチャンネル型のＭＯＳトランジスタ６６からなるインバータ回路を備え、これらが循環接続されている。トランジスタ６３，６４のゲート電極は出力ノードＮＴに接続され、トランジスタ６５，６６のゲート電極は出力ノードＮＢに接続される。
【００４６】
さらに、ロード回路４２は、出力ノードＮＴをプリチャージするプリチャージトランジスタ６７と、トランジスタ６５と出力ノードＮＴとの間に挿入されたバイアストランジスタ６８を含んでいる。
【００４７】
プリチャージトランジスタ６７のゲート電極にはプリチャージ信号ＰＲＥが供給される。プリチャージ信号ＰＲＥは、ロード信号ＬＯＡＤが活性化する前の初期段階でローレベルに活性化する信号であり、これにより、ロード動作時の初期段階において出力ノードＮＴがハイレベルにプリチャージされる。
【００４８】
また、バイアストランジスタ６８のゲート電極にはバイアス電位ＶＢ２が供給されている。バイアストランジスタ６８は、ロード動作時にトランジスタ６５を介して流れるセンス電流の電流量を調整する役割を果たす。
【００４９】
かかる構成により、プリチャージトランジスタ６７によるプリチャージ動作を解除した後、ロード信号ＬＯＡＤを活性化させると、アンチヒューズ素子ＡＦ１，ＡＦ２の状態が読み出される。つまり、アンチヒューズ素子ＡＦ１，ＡＦ２がいずれもコネクトされていない場合、ロード信号ＬＯＡＤが活性化しても出力ノードＮＴはハイレベルに維持されることから、出力ノードＮＴから出力されるプログラムビットＢＩＴ２はハイレベル、出力ノードＮＢから出力されるプログラムビット／ＢＩＴ２はローレベルとなる。これに対し、アンチヒューズ素子ＡＦ１，ＡＦ２の少なくとも一方がコネクトされている場合、ロード信号ＬＯＡＤが活性化すると出力ノードＮＴがローレベルに変化することから、出力ノードＮＴから出力されるプログラムビットＢＩＴ２はローレベル、出力ノードＮＢから出力されるプログラムビット／ＢＩＴ２はハイレベルとなる。
【００５０】
プログラムビットＢＩＴ２及びプログラムビット／ＢＩＴ２は、対応するアドレス比較回路４３に供給される。図５に示すように、アドレス比較回路４３は、クロックトインバータ７１とこれをバイパスするトランスファゲート７２からなり、これらは排他的に活性化する。具体的には、プログラムビットＢＩＴ２がハイレベル（プログラムビット／ＢＩＴ２がローレベル）である場合、つまり、未コネクト状態である場合には、クロックトインバータ７１が活性化される。これにより、アドレス比較回路４３に入力されるアドレスビットＢＩＴ３は、クロックトインバータ７１によって反転され、比較ビットＢＩＴ４として出力される。一方、プログラムビットＢＩＴ２がローレベル（ビット／ＢＩＴ２がハイレベル）である場合、つまり、コネクト状態である場合には、トランスファゲート７２が活性化される。これにより、アドレス比較回路４３に入力されるアドレスビットＢＩＴ３は、そのまま比較ビットＢＩＴ４として出力される。
【００５１】
かかる構成により、アンチヒューズ素子ＡＦ１，ＡＦ２にプログラミングされた情報とアドレスビットＢＩＴ３が一致した場合には、比較ビットＢＩＴ４がローレベルとなる。これに対し、アンチヒューズ素子ＡＦ１，ＡＦ２にプログラミングされた情報とアドレスビットＢＩＴ３が一致しない場合には、比較ビットＢＩＴ４がハイレベルとなる。
【００５２】
そして、図４に示したように、各アドレス比較回路４３から出力される比較ビットＢＩＴ４はＯＲゲート回路４４に入力されるため、全ての比較ビットＢＩＴ４がローレベルになると、ヒット信号ＨＩＴが活性化する。ヒット信号ＨＩＴが活性化すると、図３に示したアドレス制御回路ブロック３３によるアドレス変換が行われ、当該アドレスが救済される。
【００５３】
図６は、アンチヒューズ回路４０及びアドレス比較回路４３のレイアウトを示す平面図である。
【００５４】
図６に示すように、アンチヒューズ回路４０及びこれに対応するアドレス比較回路４３は、Ｘ方向を長手方向とするアンチヒューズ回路領域４０ＡＲ及びアドレス比較回路領域４３ＡＲにそれぞれ配置される。アンチヒューズ回路領域４０ＡＲと、これに対応するアドレス比較回路領域４３ＡＲは、Ｘ方向に並べて配置されている。つまり、アンチヒューズ回路領域４０ＡＲのＹ方向における幅は、アドレス比較回路領域４３ＡＲのＹ方向における幅と等しい。そして、複数のアンチヒューズ回路領域４０ＡＲ及びアドレス比較回路領域４３ＡＲは、Ｙ方向に繰り返し配列される。
【００５５】
図６には、アンチヒューズ回路４０及びアドレス比較回路４３を構成する各トランジスタが符号とともに示されている。尚、符号７１Ｐ１，７１Ｐ２は、クロックトインバータ７１を構成するＰチャンネル型ＭＯＳトランジスタであり、符号７１Ｎ１，７１Ｎ２は、クロックトインバータ７１を構成するＮチャンネル型ＭＯＳトランジスタである。また、符号７２Ｐは、トランスファゲート７２を構成するＰチャンネル型ＭＯＳトランジスタであり、符号７２Ｎは、トランスファゲート７２を構成するＮチャンネル型ＭＯＳトランジスタである。また、２つのアンチヒューズ回路４０に含まれる合計６個のトランジスタ５５〜５７については、一部が他方のアンチヒューズ回路領域４０ＡＲにはみ出すよう、隣接する２つのアンチヒューズ回路領域４０ＡＲにレイアウトされる。
【００５６】
このようなレイアウトを有するアンチヒューズ回路４０及びアドレス比較回路４３に対しては、それぞれ個別のコネクトビットＢＩＴ１及びそれぞれ個別のアドレスビットＢＩＴ３を入力する必要がある。
【００５７】
図７は、本発明を完成する課程で検討したプロトタイプによる配線レイアウトを説明するための平面図である。
【００５８】
図７に示すプロトタイプでは、Ｙ方向に隣接する２つのアンチヒューズ回路４０及びアドレス比較回路４３をミラー配置するとともに、Ｙ方向に延在する複数の第１のコネクト配線Ｃ１をそれぞれ対応するアンチヒューズ回路４０に接続し、Ｙ方向に延在する複数の第１のアドレス配線Ａ１をそれぞれ対応するアドレス比較回路４３に接続している。第１のコネクト配線Ｃ１とは、それぞれコネクトビットＢＩＴ１を供給するための配線である。第１のアドレス配線Ａ１とは、それぞれアドレスビットＢＩＴ３を供給するための配線である。
【００５９】
複数の第１のコネクト配線Ｃ１及び複数の第１のアドレス配線Ａ１は、いずれも同じ第１の配線層に形成されている。そして、複数の第１のコネクト配線Ｃ１は、Ｘ方向に延在する複数の第２のコネクト配線Ｃ２にそれぞれ接続される。複数の第２のコネクト配線Ｃ２は、第１の配線層とは異なる第２の配線層に設けられる配線である。これにより、各アンチヒューズ回路４０には、第１のコネクト配線Ｃ１及び第２のコネクト配線Ｃ２を介して、それぞれ対応するコネクトビットＢＩＴ１が供給される。
【００６０】
同様に、複数の第１のアドレス配線Ａ１は、Ｘ方向に延在する複数の第２のアドレス配線Ａ２にそれぞれ接続される。複数の第２のアドレス配線Ａ２は、第２の配線層に設けられる配線である。これにより、各アドレス比較回路４３には、第１のアドレス配線Ａ１及び第２のアドレス配線Ａ２を介して、それぞれ対応するアドレスビットＢＩＴ３が供給される。
【００６１】
そして、第２の配線層のうち、第２のコネクト配線Ｃ２及び第２のアドレス配線Ａ２が設けられていないエリアは空き領域であることから、この空き領域に電源配線ＶＣＮＥをＸ方向に延在して配置することができる。上述の通り、電源配線ＶＣＮＥは、Ｘ方向に隣接する２つのメモリセルアレイ領域ＡＲＹ上の電源メッシュを接続する配線である。
【００６２】
しかしながら、プロトタイプによる配線レイアウトでは、半導体基板上に１ビット単位でレイアウトされたアンチヒューズ回路４０及びアドレス比較回路４３に対し、上層配線を１ビット単位でレイアウトしていることから、十分な太さの電源配線ＶＣＮＥを配置することができない。図７に示す例では、Ｙ方向に隣接する２つのアンチヒューズ回路４０及びアドレス比較回路４３をミラー配置することによって、電源配線ＶＣＮＥの太さを拡大しているが、それでも、各アンチヒューズ回路４０の上方にそれぞれ対応する第２のコネクト配線Ｃ２を配置するとともに、各アドレス比較回路４３の上方にそれぞれ対応する第２のアドレス配線Ａ２を配置する必要があることから、電源配線ＶＣＮＥの太さは大きく制限される。
【００６３】
図８は、本発明の一実施形態による配線レイアウトを説明するための平面図である。
【００６４】
図８に示すように、本実施形態では、Ｙ方向に配列された４つのアンチヒューズ回路４０及びアドレス比較回路４３を一単位とするユニットＵを構成し、ユニットＵを一単位として第２のコネクト配線Ｃ２及び第２のアドレス配線Ａ２をレイアウトしている。
【００６５】
つまり、４つのアンチヒューズ回路４０に対応する４本の第２のコネクト配線Ｃ２を纏めて配線するとともに、４つのアドレス比較回路４３に対応する４本の第２のアドレス配線Ａ２を纏めて配線する。つまり、４本の第２のコネクト配線Ｃ２は最小ピッチでＹ方向に配列され、４本の第２のアドレス配線Ａ２は最小ピッチでＹ方向に配列される。
【００６６】
しかも、本実施形態では、４本の第２のコネクト配線Ｃ２のそれぞれのＹ座標と、４本の第２のアドレス配線Ａ２のそれぞれのＹ座標が一致するよう、レイアウトされている。その結果、第２の配線層に大きな空き領域が発生することから、この空き領域にＸ方向に延在する電源配線ＶＣＮＥを配置すれば、電源抵抗を大幅に低減することが可能となる。図８に示すように、電源配線ＶＣＮＥのＹ方向における幅は、１個のアンチヒューズ回路領域４０ＡＲのＹ方向における幅よりも広い幅とすることが可能である。
【００６７】
本実施形態においては、４本の第２のコネクト配線Ｃ２が纏めて配線されているため、これら第２のコネクト配線Ｃ２のＹ座標は、これらに接続されるべきトランジスタ５７のＹ座標から離れてしまう。しかしながら、本実施形態では、第１の配線層に形成された第３のコネクト配線Ｃ３を用いて、第２のコネクト配線Ｃ２とトランジスタ５７を接続している。つまり、第２のコネクト配線Ｃ２の一端は第１のコネクト配線Ｃ１に接続され、他端は第３のコネクト配線Ｃ３に接続される。これにより、上記座標差の影響を解消することができる。アドレスビットＢＩＴ３についても同様であり、第１の配線層に形成された第３のアドレス配線Ａ３を用いて、第２のアドレス配線Ａ２とクロックトインバータ７１及びトランスファゲート７２を接続している。つまり、第２のアドレス配線Ａ２の一端は第１のアドレス配線Ａ１に接続され、他端は第３のアドレス配線Ａ３に接続される。
【００６８】
図９は、複数のユニットＵと電源配線ＶＣＮＥとの関係を説明するための平面図である。
【００６９】
図９に示すように、本実施形態においては、複数のユニットＵがＹ方向に繰り返し配列される。そして、１つのユニットＵに対しては、纏めて配置された４本の第２のコネクト配線Ｃ２及び纏めて配置された４本の第２のアドレス配線Ａ２を割り当てればよいことから、これら配線Ｃ２，Ａ２が設けられていない第２の配線層には電源配線ＶＣＮＥを配置することができる。
【００７０】
ここで、纏めて配置される４本の第２のコネクト配線Ｃ２及び４本の第２のアドレス配線Ａ２は、図８を用いて説明したように、当該ユニットＵのＹ方向における略中央部においてＸ方向に延在するよう設けられる。このため、各ユニットＵのＹ方向における両側には、電源配線ＶＣＮＥを配置するスペースが生じ、しかもこのスペースは、Ｙ方向に隣接するユニットＵ同士で連結される。このため、図９に示すように、２つのユニットＵの境界線上には、Ｙ方向における幅の太い電源配線ＶＣＮＥを配置することができる。
【００７１】
このように、本実施形態においては、２つのメモリセルアレイ領域ＡＲＹ間を接続する電源配線ＶＣＮＥの太さを十分に確保することができることから、電源回路２５Ａ，２５Ｂから離れたメモリセルアレイ領域ＡＲＹ２，ＡＲＹ３における電源抵抗を低抵抗化することが可能となる。
【００７２】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００７３】
例えば、上記の実施形態では、４つのアンチヒューズ回路４０及び４つのアドレス比較回路４３を一単位としてユニットＵを構成しているが、本発明がこれに限定されるものではなく、３以上のアンチヒューズ回路４０及びアドレス比較回路４３を一単位としても構わない。
【００７４】
また、上記の実施形態では、アクセス制御回路２６Ａ，２６Ｂをメモリセルアレイ領域ＡＲＹ間に配置しているが、その一部または全部を周辺回路領域ＰＥＡ，ＰＥＢに配置しても構わない。
【００７５】
さらに、上記の実施形態では、電源配線の抵抗を低減することを目的として電源配線を太くしているが、本発明のレイアウトによって発生した空きスペースの一部に信号配線を配置することもできる。この場合、信号配線のレイアウト自由度を高めることが可能となる。
【００７６】
また、本発明において、アンチヒューズ回路４０とアドレス比較回路４３が隣接して配置されていることは必須でなく、両者が離れて配置されていても構わない。この場合、例えば、３以上のアンチヒューズ回路４０を一単位としてユニットＵを構成し、これをＹ方向に繰り返し配列することによって電源配線ＶＣＮＥを拡大することができる。
【符号の説明】
【００７７】
２        半導体基板
１０      半導体装置
１１Ａ，１１Ｂ    コマンドアドレス端子
１２Ａ，１２Ｂ    データ入出力端子
１３Ａ，１３Ｂ，１４Ａ，１４Ｂ    電源端子
１５Ｂ    リセット端子
２１Ａ，２１Ｂ    コマンドアドレス制御回路
２２Ａ，２２Ｂ    データ入出力回路
２３Ａ    キャリブレーション回路
２４Ｂ    リセット回路
２５Ａ，２５Ｂ    電源回路
２６Ａ，２６Ｂ    アクセス制御回路
２７Ａ，２７Ｂ    メモリセルアレイ
３０      アドレス救済回路
３１      アンチヒューズ回路ブロック
３２      アドレス比較回路ブロック
３３      アドレス制御回路ブロック
４０      アンチヒューズ回路
４０ＡＲ  アンチヒューズ回路領域
４１      コネクト回路
４２      ロード回路
４３      アドレス比較回路
４３ＡＲ  アドレス比較回路領域
４４      ＯＲゲート回路
５０      デコード回路
５１〜５７    トランジスタ
６１〜６８    トランジスタ
７１      クロックトインバータ
７１Ｎ，７１Ｐ    トランジスタ
７２      トランスファゲート
７２Ｎ，７２Ｐ    トランジスタ
Ａ１〜Ａ３    アドレス配線
ＡＦ，ＡＦ１，ＡＦ２    アンチヒューズ素子
ＡＲＹ，ＡＲＹ１〜ＡＲＹ３    メモリセルアレイ領域
ＢＩＴ１  コネクトビット
ＢＩＴ２  プログラムビット
ＢＩＴ３  アドレスビット
ＢＩＴ４  比較ビット
Ｃ１〜Ｃ３    コネクト配線
ＣＨＡ，ＣＨＢ    チャネル
ＣＮＴ    制御回路領域
ＥＧ１，ＥＧ２    エッジ
ＭＡ      メインアンプ領域
ＮＢ，ＮＴ    出力ノード
ＰＥＡ，ＰＥＢ    周辺回路領域
ＲＥＤ    アドレス救済回路領域
ＳＬ，ＶＬ，ＶＩＬ，ＶＣＮＥ    電源配線
Ｕ        ユニット
ＺＱ    キャリブレーション端子
【図１】
2015216258.tif 000003
【図２】
2015216258.tif 000004
【図３】
2015216258.tif 000005
【図４】
2015216258.tif 000006
【図５】
2015216258.tif 000007
【図６】
2015216258.tif 000008
【図７】
2015216258.tif 000009
【図８】
2015216258.tif 000010
【図９】
2015216258.tif 000011