(57)【要約】【課題】レイアウトデザインシステムおよびこれを用いて製造された半導体装置を提供すること。【解決手段】本発明のレイアウトデザインシステムは、プロセッサと、その縁部にターミネーションが配置されず、第１断面積を有する第１ユニットデザインが格納された格納部と、プロセッサを用いて、少なくとも一つの第１ユニットデザインの縁部にターミネーションを配置して第１断面積より大きい第２断面積を有する第２ユニットデザインを生成するデザインモジュールとを含んでなる。【選択図】図１
2015099594.tif 000002
【特許請求の範囲】
【請求項１】
プロセッサと、
縁部にターミネーションが配置されず、第１断面積を有する第１ユニットデザインが格納された格納部と、
前記プロセッサを用いて、少なくとも一つの前記第１ユニットデザインの縁部に前記ターミネーションを配置して前記第１断面積より大きい第２断面積を有する第２ユニットデザインを生成するデザインモジュールとを含んでなることを特徴とする、レイアウトデザインシステム。
【請求項２】
前記第１ユニットデザインはセルレベルまたはマクロレベルデザインを含み、
前記第２ユニットデザインはブロックレベルまたはチップレベルデザインを含むことを特徴とする、請求項１に記載のレイアウトデザインシステム。
【請求項３】
前記ターミネーションはダミーゲート電極またはダミーアクティブフィンのうち少なくとも一つを含むことを特徴とする、請求項１に記載のレイアウトデザインシステム。
【請求項４】
前記ターミネーションは、前記ダミーゲート電極を含む第１ターミネーションと、前記ダミーアクティブフィンを含む第２ターミネーションとを含み、
前記第１ターミネーションは前記第１ユニットデザインの縁部に沿って第１方向に延長されて配置され、
前記第２ターミネーションは前記第１ユニットデザインの縁部に沿って前記第１方向と交差する第２方向に延長されて配置されることを特徴とする、請求項３に記載のレイアウトデザインシステム。
【請求項５】
前記第１ターミネーションは複数の前記ダミーゲート電極を含み、
前記第２ターミネーションは複数の前記ダミーアクティブフィンを含むことを特徴とする、請求項４に記載のレイアウトデザインシステム。
【請求項６】
前記デザインモジュールは、
前記第１ユニットデザインを前記第２ユニットデザインの境界内に配置する配置モジュールと、
前記配置された第１ユニットデザインの縁部にアウトラインを設定するアウトライン設定モジュールと、
前記設定されたアウトライン内に前記ターミネーションを生成するターミネーション生成モジュールとを含むことを特徴とする、請求項１に記載のレイアウトデザインシステム。
【請求項７】
前記アウトラインはハロー領域を規定することを特徴とする、請求項６に記載のレイアウトデザインシステム。
【請求項８】
前記デザインモジュールは、前記格納部に格納されるか、或いは前記格納部と分離された他の格納部に格納されることを特徴とする、請求項１に記載のレイアウトデザインシステム。
【請求項９】
前記第１ユニットデザインはインバータデザインを含み、
前記第２ユニットデザインはロジックブロックデザインを含むことを特徴とする、請求項１に記載のレイアウトデザインシステム。
【請求項１０】
前記第１ユニットデザインはメモリセルデザインを含み、
前記第２ユニットデザインはメモリセルアレイデザインを含むことを特徴とする、請求項１に記載のレイアウトデザインシステム。
【請求項１１】
プロセッサと格納部を用いて、複数の第１ユニットデザインの入力を受けて前記複数の第１ユニットデザインより大きい断面積を有する第２ユニットデザインを生成するレイアウトデザインシステムにおいて、
前記複数の第１ユニットデザインの提供を受け、
前記複数の第１ユニットデザインを配置し、
前記複数の第１ユニットデザインの縁部に第１ターミネーションを生成して前記第２ユニットデザインを生成することを含むことを特徴とする、レイアウトデザイン方法。
【請求項１２】
前記各第１ユニットデザインはその縁部に前記第１ターミネーションが配置されないことを特徴とする、請求項１１に記載のレイアウトデザイン方法。
【請求項１３】
前記第１ターミネーションはダミーゲート電極またはダミーアクティブフィンのうち少なくとも一つを含むことを特徴とする、請求項１２に記載のレイアウトデザイン方法。
【請求項１４】
前記各第１ユニットデザインは、その縁部に前記第１ターミネーションとは異なる第２ターミネーションが配置されることを特徴とする、請求項１１に記載のレイアウトデザイン方法。
【請求項１５】
前記複数の第１ユニットデザインを配置することは、
前記第２ターミネーションの少なくとも一部を考慮せず、前記複数の第１ユニットデザインを配置することを含むことを特徴とする、請求項１４に記載のレイアウトデザイン方法。
【請求項１６】
第１メモリセルと、
前記第１メモリセルに隣接して配置された第２メモリセルとを含み、
前記第１および第２メモリセルそれぞれは、第１方向に延長されて形成されたアクティブフィンと、前記第１方向と交差する第２方向に延長されて前記アクティブフィン上に形成されたゲート電極とを含み、
前記第１メモリセルが前記第２メモリセルに隣接しない前記第１メモリセルの一側には、ダミーアクティブフィンとダミーゲート電極のうち少なくとも一つが形成され、
前記第１メモリセルが前記第２メモリセルに隣接する前記第１メモリセルの他側には、前記ダミーアクティブフィンとダミーゲート電極が形成されないことを特徴とする、半導体装置。
【請求項１７】
前記第１および第２メモリセルはＳＲＡＭセルを含むことを特徴とする、請求項１６に記載の半導体装置。
【請求項１８】
前記ダミーゲート電極は、前記第２方向に並んで延長される複数のダミーゲート電極を含み、
前記複数のダミーゲート電極のうちいずれか一つの幅はもう一つの幅と異なることを特徴とする、請求項１６に記載の半導体装置。
【請求項１９】
前記ダミーアクティブフィンは、前記第１方向に並んで延長される複数のダミーアクティブフィンを含むことを特徴とする、請求項１６に記載の半導体装置。
【請求項２０】
アプリケーションプロセッサ、および
ＤＲＡＭをさらに含み、
前記第１および第２メモリセルは前記アプリケーションプロセッサ内に配置されることを特徴とする、請求項１６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レイアウトデザインシステム、レイアウトデザイン方法、およびこれを用いて製造された半導体装置に関する。
【背景技術】
【０００２】
半導体装置製造工程が漸次微細化するにつれて、小型化した半導体装置に対する需要が日増しに増加している。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明が解決しようとする技術的課題は、小型化した半導体装置をデザインすることが可能なレイアウトデザインシステムを提供することにある。
本発明が解決しようとする他の技術的課題は、小型化した半導体装置をデザインすることが可能なレイアウトデザイン方法を提供することにある。
本発明が解決しようとする別の技術的課題は、小型化した半導体装置をデザインすることが可能なレイアウトデザイン方法を行えるソフトウェアが格納されたコンピュータ可読記録媒体を提供することにある。
本発明が解決しようとする別の技術的課題は、前記レイアウトデザインシステムを用いて製造された半導体装置を提供することにある。
本発明の技術的課題は上述した技術的課題に制限されず、上述していないさらなる技術的課題は以下の記載から当業者に明確に理解できるであろう。
【課題を解決するための手段】
【０００４】
上記技術的課題を達成するための本発明の一実施形態に係るレイアウトデザインシステムは、プロセッサと、縁部にターミネーション（ｔｅｒｍｉｎａｔｉｏｎ）が配置されず、第１断面積を有する第１ユニットデザインが格納された格納部と、プロセッサを用いて、少なくとも一つの第１ユニットデザインの縁部にターミネーションを配置して第１断面積より大きい第２断面積を有する第２ユニットデザインを生成するデザインモジュールとを含んでなる。
【０００５】
上記他の技術的課題を達成するための本発明の一実施形態に係るレイアウトデザイン方法は、プロセッサと格納部を用いて、複数の第１ユニットデザインの入力を受けて前記複数の第１ユニットデザインより大きい断面積を有する第２ユニットデザインを生成するレイアウトデザインシステムにおいて、前記複数の第１ユニットデザインの提供を受け、前記複数の第１ユニットデザインを配置し、前記複数の第１ユニットデザインの縁部に第１ターミネーションを生成して前記第２ユニットデザインを生成することを含む。
【０００６】
上記別の技術的課題を達成するための本発明の一実施形態に係るコンピュータ可読記録媒体は、プロセッサと格納部を用いて、複数の第１ユニットデザインの入力を受けて前記複数の第１ユニットデザインより大きい断面積を有する第２ユニットデザインを生成するレイアウトデザインシステムにおいて、前記複数の第１ユニットデザインの提供を受け、前記複数の第１ユニットデザインを配置し、前記複数の第１ユニットデザインの縁部に第１ターミネーションを生成して前記第２ユニットデザインを生成することを行うことが可能なソフトウェアを格納する。
【０００７】
上記別の技術的課題を達成するための本発明の一実施形態に係る半導体装置は、第１メモリセルと、前記第１メモリセルに隣接して配置された第２メモリセルとを含み、前記第１および第２メモリセルそれぞれは、第１方向に延長されて形成されたアクティブフィンと、前記第１方向と交差する第２方向に延長されて前記アクティブフィン上に形成されたゲート電極とを含み、前記第１メモリセルが前記第２メモリセルに隣接しない前記第１メモリセルの一側にはダミーアクティブフィンとダミーゲート電極のうち少なくとも一つが形成され、前記第１メモリセルが前記第２メモリセルに隣接する前記第１メモリセルの他側には前記ダミーアクティブフィンとダミーゲート電極が形成されない。
その他の実施形態の具体的な事項は詳細な説明および図面に含まれている。
【図面の簡単な説明】
【０００８】
【図１】本発明の幾つかの実施形態に係るレイアウトデザインシステムのブロック図。
【図２】本発明の幾つかの実施形態に係るレイアウトデザイン方法を示すフローチャート。
【図３】図２に示したレイアウトデザイン方法を説明するための図。
【図４】図２に示したレイアウトデザイン方法を説明するための図。
【図５】図２に示したレイアウトデザイン方法を説明するための図。
【図６】図２に示したレイアウトデザイン方法を説明するための図。
【図７】図２に示したレイアウトデザイン方法を説明するための図。
【図８】図２に示したレイアウトデザイン方法を説明するための図。
【図９】図２に示したレイアウトデザイン方法を説明するための図。
【図１０】図２に示したレイアウトデザイン方法の効果を説明するための図。
【図１１】図２に示したレイアウトデザイン方法の効果を説明するための図。
【図１２】図２に示したレイアウトデザイン方法の効果を説明するための図。
【図１３】図２に示したレイアウトデザイン方法の効果を説明するための図。
【図１４】図２に示したレイアウトデザイン方法の効果を説明するための図。
【図１５】図２に示したレイアウトデザイン方法の効果を説明するための図。
【図１６】図２に示したレイアウトデザイン方法の効果を説明するための図。
【図１７ａ】本発明の他の幾つかの実施形態に係るレイアウトデザイン方法を示すフローチャート。
【図１７ｂ】本発明の他の幾つかの実施形態に係るレイアウトデザイン方法によって第１ユニットデザインを配置した例示図。
【図１８ａ】本発明の実施形態に係る半導体装置を含むＳｏＣシステムのブロック図。
【図１８ｂ】図１８ａの中央処理部の概略的な構成を示すブロック図。
【図１９】図１８ａの半導体装置がパッケージングされた様子を示す図。
【図２０】本発明の実施形態に係る半導体装置を含む電子システムのブロック図。
【図２１】本発明の幾つかの実施形態に係る半導体装置を適用することが可能な半導体システムの例示図。
【図２２】本発明の幾つかの実施形態に係る半導体装置を適用することが可能な半導体システムの例示図。
【図２３】本発明の幾つかの実施形態に係る半導体装置を適用することが可能な半導体システムの例示図。
【発明を実施するための形態】
【０００９】
本発明の利点、特徴、およびそれらを達成する方法は、添付図面と共に詳細に後述されている実施形態を参照すると明確になるだろう。しかし、本発明は、以下で開示する実施形態に限定されるものではなく、互いに異なる多様な形態で実現される。本実施形態は、単に本発明の開示を完全にし、本発明の属する技術分野における通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、請求項の範疇によってのみ定義される。図面に表示された構成要素の大きさ及び相対的な大きさは、説明を明瞭にするために誇張したものであり得る。明細書全体にわたり、同一の参照符号は同一の構成要素を指し、「および／または」は言及されたアイテムの各々および一つ以上のすべての組み合わせを含む。
【００１０】
素子または層が他の素子または層の「上方（ｏｎ）」又は「上（ｏｎ）」にあるとする場合、他の素子または層の真上だけではなく、中間に他の層または他の素子を介在している場合を全て含む。反面、素子が「直接上（ｄｉｒｅｃｔｌｙ ｏｎ）」または「真上」にあるとする場合、中間に他の素子または層を介在しないことを示す。
一つの素子（ｅｌｅｍｅｎｔｓ）が他の素子と「接続されている（ｃｏｎｎｅｃｔｅｄ ｔｏ）」または「カップリングされている（ｃｏｕｐｌｅｄ ｔｏ）」とするとき、これは他の素子と直接接続またはカップリングされている場合だけでなく、それらの間に別の素子が介在している場合も含む。これに対し、一つの素子が他の素子と「直接接続されている（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ ｔｏ）」または「直接カップリングされている（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ ｔｏ）」とするとき、これはそれらの間に別の素子が介在していないことを示す。
【００１１】
空間的に相対的な用語である「下（ｂｅｌｏｗ）」、「下（ｂｅｎｅａｔｈ）」、「下部（ｌｏｗｅｒ）」、「上（ａｂｏｖｅ）」、「上部（ｕｐｐｅｒ）」などは、図面に示しているように、一つの素子又は構成要素と他の素子又は構成要素との相関関係を容易に記述するために使用することができる。空間的に相対的な用語は、図面に示している方向に加えて、使用時又は動作時における素子の互いに異なる方向を含む用語と理解しなければならない。例えば、図面に示している素子を裏返す場合、他の素子の「下（ｂｅｌｏｗ）」又は「下（ｂｅｎｅａｔｈ）」と記述された素子は、他の素子の「上（ａｂｏｖｅ）」に置かれることもある。したがって、例示的な用語である「下」は、下と上の両方向を含むことができる。素子は、他の方向にも配向可能であり、これによって、空間的に相対的な各用語は配向によって解釈することができる。
【００１２】
本明細書で使用された用語は実施形態を説明するためのものであり、本発明を制限しようとするものではない。本明細書において、単数型は文言で特に言及しない限り複数型も含む。明細書で使用される「含む（ｃｏｍｐｒｉｓｅｓ）」および／または「含む（ｃｏｍｐｒｉｓｉｎｇ）」は、言及された構成要素の他に一つ以上の別の構成要素の存在または追加を排除しない。
第１、第２などが多様な素子や構成要素を述べるために使用されるが、これらの素子や構成要素はこれらの用語によって制限されないことはいうまでもない。これらの用語は、単に一つの素子や構成要素を他の素子や構成要素と区別するために使用するものである。したがって、以下で言及される第１素子や第１構成要素は本発明の技術的思想内で第２素子や第２構成要素であり得る。
【００１３】
ここで、使用される「部（ｕｎｉｔ）」または「モジュール（ｍｏｄｕｌｅ）」という用語は、ソフトウェアまたはＦＰＧＡまたはＡＳＩＣのようなハードウェア構成要素を意味し、「部」または「モジュール」はある役割を果たす。しかし、「部」または「モジュール」はソフトウェアまたはハードウェアに限定される意味ではない。「部」または「モジュール」は、アドレッシングすることが可能な記憶媒体に在るように構成されてもよく、一つまたはそれ以上のプロセッサを再生させるように構成されてもよい。したがって、一例として、「部」または「モジュール」は、ソフトウェア構成要素やオブジェクト指向ソフトウェア構成要素、クラス構成要素およびタスク構成要素などの構成要素と、プロセス、関数、属性、プロシージャ、サブルーチン、プログラムコードのセグメント、ドライバ、ファームウェア、マイクロコード、回路、データ、データベース、データ構造、テーブル、アレイ、および変数を含むことができる。構成要素と「部」または「モジュール」の中で提供される機能は、さらに少ない数の構成要素および「部」または「モジュール」に結合されるか、或いは更なる構成要素と「部」または「モジュール」にさらに分離され得る。
別途の定義がない限り、本発明で使用されるすべての用語（技術および科学的用語を含む）は、本発明の属する技術分野における通常の知識を有する者に共通に理解できる意味で使用できるのである。また、一般に使用される辞書に定義されている用語は、明らかに特別に定義されていない限り、理想的または過度に解釈されない。
【００１４】
図１は本発明の幾つかの実施形態に係るレイアウトデザインシステムのブロック図である。
図１を参照すると、レイアウトデザインシステム１は、格納部１０、デザインモジュール２０、およびプロセッサ５０を含む。
【００１５】
格納部１０には、第１ユニットデザイン１２とデザインデータ１４が格納されていてもよい。ここで、第１ユニットは、第１断面積を有するようにデザインされた単位素子を意味することができる。本発明の幾つかの実施形態において、このような第１ユニットは、セル（ｃｅｌｌ）であってもよく、マクロ（ｍａｃｒｏ）であってもよい。
一方、第１ユニットデザイン１２は、このような第１ユニットを構成する各種構成要素（例えば、アクティブフィン、ゲート電極）が配置されたデザインでありうる。よって、第１ユニットデザイン１２は、セルレベルデザインであってもよく、マクロレベルデザインであってもよい。これについてのより具体的な説明は後述する。
【００１６】
デザインデータ１４は、デザインモジュール２０が第１ユニットデザイン１２を用いてそれより上位レベルの第２ユニットデザイン６２を生成するのに必要なデータでありうる。このようなデザインデータ１４は、ライブラリの形態で格納部１０に格納できる。
本発明の幾つかの実施形態において、このような格納部１０は、例えば、不揮発性メモリ装置（ｎｏｎ−ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）から構成できる。このような不揮発性メモリ装置の例としては、ＮＡＮＤフラッシュ、ＮＯＲフラッシュ、ＭＲＡＭ、ＰＲＡＭ、ＲＲＡＭ（登録商標）などを挙げることができるが、本発明はこれに制限されるものではない。一方、本発明の他の幾つかの実施形態において、このような格納部１０は、ハードディスクドライブ、磁気記憶装置などからなってもよい。
【００１７】
プロセッサ５０は、レイアウトデザインシステム１内で特定の演算が必要である場合、これを行う役割を果たすことができる。たとえ図には詳細に示されていないが、このようなプロセッサ５０は、演算能力向上のために、Ｌ１、Ｌ２などのキャッシュメモリをさらに含んでもよい。
また、図１では例えば、プロセッサを一つのブロックとして示したが、本発明はこれに制限されるものではない。すなわち、本発明の幾つかの実施形態において、プロセッサ５０はマルチコアまたはマルチクラスタの形態で実現されることもある。このようにプロセッサ５０がマルチコアまたはマルチクラスタの形態で実現される場合、レイアウトデザインシステム１の演算効率が向上できる。
【００１８】
デザインモジュール２０は、プロセッサ５０を用いて第１ユニットデザイン１２から第２ユニットデザイン６２を生成することができる。ここで、第２ユニットは、前述した第１断面積より大きい第２断面積を有するようにデザインされた単位素子を意味することができる。本発明の幾つかの実施形態において、第２ユニットは、ブロック（ｂｌｏｃｋ）であってもよく、チップ（ｃｈｉｐ）であってもよい。
【００１９】
本実施形態において、第２ユニットデザイン６２は、デザインデータ１４と第１ユニットデザイン１２を用いて形成することができる。言い換えれば、デザインデータ１４に応じて少なくとも一つの第１ユニットデザイン１２が含まれることにより、第２ユニットデザイン６２が生成できる。
このような第２ユニットデザイン６２は、例えば、ブロックレベルデザインであってもよく、チップレベルデザインであってもよい。具体的に、第１ユニットデザイン１２がセルに対するデザインである場合、第２ユニットデザイン６２は、少なくとも一つのセルが集まって形成されるマクロまたはブロックに対するデザインでありうる。また、第１ユニットデザイン１２がマクロに対するデザインである場合、第２ユニットデザイン６２は、少なくとも一つのマクロが集まって形成されるブロックまたはチップに対するデザインでありうる。
【００２０】
図１では例えば、デザインモジュール２０が格納部１０とは別途に示されているが、本発明はこれに制限されるものではない。本発明の幾つかの実施形態において、デザインモジュール２０は、格納部１０に第１デザインデータ１４などのようにコード(code)の形態で格納できる。また、本発明の幾つかの実施形態において、デザインモジュール２０は、格納部１０と分離された他の格納部（図示せず）にコードの形態で別途格納されてもよい。
このようなデザインモジュール２０は、配置モジュール２２、アウトライン設定モジュール２４、およびターミネーション生成モジュール２６を含むことができる。図１では例えば、各モジュールが別個のブロックとして互いに分離されて示されているが、本発明はこれに制限されるものではない。必要に応じて、いずれか一つのモジュールともう一つのモジュールとは互いに統合されて実現されてもよい。すなわち、本発明の幾つかの実施形態において、デザインモジュール２０は、配置モジュール２２、アウトライン設定モジュール２４、およびターミネーション生成モジュール２６が一つのモジュールに統合されて実現されてもよく、これらのモジュールのうちいずれか２つのモジュールが統合されて一つのモジュールとして実現されてもよい。
また、本発明の幾つかの実施形態において、デザインモジュール２０はソフトウェア（ｓｏｆｔｗａｒｅ）の形態で実現できるが、本発明はこれに制限されるものではない。
【００２１】
配置モジュール２２は、第１ユニットデザイン１２を第２ユニットデザイン６２の境界内に配置するモジュールでありうる。言い換えれば、配置モジュール２２は、第２ユニットデザイン６２内において、第１ユニットデザイン１２の配置形態を決定するモジュールでありうる。これについてのより具体的な説明は後述する。
アウトライン設定モジュール２４は、第２ユニットデザイン６２の境界内に配置された第１ユニットデザイン１２の縁部にアウトライン（ｏｕｔｌｉｎｅ）を設定するモジュールでありうる。本発明の幾つかの実施形態において、このようなアウトラインはハロー（ｈａｌｏ）領域として規定できるが、本発明はこれに制限されるものではない。これについてのより具体的な説明も後述する。
ターミネーション生成モジュール２６は、アウトライン設定モジュール２４が設定したアウトライン内にターミネーションを生成するモジュールでありうる。本実施形態において、ターミネーションとは、第１ユニットデザイン１２内に含まれた各種構成要素（例えば、アクティブフィン、ゲート電極）を信頼性よくターミネーションさせるための他の構成要素（例えば、ダミーアクティブフィン、ダミーゲート電極）を意味することができる。以下では、このようなターミネーションの例としてダミーゲート電極とダミーアクティブフィンを挙げて説明するが、本発明はこれに制限されるものではない。これについてのより具体的な説明も後述する。
【００２２】
以下、図２〜図９を参照して、このようなレイアウトデザインシステム１の動作についてより具体的に説明する。
図２は本発明の幾つかの実施形態に係るレイアウトデザイン方法を示すフローチャートである。図３〜図９は図２に示したレイアウトデザイン方法を説明するための図である。
まず、図２を参照すると、第１ユニットをデザインする（Ｓ１００）。本実施形態では、このような第１ユニットをデザインするとき、第１ユニットの縁部にターミネーションが配置されないように第１ユニットをデザインする。以下、図３〜図６を参照して、これについてより具体的に説明する。
【００２３】
図３は第１ユニットに対する概略レイアウト図である。図４は図３のＡ領域を拡大して示すレイアウト図、図５は図３のＢ領域を拡大して示すレイアウト図である。図６は図４および図５に示したアクティブフィンとゲート電極を示す斜視図である。
図３〜図６を参照すると、本実施形態によってデザインされた第１ユニットデザイン１２には、その縁部に示されているように、第１ターミネーション領域１２ｂと第２ターミネーション領域１２ｃが配置されなくてもよい。
【００２４】
具体的に、本実施形態に係るデザイン方法では、第１ユニットデザイン１２を形成するとき、第１ユニット１２ａの動作に必要な構成要素（例えば、アクティブフィンＡＦとゲート電極ＡＧＥ）のみを配置することができる。この際、アクティブフィンＡＦは第１方向Ｘに延長される形状に配置し、ゲート電極ＡＧＥはアクティブフィンＡＦ上に第１方向Ｘと交差する第２方向Ｙに延長される形状に配置することができる。
一方、第１ユニット１２ａの動作に必要な構成要素（例えば、アクティブフィンＡＦとゲート電極ＡＧＥ）の上部および下部には、図示の如く、第１方向Ｘに延長されるダミーアクティブフィンＤＡＦを含む第１ターミネーション領域１２ｂが配置されなくてもよい。また、第１ユニット１２ａの動作に必要な構成要素（例えば、アクティブフィンＡＦとゲート電極ＡＧＥ）の左側および右側には、図示の如く、第２方向Ｙに延長されるダミーゲート電極ＤＧＥを含む第２ターミネーション領域１２ｃが配置されなくてもよい。
【００２５】
すなわち、本実施形態に係るレイアウト方法では、このようなダミーアクティブフィンＤＡＦを含む第１ターミネーション領域１２ｂと、ダミーゲート電極ＤＧＥを含む第１ターミネーション領域１２ｃが第１ユニットデザイン１２を形成する段階で考慮されなくてもよい。これにより、図１に示したレイアウトデザインシステム１の格納部１０に格納された第１ユニットデザイン１２は、第１ターミネーション領域１２ｂと第２ターミネーション領域１２ｃを含まなくてもよい。
【００２６】
次に、図２を参照すると、第１ユニットを第２ユニットに配置する（Ｓ１１０）。
具体的に、図１および図７を参照すると、配置モジュール２２は、第２ユニットデザインの境界６２ａ内に第１ユニットデザイン１２−１、１２−２を配置することができる。図７には例えば、２つの第１ユニットデザイン１２−１、１２−２が第２ユニットデザインの境界６２ａ内に配置されることが示されているが、本発明はこれに制限されるものではない。必要に応じて、第２ユニットデザイン６２に含まれる第１ユニットデザイン１２−１、１２−２の個数はいくらでもこれと異なるように変形できる。
再び図２を参照すると、アウトラインを設定する（Ｓ１２０）。
【００２７】
具体的に、図１および図８を参照すると、アウトライン設定モジュール２４は、第２ユニットデザインの境界６２ａ内に配置された第１ユニットデザイン１２−１、１２−２の縁部に沿ってアウトライン６２ｂを設定することができる。この際、アウトライン６２ｂは、図示の如く、第１ユニットデザイン１２−１、１２−２を取り囲む閉鎖型（ｃｌｏｓｅｄ ｆｉｇｕｒｅ）に配置されてもよく、図示とは異なり、第１ユニットデザイン１２−１、１２−２の一部を取り囲む開放型（ｏｐｅｎ ｆｉｇｕｒｅ）に配置されてもよい。
一方、このようなアウトライン６２ｂは、ダミーアクティブフィン（図４のＤＡＦ）を含む第１ターミネーション領域（図４の１２ｂ）と、ダミーゲート電極（図５のＤＧＥ）を含む第２ターミネーション領域（図５の１２ｃ）とを含むことができる。そして、このようなアウトライン６２ｂは第２ユニットデザイン６２内のハロー領域として規定できる。
さらに図２を参照すると、ターミネーションを生成する（Ｓ１３０）。
【００２８】
具体的に、図１および図９を参照すると、ターミネーション生成モジュール２６は、設定されたアウトライン６２ｂ内にターミネーション（例えば、ダミーアクティブフィンＤＡＦ、ダミーゲート電極ＤＧＥ）を生成することができる。さらに具体的に、ターミネーション生成モジュール２６は、図示の如く、第１ユニットデザイン１２−１、１２−２の上部および下部にはダミーアクティブフィンＤＡＦを生成し、第１ユニットデジン１２−１、１２−２の左側および右側にはダミーゲート電極ＤＧＥを生成することができる。
【００２９】
本発明の幾つかの実施形態において、ターミネーション生成モジュール２６がアウトライン６２ｂ内に生成するダミーアクティブフィンＤＡＦおよびダミーゲート電極ＤＧＥは、複数個であってもよい。具体的に、ダミーアクティブフィンＤＡＦは、第１ユニットデザイン１２−１、１２−２の上部および下部に、図４に示すように複数個が生成できる。また、ダミーゲート電極ＤＧＥは、第１ユニットデザイン１２−１、１２−２の左側および右側に、図５に示すように複数個が生成できる。この際、複数のダミーゲート電極ＤＧＥのうちいずれか一つの幅Ｗ１はもう一つの幅Ｗ２と異なってもよい。言い換えれば、互いに異なる幅を有する複数のダミーゲート電極ＤＧＥが第１ユニットデザイン１２−１、１２−２の左側および右側に形成できる。しかし、本発明はこれに制限されるものではなく、これはいくらでも必要に応じて変形できる。
【００３０】
本実施形態では、このような過程を経て第２ユニットをデザインすることにより、第２ユニットデザイン６２が占める面積を減らすことができる。これにより、第２ユニットデザイン６２を用いて製造される半導体装置もそのサイズが小型化できる。
【００３１】
以下では、図１０〜図１６を参照して、これについてより具体的に説明する。
図１０〜図１６は図２に示したレイアウトデザイン方法の効果を説明するための図で  まず、図１０は本発明の一実施形態によってデザインされていないデザインを用いて製造された半導体装置の概念ブロック図、図１１は本発明の実施形態によってデザインされたデザインを用いて製造された半導体装置の概念ブロック図である。
【００３２】
まず、図１０を参照すると、本発明の実施形態によってデザインされていないデザインを用いて製造された半導体装置９８ａは、図示の如く、各ユニットデザイン７２、７３がターミネーション７２ｂ、７３ｂを含む。これにより、最終ユニットデザイン７１の大きさは大きくなるしかない。次に、これについてより具体的に説明する。
以下では、第１ユニットデザイン７３が例えばマクロ（例えば、インバータ（ｉｎｖｅｒｔｅｒ））デザインであり、第２ユニットデザイン７２が例えばブロック（例えば、ロジックブロック（ｌｏｇｉｃ ｂｌｏｃｋ））デザインであり、第３ユニットデザイン７１が例えばチップ（例えば、ＳｏＣ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ））デザインであることを例として挙げる。しかし、本発明はこのような例示に制限されるものではない。
【００３３】
図１０を参照すると、このような半導体装置９８ａをデザインする場合は、マクロ（例えば、インバータ）デザイン７３を生成するとき、その縁部にはマクロに含まれた構成要素７３ａに対するターミネーション７３ｂを配置する。そして、ブロック（例えば、ロジックブロック）デザイン７２内にはターミネーション７３ｂが含まれたマクロデザイン７３を配置し、その縁部にはブロックに含まれた構成要素７２ａに対するターミネーション７２ｂを配置する。最後に、チップ（例えば、ＳｏＣ）デザイン７１内にはターミネーション７２ｂが含まれたブロックデザイン７２を配置する。
ところが、本発明の実施形態によってデザインされたデザインを用いて製造された半導体装置９８ｂは、図示の如く、各ユニットデザイン７２、７３がターミネーション７２ｂ、７３ｂを含まなくなる。これにより、最終ユニットデザイン７１の大きさを小さくすることができる。次に、これについてより具体的に説明する。
【００３４】
図１１を参照すると、本発明の実施形態によって半導体装置９８ｂをデザインする場合は、マクロ（例えば、インバータ）デザイン７３を生成するとき、その縁部にはマクロに含まれた構成要素７３ａに対するターミネーション７３ｂを配置しない。そして、ブロック（例えば、ロジックブロック）デザイン７２内にはターミネーション７３ｂが含まれていないマクロデザイン７３を配置し、ブロックに含まれた構成要素７２ａと共に、マクロデザイン７３の縁部にはマクロに含まれた構成要素７３ａに対するターミネーション７３ｂを配置する。ここで、ターミネーション７３ｂは、前述したように、ダミーアクティブフィンＤＡＦとダミーゲート電極ＤＧＥのうち少なくとも一つを含むことができる。このような過程を経て生成したブロックデザイン７２は、図１０に示したブロックデザイン７２より断面積が小さくなる。
【００３５】
また、ブロック（例えば、ロジックブロック）デザイン７２を生成するとき、その縁部にはブロックに含まれた構成要素７２ａに対するターミネーション７２ｂを配置しない。そして、チップ（例えば、ＳｏＣ）デザイン７１内にはターミネーション７２ｂが含まれていないブロックデザイン７２を配置し、チップに含まれた構成要素７１ａと共に、ブロックデザイン７２の縁部にはブロックに含まれた構成要素７２ａに対するターミネーション７２ｂを配置する。よって、このように生成したチップデザイン７１も、図１０に示したチップデザイン７１より断面積が小さくなる。
よって、図１０に示した半導体装置９８ａが上下方向に第１長さＬ１を有し、左右方向に第２長さＬ２を有する場合、図１１に示した半導体装置９８ｂは、上下方向に第１長さＬ１より小さい第３長さＬ３を有し、左右方向に第２長さＬ２より小さい第４長さＬ４を有する。言い換えれば、本実施形態に係るデザイン方法を用いて製造される半導体装置の大きさが小型化できる。
【００３６】
次に、図１２は本発明の実施形態によってデザインされていないデザインを用いて製造された半導体装置（例えば、メモリ装置）の概念ブロック図、図１３は本発明の実施形態によってデザインされたデザインを用いて製造された半導体装置（例えば、メモリ装置）の概念ブロック図である。図１４は図１２および図１３に示した各メモリセル領域に対する回路図の一例である。図１５は図１２および図１３に示した各メモリセル領域に対するレイアウト図の一例である。
以下では、半導体装置（例えば、メモリ装置）の一例としてＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を挙げて説明するが、本発明はこれに制限されるものではない。
【００３７】
まず、図１２を参照すると、本発明の実施形態によってデザインされていないデザインを用いて製造された半導体装置９９ａは、図示の如く、各メモリセルＭＣがメモリセル領域８１ａとターミネーション領域８１ｂを含む。
各メモリセル領域８１ａには、ＳＲＡＭセルを構成するための構成要素が配置されていてもよい。具体的に、図１４を参照すると、メモリセル領域８１ａは、電源ノードＶｃｃと接地ノードＶｓｓとの間に並列接続された一対のインバータＩＮＶ１、ＩＮＶ２と、それぞれのインバータＩＮＶ１、ＩＮＶ２の出力ノードに接続された第１パストランジスタＰＳ１および第２パストランジスタＰＳ２を含むことができる。第１パストランジスタＰＳ１と第２パストランジスタＰＳ２はそれぞれビットラインＢＬと相補ビットラインＢＬｂに接続できる。第１パストランジスタＰＳ１と第２パストランジスタＰＳ２のゲートはワードラインＷＬに接続できる。
【００３８】
第１インバータＩＮＶ１は、直列接続された第１プルアップトランジスタＰＵ１と第１プルダウントランジスタＰＤ１を含み、第２インバータＩＮＶ２は、直列に接続された第２プルアップトランジスタＰＵ２と第２プルダウントランジスタＰＤ２を含む。第１プルアップトランジスタＰＵ１と第２プルアップトランジスタＰＵ２はＰ型ＦＥＴであり、第１プルダウントランジスタＰＤ１と第２プルダウントランジスタＰＤ２はＮ型ＦＥＴであってもよい。
また、第１インバータＩＮＶ１および第２インバータＩＮＶ２は、一つのラッチ回路（ｌａｔｃｈ ｃｉｒｃｕｉｔ）を構成するために、第１インバータＩＮＶ１の入力ノードが第２インバータＩＮＶ２の出力ノードに接続され、第２インバータＩＮＶ２の入力ノードは第１インバータＩＮＶ１の出力ノードに接続される。
【００３９】
ここで、図１５をさらに参照すると、互いに離隔した第１アクティブフィン２１０、第２アクティブフィン２２０、第３アクティブフィン２３０、第４アクティブフィン２４０は、一方向（例えば、図１５の上下方向）に長く延長されるように形成できる。第２アクティブフィン２２０、第３アクティブフィン２３０は、第１アクティブフィン２１０、第４アクティブフィン２４０より延長長さが短くてもよい。
また、第１ゲート電極２５１、第２ゲート電極２５２、第３ゲート電極２５３、第４ゲート電極２５４は、他の方向（例えば、図１５の左右方向）に長く延長され、第１アクティブフィン２１０〜第４アクティブフィン２４０を交差するように形成できる。具体的に、第１ゲート電極２５１は、第１アクティブフィン２１０および第２アクティブフィン２２０と完全に交差し、第３アクティブフィン２３０の終端に一部オーバーラップできる。第３ゲート電極２５３は、第４アクティブフィン２４０および第３アクティブフィン２３０と完全に交差し、第２アクティブフィン２２０の終端と一部オーバーラップできる。第２ゲート電極２５２、第４ゲート電極２５４はそれぞれ第１アクティブフィン２１０、第４アクティブフィン２４０と交差するように形成できる。
【００４０】
図示の如く、第１プルアップトランジスタＰＵ１は、第１ゲート電極２５１と第２アクティブフィン２２０とが交差する領域の周辺に規定され、第１プルダウントランジスタＰＤ１は、第１ゲート電極２５１と第１アクティブフィン２１０とが交差する領域の周辺に規定され、第１パストランジスタＰＳ１は、第２ゲート電極２５２と第１アクティブフィン２１０とが交差する領域の周辺に規定できる。第２プルアップトランジスタＰＵ２は、第３ゲート電極２５３と第３アクティブフィン２３０とが交差する領域の周辺に規定され、第２プルダウントランジスタＰＤ２は、第３ゲート電極２５３と第４アクティブフィン２４０とが交差する領域の周辺に規定され、第２パストランジスタＰＳ２は、第４ゲート電極２５４と第４アクティブフィン２４０とが交差する領域の周辺に規定できる。
【００４１】
明確に示してはいないが、第１〜第４ゲート電極２５１〜２５４と、第１〜第４アクティブフィン２１０、２２０、２３０、２４０とが交差する領域の両側には、ソース／ドレインが形成でき、多数のコンタクト２５０が形成できる。
それだけでなく、第１共有コンタクト（ｓｈａｒｅｄ ｃｏｎｔａｃｔ）２６１は、第２アクティブフィン２２０、第３ゲートライン２５３および配線２７１を同時に連結することができる。第２共有コンタクト２６２は、第３アクティブフィン２３０、第１ゲートライン２５１および配線２７２を同時に連結することができる。
【００４２】
さらに、図１２を参照すると、各ターミネーション領域８１ｂにはダミーアクティブフィンとダミーゲート電極が形成できる。具体的に、ゲートライン（図１５の２５１〜２５４）と並んだ領域（例えば、メモリセル領域８１ａの上部および下部）に配置されたターミネーション領域８１ｂには、ダミーゲート電極が形成され、アクティブフィン（図１５の２１０〜２４０）と並んだ領域（例えば、メモリセル領域８１ａの左側および右側）に配置されたターミネーション領域８１ｂには、ダミーアクティブフィンが形成できる。本発明の幾つかの実施形態において、このようなダミーゲート電極およびダミーアクティブフィンは、それぞれ図４および図５に示すように複数個が配置できる。
【００４３】
一方、図１３を参照すると、本発明の実施形態によってデザインされたデザインを用いて製造された半導体装置９９ｂは、図示の如く、ターミネーション領域８１ｂが各メモリセルＭＣ内に配置される形態にならない。すなわち、本発明の実施形態によってデザインされたデザインを用いて半導体装置９９ｂを製造する場合、メモリセルアレイをデザインするとき、メモリセル領域８１ａのみをまず配置した後、その縁部にターミネーション領域８１ｂを配置するため、互いに隣接するメモリセルＭＣの間にはターミネーション領域８１ｂが存在しなくなる。よって、メモリセルアレイの大きさが、図１２に示したものより小さくなる。
【００４４】
具体的に、図１２に示した半導体装置９９ａが上下方向に第５長さＬ５を有し、左右方向に第６長さＬ６を有する場合、図１３に示した半導体装置９９ｂは、上下方向に第５長さＬ５より小さい第７長さＬ７を有し、左右方向に第６長さＬ６より小さい第８長さＬ８を有する。言い換えれば、本実施形態に係るデザイン方法を用いて製造される半導体装置（例えば、メモリ装置）の大きさが小型化できる。
一方、以上では、各メモリセル領域８１ａが、６つのトランジスタからなる６Ｔ ＳＲＡＭ素子から構成されたものを例として説明したが、本発明はこれに制限されるものではない。以下では、図１６を暗証して、本発明の他の実施形態に係る半導体装置について説明する。
【００４５】
図１６は図１２および図１３に示した各メモリセル領域に対する回路図の他の例である。
図１６を参照すると、本発明の他の実施形態に係る各メモリセル領域８１ａは、電源ノードＶＤＤと接地ノードＶＳＳとの間に並列接続された第１および第２インバータＩＮＶ１、ＩＮＶ２と、それぞれのインバータＩＮＶ１、ＩＮＶ２の出力ノードに接続された第１選択トランジスタＰＳ１および第２選択トランジスタＰＳ２と、第１インバータＩＮＶ１の出力によって制御されるドライブトランジスタＤＴと、ドライブトランジスタＤＴの出力ノードに接続されたパストランジスタＰＴとを含むことができる。すなわち、本実施形態において、各メモリセル領域８１ａは、８つのトランジスタからなる８Ｔ ＳＲＡＭ素子を含むことができる。
【００４６】
第１選択トランジスタＰＳ１と第２選択トランジスタＰＳ２はそれぞれビットラインＢＬと相補ビットラインＢＬｂに接続できる。第１選択トランジスタＰＳ１と第２選択トランジスタＰＳ２のゲートは書き込み用ワードラインＷＷＬに接続できる。
第１インバータＩＮＶ１は、直列接続された第１プルアップトランジスタ（ｐｕｌｌ−ｕｐ）ＰＵ１と第１プルダウン（ｐｕｌｌ−ｄｏｗｎ）トランジスタＰＤ１とを含み、第２インバータＩＮＶ２は、直列接続された第２プルアップトランジスタＰＵ２と第２プルダウントランジスタＰＤ２とを含む。第１プルアップトランジスタＰＵ１と第２プルアップトランジスタＰＵ２とはＰ型ＦＥＴであり、第１プルダウントランジスタＰＤ１と第２プルダウントランジスタＰＤ２とはＮ型ＦＥＴであってもよい。
また、第１インバータＩＮＶ１および第２インバータＩＮＶ２は、一つのラッチ回路を構成するために、第１インバータＩＮＶ１の入力ノードが第２インバータＩＮＶ２の出力ノードに接続され、第２インバータＩＮＶ２の入力ノードは第１インバータＩＮＶ１の出力ノードに接続できる。
【００４７】
ドライブトランジスタＤＴとパストランジスタＰＴとは、第１インバータＩＮＶ１および第２インバータＩＮＶ２からなるラッチ回路に格納されたデータを読み出すことに利用できる。ドライブトランジスタＤＴのゲートは第１インバータＩＮＶ１の出力ノードに接続でき、パストランジスタＰＴのゲートは読み出し用ワードラインＲＷＬに接続できる。ドライブトランジスタＤＴの出力は図示の如く接地ノードＶＳＳに接続でき、パストランジスタＰＴの出力は図示の如く読み出し用ビットラインＲＢＬに接続できる。
【００４８】
このような回路構成によって、本実施形態に係る半導体装置では、２つのポート（例えば、ダブルポート）を介して、ＳＲＡＭ素子に格納されたデータへのアクセスが可能である。まず、書き込み用ワードラインＷＷＬ、ビットラインＢＬおよび相補ビットラインＢＬｂを選択することにより、第１インバータＩＮＶ１および第２インバータＩＮＶ２からなるラッチ回路に対してデータを書き込んだり、ラッチ回路に格納されたデータを読み出したりすることが可能である。すなわち、この経路が第１のポートとして利用できる。そして、読み出し用ワードラインＲＷＬおよび読み出し用ビットラインＲＢＬを選択することにより、第１インバータＩＮＶ１および第２インバータＩＮＶ２からなるラッチ回路に格納されたデータを読み出すことが可能である。すなわち、この経路が第２のポートとして利用できる。
【００４９】
このようなＳＲＡＭ素子では、第２のポートに基づいてデータを読み出す動作が、第１のポートの動作とは独立に行われ得るため、ラッチ回路に格納されたデータにはなんらの影響も及ぼさなくなる。言い換えれば、ラッチ回路に格納されたデータを読み出す動作と、ラッチ回路にデータを書き込む動作が独立に行われ得る。
【００５０】
次に、図１、図１７ａおよび図１７ｂを参照して、本発明の実施形態に係るレイアウトデザインシステム１の他の動作について説明する。以下では、前述した実施形態と重複する説明は省略し、主に相違点を説明する。
図１７ａは本発明の他の幾つかの実施形態に係るレイアウトデザイン方法を示すフローチャートである。図１７ｂは本発明の他の幾つかの実施形態に係るレイアウトデザイン方法によって第１ユニットデザインを配置した例示図である。
図１および図１７ａを参照すると、第１ユニットをデザインする（Ｓ２００）。この際、本実施形態では、第１ユニットをデザインするとき、第１ユニットの縁部にターミネーションが配置されるように第１ユニットをデザインする。言い換えれば、本実施形態において、第１ユニットデザイン１２の縁部にはターミネーション領域（図３の１２ｂ、１２ｃ）が配置される。
【００５１】
具体的に、図３〜図５を参照すると、本実施形態に係るデザイン方法では、第１ユニットデザイン１２を形成するとき、第１ユニット１２ａの動作に必要な構成要素（例えば、アクティブフィンＡＦとゲート電極ＡＧＥ）を配置し、第１ユニット１２ａの動作に必要な構成要素（例えば、アクティブフィンＡＦとゲート電極ＡＧＥ）の上部および下部には第１方向Ｘに延長されるダミーアクティブフィンＤＡＦを含む第１ターミネーション領域１２ｂを配置し、第１ユニット１２ａの動作に必要な構成要素（例えば、アクティブフィンＡＦとゲート電極ＡＧＥ）の左側および右側には第２方向Ｙに延長されるダミーゲート電極ＤＧＥを含む第２ターミネーション領域１２ｃを配置することができる。
言い換えれば、本実施形態に係るレイアウト方法では、ダミーアクティブフィンＤＡＦを含む第１ターミネーション領域１２ｂとダミーゲート電極ＤＧＥを含む第２ターミネーション領域１２ｃとが、第１ユニットデザイン１２を形成する段階で考慮できる。これにより、図１に示したレイアウトデザインシステム１の格納部１０に格納された第１ユニットデザイン１２は、第１ターミネーション領域１２ｂと第２ターミネーション領域１２ｃとを含むことができる。
【００５２】
次に、図１および図１７ａを参照すると、第１ユニットを第２ユニットに配置する（Ｓ２１０）。この際、本実施形態に係るレイアウトデザイン方法では、第１ユニットデザイン１２に含まれた第１ターミネーション領域（図３の１２ｂ）と第２ターミネーション領域（図３の１２ｃ）を考慮していないまま、第１ユニットデザイン１２を配置することができる。言い換えれば、第１ユニットデザイン（図３の１２）が第１ユニット１２ａの動作に必要な構成要素（例えば、アクティブフィンＡＦとゲート電極ＡＧＥ）のみで構成されていると仮定し、第１ユニットデザイン１２を配置することができる。
これにより、本発明の幾つかの実施形態では、第１ユニットデザイン１２を配置するとき、図１７ｂに示すように、第１ターミネーション領域１２ｂと第２ターミネーション領域１２ｃのうち少なくとも一つが第１ユニット１２ａの動作に必要な構成要素（例えば、アクティブフィンＡＦとゲート電極ＡＧＥ）とオーバーラップするように、第１ユニットデザイン１２が配置できる。図１７ｂには第２ターミネーション領域１２ｃが第１ユニット１ａの動作に必要な構成要素（例えば、アクティブフィンＡＦとゲート電極ＡＧＥ）とオーバーラップするように配置されたことが示されているが、本発明はこれに制限されるものではない。
【００５３】
次に、図１７ａを参照すると、アウトラインを設定する（Ｓ２２０）。この際、第１ユニット１２ａの動作に必要な構成要素（例えば、アクティブフィンＡＦとゲート電極ＡＧＥ）とオーバーラップするように配置された第１ターミネーション領域１２ｂと第２ターミネーション領域１２ｃのうち少なくとも一つ（図１７ｂにおいて点線で表示された領域）はアウトラインの設定に考慮されなくてもよく、第１ユニット１２ａの動作に必要な構成要素（例えば、アクティブフィンＡＦとゲート電極ＡＧＥ）とオーバーラップしないように配置された第１ターミネーション領域１２ｂと第２ターミネーション領域１２ｃのうち少なくとも一つ（図１７ｂにおいて点線で表示されていない領域）はアウトラインの設定に利用できる。すなわち、第１ユニット１２ａの動作に必要な構成要素（例えば、アクティブフィンＡＦとゲート電極ＡＧＥ）とオーバーラップしないように配置された第１ターミネーション領域１２ｂと第２ターミネーション領域１２ｃのうち少なくとも一つ（図１７ｂにおいて点線で表示されていない領域）は、第２ユニットデザイン６２内のハロー領域の規定に利用できる。
【００５４】
次に、図１７ａを参照すると、アウトラインにターミネーションを生成する（Ｓ２３０）。これについての説明は前述した実施形態と重複するので、具体的な説明は省略する。
このような方法で第２ユニットをデザインする場合、前述した実施形態と同一の原理によって第２ユニットデザイン６２の面積を減らすことができる。これにより、第２ユニットデザイン６２を用いて製造される半導体装置もその大きさが小型化できる。
【００５５】
前述した本発明の実施形態に係るレイアウトデザイン方法は、コンピュータ可読記録媒体にコンピュータ可読コードとして実現することが可能である。コンピュータ可読記録媒体は、コンピュータシステムによって読み取れるデータが格納される全種類の記録装置を含む。コンピュータ可読記録媒体の例としては、ＲＯＭ、ＲＡＭ、ＣＤ−ＲＯＭ、磁気テープ、フロッピー（登録商標）ディスク、光データ記憶装置などがあり、キャリアウェーブ（例えば、インターネットを介しての伝送）の形態で実現されることも含む。また、コンピュータ可読記録媒体は、ネットワークで接続されたコンピュータシステムに分散し、分散方式でコンピュータ可読コードが格納および実行できる。
【００５６】
次に、図１８ａ〜図１９を参照して、本発明の実施形態に係る半導体装置を含むＳｏＣシステムについて説明する。
図１８ａは本発明の実施形態に係る半導体装置を含むＳｏＣシステムのブロック図である。図１８ｂは図１８ａの中央処理部の概略的な構成を示すブロック図である。図１９は図１８ａの半導体装置がパッケージングされた様子を示す図である。
まず、図１８ａを参照すると、ＳｏＣシステム１０００は、アプリケーションプロセッサ１００１と、ＤＲＡＭ１０６０とを含む。
アプリケーションプロセッサ１００１は、中央処理部１０１０、マルチメディアシステム１０２０、バス１０３０、メモリシステム１０４０、周辺回路１０５０を含むことができる。
【００５７】
中央処理部１０１０は、ＳｏＣシステム１０００の駆動に必要な演算を行うことができる。本発明の幾つかの実施形態において、中央処理部１０１０は、複数のコアを含むマルチコア環境で構成できる。
一方、本発明の幾つかの実施形態において、中央処理部１０１０は、図１８ｂに示すように、第１クラスタ１０１２と第２クラスタ１０１６を含むように構成されてもよい。
【００５８】
第１クラスタ１０１２は中央処理部１０１０の内部に配置でき、第１クラスタ１０１２はｎ（ここで、ｎは自然数）個の第１コア１０１４を含むことができる。図１８ｂでは、説明の便宜のために、第１クラスタ１０１２が４個（すなわち、ｎ＝４）の第１コア１０１４ａ〜ｄを含むことを例として説明するが、本発明はこれに制限されるものではない。
【００５９】
第２クラスタ１０１６も、同様に、中央処理部１０１０の内部に配置できる。第２クラスタ１０１６もｎ個の第２コア１０１８を含むことができる。このような第２クラスタ１０１６は、図示の如く、第１クラスタ１０１２と互いに区分されて配置できる。ここでも、説明の便宜のために、第２クラスタ１０１６が４個（すなわち、ｎ＝４）の第２コア１０１８ａ〜ｄを含むことを例として挙げるが、本発明はこれに制限されるものではない。
【００６０】
一方、図１８ｂには、第１クラスタ１０１２に含まれた第１コア１０１４の個数と、第２クラスタ１０１６に含まれた第２コア１０１８の個数とが互いに同一であることが示されているが、本発明はこれに制限されるものではない。本発明の幾つかの実施形態において、第１クラスタ１０１２に含まれた第１コア１０１４の個数と第２クラスタ１０１６に含まれた第２コア１０１８の個数は、図示とは異なり、互いに異なってもよい。
また、図１８ｂには、中央処理部１０１０の内部に第１クラスタ１０１２と第２クラスタ１０１６のみ配置されたことが示されているが、本発明はこれに制限されるものではない。必要に応じて、中央処理部１０１０の内部には、第１および第２クラスタ１０１２、１０１６は区分される、第３コア（図示せず）を含む第３クラスタ（図示せず）がさらに配置されてもよい。
【００６１】
本実施形態において、第１クラスタ１０１２に含まれた第１コア１０１４の単位時間当たりの演算量と、第２クラスタ１０１６に含まれた第２コア１０１８の単位時間当たりの演算量とは互いに異なってもよい。
本発明の幾つかの実施形態において、第１クラスタ１０１２は例えばリットルクラスタ（ｌｉｔｔｌｅ ｃｌｕｓｔｅｒ）であり、第２クラスタ１０１６はビッグクラスタ（ｂｉｇ ｃｌｕｓｔｅｒ）であってもよい。この場合、第１クラスタ１０１２に含まれた第１コア１０１４の単位時間あたりの演算量は、第２クラスタ１０１６に含まれた第２コア１０１８の単位時間あたりの演算量より小さくてもよい。
したがって、第１クラスタ１０１２に含まれた全ての第１コア１０１４がイネーブルされて演算を行う場合の単位時間当たりの演算量は、第２クラスタ１０１６に含まれた全ての第２コア１０１８がイネーブルされて演算を行う場合の単位時間あたりの演算量に比べて小さくてもよい。
【００６２】
一方、本実施形態において、第１クラスタ１０１２に含まれた第１−１〜第１−４コア１０１４ａ〜ｄ間の単位時間あたりの演算量は互いに同一であってもよく、第２クラスタ１０１６に含まれた第２−１〜第２−４コア１０１８ａ〜ｄ間の単位時間あたりの演算量も互いに同一であってもよい。すなわち、たとえば、第１−１〜第１−４コア１０１４ａ〜ｄそれぞれの単位時間あたりの演算量が１０であると仮定すると、第２−１〜第２−４コア１０１８ａ〜ｄそれぞれの単位時間当たりの演算量は４０であってもよい。
【００６３】
パワー管理部１０１９は、第１クラスタ１０１２と第２クラスタ１０１６を必要に応じてイネーブルまたはディスエーブルさせることができる。具体的に、パワー管理部１０１９は、第１クラスタ１０１２によって演算が必要な場合、第１クラスタ１０１２をイネーブルさせ、第２クラスタ１０１６をディスエーブルさせることができる。そして、パワー管理部１０１９は、逆に、第２クラスタ１０１６によって演算が必要な場合、第２クラスタ１０１６をイネーブルさせ、第１クラスタ１０１２をディスエーブルさせることができる。また、パワー管理部１０１９は、行うべき演算量が第１クラスタ１０１２の第１−１コア１０１４ａを介して十分に処理可能な場合、第１クラスタ１０１４ａはイネーブルさせ、第２クラスタ１０１６はディスエーブルさせるが、第１クラスタ１０１２内においても、第１−１コア１０１４ａはイネーブルさせ、第１−２〜第１−４コア１０１４ｂ〜ｄはディスエーブルさせることができる。言い換えれば、本実施形態に係るパワー管理部１０１９は、第１および第２クラスタ１０１２、１０１６全体に対するイネーブルか否かを決定することもでき、第１クラスタ１０１２に含まれた第１−１〜第１−４コア１０１４ａ〜ｄそれぞれと、第２クラスタ１０１６に含まれた第２−１〜第２−４コア１０１８ａ〜ｄそれぞれに対するイネーブルか否かを決定することもできる。
【００６４】
本発明の幾つかの実施形態において、このようなパワー管理部１０１９が第１および第２クラスタ１０１２、１０１６および／またはそれに含まれた複数のコア１０１４ａ〜ｄ、１０１８ａ〜ｄをイネーブルさせることは、第１および第２クラスタ１０１２、１０１６および／またはそれに含まれた複数のコア１０１４ａ〜ｄ、１０１８ａ〜ｄに電源を供給してそれらを動作させることである。そして、パワー管理部１０１９が第１および第２クラスタ１０１２、１０１６および／またはそれに含まれた複数のコア１０１４ａ〜ｄ、１０１８ａ〜ｄをディスエーブルさせることは、第１および第２クラスタ１０１２、１０１６および／またはそれに含まれた複数のコア１０１４ａ〜ｄ、１０１８ａ〜ｄに供給される電源を遮断してそれらの動作を中断させることである。
このようなパワー管理部１０１９は、ＳｏＣシステム１０００の動作環境に応じて、特定のクラスタ１０１２、１０１６および／またはそれに含まれた複数のコア１０１４ａ〜ｄ、１０１８ａ〜ｄのみをイネーブルさせることにより、ＳｏＣシステム１０００全体のパワー消費を管理することができる。
【００６５】
再び図１８ａを参照すると、マルチメディアシステム１０２０は、ＳｏＣシステム１０００で各種マルチメディア機能を行うことに利用できる。このようなマルチメディアシステム１０２０は、３Ｄエンジン（３Ｄ ｅｎｇｉｎｅ）モジュール、ビデオコーデック（ｖｉｄｅｏ ｃｏｄｅｃ）、ディスプレイシステム（ｄｉｓｐｌａｙ ｓｙｓｔｅｍ）、カメラシステム（ｃａｍｅｒａ ｓｙｓｔｅｍ）、ポストプロセッサ（ｐｏｓｔ−ｐｒｏｃｅｓｓｏｒ）などを含むことができる。
【００６６】
バス１０３０は、中央処理部１０１０、マルチメディアシステム１０２０、メモリシステム１０４０、および周辺回路１０５０が互いにデータ通信を行うことに利用できる。本発明の幾つかの実施形態において、このようなバス１０３０は多層構造を持つことができる。具体的に、このようなバス１０３０の例としては、多層ＡＨＢ（ｍｕｌｔｉ−ｌａｙｅｒ Ａｄｖａｎｃｅｄ Ｈｉｇｈ−ｐｅｒｆｏｒｍａｎｃｅ Ｂｕｓ）、または多層ＡＸＩ（ｍｕｌｔｉ−ｌａｙｅｒ Ａｄｖａｃｅｄ ｅＸｔｅｎｓｉｂｌｅ Ｉｎｔｅｒｆａｃｅ）が利用できるが、本発明はこれに制限されるものではない。
【００６７】
メモリシステム１０４０は、アプリケーションプロセッサ１００１が外部メモリ（例えば、ＤＲＡＭ１０６０）に接続されて高速動作することに必要な環境を提供することができる。本発明の幾つかの実施形態において、メモリシステム１０４０は、外部メモリ（例えば、ＤＲＡＭ１０６０）をコントロールするための別途のコントローラ（例えば、ＤＲＡＭコントローラ）を含むこともできる。
【００６８】
周辺回路１０５０は、ＳｏＣシステム１０００が外部装置（例えば、メインボード）に円滑に接続されることに必要な環境を提供することができる。これにより、周辺回路１０５０は、ＳｏＣシステム１０００に接続される外部装置が互換できるようにする様々なインターフェースを備えることができる。
【００６９】
ＤＲＡＭ１０６０は、アプリケーションプロセッサ１００１の動作に必要な動作メモリとして機能することができる。本発明の幾つかの実施形態において、ＤＲＡＭ１０６０は、図示の如く、アプリケーションプロセッサ１００１の外部に配置できる。具体的に、ＤＲＡＭ１０６０は、図１９に示すように、アプリケーションプロセッサ１００１とＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）の形態でパッケージングできる。
【００７０】
図１９を参照すると、このような半導体パッケージは、パッケージ基板ＰＳ、ＤＲＡＭ１０６０およびアプリケーションプロセッサ１００１を含むことができる。
パッケージ基板ＰＳは、複数のパッケージボールＰＢを含むことができる。複数のパッケージボールＰＢは、パッケージ基板ＰＳ内部の信号ラインを介してアプリケーションプロセッサ１００１のチップボールＣＢと電気的に接続できるとともに、パッケージ基板ＰＳ内部の信号ラインを介してジョイントボールＪＢと電気的に接続できる。
【００７１】
一方、ＤＲＡＭ１０６０は、図示の如く、ワイヤーボンディングを介してジョイントボールＪＢと電気的に接続できる。
アプリケーションプロセッサ１００１はＤＲＡＭ１０６０の下部に配置できる。アプリケーションプロセッサ１００１のチップボールＣＢはジョイントボールＪＢを介してＤＲＡＭ１０６０と電気的に接続できる。
【００７２】
一方、図１９には、ＤＲＡＭ１０６０がアプリケーションプロセッサ１００１の外部に配置されたことのみが示されているが、本発明はこれに制限されるものではない。必要に応じて、ＤＲＡＭ１０６０はアプリケーションプロセッサ１００１の内部にも配置できる。
前述した本発明の実施形態に係る半導体装置９８ｂ、９９ｂは、このようなＳｏＣシステム１０００の構成要素のうちいずれか一つとして提供できる。具体的に、半導体装置９８ｂはマルチメディアシステム１０２０または周辺回路１０５０の一構成要素として採用できる。一方、半導体装置９９ｂは中央処理部１０１０の処理速度を改善させるためのキャッシュメモリの一構成要素として採用できるが、本発明はこれに制限されるものではない。
【００７３】
次に、図２０を参照して、本発明の実施形態に係る半導体装置を含む電子システムについて説明する。
図２０は本発明の実施形態に係る半導体装置を含む電子システムのブロック図である。
図２０を参照すると、本発明の実施形態に係る電子システム１１００は、コントローラ１１１０、入出力装置１１２０（Ｉ／Ｏ）、記憶装置（ｍｅｍｏｒｙ ｄｅｖｉｃｅ）１１３０、インターフェース１１４０およびバス（ｂｕｓ）１１５０を含むことができる。コントローラ１１１０、入出力装置１１２０、記憶装置１１３０および／またはインターフェース１１４０は、バス１１５０を介して互いに結合できる。バス１１５０は、データが移動する通路（ｐａｔｈ）に該当する。
【００７４】
コントローラ１１１０は、マイクロプロセッサ、デジタル信号プロセス、マイクロコントローラ、およびこれらと類似した機能を行うことが可能な論理素子のうち少なくとも一つを含むことができる。入出力装置１１２０は、キーパッド（ｋｅｙｐａｄ）、キーボードおよびディスプレイ装置などを含むことができる。記憶装置１１３０は、データおよび／または命令語などを格納することができる。インターフェース１１４０は、通信ネットワークへデータを伝送し或いは通信ネットワークからデータを受信する機能を行うことができる。インターフェース１１４０は有線または無線の形態である。たとえば、インターフェース１１４０はアンテナまたは有無線トランシーバーなどを含むことができる。
【００７５】
図示していないが、電子システム１１００は、コントローラ１１１０の動作を向上させるための動作メモリであって、高速のＤＲＡＭおよび／またはＳＲＡＭなどをさらに含むこともできる。この際、このような動作メモリとして、前述した本発明の実施形態に係る半導体装置９９ｂが採用できる。また、前述した本発明の実施形態に係る半導体装置９８ｂは、記憶装置１１３０内に提供されるか、或いはコントローラ１１１０、入出力装置１１２０（Ｉ／Ｏ）などの一部として提供される。
【００７６】
電子システム１１００は、携帯情報端末機（ＰＤＡ、ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、ポータブルコンピュータ（ｐｏｒｔａｂｌｅ ｃｏｍｐｕｔｅｒ）、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、デジタルミュージックプレーヤ（ｄｉｇｉｔａｌ ｍｕｓｉｃ ｐｌａｙｅｒ）、メモリカード（ｍｅｍｏｒｙ ｃａｒｄ）、または情報を無線環境で送信および／または受信することが可能な全ての電子製品に適用できる。
【００７７】
図２１〜図２３は本発明の幾つかの実施形態に係る半導体装置を適用することができる例示的な半導体システムである。
図２１はタブレットＰＣ１２００を示す図、図２２はノート型パソコン１３００を示す図、図２３はスマートフォン１４００を示す図である。本発明の実施形態に係る半導体装置９８ｂ、９９ｂの少なくとも一つは、このようなタブレットＰＣ１２００、ノート型パソコン１３００、スマートフォン１４００などに使用できる。
【００７８】
また、本発明の幾つかの実施形態に係る半導体装置は、例示しない他の集積回路装置にも適用できるのは当業者に自明なことである。すなわち、以上では、本実施形態に係る半導体システムの例として、タブレットＰＣ１２００、ノート型パソコン１３００およびスマートフォン１４００のみを挙げたが、本実施形態に係る半導体システムの例はこれに制限されるものではない。本発明の幾つかの実施形態において、半導体システムは、コンピュータ、ＵＭＰＣ（Ｕｌｔｒａ Ｍｏｂｉｌｅ ＰＣ）、ワークステーション、ネットブック（ｎｅｔ−ｂｏｏｋ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）、ポータブル（ｐｏｒｔａｂｌｅ）コンピュータ、無線電話機（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、電子書籍（ｅ−ｂｏｏｋ）、ＰＭＰ（ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ）、携帯用ゲーム機、ナビゲーション（ｎａｖｉｇａｔｉｏｎ）装置、ブラックボックス（ｂｌａｃｋ ｂｏｘ）、デジタルカメラ（ｄｉｇｉｔａｌ ｃａｍｅｒａ）、３次元受像機（３−ｄｉｍｅｎｓｉｏｎａｌ ｔｅｌｅｖｉｓｏｎ）、デジタル音声録音機（ｄｉｇｉｔａｌ ａｕｄｉｏ ｒｅｃｏｒｄｅｒ）、デジタル音声再生機（ｄｉｇｉｔａｌ ａｕｄｉｏ ｐｌａｙｅｒ）、デジタル画像録画機（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｒｅｃｏｒｄｅｒ）、デジタル画像再生機（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｐｌａｙｅｒ）、デジタル動映像録画機（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｒｅｃｏｒｄｅｒ）、デジタル動映像再生機（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｐｌａｙｅｒ）などとして実現されてもよい。
【００７９】
以上、添付した図面を参照して本発明の実施形態について説明したが、 本発明はこれらの実施形態に限定されるものではなく、互いに異なる様々な形態で製造できる。本発明の属する技術分野における通常の知識を有する者は、本発明の技術的思想や必須の特徴を変更することなく本発明を他の具体的な形態で実施し得ることを理解することができるであろう。したがって、前述した実施形態はすべての面で例示的なものに過ぎず、限定的なものではないと理解すべきである。
【符号の説明】
【００８０】
１０    格納部
２０    デザインモジュール
５０    プロセッサ
【図１】
2015099594.tif 000003
【図２】
2015099594.tif 000004
【図３】
2015099594.tif 000005
【図４】
2015099594.tif 000006
【図５】
2015099594.tif 000007
【図６】
2015099594.tif 000008
【図７】
2015099594.tif 000009
【図８】
2015099594.tif 000010
【図９】
2015099594.tif 000011
【図１０】
2015099594.tif 000012
【図１１】
2015099594.tif 000013
【図１２】
2015099594.tif 000014
【図１３】
2015099594.tif 000015
【図１４】
2015099594.tif 000016
【図１５】
2015099594.tif 000017
【図１６】
2015099594.tif 000018
【図１７ａ】
2015099594.tif 000019
【図１７ｂ】
2015099594.tif 000020
【図１８ａ】
2015099594.tif 000021
【図１８ｂ】
2015099594.tif 000022
【図１９】
2015099594.tif 000023
【図２０】
2015099594.tif 000024
【図２１】
2015099594.tif 000025
【図２２】
2015099594.tif 000026
【図２３】
2015099594.tif 000027