(57)【要約】【課題】パルス負荷に電力を供給する電源装置では、パルス負荷の発生と終了の際の電圧変動幅を小さくするために出力端子に並列に接続するコンデンサを大きくすると、出力電圧が指令値に戻るまでの時間が長くなる。【解決手段】入力される電力を直流の電力に変換する電力変換部１と、電力変換部が変換した直流の電力を貯える第１のコンデンサ２と、第１のコンデンサの一方の端子に一方の端子が接続した第２のコンデンサ３と、第１のコンデンサ２の他方の端子と第２のコンデンサ３の他方の端子との間に設けられたスイッチング素子４と、第１のコンデンサ２の両側の端子の間の電圧であるコンデンサ電圧Ｖｃを検出するコンデンサ電圧検出部６と、コンデンサ電圧Ｖｃに基づきスイッチング素子４を制御するスイッチング素子制御部８とを備えた。【選択図】  図１
2015213405.tif 000002
【特許請求の範囲】
【請求項１】
入力される電力を直流の電力に変換する電力変換部と、
前記電力変換部が変換した直流の電力を貯える第１のコンデンサと、
前記第１のコンデンサの一方の端子に一方の端子が接続した第２のコンデンサと、
前記第１のコンデンサの他方の端子と前記第２のコンデンサの他方の端子との間に設けられたスイッチング素子と、
前記第１のコンデンサの両側の端子の間の電圧であるコンデンサ電圧を検出するコンデンサ電圧検出部と、
前記コンデンサ電圧に基づき前記スイッチング素子を制御するスイッチング素子制御部とを備えた電源装置。
【請求項２】
前記スイッチング素子制御部が、入力された前記コンデンサ電圧に基づき前記スイッチング素子を開にすることを特徴とする請求項１に記載の電源装置。
【請求項３】
前記コンデンサ電圧が指令値との差が許容範囲以内になるように前記電力変換部を制御する電力変換制御部を備え、
前記スイッチング素子制御部が、入力された前記コンデンサ電圧が前記指令値との差の絶対値が大きくなる方向での極値を検出する時点に基づき前記スイッチング素子を開にすることを特徴とする請求項２に記載の電源装置。
【請求項４】
前記スイッチング素子制御部が、入力された前記コンデンサ電圧に基づき前記スイッチング素子を閉にすることを特徴とする請求項１から請求項３までの何れか１項に記載の電源装置。
【請求項５】
前記コンデンサ電圧が指令値との差が許容範囲以内になるように前記電力変換部を制御する電力変換制御部を備え、
前記スイッチング素子制御部が、入力された前記コンデンサ電圧と前記指令値との差の絶対値が閾値以下である状態が決められた時間以上に継続した場合に前記スイッチング素子を閉にすることを特徴とする請求項４に記載の電源装置。
【請求項６】
前記第１のコンデンサの両側の端子に接続した一対の出力端子と、
前記出力端子に流れる出力電流を検出する出力電流検出部とを備え、
前記スイッチング素子制御部が、入力された前記出力電流に基づき前記スイッチング素子を閉にすることを特徴とする請求項１から請求項３までの何れか１項に記載の電源装置。
【請求項７】
前記スイッチング素子制御部が、入力された前記出力電流の変化速度が閾値よりも大きい場合に前記スイッチング素子を閉にすることを特徴とする請求項６に記載の電源装置。
【請求項８】
入力される電力を直流の電力に変換する電力変換部と、
前記電力変換部が変換した直流の電力を貯える第１のコンデンサと、
前記第１のコンデンサの一方の端子に一方の端子が接続した第２のコンデンサと、
前記第１のコンデンサの他方の端子と前記第２のコンデンサの他方の端子との間に設けられたスイッチング素子と、
前記第１のコンデンサの両側の端子の間の電圧であるコンデンサ電圧を検出するコンデンサ電圧検出部と、
前記コンデンサ電圧が指令値と一致するように前記電力変換部を制御する電力変換制御部と、
前記コンデンサ電圧と前記指令値との差の絶対値が大きくなる期間には前記スイッチング素子が閉であるように、前記コンデンサ電圧と前記指令値との差の絶対値が小さくなる期間には前記スイッチング素子が開であるように制御するスイッチング素子制御部とを備えた電源装置。
【請求項９】
当該電源装置の出力電流が変化する電流変化タイミングよりも決められた時間だけ前に発生するタイミング信号が前記スイッチング素子制御部に入力され、
前記スイッチング素子制御部が、前記タイミング信号に基づき前記スイッチング素子を開および閉の少なくとも一方に変化させるタイミングを決める制御タイミング決定部を有することを特徴とする請求項８に記載の電源装置。
【請求項１０】
前記電流変化タイミングよりも前に前記出力電流の変化の大きさである電流変化幅が前記スイッチング素子制御部に入力され、
前記スイッチング素子制御部が、前記電流変化幅に基づき前記電流変化タイミング後に前記コンデンサ電圧が極値を取る時点までの前記電流変化タイミングからの経過時間であるピーク時間を計算するピーク時間計算部を有し、
前記制御タイミング決定部が前記ピーク時間に基づき前記スイッチング素子を開にするタイミングを決めることを特徴とする請求項９に記載の電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、パルス負荷に電力を供給する電源装置に関する。
【背景技術】
【０００２】
パルスレーダでは、送信時にパルス波を一定の周期で繰り返し送出する。電源装置はレーダ装置にパルス状の負荷電流を供給する必要がある。パルス状とは、例えば同じ大きさの電力または電流が短時間だけ発生することを意味する。電源装置はこのパルス状の急激な負荷変動に対応し、出力電圧が一定となるように動作する必要があるが、負荷電流が変動すると出力電圧が変動する。電源装置は、この出力電圧の変動を検出し、負帰還制御により供給電流を制御し、負荷電流の変動に追従させて出力電圧を一定に保とうとする。しかし、負帰還制御には応答遅延が存在し、急激な負荷変動に追従遅れが発生する。そのため、パルス状の負荷電流では、その発生時に出力電圧降下(サグと呼ぶ)が発生し、パルスの終了時に出力電圧上昇（オーバーシュートと呼ぶ）が発生する。サグとオーバーシュートの電圧変動幅が許容できる範囲を超えると、レーダ装置の動作に支障が出る可能性がある。
この問題の対策として、一般的に電源装置の出力部には大容量のコンデンサを実装し、負荷急変時の電流をコンデンサから供給して、出力電圧の変動を低減させている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１８９７９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
電源装置では、出力部に大容量の電解コンデンサを並列に設けてコンデンサバンクを構成し、負荷急変時の電圧変動を低減させている。しかし、大容量のコンデンサを出力部に接続することで、電源装置の出力電圧の電圧回復の応答速度が悪化し、出力電圧が安定するまでの時間が遅くなるといった問題も発生する。
【０００５】
この発明は、出力電流が急変した場合の出力電圧の変動を許容範囲内に抑え、かつ出力電圧が指令値に戻るまでの時間を早くすることを目的とする。
【課題を解決するための手段】
【０００６】
この発明に係る電源装置は、入力される電力を直流の電力に変換する電力変換部と、前記電力変換部が変換した直流の電力を貯える第１のコンデンサと、前記第１のコンデンサの一方の端子に一方の端子が接続した第２のコンデンサと、前記第１のコンデンサの他方の端子と前記第２のコンデンサの他方の端子との間に設けられたスイッチング素子と、前記第１のコンデンサの両側の端子の間の電圧であるコンデンサ電圧を検出するコンデンサ電圧検出部と、前記コンデンサ電圧に基づき前記スイッチング素子を制御するスイッチング素子制御部とを備えたものである。
【０００７】
また、入力される電力を直流の電力に変換する電力変換部と、前記電力変換部が変換した直流の電力を貯える第１のコンデンサと、前記第１のコンデンサの一方の端子に一方の端子が接続した第２のコンデンサと、前記第１のコンデンサの他方の端子と前記第２のコンデンサの他方の端子との間に設けられたスイッチング素子と、前記第１のコンデンサの両側の端子の間の電圧であるコンデンサ電圧を検出するコンデンサ電圧検出部と、前記コンデンサ電圧が指令値と一致するように前記電力変換部を制御する電力変換制御部と、前記コンデンサ電圧と前記指令値との差の絶対値が大きくなる期間には前記スイッチング素子が閉であるように、前記コンデンサ電圧と前記指令値との差の絶対値が小さくなる期間には前記スイッチング素子が開であるように制御するスイッチング素子制御部とを備えたものである。
【発明の効果】
【０００８】
この発明では、出力電流が急変した場合の出力電圧の変動を許容範囲内に抑え、かつ出力電圧が指令値に戻るまでの時間を早くすることができる。
【図面の簡単な説明】
【０００９】
【図１】この発明の実施の形態１に係る電源装置の構成を説明する機能ブロック図である。
【図２】この発明の実施の形態１に係る電源装置が有するＦＥＴ制御部の構成を説明する図である。
【図３】この発明の実施の形態１に係る電源装置の動作を説明するフローチャートである。
【図４】この発明の実施の形態１に係る電源装置のパルス負荷への電力供給時の動作を説明する図である。
【図５】この発明の実施の形態１に係る電源装置の動作をシミュレーションした回路の条件を説明する図を示す。
【図６】この発明の実施の形態１に係る電源装置のパルス負荷の発生時の動作を示すシミュレーション結果を説明する図である。
【図７】この発明の実施の形態１に係る電源装置のパルス負荷の終了時の動作を示すシミュレーション結果を説明する図である。
【図８】この発明の実施の形態２に係る電源装置の構成を説明する機能ブロック図である。
【図９】この発明の実施の形態２に係る電源装置の動作を説明するフローチャートである。
【図１０】この発明の実施の形態２に係る電源装置のパルス負荷への電力供給時の動作を説明する図である。
【図１１】この発明の実施の形態３に係る電源装置の構成を説明する機能ブロック図である。
【図１２】この発明の実施の形態３に係る電源装置が有するＦＥＴ制御部の構成を説明する図である。
【図１３】この発明の実施の形態３に係る電源装置の動作を説明するフローチャートである。
【図１４】この発明の実施の形態３に係る電源装置のパルス負荷への電力供給時の動作を説明する図である。
【発明を実施するための形態】
【００１０】
実施の形態１．
図１は、この発明の実施の形態１に係る電源装置の構成を説明する機能ブロック図である。図１において、この発明の実施の形態１に係る電源装置は、入力される電力を直流の電力に変換する電力変換部である電源回路１と、電源回路１が変換した直流の電力を貯える第１のコンデンサである常時接続コンデンサ２と、常時接続コンデンサ２に並列に接続された第２のコンデンサである可変接続コンデンサ３とスイッチング素子であるＦＥＴ４の直列接続体と、常時接続コンデンサ２の両端に接続される一対の出力端子５Ａ，５Ｂを有する。ＦＥＴ４は、可変接続コンデンサ３を常時接続コンデンサ２に並列に接続するかどうかを切り替えるためのものである。なお、ＦＥＴとは、電界効果トランジスタ(Field Effect Transistor)のことである。他の種類のスイッチング素子を使用してもよい。
【００１１】
常時接続コンデンサ２の両端の電圧であるコンデンサ電圧Ｖｃを検出するコンデンサ電圧検出部である電圧監視回路６と、高圧側の出力端子５Ａに流れる電源装置の出力電流Ｉoを検出する電流監視回路７と、電圧監視回路６で検出されたコンデンサ電圧Ｖｃと電流監視回路７で検出された出力電流Ｉoが入力されてＦＥＴ４の開閉状態SWを制御するスイッチング素子制御部であるＦＥＴ制御部８とをさらに有する。ここで、「電圧を検出する」とは、電圧を計測すること、あるいは、電圧と決められた閾値と比較して比較した結果を求めることを意味する。「電流を検出する」に関しても、同様である。
【００１２】
電流監視回路７で発生する電圧降下は非常に僅かであり、常時接続コンデンサ２の両側の端子の間の電圧であるコンデンサ電圧Ｖｃと出力端子５Ａ，５Ｂの間に発生する電圧である出力電圧とは同じになる。コンデンサ電圧は、常時接続コンデンサ２の両側の端子と異なる部分（出力端子など）で計測してもよい。
【００１３】
コンデンサの端子と出力端子との間には、通常は電圧差を発生させるような回路要素を設けないが、回路要素が設けられる場合でも本願発明を適用できる。コンデンサの端子と出力端子との間に回路要素が存在する場合でも、一対の出力端子は常時接続コンデンサの両側の端子と接続することになる。コンデンサ電圧と出力電圧は決められた関係が存在し、出力端子間など常時接続コンデンサの両側の端子と異なる部分で電圧を検出する場合も、コンデンサ電圧を検出する場合に含む。
【００１４】
電圧監視回路６で検出されたコンデンサ電圧Ｖｃは、電源回路１を制御する電力変換制御部である電源回路制御部９にも入力される。電源回路制御部９は、コンデンサ電圧Ｖｃが指令値Ｖc0と差が許容範囲以内になるように電源回路１を制御する。電源回路制御部９は、電源回路１に内蔵されていてもよい。指令値Ｖc0は、外部から与えられるか、電源回路制御部９がその内部に記憶している。コンデンサ電圧と指令値の差が許容範囲内になるように制御することを、コンデンサ電圧を指令値に一致させるように制御するとも言う。
【００１５】
電源回路１は、例えばスイッチング素子を高速に開閉することで、直流の入力電力を電圧が低い電圧の直流の電力に変換して出力する降圧ＤＣ／ＤＣコンバータである。交流の例えば商用電源からの交流電力を直流電力に変換するものでもよい。直流電力を交流電力に変換し、交流電力を直流電力に変換するものでもよい。直流の電力を出力し、出力端子に並列にコンデンサを有するものであれば、他の種類の電源回路でも本発明を適用できる。
【００１６】
常時接続コンデンサ２と可変接続コンデンサ３の高圧側の端子は接続されている。ＦＥＴ４は、常時接続コンデンサ２および可変接続コンデンサ３の他方の端子の間に存在する。ＦＥＴ４がＯＮ(閉)の場合は、出力端子５Ａ，５Ｂに並列に常時接続コンデンサ２および可変接続コンデンサ３が接続される。ＦＥＴ４がＯＦＦ(開)の場合は、出力端子５Ａ，５Ｂに並列に常時接続コンデンサ２だけが接続される。このように、ＦＥＴ４が開閉することで、出力端子５Ａ，５Ｂに並列に接続されるコンデンサの容量を変更することができる。ＦＥＴ制御部８は、ＦＥＴ４の開閉を制御して出力端子５Ａ，５Ｂの間に接続されるコンデンサの容量を制御するコンデンサ容量制御部でもある。
【００１７】
常時接続コンデンサ２および可変接続コンデンサ３は、図１では１個のコンデンサとして表現しているが、決められた数の例えば電解コンデンサおよびセラミックコンデンサを並列に接続して構成する。
【００１８】
図２は、この発明の実施の形態１に係る電源装置が有するＦＥＴ制御部の構成を説明する図である。ＦＥＴ制御部８は、出力電流Ｉoとコンデンサ電圧Ｖｃが入力されてＦＥＴ４の開閉条件を判断して高電位Ｈ（閉に対応）または低電位Ｌ（開に対応）を出力するロジック部８１、ロジック部８１の出力に基づきＦＥＴ４を駆動するためのドライブ回路８２、ドライブ回路８２がＦＥＴ４を駆動する信号を出力するＦＥＴ駆動端子８３、ロジック部８１の出力とドライブ回路８２の間に設けられた電流制限用の抵抗８４と、抵抗８４に並列に設けられた動作速度向上のための加速コンデンサ８５を有する。
【００１９】
ドライブ回路８２は、出力電圧の電圧低下および電圧上昇の急激な変化に対応できるように、応答速度を向上させるために設けている。ドライブ回路８２は、ＮＰＮ型のバイポーラトランジスタ８６ＮおよびＰＮＰ型のバイポーラトランジスタ８６Ｐのエミッタ同士が接続され、バイポーラトランジスタ８６Ｎのコレクタに電源Ｖｃｃが接続し、バイポーラトランジスタ８６Ｐのコレクタは接地されている。バイポーラトランジスタ８６Ｎおよびバイポーラトランジスタ８６Ｐの接続点がＦＥＴ駆動端子８３に接続される。ＦＥＴ駆動端子８３は、ＦＥＴ４のゲートに接続される。
【００２０】
ロジック部８１の出力は、バイポーラトランジスタ８６Ｎおよびバイポーラトランジスタ８６Ｐのベースに入力される。ロジック部８１の出力が高電位Ｈの場合には、バイポーラトランジスタ８６ＮがＯＮ(閉)しＦＥＴ駆動端子８３の電位がＶｃｃになりＦＥＴ４がＯＮ(閉)になる。ロジック部８１の出力が低電位Ｌの場合には、バイポーラトランジスタ８６ＰがＯＮ(閉)しＦＥＴ駆動端子８３の電位が接地電位になりＦＥＴ４がＯＦＦ(開)になる。
【００２１】
ロジック部８１は、コンパレータ、フリップフロップ、カウンタ、論理演算素子などを組み合わせて、決められた条件を表現して、決められた条件が満足する場合にＦＥＴ４をＯＮ(閉)およびＯＦＦ(開)を制御する信号を出力する。なお、コンデンサ電圧そのものではなく、決められた１個または複数個の電圧とコンデンサ電圧との大小を比較した１個または複数個の結果が入力されてもよい。出力電流そのものではなく、決められた１個または複数個の電流と出力電流との大小を比較した１個または複数個の結果が入力されてもよい。
【００２２】
ＦＥＴ制御部８がＦＥＴ４の開閉を制御する条件を表現するための変数として、既に定義済みのものも含めて、以下のように定義する。
ｔ：現在時刻
Δｔ：ＦＥＴ４の開閉を制御する際の時間の刻み幅。
SW(t)：時刻ｔでのＦＥＴの状態。ＯＮ(閉)またはＯＦＦ(開)をとる。
Ｖｃ(t)：常時接続コンデンサ２の両端の電圧であるコンデンサ電圧。
Ｖu：コンデンサ電圧の適正範囲の上限値。
Ｖd：コンデンサ電圧の適正範囲の下限値。Ｖd＜Ｖu。
Ｖc0：コンデンサ電圧の指令値。Ｖd＜Ｖc0＜Ｖu。
Ｉo(t)：電流監視回路７で検出する出力電流。
Ｉp：パルス負荷に電流を供給中かどうかを判断する閾値。
ΔＩ：出力電流のΔＴ内での変化に対する閾値。
【００２３】
ＦＥＴ制御部８は、以下の条件でＦＥＴ４の開閉を制御する。
（ＦＥＴの開閉の条件）
(条件A)if (電源装置の起動後で決められた時間が経過前)        SW(t)＝ＯＮ;
(条件B)else if ((起動後で決められた時間が経過後)
かつ(前回でＦＥＴがＯＮ：SW(t-Δt)==ＯＮ) )     SW(t)＝ＯＦＦ;
(条件C)else if ((前回がパルス負荷に電流を供給中でない：Ｉo(t-Δt)＜Ｉp)
かつ(出力電流の増加が閾値以上：Ｉo(t)≧Ｉo(t-Δt)＋ΔＩ)
かつ(前回でＦＥＴがＯＦＦ：SW(t-Δt)==ＯＦＦ) )
SW(t)＝ＯＮ;
(条件D)else if ((パルス負荷に電流を供給中：Ｉo(t)≧Ｉp)
かつ(コンデンサ電圧が下限値未満：Ｖｃ(t)＜Ｖd)
かつ(コンデンサ電圧が増加中：Ｖc(t)＞Ｖc(t-Δt))
かつ(前回でＦＥＴがＯＮ：SW(t-Δt)==ＯＮ) )    SW(t)＝ＯＦＦ;
(条件E)else if ((前回がパルス負荷に電流を供給中：Ｉo(t-Δt)≧Ｉp)
かつ(出力電流の減少が閾値以上：Ｉo(t)≦Ｉo(t-Δt)−ΔＩ)
かつ(前回でＦＥＴがＯＦＦ：SW(t-Δt)==ＯＦＦ) )
SW(t)＝ＯＮ;
(条件F)else if ((パルス負荷に電流を供給中でない：Ｉo(t)＜Ｉp)
かつ(コンデンサ電圧が上限値より大きい：Ｖｃ(t)＞Ｖu)
かつ(コンデンサ電圧が減少中：Ｖc(t)＜Ｖc(t-Δt))
かつ(前回でＦＥＴがＯＮ：SW(t-Δt)==ＯＮ) )      SW(t)＝ＯＦＦ;
(条件G)else                                                  SW(t)＝SW(t-Δt);
【００２４】
この実施の形態では、常時はＦＥＴ４をＯＦＦ(開)にしておき、出力電流Ｉoの急激な変化すなわち変化速度が閾値以上の変化を検出した時点からコンデンサ電圧Ｖｃとその指令値Ｖc0との差の絶対値が大きくなる期間だけ、ＦＥＴ４をＯＮ(閉)とする。電源装置の起動直後に可変接続コンデンサ３を充電して、充電後にＦＥＴ４をＯＦＦ(開)にしておくために、(条件A)と(条件B)が存在する。
【００２５】
(条件C)と(条件E)は、出力電流Ｉoの変化速度が閾値以上を検出する条件である。ここでは、前回と今回の出力電流の検出値の差を、出力電流の変化速度とした。前々回以前の出力電流の検出値と今回の検出値とから出力電流の変化速度を求めてもよい。出力電流の変化速度を検出して、変化速度が閾値よりも大きい場合に、ＦＥＴ４をＯＮ(閉)にすればよい。
【００２６】
(条件D)と(条件F)は、コンデンサ電圧Ｖc(t)と指令値Ｖc0との差の絶対値が大きくなる方向でのＶc(t)のピーク（極値）を検出する時点に基づいてＦＥＴ４をＯＦＦ(開)にするための条件である。何らかの原因でピークとなる時点を検出できなかった場合に、コンデンサ電圧Ｖc(t)が指令値Ｖc0との差の絶対値が小さくなるように変化した後でもＦＥＴがＯＮ(閉)を継続することが無いように、(条件D)と(条件F)を記述している。(条件D)での「コンデンサ電圧が増加中」と(条件F)での「コンデンサ電圧が減少中」とは、コンデンサ電圧Ｖc(t)と指令値Ｖc0との差の絶対値が大きくなる方向でのＶc(t)のピークを検出する時点を含んで、その時点以降で成立する条件である。したがって、ピークとなる時点を検出できない場合またはピークを検出する時点でＦＥＴ４をＯＦＦ(開)にできなかった場合でも、ピーク発生後にＦＥＴ４をＯＦＦ(開)にできる。
【００２７】
コンデンサ電圧Ｖc(t)と指令値Ｖc0との差の絶対値が大きくなっているがその変化速度が十分に小さくなった時点を、ピークを検出する時点としてもよい。また、変化速度が十分に小さいことを検出してから決められた時間が経過した後に、ＦＥＴ４をＯＦＦ(開)にしてもよい。コンデンサ電圧Ｖc(t)と指令値Ｖc0との差の絶対値が大きくなる方向でのＶc(t)のピーク（極値）を検出する時点に基づきＦＥＴ４をＯＦＦ(開)にすれば、どのような方法でもよい。
【００２８】
動作を説明する。図３は、この発明の実施の形態１に係る電源装置の動作を説明するフローチャートである。図４は、この発明の実施の形態１に係る電源装置のパルス負荷への電力供給時の動作を説明する図である。図４(a)が負荷電流Ｉo(t)の時間変化を表現し、図４(b)がコンデンサ電圧Ｖc(t)の時間変化を表現し、図４(c)がＦＥＴ４の開閉状態ＳＷ(t)を表現する。図４(b)では、可変接続コンデンサ３を接続および開放する本発明の波形を太い実線で示し、可変接続コンデンサ３を常に接続する場合の波形を破線で示し、可変接続コンデンサ３を常に接続しない場合の波形を細い線で示す。
【００２９】
電源装置を起動後、(条件A)が満足するので、時刻ｔ０にＳＴ０１の初期接続工程でＦＥＴ制御部８はＦＥＴ４をＯＮにする。ＳＴ０２のコンデンサ充電工程で、常時接続コンデンサ２と可変接続コンデンサ３が充電されて、コンデンサ電圧Ｖｃが指令値Ｖc0で一定になる。その後、起動から決められた時間が経過して(条件B)が満足すると、時刻ｔ１にＳＴ０３の初期開放工程で、ＦＥＴ制御部８はＦＥＴ４をＯＦＦにする。
【００３０】
時刻ｔＡで、パルス負荷が電力を消費することを開始する、すなわちパルス負荷が発生すると（ＳＴ０４）、出力電流Ｉoの閾値ΔＩ以上の増加を検出して（ＳＴ０５）、ロジック部８１が(条件C)が満足することを検出して、ＳＴ０６の負荷発生時接続工程で、ＦＥＴ制御部８はＦＥＴ４をＯＮにする。
【００３１】
パルス負荷に電流を供給中かどうかを判断するための出力電流Ｉoに対する閾値Ｉｐは、図４(a)に示すように、パルス負荷発生中の出力電流の例えば半分程度とする。出力電流Ｉoが急激に変化したかどうかを判断する閾値ΔＩは、例えばパルス負荷発生中の出力電流の２０％程度とする。なお、時間の刻み幅ΔＴごとに閾値ΔＩ以上の変化が出力電流Ｉoにある場合を検出するので、出力電流Ｉoの変化速度に対する閾値はΔＩ／ΔＴに相当する。
【００３２】
時刻ｔＡ以降は、パルス負荷に電力を供給するので、コンデンサ電圧Ｖc(t)は低下する。ＦＥＴ４をＯＮにすることで、出力端子５Ａ，５Ｂに並列に接続されたコンデンサの容量が増加するので、ＦＥＴ４がＯＦＦである場合よりも、コンデンサ電圧Ｖc(t)の低下幅を小さくできる。
【００３３】
ＦＥＴ制御部８は、コンデンサ電圧Ｖc(t)を監視して、ＦＥＴ４をＯＦＦする(条件D)が成立するかどうかをチェックする（ＳＴ０７からＳＴ０９）。コンデンサ電圧Ｖc(t)の低下を検出した電源回路制御部９は、電源回路１に対して変換する電力を増加するように制御する。しかし、制御の時間遅れがあるので、しばらくはＶc(t)が低下し続ける。時刻ｔＢで、Ｖc(t)が適正電圧の範囲の下限値Ｖｄよりも小さい状態で、Ｖc(t)が減少から増加に変化する。すなわち時刻ｔＢで、コンデンサ電圧Ｖc(t)がパルス負荷発生後での最小値すなわちピーク（極値）をとる。ＳＴ０９で(条件D)が成立することが検出され、ＳＴ１０の負荷発生時開放工程で、ＦＥＴ制御部８はＦＥＴ４をＯＦＦにする。
【００３４】
(条件Ｄ)にコンデンサ電圧Ｖc(t)が適正電圧の範囲の下限値Ｖｄより小さいという条件も含めている理由は、コンデンサ電圧Ｖc(t)が適正電圧の範囲内で変動している際にピークを検出する度に、ＦＥＴ４を開閉することを避けるためである。(条件F)に関しても同様である。
【００３５】
電源回路１がコンデンサ電圧Ｖc(t)を指令値Ｖc0に戻すために、パルス負荷で使用する電力量よりも大きい電力を出力するので、時刻ｔＢ以降は、電圧が上昇する。ＦＥＴ４をＯＦＦにすることで、出力端子５Ａ，５Ｂに並列に接続されたコンデンサの容量が減少するので、ＦＥＴ４がＯＮである場合よりも、コンデンサ電圧Ｖc(t)を早く指令値Ｖc0まで上昇させることができる。
【００３６】
時刻ｔＣで、パルス負荷が電力を消費することを終了する、すなわちパルス負荷が終了すると（ＳＴ１１）、出力電流Ｉoの変化速度の閾値以上の減少を検出して（ＳＴ１２）、(条件E)が満足すると判断して、ＳＴ１３の負荷終了時接続工程で、ＦＥＴ制御部８はＦＥＴ４をＯＮにする。
【００３７】
時刻ｔＣの直後には、電源回路１がパルス負荷で消費していた電力を発生するのに対して、パルス負荷では電力を消費しないので、電力が余る。余った電力がコンデンサに蓄積されて、コンデンサ電圧Ｖc(t)が上昇する。ＦＥＴ４をＯＮにすることで、出力端子５Ａ，５Ｂに並列に接続されたコンデンサの容量が増加するので、ＦＥＴ４がＯＦＦである場合よりも、コンデンサ電圧Ｖc(t)の上昇幅を小さくできる。
【００３８】
ＦＥＴ制御部８は、コンデンサ電圧Ｖc(t)を監視して、ＦＥＴ４をＯＦＦする(条件F)が成立するかどうかをチェックする（ＳＴ１４からＳＴ１６）。コンデンサ電圧Ｖc(t)の上昇を検出した電源回路制御部９は、電源回路１に対して変換する電力を減少するように制御する。しかし、制御の時間遅れがあるので、しばらくはＶc(t)が上昇し続ける。時刻ｔＤで、Ｖc(t)が適正電圧の範囲の上限Ｖuよりも大きい状態で、Ｖc(t)が増加から減少に変化する。すなわち時刻ｔＤで、コンデンサ電圧Ｖc(t)がパルス負荷終了後での最大値すなわちピーク（極値）をとる。ＳＴ１６で(条件F)が成立することが検出され、ＳＴ１７の負荷終了時開放工程で、ＦＥＴ制御部８はＦＥＴ４をＯＦＦにする。
【００３９】
電源回路１はコンデンサ電圧Ｖc(t)を低下させるように動作しているので、時刻ｔＤ以降は電圧が低下する。ＦＥＴ４をＯＦＦにすることで、出力端子５Ａ，５Ｂに並列に接続されたコンデンサの容量が減少するので、ＦＥＴ４がＯＮである場合よりも、コンデンサ電圧Ｖc(t)が指令値Ｖc0で一定になるまでの時間を早くできる。
【００４０】
コンデンサ電圧Ｖc(t)が指令値Ｖc0で一定になった後で、電源装置を停止するかどうかチェックし（ステップＳ１８）、電源装置を停止しない場合は、ステップＳ０４の前に戻り、パルス負荷の発生を待つ。電源装置を停止する場合は、終了する。
【００４１】
この発明の実施の形態１に係る電源装置の動作を確認するために実施したシミュレーション条件とシミュレーション結果について説明する。図５に、この発明の実施の形態１に係る電源装置の動作をシミュレーションした回路の条件を説明する図を示す。
【００４２】
電源回路１として、同期整流式の降圧ＤＣ/ＤＣコンバータを用いた。降圧ＤＣ/ＤＣコンバータでは、スイッチング素子のデューティ比を変更することで出力電圧すなわちコンデンサ電圧を制御する。デューティ比の制御は、検出したコンデンサ電圧Ｖｃと指令値Ｖc0をエラーアンプによって比較し、差を降圧ＤＣ/ＤＣコンバータにフィードバックすることで行う。コンデンサ電圧の指令値Ｖc0は１２Ｖとする。常時接続コンデンサ２および可変接続コンデンサ３の静電容量は、それぞれ２７０μＦとする。パルス負荷は、電流が１０Ａで一定で０．５ｍｓ継続する負荷とする。
【００４３】
図６は、この発明の実施の形態１に係る電源装置のパルス負荷の発生時の動作を示すシミュレーション結果を説明する図である。図６(a)に、出力電流Ｉoの波形２１とコンデンサ電圧Ｖｃの波形を示す。コンデンサ電圧Ｖｃは、本発明による波形２２、可変接続コンデンサを常に接続した場合の波形２３、可変接続コンデンサを常に接続しない場合の波形２４の３つの波形を示す。図６(b)に、本発明によるコンデンサ電圧Ｖｃの波形２２とＦＥＴ４の開閉状態２５を示す。
【００４４】
ｔ＝１．０ｍｓでパルス負荷が発生すると、コンデンサ電圧Ｖｃが低下する。本発明ではコンデンサ電圧Ｖｃの低下幅は約０．３５Ｖであり、可変接続コンデンサを常に接続した場合の約０．３２Ｖとほぼ同じであり、可変接続コンデンサを常に接続しない場合の約０．４４Ｖよりも小さくなる。コンデンサ電圧Ｖｃは最小値をとった後、指令値Ｖc0よりも大きくなったり小さくなったりして、振動しながら指令値Ｖc0である１２Ｖに落ち着く。パルス負荷の発生から最初に１２Ｖに戻るまでの時間で比較すると、本発明では約０．０７ｍｓで最も早い。可変接続コンデンサを常に接続した場合は、約０．１２ｍｓである。本発明では、コンデンサ電圧が早く指令値に戻すことができる。
【００４５】
図７は、この発明の実施の形態１に係る電源装置のパルス負荷の終了時の動作を示すシミュレーション結果を説明する図である。図７(a)に、出力電流Ｉoとコンデンサ電圧Ｖｃの波形を示す。コンデンサ電圧Ｖｃは、本発明による波形２２、可変接続コンデンサを常に接続した場合の波形２３、可変接続コンデンサを常に接続しない場合の波形２４の３つの波形を示す。図７(b)に、本発明によるコンデンサ電圧Ｖｃの波形２２とＦＥＴ４の開閉状態２５を示す。
【００４６】
ｔ＝１．５ｍｓでパルス負荷が終了すると、コンデンサ電圧Ｖｃが上昇する。本発明ではコンデンサ電圧の上昇幅は約０．３２Ｖであり、可変接続コンデンサを常に接続しない場合の約０．４４Ｖよりも小さくなる。コンデンサ電圧Ｖｃは振動しながら指令値Ｖc0である１２Ｖに落ち着く。パルス負荷の発生から３回目に１２Ｖになるまでの時間で比較すると、本発明では約０．１３ｍｓである。可変接続コンデンサを常に接続した場合は、約０．１７ｍｓである。本発明では、コンデンサ電圧が早く指令値に収束できる。
【００４７】
以上のように、パルス負荷の発生または終了を検出して、可変接続コンデンサを常時接続コンデンサとともに出力端子に並列に接続することで、コンデンサ電圧の変動幅を、常時接続コンデンサだけを出力端子に並列に接続する場合よりも小さくすることできる。また、コンデンサ電圧の低下または上昇のピーク（極値）を検出して出力端子と並列に接続した可変接続コンデンサの接続を解除することで、可変接続コンデンサを出力端子に並列に接続し続けた場合よりもコンデンサ電圧が指令値で落ち着くまでの時間を早くできるという効果がある。要するに、本発明によれば、コンデンサ電圧の変動幅を小さくでき、コンデンサ電圧を指令値に早く戻すことができる。
【００４８】
ＦＥＴ制御部８がコンデンサ電圧と出力電流に基づきＦＥＴ４を制御したが、コンデンサ電圧だけに基づきＦＥＴ４を制御してもよい。
【００４９】
電源装置から電力を供給される設備の側から、電力の消費を開始するタイミングすなわち出力電流が変化（増加）するタイミング、および電力の消費を終了するタイミングすなわち出力電流が変化（減少）するタイミングのどちらか少なくとも一方が通知されて、通知されたタイミングに基づきＦＥＴ４をＯＦＦ(開)またはＯＮ(閉)の少なくとも一方に変化させるようにしてもよい。
【００５０】
ＦＥＴ制御部は、コンデンサ電圧とその指令値との差の絶対値が大きくなる期間にはＦＥＴが閉であるように、コンデンサ電圧と指令値との差の絶対値が小さくなる期間にはＦＥＴが開であるように制御するものであれば、どのようなものでもよい。
以上のことは他の実施の形態でもあてはまる。
【００５１】
実施の形態２．
実施の形態２は、ＦＥＴ制御部がコンデンサ電圧だけを入力として、可変接続コンデンサと直列に接続したＦＥＴの開閉を制御する場合である。図８は、この発明の実施の形態２に係る電源装置の構成を説明する機能ブロック図である。実施の形態１の場合の図１と異なる点だけを説明する。実施の形態２の電源装置は、電流監視回路７を有しない。ＦＥＴ制御部８Ａは、電圧監視回路６で検出されたコンデンサ電圧Ｖｃだけに基づき、ＦＥＴ４の開閉を制御する。
【００５２】
ＦＥＴ制御部８ＡがＦＥＴ４の開閉を制御する条件を表現するための変数として、以下のものを追加で定義する。
ΔＶ：コンデンサ電圧Ｖｃと指令値Ｖc0との差の絶対値に対する閾値。
【００５３】
ＦＥＴ制御部８Ａは、以下の条件でＦＥＴ４の開閉を制御する。
（ＦＥＴの開閉の条件）
(条件A1)if ((電源装置の起動後で決められた時間が経過前)
かつ(前回でＦＥＴがＯＦＦ：SW(t-Δt)==ＯＦＦ) )     SW(t)＝ＯＮ;
(条件D)else if ((パルス負荷に電流を供給中：Ｉo(t)≧Ｉp)
かつ(コンデンサ電圧が下限値未満：Ｖｃ(t)＜Ｖd)
かつ(コンデンサ電圧が増加中：Ｖc(t)＞Ｖc(t-Δt))
かつ(前回でＦＥＴがＯＮ：SW(t-Δt)==ＯＮ) )    SW(t)＝ＯＦＦ;
(条件F)else if ((パルス負荷に電流を供給中でない：Ｉo(t)＜Ｉp)
かつ(コンデンサ電圧が上限値より大きい：Ｖｃ(t)＞Ｖu)
かつ(コンデンサ電圧が減少中：Ｖc(t)＜Ｖc(t-Δt))
かつ(前回でＦＥＴがＯＮ：SW(t-Δt)==ＯＮ) )    SW(t)＝ＯＦＦ;
(条件H)else if ((前回でコンデンサ電圧と指令値の差の絶対値が閾値以下：
|Ｖｃ(t-Δt)−Ｖc0(t-Δt)|≦ΔＶ)
かつ(コンデンサ電圧と指令値の差の絶対値が閾値以下：
|Ｖｃ(t)−Ｖc0(t)|≦ΔＶ)
かつ(前回でＦＥＴがＯＦＦ：SW(t-Δt)==ＯＦＦ) )
SW(t)＝ＯＮ;
(条件G)else                                                SW(t)＝SW(t-Δt);
【００５４】
この実施の形態２では、常時はＦＥＴ４をＯＮ(閉)にしておき、出力電流の急激な変化後にコンデンサ電圧Ｖｃとその指令値Ｖc0との差の絶対値が小さくなる期間だけ、ＦＥＴ４をＯＦＦ(開)にする。そのため、実施の形態１の場合と比較して、起動から決められた時間が経過するとＦＥＴ４をＯＦＦ(開)にするという(条件B)を使用しない。また、パルス負荷の発生と終了を検出してＦＥＴ４をＯＮ(閉)にする(条件C)と(条件E)の替わりに、コンデンサ電圧Ｖｃとの指令値Ｖc0との差の絶対値が閾値ΔＶ以下である状態が決められた回数（ここでは２回）だけ継続した場合に、ＦＥＴ４をＯＮ(閉)にするという(条件H)を有している。
【００５５】
時間の刻み幅ごとにＦＥＴ４をＯＮ(閉)にするかどうかチェックしたが、時間に対して連続的にＦＥＴ４をＯＮ(閉)にするかどうかチェックしてもよい。コンデンサ電圧Ｖｃとの指令値Ｖc0との差の絶対値が閾値ΔＶ以下である状態が決められた時間以上に継続した場合にＦＥＴ４をＯＮ(閉)にすればよい。
【００５６】
動作を説明する。図９は、この発明の実施の形態２に係る電源装置の動作を説明するフローチャートである。図１０は、この発明の実施の形態２に係る電源装置のパルス負荷への電力供給時の動作を説明する図である。図１０(a)が負荷電流Ｉo(t)の時間変化を表現し、図１０(b)がコンデンサ電圧Ｖc(t)の時間変化を表現し、図１０(c)がＦＥＴ４の開閉状態を表現する。
【００５７】
電源装置を起動後、(条件A1)が満足するので、時刻ｔ０にＳＴ０１の初期接続工程でＦＥＴ制御部８ＡはＦＥＴ４をＯＮにする。ＳＴ０２のコンデンサ充電工程で、常時接続コンデンサ２と可変接続コンデンサ３が充電されて、コンデンサ電圧が指令値Ｖc0で一定になる。この実施の形態２では、(条件B)を使用しないので、ＦＥＴ４はＯＮのままである。
【００５８】
時刻ｔＡで、パルス負荷が発生すると（ＳＴ０４）、パルス負荷に電力を供給するので、コンデンサ電圧Ｖc(t)は低下する。ＦＥＴ４がパルス負荷の発生前からＯＮなので出力端子５Ａ，５Ｂに並列に常時接続コンデンサ２と可変接続コンデンサ３が接続している。そのため、ＦＥＴ４がＯＦＦで出力端子５Ａ，５Ｂに並列に常時接続コンデンサ２だけが接続している場合よりも、コンデンサ電圧Ｖc(t)の低下幅を小さくできる。
【００５９】
ＦＥＴ制御部８Ａは、コンデンサ電圧Ｖc(t)を監視して、ＦＥＴ４をＯＦＦする(条件D)が成立するかどうかをチェックする（ＳＴ０７からＳＴ０９）。コンデンサ電圧Ｖc(t)の低下に応じて電源回路１は変換する電力を増加する。しかし、制御の時間遅れがあるので、しばらくはＶc(t)が低下し続ける。時刻ｔＢで、Ｖc(t)が適正電圧の範囲の下限Ｖｄよりも小さい状態で、Ｖc(t)が減少から増加に変化する。ＳＴ０９で(条件D)が成立することが検出され、ＳＴ１０の負荷発生時開放工程で、ＦＥＴ制御部８ＡはＦＥＴ４をＯＦＦにする。
【００６０】
電源回路１がコンデンサ電圧Ｖc(t)を指令値Ｖc0に戻すために、パルス負荷で使用する電力量よりも大きい電力を出力するので、時刻ｔＢ以降は、コンデンサ電圧Ｖc(t)が上昇する。コンデンサ電圧Ｖc(t)が指令値Ｖc0に戻る際にＦＥＴ４をＯＦＦにすることで、出力端子５Ａ，５Ｂに並列に接続されたコンデンサの容量が減少する。そのため、ＦＥＴ４がＯＮである場合よりも、コンデンサ電圧Ｖc(t)を早く指令値Ｖc0まで上昇させることができる。
【００６１】
ＦＥＴ４がＯＦＦなので、ＦＥＴ制御部８Ａはコンデンサ電圧を監視して、ＦＥＴ４をＯＮにする(条件H)が成立するかどうかをチェックする（ＳＴ２１とＳＴ２２）。時刻ｔＥでコンデンサ電圧Ｖc(t)が指令値Ｖc0との差が閾値ΔＶ以下になる状態が２回連続して検出される。ＳＴ２２で(条件H)が成立することが検出され、ＳＴ２３のパルス負荷発生時の電圧安定時接続工程で、ＦＥＴ制御部８ＡはＦＥＴ４をＯＮにする。
【００６２】
時刻ｔＣでパルス負荷が終了すると（ＳＴ１１）、電源回路１がパルス負荷で消費していた電力を発生するのに対して、パルス負荷では電力を消費しないので、電力が余る。余った電力がコンデンサに蓄積されて、時刻ｔＣ以降はコンデンサ電圧Ｖc(t)が上昇する。ＦＥＴ４をＯＮにすることで、出力端子５Ａ，５Ｂに並列に接続されたコンデンサの容量が増加するので、ＦＥＴ４がＯＦＦである場合よりも、コンデンサ電圧Ｖc(t)の上昇幅を小さくできる。
【００６３】
ＦＥＴ制御部８Ａは、コンデンサ電圧Ｖc(t)を監視して、ＦＥＴ４をＯＦＦする(条件F)が成立するかどうかをチェックする（ＳＴ１４からＳＴ１６）。コンデンサ電圧Ｖc(t)の上昇に応じて電源回路１は出力する電力を減少する。しかし、制御の時間遅れがあるので、しばらくはＶc(t)が上昇し続ける。時刻ｔＤに、Ｖc(t)が適正電圧の範囲の上限Ｖuよりも大きい状態で、Ｖc(t)が増加から減少に変化する。ＳＴ１６で(条件F)が成立することが検出され、ＳＴ１７の負荷終了時開放工程で、ＦＥＴ制御部８ＡはＦＥＴ４をＯＦＦにする。
【００６４】
電源回路１はコンデンサ電圧Ｖc(t)を低下させるように動作するので、時刻ｔＤ以降はＶc(t)が低下する。ＦＥＴ４をＯＦＦにすることで、出力端子５Ａ，５Ｂに並列に接続されたコンデンサの容量が減少するので、ＦＥＴ４がＯＮである場合よりも、コンデンサ電圧Ｖc(t)が指令値Ｖc0で一定になるまでの時間を早くできる。
【００６５】
ＦＥＴ４がＯＦＦなので、ＦＥＴ制御部８Ａはコンデンサ電圧Ｖc(t)を監視して、ＦＥＴ４をＯＮする(条件H)が成立するかどうかをチェックする（ＳＴ３１とＳＴ３２）。時刻ｔＥでコンデンサ電圧Ｖc(t)が指令値Ｖc0との差が閾値ΔＶ以下になる状態が２回連続して検出される。ＳＴ３２で(条件H)が成立することが検出され、ＳＴ３３のパルス負荷終了時の電圧安定時接続工程で、ＦＥＴ制御部８ＡはＦＥＴ４をＯＮにする。
【００６６】
コンデンサ電圧Ｖc(t)が指令値Ｖc0で一定になった後で、電源装置を停止するかどうかチェックし（ステップＳ１８）、電源装置を停止しない場合は、ステップＳ０４の前に戻り、パルス負荷の発生を待つ。電源装置を停止する場合は、終了する。
【００６７】
この実施の形態２でも、パルス負荷が発生および終了する際のコンデンサ電圧の変動幅を小さくでき、コンデンサ電圧を指令値に早く戻すことができる。
【００６８】
実施の形態３．
実施の形態３は、パルス負荷を消費する機器からパルス負荷の発生と終了のタイミングが通知されてＦＥＴ制御部が可変接続コンデンサと直列に接続したＦＥＴの開閉を制御する場合である。図１１は、この発明の実施の形態３に係る電源装置の構成を説明する機能ブロック図である。実施の形態１の場合の図１と異なる点だけを説明する。実施の形態３の電源装置は、電流監視回路７を有しない。電圧監視回路６が検出するコンデンサ電圧Ｖｃは、ＦＥＴ制御部８Ｂで使用されない。パルス負荷を消費する機器がパルス負荷の発生と終了のタイミングを通知するタイミング信号を出力するタイミング出力部５０が存在する。なお、パルス負荷の発生と終了のタイミングは、電源装置から見れば出力電流が変化するタイミングであり、タイミング信号により通知されるタイミングを電流変化タイミングと呼ぶ。タイミング信号では、パルス負荷の電流の大きさも通知する。
【００６９】
図１２は、この発明の実施の形態３に係る電源装置が有するＦＥＴ制御部の構成を説明する図である。ＦＥＴ制御部８Ｂは、ロジック部８１を有さず、ＦＥＴ４をＯＮまたはＯＦＦにするタイミングを決定する制御タイミング決定部８７と、パルス電流の大きさからパルス負荷の発生または終了によりコンデンサ電圧が変化し始めてからピークになるまでの時間を計算するピーク時間計算部８８とを有する。制御タイミング決定部８７の出力が抵抗８４と加速コンデンサ８５を介してドライブ回路８２に入力される。
【００７０】
制御タイミング決定部８７は、パルスタイミング出力部５０から入力されたタイミング信号に基づきＦＥＴ４をＯＮするタイミングを決める。例えばパルス負荷の発生と終了のＴ１前にタイミング信号が通知されるとすると、通知されてから例えばＴ１／２後にＦＥＴ４をＯＮにする信号を出力する。
【００７１】
ピーク時間計算部８８は、パルス負荷の電流の大きさすなわち出力電流の変化の大きさである電流変化幅が与えられて、パルス負荷の発生からコンデンサ電圧が低下してピーク（極値）を取るまでの時間である低下ピーク時間Ｔ２と、パルス負荷の終了からコンデンサ電圧が上昇してピークを取るまでの時間である上昇ピーク時間Ｔ３を求める。なお、パルス負荷の発生と終了で出力電流の変化後にコンデンサ電圧がピーク（極値）を取るまでの時間が同じとして、出力電流が変化するタイミングである電流変化タイミングからコンデンサ電圧がピークを取るまでのピーク時間を計算してもよい。低下ピーク時間Ｔ２と上昇ピーク時間Ｔ３も、ピーク時間である。
【００７２】
制御タイミング決定部８７は、ピーク時間計算部８８が計算した低下ピーク時間Ｔ２に基づいて、パルスの発生のタイミング信号が通知されてから(Ｔ１＋Ｔ２)後にＦＥＴ４をＯＦＦにする信号を出力する。また、制御タイミング決定部８７は、ピーク時間計算部８８が計算した上昇ピーク時間Ｔ３に基づいて、パルスの発生のタイミング信号が通知されてから(Ｔ１＋Ｔ３)後にＦＥＴ４をＯＦＦにする信号を出力する。
【００７３】
制御タイミング決定部８７は、電源装置の起動からの時間に基づきＦＥＴ４をＯＮまたはＯＦＦする信号も出力する。
【００７４】
動作を説明する。図１３は、この発明の実施の形態３に係る電源装置の動作を説明するフローチャートである。図１４は、この発明の実施の形態３に係る電源装置のパルス負荷への電力供給時の動作を説明する図である。図１４(a)が負荷電流Ｉo(t)の時間変化を表現し、図１４(b)がコンデンサ電圧Ｖc(t)の時間変化を表現し、図１４(c)がＦＥＴ４の開閉状態を表現する。
【００７５】
電源装置を起動後、ＳＴ０１の初期接続工程で、(条件A)が満足するので、時刻ｔ０にＦＥＴ制御部８ＢはＦＥＴ４をＯＮにする。ＳＴ０２のコンデンサ充電工程で、常時接続コンデンサ２と可変接続コンデンサ３が充電されて、コンデンサ電圧が指令値Ｖc0で一定になる。その後、起動から決められた時間が経過し(条件B)が満足すると、時刻ｔ１にＳＴ０３の初期開放工程で、ＦＥＴ制御部８ＢはＦＥＴ４をＯＦＦにする。
【００７６】
時刻ｔＧ（＝ｔＡ−Ｔ１）にパルス発生のタイミング信号が通知される（ＳＴ４１）。ＳＴ４２のＦＥＴ制御タイミング決定工程で、ＦＥＴ制御部８Ｂは、通知されたパルス電流の大きさから低下ピーク時間Ｔ２を計算し、ＦＥＴ４をＯＮにする時刻ｔＨとＦＥＴ４をＯＦＦにする時刻ｔＪを以下のように決める
ｔＨ＝ｔＧ＋Ｔ１／２、ｔＪ＝ｔＧ＋Ｔ１＋Ｔ２
【００７７】
ＳＴ４３の負荷発生時接続工程で、時刻ｔＨにＦＥＴ制御部８Ｂは、ＦＥＴ４をＯＮにする。
【００７８】
時刻ｔＡで、パルス負荷が発生する（ＳＴ０４）。時刻ｔＡ以降は、パルス負荷に電力を供給するので、コンデンサ電圧Ｖc(t)は低下する。ＦＥＴ４をＯＮにすることで、出力端子５Ａ，５Ｂに並列に接続されたコンデンサの容量が増加するので、ＦＥＴ４がＯＦＦである場合よりも、コンデンサ電圧Ｖc(t)の低下幅を小さくできる。
【００７９】
コンデンサ電圧Ｖc(t)の低下に応じて電源回路１は変換する電力を増加する。しかし、制御の時間遅れがあるので、しばらくはＶc(t)が低下し続ける。その後、Ｖc(t)が適正電圧の範囲の下限値Ｖｄよりも小さい状態で、Ｖc(t)が増加に転じる。
【００８０】
ＳＴ４４の負荷発生時開放工程で、時刻ｔＪにＦＥＴ制御部８Ｂは、ＦＥＴ４をＯＦＦにする。時刻ｔＪは、パルス負荷の発生後にＶc(t)が最小値をとる時刻とほぼ一致する。
【００８１】
電源回路１がコンデンサ電圧Ｖc(t)を指令値Ｖc0に戻すために、パルス負荷で使用する電力量よりも大きい電力を出力するので、電圧が上昇する。ＦＥＴ４をＯＦＦにすることで、出力端子５Ａ，５Ｂに並列に接続されたコンデンサの容量が減少するので、ＦＥＴ４がＯＮである場合よりも、コンデンサ電圧Ｖc(t)を早く指令値Ｖc0まで上昇させることができる。
【００８２】
時刻ｔＫ（＝ｔＣ−Ｔ１）にパルス発生のタイミング信号が通知される（ＳＴ５１）。ＳＴ５２のＦＥＴ制御タイミング決定工程で、ＦＥＴ制御部８Ｂは、通知されたパルス電流の大きさから上昇ピーク時間Ｔ３を計算し、ＦＥＴ４をＯＮにする時刻ｔＬとＦＥＴ４をＯＦＦにする時刻ｔＭを以下のように決める
ｔＬ＝ｔＫ＋Ｔ１／２、ｔＭ＝ｔＫ＋Ｔ１＋Ｔ３
【００８３】
ＳＴ５３の負荷終了時接続工程で、時刻ｔＬにＦＥＴ制御部８Ｂは、ＦＥＴ４をＯＮにする。
【００８４】
時刻ｔＣで、パルス負荷が終了する（ＳＴ１１）。時刻ｔＣ直後は、電源回路１がパルス負荷で消費していた電力を発生するのに対して、パルス負荷では電力を消費せず、電力が余る。余った電力がコンデンサに蓄積されて、コンデンサ電圧Ｖc(t)が上昇する。ＦＥＴ４をＯＮにすることで、出力端子５Ａ，５Ｂに並列に接続されたコンデンサの容量が増加するので、ＦＥＴ４がＯＦＦである場合よりも、コンデンサ電圧Ｖc(t)の上昇幅を小さくできる。
【００８５】
コンデンサ電圧Ｖc(t)の上昇に応じて電源回路１は変換する電力を減少するが、制御の時間遅れがあるので、しばらくはＶc(t)が上昇し続ける。その後、Ｖc(t)が適正電圧の範囲の上限Ｖuよりも大きい状態で、Ｖc(t)が減少に転じる。
【００８６】
ＳＴ５４の負荷終了時開放工程で、時刻ｔＪにＦＥＴ制御部８Ｂは、ＦＥＴ４をＯＦＦにする。時刻ｔＪは、Ｖc(t)が最大値を取る時刻とほぼ一致する。
【００８７】
電源回路１はコンデンサ電圧Ｖc(t)を指令値Ｖc0と一致するように動作するので、電圧が低下する。ＦＥＴ４をＯＦＦにすることで、出力端子５Ａ，５Ｂに並列に接続されたコンデンサの容量が減少するので、ＦＥＴ４がＯＮである場合よりも、コンデンサ電圧Ｖc(t)が指令値Ｖc0で一定になるまでの時間を早くできる。
【００８８】
コンデンサ電圧Ｖc(t)が指令値Ｖc0で一定になった後で、電源装置を停止するかどうかチェックし（ステップＳ１８）、電源装置を停止しない場合は、ステップＳ４１の前に戻り、パルス負荷の発生を待つ。電源装置を停止する場合は、終了する。
【００８９】
この実施の形態３でも、コンデンサ電圧の変動幅を小さくでき、コンデンサ電圧を指令値に早く戻すことができる。
【００９０】
この実施の形態では、制御タイミング決定部が、出力電流の増加および減少の両方で変化する際に、ＦＥＴ４をＯＮ(閉)およびＯＦＦ(開)するタイミングを決定した。制御タイミング決定部は、出力電流の増加および減少のどちらか少なくとも一方に変化する際に、ＦＥＴ４をＯＮ(閉)およびＯＦＦ(開)にするタイミングの少なくとも一方を決定するものでもよい。通知された電流変化タイミングによらないでＦＥＴ４をＯＮ(閉)またはＯＦＦ(開)にする方法は、実施の形態１または２で示した方法または他の方法によればよい。
【００９１】
タイミング信号とともにパルス負荷での出力電流の大きさである電流変化幅が通知されたが、出力電流の大きさが決まっている場合には、電流変化幅を通知しなくてもよい。電流変化幅はタイミング信号と同時でなくてもよく、出力電流が変化するタイミングである電流変化タイミングの前までに通知されればよい。
【符号の説明】
【００９２】
１：電源回路（電力変換部）
２：常時接続コンデンサ（第１のコンデンサ）
３：可変接続コンデンサ（第２のコンデンサ）
４：ＦＥＴ（スイッチング素子）
５Ａ、５Ｂ：出力端子
６：電圧監視回路
７：電流監視回路
８、８Ａ、８Ｂ：ＦＥＴ制御部（スイッチング素子制御部）
９：電源回路制御部（電力変換制御部）
８１：ロジック部
８２：ドライブ回路
８３：ＦＥＴ駆動端子
８４：抵抗
８５：加速コンデンサ
８６Ｎ、８６Ｐ：バイポーラトランジスタ
８７：制御タイミング決定部
８８：ピーク時間計算部
２１：出力電流Ｉoの波形
２２：コンデンサ電圧Ｖcの波形（本発明）
２３：コンデンサ電圧Ｖcの波形（可変接続コンデンサを常に非接続）
２４：コンデンサ電圧Ｖcの波形（可変接続コンデンサを常に接続）
２５：ＦＥＴの開閉状態ＳＷ
５０：パルスタイミング出力部
【図１】
2015213405.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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