(57)【要約】【課題】同一チップで一度にアクセスされるデータ転送量を変えてもトータルのピークバンド幅を一定に保つ半導体記憶装置の提供。【解決手段】複数のバンクと、複数のデータ入出力端子と、制御信号端子と、アドレス信号端子と、バンクをまとめて一つの独立したチップとして動作可能な少なくとも１つ又は複数のバーチャルチップを備え、複数のデータ入出力端子のそれぞれは１又は複数のバーチャルチップのいずれか一つに属すると共に、複数の制御信号端子と複数のアドレス信号端子は、１又は複数のバーチャルチップのそれぞれで共有される。【選択図】図１
2015099630.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルがマトリクス状に配置されてなるメモリセルアレイを含む複数のバンクと、
データ信号を入力及び／又は出力する複数のデータ信号端子と、
制御信号を入力する複数の制御信号端子と、
アドレス信号を入力する複数のアドレス信号端子と、
前記複数のバンクのうち所定個数のバンクをまとめて一つの独立したチップとして動作可能とされる１又は複数のバーチャルチップと、
を備え、
前記複数のデータ信号端子は、各バーチャルチップに個別に割り当てられ、
前記複数の制御信号端子と前記複数のアドレス信号端子とは、複数のバーチャルチップ構成の場合、前記複数のバーチャルチップ間で共有される、ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、複数品種に展開可能な半導体記憶装置に関する。
【背景技術】
【０００２】
近年、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）はクロック周波数の向上により、そのデータ転送レート（バンド幅）が著しく向上している。例えば、ＤＤＲ３（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ３）規格のＳＤＲＡＭでは最大クロック周波数が８００ＭＨｚとなり、ＤＱピン１ピン当りのデータ転送レートは１．６Ｇｂｐ／ｓに達する。従ってＤＱピンの数が４バイト＝３２ピンのチップでは、単品でも６．４ＧＢ／ｓのバンド幅が得られる。
【０００３】
一方、ＤＲＡＭコアであるメモリセルアレイの動作速度の向上は、クロック周波数の向上に比べて遅いため、高いデータ転送レートを達成するためには、アレイから同時に読み出す（プリフェッチする）ビット数を増やして対応することになる。
【０００４】
ＤＤＲ３規格の場合は、１ＤＱピン当り８ビットのプリフェッチを行い、これをシリアライザでパラレル−シリアル変換して連続して出力（バースト読出し）する。
【０００５】
書込みの場合も同様に、１ＤＱピンあたり８ビットのデータを連続して入力（バースト書込み）し、これをデシリアライザでシリアル−パラレル変換を行い、８ビットを同時にメモリアレイに書き込む。
【０００６】
上記の８ビット連続するアクセス（バーストアクセス）は、ＳＤＲＡＭに対する１回の読出し、又は書込み要求で実行される。
【０００７】
このため、例えば３２個のＤＱピンを持つ構成（ｘ３２構成）の場合、１回のアクセスで読出し、又は書込みされるデータ量は４バイト（＝３２ビット）ｘ８連続アクセス＝３２バイトとなる。
【０００８】
この値は、マイクロプロセッサとメインメモリの間の１度のデータ転送量としては大きな値であり、多くのアプリケーションは、これより少ないデータ転送量を必要とする。
【０００９】
一方、マイクロプロセッサやマイクロコントローラに複数個のＣＰＵコアが搭載されるようになり、各コアが独立して異なるタスクを実効するようになってきており、１個のコアに対する１回当りのデータ転送量は多くなくても、マルチコアプロセッサ全体としては多くのデータ転送量が必要になる。
【００１０】
それも、メインメモリ上で各コアに割り当てられた異なった領域に対するデータ転送を行う必要が生ずる。
【００１１】
このような要求は、従来のＤＲＡＭが提供している仕様では満足できなくなってきている。
【００１２】
【特許文献１】特開平８−１１１０８８号公報
【特許文献２】特開２０００−１１６４１号公報
【特許文献３】特開２０００−６８４４１号公報
【特許文献４】特開２００３−２４２８００号公報
【特許文献５】米国特許出願公開第２００６／０１１７１５５号明細書（ＵＳ２００６／０１１７１５５Ａ１）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
近年、シンクロナス（Ｓ）ＤＲＡＭはクロック周波数の向上により、そのデータ転送レート（バンド幅）が著しく向上している。例えば、ＤＤＲ３規格のＳＤＲＡＭでは最大クロック周波数が８００ＭＨｚとなり、ＤＱピン１ピン当りのデータ転送レートは１．６Ｇｂｐ／ｓに達する。従ってＤＱピンの数が４バイト＝３２ピンのチップでは、単品でも６．４ＧＢ／ｓのバンド幅が得られる。
【００１４】
一方、ＤＲＡＭコアであるメモリセルアレイの動作速度の向上は、クロック周波数の向上に比べて遅いため、高いデータ転送レートを達成するためには、アレイから同時に読み出す（プリフェッチする）ビット数を増やして対応することになる。ＤＤＲ３規格の場合．１ＤＱピン当り８ビットのプリフェッチを行い、これをシリアライザでパラレル−シリアル変換して連続して出力（バースト読出し）する。書込みの場合も同様に、１ＤＱピンあたり８ビットのデータを連続して入力（バースト書込み）し、これをデシリアライザでシリアル−パラレル変換を行い、８ビットを同時にメモリアレイに書き込む。
【００１５】
上記の８ビット連続するアクセス（バーストアクセス）は、ＳＤＲＡＭに対する１回の読出し、又は書込み要求で実行される。
【００１６】
このため、例えば３２個のＤＱピンを持つ構成（ｘ３２構成）の場合、１回のアクセスで読出し、又は書込みされるデータ量は４バイト（＝３２ビット）ｘ８連続アクセス＝３２バイトとなる。
【００１７】
この値は、マイクロプロセッサとメインメモリの間の１度のデータ転送量としては大きな値であり、多くのアプリケーションはこれより少ないデータ転送量を必要とする。
【００１８】
そこで、このような問題に対処するために、ＤＲＡＭメーカでは、例えば同じチップでＤＱピンの数を変えた品種や、バンク数を変えた品種を、
・ワイヤボンディング切り替え、
・ヒューズ切断、
・配線工程におけるマスクの切り替え、
・モードレジスタ設定値の切り替え、
等の手段を使って展開し、顧客の要求に合わせた製品を供給している（例えば上記特許文献１乃至４参照）。
【００１９】
しかしながら、ＤＱピンの数を少なくすると、同じクロック周波数のＳＤＲＡＭでもバンド幅が小さくなってしまい、せっかくの高速性能を十分活かせないという問題がある。
【００２０】
また、例えばｘ８構成の単品ＳＤＲＡＭを４個使えば、ｘ３２構成の単品１個と同じバンド幅が得られるが、必要以上にメインメモリの容量を持つことになり、システムのコストの増加、実装面積の増加などの問題がある。
【００２１】
図２０乃至図２５は、上記の問題を説明するために、ＤＤＲ３規格のＳＤＲＡＭの動作波形を示した図である。図２０乃至図２５において、ＣＬＫはクロック、ＣＭＤはコマンド（Ａ０はバンクアクティブ、Ｒ０はリードコマンド、Ｗ０はライトコマンド、Ｐ０はプレチャージコマンド）、ＡＤＤはアドレス信号（Ｘ０はＸ（ロウ）アドレス、Ｙ０はＹ（カラム）アドレス）である。図面作成の都合で４ＤＱはデータ端子ＤＱ４本分を表している。図２０は、８ＭＷｏｒｄｘ３２Ｂｉｔｘ８Ｂａｎｋ、１６ＭＷｏｒｄｘ１６Ｂｉｔｘ８Ｂａｎｋ、３２ＭＷｏｒｄｘ８Ｂｉｔｘ８Ｂａｎｋ、６４ＭＷｏｒｄｘ４Ｂｉｔｘ８Ｂａｎｋ構成のリード動作を示している。図２１は図２０の左半分、図２２は図２０の右半分を示す部分拡大図である。
【００２２】
図２３は、８ＭＷｏｒｄｘ３２Ｂｉｔｘ８Ｂａｎｋ、１６ＭＷｏｒｄｘ１６Ｂｉｔｘ８Ｂａｎｋ、３２ＭＷｏｒｄｘ８Ｂｉｔｘ８Ｂａｎｋ、６４ＭＷｏｒｄｘ４Ｂｉｔｘ８Ｂａｎｋ構成のライト動作を示している。図２４は図２３の左半分、図２５は図２３の右半分を示す部分拡大図である。
【００２３】
図２０乃至図２２、図２３乃至図２５からわかるように、従来の品種展開方法に従うと、ビット幅を半分にするとチップとしての転送レートも半分になってしまう。
【００２４】
ｘ３２構成では、１回のアクセスで読み出されるデータ量が３２バイトと大きすぎる場合、ｘ１６、ｘ８、ｘ４構成の展開品を使えばよいが、バンド幅が小さくなる。
【００２５】
バンド幅を拡大するために、チップ数を増やすと、必要以上のメモリ容量となり、コストの増加や実装面積の増加といった問題が生じる。
【００２６】
上記した問題を対策するための一つの方法として、特許文献５（ＵＳ２００６／０１１７１５５Ａ１）には、マイクロスレッディングと呼ばれる手法が開示されている。しかしながら、この手法は、標準的な汎用ＳＤＲＡＭとは異なったＸＤＲ−ＤＲＡＭと呼ばれる規格に対応した手法である。このため、特許文献５に記載の手法を、広く一般的に用いられているＳＤＲＡＭに適用することはできない。
【００２７】
したがって、本発明の主たる目的は、同一チップで一度にアクセスされるデータ転送量を変えても、トータルのピークバンド幅を一定に保つことを可能とする半導体記憶装置及び方法を提供することにある。
【００２８】
本発明の他の目的は、標準的な規格との互換性を維持しながら、使い勝手を向上させることができる半導体記憶装置を提供することにある。
【００２９】
本発明の他の目的は、複数個のプロセッサコアのそれぞれに対応した形でメモリバスをアサインできるシステムを提供することにある。
【課題を解決するための手段】
【００３０】
本願で開示される発明は前記課題を解決するため概略以下の構成とされる。
【００３１】
本発明においては、１つのチップが１又は複数のバーチャルチップに仮想的に分割自在とされ、複数のバーチャルチップのそれぞれに対して専用のデータピンを割り当て、コマンド、アドレスピンは、複数のバーチャルチップで共有し、コマンドとアドレスは、時分割で、各バーチャルチップに供給される、半導体記憶装置が提供される。各バーチャルチップのデータピンの本数とバーチャルチップ数の積が一定となるように品種展開が行われる。
【００３２】
本発明の１つの側面（アスペクト）によれば、複数のメモリセルがマトリクス状に配置されてなるメモリセルアレイを含む複数のバンクと、データ信号を入力及び／又は出力する複数のデータ信号端子と、制御信号を入力する複数の制御信号端子と、アドレス信号を入力する複数のアドレス信号端子と、前記複数のバンクのうち所定個数のバンクをまとめて一つの独立したチップとして動作可能とされる１又は複数のバーチャルチップと、を備え、前記複数のデータ信号端子は、各バーチャルチップに個別に割り当てられ、前記複数の制御信号端子と前記複数のアドレス信号端子とは、複数のバーチャルチップ構成の場合、前記複数のバーチャルチップ間で共有される半導体記憶装置が提供される。
【００３３】
本発明において、同一の半導体記憶装置からバ−チャルチップ構成に関連して複数の品種に展開自在とされ、ある品種での前記バ−チャルチップの数をｎ（ただし、ｎは１以上の所定の整数）とし、１個のバーチャルチップに属する前記データ信号端子の数をｍ（ただし、ｍは１以上の所定の整数）としたとき、複数品種間でｎとｍの積が一定値となるように、品種が展開される。
【００３４】
本発明において、前記バ−チャルチップの数ｎと、１個のバーチャルチップに属する前記データ信号端子の数ｍはともに２のべき乗である。
【００３５】
本発明において、前記複数のアドレス信号端子に入力されるアドレス信号が、
前記複数のバンクを指定するためのバンクアドレス信号と、
前記バーチャルチップを指定するためのチップアドレス信号と、
を含み、前記バンクアドレス信号と前記チップアドレス信号とは、ある品種で前記バンクアドレス信号としての役割を担っている信号が他の品種では前記チップアドレス信号としての役割を担うように設定される。
【００３６】
本発明において、前記複数のバーチャルチップに対する、制御信号及びアドレス信号は、それぞれ前記制御信号端子と、前記アドレス信号端子から、時分割で入力される。
【００３７】
本発明において、前記データ信号は、前記制御端子からの１つの所定の命令の入力に対応して、１つの前記データ信号端子から、予め定められた所定個数のデータ信号が連続して入力又は出力される形態で転送される。
【００３８】
本発明において、前記所定個数のデータ信号が連続して入力又は出力される期間が、異なるバーチャルチップ間でタイミング的に一部重なる構成とされる。
【００３９】
本発明において、前記複数種の品種は、
（Ａ）前記半導体記憶装置内の品種設定用レジスタの値に所定の方法で所定の値を設定する、
（Ｂ）前記半導体記憶装置内のボンディングパッドをボンディングによって所定の電位に設定する、
（Ｃ）前記半導体記憶装置内のヒューズ素子を所定の方法で切断する、
（Ｄ）前記半導体記憶装置内のアンチヒューズ素子を所定の方法で接続する、
（Ｅ）前記半導体記憶装置の製造過程において、１乃至所定の枚数のホトマスクを品種に対応して切り替えて用いる
の少なくともいずれかより、品種展開される。
【００４０】
本発明の別の側面によれば、複数のプロセッサコアと、
前記複数のプロセッサコアと外部記憶装置との間のデータ転送を制御する制御ブロックとを含むマルチコアプロセッサと、
本発明に係る前記半導体記憶装置と、
を備え、前記半導体記憶装置が前記制御ブロックによって制御されるコンピュータシステムが提供される。
【００４１】
本発明のさらに別の側面によれば、一つのチップを仮想的に分割し、所定個数のバンクをまとめて一つの独立したチップとして動作可能とされるバーチャルチップに関して、バンク数最大、データピン数最大の１つのバーチャルチップ構成の一の品種から、データピン数が異なり複数のバーチャルチップの他の品種に展開する際に、
前記複数のバーチャルチップの各々に割当てられるデータピン数を前記一の品種よりも少なくするとともに、複数のバーチャルチップの各々に対して専用にデータピンを割当て、
各バーチャルチップのデータピンの本数とバーチャルチップ数の積が一定となるように品種展開を行う品種展開方法が提供される。
【００４２】
本発明に係る方法において、前記バ−チャルチップの数と、１個のバーチャルチップに属する前記データピンの数がともに２のべき乗である。
【００４３】
本発明に係る方法において、複数種の品種は、
（Ａ）チップ上の設定用レジスタの値に所定の方法で所定の値を設定する、
（Ｂ）前記チップ上のボンディングパッドをボンディングによって所定の電位に設定する、
（Ｃ）前記チップ上のヒューズ素子を所定の方法で切断する、
（Ｄ）前記チップ上のアンチヒューズ素子を所定の方法で接続する、
（Ｅ）前記チップの製造過程において、１乃至所定の枚数のホトマスクを品種に対応して切り替えて用いる、の少なくともいずれかより、品種展開される。
【００４４】
本発明に係る方法において、クロック、コマンド信号、アドレス信号をそれぞれ入力するピンは、複数のバーチャルチップで共有し、コマンド信号とアドレス信号は、時分割で、複数のバーチャルチップの各バーチャルチップに供給される。
【００４５】
本発明に係る半導体デバイスは、複数のメモリセルがマトリクス状に配置されてなるメモリセルアレイを含む複数のバンクを備え、データ信号を入力及び／又は出力するデータピンに関して、一つのチップを仮想的に分割し、所定個数のバンクをまとめて一つの独立したチップとして動作可能とされる１つ又は複数のバーチャルチップのそれぞれに対して専用にデータピンが割り当てられ、複数のバーチャルチップ構成において、コマンド信号と、アドレス信号を入力するピンは、複数のバーチャルチップで共有し、コマンド信号とアドレス信号は、時分割で、各バーチャルチップに供給される。
【００４６】
本発明に係る半導体デバイスにおいて、１つの品種のバーチャルチップ内のバンク数から、バンク数が半分の品種においては、バーチャルチップ数が前記１つの品種の倍になり、前記倍の数のバーチャルチップの各々において、バーチャルチップに対応する専用のデータピンの数は、１つの品種のバーチャルチップの専用のデータピンの数の半分に設定される。
【００４７】
本発明に係る半導体デバイスにおいて、前記バーチャルチップのそれぞれは、
バンクアドレス、ロウアドレス、カラムアドレスを入力する１つ又は複数のバンクを備え、複数バーチャルチップ構成の場合、バンクアドレスとともにバーチャルチップを選択するチップアドレスを入力し、
複数のバンクに対して、バンクアドレスにしたがって１つのバンクを選択するセレクタと、
前記セレクタからの所定ビット幅のパラレルデータを受け、シリアルデータに変換してデータピンに出力し、データピンからのシリアルデータを所定ビット幅のパラレルデータに変換し前記セレクタに供給する直列並列変換・並列直列変換回路を備えている。
【００４８】
本発明に係る半導体デバイスにおいて、前記バンクの構成は品種に応じて可変され、バーチャルチップ内のデータピン数を、バーチャルチップ内のデータピン数最大の品種のデータピン数の、２ｎ分の１（ただし、ｎは所定の非負整数）とする品種では、
前記バンクは、
品種選択信号と、
前記バーチャルチップ内データピン数最大の品種の最上位カラムアドレスに加えて、前記最上位カラムアドレスの上位側の連続するｎビットのカラムアドレスを用いて、前記バーチャルチップ内バンク数最大のバンクのデータ入出力線を２ｎ分の１間隔で対応する前記セレクタに接続する。
【発明の効果】
【００４９】
本発明によれば、同一チップで一度にアクセスされるデータ転送量を変えても、トータルのピークバンド幅を一定に保つことができる。
【００５０】
本発明によれば、標準的な規格との互換性を維持しながら、使い勝手を向上させることができるメモリを提供することができる。
【００５１】
本発明によれば、複数個のプロセッサコアのそれぞれに対応した形でメモリバスをアサインできるメモリを提供することができる。
【発明を実施するための最良の形態】
【００５２】
上記した本発明についてさらに詳細に説明すべく、添付図面を参照して実施例を以下に説明する。
【００５３】
はじめに本発明の原理を説明する。本発明に係る半導体記憶装置においては、同一チップからデータ入出力ピン（ＤＱピン）の数の異なる品種を展開する際に、ＤＱピン数を少なくしていくのと並行して、一つのチップを仮想的に複数のバーチャルチップに分割し、各バーチャルチップに専用のＤＱピンを割り当て、各バーチャルチップのＤＱの個数とバーチャルチップ数の積が一定となるようなメモリを提供する。例えば同一チップをｎ＝２ｐ（ｐ＝０，１，２，・・・）のバーチャルチップに分割すると共に、各バーチャルチップのデータ信号端子の個数ｍとバーチャルチップ数ｎの積を一定としている。
【００５４】
本発明に係る半導体記憶装置において、クロック、コマンド、アドレスピンは、各バーチャルチップで共有し、コマンド信号（命令）とアドレス信号は、例えば時分割で、各バーチャルチップに供給される。
【００５５】
この結果、本発明に係る半導体記憶装置において、各バーチャルチップをあたかも独立したチップのように動作させることができる。
【００５６】
このため、各バーチャルチップのデータ転送量を少なくしつつ、チップトータルとしてのピークバンド幅を維持することが可能になる。
【００５７】
ＤＱピンに対してコマンドとアドレスピンは、対応するバスに流れる情報の絶対量が少ないため、各バーチャルチップがこれを時分割で使っても、トータルの性能を制限することは無い。
【００５８】
上記の品種展開は、
・ワイヤボンディングの切り替え、
・ヒューズ切断、
・配線工程におけるマスクの切り替え、
・モードレジスタ設定値の切り替え
等のいずれかの手法で行う。
【００５９】
特に、モードレジスタ設定値の切り替えによれば、システムを起動する段階で、ＤＱ構成とバーチャルチップ数を設定することができる。
【００６０】
バーチャルチップの分割単位をメモリアレイバンクの最小単位の整数倍とすることで、バンクアドレスをそのまま使ってバーチャルチップの選択を行えるので、ＳＤＲＡＭのピン構成を変更する必要が無い。
【００６１】
このように、関連技術の構成では、ビット幅を変更するような品種展開を行うと、チップとしては単にバンド幅が変わるだけであったが、本発明によれば、トータルバンド幅を最大値に維持しつつ、複数個のアクセス元（プロセッサやＤＲＡＭコントローラ等）に対してデータのやり取りが出来る。
【００６２】
また、バンク切り替えに関しては、関連技術では、バンク数の切り替えと、Ｉ／Ｏ数の切り替えは独立であった。これに対して、本発明においては、バンク数とバーチャルチップ数とＩ／Ｏ数が相互に関連している。例えば、バンク数が半分になると、バーチャルチップ数が倍になり、バーチャルチップに対応したＩ／Ｏ数は半分になる（チップトータルのＩ／Ｏ数は変わらない）という関係にある。
【００６３】
一般に、バンクが複数個あっても、各バンクは、Ｉ／Ｏを共用するため、異なるバンクに対するアクセスはＩ／Ｏが競合しないことが必要となる。
【００６４】
バーチャルチップの場合には、それぞれに専用のＩ／Ｏを割り当てるため、バーチャルチップ間でＩ／Ｏが競合しても問題が生じることは無い。以下実施例に即して説明する。
【実施例】
【００６５】
図１、図４は、本発明の一実施例における読み出し動作と書き込み動作を説明するためのタイミング図である。本発明のＤＲＡＭにおけるビット構成の品種展開の例と、各構成における読み出し時の入出力波形を示す。チップ全体としては２Ｇビットの容量を持ち、１バーチャルチップ（８Ｍワードｘ３２ビットｘ８バンク構成）、２バーチャルチップ（１６Ｍワードｘ１６ビットｘ４バンク構成）、４バーチャルチップ（３２Ｍワードｘ８ビットｘ２バンク構成）、８バーチャルチップ（６４Ｍワードｘ４ビットｘ１バンク構成）の４品種に展開可能に設計されている。１バーチャルチップ構成の場合は８Ｍワードｘ３２ビットｘ８バンク構成の標準的なＤＤＲ３−ＳＤＲＡＭと全く同じ構成で同じ動作を行うことが出来る。図２は図１の左半分、図３は、図１の右半分を示す部分拡大図である。また、図５は図４の左半分、図６は図４の右半分を示す部分拡大図である。
【００６６】
図１、図４において、ＣＬＫはクロック、ＣＭＤはコマンド（Ａ００はバンクアクティブ、Ｒ００はリードコマンド、Ｗ００はライトコマンド、Ｐ００はプレチャージコマンド）、ＡＤＤはアドレス信号（Ｘ０はＸ（ロウ）アドレス、Ｙ０はＹ（カラム）アドレス）、４ＤＱはデータ端子ＤＱ４本分を表している。
【００６７】
図１乃至図３は、８ＭＷｏｒｄｘ３２Ｂｉｔｘ８Ｂａｎｋｘ１Ｖｉｒｔｕａｌ−Ｃｈｉｐ、１６ＭＷｏｒｄｘ１６Ｂｉｔｘ４Ｂａｎｋｘ２Ｖｉｒｔｕａｌ−Ｃｈｉｐ、３２ＭＷｏｒｄｘ８Ｂｉｔｘ２Ｂａｎｋｘ４Ｖｉｒｔｕａｌ−Ｃｈｉｐ、６４ＭＷｏｒｄｘ４Ｂｉｔｘ１Ｂａｎｋｘ８Ｖｉｒｔｕａｌ−Ｃｈｉｐ構成のリード動作を示している。
【００６８】
各バーチャルチップに対するＩ／Ｏへのアクセスが、１クロックずれた状態で重なっていることがわかる。ここで、１クロックずれるのは、アドレスやコマンドの信号が各バーチャルチップで共用されているために、時分割で入力する必要があるためである。
【００６９】
１６ＭＷｏｒｄｘ１６Ｂｉｔｘ４Ｂａｎｋｘ２Ｖｉｒｔｕａｌ−Ｃｈｉｐでは、Ｔ０で、コマンド（チップ０用）Ａ００、アドレス（チップ０用）Ｘ０、Ｔ１で、コマンド（チップ１用）Ａ０１、アドレス（チップ１用）Ｘ１、Ｔ８で、コマンド（チップ０用リードコマンド）Ｒ００、アドレス（チップ０用）Ｙ０、Ｔ９でコマンド（チップ１用）Ｒ０１、アドレス（チップ１用）Ｙ１が入力される。
【００７０】
３２ＭＷｏｒｄｘ８Ｂｉｔｘ２Ｂａｎｋｘ４Ｖｉｒｔｕａｌ−Ｃｈｉｐでは、Ｔ０で、コマンド（チップ０用）Ａ００、アドレス（チップ０用）Ｘ０、Ｔ１で、コマンド（チップ１用）Ａ０１、アドレス（チップ１用）Ｘ１、Ｔ２で、コマンド（チップ２用）Ａ０２、アドレス（チップ２用）Ｘ２、Ｔ３で、コマンド（チップ３用）Ａ０３、アドレス（チップ３用）Ｘ３、Ｔ８でコマンド（チップ０用）Ｒ００、アドレス（チップ０用）Ｙ０、Ｔ９でコマンド（チップ１用）Ｒ０１、アドレス（チップ１用）Ｙ１、Ｔ１０でコマンド（チップ２用）Ｒ０２、アドレス（チップ２用）Ｙ２、Ｔ１１でコマンド（チップ３用）Ｒ０３、アドレス（チップ３用）Ｙ３が入力される。
【００７１】
６４ＭＷｏｒｄｘ４Ｂｉｔｘ１Ｂａｎｋｘ８Ｖｉｒｔｕａｌ−Ｃｈｉｐでは、Ｔ０で、コマンド（チップ０用）Ａ００、アドレス（チップ０用）Ｘ０、Ｔ１で、コマンド（チップ１用）Ａ０１、アドレス（チップ１用）Ｘ１、Ｔ２で、コマンド（チップ２用）Ａ０２、アドレス（チップ２用）Ｘ２、Ｔ３で、コマンド（チップ３用）Ａ０３、アドレス（チップ３用）Ｘ３、Ｔ４で、コマンド（チップ４用）Ａ０４、アドレス（チップ４用）Ｘ４、クロックＴ５で、コマンド（チップ５用）Ａ０５、アドレス（チップ５用）Ｘ５、クロックＴ６で、コマンド（チップ６用）Ａ０６、アドレス（チップ６用）Ｘ６、Ｔ７で、コマンド（チップ７用）Ａ０７、アドレス（チップ７用）Ｘ７、Ｔ８で、コマンド（チップ０用）Ｒ００、アドレス（チップ０用）Ｙ０、Ｔ９でＲ０１、Ｙ１、Ｔ１０でＲ０２、Ｙ２、Ｔ１１でＲ０３、Ｙ３、クロックＴ１２でＲ０４、Ｙ４、Ｔ１３でＲ０５、Ｙ５、Ｔ１４でＲ０６、Ｙ６、Ｔ１５でＲ０７、Ｙ７が入力される。
【００７２】
このような制約を課すことで、従来品とピンコンパチブルを保ちながらバーチャルチップを導入することが可能になっている。また、バーチャルチップ内に複数個のバンクを持つことも可能である。
【００７３】
上記の通り、図１乃至図３において、Ｔ０において、バンクアクティブコマンドＡ００（バーチャルチップ０のバンク０を活性化している。ここでは最初の０がバンクアドレス、後の０がバーチャルチップの識別を示す）と選択されたロウアドレスＸ０が入力される。Ｔ８において、リードコマンドＲ００（バーチャルチップ０のバンク０に対する読み出しが行われる。ここでは最初の０がバンクアドレス、後の０がバーチャルチップの識別を示す）と選択されたカラムアドレスＹ０が入力される。
【００７４】
その後、一定時間のレイテンシを経てＴ１６以降、クロックに同期して出力データＱ０からＱ７がダブルデータレートでバースト出力される。ここでは図面サイズの関係で一つのＱは４ビット分のデータを示している。
【００７５】
従って、同時に３２ビット分のデータが３２個のＤＱピンから８ビットバーストで読み出されていることを示している。従ってこの１回の読み出しアクセスでは、１個のバーチャルチップから３２バイト分のデータが読み出される。
【００７６】
２バーチャルチップ（１６Ｍワードｘ１６ビットｘ４バンク構成）の場合は、８Ｍワードｘ３２ビットｘ８バンクｘ１バーチャルチップ構成と比べ、各バーチャルチップのワード数が２倍、ビット構成が半分になる。
【００７７】
ここまでは、従来の品種展開方法と同じであるが、本実施例によれば、さらにバンク数を半分にすると共にバーチャルチップ数を倍にしている。
【００７８】
バーチャルチップは、バンクと異なり、独立したＤＱピンを持つ。このため、異なるバーチャルチップからのデータ読み出しが重なっても良い。
【００７９】
そこで、例えばＴ０においてバーチャルチップ０に対してアクティブコマンドＡ００とロウアドレスＸ０を入力し、次にＴ１において、バーチャルチップ１に対してアクティブコマンドＡ０１とロウアドレスＸ１を入力できる。
【００８０】
続いて、Ｔ８においてリードコマンドＲ００とカラムアドレスＹ０を入力し、Ｔ９においてリードコマンドＲ０１とカラムアドレスＹ１を入力できる。
【００８１】
その後、一定時間のレイテンシを経てバーチャルチップ０からはＴ１６以降クロックに同期して出力データＱ０からＱ７がダブルデータレートでバースト出力される。
【００８２】
またバーチャルチップ１からはＴ１７以降クロックに同期して、出力データＱ０からＱ７がダブルデータレートでバースト出力される。
【００８３】
各バーチャルチップのビット構成はｘ１６なので、それぞれ１６バイトのデータを１クロックずれた状態で読み出すことが出来る。
【００８４】
したがって、１バーチャルチップの場合の３２バイトのデータ転送レート（バンド幅とも言う）とほぼ等しいデータ転送レートが２バーチャルチップでも実現できる。
【００８５】
ここで各バーチャルチップはコマンド、アドレスピンを１チップ内で共用するため、これらの信号は時分割で入力する必要がある。
【００８６】
図１では、１クロックずれたタイミングで入力されているが、重ならない限りクロックに同期すれば、どのタイミングでも入力可能である。
【００８７】
以下、４バーチャルチップと８バーチャルチップへの品種展開が示されているが、基本的に同じ法則で品種展開され、同じように動作が制御されるので、ここでは詳細な説明は省略する。
【００８８】
また、図１では、各バーチャルチップからの読み出しは、１バースト長で終了しているが、各バーチャルチップに対するコマンド・アドレスを入力するタイミング（スロットと呼ぶ）が空いている限り、従来品と同様に、各バーチャルチップで同じバンク内の別アドレスからの読出しを連続して行ったり、異なるバンクを活性化しそこからの読出しを連続して行うことも可能である。
【００８９】
図４乃至図６は、本発明のＤＲＡＭにおけるビット構成の品種展開の例と、各構成における書き込み時の入出力波形を示す。チップ構成と品種展開方法は図１乃至図３と同様である。８ＭＷｏｒｄｘ３２Ｂｉｔｘ８Ｂａｎｋｘ１Ｖｉｒｔｕａｌ−Ｃｈｉｐ、１６ＭＷｏｒｄｘ１６Ｂｉｔｘ４Ｂａｎｋｘ２Ｖｉｒｔｕａｌ−Ｃｈｉｐ、３２ＭＷｏｒｄｘ８Ｂｉｔｘ２Ｂａｎｋｘ４Ｖｉｒｔｕａｌ−Ｃｈｉｐ、６４ＭＷｏｒｄｘ４Ｂｉｔｘ１Ｂａｎｋｘ８Ｖｉｒｔｕａｌ−Ｃｈｉｐ構成のライト動作を示している。
【００９０】
１バーチャルチップ構成の場合は、８Ｍワードｘ３２ビットｘ８バンク構成の標準的なＤＤＲ３−ＳＤＲＡＭと全く同じ構成で同じ動作を行うことが出来る。
【００９１】
たとえばＴ０においてバンクアクティブコマンドＡ００と選択されたロウアドレスＸ０が入力される。
【００９２】
Ｔ８において、ライトコマンドＷ００（バーチャルチップ０のバンク０に対する書き込み；ここでは最初の０がバンクアドレス、後の０がバーチャルチップの識別を示す）と選択されたカラムアドレスＹ０が入力される。
【００９３】
その後、一定時間のレイテンシを経てＴ１６以降、クロックに同期して入力データＤ０からＤ７がダブルデータレートでバートス入力される。ここでは、図４乃至図６では、一つのＤＱは４ビット分のデータを示している。従って同時に３２ビット分のデータが３２個のＤＱピンから８ビットバーストで書き込まれていることを示している。従って、この１回の読み出しアクセスでは、１個のバーチャルチップに３２バイト分のデータが書き込まれる。
【００９４】
２バーチャルチップ（１６Ｍワードｘ１６ビットｘ４バンク構成）の場合は、各バーチャルチップのワード数が２倍、ビット構成が半分になる。ここまでは、従来の品種展開方法と同じであるが、本発明ではさらにバンク数を半分にすると共にバーチャルチップ数を倍にしている。バーチャルチップはバンクと異なり独立したＤＱピンを持つ。
【００９５】
このため、異なるバーチャルチップに対する書き込みデータが重なっても良い。
【００９６】
そこで、例えばＴ０においてバーチャルチップ０に対してアクティブコマンドＡ００とロウアドレスＸ０を入力し、次にＴ１においてバーチャルチップ１に対してアクティブコマンドＡ０１とロウアドレスＸ１を入力できる。
【００９７】
続いてＴ８においてライトコマンドＷ００とカラムアドレスＹ０を入力し、Ｔ９においてライトコマンドＷ０１とカラムアドレスＹ１を入力できる。
【００９８】
その後一定時間のレイテンシを経てバーチャルチップ０に対してＴ１６以降クロックに同期して入力データＤ０からＤ７がダブルデータレートでバースト入力される。
【００９９】
またバーチャルチップ１に対してはＴ１７以降クロックに同期てし入力データＤ０からＤ７がダブルデータレートでバースト入力される。
【０１００】
各バーチャルチップのビット構成はｘ１６なので、それぞれ１６バイトのデータを１クロックずれた状態で書き込むことが出来る。
【０１０１】
したがって、１バーチャルチップの場合の３２バイトのデータ転送レートとほぼ等しいデータ転送レートが２バーチャルチップでも実現できる。
【０１０２】
ここで、各バーチャルチップはコマンド、アドレスピンを１チップ内で共用するため、これらの信号は、時分割で入力する必要がある。
【０１０３】
図４乃至図６では、１クロックずれたタイミングで入力されているが、重ならない限りクロックに同期してどのタイミングでも入力可能である。
【０１０４】
以下、４バーチャルチップと８バーチャルチップへの品種展開が示されているが、基本的に同じ法則で品種展開され、同じように動作が制御されるので、ここでは詳細な説明は省略する。
【０１０５】
また図４乃至図６では、各バーチャルチップへの書き込みは１バースト長で終了しているが、各バーチャルチップに対するコマンド・アドレスを入力するタイミングが空いている限り、従来品と同様に、各バーチャルチップで同じバンク内の別アドレスへの書き込みを連続して行ったり、異なるバンクを活性化しそこへの書き込みを連続して行うことも可能である。
【０１０６】
図７乃至図１０は、上記４品種のバーチャルチップの内部ブロック構成図と読みだし動作時の内部信号の流れ（シグナルフロー）を示す図である。
【０１０７】
バンク／バーチャルチップ（「ＶＣ」と表す）アドレスバッファ、ロウアドレスバッファ（ＸＡ０からＸＡ１３）、カラムアドレスバッファ（ＹＡ０からＹＡ８乃至ＹＡ１１）、８個の２５６Ｍビット構成のメモリアレイ（１バンク分に相当）、セレクタ、シリアライザ、ＤＱバッファ（４個ずつのセットが８セットで計３２個）から成る。
【０１０８】
４品種の展開においてこれらの構成要素は同じであり、そのグループ分けとセレクタの構成が変わる。
【０１０９】
図７に示すように、１ＶＣ構成の場合（８Ｍ×３２×８Ｂａｎｋ×１ＶＣ）、８バンク構成となり、バンクアドレスが３ビット（ＢＡ０，ＢＡ１，ＢＡ２）でＶＣアドレスは無い。Ｂａｎｋ＿０〜Ｂａｎｋ＿７は、８Ｍ×３２ｂｉｔ構成とされ、８バンクから１バンクを選択する８：１セレクタを備え、３２×８ビットは、８：１シリアライザ（Ｓｅｒ  ８：１）を介してＤＱ０〜３、ＤＱ４〜７、…、ＤＱ２８〜３１に出力される。
【０１１０】
図８に示すように、２ＶＣ構成時（１６Ｍ×１６×４Ｂａｎｋ×２ＶＣ）は４バンク構成となり、バンクアドレスが２ビット（ＢＡ０からＢＡ１）でＶＣアドレスは１ビット（ＣＡ２）で構成される。ＶＣ０、ＶＣ１において、４つのバンクは、１６Ｍ×１６からなり、ＢＡ０、ＢＡ１で４つのバンクの１つを選択する４：１セレクタからの出力１６×８ｂｉｔは４つの８：１シリアライザを介して端子ＤＱ０−３、ＤＱ４−７、ＤＱ８−１１、ＤＱ１２−１５から出力される。
【０１１１】
図９に示すように、４ＶＣ構成時（３２Ｍ×８×２Ｂａｎｋ×４ＶＣ）は２バンク構成となり、バンクアドレスが１ビット（ＢＡ０）でＶＣアドレスは２ビット（ＣＡ１、ＣＡ２）で構成される。ＶＣ０、ＶＣ１、ＶＣ２、ＶＣ３において、２つのバンクは３２Ｍ×８からなり、ＢＡ０で２つのバンクの１つを選択する２：１セレクタからの出力８×８ｂｉｔは、２つの８：１シリアライザを介して端子ＤＱ０−３、ＤＱ４−７から出力される。
【０１１２】
図１０に示すように、８ＶＣ構成時（６４Ｍ×４×１Ｂａｎｋ×８ＶＣ）は１バンク構成となり、バンクアドレスは無くＶＣアドレスは３ビット（ＣＡ０からＣＡ２）で構成される。ＶＣ０〜ＶＣ７において、バンクは６４Ｍ×４からなり、４×８ｂｉｔは、８：１シリアライザを介して端子ＤＱ０−３から出力される。
【０１１３】
これらの品種展開では、バンクアドレスとＶＣアドレスの和（ビット数）は、３ビットと一定であり、その構成が変わっていることが判る。１ＶＣ構成の場合（８Ｍ×３２×８Ｂａｎｋ×１ＶＣ）、ＢＡ０、ＢＡ１、ＢＡ２、２ＶＣ構成の場合（１６Ｍ×１６×４Ｂａｎｋ×２ＶＣ）、ＢＡ０、ＢＡ１、ＣＡ２、４ＶＣ構成時（３２Ｍ×８×２Ｂａｎｋ×４ＶＣ）、ＢＡ０、ＣＡ１、ＣＡ２、８ＶＣ構成時（６４Ｍ×４×１Ｂａｎｋ×８ＶＣ）、ＣＡ０、ＣＡ１、ＣＡ２である。この構成の差によってセレクタの制御方法が変わる。
【０１１４】
ＶＣアドレスは、セレクタの個数に対応し、バンクアドレスは、セレクタの入力対出力の比に対応する。
【０１１５】
また、ＶＣアドレスは対応するＶＣに対してチップイネーブル信号としても働く。
【０１１６】
このように、バンク／ＶＣアドレスの構成を、セレクタの構成に対応させ、各ＶＣのイネーブル制御を追加するだけで、本発明のバーチャルチップ展開が可能になるため、後述するように、簡単な回路構成とモードレジスタの設定変更のみで、一つのベースチップから、ユーザの望む構成を展開することが出来るようになる。
【０１１７】
ロウアドレスは、４品種共通（ＸＡ０からＸＡ１３）である。
【０１１８】
一方カラムアドレスは、
１ＶＣの時は９ビット（ＹＡ０からＹＡ８）、
２ＶＣの時は１０ビット（ＹＡ０からＹＡ９）、
４ＶＣの時は１１ビット（ＹＡ０からＹＡ１０）、
８ＶＣの時は１２ビット（ＹＡ０からＹＡ１１）、
というように変化する。
【０１１９】
これに対応して、各２５６Ｍビットのバンク構成が、
８Ｍｘ３２ビット、
１６Ｍｘ１６ビット、
３２Ｍｘ８ビット、
６４Ｍｘ４ビット
と変化する。
【０１２０】
これに対応して、各ＶＣのＤＱピンの数も、１ＶＣの時は３２個、２ＶＣの時は１６個、４ＶＣの時は８個、８ＶＣの時は４個と変化する。
【０１２１】
こちらの構成の変更方法は、従来技術による品種展開方法と同じでよい。
【０１２２】
アドレス信号は、各アドレスバッファに入力され２５６Ｍビットの各バンクに入力される。
【０１２３】
アドレスで選択されたメモリセルからデータが読み出され、各ＶＣ構成に従ってセレクタによって選択され、シリアライザで並列−直列変換された後出力バッファから出力される。
【０１２４】
なお、本実施例において、ＤＤＲ３−ＳＤＲＡＭは、バースト長が８ビットであるため、各バンクからは、ビット構成の８倍のデータが同時並列に読み出され、シリアライザで、８ビットの直列形態に変換される。
【０１２５】
図１１から図１４は、上記４品種のバーチャルチップの内部ブロック構成図と書き込み動作時の内部信号の流れを示す。
【０１２６】
構成要素は、バンク／バーチャルチップ（ＶＣと表す）アドレスバッファ、
ロウアドレスバッファ（ＸＡ０からＸＡ１３）、
カラムアドレスバッファ（ＹＡ０からＹＡ８乃至ＹＡ１１）、
８個の２５６Ｍビット構成のメモリアレイ（１バンク分に相当）、
セレクタ、
デシリアライザ、
ＤＱバッファ（４個ずつのセットが８セットで計３２個）
から成る。
【０１２７】
４品種の展開においてこれらの構成要素は同じであり、そのグループ分けとセレクタの構成が変わる。
【０１２８】
図１１に示すように、１ＶＣ構成時は８バンク構成となり、バンクアドレスが３ビット（ＢＡ０からＢＡ２）でＶＣアドレスは無い。
【０１２９】
図１２に示すように、２ＶＣ構成時は４バンク構成となり、バンクアドレスが２ビット（ＢＡ０からＢＡ１）でＶＣアドレスは１ビット（ＣＡ２）で構成される。
【０１３０】
図１３に示すように、４ＶＣ構成時は２バンク構成となり、バンクアドレスが１ビット（ＢＡ０）でＶＣアドレスは２ビット（ＣＡ１、ＣＡ２）で構成される。
【０１３１】
図１４に示すように、８ＶＣ構成時は１バンク構成となり、バンクアドレスは無くＶＣアドレスは３ビット（ＣＡ０からＣＡ２）で構成される。
【０１３２】
これらの品種展開では、バンクアドレスとＶＣアドレスの和は、３個一定で、その構成が変わっていることが判る。
【０１３３】
この構成の差によって、セレクタの制御方法が変わる。
【０１３４】
ＶＣアドレスは、セレクタの個数に対応し、バンクアドレスはセレクタの入力対出力の比に対応する。
【０１３５】
また、ＶＣアドレスは対応するＶＣに対してチップイネーブル信号としても働く。
【０１３６】
このように、バンク／ＶＣアドレスの構成をセレクタの構成に対応させ、各ＶＣのイネーブル制御を追加するだけで、本発明のバーチャルチップ展開が可能になるため、後述するように簡単な回路構成とモードレジスタの設定変更のみで、一つのベースチップからユーザの望む構成を展開することが出来るようになる。
【０１３７】
ロウアドレスは４品種共通（ＸＡ０からＸＡ１３）である。
【０１３８】
一方カラムアドレスは、
１ＶＣの時は９ビット（ＹＡ０からＹＡ８）、
２ＶＣの時は１０ビット（ＹＡ０からＹＡ９）、
４ＶＣの時は１１ビット（ＹＡ０からＹＡ１０）、
８ＶＣの時は１２ビット（ＹＡ０からＹＡ１１）、
というように変化し、これに対応して各２５６Ｍビットのバンク構成が、
８Ｍｘ３２ビット、
１６Ｍｘ１６ビット、
３２Ｍｘ８ビット、
６４Ｍｘ４ビット
と変化する。
【０１３９】
これに対応して各ＶＣのＤＱピンの数も３２個、１６個、８個、４個と変化する。
【０１４０】
こちらの構成の変更方法は従来技術による品種展開方法と同じでよい。
【０１４１】
アドレス信号は、各アドレスバッファに入力され２５６Ｍビットの各バンクに入力される。
【０１４２】
アドレスで選択されたメモリセルに対して、書き込みデータは、データ入力バッファに入力され、デシリアライザで直列−並列変換され、各ＶＣ構成に従ってセレクタによって選択され、対応するバンクに送られてメモリセルに書き込まれる。
【０１４３】
なお、本実施例において、ＤＤＲ３−ＳＤＲＡＭは、バースト長が８ビットであるため、外部から各データ入力ピンに対しデータが８ビット連続して書き込まれ、デシリアライザで８ビットの並列形態に変換される。
【０１４４】
図１５（ａ）は、２５６Ｍビットのバンクの構成を示す。１４ビットのロウアドレス（ＸＡ０〜ＸＡ１３）と９ビットのカラムアドレス（ＹＡ０〜ＹＡ８）により３２ビット（８Ｍ×３２）のメモリセルが同時に選択される。
【０１４５】
ｘ３２、ｘ１６、ｘ８、ｘ４の４品種に対応して３本の選択信号Ｓ１６、Ｓ８、Ｓ４がそれぞれ図１５（ｂ）のように制御される。
【０１４６】
これに従って、カラムアドレスＹＡ９からＹＡ１１のイネーブル／ディスエーブルが制御され、同時に選択された３２ビットが、３２ビット、１６ビット、８ビット、４ビットのどれかに対応付けられる。
【０１４７】
図１５（ａ）のＤ０からＤ７は、それぞれ４ビット分のデータを表しており（Ｄ０〜Ｄ７で計３２ビット）、各ビット構成（ｘ３２、ｘ１６、ｘ８、ｘ４）に対応して、図１５（ｃ）において、丸印のついた信号が有効となる。
【０１４８】
Ｓ１６がＬｏｗのときＮＡＮＤ１０１、インバータ１０２の出力はＨｉｇｈとなり、トランスファゲート１０３、１０４、１０６がいずれもオンし、トランスファゲート１０７はオフする。Ｓ１６がＨｉｇｈのとき，トランスファゲート１０６はオフし、Ｓ１６がＨｉｇｈでＹＡ９がＨｉｇｈのとき、ＮＡＮＤ１０１の出力がＬｏｗとなり、トランスファゲート１０３、１０４はオフし、トランスファゲート１０７はオンする。
【０１４９】
Ｓ８がＬｏｗのとき、ＮＡＮＤ１１１、インバータ１１２の出力はＨｉｇｈとなり、トランスファゲート１１３、１１４、１１６がオンし、トランスファゲート１１７はオフする。Ｓ８がＨｉｇｈのとき、トランスファゲート１１６はオフし、Ｓ８がＨｉｇｈでＹＡ１０がＨｉｇｈのとき、ＮＡＮＤ１１１の出力がＬｏｗとなり、トランスファゲート１１３、１１４はオフし、トランスファゲート１１７はオンする。
【０１５０】
Ｓ４がＬｏｗのとき、ＮＡＮＤ１２１、インバータ１２２の出力はＨｉｇｈとなりトランスファゲート１２３、１２４、１２６がオンし、トランスファゲート１２７はオフする。Ｓ４がＨｉｇｈのとき、トランスファゲート１２６はオフし、Ｓ４がＨｉｇｈでＹＡ１１がＨｉｇｈのとき、ＮＡＮＤ１２１の出力がＬｏｗとなり、トランスファゲート１２３、１２４はオフし、トランスファゲート１２７はオンする。
【０１５１】
Ｓ１６、Ｓ８、Ｓ４がＬｏｗのとき、データ線（入出力線）はＤＱ端子Ｄ０〜Ｄ７に接続される（図１５（ｃ）のｘ３２）。
【０１５２】
Ｓ１６がＨｉｇｈ、Ｓ８＝Ｌｏｗ、Ｓ４＝Ｌｏｗ、ＹＡ９＝Ｈｉｇｈの場合、ＮＡＮＤ１０１の出力はＬｏｗとなり、トランスファゲート１０７がオンし、トランスファゲート１０３、１０４、１０６はオフする。Ｄ１はＤ１に対応するデータ線（ＩＯ線）との接続がオフされ、Ｄ０はトランスファゲート１０７を介してＤ１に対応するデータ線と接続される。Ｄ３はＤ３に対応するデータ線との接続がオフされ、Ｄ２はトランスファゲート１０７を介してＤ３に対応するデータ線と接続される。Ｄ５はＤ５に対応するデータ線との接続がオフされ、Ｄ４はトランスファゲート１０７を介してＤ５に対応するデータ線と接続される。Ｄ７はＤ７に対応するデータ線との接続がオフされ、Ｄ６はＤ７に対応するデータ線と接続される（図１５（ｃ）のｘ１６）。
【０１５３】
Ｓ１６がＨｉｇｈ、Ｓ８＝Ｈｉｇｈ、Ｓ４＝Ｌｏｗのとき、ＹＡ９＝Ｈｉｇｈ、ＹＡ１０＝Ｈｉｇｈの場合、ＮＡＮＤ１０１の出力はＬｏｗ、インバータ１０２の出力はＬｏｗ、トランスファゲート１０７がオンし、トランスファゲート１０３、１０４、１０６はオフする。ＮＡＮＤ１１１の出力はＬｏｗとなり、トランスファゲート１１７がオンし、トランスファゲート１１３、１１４、１１６はオフする。ＮＡＮＤ１２１の出力はＨｉｇｈとなり、トランスファゲート１２７はオフし、トランスファゲート１２３、１２４がオンし、Ｓ４の反転信号を受けるトランスファゲート１２６はオンする。Ｄ１、Ｄ２、Ｄ３と対応するデータ線の間のパスがオフされ、Ｄ０は、トランスファゲート１２３、Ｄ０とＤ２のデータ線間のトランスファゲート１１７、Ｄ２とＤ３のデータ線間のトランスファゲート１０７を介してＤ３に対応するデータ線と接続される。同様に、Ｄ５、Ｄ６、Ｄ７と対応するデータ線の間のパスがオフされ、Ｄ４は、トランスファゲート１２６、１２４、Ｄ４とＤ６間のトランスファゲート１１７、Ｄ６とＤ７間のトランスファゲート１０７を介してＤ７に対応するデータ線と接続される（図１５（ｃ）のｘ８）。
【０１５４】
Ｓ１６がＨｉｇｈ、Ｓ８＝Ｈｉｇｈ、Ｓ４＝Ｈｉｇｈのとき、ＹＡ９＝Ｈｉｇｈ、ＹＡ１０＝Ｈｉｇｈ、ＹＡ１１＝Ｈｉｇｈの場合、ＮＡＮＤ１０１の出力がＬｏｗ、インバータ１０２の出力はＬｏｗ、トランスファゲート１０７がオンし、トランスファゲート１０３、１０４、１０６はオフする。ＮＡＮＤ１１１の出力はＬｏｗとなり、トランスファゲート１１７がオンし、トランスファゲート１１３、１１４、１１６はオフする。ＮＡＮＤ１２１の出力はＬｏｗとなり、トランスファゲート１２７がオンし、トランスファゲート１２３、１２４がオフ、Ｓ４の反転信号を受けるトランスファゲート１２６はオフする。Ｄ１、Ｄ２、Ｄ３、Ｄ５、Ｄ６、Ｄ７と対応するデータ線の間のパスがオフされ、Ｄ０は、トランスファゲート１２７、Ｄ４とＤ６間のトランスファゲート１１７、Ｄ６とＤ７間のトランスファゲート１０７を介してＤ７に対応するデータ線と接続される（図１５（ｃ）のｘ４）。
【０１５５】
なお、図１５の構成は、データの読み出し、書き込み両方に対してそのまま用いることが出来る。図１５（ｂ）に示した制御信号Ｓ１６、Ｓ８、Ｓ４とｘ３２〜ｘ４の選択例、及び、図１５（ａ）に示したバンクの構成はあくまで一例を示したものであり、本発明はかかる構成にのみ限定されるものでないことは勿論である。
【０１５６】
図１６は、図７乃至図１４に示した構成において、８個の２５６Ｍビットのバンク、セレクタ、シリアライザ又はデシリアライザ、ＤＱバッファまでの回路構成を示す図である。
【０１５７】
セレクタ部分は、８個の双方向の切り替えスイッチで構成される。
【０１５８】
セレクタにおいて、各バンク（ＢＡＮＫ  ２５６Ｍｂｉｔ）からは、図１５に示したＤ０からＤ７に対応する３２ビット分の信号先がそれぞれ対応するスイッチに接続される。なお、図１６において、１本の信号線（データＤ０〜Ｄ７等）は４ビット分の信号線をまとめて示している。
【０１５９】
セレクタのスイッチ＿０〜スイッチ＿７の各々は、シリアライザ又はデシリアライザ（Ｓｅｒ  ｏｒ  ＤｅＳｅｒ）に接続される。
【０１６０】
図１７は、図１６のスイッチ部分を示す図である。図１７（ｂ）に示すように、各スイッチには３２本の入出力信号線（Ｄ０〜Ｄ７）が接続され、それらの接続を制御する３２個のスイッチ素子（図１７（ａ）参照）が含まれる。
【０１６１】
図１７（ａ）に示すように、各スイッチ（ＳＷ）素子は、３入力の信号Ａ、Ｂ、Ｃでオン／オフ制御される。信号Ａ、Ｂ、ＣがＨｉｇｈのとき、ＮＡＮＤ２０１の出力がＬＯＷとなり、トランジスタ２０３、２０４がオンし、ＸとＹが導通する。それ以外では、ＮＡＮＤ２０１の出力がＨｉｇｈとなり、トランジスタ２０３、２０４はオフする。
【０１６２】
信号線Ａ、Ｂ、Ｃには、バンクアドレス（ＢＡ０、ＢＡ１、ＢＡ２）又はＶＣアドレス（ＣＡ０、ＣＡ１、ＣＡ２）が対応する。
【０１６３】
図１７（ｃ）には、８個ある各スイッチ（図１６のスイッチ＿０〜スイッチ＿７）と、バンクアドレス（ＢＡ０、ＢＡ１、ＢＡ２）又はＶＣアドレス（ＣＡ０、ＣＡ１、ＣＡ２）の対応が表に示されている。図１７（ｃ）において、／ＢＡ０等信号名の先頭に／がついたものは負論理の信号で、入力の論理を反転したものを表す。
【０１６４】
ここで、バンクアドレスＢＡ０とＶＣアドレスＣＡ０は、実質、同じ信号であり、ＶＣの構成によってその名前（表す意味）を使い分ける。
【０１６５】
図１５、図１６の構成と図１７のスイッチを組み合わせることにより、４品種の展開に対応してバンク、セレクタ、シリアライザ又はデシリアライザ、ＤＱバッファまでの回路構成が変更されることになる。
【０１６６】
図１８は、ＤＤＲ３−ＳＤＲＡＭのモードレジスタ３の設定の一例を説明するための図である。アドレスフィールドにおけるＢＡ０とＢＡ１にそれぞれ１をセットすることで、内部モードレジスタ３を選択する。
【０１６７】
Ａ３とＡ４に０か１をセットすることでモードレジスタ３が設定され、図１８（ｂ）に示した４品種（ｘ３２、ｘ１６、ｘ８、ｘ４）のいずれか一つを選択することができる。
【０１６８】
この選択結果に対応して、図１５に示した選択信号Ｓ１６、Ｓ８、Ｓ４のそれぞれのハイ／ロウレベルが設定される。
【０１６９】
図１９は、前記実施例に即して説明した本発明による半導体記憶装置（ＤＲＡＭ）１０と、マルチコアプロセッサ２０とを含むコンピュータシステムの構成を示す。マルチコアプロセッサ２０は、コア＿１乃至コア＿ｎ（２１）と、Ｉ／Ｏ装置２２と、外部記憶装置制御ブロック２３と、オンチップメモリ２４を備え、これらは内部バス２５で接続されている。
【０１７０】
例えばプロセッサが４個のコア＿１、コア＿２、コア＿３、コア＿４（図１９のコア＿ｎのｎ＝４）を含む場合、本発明による半導体記憶装置（ＤＲＡＭ）１０の構成を、４ＶＣ構成（３２Ｍｘ８ビットｘ２バンクｘ４ＶＣ）に設定する。
【０１７１】
そして各コアを４個のＶＣに対応させるように、プロセッサ内蔵の外部記憶装置制御ブロックを設計する。
【０１７２】
このようにすれば、各コアは他のコアのメモリアクセスに関係なく、対応するＶＣをアクセスすることが出来、アドレスとコマンドのスロットが重ならない限り、データ入出力信号が重なった形でアクセスすることも可能となる。
【０１７３】
よって、各コアとＶＣ間のデータ転送単位（１回のアクセスでやり取りするデータ量）を８バイトという比較的少ない（最適な）大きさにしつつ、プロセッサとＤＲＡＭ全体のデータ転送レートは、その４倍（このＤＲＡＭの最大値）に近い値を保つことが可能となる。
【０１７４】
さらに他の機器の製造に際し、使われるプロセッサのコア数が変わった場合でも、同じＤＲＡＭのモードレジスタを変更するだけで、最適な構成を得ることができる。従って、複数の機器の製造数量割合の変更に備えて複数品種のＤＲＡＭの在庫を持たなくても済む。
【０１７５】
一方、ＤＲＡＭメーカも同一チップで複数の品種に展開できるため製品の品揃えを少なくし、各製品の生産数量を増やすことが出来るため、ＤＲＡＭのコストを低減できる。
【０１７６】
上記により、本実施例によれば、少ないデータ転送量が必要なＣＰＵコアが複数個で構成されるマルチコア型のプロセッサに対して、１個、あるいは必要最小限の個数のＳＤＲＡＭで、十分大きなバンド幅を提供できるようになり、システムのコスト低減と性能向上を達成できるという効果がある。
【０１７７】
本実施例によれば、汎用の標準的なＳＤＲＡＭと同じピン構成を維持することができるため、システムのボード設計などをやり直す必要がない。このため、低コストでシステムの性能を向上させることが出来る。
【０１７８】
本実施例によれば、顧客が必要に応じて、モードレジスタ設定値を切り替えて品種の展開を行えうことができるため、余分な在庫を持たずに済む。
【０１７９】
本実施例によれば、製造側も品種数の増加を抑えられるので、管理コストを削減できるという作用効果を奏する。
【０１８０】
本発明は広く一般のデジタル機器のメインメモリに利用可能である。特にマルチコア構成のプロセッサを持ち、複数個のタスクを並列に実行するようなシステムに好適な品種展開を提供することができる。
【０１８１】
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【０１８２】
【図１】本発明の一実施例におけるビット構成の展開と動作波形（読み出し）を示すタイミング図である。
【図２】図１の左半分を示す部分拡大図である。
【図３】図１の右半分を示す部分拡大図である
【図４】本発明の一実施例におけるビット構成の展開と動作波形（書き込み）を示すタイミング図である。
【図５】図４の左半分を示す部分拡大図である。
【図６】図４の右半分を示す部分拡大図である。
【図７】本発明の一実施例における８Ｍ×３２×８Ｂａｎｋ×１ＶＣの構成（読み出し）を示すタイミング図である。
【図８】本発明の一実施例における１６Ｍ×１６×４Ｂａｎｋ×２ＶＣの構成（読み出し）を示す図である。
【図９】本発明の一実施例における３２Ｍ×８×２Ｂａｎｋ×４ＶＣの構成（読み出し）を示す図である。
【図１０】本発明の一実施例における６４Ｍ×４×１Ｂａｎｋ×８ＶＣの構成（読み出し）を示す図である。
【図１１】本発明の一実施例における８Ｍ×３２×８Ｂａｎｋ×１ＶＣの構成（書き込み）を示す図である。
【図１２】本発明の一実施例における１６Ｍ×１６×４Ｂａｎｋ×２ＶＣの構成（書き込み）を示す図である。
【図１３】本発明の一実施例における３２Ｍ×８×２Ｂａｎｋ×４ＶＣの構成（書き込み）を示す図である。
【図１４】本発明の一実施例における６４Ｍ×４×１Ｂａｎｋ×８ＶＣの構成（書き込み）を示す図である。
【図１５】本発明の一実施例における１Ｂａｎｋ（２５６Ｍｂｉｔ）の構成を示す図である。
【図１６】本発明の一実施例におけるセレクタ部分の構成を示す図である。
【図１７】本発明の一実施例におけるスイッチ回路部分の構成を示す図である。
【図１８】本発明の一実施例におけるモードレジスタの設定例を示す図である。
【図１９】本発明の一実施例におけるマルチコアプロセッサを含むコンピュータシステムの構成を示す図である。
【図２０】典型的なＤＲＡＭにおけるビット構成の展開と動作波形（読み出し）を示すタイミング図である。
【図２１】図２０の左半分を示す部分拡大図である。
【図２２】図２０の右半分を示す部分拡大図である。
【図２３】典型的なＤＲＡＭにおけるビット構成の展開と動作波形（書き込み）を示すタイミング図である。
【図２４】図２３の左半分を示す部分拡大図である。
【図２５】図２３の右半分を示す部分拡大図である。
【符号の説明】
【０１８３】
１０  半導体記憶装置
２０  マルチコアプロセッサ
２１  コア
２２  Ｉ／Ｏ装置
２３  外部記憶装置制御ブロック
２４  オンチップメモリ
２５  内部バス
１０１、１１１、１２１、２０１  ＮＡＮＤ  
１０２、１０５、１１２、１１５、１２２、１２５、２０２  インバータ
１０３、１０４、１０６、１０７、１１３、１１４、１１６、１１７、１２３、１２４、１２６、１２７、２０３、２０４  トランスファゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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