(57)【要約】【課題】窒化物半導体のＨＥＭＴ素子において、ノーマリオフ化を実現しつつ、大きなドレイン電流密度と相互コンダクタンスを確保することである。【解決手段】基板上に少なくともチャネル層およびバリア層が順次積層され、当該バリア層上にソース電極およびドレイン電極が形成され、少なくともバリア層が除去されたバリア層上に絶縁膜を介してゲート電極が形成されたＭＩＳ型ＧａＮ系ＨＥＭＴ素子であって、前記バリア層がＩｎＸＡｌ１−ＸＮ（０．０５≦Ｘ≦０．３０）である、ＭＩＳ型ＧａＮ系ＨＥＭＴ素子。【選択図】図３
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【特許請求の範囲】
【請求項１】
基板上に少なくともチャネル層およびバリア層が順次積層され、当該バリア層上にソース電極およびドレイン電極が形成され、少なくともバリア層が除去されたチャネル層上に絶縁膜を介してゲート電極が形成されたＭＩＳ型ＧａＮ系ＨＥＭＴ素子であって、前記バリア層がＩｎＸＡｌ１−ＸＮ（０．０５≦Ｘ≦０．３０）である、ＭＩＳ型ＧａＮ系ＨＥＭＴ素子。
【請求項２】
前記チャネル層とバリア層との間にスペーサ層を設けた、請求項１に記載のＭＩＳ型ＧａＮ系ＨＥＭＴ素子。
【請求項３】
前記チャネル層がｉ‐ＧａＮ、スペーサ層がＡｌＹＧａ１−ＹＮ（０．８０≦Ｙ≦１．００）である請求項１または２に記載のＭＩＳ型ＧａＮ系ＨＥＭＴ素子。
ＧａＮ系電界効果トランジスタ。
【請求項４】
前記チャネル層の形成前に、基板上にＡｌを含むバッファ層と、Ａｌを含む組成傾斜層あるいはＡｌを含む歪超格子層の少なくとも一方が基板上に形成された、請求項１〜３のいずれかに記載のＭＩＳ型ＧａＮ系ＨＥＭＴ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ（ＦＥＴ）、特にノーマリオフ型ＨＥＭＴ素子に係る。
【背景技術】
【０００２】
窒化物半導体電界効果トランジスタをパワーデバイスに用いる場合、安全性ならびに従来のＳｉパワーデバイスとの互換性の観点から、ノーマリオフ型であることが強く求められている。窒化物半導体電界効果トランジスタにおいて、ノーマリオフを実現する方法の一つとして、高速電子移動度トランジスタ（High Electron Mobility Transistor: ＨＥＭＴ）のゲート部をそれ以外の部分に対して掘り下げたリセスゲート構造が知られている（非特許文献１参照）。
【０００３】
そこで、本発明者らは、非特許文献１と膜基本構成が同じで、ＭＩＳ型ＡｌＧａＮ／ＧａＮ ＨＥＭＴ構造において、リセス無し構造（構造１、図１参照）とリセス構造（構造２、図２参照）のＨＥＭＴ素子を作製し、素子特性を評価したところ、構造２のリセス構造にすることによって、ノーマリオフ型になったが、構造１と比較してドレイン電流密度と相互コンダクタンスが大幅に低下する結果となった（表２参照）。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Wataru Saito他  IEEE Trans. Electron Devices, p. 356-362, Vol. 53、No. 2, 2006
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の課題は、窒化物半導体のＨＥＭＴ素子において、ノーマリオフ化を実現しつつ、大きなドレイン電流密度と相互コンダクタンスを確保することである。
【課題を解決するための手段】
【０００６】
本発明者らは、リセス構造においてバリア層としてＡｌＧａN層の代わりにＩｎＡｌＮ層用いることにより、ＩｎＡｌＮ／ＧａＮ構造のＩｎＡｌＮ内に自発分極以外にピエゾ分極が発生させることによって、ドレイン電流密度と相互コンダクタンスが大きくなると推測して本発明に至った。すなわち、本発明によれば、以下のＨＥＭＴ素子が提供される。
【０００７】
［１］基板上に少なくともチャネル層およびバリア層が順次積層され、当該バリア層上にソース電極およびドレイン電極が形成され、少なくともバリア層が除去されたチャネル層上に絶縁膜を介してゲート電極が形成されたＭＩＳ型ＧａＮ系ＨＥＭＴ素子であって、前記バリア層がＩｎＸＡｌ１−ＸＮ（０．０５≦Ｘ≦０．３０）である、ＭＩＳ型ＧａＮ系ＨＥＭＴ素子。
【０００８】
［２］前記チャネル層とバリア層との間にスペーサ層を設けた、前記［１］に記載のＭＩＳ型ＧａＮ系ＨＥＭＴ素子。
【０００９】
［３］前記チャネル層がｉ‐ＧａＮ、スペーサ層がＡｌＹＧａ１−ＹＮ（０．８０≦Ｙ≦１．００）である前記［１］または［２］に記載のＭＩＳ型ＧａＮ系ＨＥＭＴ素子。
ＧａＮ系電界効果トランジスタ。
【００１０】
［４］前記チャネル層の形成前に、基板上にＡｌを含むバッファ層と、Ａｌを含む組成傾斜層あるいはＡｌを含む歪超格子層の少なくとも一方が基板上に形成された、前記［１］〜［３］のいずれかに記載のＭＩＳ型ＧａＮ系ＨＥＭＴ素子。
【図面の簡単な説明】
【００１１】
【図１】従来のノンリセスゲートタイプのＭＩＳ型ＨＥＭＴ素子の断面構造を示す図である。
【図２】従来のリセスゲートタイプのＭＩＳ型ＨＥＭT素子の断面構造を示す図である。
【図３】本発明のリセスゲートタイプのＭＩＳ型ＨＥＭT素子の断面構造を示す図である。
【図４】比較例のノンリセスゲートタイプのＭＩＳ型ＨＥＭT素子の断面構造を示す図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照しつつ本発明の実施の形態について説明する。本発明は、以下の実施形態に限定されるものではなく、発明の範囲を逸脱しない限りにおいて、変更、修正、改良を加え得るものである。
【００１３】
本発明において基板は、その上に形成するバッファ層（緩衝層）、組成傾斜層あるいは歪超格子層、チャネル層、スペーサ層、バリア層の各組成あるいは形成手法に応じて適宜に選択される。例えば、基板としては、シリコン、ゲルマニウム、サファイア、炭化ケイ素、窒化ガリウム、酸化物(ＺｎＯ、ＬｉＡｌＯ２，ＬｉＧａＯ２，ＭｇＡｌ２Ｏ４，（ＬａＳｒ）（ＡｌＴａ）Ｏ３，ＮｄＧａＯ３，ＭｇＯ, Ｇａ２Ｏ３など)、Ｓｉ-Ｇｅ合金、周期律表の第３族−第５族化合物(ＧａＡｓ，ＡｌＮ，ＧａＮ，ＡｌＧａＮ、ＡｌＩｎＮ)、ホウ化物(ＺｒＢ２など)、などを用いることができる。ただし、室温〜１２００℃における前記基板の熱膨張係数が基板上に形成するＡｌＧａＮからなる膜の熱膨張係数より小さいことが好ましく、なかでもＳｉ基板が品質およびコストの点で好ましく、Ｓｉ単結晶が特に好ましく、基板の厚みとしては０．４２〜１．００ｍｍが好適である。
【００１４】
バッファ層は、その上に形成するデバイス層の組成や構造、あるいは各層の形成手法に応じて、様々な第３族窒化物半導体からなる単一層または複数層から形成される。本発明では、バッファ層はＡｌαＧａ１−αＮからなり、α≧０．２の１層または複数層からなり，合計の厚みとして３０〜５００ｎｍが好ましく、５０〜１５０ｎｍがより好ましい。このバッファ層は、例えばＭＯＣＶＤ法やＭＢＥ法などの公知の成膜手法にて形成される。歪や転位密度ができるだけ少ない膜構造とすることが好ましく、後に形成される膜の品質に影響するため、転位密度は１×１０１１／ｃｍ３以下に形成することが好ましい。なお、バッファ層とチャネル層の間に、更なる格子歪低減のため、組成傾斜層または超格子層を形成することが好ましい。組成傾斜層としては、膜成長方向に連続的に減少する、あるいは膜成長方向に膜厚１０ｎｍ〜１００ｎｍ毎に階段状に減少することが好ましい。超格子層を形成する場合は、一方の組成がＡｌＮであり、他方の組成がＡｌβＧａ１−βＮであり、βが０〜０．２０であることが好ましい。そして、超格子の一対がＡｌＮとＡｌβＧａ１−βＮの場合、その膜厚比が１：２〜１：１０が好ましく、１：３〜１：５がより好ましい。
【００１５】
本発明のＨＥＭＴ素子の場合は、バッファ層、組成傾斜層または歪超格子層に引き続き、チャネル層、およびバリア層が形成される。チャネル層は０．１〜２μｍ厚のｉ‐ＧａＮで構成することが好ましい。バリア層として１〜１５ｎｍ厚、特に５〜１０ｎｍのＩｎＸＡｌ１−ＸＮを形成することが好ましく、Ｉｎの含有量Ｘは０．０５〜０．３０が好ましく、０．１〜０．２が特に好ましい。なお、二次元電子ガスの移動度を改善させるため、チャネル層とバリア層との間に０．５〜１．５ｎｍ厚のＡｌＹＧａ１−ＹＮ（０．８０≦Ｙ≦１．００）、特にＡｌＮからなるスペーサ層が形成されることがより好ましい。
【００１６】
バリア層上に形成されるゲート電極は金属‐絶縁膜‐半導体のＭＩＳ型であることが好ましく、ゲート電極形成前にバリア層のみ、あるいはバリア層とスペーサ層とが除去され、ｉ‐ＧａＮ層上に絶縁膜として１〜２０ｎｍ厚のＡｌ２Ｏ３等の絶縁膜を形成し、さらにＰｄ／Ｔｉ／Ａｕのゲート電極を形成する。
【実施例】
【００１７】
（実施例１〜３：ＭＩＳ型のリセス構造のゲート電極を形成する構造）
実施例１として、８インチ径、厚み５２５μｍの（１１１）面シリコン（Ｓｉ）基板上に、バッファ層として膜厚５０ｎｍのＡｌＮ層と膜厚１００ｎｍのＡｌ０．２０Ｇａ０．８０Ｎとを形成、さらに歪超格子層として膜厚５ｎｍのＡｌＮ層と膜厚２５ｎｍのＡｌ０．２０Ｇａ０．８０層の各１００層を交互に形成、さらにチャネル層として膜厚１．５μｍのｉ‐ＧａＮ層、膜厚１ｎｍのＡｌＮからなるスペーサ層、膜厚１０ｎｍのＩｎ０．１５Ａｌ０．８５Ｎからなるバリア層をこの順に有機金属気層成長法（ＭＯＣＶＤ法）にて形成した。なお、バッファ層形成時は１０３０℃、他の層の形成時は１１３０℃に基板加熱を行った。次に、ソース電極とドレイン電極を前記バリア層上にＴｉ／Ａｌ／Ｎｉ／Ａｕ（１５／７２／１２／４０  ｎｍ）にて形成した。その後、ゲート電極形成部位をリセスさせるため、ＢＣｌ３をエッチングガスとした反応性イオンエッチングにて（１０ｓｃｃｍ，５Ｗ，３Ｐａ）、半導体表面からチャネル層であるｉ‐ＧａＮ層が露出するまでエッチングを行った。次に、前記ソース電極とドレイン電極の部位を除いて、原子層オーダー堆積法（ＡＬＤ）にてＡｌ２Ｏ３を膜厚１０ｎｍ形成した、さらに、前記リセス部にＰｄ／Ｔｉ／Ａｕ（４０／２０／８０  ｎｍ）を蒸着およびリフトオフすることでゲート電極を形成し、ＨＥＭＴ素子を作製した。なお、バリア層としてＩｎ０．１５Ａｌ０．８５Ｎ以外に、Ｉｎ０．１８Ａｌ０．８２Ｎ（実施例２）、およびＩｎ０．２３Ａｌ０．７７Ｎ（実施例３）でも、他の膜構成および電極は実施例１と同じ条件で素子を作製した。
【００１８】
（比較例１：実施例と同じ膜構成であり、ＭＩＳ型ゲート電極形成部位がノンリセス構造）
前記実施例で作製したＨＥＭＴと同じ膜構成で製膜し、さらにソース電極、ドレイン電極、絶縁膜まで同様に形成し、ゲート電極形成部位をエッチングせずにゲート電極を形成した。
【００１９】
（比較例２，３：ＡｌＧａＮ／ＧａＮ  ＨＥＭＴ構造）
バリア層に厚さ２０ｎｍのＡｌＧａＮ層を用いたＡｌＧａＮ／ＧａＮ  ＨＥＭＴ構造も作製し、リセスが有り無しで特性の比較を行った。
【００２０】
（ホール効果の測定）
膜構成の違いによるシート抵抗とシートキャリア密度の違いを測定した結果を表１に示す。バリア層をＩｎＸＡｌ１−ＸＮとする膜構成では、バリア層をＡｌＧａＮとする膜構成よりも低いシート抵抗と高いシートキャリア密度が得られた。また、Ｉｎ含有量Ｘを小さくするにつれて、低いシート抵抗と高いシートキャリア密度が得られた。
【００２１】
【表１】
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【００２２】
次に、リセス構造にて、バリア層組成のＩｎＸＡｌ１−ＸＮにおいてＸを変化させ、リセスのない構造とＨＥＭＴ素子特性を比較した結果を表２に示す。その結果、リセス構造、かつバリア層がＩｎＸＡｌ１−ＸＮの場合にドレイン電流密度と相互コンダクタンスがともに大きい値が得られた。特に、Ｉｎ量Ｘが０．１８以下の場合に、ドレイン電流と相互コンダクタンスをともに大きくする効果が大きい。バリア層がＩｎＸＡｌ１−ＸＮであっても、リセス構造でない場合はノーマリオフにならず、またバリア層がＡｌＧaＮの場合はリセス構造の有無にかかわらず、ドレイン電流と相互コンダクタンスはともに小さい。
【００２３】
【表２】
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【産業上の利用可能性】
【００２４】
本発明はノーマリオフ型ＨＥＭＴ素子に用いられる。
【図１】
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【図２】
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【図３】
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【図４】
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