(57)【要約】【課題】高調波の発生を抑えることができる半導体パッケージを提供する。【解決手段】半導体パッケージ１０１は、電極１１が配置されたＩＣ上面１０ｂおよび電極が配置されていないＩＣ下面１０ａを有する高出力用のスイッチＩＣ１０と、スイッチＩＣ１０の厚み方向への投影領域２５から側方に外れた位置に形成された接続端子１２と、電極１１と接続端子１２とを電気的に接続するワイヤ１３と、ＩＣ上面１０ｂおよびワイヤ１３を覆い、接続端子１２のワイヤ１３が接続する側の面１２ｂを覆うモールド樹脂部１４とを備える。接続端子１２のワイヤ１３が接続する側の面１２ｂとは反対側の面１２ａはモールド樹脂部１４に覆われずに露出する。ＩＣ下面１０ａは金属に覆われていない。【選択図】図１
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【特許請求の範囲】
【請求項１】
電極が配置されたＩＣ上面および電極が配置されていないＩＣ下面を有する高出力用のスイッチＩＣと、
前記スイッチＩＣの厚み方向への投影領域から側方に外れた位置に形成された接続端子と、
前記電極と前記接続端子とを電気的に接続するワイヤと、
前記ＩＣ上面および前記ワイヤを覆い、前記接続端子の前記ワイヤが接続する側の面を覆うモールド樹脂部とを備え、
前記接続端子の前記ワイヤが接続する側の面とは反対側の面は前記モールド樹脂部に覆われずに露出し、
前記ＩＣ下面は金属に覆われていない、半導体パッケージ。
【請求項２】
前記ＩＣ下面は高抵抗Ｓｉ層によって構成されている、請求項１に記載の半導体パッケージ。
【請求項３】
前記ＩＣ下面は樹脂によって覆われている、請求項１または２に記載の半導体パッケージ。
【請求項４】
前記スイッチＩＣは、ＳＯＩを用いたものである、請求項１から３のいずれかに記載の半導体パッケージ。
【請求項５】
主表面を有し、前記主表面に平行な方向に延在する板状導体を前記主表面から内部に向かって離隔した高さの位置に備える絶縁基板と、
前記絶縁基板の前記主表面に、前記接続端子を介して実装された請求項１から４のいずれかに記載の半導体パッケージとを備え、
前記板状導体は、前記スイッチＩＣの厚み方向への投影領域を避けるように配置されている、半導体モジュール。
【請求項６】
前記板状導体は、複数の板状導体要素の集合体であり、前記複数の板状導体要素の各々は、前記絶縁基板の内部の異なる複数の高さの位置にそれぞれ分散して平行に重なり合うよう配置されており、前記複数の板状導体要素は全て前記スイッチＩＣの厚み方向への投影領域を避けるように配置されている、請求項５に記載の半導体モジュール。
【請求項７】
前記板状導体は接地されている、請求項５または６に記載の半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージおよびこれを備える半導体モジュールに関するものである。
【背景技術】
【０００２】
特開２００７−５４７７号公報（特許文献１）には、集積回路をインターポーザと呼ばれるＢＧＡ（Ball Grid Array）基板に取り付けたものをマザーボードに実装する構成において、機器のノイズ成分を除去することを目的とした発明が記載されている。特許文献１に記載された発明では、インターポーザとマザー基板との間に注入するアンダーフィル材料の比誘電率または比透磁率を調整することによってノイズ対策を図っている。
【０００３】
特開２０１２−１０４７７６号公報（特許文献２）には、一般的なＱＦＮ（Quad Flat Non-lead）パッケージにおいて、ワイヤボンディングに用いられるワイヤの寄生インダクタンスを小さくし、高周波特性を良好とすることを目的とした発明が記載されている。特許文献２に記載された発明によれば、半導体集積回路チップは、リードフレームのダイボンド領域の中央領域から一定の側に偏らせた位置に配置される。こうすることによって、特定の端子に対するワイヤ長を短くすることができ、寄生インダクタンスを小さくすることができるとされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−５４７７号公報
【特許文献２】特開２０１２−１０４７７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載された発明は、ＢＧＡ基板をマザーボードに実装する際に特定種類のアンダーフィル材料が用いられることが前提であり、アンダーフィル材料を用いずに実装する場合やアンダーフィル材料の種類を変更できない場合については、何ら解決方法を示していない。
【０００６】
特許文献２に記載された発明は、半導体パッケージ自体の構成に特徴をもたせることによって問題を解決しようとするものであるので、この半導体パッケージをマザーボードに実装する際のアンダーフィル材料の使用有無および種類は問わないが、１つの半導体パッケージにおいて全ての端子のワイヤを同時に短くすることはできない。したがって、半導体集積回路チップを偏らせて配置したことによって、一部の端子に関してはワイヤの寄生インダクタンスを小さくすることができるとしても、他の一部の端子に関してはワイヤが却って長くなってしまい、これらの端子に関係する特性に関しては犠牲になってしまうという問題がある。
【０００７】
アンダーフィル材料を用いない場合であっても適用可能なノイズ対策が求められる。また、いずれの端子に関しても高周波特性を犠牲にせずにパッケージ全体にわたって高周波特性を改善する構造が求められる。特に、集積回路（Integrated Circuit：ＩＣ）を含む半導体パッケージにおいて高周波の信号を扱う際の高調波の発生が問題となる。
【０００８】
そこで、高調波の発生を抑えることができる半導体パッケージおよび半導体モジュールを提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明に基づく半導体パッケージは、電極が配置されたＩＣ上面および電極が配置されていないＩＣ下面を有する高出力用のスイッチＩＣと、上記スイッチＩＣの厚み方向への投影領域から側方に外れた位置に形成された接続端子と、上記電極と上記接続端子とを電気的に接続するワイヤと、上記ＩＣ上面および上記ワイヤを覆い、上記接続端子の上記ワイヤが接続する側の面を覆うモールド樹脂部とを備える。上記接続端子の上記ワイヤが接続する側の面とは反対側の面は上記モールド樹脂部に覆われずに露出している。上記ＩＣ下面は金属に覆われていない。
【発明の効果】
【００１０】
本発明によれば、ＩＣ下面が金属に覆われていないので、高調波の発生を抑えることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明に基づく実施の形態１における半導体パッケージの断面図である。
【図２】本発明に基づく実施の形態１における半導体パッケージを作製する際に用いることができるリードフレームの平面図である。
【図３】本発明に基づく実施の形態１における半導体パッケージの製造方法の第１の工程の説明図である。
【図４】本発明に基づく実施の形態１における半導体パッケージの製造方法の第２の工程の説明図である。
【図５】本発明に基づく実施の形態１における半導体パッケージの製造方法の第３の工程の説明図である。
【図６】本発明に基づく実施の形態１における半導体パッケージの製造方法の第４の工程の説明図である。
【図７】本発明に基づく実施の形態１における半導体パッケージの製造方法の第５の工程の説明図である。
【図８】本発明に基づく実施の形態１における半導体パッケージの第１の変形例の断面図である。
【図９】本発明に基づく実施の形態１における半導体パッケージの第２の変形例の断面図である。
【図１０】本発明に基づく実施の形態１における半導体パッケージに用いられることが好ましいスイッチＩＣの部分断面図である。
【図１１】本発明に基づく実施の形態２における半導体パッケージの断面図である。
【図１２】実験１で用いられた試料１の断面図である。
【図１３】実験１に用いられた試料２の断面図である。
【図１４】実験１に用いられた試料３の断面図である。
【図１５】実験１の結果を示すグラフである。
【図１６】実験２の結果を示すグラフである。
【図１７】実験３を行なうに当たって想定された回路を示す図である。
【図１８】実験３の結果を示す第１のグラフである。
【図１９】実験３の結果を示す第２のグラフである。
【図２０】実験４の結果を示すグラフである。
【図２１】本発明に基づく実施の形態３における半導体パッケージの断面図である。
【図２２】本発明に基づく実施の形態４における半導体パッケージの断面図である。
【図２３】本発明に基づく実施の形態４における半導体パッケージの変形例の断面図である。
【図２４】スイッチＩＣの下面に金属板が接しているモデルの断面図である。
【図２５】スイッチＩＣの下方に絶縁体層を介して金属板が配置されているモデルの断面図である。
【図２６】本発明に基づく実施の形態５における半導体モジュールの断面図である。
【図２７】実験５に用いられた試料７の断面図である。
【図２８】実験５に用いられた試料８の断面図である。
【図２９】実験５に用いられた試料９の断面図である。
【図３０】実験５の結果を示すグラフである。
【図３１】本発明に基づく実施の形態６における半導体モジュールの断面図である。
【図３２】本発明に基づく実施の形態７における半導体モジュールの断面図である。
【発明を実施するための形態】
【００１２】
（実施の形態１）
（構成）
図１を参照して、本発明に基づく実施の形態１における半導体パッケージ１０１について説明する。
【００１３】
半導体パッケージ１０１は、電極１１が配置されたＩＣ上面１０ｂおよび電極１１が配置されていないＩＣ下面１０ａを有する高出力用のスイッチＩＣ（Integrated Circuit）１０と、スイッチＩＣ１０の厚み方向への投影領域２５から側方に外れた位置に形成された接続端子１２と、電極１１と接続端子１２とを電気的に接続するワイヤ１３と、ＩＣ上面１０ｂおよびワイヤ１３を覆い、接続端子１２のワイヤ１３が接続する側の面１２ｂを覆うモールド樹脂部１４とを備え、接続端子１２のワイヤ１３が接続する側の面１２ｂとは反対側の面１２ａはモールド樹脂部１４に覆われずに露出し、ＩＣ下面１０ａは金属に覆われていない。
【００１４】
ここでいう「高出力」とは、２６ｄＢｍ以上であることを意味するものとする。「高出力用」のスイッチＩＣとは、２６ｄＢｍ以上の信号が入力されたとしても破損しないスイッチＩＣを意味するものとする。
【００１５】
本実施の形態では、スイッチＩＣ１０の一例として、シリコン系のＩＣを用いるものとする。また、本実施の形態では、スイッチＩＣ１０の一例としてＭＭＩＣ（Monolithic Microwave Integrated Circuit）を用いるものとする。
【００１６】
図１に示した半導体パッケージ１０１においては、スイッチＩＣ１０の下側に凹部１６が形成されており、ＩＣ下面１０ａは凹部１６内に露出している。ＩＣ下面１０ａは接続端子１２の面１２ｂとほぼ同じ高さにある。ただし、凹部１６の構成は必須のものではなく、あくまで一例として示したものである。
【００１７】
（作用・効果）
本実施の形態では、ＩＣ下面１０ａが金属に覆われていないので、高調波の発生を抑えることができる。この効果を確認するために発明者は実験を行なった。その実験結果については、後述する。
【００１８】
（製造方法）
本実施の形態における半導体パッケージ１０１は、たとえば以下に示す製造方法によって作製することができる。
【００１９】
まず、図２に示すリードフレーム４１を用意する。ここで例示するリードフレーム４１は、正方形のＩＣ載置部４２と、ＩＣ載置部４２の各辺に平行にＩＣ載置部４２から離隔して配列された複数の接続端子１２とを備える。ＩＣ載置部４２は、梁状のＩＣ載置部支持部４３によって４方向から支持されている。接続端子１２は、接続端子支持部４４によって支持されている。ＩＣ載置部支持部４３と接続端子支持部４４とはつながっている。リードフレーム４１は、１つのＩＣ載置部４２とこれを取り囲む部材を１セットとして、複数セットがマトリックス状につながって配列された構造をしている。リードフレーム４１は、全体が金属からなるものである。
【００２０】
以下、１つのＩＣ載置部４２およびその近傍の様子に注目して説明する。
図３に示すように、スイッチＩＣ１０をリードフレーム４１のＩＣ載置部４２に設置する。スイッチＩＣ１０は、上面に電極１１を備え、下面には電極を備えないものである。スイッチＩＣ１０の下面とＩＣ載置部４２の上面との間は、たとえば銀ペーストによって接合することができる。銀ペーストに代えて公知の接合材を用いてもよい。こうして、図４に示すように、ＩＣ載置部４２にスイッチＩＣ１０が載った構造が得られる。図４では、スイッチＩＣ１０とＩＣ載置部４２との間に介在する接合材層は図示していない。ここでいう接合材層とは、たとえば銀ペースト層である。
【００２１】
次に、図５に示すように、ワイヤボンディングを行なう。すなわち、ワイヤ１３によって電極１１と接続端子１２の上面とが電気的に接続される。ワイヤ１３は公知の材料からなるものであってよい。
【００２２】
さらに、図６に示すようにスイッチＩＣ１０、ワイヤ１３などを、樹脂によって封止する。こうして、モールド樹脂部１４が形成される。モールド樹脂部１４が形成された後においても接続端子１２の下面は露出しており、上面はモールド樹脂部１４によって覆われる。この時点では、スイッチＩＣ１０の下面は、ＩＣ載置部４２によって覆われている。
【００２３】
次に、ＩＣ載置部４２を除去する。この除去は、公知の加工方法で適宜行なうことができる。たとえば図６に示した構造体の下面のうち除去したい部分のみを露出させたマスクを形成し、エッチングすることによってＩＣ載置部４２を選択的に除去することが可能である。こうして、図７に示す構造を得ることができる。
【００２４】
図７に示した構造体を、各スイッチＩＣ１０に対応する個別のサイズに分断することによって、図１に示した半導体パッケージ１０１を得ることができる。この分断工程の際に、接続端子支持部４４は除去される一方、接続端子支持部４４によって支持されていた接続端子１２は、半導体パッケージ１０１の下面外縁部に支持された導体部材として残る。
【００２５】
ただし、ここで示した製造方法は、あくまで製造方法の一例である。本実施の形態における半導体パッケージは、これ以外の製造方法で作製してもよい。
【００２６】
（変形例）
図１に示した半導体パッケージ１０１の構成は、あくまで一例であり、本実施の形態の考え方を適用して、さまざまな変形例が考えられる。
【００２７】
たとえば、図８に示す半導体パッケージ１０２のような構成であってもよい。半導体パッケージ１０２では、ＩＣ下面１０ａが、接続端子１２の下面と同一平面内にある。ＩＣ下面１０ａは金属に覆われることなく露出している。この構成は、たとえばリードフレーム４１においてＩＣ載置部４２を接続端子１２に比べて低くしておくことによって、最終的に図８に示すような半導体パッケージ１０２を得ることも可能である。
【００２８】
たとえば図９に示す半導体パッケージ１０３のような構成であってもよい。半導体パッケージ１０３では、スイッチＩＣ１０の下面は、モールド樹脂部１４によって覆われている。この構成は、たとえば図１に示したような構成を一旦作製した後に、凹部１６にモールド樹脂を追加充填することによって得ることが可能である。
【００２９】
ここで、これまで説明した半導体パッケージに用いられているスイッチＩＣ１０の部分断面図を図１０に示す。ただし、これは必須の構成ではなく、あくまで好ましい一例である。
【００３０】
図１０に示すように、スイッチＩＣ１０においては、下から順に、高抵抗Ｓｉ層３１、高ドープダメージインプラント高抵抗Ｓｉ層３２、埋込み酸化膜３３、Ｓｉ層３４、構造層３５が積層された構造となっている。ここで、「高抵抗Ｓｉ層」とは、抵抗率が５００Ω・ｃｍ以上であるＳｉ層をいうものとする。高抵抗Ｓｉ層３１は、このような抵抗率の条件を満たすＳｉ基板によって形成することができる。埋込み酸化膜３３はたとえばＳｉＯ2層である。構造層３５は、配線や絶縁層が適宜形成された部分である。構造層３５の内部にはさまざまな構造が形成されうるが、説明の便宜のため、図１０では細かい構造は表示していない。
【００３１】
これまでに説明した半導体パッケージにおいては、ＩＣ下面１０ａは高抵抗Ｓｉ層３１によって構成されていることが好ましい。この構成を採用することにより、高調波の発生を抑えることができる。図１０に示した例では、ＩＣ下面１０ａは高抵抗Ｓｉ層３１によって構成されている。
【００３２】
スイッチＩＣ１０は、ＳＯＩ（Silicon On Insulator）を用いたものであることが好ましい。この構成を採用することにより、高調波の発生を抑えることができる。ＳＯＩとは、絶縁膜上にＳｉ層を形成する技術である。ＳＯＩ基板といえば、通常、Ｓｉ基板の上面に形成された絶縁層の上にさらに単結晶シリコンを形成した基板である。ここでいう絶縁膜は、たとえばＳｉＯ2層である。
【００３３】
（実施の形態２）
（構成）
図１１を参照して、本発明に基づく実施の形態２における半導体パッケージ１０４について説明する。半導体パッケージ１０４の基本的な構成は、実施の形態１で説明した半導体パッケージ１０１と同様であるが、以下の点で異なる。
【００３４】
本実施の形態における半導体パッケージ１０４においては、ＩＣ下面１０ａは樹脂によって覆われている。図１１に示した例においては、樹脂層１５がＩＣ下面１０ａを覆っている。
【００３５】
（作用・効果）
本実施の形態では、実施の形態１と同様の効果を得ることができる。効果を検証した実験結果については、実験１〜４として後述する。
【００３６】
本実施の形態における半導体パッケージ１０４においては、実施の形態１における半導体パッケージ１０１，１０２に比べて、ＩＣ下面１０ａが樹脂によって覆われていることによりスイッチＩＣ１０が保護されているので、スイッチＩＣ１０が破損しにくく、製品としての半導体パッケージの信頼性を高めることもできる。
【００３７】
なお、半導体パッケージ１０４は、図１に示した半導体パッケージ１０１の凹部１６に適宜選択した樹脂を充填することによって得ることができる。また、製造方法はこれに限らず、他の方法によって作製してもよい。
【００３８】
（実験結果について）
図１２〜図１６を参照して、発明者が行なった実験の結果について説明する。
【００３９】
（実験１）
発明者は、スイッチＩＣの下面から絶縁基板にかけての構成の違いによって高調波の発生度合いにどのような影響があるかを調べるために、実験１を行なった。ここでは、スイッチＩＣ１０としてハイパワー用ＳＰＤＴ（Single Pole, Dual Throw）スイッチＩＣを用いて、以下のような構成の試料１〜３を用意した。
【００４０】
試料１の断面図を図１２に示す。試料１は、絶縁基板２の上面に支持金属層４が形成されたものを用意し、この支持金属層４の上面に対して、銀ペーストを接合材としてスイッチＩＣ１０を実装したものである。実装完了後に銀ペーストは、銀ペースト層５となる。支持金属層４は、接地されている。支持金属層４とスイッチＩＣ１０とは銀ペースト層５を介して接しているので、スイッチＩＣ１０の下面と支持金属層４との間は導通している。
【００４１】
試料２の断面図を図１３に示す。試料２は、絶縁基板２の上面に支持金属層４が形成されたものを用意し、この支持金属層４の上面に対して、樹脂を接合材としてスイッチＩＣ１０を実装したものである。実装完了後に樹脂は、樹脂層３となる。支持金属層４は、接地されているが、支持金属層４とスイッチＩＣ１０とは樹脂層３を介して接しているので、スイッチＩＣ１０の下面と支持金属層４との間は絶縁されている。
【００４２】
試料３の断面図を図１４に示す。試料３は、絶縁基板２の上面に対して、樹脂を接合材としてスイッチＩＣ１０を実装したものである。実装完了後に樹脂は、樹脂層３となる。この場合、スイッチＩＣ１０の下面は金属によって覆われていない。
【００４３】
試料１〜３において、入力パワーの各値に対する２次高調波の発生度合いを調べた。その結果を図１５に示す。
【００４４】
実験１の結果、図１５から明らかなように、いずれの入力パワー値においても試料１〜３のうち試料３が最も２次高調波の発生度合いが小さい結果となった。すなわち、ＳＰＤＴスイッチＩＣにおいては、スイッチＩＣ１０の下面が金属に覆われていない構成のときに、２次高調波の発生が最小となるといえる。
【００４５】
（実験２）
次に、発明者は実験２を行なった。ここでは、スイッチＩＣ１０としてハイパワー用ＳＰ４Ｔ（Single Pole, Quadruple Throw）スイッチＩＣを用いて、以下のような構成の試料４〜６を用意した。
【００４６】
試料４は、スイッチＩＣ１０以外の部分については、試料１と同じ構成である。
試料５は、スイッチＩＣ１０以外の部分については、試料２と同じ構成である。
【００４７】
試料６は、スイッチＩＣ１０以外の部分については、試料３と同じ構成である。
試料４〜６において、入力パワーの各値に対する２次高調波の発生度合いを調べた。その結果を図１６に示す。
【００４８】
実験の結果、図１６から明らかなように、ほとんどの入力パワー値において試料４〜６のうち試料６が最も２次高調波の発生度合いが小さい結果となった。すなわち、ＳＰ４ＴスイッチＩＣにおいても、スイッチＩＣ１０の下面が金属に覆われていない構成のときに、２次高調波の発生が最小となるといえる。
【００４９】
（実験３）
実験１，２の結果を踏まえ、２次高調波が発生する要因を考えた場合、スイッチＩＣ自体と、その下面を覆う金属部材との間で形成されるキャパシタンスが影響していると考えられる。そこで、発明者は、実験３のモデルとして、図１７に示すような擬似的な回路を想定した。スイッチＩＣ１０のＩＣ下面１０ａと、グランドとの間でキャパシタンス２０が構成されている。このキャパシタンス２０の値としていくつかの値を設定し、チップコンデンサを適宜利用してそれぞれ実現した。これらの各々のキャパシタンス値を有する試料に対して、入力パワー値を変化させたときの２次高調波の発生度合いを調べた。その結果を図１８に示す。このグラフの右側において「ｐＦ」の単位で表わされているのは、キャパシタンス２０の値である。「０Ω」とされているのは、スイッチＩＣ１０のＩＣ下面１０ａとグランドとを電気的に直結した構成を意味する。キャパシタンスの値が「０．２ｐＦ」というのは、スイッチＩＣ１０の下面を覆う金属部材が全くなく、なおかつ、スイッチＩＣ１０のＩＣ下面１０ａとグランドとの間が電気的に接続されていない構成を意味する。このように電気的に接続されていない場合であっても、スイッチＩＣ１０のＩＣ下面１０ａとグランドとの間には寄生容量が０．２ｐＦだけ存在するので、キャパシタンスの最小値はこのように０．２ｐＦとなっている。他のキャパシタンスの値は、この寄生容量０．２ｐＦと、チップコンデンサによって実現された容量値との合計値である。たとえば図１８のグラフの右側において「０．７ｐＦ」と表示されているのは、チップコンデンサによって実現された容量０．５ｐＦと寄生容量０．２ｐＦとの合計値として０．７ｐＦとなっている場合の実験結果を意味する。
【００５０】
この実験の結果、図１８に示すように、キャパシタンス２０の値が小さくなるにつれて２次高調波の発生は低減することができ、「０．２ｐＦ」の場合に、２次高調波の発生は最も抑えることができた。さらに、入力パワーを２６ｄＢｍに固定し、キャパシタンス値を変化させたときの２次高調波の発生度合いをグラフ化したものを、図１９に示す。このグラフからすると、入力パワーの値が一定である場合に、キャパシタンス値を小さくしていくことによって、２次高調波の発生を低減できることが明らかである。
【００５１】
これらの結果からすると、スイッチＩＣ１０とグランドとの間に金属部材が全くなく、その結果、スイッチＩＣ１０とグランドとの間に最小限の寄生容量しか構成されていない状態のときに、２次高調波の発生は最も抑制され、良好であるといえる。
【００５２】
（実験４）
従来の一般的な構成では、スイッチＩＣの下面には金属板が張り付いており、この金属板は接地されていた。スイッチＩＣは動作することによって発熱し続けるので、熱によるスイッチＩＣの破壊を防ぐためには、この熱が十分迅速に除去される必要がある。スイッチＩＣの下面に張られた金属板は、放熱を促進する役割を果たしていた。したがって、スイッチＩＣの下面から金属板をなくした構成を採用した場合に、放熱の観点から問題がないかという点が懸念される。そこで、発明者は、実施の形態２において説明した半導体パッケージ１０４（図１１参照）において、入力パワーを変えて、挿入損失がどのように変化するかを調べた。その結果を図２０に示す。
【００５３】
図２０に示すように、入力パワー値が上がるにつれて２次高調波、３次高調波とも増大したが、挿入損失自体はほとんど変化せず、入力パワー値を少なくとも３９ｄＢｍまで上げても破壊が起こらないことが確かめられた。このことから、スイッチＩＣの下面から金属板をなくした構成を採用しても、放熱状態の悪化によるスイッチＩＣの破壊は起こらず、使用可能であることがわかった。
【００５４】
（実施の形態３）
（構成）
図２１を参照して、本発明に基づく実施の形態３における半導体パッケージ１０５について説明する。半導体パッケージ１０５の基本的な構成は、実施の形態２で説明した半導体パッケージ１０４と同様であるが、以下の点で異なる。
【００５５】
半導体パッケージ１０５においては、ＩＣ下面１０ａを覆う樹脂層１５の代わりに、ＩＣ下面１０ａに接するようにスペーサ１７が配置されている。スペーサ１７は絶縁体からなる。スペーサ１７は、接続端子１２より厚いことが好ましい。
【００５６】
（作用・効果）
本実施の形態では、実施の形態２と同様または実施の形態２より優れた効果を得ることができる。スペーサ１７は厚ければ厚いほど好ましい。その理由については後述する。スペーサ１７の材質は、たとえばガリウムヒ素（ＧａＡｓ）であってもよい。スペーサ１７の比誘電率は低ければ低いほどよい。
【００５７】
（実施の形態４）
（構成）
図２２を参照して、本発明に基づく実施の形態４における半導体パッケージ１０６について説明する。半導体パッケージ１０６の基本的な構成は、実施の形態３で説明した半導体パッケージ１０５と同様であるが、以下の点で異なる。
【００５８】
半導体パッケージ１０６においては、ＩＣ下面１０ａに接するスペーサ１７の下側に、リードフレーム４１の一部であるＩＣ載置部４２が配置されている。
【００５９】
（作用・効果）
本実施の形態では、実施の形態３と同様の効果を得ることができる。その理由については後述する。本実施の形態では、リードフレーム４１の一部であるＩＣ載置部４２がスイッチＩＣ１０の下方に残っていたが、ＩＣ載置部４２はなくてもよい。むしろ、ＩＣ載置部４２はなくした方が好ましい。
【００６０】
すなわち、本実施の形態の変形例として図２３に示す半導体パッケージ１０７のようにＩＣ載置部４２を除去した形とすれば、好ましい。半導体パッケージ１０７では、スペーサ１７の下側には凹部１６が存在する。凹部１６の深さは、接続端子１２の厚みと同じである。このような構成は、リードフレーム４１を用いて半導体パッケージ１０６のような構造を得た後に、エッチングなどによりリードフレーム４１の一部であるＩＣ載置部４２を除去することによって得ることができる。
【００６１】
実施の形態３，４の原理について説明する。
まず基本的な構成として、図２４に示すように、スイッチＩＣ１０の下側でＩＣ下面１０ａに接するように金属板１８があり、なおかつ、金属板１８は接地されているモデルを考える。図２４のモデルは、金属半導体（ＭＳ）接合に相当する。
【００６２】
図２４に示すように、スイッチＩＣ１０に含まれる高抵抗Ｓｉ層３１の下面近傍には空乏層３１ａが生じる。空乏層３１ａの厚みは、印加されている電圧の大きさによって変動する。空乏層３１ａの存在は、空乏層容量Ｃdepをもたらす。
【００６３】
高抵抗Ｓｉ層３１と金属板１８との間の容量ＣMSは、空乏層容量Ｃdepと等しい。空乏層容量Ｃdepは電圧依存性があるので、高調波など歪みの原因となる。ＣMS＝Ｃdepであるので、歪みが生じやすい。
【００６４】
次に、実施の形態２，３，４のいずれかに相当する構成として、図２５に示すモデルを考える。図２５では、金属板１８と高抵抗Ｓｉ層３１との間に絶縁体層３６が配置されている。空乏層３１ａの厚みが、印加されている電圧の大きさによって変動することは、図２４に示したモデルと同様である。図２５のモデルは、金属絶縁体半導体（ＭＩＳ）接合に相当する。金属板１８は、スイッチＩＣ１０の下方に位置する何らかの導電体の存在を、検討のために仮想的に１つの金属板とみなしたものである。
【００６５】
図２５に示したモデルでは、空乏層３１ａの存在によって空乏層容量Ｃdepがもたらされ、さらに、絶縁体層３６によって絶縁体容量Ｃinsがもたらされる。高抵抗Ｓｉ層３１と金属板１８との間の容量ＣMSは、空乏層容量Ｃdepと絶縁体容量Ｃinsとの合成容量となる。２つの容量が直列で接続されているものとみなすことができるので、以下のようになる。
【００６６】
ＣMS＝ＣdepＣins／（Ｃdep＋Ｃins）
ここで、Ｃdep≫Ｃinsと仮定すると、ＣMS≒Ｃinsとなり、空乏層容量の存在が無視できるようになるので、電圧依存性がほぼ無くなる。この結果、高調波歪が低減される。
【００６７】
図２４および図２５の２通りのモデルを比較してわかるように、高抵抗Ｓｉ層３１の空乏層３１ａと接地された仮想的な金属板１８との間に絶縁体層３６が介在することは、高調波歪を低減することに貢献する。Ｃdep≫Ｃinsをしていたが、Ｃinsを小さくするためには、絶縁体層３６は厚ければ厚いほどよい。実施の形態３，４においては、スイッチＩＣ１０の下側に絶縁体からなるスペーサ１７が配置されていたが、これは、絶縁体層３６に相当するものである。このようなスペーサ１７を配置することによって、ＣinsをＣdepに比べてきわめて小さくして、高調波歪を低減することができる。特にスペーサ１７が厚ければ厚いほどよいとされるのはこのためである。絶縁体層３６ないしスペーサ１７の材料は、何らかの樹脂であってもよく、たとえばガラスエポキシであってもよい。
【００６８】
（実施の形態５）
（構成）
図２６を参照して、本発明に基づく実施の形態５における半導体モジュール２０１について説明する。
【００６９】
半導体モジュール２０１は、主表面２ｕを有し、主表面２ｕに平行な方向に延在する板状導体７を主表面２ｕから内部に向かって離隔した高さの位置に備える絶縁基板２と、絶縁基板２の主表面２ｕに、接続端子１２を介して実装された半導体パッケージ１０４とを備える。板状導体７は、スイッチＩＣ１０の厚み方向への投影領域を避けるように配置されている。半導体パッケージ１０４の接続端子１２は、絶縁基板２の主表面２ｕに予め設けられたパッド電極６に接続されている。
【００７０】
（作用・効果）
本実施の形態では、絶縁基板２の内部に配置されている板状導体７が、半導体パッケージ１０４に含まれているスイッチＩＣ１０の厚み方向への投影領域を避けるように配置されているので、高調波の発生を抑えることができる。この効果を確認するために発明者は実験５を行なった。実験５の内容について詳しくは、後述する。
【００７１】
なお、本実施の形態では、半導体モジュール２０１が半導体パッケージ１０４を備える例を示したが、絶縁基板２に実装される半導体パッケージとしては、実施の形態１〜４で説明したいずれの半導体パッケージであってよい。
【００７２】
（実験５）
発明者は、スイッチＩＣ１０としてＤＰ１２Ｔ（Dual Pole, 12 Throw）スイッチＩＣを用いて、以下のような構成の試料７〜９を用意した。
【００７３】
試料７の断面図を図２７に示す。試料７においては、絶縁基板２の主表面２ｕにパッド電極６が形成されている。スイッチＩＣ１０は、樹脂層３を介して主表面２ｕに接合されている。パッド電極６は、スイッチＩＣ１０の下面のほとんどの部分を避けるように配置されている。ただし、図２７に示すように、試料７では、パッド電極６は、ごく一部の領域においてスイッチＩＣ１０の下面に重なっている。
【００７４】
試料８の断面図を図２８に示す。試料８においては、絶縁基板２の主表面２ｕに形成されているパッド電極６が、試料７におけるパッド電極６に比べて内側に向かって延びている。したがって、パッド電極６の面積が広くなっており、逆にスイッチＩＣ１０の下面がパッド電極６に重ならない領域は狭くなっている。スイッチＩＣ１０の下面のうち、パッド電極６に重なっていないのは、中央の限られた部分のみであり、面積でいえば、スイッチＩＣ１０の下面のうち半分程度である。
【００７５】
試料９の断面図を図２９に示す。試料９においては、パッド電極６の配置は試料７と同じである。試料７，８においては、絶縁基板２の内部に板状導体７が配置され、板状導体７がスイッチＩＣ１０の下方にも連続して延在していた。これに対して、試料９においては、絶縁基板２の内部には板状導体７が存在しない。
【００７６】
試料７〜９において、入力パワーの各値に対する２次高調波の発生度合いを調べた。その結果を図３０に示す。
【００７７】
実験の結果、図３０から明らかなように、ほとんどの入力パワー値において試料７〜９のうち試料９が最も２次高調波の発生度合いが小さい結果となった。特に入力パワーが３０ｄＢｍのときには、試料９と試料７，８との間の差が顕著となっている。図３０に表れた結果から、絶縁基板２内部においてスイッチＩＣ１０に重なる位置に板状導体７がある構成よりない構成の場合の方が、２次高調波の発生が抑えられるといえる。
【００７８】
（実施の形態６）
実施の形態５で示した半導体モジュール２０１（図２６参照）は、絶縁基板２の内部に板状導体７を１層のみ備えていたが、本発明としては、絶縁基板２の内部に板状導体７以外の板状導体が全く存在してはいけないというわけではない。絶縁基板２の内部には、複数の板状導体が配置されていてもよく、板状導体７以外の板状導体が配置されていてもよい。
【００７９】
（構成）
図３１を参照して、本発明に基づく実施の形態６における半導体モジュール２０２について説明する。半導体モジュール２０２においては、１枚の絶縁基板２の内部に板状導体７と板状導体７ｅとが互いに平行かつ離隔するように配置されている。半導体モジュール２０２では、絶縁基板２の内部では、板状導体７が最も主表面２ｕに近い側に配置されている。板状導体７は、実施の形態５で説明したように、スイッチＩＣ１０の厚み方向への投影領域を避けるように配置されている。一方、板状導体７ｅは、スイッチＩＣ１０の厚み方向への投影領域を避けているとは限らない。図３１に示した例では、板状導体７ｅは、スイッチＩＣ１０の厚み方向への投影領域にも連続して延在している。
【００８０】
（作用・効果）
本実施の形態においても、実施の形態５と同様の効果をある程度得ることができる。
【００８１】
本実施の形態における半導体モジュール２０２としては、合計２層の板状導体が絶縁基板２の内部に備わっている例を示したが、板状導体の層数は２には限らず、より多い数であってもよい。最も主表面２ｕに近い側に配置された板状導体を板状導体７とみなして、実施の形態５で説明したような条件が満たされていればよい。
【００８２】
（実施の形態７）
（構成）
図３２を参照して、本発明に基づく実施の形態７における半導体モジュール２０３について説明する。半導体モジュール２０３の基本的な構成は、実施の形態５，６で説明した半導体モジュール２０１，２０２と同様であるが、以下の点で異なる。
【００８３】
半導体モジュール２０３においては、板状導体７は、複数の板状導体要素７１，７２の集合体であり、前記複数の板状導体要素７１，７２の各々は、前記絶縁基板の内部の異なる複数の高さの位置にそれぞれ分散して平行に重なり合うよう配置されており、前記複数の板状導体要素７１，７２は全てスイッチＩＣ１０の厚み方向への投影領域を避けるように配置されている。
【００８４】
（作用・効果）
本実施の形態では、絶縁基板２の内部に配置されている板状導体７が、複数の板状導体要素７１，７２の集合体であり、複数の板状導体要素７１，７２の各々はいずれもスイッチＩＣ１０の厚み方向への投影領域を避けるように配置されているので、高調波の発生を抑えることができる。
【００８５】
板状導体７によって、スイッチＩＣ１０の投影領域以外の領域におけるシールドの役割を果たさせようとする場合、図３２に示したように板状導体７が複数の板状導体要素７１，７２の集合体である構成とすれば、シールド効果をより確実に得ることができる。
【００８６】
なお、実施の形態５〜７では、半導体モジュールが半導体パッケージ１０４を備える例を示したが、絶縁基板２に実装される半導体パッケージとしては、半導体パッケージ１０４に限らず実施の形態１〜４で説明したいずれの半導体パッケージであってよい。
【００８７】
なお、実施の形態５〜７で示した半導体モジュールにおいて、板状導体７が接地されていることは必須ではないが、接地されていることが好ましい。すなわち、板状導体７がグランド電極であることが好ましい。
【００８８】
本実施の形態では、板状導体７に２つの板状導体要素７１，７２が含まれている例を示したが、板状導体７に含まれる板状導体要素の数は２に限らず、より大きい数であってもよい。
【００８９】
なお、上記実施の形態のうち複数を適宜組み合わせて採用してもよい。
なお、今回開示した上記実施の形態はすべての点で例示であって制限的なものではない。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更を含むものである。
【符号の説明】
【００９０】
２  絶縁基板、２ｕ  （絶縁基板の）主表面、３  樹脂層、４  支持金属層、５  銀ペースト層、６  パッド電極、７，７ｅ  板状導体、１０  スイッチＩＣ、１０ａ  ＩＣ下面、１０ｂ  ＩＣ上面、１１  （スイッチＩＣの）電極、１２  接続端子、１２ａ，１２ｂ  （接続端子の）面、１３  ワイヤ、１４  モールド樹脂部、１５  樹脂層、１６  凹部、１７  スペーサ、１８  金属板、２０  キャパシタンス、２５  投影領域、３１  高抵抗Ｓｉ層、３１ａ  空乏層、３２  高ドープダメージインプラント高抵抗Ｓｉ層、３３  埋込み酸化膜、３４  Ｓｉ層、３５  構造層、３６  絶縁体層、４１  リードフレーム、４２  ＩＣ載置部、４３  ＩＣ載置部支持部、４４  接続端子支持部、７１，７２  板状導体要素、１０１，１０２，１０３，１０４，１０５，１０６，１０７  半導体パッケージ、２０１，２０２，２０３  半導体モジュール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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