(57)【要約】【課題】信頼性に優れ、かつ安定的な組立が可能な電子部品を実現する。【解決手段】電子部品は、半導体基板ＳＢ１と、半導体基板ＳＢ１の一面上に設けられた電極ＥＬ１と、を備える。電極ＥＬ１は、半導体基板ＳＢ１の上記一面に接続され、かつＴｉ、ＰｄおよびＮｉのうちの一種類または二種類以上を含む第１電極層ＦＬ１と、第１電極層ＦＬ１上に設けられ、金属または合金により構成され、かつ融点が２００℃以上３２０℃以下である第２電極層ＳＬ１と、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の一面上に設けられた電極と、
を備え、
前記電極は、
前記半導体基板の前記一面に接続され、かつＴｉ、ＰｄおよびＮｉのうちの一種類または二種類以上を含む第１電極層と、
前記第１電極層上に設けられ、金属または合金により構成され、かつ融点が２００℃以上３２０℃以下である第２電極層と、
を有する電子部品。
【請求項２】
請求項１に記載の電子部品において、
前記第２電極層は、Ｂｉ、Ｓｂ、Ａｇ、Ｓｎ、およびＡｕのうちの一種類または二種類以上を含む電子部品。
【請求項３】
請求項２に記載の電子部品において、
前記第２電極層は、少なくともＢｉまたはＳｎを含む電子部品。
【請求項４】
請求項１に記載の電子部品において、
前記電極は、前記第１電極層と前記第２電極層の間に設けられ、かつＮｉを含む第３電極層をさらに有する電子部品。
【請求項５】
請求項１に記載の電子部品において、
前記第１電極層は、Ｐｄを含む第１金属層と、Ｔｉを含む第２金属層と、を前記半導体基板上に順に積層してなる積層膜により構成される電子部品。
【請求項６】
請求項１に記載の電子部品において、
前記半導体基板は、シリコン基板である電子部品。
【請求項７】
請求項１に記載の電子部品において、
前記電極を介して、金属により構成される基材上に実装される電子部品。
【請求項８】
請求項７に記載の電子部品において、
前記基材は、前記電極と接触する表面がＡｇにより構成されている電子部品。
【請求項９】
金属により構成される基材と、
前記基材上に実装された半導体素子と、
前記半導体素子を封止する封止樹脂と、
を備え、
前記半導体素子は、
半導体基板と、
前記半導体基板の一面上に設けられ、かつ前記基材に接触する電極と、
を有し、
前記電極は、
前記半導体基板の前記一面上に設けられ、Ｔｉ、ＰｄおよびＮｉのうちの一種類または二種類以上を含む第１電極層と、
前記第１電極層上に設けられ、融点が２００℃以上３２０℃以下である第２電極層と、
を有する半導体パッケージ。
【請求項１０】
請求項９に記載の半導体パッケージにおいて、
前記基材は、前記電極に接触する表面がＡｇにより構成されている半導体パッケージ。
【請求項１１】
複数の内部電極と、複数の誘電体層と、が互いに積層されてなる積層体と、
前記積層体の少なくとも一面上に設けられ、前記内部電極と接続する外部電極と、
を備え、
前記外部電極は、
前記積層体の前記一面上に設けられ、Ｔｉ、ＰｄおよびＮｉのうちの一種類または二種類以上を含む第１電極層と、
前記第１電極層上に設けられ、融点が２００℃以上３２０℃以下である第２電極層と、
を有する電子部品。
【請求項１２】
請求項１１に記載の電子部品において、
前記第１電極層は、Ｎｉを含む電子部品。
【請求項１３】
請求項１１に記載の電子部品において、
前記外部電極を介して基材上に実装される電子部品。
【請求項１４】
請求項１１に記載の電子部品において、
チップコンデンサまたはチップコイルである電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子部品、および半導体パッケージに関し、たとえば裏面電極を備える半導体素子等の電子部品に適用可能な技術である。
【背景技術】
【０００２】
半導体素子等の電子部品は、一面に設けられた電極を介してリードフレーム等の基材上に実装される場合がある。このような技術としては、たとえば特許文献１に記載のものが挙げられる。特許文献１には、ｎ型半導体基板とオーミック接触するオーミック特性を得るために添加する金属であるオーミック金属がＡｕに添加されてなるダイボンド用金属層が、上記ｎ型半導体基板に設けられた構造体が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１７８４３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
電子部品は、たとえば一面に設けられた電極を介して基材上に配置した後、加熱処理によって上記電極を溶融させることにより上記基材上に実装される。本発明者は、この加熱処理による基材等の反りを抑制して安定的な組立を実現するために、上記電極の融点を３２０℃以下とすることを検討した。しかしながら、このような場合、優れた信頼性を有する電子部品を実現することが困難となるおそれがあることが知見された。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】
一実施の形態によれば、電子部品の一面に設けられた電極は、Ｔｉ、ＰｄおよびＮｉのうちの一種類または二種類以上を含む第１電極層と、上記第１電極層上に設けられ、融点が２００℃以上３２０℃以下である第２電極層と、により構成される。
【発明の効果】
【０００６】
前記一実施の形態によれば、信頼性に優れ、かつ安定的な組立が可能な電子部品を実現することができる。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る電子部品を示す断面図である。
【図２】図１に示す電子部品の一例を示す断面図である。
【図３】図１に示す電子部品の一例を示す断面図である。
【図４】図１に示す電子部品の変形例を示す断面図である。
【図５】第１の実施形態に係る電子部品の製造方法の一例を示す断面図である。
【図６】第１の実施形態に係る半導体パッケージを示す断面図である。
【図７】図６に示す半導体パッケージを示す平面図である。
【図８】図６に示す半導体パッケージの変形例を示す断面図である。
【図９】第１の実施形態に係る半導体パッケージの製造方法の一例を示す断面図である。
【図１０】第２の実施形態に係る電子部品を示す断面図である。
【図１１】第３の実施形態に係る電子部品を示す断面図である。
【発明を実施するための形態】
【０００８】
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【０００９】
（第１の実施形態）
図１は、第１の実施形態に係る電子部品を示す断面図である。
本実施形態に係る電子部品は、半導体素子ＳＥ１である。半導体素子ＳＥ１は、半導体基板ＳＢ１と、半導体基板ＳＢ１の一面上に設けられた電極ＥＬ１と、を備えている。電極ＥＬ１は、第１電極層ＦＬ１と、第２電極層ＳＬ１と、を有する。第１電極層ＦＬ１は、半導体基板ＳＢ１の上記一面に接続され、かつＴｉ、ＰｄおよびＮｉのうちの一種類または二種類以上を含んでいる。第２電極層ＳＬ１は、第１電極層ＦＬ１上に設けられ、金属または合金により構成され、かつ融点が２００℃以上３２０℃以下である。
【００１０】
半導体素子は、半導体基板の裏面に設けられた電極を介してリードフレーム等の基材に実装される場合がある。この場合、半導体素子は、たとえば上記電極を介してリードフレーム上に配置された後、加熱処理によって上記電極を溶融させることによりリードフレーム上に実装される。本発明者は、この加熱処理によるリードフレームや当該リードフレームを支持する支持体の反りを抑制して安定的なパッケージの組立を実現するために、上記電極の融点を３２０℃以下とすることを検討した。しかしながら、このような場合、低融点の電極と、半導体基板と、の間における密着性が低下するおそれがあった。この場合、半導体素子の信頼性を向上させることは困難となる。
【００１１】
本発明者は、このような知見に鑑みて電極構造を検討し、本実施形態に係る半導体素子ＳＥ１に至った。本実施形態によれば、半導体基板ＳＢ１の一面には、Ｔｉ、ＰｄおよびＮｉのうちの一種類または二種類以上を含む第１電極層ＦＬ１と、２００℃から３２０℃の第２電極層ＳＬ１と、を含む電極ＥＬ１が設けられる。このように、第２電極層ＳＬ１の融点を３２０℃以下とすることにより、半導体素子ＳＥ１を実装する際に、加熱処理によって基材等に反りが発生することを抑制することができる。一方で、半導体基板ＳＢ１上に第１電極層ＦＬ１を設けることにより、電極ＥＬ１の半導体基板ＳＢ１に対する密着性を向上させることができる。したがって、信頼性に優れ、かつ安定的な組立が可能な電子部品である半導体素子ＳＥ１を実現することが可能となる。
【００１２】
以下、本実施形態に係る半導体素子ＳＥ１、および半導体パッケージＳＰ１について詳細に説明する。
【００１３】
まず、半導体素子ＳＥ１について説明する。
本実施形態において、半導体素子ＳＥ１は、半導体基板ＳＢ１と、半導体基板ＳＢ１の一面上に設けられた電極ＥＬ１と、を備える。半導体基板ＳＢ１には、たとえばダイオードまたはパワーＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が設けられている。図１において、半導体基板ＳＢ１内部および半導体基板ＳＢ１上に設けられる構成は省略されている。
【００１４】
半導体素子ＳＥ１は、たとえば電極ＥＬ１を介して金属により構成される基材上に実装される。このため、半導体素子ＳＥ１は、電極ＥＬ１を介して基材と電気的に接続されることとなる。基材としては、たとえばリードフレームが挙げられる。本実施形態においては、たとえば電極ＥＬ１を介して基材上に半導体素子ＳＥ１を実装した後、半導体素子ＳＥ１を封止樹脂により封止することにより、半導体パッケージを得ることができる。
【００１５】
半導体素子ＳＥ１が実装される基材は、とくに限定されないが、たとえば電極ＥＬ１と接触する表面がＡｕまたはＡｇにより構成されることが好ましい。これらのうち、電極ＥＬ１と接触する表面をＡｇにより構成することが、製造コストの削減を図る観点から、とくに好ましい。本実施形態においては、たとえばＮｉにより構成されるリードフレームの表面にＡｕまたはＡｇにより構成されるメッキ皮膜を形成することにより、半導体素子ＳＥ１が実装される基材を形成することができる。
【００１６】
半導体基板ＳＢ１は、たとえばシリコン基板である。なお、半導体基板ＳＢ１は、これに限定されず、化合物半導体基板等であってもよい。
【００１７】
電極ＥＬ１は、半導体基板ＳＢ１の一面上に設けられている。
本実施形態に係る半導体素子ＳＥ１において、電極ＥＬ１は、たとえば半導体基板ＳＢ１の裏面に設けられる裏面電極である。この場合、たとえば半導体基板ＳＢ１の裏面全体を覆うように、電極ＥＬ１が形成される。なお、半導体基板ＳＢ１の裏面とは、トランジスタ等の素子が設けられる表面とは反対側の面を指す。
【００１８】
電極ＥＬ１の膜厚は、たとえば０．５μｍ以上２０μｍ以下であることが好ましく、１μｍ以上１０μｍ以下であることがより好ましい。これにより、低抵抗化と、接続信頼性の向上と、の間においてより優れたバランスを実現することができる。
【００１９】
電極ＥＬ１は、半導体基板ＳＢ１の一面に接続された第１電極層ＦＬ１と、第１電極層ＦＬ１上に設けられた第２電極層ＳＬ１と、を有する。すなわち、電極ＥＬ１は、第１電極層ＦＬ１と第２電極層ＳＬ１を含む積層構造を有することとなる。なお、第１電極層ＦＬ１と第２電極層ＳＬ１との間には、他の電極層が設けられていてもよい。
本実施形態において、第１電極層ＦＬ１は、電極ＥＬ１を構成する積層構造のうち最も半導体基板ＳＢ１側に位置する層である。このため、第１電極層ＦＬ１は、半導体基板ＳＢ１の一面に接触する。一方で、第２電極層ＳＬ１は、電極ＥＬ１を構成する積層構造のうち半導体基板ＳＢ１の一面から最も離間して位置する層である。このため、第２電極層ＳＬ１は、半導体素子ＳＥ１を基材へ実装する際に、当該基材の表面に接触する。
【００２０】
第２電極層ＳＬ１は、金属または合金により構成されており、かつ融点が２００℃以上３２０℃以下である。このように、第２電極層ＳＬ１の融点を上記上限値以下とすることにより、半導体素子ＳＥ１を、電極ＥＬ１を介して基材へ実装する際に、高温の熱履歴が基材や当該基材を支持する支持体にかかることを抑制できる。このため、基材や支持体に反りが生じることを抑制することができる。また、基材表面が酸化されてしまうことを抑え、実装後の半導体素子ＳＥ１が基材から剥離してしまうことを抑制することもできる。このような効果は、基材のうちの電極ＥＬ１と接触する表面がＡｇにより構成される場合において、とくに顕著に得られる。一方で、第２電極層ＳＬ１の融点を上記下限値以上とすることにより、半導体パッケージを実装する際のリフロー工程において再溶融してしまうことを抑制できる。これにより、電極ＥＬ１の安定的な接続を確保することができる。
なお、基材や支持体の反りや基材表面の酸化を抑え、より安定的な組立を行う観点からは、第２電極層ＳＬ１の融点が２００℃以上３００℃以下であることがより好ましい。
【００２１】
本実施形態において、第２電極層ＳＬ１は、たとえばＢｉ、Ｓｂ、Ａｇ、Ｓｎ、およびＡｕのうちの一種類または二種類以上を含むことができる。これにより、第２電極層ＳＬ１の融点を所望の範囲内とすることを容易としつつ、接続信頼性の向上を図ることができる。本実施形態においては、Ｂｉ、Ｓｂ、Ａｇ、Ｓｎ、およびＡｕから選択される金属、またはこれらのうちの二種類以上を含む合金を主成分として含むことが好ましい。この場合、本実施形態の効果を奏することができる範囲において、上記金属成分以外の成分を第２電極層ＳＬ１中に含んでいてもよい。
【００２２】
また、第２電極層ＳＬ１の融点の調整をさらに容易とする観点からは、第２電極層ＳＬ１が少なくともＢｉまたはＳｎを含むことがより好ましい。この場合、第２電極層ＳＬ１は、たとえば、Ｂｉ、Ｓｎ、またはＢｉもしくはＳｎの少なくとも一方を含む合金を主成分として含むことが好ましい。なお、第２電極層ＳＬ１を構成する合金の組成比は、融点が所望の範囲内となるよう、適宜選択することが可能である。
本実施形態の例として、第２電極層ＳＬ１は、Ｂｉ−Ｓｂ合金、Ｂｉ−Ａｇ合金、Ｓｎ−Ｓｂ合金、またはＡｕ−Ｓｎ合金を主成分として含むことができる。Ｂｉ−Ｓｂ合金としては、合金中における組成比（Ｂｉ：Ｓｂ）が８５ｗｔ％：１５ｗｔ％〜９７ｗｔ％：３ｗｔ％であるものがより好ましく、９５ｗｔ％：５ｗｔ％であるものがとくに好ましい。なお、Ｂｉ−Ｓｂ合金は、たとえば全率固溶体型の状態図を示す。Ｂｉ−Ａｇ合金としては、合金中における組成比（Ｂｉ：Ｓｂ）が９０ｗｔ％：１０ｗｔ％〜９８．５ｗｔ％：１．５ｗｔ％であるものがより好ましく、９７．５ｗｔ％：２．５ｗｔ％であるものがとくに好ましい。Ｓｎ−Ｓｂ合金としては、合金中における組成比（Ｓｎ：Ｓｂ）が８５ｗｔ％：１５ｗｔ％〜９７ｗｔ％：３ｗｔ％であるものがより好ましく、９１ｗｔ％：９ｗｔ％または９５ｗｔ％：５ｗｔ％であるものがとくに好ましい。Ａｕ−Ｓｎ合金としては、合金中における組成比（Ａｕ：Ｓｎ）が６０ｗｔ％：４０ｗｔ％〜８５ｗｔ％：１５ｗｔ％であるものがより好ましく、７５ｗｔ％：２５ｗｔ％であるものがとくに好ましい。なお、Ｂｉ−Ａｇ合金、Ｓｎ−Ｓｂ合金、およびＡｕ−Ｓｎ合金は、たとえば共晶型の状態図を示す。
【００２３】
第２電極層ＳＬ１の膜厚は、０．３μｍ以上５μｍ以下であることが好ましく、０．５μｍ以上３μｍ以下であることがより好ましい。これにより、半導体素子ＳＥ１を、より安定的に基材上へ実装することが可能となる。
【００２４】
第１電極層ＦＬ１は、Ｔｉ、ＰｄおよびＮｉのうちの一種類または二種類以上を含む。これにより、半導体基板ＳＢ１に対する電極ＥＬ１の密着性を向上させることができる。これらの金属はシリサイド化が容易であることから、シリコン基板に対してとくに優れた密着性を実現することが可能となる。また、上記の金属成分を含む第１電極層ＦＬ１は、シリコン基板に対してオーミック接触をすることが可能である。このため、半導体基板ＳＢ１がシリコン基板である場合、接触抵抗の低減を図ることもできる。
さらに、上記の金属成分を含むことにより、第１電極層ＦＬ１の融点を第２電極層ＳＬ１の融点と比較して高くすることができる。このため、リフロー工程等の加熱処理を行う際に第１電極層ＦＬ１が溶融することを抑制できる。したがって、より安定的な組立が可能な電子部品を実現することが可能となる。
【００２５】
本実施形態においては、第１電極層ＦＬ１が、Ｔｉ、ＰｄおよびＮｉから選択される金属、またはこれらのうちの二種類以上を含む合金を主成分として含むことが好ましい。この場合、本実施形態の効果を奏することができる範囲において、上記金属成分以外の成分を第１電極層ＦＬ１中に含んでいてもよい。また、シリコン基板に対する密着性を効果的に向上させる観点からは、ＴｉまたはＰｄの少なくとも一方を含むことがとくに好ましい。
【００２６】
本実施形態の例として、第１電極層ＦＬ１を、Ｐｄを含む第１金属層と、Ｔｉを含む第２金属層と、を半導体基板ＳＢ１上に順に積層してなる積層膜により構成することができる。この場合、シリコン基板の導電型がｐ型またはｎ型のいずれであっても、シリコン基板に対する密着性を効果的に向上させ、またｐ型シリコン基板または高濃度ｎ型シリコン基板に対するオーミック接触を実現することができる。したがって、製造コストの低減に寄与することもできる。このような例において、上記第１金属層は、Ｐｄを主成分として含む層であることが好ましい。また、上記第２金属層は、Ｔｉを主成分として含む層であることが好ましい。
【００２７】
第１電極層ＦＬ１の膜厚は、たとえば第２電極層ＳＬ１の膜厚よりも小さくすることができる。本実施形態において、第１電極層ＦＬ１の膜厚は、０．０５μｍ以上１μｍ以下であることが好ましく、０．１μｍ以上０．５μｍ以下であることがより好ましい。これにより、半導体基板ＳＢ１に対する接触抵抗をより効果的に低減しつつ、電極ＥＬ１の薄膜化を図ることができる。
【００２８】
図１においては、電極ＥＬ１が、第１電極層ＦＬ１と第２電極層ＳＬ１の間に設けられており、かつＮｉを含む第３電極層ＴＬ１をさらに有する場合が例示されている。この場合、電極ＥＬ１は、第１電極層ＦＬ１と、第３電極層ＴＬ１と、第２電極層ＳＬ１と、が半導体基板ＳＢ１上に順に積層されてなる積層膜により構成される。
第３電極層ＴＬ１は、第２電極層ＳＬ１が半導体基板ＳＢ１側へ拡散することを防止するバリアメタル膜として機能する。このため、第３電極層ＴＬ１を設けることにより、第２電極層ＳＬ１が第１電極層ＦＬ１と反応することを抑制できる。これにより、半導体基板ＳＢ１に対する密着性やオーミック接触をより安定的に確保することが可能となる。
【００２９】
本実施形態において、第３電極層ＴＬ１は、Ｎｉを主成分として含む層であることが好ましい。この場合、本実施形態の効果を奏することができる範囲において、Ｎｉ以外の成分を第３電極層ＴＬ１中に含んでいてもよい。また、第３電極層ＴＬ１が設けられる場合には、第１電極層ＦＬ１のうちの少なくとも第３電極層ＴＬ１と隣接する部分は、ＴｉまたはＰｄにより構成されていることがより好ましい。
【００３０】
第３電極層ＴＬ１の膜厚は、たとえば第２電極層ＳＬ１の膜厚よりも小さくすることができる。本実施形態において、第３電極層ＴＬ１の膜厚は、０．０５μｍ以上１μｍ以下であることが好ましく、０．１μｍ以上０．７μｍ以下であることがより好ましい。これにより、バリアメタル膜としての機能をより効果的に発現するとともに、電極ＥＬ１の薄膜化を図ることが可能となる。
【００３１】
図２および図３は、それぞれ図１に示す電子部品の一例を示す断面図である。なお、本実施形態に係る電子部品は、図２および図３に示すものに限定されず、本実施形態の効果を奏する範囲において種々の半導体素子を構成することができる。
【００３２】
図２においては、電子部品の一例として、ダイオードが設けられた半導体素子ＳＥ１が示されている。図２に示す半導体素子ＳＥ１においては、半導体基板ＳＢ１の裏面上に電極ＥＬ１が設けられている。また、半導体基板ＳＢ１のうち裏面とは反対の表面上には、半導体基板ＳＢ１と同一の導電型を有するエピタキシャル層ＥＰ１が設けられている。また、エピタキシャル層ＥＰ１上には、開口部を有する絶縁層ＩＬ１が設けられている。エピタキシャル層ＥＰ１の表面であって、絶縁層ＩＬ１に設けられた開口部下に位置する部分には、エピタキシャル層ＥＰ１と異なる導電型を有する半導体領域ＲＥ１が設けられている。また、半導体領域ＲＥ１上および絶縁層ＩＬ１上には、半導体領域ＲＥ１に接続する電極ＥＬ２が設けられている。
【００３３】
図２に示す半導体素子ＳＥ１においては、たとえば半導体基板ＳＢ１をｎ＋型とし、エピタキシャル層ＥＰ１をｎ型とし、半導体領域ＲＥ１をｐ＋型とすることができる。この場合、ｐ＋型の半導体領域ＲＥ１と、ｎ型のエピタキシャル層ＥＰ１と、の間においてＰＮ接合が形成されることとなる。また、電極ＥＬ１はカソード電極として、電極ＥＬ２はアノード電極として、それぞれ機能することとなる。
一方で、たとえば半導体基板ＳＢ１をｎ＋＋型とし、エピタキシャル層ＥＰ１をｎ−−型とし、半導体領域ＲＥ１をｐ＋＋型とすることもできる。この場合、エピタキシャル層ＥＰ１がＩ層であるＰＩＮ接合が形成されることとなる。なお、半導体基板ＳＢ１、エピタキシャル層ＥＰ１、および半導体領域ＲＥ１の導電型は、上述のものに限定されない。
【００３４】
図３においては、電子部品の一例として、パワーＭＯＳＦＥＴが設けられた半導体素子ＳＥ１が示されている。図３に示す半導体素子ＳＥ１においては、半導体基板ＳＢ１の裏面上に電極ＥＬ１が設けられている。半導体基板ＳＢ１のうちの裏面とは反対側の表面には、半導体基板ＳＢ１に設けられたトレンチの内壁を覆うゲート絶縁膜ＧＩ１と、上記トレンチを埋め込むようにゲート絶縁膜ＧＩ１上に設けられたゲート電極ＧＥ１と、が設けられている。また、半導体基板ＳＢ１の表面側には、半導体基板ＳＢ１の裏面側とは異なる導電型を有するベース領域ＢＲ１が設けられている。ベース領域ＢＲ１のうちゲート電極ＧＥ１に隣接する部分には、チャネルが形成されることとなる。
【００３５】
ベース領域ＢＲ１内であって半導体基板ＳＢ１の表面側には、ゲート電極ＧＥ１に隣接するソース領域ＳＲ１が設けられている。ソース領域ＳＲ１は、ベース領域ＢＲ１と同一の導電型を有し、かつベース領域ＢＲ１よりも不純物濃度が高い領域である。このため、コンタクト抵抗の低減を図ることができる。半導体基板ＳＢ１上には、ソース領域ＳＲ１に接続するコンタクトプラグＣＰ１が埋め込まれた絶縁層ＩＬ２が設けられている。絶縁層ＩＬ２上には、コンタクトプラグＣＰ１に接続するソース配線ＳＯ１が設けられている。なお、その他の配線構造については、図２において省略されている。
【００３６】
図４は、図１に示す電子部品の変形例を示す断面図である。
図４に示す電子部品である半導体素子ＳＥ１は、電極ＥＬ１が第３電極層ＴＬ１を有していない点を除いて、図１に示す電子部品と同様の構成を有する。すなわち、電極ＥＬ１は、第１電極層ＦＬ１と、第２電極層ＳＬ１と、により構成されることとなる。このような場合においても、信頼性に優れ、かつ安定的な組立が可能な半導体素子ＳＥ１を実現することができる。また、第３電極層ＴＬ１を形成する工程を削減することができるため、半導体素子ＳＥ１の製造コストの低減を図ることができる。
【００３７】
図５は、本実施形態に係る電子部品の製造方法の一例を示す断面図である。
電子部品である半導体素子ＳＥ１の製造方法は、たとえば次のように行うことができる。まず、図５（ａ）に示すように、表面側にダイオードやトランジスタ等の素子および配線構造（図示せず）が形成された、ウェハ状の半導体基板ＳＢ１を準備する。次いで、図５（ｂ）に示すように、ウェハ状の半導体基板ＳＢ１の裏面側に対し、研削またはエッチング処理を行い、半導体基板ＳＢ１を薄膜化する。
【００３８】
次いで、図５（ｃ）に示すように、半導体基板ＳＢ１の裏面上に、第１電極層ＦＬ１を形成する。次いで、図５（ｄ）に示すように、第１電極層ＦＬ１上に、第３電極層ＴＬ１を形成する。次いで、図５（ｅ）に示すように、第３電極層ＴＬ１上に、第２電極層ＳＬ１を形成する。これにより、第１電極層ＦＬ１、第３電極層ＴＬ１、および第２電極層ＳＬ１を順に積層してなる積層膜により構成される電極ＥＬ１が形成される。第１電極層ＦＬ１、第３電極層ＴＬ１、および第２電極層ＳＬ１の形成方法は、とくに限定されないが、たとえば真空蒸着方式、スパッタ方式、またはめっき方式により行うことができる。
その後、電極ＥＬ１が形成された半導体基板ＳＢ１をダイシングして個片化する。これにより、チップ状の半導体素子ＳＥ１が製造されることとなる。
【００３９】
次に、半導体パッケージＳＰ１について説明する。
図６は、本実施形態に係る半導体パッケージＳＰ１を示す断面図である。図７は、図６に示す半導体パッケージＳＰ１を示す平面図である。本実施形態に係る半導体パッケージＳＰ１は、金属により構成される基材と、基材上に実装された半導体素子ＳＥ１と、半導体素子ＳＥ１を封止する封止樹脂ＥＲ１と、を備えている。半導体素子ＳＥ１としては、上述したものを用いることができる。
【００４０】
半導体素子ＳＥ１は、半導体基板ＳＢ１の一面上に設けられた電極ＥＬ１を介して基材上に実装される。このため、電極ＥＬ１は、基材表面に接触することとなる。
図６および図７に示す例において、半導体素子ＳＥ１のうちの電極ＥＬ１が設けられている裏面とは反対側の表面には、表面電極が設けられている。この場合、半導体素子ＳＥ１の表面電極は、たとえばボンディングワイヤＢＷ１を介して基材へ接続される。また、封止樹脂３０は、半導体素子ＳＥ１と、ボンディングワイヤＢＷ１と、を封止する。
【００４１】
基材は、たとえばリードフレームＬＦ１である。図６および図７に示す例において、リードフレームＬＦ１は、電極ＥＬ１を介して半導体素子ＳＥ１が実装されるリードＬＦ１１と、半導体素子ＳＥ１の表面側に設けられた表面電極とボンディングワイヤＢＷ１を介して接続されるリードＬＦ１２と、により構成される。リードＬＦ１１と、リードＬＦ１２と、は半導体パッケージＳＰ１中において互いに離間して設けられる。
リードフレームＬＦ１は、たとえば電極ＥＬ１と接触する表面がＡｕまたはＡｇにより構成される。これらのうち、電極ＥＬ１と接触する表面をＡｇにより構成することが、製造コストの削減を図る観点から、とくに好ましい。本実施形態においては、たとえばＮｉにより構成される金属膜の表面にＡｕまたはＡｇにより構成されるメッキ皮膜を形成することにより、リードフレームＬＦ１が形成される。
【００４２】
なお、図６および図７においては、半導体パッケージＳＰ１が、当該パッケージ構造の側面からリードが突出していないリードレスパッケージである場合が例示されている。しかしながら、半導体パッケージＳＰ１は、これに限られず、本実施形態の効果を奏する範囲において種々のパッケージ構造を有することができる。
【００４３】
図８は、図６に示す半導体パッケージＳＰ１の変形例を示す断面図である。
図８に示す半導体パッケージＳＰ１は、リードフレームＬＦ１の構造を除いて、図６に示す半導体パッケージＳＰ１と同様の構成を有する。当該変形例に係る半導体パッケージＳＰ１は、パッケージ構造の側面からリードが突出した構造を有するものである。図８においては、とくにリードがパッケージ構造の側面から実装面と平行に突出するフラットリード構造を有する半導体パッケージＳＰ１が例示される。
【００４４】
図９は、本実施形態に係る半導体パッケージＳＰ１の製造方法の一例を示す断面図である。半導体パッケージＳＰ１の製造方法は、たとえば次のように行うことができる。
まず、図９（ａ）に示すように、基材であるリードフレームＬＦ１上に電極ＥＬ１を介して半導体素子ＳＥ１を実装する。半導体素子ＳＥ１の実装は、たとえばリードフレームＬＦ１上に半導体素子ＳＥ１を配置した後、加熱処理により電極ＥＬ１を溶融させることにより行われる。当該加熱処理は、たとえば２８０℃以上３２０℃以下にて行うことが好ましい。本実施形態に係る半導体素子ＳＥ１によれば、このような条件であっても、リードフレームＬＦ１に対して安定的な実装を行うことが可能である。
【００４５】
図９に示す製造方法において、リードフレームＬＦ１は、たとえばＳＵＳ（ステンレス鋼材）またはＣｕ等により構成される支持体上に設けられ、当該支持体により支持される（図示せず）。本実施形態によれば、このような場合であっても、半導体素子ＳＥ１を実装する際の加熱処理を３２０℃以下にて行うことができることから、上記支持体や上記支持体上に支持されるリードフレームＬＦ１に反りが生じることを抑制できる。したがって、安定的な半導体素子ＳＥ１の実装を行うことが可能となる。
また、支持体上には、たとえば複数のリードフレームＬＦ１を設けることができる。この場合、各リードフレームＬＦ１上に、半導体素子ＳＥ１が実装される。このため、支持体上には複数の半導体素子ＳＥ１が実装されることとなる。
【００４６】
次いで、図９（ｂ）に示すように、半導体素子ＳＥ１の表面電極と、リードフレームＬＦ１と、をボンディングワイヤＢＷ１によって接続する。次いで、図９（ｃ）に示すように、半導体素子ＳＥ１とボンディングワイヤＢＷ１を、封止樹脂ＥＲ１により封止する。
このようにして、半導体パッケージＳＰ１が製造されることとなる。
【００４７】
図９に示す製造方法において、支持体上に複数の半導体素子ＳＥ１が配置されている場合には、たとえば当該複数の半導体素子ＳＥ１を一括して封止するＭＡＰ（Ｍｏｌｄｅｄ  Ａｒｒａｙ  Ｐａｃｋａｇｉｎｇ）方式により、封止樹脂ＥＲ１の封止成形を行うことができる。この場合、支持体は、たとえば封止樹脂ＥＲ１により半導体素子ＳＥ１を封止した後に、機械的に、またはエッチングにより除去される。そして、支持体を除去した後、半導体素子ＳＥ１毎にＭＡＰ成形品をダイシングして個片化することにより、複数の半導体パッケージＳＰ１が得られることとなる。
【００４８】
次に、本実施形態の効果を説明する。
本実施形態によれば、半導体基板ＳＢ１の一面には、Ｔｉ、ＰｄおよびＮｉのうちの一種類または二種類以上を含む第１電極層ＦＬ１と、２００℃から３２０℃の第２電極層ＳＬ１と、を含む電極ＥＬ１が設けられる。このように、第２電極層ＳＬ１の融点を３２０℃以下とすることにより、半導体素子ＳＥ１を実装する際に、加熱処理によって基材等に反りが発生することを抑制することができる。一方で、半導体基板ＳＢ１上に第１電極層ＦＬ１を設けることにより、電極ＥＬ１の半導体基板ＳＢ１に対する密着性を向上させることができる。したがって、信頼性に優れ、かつ安定的な組立が可能な電子部品である半導体素子ＳＥ１を実現することが可能となる。
【００４９】
（第２の実施形態）
図１０は、第２の実施形態に係る電子部品を示す断面図である。
本実施形態に係る電子部品は、チップコンデンサＣＤ１である。チップコンデンサＣＤ１は、複数の内部電極（電極ＥＬ３）と、複数の誘電体層ＤＬ１と、が互いに積層されてなる積層体ＬＭ１と、積層体ＬＭ１の少なくとも一面上に設けられ、電極ＥＬ３と接続する外部電極（電極ＥＬ１）と、を備えている。電極ＥＬ１は、第１電極層ＦＬ１と、第２電極層ＳＬ１と、を有する。第１電極層ＦＬ１は、積層体ＬＭ１の上記一面上に設けられ、かつＴｉ、ＰｄおよびＮｉのうちの一種類または二種類以上を含んでいる。第２電極層ＳＬ１は、第１電極層ＦＬ１上に設けられ、かつ融点が２００℃以上３２０℃以下である。
【００５０】
チップコンデンサは、内部電極と誘電体が互いに積層されてなる積層体に設けられた外部電極を介して基材に実装される場合がある。この場合、チップコンデンサは、上記外部電極を介して基材上に配置された後、加熱処理によって上記電極を溶融させることにより基材上に実装される。本発明者は、この加熱処理による基材の反りを抑制して安定的な実装を実現するために、上記外部電極の融点を３２０℃以下とすることを検討した。しかしながら、このような場合、溶融した外部電極を構成する金属材料が上記積層体内部へ拡散し、チップコンデンサの信頼性を低下させるおそれがあった。
【００５１】
本発明者は、このような知見に鑑みて外部電極の構造を検討し、本実施形態に係るチップコンデンサＣＤ１に至った。本実施形態によれば、積層体ＬＭ１の一面上には、Ｔｉ、ＰｄおよびＮｉのうちの一種類または二種類以上を含む第１電極層ＦＬ１と、２００℃から３２０℃の第２電極層ＳＬ１と、を含む外部電極（電極ＥＬ１）が設けられる。このように、第２電極層ＳＬ１の融点を３２０℃以下とすることにより、チップコンデンサＣＤ１を基材上に実装する際に、加熱処理によって当該基材に反りが発生することを抑制することができる。一方で、積層体ＬＭ１の一面上に第１電極層ＦＬ１を設けることにより、第２電極層ＳＬ１が積層体ＬＭ１内へ拡散することを抑制できる。したがって、信頼性に優れ、かつ安定的な組立が可能な電子部品であるチップコンデンサＣＤ１を実現することが可能となる。
【００５２】
以下、チップコンデンサＣＤ１の構成について詳細に説明する。
チップコンデンサＣＤ１は、内部電極である複数の電極ＥＬ３と、複数の誘電体層ＤＬ１と、が互いに積層されてなる積層体ＬＭ１を備える。これにより、高容量なコンデンサを実現することができる。電極ＥＬ３は、たとえばＮｉ、Ｃｕ、またはＮｉもしくはＣｕを含む合金を主成分とする材料により構成される。また、誘電体層ＤＬ１は、たとえばセラミックにより構成することができる。
【００５３】
積層体ＬＭ１の一側面、および当該一側面と反対側に位置する他側面のそれぞれには、外部電極である電極ＥＬ１が設けられている。上記一側面に設けられた電極ＥＬ１は、上記一側面全体と、積層体ＬＭ１の下面および上面のうちの上記一側面と連続する一部と、を覆うように設けられる。また、上記他側面に設けられた電極ＥＬ１は、上記他側面全体と、積層体ＬＭ１の下面および上面のうちの上記他側面と連続する一部と、を覆うように設けられる。積層体ＬＭ１は、電極ＥＬ１のうちの積層体ＬＭ１の下面に設けられた一部を介して、基材に配置される。このため、チップコンデンサＣＤ１は、外部電極である電極ＥＬ１を介して基材上に実装されることとなる。
【００５４】
積層体ＬＭ１内部では、上記一側面に設けられた電極ＥＬ１に接続する電極ＥＬ３と、上記他側面に設けられた電極ＥＬ１に接続する電極ＥＬ３と、が交互に積層されている。なお、内部電極ＥＬ３の数は、図１０において図示したものに限られず、求められる容量に合わせて適宜選択することが可能である。
【００５５】
電極ＥＬ１は、積層体ＬＭ１上に設けられた第１電極層ＦＬ１と、第１電極層ＦＬ１上に設けられた第２電極層ＳＬ１と、を有している。第１電極層ＦＬ１と第２電極層ＳＬ１は、たとえば第１の実施形態と同様の構成を有することができる。
本実施形態の例として、第１電極層ＦＬ１は、たとえばＮｉを含むことができる。これにより、チップコンデンサＣＤ１を基材上へ実装する際に溶融した第２電極層ＳＬ１が積層体ＬＭ１内へ拡散することを、より効果的に抑制することができる。このとき、第１電極層ＦＬ１は、Ｎｉを主成分として含むことがより好ましい。
【００５６】
図１０においては、電極ＥＬ１が、第１電極層ＦＬ１と第２電極層ＳＬ１の間に設けられた第３電極層ＴＬ１をさらに有する場合が例示されている。第３電極層ＴＬ１は、たとえば第１の実施形態と同様の構成を有することができる。なお、電極ＥＬ１は、第３電極層ＴＬ１を有していなくともよい。
【００５７】
（第３の実施形態）
図１１は、第３の実施形態に係る電子部品を示す断面図である。
本実施形態に係る電子部品は、チップコイルＣＬ１である。本実施形態に係るチップコイルＣＬ１は、内部電極である電極ＥＬ３を除いて、第２の実施形態に係るチップコンデンサＣＤ１と同様の構成を有することができる。なお、図１１中における破線は、電極ＥＬ３間において電気的接続がなされていることを模式的に示すものである。
【００５８】
チップコイルＣＬ１において、互いに積層される複数の電極ＥＬ３は、それぞれコイル状に設けられている。そして、一の電極ＥＬ３の一端と、当該一の電極ＥＬ３に隣接する他の電極ＥＬ３の他端と、がビア等により互いに接続される。このため、積層体ＬＭ３内には、複数の電極ＥＬ３からなるらせん状のコイルが形成されることとなる。また、図１１に示すように、複数の電極ＥＬ３のうち最上層に位置する電極ＥＬ３と、最下層に位置する電極ＥＬ３と、は外部電極である電極ＥＬ１に接続される。
【００５９】
本実施形態においても、積層体ＬＭ１の一面上には、Ｔｉ、ＰｄおよびＮｉのうちの一種類または二種類以上を含む第１電極層ＦＬ１と、２００℃から３２０℃の第２電極層ＳＬ１と、を含む外部電極（電極ＥＬ１）が設けられる。このように、第２電極層ＳＬ１の融点を３２０℃以下とすることにより、チップコイルＣＬ１を基材上に実装する際に、加熱処理によって当該基材に反りが発生することを抑制することができる。一方で、積層体ＬＭ１の一面上に第１電極層ＦＬ１が設けられているため、第２電極層ＳＬ１が積層体ＬＭ１内へ拡散することを抑制できる。したがって、信頼性に優れ、かつ安定的な組立が可能な電子部品であるチップコイルＣＬ１を実現することが可能となる。
【００６０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００６１】
ＳＥ１  半導体素子
ＳＢ１  半導体基板
ＥＬ１、ＥＬ２、ＥＬ３  電極
ＦＬ１  第１電極層
ＳＬ１  第２電極層
ＴＬ１  第３電極層
ＥＰ１  エピタキシャル層
ＲＥ１  半導体領域
ＳＯ１  ソース配線
ＤＲ１  ドレイン電極
ＣＰ１  コンタクトプラグ
ＧＩ１  ゲート絶縁膜
ＧＥ１  ゲート電極
ＢＲ１  ベース領域
ＳＲ１  ソース領域
ＩＬ１、ＩＬ２  絶縁層
ＳＰ１  半導体パッケージ
ＢＷ１  ボンディングワイヤ
ＬＦ１  リードフレーム
ＬＦ１１、ＬＦ１２  リード
ＥＲ１  封止樹脂
ＣＤ１  チップコンデンサ
ＣＬ１  チップコイル
ＤＬ１  誘電体層
【図１】
2015099822.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2015099822.tif 000009
【図８】
2015099822.tif 000010
【図９】
2015099822.tif 000011
【図１０】
2015099822.tif 000012
【図１１】
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