(57)【要約】【課題】各画素内に２つのＳＲＡＭを用いた画素に比べて画素小型化を可能にする。【解決手段】画素１２は、スイッチＳＷ１１及び容量Ｃ１１からなるＤＲＡＭ１２１と、、スイッチＳＷ１２及びメモリＭＥＭ２からなるＳＲＡＭ１２２と、液晶表示素子ＬＣとを有する。列データ線ｄに出力されるデータが画像表示部を構成する全ての画素１２内の容量Ｃ１１に書き込まれた後、全ての画素１２のスイッチＳＷ１２がオンとされ、容量Ｃ１１のデータがＳＲＡＭ１２２内の２つのインバータＩＮＶ１１及びＩＮＶ１２からなるＭＥＭ２に一斉に転送されて保持されると共に、反射電極ＰＥ１に印加される。画素１２は、８個のトランジスタと１つの容量Ｃ１１とから構成されるため、少ない数の構成素子により画素を構成できると共に、ＤＲＡＭ１２１とＳＲＡＭ１２２と反射電極ＰＥとを、素子の高さ方向に有効に配置することで、画素の小型化を実現できる。【選択図】図２
2015161836.tif 000002
【特許請求の範囲】
【請求項１】
複数本の列データ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素からなる画像表示部と、
前記画像表示部を構成する前記複数の画素を制御する画素制御手段と
を有し、
前記複数の画素のそれぞれは、
対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、
映像信号の各フレームを前記映像信号の１フレーム期間より短い表示期間を持つ複数のサブフレームで表示するための各サブフレームデータを、前記列データ線を介してサンプリングする第１のスイッチング手段と、
前記第１のスイッチング手段と共にランダム・アクセス・メモリを構成しており、前記第１のスイッチング手段によりサンプリングされた前記サブフレームデータを更新記憶する第１の信号保持手段と、
前記第１の信号保持手段に記憶された前記サブフレームデータを出力させる第２のスイッチング手段と、
前記第２のスイッチング手段と共にスタティック・ランダム・アクセス・メモリを構成しており、前記第２のスイッチング手段を通して供給される前記第１の信号保持手段に記憶された前記サブフレームデータで記憶内容が書き換えられ、出力データを前記画素電極に印加する第２の信号保持手段と
を備えることを特徴とする液晶表示装置。
【請求項２】
前記第１の信号保持手段は容量により構成されており、
前記第２の信号保持手段は互いの出力端子が他方の入力端子に接続された第１及び第２のインバータからなる自己保持型メモリにより構成されており、前記第１のインバータの入力端子が前記第２のスイッチング手段と前記第２のインバータの出力端子とに接続され、前記第１のインバータの出力端子が前記第２のインバータの入力端子と前記画素電極とに接続された構成であることを特徴とする請求項１記載の液晶表示装置。
【請求項３】
前記容量はその容量値が前記液晶の容量値に比べて大なる値に設定されていることを特徴とする請求項２記載の液晶表示装置。
【請求項４】
前記第１のインバータを構成する第１のトランジスタは、前記第２のインバータを構成する第２のトランジスタに比べて駆動力が大なる値に設定されていることを特徴とする請求項２記載の液晶表示装置。
【請求項５】
前記複数のサブフレームで表示するための前記サブフレームデータは、前記複数のサブフレームに対応した複数ビットのサブフレームデータであり、各ビットの前記サブフレームデータは１サブフレーム期間毎に交互に前記列データ線を介して前記第１のスイッチング手段に供給される互いに逆論理値の関係にある正転サブフレームデータと反転サブフレームデータとからなり、
前記画素制御手段は、前記第２の信号保持手段に記憶保持された前記正転サブフレームデータが前記第２の信号保持手段から出力されて前記画素電極に印加される第１のサブフレーム期間は前記液晶の閾値電圧に関連した所定の第１の値で、前記第２の信号保持手段に記憶保持された前記反転サブフレームデータが前記第２の信号保持手段から出力されて前記画素電極に印加される第２のサブフレーム期間は前記第１の値より大なる第２の値となるように、前記正転サブフレームデータ及び前記反転サブフレームデータの前記画素電極への切り替え入力に同期して値が切り替わる共通電圧を前記共通電極に印加することを特徴とする請求項１乃至４記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置に係り、特に複数ビットで表される複数の階調レベルに応じて、複数のサブフレームの組み合わせによって階調表示を行う液晶表示装置に関する。
【背景技術】
【０００２】
従来より、液晶表示装置における中間調表示方式の１つとして、サブフレーム駆動方式が知られている。時間軸変調方式の一種であるサブフレーム駆動方式では、所定の期間（例えば、動画の場合には１画像の表示単位である１フレーム）を複数のサブフレームに分割し、表示すべき階調に応じたサブフレームの組み合わせで画素を駆動する。表示される階調は、所定の期間に占める画素の駆動期間の割合によって決まり、この割合は、サブフレームの組み合わせによって特定される。
【０００３】
このサブフレーム駆動方式の液晶表示装置において、各画素が、マスターラッチ及びスレーブラッチと、液晶表示素子と、第１〜第３の計３つのスイッチングトランジスタとから構成されるものが知られている（例えば、特許文献１参照）。この画素では、マスターラッチは２つの入力端子のうち一方の入力端子に１ビットの第１のデータが第１のスイッチングトランジスタを通して印加されると共に、他方の入力端子に第１のデータとは相補的な関係にある第２のデータが第２のスイッチングトランジスタを通して印加され、行走査線を介して印加される行選択信号によりその画素が選択されたときに、上記の第１及び第２のスイッチングトランジスタをオン状態として第１のデータを書き込む。例えば、第１のデータが論理値「１」で、第２のデータが論理値「０」のとき、その画素が表示を行う。
【０００４】
全ての画素に対して上記と同様の動作により各データの書き込み後、そのサブフレーム期間内で全画素の第３のスイッチングトランジスタをオン状態としてマスターラッチに書き込んだデータを同時に読み出してスレーブラッチへ読み出しスレーブラッチから液晶表示素子の画素電極にそのスレーブラッチでラッチしたデータを印加する。以下、各サブフレーム毎に上記の動作を繰り返し、１フレーム期間内の全てのサブフレームの組み合わせによって所望の階調表示を行う。
【０００５】
すなわち、サブフレーム駆動方式の液晶表示装置においては、１フレーム期間内の全てのサブフレームは、その表示期間が同一又は異なる所定の期間に予め割り当てられており、各画素において最大階調表示時は全てのサブフレームにおいて表示を行い、最小階調表示時は全てのサブフレームにおいて非表示とし、それ以外の階調の場合は表示する階調に応じて表示するサブフレームを選択する。この従来の液晶表示装置は、入力されるデータが階調を示すデジタルデータであり、２段ラッチ構成のデジタル駆動方式でもある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特表２００１−５２３８４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記の従来の液晶表示装置では、各画素内の２つのラッチはそれぞれ、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）で構成されるため、トランジスタ数が多くなり、画素小型化が困難である。
【０００８】
本発明は以上の点に鑑みなされたもので、画素内に２つのＳＲＡＭを用いた画素に比べて画素小型化を可能にした液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は上記の目的を達成するため、複数本の列データ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素からなる画像表示部と、画像表示部を構成する複数の画素を制御する画素制御手段とを有し、
複数の画素のそれぞれは、
対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、映像信号の各フレームを映像信号の１フレーム期間より短い表示期間を持つ複数のサブフレームで表示するための各サブフレームデータを、列データ線を介してサンプリングする第１のスイッチング手段と、第１のスイッチング手段と共にランダム・アクセス・メモリを構成しており、第１のスイッチング手段によりサンプリングされたサブフレームデータを更新記憶する第１の信号保持手段と、第１の信号保持手段に記憶されたサブフレームデータを出力させる第２のスイッチング手段と、第２のスイッチング手段と共にスタティック・ランダム・アクセス・メモリを構成しており、第２のスイッチング手段を通して供給される第１の信号保持手段に記憶されたサブフレームデータで記憶内容が書き換えられ、出力データを画素電極に印加する第２の信号保持手段とを備えることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、画素内に２つのＳＲＡＭを用いた画素に比べて画素小型化を実現できる。
【図面の簡単な説明】
【００１１】
【図１】本発明の液晶表示装置の一実施の形態の全体構成図である。
【図２】本発明の要部である画素の第１の実施の形態の回路図である。
【図３】インバータの一例の回路図である。
【図４】図２に示す一画素の一例の断面構造図である。
【図５】本発明の液晶表示装置における画素の動作説明用タイミングチャートである。
【図６】液晶表示装置の液晶の飽和電圧および液晶の閾値電圧を、２値重みつきパルス幅変調データとして多重化する説明図である。
【発明を実施するための形態】
【００１２】
以下、図面を用いて本発明の実施の形態について説明する。
【００１３】
図１は、本発明になる液晶表示装置の一実施の形態のブロック図を示す。同図において、本実施の形態の液晶表示装置１０は、複数の画素１２が規則的に配置された画像表示部１１と、タイミングジェネレータ１３と、垂直シフトレジスタ１４と、データラッチ回路１５と、水平ドライバ１６とから構成される。更に、水平ドライバ１６は、水平シフトレジスタ１６１と、ラッチ回路１６２と、レベルシフタ／画素ドライバ１６３とから構成される。
【００１４】
画像表示部１１は、垂直シフトレジスタ１４に一端が接続されて行方向（Ｘ方向）に延在する２本で一組を構成する計ｍ組（ｍは２以上の自然数）の正転行走査線ｇ1〜ｇm及び反転行走査線ｇb1〜ｇbmと、レベルシフタ／画素ドライバ１６３に一端が接続されて列方向（Ｙ方向）に延在するｎ本（ｎは２以上の自然数）の列データ線ｄ1〜ｄnとが交差する各交差部に設けられ、二次元マトリクス状に配置された、全部でｍ×ｎ個の画素１２を有する。ｉ番目（ｉ＝１〜ｍ）の正転行走査線ｇiと反転行走査線gbiとは、ｉ番目の２本で一組の行走査線を構成している。本発明は画素１２の回路構成に特徴があり、その実施の形態については後述する。画像表示部１１内の全ての画素１２は、一端がタイミングジェネレータ１３に接続された、正転トリガパルス用トリガ線trig及び反転トリガパルス用トリガ線trigbにそれぞれ共通接続されている。
【００１５】
正転行走査線g1〜ｇmが伝送する正転行走査パルスと、反転行走査線ｇb1〜ｇbmが伝送する反転行走査パルスとは、常に逆論理値の関係（相補的な関係）にある。また、正転トリガパルス用トリガ線trigが伝送する正転トリガパルスと、反転トリガパルス用トリガ線trigｂが伝送する反転トリガパルスとは、常に逆論理値の関係（相補的な関係）にある。
【００１６】
タイミングジェネレータ１３は、上位装置２０から垂直同期信号Ｖst、水平同期信号Ｈst、基本クロックＣＬＫといった外部信号を入力信号として受け、これらの外部信号に基づいて、交流化信号ＦＲ、ＶスタートパルスＶＳＴ、ＨスタートパルスＨＳＴ、クロック信号ＶＣＫ及びＨＣＫ、ラッチパルスＬＴ、トリガパルスtrig/trigbなどの各種の内部信号を生成する。
【００１７】
上記の内部信号のうち、交流化信号ＦＲは、１サブフレーム毎に極性反転する信号であり、画像表示部１１を構成する画素１２内の液晶表示素子の共通電極に、後述する共通電極電圧Ｖcomとして供給される。スタートパルスＶＳＴは、後述する各サブフレームの開始タイミングに出力されるパルス信号であり、このスタートパルスＶＳＴによって、サブフレームの切替わりが制御される。スタートパルスＨＳＴは、水平シフトレジスタ１６１に入力する開始タイミングに出力されるパルス信号である。クロック信号ＶＣＫは、垂直シフトレジスタ１４における１水平走査期間（１Ｈ）を規定するシフトクロックであり、ＶＣＫのタイミングで垂直シフトレジスタ１４がシフト動作を行う。クロック信号ＨＣＫは、水平シフトレジスタ１６１におけるシフトクロックであり、例えば３２ビット幅のデータをシフトしていくための信号である。
【００１８】
ラッチパルスＬＴは、水平シフトレジスタ１６１が水平方向の１行の画素数分のデータをシフトし終わったタイミングで出力されるパルス信号である。タイミングジェネレータ１３は、正転トリガパルスをトリガ線trigを通して、また反転トリガパルスをトリガ線trigbを通して画像表示部１１を構成する全ての画素１２に供給する。正転トリガパルス及び反転トリガパルスは、サブフレーム期間内で画像表示部１１内の各画素１２内の第１の信号保持手段に順次データを書き込み終わった直後に出力され、そのサブフレーム期間内で画像表示部１１内の全ての画素１２の第１の信号保持手段のデータを同じ画素内の第２の信号保持手段に一度に転送する。
【００１９】
垂直シフトレジスタ１４は、それぞれのサブフレームの最初に供給されるＶスタートパルスＶＳＴを、クロック信号ＶＣＫに従って転送し、正転行走査線ｇ1〜ｇmと反転行走査線gb1〜gbmに対して正転行走査パルスと反転行走査パルスをそれぞれ１Ｈ単位で順次排他的に供給する。また、垂直シフトレジスタ１４は、１フレーム期間ではすべての正転行走査線g1〜gmと反転行走査線gb1〜gbmに正転行走査パルスと反転行走査パルスを供給する。すなわち、垂直シフトレジスタ１４は、１フレーム期間において、ｉ番目（ただし、i=１〜ｍ）の一組の正転行走査線gi及び反転行走査線gbiに対し、画像表示部１１おいて最も上にある一組目の行走査線ｇ1及びgb1から最も下にあるｍ組目の行走査線ｇm及びgbmに向って、それぞれ一組ずつ順次１Ｈ単位で排他的に正転行走査パルス及び反転行走査パルスを供給していき、１フレーム期間では全てのｍ組に正転行走査パルス及び反転行走査パルスを供給する。
【００２０】
データラッチ回路１５は、図示しない外部回路から供給される１サブフレーム毎に分割された３２ビット幅のデータを、上位装置２０からの基本信号ＣＬＫに基づいてラッチした後、基本信号ＣＬＫに同期して水平シフトレジスタ１６１へ出力する。ここで、映像信号の１フレームを、その映像信号の１フレーム期間より短い表示期間を持つ複数のサブフレームに分割してサブフレームの組み合わせによって階調表示を行う本実施の形態では、上記の外部回路は映像信号の各画素毎の階調を示す階調データを、上記複数のサブフレーム全体で各画素の階調を表示するための各サブフレーム単位の１ビットのサブフレームデータに変換する。そして、上記外部回路は、更に同じサブフレームにおける３２画素分の上記サブフレームデータをまとめて上記３２ビット幅のデータとしてデータラッチ回路１５に供給している。
【００２１】
水平シフトレジスタ１６１は、１ビットシリアルデータの処理系でみた場合、タイミングジェネレータ１３から１Ｈの最初に供給されるＨスタートパルスＨＳＴによりシフトを開始し、データラッチ回路１５から供給される３２ビット幅のデータをクロック信号ＨＣＫに同期してシフトする。ラッチ回路１６２は、水平シフトレジスタ１６１が３２ビット幅のデータを画像表示部１１の１行分の画素数ｎと同じｎビット分シフトし終わった時点でタイミングジェネレータ１３から供給されるラッチパルスＬＴに従って、水平シフトレジスタ１６１から並列に供給されるｎビット分のデータ（すなわち、同じ行のｎ画素分のｎ個のサブフレームデータ）をラッチし、レベルシフタ／画素ドライバ１６３のレベルシフタへ出力する。ラッチ回路１６２へのデータ転送が終了すると、タイミングジェネレータ１３からＨスタートパルスが再び出力され、水平シフトレジスタ１６１はクロック信号ＨＣＫに従ってデータラッチ回路１５からの３２ビット幅のデータのシフトを再開する。
【００２２】
レベルシフタ／画素ドライバ１６３のレベルシフタは、ラッチ回路１６２によりラッチされて供給される１行のｎ画素に対応したｎ個のサブフレームデータの信号レベルを液晶駆動電圧までレベルシフトする。レベルシフタ／画素ドライバ１６３の画素ドライバは、レベルシフト後の１行のｎ画素に対応したｎ個のサブフレームデータの極性を反転する機能を有し、極性反転サブフレームデータをｎ本のデータ線ｄ1〜ｄnに並列に出力する。この極性反転サブフレームデータは後述する第２の信号保持手段ＭＥＭ２により極性が再び反転されて出力されるため、サブフレームデータはラッチ回路１６２でラッチされたときの元の極性に戻されて第２の信号保持手段ＭＥＭ２から出力されて反射電極ＰＥ１に印加される。
【００２３】
水平ドライバ１６を構成する水平シフトレジスタ１６１、ラッチ回路１６２及びレベルシフタ／画素ドライバ１６３は、１Ｈ内において今回データを書き込む画素行に対するデータの出力と、次の１Ｈ内でデータを書き込む画素行に関するデータのシフトとを並行して行う。ある水平走査期間において、ラッチされた１行のｎ画素分のｎ個のサブフレームデータが、データ信号としてそれぞれｎ本のデータ線ｄ1〜ｄnに並列に、かつ、一斉に出力される。
【００２４】
画像表示部１１を構成する複数の画素１２のうち、垂直シフトレジスタ１４からの行走査パルス及び反転行走査パルスにより選択された１行のｎ個の画素１２は、レベルシフタ／画素ドライバ１６３から一斉に出力された１行分のｎ個のサブフレームデータをｎ本のデータ線ｄ1〜ｄnを介して各々サンプリングして各画素１２内の後述する第１の信号保持手段にそれぞれ書き込む。
【００２５】
次に、本発明の液晶表示装置における画素１２の一実施の形態について詳細に説明する。
【００２６】
図２は、本発明の要部である画素の一実施の形態の等価回路図を示す。同図において、画素１２は、図１中の任意の１本の列データ線ｄと２本で一組の任意の一組の正転行走査線ｇ及び反転行走査線gbとの交差部に設けられている。画素１２は、第１のスイッチング手段であるスイッチＳＷ１１と第１の信号保持手段ＭＥＭ１である容量Ｃ１１とから構成されるダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）１２１と、第２のスイッチング手段であるスイッチＳＷ１２と第２の信号保持手段ＭＥＭ２である２つのインバータＩＮＶ１１及びＩＮＶ１２とから構成されるスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）１２２と、液晶表示素子ＬＣとを有している。液晶表示素子ＬＣは、離間対向配置された光反射特性を有する画素電極である反射電極ＰＥ１と、光透過特性を有する共通電極ＣＥとの間の空間に、液晶ＬＣＭが充填封入された公知の構造である。
【００２７】
スイッチＳＷ１１は、それぞれ互いのドレイン同士が接続され、かつ、互いのソース同士が接続されたＮチャネルＭＯＳ型電界効果トランジスタ（以下、ＮＭＯＳトランジスタという）及びＰチャネルＭＯＳ型電界効果トランジスタ（以下、ＰＭＯＳトランジスタという）からなる公知のトランスミッションゲートの構成とされている。ＮＭＯＳトランジスタのゲートは正転行走査線gに接続され、ＰＭＯＳトランジスタのゲートは反転行走査線gbに接続されている。また、スイッチＳＷ１１を構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタは、それぞれのドレインが列データ線ｄに接続され、ソースが容量Ｃ１１の非接地側端子及びスイッチＳＷ１２に接続されている。
【００２８】
前述したように、第１の信号保持手段である容量Ｃ１１はスイッチＳＷ１１と共にＤＲＡＭ１２１を構成している。容量Ｃ１１の容量値は液晶ＬＣＭの容量値よりも大に設定されている。ここで、列データ線ｄを介して供給される新しく書き込もうとするデータと容量Ｃ１１の保持データとが異なっていた場合、スイッチＳＷ１１がオンとされ、容量Ｃ１１の保持データは充電、または放電によって新しく書き込もうとするデータに書き換わる。
【００２９】
スイッチＳＷ１１は、正転行走査線gを介して供給される正転行走査パルスが“Ｈ”レベル（このときは、反転行走査線gbを介して供給される反転行走査パルスは“Ｌ”レベル）のときはオンとされ、列データ線ｄを介して供給されるデータを容量Ｃ１１へ転送する。一方、スイッチＳＷ１１は、正転行走査線gを介して供給される正転行走査パルスが“Ｌ”レベル（このときは、反転行走査線gbを介して供給される反転行走査パルスは“Ｈ”レベル）のときはオフとされ、列データ線ｄを介して供給されるデータの容量Ｃ１１への転送を遮断し、容量Ｃ１１への書き込みは行わない。
【００３０】
スイッチＳＷ１１は、公知のトランスミッションゲートの構成とされているため、ＧＮＤからＶＤＤまでの範囲の入力信号電圧をオン、オフすることができる。つまり、トランスミッションゲートを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタの各ドレインに印加される入力信号がＧＮＤ側の電位（“Ｌ”レベル）のときは、ＰＭＯＳトランジスタが導通することができない代わりに、ＮＭＯＳトランジスタが低抵抗で導通することができる。一方、上記ＮＭＯＳトランジスタとＰＭＯＳトランジスタの各ドレインに印加される入力信号がＶＤＤ側の電位（“Ｈ”レベル）のときは、ＮＭＯＳトランジスタが導通することができない代わりに、ＰＭＯＳトランジスタが低抵抗で導通することができる。従って、正転行走査線gを介して供給される正転行走査パルスと反転行走査線gbを介して供給される反転行走査パルスとにより、スイッチＳＷ１１を構成するトランスミッションゲートをオン、オフすることによって、ＧＮＤからＶＤＤまでの入力信号電圧範囲を低抵抗、高抵抗でスイッチングすることができる。
【００３１】
第２のスイッチング手段を構成するスイッチＳＷ１２は、それぞれ互いのドレイン同士が接続され、かつ、互いのソース同士が接続されたＮＭＯＳトランジスタ及びＰＭＯＳトランジスタからなる公知のトランスミッションゲートの構成とされている。ＮＭＯＳトランジスタのゲートは正転トリガパルス用トリガ線trigに接続され、ＰＭＯＳトランジスタのゲートは反転トリガパルス用トリガ線trigbに接続されている。
【００３２】
また、スイッチＳＷ１２を構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタは、それぞれのドレインが容量Ｃ１１の非接地側端子に接続され、ソースが第２の信号保持手段ＭＥＭ２の入力端子にそれぞれ接続されている。従って、スイッチＳＷ１２はトリガ線trigを介して供給される正転トリガパルスが“Ｈ”レベル（このときは、トリガ線trigbを介して供給される反転トリガパルスは“Ｌ”レベル）のときはオンとされ、容量Ｃ１１に保持されている電荷を読み出して第２の信号保持手段ＭＥＭ２へ転送する。一方、スイッチＳＷ１２は、正転トリガ線trigを介して供給される正転トリガパルスが“Ｌ”レベル（このときは、反転トリガ線trigbを介して供給される反転トリガパルスは“Ｈ”レベル）のときはオフとされ、容量Ｃ１１に保持されている電荷の第２の信号保持手段ＭＥＭ２への転送を遮断し、ＭＥＭ２への書き込みは行わない。
【００３３】
スイッチＳＷ１２は、公知のトランスミッションゲートの構成とされているため、ＧＮＤからＶＤＤまでの範囲の入力信号電圧をオン、オフすることができる。つまり、トランスミッションゲートを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタの各ドレインに印加される入力信号がＧＮＤ側の電位（“Ｌ”レベル）のときは、ＰＭＯＳトランジスタが導通することができない代わりに、ＮＭＯＳトランジスタが低抵抗で導通することができる。一方、上記ＮＭＯＳトランジスタとＰＭＯＳトランジスタの各ドレインに印加される入力信号がＶＤＤ側の電位（“Ｈ”レベル）のときは、ＮＭＯＳトランジスタが導通することができない代わりに、ＰＭＯＳトランジスタが低抵抗で導通することができる。従って、トリガ線trigを介して供給される正転トリガパルスと反転トリガ線trigbを介して供給される反転トリガパルスとにより、スイッチＳＷ１２を構成するトランスミッションゲートをオン、オフすることによって、ＧＮＤからＶＤＤまでの電圧範囲を低抵抗、高抵抗でスイッチングすることができる。
【００３４】
第２の信号保持手段ＭＥＭ２は、一方の出力端子が他方の入力端子に接続された２つのインバータＩＮＶ１１及びＩＮＶ１２からなる自己保持メモリである。インバータＩＮＶ１１は、その入力端子がインバータＩＮＶ１２の出力端子とＳＷ１２を構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタの各ソースとに接続されている。インバータＩＮＶ１２は、その入力端子が反射電極ＰＥ１とインバータＩＮＶ１１の出力端子とに接続されている。インバータＩＮＶ１１及びＩＮＶ１２は、いずれも図３に示すような、互いのゲート同士及びドレイン同士が接続された、ＰＭＯＳトランジスタＰＴr及びＮＭＯＳトランジスタＮＴrとからなる公知のＣＭＯＳインバータの構成である。しかし、第２の信号保持手段ＭＥＭ２を構成する２つのインバータＩＮＶ１１及びＩＮＶ１２は、それぞれの駆動力が異なる。
【００３５】
すなわち、スイッチＳＷ１２から見てＭＥＭ２を構成している入力側のインバータＩＮＶ１１内のトランジスタは、スイッチＳＷ１２から見てＭＥＭ２を構成している出力側のインバータＩＮＶ１２内のトランジスタに比較して、駆動力の大きいトランジスタを用いている。これは、第２の信号保持手段ＭＥＭ２が画素１２において、スイッチＳＷ１２を介した容量Ｃ１１からはデータ入力がされ易く、反射電極ＰＥ１を介した液晶ＬＣＭの容量からはデータ入力がされ難い、という特徴を持っていることを意味する。
【００３６】
スイッチＳＷ１２をオンにすると、容量Ｃ１１に保持された電荷はインバータＩＮＶ１１の入力ゲートを駆動し、ＭＥＭ２の保持データを書き換える。インバータＩＮＶ１２の出力は容量Ｃ１１にも影響を与えるが、インバータＩＮＶ１２の入力はＩＮＶ１２を構成するゲート容量と液晶ＬＣＭの液晶容量しかなく、インバータＩＮＶ１１の入力を構成するゲート容量及び容量Ｃ１１と比較して格段に容量値が少ないことと、インバータＩＮＶ１２に対してインバータＩＮＶ１１の駆動力を大きく設定していることにより、インバータＩＮＶ１２のデータ出力よりも容量Ｃ１１によるインバータＩＮＶ１１の駆動が優先され、容量Ｃ１１の保持データを書き換えてしまうことがないように設計されている。
【００３７】
また、容量Ｃ１１に書き込まれたデータは列データ線ｄから充放電された電荷であることや、スイッチＳＷ１１を構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタがオフになるタイミングで発生するゲートフィードスルーなどの影響が発生するため、容量Ｃ１１の端子電圧は電位変動を伴って電位が確定し、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの負側の電源電位ＧＮＤや正側の電源電位ＶＤＤとはダイナミックレンジが少なくなる方向にずれた電圧になる。しかし、反射電極ＰＥ１に最終的に印加される電圧は、第２の信号保持手段ＭＥＭ２を構成するインバータＩＮＶ１１及びＩＮＶ１２を構成するトランジスタのオン、オフにより整形されて電位変動のない正確なＧＮＤやＶＤＤの電圧が印加されるようになるため、ダイナミックレンジを大きくとることができる。
【００３８】
また、容量Ｃ１１に接続されたスイッチＳＷ１１及びＳＷ１２を構成する各トランジスタの拡散電極部に光が当たると、リーク電流が発生して容量Ｃ１１に保持された電荷が減少して容量Ｃ１１の端子電圧の電位変動が発生する。しかし、容量Ｃ１１に保持された電荷は第２の信号保持手段ＭＥＭ２を駆動するためのものであり、容量Ｃ１１の端子電圧の電位変動がＭＥＭ２に対して“Ｌ”レベルまたは“Ｈ”レベルとみなされる閾値を超えて変動しなければ、多少の電位変動分は反射電極ＰＥ１には影響しない。
【００３９】
このとき、液晶ＬＣＭにかかる反射電極ＰＥ１の電圧はＭＥＭ２から供給される。反射電極ＰＥ１の印加電圧が“Ｈ”レベルのときはＭＥＭ２を構成するインバータＩＮＶ１１のＰＭＯＳトランジスタ（図３のＰtr）がオンしており電源電圧ＶＤＤが印加される。一方、反射電極ＰＥ１の印加電圧が“Ｌ”レベルのときはＭＥＭ２を構成するインバータＩＮＶ１１のＮＭＯＳトランジスタ（図３のＮtr）がオンしており接地電圧ＧＮＤが印加される。このため、本実施形態の画素１２によれば、光によるリーク電流の影響を受けず、安定した電圧を液晶ＬＣＭに印加することが可能である。
【００４０】
なお、上記に説明したように、電荷転送やゲートフィードスルー、光によるリーク電流などにより容量Ｃ１１の端子電圧は、第２の信号保持手段ＭＥＭ２の保持データを書き換えることができれば、多少変動しても差し支えない。つまり、本実施形態の液晶表示装置１０によれば、画素１２が列データ線ｄを介して印加されるサブフレームデータをＤＲＡＭ１２１内の容量Ｃ１１に書き込み、その後に容量Ｃ１１に書き込んだサブフレームデータをＳＲＡＭ１２２に書き込む構成であるため、ＳＲＡＭ１２２はトランジスタのオン、オフを実現できればよいので、容量Ｃ１１の端子電圧が多少変動しても構わない。このため、スイッチＳＷ１１やＳＷ１２は図２に示したようなトランスミッションゲートでなくてもよい。
【００４１】
例えば、スイッチＳＷ１１及びＳＷ１２がそれぞれＮＭＯＳトランジスタのみである場合を考えると、入力信号の“Ｈ”電圧は、基板効果を含めた「ＶＤＤ−Ｖth」までしか通すことができない（ただし、Ｖthはトランジスタの閾値電圧）。つまり、列データ線ｄにＶＤＤと同じ３.３Ｖの電圧を書き込もうとしても、スイッチＳＷ１１がＮＭＯＳトランジスタのみのスイッチであった場合、スイッチＳＷ１１と容量Ｃ１１との接続点であるａ点は「ＶＤＤ−Ｖth」以下の２.５Ｖとなり、容量Ｃ１１には２.５Ｖの電圧が蓄積される。次に、スイッチＳＷ１２をオンしてＭＥＭ２の保持データを容量Ｃ１１の保持データに書き換えるが、ＳＷ１２もＮＭＯＳトランジスタのみであった場合、ＳＷ１２とＭＥＭ２との接続点であるｂ点にはａ点と同様に２.５Ｖしか印加されない。
【００４２】
しかしながら、ＭＥＭ２の入力点でもあるｂ点の電圧は「ＶＤＤ/２」である１.６５Ｖ以上あれば、ＭＥＭ２を構成するインバータＩＮＶ１１及びＩＮＶ１２には“Ｈ”データとして書き込むこと（出力の反射電極ＰＥ１には“Ｌ”データを書き込むこと）ができ、“Ｈ”データ及び“Ｌ”データの両方を書き込むことができる。スイッチＳＷ１１及びＳＷ１２がそれぞれＰＭＯＳトランジスタの場合は、入力されない電圧範囲が上記の逆になるだけで、ＭＥＭ２には、“Ｈ”データ及び“Ｌ”データの両方を書き込むことができる。
【００４３】
このように、スイッチＳＷ１１及びＳＷ１２は、図２に示したトランスミッションゲートではなく、１つのＭＯＳトランジスタを使用したスイッチでもよい。この場合は、１画素を構成するトランジスタ数が図２の画素構成よりも少なくなるため、更なる画素小型化が行えるというメリットを有する。
【００４４】
なお、ＳＲＡＭ１２２は容量Ｃ１１から入力されるサブフレームデータを極性反転したサブフレームデータを出力して反射電極ＰＥ１に印加する。しかし、前述したように、データラッチ回路１５、水平シフトレジスタ１６１及びラッチ回路１６２を経由してレベルシフタ／画素ドライバ１６３に供給される入力サブフレームデータは、画素ドライバにより極性反転されて出力されるため、容量Ｃ１１からＳＲＡＭ１２２を通して反射電極ＰＥ１に印加されるサブフレームデータは入力サブフレームデータと同一極性（同一論理値）のサブフレームデータである。
【００４５】
このように、図２に示した本実施形態の画素１２によれば、液晶表示素子ＬＣの印加電圧を高く設定することができ、ダイナミックレンジを大きくとることが可能になるという効果だけではなく、画素の小型化が可能であるという大なる効果が得られる。この画素１２の小型化は、図２に示したように計８個のトランジスタと１つの容量Ｃ１１とから構成され、従来の画素内に２つのＳＲＡＭを用いた画素に比べて少ない構成素子により画素を構成できるからという理由に加えて、以下に説明するように、ＤＲＡＭ１２１、ＳＲＡＭ１２２、反射電極ＰＥ１を、素子の高さ方向に有効に配置することができるという理由による。
【００４６】
図４は、本発明になる液晶表示装置の要部の画素の一実施の形態の断面構成図を示す。図２に示した容量Ｃ１１には、配線間で容量を形成するＭＩＭ（Metal−Insulator−Metal）容量や、基板-ポリシリコン間で容量を形成するDiffusion容量、２層ポリシリコン間で容量を形成するＰＩＰ（Poly−Insulator−Poly）容量などを用いることができる。図４は、このうちＭＩＭにより容量Ｃ１１を構成した場合の液晶表示装置の断面構成図を示す。なお、図４は、画素１２の一部の構成断面図を示している。
【００４７】
図４において、シリコン基板１００に形成されたＮウェル１０１上に、ドレインとなる拡散層を共通化することでドレイン同士が接続されたインバータＩＮＶ１２のＰＭＯＳトランジスタＰＴｒ１１とスイッチＳＷ１２のＰＭＯＳトランジスタＴr２とが形成されている。また、シリコン基板１００に形成されたＰウェル１０２上に、ドレインとなる拡散層を共通化することでドレイン同士が接続されたインバータＩＮＶ１２のＮＭＯＳトランジスタＮＴｒ１２とスイッチＳＷ１２のＮＭＯＳトランジスタＴr１とが形成されている。なお、図４にはインバータＩＮＶ１１を構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタ、及びスイッチＳＷ１１は図示されていない。
【００４８】
また、上記の各トランジスタＰＴr１１、Ｔr２、Ｔr１、ＮＴr１２の上方には、層間絶縁膜１０５をメタル間に介在させて第１メタル１０６、第２メタル１０８、第３メタル１１０、電極１１２、第４メタル１１４、第５メタル１１６が積層されている。第５メタル１１６は画素毎に形成される反射電極ＰＥ１を構成している。スイッチＳＷ１２のＮＭＯＳトランジスタＴr１のソースはコンタクト１１８ａを介して第１メタル１０６に電気的に接続され、スイッチＳＷ１２のＰＭＯＳトランジスタＴr２のソースはコンタクト１１８ｂを介して第１メタル１０６に電気的に接続されている。更に、第１メタル１０６はスルーホール１１９ａ及び１１９ｂを介して第３メタル１１０に電気的に接続されると共に、スルーホール１１９ａ及び１１９ｃを介して第３メタル１１０に電気的に接続されている。第３メタル１１０は後述するように容量Ｃ１１の一方の電極を形成している。
【００４９】
図示しないインバータＩＮＶ１１を構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの各ドレインを構成する各拡散層と、インバータＩＮＶ１２を構成するＮＭＯＳトランジスタＮＴｒ１２及びＰＭＯＳトランジスタＰＴｒ１１の各ゲート電極とは、図示しないコンタクトにより第１メタル１０６に電気的に接続され、更に、スルーホール１１９ａ、１１９ｃ、１１９ｅ、１１９ｈをそれぞれ通して第２メタル１０８、第３メタル１１０、第４メタル１１４、第５メタル１１６に電気的に接続されている。すなわち、図示しないインバータＩＮＶ１１を構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの各ドレインと、インバータＩＮＶ１２を構成するＮＭＯＳトランジスタＮＴｒ１２及びＰＭＯＳトランジスタＰＴｒ１１の各ゲート電極とは、第５メタル１１６による反射電極ＰＥ１に電気的に接続されている。
【００５０】
更に、反射電極ＰＥ１（第５メタル１１６）上には保護膜としてパッシベーション膜（ＰＳＶ）１１７が形成され、ガラス上に透明電極（ＩＴＯ膜）が形成された構造の共通電極ＣＥに離間対向配置されている。それら反射電極ＰＥ１と共通電極ＣＥとの間に液晶ＬＣＭが充填封止されて、液晶表示素子ＬＣを構成している。共通電極ＣＥは、液晶ＬＣＭ側に透明電極が形成されている。
【００５１】
ここで、第３メタル１１０上には層間絶縁膜１０５を介してＭＩＭ電極１１２が形成されている。このＭＩＭ電極１１２は、第３メタル１１０及び第３メタル１１０との間の層間絶縁膜１０５と共に容量Ｃ１１を構成している。スイッチＳＷ１１とＭＥＭ２、スイッチＳＷ１２はトランジスタと第１メタル１０６及び第２メタル１０８の１，２層配線にて形成することが可能になる。ＭＩＭ電極１１２は、スルーホール１１９ｆ、１１９ｇを介して第４メタル１１４に電気的に接続され、図示しない場所でスイッチＳＷ１１とＳＷ１２に電気的に接続されている。
【００５２】
図示しない光源からの光は、共通電極ＣＥ及び液晶ＬＣＭを透過して反射電極ＰＥ１（第５メタル１１６）に入射して反射され、元の入射経路を逆進して共通電極ＣＥを通して出射される。このとき、入射光は液晶ＬＣＭの印加電圧の絶対値に応じた反射率で反射されて出射される。
【００５３】
本実施の形態によれば、図４に示すように、５層配線である第５メタル１１６を反射電極ＰＥ１に割り当てることにより、容量Ｃ１１であるＭＥＭ１と、ＭＥＭ２と、反射電極ＰＥ１とを高さ方向に有効に配置することが可能になり、画素小型化が実現できる。これにより、例えば３μｍ以下のピッチの画素を電源電圧３.３Ｖのトランジスタで構成できる。この３μｍピッチの画素では対角の長さ０.５５インチの横方向４０００画素、縦方向２０００画素の液晶表示パネルを実現できる。
【００５４】
次に、本実施の形態の画素１２を用いた図１の液晶表示装置１０の動作について、図５のタイミングチャートを併せ参照して説明する。
【００５５】
前述したように、図１の液晶表示装置１０において、垂直シフトレジスタ１４からの正転行走査パルス及び反転行走査パルスが、画像表示部１１おいて最も上にある一組目の行走査線ｇ1及びgb1から最も下にあるｍ組目の行走査線ｇm及びgbmに向って、それぞれ一組ずつ順次１Ｈ単位で排他的に供給されていくため、画像表示部１１を構成するｍ行ｎ列の画素１２は、一組の行走査線に共通に接続された１行のｎ個の画素の単位で選択されて１行目からｍ行目までの各画素１２にデータの書き込みが行われる。そして、画像表示部１１を構成する複数の画素１２の全てに書き込みが終わった後、正転用トリガパルス及び反転用トリガパルスに基づいて全画素一斉に読み出しが行われる。
【００５６】
図５（Ａ）は、水平ドライバ１６から列データ線ｄ（ｄ1〜ｄn）に出力される１ビットのサブフレームデータの一画素の書き込み期間及び読み出し期間を模式的に示す。右下がりの斜線の水平投影図示期間が書き込み期間を示す。なお、図５（Ａ）中、Ｂ0a、Ｂ1a、Ｂ2aはビットＢ０、Ｂ１、Ｂ２の正転サブフレームデータを示し、Ｂ0b、Ｂ1b、Ｂ2bはビットＢＯ、Ｂ１、Ｂ２の反転サブフレームデータであることを示す。また、図５（Ｂ）は、タイミングジェネレータ１３から正転トリガパルス用トリガ線trigに出力される正転トリガパルスを示す。この正転トリガパルスは１サブフレーム毎に出力される。なお、反転トリガパルス用トリガ線trigbに出力される反転トリガパルスは正転トリガパルスと常に逆論理値であるのでその図示は省略してある。
【００５７】
まず、タイミングジェネレータ１３から１行目の正転行走査線g1及び反転行走査線gb1に出力される正転行走査パルス及び反転行走査パルスにより１行目の画素１２が選択されると、その１行目のｎ個の画素１２内のスイッチＳＷ１１がそれぞれオンとされ、その時列データ線ｄ1〜ｄnに出力される図５（Ａ）のビットＢ０の正転サブフレームデータＢ0aがレベルシフタ／画素ドライバ１６３の画素ドライバにより極性反転された後スイッチＳＷ１１によりサンプリングされて１行目のｎ個の画素１２内の各容量Ｃ１１に書き込まれる。以下、同様にして、画像表示部１１を構成する２行目からｍ行目までの各画素１２の容量Ｃ１１にもビットＢ０の正転サブフレームデータＢ0aを極性反転した反転サブフレームデータＢ0bの書き込みが行われる。
【００５８】
このようにして画素表示部１１を構成する全ての画素１２にビットＢ０の正転サブフレームデータＢ0aを極性反転したサブフレームデータＢ0bが書き込まれると、その書き込み動作が終了した直後の図５に示す時刻Ｔ１で、図５（Ｂ）に示すように“Ｈ”レベルの正転トリガパルスが正転トリガパルス用トリガ線trigを介して画像表示部１１を構成する全ての画素１２に同時に供給される。これにより、画素表示部１１を構成する全ての画素１２のスイッチＳＷ１２がオンとされるため、全ての画素１２の容量Ｃ１１に保持されているビットＢ０の反転サブフレームデータＢ0bがスイッチＳＷ１２を通してＭＥＭ２に一斉に転送されて保持された後、再び極性反転されて元の極性の正転サブフレームデータＢ0aに戻されて反射電極ＰＥ１に印加される。この容量Ｃ１１によるビットＢ０のサブフレームデータの保持期間は、時刻Ｔ１から図５（Ｂ）に示すように次の“Ｈ”レベルの正転トリガパルスが入力される時刻Ｔ２までの１サブフレーム期間である。図５（Ｃ）は、反射電極ＰＥ１に印加されるサブフレームデータを模式的に示す。
【００５９】
ここで、サブフレームデータのビット値が「１」、すなわち“Ｈ”レベルのときには反射電極ＰＥ１には電源電圧ＶＤＤ（ここでは３.３Ｖ）が印加され、ビット値が「０」、すなわち“Ｌ”レベルのときには反射電極ＰＥ１には０Ｖが印加される。一方、液晶表示素子ＬＣの共通電極ＣＥには、ＧＮＤ、ＶＤＤに制限されることなく、自由な電圧が共通電極電圧Ｖcomとして印加できるようになっており、“Ｈ”レベルの正転トリガパルスが入力される時と同時タイミングで規定の電圧に切り替わるようにされている。ここでは、共通電極電圧Ｖcomは、正転サブフレームデータが反射電極ＰＥ１に印加されるサブフレーム期間は、図５（Ｄ）に示すように０Ｖよりも液晶の閾値電圧Ｖttだけ低い電圧に設定される。
【００６０】
液晶表示素子ＬＣは、反射電極ＰＥ１の印加電圧と共通電極電圧Ｖcomとの差電圧の絶対値である液晶ＬＣＭの印加電圧に応じた階調表示を行う。従って、ビットＢ０の正転サブフレームデータＢ0aが反射電極ＰＥ１に印加される時刻Ｔ１〜Ｔ２の１サブフレーム期間では、液晶ＬＣＭの印加電圧は、サブフレームデータのビット値が「１」のときは３.３Ｖ＋Ｖtt（＝３.３Ｖ−（−Ｖtt））となり、サブフレームデータのビット値が「０」のときは＋Ｖtt（＝０Ｖ−（−Ｖtt））となる。
【００６１】
図６は、液晶の印加電圧（ＲＭＳ電圧）と液晶のグレースケール値との関係を示す。図６に示すように、グレースケール値曲線は黒のグレースケール値が液晶の閾値電圧ＶttのＲＭＳ電圧に対応し、白のグレースケール値が液晶の飽和電圧Ｖsat（＝３.３Ｖ＋Ｖtt）のＲＭＳ電圧に対応するようにシフトされる。グレースケール値を液晶応答曲線の有効部分に一致させることが可能である。従って、液晶表示素子ＬＣは上記のように液晶ＬＣＭの印加電圧が（３.３Ｖ＋Ｖtt）のときは白を表示し、＋Ｖttのときは黒を表示する。
【００６２】
続いて、上記のビットＢ０の正転サブフレームデータを表示している時刻Ｔ１〜時刻Ｔ２のサブフレーム期間内において、図５（Ａ）に右下がりの斜線で模式的に示すようにビットＢ０の反転サブフレームデータＢ0bが入力されて画素１２への書き込みが順番に開始される。このときは、画素表示部１１を構成する全ての画素１２にビットＢ０の反転サブフレームデータＢ0bを極性反転したサブフレームデータＢ0aが書き込まれる。
【００６３】
その書き込み動作が終了した直後の図５に示す時刻Ｔ２で、図５（Ｂ）に示すように“Ｈ”レベルの正転トリガパルスが正転トリガパルス用トリガ線trigを介して画像表示部１１を構成する全ての画素１２に同時に供給される。これにより、画素表示部１１を構成する全ての画素１２のスイッチＳＷ１２がオンとされるため、全ての画素１２の容量Ｃ１１に保持されているビットＢ０の正転サブフレームデータＢ0aがスイッチＳＷ１２を通してＭＥＭ２に一斉に転送されて保持された後、再び極性反転されて図５（Ｃ）に示すように元の極性の反転サブフレームデータＢ0bに戻されて反射電極ＰＥ１に印加される。この容量Ｃ１１によるビットＢ０のサブフレームデータの保持期間は、時刻Ｔ２から図５（Ｂ）に示すように次の“Ｈ”レベルの正転トリガパルスが入力される時刻Ｔ３までの１サブフレーム期間である。
【００６４】
前述したようにサブフレームデータのビット値が「１」、すなわち“Ｈ”レベルのときには反射電極ＰＥ１には電源電圧ＶＤＤ（ここでは３.３Ｖ）が印加され、ビット値が「０」、すなわち“Ｌ”レベルのときには反射電極ＰＥ１には０Ｖが印加される。一方、共通電極電圧Ｖcomは、反転サブフレームデータが反射電極ＰＥ１に印加されるサブフレーム期間は、図５（Ｄ）に示すように３.３Ｖよりも液晶の閾値電圧Ｖttだけ高い電圧に設定される。従って、ビットＢ０の反転サブフレームデータＢ0bが反射電極ＰＥ１に印加される時刻Ｔ２〜Ｔ３の１サブフレーム期間では、液晶ＬＣＭの印加電圧は、サブフレームデータＢ0bのビット値が「１」のときは−Ｖtt（＝３.３Ｖ−（３.３Ｖ＋Ｖtt））となり、サブフレームデータＢ0bのビット値が「０」のときは−３.３Ｖ−Ｖtt（＝０Ｖ−（３.３Ｖ＋Ｖtt））となる。
【００６５】
ここで、ビットＢ０の反転サブフレームデータＢ0bは１サブフレーム前に入力されたビットＢ０の正転サブフレームデータＢ0aと常に逆論理値の関係にあるため、１サブフレーム前に入力されたビットＢ０の正転サブフレームデータＢ0aが「１」のときは「０」、ビットＢ０の正転サブフレームデータが「０」のときは「１」である。従って、ビットＢ０の正転サブフレームデータＢ0aのビット値が「１」であった時は１サブフレーム期間後に続いて入力されるビットＢ０の反転サブフレームデータＢ0bのビット値が「０」であるため、液晶ＬＣＭの印加電圧は、−（３.３Ｖ＋Ｖtt）となる。
【００６６】
すなわち、液晶ＬＣＭの印加電圧はビットＢ０の正転サブフレームデータＢ0aのビット値が「１」であった時は（３.３Ｖ＋Ｖtt）であったのに対し、続いて入力されるビット値「０」のビットＢ０の反転サブフレームデータＢ0b印加時は−（３.３Ｖ＋Ｖtt）となり、液晶ＬＣＭの印加電圧の電位の方向はビットＢ０の正転サブフレームデータＢ0aの時とは逆となるが絶対値が同じである。このため、画素１２はビットＢ０の正転サブフレームデータＢ0a表示時と同じ白を表示する。
【００６７】
同様に、ビットＢ０の正転サブフレームデータＢ0aのビット値が「０」であった時は液晶ＬＣＭの印加電圧は＋Ｖttであり、１サブフレーム期間後に続いて入力されるビットＢ０の反転サブフレームデータＢ0bのビット値が「１」であるため、液晶ＬＣＭの印加電圧は−Ｖttとなる。従って、この場合も液晶ＬＣＭの印加電圧の電位の方向は、正転サブフレームデータＢ0a印加時と反転サブフレームデータＢ0b印加時とは互いに逆となるが、絶対値が同じ|Ｖtt|であるため、画素１２は黒を表示する。
【００６８】
従って、画素１２は図５（Ｅ）にＢ０で示すように、時刻Ｔ１〜時刻Ｔ３までの２サブフレーム期間は、ビットＢ０の正転サブフレームデータＢ0aと反転サブフレームデータＢ0bとでビットＢ０の同じ階調を表示すると共に、液晶ＬＣＭの印加電圧の電位方向がサブフレーム毎に反転する交流駆動が行われるため、液晶ＬＣＭの焼き付きを防止することができる。
【００６９】
続いて、上記のビットＢ０の反転サブフレームデータＢ0bを表示している時刻Ｔ２〜時刻Ｔ３の１サブフレーム期間内において、図５（Ａ）に右下がりの斜線で模式的に示すようにビットＢ１の正転サブフレームデータＢ1aが入力されて画素１２への書き込みが順番に開始される。このときは、画素表示部１１を構成する全ての画素１２にビットＢ１の正転サブフレームデータＢ1aを極性反転したサブフレームデータＢ1bが書き込まれる。
【００７０】
その書き込み動作が終了した直後の図５に示す時刻Ｔ３で、図５（Ｂ）に示すように“Ｈ”レベルの正転トリガパルスが正転トリガパルス用トリガ線trigを介して画像表示部１１を構成する全ての画素１２に同時に供給される。これにより、画素表示部１１を構成する全ての画素１２のスイッチＳＷ１２がオンとされるため、全ての画素１２の容量Ｃ１１に保持されているビットＢ１の反転サブフレームデータＢ1bがスイッチＳＷ１２を通してＭＥＭ２に一斉に転送されて保持された後、再び極性反転されて図５（Ｃ）に示すように元の極性の正転サブフレームデータＢ1aに戻されて反射電極ＰＥ１に印加される。この容量Ｃ１１によるビットＢ１のサブフレームデータの保持期間は、時刻Ｔ３から図５（Ｂ）に示すように次の“Ｈ”レベルの正転トリガパルスが入力される時刻Ｔ４までの１サブフレーム期間である。
【００７１】
前述したようにサブフレームデータのビット値が「１」、すなわち“Ｈ”レベルのときには反射電極ＰＥ１には電源電圧ＶＤＤ（ここでは３.３Ｖ）が印加され、ビット値が「０」、すなわち“Ｌ”レベルのときには反射電極ＰＥ１には０Ｖが印加される。一方、共通電極電圧Ｖcomは、正転サブフレームデータが反射電極ＰＥ１に印加されるサブフレーム期間は、図５（Ｄ）に示すように０Ｖよりも液晶の閾値電圧Ｖttだけ低い電圧に設定される。
【００７２】
従って、ビットＢ１の正転サブフレームデータＢ1aが反射電極ＰＥ１に印加される時刻Ｔ３〜Ｔ４の１サブフレーム期間では、液晶ＬＣＭの印加電圧は、サブフレームデータＢ1aのビット値が「１」のときは液晶ＬＣＭの印加電圧は、サブフレームデータのビット値が「１」のときは３.３Ｖ＋Ｖtt（＝３.３Ｖ−（−Ｖtt））となり、サブフレームデータのビット値が「０」のときは＋Ｖtt（＝０Ｖ−（−Ｖtt））となる。
【００７３】
続いて、上記のビットＢ１の正転サブフレームデータを表示している時刻Ｔ３〜時刻Ｔ４のサブフレーム期間内において、図５（Ａ）に右下がりの斜線で模式的に示すようにビットＢ１の反転サブフレームデータＢ1bが入力されて画素１２への書き込みが順番に開始される。このときは、画素表示部１１を構成する全ての画素１２にビットＢ１の反転サブフレームデータＢ1bを極性反転したサブフレームデータＢ1aが書き込まれる。
【００７４】
その書き込み動作が終了した直後の図５に示す時刻Ｔ４で、図５（Ｂ）に示すように“Ｈ”レベルの正転トリガパルスが正転トリガパルス用トリガ線trigを介して画像表示部１１を構成する全ての画素１２に同時に供給される。これにより、画素表示部１１を構成する全ての画素１２のスイッチＳＷ１２がオンとされるため、全ての画素１２の容量Ｃ１１に保持されているビットＢ１の正転サブフレームデータＢ1aがスイッチＳＷ１２を通してＭＥＭ２に一斉に転送されて保持された後、再び極性反転されて図５（Ｃ）に示すように元の極性の反転サブフレームデータＢ1bに戻されて反射電極ＰＥ１に印加される。この容量Ｃ１１によるビットＢ１のサブフレームデータの保持期間は、時刻Ｔ４から図５（Ｂ）に示すように次の“Ｈ”レベルの正転トリガパルスが入力される時刻Ｔ５までの１サブフレーム期間である。
【００７５】
前述したようにサブフレームデータのビット値が「１」、すなわち“Ｈ”レベルのときには反射電極ＰＥ１には電源電圧ＶＤＤ（ここでは３.３Ｖ）が印加され、ビット値が「０」、すなわち“Ｌ”レベルのときには反射電極ＰＥ１には０Ｖが印加される。一方、共通電極電圧Ｖcomは、反転サブフレームデータが反射電極ＰＥ１に印加されるサブフレーム期間は、図５（Ｄ）に示すように３.３Ｖよりも液晶の閾値電圧Ｖttだけ高い電圧に設定される。従って、ビットＢ１の反転サブフレームデータＢ1bが反射電極ＰＥ１に印加される時刻Ｔ４〜Ｔ５の１サブフレーム期間では、液晶ＬＣＭの印加電圧は、サブフレームデータＢ1bのビット値が「１」のときは−Ｖtt（＝３.３Ｖ−（３.３Ｖ＋Ｖtt））となり、サブフレームデータＢ1bのビット値が「０」のときは−３.３Ｖ−Ｖtt（＝０Ｖ−（３.３Ｖ＋Ｖtt））となる。
【００７６】
ここで、ビットＢ１の反転サブフレームデータＢ1bは１サブフレーム前に入力されたビットＢ１の正転サブフレームデータＢ1aと常に逆論理値の関係にあるため、１サブフレーム前に入力されたビットＢ１の正転サブフレームデータＢ1aが「１」のときは「０」、ビットＢ１の正転サブフレームデータが「０」のときは「１」である。従って、ビットＢ１の正転サブフレームデータＢ1aのビット値が「１」であった時は１サブフレーム期間後に続いて入力されるビットＢ１の反転サブフレームデータＢ1bのビット値が「０」であるため、液晶ＬＣＭの印加電圧は、−（３.３Ｖ＋Ｖtt）となる。
【００７７】
すなわち、液晶ＬＣＭの印加電圧はビットＢ１の正転サブフレームデータＢ1aのビット値が「１」であった時は（３.３Ｖ＋Ｖtt）であったのに対し、続いて入力されるビット値「０」のビットＢ１の反転サブフレームデータＢ1b印加時は−（３.３Ｖ＋Ｖtt）となり、液晶ＬＣＭの印加電圧の電位の方向はビットＢ１の正転サブフレームデータＢ1aの時とは逆となるが絶対値が同じである。このため、画素１２はビットＢ１の正転サブフレームデータＢ1a表示時と同じ白を表示する。
【００７８】
同様に、ビットＢ１の正転サブフレームデータＢ1aのビット値が「０」であった時は液晶ＬＣＭの印加電圧は＋Ｖttであり、１サブフレーム期間後に続いて入力されるビットＢ１の反転サブフレームデータＢ1bのビット値が「１」であるため、液晶ＬＣＭの印加電圧は−Ｖttとなる。従って、この場合も液晶ＬＣＭの印加電圧の電位の方向は、正転サブフレームデータＢ1a印加時と反転サブフレームデータＢ1b印加時とは互いに逆となるが、絶対値が同じ|Ｖtt|であるため、画素１２は黒を表示する。
【００７９】
従って、画素１２は図５（Ｅ）にＢ１で示すように、時刻Ｔ３〜時刻Ｔ５までの２サブフレーム期間は、ビットＢ１の正転サブフレームデータＢ1aと反転サブフレームデータＢ1bとでビットＢ１の同じ階調を表示すると共に、液晶ＬＣＭの印加電圧の電位方向がサブフレーム毎に反転する交流駆動が行われるため、液晶ＬＣＭの焼き付きを防止することができる。
【００８０】
以下、上記と同様の動作が繰り返され、本実施の形態の画素１２を有する液晶表示装置１０によれば、複数のサブフレームの組み合わせによって階調表示を行うことができる。
【００８１】
なお、ビットＢ０の正転サブフレームデータＢ0aと反転サブフレームデータＢ0bの各表示期間は同じ第１のサブフレーム期間であり、また、ビットＢの正転サブフレームデータＢ1aと反転サブフレームデータＢ1bの各表示期間は同じ第２のサブフレーム期間であるが、第１のサブフレーム期間と第２のサブフレーム期間とは同一であるとは限らない。ここでは、一例として第２のサブフレーム期間は第１のサブフレーム期間の２倍に設定されている。また、図５（Ｅ）に示すように、ビットＢ２の正転サブフレームデータＢ2aと反転サブフレームデータＢ2bの各表示期間である第３のサブフレーム期間は、第２のサブフレーム期間の２倍に設定されている。他のサブフレーム期間についても同様であり、システムに従って各サブフレーム期間の長さが所定の長さに決められ、またサブフレーム数も任意の数に決定される。
【００８２】
なお、本発明は上記の実施の形態に限定されるものではなく、例えば画素電極は反射電極として説明したが、透過電極であってもよい。
【符号の説明】
【００８３】
１０  液晶表示装置
１１  画像表示部
１２  画素
１３  タイミングジェネレータ
１４  垂直シフトレジスタ
１５  データラッチ回路
１６  水平ドライバ
１２１  ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）
１２２  スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）
１６１  水平シフトレジスタ
１６２  ラッチ回路
１６３  レベルシフタ／画素ドライバ
ＭＥＭ１  第１の信号保持手段
ＭＥＭ２  第２の信号保持手段
ｄ、ｄ1〜ｄn  列データ線
g1a〜gma  正転行走査線
g1b〜g1m  反転行走査線
trig  正転トリガパルス用トリガ線
trigｂ  反転トリガパルス用トリガ線
ＬＣ  液晶表示素子
ＬＣＭ  液晶
ＰＥ１  反射電極
ＣＥ  共通電極
Ｃ１１  容量
ＩＮＶ１１、ＩＮＶ１２  インバータ
Ｔr１、ＮＴr、ＮＴr１２  ＮチャネルＭＯＳ型トランジスタ（ＮＭＯＳトランジスタ）
Ｔr２、ＰＴr、ＰＴr１１  ＰチャネルＭＯＳ型トランジスタ（ＰＭＯＳトランジスタ）
【図１】
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【図３】
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【図５】
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【図６】
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【図２】
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【図４】
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