(57)【要約】【課題】高調波ノイズの発生を抑制でき、かつ高速動作も可能な信号伝送回路を提供する。【解決手段】信号伝送回路１は、入力信号の論理を反転した入力反転信号を生成する論理反転部２と、入力信号が第１論理である第１期間の長さを検出するとともに、第１期間内の信号変化が入力信号よりも緩慢な第１中間信号を生成する第１波形調整部３と、入力信号が第２論理である第２期間の長さを検出するとともに、第２期間内の信号変化が入力信号よりも緩慢な第２中間信号を生成する第２波形調整部４と、第１および第２基準電圧ノード間に直列接続された互いに導電型が異なる第１および第２ＭＯＳトランジスタＱ１，Ｑ２と、第１中間信号と入力反転信号とに基づいて第１ＭＯＳトランジスタのゲート電圧を制御する第１ゲート制御部５と、第２中間信号と入力反転信号とに基づいて第２ＭＯＳトランジスタのゲート電圧を制御する第２ゲート制御部６と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力信号の論理を反転した入力反転信号を生成する論理反転部と、
前記入力信号が第１論理である第１期間の長さを検出するとともに、前記第１期間内の信号変化が前記入力信号よりも緩慢な第１中間信号を生成する第１波形調整部と、
前記入力信号が第２論理である第２期間の長さを検出するとともに、前記第２期間内の信号変化が前記入力信号よりも緩慢な第２中間信号を生成する第２波形調整部と、
第１および第２基準電圧ノード間に直列接続された互いに導電型が異なる第１および第２ＭＯＳトランジスタと、
前記第１中間信号と前記入力反転信号とに基づいて前記第１ＭＯＳトランジスタのゲート電圧を制御する第１ゲート制御部と、
前記第２中間信号と前記入力反転信号とに基づいて前記第２ＭＯＳトランジスタのゲート電圧を制御する第２ゲート制御部と、を備える信号伝送回路。
【請求項２】
前記第１ゲート制御部は、前記第２ＭＯＳトランジスタがオフ状態のときに、前記第１ＭＯＳトランジスタが最初は弱いオン状態で、その後に完全なオン状態になるように、前記第１ＭＯＳトランジスタのゲート電圧を制御し、
前記第２ゲート制御部は、前記第１ＭＯＳトランジスタがオフ状態のときに、前記第２ＭＯＳトランジスタが最初は弱いオン状態で、その後に完全なオン状態になるように、前記第２ＭＯＳトランジスタのゲート電圧を制御する請求項１に記載の信号伝送回路。
【請求項３】
前記第１ゲート制御部は、前記第１中間信号と前記入力反転信号とに基づいて、前記入力信号が前記第１論理の期間内は前記第１ＭＯＳトランジスタをオフさせ、前記入力信号が前記第１論理から前記第２論理に移行してから所定期間内は前記第１ＭＯＳトランジスタを弱くオンさせ、前記所定期間経過後に前記第１ＭＯＳトランジスタを完全にオンさせ、
前記第２ゲート制御部は、前記第２中間信号と前記入力反転信号とに基づいて、前記入力信号が前記第２論理の期間内は前記第２ＭＯＳトランジスタをオフさせ、前記入力信号が前記第２論理から前記第１論理に移行してから所定期間内は前記第２ＭＯＳトランジスタを弱くオンさせ、前記所定期間経過後に前記第２ＭＯＳトランジスタを完全にオンさせる請求項１または２に記載の信号伝送回路。
【請求項４】
前記第１波形調整部は、前記入力信号が前記第１論理の期間内に継続して充電動作を行い、前記入力信号が前記第２論理になると放電動作を開始して前記入力信号が前記第２論理の間に放電動作を終了する第１キャパシタを有し、
前記第２波形調整部は、前記入力信号が前記第２論理の期間内に継続して充電動作を行い、前記入力信号が前記第１論理になると放電動作を開始して前記入力信号が前記第１論理の間に放電動作を終了する第２キャパシタを有し、
前記第１ゲート制御部は、前記第１キャパシタの放電中に前記第１ＭＯＳトランジスタを弱くオンさせ、前記第１キャパシタの放電終了後に前記第１ＭＯＳトランジスタを完全にオンさせ、
前記第２ゲート制御部は、前記第２キャパシタの放電中に前記第２ＭＯＳトランジスタを弱くオンさせ、前記第２キャパシタの放電終了後に前記第２ＭＯＳトランジスタを完全にオンさせる請求項２または３に記載の信号伝送回路。
【請求項５】
前記第１ゲート制御部は、前記第１波形調整部の出力ノードと前記論理反転部の出力ノードとの間に直列接続される、第１ダイオード、第１インピーダンス素子および第２インピーダンス素子を有し、
前記第２ゲート制御部は、前記第２波形調整部の出力ノードと前記論理反転部の出力ノードとの間に直列接続される、第２ダイオード、第３インピーダンス素子および第４インピーダンス素子を有し、
前記第１ダイオードのアノードは、前記第１波形調整部の出力ノードに接続され、
前記第１ＭＯＳトランジスタのゲートは、前記第１インピーダンス素子および前記第２インピーダンス素子の接続ノードに接続され、
前記第２ダイオードのカソードは、前記第２波形調整部の出力ノードに接続され、
前記第２ＭＯＳトランジスタのゲートは、前記第３インピーダンス素子および前記第４インピーダンス素子の接続ノードに接続される請求項１乃至４のいずれかに記載の信号伝送回路。
【請求項６】
クロック信号の論理を反転した入力反転信号を生成する論理反転部と、
前記クロック信号が第１論理である第１期間の長さを検出するとともに、前記第１期間内の信号変化が前記クロック信号よりも緩慢な第１中間信号を生成する第１波形調整部と、
前記クロック信号が第２論理である第２期間の長さを検出するとともに、前記第２期間内の信号変化が前記クロック信号よりも緩慢な第２中間信号を生成する第２波形調整部と、
第１および第２基準電圧ノード間に直列接続された互いに導電型が異なる第１および第２ＭＯＳトランジスタと、
前記第１中間信号と前記入力反転信号とに基づいて前記第１ＭＯＳトランジスタのゲート電圧を制御する第１ゲート制御部と、
前記第２中間信号と前記入力反転信号とに基づいて前記第２ＭＯＳトランジスタのゲート電圧を制御する第２ゲート制御部と、を備えるクロックバッファ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、信号伝送回路およびクロックバッファに関する。
【背景技術】
【０００２】
矩形波信号には高調波成分が含まれているため、立ち上がりや立ち下がりが急峻な矩形波信号を出力する回路からは、高調波ノイズが発生する。特に、高速のクロック信号をバッファリングするクロックバッファでは、高調波ノイズの発生が大きな問題となる。
【０００３】
高調波ノイズを抑制するには、高速オペアンプを用いて矩形波信号を正弦波信号に変換してリニア増幅を行うことが考えられる。
【０００４】
しかしながら、高速オペアンプは、動作速度が高速なほど消費電流が増えるという問題がある。
【０００５】
例えば、高速の信号伝送回路を設計する場合、出力信号波形を意図的に緩慢にして高調波ノイズを抑制することも考えられるが、出力信号波形を緩慢にすると、タイミング的に遅延が生じてしまい、高速クロック信号の論理変化に追従できないおそれがある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−３１７６５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする課題は、高調波ノイズの発生を抑制でき、かつ高速動作も可能な信号伝送回路およびクロックバッファを提供することにある。
【課題を解決するための手段】
【０００８】
本実施形態によれば、入力信号の論理を反転した入力反転信号を生成する論理反転部と、
前記入力信号が第１論理である第１期間の長さを検出するとともに、前記第１期間内の信号変化が前記入力信号よりも緩慢な第１中間信号を生成する第１波形調整部と、
前記入力信号が第２論理である第２期間の長さを検出するとともに、前記第２期間内の信号変化が前記入力信号よりも緩慢な第２中間信号を生成する第２波形調整部と、
第１および第２基準電圧ノード間に直列接続された互いに導電型が異なる第１および第２ＭＯＳトランジスタと、
前記第１中間信号と前記入力反転信号とに基づいて前記第１ＭＯＳトランジスタのゲート電圧を制御する第１ゲート制御部と、
前記第２中間信号と前記入力反転信号とに基づいて前記第２ＭＯＳトランジスタのゲート電圧を制御する第２ゲート制御部と、を備える信号伝送回路が提供される。
【図面の簡単な説明】
【０００９】
【図１】一実施形態による信号伝送回路１の回路図。
【図２】図１の信号伝送回路１内の各部の信号波形図。
【発明を実施するための形態】
【００１０】
以下、図面を参照して本発明の実施形態を説明する。以下の実施形態では、信号伝送回路およびクロックバッファ内の特徴的な構成および動作を中心に説明するが、信号伝送回路およびクロックバッファには以下の説明で省略した構成および動作が存在しうる。ただし、これらの省略した構成および動作も本実施形態の範囲に含まれるものである。
【００１１】
図１は一実施形態による信号伝送回路１の回路図である。図１の信号伝送回路１は、クロック信号等の入力信号Ａをバッファリングして出力するものであり、クロックバッファとして用いることができるものである。なお、図１の信号伝送回路１に入力される入力信号Ａは必ずしもクロック信号に限定されない。二値のデジタル信号であれば、信号の種類を問わず、図１の信号伝送回路１に入力することができる。
【００１２】
図１の信号伝送回路１は、論理反転部２と、第１波形調整部３と、第２波形調整部４と、プッシュプル構成のＰＭＯＳトランジスタ（第１ＭＯＳトランジスタ）Ｑ１およびＮＭＯＳトランジスタ（第２ＭＯＳトランジスタ）Ｑ２と、第１ゲート制御部５と、第２ゲート制御部６とを備えている。
【００１３】
論理反転部２は、入力信号Ａの論理を反転した入力反転信号を生成する。論理反転部２の簡易な例は、電源電圧ノードＶddと接地ノードＶssの間に直列接続されたＰＭＯＳトランジスタＱ３とＮＭＯＳトランジスタＱ４からなるインバータである。
【００１４】
第１波形調整部３は、入力信号Ａが第１論理（例えばロウレベル）である期間の長さを検出するとともに、第１期間内の信号変化が入力信号Ａよりも緩慢な第１中間信号を生成する。
第２波形調整部４は、入力信号Ａが第２論理（例えばハイレベル）である期間の長さを検出するとともに、第２期間内の信号変化が入力信号Ａよりも緩慢な第２中間信号を生成する。
【００１５】
第１ゲート制御部５は、第１中間信号と入力反転信号とに基づいて、ＰＭＯＳトランジスタＱ１のゲート電圧を制御する。より具体的には、第１ゲート制御部５は、ＮＭＯＳトランジスタＱ２がオフ状態のときに、ＰＭＯＳトランジスタＱ１が最初は弱いオン状態で、次に完全なオン状態になるように、ＰＭＯＳトランジスタＱ１のゲート電圧を制御する。すなわち、第１ゲート制御部５は、第１中間信号と入力反転信号とに基づいて、入力信号Ａが第１論理（例えばロウレベル）の期間内はＰＭＯＳトランジスタＱ１をオフさせ、入力信号Ａが第１論理から第２論理（例えばハイレベル）に移行してから所定期間内はＰＭＯＳトランジスタＱ１を弱くオンさせ、所定期間経過後にＰＭＯＳトランジスタＱ１を完全にオンさせる。
【００１６】
第２ゲート制御部６は、第２中間信号と入力反転信号とに基づいて、ＮＭＯＳトランジスタＱ２のゲート電圧を制御する。より具体的には、第２ゲート制御部６は、ＰＭＯＳトランジスタＱ１がオフ状態のときに、ＮＭＯＳトランジスタＱ２が最初は弱いオン状態で、次に完全なオン状態になるように、ＮＭＯＳトランジスタＱ２のゲート電圧を制御する。すなわち、第２ゲート制御部６は、第２中間信号と入力反転信号とに基づいて、入力信号Ａが第２論理（例えばハイレベル）の期間内はＮＭＯＳトランジスタＱ２をオフさせ、入力信号Ａが第２論理から第１論理（例えばロウレベル）に移行してから所定期間内はＮＭＯＳトランジスタＱ２を弱くオンさせ、所定期間経過後にＮＭＯＳトランジスタＱ２を完全にオンさせる。
【００１７】
これにより、信号伝送回路１の出力信号は、その立ち上がりおよび立ち下がりで緩慢な波形になるものの、その後は所望の信号レベルまで迅速に変化し、信号遅延時間が抑制されている。よって、本実施形態による信号伝送回路１は、高速クロック信号のバッファリングにも用いることができる。
【００１８】
以下、本実施形態による信号伝送回路１の特徴部分である第１波形調整部３、第２波形調整部４、第１ゲート制御部５および第２ゲート制御部６の回路構成および動作を詳細に説明する。
【００１９】
第１波形調整部３は、電源電圧ノードＶddと接地ノードＶssの間に直列接続されたインピーダンス素子Ｒ１、ＰＭＯＳトランジスタＱ５およびキャパシタ（第１キャパシタ）Ｃ１と、このキャパシタＣ１に並列接続されたＮＭＯＳトランジスタＱ６と、このＮＭＯＳトランジスタＱ６のゲート電圧を制御するリセット制御回路７とを有する。
【００２０】
ＰＭＯＳトランジスタＱ５のゲートには信号伝送回路１の入力信号Ａが入力されている。ＰＭＯＳトランジスタＱ５のソースはインピーダンス素子Ｒ１の一端に接続され、ＰＭＯＳトランジスタＱ５のドレインはキャパシタＣ１の一端に接続されている。キャパシタＣ１の他端は接地ノードＶssに接続されている。ＮＭＯＳトランジスタＱ６のドレインはキャパシタＣ１の一端に接続され、ＮＭＯＳトランジスタＱ６のソースは接地ノードＶssに接続されている。第１波形調整部３の出力ノードＢは、ＰＭＯＳトランジスタＱ５のドレイン、ＮＭＯＳトランジスタＱ６のドレインおよびキャパシタＣ１の一端に接続されている。この出力ノードＢから第１中間信号が出力される。
【００２１】
リセット制御回路７は、信号伝送回路１の出力信号Ｈがハイレベルになってから所定のタイミングで一時的にＮＭＯＳトランジスタＱ６を強制的にオンさせるハイレベルのリセット信号を生成する。ＮＭＯＳトランジスタＱ６がオンの間は、キャパシタＣ１は強制的に放電を行う。
【００２２】
ＮＭＯＳトランジスタＱ６のリセットが解除されると、入力信号Ａがロウレベルであれば、ＰＭＯＳトランジスタＱ５がオンする。これにより、キャパシタＣ１への充電が開始される。入力信号Ａがハイレベルに反転すると、キャパシタＣ１への充電は終了し、キャパシタＣ１の充電電荷は第１ゲート制御部５を介して放電されるとともに、リセット信号がハイレベルになると、ＮＭＯＳトランジスタＱ６を介しても放電される。
【００２３】
第２波形調整部４は、電源電圧ノードＶddと接地ノードＶssの間に直列接続されたキャパシタ（第２キャパシタ）Ｃ２、ＮＭＯＳトランジスタＱ７およびインピーダンス素子Ｒ２と、このキャパシタＣ２に並列接続されたＰＭＯＳトランジスタＱ８と、このＰＭＯＳトランジスタＱ８のゲート電圧を制御するリセット制御回路８とを有する。
【００２４】
ＮＭＯＳトランジスタＱ７のゲートには、信号伝送回路１の入力信号Ａが入力されている。ＮＭＯＳトランジスタＱ７のソースはインピーダンス素子Ｒ２の一端に接続され、ＰＭＯＳトランジスタＱ８のドレインはキャパシタＣ２の一端に接続されている。キャパシタＣ２の他端は電源電圧ノードＶddに接続されている。ＰＭＯＳトランジスタＱ８のソースは電源電圧ノードＶddに接続されている。第２波形調整部４の出力ノードＥは、ＮＭＯＳトランジスタＱ７のドレイン、ＰＭＯＳトランジスタＱ８のドレインおよびキャパシタＣ２の一端に接続されている。この出力ノードＥから第２中間信号が出力される。
【００２５】
リセット制御回路８は、信号伝送回路１の出力信号Ｈがロウレベルになってから所定のタイミングで一時的にＰＭＯＳトランジスタＱ８を強制的にオンさせるロウレベルのリセット信号を生成する。ＰＭＯＳトランジスタＱ８がオンの間は、キャパシタＣ２は強制的に放電を行う。
【００２６】
ＰＭＯＳトランジスタＱ８のリセットが解除されると、入力信号Ａがハイレベルであれば、ＮＭＯＳトランジスタＱ７がオンする。これにより、キャパシタＣ２への充電が開始される。入力信号Ａがハイレベルに反転すると、キャパシタＣ２への充電は終了し、キャパシタＣ２の充電電荷は第２ゲート制御部６を介して放電されるとともに、リセット信号がロウレベルになると、ＮＭＯＳトランジスタＱ７を介しても放電される。
【００２７】
第１ゲート制御部５は、第１波形調整部３の出力ノードＢと論理反転部２の出力ノードとの間に直列接続された、ダイオード（第１ダイオード）Ｄ１と２つのインピーダンス素子（第１および第２インピーダンス素子）Ｒ３，Ｒ４とを有する。これら２つのインピーダンス素子Ｒ３，Ｒ４の接続ノードＣが第１ゲート制御部５の出力ノードＣであり、この出力ノードＣはＰＭＯＳトランジスタＱ１のゲートに接続されている。ダイオードＤ１のアノードは第１波形調整部３の出力ノードに接続され、ダイオードＤ１のカソードはインピーダンス素子Ｒ３の一端に接続されている。
【００２８】
第２ゲート制御部６は、第２波形調整部４の出力ノードＥと論理反転部２の出力ノードとの間に直列接続された、ダイオード（第２ダイオード）Ｄ２と２つのインピーダンス素子（第３および第４インピーダンス素子）Ｒ５，Ｒ６とを有する。これら２つのインピーダンス素子Ｒ５，Ｒ６の接続ノードＦが第２ゲート制御部６の出力ノードＦであり、この出力ノードＦはＮＭＯＳトランジスタＱ２のゲートに接続されている。ダイオードＤ２のアノードはインピーダンス素子Ｒ５の一端に接続され、ダイオードＤ２のカソードは第２波形調整部４の出力ノードに接続されている。
【００２９】
ＰＭＯＳトランジスタＱ１のソースは電源電圧ノードＶddに接続され、ＰＭＯＳトランジスタＱ１のドレインは信号伝送回路１の出力ノードＨに接続されている。ＮＭＯＳトランジスタＱ２のドレインは信号伝送回路１の出力ノードＨに接続され、ＮＭＯＳトランジスタＱ２のソースは接地ノードＶssに接続されている。
【００３０】
図２は図１の信号伝送回路１内の各部の信号波形図である。図２には、信号伝送回路１の入力信号Ａ、第１波形調整部３の出力信号Ｂ、第１ゲート制御部５の出力信号すなわちＰＭＯＳトランジスタＱ１のゲート信号Ｃ、第２波形調整部４の出力信号Ｅ、第２ゲート制御部６の出力信号すなわちＮＭＯＳトランジスタＱ２のゲート信号Ｆ、信号伝送回路１の出力信号Ｈの各信号波形と、ＰＭＯＳトランジスタＱ１の動作状態Ｄと、ＮＭＯＳトランジスタＱ２の動作状態Ｇとが図示されている。
【００３１】
以下、図２の信号波形図を用いて、図１の信号伝送回路１の動作を説明する。信号伝送回路１の入力信号Ａは、ロウレベルとハイレベルを繰り返すデジタル信号である。時刻ｔ１で、入力信号Ａがロウレベルからハイレベルに変化すると、論理反転部２の出力ノードはロウレベルに変化する。時刻ｔ１の直前では、第１波形調整部３内のキャパシタＣ１には電荷が充電されており、第２波形調整部４内のキャパシタＣ２は放電状態である。論理反転部２の出力ノードがロウレベルであることから、キャパシタＣ１の蓄積電荷は、第１ゲート制御部５を介して論理反転部２の出力ノードに向かって放電される。また、時刻ｔ１以降の所定のタイミングで、リセット制御回路７からハイレベルのリセット信号が出力され、キャパシタＣ１の蓄積電荷は、ＮＭＯＳトランジスタＱ６を介して接地ノードＶssにも放電される。
【００３２】
キャパシタＣ１の放電期間中（時刻ｔ１〜ｔ２）は、第１ゲート制御部５の出力信号Ｃは完全なロウレベル電圧ではなく、徐々に低くなる。したがって、キャパシタＣ１の放電期間中は、ＰＭＯＳトランジスタＱ１は弱いオン状態であり、信号伝送回路１の出力信号Ｈは、徐々に高くなる。すなわち、この出力信号Ｈの立ち上がり波形は緩慢になる。
【００３３】
キャパシタＣ１の放電が終了した時刻ｔ２以降は、第１ゲート制御部５の出力信号Ｃは完全なロウレベル電圧になり、ＰＭＯＳトランジスタＱ１は完全なオン状態になる。これにより、信号伝送回路１の出力信号Ｈは完全なハイレベル電圧になる。このように、信号伝送回路１の出力信号Ｈの信号波形は、時刻ｔ２以降は迅速に変化して最終的なハイレベル電圧になる。
【００３４】
また、入力信号Ａがハイレベルの期間内（時刻ｔ１〜ｔ３）は、第２波形調整部４内のＰＭＯＳトランジスタＱ８はオフ状態であり、ＮＭＯＳトランジスタＱ７はオン状態である。これにより、キャパシタＣ２への充電が継続的に行われる。
【００３５】
時刻ｔ３で、入力信号Ａがハイレベルからロウレベルに変化すると、論理反転部２の出力ノードはハイレベルに変化する。これにより、キャパシタＣ２の蓄積電荷は、第２ゲート制御部６を介して論理反転部２の出力ノードに向かって放電される。また、時刻ｔ３以降の所定のタイミングで、リセット制御回路８からロウレベルのリセット信号が出力され、キャパシタＣ２の蓄積電荷は、ＰＭＯＳトランジスタＱ８を介して電源電圧ノードＶddにも放電される。
【００３６】
キャパシタＣ２の放電期間中（時刻ｔ３〜ｔ４）は、第２ゲート制御部６の出力信号Ｆは完全なハイレベル電圧ではなく、徐々に高くなる。したがって、キャパシタＣ２の放電期間中は、ＮＭＯＳトランジスタＱ２は弱いオン状態であり、信号伝送回路１の出力信号Ｈは、徐々に低下する。すなわち、この出力信号Ｈの立ち下がり波形は緩慢になる。
【００３７】
キャパシタＣ２の放電が終了した時刻ｔ４以降は、第２ゲート制御部６の出力信号Ｆは完全なハイレベル電圧になり、ＮＭＯＳトランジスタＱ２は完全なオン状態になる。これにより、信号伝送回路１の出力信号Ｈは完全なロウレベル電圧になる。このように、信号伝送回路１の出力信号Ｈの信号波形は、時刻ｔ４以降は迅速に変化して最終的なロウレベル電圧になる。
【００３８】
また、入力信号Ａがロウレベルの期間内（時刻ｔ１〜ｔ３）は、第１波形調整部３内のＮＭＯＳトランジスタＱ６はオフ状態であり、ＰＭＯＳトランジスタＱ５はオン状態である。これにより、キャパシタＣ１への充電が継続的に行われる。
【００３９】
図１では、１本の入力信号Ａをバッファリングする信号伝送回路１の例を示しているが、本実施形態は、図１と同様の回路を複数個配置することで、高速の信号バスにも適用可能である。また、図１の信号伝送回路１は、入力信号Ａを正論理で出力する回路を示しているが、入力信号Ａの論理を反転して出力する回路や、複数の入力信号Ａ同士で種々の論理演算を行って出力する回路にも適用可能である。
【００４０】
このように、本実施形態では、信号伝送回路１の入力信号Ａの論理が変化すると、論理変化が起こってからしばらくの間は、出力信号Ｈの信号レベルの変化を緩慢にさせ、その後、信号レベルを迅速に変化させて最終的な信号レベルに設定する。これにより、出力信号Ｈの立ち上がりエッジと立ち下がりエッジでの高調波ノイズの発生を抑制しつつ、出力信号Ｈの論理が確定するまでの時間を短縮できる。すなわち、信号遅延時間を短縮できる。よって、本実施形態の信号伝送回路１は、高速信号の伝送にも適用可能であり、しかも高調波ノイズの発生を抑制できることから、高速クロックを扱う種々の半導体チップへの実装が可能である。
【００４１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４２】
１  信号伝送回路、２  論理反転部、３  第１波形調整部、４  第２波形調整部、５  第１ゲート制御部、６  第２ゲート制御部、７，８  リセット制御回路
【図１】
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【図２】
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