(57)【要約】      （修正有）【課題】優れた特性を有し、高集積化に適した構造を有する半導体装置を提供する。【解決手段】半導体装置は、第１導電型領域（Ｎ型領域）11と第２導電型領域（Ｐウェル）12とを含む半導体基板10と、基板上に設けられた信号線30と、第１導電型領域上に形成された半導体素子（Ｐ型ＭＯＳＴ）20と、半導体素子と信号線とを繋ぐ第１の配線41と、第１の配線と第２導電型領域とを繋ぐ第２の配線42とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型領域と第２導電型領域とを含む基板と、
前記基板上に設けられた信号線と、
前記第１導電型領域に形成された半導体素子と、
前記半導体素子と前記信号線とを繋ぐ第１の配線と、
前記第１の配線と前記第２導電型領域とを繋ぐ第２の配線と
を備えた半導体装置。
【請求項２】
前記第２導電型領域は、前記基板の表面から前記基板の裏面に至るまで延在している
請求項１記載の半導体装置。
【請求項３】
前記半導体素子は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタである
請求項１記載の半導体装置。
【請求項４】
前記第１導電型領域はｐ型領域であり、前記第２導電型領域はｎ型領域である
請求項１記載の半導体装置。
【請求項５】
基板上に設けられた半導体素子および信号線と、
前記半導体素子と前記信号線とを繋ぐ第１の配線と、
一端が前記第１の配線と接続され、他端が端部に露出しまたは絶縁材料により覆われた第２の配線と
を備えた半導体装置。
【請求項６】
基板上に保護素子および半導体素子を形成することと、
前記基板上に、一端が前記半導体素子と接続された第１の配線、および前記第１の配線と前記保護素子とを繋ぐ第２の配線をそれぞれ形成することと、
前記第１の配線の他端と接続される信号線を形成することと、
前記信号線を形成したのち、保護素子を除去することと
を含む
半導体装置の製造方法。
【請求項７】
前記保護素子として、第１導電型半導体層と第２導電型半導体層との積層構造を含むダイオードを形成する
請求項６記載の半導体装置の製造方法。
【請求項８】
前記基板として第１導電型半導体基板を用い、
イオン注入法を用いて前記第１導電型半導体基板の内部に不純物元素イオンを打ち込むことにより、前記第１導電型半導体層を下部第１導電型半導体層と上部第１導電型半導体層とに分離する前記第２導電型半導体層を形成する
請求項７記載の半導体装置の製造方法。
【請求項９】
前記第２導電型半導体層を覆う前記上部第１導電型半導体層の一部領域に、イオン注入法を用いて不純物元素イオンをさらに打ち込むことにより、前記第２導電型半導体層の上に、前記上部第１導電型半導体層を貫く追加の第２導電型半導体層を形成する
請求項８記載の半導体装置の製造方法。
【請求項１０】
前記積層構造を研磨処理により除去する
請求項７記載の半導体装置の製造方法。
【請求項１１】
前記半導体素子として、ＭＯＳ（Metal Oxide Semiconductor）トランジスタを形成する
請求項６記載の半導体装置の製造方法。
【請求項１２】
第１導電型の基板に不純物を注入することにより、下部第１導電型半導体層と上部第１導電型半導体層との間に挟まれた下部第２導電型半導体層を形成することと、
前記下部第１導電型半導体層の所定領域に前記不純物をさらに添加することにより、前記下部第２導電型半導体層と連結され、かつ前記上部第１導電型半導体層を厚さ方向に貫く上部第２導電型半導体層を形成することと、
前記上部第１導電型半導体層に半導体素子を形成することと、
一端が前記半導体素子と接続された第１の配線、および前記第１の配線と前記上部第２導電型半導体層とを繋ぐ第２の配線、をそれぞれ形成することと、
前記第１の配線の他端と接続される信号線を形成することと、
前記信号線を形成したのち、前記下部第１導電型半導体層および前記下部第２導電型半導体層を除去することと
を含む
半導体装置の製造方法。
【請求項１３】
イオン注入法を用いて前記不純物としての不純物元素イオンを打ち込むことにより、前記下部第２導電型半導体層および前記上部第２導電型半導体層を形成する
請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記上部第２導電型半導体層を形成する際の前記不純物元素イオンの打ち込みエネルギーよりも、前記下部第２導電型半導体層を形成する際の前記不純物元素イオンの打ち込みエネルギーを大きくする
請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記下部第２導電型半導体層を形成する際、前記不純物元素イオンの打ち込みエネルギーを徐々に小さくする
請求項１３記載の半導体装置の製造方法。
【請求項１６】
前記下部第１導電型半導体層および前記下部第２導電型半導体層を、研磨処理により除去する
請求項１２記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高密度化が進んでいる。通常、半導体装置の製造工程では、例えばトランジスタのゲート電極に接続される配線やビアの形成にあたり、プラズマ励起ガス中におけるドライエッチングや化学気相成長（ＣＶＤ）などが行われる。そのため、正電荷または負電荷がゲート電極に帯電し、トランジスタの特性を変動させてしまい、結果として回路が意図しない挙動を示すことがある。この現象はプラズマダメージやＰＩＤ（Plasma Induced Damage）と呼ばれている。
【０００３】
特許文献１には、被保護素子のゲート電極を電源およびＧＮＤに接続することにより、電源およびＧＮＤの配線容量を用いてプラズマダメージを回避するという手法が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−６０６８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１では、ダイオードが製品中の回路に接続されたままであるためリーク電流や寄生容量の発生源となっている。このため、ダイオードの大きさによっては回路面積にも影響を与える可能性がある。
【０００６】
本開示はかかる問題点に鑑みてなされたもので、その目的は、優れた特性を有し、高集積化に適した構造を有する半導体装置を提供することにある。さらに、そのような半導体装置を、帯電による損傷を伴うことなく製造することのできる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本開示の一実施形態としての半導体装置は、第１導電型領域と第２導電型領域とを含む基板と、その基板上に設けられた信号線と、基板の第１導電型領域に形成された半導体素子と、その半導体素子と信号線とを繋ぐ第１の配線と、その第１の配線と第２導電型領域とを繋ぐ第２の配線とを備えたものである。
【０００８】
本開示の一実施形態としての他の半導体装置は、基板上に設けられた半導体素子および信号線と、半導体素子と信号線とを繋ぐ第１の配線と、一端が第１の配線と接続され、他端が端部に露出しまたは絶縁体により覆われた第２の配線とを備えたものである。
【０００９】
本開示の一実施形態としての半導体装置では、半導体素子と信号線とを繋ぐ第１の配線から分岐された第２の配線（または第２の配線およびそれに接続された第２導電型領域）を備えるようにした。このため、外部からの、または自らの内部に含まれる不純物としての水素が、第２の配線または（第２の配線および第２導電型領域）に吸蔵される。
【００１０】
本開示の一実施形態としての半導体装置の製造方法は、基板上に保護素子および半導体素子を形成することと、基板上に、一端が半導体素子と接続された第１の配線、および第１の配線と保護素子とを繋ぐ第２の配線をそれぞれ形成することと、第１の配線の他端と接続される信号線を形成することと、信号線を形成したのち、保護素子を除去することとを含むものである。
【００１１】
本開示の一実施形態としての半導体装置の他の製造方法は、第１導電型の基板に不純物を注入することにより、下部第１導電型半導体層と上部第１導電型半導体層との間に挟まれた下部第２導電型半導体層を形成することと、上部第１導電型半導体層の所定領域に不純物をさらに添加することにより、下部第２導電型半導体層と連結され、かつ上部第１導電型半導体層を厚さ方向に貫く上部第２導電型半導体層を形成することと、上部第１導電型半導体層に半導体素子を形成することと、一端が半導体素子と接続された第１の配線、および第１の配線と上部第２導電型半導体層とを繋ぐ第２の配線、をそれぞれ形成することと、第１の配線の他端と接続される信号線を形成することと、信号線を形成したのち、下部第１導電型半導体層および下部第２導電型半導体層を除去することとを含むようにしたものである。
【００１２】
本開示の一実施形態としての半導体装置の製造方法では、半導体素子と接続された第１の配線と保護素子（または上部第２導電型半導体層）とを繋ぐ第２の配線を形成したのち、信号線を形成するようにした。このため、信号線を形成する際、半導体素子に対するプラズマダメージ等の損傷が回避される。さらに、信号線の形成ののち、保護素子（または、下部第１導電型半導体層および下部第２導電型半導体層）を除去するようにしたので、リーク電流や寄生容量の発生が回避されるうえ、占有面積の削減にも有利となる。
【発明の効果】
【００１３】
本開示の一実施形態としての半導体装置によれば、半導体素子と信号線とを繋ぐ第１の配線に接続された第２の配線を備えるようにしたので、外部からの、または自らの内部に含まれる不純物としての水素を、第２導電型領域または第２の配線に吸蔵させることができる。このため、半導体素子への水素の進入を抑制することができ、半導体素子中での正電荷の生成に伴う半導体素子特性の劣化を回避することができる。
【００１４】
本開示の一実施形態としての半導体装置の製造方法によれば、保護素子を利用することで、製造過程における半導体素子に対する損傷を回避することができる。そのうえ、リーク電流や寄生容量の発生源のおそれがある保護素子等を最終的に除去するようにしたので、信頼性を向上させつつ、占有面積を削減できる。したがって、優れた特性を有し、高集積化に適した構造を有する半導体装置を製造することができる。
【００１５】
なお、本開示の効果は上記のものに限定されるものではなく、以下に記載のいずれの効果であってもよい。
【図面の簡単な説明】
【００１６】
【図１】本開示の第１の実施の形態に係る半導体装置の構成例を表す平面図および断面図である。
【図２】図１に示した半導体装置の構成例に対応した回路図である。
【図３Ａ】図１に示した半導体装置の製造方法における一工程を表す断面図である。
【図３Ｂ】図３Ａに続く一工程を表す断面図である。
【図３Ｃ】図３Ｂに続く一工程を表す断面図である。
【図３Ｄ】図３Ｃに続く一工程を表す断面図である。
【図３Ｅ】図３Ｄに続く一工程を表す断面図である。
【図３Ｆ】図３Ｅに続く一工程を表す断面図である。
【図４Ａ】図１に示した半導体装置の作用効果を説明するための第１の回路図である。
【図４Ｂ】図１に示した半導体装置の作用効果を説明するための第１の回路図である。
【図５】本開示の第１の実施の形態に係る半導体装置の第１の変形例を表す断面図である。
【図６Ａ】図５に示した第１の変形例としての半導体装置の製造方法における一工程を表す断面図である。
【図６Ｂ】図６Ａに続く一工程を表す断面図である。
【図７】本開示の第１の実施の形態に係る半導体装置の第２の変形例を表す断面図である。
【図８】本開示の第１の実施の形態に係る半導体装置の第３の変形例を表す断面図である。
【図９】本開示の第２の実施の形態に係る半導体装置の構成例を表す断面図である。
【図１０Ａ】図９に示した半導体装置の製造方法における一工程を表す説明図である。
【図１０Ｂ】図１０Ａに続く一工程を表す説明図である。
【図１１Ａ】第１の参考例としての半導体装置の構成例を表す断面図である。
【図１１Ｂ】第２の参考例としての半導体装置の構成例を表す断面図である。
【図１１Ｃ】第３の参考例としての半導体装置の構成例を表す断面図である。
【発明を実施するための形態】
【００１７】
以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（保護素子と半導体素子（Ｐ型ＭＯＳＴ）とを積層した半導体装置およびその製造方法）
２．変形例１（１つの保護素子の上に複数の半導体素子を形成するようにした例）
３．変形例２（半導体素子としてＮ型ＭＯＳＴを用いた例）
４．変形例３（変形例１と変形例２とを組み合わせた例）
５．第２の実施の形態（保護素子と半導体素子とを同一の階層に形成するようにした例）
【００１８】
＜第１の実施の形態＞
［半導体装置１の構成］
図１は、本開示の第１の実施の形態としての半導体装置１の平面構成および断面構成を表したものである。また、図２は、半導体装置１の回路構成を表す。なお、図１のうち平面構成を表す図では、信号線３０、第１の配線４１および第２の配線４２の図示を省略している（いずれも後出）。
【００１９】
半導体装置１は、例えば、半導体基板１０と、半導体素子としてのＰ型ＭＯＳＴ（Metal Oxide Semiconductor Transistor）２０と、半導体基板１０の上に設けられた信号線３０とを備える。
【００２０】
半導体基板１０は、例えばＮ型のシリコン基板からなるＮ型領域１１と、Ｐウェル（Ｐ型領域）１２とを含んでいる。Ｐウェル１２は、半導体基板１０の表面１０Ａから半導体基板１０の裏面１０Ｂに至るまで延在している。
【００２１】
Ｐ型ＭＯＳＴ２０は、半導体基板１０のうち、Ｎ型領域１１に形成されている。Ｐ型ＭＯＳＴ２０は、ゲート２１と、その両隣に設けられた一対のソース・ドレイン２２とを有している。Ｐウェル１２における表面１０Ａ近傍にはＰ＋拡散層１３が形成されている。Ｐ型ＭＯＳＴ２０のゲート２１は、第１の配線４１によって信号線３０と接続されている。第１の配線４１の中間点４１ＡとＰ＋拡散層１３とは第２の配線４２によって接続されている。
【００２２】
［半導体装置１の作用効果］
半導体装置１では、Ｐ型ＭＯＳＴ２０と信号線３０とを繋ぐ第１の配線４１の中間点４１Ａから分岐された第２の配線４２ならびにそれに接続されたＰ＋拡散層１３およびＰウェル１２を備えるようにした。このため、外部からの、または自らの内部に含まれる不純物としての水素が、第２の配線４２、Ｐ＋拡散層１３およびＰウェル１２に吸蔵される。
【００２３】
すなわち、半導体装置１によればＰ型ＭＯＳＴ２０への水素の進入を抑制することができ、Ｐ型ＭＯＳＴ２０の内部での正電荷の生成に伴う半導体素子特性の劣化を回避することができる。その結果、高い信頼性を確保することができる。
【００２４】
［半導体装置１の製造方法］
この半導体装置１は、以下の（１）から（４）の各工程を含む製造方法により製造される。
（１）半導体基板１０上に保護素子としてのダイオード５０およびＰ型ＭＯＳＴ２０を形成すること。
（２）半導体基板１０上に、一端がＰ型ＭＯＳＴ２０のゲート２１と接続された第１の配線４１、および第１の配線４１とダイオード５０とを繋ぐ第２の配線４２をそれぞれ形成すること。
（３）第１の配線４１の他端と接続される信号線３０を形成すること。
（４）信号線３０を形成したのち、ダイオード５０を除去すること。
具体的には、例えば次のようにして製造することができる。
【００２５】
図３Ａ〜図３Ｆは、半導体装置１の製造方法の一部を工程順に表した断面図である。まず、例えばＮ型のシリコン基板１１Ｚを用意する（図３Ａ）。次に、シリコン基板１１Ｚの表面１１ＺＡから、矢印で示したように、不純物として例えば３価のイオン（以下、不純物元素イオンという。）をシリコン基板１１Ｚの内部に打ち込む（図３Ｂ）。これにより、下部Ｎ型半導体層１１Ｌと下部Ｐウェル１２Ｌと上部Ｎ型半導体層１１Ｕとの積層構造が形成される。これらのうち、下部Ｎ型半導体層１１Ｌと下部Ｐウェル１２Ｌとの２層構造がダイオード５０となる。
【００２６】
次に、上部Ｎ型半導体層１１Ｕのうち、のちにＰ型ＭＯＳＴ２０を形成する領域以外の所定の領域を占める部分に不純物元素イオンを選択的に打ち込む。これにより、第１の上部Ｐウェル１２Ｕ１を形成する（図３Ｃ）。
【００２７】
さらに、上部Ｎ型半導体層１１Ｕのうち、第１の上部Ｐウェル１２Ｕ１を覆う部分に不純物元素イオンを選択的に打ち込むことで第２の上部Ｐウェル１２Ｕ２を形成する（図３Ｄ）。これにより、上部Ｎ型半導体層１１Ｕを貫く上部Ｐウェル１２Ｕが、下部Ｐウェル１２Ｌの上に形成される。ここで、不純物元素イオンを注入する際のエネルギーを増減することで、不純物元素イオンが注入される深さ方向の位置を調整するとよい。例えば、下部Ｐウェル１２Ｌを形成する場合よりも、第１の上部Ｐウェル１２Ｕ１を形成する場合の不純物元素イオンの注入エネルギーを弱めるとよい。同様に、第１の上部Ｐウェル１２Ｕ１を形成する場合よりも第２の上部Ｐウェル１２Ｕ２を形成する場合には不純物元素イオンの注入エネルギーを弱めるとよい。
【００２８】
こののち、図３Ｅに示したように、上部Ｎ型半導体層１１Ｕの所定の位置にＰ型ＭＯＳＴ２０を形成し、上部Ｐウェル１２Ｕの表面１０Ａ近傍にＰ＋拡散層１３を形成する。さらに、第１の配線４１および第２の配線４２を形成したのち、信号線３０を含む回路を形成する。最後に、図３Ｆに示したように、ダイオード５０を研磨処理等により除去する。
【００２９】
以上により、半導体装置１が完成する。
【００３０】
［半導体装置１の製造方法の作用効果］
このように、半導体装置１の製造方法では、ダイオード５０を形成すると共に、第１の配線４１と、Ｐ型ＭＯＳＴ２０およびダイオード５０を繋ぐ第２の配線４２とを形成したのち、信号線３０等を形成するようにした（図４Ａ参照）。このため、信号線３０等を形成する際、例えばプラズマ励起ガス中におけるドライエッチングや化学気相成長（ＣＶＤ）などを行ったとしても、ダイオード５０が保護回路として機能し、Ｐ型ＭＯＳＴ２０に対するプラズマダメージ等の損傷が回避される。さらに、信号線３０等の形成ののちダイオード５０を除去するようにしたので（図４Ｂ参照）、リーク電流や寄生容量の発生が回避されるうえ、占有面積の削減にも有利となる。
【００３１】
ところが、例えば図１１Ａに示したように、Ｎ型領域１１１の表面近傍にＰ＋拡散層１１３を設けた半導体装置１０１では、ＰＮダイオード１５０が保護素子として機能するものの、製造過程でのＰ型ＭＯＳＴ２０に対するプラズマダメージを回避できない場合がある。近年、フラッシュメモリやイメージセンサにおいて、通常のビアよりも深い位置まで加工されるＴＳＶ (Through Silicon Via)を活用したＬＳＩの積層化が進んでおり、より大きなプラズマダメージ発生する可能性があるからである。外部との入出力に接続されているＥＳＤ保護回路等においては回路設計上ＴＳＶが多用されることがある。そのような場合は大きな保護ダイオードを設置しなければ、Ｐ型ＭＯＳＴ２０に対するプラズマダメージを回避できない可能性がある。
【００３２】
大きな電荷の発生に対応するため、例えば図１１Ｂに示した半導体装置１０２のように大面積のＰ＋拡散層１１３Ａを設けることで、保護素子として大面積のＰＮダイオード１５０を配置する方法が考えられる。さらには、例えば図１１Ｃに示した半導体装置１０３のように保護素子として、Ｎ+拡散層１１４およびＰウェル１１２をそれぞれ含むＮＰダイオード１５１Ａ，１５１Ｂを直列に配置するといった措置が考えられる。しかしながら、これらの場合にはスタンバイリーク電流や寄生容量、あるいは回路面積の観点で不利となってしまう。
【００３３】
これに対し、本開示の半導体装置１の製造方法によれば、ダイオード５０を保護素子として利用することで、製造過程におけるＰ型ＭＯＳＴ２０に対する損傷を回避することができる。そのうえ、リーク電流や寄生容量の発生源のおそれがあるダイオード５０を最終的に除去するようにしたので、Ｐ型ＭＯＳＴ２０の動作に対する悪影響を与えることがない。すなわち、信頼性を向上させることができる。加えて、保護素子として利用したダイオード５０を最終的には除去するようにしたので、スタンバイリーク電流や寄生容量の発生もない。また、大きなプラズマダメージの発生に対応するために十分に大きな面積を有するダイオード５０を形成した場合であっても、最終製品となる半導体装置１の寸法を増加させることはない。したがって、半導体装置１の製造方法によれば、優れた特性を有し、高集積化に適した構造を有する半導体装置１を製造することができる。
【００３４】
＜第１の変形例＞
図５は、半導体装置１の第１の変形例としての半導体装置１Ａの断面構成を表したものである。この半導体装置１Ａでは、半導体基板１０に複数のＰ型ＭＯＳＴ２０（２０Ａ，２０Ｂ）とそれらに対応した複数のＰウェル１２（１２Ａ，１２Ｂ）およびＰ＋拡散層１３（１３Ａ，１３Ｂ）とを設けるようにした。さらに、複数のＰ型ＭＯＳＴ２０（２０Ａ，２０Ｂ）に対応して複数の信号線３０（３０Ａ，３０Ｂ）、複数の第１の配線４１（４１Ａ，４１Ｂ）および複数の第２の配線４２（４２Ａ，４２Ｂ）を設けている。
【００３５】
この半導体装置１Ａを製造するにあたっては、例えば図６Ａに示したように、複数のＰ型ＭＯＳＴ２０に対して共通のダイオード５０を形成しておき、複数の第１の配線４１および複数の第２の配線４２の形成ののち、複数の信号線３０の形成を行う。そののち、図６Ｂに示したように不要となったダイオード５０を研磨等により除去することで、個別に電気的に分断された複数のＰ型ＭＯＳＴ２０を有する半導体装置１Ａが得られる。本変形例においても、共通のダイオード５０により、複数のＰ型ＭＯＳＴ２０に対するプラズマダメージから保護することができる。
【００３６】
＜第２の変形例＞
図７は、半導体装置１の第２の変形例としての半導体装置１Ｂの断面構成を表したものである。上記した半導体装置１では、半導体素子としてＰ型ＭＯＳＴ２０を備える場合について説明したが、本技術はこれに限定されるものではない。本技術は、図７に示した半導体装置１Ｂのように、半導体素子として、ゲート６１とその両隣に設けられた一対のソース・ドレイン６２とを有するＮ型ＭＯＳＴ６０を備えるようにした場合にも適用される。
【００３７】
＜第３の変形例＞
図８は、半導体装置１の第３の変形例としての半導体装置１Ｃの断面構成を表したものである。上記した第１の変形例としての半導体装置１Ａでは、半導体素子としてＰ型ＭＯＳＴ２０を複数備える場合について説明したが、本技術はこれに限定されるものではない。本技術は、図８に示した半導体装置１Ｃのように、同一の半導体基板に半導体素子としてＰ型ＭＯＳＴ２０とＮ型ＭＯＳＴ６０とを備えるようにした場合にも適用される。
【００３８】
＜第２の実施の形態＞
［半導体装置２の構成］
図９は、本開示の第２の実施の形態としての半導体装置２の構成を表したものである。半導体装置２は、半導体基板１０上に設けられたＰ型ＭＯＳＴ２０および信号線３０と、Ｐ型ＭＯＳＴ２０と信号線３０とを繋ぐ第１の配線４１と、一端が第１の配線４１と接続され、他端が端部に露出した第２の配線４２とを備える。なお、第２の配線４２の他端は、絶縁材料により覆われていてもよい。
【００３９】
［半導体装置２の製造方法］
図１０Ａ，１０Ｂは半導体装置２の製造方法の一部を工程順に表したものである。半導体装置２の製造方法では、保護素子と半導体素子とを同一の階層に形成する。具体的には、まず、半導体基板１０のうちの素子形成領域Ｒ１に、半導体素子としてのＰ型ＭＯＳＴ２０を形成すると共に、素子形成領域Ｒ１の周辺に位置する周辺領域（スクライブ領域）Ｒ２に保護素子としてのダイオード５０を形成する（図１０Ａ）。さらに、第１の配線４１および第２の配線４２を形成したのち、信号線３０を含む回路を形成する。最後に、半導体基板１０についてダイシングを行い、素子形成領域Ｒ１から周辺領域Ｒ２を切り離す（図１０Ｂ）。ダイシングの際、第２の配線４２の他端が切断面に露出することとなるが、必要に応じてその第２の配線４２の他端を絶縁材料により被覆するようにしてもよい。以上により、半導体装置２が完成する。
【００４０】
［半導体装置２およびその製造方法の作用効果］
このような半導体装置２においても、上記第１の実施の形態の半導体装置１と同様の機能を発揮することができる。すなわち、半導体装置２では、Ｐ型ＭＯＳＴ２０と信号線３０とを繋ぐ第１の配線４１の中間点４１Ａから分岐された第２の配線４２ならびにそれに接続されたダイオード５０を備えるようにした。このため、外部からの、または自らの内部に含まれる不純物としての水素が、第２の配線４２に吸蔵される。したがって、半導体装置２によれば、Ｐ型ＭＯＳＴ２０への水素の進入を抑制することができ、Ｐ型ＭＯＳＴ２０の内部での正電荷の生成に伴う半導体素子特性の劣化を回避することができる。
【００４１】
さらに、半導体装置２では、上記第１の実施の形態における半導体装置１と異なり、内部にＰ＋拡散層１３およびＰウェル１２が形成された領域を含まない。よって、半導体装置１と比較して、より高集積化に適した構造である。
【００４２】
また、半導体装置２の製造方法によれば、ダイオード５０を保護素子として利用することで、製造過程におけるＰ型ＭＯＳＴ２０に対する損傷を回避することができる。そのうえ、リーク電流や寄生容量の発生源のおそれがあるダイオード５０を最終的に除去するようにしたので、Ｐ型ＭＯＳＴ２０の動作に対する悪影響を与えることがない。すなわち、信頼性を向上させることができる。加えて、保護素子として利用したダイオード５０を最終的には除去するようにしたので、スタンバイリーク電流や寄生容量の発生もない。また、大きなプラズマダメージの発生に対応するために十分に大きな面積を有するダイオード５０を形成した場合であっても、最終製品となる半導体装置２の寸法を増加させることはない。したがって、優れた特性を有し、高集積化に適した構造を有する半導体装置２を製造することができる。
【００４３】
以上、いくつかの実施の形態および変形例を挙げて本技術を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々の変形が可能である。例えば、上記実施の形態等では、１つまたは２つの半導体素子を同一の半導体基板上に設けるようにした例を説明したが、本技術では、３以上の半導体素子を同一の半導体基板上に設けることもできる。また、本秘術の半導体装置は、上記実施の形態等で説明した構成要素以外の他の構成要素をさらにそなえていてもよい。
【００４４】
また、第２の実施の形態では、半導体素子としてＰ型ＭＯＳＴを例示したが、Ｎ型ＭＯＳＴに置き換えることもできる。あるいは、Ｐ型ＭＯＳＴおよびＮ型ＭＯＳＴを混在させてもよい。
【００４５】
なお、本明細書中に記載された効果はあくまで例示であってその記載に限定されるものではなく、他の効果があってもよい。また、本技術は以下のような構成を取り得るものである。
（１）
第１導電型領域と第２導電型領域とを含む基板と、
前記基板上に設けられた信号線と、
前記第１導電型領域に形成された半導体素子と、
前記半導体素子と前記信号線とを繋ぐ第１の配線と、
前記第１の配線と前記第２導電型領域とを繋ぐ第２の配線と
を備えた半導体装置。
（２）
前記第２導電型領域は、前記基板の表面から前記基板の裏面に至るまで延在している
上記（１）記載の半導体装置。
（３）
前記半導体素子は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタである
上記（１）または（２）に記載の半導体装置。
（４）
前記第１導電型領域はｐ型領域であり、前記第２導電型領域はｎ型領域である
上記（１）から（３）のいずれか１つに記載の半導体装置。
（５）
基板上に設けられた半導体素子および信号線と、
前記半導体素子と前記信号線とを繋ぐ第１の配線と、
一端が前記第１の配線と接続され、他端が端部に露出しまたは絶縁材料により覆われた第２の配線と
を備えた半導体装置。
（６）
基板上に保護素子および半導体素子を形成することと、
前記基板上に、一端が前記半導体素子と接続された第１の配線、および前記第１の配線と前記保護素子とを繋ぐ第２の配線をそれぞれ形成することと、
前記第１の配線の他端と接続される信号線を形成することと、
前記信号線を形成したのち、保護素子を除去することと
を含む
半導体装置の製造方法。
（７）
前記保護素子として、第１導電型半導体層と第２導電型半導体層との積層構造を含むダイオードを形成する
上記（６）記載の半導体装置の製造方法。
（８）
前記基板として第１導電型半導体基板を用い、
イオン注入法を用いて前記第１導電型半導体基板の内部に不純物元素イオンを打ち込むことにより、前記第１導電型半導体層を下部第１導電型半導体層と上部第１導電型半導体層とに分離する前記第２導電型半導体層を形成する
上記（７）記載の半導体装置の製造方法。
（９）
前記第２導電型半導体層を覆う前記上部第１導電型半導体層の一部領域に、イオン注入法を用いて不純物元素イオンをさらに打ち込むことにより、前記第２導電型半導体層の上に、前記上部第１導電型半導体層を貫く追加の第２導電型半導体層を形成する
上記（８）記載の半導体装置の製造方法。
（１０）
前記積層構造を研磨処理により除去する
上記（７）から（９）のいずれか１つに記載の半導体装置の製造方法。
（１１）
前記半導体素子として、ＭＯＳ（Metal Oxide Semiconductor）トランジスタを形成する
上記（６）から（１０）のいずれか１つに記載の半導体装置の製造方法。
（１２）
第１導電型の基板に不純物を注入することにより、下部第１導電型半導体層と上部第１導電型半導体層との間に挟まれた下部第２導電型半導体層を形成することと、
前記下部第１導電型半導体層の所定領域に前記不純物をさらに添加することにより、前記下部第２導電型半導体層と連結され、かつ前記上部第１導電型半導体層を厚さ方向に貫く上部第２導電型半導体層を形成することと、
前記上部第１導電型半導体層に半導体素子を形成することと、
一端が前記半導体素子と接続された第１の配線、および前記第１の配線と前記上部第２導電型半導体層とを繋ぐ第２の配線、をそれぞれ形成することと、
前記第１の配線の他端と接続される信号線を形成することと、
前記信号線を形成したのち、前記下部第１導電型半導体層および前記下部第２導電型半導体層を除去することと
を含む
半導体装置の製造方法。
（１３）
イオン注入法を用いて前記不純物としての不純物元素イオンを打ち込むことにより、前記下部第２導電型半導体層および前記上部第２導電型半導体層を形成する
上記（１２）記載の半導体装置の製造方法。
（１４）
前記上部第２導電型半導体層を形成する際の前記不純物元素イオンの打ち込みエネルギーよりも、前記下部第２導電型半導体層を形成する際の前記不純物元素イオンの打ち込みエネルギーを大きくする
上記（１３）記載の半導体装置の製造方法。
（１５）
前記下部第２導電型半導体層を形成する際、前記不純物元素イオンの打ち込みエネルギーを徐々に小さくする
上記（１３）記載の半導体装置の製造方法。
（１６）
前記下部第１導電型半導体層および前記下部第２導電型半導体層を、研磨処理により除去する
上記（１２）から（１５）のいずれか１つに記載の半導体装置の製造方法。
【符号の説明】
【００４６】
１，１Ａ〜１Ｃ，２…半導体装置、１０…半導体基板、１１…Ｎ型領域、１２…Ｐウェル、１３…Ｐ＋拡散層、２０…Ｐ型ＭＯＳＴ、３０…信号線、４１…第１の配線、４２…第２の配線、５０…ダイオード、６０…Ｎ型ＭＯＳＴ。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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