(57)【要約】【課題】２つのシグマデルタ変調信号の切り換えの際に、切り換え点におけるノイズの発生を低減する信号処理装置を提供する。【解決手段】シグマデルタ変調処理により得られた入力信号を遅延した第１の変調信号と、前記入力信号にシグマデルタ変調処理を再度施して得られた第２の変調信号との、所定の期間内における複数サンプルに渡るビットの出現回数に基づく値が一致するサンプルを検出する信号一致検出部と、前記第１の変調信号と前記第２の変調信号とを切り換えて出力する信号切換部と、前記信号一致検出部で得られた、前記出現回数に基づく値が一致するサンプルで前記信号切換部を切り換える切換制御部と、を備える、信号処理装置が提供される。【選択図】図１
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【特許請求の範囲】
【請求項１】
シグマデルタ変調処理により得られた入力信号を遅延した第１の変調信号と、前記入力信号にシグマデルタ変調処理を再度施して得られた第２の変調信号との、所定の期間内における複数サンプルに渡るビットの出現回数に基づく値が一致するサンプルを検出する信号一致検出部と、
前記第１の変調信号と前記第２の変調信号とを切り換えて出力する信号切換部と、
前記信号一致検出部で得られた前記出現回数に基づく値が一致するサンプルにおいて前記信号切換部による前記第１の変調信号と前記第２の変調信号との切り換えを制御する切換制御部と、
を備える、信号処理装置。
【請求項２】
前記信号一致検出部は、前記出現回数に基づく値の一致が連続するサンプルの区間を検出し、
前記切換制御部は、前記サンプルの区間内で前記第１の変調信号と前記第２の変調信号との切り換えを制御する、請求項１に記載の信号処理装置。
【請求項３】
前記信号一致検出部は、前記出現回数に基づく値が同一の値で連続して一致するサンプルの区間を検出し、
前記切換制御部は、前記サンプルの区間内で前記第１の変調信号と前記第２の変調信号との切り換えを制御する、請求項２に記載の信号処理装置。
【請求項４】
前記切換制御部は、前記サンプルの区間内の最初のサンプル及び最後のサンプル以外のいずれかのサンプルで前記第１の変調信号と前記第２の変調信号とを切り換えるよう制御する、請求項２に記載の信号処理装置。
【請求項５】
前記信号一致検出部が前記サンプルの区間を複数検出した場合は、前記切換制御部は、最も長い前記サンプルの区間内で前記第１の変調信号と前記第２の変調信号との切り換えを制御する、請求項２に記載の信号処理装置。
【請求項６】
前記信号一致検出部は、前記所定の期間内における複数サンプルに渡るビットのパターンが一致するサンプルの検出を試みて、一致するサンプルが存在しなければ、該所定の期間内における複数サンプルに渡るビットの出現回数に基づく値が一致するサンプルを検出する、請求項１に記載の信号処理装置。
【請求項７】
前記複数サンプルに渡るビットの出現回数に基づく値は、該複数サンプルに渡る信号レベルの値である、請求項１に記載の信号処理装置。
【請求項８】
前記複数サンプルに渡るビットの出現回数に基づく値は、該複数サンプルに渡るビットの出現頻度の回数である、請求項１に記載の信号処理装置。
【請求項９】
シグマデルタ変調処理により得られた入力信号を遅延した第１の変調信号と、前記入力信号にシグマデルタ変調処理を再度施して得られた第２の変調信号との、所定の期間内における複数サンプルに渡るビットの出現回数に基づく値が一致するサンプルを検出するステップと、
前記第１の変調信号と前記第２の変調信号とを切り換えて出力するステップと、
前記出現回数に基づく値が一致するサンプルにおいて前記第１の変調信号と前記第２の変調信号とを切り換えるよう制御するステップと、
を備える、信号処理方法。
【請求項１０】
コンピュータに、
シグマデルタ変調処理により得られた入力信号を遅延した第１の変調信号と、前記入力信号にシグマデルタ変調処理を再度施して得られた第２の変調信号との、所定の期間内における複数サンプルに渡るビットの出現回数に基づく値が一致するサンプルを検出するステップと、
前記第１の変調信号と前記第２の変調信号とを切り換えて出力するステップと、
前記出現回数に基づく値が一致するサンプルにおいて前記第１の変調信号と前記第２の変調信号とを切り換えるよう制御するステップと、
を実行させる、コンピュータプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、信号処理装置、信号処理方法及びコンピュータプログラムに関する。
【背景技術】
【０００２】
音声信号をディジタル化して記録、再生及び伝送する方法は、従来からコンパクトディスク（ＣＤ）のような光ディスクや、ディジタルオーディオテープ（ＤＡＴ）のようなテープ状記録媒体に対する記録再生装置や、衛星放送等のディジタル放送で実施されている。このようなディジタルオーディオ伝送装置において、従来はそのディジタル化に際し、サンプリング周波数として４８ｋＨｚ、４４．１ｋＨｚ等、また量子化ビット数として１６ビット、２４ビット等のフォーマットを規定していた。
【０００３】
音声信号をディジタル化する方法としては、シグマデルタ（ΣΔ）変調と呼ばれる方法が提案されている（日本音響学会誌４６巻３号（１９９０）第２５１〜２５７頁「ＡＤ／ＤＡ変換器とディジタルフィルター（山崎芳男）」等参照）。そして、シグマデルタ変調信号を遅延した遅延シグマデルタ変調信号と、入力信号に再度シグマデルタ変調処理を施して得られた再シグマデルタ変調信号と、を切り換えながらフェード処理を行うディジタル信号処理装置が提案されている（例えば、特許文献１参照）。特許文献１で記載されている信号処理装置は、フェード処理の際に発生するノイズを極力低減するためにパターン検出器を設け、このパターン検出器が遅延シグマデルタ変調信号と再シグマデルタ変調信号との複数サンプルの一致を検出すると、切り換えスイッチが両信号の出力状態を切り換えて、ノイズの発生を抑制可能なフェード処理を行うように構成されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３３１８８２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１で開示された技術では、パターン一致を検出するためのサンプル数（時間）が規定されていない。オリジナルのシグマデルタ変調信号と、オリジナルのシグマデルタ変調信号を再度シグマデルタ変調処理した再シグマデルタ変調信号とを所定のサンプル数（時間）内に切り換えることが求められる場合に、切り換え点におけるノイズの発生を低減させることが要求される。
【０００６】
そこで本開示は、オリジナルのシグマデルタ変調信号と、オリジナルのシグマデルタ変調信号を再度シグマデルタ変調処理した再シグマデルタ変調信号とを所定のサンプル数（時間）内に切り換えることが求められる場合に、切り換え点におけるノイズの発生を低減する、新規かつ改良された信号処理装置、信号処理方法及びコンピュータプログラムを提案する。
【課題を解決するための手段】
【０００７】
本開示によれば、シグマデルタ変調処理により得られた入力信号を遅延した第１の変調信号と、前記入力信号にシグマデルタ変調処理を再度施して得られた第２の変調信号との、所定の期間内における複数サンプルに渡るビットの出現回数に基づく値が一致するサンプルを検出する信号一致検出部と、前記第１の変調信号と前記第２の変調信号とを切り換えて出力する信号切換部と、前記信号一致検出部で得られた前記出現回数に基づく値が一致するサンプルにおいて前記信号切換部による前記第１の変調信号と前記第２の変調信号との切り換えを制御する切換制御部と、を備える、信号処理装置が提供される。
【０００８】
また本開示によれば、シグマデルタ変調処理により得られた入力信号を遅延した第１の変調信号と、前記入力信号にシグマデルタ変調処理を再度施して得られた第２の変調信号との、所定の期間内における複数サンプルに渡るビットの出現回数に基づく値が一致するサンプルを検出するステップと、前記第１の変調信号と前記第２の変調信号とを切り換えて出力するステップと、前記出現回数に基づく値が一致するサンプルにおいて前記第１の変調信号と前記第２の変調信号とを切り換えるよう制御するステップと、を備える、信号処理方法が提供される。
【０００９】
また本開示によれば、コンピュータに、シグマデルタ変調処理により得られた入力信号を遅延した第１の変調信号と、前記入力信号にシグマデルタ変調処理を再度施して得られた第２の変調信号との、所定の期間内における複数サンプルに渡るビットの出現回数に基づく値が一致するサンプルを検出するステップと、前記第１の変調信号と前記第２の変調信号とを切り換えて出力するステップと、前記出現回数に基づく値が一致するサンプルにおいて前記第１の変調信号と前記第２の変調信号とを切り換えるよう制御するステップと、を実行させる、コンピュータプログラムが提供される。
【発明の効果】
【００１０】
以上説明したように本開示によれば、オリジナルのシグマデルタ変調信号と、オリジナルのシグマデルタ変調信号を再度シグマデルタ変調処理した再シグマデルタ変調信号とを所定のサンプル数（時間）内に切り換えることが求められる場合に、切り換え点におけるノイズの発生を低減する、新規かつ改良された信号処理装置、信号処理方法及びコンピュータプログラムを提供することができる。
【００１１】
なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
【図面の簡単な説明】
【００１２】
【図１】本開示の一実施形態に係るディジタル信号処理装置１００の構成例を示す説明図である。
【図２】１ビット信号のレベルを説明するための説明図である。
【図３】信号一致検出器１３０の動作を説明するための説明図である。
【図４】信号一致検出器１３０の動作を説明するための説明図である。
【図５】信号一致検出器１３０の動作を説明するための説明図である。
【図６】信号一致検出器１３０の動作を説明するための説明図である。
【図７】信号一致検出器１３０の動作を説明するための説明図である。
【図８】信号一致検出器１３０の動作を説明するための説明図である。
【図９】本開示の一実施形態に係るディジタル信号処理装置１００の動作例を示す流れ図である。
【図１０】例えば１ビットのディジタルデータにΣΔ変調処理を施すΣΔ変調回路を有するディジタル信号処理装置のブロック図である。
【図１１】図１０に示したディジタル信号処理装置２７の動作を説明するためのタイミングチャートである。
【図１２】１ビットのディジタルデータにΣΔ変調処理を施すΣΔ変調回路のブロック図である。
【図１３】フェード処理を、上記マルチビットディジタルオーディオ伝送装置で行う場合の説明図である。
【図１４】フェード処理等を行う回路の構成例を示す説明図である。
【図１５】フェード処理等を行う回路の構成例を示す説明図である。
【図１６】切り換え点で大きなノイズを発生させてしまう様子を示す説明図である。
【発明を実施するための形態】
【００１３】
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００１４】
なお、説明は以下の順序で行うものとする。
１．前提技術の説明
２．本開示の一実施形態
２．１．信号処理装置の構成例
２．２．信号処理装置の動作例
３．まとめ
【００１５】
＜１．前提技術の説明＞
まず、本開示の前提となる技術について説明する。本開示の前提となる技術について説明した後に、本開示の実施の形態について詳細に説明する。
【００１６】
図１２は、例えば１ビットのディジタルデータにΣΔ変調処理を施すΣΔ変調回路のブロック図である。この図１２において、入力端子１８１からの入力オーディオ信号が加算器１８２を通じて積分器１８３に供給される。この積分器１８３からの信号が比較器１８４に供給され、例えば入力オーディオ信号の中点電位と比較されて１サンプル期間ごとに例えば１ビット量子化される。なおサンプル期間の周波数（サンプリング周波数）は、従来の４８ｋＨｚ、４４．１ｋＨｚに対して、例えばその６４倍あるいは１２８倍となる。
【００１７】
比較器１８４で１ビット量子化される量子化データが１サンプル遅延器１８５に供給されて、１サンプル期間分遅延される。この遅延データは、例えば１ビットのＤ／Ａ変換器１８６でアナログ信号に変換された後に、加算器１８２に供給されて、入力端子１８１からの入力オーディオ信号に加算される。そして比較器１８４で１ビット量子化される量子化データが、出力端子１８７に取り出される。
【００１８】
したがって、このΣΔ変調回路が行うΣΔ変調処理によれば、上記文献にも記されているように、サンプリング周波数を充分高くすることによって、例えば１ビットの少ないビット数でも高いダイナミックレンジのオーディオ信号を得ることができる。またこのΣΔ変調回路が行うΣΔ変調処理によれば、広い伝送可能周波数帯域を持つことができる。また、ΣΔ変調回路は、回路構成が集積化に適しており、また比較的簡単にＡ／Ｄ変換の精度を得ることができることから、従来からＡ／Ｄ変換器の内部などではよく用いられている。ΣΔ変調された信号は、簡単なアナログローパスフィルタを通すことによって、アナログオーディオ信号に戻すことができる。したがって、ΣΔ変調回路は、これらの特徴を生かすことによって、高品質のデータを扱うレコーダやデータ伝送に応用することができる。
【００１９】
ところで、上記ΣΔ変調回路を用いたディジタルオーディオ伝送装置では、前述した例えば１６ビットや２４ビット等のマルチビットのフォーマットのディジタル信号を扱うようなディジタルオーディオ伝送装置（以下、マルチビットディジタルオーディオ伝送装置という）で実現することができた振幅制御処理の一種であるフェード処理、イコライズ処理、フィルター処理、クロスフェード処理や、ミキシング処理のような振幅方向の信号処理をもとのビット長のままで実現することが困難であり、せっかくの広帯域、高ダイナミックレンジという特徴を生かすことが出来なかった。
【００２０】
例えば、上記フェード処理には、再生されるオーディオ信号のレベルを時間と共に徐々に低下させるフェードアウト処理や、オーディオ信号のレベルをゼロレベルから徐々に上昇させるフェードイン処理がある。このようなフェード処理は、オーディオ信号の振幅方向の信号処理としては一般的である。
【００２１】
上記フェード処理を、上記マルチビットディジタルオーディオ伝送装置で行う場合について、図１３を参照しながら説明しておく。この図１３において、入力端子１９１からの例えば１６ビットであるようなマルチビットのディジタルオーディオ信号は、乗算器１９２を通じて出力端子１９３に取り出される。ここで、例えばフェードの開始タイミングやスピードを指定する制御信号が制御信号入力端子１９４に供給されると、この制御信号が制御回路１９５に供給されて任意のフェード信号が発生される。そして、このフェード信号が係数発生器１９６に供給されることによって、例えば音声信号のレベルを徐々に低下させてゼロレベルにする係数が発生され、この係数が乗算器１９２に供給される。
【００２２】
図１３に示した回路では、上述した動作によって、出力端子１９３には、入力端子１９１に供給されたディジタル音声信号に対して、その音声信号のレベルが、例えば制御信号で指定されたタイミングから指定のスピードで徐々に低下されてゼロレベルにミュートされた信号が取り出され、上記フェードアウト処理が行われる。なお、例えば係数の発生順を逆にすることによって、音声信号のレベルをゼロレベルから徐々に上昇させるフェードイン処理を行うこともできる。
【００２３】
ところが、上述したように、上記ΣΔ変調されたディジタル音声信号においては、このような処理を行うことができない。すなわちΣΔ変調された１ビット信号は、振幅情報も時間軸上の１ビットパターンとして表現されているため、従来と同様に乗算器１９２で乗算をし、１ビットのままで振幅操作処理を実現することは困難であった。
【００２４】
これに対して、例えば図１４に示した回路に示すようにローパスフィルタを用いて、ΣΔ信号を従来のＣＤやＤＡＴ等の信号フォーマットに変換してから上記フェード処理等を行うことが考えられる。すなわち、この図１４において、ローパスフィルタ２０２には入力端子２０１を介して例えば１ビットのΣΔ信号が供給されて、例えば１６ビットのマルチビットのディジタル音声信号に変換される。この変換されたディジタル音声信号が乗算器２０３に供給される。
【００２５】
また、例えばフェード処理の開始タイミングやスピードを指定する制御信号が制御信号入力端子２０４に供給され、この制御信号が制御回路２０５に供給されて任意のフェード信号が発生される。そしてこのフェード信号が係数発生器２０６に供給されることによって、例えば音声信号のレベルを徐々に低下させてゼロレベルにする係数が発生され、この係数が乗算器２０３に供給される。
【００２６】
図１４に示した回路が上述した動作を実行することによって、乗算器２０３からはローパスフィルタ２０２からのマルチビットディジタル音声信号に対して、その音声信号のレベルが係数発生器２０６からの係数によって制御されたディジタル音声信号が取り出される。そして、さらにこの取り出されたディジタル音声信号がΣΔ変調器２０７に供給されて、再び例えば１ビットのΣΔ信号に再変換され、この再変換されたΣΔ信号が出力端子２０８に取り出される。
【００２７】
出力端子２０８には、入力端子２０１からのΣΔ信号に対して、その音声信号のレベルが、例えば制御信号で指定されたタイミングから指定のスピードで徐々に低下されてゼロレベルにされた信号が取り出されて、図１４に示した回路は、いわゆるフェードアウト処理を行なう。なお、例えば係数の発生順を逆にすることにより、音声信号のレベルをゼロレベルから徐々に上昇させるフェードインの処理を行うこともできる。すなわちこの装置によれば、フェード等の処理を行うことができる。
【００２８】
ところで、この図１４に示した回路を備えた装置を用いた場合には、入力端子２０１に供給されるΣΔ信号は、常に、ローパスフィルタ２０２で、例えば１６ビットのマルチビットのディジタル音声信号に変換される。すなわちこの装置では、ΣΔ信号は、フェード等の処理を行っていないときにも、ローパスフィルタ２０２とΣΔ変調器２０７を通ってしまう。このため信号の特性は、従来のＣＤやＤＡＴ等と同じになってしまい、ΣΔ変調が本来持っている、広帯域、高ダイナミックレンジ等の特徴を生かせないことになってしまう。
【００２９】
また、入力端子２０１に供給されるΣΔ信号を、ローパスフィルタ２０２を通さずに、直接ΣΔ変調器２０７に入力することによっても、フェード等の処理を行うことができる。しかし、このようにした場合も、フェード等の処理を行っていないときにΣΔ変調器２０７を通ってしまい、やはりΣΔ変調が本来持っている、広帯域、高ダイナミックレンジ等の特徴を生かせないことになってしまう。
【００３０】
そこで、例えば図１５に示すような回路構成が考えられる。図１５に示すように、フェード処理のような振幅制御処理を行わないときには、スイッチ２１７の被選択端子Ａに供給されるオリジナルのΣΔ信号を出力端子２１８から導出し、上記振幅操作を行う場合にのみ、スイッチ２１７の被選択端子Ｂに供給されるΣΔ変調器２１６で再変調されたΣΔ信号を出力端子２１８から導出することが考えられる。
【００３１】
しかし、図１５に示した回路を有する装置では、スイッチ２１７で切り換えられる上記二つのΣΔ信号は、ほぼ同一のアナログオーディオ信号成分を持っているにもかかわらず異なるΣΔ変調器により時間軸上に変調された信号のため、図１６の上段の波形が示すように、信号を直接切り換えると、その切り換え点で大きなノイズを発生させてしまうために実用性に乏しい。
【００３２】
そこで、オリジナルのシグマデルタ変調信号と、該オリジナルのシグマデルタ変調信号を再度シグマデルタ変調処理した再シグマデルタ変調信号とを切り換える際に、ノイズの発生を抑えることのできるディジタル信号処理装置が求められる。
【００３３】
図１０は、特許文献１で開示されている、例えば１ビットのディジタルデータにΣΔ変調処理を施すΣΔ変調回路を有するディジタル信号処理装置のブロック図である。図１０に示したディジタル信号処理装置２７は、ΣΔ変調処理により得られた入力信号であるΣΔ変調信号ＳＡと、この入力信号に再度ΣΔ変調処理を施して得られた再ΣΔ変調信号ＳＢとを切り換えて出力する。そして、図１０に示したディジタル信号処理装置２７は、上記ΣΔ変調信号ＳＡと上記再ΣΔ変調信号ＳＢとの複数サンプルにわたる一致を検出し、該パターン一致検出信号に応じて上記ΣΔ変調信号ＳＡと上記再ΣΔ変調信号ＳＢとを切り換える。
【００３４】
図１０に示したディジタル信号処理装置２７は、入力端子２を介したオリジナルの上記ΣΔ変調信号を所定サンプル数だけディレイするディレイライン３と、複数の（例えば５個の）積分器を有し、かつ初段帰還ループと次段帰還ループとのゲイン比を１６として上記再ΣΔ変調信号を出力するΣΔ変調器６と、このΣΔ変調器６に入力される上記オリジナルのΣΔ変調信号の振幅レベルをこのΣΔ変調器６で使われる初段の積分器への帰還信号の振幅レベルに合わせるビット長変換器５と、ディレイライン３からのオリジナル１ビットディレイ信号ＳＡとΣΔ変調器６からの再ΣΔ変調１ビット信号ＳＢとサンプリングタイミング毎に監視するパターン一致検出器２８と、切り換えスイッチ４の切り換えを制御する切り換え制御器２９と、を備える。図１０に示したディジタル信号処理装置２７は、切り換え制御器２９から供給される切り換え制御信号ＳＥに従って切り換えスイッチ４の切り換えを制御し、ディレイライン３で所定サンプル数ディレイされたオリジナルのΣΔ変調信号（オリジナル１ビットディレイ信号）ＳＡ又は再ΣΔ変調信号（再ΣΔ変調１ビット信号）ＳＢを出力端子８から出力する。
【００３５】
ΣΔ変調器６は、例えば、積分器を５個備えてなる５次（段）のΣΔ変調器として構成されている。ΣΔ変調器６は、１ビット量子化器を挟む前後でみた積分器を除く初段帰還ループゲインに対する次段帰還ループゲインのゲイン比を、整数値である１６としている。
【００３６】
切り換えスイッチ４は、ΣΔ変調器６で再ΣΔ変調処理が施されて得られた再ΣΔ変調１ビット信号ＳＢを上述したように被選択端子ｂで受け取る、一方ディレイライン３で１６サンプル分遅延されたオリジナル１ビットディレイ信号ＳＡを被選択端子ａで受け取る。切り換えスイッチ４は、切り換え制御器２９から供給される切り換え制御信号ＳＥに応じて可動切り換え片ｃを上記被選択端子ａ又は被選択端子ｂに接触して、上記オリジナル１ビットディレイ信号ＳＡ又は再ΣΔ変調１ビット信号ＳＢのいずれかを、出力信号ＳＦとして出力端子８に供給する。
【００３７】
パターン一致検出器２８は、ディレイライン３からのオリジナル１ビットディレイ信号ＳＡと、ΣΔ変調器６からの再ΣΔ変調１ビット信号ＳＢとをサンプリングタイミング毎に監視し、例えば４サンプル分の連続パターン一致を検出したらパターン一致検出信号ＳＴを発生して切り換え制御器２９に供給する。
【００３８】
切り換え制御器２９は、切り換えスイッチ４の切り換えを制御して、上記オリジナル１ビットディレイ信号ＳＡ又は上記再ΣΔ変調１ビット信号ＳＢのいずれかを、出力信号ＳＦとして切り換えスイッチ４から出力させる。
【００３９】
図１１は、図１０に示したディジタル信号処理装置２７の動作を説明するためのタイミングチャートである。
【００４０】
切り換え制御器２９は、制御信号入力端子７から入力される切り換え制御信号ＳＤのＳＡ側からＳＢ側への反転直後に、パターン一致検出器２８から供給される上記パターン一致検出信号ＳＴを受けた次のサンプリングタイミングｔ０で被選択端子ａから被選択端子ｂへのスイッチ切り換え信号ＳＥを発生し、切り換えスイッチ４の可動切り換え片ｃを被選択端子ａ側から被選択端子ｂ側に切り換える。
【００４１】
すると、このディジタル信号処理装置２７は、期間Ｌａ分の上記オリジナル１ビットディレイ信号ＳＡに、４パターン一致部分の信号ＳＭを足し、さらに期間Ｌｂ分の上記再ΣΔ変調１ビット信号ＳＢをつなげた１ビット出力信号ＳＦを出力端子８から出力する。
【００４２】
したがって、図１０に示したディジタル信号処理装置２７は、パターン一致検出器２８によるパターン一致検出処理で切り換えタイミングを制御してから、上記オリジナル１ビットディレイ信号ＳＡと上記再ΣΔ変調１ビット信号ＳＢを切り換えことになるので、ノイズの発生を抑えた切り換えを実現できる。
【００４３】
図１０に示したディジタル信号処理装置２７では、パターン一致を検出するためのサンプル数（時間）が規定されていない。つまり、パターン一致を検出するまで処理を続けることが前提となっているが、ΣΔ信号は１秒間に２８０万サンプルや５６０万サンプルという膨大なサンプル数から成るので、確率的には１秒もあれば確実にパターン一致を検出することができると言える。
【００４４】
ΣΔ変調信号を記録して販売するメディアとして例えばＳＡＣＤがある。ＳＡＣＤを製作する際には、オリジナルのΣΔ変調信号と、該オリジナルのΣΔ変調信号を再度ΣΔ変調処理した再ΣΔ変調信号とを、所定のサンプル数（時間）内に切り換えることが求められる場合には、図１０に示したディジタル信号処理装置２７ではパターン一致を検出することができず、切り換え点において大きなノイズが発生してしまう可能性がある。
【００４５】
そこで、以下においては、オリジナルのΣΔ変調信号と、該オリジナルのΣΔ変調信号を再度ΣΔ変調処理した再ΣΔ変調信号とを所定のサンプル数（時間）内に切り換えることが求められる場合に、切り換え点におけるノイズの発生を低減することのできる技術について、詳細に説明する。
【００４６】
＜２．本開示の一実施形態＞
［２．１．信号処理装置の構成例］
図１は、本開示の一実施形態に係るディジタル信号処理装置１００の構成例を示す説明図である。以下、図１を用いて本開示の一実施形態に係るディジタル信号処理装置１００の構成例について説明する。
【００４７】
図１は、例えば１ビットのディジタルデータにΣΔ変調処理を施すΣΔ変調回路を有するディジタル信号処理装置のブロック図である。図１に示したディジタル信号処理装置１００は、ΣΔ変調処理により得られた入力信号であるΣΔ変調信号ＳＡと、この入力信号に再度ΣΔ変調処理を施して得られた再ΣΔ変調信号ＳＢとを切り換えて出力する。図１に示したディジタル信号処理装置１００は、まず所定のサンプル数の間に上記ΣΔ変調信号ＳＡと上記再ΣΔ変調信号ＳＢとの複数サンプルにわたるパターン一致を検出し、該パターン一致検出信号に応じて上記ΣΔ変調信号ＳＡと上記再ΣΔ変調信号ＳＢとを切り換える。図１に示したディジタル信号処理装置１００は、上記所定のサンプル数の間に上記ΣΔ変調信号ＳＡと上記再ΣΔ変調信号ＳＢとの複数サンプルにわたる一致を検出できなかった場合には、次に所定のサンプル数の間に上記ΣΔ変調信号ＳＡと上記再ΣΔ変調信号ＳＢとの複数サンプルにわたるレベル一致を検出し、該レベル一致検出信号に応じて上記ΣΔ変調信号ＳＡと上記再ΣΔ変調信号ＳＢとを切り換える。
【００４８】
図１に示したディジタル信号処理装置１００は、入力端子１０２を介したオリジナルの上記ΣΔ変調信号を所定サンプル数だけディレイするディレイライン１０３と、複数の（例えば５個の）積分器を有し、かつ初段帰還ループと次段帰還ループとのゲイン比を１６として上記再ΣΔ変調信号を出力するΣΔ変調器１０６と、このΣΔ変調器１０６に入力される上記オリジナルのΣΔ変調信号の振幅レベルをこのΣΔ変調器１０６で使われる初段の積分器への帰還信号の振幅レベルに合わせるビット長変換器１０５と、ディレイライン１０３からのオリジナル１ビットディレイ信号ＳＡとΣΔ変調器６からの再ΣΔ変調１ビット信号ＳＢとを、所定のサンプル数の間サンプリングタイミング毎に監視する信号一致検出器１３０と、切り換えスイッチ１０４の切り換えを制御する切り換え制御器１２９と、を備える。図１に示したディジタル信号処理装置１００は、切り換え制御器１２９から供給される切り換え制御信号ＳＥに従って切り換えスイッチ１０４の切り換えを制御し、ディレイライン１０３で所定サンプル数ディレイされたオリジナルのΣΔ変調信号（オリジナル１ビットディレイ信号）ＳＡ又は再ΣΔ変調信号（再ΣΔ変調１ビット信号）ＳＢを出力端子１０８から出力する。
【００４９】
ΣΔ変調器１０６は、例えば、特許第３３１８８２３号公報の図３や図６等で開示されている、積分器を５個備えてなる５次（段）のΣΔ変調器として構成されている。ΣΔ変調器１０６は、１ビット量子化器を挟む前後でみた積分器を除く初段帰還ループゲインに対する次段帰還ループゲインのゲイン比を、整数値である１６としている。
【００５０】
切り換えスイッチ１０４は、本開示の信号切換部の一例である。切り換えスイッチ１０４は、ΣΔ変調器１０６で再ΣΔ変調処理が施されて得られた再ΣΔ変調１ビット信号ＳＢを上述したように被選択端子ｂで受け取る、一方ディレイライン１０３で１６サンプル分遅延されたオリジナル１ビットディレイ信号ＳＡを被選択端子ａで受け取る。切り換えスイッチ１０４は、切り換え制御器１２９から供給される切り換え制御信号ＳＥに応じて可動切り換え片ｃを上記被選択端子ａ又は被選択端子ｂに接触して、上記オリジナル１ビットディレイ信号ＳＡ又は再ΣΔ変調１ビット信号ＳＢのいずれかを、出力信号ＳＦとして出力端子８に供給する。
【００５１】
切り換え制御器１２９は、本開示の切換制御部の一例である。切り換え制御器１２９は、切り換えスイッチ１０４の切り換えを制御して、上記オリジナル１ビットディレイ信号ＳＡ又は上記再ΣΔ変調１ビット信号ＳＢを切り換えスイッチ１０４から出力させる。
【００５２】
信号一致検出器１３０は、本開示の信号一致検出部の一例である。信号一致検出器１３０は、ディレイライン１０３からのオリジナル１ビットディレイ信号ＳＡと、ΣΔ変調器１０６からの再ΣΔ変調１ビット信号ＳＢとを、所定のサンプル数の間サンプリングタイミング毎に監視し、例えば４サンプル分の連続パターン一致を検出したら、パターン一致を検出したことを示す一致検出信号ＳＴを発生して切り換え制御器１２９に供給する。
【００５３】
また信号一致検出器１３０は、ディレイライン１０３からのオリジナル１ビットディレイ信号ＳＡと、ΣΔ変調器１０６からの再ΣΔ変調１ビット信号ＳＢとを、所定のサンプル数の間サンプリングタイミング毎に監視し、例えば４サンプル分の連続パターン一致を検出できなかった場合には、次にディレイライン１０３からのオリジナル１ビットディレイ信号ＳＡと、ΣΔ変調器１０６からの再ΣΔ変調１ビット信号ＳＢとを、所定のサンプル数の間サンプリングタイミング毎に再度監視し、例えば４サンプル分のレベル一致を検出したら、レベル一致を検出したことを示す一致検出信号ＳＴを発生して切り換え制御器１２９に供給する。
【００５４】
図２は、１ビット信号のレベルを説明するための説明図である。１ビット信号のレベルは、１ビット信号の状態では直接得られないが、１ビット信号の積分値や平均値を計算することで、局所的に信号レベルとして代用することが可能である。１ビット信号の振幅はサンプル値１が＋１、サンプル値０が−１であるから、例えば図２に示した表の第１列に示すような４サンプルの１ビット信号に対して、図２に示した表の第３列に示すように信号レベルを計算することができる。
【００５５】
また例えば、４サンプル分のレベル一致を検出するのではなく、例えば４サンプル分のサンプル値０とサンプル値１の出現頻度の一致を検出しても、検出結果は等価である。これは図２に示した表の第２列に示すように、１ビット信号４サンプル中のサンプル値０とサンプル値１の出現頻度である。
【００５６】
本実施形態において、信号一致検出器１３０は、まず所定のサンプル数の間に上記ΣΔ変調信号ＳＡと上記再ΣΔ変調信号ＳＢとの、複数サンプルにわたるパターン一致の検出を行ない、連続パターン一致を検出したら、パターン一致を検出したことを示す一致検出信号ＳＴを発生させる。所定のサンプル数の間に上記ΣΔ変調信号ＳＡと上記再ΣΔ変調信号ＳＢとの複数サンプルにわたる一致を検出できなかった場合には、次に信号一致検出器１３０は、所定のサンプル数の間に上記ΣΔ変調信号ＳＡと上記再ΣΔ変調信号ＳＢとの複数サンプルにわたるレベル一致の検出を行ない、レベル一致を検出したら、レベル一致を検出したことを示す一致検出信号ＳＴを発生させる。
【００５７】
信号一致検出器１３０の動作について、図面を参照しながら詳細に説明する。
【００５８】
図３〜図８は、信号一致検出器１３０の動作を説明するための説明図である。図３〜図８では、簡単のため、所定のサンプル数の間に、例えば４サンプル分の連続パターン一致、および４サンプル分の信号レベル一致を、４サンプル前進で監視し検出を行う。コンピュータ上で１ビット信号を記録する際のフォーマットは、８サンプルの１ビット信号をまとめて１バイトデータとして扱うケースが多い。コンピュータのデータアクセスは通常バイト単位であり、信号一致検出器１３０は、所定のサンプル数の間に、例えば、４サンプル分の連続パターン一致、および４サンプル分の信号レベル一致を、４サンプル前進で監視し検出を行う。信号一致検出器１３０は、４サンプル前進で監視し検出を行うことにより、バイト境界を跨ぐことなく、バイトデータのＭＳＢ４ビットとＬＳＢ４ビットを参照することで効率的に処理を行なうことができる。
【００５９】
信号一致検出器１３０は、図３に示すようなディレイライン１０３からのオリジナル１ビットディレイ信号ＳＡと、ΣΔ変調器１０６からの再ΣΔ変調１ビット信号ＳＢとを、所定のサンプル数の間に４サンプル前進のサンプリングタイミング毎に監視する。信号一致検出器１３０は、左から４個目の１ビット信号４サンプル（１０１０）のタイミングで４サンプル分の連続パターン一致を検出すると、パターン一致を検出したことを示す一致検出信号ＳＴを発生し、切り換え制御器１２９に供給する。
【００６０】
しかし、信号一致検出器１３０は、４サンプル分の連続パターン一致を検出できないような信号を比較する場合がある。例えば信号一致検出器１３０は、図４に示すようなディレイライン１０３からのオリジナル１ビットディレイ信号ＳＡと、ΣΔ変調器１０６からの再ΣΔ変調１ビット信号ＳＢとを、所定のサンプル数の間に４サンプル前進のサンプリングタイミング毎に監視した結果、４サンプル分の連続パターン一致を検出できなかったとする。
【００６１】
この場合、信号一致検出器１３０は、図５に示すようなディレイライン１０３からのオリジナル１ビットディレイ信号ＳＡと、ΣΔ変調器１０６からの再ΣΔ変調１ビット信号ＳＢとを、所定のサンプル数の間に４サンプル前進のサンプリングタイミング毎に再度監視する。信号一致検出器１３０は、左から３個目の１ビット信号４サンプル（信号レベル−２）のタイミングで信号レベル一致を検出すると、レベル一致を検出したことを示す一致検出信号ＳＴを発生し、切り換え制御器１２９に供給する。
【００６２】
信号一致検出器１３０の信号レベル一致の検出タイミングは、最初に一致を検出した、図５の左から３個目の１ビット信号４サンプルのタイミングでもよく、信号レベル一致が連続する、図５の左から６個目の１ビット信号４サンプルまでのいずれのタイミングでもよい。より効果的に切り換えを行うためには、最も信号レベル一致が連続する１ビット信号４サンプルの中央付近が安全であり、図５の場合には、信号一致検出器１３０は、例えば左から４個目の１ビット信号４サンプルのタイミングで信号レベル一致検出とすることが望ましい。なぜならば、信号をアナログに戻した場合に、境界に近くなる程に違うデータになっている可能性があり、信号レベル一致の検出タイミングを中央付近にすれば、切換前後の信号の差が少ないと考えられるからである。
【００６３】
また、信号一致検出器１３０は、信号レベル一致の検出タイミングを、同じ信号レベル一致が連続する１ビット信号４サンプルの中から選択してもよい。図６に示した例では、左から４個目から６個目で、信号レベルが０で一致し続けている。この場合に、信号一致検出器１３０の信号レベル一致の検出タイミングは、最初に一致を検出した図６の左から４個目の１ビット信号４サンプルのタイミングでもよく、信号レベル一致が連続する図６の左から６個目の１ビット信号４サンプルまでのいずれのタイミングでもよい。より効果的に切り換えを行うためには、最も一致が連続する１ビット信号４サンプルの中央付近が安全であり、図６の場合には、信号一致検出器１３０は、例えば左から５個目の１ビット信号４サンプルのタイミングで信号レベル一致検出とすることが望ましい。なぜならば、上記の最も信号レベル一致が連続する１ビット信号の中央付近で切り換える場合と同様に、信号をアナログに戻した場合に、境界に近くなる程に違うデータになっている可能性があり、信号レベル一致の検出タイミングを中央付近にすれば、切換前後の信号の差が少ないと考えられるからである。
【００６４】
また、信号一致検出器１３０は、図７に示すようなディレイライン１０３からのオリジナル１ビットディレイ信号ＳＡと、ΣΔ変調器１０６からの再ΣΔ変調１ビット信号ＳＢとを、所定のサンプル数の間に４サンプル前進のサンプリングタイミング毎に再度監視する。そして信号一致検出器１３０は、左から３個目の１ビット信号４サンプル（０及び１の出現回数である０／１出現頻度が３／１）のタイミングで信号レベル一致を検出すると、出現頻度が一致したことを示す一致検出信号ＳＴを発生し、切り換え制御器１２９に供給する。
【００６５】
信号一致検出器１３０は、０／１出現頻度一致の検出タイミングを、最初に一致を検出した図７の左から３個目の１ビット信号４サンプルのタイミングでもよく、０／１出現頻度一致が連続する図７の左から６個目の１ビット信号４サンプルまでのいずれのタイミングでもよい。より効果的に切り換えを行うためには、最も一致が連続する１ビット信号４サンプルの中央付近が安全であり、図７の場合には、信号一致検出器１３０は、例えば左から４個目の１ビット信号４サンプルのタイミングで０／１出現頻度一致検出とすることが望ましい。
【００６６】
また信号一致検出器１３０は、０／１出現頻度一致の検出タイミングを、同じ０／１出現頻度一致が連続する１ビット信号４サンプルの中から選択してもよい。図８に示した例では、左から４個目から６個目で、０／１出現頻度が２／２で一致し続けている。この場合に、信号一致検出器１３０の０／１出現頻度一致の検出タイミングは、最初に一致を検出した左から４個目の１ビット信号４サンプルのタイミングでもよく、０／１出現頻度一致が連続する左から６個目の１ビット信号４サンプルまでのいずれのタイミングでもよい。より効果的に切り換えを行うためには、最も一致が連続する１ビット信号４サンプルの中央付近が安全であり、図８の場合には、信号一致検出器１３０は、例えば左から５個目の１ビット信号４サンプルのタイミングで０／１出現頻度一致の検出とすることが望ましい。
【００６７】
なお、例えば図５に示したようなパターンと図６に示したようなパターンとが連続しているようなサンプルを検出対象とする場合、信号一致検出器１３０はどちらを一致サンプルとして選択しても良く、一番長く一致が連続している箇所を一致サンプルとして選択しても良い。
【００６８】
また、図３から図８には、ディレイライン１０３からのオリジナル１ビットディレイ信号ＳＡからΣΔ変調器１０６からの再ΣΔ変調１ビット信号ＳＢへ切り換えられる例が示されているが、ΣΔ変調器１０６からの再ΣΔ変調１ビット信号ＳＢからディレイライン１０３からのオリジナル１ビットディレイ信号ＳＡへ切り換えられる場合にも、同様に信号レベルや０／１出現頻度が一致したサンプルで切り換えられるようにしてもよい。
【００６９】
以上、本開示の一実施形態に係るディジタル信号処理装置１００の構成例について説明した。本開示の一実施形態に係るディジタル信号処理装置１００は、図１に示した構成を有することで、上記ΣΔ変調信号ＳＡと上記再ΣΔ変調信号ＳＢとを切り換える際の切り換え点におけるノイズの発生を、より確実に低減することが可能になる。
【００７０】
続いて、本開示の一実施形態に係るディジタル信号処理装置１００の動作例について説明する。
【００７１】
［２．２．信号処理装置の動作例］
図９は、本開示の一実施形態に係るディジタル信号処理装置１００の動作例を示す流れ図である。図９に示したのは、ディジタル信号処理装置１００に含まれる信号一致検出器１３０の処理例である。以下、図９を用いて本開示の一実施形態に係るディジタル信号処理装置１００の動作例について説明する。
【００７２】
信号一致検出器１３０は、処理を開始すると、まずディレイライン１０３からのオリジナル１ビットディレイ信号ＳＡと、ΣΔ変調器１０６からの再ΣΔ変調１ビット信号ＳＢとを、所定のサンプル数の間にサンプリングタイミング毎に監視する（ステップＳ１０１）。
【００７３】
続いて信号一致検出器１３０は、例えば４サンプル分の連続パターン一致を検出したかどうかを判定する（ステップＳ１０２）。４サンプル分の連続パターン一致を検出した場合は（ステップＳ１０２、Ｙｅｓ）、信号一致検出器１３０は、パターン一致を検出したことを示す一致検出信号ＳＴを発生し、切り換え制御器１２９に供給して、処理を終了する。
【００７４】
一方、例えば４サンプル分の連続パターン一致を検出しなかった場合には（ステップＳ１０２、Ｎｏ）、続いて信号一致検出器１３０は、所定サンプル数に達したか否かの判定を行う（ステップＳ１０３）。
【００７５】
所定サンプル数に達していない場合には（ステップＳ１０３、Ｎｏ）、信号一致検出器１３０は、ステップＳ１０１に戻り処理を繰り返す。
【００７６】
一方、所定サンプル数に達した場合には（ステップＳ１０３、Ｙｅｓ）、続いて信号一致検出器１３０は、次にディレイライン１０３からのオリジナル１ビットディレイ信号ＳＡと、ΣΔ変調器６からの再ΣΔ変調１ビット信号ＳＢとを、上記ステップＳ１０１からステップＳ１０３の間で対象としたサンプルと同一の区間で、所定のサンプル数の間にサンプリングタイミング毎に再度監視する（ステップＳ１０４）。
【００７７】
続いて信号一致検出器１３０は、例えば４サンプル分の信号レベル一致を検出したかどうかを判定する（ステップＳ１０５）。４サンプル分の信号レベル一致を検出した場合には（ステップＳ１０５、Ｙｅｓ）、信号一致検出器１３０は、レベル一致を検出したことを示す一致検出信号ＳＴを発生して切り換え制御器１２９に供給し、処理を終了する。
【００７８】
一方、例えば４サンプル分の信号レベル一致を検出しなかった場合には（ステップＳ１０５、Ｎｏ）、続いて信号一致検出器１３０は、所定サンプル数に達したか否かの判定を行う（ステップＳ１０６）。
【００７９】
所定サンプル数に達していない場合には（ステップＳ１０６、Ｎｏ）、信号一致検出器１３０は、ステップＳ１０４に戻り処理を繰り返す。一方、所定サンプル数に達した場合には（ステップＳ１０６、Ｙｅｓ）、信号一致検出器１３０は処理を終了する。
【００８０】
本実施形態においては、信号一致検出器１３０は、まず所定のサンプル数の間に上記ΣΔ変調信号ＳＡと上記再ΣΔ変調信号ＳＢとの複数サンプルにわたるパターン一致の検出を試みる。パターン一致を検出すると、信号一致検出器１３０は、パターン一致を検出したことを示す一致検出信号ＳＴを発生し、切り換え制御器１２９は、信号一致検出器１３０が発生させた一致検出信号ＳＴに応じて、上記ΣΔ変調信号ＳＡと上記再ΣΔ変調信号ＳＢとを切り換える。
【００８１】
また所定のサンプル数の間に上記ΣΔ変調信号ＳＡと上記再ΣΔ変調信号ＳＢとの複数サンプルにわたる一致を検出できなかった場合には、信号一致検出器１３０は、次に所定のサンプル数の間に上記ΣΔ変調信号ＳＡと上記再ΣΔ変調信号ＳＢとの複数サンプルにわたるレベル一致の検出を試みる。レベル一致を検出すると、信号一致検出器１３０は、レベル一致を検出したことを示す一致検出信号ＳＴを発生し、切り換え制御器１２９は、信号一致検出器１３０が発生させた一致検出信号ＳＴに応じて上記ΣΔ変調信号ＳＡと上記再ΣΔ変調信号ＳＢとを切り換える。
【００８２】
また信号一致検出器１３０は、所定のサンプル数の間に上記ΣΔ変調信号ＳＡと上記再ΣΔ変調信号ＳＢとの複数サンプルにわたる０／１の出現頻度の一致の検出を試みる。０／１の出現頻度の一致を検出すると、信号一致検出器１３０は、０／１の出現頻度の一致を検出したことを示す一致検出信号ＳＴを発生し、切り換え制御器１２９は、信号一致検出器１３０が発生させた一致検出信号ＳＴに応じて上記ΣΔ変調信号ＳＡと上記再ΣΔ変調信号ＳＢとを切り換える。
【００８３】
上述した動作例の他に、信号一致検出器１３０は、所定のサンプル数の間に上記ΣΔ変調信号ＳＡと上記再ΣΔ変調信号ＳＢとの複数サンプルにわたるパターン一致とレベル一致の両方を監視しておいてもよい。そして信号一致検出器１３０は、所定のサンプル数の終了後にパターン一致またはレベル一致を検出して、パターン一致を検出したことを示す一致検出信号ＳＴまたはレベル一致を検出したことを示す一致検出信号ＳＴを発生させても良い。切り換え制御器１２９は、信号一致検出器１３０が発生させた一致検出信号ＳＴに応じて上記ΣΔ変調信号ＳＡと上記再ΣΔ変調信号ＳＢとを切り換える構成にしてもよい。
【００８４】
また本実施形態において、信号一致検出器１３０が、まず所定のサンプル数の間に上記ΣΔ変調信号ＳＡと上記再ΣΔ変調信号ＳＢとの複数サンプルにわたるパターン一致の検出を試みて、続いて所定のサンプル数の間に上記ΣΔ変調信号ＳＡと上記再ΣΔ変調信号ＳＢとの複数サンプルにわたるレベル一致の検出を試みる場合について述べたが、本開示は係る例に限定されるものではない。例えば、信号一致検出器１３０は、他の信号一致の根拠となる特徴量を用いることで信号一致検出を多段化してもよい。信号一致検出を多段化すれば、オリジナルのΣΔ変調信号と、該オリジナルのΣΔ変調信号を再度ΣΔ変調処理した再ΣΔ変調信号とを所定のサンプル数（時間）内に切り換える必要がある場合に、より高い確率で切り換え点におけるノイズの発生を低減することができる。
【００８５】
以上より、本実施形態におけるディジタル信号処理装置１００は、信号一致検出器１３０により、まず所定のサンプル数の間に上記ΣΔ変調信号ＳＡと上記再ΣΔ変調信号ＳＢとの複数サンプルにわたるパターン一致の検出を試みる。パターン一致を検出すると、信号一致検出器１３０は、パターン一致を検出したことを示す一致検出信号ＳＴを発生し、切り換え制御器１２９は、信号一致検出器１３０が発生させた一致検出信号ＳＴに応じて、上記ΣΔ変調信号ＳＡと上記再ΣΔ変調信号ＳＢとを切り換える。
【００８６】
また所定のサンプル数の間に上記ΣΔ変調信号ＳＡと上記再ΣΔ変調信号ＳＢとの複数サンプルにわたる一致を検出できなかった場合には、信号一致検出器１３０は、次に所定のサンプル数の間に上記ΣΔ変調信号ＳＡと上記再ΣΔ変調信号ＳＢとの複数サンプルにわたるレベル一致の検出を試みる。レベル一致を検出すると、信号一致検出器１３０は、レベル一致を検出したことを示す一致検出信号ＳＴを発生し、切り換え制御器１２９は、信号一致検出器１３０が発生させた一致検出信号ＳＴに応じて上記ΣΔ変調信号ＳＡと上記再ΣΔ変調信号ＳＢとを切り換える。
【００８７】
本実施形態におけるディジタル信号処理装置１００は、このように上記ΣΔ変調信号ＳＡと上記再ΣΔ変調信号ＳＢとを切り換えることにより、より確実に切り換え点におけるノイズの発生を低減することが可能になる。
【００８８】
＜３．まとめ＞
以上説明したように本開示の一実施形態によれば、ΣΔ変調信号ＳＡと再ΣΔ変調信号ＳＢとを切り換えるディジタル信号装置１００が提供される。本開示の一実施形態に係るディジタル信号装置１００は、ΣΔ変調信号ＳＡと再ΣΔ変調信号ＳＢとを切り換える際に、まず所定のサンプル数の間に上記ΣΔ変調信号ＳＡと上記再ΣΔ変調信号ＳＢとの複数サンプルにわたるパターン一致の検出を試みる。パターン一致を検出すると、ディジタル信号装置１００は、パターン一致を検出したことを示す一致検出信号ＳＴを発生させて、一致検出信号ＳＴに応じて、上記ΣΔ変調信号ＳＡと上記再ΣΔ変調信号ＳＢとを切り換える。
【００８９】
また所定のサンプル数の間に上記ΣΔ変調信号ＳＡと上記再ΣΔ変調信号ＳＢとの複数サンプルにわたる一致を検出できなかった場合には、ディジタル信号装置１００は、次に所定のサンプル数の間に上記ΣΔ変調信号ＳＡと上記再ΣΔ変調信号ＳＢとの複数サンプルにわたるレベル一致の検出を試みる。レベル一致を検出すると、ディジタル信号装置１００は、レベル一致を検出したことを示す一致検出信号ＳＴを発生させて、一致検出信号ＳＴに応じて上記ΣΔ変調信号ＳＡと上記再ΣΔ変調信号ＳＢとを切り換える。
【００９０】
本実施形態におけるディジタル信号処理装置１００は、このように上記ΣΔ変調信号ＳＡと上記再ΣΔ変調信号ＳＢとを切り換えることにより、より確実に切り換え点におけるノイズの発生を低減することが可能になる。
【００９１】
例えば、高性能のハードウェアを設けることが難しく、ソフトウェアで処理する小型の録音再生装置のように、オリジナルのシグマデルタ変調信号と、オリジナルのシグマデルタ変調信号を再度シグマデルタ変調処理した再シグマデルタ変調信号とを所定のサンプル数（時間）内に切り換えることが求められる場合に、本開示の実施の形態に基づいてΣΔ変調信号ＳＡと上記再ΣΔ変調信号ＳＢとを切り換えることにより、より確実に切り換え点におけるノイズの発生を低減することが可能になる。
【００９２】
本開示の一実施形態に係るディジタル信号処理装置１００は、上述したように、アナログ信号をディジタル信号に変換して記録する装置、特に音を記録する録音再生装置の用途に適するが、オリジナルのシグマデルタ変調信号と再シグマデルタ変調信号とを切り換えることでディジタル信号を記録する装置であれば録音再生装置以外の装置の用途にも適することは言うまでもないことである。
【００９３】
本明細書の各装置が実行する処理における各ステップは、必ずしもシーケンス図またはフローチャートとして記載された順序に沿って時系列に処理する必要はない。例えば、各装置が実行する処理における各ステップは、フローチャートとして記載した順序と異なる順序で処理されても、並列的に処理されてもよい。
【００９４】
また、各装置に内蔵されるＣＰＵ、ＲＯＭおよびＲＡＭなどのハードウェアを、上述した各装置の構成と同等の機能を発揮させるためのコンピュータプログラムも作成可能である。また、該コンピュータプログラムを記憶させた記憶媒体も提供されることが可能である。また、機能ブロック図で示したそれぞれの機能ブロックをハードウェアで構成することで、一連の処理をハードウェアで実現することもできる。
【００９５】
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
【００９６】
また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
【００９７】
なお、以下のような構成も本開示の技術的範囲に属する。
（１）
シグマデルタ変調処理により得られた入力信号を遅延した第１の変調信号と、前記入力信号にシグマデルタ変調処理を再度施して得られた第２の変調信号との、所定の期間内における複数サンプルに渡るビットの出現回数に基づく値が一致するサンプルを検出する信号一致検出部と、
前記第１の変調信号と前記第２の変調信号とを切り換えて出力する信号切換部と、
前記信号一致検出部で得られた前記出現回数に基づく値が一致するサンプルにおいて前記信号切換部による前記第１の変調信号と前記第２の変調信号との切り換えを制御する切換制御部と、
を備える、信号処理装置。
（２）
前記信号一致検出部は、前記出現回数に基づく値の一致が連続するサンプルの区間を検出し、
前記切換制御部は、前記サンプルの区間内で前記第１の変調信号と前記第２の変調信号との切り換えを制御する、前記（１）に記載の信号処理装置。
（３）
前記信号一致検出部は、前記出現回数に基づく値が同一の値で連続して一致するサンプルの区間を検出し、
前記切換制御部は、前記サンプルの区間内で前記第１の変調信号と前記第２の変調信号との切り換えを制御する、前記（２）記載の信号処理装置。
（４）
前記切換制御部は、前記サンプルの区間内の最初のサンプル及び最後のサンプル以外のいずれかのサンプルで前記第１の変調信号と前記第２の変調信号とを切り換えるよう制御する、前記（２）に記載の信号処理装置。
（５）
前記信号一致検出部が前記サンプルの区間を複数検出した場合は、前記切換制御部は、最も長い前記サンプルの区間内で前記第１の変調信号と前記第２の変調信号との切り換えを制御する、前記（２）に記載の信号処理装置。
（６）
前記信号一致検出部は、前記所定の期間内における複数サンプルに渡るビットのパターンが一致するサンプルの検出を試みて、一致するサンプルが存在しなければ、該所定の期間内における複数サンプルに渡るビットの出現回数に基づく値が一致するサンプルを検出する、前記（１）〜（５）のいずれかに記載の信号処理装置。
（７）
前記複数サンプルに渡るビットの出現回数に基づく値は、該複数サンプルに渡る信号レベルの値である、前記（１）〜（６）のいずれかに記載の信号処理装置。
（８）
前記複数サンプルに渡るビットの出現回数に基づく値は、該複数サンプルに渡るビットの出現頻度の回数である、前記（１）〜（６）のいずれかに記載の信号処理装置。
（９）
シグマデルタ変調処理により得られた入力信号を遅延した第１の変調信号と、前記入力信号にシグマデルタ変調処理を再度施して得られた第２の変調信号との、所定の期間内における複数サンプルに渡るビットの出現回数に基づく値が一致するサンプルを検出するステップと、
前記第１の変調信号と前記第２の変調信号とを切り換えて出力するステップと、
前記出現回数に基づく値が一致するサンプルにおいて前記第１の変調信号と前記第２の変調信号とを切り換えるよう制御するステップと、
を備える、信号処理方法。
（１０）
コンピュータに、
シグマデルタ変調処理により得られた入力信号を遅延した第１の変調信号と、前記入力信号にシグマデルタ変調処理を再度施して得られた第２の変調信号との、所定の期間内における複数サンプルに渡るビットの出現回数に基づく値が一致するサンプルを検出するステップと、
前記第１の変調信号と前記第２の変調信号とを切り換えて出力するステップと、
前記出現回数に基づく値が一致するサンプルにおいて前記第１の変調信号と前記第２の変調信号とを切り換えるよう制御するステップと、
を実行させる、コンピュータプログラム。
【符号の説明】
【００９８】
１００    ディジタル信号処理装置
１０２    入力端子
１０３    ディレイライン
１０４    切り換えスイッチ
１０５    ビット長変換器
１０６    ΣΔ変調器
１０７    制御信号入力端子
１２９    切り換え制御器
１３０    信号一致検出器
【図１】
2015099964.tif 000003
【図２】
2015099964.tif 000004
【図３】
2015099964.tif 000005
【図４】
2015099964.tif 000006
【図５】
2015099964.tif 000007
【図６】
2015099964.tif 000008
【図７】
2015099964.tif 000009
【図８】
2015099964.tif 000010
【図９】
2015099964.tif 000011
【図１０】
2015099964.tif 000012
【図１１】
2015099964.tif 000013
【図１２】
2015099964.tif 000014
【図１３】
2015099964.tif 000015
【図１４】
2015099964.tif 000016
【図１５】
2015099964.tif 000017
【図１６】
2015099964.tif 000018