(57)【要約】【課題】１ビット型ＡＤ変換回路を用いた信号処理回路及びイメージセンサの検出感度を向上させる。【解決手段】本発明の信号処理回路は、光電変換素子と並列接続されて信号電荷が蓄積される蓄積容量と、前記蓄積容量の電圧と基準電圧とを比較し、両者が一致したときにパルスを出力する比較器と、前記比較器の出力により前記蓄積容量の電圧をリセット電圧に戻すリセット手段とを備え、前記パルスをカウントして、信号電荷量をアナログ／デジタル変換して出力する。【選択図】図１
2015173432.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子で生成された電荷量をアナログ／デジタル変換する信号処理回路であって、
光電変換素子と並列接続される蓄積容量と、
前記蓄積容量の電圧と基準電圧とを比較し、両者が一致したときにパルスを出力する比較器と、
前記比較器の出力により、前記蓄積容量の電圧をリセット電圧に戻すリセット手段と、
を備えており、前記パルスをカウントして出力する信号処理回路。
【請求項２】
光電変換素子で生成された電荷量をアナログ／デジタル変換する信号処理回路であって、
光電変換素子と並列接続される蓄積容量と、
前記蓄積容量の電圧を入力とし、所定の反転電圧で出力を反転するインバータ回路と、
前記インバータ回路の出力により、前記蓄積容量の電圧をリセット電圧に戻すリセット手段と、
を備えており、前記インバータ回路の出力パルスをカウントして出力する信号処理回路。
【請求項３】
請求項１又は２に記載の信号処理回路において、前記光電変換素子と前記蓄積容量との間に転送ゲートトランジスタを設けたことを特徴とする信号処理回路。
【請求項４】
請求項３に記載の信号処理回路において、前記転送ゲートトランジスタは比較器又はインバータ回路の出力に基づいて制御され、前記リセット手段の動作期間中はＯＦＦとなることを特徴とする信号処理回路。
【請求項５】
請求項３又は４に記載の信号処理回路において、前記転送ゲートトランジスタがＯＦＦとなってから所定時間後に前記リセット手段がＯＮとなり、前記リセット手段がＯＦＦとなってから所定時間後に前記転送ゲートトランジスタがＯＮとなることを特徴とする信号処理回路。
【請求項６】
請求項５に記載の信号処理回路において、前記転送ゲートトランジスタは、比較器又はインバータ回路の出力パルスと該出力パルスを遅延させた遅延パルスの少なくとも一方が出力されている期間はＯＦＦとなり、前記リセット手段は、比較器又はインバータ回路の出力パルスと該出力パルスを遅延させた遅延パルスの両者が出力されている期間にＯＮとなることを特徴とする信号処理回路。
【請求項７】
請求項１乃至６のいずれか一項に記載の信号処理回路を各画素に備え、光電変換信号をデジタル信号として出力する画素並列信号処理方式のイメージセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号処理回路及びイメージセンサ（撮像素子）に関し、特に、イメージセンサの各画素において、光電変換した信号をアナログ／デジタル変換する信号処理回路と、その信号処理回路を用いたイメージセンサに関するものである。
【背景技術】
【０００２】
従来、イメージセンサは、光電変換された信号電荷をアナログ信号として処理していたが、信号電荷（電荷量）をイメージセンサ内でＡＤ（アナログ／デジタル）変換し、デジタルデータとして出力することにより、光電変換のダイナミックレンジを拡大するとともに、出力信号の処理を容易化することができる。
【０００３】
これまで、縦横にアレイ状に並んだ画素の列毎にＡＤ変換回路を共有する方式の列並列信号処理イメージセンサが作製されている。しかし、このような一列の画素のＡＤ変換処理を一つのＡＤ変換回路で行う構成では、イメージセンサの高精細度化に伴って（すなわち、一列あたりの画素数の増大に伴って）、ＡＤ変換処理にかかる時間が長時間化し、動画イメージ処理において１フレームレートの時間内で全画素の信号処理を行うことが困難になってきている。
【０００４】
この問題に対処するため、動画用イメージセンサとして、各画素内にＡＤ変換回路を備え、光電変換した信号を全画素並列に出力することができる画素並列信号処理方式のイメージセンサが提案されている。画素並列信号処理イメージセンサは、従来の列並列信号処理イメージセンサの欠点である走査線数とフレームレートのトレードオフを解消することができるため、将来の高性能イメージセンサの有力な候補として研究が進められている。中でも、非特許文献１に記載のイメージセンサは、１ビット型ＡＤ変換回路（１ｂｉｔ ＡＤＣ）と称される回路を搭載しており、イメージセンサのダイナミックレンジを格段に向上することができるとされている。
【０００５】
非特許文献１で提案されているイメージセンサの信号処理回路の動作を、以下に説明する。非特許文献１中のＦｉｇ．３に回路が図示されているが、説明を簡単にするため、回路動作に本質的ではないトランジスタ（Ｔｒ１、Ｔｒ３、Ｔｒ４）とそれらを含むフィードバック回路やカウンタの詳細を省略した回路（図８）を用いて説明する。
【０００６】
図８に、非特許文献１に記載された従来の１ビット型ＡＤ変換回路（１ｂｉｔ ＡＤＣ）を用いた信号処理回路を示す。
【０００７】
９１は光電変換素子としてのフォトダイオード（ＰＤ）であり、９２は電圧Ｖddをフォトダイオード９１の電極に印加するためのトランジスタ（ＴＲ）である。９４はインバータ群（インバータ回路）であり、インバータ（Ｉｎｖ_１、Ｉｎｖ_２，・・・Ｉｎｖ_ｎ）が奇数段接続されている。フォトダイオード９１とトランジスタ９２との接続点９３の電位がインバータ群９４に入力される。インバータ群９４の出力は、ＡＤ変換回路出力（ＡＤＣ_ＯＵＴ）として、カウンタ９５に入力されるとともに、トランジスタ９２のゲート電極に印加される。カウンタ９５は、電圧Ｖrsが印加され、ＡＤ変換回路出力（ＡＤＣ_ＯＵＴ）のパルス数をカウントして、例えば８ビットのカウンタ出力として出力する。
【０００８】
次に、図８の信号処理回路の動作を説明する。
【０００９】
（１）はじめに、フォトダイオード９１の電位がリセット（≒Ｖdd）された状態で、初段のインバータ（Ｉｎｖ_１）の入力がＨｉで出力がＬｏ、２段目のインバータ（Ｉｎｖ_２）の出力がＨｉ、最終段のインバータ（Ｉｎｖ_ｎ）の出力、すなわちＡＤ変換回路出力（ＡＤＣ_ＯＵＴ）がＬｏであり、トランジスタ（ＴＲ）９２がオフ（ＯＦＦ）状態になっているとする。［初期化状態］
【００１０】
（２）フォトダイオード９１に光が入射すると、光電変換により生成した電子がフォトダイオード９１内に蓄積して、フォトダイオード９１の電位（接続点９３の電圧）が下がる。
【００１１】
（３）フォトダイオード９１の電位（接続点９３の電圧）が初段のインバータ（Ｉｎｖ_１）の反転電圧（ＶT）に達するとインバータ（Ｉｎｖ_１）の出力がＨｉに反転する。インバータはｎ段（ｎは奇数）接続されており、順次出力が反転して伝達され、最終段のインバータ（Ｉｎｖ_ｎ）の出力、すなわち、ＡＤ変換回路出力（ＡＤＣ_ＯＵＴ）がＨｉとなる。なお、インバータが１段ではなくｎ段接続されているのは、ｎ段のインバータによる遅延を利用して、回路動作を安定化するためである。
【００１２】
（４）ＡＤ変換回路出力（ＡＤＣ_ＯＵＴ）がＨｉになると、トランジスタ９２がオン（ＯＮ）状態になり、フォトダイオード９１の電極に電圧Ｖddが印加され、フォトダイオード９１が再度リセットされる。
【００１３】
（５）フォトダイオード９１がリセットされると、初段のインバータ（Ｉｎｖ_１）の入力がＨｉ、ＡＤ変換回路出力（ＡＤＣ_ＯＵＴ）がＬｏになり、（１）に戻る。
【００１４】
その後、上記（１）〜（５）が繰り返され、インバータ群９４の出力がＨｉとＬｏを繰り返す。フォトダイオード９１へ入射する光量が多ければフォトダイオード９１の電位変化が速くなり、インバータ群９４の反転タイミングが早くなる。したがって、動画の１フレーム期間内にＡＤ変換回路出力（ＡＤＣ_ＯＵＴ）には光量に比例した数のパルスが発生する。
【００１５】
カウンタ９５では逐次パルスを積算しており、1フレーム期間終了後に、カウンタ出力を読み出す。非特許文献１の試作例では、カウンタは８ビットであるが、１ｂｉｔ ＡＤＣの能力としては、６０フィールド／秒の動作で１８〜１９ビットのダイナミックレンジを実現できると記述されている。
【先行技術文献】
【非特許文献】
【００１６】
【非特許文献１】F.Andoh et.al, "A Digital Pixel Image Sensor for Real-Time Readout", IEEE Transaction on electron devices, (2000年), vol.47, No.11, pp.2123-2127
【発明の概要】
【発明が解決しようとする課題】
【００１７】
従来の１ビット型ＡＤ変換回路（１ｂｉｔ ＡＤＣ）は、フォトダイオードの電圧がインバータの反転電圧ＶTに達するまでは電圧反転が起こらず、パルスが出力されない。インバータを反転させるのに必要な電荷数Ｎ（最小検出電荷数）は、以下で表わされる。ここで、ＣPDはフォトダイオードの静電容量、ＶTはインバータの反転電圧（Ｖddを基準とする電圧）、ｅは電気素量（１．６×１０-19 Ｃ）である。
【００１８】
Ｎ＝ＣPD・ＶT／ｅ                    （式１）
【００１９】
静電容量ＣPDは、フォトダイオード（ＰＤ）のｐｎ接合を階段接合で近似すると、以下の式で表わされる。
【００２０】
ＣPD＝ε0・εr・Ｓ／Ｗ                  （式２）
【００２１】
なお、ε0は真空の誘電率（８．８５×１０-12 Ｆ／ｍ）、εrは比誘電率で、シリコンフォトダイオードの場合は１２、Ｓはフォトダイオードの面積、Ｗはフォトダイオードの空乏層厚である。動画用イメージセンサの一例として、Ｓ＝１６μｍ2、Ｗ＝２μｍとして計算するとＣPD＝０．８５ｆＦとなる。１ｂｉｔ ＡＤＣを安定に動作させるためには、インバータの反転電圧ＶTは少なくとも１０ｍＶ程度とするのが妥当である。これらの値を（式１）に代入すると、
【００２２】
Ｎ＝０．８５×１０-15×１０-2／１．６×１０-19＝５３（個）
【００２３】
と試算される。同程度のフォトダイオードを持つ現在主流の列並列信号処理方式のＣＭＯＳイメージセンサでは、１０個以下の電子を検出できるのが一般的であるから、１ｂｉｔ ＡＤＣを用いた画素並列信号処理イメージセンサは、現在主流のＣＭＯＳイメージセンサに比べ、電子の検出感度が低い（最小検出電荷数が大きい）といった問題がある。
【００２４】
検出感度を向上させるため、すなわち、より少数の電荷数Ｎを検出するためには、（式１）から、ＣPDやＶTを小さくすることが考えられる。そして、静電容量ＣPDを小さくするためには、（式２）より、面積Ｓを小さくするか、空乏層厚Ｗを大きくすればよい。しかし、フォトダイオードの面積Ｓを小さくすると、同じ照度であっても単位時間当たりにフォトダイオードが受けるフォトン数が減るため、光電変換で発生する電子数が減る。したがって、電子の検出感度が向上したとしても、より低照度での撮影が可能になるわけではなく、イメージセンサとしての撮像感度の向上にはつながらない。また、ｐｎ接合の空乏層幅Ｗを大きくすると、暗電流が増加し、イメージセンサのＳ／Ｎ比が低下する。したがって、フォトダイオードの容量を小さくすることは好ましくない。
【００２５】
一方、インバータの反転電圧ＶTは、回路を安定に動作させるためには、必要以上に低電圧化することが困難であり、ＶTを小さくして電子の検出感度を向上させることも現実的ではない。したがって、容易に考えられる方法によって従来の１ｂｉｔ ＡＤＣを用いた画素並列信号処理イメージセンサの電子の検出感度を向上させることは困難である。
【００２６】
従って、上記のような問題点に鑑みてなされた本発明の目的は、ＡＤ変換回路を用いた信号処理回路において、従来に比べ、電子（画像信号）の検出感度を向上させることが可能な信号処理回路及び、その回路を用いたイメージセンサを提供することにある。
【課題を解決するための手段】
【００２７】
上記課題を解決するために本発明に係る信号処理回路は、フォトダイオードとは別個の蓄積容量を備え、フォトダイオードで発生した電子を蓄積容量に転送することで少数の電荷の検出を可能にするものである。
【００２８】
本発明に係る信号処理回路は、光電変換素子で生成された電荷量をアナログ／デジタル変換する信号処理回路であって、光電変換素子と並列接続される蓄積容量と、前記蓄積容量の電圧と基準電圧とを比較し、両者が一致したときにパルスを出力する比較器と、前記比較器の出力により、前記蓄積容量の電圧をリセット電圧に戻すリセット手段と、を備えており、前記パルスをカウントして出力することを特徴とする。
【００２９】
また、本発明に係る信号処理回路は、光電変換素子で生成された電荷量をアナログ／デジタル変換する信号処理回路であって、光電変換素子と並列接続される蓄積容量と、前記蓄積容量の電圧を入力とし、所定の反転電圧で出力を反転するインバータ回路と、前記インバータ回路の出力により、前記蓄積容量の電圧をリセット電圧に戻すリセット手段と、を備えており、前記インバータ回路の出力パルスをカウントして出力することを特徴とする。
【００３０】
また、本発明に係る信号処理回路は、前記光電変換素子と前記蓄積容量との間に転送ゲートトランジスタを設けることが望ましい。
【００３１】
また、本発明に係る信号処理回路は、前記転送ゲートトランジスタが比較器又はインバータ回路の出力に基づいて制御され、前記リセット手段の動作期間中はＯＦＦとなることが望ましい。
【００３２】
また、本発明に係る信号処理回路は、前記転送ゲートトランジスタがＯＦＦとなってから所定時間後に前記リセット手段がＯＮとなり、前記リセット手段がＯＦＦとなってから所定時間後に前記転送ゲートトランジスタがＯＮとなることが望ましい。
【００３３】
また、本発明に係る信号処理回路において、前記転送ゲートトランジスタは、比較器又はインバータ回路の出力パルスと該出力パルスを遅延させた遅延パルスの少なくとも一方が出力されている期間はＯＦＦとなり、前記リセット手段は、比較器又はインバータ回路の出力パルスと該出力パルスを遅延させた遅延パルスの両者が出力されている期間にＯＮとなることが望ましい。
【００３４】
また、本発明に係る画素並列信号処理方式のイメージセンサは、上記の信号処理回路を各画素に備え、光電変換信号をデジタル信号として出力することを特徴とする。
【発明の効果】
【００３５】
本発明によれば、フォトダイオードの静電容量ＣPDを小さくしたり、インバータの反転電圧ＶTを必要以上に小さくしたりすることなく、電子の検出感度を向上させ、画素並列信号処理イメージセンサの撮像感度を改善することが可能となる。
【図面の簡単な説明】
【００３６】
【図１】本発明の第１の実施例の信号処理回路である。
【図２】本発明の第１の実施例の模式的な回路構成とポテンシャル図である。
【図３】本発明の第１の実施例のタイミングチャートである。
【図４】本発明の第２の実施例の信号処理回路である。
【図５】本発明の第３の実施例の信号処理回路である。
【図６】本発明の第３の実施例のタイミングチャートである。
【図７】本発明のイメージセンサの概念図である。
【図８】従来の１ビット型ＡＤ変換回路を用いた信号処理回路である。
【発明を実施するための形態】
【００３７】
以下、本発明の実施の形態について説明する。
【００３８】
（実施の形態１）
本発明の実施の形態１は、検出感度を向上させた信号処理回路である。
【００３９】
（第1の実施例）
図１に本発明の第１の実施例としてのイメージセンサの信号処理回路を示す。本発明の回路の特徴的な部分は、フォトダイオードで発生した信号電荷を蓄積する蓄積容量を有することである。
【００４０】
回路構成を説明する。１は光電変換素子としてのフォトダイオード（ＰＤ）であり、例えば、暗電流が少ない埋め込み型フォトダイオードで構成する。なお、光電変換素子の形態はこれに限られず、基板表面に形成された通常のＰＮ接合フォトダイオードや、ＭＯＳ型フォトダイオード、更には、薄膜型のフォトダイオード等、光電変換機能を有する素子であれば、任意のものが利用できる。
【００４１】
２は、フォトダイオード１と並列に接続される蓄積容量（ＦＤ）であり、フォトダイオード１で光電変換により発生した信号電荷を蓄積する。フォトダイオード１及び蓄積容量２の一つの電極には、基準電位（例えば、基板電位）が与えられている。蓄積容量２の容量は、フォトダイオード１よりも小さくすることにより、光検出感度を高めることができる。蓄積容量２の構造は、基板表面に形成された通常のＰＮ接合容量やＭＯＳ容量であっても良く、また、積極的に容量素子を形成せずに、寄生容量を利用することも可能である。
【００４２】
３は、フォトダイオード１で生成した信号電荷を蓄積容量２に転送する転送ゲートとして機能するトランジスタ（ＴＲ1）である。この転送ゲートトランジスタ（ＴＲ1）３はエンハンスメント型であり、本実施例では、トランジスタ（ＴＲ1）３のゲート電極に、後述するインバータ（Ｉｎｖ）６の出力パルスが印加され、ＯＮ／ＯＦＦ制御される。蓄積容量２とトランジスタ（ＴＲ1）３の接続点には、信号電荷に基づく蓄積容量（ＦＤ）２の電圧ＶFDが現れる。
【００４３】
４は、蓄積容量２の電極電位をリセットするためのリセットトランジスタ（ＴＲ2）である。ゲート電極に印加される信号（比較器５の出力パルス）に基づいて導通（ＯＮ）状態となり、リセット電圧ＶRと蓄積容量２の電極とを接続し、蓄積容量２に蓄積された信号電荷を排出すると共に、蓄積容量（ＦＤ）２の電位をリセット（ＶR）する。リセットトランジスタ（ＴＲ2）４は、リセット電圧源とともに、本発明のリセット手段を構成する。
【００４４】
５は比較器（Ｃｏｍｐ）であり、蓄積容量（ＦＤ）２の電圧ＶFDと基準電圧ＶREFを比較して、両者が一致したときパルスを出力する。このパルスは、ＡＤ変換回路出力（ＡＤＣ_ＯＵＴ）として、カウンタ（図示せず）に入力されるとともに、リセットトランジスタ（ＴＲ2）４のゲート電極に印加され、また、インバータ（Ｉｎｖ）６に入力される。
【００４５】
６はインバータ（Ｉｎｖ）であり、比較器（Ｃｏｍｐ）５の出力パルス（ＡＤＣ_ＯＵＴ）を受けてこれを反転し、転送ゲートトランジスタ（ＴＲ1）３のゲート電極に印加する。したがって、本実施例においては、転送ゲートトランジスタ（ＴＲ1）３とリセットトランジスタ（ＴＲ2）４は、交互にＯＮ／ＯＦＦする。
【００４６】
なお、図１の回路構成において、基板電位或いは接地電位を基準とした、フォトダイオード（ＰＤ）１のビルトインポテンシャルＶB、トランジスタ（ＴＲ1）３がＯＮしたときのチャネルのポテンシャルＶCH、蓄積容量（ＦＤ）２のリセット電圧ＶR、及び比較器（Ｃｏｍｐ）の基準電圧ＶREFは、次の関係となるように設定される。
【００４７】
｜ＶR｜＞｜ＶREF｜＞｜ＶCH｜＞｜ＶB｜
【００４８】
各電圧は、上記関係を保つように適宜設定することができるが、例えば、ビルトインポテンシャルＶBを０．６Ｖ程度とし、トランジスタ（ＴＲ1）３のチャネルポテンシャルＶCHを１Ｖ前後とし、リセット電圧ＶRを３Ｖ程度とし、基準電圧ＶREFをリセット電圧ＶRに近い電圧に設定することができる。この関係により、フォトダイオード１で生成された信号電荷が蓄積容量２に流れ込む。また、後述するように、基準電圧ＶREFとリセット電圧ＶRとの差を小さくすることにより、光検出感度を向上させることができる。
【００４９】
次に、図２の模式的な回路構成とポテンシャル図、及び図３のタイミングチャートを用いて、図１の信号処理回路をより詳細に説明する。
【００５０】
図２（ａ）は、図１の信号処理回路の一部をｐｎ接合領域とゲート電極等で表わした模式的な回路構成であり、図１と同じ構成は同じ符号を付してある。ただし、図２（ａ）は本発明の各素子構造を限定するものではない。光電変換素子は、基板（例えば、ｐ型半導体基板）に形成された、例えば、ｎ型半導体領域１１と表面の比較的高濃度のｐ型半導体領域１２を有する埋め込み型のフォトダイオード（ＰＤ）１からなる。蓄積容量（ＦＤ）２は、基板に形成されたｎ型不純物領域２１からなり、基板とｎ型不純物領域２１との間のｐｎ接合容量を蓄積容量として利用する。フォトダイオード１と蓄積容量２との間の基板表面には、ゲート絶縁膜（図示せず）を介してゲート電極３１が設けられ、ゲート電極３１とｎ型不純物領域１１及び２１とにより、転送ゲートトランジスタ（ＴＲ1）３を構成する。蓄積容量２を構成する不純物領域２１の近傍には、リセット電圧（ＶR）に接続されたｎ型不純物領域４２が設けられている。ｎ型不純物領域４２と蓄積容量２との間の基板表面には、ゲート絶縁膜（図示せず）を介してゲート電極４１が設けられ、ゲート電極４１とｎ型不純物領域２１及び４２とにより、リセットトランジスタ（ＴＲ2）４を構成する。比較器５及びインバータ６の接続関係は、図１と同じである。
【００５１】
図２（ｂ）及び（ｃ）は、図２（ａ）の模式的な回路構成に対応するポテンシャル図である。基板の電位を基準として、図の下向きに各領域の正の電位をとり、電子に対するポテンシャルを表示している。図２（ｂ）は、転送ゲートトランジスタ３が非導通（ＯＦＦ）でリセットトランジスタ４が導通（ＯＮ）したときの状態［リセット状態］、図２（ｃ）は、リセットトランジスタ４がＯＦＦであり、転送ゲートトランジスタ３が導通（ＯＮ）して、蓄積容量２に電荷蓄積を行っているときの状態［蓄積状態］を示している。
【００５２】
また、図３において、（ａ）はＡＤ変換回路出力（ＡＤＣ_ＯＵＴ）、（ｂ）は転送ゲートトランジスタ（ＴＲ1）のＯＮ／ＯＦＦ、（ｃ）はリセットトランジスタ（ＴＲ2）のＯＮ／ＯＦＦ、（ｄ）は蓄積容量（ＦＤ）の電位ＶFD、のそれぞれのタイミングチャートであり、リセット状態と蓄積状態のそれぞれの変化を示す。
【００５３】
以下、回路動作について説明する。
【００５４】
（１）ＡＤ変換回路出力（ＡＤＣ_ＯＵＴ）にパルスが発生した状態から動作を説明する。ＡＤ変換回路出力（ＡＤＣ_ＯＵＴ）にＨｉのパルスが発生すると、インバータ６を介した反転パルス（Ｌｏ）がゲート電極３１に印加されて、転送ゲートトランジスタ（ＴＲ1）３が非導通（ＯＦＦ）となり、また、ＡＤ変換回路出力パルスがゲート電極４１に印加され、リセットトランジスタ（ＴＲ2）４が導通（ＯＮ）する。この結果、フォトダイオード（ＰＤ）１が蓄積容量（ＦＤ）２から切り離されると同時に、領域２１の電位がリセット電圧ＶRに等しくなり、蓄積容量（ＦＤ）２の電位がリセット（ＶR）される。この状態が、図２（ｂ）に示す「リセット状態」であり、図３において、（ａ）のＡＤ変換回路出力がＨｉ、（ｂ）の転送ゲートトランジスタ（ＴＲ1）３がＯＦＦ、（ｃ）のリセットトランジスタ（ＴＲ2）がＯＮ、（ｄ）の蓄積容量（ＦＤ）の電位がＶRの状態である。
【００５５】
（２）ＡＤ変換回路出力（ＡＤＣ_ＯＵＴ）のパルスが立ち下がりＬｏになると、リセットトランジスタ（ＴＲ2）４がＯＦＦ状態となり、インバータ６を介した反転パルスにより転送ゲートトランジスタ（ＴＲ1）３がＯＮ状態となる。リセットトランジスタ４のチャネルのＯＦＦ時のポテンシャルにより、領域２１と領域４２は遮断され、蓄積容量２はポテンシャル井戸となる。この状態でフォトダイオード（ＰＤ）１に光が入射すると、フォトダイオード１内で電子が発生するが、トランジスタ（ＴＲ1）３のＯＮ状態のチャネルポテンシャルはＶCHであり、蓄積容量２の電位ＶFDはほぼリセット電圧ＶRであり、｜ＶR｜＞｜ＶCH｜＞｜ＶB｜の関係があるので、発生した電荷は蓄積容量２に転送される。そして、電荷が蓄積されることにより、蓄積容量２の電位ＶFDが次第に変化する。この状態が、図２（ｃ）に示す「蓄積状態」であり、図３において、（ａ）のＡＤ変換回路出力がＬｏ、（ｂ）の転送ゲートトランジスタ（ＴＲ1）３がＯＮ、（ｃ）のリセットトランジスタ（ＴＲ2）がＯＦＦ、（ｄ）の蓄積容量（ＦＤ）の電位ＶFDが変化して次第に基準電圧ＶREFに近づく状態である。
【００５６】
（３）蓄積容量２の電位ＶFDが比較器５の基準電圧ＶREFに達すると、比較器５がＡＤ変換回路出力（ＡＤＣ_ＯＵＴ）としてのＨｉのパルスを発生し、（１）の状態に戻る。蓄積容量２の電位ＶFDがリセット電圧ＶRから基準電圧ＶREFまで変化する時間は、光電変換された電荷量、したがって受光量に応じて短くなる。また、比較器５のパルス幅（Ｈｉの期間）は、蓄積容量２が蓄積電荷を全て放出してリセット電圧（ＶR）に戻るのに十分な最小時間、リセットトランジスタ４を導通させるように設計することが望ましい。
【００５７】
以下、（１）〜（３）が繰り返され、動画の１フレーム期間内にＡＤ変換回路出力（ＡＤＣ_ＯＵＴ）には光量に比例した数のパルスが発生する。カウンタ（図示せず）では逐次パルスを積算しており、１フレーム期間終了後に、カウンタ出力を読み出す。
【００５８】
この実施例では、リセットトランジスタ（ＴＲ2）４がＯＮとなると同時に転送ゲートトランジスタ（ＴＲ1）３がＯＦＦとなり、フォトダイオード１の電位がリセット電圧ＶRとなるのを防止できる。また、リセット期間にフォトダイオード１に光が入射することで発生した電荷を、フォトダイオード１内に一時的に蓄積しておくことができ、その後、リセット期間終了後に電荷を蓄積容量２に転送することにより、フォトダイオード１で発生した電荷を誤差なく検出することができる。
【００５９】
従来の１ｂｉｔ ＡＤＣでは、フォトダイオードが光電変換と電子の蓄積の両方の機能を担っていたため、電子の検出感度を高める（少数の電子を検出する）ためにはフォトダイオード容量を小さくする必要がある（式１）にもかかわらず、光電変換機能に対しては、フォトダイオードの面積（容量に比例）は一定量が必要であるため、電子の検出感度を向上させることが困難であった。本発明の回路では、光電変換を担うフォトダイオードと、フォトダイオードで発生した電荷を蓄積する蓄積容量を分離しているため、検出感度に密接な関係を有する蓄積容量の大きさを、フォトダイオードと独立に設定できる。また、第１の実施例では、比較器の基準電圧ＶREFの設定を調整することにより、信号電荷の検出感度を容易に調整することができる。
【００６０】
本発明の検出感度について試算する。第１の実施例において、最小電荷検出数Ｎは、ＣFDを蓄積容量（ＦＤ）の静電容量として次式で表わされる。
【００６１】
Ｎ＝ＣFD・（ＶR−ＶREF）／ｅ                （式３）
【００６２】
すなわち、蓄積容量をフォトダイオード容量より小さくすることで、従来技術に比べ最小電荷検出数Ｎを小さくできる。換言すると、従来の１ｂｉｔ ＡＤＣに比べると、電子の検出感度をＣPD／ＣFD倍に向上させることができる。例えば、ＣFDを０．０８ｆＦとすれば、（ＶR−ＶREF）＝１０ｍＶとして、Ｎ＝５個となり、現在主流の列並列信号処理ＣＭＯＳイメージセンサに劣らない電子の検出感度を得ることができる。一方、本回路は１ｂｉｔ ＡＤＣの動作を踏襲しているため、列並列信号処理回路に比べ、広いダイナミックレンジを実現することができる。ダイナミックレンジは、例えば１０8程度まで可能である。
【００６３】
（第２の実施例）
第２の実施例を図４に示す。第２の実施例の信号処理回路は、第１の実施例（図１）において、比較器５をインバータ回路（インバータ群）７に代えたものである。従来の１ｂｉｔ ＡＤＣと同様に、インバータ回路７は、インバータ（Ｉｎｖ_１、Ｉｎｖ_２，・・・Ｉｎｖ_ｎ）が奇数段接続されている。蓄積容量２の電位がインバータ回路７の初段のインバータ（Ｉｎｖ_１）に入力される。インバータ回路７の出力は、ＡＤ変換回路出力（ＡＤＣ_ＯＵＴ）として、カウンタ（図示せず）に入力されるとともに、リセットトランジスタ（ＴＲ2）４のゲート電極に印加され、また、インバータ（Ｉｎｖ）６に入力される。
【００６４】
第２の実施例の回路動作は、基本的には、図１、図２の信号処理回路と同じであるが、リセットトランジスタ４がＯＮ状態となる期間は、蓄積容量に蓄積した電荷をリセットトランジスタが放出する時間とインバータ群による遅延時間によって設計される。
【００６５】
第２の実施例は、回路を単純なインバータで構成することができ、設計が簡単になる。
【００６６】
（第３の実施例）
図５に本発明の第３の実施例としての信号処理回路を示す。また、図６にそのタイミングチャートを示す。第３の実施例は、第１の実施例の転送ゲートトランジスタ３とリセットトランジスタ４のＯＮ／ＯＦＦの動作タイミングを改良したものである。
【００６７】
図５に示す信号処理回路において、フォトダイオード（ＰＤ）１、蓄積容量（ＦＤ）２、転送ゲートトランジスタ（ＴＲ1）３、リセットトランジスタ（ＴＲ2）４、及び比較器（Ｃｏｍｐ）５の回路構成は、図１の第１の実施例と同じである。
【００６８】
図５の回路では、比較器（Ｃｏｍｐ）５の出力、すなわち、ＡＤ変換回路出力（ＡＤＣ_ＯＵＴ）の出力が分岐され、その１つが遅延回路（Ｄｅｌａｙ）８１に接続されている。遅延回路（Ｄｅｌａｙ）８１は、入力に対して所定時間（ΔＴ）遅延した波形（Ｄ_ＯＵＴ）を生成する。したがって、比較器５の出力パルスに対して、立上がり・立下りが所定時間（ΔＴ）遅延した遅延パルスを出力する。なお、図５においては、遅延回路（Ｄｅｌａｙ）８１を偶数個のインバータで構成しているが、所定の遅延時間を生じる任意の回路構成として良い。
【００６９】
ＮＯＲ回路８２は、ＡＤ変換回路出力（ＡＤＣ_ＯＵＴ）の出力パルスと、遅延回路（Ｄｅｌａｙ）８１の出力パルス（遅延パルス：Ｄ_ＯＵＴ）が入力され、その出力が転送ゲートトランジスタ（ＴＲ1）３のゲート電極に接続される。
【００７０】
また、ＡＮＤ回路８３は、ＡＤ変換回路出力（ＡＤＣ_ＯＵＴ）の出力パルスと、遅延回路（Ｄｅｌａｙ）８１の出力パルス（遅延パルス：Ｄ_ＯＵＴ）が入力され、その出力がリセットトランジスタ（ＴＲ2）４のゲート電極に接続される。
【００７１】
図６のタイミングチャートを参照して、図５の信号処理回路の回路動作を説明する。
【００７２】
（１）ＡＤ変換回路出力（ＡＤＣ_ＯＵＴ）にパルスが発生した状態から動作を説明する。ＡＤ変換回路出力（ＡＤＣ_ＯＵＴ）にＨｉのパルスが発生すると、そのパルスは、遅延回路（Ｄｅｌａｙ）８１、ＮＯＲ回路８２の一方の入力端子、及びＡＮＤ回路８３の一方の入力端子に入力される。ＮＯＲ回路８２は、他方の入力端子の入力に拘らず、直ちにＬｏのパルスを出力し、このＬｏパルスがゲート電極３１に印加されて、転送ゲートトランジスタ（ＴＲ1）３が非導通（ＯＦＦ）となる。このとき、遅延回路８１の出力はまだＬｏであるため、ＡＮＤ回路８３の出力はＬｏであり、リセットトランジスタ（ＴＲ2）４も非導通（ＯＦＦ）となっている。この結果、フォトダイオード（ＰＤ）１と蓄積容量（ＦＤ）２が、それぞれ電気的に切り離される。
【００７３】
（２）ＡＤ変換回路出力（ＡＤＣ_ＯＵＴ）がパルスを発生してから、所定時間（ΔＴ）後に、遅延回路（Ｄｅｌａｙ）８１がＨｉパルスを出力し、ＮＯＲ回路８２の他方の入力端子、及びＡＮＤ回路８３の他方の入力端子に入力される。ＡＮＤ回路８３は、ＡＤ変換回路出力（ＡＤＣ_ＯＵＴ）と遅延回路（Ｄｅｌａｙ）８１の出力（Ｄ_ＯＵＴ）のＡＮＤ演算を行い、Ｈｉのパルスを出力し、このＨｉパルスがリセットトランジスタ４のゲート電極に印加されて、リセットトランジスタ（ＴＲ2）４が導通（ＯＮ）する。この結果、蓄積容量（ＦＤ）２の電位がリセット電圧ＶRに等しくなり、リセット状態となる。なお、このとき転送ゲートトランジスタ（ＴＲ1）３は非導通（ＯＦＦ）のままであり、フォトダイオード（ＰＤ）１は蓄積容量（ＦＤ）２と分離しているから、入射光によりこの期間に光電変換で発生した電荷は、フォトダイオード（ＰＤ）１内に保持される。
【００７４】
（３）ＡＤ変換回路出力（ＡＤＣ_ＯＵＴ）の出力がＬｏレベルに戻ると、ＡＮＤ回路８３のパルスもＬｏレベルとなり、このＬｏパルスがリセットトランジスタ４のゲート電極に印加されて、リセットトランジスタ（ＴＲ2）４が非導通（ＯＦＦ）となる。このとき転送ゲートトランジスタ（ＴＲ1）３は非導通（ＯＦＦ）のままである。この結果、蓄積容量（ＦＤ）２はポテンシャル井戸となり、蓄積容量２はリセット電圧ＶRが維持される。
【００７５】
（４）ＡＤ変換回路出力（ＡＤＣ_ＯＵＴ）の出力がＬｏレベルに戻ってから、所定時間（ΔＴ）後に、遅延回路（Ｄｅｌａｙ）８１がＬｏレベルに戻る。ＮＯＲ回路８２は、ＡＤ変換回路出力（ＡＤＣ_ＯＵＴ）と遅延回路（Ｄｅｌａｙ）８１の出力（Ｄ_ＯＵＴ）のＮＯＲ演算を行い、Ｈｉのパルスを出力し、このＨｉパルスが転送ゲートトランジスタ３のゲート電極に印加されて、転送ゲートトランジスタ（ＴＲ1）３が導通する。このとき、リセットトランジスタ（ＴＲ2）４は非導通（ＯＦＦ）である。この状態で、フォトダイオード（ＰＤ）１への入射光によりフォトダイオード１内で発生した電荷（電子）は、トランジスタ（ＴＲ1）３のチャネルを経て、蓄積容量２に転送される。そして、電荷が蓄積されることにより、蓄積容量２の電位ＶFDが次第に変化する、蓄積状態となる。
【００７６】
（５）蓄積容量２に所定量の電荷が蓄積し、蓄積容量２の電位ＶFDが比較器５の基準電圧ＶREFに達すると、比較器５がＡＤ変換回路出力（ＡＤＣ_ＯＵＴ）としてのＨｉのパルスを発生し、（１）の状態に戻る。なお、このとき両トランジスタ（３，４）は非導通であって蓄積容量２はフローティングであり、蓄積容量（ＦＤ）２の電圧は基準電圧ＶREFに維持され、その後リセットトランジスタ（ＴＲ2）４が導通したとき、リセット電圧ＶRとなることは、上述したとおりである。
【００７７】
第１の実施例では、ＡＤ変換回路出力（ＡＤＣ_ＯＵＴ）にパルスが発生した際、転送ゲートトランジスタ（ＴＲ1）３がＯＦＦになると同時にリセットトランジスタ（ＴＲ2）４がＯＮとなるが、回路の配線による遅延などが原因で、転送ゲートトランジスタ（ＴＲ1）３がＯＦＦになっていないにも拘らず、リセットトランジスタ（ＴＲ2）４がＯＮとなる時間が発生する恐れがある。もし一瞬でも転送ゲートトランジスタ（ＴＲ1）３とリセットトランジスタ（ＴＲ2）４が同時にＯＮとなると、フォトダイオード（ＰＤ）１がリセット電圧ＶRにリセットされてしまい、上述のフォトダイオード（ＰＤ）１から蓄積容量（ＦＤ）２への電荷転送動作が正しく行われなくなってしまう。第３の実施例の回路によれば、転送ゲートトランジスタ（ＴＲ1）３のＯＦＦ開始からリセットトランジスタ（ＴＲ2）４のＯＮ開始までの期間、およびリセットトランジスタ（ＴＲ2）４のＯＮ終了から転送ゲートトランジスタ（ＴＲ1）３のＯＦＦ終了までの期間を、遅延回路（Ｄｅｌａｙ）８１で決まるΔＴに確定させることができる。これにより、フォトダイオード（ＰＤ）を蓄積容量（ＦＤ）から確実に切り離した状態で、蓄積容量（ＦＤ）の電位をリセット電圧ＶRにリセットすることができるため、第１の実施例に比べて、安定した動作が可能となる。
【００７８】
なお、本実施例では蓄積容量（ＦＤ）２の電位を検出するために比較器（Ｃｏｍｐ）５を利用したが、第２の実施例と同様に、比較器５に代えてインバータ回路（奇数段のインバータ群）７を用いた回路構成も可能である。
【００７９】
また、本発明では信号処理回路を構成するトランジスタをｎ型として記述したが、ｐ型トランジスタを用いた回路構成も可能である。このときは、パルスのＨｉ／ＬｏとトランジスタのＯＮ／ＯＦＦの関係が反対となるため、必要に応じて、ＮＯＲ回路をＯＲ回路に変更し、ＡＮＤ回路をＮＡＮＤ回路に変更する等、回路構成に適宜の変更を行うこととなる。
【００８０】
また、本発明では電子を検出する回路を想定して説明したが、同様の回路構成で半導体領域の導電型や電源電圧の符号を変えることで、正孔を検出する回路も可能であることは自明である。
【００８１】
（実施の形態２）
次に、本発明の実施の形態２について説明をする。図７に、本発明の第２の実施形態としてのイメージセンサ（撮像素子）１００の概念図を示す。
【００８２】
図７のイメージセンサ１００は、各画素がデジタルデータを出力する画素並列信号処理方式のイメージセンサである。
【００８３】
イメージセンサ１００のセンサ領域１０１には、画素１０３が縦横に配列されている。各画素１０３は、その内部に信号処理回路を備えており、光電変換素子としてのフォトダイオード（ＰＤ）１０４と、フォトダイオード１０４からの信号電荷の量をデジタルデータ化するＡＤ変換回路（ＡＤＣ）１０５と、ＡＤ変換回路出力（ＡＤＣ_ＯＵＴ）のパルス数をカウントし、所定のビット数のデータとして出力するカウンタ１０６とを有している。各画素１０３の信号処理回路は、第１乃至第３の実施例のいずれかの信号処理回路である。
【００８４】
各画素からの出力は、出力処理回路１０２で処理され、デジタルデータの撮像データとして出力される。この出力処理回路１０２では、例えば、各画素１０３からのデータを一度バッファメモリ等に蓄積した後、順次読み出しする処理が行われる。また、図示しない走査回路により、全画素の出力データを順次走査処理して出力することもでき、任意の適切な読み出し処理を行うことができる。
【００８５】
本発明のイメージセンサ１００は、各画素１０３が、第１乃至第３の実施例のいずれかの信号処理回路を備えており、従来よりも検出感度を向上させることができる。
【００８６】
本発明を諸図面や実施例に基づき説明してきたが、当業者であれば本開示に基づき種々の変形や修正を行うことが容易であることに注意されたい。従って、これらの変形や修正は本発明の範囲に含まれることに留意されたい。例えば、各手段に含まれる機能等は論理的に矛盾しないように再配置可能であり、複数の手段やステップ等を１つに組み合わせたり、或いは分割したりすることが可能である。
【符号の説明】
【００８７】
１  フォトダイオード（ＰＤ）
２  蓄積容量（ＦＤ）
３  転送ゲートトランジスタ（ＴＲ1）
４  リセットトランジスタ（ＴＲ2）
５  比較器（Ｃｏｍｐ）
６  インバータ（Ｉｎｖ）
７  インバータ回路
８１  遅延回路（Ｄｅｌａｙ）
８２  ＮＯＲ回路
８３  ＡＮＤ回路
１００  イメージセンサ
１０１  センサ領域
１０２  出力処理回路
１０３  画素
１０４  フォトダイオード
１０５  ＡＤ変換回路
１０６  カウンタ
【図１】
2015173432.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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