(57)【要約】      （修正有）【課題】良好なｐｎ接合が得られ、暗電流を低減でき、高Ｓ／Ｎ比が得られる可視光用の光電変換素子、及び、光電変換素子の製造方法を提供する。【解決手段】光電変換素子１０は、第１電極層２と、第１電極層２に積層されるｐ型半導体層３と、ｐ型半導体層に積層されるｎ型半導体層４と、ｎ型半導体層４に積層されるノンドープの酸化ガリウム層５と、ノンドープの酸化ガリウム層５に積層される第２電極層６とを具え、ｎ型半導体層４は、酸素欠陥又は不純物注入によってキャリア濃度が増大された酸化ガリウム層で構成される。【選択図】図１
2015099915.tif 000002
【特許請求の範囲】
【請求項１】
第１電極層と、
前記第１電極層に積層されるｐ型半導体層と、
前記ｐ型半導体層に積層されるｎ型半導体層と、
前記ｎ型半導体層に積層されるノンドープの酸化ガリウム層と、
前記ノンドープの酸化ガリウム層に積層される第２電極層と
を具え、
前記ｎ型半導体層は、酸素欠陥又は不純物注入によってキャリア濃度が増大された酸化ガリウム層で構成される、光電変換素子。
【請求項２】
前記ｎ型半導体層を構成する不純物注入によってキャリア濃度が増大された酸化ガリウム層は、Ｓｎ、Ｇｅ、Ｓｉ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、又はＷのうちの少なくとも一つの元素が不純物として注入されている、請求項１記載の光電変換素子。
【請求項３】
前記ｐ型半導体層は、カルコパイライト型半導体を主体とする半導体層で構成される、請求項１又は２に記載の光電変換素子。
【請求項４】
ｐ型半導体層を成膜する工程と、
前記ｐ型半導体層を成膜した後に、前記p型半導体層を大気に暴露せずに、前記ｐ型半導体層に、酸素欠陥又は不純物注入によってキャリア濃度が増大された酸化ガリウム層で構成されるｎ型半導体層を成膜する工程と
を含む、光電変換素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高Ｓ／Ｎ比が得られる光電変換素子に関する。
【背景技術】
【０００２】
従来より、カルコパイライト型半導体であるＣｕＩｎ１−ｘＧａｘＳｅ１−ｙＳｙをｐ型半導体層に用いた光電変換素子は、主に太陽電池として利用されており、高い光吸収係数、高い量子効率およびエネルギー変換効率、光照射による劣化が少ないといった利点を有している（例えば、非特許文献１、２参照）。
【０００３】
これに対し、膜構造を工夫することで暗電流を低減する光電変換装置が考案されている（例えば、特許文献１）。この光電変換装置のように、カルコパイライト型半導体をイメージセンサなどの目的で電界印加動作させる例は少なく、ｎ型半導体層としては、太陽電池で主流である硫化カドミウム（ＣｄＳ）が使用されている（例えば、特許文献１）。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Jpn.J.Appl.Phys. vol.32, Suppl.32-3, pp.113-115 (1993)
【非特許文献２】東京農工大学 博士論文「三元化合物半導体の光デバイスへの応用」田中  克、平成八年
【特許文献】
【０００５】
【特許文献１】特開２００７−１２３７２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、非特許文献１、２記載のカルコパイライト型半導体を光電変換層に用いた光電変換素子では、例えばイメージセンサのように電界印加動作をする場合には、暗電流が増大するため、イメージセンサとしての十分なS/N特性を得ることはできなかった。
【０００７】
また、特許文献１記載の光電変換装置は、ｎ型半導体層にカドミウムを使用するという点で好ましくない。また、硫化カドミウムのバンドギャップが２．４ｅＶであるため、青色光を吸収してしまい、可視光イメージセンサとしても好ましくない。
【０００８】
また、ｎ型半導体層にワイドギャップｎ型半導体を適用して、暗電流を低減する場合に、ワイドギャップｎ型半導体の均一性が不十分であると、良好なｐｎ接合を得ることが困難になり、逆バイアス電圧を印加したときに、電圧が増大すると暗電流を抑えきれなくなるおそれがある。
【０００９】
そこで、本発明は、良好なｐｎ接合が得られ、暗電流を低減でき、高Ｓ／Ｎ比が得られる可視光用の光電変換素子、及び、光電変換素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一局面の光電変換素子は、第１電極層と、前記第１電極層に積層されるｐ型半導体層と、前記ｐ型半導体層に積層されるｎ型半導体層と、前記ｎ型半導体層に積層されるノンドープの酸化ガリウム層と、前記ノンドープの酸化ガリウム層に積層される第２電極層とを具え、前記ｎ型半導体層は、酸素欠陥又は不純物注入によってキャリア濃度が増大された酸化ガリウム層で構成される。
【発明の効果】
【００１１】
暗電流を低減し、良好なｐｎ接合が得られ、暗電流を低減でき、高Ｓ／Ｎ比が得られる可視光用の光電変換素子、及び、光電変換素子の製造方法を提供できるという特有の効果が得られる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態の光電変換素子１０の断面を示す図である。
【図２】実施の形態の光電変換素子１０の暗電流−電圧特性を示す図である。
【図３】実施の形態の光電変換素子１０の逆バイアス時における光電流（暗電流）−電圧特性を示す図である。
【図４】実施の形態の光電変換素子１０の量子効率の照射光波長依存性を示す図である。
【図５】ｐ型半導体層３の表面の変質の有無による暗電流特性の違いを示す図である。
【発明を実施するための形態】
【００１３】
以下、本発明の光電変換素子、及び、光電変換素子の製造方法を適用した実施の形態について説明する。
【００１４】
図１は、実施の形態の光電変換素子１０の断面を示す図である。
【００１５】
実施の形態の光電変換素子１０は、基板１、電極２、ｐ型半導体層３、ｎ型半導体層４、ノンドープ酸化ガリウム層５、及び電極６を含む。
【００１６】
実施の形態は、ｐ型半導体層３にカルコパイライト型半導体を使用し、光電変換素子のｎ型半導体層４にワイドギャップｎ型半導体である酸化ガリウム（Ｇａ２Ｏ３）を使用し、酸素欠陥やドーパント元素により酸化ガリウムのキャリア濃度を増大させることで、暗電流を低減させ、かつ可視光に感度をもつ光電変換素子１０を提供することを目的とする。
【００１７】
基板１は、例えば、ガラス基板を用いることができる。光電変換素子１０は、図１における上側又は下側のどちらから光を入射させてもよい。例えば、上側から光を入射させる場合は、電極６には透光性のある電極であることが要求されるが、基板１は透明でなくてもよい。この場合には、基板１として、例えば、シリコン基板等を用いてもよい。
【００１８】
また、下側から光を入射させる場合は、基板１及び電極２は透光性のある基板及び電極であることが要求されるが、電極６は透明でなくてもよい。なお、基板１、電極２、及び電極６がすべて透光性を有するように構成されてもよい。
【００１９】
電極２は、例えば、金、又は、モリブデン、タングステン、タンタルなどの薄膜電極を用いることができる。電極２は、負極性電極として用いられる。電極２は、第１電極層の一例である。
【００２０】
例えば、金薄膜は、蒸着法で基板１の表面に作製すればよく、モリブデン、タングステンン、タンタル薄膜は、スパッタ法等で基板１の表面に作製すればよい。金薄膜やモリブデン、タングステン、タンタル薄膜に透光性を持たせたい場合は、透光性を確保できる程度に薄い膜厚にすればよい。また、電極２として、蒸着法等によって形成されるＩＴＯ（Indium Tin Oxide）膜を用いてもよい。なお、電極２は、導電膜で構成されていればよいため、ここに記載する材料のものに限定されない。
【００２１】
ｐ型半導体層３は、カルコパイライト型半導体（例えば、ＣｕＩｎ１−ｘＧａｘＳｅ１−ｙＳｙ等）で構成される。ここで、ＣｕＩｎ１−ｘＧａｘＳｅ１−ｙＳｙにおけるｘは０〜１（０≦ｘ≦１）、ｙは０〜１（０≦ｙ≦１）である。
【００２２】
カルコパイライト型半導体によるｐ型半導体層３は、例えば、多元蒸着法、ＭＢＥ法（三段階法）、スパッタリング法等で電極２の上に形成することができ、膜厚は、例えば、０．５μｍ〜３μｍ程度である。
【００２３】
ｐ型半導体層３には、電極２と電極６との間で直流電圧が印加される。直流電圧は、電極２を負極性電極とし、電極６を正極性電極とする向きに、電極２と電極６との間に直流電源を接続することによって印加することができる。
【００２４】
ｎ型半導体層４は、電極６からｐ型半導体層３への正孔の注入を阻止する（抑制する）層であり、酸化ガリウム（Ｇａ２Ｏ３）層で構成される。ｐ型半導体層３として用いるカルコパイライト型半導体層は、キャリア濃度が１０１５〜１０１７ /cm-3と酸化ガリウムと比較して高いため、実施の形態１では、ｎ型半導体層４として用いる酸化ガリウム（Ｇａ２Ｏ３）膜のキャリア濃度を高くしている。ｎ型半導体層４として用いる酸化ガリウム（Ｇａ２Ｏ３）膜のバンドギャップは、一例として、４．９ｅＶ程度である。
【００２５】
このようにキャリア濃度の高い酸化ガリウム（Ｇａ２Ｏ３）層は、例えば、パルスレーザ蒸着法でｐ型半導体層３の上に形成することができる。ｎ型半導体層４の膜厚は、例えば、０．０１μｍ〜１μｍ程度である。キャリア濃度の高い酸化ガリウム（Ｇａ２Ｏ３）層をパルスレーザ蒸着法で形成するのは、結合エネルギーが高く、真空蒸着法やスパッタリング法では形成が難しいためである。
【００２６】
ｎ型半導体層４をパルスレーザ蒸着法（PLD: Pulse Laser Deposition）で成膜するときは、ターゲット材料としてはＳｎＯ２を０％〜１０％含有するＧａ２Ｏ３を使用する。また、パルスレーザ蒸着法で使用するパルスレーザの周波数は、例えば、１Ｈｚ以下とすることが望ましい。１Ｈｚ以下のように低いパルス周波数のレーザを使用することで、ｎ型半導体層４として成膜される錫ドープ酸化ガリウム（錫ドープＧａ２Ｏ３）膜の透過率および、均一性が向上し、光電変換素子の量子効率を向上させることができる。
【００２７】
また、ｎ型半導体層４の成膜時の基板温度は室温から８００℃、酸素分圧を０Ｐａ〜１Ｐａとするのがよい。ターゲット材料としてはＳｎＯ２を０％〜１０％含有するＧａ２Ｏ３を用いることにより、ｎ型半導体層４として用いる酸化ガリウム（Ｇａ２Ｏ３）層にＳｎを注入することができる。
【００２８】
また、不純物はＳｎに限らず、例えば、Ｇｅ、Ｓｉ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、又はＷのうちの少なくとも一つの元素を用いてもよい。また、Ｓｎとともに、これらのうちのいずれかの元素を用いてもよい。
【００２９】
また、ｎ型半導体層４として用いる酸化ガリウム（Ｇａ２Ｏ３）層のキャリア濃度を高くするためには、不純物を注入する代わりに、酸素欠陥を含む酸化ガリウム（Ｇａ２Ｏ３）層を形成してもよい。
【００３０】
上述のように、ｎ型半導体層４として用いる酸化ガリウム（Ｇａ２Ｏ３）層のキャリア濃度を増大させているのは、ｐ型半導体層３として用いるカルコパイライト型半導体層のキャリア濃度とのバランスを取ることにより、空乏層をカルコパイライト型半導体層の側にシフトさせるためである。
【００３１】
不純物注入又は酸素欠陥によってキャリア濃度が増大されていない酸化ガリウム（Ｇａ２Ｏ３）層のキャリア濃度は１０１０ｃｍ−３程度以下であるのに対して、カルコパイライト型半導体層のキャリア濃度は１０１５〜１０１７ｃｍ−３程度であるため、キャリア濃度に大きな差がある。
【００３２】
このような状態では、キャリア濃度が増大されていない酸化ガリウム（Ｇａ２Ｏ３）層（ｎ層）と、カルコパイライト型半導体層（ｐ層）とを接合しても、空乏層は酸化ガリウム（Ｇａ２Ｏ３）層（ｎ層）の内部に主体的に形成される。
【００３３】
実施の形態では、空乏層をカルコパイライト型半導体層に拡げて分光感度を可視光側にシフトさせるために、ｎ型半導体層４として用いる酸化ガリウム（Ｇａ２Ｏ３）層のキャリア濃度を増大させている。
【００３４】
ｐ型半導体層３の上にｎ型半導体層４を積層形成する際には、ｐ型半導体層３の表面を大気暴露させないようにすることが好ましい。ｐ型半導体層３の表面を大気暴露させることなくｎ型半導体層４を形成することで、ｐ型半導体層３表面の変質を抑制することができ、大気暴露させた場合よりも暗電流を低減できる。なお、このようにｐ型半導体層３の表面を大気暴露させることなく変質を抑制することの効果については、図５を用いて後述する。
【００３５】
ノンドープ酸化ガリウム層５は、ｎ型半導体層４の上に積層される。ノンドープ酸化ガリウム層５は、例えば、スパッタリング法、パルスレーザ蒸着法等で形成すればよく、膜厚５０〜４００ｎｍのノンドープ酸化ガリウム（Ｇａ２Ｏ３）を形成すればよい。ノンドープ酸化ガリウム層５は、ｎ型半導体層４（不純物注入又は酸素欠陥によってキャリア濃度が増大されていない酸化ガリウム（Ｇａ２Ｏ３）層）よりも導電性がかなり低いため、半導体よりも絶縁体に近い。このため、ノンドープ酸化ガリウム層５を所謂半絶縁性を有する半絶縁層として取り扱うことができる。
【００３６】
ノンドープ酸化ガリウム層５の成膜時の基板温度は室温から４００℃の範囲、酸素分圧は０Ｐａ〜１Ｐａの範囲に設定することが望ましい。ノンドープ酸化ガリウム層５の成膜条件は、その比抵抗が例えば１０１1Ωｃｍ以上の範囲に入るように適宜設定すればよい。
【００３７】
電極６は、例えば、ＩＴＯ膜で構成される。ＩＴＯ膜は、蒸着法等によってノンドープ酸化ガリウム層５の上に形成される。電極６は、正極性電極として用いられる。電極６は、第２電極層の一例である。
【００３８】
また、電極６としては、電極２と同様に、金薄膜など他の金属薄膜を用いてもよい。なお、電極２は、高い可視光透過率は必ずしも必要ではなく、導電性材料で構成されていればよいため、ここに記載する材料のものに限定されない。
【００３９】
図２は、実施の形態の光電変換素子１０の暗電流−電圧特性を示す図である。図２に示す暗電流(Dark)−電圧特性は、ｐ型半導体層３としてＣuＩn0.48Ｇa0.52Ｓ2膜、ｎ型半導体層４として錫をドープしたＧａ２Ｏ３膜、ノンドープ酸化ガリウム層５としてノンドープＧａ２Ｏ３膜（半絶縁層）を含む光電変換素子１０によって得られた特性である。
【００４０】
ＣuＩn0.48Ｇa0.52Ｓ2膜（ｐ型半導体層３）は、スパッタリング法で成膜しており、膜厚は１μｍ、基板１を加熱せずに成膜を行った。
【００４１】
錫ドープＧａ２Ｏ３（ｎ型半導体層４）を成膜するためのパルスレーザ蒸着法による基板温度は３００℃で、錫ドープＧａ２Ｏ３（ｎ型半導体層４）の膜厚は５０ｎｍである。
【００４２】
ノンドープＧａ２Ｏ３膜（ノンドープ酸化ガリウム層５）は、パルスレーザ蒸着法で成膜しており、基板温度は室温、膜厚は１００ｎｍである。
【００４３】
このような作製条件で作製した光電変換素子１０は、図２に示すように、明瞭な整流特性を示した。このような特性より、光電変換素子１０の内部で良好なｐｎ接合が得られていることが確認できる。例えば、ノンドープ酸化ガリウム層５のように高抵抗の半絶縁層を設けない場合に、ｐ型半導体層３の膜質が悪くてピンホール等が生じていると、ピンホール等による電極間の導通によって電極２と電極６とが（ごく薄いｎ型半導体層４を介して）部分的に導通し、良好なｐｎ接合が得られないおそれがある。
【００４４】
これに対して、実施の形態の光電変換素子１０では、ｐ型半導体層３及びｎ型半導体層４の積層体と、電極６との間にノンドープ酸化ガリウム層５を設けることにより、ｐ型半導体層３にピンホール等が存在し、このピンホール等による電極間の導通が生じていても、半絶縁層としてのノンドープ酸化ガリウム層５でピンホール等を覆うことができる。このため、光電変換素子１０の内部に良好なｐｎ接合を得ることができ、図２に示すような明瞭な整流特性が得られたものと考えられる。
【００４５】
図３は、実施の形態の光電変換素子１０の逆バイアス時における光電流（暗電流）−電圧特性を示す図である。図３における横軸の電圧値は逆バイアスの電圧値を示しており、逆バイアスの向きは、電極６を基準として電極２に正電圧を印加する向きである。また、図３には、青(Blue)、緑(Green)、赤(Red)の３つの波長帯域に分けた光電流と、暗電流(Dark)と線種を分けて示す。
【００４６】
また、図３に示す光電流（暗電流）−電圧特性は、ｐ型半導体層３としてＣuＩn0.48Ｇa0.52Ｓ2膜、ｎ型半導体層４として錫ドープＧａ２Ｏ３膜、ノンドープ酸化ガリウム層５としてノンドープＧａ２Ｏ３膜（半絶縁層）を含む光電変換素子１０において、逆バイアスを印加した時に得られた光電流（暗電流）−電圧特性である。
【００４７】
逆バイアスとしての印加電圧が３Ｖを超えたあたりから信号電流が急激に増大しており、光生成電荷のアバランシェ増倍現象が始まっていることが分かる。一方、暗電流の増倍現象は、信号電流よりも印加電圧を要していることがわかる。アバランシェ増倍は、電荷のインパクトイオン化による現象であるが、インパクトイオン化を引き起こす電荷が暗時には非常に少ないためだと考えられる。
【００４８】
図４は、実施の形態の光電変換素子１０の量子効率の照射光波長依存性を示す図である。図４に示す量子効率の照射光波長依存性は、ｐ型半導体層３としてＣuＩn0.48Ｇa0.52Ｓ2膜、ｎ型半導体層４として錫ドープＧａ２Ｏ３膜、ノンドープ酸化ガリウム層５としてノンドープＧａ２Ｏ３膜（半絶縁層）を含む光電変換素子１０において得られた特性である。また、図４には、逆バイアスを０Ｖ、１Ｖ、２Ｖ、３Ｖ、３．５Ｖ、４Ｖに設定した場合の量子効率の照射光波長依存性を示す。
【００４９】
ここでは、ｐ型半導体層３としてのＣuＩn0.48Ｇa0.52Ｓ2膜（ＣＩＧＳ膜）をスパッタリング法で成膜しているため、組成ずれや結晶性の不良があることから、印加電圧０Ｖの最大量子効率は約５％と低い値であるが、印加電圧３．５Ｖでは、光生成電荷のアバランシェ増倍現象により可視光全域で量子効率は１００％を超えることがわかる。
【００５０】
このように、実施の形態の光電変換素子１０では、１０Ｖ以下の低電圧で光生成電荷のアバランシェ増倍現象を起こすことができる。
【００５１】
以上、実施の形態の光電変換素子１０は、ｐ型半導体層３にカルコパイライト型半導体を使用し、光電変換素子のｎ型半導体層４にワイドギャップｎ型半導体である酸化ガリウム（Ｇａ２Ｏ３）を使用し、酸素欠陥やドーパント元素により酸化ガリウムのキャリア濃度を増大させ、さらに、ｐ型半導体層３及びｎ型半導体層４の積層体と、電極６との間にノンドープ酸化ガリウム層５を設けることによって実現される。
【００５２】
そして、このような光電変換素子１０を用いることにより、暗電流を低減し、可視光に感度を持ち、良好なｐｎ接合を有し、アバランシェ増倍による高い量子効率を得ることができる。
【００５３】
例えば、ノンドープ酸化ガリウム層５のような半絶縁層を設けない場合に、ｐ型半導体層３の膜質が悪くてピンホール等が生じていると、電極２と電極６とが部分的に導通し、良好なｐｎ接合が得られないおそれがある。
【００５４】
しかしながら、実施の形態の光電変換素子１０では、ｐ型半導体層３及びｎ型半導体層４の積層体と、電極６との間に半絶縁層としてのノンドープ酸化ガリウム層５を設けることにより、電極間の導通の原因となるピンホール等を覆うことができ、光電変換素子１０の内部に良好なｐｎ接合を形成される結果、明瞭な整流特性とアバランシェ増倍による高い量子効率を得ることができる。
【００５５】
また、実施の形態によれば、１０Ｖ以下の低電圧で光生成電荷のアバランシェ増倍現象を起こすことができ、高感度センサーへの応用が可能な光電変換素子１０を提供することができる。
【００５６】
最後に、ｐ型半導体層３の表面の変質の抑制について評価を行った結果について説明する。図５は、ｐ型半導体層３の表面の変質の有無による暗電流特性の違いを示す図である。ここでは、ｐ型半導体層３とノンドープＧａ２Ｏ３層５との間にｎ型半導体層４を形成せずに、ｐ型半導体層３の上に直接的にノンドープＧａ２Ｏ３層５を形成した素子で、ｐ型半導体層３の表面の変質の抑制について評価を行った。
【００５７】
ｐ型半導体層３の表面の変質を抑制するという観点からは、ｐ型半導体層３の上に直接的にノンドープＧａ２Ｏ３層５を形成した素子においても、ｐ型半導体層３とノンドープＧａ２Ｏ３層５との間にｎ型半導体層４を形成した光電変換素子１０と同様の効果が得られるからである。
【００５８】
図５に三角形のプロットで示す暗電流特性は、ｐ型半導体層３としてＣuＩn0.5Ｇa0.5Ｓe2膜をＭＢＥ法（３段階法）で成膜した後、ノンドープＧａ２Ｏ３膜（半絶縁層）をスパッタリング法で成膜した素子において、逆バイアスを印加した時に得られた暗電流−電圧特性である。
【００５９】
また、丸形のプロットで示す比較用の暗電流特性は、ＣuＩn0.5Ｇa0.5Ｓe2膜をＭＢＥ法（３段階法）で成膜した後、一旦、ＣuＩn0.5Ｇa0.5Ｓe2膜表面を大気暴露させた後に、ノンドープＧａ２Ｏ３層５（半絶縁層）をスパッタリング法で成膜した素子において得られた暗電流−電圧特性である。
【００６０】
両素子におけるｐ型半導体層３及びノンドープＧａ２Ｏ３層５の成膜条件は次の通りである。ｐ型半導体層３は、ＭＢＥ装置において、第１段階成膜では、Ｉｎ、Ｇａ、Ｓｅをそれぞれボート温度８８０℃、１０００℃、２１０℃とし、基板温度３５０℃で１２分間成膜した。第２段階成膜では、Ｃｕ、Ｓｅをそれぞれボート温度１１５０℃、２１０℃とし、基板温度を３５０℃から５５０℃へ昇温（昇温速度：３０℃／分）しながら８分間成膜した。第３段階では、Ｉｎ、Ｇａ、Ｓｅをそれぞれボート温度８６０℃、９７５℃、２１０℃とし、基板温度５００℃で２分間成膜した。ｐ型半導体層３の膜厚は１μｍである。
【００６１】
ノンドープＧａ２Ｏ３層５は、スパッタリング装置において、基板温度２５℃、ＲＦ出力１４０Ｗ、酸素導入量１ｓｃｃｍ、アルゴン導入量１３ｓｃｃｍの条件で２０分４５秒の成膜時間で形成した。ノンドープＧａ２Ｏ３層５の膜厚は１００ｎｍである。
【００６２】
図５に示すように、ＣuＩn0.5Ｇa0.5Ｓe2膜（ｐ型半導体層３）を成膜後、その表面を大気暴露させることなく、真空状態を保ったまま別の成膜室へサンプルを移送し、酸化ガリウム層（Ｇａ２Ｏ３層５）を成膜することで、大気暴露によるＣuＩn0.5Ｇa0.5Ｓe2膜（ｐ型半導体層３）表面の変質が抑制され、大気暴露させた場合よりも暗電流を低減させることができる。
【００６３】
従って、ｐ型半導体層３とノンドープＧａ２Ｏ３層５との間にｎ型半導体層４を形成した光電変換素子１０においても、同様に、ＣuＩn0.5Ｇa0.5Ｓe2膜（ｐ型半導体層３）を成膜後、その表面を大気暴露させることなく、真空状態を保ったまま別の成膜室へサンプルを移送し、ｎ型半導体層４を成膜し、さらに、大気暴露させることなく別の成膜室に移送して酸化ガリウム層（Ｇａ２Ｏ３層５）を成膜することで、大気暴露によるＣuＩn0.5Ｇa0.5Ｓe2膜（ｐ型半導体層３）表面の変質が抑制され、大気暴露させた場合よりも暗電流を低減させた光電変換素子１０を作製できる。
【００６４】
ｎ型半導体層４は、ワイドギャップｎ型半導体である酸化ガリウム（Ｇａ２Ｏ３）を使用し、酸素欠陥やドーパント元素により酸化ガリウムのキャリア濃度を増大させてあるため、ＣuＩn0.5Ｇa0.5Ｓe2膜（ｐ型半導体層３）を成膜後、大気暴露させることなく、真空状態を保ったままｎ型半導体層４を成膜することは、欠陥準位の低減に非常に有効的である。なお、大気暴露させることなくとは、大気よりも減圧された環境（減圧下）で、成膜後のＣuＩn0.5Ｇa0.5Ｓe2膜（ｐ型半導体層３）を次の成膜室に移動させることをいう。
【００６５】
以上、本発明の例示的な実施の形態の光電変換素子、及び、光電変換素子の製造方法について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
【符号の説明】
【００６６】
１０  光電変換素子
１  基板
２  電極
３  ｐ型半導体層
４  ｎ型半導体層
５  ノンドープ酸化ガリウム層
６  電極
【図１】
2015099915.tif 000003
【図２】
2015099915.tif 000004
【図３】
2015099915.tif 000005
【図４】
2015099915.tif 000006
【図５】
2015099915.tif 000007