(57)【要約】【課題】アナログ入力パスを複数搭載し、時分割でアナログ・デジタル変換する回路において、特定チャンネルの特性劣化を抑制すること。【解決手段】サンプルホールド回路１ａ，１ｂは、アナログ入力信号をそれぞれ入力信号として保持・出力する。マルチプレクサ回路２は、サンプルホールド回路の出力信号を切り替える。Ａ／Ｄコンバータ回路３は、マルチプレクサ回路２からのアナログ信号をデジタル信号に変換し、時分割動作する。乱数発生回路５は、Ａ／Ｄコンバータ回路３の制御信号に同期して乱数を発生する。デジタル回路４は、乱数発生回路５により乱数制御された信号に基づいて、Ａ／Ｄコンバータ回路３の出力信号を並び替える。時分割動作を行うＡ／Ｄコンバータ回路３への入力信号を乱数発生回路５により乱数制御で切り替えることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数系統のアナログ信号が入力される複数の入力パスと、
該複数の入力パスから選択された信号が入力される時分割動作を行う回路と、
乱数を発生する乱数発生回路と、を備え、
前記乱数の基づき、前記時分割動作を行う回路への入力パスが乱数制御で切り替えられることを特徴とするアナログ信号回路。
【請求項２】
前記複数の入力パスは、マルチプレクサ回路により乱数制御で切り替えられることを特徴とする請求項１に記載のアナログ信号回路。
【請求項３】
前記時分割動作を行う回路は、前記マルチプレクサ回路に信号を出力する複数のサンプルホールド回路を有することを特徴とする請求項２に記載のアナログ信号回路。
【請求項４】
前記マルチプレクサ回路からの信号が入力されるＡ／Ｄコンバータと、
該Ａ／Ｄコンバータからの信号が入力され、前記乱数に基づき複数のアナログ信号に其々対応した複数のデジタル信号が出力されるようにデジタルデータを復元するデジタル回路と、
を備えることを特徴とする請求項２又は３に記載のアナログ信号回路。
【請求項５】
複数系統のアナログ入力信号をそれぞれ入力信号として保持・出力する複数のサンプルホールド回路と、
該複数のサンプルホールド回路に接続され、該サンプルホールド回路の出力信号を切り替えるマルチプレクサ回路と、
該マルチプレクサ回路からのアナログ信号をデジタル信号に変換し、時分割動作するＡ／Ｄコンバータ回路と、
乱数を発生する乱数発生回路と、
該乱数発生回路により乱数制御された信号に基づいて、前記Ａ／Ｄコンバータ回路の出力信号を並び替えるデジタル回路と、を備え、
前記マルチプレクサ回路は、前記時分割動作を行う前記Ａ／Ｄコンバータ回路への入力信号を前記乱数発生回路により乱数制御で切り替えられることを特徴とするアナログ信号回路。
【請求項６】
前記複数系統が、２系統であることを特徴とする請求項１〜５のいずれか一項に記載のアナログ信号回路。
【請求項７】
請求項１〜６のいずれか一項に記載のアナログ信号回路と、該アナログ信号回路の電源電圧を生成するチャージポンプ回路とが、同一ＩＣチップ内に配置されたことを特徴とするアナログフロントエンド。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、時分割処理を行うアナログ信号回路に関し、より詳細には、同一パッケージ内のノイズ源の影響で特定チャンネルのアナログ特性が劣化するアナログ信号回路において、特性劣化を抑制することのできるアナログ信号回路に関する。
【背景技術】
【０００２】
各種画像センサや画像処理装置等、アナログ信号をデジタル信号に変換する必要のある電子機器では、多くのデータを高速に処理することが求められる。さらに、近年、これらの画像信号処理チップはセンサモジュールへ搭載される傾向にあることから、チップ面積の低減が強く要求されている。このような要求に応えるべく、多数のアナログ信号パスに対してＡ／Ｄコンバータ回路を一つのみ搭載し、複数チャンネルのアナログ信号を時分割処理する回路が知られている。
【０００３】
例えば、特許文献１には、ＡＤコンバータを利用したデジタル信号処理装置などに用いられる信号処理システムが開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−２５２８２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ここで、センサモジュールのエリア削減のために、画像処理チップが電源回路を取り込んだ場合について検討してみる。ここでは電源回路として、チャージポンプを搭載しているものとする。
図５は、従来のアナログ信号回路のブロック図で、サンプルホールド回路とマルチプレクサ回路とＡ／Ｄコンバータ回路とチャージポンプ回路とにより構成されているブロック図である。
【０００６】
入力信号を保持・出力するサンプルホールド回路１１ａ，１１ｂと、２つのサンプルホールド回路１１ａ，１１ｂの出力のうち１つを選択して出力するマルチプレクサ回路１２と、アナログ信号をデジタル信号に変換するＡ／Ｄコンバータ回路１３及びチャージポンプ回路１４とを同一チップ内に配置した回路構成である。アナログ入力パスは、ＶＩＮ０、ＶＩＮ１の２系統あり、サンプルホールド回路は２つ搭載しているが、Ａ／Ｄコンバータ回路１３は、１つのみ搭載している。
【０００７】
図６は、図５に示したチャージポンプ回路を説明するための回路構成図である。チャージポンプ回路１４は、スイッチＳＷ３〜６とキャパシタＣ１、Ｃ２とを備えている。
図７（ａ）乃至（ｊ）は、図５に示したアナログ信号回路及び図６に示したチャージポンプ回路の動作を説明するための制御信号及び状態をタイミングチャートで示す図で、チャージポンプ回路１４のスイッチＳＷ３〜６を制御する制御信号φ１、φ２の出力タイミングを示すタイミングチャート、チャージポンプ動作によってノイズが重畳している電源ＶＤＤ、ＶＳＳのグラフ、サンプルホールド回路及びＡ／Ｄコンバータ回路の動作タイミングを示すタイミングチャート及び状態遷移図の一例を示している。
【０００８】
図７（ａ）は制御信号φ１、図７（ｂ）は制御信号φ２、図７（ｃ）はＶＤＤ及びＶＳＳの様子、図７（ｄ）は制御信号φ３、図７（ｅ）は制御信号φ４、図７（ｆ）はサンプルホールド回路の状態、図７（ｇ）は制御信号ＣＨＳＥＬ、図７（ｈ）は制御信号φ５、図７（ｉ）は制御信号φ６、図７（ｊ）はＡ／Ｄコンバータ回路の状態をそれぞれ示している。
【０００９】
図７（ａ）及び（ｂ）に示すように、制御信号φ１がＨｉｇｈレベルであるときには、制御信号φ２はＬｏｗレベルになる。また、制御信号φ１がＬｏｗレベルであるときには、制御信号φ２はＨｉｇｈレベルになるが、互いにノンオーバーランプの関係にある。
同様に、制御信号φ３がＨｉｇｈレベルであるときには、制御信号φ４はＬｏｗレベルになる。また、制御信号φ３がＬｏｗレベルであるときには、制御信号φ４はＨｉｇｈレベルになるが、互いにノンオーバーランプの関係にある。
【００１０】
同様に、制御信号φ５がＨｉｇｈレベルであるときには、制御信号φ６はＬｏｗレベルになる。また、制御信号φ５がＬｏｗレベルであるときには、制御信号φ６はＨｉｇｈレベルになるが、互いにノンオーバーランプの関係にある。
チャージポンプ回路１４では、制御信号φ１がＨｉｇｈレベル、制御信号φ２がＬｏｗレベルのときにスイッチＳＷ３、ＳＷ５が接続状態となり、ＳＷ４、ＳＷ６が切断状態となる。このとき、キャパシタＣ１の両端にはそれぞれＶＤＤ、ＶＳＳが接続され（ＶＤＤ−ＶＳＳ）の電荷が保持される。
【００１１】
次に、制御信号φ１がＬｏｗレベル、制御信号φ２がＨｉｇｈレベルのときにスイッチＳＷ４，ＳＷ６が接続状態となり、ＳＷ３、ＳＷ５が切断状態となる。このとき、先ほどＶＳＳに接続されていたノードにＶＤＤが接続され、ＶＤＤが接続されていたノードはオープンとなる。従って、電荷保存則からこのオープンノードの電位は２ＶＤＤとなり、このスイッチング動作を繰り返すことで、キャパシタＣ２に（２ＶＤＤ−ＶＳＳ）分の電荷を保持させることができる。
【００１２】
しかし、このスイッチングにより、Ｃ１をチャージ・ディスチャージするのに必要な電荷がＶＤＤ、ＶＳＳを通して移動することで、ＶＤＤ、ＶＳＳにスイッチングノイズが重畳されてしまう（図７（ｃ））。
続いて、ノイズが重畳しているＶＤＤ、ＶＳＳを用いてサンプルホールド回路及びＡ／Ｄコンバータ回路を駆動する際の課題について説明する。
【００１３】
サンプルホールド回路１１ａ，１１ｂは２つ搭載しており、どちらのサンプルホールド回路も制御信号φ３がＨｉｇｈレベルのときにサンプル動作、制御信号φ４がＨｉｇｈレベルのときにホールド動作を行っている。Ａ／Ｄコンバータ回路１３は、１つしか搭載していないので、サンプルホールド回路の倍の動作を行う必要がある。
つまり、サンプルホールド回路がホールド動作中に、Ａ／Ｄコンバータ回路１３は、チャンネル０とチャンネル１、２つのサンプルホールド回路の出力をサンプルする必要がある。具体的には、制御信号φ５がＨｉｇｈレベルのときの制御信号ＣＨＳＥＬのレベルに応じて、マルチプレクサ回路１２のスイッチＳＷ１及びＳＷ２の接続・切断を切り替えている。
【００１４】
図５及び図７（ｈ）及び（ｇ）では、制御信号φ５がＨｉｇｈレベル、制御信号ＣＨＳＥＬがＨｉｇｈレベルのときＳＷ１が接続状態、ＳＷ２が切断状態となり、制御信号φ５がＨｉｇｈレベル、制御信号ＣＨＳＥＬがＬｏｗレベルのときＳＷ２が接続状態、ＳＷ１が切断状態となる。このように、サンプルホールド回路１１ａ，１１ｂの出力をマルチプレクサ回路１２で切り替え、Ａ／Ｄコンバータ回路１３を時分割動作させることで２系統のアナログ信号を１つのＡ／Ｄコンバータ回路１３で処理することができる。
【００１５】
しかしながら、チャージポンプ回路１４のスイッチング動作によってＶＤＤに大きいノイズが発生しており、そのタイミングは、常にＡ／Ｄコンバータ回路１３のチャンネル０のサンプリングで起きている（図７（ｃ）及び（ｊ））。その結果、チャネル０のＡ／Ｄコンバータ出力信号に電源ノイズによるオフセット成分が重畳する恐れがある。
図８（ａ）乃至（ｊ）は、図５に示したアナログ信号回路及び図６に示したチャージポンプ回路の動作を説明するための制御信号及び状態の他の例をタイミングチャートに示す図である。
【００１６】
図８（ａ）乃至（ｊ）と図７（ａ）乃至（ｊ）の違いは、チャージポンプの制御信号φ１とφ２のみで、図７（ａ）及び（ｂ）に比べて、図８（ａ）及び（ｂ）の制御信号φ１、φ２は周期が２倍になっている。その他の制御信号は、図７（ｃ）乃至（ｊ）と同じなので説明は省略する。
図８（ａ）及び（ｂ）のタイミングにおいてもＶＤＤ及びＶＳＳにノイズが発生するが、ＶＤＤへ大きいノイズが重畳する間隔は、図７（ａ）及び（ｂ）のときに比べて２倍になっている。その結果、チャンネル０のＡ／Ｄコンバータ出力信号へのノイズの重畳は、サンプリング２回につき１回となる。ＶＤＤのノイズによってＡ／Ｄコンバータ出力信号へ重畳するオフセット量が一定だと仮定すると、（（サンプリング周波数＝Ｆｓ）／２）の周波数の信号成分が重畳していることになる。
【００１７】
図９は、図５に示したＡ／Ｄコンバータの状態を示す状態遷移図で、制御信号ＣＨＳＥＬとＡ／Ｄコンバータ回路の状態の関係を示している。Ａ／Ｄコンバータ回路がチャンネル０のデータを処理しているときに、２サンプルに１回チャージポンプによる電源ノイズが発生している様子を示している。
図１０は、図９に示したＡ／Ｄコンバータ出力にＦＦＴ処理を施したときの周波数スペクトルを示す図で、周波数ＦｉｎのＳｉｎｅ波入力を処理しているときの、０チャンネルのＡ／Ｄコンバータのデジタル出力信号をＦＦＴ処理した際に得られる周波数スペクトル分布を示している。横軸に信号周波数、縦軸に信号強度を表す。
【００１８】
チャージポンプのスイッチング動作に起因する電源ノイズの影響で、アナログ信号周波数Ｆｉｎのピークとは別にＦｓ／２のところにもう一つピークが現れている。
デジタル信号に重畳するのがＤＣオフセットであればデジタル補正も可能だが、図１０のように、特定の周波数にトーンとして現れると、画像で見た時に縦筋ノイズとなって映ってしまい、これを補正することは困難である。
【００１９】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、同一パッケージ内のノイズ源の影響で特定チャンネルのアナログ特性の劣化を抑制するアナログ信号回路を提供することにある。
【課題を解決するための手段】
【００２０】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、複数系統のアナログ信号が入力される複数の入力パスと、該複数の入力パスから選択された信号が入力される時分割動作を行う回路と、乱数を発生する乱数発生回路と、を備え、前記乱数の基づき、前記時分割動作を行う回路への入力パスが乱数制御で切り替えられることを特徴とするアナログ信号回路である。
【００２１】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記複数の入力パスは、マルチプレクサ回路により乱数制御で切り替えられることを特徴とする。
また、請求項３に記載の発明は、請求項２に記載の発明において、前記時分割動作を行う回路は、前記マルチプレクサ回路に信号を出力する複数のサンプルホールド回路を有することを特徴とする。
【００２２】
また、請求項４に記載の発明は、請求項２又は３に記載の発明において、前記マルチプレクサ回路からの信号が入力されるＡ／Ｄコンバータと、該Ａ／Ｄコンバータからの信号が入力され、前記乱数に基づき複数のアナログ信号に其々対応した複数のデジタル信号が出力されるようにデジタルデータを復元するデジタル回路と、を備えることを特徴とする。
【００２３】
また、請求項５に記載の発明は、複数系統のアナログ入力信号をそれぞれ入力信号として保持・出力する複数のサンプルホールド回路と、該複数のサンプルホールド回路に接続され、該サンプルホールド回路の出力信号を切り替えるマルチプレクサ回路と、該マルチプレクサ回路からのアナログ信号をデジタル信号に変換し、時分割動作するＡ／Ｄコンバータ回路と、乱数を発生する乱数発生回路と、該乱数発生回路により乱数制御された信号に基づいて、前記Ａ／Ｄコンバータ回路の出力信号を並び替えるデジタル回路と、を備え、前記マルチプレクサ回路は、前記時分割動作を行う前記Ａ／Ｄコンバータ回路への入力信号を前記乱数発生回路により乱数制御で切り替えられることを特徴とするアナログ信号回路である。
【００２４】
また、請求項６に記載の発明は、請求項１〜５のいずれか一項に記載の発明において、前記複数系統が、２系統であることを特徴とする。
また、請求項７に記載の発明は、請求項１〜６のいずれか一項に記載のアナログ信号回路と、該アナログ信号回路の電源電圧を生成するチャージポンプ回路とが、同一ＩＣチップ内に配置されたことを特徴とするアナログフロントエンドである。
【発明の効果】
【００２５】
本発明によれば、時分割処理を行うアナログ信号回路に関し、特に、同一パッケージ内のノイズ源の影響で特定チャンネルのアナログ特性が劣化するアナログ信号回路において、特性劣化を抑制するアナログ信号回路を実現できる。
【図面の簡単な説明】
【００２６】
【図１】本発明に係るアナログ信号回路の実施形態を説明するためのブロック図である。
【図２】（ａ）乃至（ｊ）は、図１に示したアナログ信号回路の動作を説明するための制御信号及び状態をタイミングチャートで示す図である。
【図３】本発明に係るＡ／Ｄコンバータの状態の一例を示す状態遷移図である。
【図４】本発明に係るＡ／Ｄコンバータ出力にＦＦＴ処理を施したときの周波数スペクトルを示す図である。
【図５】従来のアナログ信号回路のブロック図である。
【図６】図５に示したチャージポンプ回路を説明するための回路構成図である。
【図７】（ａ）乃至（ｊ）は、図５に示したアナログ信号回路及び図６に示したチャージポンプ回路の動作を説明するための制御信号及び状態をタイミングチャートで示す図である。
【図８】（ａ）乃至（ｊ）は、図５に示したアナログ信号回路及び図６に示したチャージポンプ回路の動作を説明するための制御信号及び状態の他の例をタイミングチャートに示す図である。
【図９】図５に示したＡ／Ｄコンバータの状態を示す状態遷移図である。
【図１０】図９に示したＡ／Ｄコンバータ出力にＦＦＴ処理を施したときの周波数スペクトルを示す図である。
【発明を実施するための形態】
【００２７】
以下、図面を参照して本発明の実施の形態について説明する。
図１は、本発明に係るアナログ信号回路の実施形態を説明するためのブロック図である。図中符号１ａ，１ｂはサンプルホールド回路、２はマルチプレクサ回路、２ａ，２ｂはスイッチ、３はＡ／Ｄコンバータ回路、４はデジタル回路、５はＰＮＧＥＮ回路（乱数発生回路）を示している。
【００２８】
本実施形態のアナログ信号回路は、同一パッケージ内のノイズ源の影響で特定チャンネルのアナログ特性が劣化するアナログ信号回路において、特性劣化を抑制することのできるアナログ信号回路である。
複数のサンプルホールド回路１ａ，１ｂは、複数系統のアナログ入力信号をそれぞれ入力信号として保持・出力する。なお、本実施形態では２系統である。
【００２９】
マルチプレクサ回路２は、第１及び第２のサンプルホールド回路１ａ，１ｂに接続され、サンプルホールド回路１ａ，１ｂの出力信号を切り替える。また、Ａ／Ｄコンバータ回路３は、マルチプレクサ回路２からのアナログ信号をデジタル信号に変換し、時分割動作する。
また、乱数発生回路５は、Ａ／Ｄコンバータ回路３の制御信号に同期して乱数を発生する。また、デジタル回路４は、乱数発生回路５により乱数制御された信号に基づいて、Ａ／Ｄコンバータ回路３の出力信号を並び替える。
【００３０】
このような構成により、時分割動作を行うＡ／Ｄコンバータ回路３への入力信号を乱数発生回路５により乱数制御で切り替えることができる。
また、サンプルホールド回路１ａ，１ｂと、マルチプレクサ回路２と、Ａ／Ｄコンバータ回路３と、乱数発生回路５と、デジタル回路４とが、同一チップ内に配置されている。
つまり、サンプルホールド回路１ａ，１ｂと、マルチプレクサ回路２と、Ａ／Ｄコンバータ回路３については、その機能は、図５と同じである。
【００３１】
ＰＮＧＥＮ回路５は、Ａ／Ｄコンバータ回路３の制御信号に同期して乱数を発生する乱数発生回路である。本実施形態では、出力する乱数は、１ビットのクロック信号であり、それがそのまま制御信号ＣＨＳＥＬとなる。
図２（ａ）乃至（ｊ）は、図１に示したアナログ信号回路の動作を説明するための制御信号及び状態をタイミングチャートで示す図で、チャージポンプ回路（図６と同様）のスイッチＳＷ３〜ＳＷ６を制御する制御信号φ１、φ２の出力タイミングを示すタイミングチャート、チャージポンプ動作によってノイズが重畳している電源ＶＤＤ、ＶＳＳのグラフ、サンプルホールド回路、Ａ／Ｄコンバータ回路の動作タイミングを示すタイミングチャート及び状態遷移図の一例である。
【００３２】
図２（ａ）は制御信号φ１、図２（ｂ）は制御信号φ２、図２（ｃ）はＶＤＤおよびＶＳＳの様子、図２（ｄ）は制御信号φ３、図２（ｅ）は制御信号φ４、図２（ｆ）はサンプルホールド回路の状態、図２（ｇ）は制御信号ＣＨＳＥＬ、図２（ｈ）は制御信号φ５、図２（ｉ）は制御信号φ６、図２（ｊ）はＡ／Ｄコンバータ回路の状態をそれぞれ示している。
【００３３】
図２（ａ）乃至（ｊ）に示す制御信号及び状態遷移図は、図７（ａ）乃至（ｊ）及び図８（ａ）乃至（ｊ）で説明したものと全く同一のため、説明は省略する。図７（ａ）乃至（ｊ）及び図８（ａ）乃至（ｊ）との違いは、マルチプレクサ回路２の制御信号ＣＨＳＥＬのみである。従来の回路では、ＣＨＳＥＬは規則正しくＨｉｇｈ、Ｌｏｗ、Ｈｉｇｈ、Ｌｏｗを繰り返していたが、図２（ａ）乃至（ｊ）では、乱数発生回路（ＰＮＧＥＮ）５によって生成されているため、一定のクロック動作を行わない。
【００３４】
図３は、本発明に係るＡ／Ｄコンバータの状態の一例を示す状態遷移図である。図３に示すように、サンプルホールド回路１ａ，１ｂからＡ／Ｄコンバータ回路３に出力信号を渡す順番が、従来の回路と同様にチャンネル０、チャンネル１となるときもあれば、チャンネル１、チャンネル０と逆転するときもある。従来の回路構成の動作を示す図９では、チャンネル０側に常に２サンプルに１回、出力データへのオフセット成分重畳が起きていたのが、本実施形態では、０チャンネル側にノイズが重畳するときもあれば１チャンネル側にオフセット成分が重畳するときもある。それによって、従来の回路構成では、図１０に示すように、Ｆｓ／２の周波数でトーンが立っていたが、本実施形態では、図４に示すように、ノイズの影響を様々な周波数成分に分散させることができ、トーンを抑圧または消失させることが可能となる。
【００３５】
図４は、本発明に係るＡ／Ｄコンバータ出力にＦＦＴ処理を施したときの周波数スペクトルを示す図である。ちなみに、本実施形態におけるＡ／Ｄコンバータ回路３のデジタル出力信号ＡＤＯは、出力の順番が０チャンネル、１チャンネルのときもあれば、１チャンネル、０チャンネルのときもあるが、後段のデジタル回路４で従来の回路構成と同様に出力を０チャンネル、１チャンネルの順番に復元している。
【００３６】
なお、本実施形態では、アナログ入力のチャンネル数は２だったが、これは何チャンネルでも構わない。
【産業上の利用可能性】
【００３７】
特に、アナログ信号からデジタル信号への変換を必要とする、ビデオカメラ、オーディオ機器等の電子機器用のスイッチトキャパシタ回路及びパイプライン型Ａ／Ｄコンバータとして利用することができる。
【符号の説明】
【００３８】
１ａ，１ｂ，１１ａ，１１ｂ  サンプルホールド回路
２，１２  マルチプレクサ回路
２ａ，２ｂ，１２ａ，１２ｂ  スイッチ
３，１３  Ａ／Ｄコンバータ回路
４  デジタル回路
５  ＰＮＧＥＮ回路（乱数発生回路）
１４  チャージポンプ回路
ＳＷ１〜ＳＷ６  スイッチング素子
Ｃ１、Ｃ２  キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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