(57)【要約】【課題】差動信号の差動特性を向上することが可能な半導体集積回路を提供する。【解決手段】半導体パッケージは、ベース基板と、ベース基板上に積載された半導体チップと、を備える。半導体チップは、差動増幅回路の非反転端子に電気的に接続され、ＩＯセル領域の上方に配置された非反転用パッド電極を備える。半導体チップは、差動増幅回路の反転端子に接続され、ＩＯセル領域の上方に配置された反転用パッド電極を備える。非反転用パッド電極及び反転用パッド電極の複数の組は、半導体チップの辺に沿って２列に配置されている。【選択図】図１
2015173236.tif 000002
【特許請求の範囲】
【請求項１】
ベース基板と、
前記ベース基板上に積載された半導体チップと、を備え、
前記半導体チップは、
中央部に配置され、内部回路が設けられたコア領域と、  
前記コア領域の周辺に、前記半導体チップの辺に沿って一列に配置され、差動増幅回路が設けられた複数のＩＯセル領域と、
前記差動増幅回路の非反転端子に電気的に接続され、前記ＩＯセル領域の上方に配置された非反転用パッド電極と、
前記差動増幅回路の反転端子に接続され、前記ＩＯセル領域の上方に配置された反転用パッド電極と、を備え、
前記非反転用パッド電極と前記反転用パッド電極の組は、前記半導体チップの前記辺に沿って２列に配置されている
半導体パッケージ。
【請求項２】
前記２列のうち前記半導体チップの外周側の第１の列に位置する第１の組の第１の非反転用パッド電極と、前記ベース基板上に設けられた第１のフィンガーとを電気的に接続する第１のワイヤと、
前記第１の組の第１の反転用パッド電極と、前記ベース基板上に設けられた第２のフィンガーとを電気的に接続する第２のワイヤと、を備え、
前記第１のワイヤの長さは、前記第２のワイヤの長さと等しい
請求項１に記載の半導体パッケージ。
【請求項３】
前記２列のうち前記半導体チップの中央側の第２の列に位置する第２の組の第２の非反転用パッド電極と、前記ベース基板上に設けられた第３のフィンガーとを電気的に接続する第３のワイヤと、
前記第２の組の第２の反転用パッド電極と、前記ベース基板上に設けられた第４のフィンガーとを電気的に接続する第４のワイヤと、を備え、
前記第３のワイヤの長さは、前記第４のワイヤの長さと等しい
請求項２に記載の半導体パッケージ。
【請求項４】
前記第１のフィンガーと前記第２のフィンガーとは、前記半導体チップの前記辺に沿って前記ベース基板上に一列に配置され、
前記第３のフィンガーと前記第４のフィンガーとは、前記半導体チップの前記辺に沿って前記ベース基板上に一列に配置されている
請求項３に記載の半導体パッケージ。
【請求項５】
前記複数のＩＯセル領域は、配線層を除き同一の回路構成を有する請求項１ないし４のいずれか一項に記載の半導体パッケージ。
【請求項６】
前記第１の反転用パッド電極は、前記複数のＩＯセル領域のうち第１のＩＯセル領域に設けられた第１の差動増幅回路の反転端子に接続され、
前記第２の非反転用パッド電極は、前記複数のＩＯセル領域のうち前記第１のＩＯセル領域に隣接する第２のＩＯセル領域に設けられた第２の差動増幅回路の非反転端子に接続され、
前記第１の反転用パッド電極と前記第２の非反転用パッド電極とは、前記半導体チップの前記辺に垂直な方向に列んで配置されている
請求項３に記載の半導体パッケージ。
【請求項７】
前記第１の反転用パッド電極と前記第２の非反転用パッド電極とは、前記第１のＩＯセル領域と前記第２のＩＯセル領域との境界上に配置されている
請求項６に記載の半導体パッケージ。
【請求項８】
前記第１のＩＯセル領域と前記第１の非反転用パッド電極との間に配置され、前記第１の差動増幅回路の非反転端子と前記非第１の反転用パッド電極とを電気的に接続する第１のメタル層と、
前記第２のＩＯセル領域と前記第２の反転用パッド電極との間に配置され、前記第２の差動増幅回路の反転端子と前記第２の反転用パッド電極とを電気的に接続する第２のメタル層と、備える
請求項６または７に記載の半導体パッケージ。
【請求項９】
前記第１のメタル層は、前記第１のＩＯセル領域の上方で、前記半導体チップの前記辺に垂直な方向に沿って延在し、
前記第２のメタル層は、前記第２のＩＯセル領域の上方で、前記半導体チップの前記辺に垂直な方向に沿って延在している
請求項８に記載の半導体パッケージ。
【請求項１０】
前記半導体チップの前記辺に垂直な方向における前記第１のメタル層の長さは、前記半導体チップの前記辺に垂直な方向における前記第２のメタル層の長さと等しい
請求項８または９に記載の半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体チップ、および半導体パッケージに関する。
【背景技術】
【０００２】
例えば、半導体パッケージにおいて、差動信号を半導体チップのＩＯセル領域上に配置されたパッド電極に入出力させる場合、反転信号と非反転信号がＩＯセル領域上の異なるパッド電極に入出力されるようにする必要がある。
【０００３】
半導体チップから差動信号対のパッド電極を、半導体パッケージ基板へボンディングワイヤーで接続しようとした場合、半導体チップのパッド電極からパッケージボールまでの配線の距離が反転信号と非反転信号間で非対称となり、差動信号の差動特性が劣化し得る。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−１３１６１９
【発明の概要】
【発明が解決しようとする課題】
【０００５】
差動信号の差動特性を向上することが可能な半導体チップ、および半導体パッケージを提供する。
【課題を解決するための手段】
【０００６】
実施形態に従った半導体パッケージは、ベース基板を備える。半導体パッケージは、前記ベース基板上に積載された半導体チップを備える。
【０００７】
前記半導体チップは、中央部に配置され、内部回路が設けられたコア領域を備える。半導体チップは、前記コア領域の周辺に、前記半導体チップの辺に沿って一列に配置され、差動増幅回路が設けられた複数のＩＯセル領域を備える。半導体チップは、前記差動増幅回路の非反転端子に電気的に接続され、前記ＩＯセル領域の上方に配置された非反転用パッド電極を備える。半導体チップは、前記差動増幅回路の反転端子に接続され、前記ＩＯセル領域の上方に配置された反転用パッド電極を備える。
【０００８】
前記非反転用パッド電極及び前記反転用パッド電極の組は、前記半導体チップの前記辺に沿って２列に配置されている。
【図面の簡単な説明】
【０００９】
【図１】図１は、第１の実施形態に係る半導体パッケージ１００の構成の一例を示す上面図である。
【図２】図２は、図１に示す半導体パッケージ１００の領域Ｆに注目した構成の一例を示す上面図である。
【図３】図３は、図２に示す各ＩＯセル領域の差動増幅回路とパッド電極との接続関係の一例を示す上面図である。
【図４】図４は、図３に示す第１の差動増幅回路Ａ１の回路構成の一例を示す回路図である。
【図５】図５は、図２のＩＯセル領域上のメタル層とパッド電極に注目した構成の一例を示す上面図である。
【図６】図６は、図５の第１の列Ｙ１に沿った線で切った領域の断面図である。
【図７】図７は、図５の第２の列Ｙ２に沿った線で切った領域の断面図である。
【図８】図８は、図１に示す半導体パッケージ１００の領域Ｆに注目した構成の他の例の上面図である。
【図９】図９は、図８に示す各ＩＯセル領域の差動増幅回路とパッド電極との接続関係の一例を示す上面図である。
【図１０】図１０は、図８のＩＯセル領域上のメタル層とパッド電極に注目した構成の一例を示す上面図である。
【図１１】図１１は、図１０の第２の列Ｙ２に沿った線で切った領域の断面図である。
【発明を実施するための形態】
【００１０】
以下、実施形態について図面に基づいて説明する。
【第１の実施形態】
【００１１】
図１は、第１の実施形態に係る半導体パッケージ１００の構成の一例を示す上面図である。また、図２は、図１に示す半導体パッケージ１００の領域Ｆに注目した構成の一例を示す上面図である。また、図３は、図２に示す各ＩＯセル領域の差動増幅回路とパッド電極との接続関係の一例を示す上面図である。  
なお、図１において、封止樹脂、パッド電極、ボンディングワイヤ、ボンディングフィンガーは、省略されている。
【００１２】
図１に示すように、半導体パッケージ１００は、半導体チップ１と、ベース基板２と、を備える。  
ベース基板２は、例えば、絶縁性の材料で構成され、その上面において、半導体チップ１を積載可能になっている。なお、このベース基板２上で、半導体チップ１が封止樹脂（図示せず）により、封止されている。また、このベース基板２の下面には、半導体パッケージ１００の外部端子として機能するはんだボール（図示せず）が配置されている。
【００１３】
このはんだボールは、ベース基板２内に設けられた内部配線や、ベース基板２の表面に設けられた基板配線等により、後述のボンディングフィンガー（図示せず）に電気的に接続されている。
【００１４】
また、半導体チップ１は、ベース基板２上の中央部に積載されている。この半導体チップ１は、例えば、樹脂等によりベース基板２に接着されている。  
この半導体チップ１は、例えば、図１、図２に示すように、コア領域１ｘと、複数のＩＯセル領域（第１ないし第３のＩＯセル領域ＩＯ１、ＩＯ２、ＩＯ３）と、非反転用パッド電極（第１ないし第３の非反転用パッド電極Ｐ１、Ｐ２、Ｐ３）と、反転用パッド電極（第１ないし第３の反転用パッド電極Ｎ１、Ｎ２、Ｎ３）と、を備える。  コア領域１ｘは、半導体チップ１の中央部に配置され、内部回路が設けられている（図１）。
【００１５】
また、複数のＩＯセル領域（第１ないし第３のＩＯセル領域ＩＯ１、ＩＯ２、ＩＯ３）は、コア領域１ｘの周辺に、半導体チップ１の辺１ａに沿って一列に配置されている（図１、図２）。
【００１６】
例えば、図２に示すように、第２のＩＯセル領域ＩＯ２は、境界Ｚ１を介して、第１のＩＯセル領域ＩＯ１に隣接している。
【００１７】
また、第３のＩＯセル領域ＩＯ３は、境界Ｚ２を介して、第２のＩＯセル領域ＩＯ２に隣接している。
【００１８】
また、後述のように、複数のＩＯセル領域ＩＯ１、ＩＯ２、ＩＯ３は、それぞれ差動増幅回路が設けられている（図３）。なお、複数のＩＯセル領域ＩＯ１、ＩＯ２、ＩＯ３は、差動増幅回路を含めて類似した回路構成を有する。ここでいう類似性とは各ＩＯセル領域が配線層を除き、同一の回路構成を持つ特徴を指す。
【００１９】
ここで、図２に示すように、ベース基板２上には、複数のボンディングフィンガー（第１ないし第６のフィンガーＰ１ｘ、Ｎ１ｘ、Ｐ２ｘ、Ｎ２ｘ、Ｐ３ｘ、Ｎ３ｘ）が設けられている。この複数のボンディングフィンガーは、金属で形成された電極である。この複数のボンディングフィンガーは、ベース基板２上に、半導体チップ１の搭載領域を取り囲むように、配置されている。
【００２０】
特に、第１のフィンガーＰ１ｘ、第２のフィンガーＮ１ｘ、第５のフィンガーＰ３ｘ、及び第６のフィンガーＮ３ｘは、半導体チップ１の辺１ａに沿ってベース基板２上に一列に（列Ｇ１上に）配置されている。
【００２１】
また、第３のフィンガーＰ２ｘ及び第４のフィンガーＮ２ｘは、半導体チップ１の辺１ａに沿ってベース基板２上に一列（列Ｇ１と異なる列Ｇ２上）に配置されている。
【００２２】
なお、図２に示すように、列Ｇ１は、列Ｇ２よりも半導体チップ１の辺１ａの近くに位置する。
【００２３】
また、図２に示すように、非反転用パッド電極と反転用パッド電極の組（第１の非反転用パッド電極Ｐ１と第１の反転用パッド電極Ｎ１の第１の組、第２の非反転用パッド電極Ｐ２と第２の反転用パッド電極Ｎ２の第２の組、第３の非反転用パッド電極Ｐ３と第３の反転用パッド電極Ｎ３の第３の組）は、半導体チップ１の辺１ａに沿って２列（Ｙ１、Ｙ２）に配置されている。
【００２４】
特に、第１の組の第１の非反転用パッド電極Ｐ１と第１の反転用パッド電極Ｎ１は、上記２列のうち半導体チップ１の外周側の第１の列Ｙ１に位置する。そして、第２の組の第２の非反転用パッド電極Ｐ２と第２の反転用パッド電極Ｎ２は、上記２列のうち半導体チップ１の中央側の第２の列Ｙ２に位置する。そして、第３の組の第３の非反転用パッド電極Ｐ３と第３の反転用パッド電極Ｎ３は、上記２列のうち半導体チップ１の外周側の第１の列Ｙ１に位置する。
【００２５】
また、第１の反転用パッド電極Ｎ１と第２の非反転用パッド電極Ｐ２とは、半導体チップ１の辺１ａに垂直な方向に列んで配置されている。特に、第１の反転用パッド電極Ｎ１と第２の非反転用パッド電極Ｐ２とは、第１のＩＯセル領域ＩＯ１と第２のＩＯセル領域ＩＯ２との境界Ｚ１上に配置されている。
【００２６】
また、第２の反転用パッド電極Ｎ２と第３の非反転用パッド電極Ｐ３とは、半導体チップ１の辺１ａに垂直な方向に列んで配置されている。特に、第２の反転用パッド電極Ｎ２と第３の非反転用パッド電極Ｐ３とは、第２のＩＯセル領域ＩＯ２と第３のＩＯセル領域ＩＯ３との境界Ｚ２上に配置されている。
【００２７】
また、図２に示すように、半導体パッケージ１００は、複数のボンディングワイヤ（第１ないし第６のワイヤＷ１、Ｗ２、Ｗ３、Ｗ４、Ｗ５、Ｗ６）を備える。
【００２８】
第１のワイヤＷ１は、第１の組の第１の非反転用パッド電極Ｐ１と、ベース基板２上に設けられた第１のフィンガーＰ１ｘとを電気的に接続する。
【００２９】
第２のワイヤＷ２は、第１の組の第１の反転用パッド電極Ｎ１と、ベース基板２上に設けられた第２のフィンガーＮ１ｘとを電気的に接続する。
【００３０】
なお、第１のワイヤＷ１の長さは、第２のワイヤＷ２の長さと等しくなるように設定されている。すなわち、第１の非反転用パッド電極Ｐ１と第１のフィンガーＰ１ｘとの間の配線長と、第１の反転用パッド電極Ｎ１と第２のフィンガーＮ１ｘとの間の配線長が等しくなっている。
【００３１】
また、第３のワイヤＷ３は、第２の組の第２の非反転用パッド電極Ｐ２と、ベース基板２上に設けられた第３のフィンガーＰ２ｘとを電気的に接続する。
【００３２】
第４のワイヤＷ４は、第２の組の第２の反転用パッド電極Ｎ２と、ベース基板２上に設けられた第４のフィンガーＮ２ｘとを電気的に接続する。
【００３３】
なお、第３のワイヤＷ３の長さは、第４のワイヤＷ４の長さと等しくなるように設定されている。すなわち、第２の非反転用パッド電極Ｐ２と第３のフィンガーＰ２ｘとの間の配線長と、第２の反転用パッド電極Ｎ２と第４のフィンガーＮ２ｘとの間の配線長が等しくなっている。
【００３４】
また、第５のワイヤＷ５は、第３の組の第３の非反転用パッド電極Ｐ３と、ベース基板２上に設けられた第５のフィンガーＰ３ｘとを電気的に接続する。
【００３５】
第６のワイヤＷ６は、第３の組の第３の反転用パッド電極Ｎ３と、ベース基板２上に設けられた第６のフィンガーＮ３ｘとを電気的に接続する。
【００３６】
なお、第５のワイヤＷ５の長さは、第６のワイヤＷ６の長さと等しくなるように設定されている。すなわち、第３の非反転用パッド電極Ｐ３と第５のフィンガーＰ３ｘとの間の配線長と、第３の反転用パッド電極Ｎ３と第６のフィンガーＮ３ｘとの間の配線長が等しくなっている。
【００３７】
以上のように、半導体チップ１のパッド電極からボンディングフィンガーまでの配線の距離が対称となっている。
【００３８】
また、図３に示すように、第１のＩＯセル領域ＩＯ１には、第１の差動増幅回路Ａ１が設けられている。また、第１のＩＯセル領域ＩＯ１に隣接する第２のＩＯセル領域ＩＯ２には、第２の差動増幅回路Ａ２が設けられている。第２のＩＯセル領域ＩＯ２に隣接する第３のＩＯセル領域ＩＯ３には、第３の差動増幅回路Ａ３が設けられている。
【００３９】
そして、第１の反転用パッド電極Ｎ１は、第１のＩＯセル領域ＩＯ１に設けられた第１の差動増幅回路Ａ１の反転出力端子（反転端子）に、電気的に接続されている。
【００４０】
また、第１の非反転用パッド電極Ｐ１は、第１のＩＯセル領域ＩＯ１に設けられた第１の差動増幅回路Ａ１の非反転出力端子（非反転端子）に、電気的に接続されている。
【００４１】
そして、第２の反転用パッド電極Ｎ２は、第２のＩＯセル領域ＩＯ２に設けられた第２の差動増幅回路Ａ２の反転出力端子（反転端子）に、電気的に接続されている。
【００４２】
また、第２の非反転用パッド電極Ｐ２は、第２のＩＯセル領域ＩＯ２に設けられた第２の差動増幅回路Ａ２の非反転出力端子（非反転端子）に、電気的に接続されている。
【００４３】
そして、第３の反転用パッド電極Ｎ３は、第３のＩＯセル領域ＩＯ３に設けられた第３の差動増幅回路Ａ３の反転出力端子（反転端子）に、電気的に接続されている。
【００４４】
また、第３の非反転用パッド電極Ｐ３は、第３のＩＯセル領域ＩＯ３に設けられた第３の差動増幅回路Ａ３の非反転出力端子（非反転端子）に、電気的に接続されている。
【００４５】
このように、反転用パッド電極および非反転用パッド電極には、差動増幅回路が出力した差動信号が供給されるようになっている。そして、既述のように、半導体チップ１のパッド電極からボンディングフィンガーまでの配線の距離が対称となっている。したがって、各差動増幅回路の差動信号の差動特性を向上することができる。
【００４６】
なお、上述のように、図３の例では、差動増幅回路が差動出力する回路構成の一例について記載している。しかし、差動増幅回路が差動入力する回路構成であってもよい。この場合、差動増幅回路の反転入力端子（反転端子）が、反転用パッド電極に接続され、非反転入力端子（非反転端子）が、非反転用パッド電極に接続されることとなる。
【００４７】
ここで、図４は、図３に示す第１の差動増幅回路Ａ１の回路構成の一例を示す回路図である。
【００４８】
図４に示すように、第１の差動増幅回路Ａ１は、例えば、第１の抵抗Ｒ１と、第２の抵抗Ｒ２と、第３の抵抗Ｒ３と、第１のｎＭＯＳトランジスタＴ１と、第２のｎＭＯＳトランジスタＴ２と、インバータＩＮと、を有する。
【００４９】
第１の抵抗Ｒ１は、一端が電源に接続され、他端が第１の非反転用パッド電極Ｐ１に接続されている。
【００５０】
第１のｎＭＯＳトランジスタＴ１は、ドレインが第１の非反転用パッド電極Ｐ１に接続されている。
【００５１】
インバータＩＮは、入力が入力端子ＴＩＮに接続され、出力が第１のｎＭＯＳトランジスタＴ１のゲートに接続されている。なお、第１の差動増幅回路Ａ１の入力端子ＴＩＮは、コア領域１ｘの論理回路の出力と電気的に接続されている。
【００５２】
第２の抵抗Ｒ２は、一端が電源に接続され、他端が第１の反転用パッド電極Ｎ１に接続されている。
【００５３】
第２のｎＭＯＳトランジスタＴ２は、ドレインが第１の反転用パッド電極Ｎ１に接続されている。
【００５４】
第３の抵抗Ｒ３は、一端が第１のｎＭＯＳトランジスタＴ１および第２のｎＭＯＳトランジスタＴ２のソースに接続され、他端がグランドに接続されている。
【００５５】
なお、この図４では、一例として、第１の差動増幅回路Ａ１の回路構成を記載しているが、第２、第３の差動増幅回路Ａ２、Ａ３を含む他のＩＯセル領域の差動増幅回路も同様の回路構成を有する。
【００５６】
ここで、図５は、図２のＩＯセル領域上のメタル層とパッド電極に注目した構成の一例を示す上面図である。また、図６は、図５の第１の列Ｙ１に沿った線で切った領域の断面図である。また、図７は、図５の第２の列Ｙ２に沿った線で切った領域の断面図である。なお、簡単のため、図５において、図６、図７に示すビアは、省略されている。また、図６、図７において、絶縁層は省略されている。
【００５７】
図５ないし図７に示すように、半導体チップ１は、第１のメタル層ＭＰ１、ＭＰ２、ＭＰ３と、第２のメタル層ＭＮ１、ＭＮ２、ＭＮ３と、ビアＢＰ１ａ、ＢＰ１ｂ、ＢＰ２ａ、ＢＰ２ｂ、ＢＰ３ａ、ＢＰ３ｂ、ＢＮ１ａ、ＢＮ１ｂ、ＢＮ２ａ、ＢＮ２ｂ、ＢＮ３ａ、ＢＮ３ｂと、を備える。
【００５８】
そして、図６、図７に示すように、第１ないし第３の非反転用パッド電極Ｐ１、Ｐ２、Ｐ３は、それぞれ、第１ないし第３のＩＯセル領域ＩＯ１、ＩＯ２、ＩＯ３の上方に配置されている。そして、第１ないし第３の反転用パッド電極Ｎ１、Ｎ２、Ｎ３は、それぞれ、第１ないし第３のＩＯセル領域ＩＯ１、ＩＯ２、ＩＯ３の上方に配置されている。
【００５９】
また、図５ないし図７に示すように、第１のメタル層ＭＰ１は、第１のＩＯセル領域ＩＯ１と第１の非反転用パッド電極Ｐ１との間に配置されている。この第１のメタル層ＭＰ１は、第１のＩＯセル領域ＩＯ１の上方で、半導体チップ１の辺１ａに垂直な方向に沿って延在している（図５）。
【００６０】
この第１のメタル層ＭＰ１は、ビアＢＰ１ａ、ＢＰ１ｂを介して、第１の差動増幅回路Ａ１の非反転出力端子と第１の非反転用パッド電極Ｐ１とを電気的に接続する。
【００６１】
一方、第２のメタル層ＭＮ１は、第１のＩＯセル領域ＩＯ１と第１の反転用パッド電極Ｎ１との間に配置されている。この第２のメタル層ＭＮ１は、第１のＩＯセル領域ＩＯ１の上方で、半導体チップ１の辺１ａに垂直な方向に沿って延在している（図５）。  
この第２のメタル層ＭＮ１は、ビアＢＮ１ａ、ＢＮ１ｂを介して、第１の差動増幅回路Ａ１の反転出力端子と第１の反転用パッド電極Ｎ１とを電気的に接続する。
【００６２】
また、図５ないし図７に示すように、第１のメタル層ＭＰ２は、第２のＩＯセル領域ＩＯ２と第２の非反転用パッド電極Ｐ２との間に配置されている。この第１のメタル層ＭＰ２は、第２のＩＯセル領域ＩＯ２の上方で、半導体チップ１の辺１ａに垂直な方向に沿って延在している（図５）。
【００６３】
この第１のメタル層ＭＰ２は、ビアＢＰ２ａ、ＢＰ２ｂを介して、第２の差動増幅回路Ａ２の非反転出力端子と第２の非反転用パッド電極Ｐ２とを電気的に接続する。
【００６４】
一方、第２のメタル層ＭＮ２は、第２のＩＯセル領域ＩＯ２と第２の反転用パッド電極Ｎ２との間に配置されている。この第２のメタル層ＭＮ２は、第２のＩＯセル領域ＩＯ２の上方で、半導体チップ１の辺１ａに垂直な方向に沿って延在している（図５）。
【００６５】
この第２のメタル層ＭＮ２は、ビアＢＮ２ａ、ＢＮ２ｂを介して、第２の差動増幅回路Ａ２の反転出力端子と第２の反転用パッド電極Ｎ２とを電気的に接続する。
【００６６】
また、図５ないし図７に示すように、第１のメタル層ＭＰ３は、第３のＩＯセル領域ＩＯ３と第３の非反転用パッド電極Ｐ３との間に配置されている。この第１のメタル層ＭＰ３は、第３のＩＯセル領域ＩＯ３の上方で、半導体チップ１の辺１ａに垂直な方向に沿って延在している（図５）。
【００６７】
この第１のメタル層ＭＰ３は、ビアＢＰ３ａ、ＢＰ３ｂを介して、第３の差動増幅回路Ａ３の非反転出力端子と第３の非反転用パッド電極Ｐ３とを電気的に接続する。
【００６８】
一方、第２のメタル層ＭＮ３は、第３のＩＯセル領域ＩＯ３と第３の反転用パッド電極Ｎ３との間に配置されている。この第２のメタル層ＭＮ３は、第３のＩＯセル領域ＩＯ３の上方で、半導体チップ１の辺１ａに垂直な方向に沿って延在している（図５）。
【００６９】
この第２のメタル層ＭＮ３は、ビアＢＮ３ａ、ＢＮ３ｂを介して、第３の差動増幅回路Ａ３の反転出力端子と第３の反転用パッド電極Ｎ３とを電気的に接続する。
【００７０】
なお、半導体チップ１の辺１ａに垂直な方向における第１のメタル層ＭＰ１、ＭＰ２、ＭＰ３の長さは、例えば、図５に示すように、半導体チップ１の辺１ａに垂直な方向における第２のメタル層ＭＮ１、ＭＮ２、ＭＮ３の長さと等しくなるように設定されている。
【００７１】
例えば、この図５ないし図７に示すメタル層の配置により、パッド電極を半導体チップの辺に沿って２列に配置することができる。
【００７２】
以上のように、半導体チップ１のパッド電極からボンディングフィンガーまでの配線の距離を対称にすることにより、各差動増幅回路の差動信号の差動特性を向上することができる。
【００７３】
すなわち、本実施形態に係る半導体チップによれば、差動信号の差動特性を向上することができる。
【第２の実施形態】
【００７４】
図８は、図１に示す半導体パッケージ１００の領域Ｆに注目した構成の他の例の上面図である。また、図９は、図８に示す各ＩＯセル領域の差動増幅回路とパッド電極との接続関係の一例を示す上面図である。
【００７５】
そして、図８に示すように、非反転用パッド電極と反転用パッド電極の組（第１の非反転用パッド電極Ｐ１と第１の反転用パッド電極Ｎ１の第１の組、第２の非反転用パッド電極Ｐ２と第２の反転用パッド電極Ｎ２の第２の組、第３の非反転用パッド電極Ｐ３と第３の反転用パッド電極Ｎ３の第３の組）は、半導体チップ１の辺１ａに沿って２列（Ｙ１、Ｙ２）に配置されている。
【００７６】
特に、第１の組の第１の非反転用パッド電極Ｐ１と第１の反転用パッド電極Ｎ１は、上記２列のうち半導体チップ１の外周側の第１の列Ｙ１に位置する。そして、第２の組の第２の非反転用パッド電極Ｐ２と第２の反転用パッド電極Ｎ２は、上記２列のうち半導体チップ１の中央側の第２の列Ｙ２に位置する。そして、第３の組の第３の非反転用パッド電極Ｐ３と第３の反転用パッド電極Ｎ３は、上記２列のうち半導体チップ１の外周側の第１の列Ｙ１に位置する。
【００７７】
また、第２の非反転用パッド電極Ｐ２は、第１のＩＯセル領域ＩＯ１と第２のＩＯセル領域ＩＯ２との境界Ｚ１と、第２のＩＯセル領域ＩＯ２と第３のＩＯセル領域ＩＯ３との境界Ｚ２との間に配置されている。
【００７８】
また、第２の反転用パッド電極Ｎ２は、第２のＩＯセル領域ＩＯ２と第３のＩＯセル領域ＩＯ３との境界Ｚ２と、第３のＩＯセル領域ＩＯ３と他のＩＯセル領域との境界Ｚ３と  との間に配置されている。
【００７９】
そして、図８、図９に示すように、第２の非反転用パッド電極Ｐ２は、矩形の本体部から延在した延在部Ｐ２ｂを含む。また、第２の反転用パッド電極Ｎ２は、矩形の本体部から延在した延在部Ｎ２ｂを含む。
【００８０】
このように、この第２の実施形態においては、第２の非反転用パッド電極Ｐ２および第２の反転用パッド電極Ｎ２の構成および配置が異なる。
【００８１】
そして、図９に示すように、第１のＩＯセル領域ＩＯ１に隣接する第２のＩＯセル領域ＩＯ２には、第２の差動増幅回路Ａ２が設けられている。
【００８２】
そして、第２の反転用パッド電極Ｎ２の延在部Ｎ２ｂは、第２のＩＯセル領域ＩＯ２に設けられた第２の差動増幅回路Ａ２の反転出力端子（反転端子）に、電気的に接続されている。
【００８３】
また、第２の非反転用パッド電極Ｐ２の延在部Ｐ２ｂは、第２のＩＯセル領域ＩＯ２に設けられた第２の差動増幅回路Ａ２の非反転出力端子（非反転端子）に、電気的に接続されている。
【００８４】
このように、第１の実施形態と同様に、反転用パッド電極および非反転用パッド電極には、差動増幅回路が出力した差動信号が供給されるようになっている。そして、既述のように、半導体チップ１のパッド電極からボンディングフィンガーまでの配線の距離が対称となっている。したがって、各差動増幅回路の差動信号の差動特性を向上することができる。
【００８５】
なお、上述のように、図９の例では、差動増幅回路が差動出力する回路構成の一例について記載している。しかし、差動増幅回路が差動入力する回路構成であってもよい。この場合、差動増幅回路の反転入力端子（反転端子）が、反転用パッド電極に接続され、非反転入力端子（非反転端子）が、非反転用パッド電極に接続されることとなる。
【００８６】
ここで、図１０は、図８のＩＯセル領域上のメタル層とパッド電極に注目した構成の一例を示す上面図である。また、図１１は、図１０の第２の列Ｙ２に沿った線で切った領域の断面図である。なお、図１０の第１の列Ｙ１に沿った線で切った領域の断面図は、既述の図６と同様である。また、簡単のため、図１０において、図６、図１１に示すビアは、省略されている。また、図６、図１１において、絶縁層は省略されている。
【００８７】
図１０ないし図１１に示すように、半導体チップ１は、第１のメタル層ＭＰ１、ＭＰ２、ＭＰ３と、第２のメタル層ＭＮ１、ＭＮ２、ＭＮ３と、ビアＢＰ１ａ、ＢＰ１ｂ、ＢＰ２ａ、ＢＰ２ｂ、ＢＰ３ａ、ＢＰ３ｂ、ＢＮ１ａ、ＢＮ１ｂ、ＢＮ２ａ、ＢＮ２ｂ、ＢＮ３ａ、ＢＮ３ｂと、を備える。
【００８８】
そして、図６、図１１に示すように、第１ないし第３の非反転用パッド電極Ｐ１、Ｐ２、Ｐ３は、それぞれ、第１ないし第３のＩＯセル領域ＩＯ１、ＩＯ２、ＩＯ３の上方に配置されている。そして、第１ないし第３の反転用パッド電極Ｎ１、Ｎ２、Ｎ３は、それぞれ、第１ないし第３のＩＯセル領域ＩＯ１、ＩＯ２、ＩＯ３の上方に配置されている。
【００８９】
また、図１０ないし図１１に示すように、第１のメタル層ＭＰ２は、第２のＩＯセル領域ＩＯ２と第２の非反転用パッド電極P２（延在部P２ｂ）との間に配置されている。この第１のメタル層ＭＰ２は、第２のＩＯセル領域ＩＯ２の上方で、半導体チップ１の辺１ａに垂直な方向に沿って延在している（図１０）。
【００９０】
この第１のメタル層ＭＰ２は、ビアＢＰ２ａ、ＢＰ２ｂを介して、第２の差動増幅回路Ａ２の非反転出力端子と第２の非反転用パッド電極P２の延在部P２ｂとを電気的に接続する。
【００９１】
一方、第２のメタル層ＭＮ２は、第２のＩＯセル領域ＩＯ２と第２の反転用パッド電極N２（延在部N２ｂ）との間に配置されている。この第２のメタル層ＭＮ２は、第２のＩＯセル領域ＩＯ２の上方で、半導体チップ１の辺１ａに垂直な方向に沿って延在している（図１０）。
【００９２】
この第２のメタル層ＭＮ１は、ビアＢＮ２ａ、ＢＮ２ｂを介して、第２の差動増幅回路Ａ２の反転出力端子と第２の反転用パッド電極N２の延在部N２ｂとを電気的に接続する。
【００９３】
その他の構成は、第１の実施形態と同様である。すなわち、半導体チップ１のパッド電極からボンディングフィンガーまでの配線の距離を対称にすることにより、各差動増幅回路の差動信号の差動特性を向上することができる。
【００９４】
以上のように、本実施形態に係る半導体チップによれば、第１の実施形態と同様に、差動信号の差動特性を向上することができる。
【００９５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００９６】
１００  半導体パッケージ
１  半導体チップ
２  ベース基板
１ｘ  コア領域
ＩＯ１、ＩＯ２、ＩＯ３  ＩＯセル領域
Ｐ１、Ｐ２、Ｐ３  非反転用パッド電極
Ｎ１、Ｎ２、Ｎ３  反転用パッド電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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