(57)【要約】【課題】パルス遅延回路を利用したＡ／Ｄ変換を高速化する技術を提供する。【解決手段】入力電圧に応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段縦続接続してなるパルス遅延回路（１１）を用いて、起動信号が非アクティブレベルからアクティブレベルに変化してからサンプリング信号が入力されるまでの間に、前記パルス信号が通過した遅延ユニットの段数を表すＡ／Ｄ変換値を生成するｍ個のＡ／Ｄ変換器（３：ＴＡＤ1〜ＴＡＤm）を備える。同一の周期を有し且つ１／ｍ周期ずつ位相が異なるｍ個のタイミング信号をＣＫ1〜ＣＫmで表し、ｍ個のＡ／Ｄ変換器をＴＡＤ1〜ＴＡＤmで表すものとして、ＴＡＤi（ｉ＝１，２，…ｍ）は、ＣＫiを起動信号とし、ＣＫi+1（但し、ＣＫm+1＝ＣＫ1とする）をサンプリング信号として動作する。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力電圧に応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段縦続接続してなるパルス遅延回路（１１）を用いて、起動信号が非アクティブレベルからアクティブレベルに変化してからサンプリング信号が入力されるまでの間に、前記パルス信号が通過した遅延ユニットの段数を表すＡ／Ｄ変換値を生成するｍ個のＡ／Ｄ変換器（３：ＴＡＤ1〜ＴＡＤm）を備え、
同一の周期を有し且つ１／ｍ周期ずつ位相が異なるｍ個のタイミング信号をＣＫ1〜ＣＫmで表し、ｍ個の前記Ａ／Ｄ変換器をＴＡＤ1〜ＴＡＤmで表すものとして、前記ＴＡＤi（ｉ＝１，２，…ｍ）は、前記ＣＫiを前記起動信号とし、ＣＫi+1（但し、ＣＫm+1＝ＣＫ1とする）を前記サンプリング信号として動作することを特徴とするＡ／Ｄ変換装置。
【請求項２】
前記Ａ／Ｄ変換器は、
前記遅延ユニットをリング状に接続することでリングディレイラインとして構成され、前記起動信号がアクティブレベルである間、パルス信号を周回させるパルス遅延回路（１１）と、
前記起動信号が非アクティブレベルの時にリセットされ、該起動信号がアクティブレベルである間、前記パルス遅延回路での前記パルス信号の周回数をカウントする周回数カウンタ（１２）と、
前記サンプリング信号のタイミングで得られる、前記パルス遅延回路内でのパルス信号の位置と前記周回数カウンタのカウント値から、Ａ／Ｄ変換値を生成する符号化部（１３，１４，１５）と、
を備えることを特徴とする請求項１に記載のＡ／Ｄ変換装置。
【請求項３】
前記ＣＫ1〜ＣＫmの１周期の間に、前記ＴＡＤ1〜ＴＡＤmの出力を１回ずつ順番に選択して出力するマージ部（４）を備えることを特徴とする請求項１または請求項２に記載のＡ／Ｄ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力電圧に応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段接続してなるパルス遅延回路を利用してＡ／Ｄ変換を行う技術に関する。
【背景技術】
【０００２】
入力電圧に応じた遅延時間でパルス信号を遅延させる複数の遅延ユニットをリング状に接続してなるパルス遅延回路を利用して、アナログ入力信号を数値データに変換するＡ／Ｄ変換装置が知られている（例えば、特許文献１参照）。
【０００３】
このＡ／Ｄ変換装置では、起動信号をアクティブレベルにすることによってパルス遅延回路を動作させ、サンプリング信号のタイミングでパルス遅延回路を構成する各遅延ユニットの出力およびパルス遅延回路でのパルス信号の周回数をカウントするカウンタの出力をラッチする。そして、そのラッチした結果を、パルス信号が通過した遅延ユニットの段数を表す二進数に符号化し、これをＡ／Ｄ変換データとして出力する。なお、起動信号およびタイミング信号を一定周期の信号であり、Ａ／Ｄ変換データが一定時間間隔で得られる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開閉５−２５９９０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、このようなＡ／Ｄ変換装置を高速に動作させる手法として、起動信号を常時アクティブレベルに保持し、サンプリング信号の一周期の間に、パルス信号が通過した遅延ユニットの段数を符号化するように動作させるものがある。この場合、パルス遅延回路および周回数カウンタは、１回のＡ／Ｄ変換動作毎に動作状態がリセットされないため、連続する２回の符号化データ間の差分をとることによってＡ／Ｄ変換データを求める必要がある。
【０００６】
しかし、この手法では減算器を設ける必要があり、Ａ／Ｄ変換装置の高速化（例えば、ＧＨｚオーダでの動作）が進むと、Ａ／Ｄ変換データを取得する周期に減算器の動作速度が間に合わなくなり、正常にＡ／Ｄ変換を実施することができないという問題があった。
【０００７】
また、パルス遅延回路や周回数カウンタの動作状態をリセットせずに継続して動作させる手法では、サンプリング信号の周期と遅延ユニットの通過段数をカウントする期間とが一致するため、サンプリング周期で決まる周波数より高い周波数成分をＡ／Ｄ変換データに反映させることができないという問題もあった。
【０００８】
本発明は、こうした問題に鑑みてなされたものであり、パルス遅延回路を利用したＡ／Ｄ変換を高速化する技術を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明のＡ／Ｄ変換装置は、ｍ個のＡ／Ｄ変換器を備える。Ａ／Ｄ変換器は、入力電圧に応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段縦続接続してなるパルス遅延回路を用いて、起動信号が非アクティブレベルからアクティブレベルに変化してからサンプリング信号が入力されるまでの間に、パルス信号が通過した遅延ユニットの段数を表すＡ／Ｄ変換値を生成する。但し、同一の周期を有し且つ１／ｍ周期ずつ位相が異なるｍ個のタイミング信号をＣＫ1〜ＣＫmで表し、ｍ個の前記Ａ／Ｄ変換部をＴＡＤ1〜ＴＡＤmで表すものとして、ＴＡＤi（ｉ＝１，２，…ｍ）は、ＣＫiを起動信号とし、ＣＫi+1（但し、ＣＫm+1＝ＣＫ1とする）をサンプリング信号として動作する。
【００１０】
このような構成によれば、減算器を使用していないため、動作速度が減算器によって制限されることがなく、Ａ／Ｄ変換部でのＡ／Ｄ変換データの生成速度のｍ倍のデータを生成することができる。また、パルス信号が通過した遅延ユニットの通過段数をカウントする期間は、サンプリング信号の周期の１／ｍとなるため、より高周波の信号成分をＡ／Ｄ変換データに反映させることができる。
【００１１】
なお、特許請求の範囲に記載した括弧内の符号は、一つの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、本発明の技術的範囲を限定するものではない。
【図面の簡単な説明】
【００１２】
【図１】Ａ／Ｄ変換装置の全体構成を示すブロック図である。
【図２】Ａ／Ｄ変換部の構成を示す回路図を含んだブロック図である。
【図３】Ａ／Ｄ変換装置の動作を表すタイミング図である。
【発明を実施するための形態】
【００１３】
以下に本発明が適用された実施形態について、図面を用いて説明する。
［全体構成］
図１に示すように、Ａ／Ｄ変換装置１は、タイミング生成部２と、Ａ／Ｄ変換部３と、マージ部４とを備える。
【００１４】
タイミング生成部２は、クロック信号ＣＫをｎ（ｎは２以上の整数）分周した周期を有するｍ（ｍ＝２n）個のタイミング信号ＣＫ1〜ＣＫmを生成する。但し、タイミング信号ＣＫ1〜ＣＫmは、クロック信号ＣＫの１周期分（即ち、タイミング信号ＣＫ1〜ＣＫmの１／ｍ周期分）ずつ位相（タイミング）がずれるように生成される。
【００１５】
Ａ／Ｄ変換部３は、入力電圧ＶｓｉｇをそれぞれＡ／Ｄ変換するｍ個のＡ／Ｄ変換器を備える。以後、これらＡ／Ｄ変換器をＴＡＤ1〜ＴＡＤmで表すものとし、各ＴＡＤi（ｉ＝１，２，…ｍ）での処理結果であるＡ／Ｄ変換出力をＤＴiで表すものとする。
【００１６】
マージ部４は、クロック信号ＣＫに同期して動作し、Ａ／Ｄ変換部３で生成されたＤＴ1〜ＤＴmを順番にラッチして出力することにより、Ａ／Ｄ変換データＤＴを生成する。
［Ａ／Ｄ変換器］
Ａ／Ｄ変換部３を構成するＴＡＤiは、入力端子Ｖｉｎ、出力端子Ｄｏ、起動端子ＰＡ、サンプリング端子ＰＢ、リセット端子ＣＲを備えている。ＴＡＤiの入力端子Ｖｉｎには、Ａ／Ｄ変換の対象となる入力電圧Ｖｓｉｇが入力され、出力端子ＤｏからはＤＴiが出力される。また、ＴＡＤiの起動端子ＰＡおよびリセット端子ＣＲには、タイミング信号ＣＫiが入力され、サンプリング端子ＰＢには、ＣＫi+1が入力されるように接続されている。但し、ＴＡＤmのサンプリング端子ＰＢにはタイミング信号ＣＫ1が入力される。
【００１７】
ＴＡＤiは、図２に示すように、パルス遅延回路１１と、周回数カウンタ１２と、ラッチ回路１３と、パルスセレクタ１４と、エンコーダ１５とを備える。
パルス遅延回路１１は、入力端子Ｖｉｎへの印加電圧に応じた遅延時間でパルス信号を遅延させる複数の遅延ユニットを縦続接続しリング状に連結した、いわゆるリングディレイライン（ＲＤＬ）によって構成されている。なお、遅延ユニットは、初段が否定論理積回路ＮＡＮＤによって構成され、それ以外はインバータＩＮＶによって構成されている。否定論理積回路の一方の入力端は起動端子ＰＡに接続され、他方の入力は最終段のインバータＩＮＶの出力端に接続されている。つまり、パルス遅延回路１１は、起動端子ＰＡに印加されるタイミング信号ＣＫiの立ち上がりエッジでパルス信号の伝送を開始し、タイミング信号ＣＫiがハイレベル（アクティブレベル）である間動作し、ロウレベル（非アクティブレベル）になると動作を停止する。
【００１８】
周回数カウンタ１２は、パルス遅延回路１１を構成する遅延ユニットの最終段の出力レベルの反転回数を、パルス遅延回路２１内でのパルス信号の周回数としてカウントする。また、周回数カウンタ１２は、リセット端子ＣＲに印加されるタイミング信号ＣＫiがハイレベルである間動作し、ロウレベルになると動作を停止すると共にカウント値がリセットされる。
【００１９】
ラッチ回路１３は、サンプリング端子ＰＢに印加されるタイミング信号ＣＫi+1の立ち上がりエッジで、周回数カウンタ１２の出力（カウント値）をラッチする。
パルスセレクタ１４は、ラッチ回路１３と同様に、サンプリング端子ＰＢに印加されるタイミング信号ＣＫiの立ち上がりエッジで、パルス遅延回路１１を構成する各遅延ユニットの出力を取り込み、その出力レベルからパルス遅延回路１１内におけるパルス信号の周回位置を特定し、その位置を表す信号を発生する。
【００２０】
エンコーダ１５は、パルスセレクタ１４からの出力信号に対応して、特定された周回位置が遅延ユニットの何段目に当たるかを表す数値データを出力する。
そして、ＴＡＤiは、ラッチ回路１３の出力を上位ビット，エンコーダ１５の出力を下位ビットとするＤＴiを、出力端子Ｄｏから出力する。
【００２１】
［動作］
このように構成されたＡ／Ｄ変換装置１の動作を、ｍ＝４の場合について説明する。
図３に示すように、タイミング生成部２は、１／４周期ずつ位相がずれたタイミング信号ＣＫ1〜ＣＫ4を生成する。
【００２２】
ＴＡＤ1では、タイミング信号ＣＫ1がハイレベルの間、パルス遅延回路１１および周回数カウンタ１２が動作し、タイミング信号ＣＫ1の立ち上がりエッジからタイミング信号ＣＫ2の立ち上がりエッジの間にパルス信号が遅延ユニットを通過した段数がＤＴ1として出力され、この値がタイミング信号ＣＫ2の次の立ち上がりエッジまで保持される。ＤＴ1が保持された後、タイミング信号ＣＫ1がロウレベルに変化することにより、パルス遅延回路１１および周回数カウンタ１２はリセットされ、タイミング信号ＣＫ1の次の立ち上がりエッジを待つ。以下同様の動作を繰り返す。
【００２３】
ＴＡＤ2〜ＴＡＤ4では、これと同様の動作が、タイミング信号ＣＫ1〜ＣＫ4の１／４周期ずつずれたタイミングで実行され、ＤＴiがＣＫi+1の立ち上がりエッジのタイミングで更新、保持される。
【００２４】
その後、ＤＴiは、それぞれ値が更新されるタイミングで、マージ部４にてラッチされ、ＤＴとして出力される。
［効果］
以上説明したように、Ａ／Ｄ変換装置１によれば、１回のＡ／Ｄ変換を実行する毎にＴＡＤiのパルス遅延回路１１および周回数カウンタ１２がリセットされ、減算器を使用することなく構成することができるため、動作速度が減算器によって制限されることなく、ＴＡＤiでのＤＴiの生成速度のｍ倍のデータを生成することができる。また、ＴＡＤiにおいて、パルス信号が通過した遅延ユニットの通過段数をカウントする期間は、ＣＫiの立ち上がりエッジからＣＫi+1の立ち上がりエッジまでの期間であり、タイミング信号ＣＫiの周期の１／ｍとなるため、カウント期間がタイミング信号ＣＫiの周期と一致してしまう従来の高速化手法と比較して、より高周波の信号成分をＡ／Ｄ変換データＤＴに反映させることができる。
【００２５】
［他の実施形態］
以上、本発明の実施形態について説明したが、本発明は、上記実施形態に限定されることなく、種々の形態を採り得ることは言うまでもない。
【００２６】
（１）上記実施形態では、パルス遅延回路１１を構成する遅延ユニットとして否定論理積回路ＮＡＮＤとインバータＩＮＶとが用いられているが、これに限定されるものではない。例えば、インバータを複数段接続したものを遅延ユニットとする等してもよい。
【００２７】
（２）本発明の各構成要素は概念的なものであり、上記実施形態に限定されない。例えば、一つの構成要素が有する機能を複数の構成要素に分散させたり、複数の構成要素が有する機能を１つの構成要素に統合したりしてもよい。また、上記実施形態の構成の少なくとも一部を、同様の機能を有する公知の構成に置き換えてもよい。また、上記実施形態の構成の少なくとも一部を、他の上記実施形態の構成に対して付加、置換等してもよい。
【符号の説明】
【００２８】
１…Ａ／Ｄ変換装置  ２…タイミング生成部  ３…Ａ／Ｄ変換部  ４…マージ部  １１…パルス遅延回路  １２…周回数カウンタ  １３…ラッチ回路  １４…パルスセレクタ  １５…エンコーダ
【図１】
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【図２】
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【図３】
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