(57)【要約】【課題】チャネルのキャリア移動度が高く、各トランジスタ間での閾値電圧のばらつきが抑制された半導体装置及びその製造方法を提供する。【解決手段】一実施形態に係る半導体装置の製造方法では、電極、絶縁膜、及びアモルファス薄膜からなる積層構造を形成する。第１の周波数を有するマイクロ波を積層構造に照射して、電極を選択加熱することにより、アモルファス薄膜のうち電極と隣接する部分に結晶核を形成する。第１の周波数と異なる第２の周波数を有するマイクロ波を積層構造に照射して、結晶核を成長させることにより、多結晶薄膜を形成する。【選択図】図１
2015173230.tif 000002
【特許請求の範囲】
【請求項１】
電極、絶縁膜、及びアモルファス薄膜からなる積層構造を形成し、
第１の周波数を有するマイクロ波を前記積層構造に照射して、前記電極を選択加熱することにより、前記アモルファス薄膜のうち前記電極と隣接する部分に結晶核を形成し、
前記第１の周波数と異なる第２の周波数を有するマイクロ波を前記積層構造に照射して、前記結晶核を成長させることにより、多結晶薄膜を形成することを含む
半導体装置の製造方法。
【請求項２】
前記第１の周波数は８ＧＨｚ以上であり、前記第２の周波数は８ＧＨｚ未満である
請求項１に記載の半導体装置の製造方法。
【請求項３】
電極と層間絶縁膜とが交互に上下に積層され、前記電極の少なくとも１つがセレクトゲートである積層構造と、
前記積層構造を上下に貫通する柱状絶縁膜と、
前記積層構造に沿って上下方向に形成された絶縁膜と、
前記絶縁膜と前記柱上絶縁膜との間に形成された多結晶薄膜であり、前記セレクトゲートと隣接するチャネルを有するチャネル膜と、
を備え、
前記チャネルは、１つ以上の結晶からなり、
前記チャネルを構成する結晶と、前記柱状絶縁膜の延伸方向に対して平行な方向に隣接する他の結晶と、の間の粒界が前記チャネルの外側に形成された
半導体装置。
【請求項４】
前記チャネルを構成する結晶が、前記チャネルに前記絶縁膜を介して隣接する前記電極部の厚さよりも大きい粒径を有する
請求項３に記載の半導体装置。
【請求項５】
基板と、
前記基板上に形成された多結晶薄膜であり、１つ以上の結晶からなるチャネルを有するチャネル膜と、
前記チャネル上に形成された絶縁膜と、
前記絶縁膜上に形成された電極と、
を備え、
前記チャネルを構成する結晶と、前記基板に対して平行な方向に隣接する他の結晶と、の間の粒界が、前記チャネルの外側に形成された
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、３次元積層構造を有するメモリ装置（以下、「３次元メモリ」という）では、チャネル膜として多結晶シリコン（Ｓｉ）薄膜が利用されている。多結晶Ｓｉ薄膜が平滑な表面モフォロジーを有し、かつ、多結晶Ｓｉ薄膜による段差の被覆性を向上させるために、通常、アモルファスＳｉが堆積時に用いられる。すなわち、アモルファスＳｉ薄膜を成膜し、熱処理によりアモルファスＳｉを結晶化することにより、多結晶Ｓｉ薄膜を形成する。
【０００３】
しかしながら、従来の多結晶Ｓｉ薄膜の形成方法では、形成されるＳｉ結晶の粒径が小さいため、チャネルのキャリア移動度が低いという問題があった。例えば、４〜１０ｎｍの膜厚のアモルファスＳｉ薄膜を９５０℃で１時間熱処理した場合、Ｓｉ結晶の粒径は１０ｎｍ程度である。
【０００４】
また、Ｓｉ結晶の粒径を大きくする方法として、マイクロ波アニールによりアモルファスＳｉを結晶化する方法が提案されている。しかしながら、このような従来の方法では、Ｓｉ結晶の成長の核となる結晶核がアモルファスＳｉ薄膜中にランダムに形成されるため、結晶核を成長させることにより形成されたＳｉ結晶間の粒界の位置を制御することができなかった。このため、チャネルに粒界を有するトランジスタとチャネル内に粒界を有さないトランジスタとの間で、閾値電圧にばらつきが生じるという問題があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−８１８４２号公報
【特許文献２】特開２０１２−２３４８６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
チャネルのキャリア移動度が高く、各トランジスタ間での閾値電圧のばらつきが抑制された半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本実施形態に係る半導体装置の製造方法では、電極、絶縁膜、及びアモルファス薄膜からなる積層構造を形成する。第１の周波数を有するマイクロ波を積層構造に照射して、電極を選択加熱することにより、アモルファス薄膜のうち電極と隣接する部分に結晶核を形成する。第１の周波数と異なる第２の周波数を有するマイクロ波を積層構造に照射して、結晶核を成長させることにより、多結晶薄膜を形成する。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態に係る半導体装置の概略構成を示す断面図。
【図２】第１実施形態に係るチャネル膜の構造を説明する説明図。
【図３】第１実施形態に係る半導体装置の製造方法を説明する断面図。
【図４】第１実施形態に係る半導体装置の製造方法を説明する断面図。
【図５】第１実施形態に係る半導体装置の製造方法を説明する部分拡大断面図。
【図６】第１実施形態に係る半導体装置の製造方法を説明する断面図。
【図７】吸収係数と周波数との関係を示すグラフ。
【図８】第１実施形態に係る半導体装置の製造方法を説明する断面図。
【図９】第１実施形態に係る半導体装置の製造方法を説明する断面図。
【図１０】第２実施形態に係る半導体装置の概略構成を示す断面図。
【図１１】第２実施形態に係る半導体装置の製造方法を説明する断面図。
【発明を実施するための形態】
【０００９】
以下、実施形態に係る半導体装置及びその製造方法について図面を参照して説明する。
【００１０】
（第１実施形態）
まず、第１実施形態に係る半導体装置について、図１及び図２を参照して説明する。本実施形態に係る半導体装置は３次元メモリである。この３次元メモリは、平面電極と層間絶縁膜とが交互（上下）に積層された積層構造と、当該積層構造を最上層から最下層まで上下に貫通する柱状絶縁膜とを備え、平面電極と柱状絶縁膜との交点には、ＮＡＮＤ型のメモリセルとして機能する縦型のトランジスタ（ＦＥＴ）が形成されている。そして、当該トランジスタが積層構造の積層方向に直列に接続されることにより、ＮＡＮＤストリングが形成されている。隣接したＮＡＮＤストリングの下端部は、積層構造の下層に設けられた電極層においてパイプ接続されている。
【００１１】
ここで、図１は、本実施形態に係る３次元メモリの概略構成を示す断面図である。図１に示すように、３次元メモリは、電極層１０と、層間絶縁膜１１１と、セレクトゲート１１２と、ワードライン１１３と、柱状絶縁膜１２と、メモリ絶縁膜１３と、チャネル膜１４とを備える。
【００１２】
電極層１０は、Ｓｉなどの材料により基板（図示省略）上に形成されている。電極層１０は、当該トランジスタのゲート電極として機能する。電極層１０上には、積層構造１１が形成されている。
【００１３】
積層構造１１は、層間絶縁膜１１１と平面電極（セレクトゲート１１２，ワードライン１１３）とが交互に積層されることにより構成されている。積層構造１１の最下層、すなわち、電極層１０の上層には、層間絶縁膜１１１が配置される。これにより、電極層１０と最下層の平面電極（ワードライン１１３）とが絶縁される。また、積層構造１１の最上層には、層間絶縁膜１１１が配置される。最上層の層間絶縁膜１１１上には、ソースライン（図示省略）及びビットライン（図示省略）が形成される。層間絶縁膜１１１は、ＳｉＯ２などの絶縁材料により形成されている。
【００１４】
平面電極は、ＮＡＮＤストリングを構成する縦型のトランジスタのゲート電極であり、最上層がセレクトゲート１１２として利用され、その他の層がワードライン１１３として利用される。平面電極は、層間絶縁膜１１１上にＷ，Ｃｕ，Ａｌなどの金属材料により形成されている。
【００１５】
柱状絶縁膜１２は、積層構造１１の最上層から最下層まで貫通するように形成された柱状の絶縁膜である。柱状絶縁膜１２は、ＳｉＯ２やＳｉＮなどの絶縁材料により形成される。
【００１６】
メモリ絶縁膜１３は、積層構造１１と柱状絶縁膜１２との間に、積層構造１１に沿って上下方向（積層構造１１の積層方向）に形成されており、ＮＡＮＤストリングを構成する縦型のトランジスタにおけるゲート絶縁膜である。メモリ絶縁膜１３は、例えば、ＳｉＯ２、ＳｉＮ、及びＡｌ２Ｏ３などから構成され、電子を蓄積可能な積層構造となる。
【００１７】
チャネル膜１４は、柱状絶縁膜１２とメモリ絶縁膜１３との間に形成された多結晶Ｓｉ薄膜である。多結晶Ｓｉ薄膜は、隣接する多数のＳｉ結晶からなり、各Ｓｉ結晶間には粒界が形成されている。ここでいう粒界とは、隣接したＳｉ結晶間の界面のことをいう。
【００１８】
なお、チャネル膜１４は、多結晶Ｓｉ薄膜に限られず、Ｓｉ含有材料からなる多結晶薄膜の中から任意に選択することができる。例えば、チャネル膜１４は、多結晶ＳｉＧｅ薄膜であってもよい。
【００１９】
チャネル膜１４は、各平面電極（セレクトゲート１１２，ワードライン１１３）と隣接するチャネルを有する。各チャネルは、ＮＡＮＤストリングを構成する各トランジスタのチャネルである。チャネル膜１４のうち、各平面電極と隣接する部分、すなわち、各平面電極と同一層をなす部分が、各平面電極と隣接するチャネルとして機能し、当該部分（チャネル）は１つ以上のＳｉ結晶により構成されている。
【００２０】
ここで、図２は、チャネル膜１４の構造を説明するための説明図である。図２において、積層構造１１及びメモリ絶縁膜１３は断面図として示されており、チャネル膜１４は斜視図として示されている。また、チャネル膜１４の上端部は、柱状絶縁膜１２の延伸方向と垂直な断面図として示されており、チャネル膜１４及び柱状絶縁膜１２の断面が示されている。
【００２１】
図２には、粒界１４１及び粒界１４２が図示されている。粒界１４１は、チャネルを構成するＳｉ結晶と、前記柱状絶縁膜１２が延伸する方向に対して平行な方向に隣接する他のＳｉ結晶と、の間の粒界である。粒界１４１は、トランジスタの閾値電圧に対する影響が大きく、チャネルに粒界１４１を有するトランジスタと、チャネルに粒界１４１を有さないトランジスタと、の間で閾値電圧にばらつきが生じる。
【００２２】
一方、粒界１４２は、チャネルを構成するＳｉ結晶と、前記柱状絶縁膜１２が延伸する方向に対して垂直な方向（チャネルに電流が流れる方向）に隣接する他のＳｉ結晶と、の間の粒界である。粒界１４２は、トランジスタの閾値電圧に対する影響が小さく、チャネルに粒界１４２を有するトランジスタと、チャネルに粒界１４２を有さないトランジスタと、の間で閾値電圧にばらつきはほとんど生じない。
【００２３】
図２に示すように、粒界１４１は、チャネル膜１４のうち層間絶縁膜１１１と隣接する部分、すなわち、層間絶縁膜１１１と同一層をなす部分に形成されている。つまり、粒界１４１は、チャネルの内側には形成されず、チャネルの外側に形成されている。これは、チャネルを構成するＳｉ結晶の、柱状絶縁膜１２と平行な方向の粒径が、平面電極の厚さよりも大きいことを示す。
【００２４】
一方、図２に示すように、粒界１４２は、チャネル膜１４のうち平面電極と隣接する部分に１つ以上形成されている。チャネルが複数のＳｉ結晶により構成される場合とは、粒界１４２がチャネル膜１４のうち平面電極と隣接する部分に２つ以上形成されている場合である。
【００２５】
また、図１に示すように、チャネル膜１４の上端部にはドープト領域１４３が形成されている。ドープト領域１４３は、不純物がドーピングされた部分である。ドープト領域１４３はソース電極やドレイン電極としても用いられる、ソースライン（図示省略）やビットライン（図示省略）と接続されている。
【００２６】
以上説明したとおり、本実施形態に係る半導体装置は、Ｓｉ結晶の粒界１４１が、チャネルの外側に形成されている。すなわち、半導体装置が有するいずれのチャネルにも、閾値電圧に対する影響が大きい粒界１４１が形成されない。これにより、各トランジスタ間の閾値電圧のばらつきを抑制することができる。
【００２７】
また、本実施形態に係る半導体装置は、チャネルを構成するＳｉ結晶が、平面電極の厚さよりも大きい粒径を有する。したがって、半導体装置のチャネルは、大きなキャリア移動度を有する。
【００２８】
なお、本実施形態において、半導体装置は、パイプ型の３次元メモリであったが、これに限られない。例えば、半導体装置は、直線型の３次元メモリであってもよいし、他の構造を有する３次元メモリであってもよい。
【００２９】
次に、本実施形態に係る半導体装置の製造方法について、図３〜図９を参照して説明する。
【００３０】
まず、基板（図示省略）上に電極層１０を形成し、電極層１０上に層間絶縁膜１１１と平面電極（セレクトゲート１１２，ワードライン１１３）とを複数回交互に積層して積層構造１１を形成する。そして、電極層１０及び積層構造１１に、メモリホール１５を開口する（図３参照）。
【００３１】
次に、メモリ絶縁膜１３を全面に、すなわち、積層構造１１の表面及びメモリホール１５の内壁面に成膜する。さらに、メモリ絶縁膜１３の表面に、アモルファスＳｉ薄膜１６を成膜する（図４参照）。アモルファスＳｉ薄膜１６は、Ｓｉからなる非晶質の薄膜であり、４５０〜５５０℃の雰囲気下で、ＳｉＨ４及びＳｉ２Ｈ６の少なくとも一方のガスを用いたＣＶＤ法により成膜することができる。アモルファスＳｉ薄膜１６の厚さは、例えば４〜１０ｎｍである。
【００３２】
以上の工程により、図５に示すように、メモリホール１５の側面に平面電極（セレクトゲート１１２，ワードライン１１３）、メモリ絶縁膜１３、及びアモルファスＳｉ薄膜１６からなる積層構造１７が形成される。
【００３３】
次に、積層構造１７に第１の周波数を有するマイクロ波を照射する。第１の周波数は、平面電極を選択的に加熱可能な周波数である。すなわち、第１の周波数は、平面電極を所望の温度まで加熱可能であり、かつ、層間絶縁膜１１３及びアモルファスＳｉ薄膜１６が加熱されにくい周波数である。
【００３４】
第１の周波数を有するマイクロ波を照射して平面電極を選択的に７００〜７５０℃まで加熱することにより、アモルファスＳｉ薄膜１６のうち、平面電極と隣接する部分、すなわち、平面電極と隣接して同一層をなす部分に結晶核１６１が形成される（図６参照）。これにより、結晶核１６１の位置を、平面電極と隣接する部分に制御することができる。なお、マイクロ波の照射によって、各平面電極と隣接する部分に形成される結晶核１６１の数は任意である。
【００３５】
結晶核１６１の位置を制御するために、第１の周波数は、アモルファスＳｉに吸収されにくい周波数であることが好ましい。第１の周波数がアモルファスＳｉに吸収されやすい周波数であった場合、マイクロ波の照射により、アモルファスＳｉ薄膜１６が加熱され、平面電極の位置とは関係なく、ランダムな位置に結晶核１６１が形成されてしまうためである。
【００３６】
ここで、図７は、周波数と吸収係数の関係を示すグラフである。図６の縦軸は吸収係数であり、横軸は周波数である。図６に示すように、アモルファスＳｉ（ａ−Ｓｉ）の吸収係数は、８ＧＨｚ以上の周波数で低下する。したがって、第１の周波数は、８ＧＨｚ以上であることが好ましく、例えば、２４．１２５ＧＨｚとすることができる。
【００３７】
次に、積層構造１７に第２の周波数を有するマイクロ波を照射する。第２の周波数は、結晶核１６１を成長させる周波数である。第２の周波数を有するマイクロ波を照射してマイクロ波アニールを行うことにより、アモルファスＳｉ中に存在する不規則原子配列による電子分極にねじれ振動が発生し、Ｓｉの共有結合の組み替えや微少な位置移動が生じる。これにより、結晶核１６１を起点にしてＳｉ結晶が高速で成長し、アモルファスＳｉ薄膜１６が多結晶Ｓｉ薄膜に変化する（図８参照）。マイクロ波アニールを行う時間は、第２の周波数などに応じて任意に設定可能であり、例えば、５〜３０分である。これにより、チャネル膜１４が形成される。
【００３８】
マイクロ波アニールにより、Ｓｉ結晶は、結晶核１６１を起点にして成長する。上述の通り、結晶核１６１はアモルファスＳｉ薄膜１６のうち平面電極と隣接する部分に形成されているため、Ｓｉ結晶は、アモルファスＳｉ薄膜１６のうち、平面電極と隣接する部分から層間絶縁膜１１１と隣接する部分に向かって略均一な速度で成長する。したがって、ある平面電極に隣接する部分から成長しているＳｉ結晶と、層間絶縁膜１１１を挟んで上層（又は下層）の平面電極に隣接する部分から成長しているＳｉ結晶とは、層間絶縁膜１１１に隣接する部分で衝突する。結果として、柱状絶縁膜１２と平行な方向に隣接するＳｉ結晶の粒界１４１は、チャネル膜１４のうち層間絶縁膜１１１と隣接する部分、すなわちチャネルの外側に形成される。
【００３９】
結晶核１６１を成長させるために、第２の周波数は、Ｓｉ結晶（結晶核１６１）に吸収されやすい周波数であることが好ましく、例えば、８ＧＨｚ未満とされる。図７に示すように、Ｓｉ結晶（ｃ−Ｓｉ）の吸収係数は、５〜６ＧＨｚで大きくなるため、第２の周波数は、５〜６ＧＨｚであることが好ましく、例えば、５．８ＧＨｚとすることができる。
【００４０】
次に、チャネル膜１４の上部に不純物をドーピングしてドープト領域１４３を形成し、メモリホール１５を埋めるようにＳｉＯ２やＳｉＮなどの絶縁材料を堆積させ、柱状絶縁膜１２を形成する（図９参照）。その後、ＲＩＥ（Reactive Ion Etching）法などを用いて、積層構造１１の最上層の層間絶縁膜１１１が露出するまで半導体装置の表面を除去する。これにより、図１に示した半導体装置が形成される。
【００４１】
以上説明したとおり、本実施形態に係る半導体装置の製造方法によれば、Ｓｉ結晶の粒界１４１は、チャネルの外側に形成される。したがって、チャネルに粒界１４１を有さないトランジスタを有する半導体装置を形成することができる。これにより、半導体装置が有する複数のトランジスタ間の閾値電圧のばらつきを抑制することができる。
【００４２】
また、結晶核１６１が、アモルファスＳｉ薄膜１６のうち平面電極と隣接する部分に選択的に形成される。そして、Ｓｉ結晶は、当該結晶核１６１から層間絶縁膜１１１と隣接する部分まで成長する。したがって、結晶核１６１を起点に成長したＳｉ結晶の、柱状絶縁膜１２と平行な方向の粒径は、平面電極の厚さよりも大きくなる。これにより、キャリア移動度の大きなチャネルを形成することができる。
【００４３】
さらに、マイクロ波アニールを用いることにより、Ｓｉ結晶を高速で成長させることができる。したがって、半導体装置を短時間で製造することができる。
【００４４】
なお、本実施形態に係る半導体装置の製造方法は、直線型の３次元メモリや、図１の３次元メモリとは異なる構造を有する３次元メモリなど、アモルファスＳｉの結晶化を要する任意の半導体装置の製造方法として適用することができる。本実施形態に係る半導体装置の製造方法を用いることにより、結晶核の位置や、粒界の位置を制御することができる。
【００４５】
（第２実施形態）
次に、第２実施形態に係る半導体装置について、図１０を参照して説明する。本実施形態に係る半導体装置は、液晶駆動用の薄膜トランジスタ（以下、「ＴＦＴ」という）である。ここで、図１０は、本実施形態に係るＴＦＴの概略構成を示す断面図である。図１０に示すように、ＴＦＴは、ガラス基板２０と、チャネル膜２１と、ゲート絶縁膜２２と、ゲート電極２３とを備える。
【００４６】
チャネル膜２１は、ガラス基板２０上に形成された多結晶ＳｉＧｅ薄膜であり、チャネル２１１と、不純物がドーピングされたドープト領域２１２とを有する。図１０において、チャネル２１１は、ガラス基板２０上に１つ形成されているが、一般に、チャネル２１１はガラス基板２０上に複数形成される。これは、ゲート絶縁膜２２及びゲート電極２３についても同様である。チャネル２１１の詳細については後述する。
【００４７】
ゲート絶縁膜２２は、チャネル２１１上に形成されている。ゲート絶縁膜２２は、ＳｉＯ２などの絶縁材料によって形成される。ゲート絶縁膜２２上には、ゲート電極２３が形成されている。ゲート電極２３は、Ｗ，Ｃｕ，Ａｌなどの金属材料により形成される。
【００４８】
チャネル２１１は、ゲート電極２３と隣接するチャネルである。チャネル２１１は、チャネル膜２１のうち、ゲート電極２３と隣接する部分、すなわち、ゲート電極２３の下方部分であり、１つ以上のＳｉＧｅ結晶により構成されている。チャネル２１１を構成するＳｉＧｅ結晶と、ガラス基板２０に対して平行な方向に隣接する他のＳｉＧｅ結晶と、の間の粒界２１３は、チャネル２１１の外側に形成されている。したがって、本実施形態において、粒界２１３は、ドープト領域２１２に形成されている。これは、チャネル２１１を構成するＳｉＧｅ結晶の、ガラス基板２０と平行な方向の粒径が、チャネル２１１の幅より大きいことを示す。
【００４９】
粒界２１３は、トランジスタの閾値電圧に対する影響が大きく、チャネル２１１に粒界２１３を有するトランジスタと、チャネル２１１に粒界２１３を有さないトランジスタと、の間で閾値電圧にばらつきが生じる。しかしながら、本実施形態に係る半導体装置は、粒界２１３がチャネル２１１の外側に形成されている。すなわち、ガラス基板２０上に複数形成されたいずれのチャネル２１１も、粒界２１３を有さない。したがって、各トランジスタ間での閾値電圧のばらつきを抑制することができる。
【００５０】
また、本実施形態に係る半導体装置は、チャネルを構成するＳｉＧｅ結晶が、チャネル２１１の幅よりも大きい粒径を有する。したがって、半導体装置のチャネルは、大きなキャリア移動度を有する。
【００５１】
なお、チャネル膜２１は、多結晶ＳｉＧｅ薄膜に限られず、Ｓｉ含有材料からなる多結晶薄膜の中から任意に選択することができる。例えば、チャネル膜２１は、多結晶Ｓｉ薄膜であってもよい。
【００５２】
また、チャネル２１１を構成するＳｉＧｅ結晶と、ガラス基板２０に対して垂直な方向に隣接した他のＳｉＧｅ結晶と、の間の粒界は、チャネル２１１内に形成されてもよいし、形成されなくてもよい。いずれの場合であっても、当該粒界はトランジスタの閾値電圧に対する影響が小さいため、本実施形態に係る半導体装置では閾値電圧のばらつきが抑制される。
【００５３】
次に、本実施形態に係る半導体装置の製造方法について、図１１を参照して説明する。ここで、図１１は、本実施形態に係る半導体装置の製造方法を説明する断面図である。
【００５４】
まず、ガラス基板２０上に、アモルファスＳｉＧｅ薄膜１６を成膜する（図１１（Ａ）参照）。アモルファスＳｉＧｅ薄膜２４は、ＳｉＧｅからなる非晶質の薄膜であり、４５０℃の雰囲気下で、Ｓｉ２Ｈ６及びＧｅＨ４のガスを用いたＣＶＤ法により成膜することができる。アモルファスＳｉＧｅ薄膜２４の厚さは、例えば５０〜１００ｎｍである。
【００５５】
次に、アモルファスＳｉＧｅ薄膜２４上に、ゲート絶縁膜２２及びゲート電極２３を形成する（図１１（Ｂ）参照）。ゲート絶縁膜２２及びゲート電極２３は、アモルファスＳｉＧｅ薄膜２４上にそれぞれの材料をＣＶＤ法で堆積させた後、エッチング法を用いてパターニングすることにより形成することができる。以上の工程により、ガラス基板２０上に、ゲート電極２３、ゲート絶縁膜２２、及びアモルファスＳｉＧｅ薄膜２４からなる積層構造２５が形成される。
【００５６】
次に、積層構造２５に第１の周波数を有するマイクロ波を照射する。第１の周波数は、ゲート電極２３を選択的に加熱可能な周波数である。すなわち、第１の周波数は、ゲート電極２３を所望の温度まで加熱可能であり、かつ、ゲート絶縁膜２２及びアモルファスＳｉＧｅ薄膜２４が加熱されにくい周波数である。
【００５７】
第１の周波数を有するマイクロ波を照射してゲート電極２３を選択的に７００〜７５０℃まで加熱することにより、アモルファスＳｉＧｅ薄膜２４のうち、ゲート電極２３と隣接する部分、すなわち、ゲート電極２３の下方部分に結晶核２４１が形成される（図１１（Ｃ）参照）。これにより、結晶核２４１の位置を、ゲート電極２３と隣接する部分に制御することができる。なお、マイクロ波の照射によって、ゲート電極２３と隣接する部分に形成される結晶核２４１の数は任意である。
【００５８】
結晶核２４１の位置を制御するために、第１の周波数は、アモルファスＳｉＧｅに吸収されにくい周波数であることが好ましい。第１の周波数がアモルファスＳｉＧｅに吸収されやすい周波数であった場合、マイクロ波の照射により、アモルファスＳｉＧｅ薄膜２４が加熱され、ゲート電極２３の位置とは関係なく、ランダムな位置に結晶核２４１が形成されてしまうためである。ＳｉとＳｉＧｅのマイクロ波の吸収係数は比較的近いと考えられるため、第１の周波数は、第１実施形態と同様、８ＧＨｚ以上であることが好ましく、例えば、２４．１２５ＧＨｚとすることができる。
【００５９】
次に、積層構造２５に第２の周波数を有するマイクロ波を照射する。第２の周波数は、結晶核２４１を成長させる周波数である。第２の周波数を有するマイクロ波を照射してマイクロ波アニールを行うことにより、結晶核２４１を起点にしてＳｉＧｅ結晶が高速で成長し、アモルファスＳｉＧｅ薄膜２４が多結晶ＳｉＧｅ薄膜に変化する（図１１（Ｄ）参照）。マイクロ波アニールを行う時間は、第２の周波数などに応じて任意に設定可能であり、例えば、５〜３０分である。これにより、チャネル膜２１が形成される。
【００６０】
マイクロ波アニールにより、ＳｉＧｅ結晶は、結晶核２４１を起点にして成長する。上述の通り、結晶核２４１はアモルファスＳｉ薄膜２４のうちゲート電極２３と隣接する部分に形成されているため、ＳｉＧｅ結晶は、アモルファスＳｉＧｅ薄膜２４のうち、ゲート電極２３と隣接する部分からその外側に向かって成長する。したがって、ＳｉＧｅ結晶がゲート電極２３と隣接する部分の外側まで成長した時点でマイクロ波アニールを終了することにより、粒界２１３をチャネル２１１の外側に形成することができる。
【００６１】
結晶核２４１を成長させるために、第２の周波数は、ＳｉＧｅ結晶（結晶核２４１）に吸収されやすい周波数であることが好ましく、例えば、８ＧＨｚ未満とされる。第２の周波数は、第１実施形態同様、５〜６ＧＨｚであることが好ましく、例えば、５．８ＧＨｚとすることができる。
【００６２】
次に、チャネル膜２１に不純物をドーピングしてドープト領域２１２を形成することにより、図１０に示した半導体装置が形成される。ゲート電極２３が形成されているため、チャネル膜２１のゲート電極２３の下方部分には不純物がドーピングされず、当該部分がチャネル２１１となり、その外側部分がドープト領域２１２となる。
【００６３】
以上説明したとおり、本実施形態に係る半導体装置の製造方法によれば、ＳｉＧｅ結晶の粒界２１３は、チャネル２１１の外側に形成される。したがって、チャネルに粒界２１３を有さない半導体装置を形成することができる。これにより、半導体装置が有する複数のトランジスタの閾値電圧のばらつきを抑制することができる。
【００６４】
また、結晶核２４１が、アモルファスＳｉＧｅ薄膜２４のうちゲート電極２３と隣接する部分に選択的に形成される。したがって、結晶核２４１を起点に成長したＳｉＧｅ結晶の、ガラス基板２０と平行な方向の粒径は、チャネル２１１の幅よりも大きくなる。これにより、キャリア移動度の大きなチャネル２１１を形成することができる。
【００６５】
さらに、マイクロ波アニールを用いることにより、ＳｉＧｅ結晶を高速で成長させることができる。したがって、半導体装置を短時間で製造することができる。
【００６６】
なお、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、各実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。
【符号の説明】
【００６７】
１０：電極層，１１：積層構造，１１１：層間絶縁膜，１１２：セレクトゲート，１１３：ワードライン，１２：柱状絶縁膜，１３：メモリ絶縁膜，１４：チャネル膜，１４１：粒界，１４２：粒界，１４３：ドープト領域，１５：メモリホール，１６：アモルファスＳｉ薄膜，１７：積層構造，２０：ガラス基板，２１：チャネル膜，２１１：チャネル，２１２：ドープト領域，２２：ゲート絶縁膜，２３：ゲート電極，２４：アモルファスＳｉＧｅ薄膜，２５：積層構造
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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