(57)【要約】【課題】入力バッファや出力バッファが正常に動作するか否かをテストする。【解決手段】データ入出力端子ＤＱａと、出力ノードがデータ入出力端子ＤＱａに接続されたデータ出力回路６３と、入力ノードがデータ入出力端子ＤＱａに接続されたデータ入力回路６４と、メモリセルアレイ６０から読み出されたテストリードデータｔＲＤをデータ出力回路６３の入力ノードに供給するリードライトバスＲＷＢＵＳと、テストライトデータｔＷＤとデータ入力回路６４の出力ノードから出力されるテストリードデータｔＲＤとを比較することにより判定信号ＴＣＭＰ０を生成するデータ比較回路６５ａと、を備える。データ入力回路６４は、テストクロック信号ＳＣＬＫに応答してテストリードデータｔＲＤをデータ比較回路６５ａに転送し、データ比較回路６５ａはテストクロック信号ＳＣＬＫに応答して判定信号ＴＣＭＰ０を出力する。【選択図】図５
2015158957.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイと、
第１のデータ出力端子と、
出力ノードが前記第１のデータ入出力端子に接続された第１の出力回路と、
入力ノードが前記第１のデータ入出力端子に接続された入力回路と、
前記メモリセルアレイから読み出された第１のデータを前記第１の出力回路の入力ノードに供給するデータ配線と、
第２のデータと、前記入力回路の出力ノードから出力される前記第１のデータとを比較することにより、判定信号を生成するデータ比較回路と、を備え、
前記入力回路は、第１のクロック信号に応答して、前記第１の出力回路から出力される前記第１のデータを前記データ比較回路に転送し、
前記データ比較回路は、前記第１のクロック信号に応答して、前記判定信号を出力することを特徴とする半導体装置。
【請求項２】
前記入力回路は、前記第１のクロック信号の第１のエッジに応答して、前記第１の出力回路から出力される前記第１のデータを前記データ比較回路に転送し、
前記データ比較回路は、前記第１のクロック信号の前記第１のエッジに続く第２のエッジに応答して、前記判定信号を出力することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のデータは、少なくとも第１及び第２のデータビットを含み、
前記第２のデータは、少なくとも第３のデータビットを含み、
前記入力回路は、前記第１のクロック信号の前記第１のエッジに応答して、前記第１の出力回路から出力される前記第１のデータビットを前記データ比較回路に転送し、前記第１のクロック信号の前記第２のエッジに応答して、前記第１の出力回路から出力される前記第２のデータビットを前記データ比較回路に転送し、
前記データ比較回路は、前記第１のデータビットと前記第３のデータビットとを比較することにより得られた前記判定信号を、前記第１のクロック信号の前記第２のエッジに応答して出力することを特徴とする請求項２に記載の半導体装置。
【請求項４】
第２のデータ入出力端子と、
前記判定信号を前記第２のデータ入出力端子に出力する第２の出力回路と、をさらに備え、
前記第２の出力回路は、前記第１のクロック信号に応答して、前記判定信号を前記第２のデータ入出力端子に出力することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１のデータは、第４のデータビットをさらに含み、
前記第２のデータは、第５のデータビットをさらに含み、
前記入力回路は、前記第１のクロック信号の前記第２のエッジに続く第３のエッジに応答して、前記第１の出力回路から出力される前記第４のデータビットを前記データ比較回路に転送し、
前記データ比較回路は、前記第２のデータビットと前記第５のデータビットとを比較することにより得られた前記判定信号を、前記第１のクロック信号の前記第３のエッジに応答して前記第２の出力回路に転送し、
前記第２の出力回路は、前記第１のデータビットと前記第３のデータビットとを比較することにより得られた前記判定信号を、前記第１のクロック信号の前記第３のエッジに応答して前記第２のデータ入出力端子に出力することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記メモリセルアレイとは独立に設けられ、前記第２のデータを保持するレジスタをさらに備え、
前記データ比較回路は、前記レジスタに保持された前記第２のデータと前記入力回路の出力ノードから出力される前記第１のデータとを比較することを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記レジスタから出力された前記第２のデータの論理レベルを反転させる反転回路をさらに備えることを特徴とする請求項６に記載の半導体装置。
【請求項８】
外部から制御信号が入力される信号入力端子をさらに備え、
前記反転回路は、前記制御信号が第１の論理レベルを示していることに応答して、前記第１のライトデータの論理レベルを反転させることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第１の出力回路は、イネーブル信号の活性化に応答して、前記レジスタに保持された前記第２のデータ又は前記反転回路によって反転された前記第２のデータを、前記入力回路に転送することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記メモリセルアレイに含まれる複数のメモリセルのいずれかを指定する複数のアドレス信号が外部から入力されるアドレス端子をさらに備え、
前記第２のデータは、前記複数のアドレス端子を介して前記レジスタに供給されることを特徴とする請求項８又は９に記載の半導体装置。
【請求項１１】
前記信号入力端子は、前記複数のアドレス端子とは異なる端子であることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記信号入力端子は、前記複数のアドレス端子のいずれかであることを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
前記第１のデータ入出力端子は、前記第２のデータ入出力端子よりも平面サイズが小さいことを特徴とする請求項１乃至１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記第２のデータ入出力端子に並列接続され、前記第１のデータ入出力端子と同じ平面サイズを有する第３のデータ入出力端子をさらに備えることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
第１及び第２の端子と、
メモリセルアレイと、
前記第１の端子と前記メモリセルアレイとの間に接続された第１の出力回路と、
第１の入力ノードで前記第１の端子及び前記出力回路に共通に接続され、第１の出力ノードで前記メモリセルアレイに接続され、第２の出力ノードを含む、入力回路と、
前記入力回路の前記第２の出力ノードに接続された比較回路と、
前記比較回路と前記第２の端子との間に接続された第２の出力回路と、を備え、
前記第１の入力回路、前記比較回路、及び、前記第２の出力回路が、第１のクロック信号に応じて、パイプライン動作を実行することを特徴とする半導体装置。
【請求項１６】
前記入力回路は、自身の入力ノードで前記第１の入力ノードに接続され、自身の出力ノードで前記第１及び第２の出力ノードに共通に接続され、前記第１のクロック信号に応じて動作する、第１のラッチ回路を含み、
前記比較回路は、自身の一方の入力ノードで前記入力回路の第２の出力ノードに接続された比較論理回路と、自身の入力端子で前記比較論理回路に接続され、前記第１のクロック信号に応じて動作する、第２のラッチ回路と、を含み、
前記第２の出力回路は、自身の入力ノードで前記第２のラッチ回路に接続され、前記第１のクロック信号に応じて動作する、第３のラッチ回路と、を含むことを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記比較論理回路の他方の入力ノードに接続されたレジスタ回路を含むことを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記比較回路の他方の入力ノードと前記レジスタ回路との間に接続され、第１の制御信号に応じて、前記レジスタの出力の論理レベルを反転する反転回路を含むことを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記第１の出力回路は、第２のクロック信号に応じて動作することを特徴とする請求項１５又は１６に記載の半導体装置。
【請求項２０】
前記第１の端子は、バンプ電極であり、前記第２の端子は、パッド電極であることを特徴とする請求項１５乃至１９のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、入力バッファ及び出力バッファの動作テストが可能な半導体装置に関する。
【背景技術】
【０００２】
近年、半導体メモリとコントローラチップとの間のデータ転送レートのさらなる高速化が望まれている。これを達成するために、データ入出力のビット幅、即ち、入出力端子の数を従来の半導体メモリに比べ増加させた種々の半導体メモリが考案されている。このような半導体メモリの例として、ハイバンドウィドゥスメモリ（Ｈｉｇｈ  Ｂａｎｄ−ｗｉｄｔｈ  Ｍｅｍｏｒｙ，ＨＢＭ）、ハイブリッドメモリキューブ（Ｈｙｂｒｉｄ  Ｍｅｍｏｒｙ  Ｃｕｂｅ，ＨＭＣ）、及び、ワイドＩ／Ｏ型ＤＲＡＭ（Ｗｉｄｅ−ＩＯ  ＤＲＡＭ）（特許文献１参照）などが知られている。
【０００３】
このような半導体メモリでは、データ入出力端子を含む外部端子の数が通常のＤＲＡＭに比べて極めて多いため、各端子はマイクロバンプと呼ばれる微小電極によって構成される。マイクロバンプは非常に狭ピッチで多数配置されることから、テスト動作時においてテスタのプローブをマイクロバンプに直接接触させることは困難である。このため、このような半導体メモリにおいては、テスト用のパッド電極がマイクロバンプとは別に設けられており、テスト動作時においては、テスタのプローブをテスト用のパッド電極に接触させることによって信号の入出力を行う。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−２４３２５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
テスト用のパッド電極を用いた動作テストにおいては、通常、アドレス入力用のパッド電極を介してテストデータを入力し、データ出力用のパッド電極を介してテストデータ又はテスト結果を示す判定信号が出力される。しかしながら、この場合、通常動作モードで使用する入力バッファや出力バッファを使用しないことから、入力バッファや出力バッファが正常に動作するか否かをテストすることができないという問題があった。
【０００６】
尚、上記の問題は上述した特定の半導体メモリに限らず、通常動作モードで使用する入力バッファや出力バッファを動作テスト時に使用しない全ての半導体装置に対して生じる問題である。
【課題を解決するための手段】
【０００７】
本発明の一側面による半導体装置は、メモリセルアレイと、第１のデータ出力端子と、出力ノードが前記第１のデータ入出力端子に接続された第１の出力回路と、入力ノードが前記第１のデータ入出力端子に接続された入力回路と、前記メモリセルアレイから読み出された第１のデータを前記第１の出力回路の入力ノードに供給するデータ配線と、第２のデータと、前記入力回路の出力ノードから出力される前記第１のデータとを比較することにより、判定信号を生成するデータ比較回路と、を備え、前記入力回路は、第１のクロック信号に応答して、前記第１の出力回路から出力される前記第１のデータを前記データ比較回路に転送し、前記データ比較回路は、前記第１のクロック信号に応答して、前記判定信号を出力することを特徴とする。
【０００８】
本発明の他の側面による半導体装置は、第１及び第２の端子と、メモリセルアレイと、第１の端子とメモリセルアレイとの間に接続された第１の出力回路と、第１の入力ノードで第１の端子及び出力回路に共通に接続され、第１の出力ノードでメモリセルアレイに接続され、第２の出力ノードを含む、入力回路と、入力回路の前記第２の出力ノードに接続された比較回路と、比較回路と前記第２の端子との間に接続された第２の出力回路と、を備え、第１の入力回路、比較回路、及び、第２の出力回路が、第１のクロック信号に応じて、パイプライン動作を実行することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、メモリセルアレイから読み出されたテストリードデータを出力回路及び入力回路を介してデータ比較回路に供給することができることから、出力回路に含まれる出力バッファ及び入力回路に含まれる入力バッファが正常に動作しているか否かを動作テストによって判定することが可能となる。しかも、入力回路及びデータ比較回路がいずれもテストクロック信号に応答した動作を行うことから、テストリードデータが連続的に読み出される場合であっても、これらテストリードデータを順次処理することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の好ましい第１の実施形態による半導体装置１０の構造を説明するための模式的な断面図である。
【図２】半製品１０Ａの構造を説明するための模式的な断面図である。
【図３】メモリチップ２０の主面２０Ｆの平面図である。
【図４】メモリチップ２０の回路構成を説明するためのブロック図である。
【図５】チャネルＣｈＡの回路構成を説明するためのブロック図である。
【図６】テストリード制御回路７０の回路図である。
【図７】データ出力回路６３及びデータ入力回路６４の回路図である。
【図８】３入力セレクタ１１０の回路図である。
【図９】各動作モードにおける各種制御信号の論理レベルを示す真理値表である。
【図１０】出力回路１２０の回路図である。
【図１１】データ比較回路６５ａの主要部の構成を示す回路図である。
【図１２】データ比較回路６５ｂの主要部の構成を示す回路図である。
【図１３】データ出力回路６９の回路図である。
【図１４】半導体装置１０のLoop Back Write動作を説明するためのタイミング図である。
【図１５】半導体装置１０のLoop Back Read動作を説明するためのタイミング図である。
【図１６】テストクロック信号ＳＣＬＫに同期したLoop Back Read動作を説明するためのタイミング図である。
【図１７】本発明の第２の実施形態による半導体装置１００の構造を説明するための模式的な断面図である。
【図１８】半製品１００Ａの構造を説明するための模式的な断面図である。
【図１９】貫通電極ＴＳＶ１，ＴＳＶ２の接続状態を説明するための模式図である。
【図２０】貫通電極ＴＳＶ１の構造を示す断面図である。
【図２１】本発明の第３の実施形態による半導体装置２００の構造を説明するための模式的な断面図である。
【図２２】本発明の第４の実施形態による半導体装置３００の構造を説明するための模式的な断面図である。
【図２３】本発明の第５の実施形態による半導体装置４００の構造を説明するための略平面図である。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【００１２】
図１は、本発明の好ましい第１の実施形態による半導体装置１０の構造を説明するための模式的な断面図である。
【００１３】
図１に示すように、本実施形態による半導体装置１０は、メモリチップ２０とコントロールチップ３０が積層された構成を有している。メモリチップ２０はいわゆるワイドＩＯ型のＤＲＡＭであり、その主面２０Ｆには複数の表面マイクロバンプＭＦＢ（バンプ電極）及び複数のテストパッドＴＰ（パッド電極）が設けられている。主面２０Ｆとは、トランジスタなどの回路素子が形成されている側の面であり、図１に示す例ではメモリチップ２０の主面２０Ｆは下側を向いている。つまり、本実施形態ではメモリチップ２０がコントロールチップ３０上にフェイスダウン方式で積層されている。
【００１４】
コントロールチップ３０は、メモリチップ２０の動作を制御する半導体チップ（ＳＯＣ；Ｓｙｓｔｅｍ  ｏｎ  Ｃｈｉｐ）であり、回路基板４０上にフェイスダウン方式で搭載されている。つまり、コントロールチップ３０は、主面３０Ｆが回路基板４０側を向き、裏面３０Ｂがメモリチップ２０側を向くように搭載されている。コントロールチップ３０の主面３０Ｆには複数の表面マイクロバンプＣＦＢが形成され、コントロールチップ３０の裏面３０Ｂには複数の裏面マイクロバンプＣＢＢが形成されている。表面マイクロバンプＣＦＢは回路基板４０に設けられた基板電極４１に接合され、裏面マイクロバンプＣＢＢはメモリチップ２０に設けられた表面マイクロバンプＭＦＢに接合されている。そして、コントロールチップ３０に設けられた内部回路は、表面マイクロバンプＣＦＢに接続されるとともに、コントロールチップ３０を貫通して設けられた貫通電極ＴＳＶ（Through Substrate Via）を介して裏面マイクロバンプＣＢＢに接続されている。
【００１５】
回路基板４０は、メモリチップ２０及びコントロールチップ３０が搭載された上面側に基板電極４１が設けられ、下面側に外部端子４２が設けられた構造を有している。基板電極４１と外部端子４２は、回路基板４０を貫通して設けられた図示しないスルーホール導体を介して相互に接続されている。また、基板電極４１の上面には、メモリチップ２０及びコントロールチップ３０を覆うように封止樹脂５０が設けられ、これにより１パッケージの半導体装置１０として提供される。
【００１６】
かかる構成により、外部端子４２を介して入力される信号（アドレス信号、コマンド信号、クロック信号、ライトデータなど）は、まずコントロールチップ３０に入力され、コントロールチップ３０による必要な信号処理を経て、メモリチップ２０に供給される。一方、メモリチップ２０から出力される信号（リードデータなど）は、コントロールチップ３０に入力され、コントロールチップ３０による必要な信号処理を経て、外部端子４２から外部に出力される。
【００１７】
半導体装置１０の製造工程においては、回路基板４０上にコントロールチップ３０及びメモリチップ２０を搭載した後、封止樹脂５０によってこれらのチップ２０，３０を封止しても構わないし、図２に示す半製品１０Ａを用意し、これをコントロールチップ３０及び回路基板４０に接続しても構わない。図２に示す半製品１０Ａは、メモリチップ２０とその主面２０Ｆを除く各面を覆う封止樹脂５０からなる。このような半製品１０Ａを用いれば、仕様や用途によって異なるコントロールチップ３０を適宜接続することができるため、汎用性を高めることが可能となる。
【００１８】
図３は、メモリチップ２０の主面２０Ｆの平面図である。
【００１９】
図３に示すように、メモリチップ２０の主面２０Ｆには、Ｘ方向およびＹ方向にマトリクス状に配置された４つのチャネルＣｈＡ〜ＣｈＤが設けられる。各チャネルＣｈＡ〜ＣｈＤは、それぞれが単独のＤＲＡＭとして動作可能な回路ブロックであり、したがって、メモリチップ２０は４つの独立したＤＲＡＭが１チップ化された構成を有している。
【００２０】
メモリチップ２０の主面２０Ｆには、各チャネルＣｈＡ〜ＣｈＤに対応する複数のマイクロバンプＭＦＢａ〜ＭＦＢｄが設けられている。各チャネルＣｈＡ〜ＣｈＤに割り当てられるデータ用のマイクロバンプＭＦＢａ〜ＭＦＢｄ、すなわちデータ入出力端子の数は、それぞれ例えば１２８個と非常に多く、また、電源用のマイクロバンプＭＦＢａ〜ＭＦＢｄなども多数必要であることから、チャネルＣｈＡ〜ＣｈＤごとに例えば３００個程度のマイクロバンプＭＦＢａ〜ＭＦＢｄが設けられる。このため、チップ全体で１０００個を超えるマイクロバンプＭＦＢが用いられることになる。
【００２１】
これらマイクロバンプＭＦＢの中には、ダイレクトアクセス端子と呼ばれるテスト用の端子が含まれる。但し、マイクロバンプＭＦＢのサイズは非常に微小であることから、テスタのプローブをダイレクトアクセス端子に接触させることは困難である。このため、各ダイレクトアクセス端子には、テスタのプローブを接触させるためのテストパッドＴＰがそれぞれ割り当てられている。テストパッドＴＰは、テスタのプローブを容易に接触させられるよう、マイクロバンプＭＦＢよりも大きな平面サイズを有している。かかる構成により、積層前、例えばウェハ状態のメモリチップ２０に対しては、テストパッドＴＰを用いて動作テストを行うことができ、コントロールチップ３０に積層した後は、コントロールチップ３０を介して外部からダイレクトアクセス用のマイクロバンプＭＦＢにアクセスすることで、メモリチップ２０の動作テストを行うことができる。
【００２２】
図４は、メモリチップ２０の回路構成を説明するためのブロック図である。
【００２３】
図４において二重丸で示しているのはマイクロバンプＭＦＢ（バンプ電極）であり、二重四角で示しているのはテストパッドＴＰ（パッド電極）である。また、信号名の先頭に「ＤＡ」が付されている信号及びテスト信号ＴＥＳＴは、ダイレクトアクセス端子を介して入力（又は出力）される信号である。図４に示すように、ダイレクトアクセス端子には、それぞれ対応するテストパッドＴＰが設けられている。また、信号名の末尾に「ａ」〜「ｄ」が付されている信号は、それぞれチャネルＣｈＡ〜ＣｈＤに対応する信号である。
【００２４】
例えば、図４に示す信号ＳＩＧａは、チャネルＣｈＡに供給される入力信号であり、アドレス信号ＡＤＤａ、コマンド信号ＣＭＤａ、チップセレクト信号ＣＳ０ａ、クロック信号ＣＬＫａ、クロックイネーブル信号ＣＫＥ０ａなどからなる。チャネルＣｈＡは、これらの入力信号ＳＩＧａを受け、リード動作やライト動作などを行う。チャネルＣｈＡがリード動作を行った場合、読み出されたリードデータＤＱａがマイクロバンプＭＦＢａ（第１の端子）を介して出力される。一方、チャネルＣｈＡがライト動作を行う場合、マイクロバンプＭＦＢａを介して入力されたライトデータＤＱａがチャネルＣｈＡに供給される。
【００２５】
他のチャネルＣｈＢ〜ＣｈＤも同様であり、それぞれ対応する入力信号ＳＩＧｂ〜ＳＩＧｄを受け、リードデータＤＱｂ〜ＤＱｄの出力又はライトデータＤＱｂ〜ＤＱｄの入力を行う。
【００２６】
一方、ダイレクトアクセス端子を介して入力される信号は、各チャネルＣｈＡ〜ＣｈＤに対して共通に入力される。ダイレクトアクセス端子を介して入力される信号としては、アドレス信号ＤＡ＿ＡＤＤ、コマンド信号ＤＡ＿ＣＭＤ、チップセレクト信号ＤＡ＿ＣＳ０、クロック信号ＤＡ＿ＣＬＫ、クロックイネーブル信号ＤＡ＿ＣＫＥ０、テスト信号ＴＥＳＴなどがある。これらの信号はチャネルＣｈＡ〜ＣｈＤに対して共通に割り当てられているため、テスト動作時においてはチャネルＣｈＡ〜ＣｈＤが並列に動作を行い、テスト結果である判定信号ＤＡ＿ＤＱａ〜ＤＡ＿ＤＱｄをそれぞれ対応するダイレクトアクセス用のマイクロバンプＭＦＢ又はテストパッドＴＰ（第２の端子）に出力する。
【００２７】
尚、図４では、バウンダリスキャン信号ＢＳＣＴＬ１〜３のそれぞれが、対応するマイクロバンプＭＦＢから供給される例を示した。ただし、本発明は、この構成に限定されるものではない。例えば、バウンダリスキャン信号ＢＳＣＴＬ１〜３をマイクロバンプを介してメモリリップ２０の外部から供給する構成に変えて、バウンダリスキャン信号ＢＳＣＴＬ１〜３を内部で発生するバウンダリスキャン信号発生回路をメモリチップ２０に搭載することもできる。この場合、バウンダリスキャン信号発生回路は、例えば、ダイレクトアクセス端子を介して入力される信号の少なくとも一部に応じてバウンダリスキャン信号を発生する。
【００２８】
図５は、チャネルＣｈＡの回路構成を説明するためのブロック図である。他のチャネルＣｈＢ〜ＣｈＤも基本的にチャネルＣｈＡと同じ回路構成を有していることから、重複する説明は省略する。
【００２９】
図５に示すように、チャネルＣｈＡは、メモリセルアレイ６０と、メモリセルアレイ６０に対するアクセス動作を行うアクセス制御回路６１を備えている。アクセス制御回路６１は、アドレス信号ＡＤＤ、コマンド信号ＣＭＤ、チップセレクト信号ＣＳ、クロック信号ＣＬＫ及びクロックイネーブル信号ＣＫＥからなる入力信号ＳＩＧに基づいてメモリセルアレイ６０に対するアクセス動作を実行する。入力信号ＳＩＧは入力切替回路６２から供給される。入力切替回路６２は、通常動作用の入力信号ＳＩＧａ及びテスト動作用の入力信号ＤＡ＿ＳＩＧを受け、テスト信号ＴＥＳＴに基づいて選択した一方を入力信号ＳＩＧとしてアクセス制御回路６１に出力する。これにより、通常動作時においては通常動作用の入力信号ＳＩＧａがアクセス制御回路６１に供給され、テスト動作時においてはテスト動作用の入力信号ＤＡ＿ＳＩＧがアクセス制御回路６１に供給される。
【００３０】
通常動作時においてライト動作が実行されると、外部からｎ＋１個のマイクロバンプＭＦＢａを介して入力されたライトデータＤＱａは、データ入力回路６４及びリードライトバスＲＷＢＵＳ（データ配線）を介してメモリセルアレイ６０に供給される。一方、ループバックテスト動作（第１のテスト動作）時においてライト動作が実行されると、テストデータレジスタ６６に保持されているテストライトデータｔＷＤ０が反転回路６７、データ出力回路６３（第１の出力回路）を介して、テストライトデータｔＷＤとして、データ入力回路６４に転送（ループバック）される。データ入力回路６４は、テストライトデータｔＷＤ（第２のデータ）を、メモリセルアレイ６０に供給する。テストライトデータｔＷＤは、テストライトデータｔＷＤ０と同一又は少なくとも１つのビットが反転されたものであり、Ｗ０〜Ｗｎからなるｎ＋１ビット構成である。テストデータレジスタ６６は、イネーブル信号ＴＰｅｎによって活性化され、アドレス用のダイレクトアクセス端子を介して入力されたテストライトデータｔＷＤ０を一時的に保持する役割を果たす。
【００３１】
また、通常動作時及びテスト動作時のいずれにおいても、リード動作が実行されると、メモリセルアレイ６０から読み出されたリードデータＤＱａがリードライトバスＲＷＢＵＳを介してデータ出力回路６３に供給される。リードデータＤＱａは、ＤＱａ０〜ＤＱａｎからなるｎ＋１ビット構成である。
【００３２】
そして、通常動作時において読み出されたリードデータＤＱａは、ｎ＋１個のマイクロバンプＭＦＢａから外部に出力される。一方、ループバックテスト動作（第１のテスト）時においては、リードデータＤＱａ（第１のデータ）がデータ出力回路６３を介してデータ入力回路６４に転送（ループバック）される。データ入力回路６４は、リードデータＤＱａを、テストリードデータｔＲＤとしてデータ比較回路６５ａに転送する。テストリードデータｔＲＤは、リードデータＤＱａと同様、Ｒ０〜Ｒｎからなるｎ＋１ビット構成である。ループバックテスト動作の詳細については追って説明する。
【００３３】
ループバックテスト動作時においては、テストライトデータｔＷＤがデータ比較回路６５に供給される。そして、データ比較回路６５ａは、テストリードデータｔＲＤをテストライトデータｔＷＤと比較する。データ比較回路６５ａは、イネーブル信号ＣＭＰｅｎ０に応答してこれらを比較し、その結果に応じて生成した判定信号ＴＣＭＰ０をデータ出力回路６９に出力する。
【００３４】
テストライトデータｔＷＤは、さらにデータ比較回路６５ｂにも供給される。データ比較回路６５ｂは、データ出力回路６３から出力されるバイパス信号ｔＯとテストライトデータｔＷＤを比較する回路である。バイパス信号ｔＯは、Ｏ０〜Ｏｎからなるｎ＋１ビット構成であり、データ出力回路６３に含まれる出力バッファをバイパスしたデータである。データ比較回路６５ｂは、イネーブル信号ＣＭＰｅｎ１に応答してこれらを比較し、その結果に応じて生成した判定信号ＴＣＭＰ１をデータ出力回路６９に出力する。
【００３５】
イネーブル信号ＴＰｅｎ，ＣＭＰｅｎ０，ＣＭＰｅｎ１は、テストモード制御回路６８によって生成される。テストモード制御回路６８は、テスト動作時においてアドレス信号ＡＤＤ及びコマンド信号ＣＭＤに基づいてイネーブル信号ＴＰｅｎ，ＣＭＰｅｎ０，ＣＭＰｅｎ１を生成するとともに、選択信号ＳＷＣ、イネーブル信号ＤＡＯＢＵＦｅｎ、テストモード信号ＴＥＳＴＬなどを生成する。
【００３６】
テストモード信号ＴＥＳＴＬは、テストリード制御回路７０及びテストクロック生成回路７１に供給される。テストリード制御回路７０は、テストモード信号ＴＥＳＴＬの他、アクセス制御回路６１から供給されるリード信号ＲＣＯＭ及びイネーブル信号ＯＢＵＦｅｎを受け、これらに基づいてループバック信号ＴＬＯＯＰ＿ＲＤ０，ＴＬＯＯＰ＿ＲＤ１，ＴＬＯＯＰ＿ＷＲを生成する。リード信号ＲＣＯＭは、コマンド信号ＣＭＤがリードコマンドを示している場合に活性化する信号である。また、イネーブル信号ＯＢＵＦｅｎは、コマンド信号ＣＭＤがリードコマンドを示している場合、一定期間が経過した後に活性化する信号である。
【００３７】
ループバック信号ＴＬＯＯＰ＿ＲＤ０は、ＯＲゲート回路７２を介してセレクタ７３に供給される。また、ループバック信号ＴＬＯＯＰ＿ＲＤ１及びループバック信号ＴＬＯＯＰ＿ＷＲは、それぞれデータ出力回路６９，６３に供給される。
【００３８】
テストクロック生成回路７１は、テストモード信号ＴＥＳＴＬの他、バウンダリスキャンクロック信号ＳＣＫ及びチップセレクト信号ＤＡ＿ＣＳ０を受け、これらに基づいてテストクロック信号ＳＣＬＫを生成する。テストクロック生成回路７１は、テストモード信号ＴＥＳＴＬが活性化されている場合、ループバックテストクロック信号をテストクロック信号（第１のクロック信号）として出力する。ここで、ループバックテストクロック信号は、チップセレクト信号ＤＡ＿ＣＳ０のテストパッドＴＰを介して外部から入力される信号である。このとき、入力切替回路６２から出力されるチップセレクト信号ＣＳは、入力切替回路によって、活性レベルに保持される。一方、テストクロック生成回路７１は、テストモード信号ＴＥＳＴＬが非活性化されている場合、バウンダリスキャンクロック信号ＳＣＫをテストクロック信号ＳＣＫとして出力する。テストクロック信号ＳＣＬＫは、データ比較回路６５ａ及びセレクタ７３に供給される。
【００３９】
ＯＲゲート回路７２には、上述したループバック信号ＴＬＯＯＰ＿ＲＤ０とバウンダリスキャン信号ＢＳＣＴＬ３が入力される。そして、ＯＲゲート回路７２の出力信号がセレクタ７３に供給され、これに基づいてクロック信号ＣＬＫ（第２のクロック信号）及びテストクロック信号ＳＣＬＫのいずれか一方を選択する。具体的には、ＯＲゲート回路７２の出力信号がローレベルである場合にはクロック信号ＣＬＫが選択され、ＯＲゲート回路７２の出力信号がハイレベルである場合にはテストクロック信号ＳＣＬＫが選択される。選択された信号は、リードクロック信号ＳＣＬＫ１としてデータ入力回路６４及びデータ出力回路６９に供給される。
【００４０】
バウンダリスキャン信号ＢＳＣＴＬ１〜３は、バウンダリスキャンテスト動作（第２のテスト動作）時に用いられる内部制御信号である。このうち、バウンダリスキャン信号ＢＳＣＴＬ１はデータ入力回路６４に供給され、バウンダリスキャン信号ＢＳＣＴＬ２はデータ出力回路６３に供給される。上述の通り、バウンダリスキャン信号ＢＳＣＴＬ３はＯＲゲート回路７２に供給される。
【００４１】
図６は、テストリード制御回路７０の回路図である。
【００４２】
図６に示すように、テストリード制御回路７０は、縦続接続された複数のラッチ回路ＬＴ１０〜ＬＴ１ｍと、縦続接続された複数のラッチ回路ＬＴ２０，ＬＴ２１を備えている。これらラッチ回路ＬＴ１０〜ＬＴ１ｍ，ＬＴ２０，ＬＴ２１は、いずれもクロック信号ＣＬＫに同期してラッチ動作を行う回路である。
【００４３】
縦続接続されたラッチ回路ＬＴ１０〜ＬＴ１ｍのうち、先頭のラッチ回路ＬＴ１０には、ＡＮＤゲート回路８１の出力信号が入力される。ＡＮＤゲート回路８１には、リード信号ＲＣＯＭ及びテストモード信号ＴＥＳＴＬが入力される。上述の通り、リード信号ＲＣＯＭは、リードコマンドに応答して活性化する信号である。このため、ループバックテスト動作時においてリードコマンドが投入されると、先頭のラッチ回路ＬＴ１０にはハイレベルの信号がラッチされる。ラッチ回路ＬＴ１０にラッチされたハイレベルの信号は、クロック信号ＣＬＫがクロッキングする度に後段のラッチ回路ＬＴ１１〜ＬＴ１ｍへとシフトされる。
【００４４】
図６に示すように、ＡＮＤゲート回路８１及びラッチ回路ＬＴ１０〜ＬＴ１ｍの出力信号は、全てＯＲゲート回路８３に入力されている。このため、ＡＮＤゲート回路８１の出力信号がハイレベルに変化した後、これが最終段のラッチ回路ＬＴ１ｍを抜けるまでの期間に亘って、ＯＲゲート回路８３の出力信号はハイレベルとなる。ＯＲゲート回路８３の出力信号は、ＮＯＲゲート回路８４の一方の入力ノード及びＡＮＤゲート回路８５の一方の入力ノードに入力される。
【００４５】
ＮＯＲゲート回路８４の他方の入力ノードには、インバータ８６によって反転されたテストモード信号ＴＥＳＴＬが入力される。また、ＡＮＤゲート回路８５の他方の入力ノードには、テストモード信号ＴＥＳＴＬが入力される。ループバックテスト動作時においては、テストモード信号ＴＥＳＴＬが活性レベルのハイレベルとなる。これにより、リードコマンドが発行されると、ラッチ回路ＬＴ１０〜ＬＴ１ｍの段数によって定義される一定期間に亘り、ループバック信号ＴＬＯＯＰ＿ＲＤ０がハイレベルに活性化することになる。この間、ループバック信号ＴＬＯＯＰ＿ＷＲはローレベルとなる。一方、ループバックテスト動作時以外、例えば、通常動作時やバウンダリスキャンテスト動作時には、テストモード信号ＴＥＳＴＬが非活性レベルのローレベルとなる。これにより、ループバック信号ＴＬＯＯＰ＿ＲＤ０及びループバック信号ＴＬＯＯＰ＿ＷＲは、非活性レベルのローレベルに固定される。
【００４６】
一方、縦続接続されたラッチ回路ＬＴ２０，ＬＴ２１のうち、先頭のラッチ回路ＬＴ２０には、ＡＮＤゲート回路８２の出力信号が入力される。ＡＮＤゲート回路８２には、イネーブル信号ＯＢＵＦｅｎ及びテストモード信号ＴＥＳＴＬが入力される。上述の通り、イネーブル信号ＯＢＵＦｅｎは、リードコマンドが投入された後、一定期間が経過してから活性化する信号である。このため、ループバックテスト動作時においてリードコマンドが投入されると、一定期間が経過した後、クロック信号ＣＬＫに応答してハイレベルの信号がラッチ回路ＬＴ２０，ＬＴ２１をシフトし、ループバック信号ＴＬＯＯＰ＿ＲＤ１として出力される。一方、ループバックテスト動作時以外、例えば、通常動作時やバウンダリスキャンテスト動作時には、テストモード信号ＴＥＳＴＬが非活性レベルのローレベルとなる。これにより、ループバック信号ループバック信号ＴＬＯＯＰ＿ＲＤ１は、非活性レベルのローレベルに固定される。
【００４７】
これにより、ループバックテスト動作時においてリードコマンドが発行されると、一定期間が経過した後、ループバック信号ＴＬＯＯＰ＿ＲＤ１がハイレベルに活性化することになる。
【００４８】
このように、テストリード制御回路７０は、ループバック動作時のリード動作を制御する信号を発生する回路である。テストリード制御回路７０が発生する信号は、ループバックテスト動作以外の動作時には、非活性化される。
【００４９】
図７は、データ出力回路６３及びデータ入力回路６４の回路図である。
【００５０】
図７に示すように、データ出力回路６３はｎ＋１個の単位出力回路ＯＢＵからなり、データ入力回路６４はｎ＋１個の単位入力回路ＩＢＵからなる。単位出力回路ＯＢＵ及び単位入力回路ＩＢＵは、入出力データＤＱａのそれぞれ対応するビットに割り当てられている。即ち、複数の単位出力回路ＯＢＵは、リードライトバスＲＷＢＵＳを構成する複数のリードライト配線のそれぞれに対応して接続されている。同様に、複数の単位入力回路ＩＢＵも、複数のリードライト配線のそれぞれに対応して接続されている。
【００５１】
より具体的に説明すると、単位出力回路ＯＢＵは、３入力セレクタ１１０及び出力回路１２０によって構成されている。３入力セレクタ１１０は、３つのデータ入力ノードＩ１〜Ｉ３、２つの選択ノードＳ２，Ｓ３及びデータ出力ノードＯを有し、選択ノードＳ２，Ｓ３に入力される信号の論理レベルに基づいて、データ入力ノードＩ１〜Ｉ３のいずれか一つをデータ出力ノードＯに接続する。３入力セレクタ１１０の選択ノードＳ２，Ｓ３には、ループバック信号ＴＬＯＯＰ＿ＷＲ及びバウンダリスキャン信号ＢＳＣＴＬ２がそれぞれ入力される。
【００５２】
また、出力回路１２０は、イネーブルノードＥＮ、データ入力ノードＤ、制御ノードＩ１、クロックノードＣ、データ出力ノードＤＱ及びバイパス出力ノードＯを有する。後述するように、出力回路１２０には出力バッファＯＢが含まれており、出力バッファＯＢによって駆動されるリードデータは、データ出力ノードＤＱから出力される。出力回路１２０のイネーブルノードＥＮには、イネーブル信号ＯＢＵＦｅｎが供給される。また、制御ノードＩ１には、ループバック信号ＴＬＯＯＰ＿ＷＲ及びバウンダリスキャン信号ＢＳＣＴＬ２を受けるＯＲゲート回路７５の出力信号が供給される。
【００５３】
単位入力回路ＩＢＵは、入力バッファＩＢ、３入力セレクタ２１０、ラッチ回路２２０及びトライステートバッファ２３０によって構成されている。入力バッファＩＢの入力ノードには、マイクロバンプＭＦＢａを介して外部から入力されるライトデータＤＱａ、或いは、単位出力回路ＯＢＵから転送（ループバック）されるテストライトデータｔＷＤ及びテストリードデータｔＲＤが供給される。
【００５４】
３入力セレクタ２１０は、３つのデータ入力ノードＩ１〜Ｉ３、２つの選択ノードＳ２，Ｓ３及びデータ出力ノードＯを有し、選択ノードＳ２，Ｓ３に入力される信号の論理レベルに基づいて、データ入力ノードＩ１〜Ｉ３のいずれか一つをデータ出力ノードＯに接続する。３入力セレクタ２１０のデータ入力ノードＩ１は、入力バッファＩＢの出力ノードに接続されている。また、３入力セレクタ２１０の選択ノードＳ２，Ｓ３には、バウンダリスキャン信号ＢＳＣＴＬ１及び選択信号ＳＷＣがそれぞれ入力される。
【００５５】
ラッチ回路２２０（第１のラッチ回路）は、データ入力ノードＤ、クロックノードＣ及びデータ出力ノードＱを有し、クロックノードＣに供給されるリードクロック信号ＳＣＬＫ１に同期して、データ入力ノードＤに供給されるデータをラッチし、データ出力ノードＱから出力する。ラッチ回路２２０のデータ入力ノードＤは、３入力セレクタ２１０のデータ出力ノードＯに接続されている。ラッチ回路２２０のデータ出力ノードＱから出力される信号は、トライステートバッファ２３０を介してリードライトバスＲＷＢＵＳに出力されるとともに、テストリードデータｔＲＤとしても用いられる。トライステートバッファ２３０は、アクセス制御回路６１から供給されるライト信号ＷＣＴＬがハイレベルである場合に活性化し、その他の場合にはハイインピーダンス状態となる。ライト信号ＷＣＴＬは、ライトコマンドが発行された場合にハイレベルに活性化する信号である。
【００５６】
リードライトバスＲＷＢＵＳは、単位出力回路ＯＢＵに含まれる３入力セレクタ２１０の入力ノードＩ１にも接続されている。また、３入力セレクタ２１０の入力ノードＩ２は、単位入力回路ＩＢＵに含まれるラッチ回路２２０のデータ出力ノードＱに接続されている。さらに、３入力セレクタ２１０の入力ノードＩ３にはテストライトデータｔＷＤが供給される。
【００５７】
図８は、３入力セレクタ１１０の回路図である。尚、３入力セレクタ２１０についても同じ回路構成を有している。
【００５８】
図８に示すように、３入力セレクタ１１０は、２入力セレクタ１１１，１１２とＯＲゲート回路１１３によって構成されている。ＯＲゲート回路１１３は、選択ノードＳ２，Ｓ３に供給される信号を受け、出力信号を２入力セレクタ１１２に供給する。２入力セレクタ１１１は、データ入力ノードＩ２，Ｉ３に供給される信号を、選択ノードＳ３に供給される信号に基づいて選択し、選択した信号を２入力セレクタ１１２に出力する。２入力セレクタ１１２は、データ入力ノードＩ１に供給される信号又は２入力セレクタ１１１から出力される信号を、ＯＲゲート回路１１３の出力信号に基づいて選択し、選択した信号をデータ出力ノードＯに供給する。
【００５９】
図９は、各動作モードにおける各種制御信号の論理レベルを示す真理値表である。
【００６０】
図９に示すNormal Read及びNormal Writeは、通常動作モードにおけるリード動作及びライト動作をそれぞれ示している。通常動作モードにおいては、バウンダリスキャン信号ＢＳＣＴＬ３及びループバック信号ＴＬＯＯＰ＿ＲＤ０がいずれもローレベルであることから、通常のクロック信号ＣＬＫがリードクロック信号ＳＣＬＫ１として用いられる。また、バウンダリスキャン信号ＢＳＣＴＬ１，ＢＳＣＴＬ２、選択信号ＳＷＣ及びループバック信号ＴＬＯＯＰ＿ＷＲもローレベルとなることから、３入力セレクタ１１０，２１０のデータ出力ノードＯはデータ入力ノードＩ１に接続される。これにより、リード動作時においてはリードライトバスＲＷＢＵＳを介して読み出されたリードデータがデータ出力回路６３に取り込まれ、ライト動作時においては外部から入力されたライトデータがリードライトバスＲＷＢＵＳに転送される。
【００６１】
図９に示す他の動作は全てテストモードにおける動作である。このうち、Loop Back Writeは、ループバックテスト動作時のライト動作を示す。具体的には、テストライトデータｔＷＤをデータ出力回路６３からデータ入力回路６４に転送（ループバック）して、メモリセルアレイ６０に書き込む動作である。Loop Back Write動作においては、ループバック信号ＴＬＯＯＰ＿ＷＲがハイレベルとなることから、単位出力回路ＯＢＵに含まれる３入力セレクタ１１０の出力ノードＯは、データ入力ノードＩ３に接続される。これにより、テストライトデータｔＷＤがデータ出力回路６３を介してデータ入力回路６４に転送されることになる。
【００６２】
また、Loop Back Readは、ループバックテスト動作時のリード動作を示す。具体的には、メモリセルアレイ６０から読み出したリードデータＤＱａをデータ出力回路６３からデータ入力回路６４に転送（ループバック）して、データ入出力回路６４がラッチしたテストリードデータｔＲＤを、データ比較回路６５に供給する動作である。Loop Back Read動作においては、ループバック信号ＴＬＯＯＰ＿ＲＤ０がハイレベルとなるため、テストクロック信号ＳＣＬＫがリードクロック信号ＳＣＬＫ１として選択される。
【００６３】
図９に示すTest Writeは、ループバックテスト動作及び後述のバウンダリスキャンテスト動作以外のテスト動作（第３のテスト動作）時におけるライト動作を示す。具体的には、出力バッファＯＢ及び入力バッファＩＢを経由するループバック経路を介することなく、テストライトデータｔＷＤをメモリセルアレイ６０に書き込む動作である。Test Write動作においては、選択信号ＳＷＣがハイレベルとなることから、単位入力回路ＩＢＵに含まれる３入力セレクタ２１０の出力ノードＯは、データ入力ノードＩ３に接続される。これにより、出力バッファＯＢ及び入力バッファＩＢを経由することなく、テストライトデータｔＷＤが直接データ入力回路６４に供給されることになる。
【００６４】
また、Test Readは、同様に、ループバックテスト動作及び後述のバウンダリスキャンテスト動作以外のテスト動作時におけるリード動作を示す。具体的には、メモリセルアレイ６０からデータ出力回路６３に読み出したリードデータＤＱａを、テストリードデータｔＯとして、データ比較回路６５ｂに供給する動作である。Test Read動作は、通常動作モードにおけるリード動作と同じであり、通常のクロック信号ＣＬＫがリードクロック信号ＳＣＬＫ１として選択される。
【００６５】
図９に示すBoundary Scan Serial Inは、バウンダリスキャンテストにおいてテストデータをシリアルに入力する動作である。Boundary Scan Serial In動作においては、バウンダリスキャン信号ＢＳＣＴＬ１がハイレベルとなることから、単位入力回路ＩＢＵに含まれる３入力セレクタ２１０の出力ノードＯは、データ入力ノードＩ２に接続される。これにより、前段の単位入力回路ＩＢＵから出力されるテストデータは、次段の単位入力回路ＩＢＵに転送されることから、テストクロック信号ＳＣＬＫに同期して初段の単位入力回路ＩＢＵにテストデータをシリアルに入力すれば、ｎ＋１ビットのテストデータをラッチ回路２２０にセットすることが可能となる。
【００６６】
Boundary Scan Parallel Inは、マイクロバンプＭＦＢａから入力されたテストライトデータＤＱａを、ラッチ回路２２０にセットする動作である。Boundary Scan Parallel In動作は、リードクロック信号ＳＣＬＫ１としてテストクロック信号ＳＣＬＫが用いられる他は、通常動作モードにおけるライト動作と同じである。
【００６７】
Boundary Scan Parallel Outは、Boundary Scan Serial InまたはBoundary Scan Parallel In動作においてラッチ回路２２０にセットされたｎ＋１ビットのテストデータを出力回路６３より出力する動作である。Boundary Scan Parallel Out動作においては、バウンダリスキャン信号ＢＳＣＴＬ２がハイレベルとなることから、単位出力回路ＯＢＵに含まれる３入力セレクタ１１０の出力ノードＯは、データ入力ノードＩ２に接続される。これにより、データ入力回路６４から出力されるテストデータは、データ出力回路６３にそのまま転送される。
【００６８】
図１０は、出力回路１２０の回路図である。
【００６９】
図１０に示すように、出力回路１２０は、データ出力ノードＤＱをプルアップするプルアップトランジスタＰＵと、データ出力ノードＤＱをプルダウンするプルダウントランジスタＰＤと、プルアップトランジスタＰＵを制御するＮＡＮＤゲート回路１２１と、プルダウントランジスタＰＤを制御するＮＯＲゲート回路１２２とを備えている。プルアップトランジスタＰＵはＰチャンネル型のＭＯＳトランジスタからなり、プルダウントランジスタＰＤはＮチャンネル型のＭＯＳトランジスタからなる。プルアップトランジスタＰＵ及びプルダウントランジスタＰＤは出力バッファＯＢを構成し、マイクロバンプＭＦＢを介して外部にリードデータを出力するのに十分な駆動能力を有している。
【００７０】
ＮＡＮＤゲート回路１２１には、データ入力ノードＤ及びイネーブルノードＥＮに供給される信号が入力される。図７に示すように、データ入力ノードＤには３入力セレクタ１１０からの出力信号が供給され、イネーブルノードＥＮにはイネーブル信号ＯＢＵＦｅｎが供給される。これにより、３入力セレクタ１１０からの出力信号及びイネーブル信号ＯＢＵＦｅｎがいずれもハイレベルになると、ＮＡＮＤゲート回路１２１の出力信号はローレベルとなる。
【００７１】
ＮＡＮＤゲート回路１２１の出力信号は、トランスファゲートＴＧＰ１、ラッチ回路ＬＴＰ１、トランスファゲートＴＧＰ２及びラッチ回路ＬＴＰ２を経由して、プルアップトランジスタＰＵのゲート電極に供給される。トランスファゲートＴＧＰ１は、クロック生成回路１２３によって生成されるクロック信号ＣＬＫ１＿Ｔ，ＣＬＫ１＿Ｂによって制御される。また、トランスファゲートＴＧＰ２は、クロック生成回路１２４によって生成されるクロック信号ＣＬＫ２＿Ｔ，ＣＬＫ２＿Ｂによって制御される。
【００７２】
クロック生成回路１２３，１２４は、制御ノードＩ１に入力される信号がローレベルである場合に活性化され、クロックノードＣに入力される信号（クロック信号ＣＬＫ）に基づいてクロック信号ＣＬＫ１＿Ｔ，ＣＬＫ１＿Ｂ及びクロック信号ＣＬＫ２＿Ｔ，ＣＬＫ２＿Ｂを生成する。制御ノードＩ１に入力される信号がハイレベルである場合には、クロック信号ＣＬＫ１＿Ｔ，ＣＬＫ１＿Ｂはそれぞれローレベル及びハイレベルに固定され、クロック信号ＣＬＫ２＿Ｔ，ＣＬＫ２＿Ｂはそれぞれハイレベル及びローレベルに固定される。制御ノードＩ１に入力される信号は、図７に示すＯＲゲート回路７５の出力信号である。
【００７３】
一方、ＮＯＲゲート回路１２２には、データ入力ノードＤに供給される信号及びイネーブルノードＥＮに供給される信号の反転信号が入力される。これにより、３入力セレクタ１１０からの出力信号がローレベルであり、且つ、イネーブル信号ＯＢＵＦｅｎがハイレベルになると、ＮＯＲゲート回路１２２の出力信号はハイレベルとなる。
【００７４】
ＮＯＲゲート回路１２２の出力信号は、トランスファゲートＴＧＮ１、ラッチ回路ＬＴＮ１、トランスファゲートＴＧＮ２及びラッチ回路ＬＴＮ２を経由して、プルダウントランジスタＰＤのゲート電極に供給される。トランスファゲートＴＧＮ１はクロック信号ＣＬＫ１＿Ｔ，ＣＬＫ１＿Ｂによって制御され、トランスファゲートＴＧＰ２はクロック信号ＣＬＫ２＿Ｔ，ＣＬＫ２＿Ｂによって制御される。
【００７５】
かかる構成により、イネーブル信号ＯＢＵＦｅｎがハイレベルであり、且つ、制御ノードＩ１に入力される信号がローレベルであることを条件として、データ入力ノードＤに供給される信号の論理レベルに基づき、プルアップトランジスタＰＵ及びプルダウントランジスタＰＤのいずれか一方がオンする。具体的には、データ入力ノードＤに供給される信号がハイレベルであればプルアップトランジスタＰＵがオンし、データ出力ノードＤＱがハイレベルに駆動される。一方、データ入力ノードＤに供給される信号がローレベルであればプルダウントランジスタＰＤがオンし、データ出力ノードＤＱがローレベルに駆動される。データ出力ノードＤＱが切り替わるタイミングは、クロック信号ＣＬＫがハイレベルとなるタイミングに同期する。イネーブル信号ＯＢＵＦｅｎと制御ノードＩ１に入力される信号がともにハイレベルである場合は、クロック信号ＣＬＫによらず、データ入力ノードＤに供給される信号の論理レベルが、データ出力ノードＤＱに出力される。イネーブル信号ＯＢＵＦｅｎがローレベルの場合は、プルアップトランジスタＰＵ／プルダウントランジスタＰＤともオフとなり、出力ノードＤＱはＨｉ−Ｚとなる。
【００７６】
さらに、ラッチ回路ＬＴＮ２にラッチされた信号は、バッファ回路１２５を介してバイパス出力ノードＯに出力される。バイパス出力ノードＯから出力される信号の論理レベルは、データ出力ノードＤＱから出力される信号の論理レベルと同じである。バッファ回路１２５の駆動能力は、出力バッファＯＢの駆動能力よりも大幅に小さい。
【００７７】
図１１は、データ比較回路６５ａの主要部の構成を示す回路図である。
【００７８】
図１１に示すように、データ比較回路６５ａは、複数のビットＷ０〜ＷｎからなるテストライトデータｔＷＤの各ビットと、複数のビットＲ０〜ＲｎからなるテストリードデータｔＲＤの各ビットを比較する排他的否論理和回路ＥＮＯＲ０〜ＥＮＯＲｎを備えている。これら排他的否論理和回路ＥＮＯＲ０〜ＥＮＯＲｎの出力信号は、ＡＮＤゲート回路７６に入力され、その出力信号はラッチ回路７７（第２のラッチ回路）にラッチされる。ラッチ回路７７は、テストクロック信号ＳＣＬＫに基づいてラッチ動作を行い、その出力信号は判定信号ＴＣＭＰ０として用いられる。かかる構成により、テストライトデータｔＷＤとテストリードデータｔＲＤの全ビットが一致した場合には、判定信号ＴＣＭＰ０がハイレベル（パス）となり、テストライトデータｔＷＤとテストリードデータｔＲＤが１ビットでも不一致である場合には、判定信号ＴＣＭＰ０がローレベル（フェイル）となる。判定信号ＴＣＭＰ０は、図５に示したデータ出力回路６９に供給される。
【００７９】
図１２は、データ比較回路６５ｂの主要部の構成を示す回路図である。
【００８０】
図１２に示すように、データ比較回路６５ｂは、複数のビットＷ０〜ＷｎからなるテストライトデータｔＷＤの各ビットと、複数のビットＯ０〜Ｏｎからなるバイパス信号ｔＯの各ビットを比較する排他的否論理和回路ＥＮＯＲ０〜ＥＮＯＲｎを備えている。これら排他的否論理和回路ＥＮＯＲ０〜ＥＮＯＲｎの出力信号は、ＡＮＤゲート回路７８に入力され、その出力信号が判定信号ＴＣＭＰ１として用いられる。かかる構成により、テストライトデータｔＷＤとバイパス信号ｔＯの全ビットが一致した場合には、判定信号ＴＣＭＰ１がハイレベル（パス）となり、テストライトデータｔＷＤとバイパス信号ｔＯが１ビットでも不一致である場合には、判定信号ＴＣＭＰ１がローレベル（フェイル）となる。判定信号ＴＣＭＰ１は、図５に示したデータ出力回路６９に供給される。
【００８１】
図１３は、データ出力回路６９の回路図である。
【００８２】
図１３に示すように、データ出力回路６９は、イネーブル信号ＤＡＯＢＵＦｅｎ、ループバック信号ＴＬＯＯＰ＿ＲＤ１及び判定信号ＴＣＭＰ０，ＴＣＭＰ１を受ける論理回路５１，５２を備えている。
【００８３】
論理回路５１は、ループバック信号ＴＬＯＯＰ＿ＲＤ１と判定信号ＴＣＭＰ０がいずれもハイレベルである場合、又は、イネーブル信号ＤＡＯＢＵＦｅｎと判定信号ＴＣＭＰ１がいずれもハイレベルである場合に、その出力信号をローレベルとする。論理回路５１の出力信号は、リードクロック信号ＳＣＬＫ１に同期してラッチ回路５３（第３のラッチ回路）にラッチされた後、プルアップトランジスタＰＵ＿ＤＡのゲート電極に供給される。
【００８４】
論理回路５２は、ループバック信号ＴＬＯＯＰ＿ＲＤ１がハイレベルであり、且つ、判定信号ＴＣＭＰ０がローレベルである場合、又は、イネーブル信号ＤＡＯＢＵＦｅｎがハイレベルであり、且つ、判定信号ＴＣＭＰ１がローレベルである場合に、その出力信号をハイレベルとする。論理回路５２の出力信号は、リードクロック信号ＳＣＬＫ１に同期してラッチ回路５４にラッチされた後、プルダウントランジスタＰＤ＿ＤＡのゲート電極に供給される。
【００８５】
プルアップトランジスタＰＵ＿ＤＡはＰチャンネル型のＭＯＳトランジスタからなり、プルダウントランジスタＰＤ＿ＤＡはＮチャンネル型のＭＯＳトランジスタからなる。プルアップトランジスタＰＵ＿ＤＡ及びプルダウントランジスタＰＤ＿ＤＡは出力バッファＯＢ＿ＤＡを構成し、マイクロバンプＭＦＢ及びテストパッドＴＰを介して外部に判定信号ＤＡ＿ＤＱａを出力するのに十分な駆動能力を有している。
【００８６】
次に、本実施形態による半導体装置１０のテスト動作について説明する。
【００８７】
図１４は、本実施形態による半導体装置１０のLoop Back Write動作を説明するためのタイミング図である。尚、図１４及び図１５においてグレーで示した部分はドントケアである。
【００８８】
図１４に示すように、Loop Back Write動作においては、テストパッドＴＰを介してクロック信号ＤＡ＿ＣＬＫが入力されるとともに、これに同期してアクティブコマンドＡＣＴ、ライトレジスタライトコマンドＷＲＷ及びライトコマンドＷＲＴがテストパッドＴＰを介してこの順に投入される。図示しないが、アクティブコマンドＡＣＴが投入される際には、テストパッドＴＰを介してアドレス信号ＤＡ＿ＡＤＤ（ロウアドレス）が入力される。これにより、メモリセルアレイ６０においては所定のロウアドレスが選択される。
【００８９】
ライトレジスタライトコマンドＷＲＷは、テストデータレジスタ６６にテストライトデータｔＷＤを書き込むためのコマンドである。図示しないが、ライトレジスタライトコマンドＷＲＷが投入される際には、テストパッドＴＰを介してテストライトデータｔＷＤが入力される。これにより、テストデータレジスタ６６にはテストライトデータｔＷＤが格納される。
【００９０】
この状態でライトコマンドＷＲＴを投入するとともにアドレス信号ＤＡ＿ＡＤＤ（カラムアドレス）を入力すると、メモリセルアレイ６０内の選択されたメモリセルに対してライト動作が実行される。
【００９１】
図９を用いて説明したように、Loop Back Write動作においてはループバック信号ＴＬＯＯＰ＿ＷＲがハイレベルであることから、単位出力回路ＯＢＵに含まれる３入力セレクタ１１０の出力ノードＯは、データ入力ノードＩ３に接続されている。これにより、テストデータレジスタ６６から読み出されたテストライトデータｔＷＤは、データ出力回路６３を介してデータ入力回路６４にループバックされる。つまり、テストデータレジスタ６６内のテストライトデータｔＷＤは、データ出力回路６３内の出力バッファＯＢ、データ入力回路６４内の入力バッファＩＢ及びリードライトバスＲＷＢＵＳを経由してメモリセルアレイ６０に供給され、所定のメモリセルに書き込まれる。このため、データ入出力端子であるデータＤＱａ０〜ＤＱａｎ用のマイクロバンプＭＦＢａを実際に使用することなく、出力バッファＯＢ及び入力バッファＩＢを用いたライト動作を行うことができる。
【００９２】
ここで、テストデータレジスタ６６から出力されるテストライトデータｔＷＤは、反転回路６７によってその論理レベルを反転させることが可能である。図５に示すように、反転回路６７には１ビットの反転制御信号ＴＤＩＮＶ（反転制御信号）が供給されており、これが活性化すると、反転回路６７はテストライトデータｔＷＤを反転させて出力する。反転制御信号ＴＤＩＮＶは、反転制御回路７４によって生成される。反転制御回路７４は、テスト信号ＴＥＳＴが活性化している場合に、テストパッドＴＰを介して入力されたクロックイネーブル信号ＤＡ＿ＣＫＥ０を反転制御信号ＴＤＩＮＶとして出力する。このため、テスト動作時においては、テストパッドＴＰを介して入力するクロックイネーブル信号ＤＡ＿ＣＫＥ０の論理レベルによって、テストライトデータｔＷＤの反転の有無を制御することができる。
【００９３】
図１４に示す例では、ライトコマンドＷＲＴに応答して連続４回のライト動作が実行されており、その都度、クロックイネーブル信号ＤＡ＿ＣＫＥ０を用いて反転の有無を制御することができる。このため、テストデータレジスタ６６に格納された１パターンのテストライトデータｔＷＤだけでなく、これを反転したパターンを任意のアドレスに書き込むことが可能となる。図１４においては、１回目〜４回目に書き込まれるテストライトデータｔＷＤのパターンをＤ１〜Ｄ４と表記している。
【００９４】
そして、最後にプリチャージコマンドＰＲＥを投入すれば、アクティブコマンドＡＣＴを投入する前の初期状態に戻る。
【００９５】
このように、本実施形態のLoop Back Write動作を用いれば、実際にデータＤＱａ０〜ＤＱａｎ用のマイクロバンプＭＦＢａを使用することなく、出力バッファＯＢ及び入力バッファＩＢを用いたライト動作を行うことができるため、これら回路が正常に機能するか否かをテストすることができる。しかも、テストデータレジスタ６６に格納されたテストライトデータｔＷＤを任意のタイミングで反転させることができるため、２パターンのテストライトデータｔＷＤを任意のアドレスに書き込むことができる。
【００９６】
尚、テストライトデータｔＷＤを反転させるために外部から入力する信号としては、クロックイネーブル信号ＤＡ＿ＣＫＥ０に限定されるものではなく、アドレス信号ＤＡ＿ＡＤＤの所定ビットなど、他の信号を用いても構わない。また、テストライトデータｔＷＤの反転は、テストライトデータｔＷＤを構成する１２８ビット全体で行っても構わないし、２ビット以上の反転制御信号ＴＤＩＮＶを用いることによって部分的な反転を可能としても構わない。
【００９７】
このようにしてメモリセルアレイ６０に書き込まれたテストライトデータｔＷＤは、Loop Back Read動作によりテストリードデータｔＲＤとして読み出され、テストライトデータｔＷＤとの比較が行われる。
【００９８】
図１５は、本実施形態による半導体装置１０のLoop Back Read動作を説明するためのタイミング図である。
【００９９】
図１５に示すように、Loop Back Read動作においては、テストパッドＴＰを介してクロック信号ＤＡ＿ＣＬＫが入力されるとともに、これに同期してアクティブコマンドＡＣＴ、ライトレジスタライトコマンドＷＲＷ及びリードコマンドＲＤがテストパッドＴＰを介してこの順に投入される。上述の通り、アクティブコマンドＡＣＴが投入される際には、テストパッドＴＰを介してアドレス信号ＤＡ＿ＡＤＤ（ロウアドレス）が入力される。これにより、メモリセルアレイ６０においては所定のロウアドレスが選択される。
【０１００】
次に、ライトレジスタライトコマンドＷＲＷを投入することにより、テストデータレジスタ６６に期待値と同じテストライトデータｔＷＤを書き込む。既にテストデータレジスタ６６に期待値と同じテストライトデータｔＷＤが格納されている場合には、ライトレジスタライトコマンドＷＲＷの投入は不要である。
【０１０１】
この状態でリードコマンドＲＤを投入するとともにアドレス信号ＤＡ＿ＡＤＤ（カラムアドレス）を入力すると、メモリセルアレイ６０内の選択されたメモリセルからテストリードデータｔＲＤが読み出される。
【０１０２】
具体的には、リードコマンドＲＤが投入されると、これに応答してリード信号ＲＣＯＭが活性化する。リード信号ＲＣＯＭは、図６に示したテストリード制御回路７０に供給されるため、リード信号ＲＣＯＭが活性化するとループバック信号ＴＬＯＯＰ＿ＲＤ０が一定期間に亘ってハイレベルとなり、ループバック信号ＴＬＯＯＰ＿ＷＲが一定期間に亘ってローレベルとなる。また、リード信号ＲＣＯＭの活性化後、所定の時間が経過すると、イネーブル信号ＯＢＵＦｅｎが活性化する。イネーブル信号ＯＢＵＦｅｎもテストリード制御回路７０に供給され、２クロックサイクル遅れてループバック信号ＴＬＯＯＰ＿ＲＤ１が活性化する。
【０１０３】
このため、メモリセルアレイ６０から読み出されたリードデータは、リードライトバスＲＷＢＵＳ及びデータ出力回路６３を介して、データ入力回路６４に転送され、テストリードデータｔＲＤとなる。
【０１０４】
図１５に示す例では、リードコマンドＲＤに応答して連続４回のリード動作が実行されており、１回目〜４回目に読み出されたテストリードデータｔＲＤのパターンをＤ１〜Ｄ４と表記している。そして、テストリードデータｔＲＤがデータ入力回路６４に転送される度に、テストパッドＴＰを介してチップセレクト信号ＤＡ＿ＣＳ０をクロッキングさせる。これにより、図５に示したテストクロック生成回路７１は、チップセレクト信号ＤＡ＿ＣＳ０と同じ波形を有するテストクロック信号ＳＣＬＫを生成する。生成されたテストクロック信号ＳＣＬＫは、セレクタ７３を介して或いは直接、データ入力回路６４、データ比較回路６５ａ及びデータ出力回路６９に供給される。チップセレクト信号ＤＡ＿ＣＳ０（すなわちテストクロック信号ＳＣＬＫ）のクロッキングにおいては、少なくとも立ち上がりエッジを６回（＝４回＋２回）発生させる必要がある。図１５においては、時刻ｔ１〜ｔ６にそれぞれ立ち上がりエッジが現れている。
【０１０５】
図１６は、テストクロック信号ＳＣＬＫに同期したLoop Back Read動作を説明するためのタイミング図である。
【０１０６】
図１６に示す符号Ａは、データ入力回路６４に含まれるラッチ回路２２０にラッチされたデータパターンＤ１〜Ｄ４を示す。また、符号Ｂは、データ比較回路６５ａに含まれるラッチ回路７７にラッチされた判定信号ＴＣＭＰ０を示す。さらに、符号Ｃは、データ出力回路６９から出力される判定信号ＤＡ＿ＤＱａを示す。
【０１０７】
まず、時刻ｔ１においては、最初に読み出されたテストリードデータｔＲＤのデータパターンＤ１（第１のデータビット）がラッチ回路２２０にラッチされる。これにより、データパターンＤ１はデータ比較回路６５ａに転送される。
【０１０８】
次に、時刻ｔ２においては、２番目に読み出されたテストリードデータｔＲＤのデータパターンＤ２（第２のデータビット）がラッチ回路２２０にラッチされるとともに、データ比較回路６５ａ内においてはデータパターンＤ１に対応する判定信号ＴＣＭＰ０がラッチ回路７７にラッチされる。これにより、データパターンＤ１に対応する判定信号ＴＣＭＰ０がデータ出力回路６９に供給されるとともに、次のデータパターンＤ２がデータ比較回路６５ａに転送される。
【０１０９】
次に、時刻ｔ３においては、３番目に読み出されたテストリードデータｔＲＤ（第４のデータビット）のデータパターンＤ３がラッチ回路２２０にラッチされるとともに、データ比較回路６５ａ内においてはデータパターンＤ２に対応する判定信号ＴＣＭＰ０がラッチ回路７７にラッチされる。さらに、データパターンＤ１に対応する判定信号ＤＡ＿ＤＱａがテストパッドＴＰを介して外部に出力される。これにより、データパターンＤ２に対応する判定信号ＴＣＭＰ０がデータ出力回路６９に供給されるとともに、次のデータパターンＤ３がデータ比較回路６５ａに転送される。
【０１１０】
このような動作を順次行うことにより、データパターンＤ１〜Ｄ４が順次データ比較回路６５ａに転送されるとともに、これらに対応する判定信号ＴＣＭＰ０が生成され、さらにデータ出力回路６９によって判定信号ＤＡ＿ＤＱａが外部に出力される。これにより、複数のデータパターンＤ１〜Ｄ４を連続して読み出す場合であっても、これら全てのデータパターンＤ１〜Ｄ４について判定を行うことが可能となる。
【０１１１】
上述の通り、テストデータレジスタ６６から出力されるテトライトデータｔＷＤは、クロックイネーブル信号ＤＡ＿ＣＫＥ０を用いて反転させることが可能である。図１５に示す例においても、４回行われるリード動作に同期して、その都度、対応するテストライトデータｔＷＤの反転の有無を指定することができる。
【０１１２】
具体的には、反転させずに書き込んだテストライトデータｔＷＤを読み出すことで得られたテストリードデータｔＲＤについては、反転されていないテストライトデータｔＷＤと比較されるよう、クロックイネーブル信号ＤＡ＿ＣＫＥ０を用いて非反転とすればよい。逆に、反転させて書き込んだテストライトデータｔＷＤを読み出すことで得られたテストリードデータｔＲＤについては、反転されたテストライトデータｔＷＤと比較されるよう、クロックイネーブル信号ＤＡ＿ＣＫＥ０を用いて反転させればよい。
【０１１３】
そして、最後にプリチャージコマンドＰＲＥを投入すれば、アクティブコマンドＡＣＴを投入する前の初期状態に戻る。
【０１１４】
このように、本実施形態のLoop Back Read動作においては、データ入力回路６４におけるラッチ動作、データ比較回路６５ａにおけるラッチ動作及びデータ出力回路６９における出力動作を全て同じテストクロック信号ＳＣＬＫに同期して行っている。このため、複数のデータパターンをメモリセルアレイ６０から連続して読み出す場合であっても、これら全てのデータパターンについて判定を行うことが可能となる。
【０１１５】
一方、ループバックを行うことなくテストを行う場合には、Test Write動作によってメモリセルアレイ６０にテストライトデータｔＷＤを書き込み、Test Read動作によってメモリセルアレイ６０から読み出せばよい。この場合、リードデータは、データ出力回路６３からバイパス信号ｔＯとして出力される。バイパス信号ｔＯは、データ比較回路６５ｂにてテストライトデータｔＷＤと比較され、その結果に基づいて判定信号ＴＣＭＰ１が生成される。判定信号ＴＣＭＰ１はデータ出力回路６９に供給され、イネーブル信号ＤＡＯＢＵＦｅｎに応答して外部に出力される。
【０１１６】
以上説明したように、本実施形態においては、データ出力回路６３に含まれる出力バッファＯＢと、データ入力回路６４に含まれる入力バッファＩＢを経由してテストリードデータｔＲＤをデータ比較回路６５ａに供給するルートを備えていることから、メモリセルアレイ６０やアクセス制御回路６１のみならず、データ出力回路６３及びデータ入力回路６４についても正常に動作するか否かを評価することができる。これにより、ダイレクトアクセス用のマイクロバンプＭＦＢまたはテストパッドＴＰを用いて、これら回路ブロックが正常に動作するか否かをテストすることが可能となる。
【０１１７】
しかも、本実施形態では、バウンダリスキャンテスト用としてあらかじめデータ出力回路６３及びデータ入力回路６４内に備えられている回路を利用して上記の動作テストを行っていることから、データ出力回路６３やデータ入力回路６４の回路構成が複雑化することもない。
【０１１８】
さらに、本実施形態では、反転回路６７を用いてテストライトデータｔＷＤの論理レベルを反転可能であることから、テストデータレジスタ６６の内容を書き替えることなく、異なるデータパターンを持った複数のテストライトデータｔＷＤをメモリセルアレイ６０に書き込むことができる。
【０１１９】
さらに、本実施形態のLoop Back Read動作においては、メモリセルアレイ６０から連続して読み出される複数のデータパターンをテストクロック信号ＳＣＬＫに同期してパイプライン的に処理していることから、これら全てのデータパターンについてパス／フェイルの判定を行うことが可能となる。
【０１２０】
次に、本発明の第２の実施形態について説明する。
【０１２１】
図１７は、本発明の第２の実施形態による半導体装置１００の構造を説明するための模式的な断面図である。
【０１２２】
図１７に示すように、本実施形態による半導体装置１００は、コントロールチップ３０上に４つのメモリチップ２１〜２４が積層された構成を有している。メモリチップ２１〜２４は、上述したメモリチップ２０と同じ回路構成を有するチップである。メモリチップ２１〜２４の主面２１Ｆ〜２４Ｆには複数の表面マイクロバンプＭＦＢ及び複数のテストパッドＴＰが設けられ、メモリチップ２１〜２３の裏面２１Ｂ〜２３Ｂには複数の裏面マイクロバンプＭＢＢが設けられている。最上層に位置するメモリチップ２４の裏面２４Ｂには裏面マイクロバンプＭＢＢは設けられていない。
【０１２３】
メモリチップ２１〜２３には、表面マイクロバンプＭＦＢと裏面マイクロバンプＭＢＢとを接続する貫通電極ＴＳＶが設けられている。そして、下層に位置するコントロールチップ３０又はメモリチップ２１〜２３の裏面マイクロバンプＭＢＢと、上層に位置するメモリチップ２１〜２４の表面マイクロバンプＭＦＢが互いに接合された構成を有している。
【０１２４】
メモリチップ２４に裏面マイクロバンプＭＢＢ及び貫通電極ＴＳＶを設けないのは、メモリチップ２４が半導体装置１００の最上段に位置するチップであるため、メモリチップ２４に供給された信号をさらに他のチップに転送する必要がないからである。このようにメモリチップ２４に貫通電極ＴＳＶ及び裏面マイクロバンプＭＢＢを形成しない場合、図１７に例示するようにメモリチップ２４を他のメモリチップ２１〜２３に比べて厚くすることができる。その結果、半導体装置１００の製造の際に、熱応力（メモリチップ２１〜２４を積層するときに発生する熱応力）によるチップの変形を抑制することが可能になる。ただし、メモリチップ２４として、メモリチップ２１〜２３と同様の構造を有するチップを用いてもよいのは勿論である。
【０１２５】
半導体装置１００の製造工程においては、回路基板４０上にコントロールチップ３０及びメモリチップ２１〜２４を搭載した後、封止樹脂５０によってこれらのチップ２１〜２４，３０を封止しても構わないし、図１８に示す半製品１００Ａを用意し、これをコントロールチップ３０及び回路基板４０に接続しても構わない。図１８に示す半製品１００Ａは、メモリチップ２１の主面２１Ｆが露出されるよう、メモリチップ２１〜２４を覆う封止樹脂５０を備える。このような半製品１００Ａを用いれば、仕様や用途によって異なるコントロールチップ３０を適宜接続することが可能となる。
【０１２６】
メモリチップ２１〜２３に設けられた貫通電極ＴＳＶには、第１のタイプの貫通電極ＴＳＶ１と、第２のタイプの貫通電極ＴＳＶ２が含まれる。
【０１２７】
図１９（ａ），（ｂ）は、それぞれ貫通電極ＴＳＶ１，ＴＳＶ２の接続状態を説明するための模式図である。
【０１２８】
図１９（ａ）に示す貫通電極ＴＳＶ１は、積層方向から見た平面視で、すなわち図１７に示す矢印Ａから見た場合に、同じ平面位置に設けられた他層の貫通電極ＴＳＶ１と短絡されている。つまり、図１９（ａ）に示すように、平面視で同じ位置に設けられた上下の貫通電極ＴＳＶ１が短絡され、これら貫通電極ＴＳＶ１によって１本の信号パスが構成されている。この信号パスは、各メモリチップ２１〜２４の内部回路２に接続されている。したがって、この信号パスに対し、メモリチップ２１の主面２１Ｆを介してコントロールチップ３０から供給される入力信号（コマンド信号、アドレス信号、クロック信号、ライトデータなど）は、各メモリチップ２１〜２４の内部回路２に共通に入力される。また、各メモリチップ２１〜２４の内部回路２からこの信号パスに供給される出力信号（リードデータなど）は、ワイヤードオアされてメモリチップ２１の主面２１Ｆからコントロールチップ３０に出力される。
【０１２９】
図２０は、貫通電極ＴＳＶ１の構造を示す断面図である。
【０１３０】
図２０に示すように、貫通電極ＴＳＶ１は半導体基板９０及びその表面の層間絶縁膜９１を貫通して設けられている。貫通電極ＴＳＶ１と半導体基板９０の間には絶縁膜９２が設けられており、これによって、貫通電極ＴＳＶ１と半導体基板９０との絶縁が確保される。
【０１３１】
貫通電極ＴＳＶ１の下端は、各配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、メモリチップ２１〜２３の主面に設けられた表面マイクロバンプＭＦＢに接続される。一方、貫通電極ＴＳＶ１の上端は、メモリチップ２１〜２３の裏面マイクロバンプＭＢＢに接続される。裏面マイクロバンプＭＢＢは、上層のメモリチップ２２〜２４に設けられた表面マイクロバンプＭＦＢに接続される。これにより、平面視で同じ位置に設けられた２つの貫通電極ＴＳＶ１は、互いに短絡された状態となる。図１９（ａ）に示した内部回路２との接続は、配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３から引き出される内部配線（図示せず）を介して行われる。
【０１３２】
図１９（ｂ）に示す貫通電極ＴＳＶ２は、平面視で異なる位置に設けられた他のメモリチップの貫通電極ＴＳＶ２と短絡されている。具体的に説明すると、各メモリチップ２１〜２３には、平面視で同じ位置にそれぞれ４つの貫通電極ＴＳＶ２が設けられ、下層のメモリチップに設けられたＮ（Ｎ＝１〜３）番目の貫通電極ＴＳＶ２は、上層のメモリチップに設けられたＮ＋１番目の貫通電極ＴＳＶ２に接続される。下層のメモリチップに設けられた４番目の貫通電極ＴＳＶ２（図１９（ｂ）では最も右側の貫通電極ＴＳＶ２）は、上層のメモリチップに設けられた１番目の貫通電極ＴＳＶ２（図１９（ｂ）では最も左側の貫通電極ＴＳＶ２）に接続される。このような循環的な接続により、４つの独立した信号パスが形成される。
【０１３３】
そして、これら４つの貫通電極ＴＳＶ２のうち、平面視で所定の位置に設けられた貫通電極ＴＳＶ２（図１９（ｂ）では最も左側の貫通電極ＴＳＶ２）は、当該メモリチップ２１〜２３内の内部回路３に接続される。また、最上層のメモリチップ２４に含まれる内部回路３は、メモリチップ２３に含まれる最も右側の貫通電極ＴＳＶ２に接続される。
【０１３４】
かかる構成により、図１９（ｂ）に示す信号Ｓ１〜Ｓ４は、それぞれメモリチップ２１〜２４の内部回路３に対して選択的に入力されることになる。このような信号としては、チップセレクト信号ＣＳやクロックイネーブル信号ＣＫＥなどが挙げられる。
【０１３５】
このように、本発明による半導体装置は、複数のメモリチップ２１〜２４が積層されてなる積層型の半導体装置１００に適用することも可能である。
【０１３６】
尚、複数のメモリチップ２１〜２４を積層することによって図１８に示す半製品１００Ａとした後は、メモリチップ２２〜２４のテストパッドＴＰが封止樹脂５０で覆われるため、テスタのプローブを接触させることができないが、最下層のメモリチップ２１のテストパッドＴＰにテスタのプローブを接触させることにより、貫通電極ＴＳＶを介して各メモリチップ２１〜２４に対して動作テストを実行することが可能である。また、図１７に示す半導体装置１００を構成した後は、コントロールチップ３０からダイレクトアクセス用のマイクロバンプＭＦＢ，ＭＢＢ及び貫通電極ＴＳＶを介して、各メモリチップ２１〜２４の動作テストを行うことができる。
【０１３７】
次に、本発明の第３の実施形態について説明する。
【０１３８】
図２１は、本発明の第３の実施形態による半導体装置２００の構造を説明するための模式的な断面図である。
【０１３９】
図２１に示すように、本発明の第３の実施形態による半導体装置２００は、コントロールチップ３０がフェイスアップ方式で回路基板４０上に搭載されている点において、図１７に示した第２の実施形態による半導体装置１００と相違している。メモリチップ２１〜２４の積層構造については、第２の実施形態による半導体装置１００と同じである。本実施形態においては、コントロールチップ３０と回路基板４０との接続は、ボンディングワイヤＢＷを用いて行われる。このため、コントロールチップ３０に貫通電極ＴＳＶを形成する必要が無くなる。
【０１４０】
次に、本発明の第４の実施形態について説明する。
【０１４１】
図２２は、本発明の第４の実施形態による半導体装置３００の構造を説明するための模式的な断面図である。
【０１４２】
図２２に示すように、本発明の第４の実施形態による半導体装置３００は、メモリチップ２１〜２４とコントロールチップ３０がシリコンインターポーザＳＩ上の別平面に搭載されており、かかるシリコンインターポーザＳＩが回路基板４０に搭載されている点において、図１７に示した第２の実施形態による半導体装置１００と相違している。メモリチップ２１〜２４の積層構造については、第２の実施形態による半導体装置１００と同じである。
【０１４３】
シリコンインターポーザＳＩは、表面マイクロバンプＳＦＢ、裏面マイクロバンプＳＢＢ及びこれらを接続する貫通電極ＴＳＶを有している。表面マイクロバンプＳＦＢは、メモリチップ２１の表面マイクロバンプＭＦＢ及びコントロールチップ３０の表面マイクロバンプＣＦＢに接続され、裏面マイクロバンプＳＢＢは回路基板４０上に設けられた基板電極４１に接続される。かかる構成により、本実施形態においてもコントロールチップ３０に貫通電極ＴＳＶを形成する必要が無くなる。
【０１４４】
このように、メモリチップ２０（２１〜２４）とコントロールチップ３０の接続方法としては種々の接続方法を用いることができ、本発明においてこれらの接続方法が特定の接続方法に限定されるものではない。
【０１４５】
次に、本発明の第５の実施形態について説明する。
【０１４６】
図２３は、本発明の第５の実施形態による半導体装置４００の構造を説明するための略平面図である。
【０１４７】
図２３に示すように、本実施形態による半導体装置４００は、メモリマクロ４１０と、メモリマクロ４１０とは異なる機能を有する制御回路４２１〜４２４が単一の半導体基板に集積されたエンベディッド型チップである。メモリマクロ４１０は、第１の実施形態におけるメモリチップ２０と同じ回路構成及び同じ機能を有している。制御回路４２１〜４２４はメモリマクロ４１０とは異なる機能を有する回路ブロックであり、特に限定されるものではないが、ＣＰＵ（Central Processing Unit），ＧＰＵ（Graphics Processing Unit），ＤＳＰ（Digital Signal Processor）などのロジック系回路や、センサなどのアナログ系回路、ＤＣ／ＤＣコンバータなどの電源系回路を任意に選択することができる。
【０１４８】
このように、本発明はエンベディッド型の半導体装置に適用することも可能である。
【０１４９】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【０１５０】
２，３    内部回路
１０      半導体装置
１０Ａ    半製品
２０〜２４    メモリチップ
２０Ｆ〜２４Ｆ    主面
２１Ｂ〜２４Ｂ    裏面
３０      コントロールチップ
３０Ｂ    裏面
３０Ｆ    主面
４０      回路基板
４１      基板電極
４２      外部端子
５０      封止樹脂
５１，５２    論理回路
５３，５４    ラッチ回路
６０      メモリセルアレイ
６１      アクセス制御回路
６２      入力切替回路
６３      データ出力回路
６４      データ入力回路
６５ａ，６５ｂ    データ比較回路
６６      テストデータレジスタ
６７      反転回路
６８      テストモード制御回路
６９      データ出力回路
７０      テストリード制御回路
７１      テストクロック生成回路
７２      ＯＲゲート回路
７３      セレクタ
７４      反転制御回路
７５      ＯＲゲート回路
７６      ＡＮＤゲート回路
７７      ラッチ回路
７８      ＡＮＤゲート回路
８１，８２，８５    ＡＮＤゲート回路
８３      ＯＲゲート回路
８４      ＮＯＲゲート回路
８６      インバータ
９０      半導体基板
９１      層間絶縁膜
９２      絶縁膜
１００    半導体装置
１００Ａ  半製品
１１０，２１０    ３入力セレクタ
１１１，１１２    ２入力セレクタ
１１３    ＯＲゲート回路
１２０    出力回路
１２１    ＮＡＮＤゲート回路
１２２    ＮＯＲゲート回路
１２３，１２４    クロック生成回路
１２５    バッファ回路
２００    半導体装置
２２０    ラッチ回路
２３０    トライステートバッファ
３００    半導体装置
４００    半導体装置
４１０    メモリマクロ
４２１〜４２４    制御回路
ＢＷ      ボンディングワイヤ
ＣＢＢ    裏面マイクロバンプ
ＣＦＢ    表面マイクロバンプ
ＣｈＡ〜ＣｈＤ    チャネル
ＤＱａ    データ入出力端子
ＩＢ      入力バッファ
ＩＢＵ    単位入力回路
Ｌ０〜Ｌ３    配線層
ＬＴ１０〜ＬＴ１ｍ，ＬＴ２０，ＬＴ２１    ラッチ回路
ＬＴＮ１，ＬＴＮ２，ＬＴＰ１，ＬＴＰ２    ラッチ回路
ＭＢＢ    裏面マイクロバンプ
ＭＦＢ    表面マイクロバンプ
ＯＢ      出力バッファ
ＯＢＵ    単位出力回路
ＯＢ＿ＤＡ    出力バッファ
Ｐ０〜Ｐ３    パッド
ＰＤ，ＰＤ＿ＤＡ    プルダウントランジスタ
ＰＵ，ＰＵ＿ＤＡ    プルアップトランジスタ
ＲＷＢＵＳ  リードライトバス
ＳＢＢ    裏面マイクロバンプ
ＳＩ      シリコンインターポーザ
ＳＦＢ    表面マイクロバンプ
ＴＧＮ１，ＴＧＮ２，ＴＧＰ１，ＴＧＰ２    トランスファゲート
ＴＨ１〜ＴＨ３    スルーホール電極
ＴＰ      テストパッド
ＴＳＶ，ＴＳＶ１，ＴＳＶ２    貫通電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図１４】
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【図１５】
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