(57)【要約】      （修正有）【課題】利得を高く保ちつつ、チップ縮小が容易な電界効果トランジスタを提供する。【解決手段】電界効果トランジスタは、半導体積層体と、複数のマルチフィンガー電極１０と、接地電極と、ゲート端子電極５０と、ドレイン端子電極６０と、複数のソース端子電極７０と、を有する。半導体積層体には、第１の面から第２の面に到達するバイアホールが設けられる。複数のソース端子電極７０は、バイアホール内に設けられた導電部により接地電極に接続され、かつフィンガーソース電極４０に接続される。２つのセル領域のフィンガーソース電極４０に接続される２つのソース端子電極７０は第１および第２の側に交互に配置される。バイアホールの中心を結ぶ直線ＬＣ１、ＬＣ２と第１の直線９５とは交差するが直交しない。【選択図】図１
2015173161.tif 000002
【特許請求の範囲】
【請求項１】
動作層上に設けられたフィンガー電極により動作電流を制御するセル領域が第１の直線に沿って複数個配置された電界効果トランジスタであって、
前記動作層を含む第１の面と、前記第１の面とは反対の側の第２の面と、を有し、前記第１の面から前記第２の面に到達するバイアホールが設けられた半導体積層体と、
前記第１の面に設けられ、少なくとも２つのフィンガーゲート電極と、それぞれのフィンガーゲート電極を挟むように設けられたフィンガードレイン電極およびフィンガーソース電極と、を有する複数のマルチフィンガー電極であって、それぞれのマルチフィンガー電極において前記フィンガーゲート電極と前記フィンガードレイン電極と前記フィンガーソース電極とが平行である、複数のマルチフィンガー電極と、
前記第２の面に設けられた接地電極と、  
前記第１の直線に関して第１の側でありかつ前記セル領域の外側に設けられ、前記フィンガーゲート電極に接続されたゲート端子電極と、
前記第１の直線に関して前記第１の側とは反対の第２の側でありかつ前記セル領域の外側に設けられ、前記フィンガードレイン電極に接続されたドレイン端子電極と、
前記バイアホール内に設けられた導電部により前記接地電極に接続され、かつそれぞれのマルチフィンガー電極のフィンガーソース電極に接続された複数のソース端子電極であって、隣接する２つのセル領域のフィンガーソース電極にそれぞれ接続される２つのソース端子電極は前記第１の側および前記第２の側に交互に配置され、それぞれのバイアホールの中心を結ぶ直線と前記第１の直線とは交差するが直交しない、複数のソース端子電極と、
を備えた電界効果トランジスタ。
【請求項２】
隣接する前記２つのセル領域の境界線上には共通のフィンガーソース電極が設けられ、
前記共通のフィンガーソース電極は、前記２つのソース端子電極に接続される請求項１記載の電界効果トランジスタ。  
【請求項３】
前記フィンガーゲート電極と、前記ゲート端子電極と、を接続するゲート引き出し電極をさらに備えた請求項１または２に記載の電界効果トランジスタ。
【請求項４】
前記フィンガードレイン電極と、前記ドレイン端子電極と、を接続するドレイン引き出し電極をさらに備えた請求項１〜３のいずれか１つに記載の電界効果トランジスタ。
【請求項５】
前記第１の直線に平行な方向において、前記ソース端子電極の幅は、前記セル領域の幅よりも狭い請求項１〜４のいずれか１つに記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電界効果トランジスタに関する。
【背景技術】
【０００２】
高周波半導体増幅器にＭＥＳＦＥＴ（Metal  Semiconductor  Field  Effect  Transistor)やＨＥＭＴ（High  Electron  Mobility  Transistor）などの電界効果トランジスタを用いると、高利得が得られる。
【０００３】
また、窒化物半導体からなるＨＥＭＴの場合、マルチフィンガー電極が設けられたトランジスタのセル領域を複数個並列に接続することにより、高電力を得ることが容易となり、かつ増幅器を小型化できる。
【０００４】
ソース接地動作させるＨＥＭＴにおいて、フィンガーソース電極と接地との間に生じるインダクタンスは、利得や増幅回路の安定指数を低下させる。フィンガーソース電極と接地との間に設けるソース端子電極の数を増やすとソースインダクタンスが低減されるが、チップサイズが大きくなる。このため、電界効果トランジスタの量産性が低下し、かつ増幅器の小型化も困難となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−２３３４０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
利得を高く保ちつつ、チップ縮小が容易な電界効果トランジスタを提供する。  
【課題を解決するための手段】
【０００７】
実施形態の電界効果トランジスタは、半導体積層体と、複数のマルチフィンガー電極と、接地電極と、ゲート端子電極と、ドレイン端子電極と、複数のソース端子電極と、を有する。電界効果トランジスタにおいて、動作層上に設けられたフィンガー電極により動作電流を制御するセル領域が第１の直線に沿って複数個配置される。前記半導体積層体は、前記動作層を含む第１の面と、前記第１の面とは反対の側の第２の面と、を有し、前記第１の面から前記第２の面に到達するバイアホールを含む。前記複数のマルチフィンガー電極は、前記第１の面に設けられ、少なくとも２つのフィンガーゲート電極と、それぞれのフィンガーゲート電極を挟むように設けられたフィンガードレイン電極およびフィンガーソース電極と、を有する。それぞれのマルチフィンガー電極において前記フィンガーゲート電極と前記フィンガードレイン電極と前記フィンガーソース電極とが平行である。前記接地電極は、前記第２の面に設けられる。前記ゲート端子電極は、前記第１の直線に関して第１の側でありかつ前記セル領域の外側に設けられ、前記フィンガーゲート電極に接続される。前記ドレイン端子電極は、前記第１の直線に関して前記第１の側とは反対の第２の側でありかつ前記セル領域の外側に設けられ、前記フィンガードレイン電極に接続される。前記複数のソース端子電極は、前記バイアホール内に設けられた導電部により前記接地電極に接続され、かつそれぞれのマルチフィンガー電極のフィンガーソース電極に接続される。隣接する２つのセル領域のフィンガーソース電極にそれぞれ接続される２つのソース端子電極は前記第１の側および前記第２の側に交互に配置される。それぞれのバイアホールの中心を結ぶ直線と前記第１の直線とは交差するが直交しない。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態にかかる電界効果トランジスタの模式平面図である。
【図２】図２（ａ）は第１の実施形態にかかる電界効果トランジスタの第１の電極平面構造、図２（ｂ）は第２の電極平面構造、図２（ｃ）はセル領域の境界領域、を説明する模式平面図、である。
【図３】第１の実施形態の変形例にかかる電界効果トランジスタの模式平面図である。
【図４】第１の実施形態にかかる電界効果トランジスタのＡ−Ａ線に沿った模式断面図である。
【図５】図５（ａ）は比較例にかかる電界効果トランジスタの電極平面構造の模式平面図、図５（ｂ）は電界効果トランジスタの模式平面図、である。
【図６】第２比較例にかかる電界効果トランジスタの模式平面図である。
【図７】第２の実施形態にかかる電界効果トランジスタの模式平面図である。
【図８】第３の実施形態にかかる電界効果トランジスタ模式平面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１は、第１の実施形態にかかる電界効果トランジスタの模式平面図である。
電界効果トランジスタは、複数のマルチフィンガー電極１０と、ゲート端子電極５０と、ドレイン端子電極６０と、少なくとも２つのソース端子電極５０と、を有する。
【００１０】
電界効果トランジスタは、半導体積層体の動作層上に設けられたフィンガー電極により動作電流を制御するセル領域５が第１の直線９５に沿って複数個配置される。
【００１１】
それぞれのマルチフィンガー電極１０は、少なくとも２つのフィンガーゲート電極２０と、それぞれのフィンガーゲート電極２０を挟むように設けられたフィンガードレイン電極３０およびフィンガーソース電極４０と、を有する。それぞれのマルチフィンガー電極１０は、フィンガーゲート電極２０とフィンガードレイン電極３０とフィンガーソース電極４０とが平行である。
【００１２】
ゲート端子電極５０は、第１の直線９５に関して第１の側ＦＳでありかつセル領域５の外側に設けられ、フィンガーゲート電極２０に接続される。ドレイン端子電極６０は、第１の直線９５に関して第１の側ＦＳとは反対の第２の側ＳＳでありかつセル領域５の外側に設けられ、フィンガードレイン電極３０に接続される。複数のソース端子電極７０は、第１の直線９５に関して、セル領域５の外側であり、かつ第１の直線９５に沿って、第１の側ＦＳとは反対の第２の側ＳＳとにジグザグ状に配置され、フィンガーソース電極４０にそれぞれ接続される。
【００１３】
すなわち、第１の側ＦＳのソース端子電極７０ａの中心（平面形状の重心）Ｏ１と、第２の側ＳＳのソース端子電極７０ｂの中心Ｏ２と、を結ぶ直線ＬＣ１は、第１の直線９５と交差するが直交しない。同様に、第２の側ＦＳのソース端子電極７０ｂの中心（平面形状の重心）Ｏ２と、第１の側ＦＳのソース端子電極７０ｃの中心Ｏ３と、を結ぶ直線ＬＣ２は、第１の直線８５と交差するが直交しない。
【００１４】
２つのソース端子電極７０ａ、７０ｃが第１の側ＦＳに設けられた場合には、その間にゲート端子電極５０ａ、５０ｂが設けられる。また、２つのソース端子電極７０ｂ、７０ｄが第２の側ＳＳに設けられた場合には、その間にドレイン端子電極６０ａ、６０ｂが設けられる。
【００１５】
また、電界効果トランジスタは、フィンガーゲート電極２０と、ゲート端子電極５０と、を接続するゲート引き出し電極５２をさらに有することができる。ゲート引き出し電極５２は、たとえば、複数のフィンガーゲート電極２０の一方の端部を第１の直線９５に平行な方向に接続する第１領域５２ａと、第１領域の中間部とゲート端子電極５０とを接続する第２領域５２ｂとを有する。それぞれのセル領域５における第１領域５２ａとゲート端子電極５０との間の距離を等しくすると、それぞれにセル領域の間で位相が略同一となり、セル領域を均一動作に近づけることができる。
【００１６】
さらに、電界効果トランジスタは、フィンガードレイン電極３０と、ドレイン端子電極６０と、を接続するドレイン引き出し電極６２を有することができる。ドレイン引き出し電極６２は、複数のフィンガードレイン電極３０の一方の端部を第１の直線９５に平行な方向に接続する第１領域６２ａと、第１領域６２ａの中間部とドレイン端子電極６０とを接続する第２領域６２ｂとを有する。それぞれのセル領域５における第１領域６２ａとドレイン端子電極６０との間の距離を、等しくすると、位相が略同一となり、セル領域を均一動作に近づけることができる。
【００１７】
さらに、電界効果トランジスタは、ソース端子電極７０と、フィンガーソース電極４０と、を接続するソース引き出し電極７２を有することができる。
【００１８】
図２（ａ）は第１の実施形態にかかる電界効果トランジスタの第１の電極平面構造、図２（ｂ）はその第２の電極平面構造、図２（ｃ）はセル領域の境界領域、を説明する模式平面図、である。
電界効果トランジスタは、第１の電極平面構造と、第２の電極平面構造と、が第１の直線９５に沿って交互に配置された構成とする。
【００１９】
セル領域５ａと、セル領域５ｂと、は、第１の直線９５に沿って同一断面を有する。第１の構造は、ソース端子電極７０ａが、ゲート端子電極５０ａに隣接して第１の側ＦＳに配置される。他方、ドレイン端子電極６０ｃは、第２の側ＳＳに配置される。ソース端子電極７０ａの第１の直線９５に沿った幅ＷＳは、第１のセル５ａの第１の直線９５に沿った幅ＷＣよりも狭い。また、ソース端子電極７０ａとゲート端子電極５０ａとの間隔をαとする。また、セル領域５ａの外縁と、ゲート端子電極５０ａの外縁と、の間隔をβ１とする（但し、α≧β１≧０）。このとき、セル領域５ａの幅ＷＣは、それぞれの電極の幅を用いて式（１）で表すことができる。
【００２０】
ＷＣ＝ＷＳ／２＋ＷＧ＋α＋β１          式（１）
【００２１】
また、第２の電極平面構造は、ソース端子電極７０ｂが、ドレイン端子電極６０ａに隣接して第２の側ＳＳに配置される。他方、ゲート端子電極５０ｂは、第１の側ＦＳに配置される。ソース端子電極７０ｂの第１の直線９５に沿った幅ＷＳは、セル領域５ａの第１の直線９５に沿った幅ＷＣよりも狭い。また、ソース端子電極７０ｂとドレイン端子電極６０ａとの間隔をγとする。また、セル領域５ｂの外縁と、ドレイン端子電極６０ａの外縁と、の間隔をδ１とする（但し、γ≧δ１≧０）。このとき、セル領域５ｂのＷＣは、それぞれの電極の幅を用いて式（２）で表すことができる。
【００２２】
ＷＣ＝ＷＳ／２＋ＷＤ＋γ＋δ１          式（２）
【００２３】
図２（ｃ）に表すように、セル領域５ａの右端のフィンガーソース電極４０と、セル領域５ｂの左端のフィンガーソース電極４０と、を重ねる（１つのフィンガーソース電極４０を共有する）ように配置することができる。このようにすると、第１の実施形態の電極平面構造とすることができる。複数のフィンガーソース電極４０は、バイアホール８０ｖ内に設けられた導電部を介して、半導体積層体８０の裏面に設けられた接地電極に電気的に接続される。
【００２４】
他方、ゲート端子電極５０ａ、５０ｂは、第１の側ＦＳでソース端子電極０ａ、７０ｃに挟まれる。ドレイン端子電極６０ａ、６０ｂは、第２の側ＳＳでソース端子電極７０ｂ、７０ｄに挟まれる。
【００２５】
図３は、第１の実施形態の変形例にかかる電界効果トランジスタの模式平面図である。  電界効果トランジスタの隣接するセル領域において、間隔β１＝β２＝０とし、ゲート端子電極５０ａ、５０ｂを接続して一体化すると、チップサイズを縮小できる。また、間隔δ１＝０とし、ドレイン端子電極６０ａを、ドレイン端子電極６０ｂと接続してもよい。このように、隣接するセル領域を接続し、かつセル領域５が動作層で連続していても、セル領域５ａは、ゲート端子電極５０ａ、ドレイン端子電極６０ｃと、ソース端子電極７０ａ（接地）と、の間に所定の電圧を供給することにより、他のセル領域とは独立に駆動できる。
【００２６】
また、セル領域５ｂは、ゲート端子電極５０ｂ、ドレイン端子電極６０ａと、ソース端子電極７０ｂ（接地）と、の間に所定の電圧を供給することにより、他のセル領域とは独立に駆動できる。
【００２７】
図４は、第１の実施形態にかかる電界効果トランジスタのＡ−Ａ線に沿った模式断面図である。
電界効果トランジスタは、たとえば、ＳｉＣなどからなる基板８１と、基板８１の上に設けられた動作層８４と、を少なくとも有する半導体積層体８０を含む。動作層８４は、たとえば、ＧａＮ層８２とＡｌＧａＮなどからなる電子供給層８３とを含む。また、半導体積層体８０は、動作層８４の上に、ソースコンタクト層やドレインコンタクト層をさらに有していてもよい。半導体積層体８０は、動作層８４を含む第１の面８０ａと、第１の面８０ａとは反対の側の第２の面８０ｂと、を有する。
【００２８】
このような電界効果トランジスタをＨＥＭＴとよぶことができる。ＧａＮは、高い飽和電子速度と絶縁破壊耐圧を有しており、マイクロ波帯以上の周波数において高出力増幅素子として用いることができる。なお、動作層８４は、たとえば、Ａｌなどのフィンガーゲート電極２０とショットキー障壁を構成するｎ型ＧａＡｓ層などとしてもよい。 
【００２９】
フィンガーゲート電極２０のゲート長Ｌｇ（Ａ−Ａ線に沿った長さ）を短くすると、ソース・ドレイン間のキャリア走行時間を短くし、最大発振周波数ｆmaxを高めることができる。なお、フィンガードレイン電極３０の中心線とフィンガーソース電極４０の中心線との距離ＬＤＳは、５〜１５μｍなどとすることができる。
【００３０】
なお、ＳｉＣやＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）などの材料からなる電界効果トランジスタ５は、ワイドバンドギャップを有し、かつ熱伝導度が高く、高い電力密度が得られ、高温動作が容易であるので高出力を得ることが容易である。
【００３１】
半導体積層体８０には、バイアホール８０ｖが設けられる。ソース端子電極７０は、バイアホール８０ｖ内に設けられた導電部により半導体積層体８０の接地電極８６に接続される。
【００３２】
図５（ａ）は比較例にかかる電界効果トランジスタの電極平面構造の模式平面図、図５（ｂ）は電界効果トランジスタの模式平面図、である。
電界効果トランジスタは、複数のマルチフィンガー電極１１０と、ゲート端子電極１５０と、ドレイン端子電極１６０と、少なくとも２つのソース端子電極１７０と、を有する。
また、電界効果トランジスタは、半導体積層体８０の動作層８４上に設けられたマルチフィンガー電極１１０により動作電流を制御するセル領域１０５が第１の直線９５に沿って複数個配置される。
【００３３】
図５（ａ）において、マルチフィンガー電極１１０は、１つのセル領域１０５あたり１０のフィンガーゲート電極１２０と、それぞれのフィンガーゲート電極１２０を挟むように設けられた５つのフィンガードレイン電極１３０および６つのフィンガーソース電極１４０と、を有する。隣接するセル領１０５域の境界に設けられたフィンガーソース電極１４０は、２つのセル領域に共有されているものとすることができる。なお、１つのセル領域１０５あたりのフィンガーゲート電極１２０の数は、これに限定されない。
【００３４】
５つのフィンガードレイン電極１３０は、引き出し電極で束ねられて、セル領域１０５の中心軸近傍に設けられる。また、６つのフィンガーソース電極１４０は、引き出し電極で束ねられてセル領域１０５の中心軸近傍に設けられる。セル領域１０５の左側の３つのフィンガーソース電極１２０は、第１の側ＦＳのソース端子電極１７０ａと第２の側ＳＳのソース端子電極１７０ｂとに接続される。また、セル領域１０５の右側の３つのフィンガーソース電極１２０は、第１の側ＦＳのソース端子電極１７０ｃと第２の側ＳＳのソース端子電極１７０ｄとに接続される。
【００３５】
すなわち、６つのフィンガーソース電極１４０が４つのソース端子電極１７０に接続されている。このため、１つのバイアホール１８０ｖあたりのフィンガーソース電極１４０の数を少なくし、ソースインダクタンスを低減している。なお、ソース端子電極１７０ａのバイアホールの中心Ｏ１と、ソース端子電極１７０ｂのバイアホールの中心Ｏ２と、を結ぶ直線ＬＣＣは、第１の直線９５と直交する。
【００３６】
他方、第１の側ＦＳにおいて、セル領域１０５の幅ＷＣは、それぞれの電極の幅を用いて式（３）で近似される。但し、ソース端子電極１４０とゲート端子電極１２０との間の間隔は、α３とする。
【００３７】
ＷＣ＝ＷＳ／２＋α３＋ＷＧ＋α３＋ＷＳ／２
＝ＷＳ＋ＷＧ＋２α３                              式（３）
【００３８】
ソース端子電極１７０の幅ＷＳの下限は、バイアホール１８０ｖを安定して形成できるプロセスにより決まり、たとえば、６０μｍなどである。また、ゲート端子電極１２０の幅ＷＧやドレイン端子電極１３０の幅ＷＤは、ワイヤボンディングプロセスの精度などで決まり、たとえば、５０μｍなどである。また、間隔α３の下限は、１０μｍなどとすることができる。すなわち、第１比較例では、１つのセル領域当たり４つのソース端子電極１７０とすることにより、ソースインダクタンスを低減している。
【００３９】
フィンガーゲート電極１２０の数を１０よりも低減していくと、ソースインダクタンスをさらに低減できる。しかしながら、ソース端子電極１７０の幅ＷＳには、バイアホール１８０ｖを安定に形成するために下限値が存在するので、フィンガーゲート電極の数には下限値がある。
【００４０】
図６は、第２比較例にかかる電界効果トランジスタの模式平面図である。
第２比較例において、１つのセル領域１０５に設けられるフィンガーゲート電極１２０の数は６であり、第１の実施形態の電界効果トランジスタのフィンガーゲート電極２０の数と同じとする。また、フィンガードレイン電極１３０の数は３つ、フィンガーソース電極１４０の数は４つとする。４つのフィンガーソース電極１４０は、４つのソース端子電極１７０に接続されている。
【００４１】
たとえば、フィンガードレイン電極１３０の中心線とフィンガーソース電極１４０の中心線との距離ＬＤＳを１２μｍとすると、セル領域１０５の幅ＷＣは、略５０μｍである。このため、ソース端子電極１７０の幅ＷＳを６０μｍと狭くしても、第１のセル領域１０５ａと、第２のセル領域１０５ｂとの間には、セル領域として動作しない無駄なスペース８０ｈを生じる。すなわち、１セル領域のマルチフィンガー電極１１０当たり４つのソース端子電極１７０を設ける配置では、フィンガーゲート電極１２０の数が７以上でないと無駄なスペースを生じ、チップ縮小が困難である。
【００４２】
他方、第１の実施形態では、４つのフィンガーソース電極４０が、２つのバイアホール８０ｖに接続されている。このため、ソースインダクタンスを低減し、最大安定利得（ＭＳＧ：Maximum  Stable  Gain）および増幅回路の安定係数（Ｋ）を高めることができる。他方、フィンガーゲート電極２０の数が、１つのセル領域当たり４〜６と少なくとも隣接する２つのセル領域５ａ、５ｂの間に無駄なスペースを生じることなく複数のセル領域５を第１の直線９５に沿って配置できる。すなわち、セルピッチを縮小できる。また、ソースインダクタンスを抑制しつつ、複数のセル領域５を連続して配置できる。このため、チップサイズを縮小し、チップの量産性を高め。価格を低減できる。
【００４３】
図７は、第２の実施形態にかかる電界効果トランジスタの模式平面図である。
電界効果トランジスタは、セル領域５ａとセル領域５ｂとを隣接して含み、その境界に設けられたフィンガーソース電極１４０は、２つのセル領域５ａ、５ｂに共有される。
【００４４】
セル領域５ａのマルチフィンガー電極１０のうち、４つのフィンガーソース電極４０は、ソース引き出し電極７２を介してソース端子電極７０ａに接続される。６つのフィンガーゲート電極２０は、ゲート引き出し電極５２を介してゲート端子電極５０ａに接続される。また、３つのフィンガードレイン電極３０は、ドレイン引き出し電極６２を介してドレイン端子電極６０ｃに接続される。ソース引き出し電極７２と、ゲート引き出し電極５２と、は、エアーブリッジなどで接触せずに交差させることができる。なお、セル領域５ａ、５ｂは、図６に表す第２比較例と同一とする。
【００４５】
他方、セル領域５ｂのマルチフィンガー電極１０のうち、４つのフィンガーソース電極４０は、引き出し電極７２を介してソース端子電極７０ｂに接続される。６つのフィンガーゲート電極２０は、ゲート引き出し電極５２を介してゲート端子電極５０ａに接続される。また、３つのフィンガードレイン電極３０は、ドレイン引き出し電極６２を介してドレイン端子電極６０ａに接続される。ソース引き出し電極７２は、エアーブリッジなどで接触せずに交差させることができる。
【００４６】
第１の側ＦＳに設けられたバイアホール８０ｖの中心ＯＡと、第２の側ＳＳに設けられたバイアホール８０ｖの中心Ｏ２と、を結ぶ直線は、第１の直線９５と直交せず、第１の直線９５に沿ってジグザグには配置される。また、ドレイン引き出し電極６２と、ゲート引き出し電極５２とを、折り曲げることにより、セル領域５ａ、５ｂの間に無駄なスペースを生じることがない。このため、チップ縮小が容易となる。チップサイズは、図６に表した第２比較例の２つのセル領域（破線Ｓ６）よりも小さく、たとえば、２５０μｍ×２５０μｍ以下などと縮小できる。
【００４７】
図８は、第３の実施形態にかかる電界効果トランジスタ模式平面図である。
複数のセル領域５は、離間していてもよい。すなわち、セル領域５ａに設けられたマルチフィンガー電極１０ａと、セル領域５ｂに設けられたマルチフィンガー電極１０ｂと、は、離間していてもよい。ただし、ドレイン引き出し電極６２やゲート引き出し電極５２などにより、共通のドレイン端子電極６０や共通のゲート端子電極５０に接続することができる。
【００４８】
第１〜第３の実施形態およびそれらに付随する変形例によれば、利得や回路安定係数Ｋを高く保ちつつチップ縮小が容易な電界効果トランジスタが提供される。チップ縮小により、電界効果トランジスタの量産性が高められる。また、電界効果トランジスタチップを並列接続することにより、高出力を得ることができる。このような電界効果トランジスタを用いた半導体増幅器は、小型化が容易であり、レーダー装置などに広く用いることができる。
【００４９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５０】
５、５ａ、５ｂ  セル領域、１０  マルチフィンガー電極、２０  フィンガーゲート電極、３０  フィンガードレイン電極、４０  フィンガーソース電極、５０  ゲート端子電極、５２  ゲート引き出し電極、６０  ドレイン端子電極、６２  ドレイン引き出し電極、７０  ソース端子電極、  ８０  半導体積層体、８４  動作層、８０ａ  第１の面、８０ｂ  第２の面、８０ｖ  バイアホール、８６  接地電極、９５  第１の直線、ＷＣ  セル領域の幅、ＷＳ  ソース端子電極の幅、Ｏ１、Ｏ２、Ｏ３  バイアホールの中心（重心）、ＦＳ  第１の側、ＳＳ  第２の側        
【図１】
2015173161.tif 000003
【図２】
2015173161.tif 000004
【図３】
2015173161.tif 000005
【図４】
2015173161.tif 000006
【図５】
2015173161.tif 000007
【図６】
2015173161.tif 000008
【図７】
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【図８】
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