(57)【要約】【課題】データ読み出しの信頼性を向上させる。【解決手段】実施形態による半導体記憶装置は、半導体基板の上方に配置され、メモリセルを含むメモリセル領域と、半導体基板の上方に配置され、ダミーセルを含むダミーセル領域と、半導体基板とメモリセルの上方の配線層とを接続し、メモリセルにセル電流を流すソース線コンタクトと、半導体基板とメモリセルの上方の配線層とを接続し、半導体基板に電圧を印加する基板コンタクトと、をメモリセルアレイ内に備え、前記メモリセルアレイ内において、基板コンタクトは、ダミーセル領域内にのみ設けられている。【選択図】      図４
2015216179.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上方に配置され、メモリセルを含むメモリセル領域と、
前記半導体基板の上方に配置され、ダミーセルを含むダミーセル領域と、
前記半導体基板と前記メモリセルの上方の配線層とを接続し、前記メモリセルにセル電流を流すソース線コンタクトと、
前記半導体基板と前記メモリセルの上方の配線層とを接続し、前記半導体基板に電圧を印加する基板コンタクトと、をメモリセルアレイ内に備え、
前記基板コンタクトは、
前記メモリセルアレイ内において、前記ダミーセル領域内にのみ設けられている
ことを特徴とする半導体記憶装置。
【請求項２】
前記メモリセル領域内には、
前記メモリセル、選択ゲートトランジスタ、セレクトゲート線、及びワード線を含むメモリブロックが設けられ、
前記ダミーセル領域内には、
前記ダミーセル、選択ゲートトランジスタ、セレクトゲート線、及びワード線を含むダミーブロックが設けられている
ことを特徴とする請求項１の半導体記憶装置。
【請求項３】
前記ダミーセルのアドレスを示すアドレス信号に基づいて動作する、ワード線スイッチ及びアドレスデコーダを備える
ことを特徴とする請求項２の半導体記憶装置。
【請求項４】
前記メモリセルに対して書き込み動作、または読み出し動作が行われるときは、
前記ダミーブロックの備える前記セレクトゲート線、及び前記ダミーブロックの備える前記ワード線の少なくとも１つには接地電位が与えられ、
前記メモリセルに対して消去動作が行われるときは、
前記ダミーブロックの備える前記セレクトゲート線、及び前記ダミーブロックの備える前記ワード線はフローティング状態とされる
ことを特徴とする請求項２または３の半導体記憶装置。
【請求項５】
前記ダミーセルに対して書き込み動作、読み出し動作、および消去動作を行う制御回路を備え、
前記制御回路は、
前記ダミーセルに対して前記書き込み動作、前記読み出し動作、および前記消去動作を行うときは、
前記メモリブロックへのアクセス時のコマンドとは異なる特殊コマンドにより前記ダミーブロックへのアクセスを指示され、
前記メモリセルに対する動作パラメータとは異なる特殊動作パラメータを使用する
ことを特徴とする請求項２〜４のいずれか１項の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置として、例えばメモリセルが３次元に積層されたＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−０２２１１３号公報
【特許文献２】特開２００６−３１３９２５号公報
【特許文献３】特開２０１４−００２８１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
データ読み出しの信頼性を向上させた半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態にかかる半導体記憶装置は、半導体基板の上方に配置され、メモリセルを含むメモリセル領域と、前記半導体基板の上方に配置され、ダミーセルを含むダミーセル領域と、前記半導体基板と前記メモリセルの上方の配線層とを接続し、前記メモリセルにセル電流を流すソース線コンタクトと、前記半導体基板と前記メモリセルの上方の配線層とを接続し、前記半導体基板に電圧を印加する基板コンタクトと、をメモリセルアレイ内に備える。前記メモリセルアレイ内において、前記基板コンタクトは、前記ダミーセル領域内にのみ設けられている。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置のブロック図である。
【図２】第１実施形態に係るメモリセルアレイの一部を示す回路図である。
【図３】第１実施形態に係るロウデコーダの一部を示す回路図である。
【図４】第１実施形態に係るメモリセルアレイの一部を示すレイアウト図である。
【図５】図４のＡ−Ａ線に沿った断面図である。
【図６】比較例に係るメモリセルアレイの一部を示すレイアウト図である。
【図７】図６のＡ−Ａ線に沿った断面図である。
【図８】第１実施形態に係るメモリセルアレイの配置例である。
【図９】第１実施形態に係るメモリセルアレイの配置例である。
【図１０】第１実施形態に係るメモリセルアレイの配置例である。
【図１１】第１実施形態に係るメモリセルアレイの配置例である。
【図１２】第１実施形態に係るメモリセルアレイの配置例である。
【図１３】第２実施形態に係るメモリセルアレイ及びロウデコーダのブロック図である。
【図１４】第２実施形態の変形例に係るメモリセルアレイの配置例である。
【図１５】第２実施形態の変形例に係るメモリセルアレイ及びロウデコーダのブロック図である。
【図１６】第２実施形態の変形例に係るメモリセルアレイの配置例である。
【図１７】第２実施形態の変形例に係るメモリセルアレイ及びロウデコーダのブロック図である。
【発明を実施するための形態】
【０００７】
ＮＡＮＤ型フラッシュメモリには、メモリセルアレイ内に、複数のメモリセルが垂直方向に積層されたＢｉＣＳ（Bit Cost Scalable）メモリ等がある。ＮＡＮＤ型フラッシュメモリには、メモリセルアレイの下層構造と上層構造とを接続するコンタクトが設けられている。コンタクトは、ソース線コンタクトと基板コンタクトとを含む。
【０００８】
しかしながら、基板コンタクトに隣接するメモリセルにおいては、基板コンタクト側に電流経路が形成されず、メモリセルを流れるセル電流の分散が妨げられてしまう場合がある。よって、かかるメモリセルに接続されるソース線の抵抗が、基板コンタクトに隣接しない他のメモリセルに接続されるソース線の抵抗よりも上昇してしまう場合がある。このため、他のメモリセルと比べ、セル特性が変動してしまう場合がある。
【０００９】
以下に述べる実施形態によれば、上記のようなセル特性の変動を抑制することができる。すなわち、実施形態の半導体記憶装置は、メモリセルを含むメモリセル領域と、ダミーセルを含むダミーセル領域と、を含む。メモリセル領域とダミーセル領域とは、半導体基板の上方に配置される。実施形態の半導体記憶装置は、また、メモリセルにセル電流を流すソース線コンタクトと、半導体基板に電圧を印加する基板コンタクトと、をメモリセルアレイ内に備える。ソース線コンタクト及び基板コンタクトは、半導体基板とメモリセルの上方の配線層とを接続している。メモリセルアレイ内において、基板コンタクトは、ダミーセル領域内にのみ設けられている。
【００１０】
実施形態に係る半導体記憶装置について、図面を参照して以下に説明する。図面において、同一部分には同一の参照符号を付す。また、重複する説明は必要に応じて行う。
【００１１】
＜第１実施形態＞
以下に、本実施形態に係る半導体記憶装置について、図１〜図５を用いて説明する。
【００１２】
（１）半導体記憶装置の構成
本実施形態に係る半導体記憶装置の構成例について説明する。以下の説明において、単に「接続」というときは、物理的な接続を意味し、直接的または他の要素を介した間接的な接続を含む。「電気的接続」というときは、電気的な導通状態を意味し、直接的または他の要素を介した間接的な接続を含む。
【００１３】
[半導体記憶装置の概要構成例]
図１に示されるように、本実施形態に係る半導体記憶装置としてのＮＡＮＤ型フラッシュメモリ１は、例えばメモリセルが半導体基板の上方に３次元に配列された構造を有する。
【００１４】
ＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ１０、ロウデコーダ１１（１１ａ，１１ｂ）、ワード線ドライバ１２（１２ａ，１２ｂ）、セレクトゲート線ドライバ１３（１３ａ，１３ｂ）、ソース線制御回路１４、センスアンプ１５、データラッチ１６、データ入出力バッファ１７、アドレスバッファ１８、電圧生成回路１９、及び制御回路２０を備えている。
【００１５】
メモリセルアレイ１０は、Ｙ方向（カラム方向）に１列に配列された複数のメモリブロックＢＬＫ（ＢＬＫ０〜ＢＬＫｋ）を備えている。個々のメモリブロックＢＬＫは、不揮発性のメモリセルの集合である。後述するように、メモリセルアレイ１０内のメモリブロック数やその配置は任意である。
【００１６】
ＮＡＮＤストリングは複数のメモリセルを含む。ＮＡＮＤストリング内の各メモリセルは、垂直方向に直列接続される。各メモリセルのゲートには、ワード線が接続される。ＮＡＮＤストリングの一端側のメモリセルのドレインにはビット線が接続され、他端側のメモリセルのソースにはソース線が接続される。ＮＡＮＤストリングのこのような構成については後述する。
【００１７】
ロウデコーダ１１は、メモリセルアレイ１０のＸ方向（ロウ方向）を選択する。具体的には、ロウデコーダ１１は、データの書き込み時、及び読み出し時において、アドレス信号に基づいて、いずれかのブロックを選択する。
【００１８】
ワード線ドライバ１２は、ロウデコーダ１１を介して、選択されたワード線及び非選択のワード線に、必要とされる電圧を印加する。セレクトゲート線ドライバ１３は、ロウデコーダ１１を介して、選択されたセレクトゲート線及び非選択のセレクトゲート線に、必要とされる電圧を印加する。ソース線制御回路１４は、アドレス信号およびデータに基づいてそれぞれのソース線の電圧を制御する。
【００１９】
センスアンプ１５は、選択されたワード線に接続されたメモリセルに、ビット線を介して電気的に接続される。センスアンプ１５は、データの読み出し時には、ビット線に読み出されたデータのセンスおよび増幅を行う。センスアンプ１５は、データの書き込み時には、ビット線への書き込みデータの転送を行う。
【００２０】
データラッチ１６は、センスアンプ１５でセンス、増幅された読み出しデータを保持する。データラッチ１６は、例えばフリップフロップ回路を含む。データ入出力バッファ１７は、外部からデータを受け取り、そのデータをデータラッチ１６に供給する。また、データ入出力バッファ１７は、データラッチ１６から外部にデータを出力する。
【００２１】
アドレスバッファ１８は、外部からのアドレス信号を受け取り、そのアドレス信号をロウデコーダ１１及びデータラッチ１６に供給する。
【００２２】
電圧生成回路１９は、例えば制御回路２０の命令に応答して、データの書き込み、読み出し、及び消去に必要な電圧を生成する。電圧生成回路１９は、生成した電圧をワード線ドライバ１２、セレクトゲート線ドライバ１３、ソース線制御回路１４、及びセンスアンプ１５に供給する。
【００２３】
制御回路２０は、外部から受信したコマンドに従って、ＮＡＮＤ型フラッシュメモリ１全体の動作を制御する。以下の説明における種々の制御信号は、例えば制御回路２０によって生成される。
【００２４】
[メモリセルアレイ]
図２の回路図を用い、第１実施形態に係るメモリセルアレイについて説明する。
【００２５】
上記図１のメモリブロックＢＬＫは、複数のフィンガＦＧＲを含む。個々のフィンガＦＧＲは、複数のストリングユニットＳＵを含む。個々のストリングユニットＳＵは、Ｘ方向（ロウ方向）に並ぶＮＡＮＤストリングＮＳの配列を例えば１列含む。図２（ｂ）は、複数のフィンガＦＧＲのうちの１つを示している。図２（ａ）は、１つのフィンガＦＧＲ内において、後述する同一のビット線ＢＬに共通接続されるＮＡＮＤストリングＮＳを示している。フィンガＦＧＲ内のストリングユニットＳＵの配列数、およびメモリブロックＢＬＫ内のフィンガＦＧＲの個数は任意である。図２においては、１つのフィンガＦＧＲが、４本のストリングユニットＳＵを含む例が示されている。
【００２６】
図２に示されるように、ＮＡＮＤストリングＮＳは、メモリセルアレイ１０内でマトリクス状に配置される。ＮＡＮＤストリングＮＳの各々は、複数個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴｎ）と、選択ゲートトランジスタＳＴ１，ＳＴ２（ＳＴ２ａ，ＳＴ２ｂ）とを含んでいる。選択ゲートトランジスタＳＴ１，ＳＴ２は、それぞれが複数のトランジスタ（図２では４個ずつ）を含んでいる。
【００２７】
メモリセルトランジスタＭＴ（メモリセルともいう）は、制御ゲートと電荷蓄積膜とを含む積層ゲートを備えている。メモリセルトランジスタＭＴは、データを不揮発に保持可能な記憶素子である。メモリセルトランジスタＭＴは、選択ゲートトランジスタＳＴ１，ＳＴ２間に、その電流経路が直列接続される。この直列接続の一端側にはメモリセルトランジスタＭＴｎが配置され、他端側にはメモリセルトランジスタＭＴ０が配置されている。メモリセルトランジスタＭＴｎの電流経路の一端は、選択ゲートトランジスタＳＴ１の電流経路の一端に接続されている。メモリセルトランジスタＭＴ０の電流経路の他端は、選択ゲートトランジスタＳＴ２の電流経路の一端に接続されている。
【００２８】
同一のストリングユニットＳＵに含まれる複数のＮＡＮＤストリングＮＳでは、各々の選択ゲートトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤに共通接続される。例えばストリングユニットＳＵ０では、０列目に並ぶ各ＮＡＮＤストリングＮＳの選択ゲートトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０に共通接続される。
【００２９】
同様に、同一のストリングユニットＳＵに含まれる複数のＮＡＮＤストリングＮＳでは、各々の選択ゲートトランジスタＳＴ２ａのゲートは、セレクトゲート線ＳＧＳに共通接続される。例えばストリングユニットＳＵ０では、０列目に並ぶ各ＮＡＮＤストリングＮＳの選択ゲートトランジスタＳＴ２ａのゲートは、セレクトゲート線ＳＧＳ０に共通接続される。
【００３０】
同一のフィンガＦＧＲに含まれる全選択ゲートトランジスタＳＴ２ｂのゲートは、セレクトゲート線ＳＧＣに共通接続される。
【００３１】
同一のフィンガＦＧＲ内において、全ＮＡＮＤストリングＮＳのメモリセルトランジスタＭＴ０のゲートは、ワード線ＷＬ０に共通接続される。同様に、同一のフィンガＦＧＲにおいて、全ＮＡＮＤストリングＮＳのメモリセルトランジスタＭＴｉ（１≦ｉ≦ｎ）のゲートは、ワード線ＷＬｉに共通接続される。
【００３２】
Ｙ方向（カラム方向）に配置されるＮＡＮＤストリングＮＳは、同一のビット線ＢＬに接続されている。ビット線ＢＬは、複数のメモリブロックＢＬＫのうち、Ｙ方向に並ぶ複数のＮＡＮＤストリングＮＳを共通に接続する。
【００３３】
選択ゲートトランジスタＳＴ１の電流経路の一端は、ビット線ＢＬ（ＢＬ０〜ＢＬｍ）に接続される。同一のフィンガＦＧＲ内にあるＮＡＮＤストリングＮＳは、同一のソース線ＳＬに接続されている。
【００３４】
同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴのデータは、一括して消去される。データの書き込みや読み出しは、あるフィンガＦＧＲのうち、いずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴにつき、一括して行われる。この単位が「ページ」となる。
【００３５】
なお、上記の形態に限定されず、例えばブロックＢＬＫ内のフィンガＦＧＲ単位で消去してもよいし、複数のストリングユニットＳＵのみを消去してもよい。
【００３６】
メモリセルトランジスタＭＴ（メモリセル）により保持されるデータには、例えば“１”，“０”の２値がある。データの書き込み、読み出し、および消去の際には、ビット線ＢＬ、ソース線ＳＬ、セレクトゲート線ＳＧＤ，ＳＧＳ，ＳＧＣ、及びワード線ＷＬに、必要とされる電圧が印加される。これにより、データ書き込み時には、適宜、メモリセルに電荷が保持され、メモリセルの閾値電圧が変化する。データ読み出し時には、ビット線ＢＬからソース線ＳＬへと通じる電流経路によってメモリセルにセル電流が流れる。このときのメモリセルがオン状態かオフ状態かにより、メモリセルが保持するデータが識別される。データ消去時には、半導体基板のｐ型ウェルに電圧が印加される。その結果、メモリセルの保持する電荷がｐ型ウェルに引き抜かれ、メモリセルからデータが消去される。
【００３７】
[ロウデコーダ]
図３に示されるように、ロウデコーダ１１は、メモリブロックＢＬＫ毎にアドレスデコーダＡＤ、および転送スイッチ群ＳＷを含む。
【００３８】
転送スイッチ群ＳＷは、スイッチＳＷＤ，ＳＷＳ，ＳＷＣ、スイッチＵＳＷＤ，ＵＳＷＳ，ＵＳＷＣ、及びワード線スイッチＳＷＷを含む。セレクトゲート線ＳＧＤ，ＳＧＳ，ＳＧＣ、及びワード線ＷＬは、転送スイッチ群ＳＷを介して、図１で示したセレクトゲート線ドライバ１３、およびワード線ドライバ１２に接続される。
【００３９】
セレクトゲート線ＳＧＤ０は、スイッチＳＷＤ０の一端に接続される。スイッチＳＷＤ０の他端は、配線ＳＧＤＩ０に接続される。他のセレクトゲート線ＳＧＤｊ（１≦ｊ≦３）は、スイッチＳＷＤｊの一端に接続される。スイッチＳＷＤｊの他端は、配線ＳＧＤＩｊに接続される。
【００４０】
セレクトゲート線ＳＧＤ０は、スイッチＵＳＷＤ０に接続され、セレクトゲート線ＳＧＤ１は、スイッチＵＳＷＤ１に接続され、セレクトゲート線ＳＧＤ２は、スイッチＵＳＷＤ２に接続され、セレクトゲート線ＳＧＤ３は、スイッチＵＳＷＤ３に接続される。スイッチＵＳＷＤ０〜ＵＳＷＤ３は、配線ＵＳＧＤＩに接続される。配線ＳＧＤＩ，ＵＳＧＤＩには、セレクトゲート線ドライバ１３から種々の電圧が供給される。種々の電圧はセレクトゲート線ＳＧＤに転送される。
【００４１】
セレクトゲート線ＳＧＳ０は、スイッチＳＷＳ０の一端に接続される。スイッチＳＷＳ０の他端は、配線ＳＧＳＩ０に接続される。他のセレクトゲート線ＳＧＳｊ（１≦ｊ≦３）は、スイッチＳＷＳｊの一端に接続される。スイッチＳＷＳｊの他端は、配線ＳＧＳＩｊに接続される。
【００４２】
セレクトゲート線ＳＧＳ０は、スイッチＵＳＷＳ０に接続され、セレクトゲート線ＳＧＳ１は、スイッチＵＳＷＳ１に接続され、セレクトゲート線ＳＧＳ２は、スイッチＵＳＷＳ２に接続され、セレクトゲート線ＳＧＳ３は、スイッチＵＳＷＳ３に接続される。スイッチＵＳＷＳ０〜ＵＳＷＳ３は、配線ＵＳＧＳＩに接続される。配線ＳＧＳＩ，ＵＳＧＳＩには、セレクトゲート線ドライバ１３から種々の電圧が供給される。種々の電圧はセレクトゲート線ＳＧＳに転送される。
【００４３】
セレクトゲート線ＳＧＣは、スイッチＳＷＣに接続される。スイッチＳＷＣは、配線ＳＧＣＩに接続される。セレクトゲート線ＳＧＣは、スイッチＵＳＷＣに接続される。スイッチＵＳＷＣは、配線ＵＳＧＣＩに接続される。配線ＳＧＣＩ，ＵＳＧＣＩには、セレクトゲート線ドライバ１３から種々の電圧が供給される。種々の電圧はセレクトゲート線ＳＧＣに転送される。
【００４４】
ワード線ＷＬ（ＷＬ０〜ＷＬｎ）は、ワード線スイッチＳＷＷ（ＳＷＷ０〜ＳＷＷｎ）に接続される。ワード線スイッチＳＷＷは、配線ＣＧ（ＣＧ０〜ＣＧｎ）に接続される。配線ＣＧには、ワード線ドライバ１２から種々の電圧が供給される。種々の電圧はワード線ＷＬに転送される。
【００４５】
アドレスデコーダＡＤは、アドレスバッファ１８から受け取ったメモリブロックアドレス信号に基づいて、割り当てられたメモリブロックＢＬＫを選択または非選択とする。すなわち、選択されたメモリブロックＢＬＫのアドレスデコーダＡＤは、信号ＢＬＫＳＥＬを出力する。これにより、スイッチＳＷＤ，ＳＷＳ，ＳＷＣ、及びワード線スイッチＳＷＷが、オンする。スイッチＵＳＷＤ，ＵＳＷＳ，ＵＳＷＣは、オフする。この結果、ロウデコーダ１１は、種々の電圧をセレクトゲート線ＳＧＤ，ＳＧＳおよびワード線ＷＬに転送する。非選択のメモリブロックＢＬＫのアドレスデコーダＡＤは、信号ＢＬＫＳＥＬｎを出力する。これにより、スイッチＵＳＷＤ，ＵＳＷＳ，ＵＳＷＣが、オンする。ロウデコーダ１１は、スイッチＳＷＤ，ＳＷＳ，ＳＷＣ、及びワード線スイッチＳＷＷをオフする。
【００４６】
セレクトゲート線ドライバ１３は、ＮＡＮＤストリングＮＳの選択、非選択を制御する。すなわち、セレクトゲート線ドライバ１３は、選択されたストリングユニットＳＵに割り当てられた配線ＳＧＤＩ，ＳＧＳＩから転送される電圧を選択用の電圧に設定する。また、セレクトゲート線ドライバ１３は、非選択のストリングユニットＳＵに割り当てられた配線ＳＧＤＩ，ＳＧＳＩから転送される電圧を非選択用の電圧に設定する。また、ワード線ドライバ１２は、ワード線ＷＬの選択を行う。すなわち、ワード線ドライバ１２は、配線ＣＧから転送される電圧を適切な電圧に設定する。
【００４７】
[ソース線コンタクト及び基板コンタクト]
本実施形態のＮＡＮＤ型フラッシュメモリ１が備えるソース線コンタクトＬＩｓｒｃおよび基板コンタクトＬＩｓｕｂについて、図４および図５を用いて説明する。
【００４８】
図４および図５に示されるように、メモリセルアレイ１０は複数の板状コンタクトＬＩを含む。板状コンタクトＬＩは、半導体基板Ｓｕｂと、メモリセルアレイ１０の上方に設けられた配線層ＷＲとを接続する。配線層ＷＲは、２種類の配線層ＷＲｓｒｃ，ＷＲｓｕｂを含む。説明の便宜上、板状コンタクトＬＩのうち、半導体基板Ｓｕｂと配線層ＷＲｓｒｃとを接続するコンタクトをソース線コンタクトＬＩｓｒｃと呼び、半導体基板Ｓｕｂと配線層ＷＲｓｕｂとを接続するコンタクトを基板コンタクトＬＩｓｕｂと呼ぶ。
【００４９】
メモリセルアレイ１０は、メモリセル領域ＣＲとダミーセル領域ＣＲｄとを含む。メモリセル領域ＣＲにはソース線コンタクトＬＩｓｒｃが配置され、ダミーセル領域ＣＲｄには基板コンタクトＬＩｓｕｂが配置されている。換言すれば、少なくともメモリセルアレイ内においては、基板コンタクトＬＩｓｕｂは、ダミーセル領域ＣＲｄ内にのみ設けられている。ただし、ソース線コンタクトＬＩｓｒｃは、ダミーセル領域ＣＲｄに配置されてもよい。また、基板コンタクトＬＩｓｕｂが、メモリセルアレイ以外の領域、例えば外周部等に設けられていてもよい。
【００５０】
メモリセル領域ＣＲ内において、それぞれのソース線コンタクトＬＩｓｒｃの間には、フィンガＦＧＲ（ＦＧＲ０〜ＦＧＲ３）が例えば１つずつ配置されている。ダミーセル領域ＣＲｄ内において、それぞれの基板コンタクトＬＩｓｕｂの間には、ダミーフィンガＦＧＲｄ（ＦＧＲｄ０〜ＦＧＲｄ３）が例えば１つずつ配置されている。
【００５１】
ただし、ダミーセル領域ＣＲｄ内にあるこれらの基板コンタクトＬＩｓｕｂのうちのいずれかが、ソース線コンタクトＬＩｓｒｃであってもよい。例えば、図４に示すダミーセル領域ＣＲｄ内の３枚の板状コンタクトＬＩのうち、中央の１枚がソース線コンタクトＬＩｓｒｃであってもよい。
【００５２】
メモリセル領域ＣＲ内の１つのメモリブロックＢＬＫは、フィンガＦＧＲを複数個（図４および図５では４つ）含む。図４の例では、メモリセルアレイ１０のうち、Ｙ方向に隣接する２つのブロックＢＬＫは１つの組を形成する。かかる１組は、Ｘ方向の正側にワード線テラスＷＬＴが配置されたメモリブロックＢＬＫと、Ｘ方向の負側にワード線テラスＷＬＴが配置されたメモリブロックＢＬＫと、を含む。すなわち、ワード線テラスＷＬＴは、各メモリブロックＢＬＫのワード線ＷＬを、メモリセルアレイ１０の互いに異なる側に引き出すよう構成される。隣接する２つのメモリブロックＢＬＫの境界には、例えば板状コンタクトＬＩａが配置されている。１組のメモリブロックＢＬＫと、これに隣接する１組のメモリブロックＢＬＫとの境界には、板状コンタクトＬＩｂが配置される。
【００５３】
板状コンタクトＬＩａのクランク状になった一端は、板状コンタクトＬＩｂ１に接続される。かかる板状コンタクトＬＩａのクランク状になった他端は、板状コンタクトＬＩｂ２に接続される。メモリブロックＢＬＫの境界に配置される板状コンタクトＬＩａ，ＬＩｂを、隣接するいずれかのメモリブロックＢＬＫの一部と考えてもよい。図４の例では、メモリブロックＢＬＫ境界の板状コンタクトＬＩａ，ＬＩｂも、ソース線コンタクトＬＩｓｒｃとして構成されている。
【００５４】
ワード線テラスＷＬＴは、板状コンタクトＬＩ、フィンガＦＧＲ、及びダミーフィンガＦＧＲｄ等が設けられた領域のＸ方向における両側に設けられている。ワード線テラスＷＬＴの更に外側には、アドレスデコーダＡＤと転送スイッチ群ＳＷとを含むロウデコーダ１１が設けられている。ワード線テラスＷＬＴは、ワード線ＷＬの引き出し部分にあたる。ワード線テラスＷＬＴにおいて、各ワード線ＷＬがメモリセルアレイ１０の上方に設けられた配線層（図示せず）に接続される。これにより、各ワード線ＷＬが、ロウデコーダ１１内のワード線スイッチＳＷＷに接続される。
【００５５】
上述のように、それぞれの板状コンタクトＬＩは、メモリセルアレイ１０の下層構造（半導体基板Ｓｕｂ）と上層構造（配線層ＷＲ）とを接続する。より具体的には、図５に示されるように、板状コンタクトＬＩは、半導体基板Ｓｕｂのウェル内に設けられた拡散層Ｗ上に設けられ、柱状コンタクトＣＴを介して上層の配線層ＷＲに接続されている。拡散層Ｗは、ｎ型拡散層Ｗｎとｐ型拡散層Ｗｐ（図７参照）とを含む。半導体基板Ｓｕｂにはｎ型ウェルが設けられ、ｎ型ウェルにはｐ型ウェルが設けられている。拡散層Ｗｎ，Ｗｐは、このｐ型ウェルにそれぞれ設けられている。配線層ＷＲは、Ｍ０層、Ｍ１層、Ｍ２層等に設けられた複数のメタル配線層を含む。上述の配線層ＷＲｓｒｃ，ＷＲｓｕｂは、例えばＭ１層に配置される。配線層ＷＲｓｒｃはソース線ＳＬの一部を構成し、配線層ＷＲｓｕｂは半導体基板Ｓｕｂに電圧を印加する。配線層ＷＲｓｒｃは、主要配線層と、主要配線層の副配線としてのシャント配線層とを含む。ソース線ＳＬは、電流経路として、配線層ＷＲｓｒｃ、ソース線コンタクトＬＩｓｒｃ、および半導体基板Ｓｕｂの表層付近に形成されるチャネルを含んでいる。ソース線コンタクトＬＩｓｒｃは、ｎ型拡散層Ｗｎ上に設けられ、配線層ＷＲｓｒｃに接続される。基板コンタクトＬＩｓｕｂは、ｐ型拡散層Ｗｐ上に設けられ、配線層ＷＲｓｕｂに接続される。
【００５６】
上述のように、それぞれのフィンガＦＧＲが備えるＮＡＮＤストリングＮＳは、メモリセルトランジスタＭＴと、選択ゲートトランジスタＳＴ１，ＳＴ２とを含んでいる。メモリセルアレイ１０内には、シリコン柱ＳＰが垂直方向に設けられている。各トランジスタＭＴ，ＳＴ１，ＳＴ２は、このシリコン柱ＳＰを中心軸として垂直方向に直列接続されている。すなわち、シリコン柱ＳＰと、多段に設けられるワード線ＷＬおよびセレクトゲート線ＳＧＤ，ＳＧＳ，ＳＧＣとを含む領域に、各トランジスタＭＴ，ＳＴ１，ＳＴ２が配置される。
【００５７】
ダミーセル領域ＣＲｄ内に設けられるダミーフィンガＦＧＲｄは、３次元に配置されたダミーセルのＸ方向（ロウ方向）の配列を複数含む。ダミーセルはメモリセルと同様に構成されていてもよい。ダミーフィンガＦＧＲｄが、ダミーセルを含むＮＡＮＤストリングを含んでいてもよい。より具体的には、かかるＮＡＮＤストリングが、メモリセルトランジスタと、２種類の選択ゲートトランジスタとを含んでいてもよい。ダミーフィンガＦＧＲｄが、ＮＡＮＤストリングのＸ方向（ロウ方向）の配列を含むストリングユニットを含んでいてもよい。
【００５８】
（２）半導体記憶装置の動作
次に、任意のメモリブロックＢＬＫ内のフィンガＦＧＲ０からデータが読み出される例について、主に図５（ｂ）を用いて説明する。具体的には、図５（ｂ）において、フィンガＦＧＲ０内の左から２番目のストリングユニットＳＵからデータが読み出される例について説明する。以下に述べるＮＡＮＤ型フラッシュメモリ１の動作は、外部から指示を受けた図１の制御回路２０により行われる。
【００５９】
以下の説明では、読み出し対象のＮＡＮＤストリングＮＳを選択ＮＡＮＤストリングＮＳともいい、それ以外のＮＡＮＤストリングＮＳを非選択ＮＡＮＤストリングＮＳともいう。選択ＮＡＮＤストリングＮＳを含むフィンガＦＧＲ及びメモリブロックＢＬＫを、それぞれ選択フィンガＦＧＲ及び選択メモリブロックＢＬＫともいう。選択ＮＡＮＤストリングＮＳを含まないフィンガＦＧＲ及びメモリブロックＢＬＫを、それぞれ非選択フィンガＦＧＲ及び非選択メモリブロックＢＬＫともいう。
【００６０】
図５（ａ）に示されるように、読み出し動作前のソース線コンタクトＬＩｓｒｃには、電圧Ｖｓｓ（接地電圧、例えば０Ｖ）が与えられている。図５（ｂ）に示されるように、読み出し動作の際には、選択メモリブロックＢＬＫにおいて、全てのソース線コンタクトＬＩｓｒｃに、配線層ＷＲｓｒｃを介してソース線電圧Ｖｓｒｃが印加される。また、ビット線ＢＬには、読み出しに必要な電圧（例えば、プリチャージ電圧）が印加される。選択ワード線ＷＬには、読み出し電圧が印加される（図５においては図示せず）。
【００６１】
また、ＦＧＲ０内にある選択ＮＡＮＤストリングＮＳにおいて、セレクトゲート線ドライバ１３からの電圧ＶＳＧが、配線ＳＧＤＩ，ＳＧＳＩ，ＳＧＣＩから選択ゲートトランジスタＳＴ１，ＳＴ２に転送される。これにより、選択ＮＡＮＤストリングＮＳの選択ゲートトランジスタＳＴ１，ＳＴ２には電圧ＶＳＧが印加され、選択ゲートトランジスタＳＴ１，ＳＴ２が全てオンする。また、選択メモリブロックＢＬＫ内の非選択ＮＡＮＤストリングＮＳにおいて、セレクトゲート線ドライバ１３から非選択用の電圧が、配線ＵＳＧＤＩ，ＵＳＧＳＩから選択ゲートトランジスタＳＴ１，ＳＴ２ａに転送される。これにより、非選択ＮＡＮＤストリングＮＳの選択ゲートトランジスタＳＴ１，ＳＴ２ａがオフ状態に維持される。選択ゲートトランジスタＳＴ２に含まれる複数のトランジスタのうち、最下層の選択ゲートトランジスタＳＴ２ｂには、配線ＳＧＣＩからセレクトゲート線ＳＧＣを介して電圧ＶＳＧが転送される。これにより、選択ゲートトランジスタＳＴ２ｂには電圧ＶＳＧが印加され、選択ゲートトランジスタＳＴ２ｂのみがオンする。
【００６２】
このように、最下層の選択ゲートトランジスタＳＴ２ｂがオンすることにより、ソース線コンタクトＬＩｓｒｃ下方に設けられた、それぞれのｎ型拡散層Ｗｎ間に、チャネルが形成される。よって、選択メモリブロックＢＬＫ内において、各フィンガＦＧＲを繋ぐソース線ＳＬとしての電流経路が形成される。また、最下層の選択ゲートトランジスタＳＴ２ｂがオンすることで、ｎ型拡散層Ｗｎ間のチャネルの抵抗（ＳＧＳチャネル抵抗）を低下させることができる。よって、ソース線ＳＬの抵抗を下げることができる。
【００６３】
ＦＧＲ０内の選択ＮＡＮＤストリングＮＳに印加されるソース線電圧Ｖｓｒｃは、各種抵抗により変化する。各種抵抗は、例えばＭ０層、Ｍ１層、Ｍ２層等の各種配線層ＷＲ、各種コンタクトＣＴ，ＬＩｓｒｃなどが有する抵抗である。また、非選択ＮＡＮＤストリングＮＳを流れるリーク電流等が発生する場合もある。これらの抵抗およびリーク電流等は、ノイズ電圧Ｖｎｏｉｓｅとなってソース線電圧Ｖｓｒｃを低下させる。
【００６４】
しかし、本実施形態の構成では、後述するように、選択メモリブロックＢＬＫ内でのソース線電圧Ｖｓｒｃの低下やばらつきはごく僅かである。
【００６５】
以上により、ＦＧＲ０内の選択ＮＡＮＤストリングＮＳにおいて、メモリセルをセル電流が流れ、メモリセルからデータが読み出される。
【００６６】
なお、読み出し動作を例にとって説明したが、書き込み動作、および消去動作においても同様である。データ書き込み時、及びデータ消去時には、選択メモリブロックＢＬＫ内のソース線コンタクトＬＩｓｒｃに、適宜、必要とされるソース線電圧が印加される。これにより、所望の動作が行われる。
【００６７】
（３）本実施形態にかかる効果
本実施形態によれば、以下の１つまたは複数の効果を奏する。
【００６８】
（Ａ）本実施形態によれば、メモリセルアレイ１０は、メモリセル領域ＣＲとダミーセル領域ＣＲｄとを備える。メモリセルアレイ内において、基板コンタクトＬＩｓｕｂは、ダミーセル領域ＣＲｄ内にのみ設けられている。
【００６９】
図６、図７に示される比較例は、ダミーセル領域ＣＲｄが設けられることなく、メモリセルアレイ１０ｒ内に基板コンタクトＬＩｓｕｂ_ｒが適宜配置されている例である。かかる比較例を用い、本実施形態の効果について説明する。図６、図７の例では、基板コンタクトＬＩｓｕｂ_ｒは、各メモリブロックＢＬＫｒの境界に設けられている。つまり、各メモリブロックＢＬＫｒの境界に配置される板状コンタクトが、基板コンタクトＬＩｓｕｂ_ｒとして構成されている。このように、基板コンタクトＬＩｓｕｂ_ｒは、フィンガＦＧＲ０ｒおよびフィンガＦＧＲ３ｒの片側にそれぞれ設けられている。
【００７０】
図７（ｂ）は、任意のメモリブロックＢＬＫｒ内のフィンガＦＧＲ０ｒからデータが読み出される例を示している（具体的には、フィンガＦＧＲ０ｒ内の左から２番目のストリングユニットＳＵ）。この場合、選択メモリブロックＢＬＫｒにおいて、全てのソース線コンタクトＬＩｓｒｃ_ｒに、配線層ＷＲを介してソース線電圧Ｖｓｒｃが印加される。
【００７１】
しかしながら、フィンガＦＧＲ０ｒにおいては、片側が基板コンタクトＬＩｓｕｂ_ｒに隣接している。このため、もう一方側のソース線コンタクトＬＩｓｒｃ_ｒからしかソース線電圧Ｖｓｒｃが印加されない。したがって、フィンガＦＧＲ０ｒの基板コンタクトＬＩｓｕｂ_ｒ側には電流経路が形成されない。これにより、両側からソース線電圧Ｖｓｒｃが印加されるフィンガＦＧＲ１ｒ，ＦＧＲ２ｒに比べ、フィンガＦＧＲ０ｒ近傍におけるソース線電圧Ｖｓｒｃの電位が、局所的に上がってしまう場合がある。つまり、選択フィンガＦＧＲｒの位置により、ソース線電圧Ｖｓｒｃの値が変動し、セル特性も変動してしまう可能性がある。
【００７２】
本実施形態においては、少なくともメモリセルアレイ内において、基板コンタクトＬＩｓｕｂは、ダミーセル領域ＣＲｄにのみ配置され、メモリセル領域ＣＲには配置されない。これにより、メモリセル領域ＣＲ内にあるフィンガＦＧＲ０〜ＦＧＲ３のいずれに対しても、両側のソース線コンタクトＬＩｓｒｃを含むようにソース線ＳＬの電流経路が形成される。したがって、メモリセルを流れるセル電流を、各フィンガＦＧＲの両側に分散させることができる。つまり、フィンガＦＧＲ０〜ＦＧＲ３間でのソース線電圧Ｖｓｒｃのばらつき及びセル電流のばらつきを抑制し、より安定したセル特性を得ることができる。
【００７３】
（Ｂ）本実施形態の上記（Ａ）の構成によれば、配線層ＷＲｓｒｃに含まれる主要配線層の副配線であるシャント配線層の本数を削減することができる。
【００７４】
シャント配線層は低抵抗の配線である。シャント配線層が多数設けられることにより、シャント配線層を含んだ経路の配線抵抗を減じることができる。よって、例えば配線層ＷＲｓｒｃにおけるソース線電圧Ｖｓｒｃの局所的な上昇を緩和することができる。また、配線層ＷＲｓｒｃ全体で印加できるソース線電圧Ｖｓｒｃを、規格電圧にいっそう近づけることができる。シャント配線層が複数本まとまって配置された領域をシャント領域ともいう。
【００７５】
例えば上記比較例の構成では、基板コンタクトＬＩｓｕｂ_ｒに隣接するフィンガＦＧＲ０ｒ，ＦＧＲ３ｒ近傍で、ソース線電圧Ｖｓｒｃが局所的に上昇する。これを抑制するために、例えばソース線コンタクトＬＩｓｒｃ_ｒの枚数を増加させることは、メモリセルアレイのレイアウト上、困難な場合がある。そのため、基板コンタクトＬＩｓｕｂ_ｒに隣接するフィンガＦＧＲ０ｒ，ＦＧＲ３ｒ近傍でのソース線電圧Ｖｓｒｃ変動の最大値に合わせ、シャント領域を多数設けなければならない場合がある。
【００７６】
本実施形態においては、メモリセル領域ＣＲ内にあるフィンガＦＧＲ０〜ＦＧＲ３のいずれにおいても、ソース線電圧Ｖｓｒｃの局所的な上昇が抑制される。よって、例えば比較例の構成よりもシャント領域を削減することができる。シャント領域を削減すれば、ＮＡＮＤ型フラッシュメモリ１のチップサイズを縮小することができる。
【００７７】
（Ｃ）本実施形態の上記（Ａ）の構成によれば、配線層ＷＲｓｒｃからｎ型拡散層Ｗｎへと至る経路抵抗が下がり、ソース線電圧Ｖｓｒｃの電圧降下が抑制される。よって、シャント領域を削減せず維持したとすれば、例えば比較例の構成よりもソース線電圧Ｖｓｒｃにおけるノイズ電圧Ｖｎｏｉｓｅを低減させることができる。これにより、読み出し等の動作速度および動作信頼性を高めることができる。
【００７８】
（Ｄ）本実施形態の上記（Ａ）の構成によれば、半導体基板Ｓｕｂのｐ型拡散層Ｗｐの領域をｎ型拡散層Ｗｎの領域から分離することができる。これにより、半導体基板Ｓｕｂのｎ型拡散層Ｗｎ等の他の領域へのｐ型拡散層Ｗｐの影響を抑制することができる。
【００７９】
（４）メモリセルアレイの配置例
本実施形態のメモリセルアレイ１０内において、メモリセル領域ＣＲとダミーセル領域ＣＲｄとの配置例について以下に説明する。
【００８０】
[配置例１，２]
図８の配置例１においては、複数のメモリブロックＢＬＫがメモリセル領域ＣＲとされ、各メモリセル領域ＣＲの間に、ダミーセル領域ＣＲｄが設けられている。ダミーセル領域ＣＲｄとしては、ダミーフィンガＦＧＲｄ２つ分の領域が当てられている。ダミーセル領域ＣＲｄ内には、基板コンタクトＬＩｓｕｂが１枚配置されている。
【００８１】
図９の配置例２においては、ダミーセル領域ＣＲｄとして、ダミーフィンガＦＧＲｄ４つ分の領域が当てられ、基板コンタクトＬＩｓｕｂが２枚配置されている。
【００８２】
[配置例３〜５]
図１０〜図１２の配置例３〜５においては、各メモリセル領域ＣＲの間に、ダミーブロックＢＬＫｄ単位で、ダミーセル領域ＣＲｄが設けられている。
【００８３】
１つのダミーブロックＢＬＫｄは、例えばダミーフィンガＦＧＲｄを４つ備え、例えばフィンガＦＧＲを４つ備えるメモリブロックＢＬＫと同様のパターン配置を有する。それぞれのダミーフィンガＦＧＲｄの間には、基板コンタクトＬＩｓｕｂが設けられる。各図ではダミーフィンガＦＧＲｄ間を全て基板コンタクトＬＩｓｕｂとする例が示されているが、これに限られない。ダミーブロックＢＬＫｄは、少なくとも１枚の基板コンタクトＬＩｓｕｂを含んでいればよく、例えばダミーフィンガＦＧＲｄ間の板状コンタクトＬＩのいくつかが、ソース線コンタクトＬＩｓｒｃであってもよい。
【００８４】
図１０の配置例３においては、複数のメモリブロックＢＬＫ間に、ダミーブロックＢＬＫｄが１つずつ挿入されている。図１１の配置例４においては、ダミーブロックＢＬＫｄの挿入位置が、ブロックの境界に位置する板状コンタクトＬＩａに対して交互に変化している。図１２の配置例５においては、複数のメモリブロックＢＬＫ間に、ブロック境界に位置する板状コンタクトＬＩａを介する２つのダミーブロックＢＬＫｄが挿入されている。
【００８５】
＜第２実施形態＞
本実施形態は、上記図１０〜図１２の例のように、メモリセル領域ＣＲ間に、ダミーセル領域ＣＲｄがダミーブロックＢＬＫｄ単位で挿入される場合の例である。本実施形態のＮＡＮＤ型フラッシュメモリでは、ダミーセル領域ＣＲｄに含まれるダミーブロックＢＬＫｄが、アクセス可能に構成される。
【００８６】
（１）ダミーブロックの構成
本実施形態のダミーブロックＢＬＫｄについて、図１０〜図１２を参照し、また、図１３を用いて説明する。以下に述べる各部の動作は、外部から指示を受けた図１と同様の制御回路２０により行われる。
【００８７】
本実施形態のダミーブロックＢＬＫｄは、ダミーセルとしてのメモリセルトランジスタ、２種類の選択ゲートトランジスタ、２種類の選択ゲートトランジスタに接続される３種類のセレクトゲート線、及びワード線を含む。
【００８８】
また、図１３に示されるように、ロウデコーダ１１ｄ内において、個々のダミーブロックＢＬＫｄには、アドレスデコーダＡＤｄと、ワード線スイッチを含む転送スイッチ群ＳＷｄとがそれぞれ割り当てられている。これらのアドレスデコーダＡＤｄと転送スイッチ群ＳＷｄとは、割り当てられたダミーセルのアドレスを示すアドレス信号に基づいて動作する。アドレスデコーダＡＤｄと転送スイッチ群ＳＷｄとが、メモリセルアレイ１０ｄに対してどちら側のロウデコーダ１１ｄに設けられるかは、割り当てのダミーブロックＢＬＫｄのワード線の引き出し方向による。
【００８９】
以上の構成により、制御回路２０は、ダミーセルに対し、書き込み、読み出し、および消去に必要な種々の電圧を供給することができ、書き込み動作、読み出し動作、および消去動作を行うことができる。ダミーブロックＢＬＫｄへのアクセス時には、メモリブロックＢＬＫへのアクセス時のコマンドとは異なる特殊コマンドが使用される。特殊コマンドは、例えばメモリブロックＢＬＫのコマンドにはないサブコマンドを加えたり、そのサブコマンドの組み合わせを変えたりすることで構成される。また、ダミーセルに対して書き込み動作、読み出し動作、および消去動作が行われるときは、メモリセルに対する動作パラメータとは異なる特殊動作パラメータが使用される。特殊動作パラメータでは、例えば各配線に印加される電圧の大小、時間、及びタイミング等が、ダミーセルに適するよう変更されている。
【００９０】
また、メモリブロックＢＬＫに対して書き込み動作、または読み出し動作が行われるときは、ダミーブロックＢＬＫｄ内のセレクトゲート線、及びワード線の少なくとも１つに、電圧Ｖｓｓが与えられる。これにより、セレクトゲート線、及びワード線の少なくともいずれかが電位Ｖｓｓに固定される。メモリブロックＢＬＫへのアクセスがないとき、つまり、メモリセルアレイ１０ｄ全体がスタンドバイ状態になっているときは、ダミーブロックＢＬＫｄ内のセレクトゲート線、及びワード線の少なくとも１つに電圧Ｖｓｓが与えられていてもよい。セレクトゲート線、及びワード線の全てがフローティング状態となっていてもよい。
【００９１】
メモリブロックＢＬＫに対して消去動作が行われるときは、ダミーブロックＢＬＫｄ内のセレクトゲート線、及びワード線の全てがフローティング状態とされる。
【００９２】
（２）本実施形態にかかる効果
本実施形態によれば、上述の実施形態の効果のほか、以下の１つまたは複数の効果を奏する。
【００９３】
（Ａ）本実施形態によれば、ダミーセル領域ＣＲｄ内にはダミーブロックＢＬＫｄが設けられる。これにより、個々のダミーセルにも転送スイッチ群ＳＷｄ及びアドレスデコーダＡＤｄを割り当てることができる。よって、ダミーセルに対し、メモリセルとは別個に、書き込み動作、読み出し動作、および消去動作を行うことができる。
【００９４】
このように、ダミーブロックＢＬＫｄを書き込み、読み出し、および消去可能に構成することで、例えば、予めダミーセルに書き込みを行っておくことができる。メモリブロックＢＬＫへのアクセス時には、ダミーブロックＢＬＫｄもビット線ＢＬに電気的に接続される場合がある。このような場合であっても、予め書き込みされたダミーセルはオフしている。よって、ダミーセルを介したビット線リークを抑制したり、ダミーセルからの誤読み出し等の誤動作を抑制したりすることができる。
【００９５】
（Ｂ）本実施形態の上記（Ａ）の構成によれば、例えばダミーブロックＢＬＫｄをエクストラブロックとして利用することが可能である。
【００９６】
メモリセルアレイには、エクストラブロックが設けられる場合がある。エクストラブロックは、いずれかのメモリブロックに初期不良や破壊等がみられたときに、かかるメモリブロックの代替ブロックとして使用可能なブロックである。ダミーブロックＢＬＫｄを、書き込み動作、読み出し動作、および消去動作を行うことが可能なよう構成することで、このダミーブロックＢＬＫｄを、エクストラブロックに当てることができる。
【００９７】
（Ｃ）本実施形態によれば、ダミーブロックＢＬＫｄは、ダミーセル、選択ゲートトランジスタ、セレクトゲート線、及びワード線を含む。ロウデコーダ１１ｄは、転送スイッチ群ＳＷｄ及びアドレスデコーダＡＤｄを備える。転送スイッチ群ＳＷｄ及びアドレスデコーダＡＤｄは、ダミーセルのアドレスを示すアドレス信号に基づいて動作する。
【００９８】
これにより、メモリセルアレイ１０ｄおよびその周辺回路を、ダミーセル領域ＣＲｄを設けない場合と、ほぼ同一のレイアウトに構成することができる。つまり、半導体基板Ｓｕｂに形成するｎ型拡散層Ｗｎ及びｐ型拡散層Ｗｐのレイアウトを変更すれば、以後の工程は、ダミーセル領域ＣＲｄを設けない場合とほぼ同一とすることができる。よって、ＮＡＮＤ型フラッシュメモリを容易に製造することができる。
【００９９】
（Ｄ）本実施形態によれば、メモリセルに対して書き込み動作、または読み出し動作が行われるときは、ダミーブロックＢＬＫｄの備えるセレクトゲート線、及びワード線の少なくとも１つには電位Ｖｓｓが与えられる。これにより、ダミーセルを介してビット線リークが生じることを抑制することができる。
【０１００】
（Ｅ）本実施形態によれば、メモリセルに対して消去動作が行われるときは、ダミーブロックＢＬＫｄの備えるセレクトゲート線、及びワード線はフローティング状態とされる。
【０１０１】
メモリブロックＢＬＫに対して消去動作が行われるときは、メモリブロックＢＬＫ内に消去に必要な電圧が印加される。ダミーブロックＢＬＫｄ内のセレクトゲート線、及びワード線をフローティング状態とすることで、これらのセレクトゲート線、及びワード線において消去の電圧との電位差が生じることが抑制される。よって、ダミーブロックＢＬＫｄの破壊が抑制される。
【０１０２】
（Ｆ）本実施形態によれば、制御回路２０は、ダミーセルに対して書き込み動作、読み出し動作、および消去動作を行うときは、特殊コマンドによりダミーブロックＢＬＫｄへのアクセスを指示される。つまり、ダミーブロックＢＬＫｄにアクセスするには、制御回路２０は、外部から特殊コマンドを受信する必要がある。これにより、誤ってダミーブロックＢＬＫｄにアクセスすることを抑制することができる。
【０１０３】
ダミーセルの周囲には基板コンタクトＬＩｓｕｂが配置されている。ダミーセルが、近傍にソース線コンタクトＬＩｓｒｃを有していない場合もある。このため、ダミーセルは、メモリセルとはセル特性が異なる場合がある。よって、ダミーセルをメモリセルと同様の記憶素子として用いることは適切でない場合がある。ダミーブロックＢＬＫｄへのアクセスに特殊コマンドが使用されることで、ダミーセルからの誤読み出し等の誤動作を抑制することができる。
【０１０４】
（Ｇ）本実施形態によれば、制御回路２０は、ダミーセルに対して書き込み動作、読み出し動作、および消去動作を行うときは、特殊動作パラメータを使用する。
【０１０５】
上述のように、ダミーセルは、メモリセルとはセル特性が異なる場合がある。ダミーセルが、近傍にソース線コンタクトＬＩｓｒｃを有さない場合もある。このような場合であっても、ダミーセルに適した特殊動作パラメータが使用されることで、ダミーセルをより確実に動作させることができる。
【０１０６】
（３）本実施形態にかかる変形例
本実施形態の変形例に係るＮＡＮＤ型フラッシュメモリでは、ダミーブロックＢＬＫｄが特殊記憶領域として使用される。本実施形態の変形例について、図１４〜図１７を用いて以下に説明する。
【０１０７】
図１４の変形例１においては、メモリブロックＢＬＫ内のメモリセルはマルチレベルセル（ＭＬＣ）として使用され、ダミーブロックＢＬＫｄ内のダミーセルはシングルレベルセル（ＳＬＣ）として使用される。ＳＬＣは、１つのセルにおいてそのトランジスタの２つの閾値電圧（分布）を使い分けることにより、１ビットのデータを記憶するセルである。ＭＬＣは、１つのセルにおいてそのトランジスタの４つ以上の閾値電圧（分布）を使い分けることにより、複数ビットのデータを記憶するセルである。メモリセルアレイ１０ｓ内には、さらに、追加メモリブロックＢＬＫｓが挿入される。追加メモリブロックＢＬＫｓ内のメモリセルは、例えばＭＬＣとして使用される。
【０１０８】
ダミーブロックＢＬＫｄは、特殊ＳＬＣブロックＢＬＫ_ＳＬＣとして利用される。図１５に示されるように、特殊ＳＬＣブロックＢＬＫ_ＳＬＣにも、ロウデコーダ１１ｓ内において、アドレスデコーダＡＤ_ＳＬＣと転送スイッチ群ＳＷ_ＳＬＣとがそれぞれ割り当てられる。
【０１０９】
ダミーセル近傍には基板コンタクトＬＩｓｕｂが配置され、ダミーセルのセル特性はメモリセルのセル特性よりも劣る場合がある。ＳＬＣは、ＭＬＣよりも高い信頼性でデータを保持することができる。ダミーセルがＳＬＣとして使用されることで、メモリセルよりセル特性が低くとも、ダミーセルを記憶素子として利用することができる。よって、ダミーブロックＢＬＫｄを有効ブロックとして使用することができる。追加メモリブロックＢＬＫｓにより、メモリセルアレイ１０ｓ全体での記憶容量も、例えば上述の比較例のメモリセルアレイと同程度に維持される。
【０１１０】
図１６の変形例２においては、メモリブロックＢＬＫ内のメモリセルと、ダミーブロックＢＬＫｄ内のダミーセルとが共に、ＭＬＣとして使用される。ダミーブロックＢＬＫｄは、特殊ＭＬＣブロックＢＬＫ_ＭＬＣとして利用される。図１７に示されるように、特殊ＭＬＣブロックＢＬＫ_ＭＬＣにも、ロウデコーダ１１ｍ内において、アドレスデコーダＡＤ_ＭＬＣと転送スイッチ群ＳＷ_ＭＬＣとがそれぞれ割り当てられる。
【０１１１】
ダミーセル近傍には基板コンタクトＬＩｓｕｂが配置され、ダミーセルの動作信頼性はメモリセルの動作信頼性よりも劣る場合がある。ダミーブロックＢＬＫｄは、特殊ＭＬＣブロックＢＬＫ_ＭＬＣとして、例えば高い動作信頼性が要求されない用途に割り当てられる。これにより、追加ブロックが挿入されることなく、メモリセルアレイ１０ｍ全体での記憶容量を、例えば上述の比較例のメモリセルアレイと同程度に維持することができる。つまり、変形例２のメモリセルアレイ１０ｍでは、エリアペナルティが発生しない。
【０１１２】
＜他の実施形態＞
以上のように、各実施形態および変形例について説明したが、これらの実施形態等は、例として提示したものであり、これらの実施形態等の技術的思想は、構成部品の材質、形状、構造、配置等を限定するものではない。これら新規な実施形態等は、その他の様々な形態で実施されることが可能であり、実施段階ではその要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。さらに、上述の実施形態等には種々の段階が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の実施形態が抽出され得る。
【０１１３】
各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。このため、各機能ブロックがこれらのいずれでもあることが明確となるように、概してそれらの機能の観点から、上述の説明がなされている。当業者は、具体的な実施態様ごとに、種々の方法でこれらの機能を実現し得るが、いずれの実現の手法も実施形態の範疇に含まれる。また、各機能ブロックが、上述の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。実施形態は、どの機能ブロックによって特定されるかによって限定されない。
【０１１４】
上述の実施形態および変形例では、メモリセルアレイ１０，１０ｄ，１０ｓ，１０ｍの配置例をいくつか示したが、これらに限られない。メモリセルアレイに含まれるメモリセル領域およびダミー領域の数およびレイアウト等は任意である。メモリセルアレイに含まれるメモリブロック及びダミーブロックの数およびレイアウトについても同様である。ブロック内に含まれる板状コンタクトの枚数、及びダミーブロック内のソース線コンタクトと基板コンタクトとの内訳も、各種仕様に合わせて適宜決定することができる。
【０１１５】
上述の実施形態等では、メモリセルアレイ１０，１０ｄ，１０ｓ，１０ｍの両側にワード線ＷＬが引き出される例について説明したが、これに限られない。ワード線がメモリセルアレイの片側にのみ引き出されることとしてもよい。
【０１１６】
上述の実施形態等では、フィンガＦＧＲ，ＦＧＲｄが４列のストリングユニットを含み、ブロックＢＬＫ，ＢＬＫｄが４つのフィンガＦＧＲ，ＦＧＲｄを含む例について説明したが、これらに限られない。フィンガに含まれるストリングユニット数、及びブロックに含まれるフィンガ数は任意である。ワード線の層数についても同様である。
【０１１７】
上述の実施形態等では、メモリセルアレイ１０の下層構造と上層構造とを接続するコンタクトを板状コンタクトＬＩとする例について説明したが、これに限られない。メモリセルアレイの下層構造と上層構造とは、例えばＸ方向（ロウ方向）に沿って点在する、柱状コンタクトにより接続されていてもよい。このような構成においても、上述の実施形態等を適用することで、基板コンタクトの配置に起因するセル電流の分散阻害を抑制できる。
【０１１８】
上述の実施形態等では、メモリセルをＭＬＣとする例について説明したが、これに限られない。メモリセルの記憶方式は２値記憶方式、多値記憶方式等を問わない。多値記憶方式のメモリセルにおける、読み出し動作、書き込み動作、および消去動作の例について、以下に詳述する。
【０１１９】
例えば、多値レベルの読み出し動作では、閾値電圧を低い方から順に、Ａレベル、Ｂレベル、およびＣレベルなどとする。かかる読み出し動作において、Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０Ｖ〜０．５５Ｖの間である。これに限定されることなく、０．１Ｖ〜０．２４Ｖ，０．２１Ｖ〜０．３１Ｖ，０．３１Ｖ〜０．４Ｖ，０．４Ｖ〜０．５Ｖ，０．５Ｖ〜０．５５Ｖ等のいずれかの間であってもよい。Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば１．５Ｖ〜２．３Ｖの間である。これに限定されることなく、１．６５Ｖ〜１．８Ｖ，１．８Ｖ〜１．９５Ｖ，１．９５Ｖ〜２．１Ｖ，２．１Ｖ〜２．３Ｖ等のいずれかの間であってもよい。Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば３．０Ｖ〜４．０Ｖの間である。これに限定されることなく、３．０Ｖ〜３．２Ｖ，３．２Ｖ〜３．４Ｖ，３．４Ｖ〜３．５Ｖ，３．５Ｖ〜３．６Ｖ，３．６Ｖ〜４．０Ｖ等のいずれかの間であってもよい。読み出し動作の時間（ｔＲ）としては、例えば２５μｓ〜３８μｓ，３８μｓ〜７０μｓ，７０μｓ〜８０μｓ等のいずれかの間であってよい。
【０１２０】
書き込み動作は、プログラム動作とベリファイ動作とを含む。書き込み動作においては、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３．７Ｖ〜１４．３Ｖの間である。これに限定されることなく、例えば１３．７Ｖ〜１４．０Ｖ，１４．０Ｖ〜１４．６Ｖ等のいずれかの間であってもよい奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧とを異ならせてもよい。プログラム動作をＩＳＰＰ方式（Incremental Step Pulse Program）としたとき、ステップアップの電圧として、例えば０．５Ｖ程度が挙げられる。非選択のワード線に印加される電圧としては、例えば６．０Ｖ〜７．３Ｖの間であってもよい。これに限定されることなく、例えば７．３Ｖ〜８．４Ｖの間であってもよく、６．０Ｖ以下であってもよい。非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかにより、印加するパス電圧を異ならせてもよい。書き込み動作の時間（ｔＰｒｏｇ）としては、例えば１７００μｓ〜１８００μｓ，１８００μｓ〜１９００μｓ，１９００μｓ〜２０００μｓの間であってよい。
【０１２１】
消去動作においては、半導体基板上部に配置され、かつ、メモリセルが上方に配置されたウェルに最初に印加される電圧は、例えば１２Ｖ〜１３．６Ｖの間である。これに限定されることなく、例えば１３．６Ｖ〜１４．８Ｖ，１４．８Ｖ〜１９．０Ｖ，１９．０Ｖ〜１９．８Ｖ，１９．８Ｖ〜２１Ｖ等のいずれかの間であってもよい。消去動作の時間（ｔＥｒａｓｅ）としては、例えば３０００μｓ〜４０００μｓ，４０００μｓ〜５０００μｓ，４０００μｓ〜９０００μｓの間であってよい。
【０１２２】
また、メモリセルは、例えば以下のような構造であってもよい。メモリセルは、シリコン基板等の半導体基板上に膜厚が４ｎｍ〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積膜を有している。この電荷蓄積膜は、膜厚が２ｎｍ〜３ｎｍのシリコン窒化（ＳｉＮ）膜、またはシリコン酸窒化（ＳｉＯＮ）膜などの絶縁膜と、膜厚が３ｎｍ〜８ｎｍのポリシリコン（Ｐｏｌｙ−Ｓｉ）膜との積層構造にすることができる。ポリシリコン膜には、ルテニウム（Ｒｕ）などの金属が添加されていても良い。メモリセルは、電荷蓄積膜の上に絶縁膜を有している。この絶縁膜は、例えば膜厚が３ｎｍ〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と、膜厚が３ｎｍ〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜とに挟まれた、膜厚が４ｎｍ〜１０ｎｍのシリコン酸化（ＳｉＯ）膜を有している。Ｈｉｇｈ−ｋ膜の材料としては、酸化ハフニウム（ＨｆＯ）などが挙げられる。また、シリコン酸化膜の膜厚は、Ｈｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には、膜厚が３ｎｍ〜１０ｎｍの仕事関数調整用の膜を介して、膜厚が３０ｎｍ〜７０ｎｍの制御電極が設けられている。ここで仕事関数調整用膜は、例えば酸化タンタル（ＴａＯ）などの金属酸化膜、窒化タンタル（ＴａＮ）などの金属窒化膜等である。制御電極には、タングステン（Ｗ）などを用いることができる。メモリセル間にはエアギャップを配置することができる。
【０１２３】
その他、メモリセルアレイの構成については、例えば、“三次元積層不揮発性半導体メモリ”という米国特許出願公開２００９／０２６７１２８号公報（米国特許出願１２／４０７，４０３号）に記載されている。また、“三次元積層不揮発性半導体メモリ”という米国特許出願公開２００９／０２６８５２２号公報（米国特許出願１２／４０６，５２４号）、“不揮発性半導体記憶装置及びその製造方法”という米国特許出願公開２０１０／０２０７１９５号公報（米国特許出願１２／６７９，９９１号）“半導体メモリ及びその製造方法”という米国特許出願公開２０１１／０２８４９４６号公報（米国特許出願１２／５３２，０３０号）に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【符号の説明】
【０１２４】
１          ＮＡＮＤ型フラッシュメモリ（半導体記憶装置）
ＣＲ        メモリセル領域
ＣＲｄ      ダミーセル領域
ＬＩｓｒｃ  ソース線コンタクト
ＬＩｓｕｂ  基板コンタクト
ＭＴ        メモリセルトランジスタ（メモリセル）
Ｓｕｂ      半導体基板
ＷＲｓｒｃ，ＷＲｓｕｂ  配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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