(57)【要約】【課題】負荷として接続されるキャパシタの容量が小さいほど、また、入力電圧の立ち上がりが急激であるほど大きく発生するオーバーシュートを効果的に抑制できる電圧レギュレータを提供する。【解決手段】可変インピーダンス回路１１に出力電圧Ｖｏｕｔが印加されており、出力電圧Ｖｏｕｔの時間的な変化に応じて生成された微分信号ＶＢに応じて、出力電圧Ｖｏｕｔの上昇の傾きが急になるほどインピーダンスが小さくなるように可変インピーダンス回路１１が制御される。出力電圧Ｖｏｕｔの時間的な変化（オーバーシュート）が直接的に検出されて出力インピーダンスが低減されることから、入力電圧Ｖｉｎの急激な立ち上がりや変動などによって主トランジスタＱｍが過渡的にオン状態となっても、オーバーシュートを効果的に抑制できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力電圧が入力される端子と出力電圧が出力される端子との間の電流経路に設けられた主トランジスタと、
前記出力電圧が目標電圧へ近づくように前記主トランジスタを制御する制御回路と、
前記出力電圧が印加される可変インピーダンス回路と、
前記出力電圧の時間的な変化に応じた微分信号を出力する微分回路と
を有し、
前記可変インピーダンス回路は、前記微分信号に応じて、前記出力電圧の上昇の傾きが急になるほどインピーダンスが小さくなり、前記出力電圧が一定のときに遮断状態となる
ことを特徴とする電圧レギュレータ。
【請求項２】
前記微分回路は、
前記出力電圧に応じた電圧が印加される第１キャパシタと、
前記第１キャパシタに流れる電流に応じた電圧が発生する第１抵抗と
を含み、
前記可変インピーダンス回路は、前記第１抵抗に発生する電圧に応じてインピーダンスが変化する
ことを特徴とする請求項１に記載の電圧レギュレータ。
【請求項３】
前記可変インピーダンス回路は、前記出力電圧が印加される第１トランジスタを含み、
前記第１キャパシタは、前記主トランジスタの出力端子と前記第１トランジスタの制御端子との間に接続され、
前記第１抵抗は、前記第１トランジスタの前記制御端子と基準電位との間に接続される
ことを特徴とする請求項２に記載の電圧レギュレータ。
【請求項４】
前記制御回路は、前記出力電圧と前記目標電圧との差に応じた制御電圧を生成して前記主トランジスタの制御端子に入力し、
前記微分回路は、前記出力電圧の時間的な変化並びに前記制御電圧の時間的な変化に応じた前記微分信号を出力し、
前記可変インピーダンス回路は、前記微分信号に応じて、前記主トランジスタのインピーダンスを減少させる方向への前記制御電圧の変化が急になるほどインピーダンスが小さくなり、前記出力電圧及び前記制御電圧が一定のときは遮断状態となる
ことを特徴とする請求項１乃至３のいずれか一項に記載の電圧レギュレータ。
【請求項５】
前記微分回路は、
前記出力電圧に応じた電圧が印加される第１キャパシタと、
前記制御電圧に応じた電圧が印加される第２キャパシタと、
前記第１キャパシタに流れる電流と前記第２キャパシタに流れる電流とを合成した電流に応じた電圧が発生する第１抵抗と
を含み、
前記可変インピーダンス回路は、前記第１抵抗に発生する電圧に応じてインピーダンスが変化する
ことを特徴とする請求項４に記載の電圧レギュレータ。
【請求項６】
前記可変インピーダンス回路は、前記出力電圧が印加される第１トランジスタを含み、
前記第１キャパシタは、前記主トランジスタの出力端子と前記第１トランジスタの制御端子との間に接続され、
前記第２キャパシタは、前記主トランジスタの前記制御端子と前記第１トランジスタの前記制御端子との間に接続され、
前記第１抵抗は、前記第１トランジスタの前記制御端子と基準電位との間に接続される
ことを特徴とする請求項５に記載の電圧レギュレータ。
【請求項７】
前記制御回路は、
出力電圧を分圧する分圧回路と、
前記分圧回路において分圧された電圧と参照電圧との差に応じた中間信号を生成し、当該中間信号を増幅した制御電圧を前記主トランジスタの制御端子に入力する増幅回路と
を含み、
前記微分信号に応じて、前記出力電圧の上昇の傾きが急になるほど、前記主トランジスタのインピーダンスを増大させる方向へ前記制御電圧を大きく変化させる帰還信号を前記中間信号に重畳する帰還信号重畳回路を有する
ことを特徴とする請求項１乃至６のいずれか一項に記載の電圧レギュレータ。
【請求項８】
前記増幅回路は、
前記分圧回路において分圧された電圧と参照電圧との差に応じた電流差を有する差動信号を生成する差動対と、
前記差動信号に応じた電圧を出力する出力ノードと、
前記差動信号の一方の電流信号に応じた第１電流を前記出力ノードに出力する第１カレントミラー回路と、
前記差動信号の他方の電流信号に応じた第２電流であって、前記第１電流と逆方向に流れる第２電流を前記出力ノードに出力する第２カレントミラー回路と
を含み、
前記帰還信号重畳回路は、前記第１カレントミラー回路又は前記第２カレントミラー回路の電流経路に接続され、前記微分信号に応じた電流が流れる第２トランジスタを含む
ことを特徴とする請求項７に記載の電圧レギュレータ。
【請求項９】
前記微分回路は、
前記主トランジスタの出力端子と前記第２トランジスタの制御端子との間に接続された第１キャパシタと
前記第２トランジスタの前記制御端子と基準電位との間に接続された第１抵抗と
を含む
ことを特徴とする請求項８に記載の電圧レギュレータ。
【請求項１０】
前記制御回路は、
出力電圧を分圧する分圧回路と、
前記分圧回路において分圧された電圧と参照電圧との差を増幅した制御電圧を前記主トランジスタの制御端子に入力する増幅回路と
を含み、
前記微分信号に応じて、前記出力電圧の上昇の傾きが急になるほど、前記主トランジスタのインピーダンスを増大させる方向へ前記制御電圧が大きく変化するように前記参照電圧を変化させる参照電圧制御回路を有する
ことを特徴とする請求項１乃至９のいずれか一項に記載の電圧レギュレータ。
【請求項１１】
前記制御回路は、
出力電圧を分圧する分圧回路と、
前記分圧回路において分圧された電圧と参照電圧との差を増幅した制御電圧を前記主トランジスタの制御端子に入力する増幅回路と
を含み、
前記増幅回路は、
前記分圧回路において分圧された電圧と参照電圧との差に応じた差動信号を生成する一対のトランジスタを備えた差動対と、
前記一対のトランジスタのうち前記参照電圧を入力するトランジスタと並列に接続された付加トランジスタと
を含んでおり、
前記微分信号に応じて、前記出力電圧の上昇の傾きが急になるほど、前記主トランジスタのインピーダンスを増大させる方向へ前記制御電圧を大きく変化させる帰還信号を前記付加トランジスタに入力する帰還信号入力回路を有する
ことを特徴とする請求項１乃至１０のいずれか一項に電圧レギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直流電圧を変換する電圧レギュレータに係り、特に、出力電圧のオーバーシュートの低減を図った電圧レギュレータに関するものである。
【背景技術】
【０００２】
直流電圧の入力端子と出力端子との間に設けられたトランジスタを制御することにより所望の電位の直流電圧を出力する電源装置として、シリーズレギュレータがある。図１２は、シリーズレギュレータの基本構成を示す図である。図１２の例では、入力端子Ｔｉｎと出力端子Ｔｏｕｔとの間にＰＭＯＳ型のパワートランジスタ１００が接続される。パワートランジスタ１００のゲートには、オペアンプ１０２の出力電圧が印加される。トランジスタ１００は、分圧回路１０３によって出力電圧Ｖｏｕｔを分圧した電圧と、基準電圧発生回路１０４から出力される基準電圧とがほぼ等しくなるように制御される。
【０００３】
図１２に示す基本構成では、出力電圧にオーバーシュートを生じる場合があることが知られており、下記の特許文献１，２においても課題として取り上げられている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−２３２７２１号公報
【特許文献２】特開２０１１−２２７７４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図１３は、入力電圧Ｖｉｎが急激に立ち上がった場合の出力電圧Ｖｏｕｔの波形を示す図である。図１３において示すように、図１２に示す基本構成のシリーズレギュレータでは、入力電圧Ｖｉｎが急激に立ちあがった場合にオーバーシュートが生じる。
【０００６】
このオーバーシュートの原因について、上記の特許文献２では、放電状態のキャパシタに向かってラッシュカレントが流れることを挙げているが、実際の原因はこの解釈とは異なると考えられる。すなわち、入力電圧Ｖｉｎの立ち上がりエッジの短い時間において、パワートランジスタ１００が一時的にオン状態になることがオーバーシュートの原因であると解釈するのが適切である。パワートランジスタ１００の一時的なオン状態が原因であるため、負荷ＲＬがキャパシタであって容量が小さいほど、また、入力電圧Ｖｉｎの立ち上がり時間が短いほど、出力電圧Ｖｏｕｔのオーバーシュートは大きくなる。
【０００７】
オーバーシュートの根本原因を詳しく説明する。パワートランジスタ１００は、その構造上、ゲートとチャンネル部分に容量結合を有している。入力電圧Ｖｉｎがゼロから立ち上がる前のパワートランジスタ１００のゲート電圧は、およそグランドレベルである。入力電圧Ｖｉｎが急激に立ち上がると、パワートランジスタ１００のゲートは、チャンネル部分との容量結合によって入力電圧Ｖｉｎの変化に追従しようとする。しかしながら、パワートランジスタ１００のゲートには、非常に高いものの無限大ではないインピーダンスが存在する。そのため、パワートランジスタ１００のゲートには、このインピーダンスと上述したゲート−チャンネル間容量とにより入力電圧Ｖｉｎを分圧した電圧が生じる。そのため、ゲート電圧が入力電圧Ｖｉｎの立ち上がりに追従できず、パワートランジスタ１００が一時的にオン状態となり、負荷ＲＬに電流が流れてしまう。従って、前述の通り、負荷ＲＬがキャパシタであってその容量が小さいほど、また、入力電圧Ｖｉｎの立ち上がり時間が短いほど（つまり急峻であるほど）、オーバーシュートが大きくなるのである。
【０００８】
なお、オペアンプ１０２は、急激な入力電圧Ｖｉｎの立ち上がり時には未だ動作していないと考えてよい。また、図１４において示すように、入力電圧Ｖｉｎが定常状態から急激に立ち上がる場合にも、出力電圧Ｖｏｕｔにはオーバーシュートが生じる。また、その他の原因としては、動作開始時のオペアンプ１０２がパワートランジスタ１００のゲート電圧を引き下げてしまい、パワートランジスタ１００を一時的にオン状態にしてしまうことも挙げられる。
【０００９】
上記特許文献１では、分圧抵抗と基準電圧発生回路を新たに付加することによって電圧を監視し、出力から電流を引き抜くことでオーバーシュートを低減する提案がなされている。しかしながら、特許文献１において提案される構成では、特許文献２において指摘される通り、回路の占有面積が大きくなるとう問題点や、新たに付加するオペアンプ等によって定常的な回路電流が多くなるという問題点がある。また、特許文献１の提案では、負荷容量が小さいほど、入力電圧Ｖｉｎの立ち上がりが急激であるほどオーバーシュートが大きく発生する現象には対応できないという問題点がある。それは、入力電圧Ｖｉｎの立ち上がりが急激な場合、オペアンプが未だ動作していない状態でパワートランジスタ１００がオンするため、新たに付加したオペアンプではパワートランジスタ１００を制御できないからである。
【００１０】
他方、上述した特許文献２では、パワートランジスタ１００の出力とゲートの間にキャパシタを付加してオーバーシュートを低減する提案がなされている。特許文献２の構成は、負荷ＲＬとして予め容量の決まったキャパシタが接続されることが前提であり、パワートランジスタ１００の出力とゲートの間に付加するキャパシタの容量値は、負荷容量に応じて決定される。そのため、負荷容量が予め決まった値から大きく異なってしまうと、オーバーシュートを防止できない。そのような状態は、例えば、はんだ付け不良などによって負荷のキャパシタが無くなることによって生じ得る。結局、特許文献２の提案においても、負荷容量が小さいほど、入力電圧Ｖｉｎの立ち上がりが急激であるほどオーバーシュートが大きく発生する現象には対応できない。
【００１１】
本発明はかかる事情に鑑みてなされたものであり、その目的は、負荷として接続されるキャパシタの容量が小さいほど、また、入力電圧の立ち上がりが急激であるほど大きく発生するオーバーシュートを効果的に抑制できる電圧レギュレータを提供することにある。
【課題を解決するための手段】
【００１２】
本発明に係る電圧レギュレータは、入力電圧が入力される端子と出力電圧が出力される端子との間の電流経路に設けられた主トランジスタと、前記出力電圧が目標電圧へ近づくように前記主トランジスタを制御する制御回路と、前記出力電圧が印加される可変インピーダンス回路と、前記出力電圧の時間的な変化に応じた微分信号を出力する微分回路とを有する。前記可変インピーダンス回路は、前記微分信号に応じて、前記出力電圧の上昇の傾きが急になるほどインピーダンスが小さくなり、前記出力電圧が一定のときに遮断状態となる。
好適に、前記微分回路は、前記出力電圧に応じた電圧が印加される第１キャパシタと、前記第１キャパシタに流れる電流に応じた電圧が発生する第１抵抗とを含んでよい。前記可変インピーダンス回路は、前記第１抵抗に発生する電圧に応じてインピーダンスが変化してよい。
例えば、前記可変インピーダンス回路は、前記出力電圧が印加される第１トランジスタを含んでよい。前記第１キャパシタは、前記主トランジスタの出力端子と前記第１トランジスタの制御端子との間に接続されてもよい。前記第１抵抗は、前記第１トランジスタの前記制御端子と基準電位との間に接続されてもよい。
【００１３】
上記の構成によれば、前記可変インピーダンス回路に前記出力電圧が印加されており、前記微分信号に応じて、前記出力電圧の上昇の傾きが急になるほどインピーダンスが小さくなるように前記可変インピーダンス回路が制御される。これにより、前記出力電圧が急激に上昇し難くなるため、前記出力電圧のオーバーシュートが抑制される。
また、上記の構成によれば、前記出力電圧が一定のときに前記可変インピーダンス回路が遮断状態となるため、前記出力電圧のオーバーシュートが生じていない状態において、前記可変インピーダンス回路に無駄な消費電流が流れなくなる。
【００１４】
好適に、前記制御回路は、前記出力電圧と前記目標電圧との差に応じた制御電圧を生成して前記主トランジスタの制御端子に入力してもよい。前記微分回路は、前記出力電圧の時間的な変化並びに前記制御電圧の時間的な変化に応じた前記微分信号を出力してもよい。前記可変インピーダンス回路は、前記微分信号に応じて、前記主トランジスタのインピーダンスを減少させる方向への前記制御電圧の変化が急になるほどインピーダンスが小さくなり、前記出力電圧及び前記制御電圧が一定のときは遮断状態となってよい。
例えば、前記微分回路は、前記出力電圧に応じた電圧が印加される第１キャパシタと、前記制御電圧に応じた電圧が印加される第２キャパシタと、前記第１キャパシタに流れる電流と前記第２キャパシタに流れる電流とを合成した電流に応じた電圧が発生する第１抵抗とを含んでよい。前記可変インピーダンス回路は、前記第１抵抗に発生する電圧に応じてインピーダンスが変化してよい。
この場合、前記可変インピーダンス回路は、前記出力電圧が印加される第１トランジスタを含んでよい。前記第１キャパシタは、前記主トランジスタの出力端子と前記第１トランジスタの制御端子との間に接続されてよい。前記第２キャパシタは、前記主トランジスタの前記制御端子と前記第１トランジスタの前記制御端子との間に接続されてよい。前記第１抵抗は、前記第１トランジスタの前記制御端子と基準電位との間に接続されてよい。
【００１５】
上記の構成によれば、前記微分信号に応じて、前記主トランジスタのインピーダンスを減少させる方向への前記制御電圧の変化が急になるほどインピーダンスが小さくなるように前記可変インピーダンス回路が制御される。これにより、前記出力電圧が急激に上昇し難くなるため、前記出力電圧のオーバーシュートが抑制される。
また、上記の構成によれば、前記出力電圧及び前記制御電圧が一定のときに前記可変インピーダンス回路が遮断状態となるため、前記出力電圧のオーバーシュートが生じていない状態において、前記可変インピーダンス回路に無駄な消費電流が流れなくなる。
【００１６】
好適に、前記制御回路は、出力電圧を分圧する分圧回路と、前記分圧回路において分圧された電圧と参照電圧との差に応じた中間信号を生成し、当該中間信号を増幅した制御電圧を前記主トランジスタの制御端子に入力する増幅回路とを含んでよい。また、上記電圧レギュレータは、前記微分信号に応じて、前記出力電圧の上昇の傾きが急になるほど、前記主トランジスタのインピーダンスを増大させる方向へ前記制御電圧を大きく変化させる帰還信号を前記中間信号に重畳する帰還信号重畳回路を有してよい。
例えば、前記増幅回路は、前記分圧回路において分圧された電圧と参照電圧との差に応じた電流差を有する差動信号を生成する差動対と、前記差動信号に応じた電圧を出力する出力ノードと、前記差動信号の一方の電流信号に応じた第１電流を前記出力ノードに出力する第１カレントミラー回路と、前記差動信号の他方の電流信号に応じた第２電流であって、前記第１電流と逆方向に流れる第２電流を前記出力ノードに出力する第２カレントミラー回路とを含んでよい。前記帰還信号重畳回路は、前記第１カレントミラー回路又は前記第２カレントミラー回路の電流経路に接続され、前記微分信号に応じた電流が流れる第２トランジスタを含んでよい。
この場合、前記微分回路は、前記主トランジスタの出力端子と前記第２トランジスタの制御端子との間に接続された第１キャパシタと前記第２トランジスタの前記制御端子と基準電位との間に接続された第１抵抗とを含んでよい。
【００１７】
上記の構成によれば、前記微分信号に応じて、前記出力電圧の上昇の傾きが急になるほど、前記主トランジスタのインピーダンスを増大させる方向へ前記制御電圧を大きく変化させる帰還信号が前記中間信号に重畳される。これにより、前記出力電圧が急激に上昇し難くなるため、前記出力電圧のオーバーシュートが抑制される。
【００１８】
好適に、前記制御回路は、出力電圧を分圧する分圧回路と、前記分圧回路において分圧された電圧と参照電圧との差を増幅した制御電圧を前記主トランジスタの制御端子に入力する増幅回路とを含んでよい。上記電圧レギュレータは、前記微分信号に応じて、前記出力電圧の上昇の傾きが急になるほど、前記主トランジスタのインピーダンスを増大させる方向へ前記制御電圧が大きく変化するように前記参照電圧を変化させる参照電圧制御回路を有してよい。
【００１９】
上記の構成によれば、前記微分信号に応じて、前記出力電圧の上昇の傾きが急になるほど、前記主トランジスタのインピーダンスを増大させる方向へ前記制御電圧が大きく変化するように前記参照電圧が変化する。これにより、前記出力電圧が急激に上昇し難くなるため、前記出力電圧のオーバーシュートが抑制される。
【００２０】
好適に、前記制御回路は、出力電圧を分圧する分圧回路と、前記分圧回路において分圧された電圧と参照電圧との差を増幅した前記制御電圧を前記主トランジスタの制御端子に入力する増幅回路とを含んでよい。前記増幅回路は、前記分圧回路において分圧された電圧と参照電圧との差に応じた差動信号を生成する一対のトランジスタを備えた差動対と、前記一対のトランジスタのうち前記参照電圧を入力するトランジスタと並列に接続された付加トランジスタとを含んでよい。上記電圧レギュレータは、前記微分信号に応じて、前記出力電圧の上昇の傾きが急になるほど、前記主トランジスタのインピーダンスを増大させる方向へ前記制御電圧を大きく変化させる帰還信号を前記付加トランジスタに入力する帰還信号入力回路を有してよい。
【００２１】
上記の構成によれば、前記微分信号に応じて、前記出力電圧の上昇の傾きが急になるほど、前記主トランジスタのインピーダンスを増大させる方向へ前記制御電圧を大きく変化させる帰還信号が生成されて前記付加トランジスタに入力される。これにより、前記出力電圧が急激に上昇し難くなるため、前記出力電圧のオーバーシュートが抑制される。
【発明の効果】
【００２２】
本発明によれば、負荷として接続されるキャパシタの容量が小さいほど、また、入力電圧の立ち上がりが急激であるほど大きく発生するオーバーシュートを効果的に抑制できる。
【図面の簡単な説明】
【００２３】
【図１】第１の実施形態に係る電圧レギュレータの構成の一例を示す図である。
【図２】増幅回路の構成の一例を示す図である。
【図３】出力電圧が急激に上昇した場合における微分信号の波形を示す図である。図３Ａは出力電圧を示し、図３Ｂは微分信号を示す。
【図４】負荷容量が大きい場合におけるオーバーシュートの波形を示す図である。図４Ａは制御電圧を示し、図４Ｂは出力電圧を示し、図４Ｃは微分信号を示す。
【図５】電圧源を省略する例を示す図である。
【図６】電圧源の一例を示す図である。
【図７】第１抵抗をトランジスタで構成した例を示す図である。
【図８】第２の実施形態に係る電圧レギュレータの構成の一例を示す図である。
【図９】第３の実施形態に係る電圧レギュレータの構成の一例を示す図である。
【図１０】増幅回路の入力部の構成例を示す図である。
【図１１】第４の実施形態に係る電圧レギュレータの構成の一例を示す図である。
【図１２】シリーズレギュレータの基本構成を示す図である。
【図１３】図１２に示すシリーズレギュレータにおいて、入力電圧が急激に立ち上がった場合の出力電圧の波形を示す図である。図１３Ａは入力電圧の立ち上がり時の波形を示し、図１３Ｂはオーバーシュートを生じた出力電圧の波形を示す。
【図１４】図１２に示すシリーズレギュレータにおいて、入力電圧が定常状態から急激に変化する場合の出力電圧の波形を示す図である。図１４Ａは定常状態から急激に変化する入力電圧の波形を示し、図１４Ｂはオーバーシュートを生じた出力電圧の波形を示す。
【発明を実施するための形態】
【００２４】
＜第１の実施形態＞
以下、本発明の第１の実施形態に係る電圧レギュレータについて図面を参照しながら説明する。
図１は、第１の実施形態に係る電圧レギュレータの構成の一例を示す図である。図１に示す電圧レギュレータは、主トランジスタＱｍと、分圧回路２と、増幅回路３と、基準電圧発生回路４と、第１キャパシタＣ１と、第２キャパシタＣ２と、第１抵抗Ｒ１と、電圧源１０と、可変インピーダンス回路１１と、帰還信号重畳回路１２を有する。
主トランジスタＱｍは、本発明における主トランジスタの一例である。
分圧回路２と増幅回路３を含む回路は、本発明における制御回路の一例である。
第１キャパシタＣ１，第２キャパシタＣ２及び第１抵抗Ｒ１を含む回路は、本発明における微分回路の一例である。
可変インピーダンス回路１１は、本発明における可変インピーダンス回路の一例である。
【００２５】
主トランジスタＱｍは、出力電圧Ｖｏｕｔを調節するための可変インピーダンス素子であり、入力電圧Ｖｉｎを入力する入力端子Ｔｉｎと、出力電圧Ｖｏｕｔを出力する出力端子Ｔｏｕｔとの間の電流経路に設けられている。図１の例において、主トランジスタＱｍはｐＭＯＳ型のトランジスタであるが、トランジスタの種類はこれに限定されるものではなく、仕様に応じて任意のトランジスタを用いてよい。
【００２６】
基準電圧発生回路４は、一定の基準電圧を発生する回路であり、電源電圧として入力電圧Ｖｉｎが供給されることにより動作する。
【００２７】
分圧回路２と増幅回路３は、出力電圧Ｖｏｕｔが目標電圧へ近づくように主トランジスタＱｍを制御する制御回路を構成する。分圧回路２は、出力電圧Ｖｏｕｔを所定の分圧比で分圧する回路であり、例えば図１において示すように、分圧回路２は複数の直列接続された抵抗を含んで構成される。増幅回路３は、例えばオペアンプ（演算増幅器）であり、基準電圧発生回路４が発生する基準電圧（参照電圧）と分圧回路２において分圧された電圧との差を増幅した制御電圧Ｖｇを主トランジスタＱｍのゲートに入力する。
【００２８】
増幅回路３は、分圧回路２において分圧された電圧が参照電圧より高くなると、制御電圧Ｖｇを上昇させて主トランジスタＱｍのインピーダンスを増大させ、出力電圧Ｖｏｕｔを低下させる。逆に、増幅回路３は、分圧回路２において分圧された電圧が参照電圧より低くなると、制御電圧Ｖｇを上昇させて主トランジスタＱｍのインピーダンスを増大させ、出力電圧Ｖｏｕｔを上昇させる。これにより、出力電圧Ｖｏｕｔは、参照電圧に応じた一定の目標電圧へ近づくように制御される。
【００２９】
可変インピーダンス回路１１は、インピーダンスの制御が可能な回路であり、出力電圧Ｖｏｕｔが印加される。可変インピーダンス回路１１は、後述する微分信号ＶＢに応じてインピーダンスが変化する。すなわち、微分信号ＶＢに応じて、出力電圧Ｖｏｕｔの上昇の傾きが急になるほど、また、主トランジスタＱｍのインピーダンスを減少させる方向への制御電圧Ｖｇの変化が急になるほど、可変インピーダンス回路１１のインピーダンスは小さくなる。出力電圧Ｖｏｕｔ及び制御電圧Ｖｇが変化せず一定の場合、可変インピーダンス回路１１は遮断状態となる。
【００３０】
図１の例において、可変インピーダンス回路１１は、ｎＭＯＳ型の第１トランジスタＱ１を含んで構成される。第１トランジスタＱ１のドレインは出力端子Ｔｏｕｔに接続され、ソースはグランドに接続され、ゲートに微分信号ＶＢが入力される。
【００３１】
第１キャパシタＣ１と第２キャパシタＣ２と第１抵抗Ｒ１は、出力電圧Ｖｏｕｔの時間的な変化、並びに、制御電圧Ｖｇの時間的な変化に応じた微分信号ＶＢを出力する微分回路を構成する。第１キャパシタＣ１の一方の端子は主トランジスタＱｍのドレインに接続され、他方の端子は第１トランジスタＱ１のゲートに接続される。第１キャパシタＣ１の一方の端子は主トランジスタＱｍのゲートに接続され、他方の端子は第１トランジスタＱ１のゲートに接続される。第１抵抗Ｒ１の一方の端子は第１トランジスタＱ１のゲートに接続され、他方の端子は電圧源１０によって一定の電位に保持される。
【００３２】
第１キャパシタＣ１には、出力電圧Ｖｏｕｔに応じた電圧が印加されており、出力電圧Ｖｏｕｔが変化した場合、その変化に応じた電流が流れる。また、第２キャパシタＣ２には、制御電圧Ｖｇに応じた電圧が印加されており、制御電圧Ｖｇが変化した場合、その変化に応じた電流が流れる。第１抵抗Ｒ１は、この第１キャパシタＣ１と第２キャパシタＣ２に接続されているため、第１キャパシタＣ１に流れる電流と第２キャパシタＣ２に流れる電流とを合成した電流が流れ、この合成電流に応じた電圧が発生する。微分信号ＶＢは、第１抵抗Ｒ１に発生する電圧と電圧源１０の電圧との和である。従って、微分信号ＶＢは、出力電圧Ｖｏｕｔの時間的な変化並びに制御電圧Ｖｇの時間的な変化に応じた電圧を有する。第１トランジスタＱ１と後述する第２トランジスタＱ２のゲートには、この微分信号ＶＢが入力される。
【００３３】
なお、第１抵抗Ｒ１に電圧が発生しない場合（第１キャパシタＣ１，第２キャパシタＣ２に電流が流れない場合）、微分信号ＶＢの電圧は電圧源１０の電圧と等しくなる。電圧源１０の電圧は、第１トランジスタＱ１のしきい値や第２トランジスタＱ２のしきい値に比べて低く設定されている。そのため、第１抵抗Ｒ１に電圧が発生しない定常状態において、第１トランジスタＱ１，第２トランジスタＱ２はオフ状態となる。
【００３４】
帰還信号重畳回路１２は、増幅回路３の制御電圧Ｖｇを微分信号ＶＢに応じて調節する回路である。増幅回路３は、その内部において、分圧回路２で分圧された電圧と基準電圧発生回路４の基準電圧（参照電圧）との差に応じた中間信号を生成し、この中間信号を増幅した制御電圧Ｖｇを出力する。帰還信号重畳回路１２は、微分信号ＶＢに応じた帰還信号をこの中間信号に重畳する。すなわち、帰還信号重畳回路１２は、微分信号ＶＢに応じて、出力電圧Ｖｏｕｔの上昇の傾きが急になるほど、主トランジスタＱｍのインピーダンスを増大させる方向へ制御電圧Ｖｇを大きく変化させる（制御電圧Ｖｇを上昇させる）帰還信号を生成し、増幅回路３の中間信号に重畳する。
【００３５】
図１の例において、帰還信号重畳回路１２は、ｎＭＯＳ型の第２トランジスタＱ２を含んで構成される。ｎＭＯＳ型の第２トランジスタＱ２に流れる電流が、帰還信号として増幅回路３の内部の中間信号に重畳される。第２トランジスタＱ２のゲートには、第１トランジスタＱ１と同様に、微分信号ＶＢが入力される。
【００３６】
図２は、増幅回路３の構成の一例を示す図である。図２の例において、増幅回路３は、ｎＭＯＳ型のトランジスタＱ２３，Ｑ２４，Ｑ２７，Ｑ２７，Ｑ２８と、ｐＭＯＳ型のトランジスタＱ２１，Ｑ２２，Ｑ２５，Ｑ２６，Ｑ２９を有する。
トランジスタＱ２１及びＱ２２を含む回路は、本発明における差動対の一例である。
トランジスタＱ２７及びＱ２８を含む回路は、本発明における第１カレントミラー回路の一例である。
トランジスタＱ２３〜Ｑ２６を含む回路は、本発明における第２カレントミラー回路の一例である。
【００３７】
トランジスタＱ２１及びＱ２２のソースが共通に接続され、その共通接続されたノードがトランジスタＱ２９を介して入力電圧Ｖｉｎの電源ラインに接続される。トランジスタＱ２９は、不図示のバイアス回路によって一定のゲート電圧が入力されることにより、電流源として動作する。トランジスタＱ２１のゲートには、基準電圧発生回路４の基準電圧（参照電圧）が入力され、トランジスタＱ２２のゲートには、分圧回路２で分圧された電圧が入力される。トランジスタＱ２１のドレイン電流とＱ２２のドレイン電流は、分圧回路２で分圧された電圧と参照電圧との電圧差に応じた電流差を有する。
【００３８】
トランジスタＱ２７及びＱ２８は、トランジスタＱ２２のドレイン電流に応じた電流を出力ノードＮ１に出力するカレントミラー回路を構成する。トランジスタＱ２７のドレインはトランジスタＱ２２のドレインに接続され、ソースはグランドに接続される。トランジスタＱ２８のドレインは出力ノードＮ１に接続され、ソースはグランドに接続される。トランジスタＱ２７とＱ２８のゲートは、共にトランジスタＱ２７のドレインに接続される。トランジスタＱ２８は、出力ノードＮ１からグランドへ引き込む方向に電流を流す。
【００３９】
トランジスタＱ２３〜Ｑ２６は、トランジスタＱ２１のドレイン電流に応じた電流を出力ノードＮ１に出力するカレントミラー回路を構成する。トランジスタＱ２３のドレインはトランジスタＱ２１のドレインに接続され、ソースはグランドに接続される。トランジスタＱ２４のドレインはトランジスタＱ２５のドレインに接続され、ソースはグランドに接続される。トランジスタＱ２３とＱ２４のゲートは、共にトランジスタＱ２３のドレインに接続される。トランジスタＱ２５とＱ２６のソースは、入力電圧Ｖｉｎの電源ラインに接続される。トランジスタＱ２６のドレインは、出力ノードＮ１に接続される。トランジスタＱ２５とＱ２６のゲートは、共にトランジスタＱ２５のドレインに接続される。トランジスタＱ２６は、入力電圧Ｖｉｎの電源ラインから出力ノードＮ１へ吐き出す方向に電流を流す。
【００４０】
帰還信号重畳回路１２の第２トランジスタＱ２のドレインは、トランジスタＱ２５のドレインに接続され、ソースはグランドに接続される。微分信号ＶＢに応じて第２トランジスタＱ２に電流が流れると、この電流がトランジスタＱ２５のドレイン電流に加算される。第２トランジスタＱ２の電流がトランジスタＱ２５のドレイン電流に加算されると、トランジスタＱ２６の電流が増えて制御電圧Ｖｇが上昇し、主トランジスタＱｍのインピーダンスが増大して、出力電圧Ｖｏｕｔの上昇が抑制される。
【００４１】
ここで、上述した構成を有する電圧レギュレータの動作について説明する。
まず、説明を簡単にするために、第１トランジスタＱ１と第２トランジスタＱ２は、それぞれ、主トランジスタＱｍと増幅回路３に接続されていないものとする。図３は、出力電圧Ｖｏｕｔが急激に上昇した場合における微分信号ＶＢの波形を示す図である。第１キャパシタＣ１には、出力電圧Ｖｏｕｔに応じた電圧が印加されるため、出力電圧Ｖｏｕｔが変化すると、その変化に応じた電流が流れる。例えば図３Ａにおいて示すように出力電圧Ｖｏｕｔが上昇した場合、第１キャパシタＣ１には、出力電圧Ｖｏｕｔの上昇の傾きに比例した電流が流れる。この第１キャパシタＣ１の電流が第１抵抗Ｒ１に流れることにより電圧が発生し、図３Ｂに示すような微分信号ＶＢが得られる。微分信号ＶＢの電圧が第１トランジスタＱ１，第２トランジスタＱ２のしきい値を超えると、第１トランジスタＱ１，第２トランジスタＱ２はそれぞれ電流を流すことができる状態になる。
【００４２】
従って、第１トランジスタＱ１を主トランジスタＱｍに接続して出力電圧Ｖｏｕｔが印加された状態にすると、出力電圧Ｖｏｕｔの急激な立ち上がりが生じた場合、第１トランジスタＱ１のインピーダンスが小さくなり、出力電圧Ｖｏｕｔの上昇が抑制される。出力電圧Ｖｏｕｔの上昇の傾きが急であるほど微分信号ＶＢの電圧が高くなるため、第１トランジスタＱ１のインピーダンスが小さくなり、出力電圧Ｖｏｕｔの上昇が強く抑制される。逆に出力電圧Ｖｏｕｔの上昇の傾きが緩やかになるほど微分信号ＶＢの電圧が低くなるため、第１トランジスタＱ１のインピーダンスが大きくなり、出力電圧Ｖｏｕｔの上昇の抑制が弱くなる。
【００４３】
また、第２トランジスタＱ２を増幅回路３に接続することによって、出力電圧Ｖｏｕｔの急激な立ち上がりが生じた場合、第２トランジスタＱ２に電流が流れて、この電流が帰還信号として増幅回路３の中間信号（図２の例ではトランジスタＱ２５のドレイン電流）に重畳される。増幅回路３の中間信号に帰還信号が重畳されると（トランジスタＱ２５のドレイン電流が増えると）、制御電圧Ｖｇが上昇し、主トランジスタＱｍのインピーダンスが増大して、出力電圧Ｖｏｕｔの上昇が抑制される。出力電圧Ｖｏｕｔの上昇の傾きが急であるほど微分信号ＶＢの電圧が高くなるため、第２トランジスタＱ２の電流（帰還信号）が多くなり、出力電圧Ｖｏｕｔの上昇が強く抑制される。逆に出力電圧Ｖｏｕｔの上昇の傾きが緩やかになるほど微分信号ＶＢの電圧が低くなるため、第２トランジスタＱ２の電流（帰還信号）が小さくなり、出力電圧Ｖｏｕｔの上昇の抑制が弱くなる。
【００４４】
以上説明したように、本実施形態に係る電圧レギュレータによれば、可変インピーダンス回路１１に出力電圧Ｖｏｕｔが印加されており、出力電圧Ｖｏｕｔの時間的な変化に応じて生成された微分信号ＶＢに応じて、出力電圧Ｖｏｕｔの上昇の傾きが急になるほどインピーダンスが小さくなるように可変インピーダンス回路１１が制御される。このように、出力電圧Ｖｏｕｔの時間的な変化（オーバーシュート）が直接的に検出されて出力インピーダンスが低減されることから、入力電圧Ｖｉｎの急激な立ち上がり（図１３）や変動（図１４）など、種々の原因によって主トランジスタＱｍが過渡的にオン状態となっても、オーバーシュートを抑制できる。すなわち、負荷ＲＬとして接続されるキャパシタの容量が小さいほど、また、入力電圧Ｖｉｎの立ち上がりが急激であるほど大きく発生するオーバーシュートを効果的に抑制できる。
【００４５】
また、本実施形態に係る電圧レギュレータによれば、第１キャパシタＣ１，第２キャパシタＣ２，第１抵抗Ｒ１などの受動素子によって微分回路が構成され、可変インピーダンス回路１１が第１トランジスタＱ１によって構成されており、オペアンプのように定常的な電源を供給しなくてもオーバーシュート抑制機能が働くことから、入力電圧Ｖｉｎがゼロから急激な立ち上がる場合でも（増幅回路３の動作が開始する前でも）、オーバーシュートを抑制することができる。
【００４６】
更に、本実施形態に係る電圧レギュレータによれば、制御電圧Ｖｇの時間的な変化に応じて生成された微分信号ＶＢに応じて、主トランジスタＱｍのインピーダンスを減少させる方向への制御電圧Ｖｇの変化が急であるほどインピーダンスが小さくなるように、可変インピーダンス回路１１が制御される。これにより、出力電圧Ｖｏｕｔの時間的な変化のみならす、制御電圧Ｖｇの時間的な変化も検出されて出力インピーダンスが低減されることから、負荷容量が小さいほど、また、入力電圧Ｖｉｎの立ち上がりが急激であるほど大きく発生するオーバーシュートをより効果的に抑制できる。
【００４７】
また、本実施形態に係る電圧レギュレータによれば、出力電圧Ｖｏｕｔの時間的な変化に応じて生成された微分信号ＶＢに応じて、出力電圧Ｖｏｕｔの上昇の傾きが急になるほど、主トランジスタＱｍのインピーダンスを増大させる方向へ制御電圧Ｖｇを大きく変化させる帰還信号が増幅回路３内部の中間信号に重畳される。これにより、可変インピーダンス回路１１のインピーダンスの制御のみならす、主トランジスタＱｍの制御電圧Ｖｇの制御によって出力電圧Ｖｏｕｔの上昇を抑制することができる。従って、負荷容量が小さいほど、また、入力電圧Ｖｉｎの立ち上がりが急激であるほど大きく発生するオーバーシュートをより一層効果的に抑制できる。
【００４８】
しかも、本実施形態に係る電圧レギュレータによれば、出力電圧Ｖｏｕｔ及び制御電圧Ｖｇがほぼ一定となる定常時において、可変インピーダンス回路１１が遮断状態となる。そのため、オーバーシュートが生じていない定常時において、可変インピーダンス回路１１に無駄な消費電流が流れないようにすることができる。本実施形態に係る電圧レギュレータにおいてオーバーシュート抑制機能のために設けられた回路（Ｃ１，Ｃ２，Ｒ１，Ｑ１，Ｑ２）には、定常時においてほとんど電流が流れないため、これらの回路を設けることによる消費電力の増加は非常にわずかである。
【００４９】
加えて、本実施形態に係る電圧レギュレータによれば、オーバーシュート抑制機能のために追加される回路（Ｃ１，Ｃ２，Ｒ１，Ｑ１，Ｑ２）が簡易なものであるため、これによる回路面積の増大は小さい。
【００５０】
なお、本実施形態に係る電圧レギュレータには、負荷容量が小さい場合に生じるオーバーシュートを抑制する効果だけでなく、負荷容量が大きい場合に生じるオーバーシュートを抑制する効果もある。
【００５１】
図４は、負荷容量が大きい場合におけるオーバーシュートの波形を示す図である。負荷容量が大きいため、出力電圧Ｖｏｕｔは比較的ゆっくり上昇する。しかし、出力電圧Ｖｏｕｔは、図４Ｂにおいて示すように、目標値を過ぎても上昇を続けてしまう。これは、増幅回路３と主トランジスタＱｍの容量負荷に対する応答性が原因である。もし、図１２に示す基本構成のシリーズレギュレータにおいて上記のようなオーバーシュートを防止しようとすると、それらの応答性を高めるか、又は、応答できるような出力帯域に制限するしかない。また、オーバーシュートした後の収束時間も問題である。通常のシリーズレギュレータでは、出力側へ電流を吐き出す能力は高いが、出力側から電流を引きだす能力は乏しい。そのため、上記のようなオーバーシュートが生じると、目標値まで収束する時間が非常に長くなる。
【００５２】
そこで、本実施形態に係る電圧レギュレータでは、制御電圧Ｖｇの時間的な変化に応じて生成された微分信号ＶＢに応じて、可変インピーダンス回路１１のインピーダンスが制御される。図４Ａに示すように、出力電圧Ｖｏｕｔが上昇して目標値に近づくと、増幅回路３から出力される制御電圧Ｖｇは徐々に上昇して主トランジスタＱｍのインピーダンスが増大する。出力電圧Ｖｏｕｔが目標値を超えると、制御電圧Ｖｇは急激に上昇して主トランジスタＱｍのインピーダンスが更に増大する。この制御電圧Ｖｇの時間的な変化に応じて、微分信号ＶＢには、図４Ｃに示すように一時的に高い電圧が生じる。この微分信号ＶＢに生じた電圧に応じて可変インピーダンス回路１１のインピーダンスが小さくなることにより、負荷ＲＬとして接続された大容量のキャパシタに蓄積された電荷が可変インピーダンス回路１１を介して急速に放電される。そのため、負荷容量が大きい場合に生じるオーバーシュートを効果的に抑制できるとともに、出力電圧Ｖｏｕｔが目標値に収束する時間を非常に短くすることができる。
【００５３】
次に、本実施形態に係る電圧レギュレータの変形例について説明する。
図５は、電圧源１０を省略する例を示す図である。図１，図２に示す例では、電圧源１０の電圧と第１抵抗Ｒ１に生じる電圧との和が微分信号ＶＢとして可変インピーダンス回路１１及び帰還信号重畳回路１２に入力されるが、第１抵抗Ｒ１に生じる電圧だけでこれらの回路（Ｑ１，Ｑ２）を動作させることができるならば、図５において示すように、電圧源１０を省略してもよい。
【００５４】
図６は、電圧源１０の一例を示す図である。図６の例において、電圧源１０は、ｎＭＯＳ型のトランジスタＱ１１と電流源１５を有する。トランジスタＱ１１のドレインとゲートが接続され、その接続ノードに電流源１５から電流が供給される。トランジスタＱ１１のソースはグランドレベルに接続される。これによりトランジスタＱ１１のゲートには、トランジスタＱ１１のしきい値に応じた電圧が発生する。
【００５５】
図７は、第１抵抗Ｒ１をトランジスタＱ１２で構成した例を示す図である。図１７の例において、ｎＭＯＳ型のトランジスタＱ１２のゲートには、図６と同様な構成の電圧源（トランジスタＱ１３及び電流源１６）によってバイアス電圧が印加される。
【００５６】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。
図８は、第２の実施形態に係る電圧レギュレータの構成の一例を示す図である。図８に示す電圧レギュレータは、図１に示す電圧レギュレータにおける帰還信号重畳回路１２を省略し、その代わりに参照信号制御回路１３を追加したものであり、他の構成については図１に示す電圧レギュレータと同様である。
【００５７】
参照信号制御回路１３は、出力電圧Ｖｏｕｔの時間的な変化に応じて生成される微分信号ＶＢに応じて、出力電圧Ｖｏｕｔの上昇の傾きが急になるほど、主トランジスタＱｍのインピーダンスを増大させる方向へ制御電圧Ｖｇが大きく変化するように、増幅回路３へ入力される参照電圧を変化させる。
【００５８】
図８の例において、参照信号制御回路１３は、ｎＭＯＳ型のトランジスタＱ３と抵抗Ｒ２を有する。基準電圧発生回路４において発生した基準電圧（参照電圧）は、抵抗Ｒ２を介して増幅回路３の反転入力端子に入力される。トランジスタＱ３は、増幅回路３の反転入力端子とグランドレベルとの間に接続される。トランジスタＱ３のゲートには微分信号ＶＢが入力される。
【００５９】
出力電圧Ｖｏｕｔが一定の場合、第１抵抗Ｒ１には第１キャパシタＣ１からの電流が流れないため、トランジスタＱ３のゲートには電圧源１０の電圧とほぼ等しい電圧が入力される。電圧源１０の電圧は、トランジスタＱ３のしきい値より低く設定されているため、トランジスタＱ３はオフ状態となる。トランジスタＱ３がオフ状態のため、増幅回路３の反転入力端子には、抵抗Ｒ２を介して基準電圧発生回路４の基準電圧（参照電圧）とほぼ等しい電圧が入力される。
【００６０】
一方、出力電圧Ｖｏｕｔが急激に上昇する場合、第１キャパシタＣ１に流れる電流によって微分信号ＶＢの電圧が高くなり、トランジスタＱ３のインピーダンスが小さくなる。トランジスタＱ３のインピーダンスが小さくなると、このインピーダンスと抵抗Ｒ２との分圧によって、増幅回路３の反転入力端子に入力される電圧は、基準電圧発生回路４の基準電圧（参照電圧）よりも低くなる。これにより、制御電圧Ｖｇが高くなり、主トランジスタＱｍのインピーダンスが増大して、出力電圧Ｖｏｕｔの上昇が抑制される。
【００６１】
以上説明したように、本実施形態に係る電圧レギュレータにおいても、入力電圧Ｖｉｎの立ち上がり時や急変時における出力電圧Ｖｏｕｔのオーバーシュートを抑制することが可能である。
【００６２】
＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。
図９は、第３の実施形態に係る電圧レギュレータの構成の一例を示す図である。図９に示す電圧レギュレータは、図１に示す電圧レギュレータにおける帰還信号重畳回路１２を省略し、その代わりに帰還信号入力回路１４を追加し、更に、増幅回路３を増幅回路３Ａに置換したものである。図９に示す電圧レギュレータの他の構成については、図１に示す電圧レギュレータと同様である。
【００６３】
増幅回路３Ａは、反転入力端子を２つに増やしたものであり、その他の基本的な構成については増幅回路３と同様である。図１０は、増幅回路３Ａにおける入力部の構成例を示す図である。図２と図１０における同一符号は、同一の構成要素を示す。例えば、増幅回路３Ａは、図２に示す増幅回路３と同様な構成を有するとともに、差動対をなす２つのトランジスタ（Ｑ２１，Ｑ２２）のうち参照電圧を入力するトランジスタＱ２１と並列に接続された付加トランジスタＱ２１Ａを有する。
【００６４】
帰還信号入力回路１４は、出力電圧Ｖｏｕｔの時間的な変化に応じて生成される微分信号ＶＢに応じて、出力電圧Ｖｏｕｔの上昇の傾きが急になるほど、主トランジスタＱｍのインピーダンスを増大させる方向へ制御電圧Ｖｇを大きく変化させる帰還信号を生成し、付加トランジスタＱ２１Ａに入力する。
【００６５】
図９の例において、帰還信号入力回路１４は、ｎＭＯＳ型のトランジスタＱ４と抵抗Ｒ３を有する。付加トランジスタＱ２１Ａのゲートにつながる増幅回路３Ａの反転入力端子は、抵抗Ｒ３を介して入力電圧Ｖｉｎの電源ラインに接続されるとともに、トランジスタＱ４を介してグランドレベルに接続される。トランジスタＱ４のゲートには微分信号ＶＢが入力される。
【００６６】
出力電圧Ｖｏｕｔが一定の場合、トランジスタＱ３４ゲートには電圧源１０の電圧とほぼ等しい電圧が入力される。電圧源１０の電圧は、トランジスタＱ４のしきい値より低く設定されているため、トランジスタＱ４はオフ状態となる。トランジスタＱ４がオフ状態のため、付加トランジスタＱ２１Ａのゲートには抵抗Ｒ３を介して入力電圧Ｖｉｎが入力され、ＰＭＯＳ型の付加トランジスタＱ２１Ａはオフ状態となる。この場合、付加トランジスタＱ２１Ａは増幅回路３Ａの動作に影響を与えなくなり、増幅回路３Ａは増幅回路３とほぼ同様に動作する。
【００６７】
他方、出力電圧Ｖｏｕｔが急激に上昇する場合、第１キャパシタＣ１に流れる電流によって微分信号ＶＢの電圧が高くなり、トランジスタＱ４に電流が流れる。トランジスタＱ４に電流が流れると、抵抗Ｒ３の電圧降下によって付加トランジスタＱ２１Ａのゲート電圧が低下し、付加トランジスタＱ２１Ａの電流が増えるため、トランジスタＱ２１と付加トランジスタＱ２１Ａの合成電流が増大する。これは、増幅回路３においてトランジスタＱ２１の電流が増大することと同様の効果を生じる。すなわち、制御電圧Ｖｇが上昇し、主トランジスタＱｍのインピーダンスが増大し、出力電圧Ｖｏｕｔの上昇が抑制される。
従って、本実施形態に係る電圧レギュレータにおいても、入力電圧Ｖｉｎの立ち上がり時や急変時における出力電圧Ｖｏｕｔのオーバーシュートを抑制することが可能である。
【００６８】
＜第４の実施形態＞
次に、本発明の第４の実施形態について説明する。
図１１は、第４の実施形態に係る電圧レギュレータの構成の一例を示す図である。図１１に示す電圧レギュレータは、図１に示す電圧レギュレータと同様の構成を有するとともに、ＰＭＯＳ型のトランジスタＱ３１と抵抗Ｒ４，Ｒ５を有する。
【００６９】
抵抗Ｒ４は、主トランジスタＱｍのソースと入力端子Ｔｉｎとの間の電流経路に挿入される。抵抗Ｒ５は、主トランジスタＱｍのゲートと増幅回路３の出力端子との間の電流経路に挿入される。トランジスタＱ３１のソースは抵抗Ｒ４と入力端子Ｔｉｎとの間の電流経路に接続され、ドレインは主トランジスタＱｍのゲートに接続され、ゲートは抵抗Ｒ４と主トランジスタＱｍとの間の電流経路に接続される。
【００７０】
出力が短絡した場合やラッシュカレントが流れている場合などにおいて、増幅回路３の制御電圧Ｖｇが低い電圧になっているとする。この場合、主トランジスタＱｍを流れる電流によって、抵抗Ｒ４の両端に電圧降下が生じる。電流が大きくなり、抵抗Ｒ４の電圧降下がトランジスタＱ３１のしきい値に達すると、トランジスタＱ３１に電流が流れる。トランジスタＱ３１に電流が流れると、主トランジスタＱｍのゲート電圧が上昇し、主トランジスタＱｍのインピーダンスの低下が抑制され、負荷ＲＬに流れる電流の増大が抑制される。これにより、過渡的に過大なラッシュカレントが流れることを防止できる。特に、負荷ＲＬとして大容量のキャパシタが接続されている場合、キャパシタへ流れる充電電流の立ち上がり時間を制御できるため、オーバーシュートを更に効果的に抑制することができる。
【００７１】
なお、本発明は上述した実施形態にのみ限定されるものではなく、種々のバリエーションを含んでいる。
【００７２】
例えば、上述した実施形態では、帰還信号重畳回路１２、参照信号制御回路１３及び帰還信号入力回路１４のいずれか１つを含む例を挙げているが、これらのうちの２以上を含む電圧レギュレータや、これらをいずれも含まない電圧レギュレータも本発明のバリエーションに含まれる。
【００７３】
また、上述した実施形態では、微分回路において第１キャパシタＣ１と第２キャパシタＣ２の両方を含む例を挙げているが、これらのうちのいずれか一方のみを含む電圧レギュレータも本発明のバリエーションに含まれる。
【００７４】
上述した実施形態では、正の電圧を出力する電圧レギュレータを例に挙げているが、負の電圧を出力する電圧レギュレータについても本発明は適用可能である。
【００７５】
本発明の電圧レギュレータは、半導体集積回路の一部として構成可能である。本発明の電圧レギュレータを含んだ半導体集積回路も、本発明のバリエーションに含まれる。
【符号の説明】
【００７６】
２…分圧回路、３…増幅回路、４…基準電圧発生回路、１０…電圧源、１１…可変インピーダンス回路、１２…帰還信号重畳回路、１３…参照信号制御回路、１４…帰還信号入力回路、Ｑｍ…主トランジスタ、Ｑ１…第１トランジスタ、Ｑ２…第２トランジスタ、Ｃ１…第１キャパシタ、Ｃ２…第２キャパシタ、Ｒ１…第１抵抗、ＲＬ…負荷、ＶＢ…微分信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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