(57)【要約】【課題】製造にかかる手間を削減でき又集積度を高めることができる半導体装置およびその製造方法が求められている。【解決手段】半導体装置の製造方法は、第１の基板の一側に、第１の絶縁層を形成する工程と、前記第１の絶縁層に、少なくとも一つの第１の開口部と、複数の第２の開口部と、を形成する工程と、前記第１の基板の一面上、前記第１の開口部内に、第１の半導体チップを搭載する工程と、前記複数の第２の開口部内に、複数の第１のはんだボールを供給する工程と、前記複数の第１のはんだボールを溶融させて、前記複数の第２の開口部内に複数の第１の導体部を形成する工程と、前記第１の絶縁層上に、前記複数の第１の導体部と接続する複数の第２のはんだボールを搭載して、複数の第１の外部電極を形成する工程と、を含んでいる。【選択図】図３
2015216219.tif 000002
【特許請求の範囲】
【請求項１】
第１の基板の一側に、第１の絶縁層を形成する工程と、
前記第１の絶縁層に、少なくとも一つの第１の開口部と、複数の第２の開口部と、を形成する工程と、
前記第１の基板の一面上、前記第１の開口部内に、第１の半導体チップを搭載する工程と、
前記複数の第２の開口部内に、複数の第１のはんだボールを供給する工程と、
前記複数の第１のはんだボールを溶融させて、前記複数の第２の開口部内に複数の第１の導体部を形成する工程と、
前記第１の絶縁層上に、前記複数の第１の導体部と接続する複数の第２のはんだボールを搭載して、複数の第１の外部電極を形成する工程と、
を含む半導体装置の製造方法。
【請求項２】
前記複数の第１の導体部はその一面が、露出状態で形成され、
露出状態の前記一面上に、前記複数の第２のはんだボールが搭載される、
請求項１記載の半導体装置の製造方法。
【請求項３】
前記複数の第１の導体部は、接続対象である複数のランド又は複数の接続パッド上に、前記複数のランド又は前記複数のパッドが前記複数の第２の開口部を通じて露出している状態で形成される、
請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記第１の絶縁層は、ソルダーレジストから形成され、
前記第１の絶縁層および前記複数の第２の開口部を形成した後、前記複数の第１の導体部が形成される、
請求項１〜３のいずれか一記載の半導体装置の製造方法。
【請求項５】
前記複数の第２のはんだボールの搭載面となる前記第１の絶縁層の表面は、前記第１の半導体チップの表面と同じ高さ又はそれよりも高く形成される請求項１〜４のいずれか一記載の半導体装置の製造方法。
【請求項６】
前記第１の基板の他側に、第１の絶縁層よりも薄い第２の絶縁層を形成し、前記第２の絶縁層に第３の開口部を形成し、前記第３の開口部内に第２の半導体チップを搭載する工程を含む請求項１〜５のいずれか一記載の半導体装置の製造方法。
【請求項７】
前記複数の第２のはんだボールないし前記複数の第１の外部電極上に第３の半導体チップを搭載する第２の基板を接続する工程を含み、
前記接続によって、前記第１の半導体チップと前記第２の基板との間に、前記複数の第２のはんだボールの径ないし前記複数の第１の外部電極の厚みに対応する高さを有するスペースが形成され、
前記第１の半導体チップ上の前記スペースに、前記第３の半導体チップを配置する、請求項１〜６のいずれか一記載の半導体装置の製造方法。
【請求項８】
前記第２の基板上の一面上に、少なくとも一つの第４の開口部と、複数の第５の開口部を有する第３の絶縁層を形成する工程と、
前記第２の基板上の他面上に、複数の第６の開口部を有する第４の絶縁層を形成する工程と、
前記第４の開口部内に前記第３の半導体チップを搭載する工程と、
前記第２の基板の前記一面上で前記複数の第５の開口部を通じて露出状態である、複数のランド上に、前記複数の第２のはんだボールないし前記複数の第１の外部電極を接続する工程と、
前記第２の基板の前記他面上で、前記複数の第６の開口部を通じて露出状態である、複数のランド上に、複数の第３のはんだボールを接続して複数の第２の外部電極を形成する工程と、
を含む請求項７記載の半導体装置の製造方法。
【請求項９】
前記第１の基板の他側に、前記第２の半導体チップを覆う封止材を供給する工程と、
前記封止材ないし該封止材によって形成された封止層中に、複数の第７の開口部を形成する工程と、
前記複数の第７の開口部内に、前記第２の半導体チップ又は前記第１の導体部と電気的に接続される複数の第２の導体部を形成する工程と、
を含む請求項１〜８のいずれか一記載の半導体装置の製造方法。
【請求項１０】
前記複数の第２の導体部上に、複数の半導体チップが両面実装された第３の基板を接続する工程を含む請求項９記載の半導体装置の製造方法。
【請求項１１】
前記第２の基板の一側に、第５の絶縁層を形成する工程と、
前記第５の絶縁層に、複数の第８の開口部を形成する工程と、
前記複数の第８の開口部内に、複数の第３の導体部を形成する工程と、
前記複数の第３の導体部と、前記複数の第２のはんだボールないし前記複数の第１の外部電極を接続する工程と、
を含む請求項７、９および１０のいずれか一記載の半導体装置の製造方法。
【請求項１２】
前記複数の第２のはんだボールは、前記第１のはんだボールおよび前記複数の第２の開口部よりも径大である、請求項１〜１１のいずれか一記載の半導体装置の製造方法。
【請求項１３】
前記第１の基板の一側に搭載される前記第１の半導体チップと、前記第１の基板の他側に搭載される前記第２の半導体チップとは、前記第１の半導体チップが有する複数の第１の電極パッドと、前記第２の半導体チップが有する複数の第２の電極パッドとが、平面視でないし前記第１の基板の厚み方向からみて重ならないよう、交差状態で配置される、請求項６〜１２のいずれか一記載の半導体装置の製造方法。
【請求項１４】
基板の一側に、絶縁層を形成する工程と、
前記絶縁層に、複数の開口部を形成する工程と、
前記複数の開口部内に、複数の第１のはんだボールを供給する工程と、
前記複数のはんだボールを溶融させて、前記複数の開口部内に前記導体部を形成する工程と、
前記絶縁層上に、前記複数の導体部と接続する複数の第２のはんだボールを搭載する工程と、
を含む半導体装置の製造方法。
【請求項１５】
第１の基板と、
第１の基板の一側に設けられ、ソルダーレジストから形成される第１の絶縁層と、
前記第１の絶縁層に設けられる、少なくとも一つの第１の開口部と、
前記第１の絶縁層に設けられる、複数の第２の開口部と、
前記第１の開口部内に搭載される、第１の半導体チップと、
前記複数の第２の開口部内に設けられる複数の第１の導体部と、
前記第１の絶縁層上に設けられ、前記複数の第１の導体部と接続する複数の外部電極と、
を備える、半導体装置。
【請求項１６】
前記第１の絶縁層の表面は、前記第１の半導体チップの表面と同じ高さ又はそれよりも高い位置にある、請求項１５記載の半導体装置。
【請求項１７】
前記第１の基板の他側に設けられ、第１の絶縁層よりも薄い第２の絶縁層と、
前記第２の絶縁層に設けられる第３の開口部と、
前記第１の基板の他面上、前記第３の開口部内に搭載される第２の半導体チップと、
を備える請求項１５又は１６記載の半導体装置。
【請求項１８】
前記第１の基板の他側に設けられ、前記第２の半導体チップを覆う封止層と
前記封止層に設けられる、複数の第７の開口部と、
前記複数の第７の開口部内に設けられ、前記第２の半導体チップ又は前記第１の導体層と電気的に接続される複数の第２の導体部と、
前記封止材ないし封止層上に、前記複数の第２の導体部と電気的に接続するよう設けられる、複数の第２の外部電極と、
を備える請求項１７記載の半導体装置。
【請求項１９】
前記複数の第１の外部電極上に接続される第２の基板と、
前記第１の半導体チップと前記第２の基板との間に形成され、前記複数の第１の外部電極の厚みに対応する高さを有するスペースと、
前記第２の基板に搭載され、前記第１の半導体チップ上の前記スペースに配置される、第３の半導体チップと、
を備える、請求項１５〜１８のいずれか一記載の半導体装置。
【請求項２０】
前記第２の基板の一側に設けられる、第５の絶縁層と、
前記第５の絶縁層に設けられる、複数の第８の開口部と、
前記複数の第８の開口部内に設けられ、前記複数の第１の外部電極と接続する複数の第３の導体部と、
を備える請求項１９記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置の高密度化および高機能化を図るために、複数のパッケージを積み重ねて搭載したPoP(Package on Package)タイプの積層型半導体装置がある。例えば、特許文献１(特開2013-125765号公報)には、配線基板上にロジックチップをフリップチップ実装した下段パッケージ上に、配線基板上に２つのメモリチップを積層搭載した上段パッケージを積層したPoPタイプの積層型半導体装置が開示されている。
【０００３】
特許文献１のように、上段パッケージの配線基板とメモリチップをワイヤにて接続する場合、上段パッケージのメモリチップの電気特性面が厳しくなり、高速化の要求を満足できないことから、上段パッケージは配線基板の両面にメモリチップをフリップチップ実装する構造が検討されている。例えば、特許文献２(特開2006-210566号公報)には、配線基板の両面に半導体チップをフリップチップ実装する構成が開示されている。
【０００４】
特許文献３(特開2006-19433号公報)には、導体ポストの形成された配線体に半導体素子をフリップチップ実装し、半導体素子と導体ポストを覆うように配線体上を絶縁樹脂で覆い、絶縁性樹脂を研削することで、半導体チップの裏面と導体ポストを絶縁樹脂から露出させ、露出した導体ポストにはんだバンプを形成する開示がある。
【０００５】
特許文献４(特開2010-103348号)には、導体層の形成された配線基板を導体層が露出するよう封止樹脂で覆い、露出した導体層上にはんだボールを搭載する開示や、配線基板上にはんだボールを搭載することで導体層を形成し、導体層（はんだボール）を覆うように配線基板上に封止樹脂を形成し、封止樹脂を研削することで導体層を露出させ、露出した導体層上にはんだボールを搭載する開示がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１３−１２５７６５号公報
【特許文献２】特開２００６−２１０５６６号公報
【特許文献３】特開２００６−１９４３３号公報
【特許文献４】特開２０１０−１０３３４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以下の分析は、本願発明者により与えられる。
【０００８】
しかしながら、上段パッケージを特許文献２のように構成した場合、配線基板の裏面側にも半導体チップが搭載されるため、スタンドオフが十分に確保できないという問題がある。上段パッケージのスタンドオフが確保できないと、上段パッケージと下段パッケージを電気的に接続することが困難となる。
【０００９】
換言すると、特許文献２の半導体装置においては、基板に表面実装された上段の半導体チップの搭載面と、その周りに配置される複数のはんだボールの搭載面が同一であるため、上段の半導体チップ表面と複数のはんだボールの頂点との間の高低差が小さくなっている。このため、複数のはんだボールに接続される下段の基板と、上段の半導体チップとの間のスペースが狭くなる。したがって、下段の基板上に搭載された下段の半導体チップを、上段の半導体チップと対向して配置することが困難である。
【００１０】
特許文献３および４の半導体装置の製造方法によれば、基板上に予め導体部を形成する工程と、基板上の導体部をアンダーフィル樹脂で覆う工程と、封止層（アンダーフィル樹脂層）内に埋没した導体部を露出させるために封止層を研削する工程と、が必要である。このような方法は、導体部を露出させる手間がかかる。
【００１１】
かくして、製造にかかる手間を削減でき又集積度を高めることができる半導体装置およびその製造方法が求められている。
【課題を解決するための手段】
【００１２】
第１の視点において、半導体装置の製造方法は、第１の基板の一側に、第１の絶縁層を形成する工程と、前記第１の絶縁層に、少なくとも一つの第１の開口部と、複数の第２の開口部と、を形成する工程と、前記第１の基板の一面上、前記第１の開口部内に、第１の半導体チップを搭載する工程と、前記複数の第２の開口部内に、複数の第１のはんだボールを供給する工程と、前記複数の第１のはんだボールを溶融させて、前記複数の第２の開口部内に複数の第１の導体部を形成する工程と、前記第１の絶縁層上に、前記複数の第１の導体部と接続する複数の第２のはんだボールを搭載して、複数の第１の外部電極を形成する工程と、を含んでいる。
【００１３】
第２の視点において、半導体装置の製造方法は、基板の一側に、絶縁層を形成する工程と、前記絶縁層に、複数の開口部を形成する工程と、前記複数の開口部内に、複数の第１のはんだボールを供給する工程と、前記複数のはんだボールを溶融させて、前記複数の開口部内に前記導体部を形成する工程と、前記絶縁層上に、前記複数の導体部と接続する複数の第２のはんだボールを搭載する工程と、を含んでいる。
【００１４】
第３の視点において、半導体装置は、第１の基板と、第１の基板の一側に設けられ、ソルダーレジストから形成される第１の絶縁層と、前記第１の絶縁層に設けられる、少なくとも一つの第１の開口部と、前記第１の絶縁層に設けられる、複数の第２の開口部と、
前記第１の開口部内に搭載される、第１の半導体チップと、前記複数の第２の開口部内に設けられる複数の第１の導体部と、前記第１の絶縁層上に設けられ、前記複数の第１の導体部と接続する複数の外部電極と、を備えている。
【発明の効果】
【００１５】
本開示によれば、製造にかかる手間を削減でき又集積度を高めることができる半導体装置およびその製造方法が提供される。
【図面の簡単な説明】
【００１６】
【図１】他面側から見た実施形態１の半導体装置（上段パッケージ）の構造を模式的に示す図である。
【図２】図１に示した半導体装置を一面側から見た図である。
【図３】図１のＡ−Ａ階段断面図である。
【図４】図１に示した半導体装置に下段パッケージを積層した積層型半導体装置を模式的に示す断面図である。
【図５】（Ａ）〜（Ｄ）は、実施形態１の半導体装置の製造方法を説明するための工程図である。
【図６】（Ｅ）〜（Ｆ）は、図５（Ｄ）に引き続く工程図である。
【図７】（Ａ）〜（Ｄ）は、図６（Ｅ）の好ましい工程を説明する工程図であり、特に、はんだボールによって開口部内に導体部を形成する工程を示している。
【図８】実施形態２の半導体装置の断面構造を模式的に示す図である。
【図９】図１に示した半導体装置に複数の他段のパッケージを積層した積層型半導体装置を模式的に示す図である。
【図１０】（Ａ）〜（Ｄ）は、実施形態２の半導体装置の製造方法を説明するための工程図である。
【図１１】（Ｅ）〜（Ｇ）は、図１０（Ｄ）に引き続く工程図である。
【図１２】実施形態３の積層型半導体装置を模式的に示す断面図である。
【図１３】実施形態４の半導体装置を模式的に示す断面図である。
【図１４】（Ａ）および（Ｂ）は、実施形態４の半導体装置の製造方法を説明するための工程図である。
【発明を実施するための形態】
【００１７】
以下、図面を参照しながら実施形態等を説明する。なお、本開示において図面参照符号を付している場合は、それらは、専ら理解を助けるためのものであり、図示の態様に限定することを意図するものではない。
【００１８】
［実施形態１］
実施形態１の半導体装置は、半導体チップが両面実装された基板を含む上段パッケージである。この上段パッケージに下段パッケージを積層することができる。半導体チップとしては、目的に応じて、メモリチップ、ロジックチップ等の各種チップを適宜採用することができる。
【００１９】
図１〜図３を参照して、実施形態１の半導体装置１（上段パッケージ１ａ）が備える第１の基板１１の一側（図１中裏側、図２中表側、図３中下側）には、下記の要素が設けられている：
第１の基板１１；
第１の基板１１の一側に設けられ、ソルダーレジストから形成される第１の絶縁層２１；
第１の絶縁層２１に設けられる、少なくとも一つの第１の開口部４１；
第１の絶縁層２１に設けられる、複数の第２の開口部４２；
第１の開口部４１内に搭載され、特に、第１の基板１１の一面上、第１の開口部４１内に搭載される第１の半導体チップ３１；
複数の第２の開口部４２内に設けられる複数の第１の導体部６１；
第１の絶縁層２１上に設けられ、複数の第１の導体部６１と接続する複数の第２のはんだボール５２から形成される複数の第１の外部電極５２。
【００２０】
特に、図７（Ａ）〜（Ｄ）を参照すると、好ましくは、複数の第１の導体部６１は、複数の第２の開口部４２内に投入されて溶融される、複数の第１のはんだボール５１から形成される。
【００２１】
第１の基板１１の他側（図１中表側、図２中裏側、図３中上側）には、下記の要素が設けられている：
第１の基板１１の他側に設けられる第２の絶縁層（絶縁薄膜）２２；
第２の絶縁層２２に設けられる第３の開口部４３；
第１の基板１１の他側に搭載され、特に、第１の基板１１の他面上、第３の開口部４３内に搭載される第２の半導体チップ３２；
第１の基板１１の他側に設けられる第２の絶縁層（絶縁薄膜）２２。
【００２２】
図１〜図３を参照しながら、半導体装置１の構成要素について詳細に説明する。
【００２３】
第１の基板１１は、ガラスエポキシ基板等の絶縁基材の両面に所定の配線パターンが形成された配線基板である。第１の基板１１は、略矩形状である。
【００２４】
第１の基板１１の両面にはそれぞれ、第１および第２の絶縁層２１，２２が形成されている。第１の絶縁層２１と同様に、第２の絶縁層２２もソルダーレジストから形成することができる。第１の絶縁層２１は、第２の絶縁層２２よりも厚い。例えば、第１の絶縁層２１は80μｍ厚、第２の絶縁層２２は20μｍ厚に形成される。
【００２５】
図３中、第１の基板１１の下側を参照すると、第１の絶縁層２１は、第１の絶縁層２１の略中央領域に配置される第１の開口部４１と、第１の絶縁層２１の周辺領域に配置される複数の第２の開口部４２と、を有している。複数の第２の開口部４２は、第１の絶縁層２１の一面上の四辺に沿って、二列で配列されている。
【００２６】
第１の半導体チップ３１は、第１の開口部４１内に収容され、フリップチップ実装により第１の基板１１の一面に搭載されている。第１の半導体チップ３１は、例えば、略長方形の板状のシリコン基板から形成することができる。第１の半導体チップ３１が、例えば、メモリチップである場合、後述する複数の第１の電極パッド３１ａに、メモリ回路が内部接続される。
【００２７】
第１の半導体チップ３１は、例えば、60μｍのチップ厚を有し、20μｍ厚の複数の第１のバンプ電極３１ｂを有している。第１の半導体チップ３１の裏面（回路面、主面）は、第１の開口部４１の底面上にフリップチップ実装されているから、第１の半導体チップ３１の表面は、第１の絶縁層２１の表面とほぼ同じ高さにある。
【００２８】
第１の半導体チップ３１の搭載前、第１の開口部４１を通じて、複数の第１の接続パッド１１ａが露出している。第１の導体部６１の形成前、複数の第２の開口部４２を通じて、複数のランド１１ｃが露出している。複数の第１の接続パッド１１ａ等は、第１の基板１１の一面上で配線パターンを形成している。複数の第１の接続パッド１１ａの一側は、複数のランド１１ｃを介して、対応する複数の第１の導体部６１に電気的に接続され、さらに、複数の第２のはんだボール（複数の第１の外部電極）５２に電気的に接続されている。
【００２９】
複数の第１の電極パッド３１ａは、第１の半導体チップ３１の一面上、対向する二つの短辺に沿って配置されている。複数の第１の電極パッド３１ａ上には、複数の第１のバンプ電極３１ｂが、第１の半導体チップ３１の一面から突出するよう形成されている。複数の第１のバンプ電極３１ｂは、例えば、Ｃｕ製のピラー部と、ピラー部の表面に形成されるはんだ層３１ｃと、から構成することができる。
【００３０】
第１の半導体チップ３１が有する複数の第１のバンプ電極３１ｂは、第１の基板１１上に配置された対応する複数の第１の接続パッド１１ａの他側に電気的に接続されている。
【００３１】
第１の半導体チップ３１と第１の基板１１との間の隙間には、樹脂製の充填材７１、例えば、UF（アンダーフィル）、或いはNCF（Non-conductive Film）、NCP（Non-conductive Paste）が充填され、充填層７１が形成されている。
【００３２】
第１の基板１１の他側において、第３の開口部４３内に配置される第２の半導体チップ３２も、第１の半導体チップと同様の構成を有し、基本的に同様の接続構成を有している。したがって、第２の半導体チップ３２については、第１の半導体チップ３１との相違点について説明し、共通点については第１の半導体チップ３１に関する上記記載を適宜参照するものとする。
【００３３】
第２の絶縁層２２は、第２の絶縁層２２の略中央領域に配置された第３の開口部４３を有している。第１の基板１１の他面上、第３の開口部４３内に、第２の半導体チップ３２が搭載されている。
【００３４】
第２の半導体チップ３２の搭載前、第３の開口部４３を通じて、複数の第２の接続パッド１１ｂが露出している。複数の第２の接続パッド１１ｂの一側は、対応する複数の第２の電極パッド３２ａに複数の第２のバンプ電極３２ｂを介して電気的に接続され、同他側は、対応する複数のランド１１ｃに第１の基板１１内の複数の導体部を介して電気的に接続されている。
【００３５】
第２の半導体チップ３２と第１の基板１１の他面との間の隙間には、樹脂製の充填材７１、例えば、UF、或いはNCF、NCPが充填され、充填層７１が形成されている。
【００３６】
第１の基板１１の他面上には、例えば、硬化性のエポキシ樹脂等を主成分とする樹脂製の封止層７２が形成されている。第２の半導体チップ３２は、封止層７２によって覆われている。
【００３７】
第１および第２の半導体チップ３１，３２は、長方形状である。第１および第２の半導体チップ３１，３２の一面上、二つの短辺部に、複数の第１および第２の電極パッド３１ａ，３１ｂが配置されている。第１および第２の半導体チップ３１，３２は、互いにクロスするよう（交差状態で）、第１の基板１１の両面にフリップチップ実装されている。換言すると、平面視ないし第１の基板１１の厚み方向から視て、第１の半導体チップ３１の二つの短辺は、第２の半導体チップ３２の二つの長辺から突出している。同様に、第２の半導体チップ３２の二つの短辺は、第１の半導体チップ３１の二つの長辺から突出している。これによって、第１の半導体チップ３１が有する複数の第１の電極パッド３１ａと、第２の半導体チップ３２が有する複数の第２の電極パッド３２ａとは、平面視でないし第１の基板１１の厚み方向からみて重なっていない。
【００３８】
以上説明した実施形態１の半導体装置１（上段パッケージ１ａ）は、下記の構成を有している：
（１）第１の基板１１上のソルダーレジスト製である第１の絶縁層２１に、第１の開口部と４１と複数の第２の開口部４２が設けられる；
（２）第１の開口部４１内に、第１の半導体チップ３１がフリップチップ実装される；
（３）複数の第２の開口部４２内に、複数の第１の導体部６１が設けられる。好ましくは、第１の導体部６１が第１のはんだボール５１を用いて形成される；
（４）複数の第１の導体部６１上に、複数の第２のはんだボール５２が搭載され、複数の第１の外部電極５２が形成される。
（５）複数の第２のはんだボール５２の搭載面となる第１の絶縁層２１の表面は、第１の半導体チップ３１の表面と同じ高さ又はそれよりも高く形成することができる。
（６）複数の第２のはんだボール５２ないし複数の第１の外部電極５２上に接続される第２の基板（図４の基板１２参照）と、第１の基板１１（特に、第１の半導体チップ３１）との間に、複数の第２のはんだボール５２の径ないし複数の第１の外部電極５２の厚みに対応する高さを有する十分なスペースを形成することができる。
（７）かくして、第１の基板１１の第１の半導体チップ３１搭載面上に、特に、第１の半導体チップ３１直上に、十分なスタンドオフＳＯ（図４参照）を確保することができる。
【００３９】
実施形態１の半導体装置１のさらなる効果を説明する。
【００４０】
複数の第２のはんだボール５２ないし複数の第１の外部電極５２の搭載面が、第１の絶縁層２１の厚み分、嵩上げされていることによって、複数の第２のはんだボール５２ないし複数の第１の外部電極５２を小さく形成することができる。これによって、狭ピッチ化および高集積度化を図ることができる。
【００４１】
第１の基板１１の両面に、第１および第２の半導体チップ３１，３２をフリップチップ実装で搭載したことによって、ワイヤボンディング実装の場合と比較して、配線長を短くでき、半導体チップ、例えば、DRAM等のメモリチップの電気特性を向上し、半導体装置１を高速化できる。
【００４２】
第１の基板１１の両面に、第１および第２の半導体チップ３１，３２をフリップチップ実装で搭載したことによって、半導体装置１の薄型化を図ることができる。
【００４３】
第１および第２の半導体チップ３１，３２は、第１の基板１１の上下面に、互いに９０度回転された状態でフリップチップ実装されている。これによって、第１の半導体チップ３１の対向する二つの短辺に配置された複数の第１の電極パッド３１ａ（バンプ電極３１ｂ）と、第２の半導体チップ３２の対向する二つの短辺に配置された複数の第２の電極パッド３２ａ（バンプ電極３２ｂ）とは、第１の基板１１の厚み方向に重ならない位置に配置される。このため、第１の基板１１上、四辺のうちの二辺に対して、第１の半導体チップ３１用の複数のランド１１ｃを配置し、残りの二辺に対して第２の半導体チップ３２用の複数のランド１１ｃを、分散して配置することができる。この結果、配線集中が回避され、第１および第２の半導体チップ３１，３２を等長配線化できる。さらに第１の基板１１において、配線の密集が回避されることによって、基板の製造歩留りを向上でき、半導体装置１の製造コストを低減できる。
【００４４】
次に、図３に示した半導体装置１（上段パッケージ１ａ）に、図４に示す下段パッケージ１ｂを積層して、図４に示す積層型の半導体装置１を構成する例を説明する。
【００４５】
図４を参照すると、下段パッケージ１ｂは、第２の基板１２を有している。第２の基板１２は、第１の基板１１と同様に絶縁基材を用いて形成することができる。第２の基板１２の両面には、所定の配線パターンが形成されている。第２の基板１２の第１の基板１１側の面には、第３の絶縁層２３が形成され、同反対側の面には、第４の絶縁層２４が形成されている。第３および第４の絶縁層２３，２４は、ソルダーレジストから形成することができる。第３および第４の絶縁層２３，２４は、例えば、20μｍ厚を有する。
【００４６】
第３の絶縁層２３は、略中央領域に配置された第４の開口部４４と、周辺領域に配置された複数の第５の開口部４５と、を有している。第４の開口部４４を通じて、複数の第３の接続パッド１２ａが露出でき、複数の第５の開口部４５を通じて、複数のランド１２ｃが露出できる。
【００４７】
第４の絶縁層２４は、複数の第６の開口部４６を有している。複数の第６の開口部４６から配線パターンの複数のランド１２ｃが露出できる。複数のランド１２ｃ上には複数の第３のはんだボール５３が搭載されている。複数の第３のはんだボール５３を介して、下段パッケージ１ｂに、さらに別のパッケージを接続することができる。
【００４８】
第２の基板１２の第１の基板１１側の面上、第４の開口部４４内に、第３の半導体チップ３３がフリップチップ実装されている。第３の半導体チップ３３として、例えば、ロジックチップを用いることができる。第３の半導体チップ３３の一面上に配置された複数の第３の電極パッド３３ａは、複数の第３のバンプ電極３３ｂを介して、第２の基板１２上の複数の第３の接続パッド１２ａに電気的に接続される。第３の半導体チップ３３と第２の基板１２との間の隙間には、樹脂製の充填材７１、例えば、UF、或いはNCF、NCPが充填されている。
【００４９】
上段パッケージ１ａの複数の第２のはんだボール（外部電極）５２は、下段パッケージ１ｂが有する第３の半導体チップ３３と干渉しないよう、第１の絶縁層２１上の周辺領域に配置され、第２の基板１２上の複数のランド１２ｃに接合されている。
【００５０】
上段パッケージ１ａにおいて、第１の絶縁層２１は、第１の絶縁層２１の表面が、第１の半導体チップ３１の一面と同じ高さになるよう、厚く形成されている。これによって、第１の半導体チップ３１と第２の基板１２との間に、複数の第２のはんだボール５２の径ないし複数の外部電極５２の厚みに対応する大きなスペース、すなわち、十分なスタンドオフＳＯが形成されている。このスペースに、第３の半導体チップ３３が配置されるよう、第２の基板１２は、複数の第２のはんだボール５２ないし外部電極５２を介して、第１の基板３１に接続されている。
【００５１】
このように十分なスタンドオフＳＯが確保されることによって、上段パッケージ１ａの第１の半導体チップ３１と、下段パッケージ１ｂの第３の半導体チップ３３との干渉を防止しながら、コンパクトに第１および第２の基板１１，１２を積層し、複数の半導体チップ３１，３２，３３の集積度を高めることができる。また、第１の絶縁層２１によって、複数の第２のはんだボール（外部電極）５２の搭載面が嵩上げされているため、比較的小径な複数の第２のはんだボール５２を用いても、十分なスタンドオフＳＯを確保することができる。これによって、上下段パッケージ１ａ，１ｂを面方向にもコンパクトに構成することができ、上下段パッケージ１ａ，１ｂ間の機械的および電気的接続の信頼性が向上する。
【００５２】
次に、図５（Ａ）〜（Ｄ）並びに図６（Ｅ）および（Ｆ）を順番に参照しながら、図４に示した半導体装置１の製造方法の一例を説明する。なお、場合によっては、各工程は、順番を入れ替えて実行したり、同時に実行したりすることができる。
【００５３】
図５（Ａ）に示すように、第１の基板１１を準備する。第１の基板１１には、複数の製品領域ＰＡが配置されている。複数の製品領域ＰＡは、ダイシングラインＤＬによって区画されている。複数の製品領域ＰＡは、ダイシングラインＤＬに沿った切断後、複数の上段パッケージ１ａ（図４参照）の複数の配線基板となる。
【００５４】
第１の基板１１の一面にソルダーレジストを供給して第１の絶縁層２１を形成し、同他面にソルダーレジストを供給して第２の絶縁層２２を形成する。第１の絶縁層２１は、第２の絶縁層２２よりも厚く形成する。
【００５５】
第１および第２の絶縁層２１，２２に、例えば、フォトリソグラフィ法等を用いて、所定のパターンを形成する。これによって、第１の絶縁層２１には、第１の開口部４１と複数の第２の開口部４２とを形成し、第２の絶縁層２２には、第３の開口部４３を形成する。場合によっては、第１および第２の絶縁層２１，２２の形成と同時に、パターン形成を行ってもよい。なお、上記パターン形成は、第１の導体部６１を第１の絶縁層２１から削り出すことなく、第１の導体部６１等を露出した状態で形成できる方法を用いることが好ましい。
【００５６】
図５（Ｂ）を参照すると、ダイボンディング工程では、第１の基板１１をダイボンディング装置ＤＴのステージにセットする。ダイボンディング装置ＤＴは、第２の半導体チップ（例えば、メモリチップ）３２の裏面を吸着保持する。第２の半導体チップ３２が有する複数の第２の電極パッド３２ａ上には、複数の第２のバンプ電極３２ｂが配置されている。複数の第２のバンプ電極３２ｂを覆うように、第２の半導体チップ３２の一面にNCFからなる充填材７１を供給する。
【００５７】
なお、本実施形態では、充填材としてNCFを用いた場合について説明するが、フリップチップ実装後、UFを充填する方式、或いは第１の基板１１側にNCPを供給した後、フリップチップ実装し、NCPを充填する方式を用いてもよい。
【００５８】
ダイボンディング装置ＤＴを用いて、第２の半導体チップ３２を、第１の基板１１の他面上、第３の開口部４３内に、フリップチップ実装ないし搭載する。この工程は、複数の製品領域ＰＡに対して同様に実行される。
【００５９】
熱圧着又は超音波熱圧着により、第２の半導体チップ３２上の複数の第２の電極パッド３２ａを、複数の第２のバンプ電極３２ｂを介して、第１の基板１１の他面上の第２の接続パッド１１ｂに接合する。
【００６０】
ボンディング時の加熱により充填材７１は溶融され、第１の基板１１の他面と第２の半導体チップ３２の主面間の隙間に充填される。所定の温度で充填材７１をキュアして、充填材７１を硬化させて、充填層７１を形成する。
【００６１】
図５（Ｃ）を参照すると、モールド工程では、不図示のトランスファーモールド装置の成形金型を用いて、第１の基板１１を上下から型締めする。成形金型の上型にはキャビティが形成されている。この上型が、複数の製品領域ＰＡを一括して覆うよう、第１の基板１１がセットされる。上型にはゲート部が形成されている。このゲート部からキャビティ内に、加熱溶融された封止材７２を注入する。封止材７２には、例えばエポキシ樹脂等の熱硬化性樹脂が用いられる。封止材７２の充填後、封止材を所定の温度でキュアして、封止層７２を形成する。封止層７２は、第１の基板１１の他面上、複数の製品領域ＰＡを一括して覆っている。封止層７２は、複数の製品領域ＰＡ上に搭載された複数の第２の半導体チップ３２を、覆っている。
【００６２】
図５（Ｄ）を参照して、第１の基板１１の一面上、第１の開口部４１内に第１の半導体チップ３１をフリップチップ実装する。第１および第２の半導体チップ３１，３２は、上述したように、交差状態で配置することが好ましい。第１の半導体チップ３１のダイボンディング工程については、上述した第２の半導体チップ３２のダイボンディング工程と同様であるから、上述の記載を参照するとものとする。
【００６３】
但し、第１の絶縁層２１は第２の絶縁層２２よりも厚く形成され、第１の開口部４１は第３の開口部４３よりも深く形成されている。よって、第２の半導体チップ３２は、第３の開口部４３から突出しているのに対して、第１の半導体チップ３１は、第２の開口部４２内に収容されている。すなわち、第１の絶縁層２１を厚く形成したことにより、第１の絶縁層２１の表面は、第１の半導体チップ３１の裏面とほぼ同じ高さに位置する。
【００６４】
図６（Ｅ）を参照すると、層内導体部形成工程では、第１の絶縁層２１が有する第２の開口部４２内に、第１の導体部６１を形成する。第１の導体部６１等の好ましい形成方法については、図７（Ａ）〜（Ｄ）を参照して後述する。
【００６５】
引き続き図６（Ｅ）を参照すると、第１の絶縁層２１の一面において、内部に複数の第１の導体部６１が形成された複数の第２の開口部４２上に、フラックスを介して、複数の第２のはんだボール５２を搭載する。複数の第２のはんだボール５２は、電気的導体製のボールであって、例えば、金属製のボールである。第１の基板１１をリフローして、複数の第２のはんだボール５２を溶融させ、複数の第２の開口部４２内の複数の第１の導体部６１と接続する、複数の第１の外部電極５２を形成する。
【００６６】
図６（Ｆ）を参照すると、基板ダイシング工程では、封止層７２上にダイシングテープＤＴａを接着し、ダイシングテープＤＴａによって第１の基板１１等を支持する。ダイシングブレードＤＢにより、ダイシングラインＤＬに沿って、第１の基板１１等を縦横に切断して、製品領域ＰＡ毎に切断分離する。次に、ダイシングテープＤＴａからのピックアップにより、図３に示したような上段パッケージ１ａが得られる。そして、上段パッケージ１ａが有する複数の第２のはんだボール（外部電極）５２上に、下段パッケージ１ｂを接続することによって、図４に示したような積層型の半導体装置１が得られる。
【００６７】
次に、複数の第１の導体部６１および複数の第１の外部電極５２の好ましい形成方法について詳細に説明する。
【００６８】
図７（Ａ）を参照すると、層内導体部形成工程では、第１および第２の半導体チップ３１，３２が両面実装された第１の基板１１を、ボールマウント装置ＢＴのステージにセットし、吸着保持する。
【００６９】
ボールマウント装置ＢＴが有する複数の吸着孔に吸着保持した複数の第１のはんだボール（小ボール）５１を、フラックスを介して、複数の第２の開口部４２に供給し、複数のランド１１ｃ上に複数個の第１のはんだボール５１を搭載する。一つの第２の開口部４２への第１のはんだボール５１の供給個数は、第２の絶縁層２２の厚さ（第２の開口部４２の深さ）によって設定される。例えば、それぞれの第２の開口部４２に、二個の第１のはんだボール５１を供給して、ランド１１ｃ上に二個の第１のはんだボール５１を積層する。複数の第１のはんだボール５１は、電気的導体製のボールであって、例えば、金属製のボールである。
【００７０】
図７（Ｂ）を参照すると、複数の第１のはんだボール５１を搭載した第１の基板１１を所定の温度でリフローする。
【００７１】
図７（Ｃ）を参照すると、上記リフローによって、複数の第１のはんだボール５１は溶融して、複数の第２の開口部４２内に複数の第１の導体部６１が形成される。
【００７２】
図７（Ｄ）を参照すると、第１の導体部６１の形成後、外部電極形成工程（第２のはんだボール５２のマウント工程）では、ボールマウント装置ＢＴが有する複数の吸着孔に複数の第２のはんだボール（大ボール）５２を吸着保持させる。複数の第２のはんだボール５２は、複数の第１のはんだボール５１および複数の第２の開口部４２よりも大径であることが好ましい。複数の吸着孔を通じて、複数の第２のはんだボール５２を、第１の絶縁層２１の一面において複数の第２の開口部４２上に、フラックスを介して搭載する。リフローによって複数の第１の導体部６１を形成する場合、複数の第１の導体部６１の表面は凹面となる傾向がある。これによって、複数の第２のはんだボール５２の一部は、複数の第２の開口部４２内に嵌入する。複数の第２のはんだボール５２を搭載した第１の基板１１をリフローすることによって、複数の第１の導体部６１上に複数の第１の外部電極５２が形成される。
【００７３】
次に、上述したようなダイシングを行い、複数の半導体装置１、特に、複数個の上段パッケージ１ａを得ることができる。そして、複数の第２のはんだボール（外部電極）５２上に下段パッケージ１ｂを接続することによって、図４に示したような積層型の半導体装置１が得られる。
【００７４】
以上説明した実施形態１の製造方法は、下記の工程を含んでいる：
第１の開口部４１と複数の第２の開口部４２を有する第１の絶縁層２１を備えた第１の基板１１を準備する工程；
第１の基板１１上、第１の開口部４１内に第１の半導体チップ３１を搭載する工程；
第２の開口部４２内に、複数の第１のはんだボール５１を供給する工程、
第１の基板１１を加熱して、複数の第１のはんだボール５１を溶融させて、複数の第２の開口部４２内に複数の第１の導体部６１を形成する工程、
複数の第１のはんだボール５１よりも大径な複数の第２のはんだボール５２を、第１の基板の一面において複数の第２の開口部４２上ないし複数の第１の導体部６１上に搭載する工程。
【００７５】
実施形態１の製造方法によれば、スタンドオフが十分に確保され、集積度の高い積層型の半導体装置１を簡単に提供することができる。実施形態１の製造方法のさらなる効果を下記に例示する。
【００７６】
（１）複数の第１の導体部６１を露出状態で形成することができるため、第１の絶縁層２１を削る手間が省ける。
（２）第１の絶縁層２１をソルダーレジストから形成することができるため、第１および第２の開口部４１，４２を含むパターン形成を、フォトリソグラフィ法などの種々の方法を用いて、容易に形成することができる。
【００７７】
［実施形態２］
実施形態２では、主として、実施形態１との相違点について説明し、共通点については、実施形態１の記載を適宜参照するものとする。
【００７８】
図８は、図９に示す積層型の半導体装置２が有する第１の上段パッケージ２ａの構成を模式的に示している。
【００７９】
図９を参照すると、実施形態２に係る積層型の半導体装置２は、第１の上段パッケージ２ａの下側に下段パッケージ２ｂを接続し、第１の上段パッケージ２ａの上側にさらに第２の上段パッケージ２ｃを積層した構造を有している。第１および第２の上段パッケージ２ａ，２ｃは同様の構造を有している。したがって、以下は、第１および第２の上段パッケージ２ａ，２ｃの一方について、主として説明する。
【００８０】
実施形態２の第１および第２の上段パッケージ２ａ，２ｃは、実施形態１の上段パッケージ１ａ（図３参照）と、封止層７２に形成された複数の第７の開口部４７および複数の第７の開口部４７内に形成された第２の導体部６２とを有する点で主として相違している。
【００８１】
図８および図９を参照すると、実施形態２の上段パッケージ２ａにおいて、第１の基板１１の他面上の封止層７２に、複数の第７の開口部４７が形成されている。複数の第７の開口部４７内には、複数の第２の導体部６２が形成されている。第１の基板１１の表面（他面）および裏面（一面）上の周辺領域には、複数のランド１１ｃがそれぞれ形成されている。複数の第２の導体部６２の一部は、第２の接続パッド１１ｂに電気的に接続され、複数の第２の導体部６２の他部は、第１の基板１１の表面上の複数のランド１１ｃおよびビアを介して、第１の基板１１の裏面上の複数のランド１１ｃに電気的に接続されている。
【００８２】
第３の基板１３を有する第２の上段パッケージ２ｃも、上述した第１の上段パッケージ２ａと同様の構成を有している。
【００８３】
実施形態２の半導体装置２も下記の構成を含んでいる：
第１の絶縁層２１に、第１の開口部４１と複数の第２の開口部４２が設けられる；
第１の開口部４１内に、第１の半導体チップ３１がフリップチップ実装される；
複数の第２の開口部４２内に、複数の第１の導体部６１を設けられる（好ましくは、複数の第１のはんだボール５１を用いる）；
複数の第１の導体部６１上に、複数の第２のはんだボール５２が搭載される。
【００８４】
したがって、実施形態２の半導体装置２も、実施形態１と同様の効果が得られる。さらに、実施形態２によれば、封止層７２に複数の第７の開口部４７を形成し、複数の第７の開口部４７内に複数の第２の導体部６２を形成している。これによって、図９に示したように、基本となる第１の上段パッケージ２ａに、さらに第２の上段パッケージ２ｃを積層することができ、積層型の半導体装置２の大容量化或いは高機能化を図ることができる。
【００８５】
図１０（Ａ）〜（Ｄ）並びに図１１（Ｅ）〜（Ｇ）を参照しながら、実施形態２の半導体装置２の製造方法を説明する。実施形態２の製造方法と、実施形態１の製造方法の共通点については、実施形態１の記載を適宜参照するものとし、以下、主として、両者の相違点について説明する。
【００８６】
実施形態２の製造方法では、まず図５（Ａ）〜図５（Ｃ）に示した実施形態１の工程を実行し、図５（Ｃ）に示した封止工程に引き続き、図１０（Ａ）以降に示す工程を実行する。
【００８７】
図１０（Ａ）を参照すると、封止材７２が供給された第１の基板１１を、レーザ穿孔工程に移行する。第１の基板１１の他面上、周辺領域には、複数のランド１１ｃが配置されている。封止材７２上において複数のランド１１ｃに対応する位置に、レーザ発振器ＬＯを用いて、レーザ光を照射し、封止材７２を部分的に除去する。これにより、封止材７２に第７の開口部４７が形成され、第７の開口部４７を通じて、複数のランド１１ｃが露出される。
【００８８】
図１０（Ｂ）を参照すると、複数の吸着孔を有するボールマウント装置ＢＴを用いて、第１のはんだボール５１を吸着保持する。ここで使用するはんだボールは、第１の導体部６１形成用のものと同等のものでよい。第１のはんだボール５１は、第７の開口部４７の径よりも小径のものを用いる方が好ましい。吸着保持された第１のはんだボール５１を、フラックスを介して、複数の第７の開口部４７内（底）の複数のランド１１ｃに一括して搭載する。一つの第７の開口部４７への第１のはんだボール５１の供給個数は、封止材７２の厚さ（第７の開口部４７の深さ）によって設定される。例えば、それぞれの第７の開口部４７に、二個の第１のはんだボール５１を供給して、一つのランド１１ｃ上に二個の第１のはんだボール５１を積層する。複数の第１のはんだボール５１は、電気的導体製のボールであって、例えば、金属製のボールである。
【００８９】
図１０（Ｃ）を参照すると、複数の第１のはんだボール５１が供給された第１の基板１１を、所定の温度でリフローする。図１０（Ｄ）を参照すると、上記リフローによって、複数の第７の開口部４７内に供給された複数の第１のはんだボール５１は溶融して、封止層７２内に複数の第２の導体部６２が形成される。
【００９０】
図１１（Ｅ）に示す第１の半導体チップ３１の搭載工程、図１１（Ｆ）に示す複数の第１の導体部６１および複数の外部電極５２の形成工程、図１１（Ｇ）に示すダイシング工程は、実施形態１において、図５（Ｄ）、図６（Ｅ）又は図７（Ａ）〜（Ｄ）および図６（Ｆ）を参照しながら説明した工程と同様に実行される。
【００９１】
実施形態２の製造方法によれば、実施形態１の製造方法と同様の効果を奏し、さらに積層型の半導体装置２の大容量化或いは高機能化を図ることができる。
【００９２】
［実施形態３］
実施形態３では、主として、実施形態１との相違点について説明し、共通点については、実施形態１の記載を適宜参照するものとする。
【００９３】
図１２を参照して、実施形態３に係る積層型の半導体装置３は、上段パッケージ３ａに下段パッケージ３ｂを接続した積層構造を有している。実施形態３の上段パッケージ３ａは、実施形態１の上段パッケージ１ａ（図３参照）と同様の構造を有している。実施形態３の下段パッケージ３ｂは、実施形態１の下段パッケージ１ｂと（図４参照）と下記の点で構成が相違している：
【００９４】
第５の絶縁層２５が、図９に示した第３の絶縁層２３よりも厚く形成されている点；
第５の絶縁層２５に、導体部形成用の複数の第８の開口部４８が形成されている点；
複数の第８の開口部４８内に複数の第３の導体部６３が形成されている点；
上段パッケージ３ａの複数の第１の外部電極（複数の第２のはんだボール）５２が、複数の第８の開口部４８内の複数の第３の導体部６３に接続されている点（実施形態１では図４を参照すると複数のランド１２ｃに接続されている）。
【００９５】
実施形態３においても、実施形態１と同様な効果が得られる。さらに、複数の第２のはんだボール５２が両側とも、開口部４２，４８内の導体部６１，６３に接続されている。このような接続方式によれば、実施形態１の片側ランド接続方式の場合と比べて、小さな複数の第２のはんだボール５２を用いることができる。この結果、上段パッケージ３ａが有する複数の第１の外部電極５２を小さく形成することが可能となり、外部電極の狭ピッチ化を図ることができる。
【００９６】
［実施形態４］
実施形態４では、主として、実施形態１との相違点について説明し、共通点については、実施形態１の記載を適宜参照するものとする。
【００９７】
図１４（Ａ）と図７（Ａ）〜（Ｃ）を対比すると、実施形態４は、実施形態１と、第１の基板１１の一面上に形成された第１の絶縁層２１内における第１の導体部６１の形成方法が相違している。第１の導体部６１以外については、実施形態４の半導体装置４（図１３に示す上段パッケージ４ａ）と、実施形態１の半導体装置１（図３に示した上段パッケージ１ａ）と、同様の構造を有している。よって、以下、実施形態４における第１の導体部６１形成工程が、図７（Ａ）〜（Ｃ）に示した第１の導体部６１の形成工程と相違する点について説明し、さらに、図１４（Ｂ）と図７（Ｄ）を対比しながら、上記形成工程の相違に起因する効果の相違点について説明する。
【００９８】
図７（Ａ）〜（Ｃ）を参照すると、実施形態１では、複数の第１のはんだボール５１を用いて、複数の第２の開口部４２内に、複数の第１の導体部６１を形成している。このため、複数の第１の導体部６１の表面（界面）は、複数の第２の開口部４２の開口面（第１の絶縁層２１の表面）よりも下にある。
【００９９】
図１４（Ａ）を参照すると、実施形態４では、Ｃｕ等のメッキにより、複数の第２の開口部４２内に、複数の第１の導体部６１を形成する。このため、複数の第１の導体部６１の表面（界面）は、複数の第２の開口部４２の開口面（第１の絶縁層２１の表面）と実質的に同一面にある。
【０１００】
図１４（Ｂ）を参照すると、複数の第１の導体部６１の表面は、複数の第２のはんだボール５２の搭載面である。複数の第１の導体部６１の表面が高い位置にあるから、複数の第２のはんだボール５２の搭載面も高い位置となり、図７（Ｄ）に示した場合よりも大きなスタンドオフ（ＳＯ）が確保される。なお、実施形態４は、実施形態１の効果も同様に奏することができる。
【０１０１】
実施形態４では、第１の半導体チップ３１の搭載後に、メッキにより複数の第１の導体部６１を形成する方法を説明したが、第１の半導体チップ３１の搭載前に、複数の第１の導体部６１を形成してもよい。
【０１０２】
以上、本発明者によってなされた発明を実施形態等に基づき説明したが、本発明は上記実施形態等に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、基板として、ガラスエポキシ基板等のリジットな配線基板、ポリイミド基板等を用いたフレキシブルな配線基板、両者の中間的性質を有する配線基板などを適宜選択して用いることができる。半導体チップとしては、メモリチップ、ロジックチップ、およびその他のチップを適宜選択して採用することができる。基板の両面に搭載する複数の半導体チップは、構成が同じものでもよく、異なるものでもよい。例えば、基板の一面にDRAMを搭載し、他面にFlashメモリチップ等を搭載することができる。実施形態等では、基板の両面に搭載される二つの半導体チップは、交差するよう配置する例について説明したが、場合によっては、同じ向きに配置してもよい。
【０１０３】
（付記）
［付記１、第４の視点、実施形態４参照］
第１の基板の一側に、第１の絶縁層を形成する工程と、
前記第１の絶縁層に、少なくとも一つの第１の開口部と、複数の第２の開口部と、を形成する工程と、
前記第１の基板の一面上、前記第１の開口部内に、第１の半導体チップを搭載する工程と、
前記複数の第２の開口部内に、めっきによって、複数の第１の導体部を形成する工程と、
前記第１の絶縁層上に、前記複数の第１の導体部と接続する外部電極形成用のはんだボールを搭載して、複数の第１の外部電極を形成する工程と、
を含む半導体装置の製造方法。
【０１０４】
［付記２、第５の視点、実施形態４参照］
第１の基板と、
第１の基板の一側に設けられる第１の絶縁層と、
前記第１の絶縁層に設けられる、少なくとも一つの第１の開口部と、
前記第１の絶縁層に設けられる、複数の第２の開口部と、
前記第１の開口部内に搭載される、第１の半導体チップと、
前記複数の第２の開口部内に設けられ、めっきによって形成された複数の第１の導体部と、
前記第１の絶縁層上に設けられ、前記複数の第１の導体部と接続する複数の外部電極と、
を備える、半導体装置。
【０１０５】
第１〜第５の各視点において好ましい構成を以下に例示する。
【０１０６】
［付記３、削り出し省力化］
前記複数の第１の導体部はその一面が、露出状態で形成され、露出状態の前記一面上に、前記複数の外部電極形成用（第２のはんだボール）が搭載される。これによって、複数の第１の導体部を削り出すことなく、複数の外部電極を接続することができる。
【０１０７】
［付記４、削り出し省力化］
前記複数の第１の導体部は、接続対象である複数のランド又は複数の接続パッド上に、前記複数のランド又は前記複数のパッドが前記複数の第２の開口部を通じて露出している状態で形成される、
【０１０８】
［付記５、パターン形成容易化］
前記第１の絶縁層は、ソルダーレジストから形成され、前記第１の絶縁層および前記複数の第２の開口部を形成した後、前記複数の第１の導体部が形成される。
【０１０９】
［付記６、スタンドオフ確保］
前記複数の外部電極形成用（第２のはんだボール）の搭載面となる前記第１の絶縁層の表面は、前記第１の半導体チップの表面と同じ高さ又はそれよりも高く形成される。
【０１１０】
［付記７、両面実装基板］
前記第１の基板の他側に、第１の絶縁層よりも薄い第２の絶縁層を形成し、前記第２の絶縁層に第３の開口部を形成し、前記第３の開口部内に第２の半導体チップを搭載する工程を含む。
【０１１１】
［付記８、スタンドオフ確保、下段パッケージの接続］
前記複数の外部電極形成用（第２のはんだボール）ないし前記複数の第１の外部電極上に第３の半導体チップを搭載する第２の基板を接続する工程を含み、前記接続によって、前記第１の半導体チップと前記第２の基板との間に、前記複数の外部電極形成用（第２の）はんだボールの径ないし前記複数の第１の外部電極の厚みに対応する高さを有するスペースが形成され、前記第１の半導体チップ上の前記スペースに、前記第３の半導体チップを配置する。
【０１１２】
［付記９、スタンドオフ確保、下段パッケージの接続］
前記第２の基板上の一面上に、少なくとも一つの第４の開口部と、複数の第５の開口部を有する第３の絶縁層を形成する工程と、前記第２の基板上の他面上に、複数の第６の開口部を有する第４の絶縁層を形成する工程と、前記第４の開口部内に前記第３の半導体チップを搭載する工程と、前記第２の基板の前記一面上で前記複数の第５の開口部を通じて露出状態である、複数のランド上に、前記複数の外部電極形成用（第２の）はんだボールないし前記複数の第１の外部電極を接続する工程と、前記第２の基板の前記他面上で、前記複数の第６の開口部を通じて露出状態である、複数のランド上に、複数の第３のはんだボールを接続して複数の第２の外部電極を形成する工程と、を含む。
【０１１３】
［付記１０、封止材中の第７の開口部］
前記第１の基板の他側に、前記第２の半導体チップを覆う封止材を供給する工程と、前記封止材ないし該封止材によって形成された封止層中に、複数の第７の開口部を形成する工程と、前記複数の第７の開口部内に、前記第２の半導体チップ又は前記第１の導体部と電気的に接続される複数の第２の導体部を形成する工程と、を含む。
【０１１４】
［付記１１、上段パッケージ追加］
前記複数の第２の導体部上に、複数の半導体チップが両面実装された第３の基板を接続する工程を含む。
【０１１５】
［付記１２、はんだボール両側が開口部内の導体部と接続］
前記第２の基板の一側に、第５の絶縁層を形成する工程と、前記第５の絶縁層に、複数の第８の開口部を形成する工程と、前記複数の第８の開口部内に、複数の第３の導体部を形成する工程と、前記複数の第３の導体部と、前記複数の外部電極形成用（第２の）はんだボールないし前記複数の第１の外部電極を接続する工程と、を含む。
【０１１６】
［付記１３、チップ交差配置］
前記第１の基板の一側に搭載される前記第１の半導体チップと、前記第１の基板の他側に搭載される前記第２の半導体チップとは、前記第１の半導体チップが有する複数の第１の電極パッドと、前記第２の半導体チップが有する複数の第２の電極パッドとが、平面視でないし前記第１の基板の厚み方向からみて重ならないよう、交差状態で配置される。
【０１１７】
［付記１４］
付記１４の半導体装置は、付記１および３〜１３のいずれか一の製造方法において形成される構造を有する。
【０１１８】
なお、本発明の全開示（請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。また、本願に記載の数値及び数値範囲については、明記がなくともその任意の中間値、下位数値、及び、小範囲が記載されているものとみなされる。
【符号の説明】
【０１１９】
１，２，３，４  半導体装置、積層型半導体装置
１ａ  上段パッケージ、第１の上段パッケージ
１ｂ  下段パッケージ
２ａ  第１の上段パッケージ
２ｂ  下段パッケージ
２ｃ  第２の上段パッケージ
３ａ  上段パッケージ
３ｂ  下段パッケージ
４ａ  上段パッケージ
１１  第１の基板（配線基板、両面実装基板）
１１ａ  第１の接続パッド
１１ｂ  第２の接続パッド
１１ｃ  ランド
１２  第２の基板（図４、下段パッケージ１ｂの基板）
１２ａ  第３の接続パッド
１２ｃ  ランド
１３  第３の基板（実施形態２、図９、第２の上段パッケージ２ｃの基板）
１３ｃ  ランド（実施形態２、図９）
２１  第１の絶縁層（第１の基板１１の一面上）
２２  第２の絶縁層（第１の基板１１の他面上）
２３  第３の絶縁層（第２の基板１２の一面上）
２４  第４の絶縁層（第２の基板１２の他面上）
２５  第５の絶縁層（第２の基板１２の一面上）
２６  第６の絶縁層（第２の基板１２の他面上）
３１  第１の半導体チップ（図３中下側）
３１ａ  第１の電極パッド
３１ｂ  第１のバンプ電極
３１ｃ  はんだ層
３２  第２の半導体チップ（図３中上側）
３２ａ  第２の電極パッド
３２ｂ  第２のバンプ電極
３２ｃ  はんだ層
３３  第３の半導体チップ（実施形態２、図９）
３３ａ  第３の電極パッド
３３ｂ  第３のバンプ電極
４１  第１の開口部（実施形態１、図４、第１の基板１１の一面上の第１の絶縁層２１内、第１の半導体チップ３１収容）
４２  第２の開口部（実施形態１、図４、第１の基板１１の一面上の第１の絶縁層２１内、第１の導体部６１形成用）
４３  第３の開口部（実施形態１、図４、第１の基板１１の他面上の第２の絶縁層２２内、第２の半導体チップ３２収容）
４４  第４の開口部（実施形態１、図４、第２の基板１２の一面上の第３の絶縁層２３内、第３の半導体チップ３３収容）
４５  第５の開口部（実施形態１、図４、第２の基板１２の一面上の第３の絶縁層２３内）
４６  第６の開口部（実施形態１、図４、第２の基板１２の他面上の第４の絶縁層２４内）
４７  第７の開口部（実施形態２、図８、封止層７２内、第２の導体部６２形成用）
４８  第８の開口部（実施形態３、図１２、第５の絶縁層２５内、第３の導体部６３形成用）
５１  第１のはんだボール（小ボール、第１の導体部６１形成用）
５２  第２のはんだボール，第１の外部電極（実施形態１および３、図４および図９、下段接続用）
５３  第３のはんだボール，第２の外部電極（実施形態１、図４、さらに下段接続用）
６１  第１の導体部（実施形態１、図３）
６２  第２の導体部（実施形態２、図８、封止層７２の第７の開口部４７内）
６３  第３の導体部（実施形態３、図１２、第２の基板１２上の第５の絶縁層２５内の第８の開口部４８内）
７１  充填材（樹脂充填材）、充填層
７２  封止材（封止樹脂）、封止層
ＢＴ  ボールマウント装置
ＤＴ  ダイボンディング装置
ＤＢ  ダイシングブレード
ＤＴａ  ダイシングテープ
ＤＬ  ダイシングライン
ＬＯ  レーザ発振器
ＰＡ  製品領域
ＳＯ  スタンドオフ
【図１】
2015216219.tif 000003
【図２】
2015216219.tif 000004
【図３】
2015216219.tif 000005
【図４】
2015216219.tif 000006
【図５】
2015216219.tif 000007
【図６】
2015216219.tif 000008
【図７】
2015216219.tif 000009
【図８】
2015216219.tif 000010
【図９】
2015216219.tif 000011
【図１０】
2015216219.tif 000012
【図１１】
2015216219.tif 000013
【図１２】
2015216219.tif 000014
【図１３】
2015216219.tif 000015
【図１４】
2015216219.tif 000016