(57)【要約】【課題】炭化珪素層の貫通転位に面する箇所において絶縁膜に印加される電界を緩和することによって、絶縁膜の信頼性を向上する。【解決手段】炭化珪素層３０は、貫通転位ＴＤを含み、第１導電型のドリフト層２と第２導電型の電界緩和領域１２とを含む。ドリフト層２は炭化珪素層３０の第２の面Ｓ２を部分的になしている。ドリフト層２には貫通転位ＴＤが通っている。電界緩和領域１２はドリフト層２上に設けられている。電界緩和領域１２は貫通転位ＴＤの端を含む。絶縁膜６は、炭化珪素層３０の第２の面Ｓ２上に設けられており、ドリフト層２を覆う部分と貫通転位ＴＤの端を覆う部分とを有する。【選択図】図１
2015216348.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素半導体装置であって、
第１の面と前記第１の面と反対の第２の面とを有する炭化珪素層を備え、前記炭化珪素層は前記第１の面に位置する一方端と前記第２の面に位置する他方端とを有する貫通転位を含み、前記炭化珪素層は、
前記第２の面を部分的になし、前記貫通転位が通る、第１導電型のドリフト層と、
前記ドリフト層上に設けられ、前記貫通転位の前記他方端を含む、前記第１導電型と異なる第２導電型の電界緩和領域とを含み、前記炭化珪素半導体装置はさらに
前記炭化珪素層の前記第２の面上に設けられ、前記ドリフト層を覆う部分と前記貫通転位の前記他方端を覆う部分とを有する絶縁膜と、
前記絶縁膜上に設けられ、前記絶縁膜を介して前記貫通転位の前記他方端に対向する電極と、を備える、
炭化珪素半導体装置。
【請求項２】
前記炭化珪素層は、
前記第１の面から離れ前記第２の面を部分的になす前記第２導電型の複数のウェル領域を含み、前記ドリフト層は前記複数のウェル領域に挟まれたＪＦＥＴ領域を含み、前記炭化珪素層はさらに
前記第２の面に設けられ、前記ウェル領域の各々の上に位置し、前記ウェル領域によって前記ＪＦＥＴ領域から隔てられた、前記第１導電型のソース領域を含み、前記電極は前記絶縁膜を介して、前記ウェル領域のうち前記ＪＦＥＴ領域および前記ソース領域の間の部分と、前記ＪＦＥＴ領域との各々に対向するように配置されている、
請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記電界緩和領域は前記ドリフト層の前記ＪＦＥＴ領域上に位置する、
請求項２に記載の炭化珪素半導体装置。
【請求項４】
前記電界緩和領域は前記複数のウェル領域の少なくとも１つと接している、
請求項３に記載の炭化珪素半導体装置。
【請求項５】
前記電界緩和領域の前記第２導電型の不純物濃度は、前記ドリフト層の前記第１導電型の不純物濃度より高く、かつ前記ソース領域の前記第１導電型の不純物濃度より低い、
請求項２から４のいずれか１項に記載の炭化珪素半導体装置。
【請求項６】
前記電界緩和領域は、前記複数のウェル領域が互いに隣り合う方向と前記炭化珪素層の深さ方向とがなす面による断面視において、前記炭化珪素層の前記第２の面から前記深さ方向に向かってテーパ形状で延びている、
請求項１から５のいずれか１項に記載の炭化珪素半導体装置。
【請求項７】
前記絶縁膜が、前記ドリフト層および前記電界緩和領域上で均一な厚さを有する、
請求項１から６のいずれか１項に記載の炭化珪素半導体装置。
【請求項８】
前記第２の面は、面方位が（０００−１）である、
請求項１から７のいずれか１項に記載の炭化珪素半導体装置。
【請求項９】
炭化珪素基板に面する第１の面と前記第１の面と反対の第２の面とを有する炭化珪素層を準備する工程を備え、前記炭化珪素層は前記第１の面に位置する一方端と前記第２の面に位置する他方端とを有する貫通転位を含み、前記炭化珪素層は、前記第２の面を少なくとも部分的になす第１導電型のドリフト層を含み、前記ドリフト層には前記貫通転位が通っており、さらに
前記炭化珪素層の前記第２の面に熱酸化膜を形成する工程と、
ウェットエッチング法により前記熱酸化膜を除去する工程とを備え、前記熱酸化膜を除去する工程において、前記貫通転位に起因するくぼみが前記第２の面に形成され、さらに
前記熱酸化膜を除去する工程の後に、前記炭化珪素層の前記第２の面上へ導電型不純物を注入することによって前記第２の面に前記第１導電型と異なる第２導電型を有する不純物層を形成する工程と、
前記不純物層を覆い、前記炭化珪素とは異なる材料から作られ、前記第２の面の前記くぼみを埋めるエッチングマスクを形成する工程と、
前記エッチングマスクが形成された前記第２の面に対してドライエッチングを行なうことで前記不純物層のうち前記第２の面の前記くぼみに位置する部分を残しつつ前記不純物層を部分的に除去することによって、前記不純物層から、前記ドリフト層上に設けられ前記貫通転位の前記他方端を含む前記第２導電型の電界緩和領域を形成する工程と、
前記炭化珪素層の前記第２の面上に、前記貫通転位の前記他方端を覆う絶縁膜を形成する工程と、
前記絶縁膜上に、前記絶縁膜を介して前記貫通転位の前記他方端に対向する電極を形成する工程と、を備える、
炭化珪素半導体装置の製造方法。
【請求項１０】
前記エッチングマスクを形成する工程は、酸化珪素膜を堆積することによって行なわれる、
請求項９に記載の炭化珪素半導体装置の製造方法。
【請求項１１】
前記電界緩和領域を形成する工程は、前記エッチングマスクの材料のエッチングレートに対する炭化珪素のエッチングレートの比が０．７０以上０．９５以下であるエッチング条件でドライエッチングを行なう工程を含む、
請求項１０に記載の炭化珪素半導体装置の製造方法。
【請求項１２】
前記エッチング条件でのドライエッチングは、ＣＦ4およびＯ2を含むプロセスガスを用いて行なわれる、
請求項１１に記載の炭化珪素半導体装置の製造方法。
【請求項１３】
前記プロセスガス中のＯ2濃度は２０％以上４０％以下である、
請求項１２に記載の炭化珪素半導体装置の製造方法。
【請求項１４】
炭化珪素基板に面する第１の面と前記第１の面と反対の第２の面とを有する炭化珪素層を準備する工程を備え、前記炭化珪素層は前記第１の面に位置する一方端と前記第２の面に位置する他方端とを有する貫通転位を含み、前記炭化珪素層は、前記第２の面を少なくとも部分的になす第１導電型のドリフト層を含み、前記ドリフト層には前記貫通転位が通っており、さらに
前記炭化珪素層の前記第２の面を、酸素ガスを５０％以上含むガス中でドライエッチングし、前記貫通転位に起因するくぼみを前記第２の面に形成する工程と、
前記くぼみが形成された前記炭化珪素層の前記第２の面上へ導電型不純物を注入することによって前記第２の面に前記第１導電型と異なる第２導電型を有する不純物層を形成する工程と、
前記不純物層を覆い、前記炭化珪素とは異なる材料から作られ、前記第２の面の前記くぼみを埋めるエッチングマスクを形成する工程と、
前記エッチングマスクが形成された前記第２の面に対してドライエッチングを行なうことで前記不純物層のうち前記第２の面の前記くぼみに位置する部分を残しつつ前記不純物層を部分的に除去することによって、前記不純物層から、前記ドリフト層上に設けられ前記貫通転位の前記他方端を含む前記第２導電型の電界緩和領域を形成する工程と、
前記炭化珪素層の前記第２の面上に、前記貫通転位の前記他方端を覆う絶縁膜を形成する工程と、
前記絶縁膜上に、前記絶縁膜を介して前記貫通転位の前記他方端に対向する電極を形成する工程と、を備える、
炭化珪素半導体装置の製造方法。
【請求項１５】
前記第２の面は、面方位が（０００−１）である、
請求項９から１４のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素半導体装置およびその製造方法に関し、特に、貫通転位を有する炭化珪素層を含む炭化珪素半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
炭化珪素半導体装置、すなわち炭化珪素（ＳｉＣ）層を有する半導体装置、を電力用半導体装置として用いるに際して、その信頼性を向上するための検討が活発に行なわれている。ＳｉＣ自体は高い絶縁破壊強度を有することから、装置における絶縁破壊は、ＳｉＣ層ではなくその上に設けられた絶縁膜において生じやすい。よって信頼性を確保するためには絶縁膜の劣化を防止することが重要である。特に、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）およびＩＧＢＴ(Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ)のように絶縁ゲート構造を有する装置においては、ゲート絶縁膜の絶縁破壊を防ぐことが望まれる。
【０００３】
実用的な電力用半導体装置としてのＳｉＣ−ＭＯＳＦＥＴまたはＩＧＢＴは、通常、ｎ型のドリフト層を介して互いに隣り合うｐ型のウェル領域を有する。ドリフト層のうちウェル領域に挟まれた領域は、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ−Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）領域とも称される。電力用半導体装置がオフ状態にある際には、ＪＦＥＴ領域直上のゲート絶縁膜に高電界が印加される。このため、絶縁膜の絶縁破壊はＪＦＥＴ領域上において特に生じやすく、よってこれを防ぐための検討がなされている。
【０００４】
特開２０１１−０６０９３０号公報（特許文献１）によれば、対向するｐウェル領域の間にｎ-層を介して形成されたｐ-領域が形成されている。すなわち、ＪＦＥＴ領域のゲート絶縁膜下にｐ-領域が形成されている。このためＭＯＳＦＥＴがオフ状態のときに、ＪＦＥＴ領域上部の空乏化が促進される。したがって、ＪＦＥＴ領域上部のゲート絶縁膜にかかる電界強度を、この領域が無い場合に比較して、低く抑えることが可能となる。よって素子に高電圧がかかった場合のゲート絶縁膜の破壊が抑制され、かつ、ゲート絶縁膜の信頼性が向上する。特開２０１１−２１１０２０号公報（特許文献２）によれば、互いに隣り合うｐボディ領域には、エピタキシャル層に電界緩和層としてのｐ-領域が形成されている。
【０００５】
特開２０１３−２５４８２６号公報（特許文献３）によれば、ｎ型のチャネルドープ領域が設けられたＳｉＣ−ＭＯＳＦＥＴが開示されており、ＳｉＣ層に貫通転位がある場合に絶縁破壊が特に懸念されることが指摘されている。チャネルドープ領域はウェル領域上およびドリフト層上にわたって形成されている。ゲート電極に正の電圧が印加されると、ウェル領域上のチャネルドープ領域に電流の経路が形成される。この状態でドレイン電極に正の電圧が印加されると、ドレイン電極から炭化珪素基板、ドリフト層、チャネルドープ領域、ソース領域を経てソース電極に電流が流れる。貫通転位が存在する部分の周囲のドリフト層表面にはくぼみが設けられており、貫通転位が存在する部分にはチャネルドープ領域が形成されていない。このため、最も素子破壊が懸念される部分の電界集中が緩和され、素子の信頼性が向上する。またドリフト層の表面において、貫通転位が存在する領域（くぼみ）には電界を緩和するためのｐ型層が拡散されている。このため、最も破壊が懸念される部分の電界集中がより積極的に緩和され、さらなる信頼性の向上が実現される。
【０００６】
上記特許文献３の半導体装置の製造方法においては、ドリフト層の熱酸化が行なわれる。この際、貫通転位が存在する部分のドリフト層表面が増速酸化される。増速酸化膜が形成された部分はくぼみとなる。次に、チャネル抵抗を低減させるためのチャネルドープ領域が形成される。次に酸化膜が除去される。次にＡｌイオンを注入することで、ドリフト層表面の貫通転位が存在する領域（くぼみ）にｐ型層が拡散形成される。ｐ型層の不純物濃度は、ドリフト層の不純物濃度よりも高くチャネルドープ領域の不純物濃度と同様もしくはそれよりも低くなるような条件であり、ｐ型層の形成深さは、チャネルドープ領域と同様かそれよりも浅くなるようにされる。このような条件でイオン注入が行なわれると、貫通転位が存在するドリフト層表面にセルフアライン的にｐ型層が形成される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１１−０６０９３０号公報
【特許文献２】特開２０１１−２１１０２０号公報
【特許文献３】特開２０１３−２５４８２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記特許文献１および２の技術は、ＪＦＥＴ領域の一部にｐ-領域（電界緩和領域）をパターン設計に従って配置するものであり、電界緩和領域を貫通転位の位置に応じて配置するものではない。本発明者らの検討によれば、このような場合、貫通転位に起因した信頼性の低下が懸念される。
【０００９】
上記特許文献３の技術においては、ｐ型層を貫通転位の位置にセルフアライン的に形成することができるが、その前提としてチャネルドープ領域が必ず設けられなければならないという制約がある。このため、これ以外の技術が求められる場合も多い。
【００１０】
本発明は以上のような課題を解決するためになされたものであり、その目的は、ＳｉＣ層の貫通転位に面する箇所において絶縁膜に印加される電界を緩和することによって、絶縁膜の信頼性を向上することができる炭化珪素半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明の炭化珪素半導体装置は炭化珪素層と絶縁膜と電極とを有する。炭化珪素層は、第１の面と、第１の面と反対の第２の面とを有する。炭化珪素層は、第１の面に位置する一方端と第２の面に位置する他方端とを有する貫通転位を含む。炭化珪素層は、第１導電型のドリフト層と、第１導電型と異なる第２導電型の電界緩和領域とを含む。ドリフト層は第２の面を部分的になしている。ドリフト層には貫通転位が通っている。電界緩和領域はドリフト層上に設けられている。電界緩和領域は貫通転位の他方端を含む。絶縁膜は、炭化珪素層の第２の面上に設けられており、ドリフト層を覆う部分と貫通転位の他方端を覆う部分とを有する。電極は、絶縁膜上に設けられており、絶縁膜を介して貫通転位の他方端に対向している。
【００１２】
本発明の炭化珪素半導体装置の製造方法は、以下の工程を有する。
【００１３】
炭化珪素基板に面する第１の面と第１の面と反対の第２の面とを有する炭化珪素層が準備される。炭化珪素層は第１の面に位置する一方端と第２の面に位置する他方端とを有する貫通転位を含む。炭化珪素層は、第２の面を少なくとも部分的になす第１導電型のドリフト層を含む。ドリフト層には貫通転位が通っている。
【００１４】
炭化珪素層の第２の面に熱酸化膜が形成される。ウェットエッチング法により熱酸化膜が除去される。熱酸化膜を除去する工程において、貫通転位に起因するくぼみが第２の面に形成される。熱酸化膜を除去する工程の後に、炭化珪素層の第２の面上へ導電型不純物を注入することによって第２の面に第１導電型と異なる第２導電型を有する不純物層が形成される。不純物層を覆い、炭化珪素とは異なる材料から作られ、第２の面のくぼみを埋めるエッチングマスクが形成される。エッチングマスクが形成された第２の面に対してドライエッチングを行なうことで不純物層のうち第２の面のくぼみに位置する部分を残しつつ不純物層を部分的に除去することによって、不純物層から、ドリフト層上に設けられ貫通転位の他方端を含む第２導電型の電界緩和領域が形成される。炭化珪素層の第２の面上に、貫通転位の他方端を覆う絶縁膜が形成される。絶縁膜上に、絶縁膜を介して貫通転位の他方端に対向する電極が形成される。
【発明の効果】
【００１５】
本発明によれば、貫通転位の端を含む電界緩和領域がドリフト層上に設けられる。これにより、貫通転位に面する箇所においてゲート絶縁膜に印加される電界が緩和される。よってゲート絶縁膜の信頼性を向上することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態１における炭化珪素半導体装置のユニットセルの構成を概略的に示す部分断面図（Ａ）、および、ウェル領域間に貫通転位が位置する場合のユニットセルの構成を概略的に示す部分断面図（Ｂ）である。
【図２】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１工程を図１（Ｂ）の視野で概略的に示す部分断面図である。
【図３】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第２工程を図１（Ｂ）の視野で概略的に示す部分断面図である。
【図４】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第３工程を図１（Ｂ）の視野で概略的に示す部分断面図である。
【図５】図４の上面のＡＦＭ（Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）の測定結果の一例を示す図である。
【図６】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第４工程を図１（Ｂ）の視野で概略的に示す部分断面図である。
【図７】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第５工程を図１（Ｂ）の視野で概略的に示す部分断面図である。
【図８】図７の上面のＡＦＭの測定結果の一例を示す図である。
【図９】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第６工程を図１（Ｂ）の視野で概略的に示す部分断面図である。
【図１０】図９の上面のＡＦＭの測定結果の一例を示す図である。
【図１１】図９でのエッチングが最適ではないエッチングレート条件で行なわれた場合に得られる構造の例を示す部分断面図である。
【図１２】図１１においてエッチングマスクが除去された構造を示す部分断面図である。
【図１３】図１２の上面のＡＦＭの測定結果の一例を示す図である。
【図１４】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第７工程を図１（Ｂ）の視野で概略的に示す部分断面図である。
【図１５】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第８工程を図１（Ｂ）の視野で概略的に示す部分断面図である。
【図１６】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第９工程を図１（Ｂ）の視野で概略的に示す部分断面図である。
【図１７】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１０工程を図１（Ｂ）の視野で概略的に示す部分断面図である。
【図１８】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１１工程を図１（Ｂ）の視野で概略的に示す部分断面図である。
【図１９】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１２工程を図１（Ｂ）の視野で概略的に示す部分断面図である。
【図２０】従来の通常のｎ型ＭＯＳ構造についての、空乏モードＴＤＤＢ測定結果の一例をワイブルプロットで示すグラフ図（Ａ）、および、蓄積モードＴＤＤＢ測定結果の一例をワイブルプロットで示すグラフ図（Ｂ）である。
【図２１】従来の通常のｎ型ＭＯＳ構造のＴＤＤＢ測定後における破壊箇所と貫通転位との間の位置関係の例を説明するための顕微鏡写真である。
【図２２】本発明の実施の形態２における炭化珪素半導体装置の製造方法において、貫通転位ＴＤが存在する位置に凹形状を形成する方法を説明するための断面図である。
【図２３】本発明の実施の形態２における炭化珪素半導体装置の製造方法において、酸素ガスを５０％以上含むガス中でドライエッチングされたドリフト層の上面ＳＥＭ像である。
【発明を実施するための形態】
【００１７】
実施の形態１．
以下、図面に基づいて本発明の実施の形態１について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
【００１８】
（構成）
図１（Ａ）は、本実施の形態における炭化珪素半導体装置としてのＭＯＳＦＥＴのユニットセルの構成を部分的に示す部分断面図であり、貫通転位が存在しない通常領域ＵＡにおけるＭＯＳＦＥＴの構成を示している。図１（Ｂ）は上記ＭＯＳＦＥＴの構成を、ウェル領域３間の貫通転位ＴＤが存在する貫通転位領域ＵＢにおいて概略的に示す部分断面図である。貫通転位ＴＤは具体的には、＜０００１＞方向に沿う、ＳｉＣ層３０のらせん転位である。
【００１９】
なおＭＯＳＦＥＴはユニットセル（図１（Ａ））による周期的構造を有するが、結晶欠陥である貫通転位ＴＤ（図１（Ｂ））はこの周期的構造とは無関係にランダムな位置に発生する。電界緩和領域１２はウェル領域３間の貫通転位ＴＤの位置に対応して配置される。
【００２０】
図１（Ａ）および（Ｂ）を参照して、ＭＯＳＦＥＴ（炭化珪素半導体装置）はＳｉＣ基板１（炭化珪素基板）とＳｉＣ層３０（炭化珪素層）とゲート絶縁膜６（絶縁膜）とゲート電極７（電極）とソース電極８とドレイン電極９とを有する。
【００２１】
ＳｉＣ基板１は、ＳｉＣから作られたｎ型（第１導電型）基板である。ＳｉＣ基板１のｎ型不純物の濃度は後述するドリフト層２の不純物濃度よりも高い。よってＳｉＣ基板１の抵抗率はドリフト層２の抵抗率よりも低い。ＳｉＣ基板１は単結晶構造を有する。ＳｉＣ基板１の結晶構造は六方晶系であり、好ましくはポリタイプ４Ｈを有する。ＳｉＣ基板１の表面（図における上面）の面方位は（０００１）面である。
【００２２】
ＳｉＣ層３０は、ＳｉＣ基板１に面する下面Ｓ１（第１の面）と、上面Ｓ２（第１の面と反対の第２の面）とを有する。ＳｉＣ層３０は、下面Ｓ１に位置する下端（一方端）と上面Ｓ２に位置する上端（他方端）とを有する貫通転位ＴＤを含む。ＳｉＣ層の厚さは、たとえば１〜１００μｍである。
【００２３】
ＳｉＣ層３０はＳｉＣ基板１の上面上に設けられている。ＳｉＣ層３０は、ｎ型のドリフト層２と、ｐ型（第１導電型と異なる第２導電型）の複数のウェル領域３と、ｐ型の電界緩和領域１２とを含む。
【００２４】
ドリフト層２は上面Ｓ２を部分的になしている。ドリフト層２には貫通転位ＴＤが通っている。ドリフト層２の最大厚さは、ＳｉＣ層３０の厚さに対応し、たとえば１〜１００μｍである。
【００２５】
ウェル領域３は下面Ｓ１から離れており上面Ｓ２を部分的になしている。ドリフト層２は、互いに隣り合うウェル領域３に挟まれたＪＦＥＴ領域ＪＲを含む。ウェル領域３はソース領域４およびＪＦＥＴ領域ＪＲの間でゲート絶縁膜６に直接面している。ＪＦＥＴ領域ＪＲは上面Ｓ２上において、ウェル領域３が互いに隣り合う方向（図１（Ａ）における横方向）に沿って、幅ＷＪを有する。ＪＦＥＴ領域ＪＲのうちゲート絶縁膜６に面する部分が有するドナー（導電型不純物）は、イオン注入によるものではなく、ドリフト層２の堆積中に添加されたもののみからなることが好ましい。
【００２６】
電界緩和領域１２はドリフト層２上に設けられている。電界緩和領域１２は、貫通転位ＴＤの上端を含むように上面Ｓ２に配置されている。電界緩和領域１２はドリフト層２のＪＦＥＴ領域ＪＲ上に位置する。電界緩和領域１２は、複数のウェル領域３の少なくとも１つと接しており、図１（Ｂ）においては互いに隣り合う１対のウェル領域３の各々に接している。言い換えれば、隣り合うウェル領域３の間に貫通転位ＴＤが存在する場合は、貫通転位ＴＤの上端を含むように上面Ｓ２上に電界緩和領域１２が形成されている。電界緩和領域１２のｐ型の不純物濃度は、ドリフト層２のｎ型の不純物濃度より高く、かつソース領域４のｎ型の不純物濃度より低い。
【００２７】
電界緩和領域１２は上面Ｓ２上において、ウェル領域３が互いに隣り合う方向（図１（Ｂ）における横方向）に沿って、幅ＷＥを有する。幅ＷＥは幅ＷＪ（図１（Ａ））よりも大きい。電界緩和領域１２は、ウェル領域３が互いに隣り合う方向（図１（Ｂ）における横方向）とＳｉＣ層３０の深さ方向（図１（Ｂ）における下方向）とがなす面による断面視（図１（Ｂ）の視野）において、ＳｉＣ層３０の上面Ｓ２から深さ方向に向かってテーパ形状で延びている。言い換えれば、上面Ｓ２からより深い位置であるほど、電界緩和領域１２の幅（ウェル領域３が互いに隣り合う方向における寸法）が小さくなっている。
【００２８】
ＳｉＣ層３０はさらに、上面Ｓ２に設けられウェル領域３の各々に位置する、ｎ型のソース領域４およびｐ型のコンタクト領域５を含む。ソース領域４はウェル領域３によってＪＦＥＴ領域ＪＲから隔てられている。コンタクト領域５は上面Ｓ２上においてソース領域に接している。コンタクト領域５は、上面Ｓ２からＳｉＣ層３０内へ延びることによってウェル領域３に達している。すなわちコンタクト領域５の深さはウェル領域３の深さよりも小さい。
【００２９】
ゲート絶縁膜６は、ＳｉＣ層３０の上面Ｓ２上に設けられている。ゲート絶縁膜６は、ソース領域４の一部と、コンタクト領域５とを露出する開口部を有する。ゲート絶縁膜６は、ドリフト層２を覆う部分、すなわち、図１（Ａ）においてＪＦＥＴ領域ＪＲを覆う部分を有する。またゲート絶縁膜６は、貫通転位ＴＤの上端を覆う部分、すなわち図１（Ｂ）において電界緩和領域１２を覆う部分を有する。ゲート絶縁膜６はドリフト層２上で、すなわちＪＦＥＴ領域ＪＲ（図１（Ａ））上で均一な厚さ（図中、縦方向の寸法）を有することが好ましい。
【００３０】
ゲート電極７はゲート絶縁膜６上に設けられている。図１（Ａ）に示すように、ゲート電極７はゲート絶縁膜６を介して、ウェル領域３のうちＪＦＥＴ領域ＪＲおよびソース領域４の間の部分と、ＪＦＥＴ領域ＪＲとの各々に対向するように配置されている。また図１（Ｂ）に示すように、ゲート電極７はゲート絶縁膜６を介して貫通転位ＴＤの上端に対向している。
【００３１】
ソース電極８はＳｉＣ層３０の上面Ｓ２上においてソース領域４の一部とコンタクト領域５とに接している。ソース電極８は、ＳｉＣ層３０の上面Ｓ２上に形成されたオーミック電極である。
【００３２】
ドレイン電極９はＳｉＣ基板１の下面に接している。言い換えればドレイン電極９はＳｉＣ層３０の下面Ｓ１上にＳｉＣ基板１を介して設けられている。ドレイン電極９は、ＳｉＣ基板１の下面上に形成されたオーミック電極である。言い換えれば、ドレイン電極９は、ＳｉＣ基板１を介してＳｉＣ層３０にオーミックに接合された電極である。
【００３３】
（製造方法）
次に上記ＭＯＳＦＥＴの製造方法について、図２〜図１９を参照して説明する。なお部分断面図の視野は、図１（Ｂ）に対応する視野に対応している。すなわちこれらの部分断面図は、最終的に貫通転位領域ＵＢ（図１（Ｂ））となる部分を示している。またこれらの図からの類推が容易であることから、最終的に通常領域ＵＡとなる部分（図１（Ａ））に関する図示は省略する。
【００３４】
図２を参照して、（０００１）面を有する表面が設けられたＳｉＣ基板１が準備される。次にこの表面上におけるエピタキシャル成長によってＳｉＣ層３０が形成される。これにより、ＳｉＣ基板１に面する下面Ｓ１と、上面Ｓ２とを有するＳｉＣ層３０が準備される。ＳｉＣ層３０は、上面Ｓ２を少なくとも部分的になすドリフト層２を含み、図２においては、ＳｉＣ層３０はドリフト層２によって構成されている。言い換えれば、この工程はドリフト層２が準備される工程である。ＳｉＣ層３０のエピタキシャル成長において、通常、貫通転位ＴＤが不可避的に発生する。この結果、ドリフト層２には貫通転位ＴＤが通っている。エピタキシャル成長は、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって行ない得る。ＳｉＣ層３０（ドリフト層２）のｎ型不純物濃度（ドナー濃度）は、たとえば１×１０15〜１×１０18ｃｍ-3である。
【００３５】
図３を参照して、ＳｉＣ層３０の上面Ｓ２に熱酸化膜１１が形成される。具体的には、ＳｉＣ基板１に対して７００〜１４００℃の範囲の温度で熱酸化処理が行なわれる。熱酸化膜１１の厚さは、たとえば１０〜１０００ｎｍである。このとき、貫通転位ＴＤの近傍の領域では増速酸化が起こるため、貫通転位ＴＤがない他の領域よりもドリフト層２内へ深く熱酸化膜１１が形成される。そのため、貫通転位ＴＤが存在する位置付近の熱酸化膜１１の厚さは、貫通転位ＴＤが存在しない位置の熱酸化膜１１の厚さに比べて大きくなる。熱酸化膜１１は、ＳｉＣからなるドリフト層２を消費して形成される。つまり、熱酸化膜１１が形成された後のドリフト層２と熱酸化膜１１との界面は、貫通転位ＴＤが存在する位置で凹形状となる。
【００３６】
さらに図４および図５を参照して、ウェットエッチング法により熱酸化膜１１が除去される。これにより、貫通転位ＴＤに起因するくぼみＰＴがＳｉＣ層３０の上面Ｓ２に形成される。ウェットエッチングは、たとえばフッ化水素酸を用いて行ない得る。図４の断面視において、くぼみＰＴの最も広いところの幅は、５．０μｍ以下が好ましく、０．１μｍ以上２．０μｍ以下がより好ましい。
【００３７】
図６を参照して、次に、ＳｉＣ層３０の上面Ｓ２上へアクセプタ（導電型不純物）を注入することによって、上面Ｓ２に、ｐ型を有する不純物層１３が形成される。不純物層１３は、電界緩和領域１２（図１（Ｂ）参照）になる部分を含む。アクセプタの注入は、たとえばホウ素（Ｂ）のイオン注入により行なわれる。イオン注入は上面Ｓ２の全体に行なわれてよく、パターンを有する注入マスクを用いる必要は特にない。
【００３８】
図６においては、注入イオンがＳｉＣ基板１の上面Ｓ２と垂直方向（図中、縦方向）に入射された場合を示す。この場合、注入イオンがドリフト層２の上面Ｓ２に到達してからドリフト層２の深さ方向に注入される距離は、ドリフト層２の全面でほぼ均一となる。このため、くぼみＰＴの箇所、すなわち電界緩和領域１２となる部分、では、不純物層１３は、ドリフト層２の深さ方向に向かって先細りとなるテーパ形状を有する。イオンの注入方向が垂直方向から大きく異なっていなければ、上記テーパ形状が得られる。なお注入角度が大きいときのテーパ形状は、図６のものと異なり、左右非対称となり得る。
【００３９】
なおアクセプタはホウ素の代わりに、アルミニウム、ガリウムであってもよい。注入されるｐ型不純物の濃度（アクセプタ濃度）は、ドリフト層２のドナー濃度よりも高く、たとえば１×１０15〜１×１０20ｃｍ-3の範囲内である。またイオン注入の深さは、ドリフト層２の厚さを超えない０．５〜３μｍ程度とされる。
【００４０】
図７および図８を参照して、不純物層１３を覆い、上面Ｓ２のくぼみＰＴを埋めるエッチングマスク１４が形成される。エッチングマスク１４は、ＳｉＣとは異なる材料から作られ、酸化珪素膜を堆積することによって形成されることが好ましい。エッチングマスク１４としての酸化珪素膜は、たとえば、ＣＶＤ法による堆積によって行なわれる。エッチングマスク１４は、くぼみＰＴを埋めつつ、平坦な表面を有するものが好ましい。このため、エッチングマスク１４となる膜の堆積後、この膜の平坦化が行なわれることが好ましい。この平坦化処理は、アニール処理による膜の表面のリフローによって行ない得る。酸化珪素膜に対するリフローは、たとえば、８００〜１５００℃の不活性ガス中でのアニール処理により行なわれる。
【００４１】
次に、エッチングマスク１４が形成された上面Ｓ２に対してドライエッチングが行なわれる。ドライエッチングは、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により行なわれ得る。エッチングは上面Ｓ２の全体に行なわれてよく、パターンを有するエッチングマスクを用いる必要は特にない。
【００４２】
さらに図９および図１０を参照して、上記エッチングの進行にともない、不純物層１３のうち上面Ｓ２のくぼみＰＴに位置する部分を残しつつ、不純物層１３が部分的に除去される。これによって不純物層１３から、ドリフト層２上に設けられた電界緩和領域１２が形成される。電界緩和領域１２は貫通転位ＴＤの上端を含む。不純物層１３のうちくぼみＰＴにおいて電界緩和領域１２が選択的に残存するのは、エッチングマスク１４（図７）の厚さが、くぼみＰＴの外側の領域よりもくぼみＰＴの内側の領域において大きいためである。
【００４３】
なおエッチングがより進行することによって、くぼみＰＴが消失し、上面Ｓ２が平坦化されてもよい。
【００４４】
ここで、ＲＩＥの炭化珪素および酸化珪素の間でのエッチングレート比は適切に選択されなければならない。具体的には、エッチングマスクの材料である酸化珪素のエッチングレートに対する炭化珪素のエッチングレートの比（エッチングレート比）が０．７０以上０．９５以下であるエッチング条件でドライエッチングが行なわれる。エッチングレート比が過大、たとえば１以上、であると、エッチングマスク１４に比してＳｉＣ層３０のエッチングが過度に速く進行する（図１１）。この結果、エッチング後のＳｉＣ層３０の上面Ｓ２には、くぼみＰＴを取り囲む側面を有する、電界緩和領域１２の突起が形成されてしまう（図１２および図１３参照）。この突起形状はゲート絶縁膜６（図１（Ｂ））における電界集中を引き起こすことで、ゲート信頼性を低下させる。一方、過度に低いエッチングレート比は、エッチングマスク１４のマスク能力が低いことを意味し、電界緩和領域１２を残すことが困難になる。
【００４５】
我々は詳細な実験により、エッチングレート比を０．７０以上０．９５以下とするエッチング条件が、ＣＦ4およびＯ2を含むプロセスガスを用いることで得られることを見出した。具体的には、プロセスガスとしてＣＦ4／Ｏ2混合ガスを用いたＲＩＥにおいて、プロセスガス中のＯ2濃度を２０％以上４０％以下とすることにより、エッチングレート比を０．７０以上０．９５以下とすることができた。このようなエッチング条件を用いることで、図９に示されるような形状で電界緩和領域１２を形成することができる。
【００４６】
なお、ドライエッチングの前に、エッチングマスク１４を薄くするためのウェットエッチングが行なわれてもよい。このウェットエッチングは、たとえばフッ化水素酸を用いて行ない得る。
【００４７】
図１４を参照して、幅ＷＪの間隔を空けて互いに隣り合うウェル領域３が形成される。幅ＷＪは電界緩和領域１２の幅ＷＥよりも小さくされることが好ましい。これにより、電界緩和領域１２がウェル領域３の間に位置する場合には、電界緩和領域１２がウェル領域３の少なくとも１つに接することになる。なお、この幅ＷＪ＜幅ＷＥの関係は、必ずしもイオン注入時点で満たされている必要はなく、後述する活性化アニール後において満たされていればよい。
【００４８】
ウェル領域３の形成のためには、まず上面Ｓ２上にレジストマスク（図示せず）が形成される。次に上面Ｓ２中へｐ型不純物（アクセプタ）がイオン注入により添加される。その後、レジストマスクが除去される。これによりドリフト層２上にウェル領域３が形成される。
【００４９】
アクセプタとしては、たとえばアルミニウム、ホウ素またはガリウムが用いられる。注入されるｐ型不純物の濃度（アクセプタ濃度）は、ドリフト層２のドナー濃度よりも高く、たとえば１×１０15〜１×１０19ｃｍ-3の範囲内である。またイオン注入の深さは、ドリフト層２の厚さを超えない０．５〜３μｍ程度とされる。
【００５０】
なお、図１４では電界緩和領域１２が隣り合うウェル領域３の間に形成される場合を示したが、電界緩和領域１２は、上面Ｓ２においてランダムに位置し得る貫通転位ＴＤが現れる場所に形成されるため、電界緩和領域１２が１つのウェル領域３にのみ接したり、ウェル領域３に含有されたりする場合もあり得る。
【００５１】
図１５を参照して、ウェル領域３の各々の上にソース領域４が形成される。具体的には、まず上面Ｓ２上にレジストマスク（図示せず）が形成される。次に上面Ｓ２中へｎ型不純物（ドナー）がイオン注入により添加される。その後、レジストマスクが除去される。これにより、ウェル領域３内にソース領域４がウェル領域３よりも浅く形成される。
【００５２】
ドナーとしては、たとえば窒素、リンまたはヒ素が用いられる。注入されるｎ型不純物の濃度（ドナー濃度）は、電界緩和領域１２のアクセプタ濃度よりも高い。言い換えれば、電界緩和領域１２のアクセプタ濃度はソース領域４のドナー濃度よりも低い。このようにすることによって、ソース領域４が形成される場所に貫通転位ＴＤが存在することによって電界緩和領域１２がソース領域４内に形成されていたとしても、電界緩和領域１２のアクセプタ濃度よりも高いドナー濃度で不純物濃度を注入することによって、ｎ型への導電型の反転が可能となる。よって、ｎ型のソース領域４がｐ型領域で分断されることが防がれる。
【００５３】
ソース領域４のドナー濃度は、たとえば１×１０18〜１×１０20ｃｍ-3の範囲内である。またイオン注入の深さは、ウェル領域３の深さよりも小さく、０．１〜２μｍ程度とされる。
【００５４】
図１６を参照して、ウェル領域３の各々の上にコンタクト領域５が形成される。具体的には、まず上面Ｓ２上にレジストマスク（図示せず）が形成される。次に上面Ｓ２中へｐ型不純物（アクセプタ）がイオン注入により添加される。その後、レジストマスクが除去される。これにより、ウェル領域３内にソース領域４に隣接するコンタクト領域５が形成される。
【００５５】
アクセプタとしては、たとえばアルミニウム、ホウ素またはガリウムが用いられる。注入されるｐ型不純物の濃度（アクセプタ濃度）は、たとえば１×１０19〜１×１０21ｃｍ-3の範囲内である。またイオン注入の深さは、０．１〜２．１μｍ程度で、ソース領域４より深いものとされる。
【００５６】
次に、ウェル領域３、ソース領域４、コンタクト領域５および電界緩和領域１２が形成されたドリフト層２、すなわちＳｉＣ層３０が設けられＳｉＣ基板１が、熱処理装置によって、たとえばアルゴンなどの不活性ガス雰囲気中で、１３００〜２１００℃の範囲でアニールされる。これにより、イオン注入されたホウ素、アルミニウムまたは窒素などの不純物が電気的に活性化される。
【００５７】
このとき、電界緩和領域１２に注入されたホウ素またはアルミニウムは、高温アニールにより横方向に拡散する。この拡散により、ユニットセルが配置された有効領域において、ウェル領域３に接触していなかった電界緩和領域１２がウェル領域３に接触し得る。なお図１４に示すようにイオン注入時点で幅ＷＥ＞幅ＷＪが満たされている場合は、上記の拡散作用に依存せずに、電界緩和領域１２とウェル領域３との接触が確保される。
【００５８】
図１７を参照して、上面Ｓ２における、７００〜１４００℃の範囲の温度での熱酸化、または、ＣＶＤ法などの堆積法による積層プロセスにより、ＳｉＣ層３０の上面Ｓ２上にゲート絶縁膜６が形成される。ゲート絶縁膜６は貫通転位ＴＤの上端を覆う。ゲート絶縁膜６の膜厚は１０〜２００ｎｍの範囲内である。
【００５９】
ここで、ゲート絶縁膜６が熱酸化によって形成される場合、貫通転位ＴＤによる増速酸化のために、ゲート絶縁膜６と電界緩和領域１２との境界が凹形状となる作用が働く。前述したエッチング後にくぼみＰＴが残っていた場合（図９参照）、その凹形状がより深いものとなる。逆にくぼみＰＴが消失していた場合は、再度、凹形状が形成される。この電界緩和領域１２の凹形状は、その上に設けられるゲート絶縁膜６における電界集中の原因となることから、あまり大きくないこと、または存在しないことが好ましい。ゲート絶縁膜６が堆積法により形成される場合、上述した増速酸化を避けることができるので、凹形状をより小さくすること、または凹形状を存在させないことが可能となる。
【００６０】
ゲート絶縁膜６が堆積法により形成された場合、ドリフト層２および電界緩和領域１２上のゲート絶縁膜６の膜厚は、プロセスに起因した膜厚分布を無視し得る誤差と考えれば、均一である。一方、熱酸化法により形成した場合、増速酸化により、貫通転位ＴＤ上のゲート絶縁膜６の厚さは、その他の箇所のゲート絶縁膜６の厚さに比べて厚くなる。プロセス起因の膜厚分布があっても、熱酸化法のように、貫通転位ＴＤ箇所のみ局所的に膜厚が大きくなることはない。
【００６１】
図１８を参照して、ゲート絶縁膜６上にゲート電極７が形成される。ゲート電極７は断面視において、その一方端（図中、左端）および他方端（図中、右端）が、互いに隣り合うソース領域４の一方のもの（図中、左側のソース領域４）および他方のもの（図中、右側のソース領域４）のそれぞれに対向するような形状にパターニングされる。またゲート電極７はゲート絶縁膜６を介して貫通転位ＴＤの上端に対向する部分を有する。ゲート電極７の形成は、ＣＶＤ法による多結晶珪素膜の堆積と、フォトリソグラフィおよびエッチング技術によるパターニングとにより形成され得る。
【００６２】
図１９を参照して、ソース電極８が形成される。具体的には、まず、ゲート電極７が形成された部位およびその周囲を残して、ゲート絶縁膜６のうち、ソース領域４の表面の一部からコンタクト領域５の表面にまたがる部位が除去される。そしてＳｉＣ層３０の上面Ｓ２のうち、上記除去により露出された、ソース領域４の表面の一部からコンタクト領域５の表面の一部にまたがる部位に、ソース電極８が形成される。ソース電極８の材料としては、たとえばニッケル、チタン、アルミニウム、モリブデン、クロム、白金、タングステン、タンタル、ニオブ、珪素もしくは炭化チタン、これらの窒化物、またはこれらの合金が用いられる。
【００６３】
再び図１（Ｂ）を参照して、ＳｉＣ基板１の裏面上にドレイン電極９が形成される。ドレイン電極９の材料としては、ソース電極８の材料と同様のものを用い得る。次に、ソース電極８およびドレイン電極９の各々と、これらが接触している炭化珪素とを合金化させるためのアニールが行なわれる。たとえば、温度９５０〜１０００℃、処理時間２０〜６０秒、および昇温速度１０〜２５℃／秒のアニール条件が用いられ得る。
【００６４】
以上で、図１（Ａ）および（Ｂ）に示すＭＯＳＦＥＴが完成する。
【００６５】
（動作）
次にこのＭＯＳＦＥＴのドレイン電極９に正電圧を印加して実際に動作させた場合について説明する。チャネルをオフした状態では、ｐｎ接合の逆バイアスによって素子全領域に拡がった空乏層により、ソース電極８とドレイン電極９との間は電気的に絶縁される。この時、ゲート電極７とドレイン電極９との間にも逆バイアスとほぼ同じ電圧が印加される。ＪＦＥＴ領域ＪＲではドリフト層２がゲート絶縁膜６に接するため、ＪＦＥＴ領域ＪＲ上のゲート絶縁膜６にも高電界が印加されることになる。すなわち、ＭＯＳＦＥＴのオフ状態では、ＪＦＥＴ領域ＪＲのｎ型ＭＯＳ構造は空乏状態となり、ゲート絶縁膜６に逆方向電界が印加された状態となる。
【００６６】
（予備的実験）
本発明者らは、従来の通常のｎ型ＭＯＳ構造に逆バイアスが印加された空乏モードＴＤＤＢ（ＴｉｍｅＤｅｐｅｎｄｅｎｔ  Ｄｉｅｌｅｃｔｒｉｃ  Ｂｒｅａｋｄｏｗｎ）特性を評価し、その結果、オフ状態におけるゲート絶縁膜６の信頼性を改善する必要があることに着目した。このことについて、以下に詳しく説明する。
【００６７】
図２０（Ａ）は、ｎ型ＭＯＳ構造の空乏モードＴＤＤＢ特性の測定結果である。横軸は寿命ｔBDであり、縦軸は関数Ｆによって表される値
ｌｎ  ｌｎ  ｛１／（１−Ｆ）｝
である。ここでｌｎは対数を表す。またＦ＝ｉ／Ｎである。Ｎは評価サンプル数であり、iは寿命が短いサンプルから順に１、２、３・・・Ｎに対応する数である。測定条件は、ストレス温度１５０℃、逆方向電界強度６．０ＭＶ／ｃｍとした。破壊までの寿命ｔBDのワイブル分布は、短寿命のグループである「ｇｒｏｕｐ  Ａ」と、長寿命のグループである「ｇｒｏｕｐ  Ｂ」とに明確に分類された。つまり破壊モードが２つのモードからなることが推測された。具体的には、「ｇｒｏｕｐ  Ｂ」は外因によらない絶縁膜本来の寿命を有する真性破壊群であり、それよりも早く破壊する「ｇｒｏｕｐ  Ａ」は、絶縁膜本来の寿命とは異なる外因に起因する不良破壊群である。「ｇｒｏｕｐ  Ａ」の不良破壊の原因となる外因には、一般には、プロセス起因のもの、ドリフト層内の欠陥、ゲート絶縁膜とドリフト層との界面の欠陥など、様々な要因が考えられる。
【００６８】
本発明者らは、空乏モードＴＤＤＢ測定後の貫通転位有無の調査により、「ｇｒｏｕｐ  Ａ」に相当する全ての素子で、ゲート絶縁膜を介してゲート電極に対向するドリフト層の領域に貫通転位が存在することを発見した。さらに、示す発光解析（図２１の上段）と、溶融ＫＯＨを用いた貫通転位の観察（図２１下段）とによって、「ｇｒｏｕｐ  Ａ」に相当する素子の破壊箇所と貫通転位ＴＤの箇所とが一致することを確認した。すなわち本発明者らは、貫通転位は絶縁膜の空乏モードＴＤＤＢ寿命を低下させるという特性を有し、貫通転位が存在する位置に形成された絶縁膜は逆方向電界が印加されると局所的に破壊する、ということを見出した。
【００６９】
一方、ＭＯＳＦＥＴのオン状態では、ＪＦＥＴ領域のｎ型ＭＯＳ構造は蓄積状態となり、ゲート絶縁膜に順方向電界が印加された状態となる。ｎ型ＭＯＳ構造の一般的な絶縁膜信頼性評価として、蓄積モードＴＤＤＢ特性が報告されている。
【００７０】
図２０（Ｂ）は、空乏モードＴＤＤＢ測定を行った素子と同じ構造を有する素子に対して、蓄積モードＴＤＤＢ特性を測定した結果である。縦軸および横軸の定義は図２０（Ａ）と同様である。測定条件は、ストレス温度１５０℃、順方向電界強度９．５ＭＶ／ｃｍとした。蓄積モードＴＤＤＢ特性では、ワイブルプロットは１つの直線上に沿っていた。このため蓄積モードＴＤＤＢ特性の破壊モードは真性破壊のみであると考えられる。つまり、絶縁膜の蓄積モードＴＤＤＢ特性の破壊モードは貫通転位ＴＤには依存しないと考えられる。また蓄積モードＴＤＤＢ特性で破壊した素子の破壊箇所に貫通転位が存在しないことも確認した（図２１右列）。
【００７１】
以上のように、発明者らは、貫通転位が絶縁膜の空乏モードＴＤＤＢ特性のみを劣化させることを見出した。つまり、オフ状態のＭＯＳＦＥＴにおいて、貫通転位が存在する位置のＪＦＥＴ領域上の絶縁膜は局所的に破壊しやすいことを見出した。これにより、ＭＯＳＦＥＴの絶縁膜信頼性を向上するためには、貫通転位箇所の上に形成されたゲート絶縁膜の空乏モードＴＤＤＢ特性を向上することが重要であることが判明した。
【００７２】
（作用効果）
第１に、従来の通常のＭＯＳＦＥＴ構造では、ドリフト層とゲート絶縁膜とが接する領域に貫通転位が存在する場合、その近傍で電界集中が生じ、ゲート絶縁膜が局所的に破壊してしまうという問題があった。
【００７３】
それに対して本実施の形態（図１（Ａ）および（Ｂ））によれば、ドリフト層２上、具体的にはＪＦＥＴ領域ＪＲ上、に、貫通転位ＴＤの上端を含む電界緩和領域１２が設けられる。これにより、貫通転位ＴＤの上端に面するゲート絶縁膜６への電界が、電界緩和領域１２およびドリフト層２のｐｎ接合から拡がる空乏層によって抑制される。よって貫通転位ＴＤに面する箇所においてゲート絶縁膜６に印加される電界が緩和される。よってゲート絶縁膜６の信頼性を向上することができる。すなわち、ＭＯＳＦＥＴの絶縁膜の信頼性を向上することができる。
【００７４】
第２に、ＪＦＥＴ領域内の一部にｐ型の電界緩和領域が、貫通転位とは無関係にパターン設計に基づいて設けられたＭＯＳＦＥＴ構造が従来から提案されていた。この場合、ＭＯＳＦＥＴのオン時に、キャリア電子がソース領域からＭＯＳチャネル領域を伝導してＪＦＥＴ領域に流れ込む際に電界緩和領域がエネルギー障壁になる。この結果、電気伝導が抑制されるので、オン抵抗が増大しまうという問題があった。
【００７５】
それに対して本実施の形態では、電界緩和領域１２は貫通転位ＴＤが存在する位置のみに設けられ（図１（Ｂ））、貫通転位ＴＤのないＪＦＥＴ領域ＪＲ（図１（Ａ））には設けられない。つまり、不要な箇所に設けられた電界緩和領域がオン抵抗を無駄に増大させることがない。また本実施の形態によれば電界緩和領域１２が貫通転位ＴＤの箇所にセルフアライン的に形成されるので、電界緩和領域１２の大きさを比較的小さくすることができる。よって、ＭＯＳＦＥＴのオン時に、キャリア電子がソース領域４からＭＯＳチャネル領域を伝導してＪＦＥＴ領域ＪＲに流れ込む際のエネルギー障壁になることは実質上ほとんどない。よって電気伝導が抑制されてオン抵抗が増大してしまうことがほぼ避けられる。
【００７６】
第３に、ＪＦＥＴ領域内の一部にｐ型の電界緩和領域が、ウェル領域と離れて設けられたＭＯＳＦＥＴ構造が従来から提案されていた。この場合、オフ時の電界緩和領域の電位が安定せず、よって十分な電界緩和が得られないという問題があった。
【００７７】
それに対して本実施の形態では、電界緩和領域１２はウェル領域３の少なくとも１つと接触している。これにより電界緩和領域１２の電位がソース電極８の電位に安定して追随する。よって電界緩和領域１２による十分な電界緩和効果が得られる。
【００７８】
さらに本実施の形態によれば、電界緩和領域１２のアクセプタ濃度はドリフト層２のドナー濃度より高い。これにより、ドリフト層２上へのドナーの添加によってｐ型の電界緩和領域１２を設けることができる。また電界緩和領域１２のアクセプタ濃度はソース領域４のドナー濃度より低い。これにより、電界緩和領域１２上へのドナーの添加によってｎ型のソース領域４を設けることができる。
【００７９】
上記においては電界緩和領域によって、ＭＯＳＦＥＴのＪＦＥＴ領域に存在する貫通転位上のゲート絶縁膜の信頼性を向上させる場合について述べた。しかしながらＭＯＳＦＥＴの、たとえば終端領域などに、ＭＯＳ構造がある場合に、そのＭＯＳ構造において貫通転位が存在する位置に形成された絶縁膜の信頼性を向上する効果が得られるのは言うまでもない。
【００８０】
（変形例）
なお上記本実施の形態においては電界緩和領域１２がウェル領域３とつながっているが（図１（Ｂ）参照）、電界緩和領域の電位安定性が特に問題でない場合は、電界緩和領域がウェル領域と離れて孤立していてもよい。この場合、幅ＷＥ＞幅ＷＪ（図１（Ａ）および（Ｂ）参照）が満たされる必要はない。よって電界緩和領域の大きさをより小さくし得る。
【００８１】
炭化珪素基板の表面の面方位は（０００１）に限定されるものではなく、たとえば（０００−１）または（１１−２０）とされてもよい。またこの表面は、これら面方位に対してオフ角を有してもよい。
【００８２】
また選択的なイオン注入をする際に用いられるマスクは、レジストマスクに限定されるものではなく、酸化膜からなるマスクが用いられてもよい。
【００８３】
またＭＯＳＦＥＴについて詳しく説明したが、炭化珪素半導体装置はＭＯＳＦＥＴ以外のＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｉｔｏｒ）であってもよい。また炭化珪素半導体装置はＭＩＳＦＥＴに限定されるものではなく、たとえばＩＧＢＴであってもよい。ＩＧＢＴを得るには、たとえばＳｉＣ基板１（図１（Ａ）および（Ｂ））の導電型をｎ型の代わりにｐ型とすればよい。
【００８４】
また第１および第２導電型のそれぞれがｎ型およびｐ型の場合について説明したが、これらの導電型は互いに入れ替えられてもよく、この場合、ドナーおよびアクセプタも入れ替えられる。導電型不純物を添加するための複数のイオン注入工程の順番は入れ替えが可能である。これにより、たとえば、ｎチャネルＭＯＳＦＥＴに代わりｐチャネルＭＯＳＦＥＴが得られる。
【００８５】
実施の形態２．
図２２は、本実施の形態２に係る炭化珪素半導体装置の製造方法において、貫通転位ＴＤが存在する位置で凹形状を形成する方法を説明するための断面図である。本実施の形態では、図２で示されるドリフト層２の上面Ｓ２を、酸素ガスを５０％以上含むガス中でドライエッチングすることにより凹形状を形成することを特徴とする。それ以外については、実施の形態１と同様である。
【００８６】
実施の形態１では、貫通転位ＴＤが存在する位置のドリフト層２と熱酸化膜１１との界面を凹形状とするために、図３及び図４で示されるように熱酸化膜１１を形成後、ウェットエッチング法によって熱酸化膜１１を除去する方法を説明した。本実施の形態２では、図２２に示すように、ドリフト層２の上面Ｓ２を、酸素ガスを５０％以上含むガス中でドライエッチンすることによって貫通転位ＴＤが存在する位置のドリフト層２と熱酸化膜１１との界面を凹形状とする。
【００８７】
ドライエッチングは、たとえばＲＩＥにより行われ得る。エッチングは上面Ｓ２の全体に行なわれてよく、パターンを有するエッチングマスクを用いる必要は特にない。このとき、貫通転位ＴＤの近傍の領域では、エッチングガス中の酸素ガスによる増速酸化と、エッチングとが同時に起こるため、貫通転位ＴＤが存在する位置で凹形状が形成される。これにより、貫通転位ＴＤに起因するくぼみＰＴがドリフト層２の上面Ｓ２に形成される。
【００８８】
図２３に、酸素ガスを５０％以上含むガス中でドライエッチングされたドリフト層２の上面Ｓ２の上面ＳＥＭ像を示す。尚、図２３の点線で囲まれた位置は、図２２の点線で囲まれた位置に相当する。本実施の形態２で用いた方法により、貫通転位ＴＤの位置にくぼみＰＴが形成されることが確認できる。
【００８９】
図２２の断面視において、くぼみＰＴの最も広いところの幅は、５．０μｍ以下が好ましく、０．１μｍ以上２．０μｍ以下がより好ましい。
【００９０】
本実施の形態によれば、ドライエッチング工程のみによって、ドリフト層２の上面Ｓ２のうち貫通転位ＴＤが存在する位置に、選択的に凹形状を形成することができる。つまり、プロセスの容易化かつ低コスト化が可能である。
【００９１】
また、ＳｉＣ基板１の第２の面が（０００１）面の場合は、熱酸化法とウェットエッチング処理によって比較的容易にくぼみＰＴを形成できるが、ＳｉＣ基板１が（０００−１）面の場合、（０００１）面と比べてドリフト層２の熱酸化速度が遥かに大きい。そのため、（０００−１）面では貫通転位ＴＤの存在する位置のみの熱酸化膜を厚く形成するように制御することが難しい。すなわち、貫通転位ＴＤの存在する位置と、貫通転位ＴＤの存在しない位置とのドリフト層２の熱酸化膜厚の比が小さく、実施の形態１による方法ではくぼみＰＴを形成することが容易ではない。
【００９２】
本実施の形態を用いれば、ＳｉＣ基板１が（０００−１）面であっても、ドリフト層２の熱酸化の進行と同時にドライエッチングが進行するので、見かけ上、熱酸化速度を遅くすることができる。従って、貫通転位ＴＤの位置にくぼみＰＴを制御性よく形成することが可能となる。
【００９３】
従って、特にＳｉＣ基板１の第２の面が（０００−１）面であるときに、本実施の形態を用いる効果が顕著に得られる。しかしながら、本実施の形態はＳｉＣ基板１の第２の面が（０００１）面であっても良いし、（１１−２０）であっても良いことは言うまでもない。
【００９４】
尚、本発明の実施の形態２では本発明の実施の形態１と相違する部分について説明し、同一または対応する部分についての説明は省略した。
【００９５】
本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【００９６】
Ｓ１  下面（第１の面）、Ｓ２  上面（第２の面）、ＵＡ  通常領域、ＵＢ  貫通転位領域、ＴＤ  貫通転位、ＪＲ  ＪＦＥＴ領域、１  ＳｉＣ基板（炭化珪素基板）、２  ドリフト層、３  ウェル領域、４  ソース領域、５  コンタクト領域、６  ゲート絶縁膜（絶縁膜）、７  ゲート電極、８  ソース電極、９  ドレイン電極、１１  熱酸化膜、１２  電界緩和領域、１３  不純物層、１４  エッチングマスク、３０  ＳｉＣ層（炭化珪素層）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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