(57)【要約】【課題】ＦＥＴの過度な精度要求のようなプリエンファシス回路の抱える問題がなく、信号波形の優れたアイ開口を有するも、駆動回路における貫通電流の発生を抑止する信頼性の高い駆動回路を備えた光半導体装置を実現する。【解決手段】ダイオードを有する電気光変換素子１と、ダイオードを順方向に駆動する駆動回路２とを具備し、駆動回路は、第１のスイッチＳＷ1を有する第１のスイッチング回路１１と、第２のスイッチＳＷ2を有する第２のスイッチング回路１２とを備えており、第１のスイッチング回路１１は、第１のスイッチＳＷ1をオン状態とし、第２のスイッチＳＷ2をオフ状態とすることにより、電気光変換素子１に電荷を充電する第１の信号線Ｓ1を構成し、第２のスイッチング回路１２は、第２のスイッチＳＷ2をオン状態とし、第１のスイッチＳＷ1をオフ状態とすることにより、電気光変換素子１に充電された電荷を放電する第２の信号線Ｓ2を構成する。【選択図】図１
2015192384.tif 000002
【特許請求の範囲】
【請求項１】
ダイオードを有する電気光変換素子と、
前記ダイオードを順方向に駆動する駆動回路と
を具備し、
前記駆動回路は、
第１のスイッチを有する第１のスイッチング回路と、
第２のスイッチを有する第２のスイッチング回路と
を備えており、
前記第１のスイッチング回路は、前記第１のスイッチをオン状態とし、前記第２のスイッチをオフ状態とすることにより、前記第２のスイッチング回路と独立して、前記電気光変換素子に電荷を充電する第１の信号線を構成し、
前記第２のスイッチング回路は、前記第２のスイッチをオン状態とし、前記第１のスイッチをオフ状態とすることにより、前記第１のスイッチング回路と独立して、前記電気光変換素子に充電された電荷を放電する第２の信号線を構成することを特徴とする光半導体装置。
【請求項２】
第３のスイッチを有する第３のスイッチング回路を更に備えており、
前記第３のスイッチング回路は、前記電気光変換素子に電荷を充電する際に、前記第１のスイッチと共に前記第３のスイッチをオン状態として前記第１の信号線を構成し、前記第１のスイッチング回路のコンダクタンスよりも小さいコンダクタンスを有することを特徴とする請求項１に記載の光半導体装置。
【請求項３】
前記第２の信号線におけるコンダクタンスは、前記第１の信号線におけるコンダクタンスよりも大きいことを特徴とする請求項１又は２に記載の光半導体装置。
【請求項４】
電気光変換素子のダイオードを順方向に駆動する駆動回路の制御方法であって、
前記駆動回路は、
第１のスイッチを有する第１のスイッチング回路と、
第２のスイッチを有する第２のスイッチング回路と
を備えており、
前記第１のスイッチをオン状態とし、前記第２のスイッチをオフ状態とすることにより、前記第２のスイッチング回路と独立して、前記電気光変換素子に電荷を充電する第１の過程と、
前記第２のスイッチング回路は、前記第２のスイッチをオン状態とし、前記第１のスイッチをオフ状態とすることにより、前記第１のスイッチング回路と独立して、前記電気光変換素子に充電された電荷を放電する第２の過程と
を行うことを特徴とする駆動回路の制御方法。
【請求項５】
前記駆動回路は、第３のスイッチを有する第３のスイッチング回路を更に備えており、
前記第３のスイッチング回路は、前記第１の過程において、前記第１のスイッチと共に前記第３のスイッチをオン状態とし、前記第１のスイッチング回路のコンダクタンスよりも小さいコンダクタンスを有することを特徴とする請求項４に記載の駆動回路の制御方法。
【請求項６】
前記第２の過程において用いられる信号線におけるコンダクタンスは、前記第１の過程において用いられる信号線におけるコンダクタンスよりも大きいことを特徴とする請求項４又は５に記載の駆動回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光半導体装置及び駆動回路の制御方法に関する。
【背景技術】
【０００２】
光導波路に設けられる位相変調器や直接変調型レーザ等の半導体レーザでは、光導波路の屈折率を変化させたりレーザ発振を起こしたりするため、電荷を注入する必要がある。電気的に見れば、両者は図７（ａ）に示すｐｎ接合を有するダイオードを備えた電気光変調素子である。
【０００３】
位相変調器では、そのダイオードに印加するバイアス電圧として順方向及び逆方向の２通りがある。光損失を考慮すると、光導波路の中に不純物を添加する必要のないｐｉｎ型ダイオード構造を用いて、順方向にバイアス電圧を印加する駆動方法が好適である。半導体レーザでは、電荷を注入するため、順方向にバイアス電圧を印加して駆動する。
【０００４】
図７（ｂ）に、ダイオードを含む電気光変換素子の特性を等価回路で示す（非特許文献１を参照）。この等価回路において、ダイオードの容量Ｃ及びコンダクタンス（リーク抵抗の伝導率）Ｇは、電圧に対して非線形性を持つ。なお、半導体レーザの場合では、当該等価回路は光共振器を含んだ特性を示している。容量Ｃには光共振器に蓄積された光子によるものも含まれ、コンダクタンスＧには光共振器から外部に光を取り出す過程によるものも含まれる。このダイオードは、特に順方向の駆動では、閾値電圧ＶTH以上になると急激に容量Ｃ及びコンダクタンスＧが増加する。
【０００５】
ここでは、議論を単純化するために、図７（ｃ）に示すように、閾値電圧ＶTH以上において、ダイオードの容量Ｃ及びコンダクタンスＧの一定値ＣON，ＧONを仮定する。この場合、閾値電圧ＶTH以上で注入される電荷量ＱC及びリーク電流ＩCが単調増加する。図７（ｄ）に示すように、Ｑ1，Ｉ1，Ｖ1は、それぞれ'１'の状態を出力する電荷量、リーク電流及び印加電圧を表す。'０'の状態では、これらの値はそれぞれ０となる。また、当該等価回路では、容量Ｃに直列に寄生抵抗Ｒが存在する。
【０００６】
ダイオードを順方向バイアスで高速駆動させる場合に、容量が大きいと、変調信号の周波数依存性が顕著になる。そのため、整合回路を挿入する(非特許文献１を参照)。
図８に、ＣＭＯＳインバータ回路１０１に整合回路１０２及びダイオード１０３を組み合わせた回路構成を示す。この回路構成において、整合回路１０２の容量を、効率ηを用いて、ηＣONとし、整合回路１０２の抵抗のコンダクタンスをηＧONとする。ＣＭＯＳインバータ回路１０１の側から見れば、総容量は、ηＣON／（１＋η）となる。効率ηを１よりも十分に小さくすれば容量が小さくなり、高速動作でも周波数依存性が小さくなる。
【０００７】
図９（ａ）に、図８の回路構成に対応する等価回路を示す。ここで、ＣＭＯＳインバータ回路１０１を構成するＦＥＴについては、内部抵抗Ｇload及びスイッチＳＷを組み合わせて単純化して表している。この等価回路において、ＣＭＯＳインバータ回路１０１が'high'側の電圧を出力する際に、光半導体装置で'１'の状態を出力するためには、適切な内部抵抗Ｇload又は電源電圧ＶDDを与える必要がある(図９（ｂ）の負荷線を参照)。
【０００８】
図８（図９（ａ））の回路構成におけるタイミングチャートを図１０に示す。図１０（ａ）は、ビット時間Ｔbitを持つ２値の信号列を表す。図１０（ｂ）は、信号に対応するスイッチＳＷの状態を表す。ＣＭＯＳインバータ回路の出力に応じてダイオードに注入される電荷量は変調されるところ、図１０（ｃ）に示すように、その時間変化は時定数τを持つ。通常、リーク電流は小さく、ＧON＜＜Ｇload，Ｒ-1であるため、効率ηを小さくすれば時定数τも小さくなり、高速動作が可能になることが判る。
【先行技術文献】
【非特許文献】
【０００９】
【非特許文献１】T.Usuki, "Robust Optical Data Transfer on Silicon Photonic Chip", JOURNAL OF LIGHT TECHNOLOGY< VOL.30, No.81,P.2933, SEPTEMBER 15, 2012.
【非特許文献２】A.Kern, A.Chandrakasan, and I.Young, "18Gb/s Optical IO: VCSEL Driver and TIA in 90nm CMOS", P.276, 2007 Symposium on VLSI Circuits Digest of Technical Papers.
【発明の概要】
【発明が解決しようとする課題】
【００１０】
図８（図９（ａ））の回路構成において、時定数τを小さくすることにより高速動作が可能になるが、電荷が０からＱ1まで増加する過程で整合回路１０２に印加される電圧が上昇し、ＣＭＯＳインバータ回路１０１からダイオード１０３に流れる電流は低下する。そのため、図１０（ｃ）のように、電荷が０から立ち上がる際の変化量はＱ1に近づくにつれて低下し、電荷量は飽和する。この飽和特性は信号波形のアイ開口を劣化させる。
【００１１】
アイ開口を改善するには、図１１に示すように、受動的な整合回路を用いない、２つのＣＭＯＳインバータ回路１１１，１１２及び遅延回路１１３（遅延時間ＴD）を組み合わせたプリエンファシス回路が適している(非特許文献２を参照)。図１２（ａ）に、図１１のプリエンファシス回路の等価回路を示す。ここで、ＣＭＯＳインバータ回路１１１，１１２をそれぞれ内部コンダクタンスＧA，ＧBを持つスイッチＳＷA，ＳＷBでモデル化している。図１１で示したように、ＣＭＯＳインバータ回路１１１の方がＣＭＯＳインバータ回路１１２に比べてトランジスタ数が多いため、ＧA＞ＧBとなる。図１２（ｂ）に示すように、スイッチＳＷA（ＳＷB）がオン（オフ）状態のとき、電源電圧ＶDDを抵抗分割して容量Ｃに電圧Ｖ1を印加されるようにＧA，ＧBを設計する。更に、スイッチＳＷA（ＳＷB）がオフ（オン）状態のとき、容量Ｃの印加電圧ＶCは閾値電圧ＶTH以下でなければならない。
【００１２】
図１１（図１２（ａ））のプリエンファシス回路におけるタイミングチャートを図１３に示す。図１３（ａ）は、ビット時間Ｔbitを持つ２値の信号列を表す。図１３（ｂ），（ｃ）は、信号に対応するスイッチＳＷA，ＳＷBの状態を表す。ここで、スイッチＳＷBの状態はスイッチＳＷAの状態に対して遅延時間ＴDだけ遅延している。ＴD＜Ｔbitであり、例えばＴD＝Ｔbit／２のように設計することができる。
【００１３】
図１３（ｄ）に示すように、遅延時間ＴDの間だけ容量Ｃに電荷ＱCが注入される。時定数τ自体は大きいため、電荷ＱCの変化量は図１０（ｃ）の場合と比べて遅延時間ＴDの間では飽和し難い。従って、信号波形の立ち上がりは、ほぼ遅延時間ＴDで規定されるため、アイ開口は図１０（ｃ）の場合と比べると改善される。
【００１４】
しかしながら、図１１（図１２（ａ））のプリエンファシス回路には、以下のような問題がある。
先ず、電源電圧ＶDDを抵抗分割して容量Ｃに電圧Ｖ1を印加するには、ＣＭＯＳインバータ回路１１１，１１２の内部コンダクタンスに高い精度が必要となる。電圧Ｖ1に必要な精度は、一般的に１００ｍＶ以下である。電源電圧ＶDDが例えば２Ｖである場合、内部コンダクタンスＧA，ＧBで許容される誤差は５％未満である。これは、ＦＥＴに要求される精度としては厳し過ぎる値である。
【００１５】
更に、光半導体装置が'１'又は'０'の状態の状態を維持する場合、ＣＭＯＳインバータ回路１１１，１１２の間に貫通電流が流れる。そのため、消費電力が大きくなるという問題がある。
【００１６】
本発明は、上記の課題に鑑みてなされたものであり、ＦＥＴの過度な精度要求のようなプリエンファシス回路の抱える問題がなく、信号波形の優れたアイ開口を有するも、駆動回路における貫通電流の発生を抑止する信頼性の高い駆動回路を備えた光半導体装置及び駆動回路の制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
光半導体装置の一態様は、ダイオードを有する電気光変換素子と、前記ダイオードを順方向に駆動する駆動回路とを具備し、前記駆動回路は、第１のスイッチを有する第１のスイッチング回路と、第２のスイッチを有する第２のスイッチング回路とを備えており、前記第１のスイッチング回路は、前記第１のスイッチをオン状態とし、前記第２のスイッチをオフ状態とすることにより、前記第２のスイッチング回路と独立して、前記電気光変換素子に電荷を充電する第１の信号線を構成し、前記第２のスイッチング回路は、前記第２のスイッチをオン状態とし、前記第１のスイッチをオフ状態とすることにより、前記第１のスイッチング回路と独立して、前記電気光変換素子に充電された電荷を放電する第２の信号線を構成する。
【００１８】
駆動回路の制御方法の一態様は、電気光変換素子のダイオードを順方向に駆動する駆動回路の制御方法であって、前記駆動回路は、第１のスイッチを有する第１のスイッチング回路と、第２のスイッチを有する第２のスイッチング回路とを備えており、前記第１のスイッチをオン状態とし、前記第２のスイッチをオフ状態とすることにより、前記第２のスイッチング回路と独立して、前記電気光変換素子に電荷を充電する第１の過程と、前記第２のスイッチング回路は、前記第２のスイッチをオン状態とし、前記第１のスイッチをオフ状態とすることにより、前記第１のスイッチング回路と独立して、前記電気光変換素子に充電された電荷を放電する第２の過程とを行う。
【発明の効果】
【００１９】
上記の諸態様によれば、ＦＥＴの過度な精度要求のようなプリエンファシス回路の抱える問題がなく、信号波形の優れたアイ開口を有するも、駆動回路における貫通電流の発生を抑止する信頼性の高い駆動回路を備えた光半導体装置が実現する。
【図面の簡単な説明】
【００２０】
【図１】第１の実施形態による光半導体装置の主要構成の特性を示す図である。
【図２】図１（ａ）の等価回路におけるタイミングチャートを示す図である。
【図３】第１の実施形態における光半導体装置の主要構成の具体例１を示す回路構成図である。
【図４】第１の実施形態における光半導体装置の主要構成の具体例２を示す図である。
【図５】第２の実施形態によるＭＺ型変調器の概略構成を示す平面図である。
【図６】アームに設けられた側面格子導波路を拡大して示す概略平面図である。
【図７】ダイオードを含む電気光変換素子の特性を示す図である。
【図８】ＣＭＯＳインバータ回路に整合回路及びダイオードを組み合わせた回路構成図である。
【図９】プリエンファシス回路の特性を示す図である。
【図１０】図８の等価回路におけるタイミングチャートを示す図である。
【図１１】プリエンファシス回路の回路構成図である。
【図１２】プリエンファシス回路の特性を示す図である。
【図１３】プリエンファシス回路におけるタイミングチャートを示す図である。
【発明を実施するための形態】
【００２１】
以下、及び駆動回路の制御方法の具体的な諸実施形態について、図面を参照しながら詳細に説明する。
【００２２】
（第１の実施形態）
本実施形態では、光半導体装置の主要構成（ダイオードを有する電気光変換素子及び駆動回路）及び機能について開示する。図１（ａ）は、光半導体装置の主要構成の特性を示す等価回路図である。
【００２３】
この光半導体装置では、図７（ｂ）と同様のダイオードを有する電気光変換素子の特性を表す等価回路１と、等価回路１と接続された駆動回路２とが設けられている。
駆動回路２は、電源電圧ＶDDと、第１のスイッチング回路１１、第２のスイッチング回路１２、及び第３のスイッチング回路１３とを備えて構成される。第１及び第３のスイッチング回路１１，１３は、並列に接続されている。第３のスイッチング回路１３は、第１及び第３のスイッチング回路１１，１３と直列に接続されている。
第１のスイッチング回路１１は、第１のスイッチＳＷ1を有しており、内部コンダクタンスＧ1を持つ。第２のスイッチング回路１２は、第２のスイッチＳＷ2を有しており、内部コンダクタンスＧ2を持つ。第３のスイッチング回路１３は、第３のスイッチＳＷ3を有しており、内部コンダクタンスＧ3を持つ。
【００２４】
第１のスイッチング回路１１は、第１のスイッチＳＷ1をオン状態とし、第２のスイッチＳＷ2をオフ状態とすることにより、第２のスイッチング回路１２と独立して、等価回路１の電気光変換素子に電荷を充電する第１の信号線Ｓ1を構成する。電気光変換素子の出力が'０'状態から'１'状態に遷移する過程は、電荷を充電する過程（充電過程）に対応する。第１のスイッチＳＷ1は、電気光変換素子に電荷を充電するとき以外にはオフ状態とされる。
【００２５】
第２のスイッチング回路１２は、第２のスイッチＳＷ2をオン状態とし、第１のスイッチＳＷ1をオフ状態とすることにより、第１のスイッチング回路１１と独立して、等価回路１の電気光変換素子に充電された電荷を放電する第２の信号線Ｓ2を構成する。電気光変換素子の出力が'１'状態から'０'状態に遷移する過程は、電荷を放電する過程（放電過程）に対応する。第２のスイッチＳＷ2は、電気光変換素子に電荷を充電するときにはオフ状態とされる。
【００２６】
第３のスイッチング回路１３は、電気光変換素子の出力が'１'状態のときに、当該状態を維持するための回路であり、等価回路１の電気光変換素子に電荷を充電する際に、第１のスイッチＳＷ1と共に第３のスイッチＳＷ3をオン状態として第１の信号線Ｓ1を構成する。第３のスイッチング回路１３は、その内部コンダクタンスＧ3について、
Ｇ3＜Ｇ1
の関係を有する。
【００２７】
本実施形態では、上記した回路構成において、第２の信号線Ｓ2における内部コンダクタンスは、第１の信号線Ｓ1におけるコンダクタンスよりも大きい。即ち、第１、第２、第３のスイッチング回路１１，１２，１３間では、内部コンダクタンスＧ1，Ｇ2，Ｇ3について、
Ｇ2＞Ｇ1＋Ｇ3
の関係を有する。
【００２８】
駆動回路２では、電気光変換素子の出力が'１'状態のときに、当該状態を維持するように、第３のスイッチング回路１３の内部コンダクタンスＧ3を設計する。図１（ｂ）に示すように、破線で示す負荷線について、一般的にＲ-1，ＧON＞＞Ｇ3であることから、負荷線の傾きは内部コンダクタンスＧ3に依存する。従って、Ｇ3の相対誤差とＩ3の相対誤差とは略一致する。抵抗分割で電圧Ｖ１を与える場合に比べて、半導体の製造揺らぎに対して特性揺らぎを抑えることができる。
【００２９】
図１（ａ）の等価回路におけるタイミングチャートを図２に示す。図２（ａ）は、ビット時間Ｔbitを持つ２値の信号列を表す。図２（ｂ）は、信号に対応するスイッチＳＷ2，ＳＷ3の状態を表す。図２（ｃ）は、信号に対応するスイッチＳＷ1の状態を表す。スイッチＳＷ2がオン状態のとき、スイッチＳＷ1，ＳＷ3はオフ状態であり、駆動回路２内で貫通電流は流れない。従って、消費電力はプリエンファシス回路よりも小さくなる。
【００３０】
放電過程における内部コンダクタンスが充電行程における内部コンダクタンスよりも小さくなると、'０'状態でも蓄積電荷が残留し、信号列によって出力レベルが変動することになる。従って、製造揺らぎを加味したうえで、Ｇ2＜Ｇ1＋Ｇ3とならないように内部コンダクタンスＧ1，Ｇ2を設計する。この場合、図２（ｄ）に示すように、時定数τ0，τ1について、τ1＞τ0となる。
ダイオードは非線形性を有しているため、Ｇ2＞Ｇ1＋Ｇ3の条件を満たすならば、どのような信号列でも'０'状態で蓄積電荷が残留することなく、出力レベルが変動することはない。
【００３１】
以下、図１（ａ）に示した等価回路のいくつかの具体例について説明する。
【００３２】
（具体例１）
図３は、第１の実施形態における光半導体装置の主要構成の具体例１を示す回路構成図である。
この回路構成は、駆動回路の最終段として、インバータ２１、遅延回路２２、ＯＲ回路２３、電源電圧ＶDD、及び第１〜第３のスイッチＳＷ1〜ＳＷ3を備えており、当該駆動回路にダイオード２４が接続されて構成される。
インバータ２１は、ビット時間を持つ２値の信号Ｓ（ｔ）が入力され、信号Ｓ（ｔ）を反転させる。遅延回路２２は、複数のインバータを有し、信号Ｓ（ｔ）を遅延時間ＴDだけ遅延させる。ＯＲ回路２３は、インバータ２１及び遅延回路２２を通した２種の信号が入力する。
【００３３】
第１のスイッチＳＷ1は複数のｐＭＯＳＦＥＴにより、第３のスイッチＳＷ3はｐＭＯＳＦＥＴにより構成される。第２のスイッチＳＷ2は複数のｎＭＯＳＦＥＴにより構成される。ゲート幅が同一であればｎＭＯＳＦＥＴはｐＭＯＳＦＥＴよりも電流駆動能力が高いため、第２のスイッチＳＷ2にｎＭＯＳＦＥＴを用いている。第１〜第３のスイッチＳＷ1〜ＳＷ3のトランジスタ数は、Ｇ2＞Ｇ1＋Ｇ3の条件を満たすように設計される。駆動回路の出力は、ダイオード２４のアノードに接続される。第２及び第３のスイッチＳＷ2，ＳＷ3は信号の入力が共通とされており、第１のスイッチＳＷ1はＯＲ回路２３を通して信号が入力される。
【００３４】
駆動回路の構成は、図２（ｂ），（ｃ）のタイミングチャートを実現できるものであれば、上記の構成に限定されるものではない。また、上記の構成において、第１及び第３のスイッチＳＷ1，ＳＷ3をｎＭＯＳＦＥＴにより構成し、第２のスイッチＳＷ2をｐＭＯＳＦＥＴにより構成して、駆動回路の出力をダイオード２４のカソードに接続するようにしても良い。
【００３５】
（具体例２）
図４（ａ）は、第１の実施形態における光半導体装置の主要構成の具体例２を示す回路構成図である。具体例１と同じ構成部材については、図３と同じ符号を付して詳しい説明を省略する。
この回路構成は、駆動回路の最終段として、インバータ２１、遅延回路２２、ＯＲ回路２３、ＡＮＤ回路２５、電源電圧ＶDD、第１〜第３のスイッチＳＷ1〜ＳＷ3、及び高抵抗２６を備えており、当該駆動回路にダイオード２４が接続されて構成される。
【００３６】
ＡＮＤ回路２５は、ＯＲ回路２３と同様に、インバータ２１及び遅延回路２２を通した２種の信号が入力し、第２のスイッチＳＷ2に出力する。高抵抗２６は、電源電圧ＶDD及びコンダクタンスＧ0を有しており、電源電圧ＶDDがコンダクタンスＧ0を介してダイオード２４のアノードに接続される。
【００３７】
半導体レーザでは、'０'状態でも僅かなオフセット出力の維持を望む場合がある。本実施形態では、高抵抗２６をダイオード２４に接続することにより、図４（ｂ）に示すように、ダイオード２４の容量Ｃに印加される電圧が'０'状態で閾値電圧ＶTHに留まる。
【００３８】
ＡＮＤ回路２５を上記のように接続することにより、第２のスイッチＳＷ2は、ダイオード２４の容量Ｃに蓄積された電荷を放電するとき以外には確実に'オフ'状態となる。この構成により、駆動回路における瞬間的な貫通電流を含めた貫通電流の発生が抑止される。
【００３９】
なお、駆動回路の構成は、当該技術的効果を奏するものであれば、上記のＡＮＤ回路２５を用いた構成に限定されるものではない。当該技術的効果は、高抵抗２６を設けない（Ｇ0＝０）構成でも奏することができる。
【００４０】
以上説明したように、本実施形態によれば、ＦＥＴの過度な精度要求のようなプリエンファシス回路の抱える問題がなく、信号波形の優れたアイ開口を有するも、駆動回路における貫通電流の発生を抑止する信頼性の高い駆動回路を備えた光半導体装置が実現する。
【００４１】
（第２の実施形態）
次いで、第２の実施形態について説明する。本実施形態では、光半導体装置として、第１の実施形態による駆動回路を含む回路構成を備えたマッハ・ツェンダ型の光変調器（ＭＺ型変調器）を開示する。
図５は、本実施形態によるＭＺ型変調器の概略構成を示す平面図である。
このＭＺ型変調器１０は、第１の光カプラ３１、アーム３２ａ，３２ｂ、第２の光カプラ３３を有する光導波路と、アーム３２ａに接続された第１の実施形態における図１（図３，図４（ａ））の駆動回路２とを備えて構成される。
【００４２】
第１の光カプラ３１は、入力ポート３１ａを有しており、入射光を２つに分岐する入力カプラである。アーム３２ａ，３２ｂは、２本の分岐された光が伝播する導波路である。本実施形態では、アーム３２ａにおいて、コア部分に例えば側面格子導波路２０が一体形成されている。第２の光カプラ３３は、出力ポート３３ａを有しており、アーム３２ａ，３２ｂを伝播した光を合波（結合）する出力カプラである。
【００４３】
側面格子導波路２０は、図６に示すように、アーム２ａのコア部分の一方の側面に第１の側面格子２０ａが、他方の側面に第２の側面格子２０ｂが一体形成されてなる電気光変換素子である。第１の側面格子２０ａは、櫛歯状に形成されたｐ型導電型の（ｐ型不純物がドープされてなる）位相変調器である。第２の側面格子２０ｂは、櫛歯状に形成されたｎ型導電型の（ｎ型不純物がドープされてなる）位相変調器である。第１の側面格子２０ａ、アーム３２ａのコア部分、第２の側面格子２０ｂにより、ｐｉｎのダイオードが構成される。このダイオードが、第１の実施形態における図１（図３，図４（ａ））の等価回路１のダイオードに相当する。駆動回路２は、第１及び第２の側面格子２０ａ，２０ｂにバイアス電圧を印加する。これにより、アーム３２ａのコア部分に第１の側面格子２０ａから電子が、第２の側面格子２０ｂからホールがそれぞれ注入され、コア部分の屈折率が変化して位相変調される。なお、アーム３２ｂにも、アーム３２ａと同様に側面格子導波路を設けても良い。
【００４４】
本実施形態によれば、ＦＥＴの過度な精度要求のようなプリエンファシス回路の抱える問題がなく、信号波形の優れたアイ開口を有するも、駆動回路における貫通電流の発生を抑止する信頼性の高い駆動回路を備えたＭＺ型変調器が実現する。
【符号の説明】
【００４５】
１  等価回路
２  駆動回路
１０  ＭＺ型変調器
１１  第１のスイッチング回路
１２  第２のスイッチング回路
１３  第３のスイッチング回路
２０  側面格子導波路
２０ａ  第１の側面格子
２０ｂ  第２の側面格子
２１  インバータ
２２  遅延回路
２３  ＯＲ回路
２４  ダイオード
２５  ＡＮＤ回路
２６  高抵抗
３１  第１の光カプラ
３１ａ  入力ポート
３２ａ，３２ｂ  アーム
３２  第２の光カプラ
３３ａ  出力ポート
ＳＷ1  第１のスイッチ
ＳＷ2  第２のスイッチ
ＳＷ3  第３のスイッチ
Ｓ1  第１の信号線
Ｓ2  第２の信号線
【図１】
2015192384.tif 000003
【図２】
2015192384.tif 000004
【図３】
2015192384.tif 000005
【図４】
2015192384.tif 000006
【図５】
2015192384.tif 000007
【図６】
2015192384.tif 000008
【図７】
2015192384.tif 000009
【図８】
2015192384.tif 000010
【図９】
2015192384.tif 000011
【図１０】
2015192384.tif 000012
【図１１】
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【図１２】
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【図１３】
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