(57)【要約】【課題】金属シリサイドを用い、かつアスペクト比の高い貫通電極を形成すること。【解決手段】本発明は、半導体基板１０を貫通する貫通孔１３の内面に形成された絶縁膜１４と、前記絶縁膜１４の内側に形成され、前記半導体基板１０を貫通する貫通電極２０と、を具備し、前記貫通電極２０の貫通方向の少なくとも一部は、シリコン膜１８と金属シリサイド膜１７とを含む半導体装置である。【選択図】図４
2015216252.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板を貫通する貫通孔の内面に形成された絶縁膜と、
前記絶縁膜の内側に形成され、前記半導体基板を貫通する貫通電極と、
を具備し、
前記貫通電極の貫通方向の少なくとも一部において、前記貫通方向に延伸するシリコン膜と金属シリサイド膜とを含むことを特徴とする半導体装置。
【請求項２】
前記シリコン膜は、前記金属シリサイド膜の内側に形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記絶縁膜と前記金属シリサイド膜との間に形成された金属膜を具備し、
前記金属シリサイド膜は、前記金属膜を構成する金属のシリサイドであることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記金属シリサイド膜は前記シリコン膜の内側に形成されていることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記金属シリサイド膜の内側に金属膜が形成され、前記金属シリサイド膜は、前記金属膜を構成する金属のシリサイドであることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記金属シリサイド膜は、チタンシリサイド膜、コバルトシリサイド膜、チタンシリサイド膜またはタングステンシリサイド膜であることを特徴とする請求項１から５のいずれか一項記載の半導体装置。
【請求項７】
半導体基板に、前記半導体基板を貫通する貫通孔となる穴を形成する工程と、
前記穴の内面に絶縁膜を形成する工程と、
前記絶縁膜の内側に、前記半導体基板を貫通し、貫通方向の少なくとも一部において、前記貫通方向に延伸するシリコン膜と金属シリサイド膜とを含む貫通電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項８】
前記貫通電極を形成する工程は、
前記絶縁膜の内側に金属膜を形成する工程と、
前記金属膜内の内側にシリコン膜を形成する工程と、
前記金属膜と前記シリコン膜とから、前記金属シリサイド膜を形成する工程と、
を含むことを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記貫通電極を形成する工程は、
前記絶縁膜の内側にシリコン膜を形成する工程と、
前記シリコン膜の内側に金属膜を形成する工程と、
前記金属膜と前記シリコン膜とから、前記金属シリサイド膜を形成する工程と、
を含むことを特徴とする請求項７記載の半導体装置の製造方法。
【請求項１０】
前記絶縁膜を形成する工程は、
前記半導体基板に上からみて貫通電極となる領域を囲む溝を形成する工程と、
前記溝内に絶縁膜を形成する工程と、
を含み、
前記貫通電極を形成する工程は、
前記領域の半導体基板内に金属膜を埋め込む工程と、
前記金属膜と前記領域内の半導体基板とから前記金属シリサイド膜を形成する工程と、
を含むことを特徴とする請求項７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば半導体基板を貫通する貫通電極を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
集積回路の集積化のためシリコン基板等の半導体基板を貫通する貫通電極（いわゆるＴＳＶ：Through Si Via）を形成する技術が開発されている。貫通電極を用いることにより、例えば三次元集積回路を実現することができる。貫通電極の材料には、主に銅が用いられている。特許文献１および２には、貫通電極の材料として金属シリサイドを用いることが記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１８９９３号公報
【特許文献２】特開２０１２−２１６８１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
貫通電極として銅を用いる場合、銅が半導体基板内に拡散するとトランジスタ等を劣化させる汚染物質となる。一方、特許文献１および２には、金属シリサイドを用いた貫通電極の構造および製造方法は記載されていない。貫通電極として金属シリサイドを用いようとすると、貫通電極のアスペクト比が低くなってしまう。
【０００５】
本発明は、上記課題に鑑みなされたものであり、金属シリサイドを用い、かつアスペクト比の高い貫通電極を形成することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、半導体基板を貫通する貫通孔の内面に形成された絶縁膜と、前記絶縁膜の内側に形成され、前記半導体基板を貫通する貫通電極と、を具備し、前記貫通電極の貫通方向の少なくとも一部において、前記貫通方向に延伸するシリコン膜と金属シリサイド膜とを含むことを特徴とする半導体装置である。
【０００７】
上記構成において、前記シリコン膜は、前記金属シリサイド膜の内側に形成されている構成とすることができる。
【０００８】
上記構成において、前記絶縁膜と前記金属シリサイド膜との間に形成された金属膜を具備し、前記金属シリサイド膜は、前記金属膜を構成する金属のシリサイドである構成とすることができる。
【０００９】
上記構成において、前記金属シリサイド膜は前記シリコン膜の内側に形成されている構成とすることができる。
【００１０】
上記構成において、前記金属シリサイド膜の内側に金属膜が形成され、前記金属シリサイド膜は、前記金属膜を構成する金属のシリサイドである構成とすることができる。
【００１１】
上記構成において、前記金属シリサイド膜は、チタンシリサイド膜、コバルトシリサイド膜、チタンシリサイド膜またはタングステンシリサイド膜である構成とすることができる。
【００１２】
本発明は、半導体基板に、前記半導体基板を貫通する貫通孔となる穴を形成する工程と、前記穴の内面に絶縁膜を形成する工程と、前記絶縁膜の内側に、前記半導体基板を貫通し、貫通方向の少なくとも一部において、前記貫通方向に延伸するシリコン膜と金属シリサイド膜とを含む貫通電極を形成する工程と、を含むことを特徴とする半導体装置の製造方法である。
【００１３】
上記構成において、前記貫通電極を形成する工程は、前記絶縁膜の内側に金属膜を形成する工程と、前記金属膜の内側にシリコン膜を形成する工程と、前記金属膜と前記シリコン膜とから、前記金属シリサイド膜を形成する工程と、を含む構成とすることができる。
【００１４】
上記構成において、前記貫通電極を形成する工程は、前記絶縁膜の内側にシリコン膜を形成する工程と、前記シリコン膜の内側に金属膜を形成する工程と、前記金属膜と前記シリコン膜とから、前記金属シリサイド膜を形成する工程と、を含む構成とすることができる。
【００１５】
上記構成において、前記絶縁膜を形成する工程は、前記半導体基板に上からみて貫通電極となる領域を囲む溝を形成する工程と、前記溝内に絶縁膜を形成する工程と、を含み、前記貫通電極を形成する工程は、前記領域の半導体基板内に金属膜を埋め込む工程と、前記金属膜と前記領域内の半導体基板とから前記金属シリサイド膜を形成する工程と、を含む構成とすることができる。
【発明の効果】
【００１６】
本発明によれば、金属シリサイドを用い、かつアスペクト比の高い貫通電極を形成することができる。
【図面の簡単な説明】
【００１７】
【図１】図１（ａ）から図１（ｄ）は、実施例１に係る半導体装置の製造方法を示す断面図である。
【図２】図２（ａ）から図２（ｄ）は、実施例１に係る貫通電極の形成方法を示す断面図（その１）である。
【図３】図３（ａ）から図３（ｄ）は、実施例１に係る貫通電極の形成方法を示す断面図（その２）である。
【図４】図４（ａ）および図４（ｂ）は、実施例１に係る貫通電極の形成方法を示す断面図（その３）である。
【図５】図５（ａ）から図５（ｄ）は、実施例２に係る半導体装置の製造方法を示す断面図である。
【図６】図６（ａ）および図６（ｂ）は、実施例３およびその変形例に係る半導体装置の断面図である。
【図７】図７（ａ）から図７（ｄ）は、実施例４に係る半導体装置の製造方法を示す断面図（その１）である。
【図８】図８（ａ）から図８（ｄ）は、実施例４に係る半導体装置の製造方法を示す断面図（その２）である。
【図９】図９（ａ）から図９（ｄ）は、実施例５に係る半導体装置の製造方法を示す図である。
【発明を実施するための形態】
【００１８】
以下、図面を参照し本発明の実施例について説明する。
【実施例１】
【００１９】
図１（ａ）から図１（ｄ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図１（ａ）に示すように、半導体基板１０の第１面１１にトランジスタ等を含むトランジスタ領域５０を形成する。半導体基板１０に第１面１１から穴を形成する。穴内に貫通電極２０を埋め込む。貫通電極２０の形成方法は後述する。
【００２０】
図１（ｂ）に示すように、半導体基板１０の第１面１１上に多層配線５２を形成する。多層配線５２は、複数の絶縁層と配線層とが交互に積層した構造である。絶縁層は例えば酸化シリコン層であり、配線層は銅層等の導電層である。多層配線５２とトランジスタ領域５０内のトランジスタ等により回路が形成される。多層配線５２上に電極２２を形成する。電極２２は、銅層等の導電層である。電極２２と貫通電極２０とは、多層配線５２内の配線５４を介し電気的に接続されている。電極２２上にバンプ等を形成してもよい。
【００２１】
図１（ｃ）に示すように、半導体基板１０の第２面１２を研磨する。これにより、半導体基板１０が薄膜化される。第２面１２から貫通電極２０が露出する。図１（ｄ）に示すように、半導体基板１０の第２面１２に、貫通電極２０に接続するように電極２４を形成する。電極２４の下にバンプ等を形成してもよい。これにより、貫通電極２０を有する半導体チップが完成する。半導体チップを積層することにより、３次元集積回路を形成することもできる。
【００２２】
図２（ａ）から図４（ｂ）は、実施例１に係る貫通電極の形成方法を示す断面図である。図２（ａ）に示すように、図１（ａ）のトランジスタ領域５０を形成した後、半導体基板１０の第１面１１に開口４２を有するマスク４０を形成する。マスク４０は、例えばフォトレジストである。図２（ｂ）に示すように、マスク４０をマスクに半導体基板１０をエッチングし、穴１３を形成する。穴１３の形成は、例えばディープＲＩＥ（Reactive Ion Etching）法を用いる。穴１３の平面形状は、例えば円形である。穴１３の断面形状は、図１（ａ）のように、第１面１１から第２面１２に行くに従い、幅が小さくなる形状でもよいし、図２（ｂ）のように、幅がほぼ一定であってもよい。
【００２３】
図２（ｃ）に示すように、穴１３の内面を覆うように半導体基板１０上に絶縁膜１４を形成する。絶縁膜１４は、例えば酸化シリコン（ＳｉＯ２）膜である。絶縁膜１４としては、例えば酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜またはポリイミド膜、または、これらを積層した膜を用いることもできる。絶縁膜１４の形成は、例えばＣＶＤ（Chemical Vapor Deposition）法または熱酸化法を用いる。図２（ｄ）に示すように、絶縁膜１４の内面を覆うように金属膜１６を形成する。金属膜１６は、例えばＮｉ（ニッケル）である。金属膜１６としては、Ｎｉ以外にＣｏ（コバルト）、Ｔｉ（チタン）、またはＷ（タングステン）を用いることができる。金属膜１６は、例えば無電解メッキ法またはＣＶＤ法を用い形成する。
【００２４】
図３（ａ）に示すように、金属膜１６の内面を覆うように、シリコン膜１８を形成する。シリコン膜１８は、例えば多結晶または非晶質シリコン膜である。シリコン膜１８は、例えばＣＶＤ法を用い形成する。シリコン膜１８には、低抵抗化のための不純物を含んでもよい。穴１３はシリコン膜１８により埋め込まれる。
【００２５】
図３（ｂ）に示すように、半導体基板１０を熱処理する。これにより、金属膜１６とシリコン膜１８とが反応し、金属膜１６とシリコン膜１８との間に金属シリサイド膜１７が形成される。金属シリサイド膜１７は、金属膜１６を構成する金属のシリサイドである。熱処理温度は、金属膜１６とシリコン膜１８とが反応する温度であり、例えば５００℃から６００℃である。半導体基板１０内の金属膜１６、金属シリサイド膜１７およびシリコン膜１８により貫通電極２０が形成される。図３（ｃ）に示すように、半導体基板１０の第１面１１に形成された金属膜１６、金属シリサイド膜１７およびシリコン膜１８を例えばＣＭＰ（Chemical Mechanical Polishing）法を用い除去する。半導体基板１０の第１面１１に形成された絶縁膜１４は、残存させてもよいし、除去してもよい。
【００２６】
図３（ｄ）に示すように、図１（ｂ）において説明したように、半導体基板１０上に多層配線５２および電極２２を形成する。電極２２は多層配線５２内の配線５４を介し貫通電極２０と電気的に接続されている。
【００２７】
図４（ａ）に示すように、半導体基板１０の第２面１２を研磨する。これにより、貫通電極２０が第２面１２から露出する。図４（ｂ）に示すように、半導体基板１０の第２面１２から露出した貫通電極２０上に電極２４を形成する。図４（ａ）の後、半導体基板１０の第２面１２に絶縁膜を形成してもよい。この場合、絶縁膜に開口を形成し、開口を介し貫通電極２０と電極２４とが接続する。
【００２８】
実施例１では、貫通電極２０として銅の代わりに金属シリサイドを用いている。銅または金が半導体基板１０内のトランジスタ領域５０に拡散すると、トランジスタの特性が劣化する。このような銅による汚染の問題がある。そこで、銅と半導体基板との間に拡散防止層として、絶縁膜またはＴａ（タンタル）等の金属膜を形成することが考えられる。しかしながら、貫通電極２０のアスペクト比（高さ／幅）が大きくなると、拡散防止膜のカバレッジが悪くなる。これにより、銅の拡散防止の機能が低下する。
【００２９】
一方、特許文献１および２のように、貫通電極２０として金属シリサイドを用いると、汚染の問題は小さい。しかしながら、アスペクト比の大きい穴１３に金属シリサイドを埋め込むことは難しい。例えば、穴１３に金属シリサイドをスパッタリング法またはＣＶＤ法等で埋め込む場合、穴１３を完全に埋め込むことが難しい。一方、例えば穴１３内に金属膜を形成し、半導体基板１０であるシリコンと反応させ、金属シリサイドを形成する場合、貫通電極２０の幅が大きくなってしまう。
【００３０】
実施例１によれば、図２（ｂ）のように、半導体基板１０に、半導体基板１０を貫通する貫通孔となる穴１３を形成する。図２（ｃ）のように、穴１３の内面に絶縁膜１４を形成する。図２（ｄ）から図４（ａ）のように、絶縁膜１４の内側に、半導体基板１０を貫通する貫通電極２０を形成する。貫通電極２０は、貫通方向に延伸するシリコン膜１８と金属シリサイド膜１７とを含む。貫通電極２０が銅または金を含まないことから、貫通電極２０起因の汚染が抑制される。また、絶縁膜１４により、半導体基板１０と貫通電極２０とを絶縁できる。これにより、貫通電極２０の幅（貫通電極２０の平面形状が円形の場合直径）を絶縁膜１４により規定できる。さらに、金属シリサイド膜１７により貫通電極２０の抵抗を低くできる。例えば、穴１３内に形成した金属膜１６に比べ、金属シリサイド膜１７の抵抗は低くなる。さらに、シリコン膜１８により、穴１３内を埋め込むことができる。以上により、アスペクト比の高い貫通電極２０を形成できる。貫通電極２０のアスペクト比は例えば５以上、好ましくは１０以上とすることができる。貫通電極２０の抵抗を低くする観点から、貫通電極２０の幅に対する金属シリサイド膜１７の幅の比は１０％以上が好ましく、３０％以上がより好ましい。金属シリサイド膜１７を形成するときの工程時間の短縮の観点から、この比は、９０％以下が好ましく、７０％以下がより好ましい。
【００３１】
また、図２（ｄ）のように、絶縁膜１４の内側に金属膜１６を形成する。図３（ａ）のように、金属膜１６の内側にシリコン膜１８を形成する。図３（ｂ）のように、金属膜１６とシリコン膜１８とから、金属シリサイド膜１７を形成する。金属シリサイド膜を穴１３内にスパッタリング法またはＣＶＤ法により形成するのに比べ、金属膜１６は、穴１３内に被覆性よく形成できる。また、シリコン膜１８は、穴１３に埋め込み性よく形成できる。よって、金属膜１６とシリコン膜１８とから金属シリサイド膜１７を形成することにより、アスペクト比の高い貫通電極２０を形成できる。
【実施例２】
【００３２】
図５（ａ）から図５（ｄ）は、実施例２に係る半導体装置の製造方法を示す断面図である。実施例１の図２（ａ）から図２（ｃ）と同様に、半導体基板１０に形成した穴１３内に絶縁膜１４を形成する。図５（ａ）に示すように、絶縁膜１４の内面を覆うようにシリコン膜１８を形成する。シリコン膜１８の形成方法は実施例１の図３（ａ）と同様である。図５（ｂ）に示すように、シリコン膜１８の内面を覆うように金属膜１６を形成する。金属膜１６の形成方法は実施例１の図２（ｄ）と同様である。穴１３は金属膜１６により埋め込まれる。
【００３３】
図５（ｃ）に示すように、半導体基板１０を熱処理することにより、金属膜１６とシリコン膜１８との間に金属シリサイド膜１７が形成される。金属シリサイド膜１７の形成方法は、実施例１の図３（ｂ）と同じである。図５（ｄ）に示すように、実施例１の図３（ｃ）から図４（ｂ）の工程を行なうことにより、半導体基板１０の第１面１１上に多層配線５２を、多層配線５２上に電極２２を形成する。半導体基板１０の第２面１２上に電極２４を形成する。その他の半導体装置の製造方法は実施例１と同じであり、説明を省略する。
【００３４】
実施例２によれば、図５（ａ）のように、絶縁膜１４の内側にシリコン膜１８を形成する。図５（ｂ）のように、シリコン膜１８の内側に金属膜１６を形成する。図５（ｃ）のように、金属膜１６とシリコン膜１８とから、金属シリサイド膜１７を形成する。金属膜１６およびシリコン膜１８は、穴１３内に被覆性よく、また埋め込み性よく形成できる。よって、アスペクト比の高い金属シリサイド膜１７を含む貫通電極２０を形成できる。
【実施例３】
【００３５】
図６（ａ）および図６（ｂ）は、実施例３およびその変形例に係る半導体装置の断面図である。図６（ａ）に示すように、実施例３の貫通電極２０は、絶縁膜１４の内面を覆う金属シリサイド膜１７と、金属シリサイド膜１７の内面を覆うシリコン膜１８と、から形成されていてもよい。実施例１の図３（ｂ）において、金属膜１６を全てシリサイド化することにより、実施例３の貫通電極２０を形成できる。また、絶縁膜１４の内面に金属シリサイド膜１７をスパッタリング法等で形成し、金属シリサイド膜１７の内面にシリコン膜１８を形成してもよい。
【００３６】
図６（ｂ）に示すように、実施例３の変形例の貫通電極２０は、絶縁膜１４の内面を覆うシリコン膜１８と、シリコン膜１８の内面を覆う金属シリサイド膜１７と、から形成されていてもよい。実施例２の図５（ｃ）において、金属膜１６を全てシリサイド化することにより、実施例３の変形例の貫通電極２０を形成できる。また、絶縁膜１４の内面を覆うようにシリコン膜１８を形成し、シリコン膜１８の内面を覆うように金属シリサイド膜１７をスパッタリング法等で形成してもよい。
【００３７】
実施例３およびその変形例によれば、金属シリサイド膜１７とシリコン膜１８とで穴１３を埋め込むため、貫通電極２０の幅を小さくできる。金属シリサイド膜１７をスパッタリング法を用い形成する場合、金属シリサイド膜１７をカバレッジよく形成することが難しい。よって、より大きな幅の穴に金属シリサイド膜１７を形成し、より小さな幅の穴にシリコン膜１８を形成する実施例３が好ましい。
【００３８】
実施例１および実施例２のように、金属膜１６が残存していてもよいし、実施例３およびその変形例のように、金属膜１６は残存していなくてもよい。また、金属シリサイド膜１７の側面の一部に金属膜１６が残存していてもよい。
【実施例４】
【００３９】
図７（ａ）から図８（ｄ）は、実施例４に係る半導体装置の製造方法を示す断面図である。図７（ａ）に示すように、半導体基板１０の第１面１１に開口４２を有するマスク４０を形成する。開口４２は、上からみて貫通電極を形成する領域を囲む閉じた線状（例えばリング状）に形成する。図７（ｂ）に示すように、マスク４０をマスクに半導体基板１０をエッチングし、溝４４を形成する。溝４４の形成は、例えばディープＲＩＥ法を用いる。
【００４０】
図７（ｃ）に示すように、半導体基板１０の上および溝４４内に絶縁膜１４を形成する。絶縁膜１４は、例えば酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜、またはこれらを積層した膜であり、ＣＶＤ法または熱酸化法を用い形成する。図７（ｄ）に示すように、溝４４で囲まれた領域の中心付近の絶縁膜１４および半導体基板１０に穴４６を形成する。穴４６の形成は、例えばディープＲＩＥ法を用いる。
【００４１】
図８（ａ）に示すように、絶縁膜１４上および穴４６（図７（ｄ）参照）内に金属膜１６を形成する。金属膜１６は、例えばＮｉ、Ｃｏ、ＴｉまたはＷであり、無電解メッキ法またはＣＶＤ法を用い形成する。図８（ｂ）に示すように、半導体基板１０を熱処理する。これにより、金属膜１６と絶縁膜１４の内側の半導体基板１０とが反応し、金属シリサイド膜１７が形成される。絶縁膜１４の内側に半導体基板１０が残存しシリコン膜１８ａとなる。シリコン膜１８ａと金属シリサイド膜１７とから貫通電極２０が形成される。図８（ｃ）に示すように。半導体基板１０上の絶縁膜１４および金属膜１６を、例えばＣＭＰ法を用い除去する。絶縁膜１４は残存させてもよい。半導体基板１０の第１面１１上に多層配線５２を形成する。多層配線５２上に電極２２を形成する。図８（ｄ）に示すように、半導体基板１０の第２面１２を研磨し、貫通電極２０を露出させる。半導体基板１０の第２面１２に電極２４を形成する。その他の半導体装置の製造方法は実施例１と同じであり、説明を省略する。
【００４２】
実施例４によれば、図７（ｂ）のように、半導体基板１０に上からみて貫通電極２０となる領域を囲む溝４４を形成する。図７（ｃ）のように、溝４４内に絶縁膜１４を形成する。図８（ａ）に示すように、絶縁膜１４の内側の領域の半導体基板１０内に金属膜１６を埋め込む。図８（ｂ）のように、金属膜１６と絶縁膜１４の内側の領域内の半導体基板１０とから金属シリサイド膜１７を形成する。これにより、貫通電極２０の幅を絶縁膜１４により規定できる。また、金属膜１６は金属シリサイド膜１７より被覆性よく形成できる。このため、スパッタリング法またはＣＶＤ法等で金属シリサイド膜１７を形成するのに比べ、アスペクト比の高い貫通電極２０を形成できる。
【実施例５】
【００４３】
図９（ａ）から図９（ｄ）は、実施例５に係る半導体装置の製造方法を示す図である。実施例１の図２（ａ）から図３（ｄ）の工程を行なう。図９（ａ）に示すように、貫通電極２０ａは、金属膜１６、金属シリサイド膜１７およびシリコン膜１８を有する。半導体基板１０の第２面１２を研磨する。このとき、第２面１２から貫通電極２０ａが露出しないように、半導体基板１０を貫通電極２０ａの下に残存させる。図９（ｂ）に示すように、半導体基板１０の第２面１２に絶縁膜３０を形成する。絶縁膜３０は、例えば酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜、またはこれらを積層した膜である。絶縁膜３０は、例えばＣＶＤ法または熱酸化法を用い形成する。絶縁膜３０、半導体基板１０および絶縁膜１４に貫通電極２０ａに達する穴３２を形成する。穴３２の形成は、例えばディープＲＩＥ法を用いる。
【００４４】
図９（ｃ）に示すように、穴３２の内面に絶縁膜３４を形成する。絶縁膜３４の種類および形成方法は、例えば絶縁膜３０と同じである。図９（ｄ）に示すように、穴３２内に、貫通電極２０ｂを形成する。貫通電極２０ｂは、例えば銅等の金属、または金属シリサイドである。貫通電極２０ａと２０ｂとから半導体基板１０を貫通する貫通電極２０が形成される。半導体基板１０の第２面１２に貫通電極２０と接続する電極２４を形成する。その他の半導体装置の製造方法は実施例１と同じであり、説明を省略する。
【００４５】
実施例５によれば、半導体基板１０の第１面１１と第２面１２とから貫通電極２０を形成する。これにより、第１面１１および第２面１２に形成される穴のアスペクト比が小さくなり、埋め込みが容易になるため、貫通電極２０の幅を小さくできる。貫通電極２０ａは、実施例２から実施例４に係る貫通電極２０でもよい。貫通電極２０ｂが半導体基板１０と電気的に短絡することを抑制するため、貫通電極２０ｂの幅は、貫通電極２０ａより小さいことが好ましい。
【００４６】
実施例１から４のように、貫通電極２０の貫通方向の全てにおいて、絶縁膜１４の内側に形成されたシリコン膜１８と、絶縁膜１４の内側に形成された金属シリサイド膜１７と、を含んでもよい。実施例５のように、貫通電極２０の貫通方向の一部において、絶縁膜１４の内側に形成されたシリコン膜１８と、絶縁膜１４の内側に形成された金属シリサイド膜１７と、を含んでもよい。
【００４７】
実施例１から４では、ビアミドル法を用い貫通電極２０を形成する例を説明したが、ビアファースト法またはビアラスト法を用い貫通電極２０を形成してもよい。
【００４８】
また、実施例１から実施例５として、半導体基板にトランジスタが形成された半導体チップを例に説明したが、シリコンインターポーザ等の半導体基板を用いたインターポーザでもよい。半導体チップに形成される貫通電極２０においては、例えば高さ（半導体基板１０の厚さ）が１０μｍから１００μｍであり、幅が１μｍから１０μｍである。インターポーザに形成される貫通電極２０においては、例えば高さが１００μｍから５００μｍであり、幅が１０μｍから５０μｍである。
【００４９】
以上、発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００５０】
１０  半導体基板
１１  第１面
１２  第２面
１３、３２、４６  穴
１４、３０、３４  絶縁膜
１６  金属膜
１７  金属シリサイド膜
１８、１８ａ  シリコン膜
２０、２０ａ、２０ｂ  貫通電極
２２、２４  電極
４０  マスク
４２  開口
４４  溝
５０  トランジスタ領域
５２  多層配線
５４  配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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