(57)【要約】      （修正有）【課題】画素サイズを大きくすることなく、複数の走査線を画素回路内に進入させることができる発光素子の駆動回路を提供する。【解決手段】一列に配列された複数の画素回路と、走査信号を出力する走査回路４と、走査信号を画素回路に入力する走査線８を有し、画素回路は、配列方向の長さよりも、配列方向と垂直な方向の長さが長く、走査回路４は、画素回路の長手方向の延長線上の領域に配置され、走査線８は、画素回路間で画素回路の短手方向から画素回路に進入する発光素子の駆動回路。【選択図】図１
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【特許請求の範囲】
【請求項１】
一列に配列された複数の画素回路と、走査信号を出力する走査回路と、前記走査信号を前記画素回路に入力する走査線を有し、
前記画素回路は、前記画素回路の配列方向の長さよりも、前記画素回路の配列方向と垂直な方向の長さが長く、
前記走査回路は、前記画素回路の長手方向の延長線上の領域に配置され、
前記走査線は、前記画素回路間で前記画素回路の短手方向から前記画素回路に進入することを特徴とする発光素子の駆動回路。
【請求項２】
前記複数の画素回路は、隣接する複数の画素回路からなる複数のブロックに分割され、前記走査回路は、前記画素回路を前記ブロック単位で走査し、前記走査線は、前記ブロック間で前記画素回路に進入し、前記ブロック内の複数の前記画素回路に亘って前記画素回路の配列方向に延伸していることを特徴とする請求項１に記載の発光素子の駆動回路。
【請求項３】
前記複数の画素回路は、隣接する複数の画素回路からなる複数のブロックに分割され、前記走査回路は、前記画素回路を前記ブロック単位で走査し、前記走査線は、前記ブロック内の前記画素回路間で前記画素回路に進入し、前記ブロック内の複数の前記画素回路に亘って前記画素回路の配列方向に延伸していることを特徴とする請求項１に記載の発光素子の駆動回路。
【請求項４】
前記画素回路は、前記画素回路に接続された発光素子に駆動電流を供給する駆動トランジスタと、
データ線を介して供給されるデータ信号を前記駆動トランジスタに供給する選択トランジスタを備えることを特徴とする請求項１乃至３のいずれか一項に記載の発光素子の駆動回路。
【請求項５】
前記走査線は、前記選択トランジスタのゲート電極と接続し、制御信号を伝えることを特徴とする請求項４に記載の発光素子の駆動回路。
【請求項６】
前記画素回路に複数の走査線が進入することを特徴とする請求項１乃至５のいずれか一項に記載の発光素子の駆動回路。
【請求項７】
前記走査回路内のシフトレジスタは、前記画素回路の配列方向に信号が進むように配置されていることを特徴とする請求項１乃至６のいずれか一項に記載の発光素子の駆動回路。
【請求項８】
前記走査線が進入する画素回路間の間隔は、他の画素回路間の間隔よりも広いことを特徴とする請求項１乃至７のいずれか一項に記載の発光素子の駆動回路。
【請求項９】
請求項１乃至８のいずれか一項に記載の発光素子の駆動回路を備えることを特徴とする露光ヘッド。
【請求項１０】
請求項９に記載の露光ヘッドを備えることを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光素子の駆動回路、露光ヘッド及び画像形成装置に関するものである。
【背景技術】
【０００２】
発光素子を用いた駆動回路として、例えば露光ヘッドの駆動回路が挙げられる。発光素子を用いた露光ヘッドの中で、特に有機エレクトロルミネセンス（ＥＬ）素子を用いた露光ヘッドは、一般的に発光素子からなる画素を基板上に複数個、直線状に配置して構成される。各画素の発光量をデータに応じた輝度で正確に発光させるためには、各発光素子に流す電流量を正確に制御することが望まれる。
【０００３】
一般に、各発光素子に流す電流量を正確に制御するために、画素毎に薄膜トランジスタ（ＴＦＴ）等のスイッチング素子（アクティブ素子、以下「ＴＦＴ」として説明する）を備えた構成を有している。そして、ＴＦＴの特性ばらつきを抑制する技術として、複数の走査線を用いて制御する画素回路技術が用いられている。
【０００４】
また、露光ヘッドは、高解像度であることが望まれる。特許文献１には、画素が高密度に配置されたレイアウトが開示されている。特許文献１に示されたレイアウトを含む露光ヘッドの構成を図１２に示す。図１２において、１は基板、２は画素、３はデータ線、４は走査回路、５は第１電源配線、６は第２電源配線、７は端子部、８は走査線である。画素２は、画素回路と発光素子を含む。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−６７１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、特許文献１のように画素を高密度に配置すると、画素２内の画素回路の短辺幅は小さくなる。そのため、走査線８を画素回路の短辺側から進入させようとすると、同じ方向からデータ線３等の他の信号線が進入している場合、配線が密集しレイアウトが困難になる。また、上述したように、ＴＦＴの特性ばらつきを抑制するために、走査回路４から延伸する走査線８が複数本あった場合、画素回路の短辺側から複数の配線を進入させる事はさらに困難となる。画素回路の短辺側に走査線８を配置しようとすると、画素回路の短辺側の幅を大きくしなくてはならないが、その場合は画素ピッチが広がり、画素２を高密度に配置できなくなってしまう。
【０００７】
本発明は、上記従来の問題点に鑑みてなされたもので、発光素子の駆動回路において、画素サイズを大きくすることなく、複数の走査線を画素回路内に進入させることができる発光素子の駆動回路を提供する事を目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明は、一列に配列された複数の画素回路と、走査信号を出力する走査回路と、前記走査信号を前記画素回路に入力する走査線を有し、
前記画素回路は、前記画素回路の配列方向の長さよりも、前記画素回路の配列方向と垂直な方向の長さが長く、
前記走査回路は、前記画素回路の長手方向の延長線上の領域に配置され、
前記走査線は、前記画素回路間で前記画素回路の短手方向から前記画素回路に進入することを特徴とする発光素子の駆動回路を提供するものである。
【発明の効果】
【０００９】
本発明によれば、画素サイズを大きくせずに多数の走査線を画素回路に進入させることが出来るようになる。その結果、高密度に配置された画素回路内に、トランジスタのばらつき補償や発光素子のＯＮ期間制御等の機能を搭載して、駆動回路を高機能化することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の発光素子の駆動回路を用いた露光ヘッドの構成の一例を示す概略図である。
【図２】図１の画素の部分を示す部分拡大構成図である。
【図３】図２と同様の部分を示す別の部分拡大構成図である。
【図４】図２と同様の部分を示す別の部分拡大構成図である。
【図５】画素の回路の結線状態を示す一例図である。
【図６】図２の画素回路のレイアウトの一例図である。
【図７】本発明の発光素子の駆動回路を用いた露光ヘッドの構成の他の例を示す概略図である。
【図８】図７の画素回路のレイアウトの一例図である。
【図９】本発明の発光素子の駆動回路を用いた露光ヘッドの構成の他の例を示す概略図である。
【図１０】図９の画素回路のレイアウトの一例図である。
【図１１】本発明の発光素子の駆動回路を用いた露光ヘッドを有する画像形成装置の概略図である。
【図１２】従来の露光ヘッドの構成を示す概略図である。
【発明を実施するための形態】
【００１１】
以下、図面を用いて本発明を詳細に説明する。
【００１２】
≪発光素子の駆動回路及び露光ヘッド≫
〔第一実施形態〕
図１及び図２を用いて、感光ドラムに光照射して潜像を露光する露光ヘッドに、本発明の発光素子の駆動回路を用いた例ついて説明する。図１は本発明の発光素子の駆動回路を用いた露光ヘッドの構成を示す概略図である。図２は図１の画素２の部分を示す部分拡大構成図であり、画素２の２ブロック分（ｋ番目のブロックと、ｋ＋１番目のブロック）の配置と構成を示す図である。なお、図２においてデータ線３と第１電源配線５は省略している。
【００１３】
本発明の露光ヘッドは、基板１の上に、画素２が一方向に並ぶように複数形成されている。基板１として、例えば、ガラス基板やシリコン基板等を用いることができる。画素２は、図２に示すように、発光素子１１と画素回路１０を有し、発光素子１１及び画素回路１０は共に一列に並ぶように配列されている。発光素子１１としては、例えば、発光ダイオード（ＬＥＤ）、無機ＥＬ素子、有機ＥＬ素子等を用いることができる。
【００１４】
画素回路１０は、画素回路１０の配列方向の長さよりも、画素回路１０の配列方向と垂直な方向の長さが長い。図２で示す画素回路１０は略長方形状となっている。画素回路１０は、隣接する複数の画素回路からなる複数のブロックに分割されている。具体的には、画素回路１０は、隣接するｍ個（ｍは２以上の整数）の画素で１ブロックとしてまとめられており、全体でＮブロック（Ｎは２以上の整数）配置されている。さらに、各ブロックは、画素回路１０の配列方向と同じ方向に一列に配列されている。
【００１５】
データ線３はデータ信号を伝送する配線であり、本実施形態では１ブロックを構成する画素回路１０の数に対応したｍ本のデータ線が並んでいる。走査回路４には、クロック信号ＣＫ、ＣＫＢやゲート信号ＳＴ、Ｐ等の制御信号が入力され、ブロック毎に走査線８に走査信号（Ｐ１、Ｐ２）を出力する。走査回路４内にはシフトレジスタを含み、走査信号がブロック単位でタイミングをシフトして出力される。また、走査回路４は、画素回路１０の長手方向の延長線上のいずれかの領域に配置される。走査回路４内のシフトレジスタは、画素回路１０の配列方向に信号が進むように配置されている。
【００１６】
走査線８は、走査回路４から、画素回路１０の配列方向と垂直な方向に延伸する配線部分を有しており、画素回路１０が配列されている領域のブロック間まで延びる。画素回路の配列方向と垂直な方向に延伸する配線部分が配置されている画素回路１０間の間隔は、他の画素回路１０間の間隔よりも広くなっている。即ち、ブロック間の間隔（図２ではｋブロックのｍ番目の画素回路１０とｋ＋１ブロックの１番目の画素回路１０の間隔）は、ブロック内の画素回路１０間の間隔よりも広くなっている。そして、走査線８はブロック間で垂直に折れ曲がり、画素回路１０の短手方向（長辺側）から画素回路１０に進入し、ブロック内の複数の画素回路１０に亘って画素回路１０の配列方向に延伸する。ブロック毎に走査信号のタイミングが異なるため、ブロック毎に異なる走査線８が設けられている。なお、図１及び図２では２本の走査線８により２種の走査信号を画素回路１０に入力する構成となっているが、走査線８の数は、これに限るものではない。
【００１７】
それぞれの画素回路１０には電源配線５及び６によって電源電圧が供給される。上記の信号や電源電圧は端子部７により基板１上に供給される。画素回路１０内で、入力データに応じた出力電流が生成され、発光素子１１に電流が流れる。その電流は、発光素子１１に接続された第２電源配線６に流れていく。
【００１８】
図２では、走査線８をブロック間に配置する為に、画素回路１０の間隔は、ブロック間の間隔の方がブロック内の画素回路間隔よりも広くなるように配置している。しかし、ブロック間の発光素子１１の間隔とブロック内の発光素子１１の間隔は同じになるように配置する。つまり、すべての発光素子１１は等間隔になるように配置することにより、ブロック間の画素回路１０の間隔の方が、ブロック間の発光素子１１の間隔よりも広い構成となる。
【００１９】
図３は図２と同様の部分を示す別の部分拡大構成図であり、ブロック間と画素回路１０間の間隔を同じにした場合の図である。ブロック間と画素回路１０間の間隔が同じであり、発光素子１１も等間隔に並んでいる。これは、画素回路１０に進入する本数分の走査線８の幅と間隔の合計に比べて、画素間隔を広く取ることができる場合に用いることができる。つまり、画素回路１０間に走査線８を必要な本数配置するスペースがある位、画素回路１０間の間隔が広い場合は、ブロック間と画素回路１０の間隔を同じにすることができる。
【００２０】
図４も図２と同様の部分を示す別の部分拡大構成図であり、ブロック間と画素回路１０間の間隔が同じである点は図３と同じであるが、発光素子１１が等間隔で配置され、かつ、千鳥配置されている。千鳥配置することにより、発光素子１１の配列方向で発光素子１１を隙間なく配置することができる。図２および図３のように直線状に発光素子１１を配置した場合、発光素子１１間の隙間が存在する可能性が高く、隙間部分では発光することができない。しかし、図４のように配置することで、発光素子１１の配列方向に対して、隣接する発光素子１１の隙間がないため、発光素子１１間は千鳥配置された隣の列の発光素子１１の発光により補う事が出来る。また、図２の構成で、発光素子の配置を図４のように千鳥配置にすることも可能である。
【００２１】
図５は画素２の回路の結線状態を示す一例図である。回路構成について説明する。画素回路１０は３つのＰＭＯＳトランジスタと１つの保持容量Ｃ１から構成される。選択トランジスタであるスイッチトランジスタＴｒ１のゲート電極に走査信号Ｐ１が入力され、ソースまたはドレインの一方にデータ線３が接続される。ソースまたはドレインの他方は、駆動トランジスタＴｒ２のゲートに接続され、Ｔｒ２のソースは第１電源配線５に、ドレインはＴｒ３のソースに接続される。Ｔｒ３のゲートに走査信号Ｐ２が入力され、ドレインは発光素子１１のアノード電極に接続される。Ｔｒ２のゲートとソース間に保持容量Ｃ１が配置され、画素回路１０内に書き込まれたデータ電圧を保持する。さらに、発光素子１１のカソードは全画素共通に設けられた共通電位である第２電源配線６に接続される。アノード電極、又はカソード電極のどちらか一方は、光取り出し面とするため、透明電極（例えば酸化インジウムスズ（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）など）によって形成する。
【００２２】
回路動作について説明する。データ線３に該当画素に対応するデータを設定したタイミングで、スイッチングトランジスタＴｒ１がＯＮする。そしてデータが保持容量Ｃ１に書き込まれる。その後、Ｔｒ１がＯＦＦすることで、データが画素回路１０内に保持される。同時に、駆動トランジスタＴｒ２のゲートソース間電圧に応じた駆動電流がＴｒ２から流れる。Ｔｒ３は、電流を発光素子１１に流す期間を制御するスイッチとして機能する。走査信号Ｐ２がＬｏｗレベルの時にＴｒ３がＯＮするので、走査信号Ｐ２により、発光素子１１の発光期間、タイミングを制御することができる。図５は走査線８が２本ある画素回路１０の一例を示したが、本発明は、走査線８の数に限定されず、どのような画素回路構成にも適用することができる。本実施形態では、画素回路１０はＰＭＯＳで構成された例を示したが、このトランジスタ（Ｔｒ）極性に限定されない。具体的には、ＮＭＯＳの単チャンネルで構成した回路や、ＮＭＯＳおよびＰＭＯＳが混在した回路でも良い。
【００２３】
図６は、図２の画素回路１０のレイアウトの一例図である。図６は、基板１裏面側から見た図となっており、一番手前にポリシリコン層、次に、ゲート電極層、その次に、アルミ電源配線層が配置されている。具体的には、トランジスタ部１２がポリシリコン層で形成される。走査線８、トランジスタゲート電極１３、保持容量Ｃ１の一端１４がゲート電極層で形成される。データ線３、第１電源配線５、第１電源配線５に繋がっている保持容量Ｃ１の他端１５はアルミ電源配線層で形成される。また、ポリシリコン層と、別の層及び部材を接続するためにコンタクトホール１６が形成されている。
【００２４】
走査線８は、それぞれ走査信号Ｐ１とＰ２が伝送される走査線８が２本配置されている。走査線８は、走査回路４から、画素回路１０の配列方向と垂直な方向に延伸し、画素回路１０のブロック間まで延びる。そして、走査線８はブロック間で垂直に折れ曲がり、画素回路１０の短手方向（長辺側）から画素回路１０に進入し、ブロック内の複数の画素回路１０に亘って、隣接する画素回路１０の境界線を横切るように、画素回路１０の配列方向に延伸する。
【００２５】
図６のように、画素回路１０が、画素回路１０の配列方向の長さよりも、画素回路１０の配列方向と垂直な方向の長さが長い場合（縦長の場合）、画素回路１０内に走査線８を長手方向（短辺側）から複数本進入させることは困難である。そこで、ブロック間の間隔を、ブロック内の画素回路１０間の間隔よりも広くし、走査線８をブロック間に延伸させ、ブロック間で折り曲げて画素回路１０の配列方向に延伸させる。これにより、画素回路１０の短手方向（長辺側）から走査線８を画素回路１０に進入させることができる。
【００２６】
本実施形態では、画素回路１０の長手方向（短辺側）に複数の走査線８を配置するレイアウト上の余裕がなくても、画素回路１０のブロック間の間隔を他の画素回路１０間の間隔よりも広くし、そこに複数の走査線８の画素回路の配列方向と垂直な方向に延伸する配線部分を配置することができる。そして、ブロック間で画素回路１０の配列方向に走査線８を延伸させることで、画素回路１０の短手方向（長辺側）から複数の走査線８を進入させることができる。
【００２７】
本発明の発光素子の駆動回路は、図５のＴｒ３を省略して、図７に示すように画素回路１０に進入する走査線８を１本とすることもできる。図８は、図７の画素回路１０のレイアウトの一例図であり、基板１裏面側から見た図である。図６では、配線層を３層でレイアウトしていたが、図８では、一番手前にポリシリコン層、次にゲート電極層の２層で構成している。そのため、画素回路１０の長手方向（短辺側）に配置されたデータ線３と同じ層で走査線８を配置しようとするとスペースが無い。しかし、本発明の発光素子の駆動回路は、画素回路１０の短手方向（長辺側）から走査線８を進入させるため、長手方向（短辺側）のスペースに関係なく、複数の走査線８を画素回路１０に進入させることが可能である。
【００２８】
上記実施形態では、発光素子の種類について限定はしていないが、本発明は、有機ＥＬ素子の点灯を制御する駆動回路に好適に用いられるものである。また、発光素子を露光ヘッドに用いた例について説明したが、発光素子が一列に配置されたライン状光源の駆動回路等にも適用することができる。
【００２９】
〔第二実施形態〕
図９及び図１０を用いて、本発明の発光素子の駆動回路を用いた露光ヘッドの第二実施形態について説明する。図９は本発明の発光素子の駆動回路を用いた露光ヘッドの構成を示す概略図である。本実施形態は、各ブロック間と画素回路１０間の間隔を同じにした場合の走査線８の配置方法に特徴がある。走査線８幅に比べ、画素回路１０間隔をあまり広く取ることができなく、かつ、ブロック間間隔を画素回路１０間隔と同じにしたい場合に好適である。なお、走査線８と画素２の配置以外は、第一実施形態と同じであるので説明を省略する。
【００３０】
画素回路１０は、等間隔に配置され、ブロック間と画素回路１０間の間隔が同じである。複数の走査線８のうち１本は、走査回路４から画素回路１０の配列方向と垂直な方向に延伸し、画素回路１０と画素回路１０の隙間を通り、画素回路１０が配列されている領域まで延びる。そして、走査線８は画素回路１０間でＴ字型に左右に折れ曲がり、画素回路１０の短手方向（長辺側）から画素回路１０に進入し、ブロック内の複数の画素回路１０に亘って画素回路１０の配列方向に延伸する。他の走査線８は、走査回路４から画素回路１０の配列方向と垂直な方向に延伸し、１本目の走査線８とは異なる位置の画素回路１０の隙間を通り、画素回路１０が配列されている領域まで延伸され、１本目の走査線８とは電気的に接触しない様にして交差する。そして、１本目の走査線８と同様に画素回路１０の配列方向に延伸する。
【００３１】
図１０は、図９の画素回路１０のレイアウトの一例図である。図１０は、基板１裏面側から見た図となっており、一番手前にポリシリコン層、次に、ゲート電極層、その次に、アルミ電源配線層が配置されている。走査線８は、ゲート電極層に形成されている。但し、走査信号Ｐ１を伝送する走査線８と走査信号Ｐ２を伝送する走査線８の電気的接触を避けるため、走査信号Ｐ２を伝送する走査線８はゲート電極層からアルミ電源配線層にコンタクトホール１６を経由して乗り換え、走査信号Ｐ１を伝送する走査線８と交差する。そして、再度ゲート電極層へコンタクトホール１６を経由して戻り、そこから、画素回路１０の配列方向に延伸する。３本目以降の走査線８がある場合も、走査信号Ｐ２を伝送する走査線８と同様に配置することができる。
【００３２】
本実施形態では、画素回路１０の長手方向（短辺側）に複数の走査線８を配置するレイアウト上の余裕が無くても、画素回路１０間の間隔を全て同じにしたまま、異なる位置の画素回路１０間に複数の走査線８を通すことができる。そして、画素回路１０間で画素回路１０の配列方向に走査線８を折り曲げることで、画素回路１０の短手方向（長辺側）から複数の走査線８を画素回路１０に進入させることができる。
【００３３】
≪画像形成装置≫
本発明の発光素子の駆動回路を用いた露光ヘッドを備える画像形成装置の一実施形態を、図１１を用いて説明する。画像形成装置１００は、感光ドラム１０５と、帯電器１０６と、本発明の発光素子の駆動回路を備えた露光ヘッド１０７と、現像器１０８と、転写器１０９と、を備える記録ユニット１０４を有する。また、搬送ローラー１０３と、定着器１１０と、を有する。
【００３４】
記録ユニット１０４では、まず、円柱状の感光ドラム１０５の表面を帯電器１０６で均一に帯電させ、露光ヘッド１０７がデータに応じて発光して静電潜像を感光ドラム１０５に形成する。静電潜像は露光ヘッド１０７の感光量（照度、時間）によって制御することができる。次に、記録ユニット１０４では、現像器１０８によって静電潜像にトナーを付着させ、転写器１０９によって静電潜像に付着したトナーを用紙１０２に転写する。このようにして、記録ユニット１０４を介して画像データが転写された用紙１０２は、定着器１１０によってトナーが定着され、排出される。なお、用紙１０２が搬送ローラー１０３によって記録ユニット１０３に搬送されるタイミングは適宜設定できる。本実施形態においては、記録ユニット１０４が１つのモノクロ画像形成装置を例にして説明したが、それに限るものではなく、記録ユニット１０４を複数備えたカラー画像形成装置でもかまわない。
【符号の説明】
【００３５】
１：基板、２：画素、３：データ線、４：走査回路、５：第１電源配線、６：第２電源配線、７：端子部、８：走査線、１０：画素回路、１１：発光素子１００：画像形成装置、１０７：露光ヘッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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