(57)【要約】【課題】パターン倒壊を抑制することができる半導体記憶装置とその製造方法を提供する。【解決手段】実施形態に係る半導体記憶装置の製造方法は、表面に構造体を有する半導体基板にエッチングにより溝を形成する工程と、前記エッチングによる加工残渣を除去する工程と、ライナー膜を形成する工程と、前記ライナー膜に表面処理を施す工程と、前記溝をさらに所定の深さまでエッチングする工程と、前記半導体基板を洗浄する工程と、を備える。【選択図】図２
2015088732.tif 000002
【特許請求の範囲】
【請求項１】
表面に構造体を有する半導体基板にエッチングにより溝を形成する工程と、
前記エッチングによる加工残渣を除去する工程と、
ライナー膜を形成する工程と、前記ライナー膜に表面処理を施す工程と、
前記溝をさらに所定の深さまでエッチングする工程と、
前記半導体基板を洗浄する工程と、
を備えることを特徴とする半導体記憶装置の製造方法。
【請求項２】
前記半導体基板を固体が溶解した液体で処理する工程と、
少なくとも前記溝の内部に前記固体を析出させる工程と、
前記固体を固相から気相に液相を経ずに変化させる工程と
をさらに備える
ことを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項３】
前記ライナー膜は、シリコン酸化膜あるいはシリコン窒化膜である
ことを特徴とする請求項１または請求項２に記載の半導体記憶装置の製造方法。
【請求項４】
前記ライナー膜は、表面にアルキル基、ビニル基、アリル基、ヒドロキシ基、アルデヒド基、カルボニル基、カルボキシ基、ニトロ基、スルホ基、スルホニル基、アリール基、トリアルキルシリル基、トリス（フルオロアルキル）シリル基、トリアルキルシロキシ基、トリス（フルオロアルキル）シロキシ基のいずれかの官能基を少なくとも１つ以上有する
ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体記憶装置の製造方法。
【請求項５】
前記固体を析出させる工程は、前記構造体に前記液体を接触させることで、前記液体を反応させる、前記液体に含まれる溶媒の量を減少させる、及び、前記溶媒に溶かされた物質の少なくとも一部を析出させる、の少なくともいずれかにより前記液体の少なくとも一部を固体に変化させる工程である
ことを特徴とする請求項２乃至４のいずれか一項に記載の半導体記憶装置の製造方法。
【請求項６】
前記固体を固相から気相へ変化させる工程は、前記固体の昇華、分解、及び、反応、の少なくともいずれかを行うことを含む工程である
ことを特徴とする請求項２乃至５のいずれか一項に記載の半導体記憶装置の製造方法。
【請求項７】
半導体基板と、
前記半導体基板の上層部分の一部に設けられ、前記上層部分を一方向に延びる複数本のアクティブエリアに区画する素子分離絶縁体と、
前記アクティブエリア上に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられた電荷蓄積部材と、
前記電荷蓄積部材上及び素子分離絶縁体上に設けられたゲート間絶縁膜と、
前記ゲート間絶縁膜上に設けられたコントロールゲート電極と
を備え、
前記アクティブエリアは側面に段差を有し、前記段差の下方部分は、前記段差の上方部分よりも幅が太い
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置とその製造方法に関する。
【背景技術】
【０００２】
NAND(NotAND)型フラッシュメモリといった半導体記憶装置においては、隣接アクティブエリア間の絶縁分離のため、半導体基板上に素子分離の溝を形成しパターンを形成している。その後、洗浄工程を通すと乾燥時にパターンが倒壊することがある。
【０００３】
また、近年、パターンの微細化に伴い、溝の横幅寸法が隣接アクティブエリア間でばらつきやすくなっている。その結果、溝の深さ寸法もばらつき、パターンが倒壊しやすくなっている。
【０００４】
パターン倒壊を抑制するための技術として、特許文献１に、固化乾燥の技術が開示されている。特許文献１では、隣接パターン間の溝に昇華性物質を埋め込み、昇華性物質を固相から気相に、液相を経ることなく変化させる。すなわち、昇華性物質を固相から気相に直接的に変化させる。これにより、液体による表面張力がパターンに加わることがなく、乾燥時のパターンの倒壊が抑制できる。
【０００５】
しかしながら、パターンを構成する材料によっては、パターンに対する昇華性物質の成膜性が良くない場合がある。このような場合には、隣接パターン間に、昇華性物質がうまく形成されず、パターン倒壊を抑制する効果が十分に得られない可能性があった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１３−４２０９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の実施形態は、パターン倒壊を抑制することができる半導体記憶装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
実施形態に係る半導体記憶装置の製造方法は、表面に構造体を有する半導体基板にエッチングにより溝を形成する工程と、前記エッチングによる加工残渣を除去する工程と、ライナー膜を形成する工程と、前記ライナー膜に表面処理を施す工程と、前記溝をさらに所定の深さまでエッチングする工程と、前記半導体基板を洗浄する工程と、を備える。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る半導体記憶装置の断面図である。
【図２】同実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【発明を実施するための形態】
【００１０】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【００１１】
（第１の実施形態）
先ず、本実施形態に係る半導体記憶装置の特徴部分を概略的に説明する。
【００１２】
本実施形態に係る半導体記憶装置の特徴は、シリコン基板の上層部分が素子分離絶縁体（ＳＴＩ）によってライン状のアクティブエリアに区画されたＮＡＮＤ型フラッシュメモリにおいて、アクティブエリアは側面に段差を有し、段差の下方部分は、段差の上方部分よりも幅が太いことである。言い換えると、段差の上方部分は、段差の下方部分よりも幅が細い。
【００１３】
アクティブエリアの段差の上方部分が細いことにより、隣接するアクティブエリアとの間隔が広くなるので、隣接するアクティブエリアからの電気的な影響を受けにくい。すなわち、本来はデータを書き込みたくない非選択のメモリセルに対して、誤ってデータが書き込まれてしまう「誤書き込み」を生じにくくすることができる。
【００１４】
また、段差の下方部分は、段差の上方部分よりも幅が太いので、細長いアクティブエリアを支える力が強くなり、パターンの倒壊を低減することができる。
【００１５】
本実施形態に係る半導体記憶装置は、表面に構造体を有する半導体基板にエッチングにより溝を形成する工程と、前記エッチングによる加工残渣を除去する工程と、ライナー膜を形成する工程と、前記ライナー膜に表面処理を施す工程と、前記溝をさらに所定の深さまでエッチングする工程と、前記半導体基板を洗浄する工程と、前記半導体基板を固体が溶解した液体で処理する工程と、少なくとも前記溝の内部に前記固体を析出させる工程と、前記固体を固相から気相に液相を経ずに変化させる工程とを実行することで製造される。
【００１６】
本実施形態に係る半導体記憶装置の製造方法によれば、素子分離の形成の過程に、固体を析出させやすい材料の膜をパターンの側壁に形成することで、隣接するパターンの間に固化溶液を確実に充填することができる。そして、この固化溶液から形成された固体を固相から気相に直接的に変化させて除去することで、液体による表面張力がパターンに加わることがなく、乾燥を行うことができる。よって、乾燥時のパターンの倒壊を抑制する効果をより確実に得ることができる。
【００１７】
また、成膜性が良い材料の膜をパターンの側壁に形成した後に、所定の深さまでシリコン基板をエッチングすることによって、アクティブエリアの側面に段差が形成される。よって、本実施形態に係る半導体記憶装置は、アクティブエリアの側面に段差を有するという特徴を備える。
【００１８】
次に、本実施形態に係る半導体記憶装置の構成を詳細に説明する。
【００１９】
図１は、本実施形態に係る半導体記憶装置の断面図である。図１に示すように、本実施形態に係る半導体記憶装置は、ＮＡＮＤ型フラッシュメモリである。
【００２０】
本実施形態の半導体記憶装置においては、シリコン基板１１（半導体基板）が設けられている。シリコン基板１１には、メモリアレイ領域及び周辺回路領域が設定されている。メモリアレイ領域はデータを記憶する領域であり、記憶素子としてのメモリトランジスタが複数個設けられている。周辺回路領域はメモリアレイ領域を駆動する領域であり、高耐圧トランジスタ及び低耐圧トランジスタ等からなる周辺回路が設けられている。周辺回路は、複数水準の電圧を生成してメモリアレイ領域に対して供給し、また、メモリアレイ領域において発生する電圧又は電流を検出する回路である。上述の如く、本実施形態の特徴はメモリアレイ領域におけるアクティブエリアの形状にあるため、以下、メモリアレイ領域について説明する。
【００２１】
メモリアレイ領域において、シリコン基板１１の上層部分の一部には、一方向に延びる複数本の素子分離絶縁体（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ：ＳＴＩ）１６が形成されている。素子分離絶縁体１６は例えばシリコン酸化物により形成されている。そして、これらの素子分離絶縁体１６によって、シリコン基板１１の上層部分が複数本のアクティブエリアＡＡ（半導体領域）に区画されている。
【００２２】
アクティブエリアＡＡ上には、シリコン酸化物からなるトンネル絶縁膜１７が形成されている。トンネル絶縁膜１７とは、通常は絶縁性であるが、半導体記憶装置の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜である。トンネル絶縁膜１７上には、電荷蓄積部材として、導電性材料、例えば不純物が導入されたポリシリコンからなるフローティングゲート電極ＦＧが設けられている。フローティングゲート電極ＦＧはアクティブエリアＡＡ毎に分断されている。
【００２３】
フローティングゲート電極ＦＧ上には、例えばシリコン酸化物又はアルミナ等からなるゲート間絶縁膜１８が設けられている。ゲート間絶縁膜１８上には、導電性材料、例えば不純物が導入されたポリシリコンからなるコントロールゲート電極ＣＧが設けられている。
【００２４】
本実施形態においては、アクティブエリアＡＡの断面形状が階段状である。すなわち、アクティブエリアＡＡを上下方向に沿って上側から順に、階段状の段差部分２７を境界として、上方部分２６及び下方部分２８に分けたときに、上方部分２６は下方部分２８よりも幅が細い。言い換えると、下方部分２８は、上方部分２６よりも幅が太い。詳細には、下方部分２８の幅は、上方部分２６の幅よりも２％以上太い。具体的には、例えば、段差の幅は０．３ｎｍ以上である。なお、アクティブエリアの「幅」とは、アクティブエリアＡＡが延びる方向に対して直交する方向におけるアクティブエリアＡＡの長さをいう。
【００２５】
また、アクティブエリアＡＡにおいて段差部分２７が存在する位置は、トンネル絶縁膜１７とシリコン基板１１との境界面から２５ｎｍ以上下方に位置している。特に、５０ｎｍ以上から１００ｎｍ以下の下方に位置することが好ましい。言い換えると、本実施形態の半導体記憶装置において、隣接するアクティブエリアＡＡの間隔は、段差部分２７より上方は広く、段差部分２７より下方は狭いが、少なくともトンネル絶縁膜１７との境界面から２５ｎｍまでは、隣接するアクティブエリアＡＡの間隔を広く保っている。
【００２６】
また、下方部分２８はテーパ形状であってもよい。すなわち、アクティブエリアＡＡの下方になるほど、アクティブエリアＡＡの幅が広くなっていてもよい。
【００２７】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
【００２８】
図２（ａ）〜（ｆ）は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。特に、図２ではＮＡＮＤメモリの素子分離絶縁体１６を形成する工程を示している。
【００２９】
まず、図２（ａ）に示すように、シリコン基板（半導体基板）１１上に所望のインプラを注入し、必要な不純物プロファイルを作りこんだ後に、トンネル絶縁膜１７のシリコン酸化膜、フローティングゲート電極ＦＧとなるポリシリコン膜、後のＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｌａｎａｒｉｚａｔｉｏｎ）工程においてストッパー膜となるシリコン窒化膜２０、エッチング用のハードマスク２２の材料を積層する。そして、マルチパターニング技術により、ハードマスク２２の材料までのパターニング加工を実施する。この結果、シリコン基板上に構造体が形成される。
【００３０】
次に、図２（ｂ）に示すように、構造体及びシリコン基板１１を基板表面から深さ２５ｎｍ以上、望ましくは５０ｎｍから１００ｎｍに至るまでエッチングし、パターン１２及び素子分離の溝１５を形成する。
【００３１】
その後、素子分離の溝１５を洗浄液により洗浄する。これにより、エッチングによる加工残渣を除去する。この洗浄の際は、パターン１２のアスペクトが高くないので、洗浄液を液相のまま乾燥させてもパターン１２は倒壊しない。
【００３２】
続いて、図２（ｃ）に示すように、パターン１２の側壁に絶縁膜をライナー膜１３として成膜する。ライナー膜１３は、例えば、シリコン酸化膜やシリコン窒化膜などである。ここでライナー膜１３を形成する目的は、後述する昇華性物質にとって成膜性が良い材料をパターン１２の側壁に形成することである。ライナー膜１３は、０．３ｎｍ以上の厚さとなるように成膜することが望ましい。ライナー膜１３はＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）もしくはＬＰ−ＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ−Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）によって形成することができる。
【００３３】
その後、ライナー膜１３の表面を酸化、あるいは窒化させ、もしくはシランカップリング材等の溶剤を用いた処理を行う。これにより、ライナー膜１３の表面にアルキル基、ビニル基、アリル基、ヒドロキシ基、アルデヒド基、カルボニル基、カルボキシ基、ニトロ基、スルホ基、スルホニル基、アリール基、トリアルキルシリル基、トリス（フルオロアルキル）シリル基、トリアルキルシロキシ基、トリス（フルオロアルキル）シロキシ基のうち少なくともいずれかの官能基を形成し、パターン１２に対する昇華性物質の成膜性を向上させる。官能基の化学構造は、−CxH2x+2基(Xは任意の整数)，−C2H3基，C3H5基，−ＯＨ基，−COR基(RはH，OH，CxH2x+2)，−NO2基，−SO2R2(R2はOHまたはCxH2x+2)，−C6H5基、-SiR33基(R3はCxH2x+2)、-SiR43基(R4はCxHyFz)、-OSiR53基(R5はCxH2x+2)、-OSiR63基(R6はCxHyFz)、のいずれかを含んだものであればよい。
【００３４】
その後、図２（ｄ）に示すように、素子分離の溝１５をさらに所望の深さまでエッチングする。これにより、パターン１２のアスペクトは高くなる。本工程では、ライナー膜１３が形成されている部分はエッチングがされないため、結果的に、アクティブエリアＡＡの側面には図２（ｄ）に示すような段差部分２７が形成される。
【００３５】
また、本工程のエッチングの結果、アクティブエリアＡＡの形は、段差２７の下方部分２８の方が、段差２７の上方部分２６よりも幅が太くなる。特に、下方部分２８の形状は、テーパ形状になりうる。
【００３６】
続いて、エッチング生成物を除去するために、素子分離の溝１５を洗浄する。ここでの洗浄は、パターン１２のアスペクトが高い状態で実施されるので、洗浄液を乾燥させる際に、パターン１２が倒壊する可能性がある。そこで、本実施形態では、洗浄後の乾燥方法として昇華性物質を用いて素子分離絶縁体を埋め込み、昇華性物質を昇華除去する乾燥を行う。昇華性物質としては、例えば、ヨウ素、ナフタレン及びベンゾトリアゾール（ＢＴＡ）などを用いることができる。昇華性物質はこれらに限定はされず、室温の状態で固体状であれば良い。固体を溶解させる液体としてはトルエン、ベンゼン、キシレン、ヘキサン、ヘプタン、酢酸エチル、酢酸プロピル、酢酸ブチル、アセトン、パーフルオロオクタン、パーフルオロノナン、パーフルオロシクロペンタン、パーフルオロシクロヘキサン、ペンタフルオロプロパン、メタノール、エタノール、プロパノール、ブタノール、プロピレングリコールモノメチルエーテルアセテート（ＰＧＭＥＡ）、ジエチレングリコール、ジメチルエーテル、ホルムアミド、Ｎ，Ｎ−ジメチルホルムアミド、Ｎ，Ｎ−ジメチルアセトアミド、Ｎ−メチル−２−ピロリドン、水などを用いることができる。
【００３７】
具体的には、ベンゾトリアゾールを用いた場合について説明する．洗浄液で濡れた状態のパターン１２に、膜厚が制御しやすい濃度0.01〜0.1g/mlの範囲でベンゾトリアゾールを含むイソプロパノール溶液を接触させた後に50〜100℃の加熱処理を行い固化溶液のすくなくとも一部を固体に変化させる。具体的には、本実施形態では、固体の昇華性物質を析出させる。そして、析出した固体状の昇華性物質を圧力0.1〜20Paの範囲で50〜150℃の範囲でパターン１２を加熱し昇華により除去する。昇華性物質を固相から気相に、液相を経ることなく変化させることで、液体による表面張力がパターン１２に加わることがなく、乾燥時のパターン１２の倒壊が抑制できる。
【００３８】
その後、図２（ｅ）に示すように、ライナー膜１３をエッチングする。この時、例えば、Ｆ系ラジカル種を用いてエッチングすることができる。このとき、ライナー膜１３は、表面にアルキル基、ビニル基、アリル基、ヒドロキシ基、アルデヒド基、カルボニル基、カルボキシ基、ニトロ基、スルホ基、スルホニル基、アリール基、トリアルキルシリル基、トリス（フルオロアルキル）シリル基、トリアルキルシロキシ基、トリス（フルオロアルキル）シロキシ基のいずれかの官能基を持ったシリコン酸化膜もしくはシリコン窒化膜である。ライナー膜１３がシリコン酸化膜である場合には、ライナー膜１３の全てを除去しなくても、表面の官能基を除去し、シリコン酸化膜は残しておいてもよい。
【００３９】
この後、図２（ｆ）に示すように、素子分離の溝１５内に例えばシリコン酸化物等の絶縁材料を埋め込み、素子分離絶縁体（ＳＴＩ）１６が形成される。その後に、シリコン窒化膜２０が取り除かれ、フローティングゲート電極ＦＧとなるポリシリコン膜の上にゲート間絶縁膜１８とコントロールゲート電極ＣＧが積層される。
【００４０】
このようにして、図１に示したように、本実施形態に係る半導体記憶装置における素子分離絶縁体１６が形成される。
【００４１】
本実施形態では、固化溶液として昇華性物質を含む溶液を用い、昇華により昇華性物質を固相から気相へ変化させ、昇華性物質を除去する場合について説明したが、他の物質や方法を用いてもよい。例えば、固化溶液は、昇華性物質に替わって、あるいは、昇華性物質と共に、ポリマー材料を含んでいてもよい。また、パターン１２に溶液を接触させて固化溶液の少なくとも一部を固体に変化させることは、溶液を反応させる、溶液に含まれる溶媒の量を減少させる、及び、溶媒に溶かされた物質の少なくとも一部を析出させる、の少なくともいずれかによってもよい。
【００４２】
また、固化溶液から析出した固体を固相から気相へ変化させることは、固体の昇華、分解、及び、反応の少なくともいずれかにより行ってもよい。さらに、固化溶液から析出した固体を固相から気相へ変化させることは、加熱処理、光照射処理、電子線照射処理、減圧処理、及び、前記支持材と反応するガスを用いた処理の少なくともいずれかにより実施してもよい。  
本実施形態によれば、パターン倒壊の発生を抑制することができる。
【００４３】
詳細には、本実施形態に係る半導体記憶装置の製造方法によれば、固化溶液を用いた乾燥に先立ち、成膜性が良い材料の膜をパターンの側壁に形成することで、隣接するパターンの間に固化溶液を確実に充填することができる。これにより、乾燥時に、固化溶液から形成された固体を固相から気相に直接的に変化させて固体を除去することができ、液体による表面張力がパターンに加わることがなく、乾燥時のパターンの倒壊を抑制できる。
【００４４】
つまり、パターンを形成している材料に対する昇華性物質の成膜性が良くない場合に、隣接パターン間に昇華性物質がうまく形成されずパターン倒壊が生じてしまうという従来の課題を解決することができる。
【００４５】
また、本実施形態に係る半導体記憶装置によれば、アクティブエリアの段差の下方部分は、段差の上方部分よりも幅が太いので、細長いアクティブエリアを支える力が強くなり、パターンの倒壊を抑制することができる。特に、下方部分がテーパ形状である場合には、アクティブエリアの太さは下方に行くほど太くなり、よりパターンが倒壊しにくくなる。
【００４６】
さらに、アクティブエリアの段差の上方部分が細いことにより、隣接するアクティブエリアとの間隔が広くなるので、隣接するアクティブエリアからの電気的な影響を受けにくい。すなわち、本来はデータを書き込みたくない非選択のメモリセルに対して、誤ってデータが書き込まれてしまう「誤書き込み」を生じにくくすることができる。
【００４７】
特に、本実施形態の半導体記憶装置では、少なくともトンネル絶縁膜との境界面から２５ｎｍまでは、隣接するアクティブエリアの間隔を広く保ち、隣接するアクティブエリア間で干渉を発生させない間口を確保しているので、「誤り書き込み」が生じにくい。
【００４８】
本発明の実施形態を説明したが、実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。
例えば、本発明を、三次元積層不揮発性半導体メモリやフラット型セルを有した平面型不揮発性半導体メモリの半導体記憶装置に適用することも可能である。
これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４９】
１１：シリコン基板（半導体基板）、１２：パターン、１３：ライナー膜、１５：素子分離の溝、１６：素子分離絶縁体、１７：トンネル絶縁膜、１８：ゲート間絶縁膜、２０：シリコン窒化膜、２２：ハードマスク、２６：上方部分、２７：段差部分、２８：下方部分、ＡＡ：アクティブエリア、ＦＧ：フローティングゲート電極、ＣＧ：コントロールゲート電極
【図１】
2015088732.tif 000003
【図２】
2015088732.tif 000004
【手続補正書】
【提出日】平成27年2月2日(2015.2.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板の表面に構造体を有する半導体記憶装置の製造方法であって、
前記半導体基板にエッチングにより溝を形成する工程と、
前記エッチングによる加工残渣を除去する工程と、
前記溝の表面を改質する工程と、
前記半導体基板を洗浄する工程と、
を備え、
前記洗浄工程は、
前記半導体基板を薬液を用いて処理する工程と、
前記半導体基板を固体が溶解した液体で処理する工程と、
少なくとも前記溝の内部に前記固体を析出させる工程と、
前記固体を固相から気相に液相を経ずに変化させる工程と
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項２】
前記構造体の表面にライナー膜を形成する工程と、
前記ライナー膜を形成後に前記溝をさらに所定の深さまでエッチングする工程と、
をさらに備えることを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項３】
前記ライナー膜は、シリコン酸化膜あるいはシリコン窒化膜である
ことを特徴とする請求項１または請求項２に記載の半導体記憶装置の製造方法。
【請求項４】
前記ライナー膜は、表面にアルキル基、ビニル基、アリル基、ヒドロキシ基、アルデヒ
ド基、カルボニル基、カルボキシ基、ニトロ基、スルホ基、スルホニル基、アリール基、
トリアルキルシリル基、トリス（フルオロアルキル）シリル基、トリアルキルシロキシ基
、トリス（フルオロアルキル）シロキシ基のいずれかの官能基を少なくとも１つ以上有す
る
ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体記憶装置の製造方法。
【請求項５】
前記固体を析出させる工程は、前記構造体に前記液体を接触させることで、前記液体を反
応させる、前記液体に含まれる溶媒の量を減少させる、及び、前記溶媒に溶かされた物質
の少なくとも一部を析出させる、の少なくともいずれかにより前記液体の少なくとも一部
を固体に変化させる工程である
ことを特徴とする請求項２乃至４のいずれか一項に記載の半導体記憶装置の製造方法。
【請求項６】
前記固体を固相から気相へ変化させる工程は、前記固体の昇華、分解、及び、反応、の少
なくともいずれかを行うことを含む工程である
ことを特徴とする請求項２乃至５のいずれか一項に記載の半導体記憶装置の製造方法。
【請求項７】
半導体基板と、
前記半導体基板の上層部分の一部に設けられ、前記上層部分を一方向に延びる複数本の
アクティブエリアに区画する素子分離絶縁体と、
前記アクティブエリア上に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられた電荷蓄積部材と、
前記電荷蓄積部材上及び素子分離絶縁体上に設けられたゲート間絶縁膜と、
前記ゲート間絶縁膜上に設けられたコントロールゲート電極と
を備え、
前記アクティブエリアは側面に段差を有し、前記段差の下方部分は、前記段差の上方部
分よりも幅が太い
ことを特徴とする半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
実施形態に係る半導体記憶装置の製造方法は、半導体基板の表面に構造体を有する半導
体記憶装置の製造方法であって、前記半導体基板にエッチングにより溝を形成する工程と
、前記エッチングによる加工残渣を除去する工程と、前記溝の表面を改質する工程と、前
記半導体基板を洗浄する工程と、を備え、前記洗浄工程は、前記半導体基板を薬液を用い
て処理する工程と、前記半導体基板を固体が溶解した液体で処理する工程と、少なくとも
前記溝の内部に前記固体を析出させる工程と、前記固体を固相から気相に液相を経ずに変
化させる工程とを含む。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
実施形態に係る半導体記憶装置は、半導体基板にエッチングにより溝を形成する工程と
、前記エッチングによる加工残渣を除去する工程と、前記溝の表面を改質する工程と、前
記半導体基板を洗浄する工程と、を備え、前記洗浄工程は、前記半導体基板を薬液を用い
て処理する工程と、前記半導体基板を固体が溶解した液体で処理する工程と、少なくとも
前記溝の内部に前記固体を析出させる工程と、前記固体を固相から気相に液相を経ずに変
化させる工程とを実行することで製造される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
続いて、パターン１２の側壁をシランカップリング剤等の溶剤を用いた処理を行う。シラ
ンカップリング剤処理の前にライナー膜１３を形成してもよい。図２（ｃ）に示すように
、パターン１２の側壁に絶縁膜をライナー膜１３として成膜する。ライナー膜１３は、例
えば、シリコン酸化膜やシリコン窒化膜などである。ここでライナー膜１３を形成する目
的は、後述する昇華性物質にとって成膜性が良い材料をパターン１２の側壁に形成するこ
とである。ライナー膜１３は、０．３ｎｍ以上の厚さとなるように成膜することが望まし
い。ライナー膜１３はＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）もし
くはＬＰ−ＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ−Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐ
ｏｓｉｔｉｏｎ）によって形成することができる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
その後、ライナー膜１３の表面を酸化、あるいは窒化させ、もしくはシランカップリング
材等の溶剤を用いた処理を行う。これにより、パターン１２の側壁またはライナー膜１３
の表面にアルキル基、ビニル基、アリル基、ヒドロキシ基、アルデヒド基、カルボニル基
、カルボキシ基、ニトロ基、スルホ基、スルホニル基、アリール基、トリアルキルシリル
基、トリス（フルオロアルキル）シリル基、トリアルキルシロキシ基、トリス（フルオロ
アルキル）シロキシ基のうち少なくともいずれかの官能基を形成し、パターン１２に対す
る昇華性物質の成膜性を向上させる。官能基の化学構造は、−CxH2x+2基(Xは任意の整数)
，−C2H3基，C3H5基，−ＯＨ基，−COR基(RはH，OH，CxH2x+2)，−NO2基，−SO2R2(R2はO
HまたはCxH2x+2)，−C6H5基、-SiR33基(R3はCxH2x+2)、-SiR43基(R4はCxHyFz)、-OSiR53
基(R5はCxH2x+2)、-OSiR63基(R6はCxHyFz)、のいずれかを含んだものであればよい。