(57)【要約】【課題】  ゲートしきい値電圧Ｖｔｈを上昇させることなく、ゲート絶縁膜を厚くでき、高いゲート耐量とスイッチング損失の低減とが得られるＭＯＳ型半導体装置の製造方法の提供。【解決手段】  ｎ型低不純物濃度層２を有する半導体基板の一方の主面に酸化膜をマスクにして選択的にｐ型ウェル領域３を形成する。次に前記酸化膜マスクと離間して前記ｐ型ウェル領域３内の表面に設けたレジストマスクを形成し、前記離間部から選択的にｎ＋型ソース領域５を形成する。続いて前記酸化膜マスクを除去する。次に前記ｐ型ウェル領域３の表面に酸化膜を形成し、その後酸化膜を除去する。続いて、半導体基板の表面上にゲート絶縁膜６を介して被覆されるゲート電極７を形成する。【選択図】図１
2015041644.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型ドリフト層の一方の主面に第１熱酸化膜を形成し、該第１熱酸化膜をパターンする酸化膜形成工程と、
前記第１熱酸化膜をマスクにして選択的に第２導電型不純物イオンを注入し、続いて熱処理を行い、前記ドリフト層よりも高不純物濃度の第２導電型ウェル領域を形成するウェル領域形成工程と、
前記第１熱酸化膜と離間するように前記ウェル領域内の表面に第１のレジスト膜を設け、該第１のレジスト膜と前記第１熱酸化膜をマスクとして第１導電型不純物イオンを注入し、続いて前記第１のレジスト膜を除去して熱処理を行い、前記ウェル領域よりも高不純物濃度の第１導電型ソース領域を形成するソース領域形成工程と、
前記第１熱酸化膜を除去してから第２熱酸化膜を形成し、続いて該第２熱酸化膜を除去する第２酸化膜形成除去工程と、
互いに隣接する前記ソース領域、前記ウェル領域および前記ドリフト層のそれぞれの表面上を覆うようにゲート絶縁膜を形成し、さらに該ゲート絶縁膜の表面にゲート電極を形成するＭＯＳゲート形成工程と、
を有することを特徴とするＭＯＳ型半導体装置の製造方法。
【請求項２】
前記ソース領域形成工程に続いて、前記第１熱酸化膜と離間するように前記ウェル領域内の表面に第２のレジスト膜を設け、該第２のレジスト膜と前記第１熱酸化膜をマスクとして第２導電型不純物イオンを注入し、続いて前記第２のレジスト膜を除去して熱処理を行い、前記ウェル領域よりも高不純物濃度の第２導電型コンタクト領域を形成するコンタクト領域形成工程を含むことを特徴とする請求項１に記載のＭＯＳ型半導体装置の製造方法。
【請求項３】
前記酸化膜形成工程で、前記第１熱酸化膜をエッチングする際に、該第１熱酸化膜のエッジにテーパーを付けることを特徴とする請求項１に記載のＭＯＳ型半導体装置の製造方法。
【請求項４】
前記酸化膜形成工程で、前記第１熱酸化膜にテーパーを付けた後、テーパー面に垂直な角度以下で斜めにイオン注入を行うことを特徴とする請求項３記載のＭＯＳ型半導体装置の製造方法。
【請求項５】
前記半導体装置がＭＯＳＦＥＴであることを特徴とする請求項１乃至４のいずれか一項に記載のＭＯＳ型半導体装置の製造方法。
【請求項６】
前記第２酸化膜形成除去工程において、
前記ウェル領域表面の第２導電型不純物の一部が前記第２熱酸化膜に吸い出され、
前記ウェル領域表面の第２導電型不純物濃度が、前記第２酸化膜形成除去工程前と比べて減少することを特徴とする請求項１に記載のＭＯＳ型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＭＯＳ型半導体装置の製造方法に関する。
【背景技術】
【０００２】
一般的なＭＯＳ型半導体装置の一つである従来のパワーＭＯＳＦＥＴの表面ＭＯＳ構造を含む要部断面図を図２０に示す。ＭＯＳＦＥＴの半導体基板（ｎ＋低抵抗半導体基板１０１とｎ−ドリフト層１０２）の表面層に、ｐ型ウェル領域１０３が形成され、さらにその表面にｎ＋型ソース領域１０５が形成される。ｐ型ウェル領域１０３の表面は、ｎ＋型ソース領域１０５とｎ−ドリフト層１０２の表面とに挟まれる。さらにこれらの表面上には、ゲート絶縁膜１０６を介してポリシリコン膜などからなるゲート電極１０７が積層される。このような構造をＭＯＳゲート構造、あるいは表面ＭＯＳ構造と呼ぶ。
【０００３】
ゲート電極１０７―ソース電極（図示せず）の間にしきい値電圧以上のゲート電圧が印加されると、ｐ型ウェル領域１０３のゲート酸化膜１０６との界面に、電子が蓄積されたｎ型反転層１０３ａが形成される。ｎ型反転層１０３ａは、ソース領域とｎ−ドリフト層１０２とをｎ型の領域で連結する電子の通路となり、ｎチャネルと呼ばれる。このｎチャネルの形成が、デバイスをオンオフさせる制御機能をもたらす。
【０００４】
一方、半導体ウェハ内に複数個配置される個々のＭＯＳＦＥＴ（デバイスチップ）内には、主電流が流れる活性部が形成される。この活性部内には、前記表面ＭＯＳ構造を一つの単位セルとする複数の単位セルが活性部面内に均等に分散して並列に配設される。一デバイスチップである個々のＭＯＳＦＥＴチップでは、この単位セルごとに流れる電流が、複数の単位セルの表面に共通に接触する金属電極膜に集められて出力される。
【０００５】
この表面ＭＯＳ構造を構成する最小の単位セルには、ＭＯＳゲートの特性を決める要素として、以下のパラメータがある。ｐ型ウェル領域１０３内の表面には、チャネル形成領域１０３ａの長さ（電流が流れる方向の距離、チャネル長とも言う）と、その表面不純物濃度がある。これらは、チャネル形成領域の表面上に設けられるゲート絶縁膜１０６の膜厚とともに、ゲートしきい値電圧Ｖｔｈを決める。Ｖｔｈは、ＭＯＳＦＥＴのオン抵抗に直接影響するので、重要なデバイス設計要素である。これらのパラメータは、できるかぎり活性部面内で偏りが生じず均一になるように注意して形成される。この理由は、単位セルの電流が並列に足し合わさって主電流となるからである。すなわち、ＭＯＳＦＥＴの活性部表面をできるかぎり偏りなく均一に流れるようにするためには、単位セルごとの電流が全て同じ電流密度で流れることが好ましい。
【０００６】
以上のように、表面ＭＯＳ構造の単位セルをできる限り均一にするための製造方法として、セルフアライン（自己整合）で形成する製造方法が知られている。これは、ポリシリコンからなるゲート電極の端部を、ｐ型ウェル領域１０３およびｎ＋型ソース領域１０５のイオン注入領域端部とすることにより、マスクずれを無くした製造方法である。この従来の製造方法（セルフアライン法）の概略について、その製造プロセスの概略フロー図を図２９に示し、工程ごとの表面ＭＯＳ構造を含む要部断面図である図２１〜図２７を参照して説明する。
【０００７】
ｎ型シリコン半導体からなるｎ−ドリフト層１０２上に、ゲート絶縁膜１０６を形成する（図２９のａ１工程）。続いて、ゲート絶縁膜１０６の上にポリシリコン膜を形成し、所要のパターンエッチングすることでゲート電極１０７を形成する（ａ２工程）。
【０００８】
続いて、ゲート電極１０７をマスクにしてボロンをイオン注入し（図２１）、アニール処理を経てｐ型ウェル領域１０３を形成する（図２２）。続いて、ゲート電極１０７上にレジストマスクを形成し、ボロンのイオン注入によりｐ＋コンタクト領域１０４を形成する（図２３）。レジストマスクを除去し（図２４）、新たにｎ＋型ソース領域用レジストマスク１１０を設け、ひ素イオン注入により（図２５）ｎ＋型ソース領域１０５を形成する（図２６）。ここまでが、図２９のａ３工程である。
【０００９】
ゲート電極１０７を覆う層間絶縁膜１０８を形成すれば、表面ＭＯＳ構造が構成される（図２７）。前記ｐ型ウェル領域１０３とｎ＋型ソース領域１０５とは同じゲート電極１０７をマスクにしてそれぞれイオン注入して形成される。これにより、マスクアライメントに起因するズレが無くなるので、セルフアラインとなる。
【００１０】
このようにｐ型ウェル領域１０３とｎ＋型ソース領域１０５をセルフアライン法で形成すると、チャネル長を均一化することができるので、電流が活性部面内を均一に流れ、電流による発熱に偏りが少なくなる。
【００１１】
一方、同じセルフアライン法として、ゲート電極ではなく、厚い酸化膜をマスクとしてｐ型ウェル領域およびｎ＋型ソース領域を形成する方法が、特許文献１に開示されている。その概略について、その製造プロセスの概略フロー図を図２８に示し、工程ごとの表面ＭＯＳ構造を含む要部断面図である図２８（ａ）〜（ｆ）を参照して説明する。
【００１２】
ｎ型シリコン半導体からなるｎ−ドリフト層１０２上に、酸化膜マスク１１１を形成する。続いて、酸化膜マスク１１１をマスクにしてボロンをイオン注入し（図２８（ａ）、アニール処理を経てｐ型ウェル領域１０３を形成する（図２８（ｂ））。続いて、酸化膜マスク１１１上にレジストマスクを形成し、ボロンのイオン注入によりｐ＋コンタクト領域１０４を形成する（図２８（ｃ））。レジストマスクを除去し（図２８（ｄ））、新たにｎ＋型ソース領域用レジストマスク１１０を設け、ひ素イオン注入により（図２８（ｅ））ｎ＋型ソース領域１０５を形成する（図２８（ｆ））。その後、酸化膜マスク１１１をすべて除去する（図２８（ｇ））。そして、ゲート酸化膜１０６、ゲート電極１０６とこれを覆う層間絶縁膜１０８を形成すれば、表面ＭＯＳ構造が構成される（図２８（ｈ））。前記ｐ型ウェル領域１０３とｎ＋型ソース領域１０５とは、同じ酸化膜マスク１１１をマスクにしてそれぞれイオン注入して形成される。これにより、マスクアライメントに起因するズレが無くなるので、セルフアラインとなる。
【００１３】
ｐ型ウェル領域１０３について、チャネル形成領域１０３ａの不純物濃度を低くすることに関する公知文献について、次のようなものがある。トレンチゲート型ＭＯＳトランジスタのトレンチエッチング後のトレンチ側壁の後処理として、一旦、厚いトレンチ側壁酸化膜を形成し、これを剥離後にゲート絶縁膜を形成することにより、前記厚いトレンチ側壁酸化膜への不純物取り込みを利用してトレンチ側壁側のｐベース領域（前記ｐ型ウェル領域に同じ）表面濃度のみを低下させ、素子の破壊耐量等を低下させることなくしきい電圧を低減することができる記述がある（特許文献２）。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開平６−２４４４２８号公報
【特許文献２】特開２０００−２２８５２０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
前述したように、前記チャネル形成領域１０３ａは、オン時に主電流の通路となるので、従来方法でもＭＯＳＦＥＴの活性部内表面に分散配置される各チャネル抵抗をバラツキなく一定にするために、セルフアライン法で形成される。
【００１６】
一般的に、ＭＯＳＦＥＴのゲートしきい値電圧Ｖｔｈは、ゲート絶縁膜厚とｐ型ウェル領域１０３の表面不純物濃度（以降、不純物濃度を単に濃度と表記することもある）で決定される。図１７は、一般的な表面ＭＯＳ構造を有するＭＯＳ型半導体装置のゲート酸化膜とゲートしきい値電圧Ｖｔｈとの関係図である。例えば、ｐ型ウェル領域１０３の表面濃度を一定とすると、図１７に示すように、ゲート酸化膜厚が決まれば、ゲートしきい値電圧が決まる。ゲート酸化膜についても同様である。一方、ゲートしきい値電圧Ｖｔｈの決定に関して、ゲート絶縁膜厚とｐ型ウェル領域１０３の表面不純物濃度の間とは、相反する関係を有する。
【００１７】
一方、図２０のＭＯＳＦＥＴのＢ１−Ｂ２線に沿った領域の正味のドーピング濃度分布は、イオン注入領域から半導体基板の深さ方向および沿面方向の拡散距離に応じて、濃度が次第に低下する傾斜分布を有している。その場合、ゲートしきい値電圧Ｖｔｈは、特に、ｎ＋型ソース領域１０５接合終端表面近傍のｐ型ウェル領域１０３（チャネル形成領域１０３ａ）の表面不純物濃度で決定される。
【００１８】
以上のように、ゲート絶縁膜１０６を厚くした場合、ｐ型ウェル領域１０３（チャネル形成領域１０３ａ）の前記 ｎ＋型ソース領域１０５近傍の表面不純物濃度を低減することで、ゲートしきい値電圧Ｖｔｈの上昇を抑制することができる。
【００１９】
しかしながら、ｐ型ウェル領域１０３の表面濃度を低減することは、ｐ型ウェル領域１０３全体の濃度を低減することになる。そのため、ＭＯＳＦＥＴの耐圧、オン抵抗などの他の半導体特性にも密接に関係し、実際には表面濃度を低減する余地はほとんど無いといってもよい。従って、ゲートしきい値電圧を高くせずにゲート絶縁膜を厚くすることには限度があり困難でもあった。
【００２０】
さらに、チャネル形成領域１０３ａの表面濃度が低減すると、表面で空乏層が広がりすぎて前述したショートチャネルが起こり易くなり、寄生バイポーラトランジスタが動作し易くなるという問題も発生する。具体的には、図２０で、ｐ型ウェル領域１０３（チャネル形成領域１０３ａ）の表面不純物濃度を低くすると、ゲートしきい値電圧Ｖｔｈを小さくすることができる。しかしながら、寄生トランジスタ（符号で１０５−１０３−１０２からなる領域）が導通し易くなり、ゲートによる制御ができなくなる可能性が生じる。さらに、オフ時にチャネル形成領域１０３ａ中に空乏層が広がり易くなり、パンチスルー破壊が生じる可能性もある。
【００２１】
本発明の目的は、前述した課題を解決して、ゲートしきい値電圧Ｖｔｈを上昇させることなく、ゲート絶縁膜を厚くでき、高いゲート耐量とスイッチング損失の低減とが得られるＭＯＳ型半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００２２】
本発明は、前記課題を解決して発明の目的を達成するために、第１導電型ドリフト層の一方の主面に第１熱酸化膜を形成し、該第１熱酸化膜をパターンする酸化膜形成工程と、
前記第１熱酸化膜をマスクにして選択的に第２導電型不純物イオンを注入し、続いて熱処理を行い、前記ドリフト層よりも高不純物濃度の第２導電型ウェル領域を形成するウェル領域形成工程と、
前記第１熱酸化膜と離間するように前記ウェル領域内の表面にレジスト膜を設け、該レジスト膜と前記第１熱酸化膜をマスクとして第１導電型不純物イオンを注入し、続いて前記レジスト膜を除去して熱処理を行い、前記ウェル領域よりも高不純物濃度の第１導電型ソース領域を形成するソース領域形成工程と、
前記第１熱酸化膜を除去してから第２熱酸化膜を形成し、続いて該第２熱酸化膜を除去する第２酸化膜形成除去工程と、
互いに隣接する前記ソース領域、前記ウェル領域および前記ドリフト層のそれぞれの表面上を覆うようにゲート絶縁膜を形成し、さらに該ゲート絶縁膜の表面にゲート電極を形成するＭＯＳゲート形成工程と、
を有するＭＯＳ型半導体装置の製造方法とする。
【００２３】
前記ソース領域形成工程に続いて、前記第１熱酸化膜と離間するように前記ウェル領域内の表面に第２のレジスト膜を設け、該第２のレジスト膜と前記第１熱酸化膜をマスクとして第２導電型不純物イオンを注入し、続いて前記第２のレジスト膜を除去して熱処理を行い、前記ウェル領域よりも高不純物濃度の第２導電型コンタクト領域を形成するコンタクト領域形成工程を含むことが好ましい。  前記酸化膜形成工程で、前記第１熱酸化膜をエッチングする際に、該第１熱酸化膜のエッジにテーパーを付けることもより好ましい。
【００２４】
前記酸化膜形成工程で、前記熱酸化膜にテーパーを付けた後、テーパー面に垂直な角度以下で斜めにイオン注入を行うことがよい。
前記半導体装置がＭＯＳＦＥＴであることが好適である。
【００２５】
前記第２酸化膜形成除去工程において、
前記ウェル領域表面の第２導電型不純物の一部が前記第２熱酸化膜に吸い出され、
前記ウェル領域表面の第２導電型不純物濃度が、前記第２酸化膜形成除去工程前と比べて減少すると好ましい。
【発明の効果】
【００２６】
本発明によれば、しきい値電圧Ｖｔｈを上昇させることなく、ゲート絶縁膜の厚いＭＯＳ型半導体装置を製造することができる。また、ゲート絶縁膜の厚さを厚くすることにより、ゲート絶縁膜に印加される電界強度が低下するので、ゲート絶縁膜の信頼性が向上する。また、厚いゲート絶縁膜を用いることにより、ゲート容量低減によるスイッチング損失の低減が得られるＭＯＳ型半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明のＭＯＳＦＥＴのＭＯＳ構造を中心とする要部断面図である。
【図２】本発明にかかる図１および従来の図２０にそれぞれ示すＭＯＳＦＥＴのＡ１−Ａ２線およびＢ１−Ｂ２線に沿った各領域の正味の不純物濃度分布図である。
【図３】本発明の実施例１にかかるＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である（その１）。
【図４】本発明の実施例１にかかるＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である（その２）。
【図５】本発明の実施例１にかかるＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である（その３）。
【図６】本発明の実施例１にかかるＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である（その４）。
【図７】本発明の実施例１にかかるＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である（その５）。
【図８】本発明の実施例１にかかるＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である（その６）。
【図９】本発明の実施例１にかかるＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である（その７）。
【図１０】本発明の実施例１にかかるＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である（その８）。
【図１１】本発明の実施例２にかかるＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である（その１）。
【図１２】本発明の実施例２にかかるＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である（その２）。
【図１３】本発明の実施例２にかかるＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である（その３）。
【図１４】本発明の実施例２にかかるＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である（その４）。
【図１５】本発明の実施例２にかかるＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である（その５）。
【図１６】本発明の実施例２にかかるＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である（その６）。
【図１７】一般的な表面ＭＯＳ構造を有するＭＯＳ型半導体装置のゲート酸化膜とゲートしきい値電圧Ｖｔｈとの関係図である。
【図１８】本発明にかかるゲート酸化膜とゲートしきい値電圧Ｖｔｈとの関係図である。
【図１９】本発明にかかる表面ＭＯＳ構造部分の製造工程フロー図である。
【図２０】従来のパワーＭＯＳＦＥＴの表面ＭＯＳ構造を含む部分の断面図である。
【図２１】従来のＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である（その１）。
【図２２】従来のＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である（その２）。
【図２３】従来のＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である（その３）。
【図２４】従来のＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である（その４）。
【図２５】従来のＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である（その５）。
【図２６】従来のＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である（その６）。
【図２７】従来のＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である（その７）。
【図２８】従来のＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図フローである。
【図２９】従来の表面ＭＯＳ構造部分の製造工程フロー図である。
【発明を実施するための形態】
【００２８】
以下、本発明のＭＯＳ型半導体装置の製造方法にかかる実施例について、図面を参照して詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれ相対的に不純物濃度が高いまたは低いことを意味する。なお、以下の実施例の説明および添付図面において、同様の構成には同一の符号を付す。また、実施例で説明される添付図面は、見易くまたは理解し易くするために正確なスケール、寸法比で描かれていない。
【実施例１】
【００２９】
本発明にかかるＭＯＳ型半導体装置の一つであるパワーＭＯＳＦＥＴの表面ＭＯＳ構造を含む要部断面図を図１に示す。また、図３〜図１０は、本発明のＭＯＳ型半導体装置の製造方法の一実施例として、ｎチャネルＭＯＳＦＥＴの製造工程を順に示す、半導体基板の要部断面図である。さらに、本発明の製造方法を工程フローにして表した図が図１９である。
【００３０】
厚さの厚いフィールド酸化膜１１を、熱酸化によりシリコン半導体基板の表面上に成長させる。シリコン半導体基板は、ｎ＋低抵抗半導体基板１、ｎ−ドリフト層２の積層からなる。フォトリソグラフィと酸化膜エッチングによって、所要のｐ型ウェル領域形成用開口パターンを有する酸化膜マスクを形成する。ここまでが、図１９のｂ１工程、酸化膜マスク形成である。
【００３１】
次いで、開口部に薄いスクリーン酸化膜１２を形成する。熱酸化の場合は、開口部を含む基板表面に形成する。次に、薄いスクリーン酸化膜１２の部分のみを通過する加速エネルギーで、ボロンイオン（Ｂ＋）１３のイオン注入を行う（図３）。続いて、熱拡散により、所定の深さのｐ型ウェル領域３を形成する（図４）。このあと、フォトリソグラフィによってレジストマスク１４を形成し、ボロンイオン注入１３（Ｂ＋）を適当な加速エネルギーで行う（図５）。次いで、レジストマスク１４を剥離した後にアニール処理を加えることにより、後工程のソース電極の被着でオーミック接触が得られる表面濃度を有するｐ＋型コンタクト領域４を形成する（図６）。
【００３２】
そのあと、再度、フォトリソグラフィによりレジストマスク１５を選択的に形成する。このレジストマスク１５と、フィールド酸化膜１１マスクとの間の開口部に、スクリーン酸化膜１２を越える加速エネルギーで、ヒ素イオン注入１６（Ａｓ＋の注入）を行う（図７）。次いで、レジストマスク１５を剥離した後にアニールしてｎ＋型ソース領域５を形成する（図８）。このように、同じマスクとしたフィールド酸化膜１１の端部を、ｐ型ウェル領域３とｎ＋型ソース領域５のイオン注入開口部の端部として形成できる。これにより、ｐ型ウェル領域３におけるｎ＋型ソース領域５の位置は、フィールド酸化膜１１のマスクによるセルフアラインとなる。ここまでが、図１９のｂ２工程、ウェル領域とソース領域形成である。前述のように、ｂ２工程には、ｐ＋型コンタクト領域４を形成する工程を含んでもよい。
【００３３】
次に、スクリーン酸化膜１２およびフィールド酸化膜１１マスクをエッチングにより除去する。このように、酸化膜マスク除去の工程が、図１９のｂ３工程である。
続いて、酸化膜を除去した表面に、再度、酸化膜１７を成長させる（図９）。この酸化膜１７を形成するための酸化工程でｐ型ウェル領域３の表面のボロンが吸い出され、ｐ型ウェル領域３（チャネル形成領域）の表面濃度だけを低くすることができる。この工程が、本願発明のポイントであり、図１９のｂ４工程、濃度調整酸化である。すなわち、酸化条件を調整することでボロンの吸い出し量をコントロールすることにより、所要のｐ型ウェル領域３（チャネル形成領域）の表面濃度とすることができる。従来のように、既に形成されたゲート絶縁膜およびゲート電極でｐ型ウェル領域とｎ＋型ソース領域をセルフアラインとする製造方法では、このボロンの吸い出しによる閾値の調整はできない。本願発明のように、酸化膜マスクを用いてセルフアラインとするために可能となった手段である。
【００３４】
次に、酸化膜１７をエッチングにより除去する。この工程が、図１９のｂ５工程、酸化膜除去である。
続いて、酸化膜を除去したシリコン半導体基板の表面に、絶縁膜となるゲート酸化膜６を形成する。この工程が、図１９のｂ６工程、ゲート絶縁膜形成である。
【００３５】
続いて、ゲート酸化膜６の上面にポリシリコン膜を形成し、フォトリソグラフィ、エッチングを行ってゲート電極７を形成する。この工程が、図１９のｂ７工程、ゲート電極形成である。
【００３６】
その後、新たな絶縁層の成膜およびフォトリソグラフィ、エッチングによるパターニングを行った層間絶縁膜８を形成するプロセスまでが、実施例１にかかるＭＯＳＦＥＴのウェハプロセスである（図１０）。
【００３７】
図２を用いて、ｐ型ウェル領域３（チャネル形成領域）の表面濃度について説明する。図２は、本発明にかかる図１および従来の図２０にそれぞれ示すＭＯＳＦＥＴのＡ１−Ａ２線およびＢ１−Ｂ２線に沿った各領域の正味の不純物濃度分布図である。図２（ａ）で不純物濃度分布を示す実線は、前記図２０に示すＭＯＳＦＥＴのＢ１−Ｂ２線に沿った深さ方向のドーピング濃度分布である。同じく破線は、前記図１に示すＭＯＳＦＥＴのＡ１−Ａ２線に沿った深さ方向のドーピング濃度分布である。いずれも、ｐ型ウェル領域内のチャネル形成領域３ａ（１０３ａ）とｐ型ウェル領域３（１０３）とｎ−ドリフト層２（１０２）におけるドナーとアクセプタの濃度補償を加味した正味のドーピング濃度分布である。図２（ｂ）は、（ａ）の破線枠で示す部分の拡大図である。特に図２（ｂ）から、本発明にかかる破線の場合は、チャネル形成領域の表面、深さが０．１μｍ以下の部分だけ、不純物濃度が低くなることがわかる。
【００３８】
図１８は、本発明にかかるゲート酸化膜とゲートしきい値電圧Ｖｔｈとの関係図である。図１８に示すように、ゲート酸化膜の膜厚をｄ１からｄ２に厚くすると、従来の方法では、ゲートしきい値電圧はｖ１からｖ２に上昇する。しかしながら、本発明によれば、膜厚をｄ１からｄ２にしても、上記の手段により表面濃度を低減するため、ゲートしきい値電圧を増加させずに、ｖ１の値に抑えることができる。
【００３９】
前記図１９のｂ４工程の濃度調整酸化において、酸化条件と表面濃度の低下との関係を説明する。ドーパント不純物は、酸化時にシリコン酸化膜とシリコンの界面で再分布する。具体的には、熱拡散により、ドーパント不純物は、偏析係数の相違から、シリコン酸化膜またはシリコン中に偏析する。ボロンの場合は、シリコン表面近傍のボロンが外方（シリコン基板の外部）に拡散し、酸化膜中に偏析する。酸化温度が低い場合、ゆっくりと酸化が進むため、酸化膜中に取り込まれたボロンが酸化膜中を拡散し、シリコン酸化膜とシリコン界面近傍のシリコン酸化膜中のボロン濃度が低くなり、よりシリコン中のボロンが酸化膜に取り込まれやすくなる。逆に酸化温度が高くなると、酸化が速く進むために酸化膜中に取り込まれるボロンの量は少なくなる。上記を踏まえ、酸化温度は、実用的な酸化温度である８００℃から１１００℃の範囲で調整することが好ましい。
【００４０】
また、ボロンを取り込むための酸化膜の厚さについては、以下の通りである。熱酸化の初期のシリコン表面での反応で律速される過程では、酸化速度が速くなる。その結果、通常の酸化工程では酸化膜厚にばらつきが生じやすくなる。そのため、酸化物質の酸化膜の拡散で律速される酸化膜厚は２００Å以上が好ましい。また酸化膜厚は２０００Å以下とすることが望ましい。酸化膜厚を２０００Åよりも厚くすると、高濃度領域（例えばソース領域）上の酸化膜が増速酸化により厚くなるため、しきい電圧調整用酸化膜の除去後のシリコン表面の段差が大きくなり、好ましくない。
【００４１】
酸化時のガス雰囲気であるが、パイロ酸化では酸化膜中に含まれる水素がボロンの拡散を促進するため、酸化膜のシリコン界面付近でのボロン濃度が低くなる。そのため、ドライ酸化に比べて酸化膜中に取り込まれるボロンの量が多くなる。パイロ酸化、ドライ酸化のどちらも使用することができるが、パイロ酸化の方がドライ酸化に比べて酸化速度が速いため同じ膜厚の酸化をする際にかかる時間が短くなる。これらの酸化方法は、プロセス工数、ボロンの取り込み量を考慮して選択できる。
【００４２】
このように実施例１の方法で製造したＭＯＳＦＥＴのｐ型ウェル領域３のチャネル形成領域３ａの表面不純物濃度は、従来の表面不純物濃度に比べて低下する。また、ｐ型ウェル領域３のｐｎ接合が表面と交差する接合終端近辺では、ｐ型ウェル領域３の導電型の反転が生じ、図１０に示すように接合が終端で内側に巻き込まれるような形状になる。この接合終端の巻き込み形状は大き過ぎるとチャネル長が短くなってショートチャネルが起きやすくなる。そのため、ショートチャネルとならないように、ｐ型ウェル領域３の濃度および拡散深さを調整する。
【００４３】
以上のことから、本発明の実施例１の表面ＭＯＳ構造は、ｐ型ウェル領域３のチャネル形成領域３ａの表面不純物濃度を低くすることができる。その結果、ゲートしきい値電圧Ｖｔｈを一定にしたままで、ゲート絶縁膜厚を厚くできる。これにより、本発明のＭＯＳＦＥＴのゲート耐量が向上する。あるいは、ゲート絶縁膜の膜厚が一定ならば、ゲートしきい値電圧Ｖｔｈを低くすることができる。
【実施例２】
【００４４】
実施例１の方法では、前述のようにチャネル長の短い微細なセルパターンを有するＭＯＳＦＥＴを製造する場合に、ｐ型ウェル領域３の接合終端が図１０に示すような巻き込み形状になり、ショートチャネル効果が表れ易いことが問題となる。実施例２では、微細なセルパターンを有するＭＯＳＦＥＴを製造する場合、前述のセルフアラインに用いる酸化膜マスクの開口部側のエッジにテーパーを形成するようにエッチングすることが前記実施例１のＭＯＳＦＥＴと異なる。
【００４５】
以下、実施例２にかかるＭＯＳＦＥＴの製造方法について、説明する。主要な工程のフローは、実施例１で説明した図１９と同じである。
先ずｎ＋低抵抗半導体基板１とｎ−ドリフト層２の積層からなるシリコン半導体基板の表面上に、厚いフィールド酸化膜１１を成長させる。そして、フォトリソグラフィとエッチングによって、所定のｐ型ウェル形成用開口パターンにエッチングされたフィールド酸化膜１１マスクを形成する。このとき、フィールド酸化膜１１マスクのエッジが、半導体基板の表面に対して垂直方向に沿うものではなく、この垂直方向から角度θ（°）を持ったテーパー状になるようなエッチングを行う。テーパー状となるエッチング方法は、公知の方法、例えば酸化膜表面にイオンを注入して酸化膜表面にダメージを形成し、エッチングレートを高くするなどの方法で構わない。特に、シリコン半導体基板の表面にｎ型もしくはｐ型のドーパントとならないイオンが好ましく、例えばＨｅやＡｒ等がよい。
【００４６】
次いで開口部に薄いスクリーン酸化膜１２を形成する（図１１）。続いて、ボロンイオン（Ｂ＋）１３の注入を、行う。このとき、半導体基板の表面に対して垂直ではなく斜め方向から、イオンを注入する（図１２）。このとき、イオン注入する角度φは、半導体基板の表面に垂直な方向（φ＝０°）よりも大きく、テーパー状のフィールド酸化膜１１マスクのエッジの面に垂直な角度以下（φ＝９０°−θ）が好ましい。また、イオン注入時には、角度φを持った半導体基板を回転させてもよい。
【００４７】
テーパーを有するフィールド酸化膜１１マスクのエッジ面（テーパー面）に略垂直になるようにイオン注入すると、イオン注入領域が、実施例１よりもフィールド酸化膜１１マスクのテーパー面下部の分だけ、フィールド酸化膜１１マスクの厚さが厚くなる方向に沿って広がる。
【００４８】
続いて、熱拡散により所定の深さのｐ型ウェル領域３０を形成する（図１３）。この熱拡散により、ｐ型ウェル領域３の表面部で水平方向に不純物濃度が低下する領域の長さが、テーパーが無い場合の横方向拡散部分よりも、テーパー面下部の距離の分長くなる。
【００４９】
このあと、実施例１と同様にレジストマスク１４、１５とフィールド酸化膜１１マスクをもちいて、ｐ＋型コンタクト領域４とｎ＋型ソース領域５を形成する（図１４）。
次に、実施例１のｂ３工程と同様に、スクリーン酸化膜１２およびフィールド酸化膜１１マスクをエッチングによりすべて除去する。
【００５０】
続いて、実施例１のｂ４工程と同様に、エッチング後の半導体基板表面に、再度、酸化膜１７を成長させる。これにより、ｐ型ウェル領域３０の表面ボロンを酸化膜１７側に吸い出す。実施例１と同様に、酸化条件を調整することでボロンの吸い出し量をコントロールすることができる。さらに本実施例２では、ｐ型ウェル領域３０は、テーパー部への斜めイオン注入によりボロンの注入領域が横方向に広がっている。そのため、チャネル形成領域３０ａの表面不純物濃度が、実施例１の場合より上昇する。これにより、酸化膜１７によって表面のボロンが吸い出されても、接合終端部が巻き込んだ形状にはなり難い（図１５）。一方、ゲートのしきい値を決定する表面最大濃度は、テーパーが無い場合と比べて実施例１と同様に低下しているので、Ｖｔｈを低下させることができる。
【００５１】
次に、実施例１と同様に、ゲート酸化膜６、ゲート電極７、層間絶縁膜８を形成するプロセスまでが、実施例２にかかるＭＯＳＦＥＴのウェハプロセスである（図１６）。
このようなウェハプロセスによるＭＯＳＦＥＴの製造方法とすることにより、実施例２においても、ｐ型ウェル領域３０のチャネル形成領域３０ａの表面不純物濃度が低下する。さらに、テーパー部からのボロンのイオン注入により、ｐ型ウェル領域３０のｐｎ接合終端近傍の巻き込み形状を抑制することができる。その結果、ショートチャネル現象を回避することができる。
【符号の説明】
【００５２】
１      ｎ＋低抵抗半導体基板
２，１０２      ｎ−ドリフト層
３，３０，１０３        ｐ型ウェル領域
３ａ，３０ａ，１０３ａ        チャネル形成領域
４      ｐ＋型コンタクト領域
５      ｎ＋型ソース領域
６      ゲート酸化膜
７      ゲート電極
８      層間絶縁膜
１１      フィールド酸化膜
１２      スクリーン酸化膜
１３      ボロンイオン注入
１４，１５    レジストマスク
１６      ヒ素イオン注入
１７          酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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