(57)【要約】【課題】不揮発性メモリのサージ耐量を向上させることができるとともに、チップ面積を縮小させることができる半導体集積回路を提供すること。【解決手段】書込み端子１とＧＮＤ端子２との間に、不揮発性メモリ３とツェナーダイオード４とが並列に接続されている。不揮発性メモリ３は、書込み端子配線１１によって書込み端子１に接続され、第１ＧＮＤ配線１２によってＧＮＤ端子２に接続されている。ツェナーダイオード４のカソードは、書込み端子配線１１に接続されている。ツェナーダイオード４のアノードは、第２ＧＮＤ配線１３によってＧＮＤ端子２に接続されている。不揮発性メモリ３とＧＮＤ端子２とを接続する第１ＧＮＤ配線１２と、ツェナーダイオード４とＧＮＤ端子２とを接続する第２ＧＮＤ配線１３とは、ＧＮＤ端子２からＧＮＤ配線上の所定の接続点１４までの部分が共有化されたＧＮＤ共通配線部１５となっている。【選択図】図１
2015201645.tif 000002
【特許請求の範囲】
【請求項１】
所定電圧が印加される書込み端子と、
接地電位が供給される接地端子と、
前記書込み端子と前記接地端子との間に接続され、前記所定電圧に基づく電気的な書込み動作によって所定データを記憶する不揮発性のメモリ回路と、
前記書込み端子と前記接地端子との間に、前記メモリ回路に並列に接続され、前記メモリ回路を過電圧から保護する保護素子と、
前記接地端子と前記メモリ回路とを接続する第１接地配線と、
前記接地端子と前記保護素子とを接続する第２接地配線と、
を備え、
前記第１接地配線および前記第２接地配線は、前記接地端子から所定の接続点までの部分が共通化された共通配線部となっており、
前記共通配線部の寄生抵抗ｒ１の抵抗値ｒ１ｖは、
前記書込み端子に印加される電圧をＶｄとし、前記メモリ回路の破壊電圧をＶｂｍとし、前記書込み端子に過電圧が印加されたときに前記保護素子から前記第２接地配線へ流れる電流をＩａｋとし、
ｒ１ｖ＞（Ｖｄ−Ｖｂｍ）／Ｉａｋ
を満たすことを特徴とする半導体集積回路。
【請求項２】
前記共通配線部の寄生抵抗ｒ１の抵抗値ｒ１ｖは、
前記書込み端子に過電圧が印加されたときに前記メモリ回路から前記第１接地配線へ流れる電流をＩｍとし、前記第１接地配線のうち、前記メモリ回路から前記所定の接続点までの寄生抵抗ｒ２の抵抗値をｒ２ｖとし、
ｒ１ｖ＞（Ｖｄ−Ｖｂｍ−ｒ２ｖ×Ｉｍ）／（Ｉａｋ＋Ｉｍ）
を満たすことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記共通配線部の寄生抵抗ｒ１の抵抗値ｒ１ｖは、
前記書込み端子に印加される、前記メモリ回路への書込みを許可するための書込み電圧をＶｄ’とし、前記メモリ回路への書込みに必要な電圧をＶｗｍとし、前記書込み端子に前記書込み電圧が印加されたときに前記メモリ回路から前記第１接地配線へ流れる電流をＩｍ’とし、前記第１接地配線のうち、前記メモリ回路から前記所定の接続点までの寄生抵抗ｒ２の抵抗値ｒ２ｖとし、
ｒ１ｖ＜（Ｖｄ’−Ｖｗｍ−ｒ２ｖ×Ｉｍ’）／Ｉｍ’
を満たすことを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
前記共通配線部の寄生抵抗ｒ１の抵抗値ｒ１ｖは、
前記書込み端子に前記書込み電圧が印加されたときに前記保護素子から前記第２接地配線へ流れる電流をＩａｋ’とし、
ｒ１ｖ＜（Ｖｄ’−Ｖｗｍ−ｒ２ｖ×Ｉｍ’）／（Ｉａｋ’＋Ｉｍ’）
を満たすことを特徴とする請求項３に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路に関する。
【背景技術】
【０００２】
従来より、例えばＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）やＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）などの不揮発性メモリを具備した半導体集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）として、不揮発性メモリを外部からのサージ電圧（過電圧）より保護する機能を備えた回路が公知である。以下に、従来の半導体集積回路の構成について、不揮発性メモリへの書込み端子（以下、「書込み端子」と略す）のサージ保護形態のための回路を例に説明する。図６は、従来の半導体集積回路の回路構成を示す回路図である。図７は、図６の半導体集積回路に対応する集積回路（ＩＣ）パターンの一例を示す平面図である。
【０００３】
図６，７に示すように、従来の半導体集積回路では、書込み端子１０１とグランド（ＧＮＤ）端子１０２との間に、それぞれ独立した書込み端子配線１１１および第１，２ＧＮＤ配線１１２，１１３によって、不揮発性メモリ１０３と、不揮発性メモリ１０３の保護素子となるツェナーダイオード１０４と、が並列に接続されている。不揮発性メモリ１０３は、書込み端子配線１１１によって書込み端子１０１に接続され、第１ＧＮＤ配線１１２によってＧＮＤ端子（ＧＮＤパッド）１０２に接続されている。ツェナーダイオード１０４のカソードは接続点１１１ａにおいて書込み端子配線１１１に接続され、アノードは第２ＧＮＤ配線１１３によってＧＮＤ端子１０２に接続されている。第１ＧＮＤ配線１１２は寄生抵抗ｒ１２を有し、第２ＧＮＤ配線１１３は寄生抵抗ｒ１１を有している。
【０００４】
このようにサージ電圧に対する保護機能を備えた半導体集積回路として、書込み端子とＶｃｃ線との間に第１のダイオードとｐチャネルＭＯＳ（金属−酸化膜−半導体）トランジスタとを直列接続し、書込み端子とＧＮＤ線との間に第２のダイオードを接続した回路が提案されている（例えば、下記特許文献１参照。）。下記特許文献１では、ｐチャネルＭＯＳトランジスタは、ｐ導電型の基板上に形成されたｎウェル拡散領域内に形成されている。ｐチャネルＭＯＳトランジスタのｎウェル拡散領域は、他の回路部分から電気的に独立（フローティング）している。このような構成により、静電耐圧の確保と、高電圧の書込み端子との両立を図っている。
【０００５】
また、別の半導体集積回路として、次の回路が提案されている。第１の外部電源系端子に接続される第１の電源配線と、第２の外部電源系端子に接続される第２の電源配線とを有する。第１の電源配線は第１の回路へ動作電圧を供給し、第２の電源配線は第２の回路へ動作電圧を供給している。第１及び第２の外部電源端子等の外部端子は対応する電源系配線に至るＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）用保護回路を有し、第１の電源系配線と第２の電源系配線の間にＥＳＤ用ブリッジ回路が配置されている（例えば、下記特許文献２参照。）。下記特許文献２では、電源ノイズの伝播を抑制しつつ、一方の電源系端子側に印加されたサージ電圧がＥＳＤ用ブリッジ回路を経由して他方の電源配線側にも伝播されることでサージ耐量の向上を図っている。
【０００６】
また、別の半導体集積回路として、不揮発性メモリと、不揮発性メモリへの書込み電圧が印加される書込み制御線と、書込み制御線に接続された第１ノードと、スイッチを介して第１ノードに接続された外部端子と、スイッチを介さずに外部端子に接続されたＥＳＤ保護回路と、動作モードに応じてスイッチをＯＮ／ＯＦＦ制御する制御回路と、を備えた回路が提案されている（例えば、下記特許文献３参照。）。下記特許文献３では、不揮発性メモリと書込み端子（書込み制御線）との間にスイッチを設け、不揮発性メモリの特性テストを行うテストモードの際にはスイッチをオン（ＯＮ）にし、不揮発性メモリへの書込みを行うユーザーモードの際にはスイッチをオフ（ＯＦＦ）することにより、不揮発性メモリのサージ保護を行っている。
【０００７】
また、別の半導体集積回路として、次の回路が提案されている。半導体基板の外周に沿って環状の接地線が設けられ、接地線の内側に環状の第１電源線が設けられている。第１電源線の内側に環状の第２電源線が設けられ、第２電源線の内側に不揮発性メモリなどの内部回路が設けられている。第１，２電源線および接地線の４辺の各々に、電源セルが配置されている。電源セルは、電源端子と保護回路とを含む（例えば、下記特許文献４参照。）。下記特許文献４では、第１電源線と接地線との間に接続された保護回路によって、第１電源線に流入したサージ電流を接地線に流出させて内部回路などのサージ保護を行っている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−２３１６５０号公報
【特許文献２】特開２００５−０２６３０７号公報
【特許文献３】特開２０１２−２０９５２６号公報
【特許文献４】特開２０１２−１６０６１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述した図６，７に示す従来の半導体集積回路では、保護素子として用いているツェナーダイオード１０４のブレークダウン電圧（降伏電圧）Ｖｒを超えるサージ電圧が書込み端子１０１に印加された場合、第２ＧＮＤ配線１１３にはツェナーダイオード１０４からＧＮＤ端子１０２へ向かってブレークダウン電流が流れる。このブレークダウン電流は、ツェナーダイオード１０４のアノード−カソード間に印加される電圧Ｖａｋがブレークダウン電圧Ｖｒを超えた際に、ツェナーダイオード１０４に流れるアノード−カソード間電流Ｉａｋである（以下、ブレークダウン電流Ｉａｋとする）。一般的に、ツェナーダイオード１０４のブレークダウン電流Ｉａｋは、ＧＮＤ端子１０２−書込み端子１０１間に印加される電圧（ΔＶｄ）に比例して大きくなる（図３参照）。
【００１０】
このようにツェナーダイオード１０４の特性により、書込み端子１０１に印加される電圧Ｖｄ（サージ電圧）が大きいほどブレークダウン電流Ｉａｋが大きくなり、ブレークダウン時のツェナーダイオード１０４のアノード−カソード間の抵抗値Ｒｖｒ（＝ΔＶａｋ／ΔＩａｋ）の影響によって書込み端子１０１にかかる電圧が上昇する。不揮発性メモリ１０３はツェナーダイオード１０４と並列に接続されているため、上昇した書込み端子１０１の電圧がそのまま不揮発性メモリ１０３にも印加される。したがって、ツェナーダイオード１０４によってサージ保護を行っているにもかかわらず、書込み端子１０１に印加されるサージ電圧の大きさによっては書込み端子１０１の電圧上昇を抑えきれず、サージ耐圧（破壊耐圧）Ｖｂｍを超える電圧が不揮発性メモリ１０３に印加され、不揮発性メモリ１０３が破壊に至る虞がある。
【００１１】
また、上記特許文献１では、保護素子であるダイオードおよびｐチャネルＭＯＳトランジスタのブレークダウン時の抵抗値（ダイオードのアノード−カソード間抵抗、ｐチャネルＭＯＳトランジスタのソース−ドレイン間抵抗）は、ともにゼロではなく、素子の大きさに比例した値となる。したがって、外部から入力されるサージ電圧が大きい場合、保護素子のブレークダウン時の抵抗の影響によって端子電圧が跳ね上がってしまうため、保護素子によるサージ保護に上限値が存在し、この上限値を超えるサージ電圧が印加された場合、不揮発性メモリが破壊に至る虞がある。保護素子によるサージ保護の上限値を向上させるためには、保護素子の大きさを大きくするしかなく、サージ耐量の向上とチップ面積の縮小との間にトレードオフ関係が発生してしまう。
【００１２】
また、上記特許文献２では、書込み端子に印加されるサージが不揮発性メモリとは関係のない他の端子へと伝搬されることで、サージを他の端子へと伝搬させる分だけ、保護素子による不揮発性メモリのサージ耐量が向上される。このため、保護素子の占有面積が大きくなることを抑制することができ、上記特許文献１で生じるチップ面積の問題をある程度緩和させることができる。その一方で、不揮発性メモリとは関係のない端子に印加されたサージは書込み端子にも伝播される構成であるため、サージによる不揮発性メモリの故障要因の因子数が多い構成となっている。特に、接地レベルが安定せず、ノイズに曝されやすい環境下（例えば車載用途の半導体集積回路等は非常に過酷なサージ環境下）で用いられる場合、上記特許文献２のようにサージの伝播経路が多い構成では、故障リスクを高める虞がある。
【００１３】
また、一般的に、書込み端子に印加される電圧は、他の集積回路に印加される電圧よりも高くなる。このため、上記特許文献３では、上記特許文献１，２で生じる問題を解決することができるが、不揮発性メモリへの書込み後に不揮発性メモリを分離する構成であるため、ノイズが入る虞がある。また、製造プロセスによっては高耐圧化しにくい。したがって、不揮発性メモリと書込み端子との接続を切り換えるスイッチに高耐圧素子が必要になることや、基板経由の寄生の電流経路にサージ電流が流出することを回避するための対策を行う高価な製造プロセスが必要になるというデメリットを有している。
【００１４】
この発明は、上述した従来技術による問題点を解消するため、不揮発性メモリのサージ耐量を向上させることができる半導体集積回路を提供することを目的とする。また、この発明は、上述した従来技術による問題点を解消するため、チップ面積を縮小させることができる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体集積回路は、次の特徴を有する。所定電圧が印加される書込み端子が設けられている。接地電位が供給される接地端子が設けられている。前記書込み端子と前記接地端子との間に、前記所定電圧に基づく電気的な書込み動作によって所定データを記憶する不揮発性のメモリ回路が接続されている。前記書込み端子と前記接地端子との間に、前記メモリ回路を過電圧から保護する保護素子が接続されている。前記保護素子は、前記メモリ回路に並列に接続されている。前記接地端子と前記メモリ回路とは、第１接地配線によって接続されている。前記接地端子と前記保護素子とは、第２接地配線によって接続されている。前記第１接地配線および前記第２接地配線は、前記接地端子から所定の接続点までの部分が共通化された共通配線部となっている。前記共通配線部の寄生抵抗ｒ１は、ｒ１ｖ＞（Ｖｄ−Ｖｂｍ）／Ｉａｋを満たす抵抗値を有する。ｒ１ｖは寄生抵抗ｒ１の抵抗値である。Ｖｄは前記書込み端子に印加される電圧である。Ｖｂｍは前記メモリ回路の破壊電圧である。Ｉａｋは前記書込み端子に過電圧が印加されたときに前記保護素子から前記第２接地配線へ流れる電流である。
【００１６】
また、この発明にかかる半導体集積回路は、上述した発明において、前記共通配線部の寄生抵抗ｒ１は、ｒ１ｖ＞（Ｖｄ−Ｖｂｍ−ｒ２ｖ×Ｉｍ）／（Ｉａｋ＋Ｉｍ）を満たす抵抗値を有することを特徴とする。ｒ１ｖは寄生抵抗ｒ１の抵抗値である。Ｉｍは前記書込み端子に過電圧が印加されたときに前記メモリ回路から前記第１接地配線へ流れる電流である。ｒ２ｖは前記第１接地配線のうち、前記メモリ回路から前記所定の接続点までの寄生抵抗ｒ２の抵抗値である。
【００１７】
また、この発明にかかる半導体集積回路は、上述した発明において、前記共通配線部の寄生抵抗ｒ１は、ｒ１ｖ＜（Ｖｄ’−Ｖｗｍ−ｒ２ｖ×Ｉｍ’）／Ｉｍ’を満たす抵抗値を有することを特徴とする。ｒ１ｖは寄生抵抗ｒ１の抵抗値である。Ｖｄ’は前記書込み端子に印加される、前記メモリ回路への書込みを許可するための書込み電圧である。Ｖｗｍは前記メモリ回路への書込みに必要な電圧である。Ｉｍ’は前記書込み端子に前記書込み電圧が印加されたときに前記メモリ回路から前記第１接地配線へ流れる電流である。ｒ２ｖは前記第１接地配線のうち、前記メモリ回路から前記所定の接続点までの寄生抵抗ｒ２の抵抗値である。
【００１８】
また、この発明にかかる半導体集積回路は、上述した発明において、前記共通配線部の寄生抵抗ｒ１は、ｒ１ｖ＜（Ｖｄ’−Ｖｗｍ−ｒ２ｖ×Ｉｍ’）／（Ｉａｋ’＋Ｉｍ’）を満たす抵抗値を有することを特徴とする。ｒ１ｖは寄生抵抗ｒ１の抵抗値である。Ｉａｋ’は前記書込み端子に前記書込み電圧が印加されたときに前記保護素子から前記第２接地配線へ流れる電流である。
【００１９】
上述した発明によれば、書込み端子に過電圧が印加されたときに、メモリ回路に印加される電圧は、書込み端子に印加される過電圧から共通配線部において生じる電圧降下分を差し引いた値となる。このため、メモリ回路に印加される電圧を抑制することができ、メモリ回路が過電圧により破壊に至ることを防止することができる。また、上述した発明によれば、保護素子や接地配線の面積をほとんど増加させることなく、破壊耐量を向上させることができる。
【発明の効果】
【００２０】
本発明にかかる半導体集積回路によれば、不揮発性メモリのサージ耐量を向上させることができるという効果を奏する。また、本発明にかかる半導体集積回路によれば、チップ面積を縮小させることができるという効果を奏する。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施の形態にかかる半導体集積回路の回路構成を示す回路図である。
【図２】図１の半導体集積回路のＩＣパターンの一例を示す平面図である。
【図３】保護素子として用いているツェナーダイオードの特性を示す特性図である。
【図４】実施の形態にかかる半導体集積回路の電圧−電流特性を示す特性図である。
【図５】本発明を適用して半導体チップ上に形成した半導体集積回路のＩＣパターンの全体構成の一例を示す平面図である。
【図６】従来の半導体集積回路の回路構成を示す回路図である。
【図７】図６の半導体集積回路に対応するＩＣパターンの一例を示す平面図である。
【発明を実施するための形態】
【００２２】
以下に添付図面を参照して、この発明にかかる半導体集積回路の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００２３】
（実施の形態）
実施の形態にかかる半導体集積回路の構成について説明する。図１は、本発明の実施の形態にかかる半導体集積回路の回路構成を示す回路図である。図２は、図１の半導体集積回路のＩＣパターンの一例を示す平面図である。図２においてハッチングで示す部分が配線である（図５においても同様）。図１，２に示すように、実施の形態にかかる半導体集積回路において、書込み端子１とＧＮＤ端子（接地端子（ＧＮＤパッド））２との間には、書込み端子配線１１と第１，２ＧＮＤ配線１２，１３とによって、不揮発性メモリ３とツェナーダイオード４とが並列に接続されている。不揮発性メモリ３とは、例えばＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＥＰＲＯＭやＥＥＰＲＯＭなどのメモリ回路である。ツェナーダイオード４は、不揮発性メモリ３をサージ電圧（過電圧）から保護する保護素子である。書込み端子１は、不揮発性メモリ３へ書込みを許可するための書込み電圧が供給される端子である。
【００２４】
不揮発性メモリ３は、書込み端子配線１１によって書込み端子１に接続され、かつ第１ＧＮＤ配線１２によってＧＮＤ端子２に接続されている。具体的には、不揮発性メモリ３は、１ビットのデータが記憶される複数のＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ、以下、メモリセルとする）で構成されており、不揮発性メモリ３の各メモリセルのドレインに書込み端子配線１１が接続されている。ツェナーダイオード４のカソードは、書込み端子配線１１上の接続点１１ａにおいて書込み端子配線１１に接続されている。ツェナーダイオード４のアノードは、第２ＧＮＤ配線１３によってＧＮＤ端子２に接続されている。不揮発性メモリ３とＧＮＤ端子２とを接続する第１ＧＮＤ配線１２と、ツェナーダイオード４とＧＮＤ端子２とを接続する第２ＧＮＤ配線１３とは、ＧＮＤ端子２から所定の接続点（以下、ＧＮＤ配線上の接続点とする）１４までの部分が共有化されたＧＮＤ共通配線部１５となっている。
【００２５】
図２に示すように、書込み端子配線１１は、不揮発性メモリ３の側面に沿うように配置され、不揮発性メモリ３内のすべてのメモリセル（不図示）に接続されている。第１ＧＮＤ配線１２は、不揮発性メモリ３の、書込み端子配線１１が接続された側に対して反対側の側面に沿うように配置され、不揮発性メモリ３内のすべてのメモリセルに接続されている。ＧＮＤ共通配線部１５は、寄生抵抗ｒ１を有している。第１ＧＮＤ配線１２の、不揮発性メモリ３（例えば最も書込み端子１側のメモリセル）からＧＮＤ配線上の接続点１４までの部分は、寄生抵抗ｒ２を有している。第２ＧＮＤ配線１３の、ツェナーダイオード４からＧＮＤ配線上の接続点１４までの部分は、寄生抵抗ｒ３を有している。第１，２ＧＮＤ配線１２，１３は、ＧＮＤ共通配線部１５を含めて、例えばアルミニウム（Ａｌ）を主成分とする配線や、ポリシリコン（ｐｏｌｙ−Ｓｉ）配線であってもよいし、半導体集積回路を構成する各素子が素子分離されている場合には、例えば基板内部に形成された拡散抵抗であってもよい。
【００２６】
次に、実施の形態にかかる半導体集積回路にサージ電圧が印加された場合の動作について、図１，３を参照して説明する。図３は、保護素子として用いているツェナーダイオードの特性を示す特性図である。書込み端子１に電圧（Ｖｒ＋ｒ３ｖ×Ｉａｋ＋ｒ１ｖ×（Ｉｍ＋Ｉａｋ））を超える電圧Ｖｄ（サージ電圧）が印加された際に、ツェナーダイオード４からＧＮＤ端子２へ向かってブレークダウン電流が流れる。ｒ１ｖは寄生抵抗ｒ１の抵抗値である。ｒ３ｖは寄生抵抗ｒ３の抵抗値である。Ｉｍは不揮発性メモリ３からＧＮＤ端子２へ向かって流れる電流である。このブレークダウン電流は、ツェナーダイオード４のアノード−カソード間に印加される電圧Ｖａｋがブレークダウン電圧Ｖｒを超えた際に、ツェナーダイオード４に流れるアノード−カソード間電流Ｉａｋである（以下、ブレークダウン電流Ｉａｋとする）。このとき、図３に示すように、ツェナーダイオード４の特性により、ブレークダウン時のツェナーダイオード４のアノード−カソード間の抵抗値Ｒｖｒ（＝ΔＶａｋ／ΔＩａｋ）の影響によって書込み端子１にかかる電圧Ｖｄが上昇する。
【００２７】
また、ツェナーダイオード４からＧＮＤ端子２へ向かってブレークダウン電流Ｉａｋが流れることにより、ＧＮＤ共通配線部１５において、寄生抵抗ｒ１による下記（１）式を満たす電圧降下Ｖ１が発生する。さらに、書込み端子１にサージ電圧が印加された際に、不揮発性メモリ３からＧＮＤ端子２へ向かって電流Ｉｍが流れることにより、第１ＧＮＤ配線１２において、寄生抵抗ｒ２による下記（２）式を満たす電圧降下Ｖ２が発生する。このため、下記（３）式に示すように、不揮発性メモリ３の両端間に印加される電圧Ｖ３は、サージ電圧の影響により上昇した書込み端子１にかかる電圧Ｖｄから２つの電圧降下Ｖ１，Ｖ２の合算値を差し引いた値となる。すなわち、これらのＧＮＤ共通配線部１５および第１ＧＮＤ配線１２の寄生抵抗ｒ１，ｒ２での電圧降下Ｖ１，Ｖ２によって、電圧Ｖ３の上昇を抑制することができる。ｒ２ｖは寄生抵抗ｒ２の抵抗値である。
【００２８】
Ｖ１＝ｒ１ｖ×（Ｉａｋ＋Ｉｍ）  ・・・（１）
【００２９】
Ｖ２＝ｒ２ｖ×Ｉｍ  ・・・（２）
【００３０】
Ｖ３＝Ｖｄ−｛ｒ１ｖ×（Ｉａｋ＋Ｉｍ）＋ｒ２ｖ×Ｉｍ｝  ・・・（３）
【００３１】
例えば、不揮発性メモリ３のサージ耐電圧Ｖｂｍを超えないためのＧＮＤ共通配線部１５の寄生抵抗ｒ１の下限値を算出するには、不揮発性メモリ３の両端間に印加される電圧Ｖ３が不揮発性メモリ３のサージ耐量Ｖｂｍを超えない値であればよい。すなわち、Ｖｂｍ＞上記（３）式の右辺とし、ＧＮＤ共通配線部１５の寄生抵抗ｒ１を解とする不等式に変形すればよい。すなわち、不揮発性メモリ３の両端間に印加される電圧Ｖ３が不揮発性メモリ３のサージ耐電圧Ｖｂｍを超えないように、ＧＮＤ共通配線部１５の寄生抵抗ｒ１は下記（４）式を満たすのがよい。したがって、ＧＮＤ共通配線部１５および第１ＧＮＤ配線１２の寄生抵抗ｒ１，ｒ２が下記（４）式を満たすようにＩＣパターン設計を行えばよい。具体的には、不揮発性メモリ３の最も書込み端子１側のメモリセルに、不揮発性メモリ３のサージ耐電圧Ｖｂｍを超える電圧が印加されないように、下記（４）式を満たすＧＮＤ共通配線部１５および第１ＧＮＤ配線１２の寄生抵抗ｒ１，ｒ２の抵抗値ｒ１ｖ，ｒ２ｖを設定するのが好ましい。
【００３２】
ｒ１ｖ＞（Ｖｄ−Ｖｂｍ−ｒ２ｖ×Ｉｍ）／（Ｉａｋ＋Ｉｍ）  ・・・（４）
【００３３】
また、書込み端子１にサージ電圧が印加されたときに、ツェナーダイオード４からＧＮＤ端子２へ向かって流れるブレークダウン電流Ｉａｋは、例えば、ミリアンペア（ｍＡ）レベル〜アンペア（Ａ）レベルの電流値である。それに対して、書込み端子１にサージ電圧が印加されたときに、不揮発性メモリ３からＧＮＤ端子２へ向かって流れる電流Ｉｍは、例えば、マイクロアンペア（μＡ）レベルの電流値であり、一般的にブレークダウン電流Ｉａｋの１／１０００以下と非常に小さい。このため、上記（４）式において、不揮発性メモリ３からＧＮＤ端子２へ向かって流れる電流Ｉｍの項を省略してもよい。
【００３４】
上記（４）式において、不揮発性メモリ３からＧＮＤ端子２へ向かって流れる電流Ｉｍの項を省略した場合、さらに第１ＧＮＤ配線１２の寄生抵抗ｒ２の抵抗値ｒ２ｖの項も省略され、ＧＮＤ共通配線部１５の寄生抵抗ｒ１の抵抗値ｒ１ｖの下限値をあらわす式は下記（５）式となる。したがって、下記（５）式より、実施の形態にかかる半導体集積回路においては、不揮発性メモリ３をサージ電圧から保護するにあたり、ＧＮＤ共通配線部１５の寄生抵抗ｒ１の抵抗値ｒ１ｖと、ツェナーダイオード４からＧＮＤ端子２へ向かって流れるブレークダウン電流Ｉａｋとが支配的な項目となっていることがわかる。ＧＮＤ共通配線部１５の寄生抵抗ｒ１の抵抗値ｒ１ｖは、例えば１０Ω／□（Ω／ｓｑｕａｒｅ）以上１００Ω／□程度であってもよい。
【００３５】
ｒ１ｖ＞（Ｖｄ−Ｖｂｍ）／Ｉａｋ  ・・・（５）
【００３６】
次に、ＧＮＤ共通配線部１５の寄生抵抗ｒ１の抵抗値ｒ１ｖの上限値について説明する。不揮発性メモリ３をサージ電圧から保護するためには、上述したように、ＧＮＤ共通配線部１５の抵抗値ｒ１ｖを大きくして、書込み端子１に印加される電圧Ｖｄを小さくするのが好ましいが、実際には背反事項（トレードオフ特性）が存在するため、ＧＮＤ共通配線部１５の抵抗値ｒ１ｖの好適な上限値がある。具体的には、ＧＮＤ共通配線部１５の抵抗値ｒ１ｖを大きくしたときに、ＧＮＤ共通配線部１５の抵抗値ｒ１ｖを大きくするにしたがい、不揮発性メモリ３に印加される電圧Ｖ３が小さくなるため、不揮発性メモリ３への書込み性能が劣化する（書込みにくくなる）という問題がある。すなわち、不揮発性メモリ３のサージ保護と、不揮発性メモリ３への書込み性能とはトレードオフの関係にある。このため、不揮発性メモリ３への書込みを阻害しないために、ＧＮＤ共通配線部１５の抵抗値ｒ１ｖは、下記（６）式を満たすように設定するのが好ましい。
【００３７】
ｒ１ｖ＜（Ｖｄ’−Ｖｗｍ−ｒ２ｖ×Ｉｍ’）／（Ｉａｋ’＋Ｉｍ’）  ・・・（６）
【００３８】
上記（６）式において、Ｖｄ’は書込み端子１に印加される書込み電圧である。書込み電圧とは、不揮発性メモリ３への書込みを許可するための電圧である。Ｖｗｍは、不揮発性メモリ３にデータを書込む際に必要な電圧である。Ｉａｋ’は、不揮発性メモリ３の書込み端子１に書込み電圧Ｖｄ’が印加されたときに（不揮発性メモリ３への書込み時）、ツェナーダイオード４から第２ＧＮＤ配線１３へ流れる電流である。Ｉｍ’は、不揮発性メモリ３への書込み時に不揮発性メモリ３から第１ＧＮＤ配線１２へ流れる電流である。
【００３９】
すなわち、書込み端子１に印加された書込み電圧Ｖｄ’から、ＧＮＤ共通配線部１５の寄生抵抗ｒ１による電圧降下Ｖ１’（＝ｒ１ｖ×（Ｉａｋ’＋Ｉｍ’））と、第１ＧＮＤ配線１２の寄生抵抗ｒ２による電圧降下Ｖ２’（＝ｒ２ｖ×Ｉｍ’）との合計値を差し引いた値が、不揮発性メモリ３にデータを書込む際に必要な電圧Ｖｗｍよりも大きくなるように、ＧＮＤ共通配線部１５の寄生抵抗ｒ１の抵抗値ｒ１ｖを設定すればよい。具体的には、不揮発性メモリ３の最も書込み端子１から遠い位置に配置されたメモリセルに、不揮発性メモリ３にデータを書込む際に必要な電圧Ｖｗｍが印加されるように、上記（６）式を満たすＧＮＤ共通配線部１５および第１ＧＮＤ配線１２の寄生抵抗ｒ１，ｒ２の抵抗値ｒ１ｖ、ｒ２ｖを設定するのが好ましい。
【００４０】
上述したように、上記（６）式および上記（４）式の両方を満たすようにＧＮＤ共通配線部１５の寄生抵抗ｒ１の抵抗値ｒ１ｖを設定することで、不揮発性メモリ３のサージ耐量を向上させることができるとともに、不揮発性メモリ３への書込みが阻害されることを防止することができる。
【００４１】
また、一般的に、書込み端子１に印加される書込み電圧Ｖｄ’は、電圧（Ｖｒ＋ｒ３ｖ×Ｉａｋ＋ｒ１ｖ×（Ｉｍ＋Ｉａｋ））よりも小さい。したがって、不揮発性メモリ３への書込み時には、ツェナーダイオード４でのブレークダウンは発生しない。このため、不揮発性メモリ３への書込み時にツェナーダイオード４から第２ＧＮＤ配線１３へ流れる電流Ｉａｋ’は、ナノアンペアレベルの非常に小さい電流値となる。具体的には、不揮発性メモリ３への書込み時にツェナーダイオード４から第２ＧＮＤ配線１３へ流れる電流Ｉａｋ’は、一般的に、不揮発性メモリ３への書込み時に不揮発性メモリ３から第１ＧＮＤ配線１２へ流れる電流Ｉｍ’の１／１０００以下である。このため、上記（６）式において、ツェナーダイオード４から第２ＧＮＤ配線１３へ流れる電流Ｉａｋ’の項を省略してもよい。すなわち、ＧＮＤ共通配線部１５の寄生抵抗ｒ１の抵抗値ｒ１ｖを下記（７）式を満たすように設定してもよい。
【００４２】
ｒ１ｖ＜（Ｖｄ’−Ｖｗｍ−ｒ２ｖ×Ｉｍ’）／Ｉｍ’  ・・・（７）
【００４３】
次に、書込み端子１に電圧Ｖｄが印加されたときに、ツェナーダイオード４に流れるアノード−カソード間電流Ｉａｋと、不揮発性メモリ３に印加される電圧Ｖ３との関係について説明する。図４は、実施の形態にかかる半導体集積回路の電圧−電流特性を示す特性図である。図４には、上述した図１，２の半導体集積回路（以下、実施例とする）の電圧−電流特性と、比較として、図６，７の従来の半導体集積回路（以下、従来例とする）の電圧−電流特性とを示す。図４の横軸には、書込み端子１に電圧Ｖｄが印加されたときにツェナーダイオード４に流れるアノード−カソード間電流Ｉａｋを示す。図４の縦軸には、書込み端子１に電圧Ｖｄが印加されたときに不揮発性メモリ３に印加される電圧Ｖ３を示す。
【００４４】
図４に示すように、従来例では、不揮発性メモリ１０３に印加される電圧Ｖ３は、書込み端子１０１に印加される電圧Ｖｄとほぼ等しい。このため、上述したように、書込み端子１０１に印加される電圧Ｖｄが電圧（Ｖｒ＋ｒ３ｖ×Ｉａｋ＋ｒ１ｖ×（Ｉｍ＋Ｉａｋ））を超えた場合、ツェナーダイオード１０４のアノード−カソード間電流Ｉａｋの大きさ（すなわち書込み端子１０１に印加される電圧Ｖｄの大きさ）の増分に応じて、不揮発性メモリ１０３に印加される電圧Ｖ３も大きくなる。
【００４５】
一方、実施例においては、不揮発性メモリ３に印加される電圧Ｖ３は、書込み端子１に印加される電圧ＶｄからＧＮＤ共通配線部１５の寄生抵抗ｒ１による電圧降下Ｖ１分（＝ｒ１ｖ×（Ｉａｋ＋Ｉｍ））を差し引いた値となる。このため、書込み端子１に印加される電圧Ｖｄがツェナーダイオード４のブレークダウン電圧Ｖｒを超えたとしても、不揮発性メモリ３に印加される電圧Ｖ３をほぼツェナーダイオード４のブレークダウン電圧Ｖｒ程度とすることができる。
【００４６】
次に、半導体チップ上に形成した半導体集積回路のＩＣパターンの全体構成について、半導体チップ上に２つの不揮発性メモリ３を配置する場合を例に説明する。図５は、本発明を適用して半導体チップ上に形成した半導体集積回路のＩＣパターンの全体構成の一例を示す平面図である。図５に示すように、２つの不揮発性メモリ３は、それぞれ、矩形状の半導体チップ１０の外周付近に、半導体チップ１０の対向する第１，３辺１０ａ，１０ｃに沿って配置されている。書込み端子（書込みパッド）１およびＧＮＤ端子（ＧＮＤパッド）２は、それぞれ、半導体チップ１０の、不揮発性メモリ３の配置されていない対向する第２，４辺１０ｂ，１０ｄのチップ外周付近に配置されている。２つのツェナーダイオード４は、書込み端子１を挟むように、半導体チップ１０の第４辺１０ｄに沿って配置されている。
【００４７】
第２ＧＮＤ配線１３および第１，２ＧＮＤ配線１２，１３のＧＮＤ共通配線部１５は、不揮発性メモリ３およびツェナーダイオード４よりもチップ外周側に、半導体チップ１０の第１〜４辺１０ａ〜１０ｄに沿って、ＧＮＤ端子２からツェナーダイオード４まで引き回されている。ＧＮＤ共通配線部１５は、半導体チップ１０の、ＧＮＤ端子２および不揮発性メモリ３が配置された第１〜３辺１０ａ〜１０ｃに沿って、かつ不揮発性メモリ３に接しないように配置されている。第２ＧＮＤ配線１３の、ＧＮＤ共通配線部１５以外の部分は、ＧＮＤ共通配線部１５に連続して、半導体チップ１０の第４辺１０ｄに沿って配置されている。また、第２ＧＮＤ配線１３は、ツェナーダイオード４の外側に沿ってツェナーダイオード４に接するように配置されている。
【００４８】
第１ＧＮＤ配線１２の、ＧＮＤ共通配線部１５以外の部分は、不揮発性メモリ３の外側に沿って不揮発性メモリ３に接するように配置された直線部と、当該直線部に直交する方向に延びてＧＮＤ共通配線部１５に接続された直線部とからなる例えばＬ字状に配置されている。書込み端子配線１１は、書込み端子１からツェナーダイオード４を経由して不揮発性メモリ３まで、ツェナーダイオード４および不揮発性メモリ３の内側に接するように引き回されている。書込み端子配線１１は、例えば、ツェナーダイオード４の内側に接するように書込み端子１から不揮発性メモリ３に至る直線部と、当該直線部に直交する方向に不揮発性メモリ３の内側に沿って延びる直線部とからなるＬ字状に配置されている。
【００４９】
以上、説明したように、実施の形態によれば、不揮発性メモリとＧＮＤ端子とを接続する第１ＧＮＤ配線と、ツェナーダイオードとＧＮＤ端子とを接続する第２ＧＮＤ配線とを一部共通化させたＧＮＤ共通配線部とすることによって、書込み端子にサージ電圧が印加されたときに、不揮発性メモリに印加される電圧は、書込み端子に印加されるサージ電圧からＧＮＤ共通配線部において生じる電圧降下分を差し引いた値となる。このため、書込み端子にサージ電圧が印加されたとしても、不揮発性メモリに印加される電圧を抑制することができ、不揮発性メモリに記憶されたデータがサージ電圧によって消去されることを防止することができる。また、不揮発性メモリがサージ電圧により破壊に至ることを防止することができる。
【００５０】
また、実施の形態によれば、第１ＧＮＤ配線と第２ＧＮＤ配線とを一部共通化させたＧＮＤ共通配線部とすることによって、保護素子やＧＮＤ配線の面積をほとんど増加させることなく、サージ耐量を向上させることができる。このため、チップ面積が大きくなることを防止することができ、サージ耐量の向上とチップ面積の縮小とのトレードオフ関係を改善することができる。また、実施の形態によれば、第１ＧＮＤ配線と第２ＧＮＤ配線とを一部共通化させたＧＮＤ共通配線部とすることによって、従来のように半導体集積回路に用いるデバイスの高耐圧化や、寄生の電流経路にサージ電流が流れることを回避するための対策を行うための製造プロセスが必要なくなる。したがって、製造コストの上昇を防止することができ、かつ半導体集積回路の微細化や小面積化を図ることができる。
【００５１】
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、不揮発性メモリとＧＮＤ端子との間のＧＮＤ配線と、ツェナーダイオードとＧＮＤ端子との間のＧＮＤ配線との一部が共通化されたＩＣパターンとすることができればよく、不揮発性メモリ、ツェナーダイオード、各端子および各配線の配置はそれぞれ設計条件に合わせて種々変更可能である。また、上述した実施の形態では、不揮発性メモリをサージ電圧（過電圧）から保護する保護素子としてツェナーダイオードを用いた場合を例に説明しているが、これに限らず、例えばツェナーダイオードに代えて、ＭＯＳＦＥＴやバイポーラトランジスタなどを用いてもよい。また、上述した実施の形態では、不揮発性メモリのドレインを保護するための構成について説明しているが、本発明を適用して不揮発性メモリのゲートを保護するための構成としてもよい。
【産業上の利用可能性】
【００５２】
以上のように、本発明にかかる半導体集積回路は、自動車用、医療用、または産業用などの各種装置等に用いる半導体集積回路に有用であり、特にＥＰＲＯＭやＥＥＰＲＯＭなどの不揮発性メモリを搭載した半導体集積回路に適している。
【符号の説明】
【００５３】
１  書込み端子
２  ＧＮＤ端子
３  不揮発性メモリ
４  ツェナーダイオード
１１  書込み端子配線
１１ａ  書込み端子配線とツェナーダイオードとの接続点
１２  第１ＧＮＤ配線
１３  第２ＧＮＤ配線
１４  第１，２ＧＮＤ配線上の接続点
１５  ＧＮＤ共通配線部
ｒ１  ＧＮＤ共通配線部の寄生抵抗
ｒ２  第１ＧＮＤ配線の寄生抵抗
ｒ３  第２ＧＮＤ配線の寄生抵抗
【図１】
2015201645.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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