(57)【要約】【課題】トランジスタのレイアウトによって、トランジスタのＶtが大きく変化して、Ｖtのバラツキが発生することを抑制する。また、製造コストを低減する。【解決手段】半導体基板と、半導体基板内に設けられ酸素原子を含有する素子分離領域と、素子分離領域上に設けられた酸素原子を含有しない保護絶縁膜と、トランジスタと、ゲート電極および保護絶縁膜を覆うように半導体基板上に設けられた層間絶縁膜と、を有する半導体装置。トランジスタは、素子分離領域によって区画された活性領域内に設けられたウェルと、ウェル上に設けられた高誘電率絶縁膜を有するゲート絶縁膜と、ゲート絶縁膜上に設けられた金属膜を有するゲート電極と、ウェル内のゲート電極を挟んだ両側に設けられたソースおよびドレインとを有する。【選択図】図２Ａ
2015041626.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板内に設けられ、酸素原子を含有する素子分離領域と、
前記素子分離領域上に設けられた酸素原子を含有しない保護絶縁膜と、
前記素子分離領域によって区画された活性領域内に設けられたウェルと、前記ウェル上に設けられた高誘電率絶縁膜を有するゲート絶縁膜と、前記ゲート絶縁膜上に設けられた金属膜を有するゲート電極と、前記ウェル内の前記ゲート電極を挟んだ両側に設けられたソースおよびドレインと、を有するトランジスタと、
前記ゲート電極および保護絶縁膜を覆うように、前記半導体基板上に設けられた層間絶縁膜と、
を有する半導体装置。
【請求項２】
前記保護絶縁膜は、窒化シリコン膜である、請求項１に記載の半導体装置。
【請求項３】
前記トランジスタとして、
Ｐウェルと、第１のゲート絶縁膜と、第１のゲート電極と、第１のソースおよびドレインと、を有するＮチャネル型の第１のトランジスタと、
Ｎウェルと、第２のゲート絶縁膜と、第２のゲート電極と、第２のソースおよびドレインと、を有するＰチャネル型の第２のトランジスタと、
を有する、請求項１または２に記載の半導体装置。
【請求項４】
前記第１および第２のトランジスタと、前記素子分離領域と、前記保護絶縁膜と、を有する周辺回路領域と、
第３のソースおよびドレインを有する第３のトランジスタと、前記第３のソースおよびドレインの何れか一方に電気的に接続されたキャパシタとを有するメモリセルを備えたメモリセル領域と、
を有する、請求項３に記載の半導体装置。
【請求項５】
前記ゲート絶縁膜は、前記ウェル上に設けられた酸化シリコン膜と、前記酸化シリコン膜上に設けられた１層以上の前記高誘電率絶縁膜と、を有する、請求項１〜４の何れか１項に記載の半導体装置。
【請求項６】
前記高誘電率絶縁膜は、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＺｒＯ2、ＺｒＳｉＯ、ＺｒＳｉＯＮ、Ｔａ2Ｏ5、Ｎｂ2Ｏ5、Ａｌ2Ｏ3、ＨｆＯ2、ＳｃＯ3、Ｙ2Ｏ3、Ｌａ2Ｏ3、ＣｅＯ3、Ｐｒ2Ｏ3、Ｎｄ2Ｏ3、Ｓｍ2Ｏ3、Ｅｕ2Ｏ3、Ｇｄ2Ｏ3、Ｔｂ2Ｏ3、Ｄｙ2Ｏ3、Ｈｏ2Ｏ3、Ｅｒ2Ｏ3、Ｔｍ2Ｏ3、Ｙｂ2Ｏ3、及びＬｕ2Ｏ3からなる群から選択された少なくとも一種の絶縁材料を含む、請求項１〜５の何れか１項に記載の半導体装置。
【請求項７】
前記ゲート電極は、前記ゲート絶縁膜上に順に設けられた第１の金属膜、不純物を含有するポリシリコン膜、第２の金属膜を有する、請求項１〜６の何れか１項に記載の半導体装置。
【請求項８】
半導体基板内に、酸素原子を含有する素子分離領域を形成する工程と、
前記半導体基板内の、前記素子分離領域によって区画された活性領域内にウェルを形成する工程と、
前記素子分離領域上に、酸素原子を含有しない保護絶縁膜を形成する工程と、
（１）前記ウェル上および（２）前記ウェルに隣接する素子分離領域上に位置する前記保護絶縁膜上に、連続した高誘電率絶縁膜を有するゲート絶縁材料膜および連続した金属膜を有するゲート電極材料膜を、この順に形成する工程と、
前記ゲート絶縁材料膜、ゲート電極材料膜および素子分離領域上に、連続した導電膜を形成する工程と、
前記ウェルおよび保護絶縁膜上に連続したゲート絶縁材料膜およびゲート電極材料膜を配置させた状態で、前記半導体基板に熱処理を行う工程と、
前記ゲート絶縁材料膜、ゲート電極材料膜、および導電膜をパターニングすることにより、前記ウェル上に、前記ゲート絶縁材料膜を有するゲート絶縁膜ならびに前記ゲート電極材料膜および導電膜を有するゲート電極を形成する工程と、
前記ウェル内の前記ゲート電極を挟んだ両側にソースおよびドレインを形成する工程と、
前記ゲート電極および保護絶縁膜を覆うように、前記半導体基板上に層間絶縁膜を形成する工程と、
を有する、前記ウェル、ゲート絶縁膜、ゲート電極ならびにソースおよびドレインを備えたトランジスタを有する半導体装置の製造方法。
【請求項９】
前記保護絶縁膜は、窒化シリコン膜である、請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記ウェルを形成する工程では、
ＰウェルおよびＮウェルを形成し、
前記ゲート絶縁材料膜およびゲート電極材料膜を形成する工程は、
（１ａ）前記Ｐウェル上および（２ａ）前記Ｐウェルに隣接する素子分離領域上に位置する前記保護絶縁膜上に、第１のゲート絶縁材料膜および第１のゲート電極材料膜からなる第１の積層膜を形成する工程と、
（１ｂ）前記Ｎ型ウェル上および（２ｂ）前記Ｎウェルに隣接する素子分離領域上に位置する前記保護絶縁膜上に、第２のゲート絶縁材料膜および第２のゲート電極材料膜からなる第２の積層膜を形成する工程と、
を有し、
前記ゲート絶縁膜およびゲート電極を形成する工程では、
前記Ｐウェル上に前記第１の積層膜および導電膜が残留するように第１の積層膜および導電膜をパターニングすることにより、前記第１のゲート絶縁材料膜を有する第１のゲート絶縁膜、前記第１のゲート電極材料膜および導電膜を有する第１のゲート電極を形成し、
前記Ｎウェル上に前記第２の積層膜および導電膜が残留するように第２の積層膜および導電膜をパターニングすることにより、前記第２のゲート絶縁材料膜を有する第２のゲート絶縁膜、前記第２のゲート電極材料膜および導電膜を有する第２のゲート電極を形成し、
前記ソースおよびドレインを形成する工程は、
前記Ｐウェル内の前記第１のゲート電極を挟んだ両側にＮ型導電型の第１のソースおよびドレインを形成する工程と、
前記Ｎウェル内の前記第２のゲート電極を挟んだ両側にＰ型導電型の第２のソースおよびドレインを形成する工程と、
を有する、請求項８または９に記載の半導体装置の製造方法。
【請求項１１】
メモリセル領域において、
第３のソースおよびドレインを有する第３のトランジスタを形成する工程と、
前記第３のソースおよびドレインの何れか一方に電気的に接続されたキャパシタを形成する工程と
を更に有し、
前記ウェル、前記素子分離領域、前記保護絶縁膜、前記ゲート絶縁膜、前記ゲート電極、および前記ゲート電極を挟んだ両側に位置するソースおよびドレインは、周辺回路領域に配置される、請求項８〜１０の何れか１項に記載の半導体装置の製造方法。
【請求項１２】
前記ゲート絶縁材料膜は、前記半導体基板および保護絶縁膜に近いほうから順に酸化シリコン膜、および１層以上の高誘電率絶縁膜を有する、請求項８〜１１の何れか１項に記載の半導体装置の製造方法。
【請求項１３】
前記高誘電率絶縁膜は、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＺｒＯ2、ＺｒＳｉＯ、ＺｒＳｉＯＮ、Ｔａ2Ｏ5、Ｎｂ2Ｏ5、Ａｌ2Ｏ3、ＨｆＯ2、ＳｃＯ3、Ｙ2Ｏ3、Ｌａ2Ｏ3、ＣｅＯ3、Ｐｒ2Ｏ3、Ｎｄ2Ｏ3、Ｓｍ2Ｏ3、Ｅｕ2Ｏ3、Ｇｄ2Ｏ3、Ｔｂ2Ｏ3、Ｄｙ2Ｏ3、Ｈｏ2Ｏ3、Ｅｒ2Ｏ3、Ｔｍ2Ｏ3、Ｙｂ2Ｏ3、及びＬｕ2Ｏ3からなる群から選択された少なくとも一種の絶縁材料を含む、請求項８〜１２の何れか１項に記載の半導体装置の製造方法。
【請求項１４】
前記ゲート電極材料膜は、前記ゲート絶縁材料膜に近いほうから順に、第１の金属膜、および不純物を含有するポリシリコン膜を有する、請求項８〜１３の何れか１項に記載の半導体装置の製造方法。
【請求項１５】
前記導電膜は、前記半導体基板に近いほうから順に、不純物を含有するポリシリコン膜および第２の金属膜を有する、請求項８〜１４の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化が進展している。これに伴いゲート絶緑膜の等価酸化膜厚（ＥＯＴ）も薄膜化しており、従来から用いられてきたシリコン酸化膜、シリコン酸窒化膜をベースにしたゲート絶縁膜や、ポリシリコン製のゲート電極構造では、ＥＯＴの薄膜化に伴うリーク電流の大幅な増大が問題となっている。そこで、このような問題を解決する新技術として、ＨＫＭＧトランジスタが注目されている。ＨＫＭＧトランジスタは、酸化シリコンよりも高い誘電率を有する高誘電率絶縁膜を有するゲート絶縁膜と、金属膜を有するゲート電極を備えたトランジスタである。ＨＫＭＧトランジスタでは、ゲート絶縁膜に高誘電率絶縁膜を用いることにより、ＥＯＴを薄膜化しつつゲート絶縁膜の物理的な膜厚を厚くすることでゲートリーク電流を抑制することができる。また、金属膜を有するゲート電極を用いることにより、トランジスタの動作特性を向上させることができる。
【０００３】
特許文献１（特開２００６−２４５９４号公報）および特許文献２（特開２００７−３２９３２７号公報）には、ＨＫＭＧトランジスタが開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２４５９４号公報
【特許文献２】特開２００７−３２９３２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図２０〜２２を参照して、従来のＨＫＭＧトランジスタを用いた半導体装置であるＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の製造方法を説明する。なお、各図は、図１Ａのメモリセル領域のＡ−Ａ’断面に相当する断面と、図１Ｂの周辺回路領域のＡ−Ａ’断面に相当する断面をつなぎ合わせたものである。図中の点線の左側がメモリセル領域、右側が周辺回路領域を表す。
【０００６】
まず、図２０Ａに示すように、半導体基板１のメモリセル領域および周辺回路領域に、酸化シリコン膜からなる素子分離領域２を形成する。周辺回路領域に、素子分離領域２を介して絶縁分離されたＰウェル３およびＮウェル４を形成する。半導体基板１の表面に、酸化シリコン膜５１を形成する。半導体基板１のメモリセル領域内に、第３のゲート絶縁膜３７、ワード線（埋め込みゲート電極）３０を形成する。ワード線３０上には、ライナー膜３８ａおよびＳＯＤ膜３８ｂが形成される。次に、半導体基板１上の全面に、窒化シリコン膜３９を形成する。
【０００７】
図２０Ｂに示すように、リソグラフィー技術およびドライエッチング技術を利用して、メモリセル領域の窒化シリコン膜３９を除去して、メモリセル領域内にビットコン層間絶縁膜３９ａを形成する。
【０００８】
図２１Ａに示すように、半導体基板１のＰウェル３上に、酸化シリコン膜５ａと、第１の高誘電率絶縁膜６ａ、第１の金属膜７ａ、不純物を含有するポリシリコン膜８ａを有する第１の積層膜を形成し、Ｎウェル４上に酸化シリコン膜５ｂと、第１の高誘電率絶縁膜６ｂ、第２の高誘電率絶縁膜６ｃ、第１の金属膜７ｂ、不純物を含有するポリシリコン膜８ｂを有する第２の積層膜を形成する。この際、第１の積層膜の端部１０ａと、第２の積層膜の端部１０ｂはそれぞれ、素子分離領域２上に位置する。
【０００９】
図２１Ｂに示すように、リソグラフィー技術およびドライエッチング技術を利用して、メモリセル領域の窒化シリコン膜３９ａ内に、半導体基板１を露出させる開口２３を設ける。この後、メモリセル領域の露出した半導体基板１に不純物を注入する。
【００１０】
図２２Ａに示すように、半導体基板１上の全面に、不純物を含有するポリシリコン膜１１および第２の金属膜１２、およびマスク用の窒化シリコン膜１５を形成する。この後、熱処理を行うことにより、メモリセル領域に注入した不純物を拡散させてビットコンタクト領域３３を形成する。
【００１１】
図２２Ｂに示すように、窒化シリコン膜１５をパターニングしてハードマスク１５を形成する。ハードマスク１５を用いたエッチングにより、メモリセル領域上のポリシリコン膜１１および第２の金属膜１２と、周辺回路領域上の第１および第２の積層膜ならびにポリシリコン膜１１および第２の金属膜１２と、をパターニングする。これにより、メモリセル領域ではビット線３１、周辺回路領域では、Ｐウェル３上に酸化シリコン膜５ａおよび第１の高誘電率絶縁膜６ａを有する第１のゲート絶縁膜、第１のゲート電極１７ａを形成する。また、Ｎウェル４上に酸化シリコン膜５ｂならびに第１および第２の高誘電率絶縁膜６ｂ、６ｃを有する第２のゲート絶縁膜、第２のゲート電極１７ｂを形成する。Ｐウェル３内のゲート電極を挟んだ両側にＮ型導電型の第１のソースおよびドレイン２１ａを形成する。Ｎウェル４内のゲート電極を挟んだ両側にＰ型導電型の第２のソースおよびドレイン２１ｂを形成する。これにより、Ｐウェル３、第１のゲート絶縁膜、第１のゲート電極１７ａ、第１のソースおよびドレイン２１ａを有する第１のトランジスタＴｒ１を形成する。同様に、Ｎウェル４、第２のゲート絶縁膜、第２のゲート電極１７ｂ、第２のソースおよびドレイン２１ｂを有する第２のトランジスタＴｒ２を形成する。
【００１２】
図２２Ａの熱処理を行う工程の時、周辺回路領域の第１および第２の積層膜の端部１０ａ、１０ｂはそれぞれ、隣接する素子分離領域２に接していた。このため、素子分離領域２中の酸化シリコンから、酸素原子がＰウェル３と接する第１の高誘電率絶縁膜６ａを介して、その上の第１の金属膜７ａ等に拡散することとなっていた。同様に、素子分離領域２中の酸化シリコンから、酸素原子がＮウェル４と接する第１の高誘電率絶縁膜６ｂ、第２の高誘電率絶縁膜６ｃを介して、その上の第１の金属膜７ｂ等に拡散することとなっていた。従って、第１の金属膜７ａ、７ｂ等の仕事関数が変化し易くなっていた。また、第１の金属膜７ａと第１の高誘電率絶縁膜６ａの界面、および第１の金属膜７ｂと第１および第２の高誘電率絶縁膜６ｂ、６ｃの界面の双極子モーメントが変化し易くなっていた。この結果、図２２Ａの工程で素子分離領域２上に位置する端部１０ａ、１０ｂの面積や、第１および第２のゲート電極１７ａ、１７ｂのゲート長Ｌ、チャネル幅Ｗ等のゲート電極のレイアウトによって、第１および第２のトランジスタＴｒ１、Ｔｒ２の閾値電圧（以下、Ｖtと記載する）が大きく変化し、Ｖtのバラツキが許容できないレベルに達していた。また、Ｖtの制御ができないため、チャネル用の不純物の注入や、第１および第２のソースおよびドレイン２１ａ、２１ｂ用の不純物を注入するためのマスクを余分に設ける必要が生じるなど、製造コストを増加させるといった問題が生じていた。
【課題を解決するための手段】
【００１３】
一実施形態は、
半導体基板と、
前記半導体基板内に設けられ、酸素原子を含有する素子分離領域と、
前記素子分離領域上に設けられた酸素原子を含有しない保護絶縁膜と、
前記素子分離領域によって区画された活性領域内に設けられたウェルと、前記ウェル上に設けられた高誘電率絶縁膜を有するゲート絶縁膜と、前記ゲート絶縁膜上に設けられた金属膜を有するゲート電極と、前記ウェル内の前記ゲート電極を挟んだ両側に設けられたソースおよびドレインと、を有するトランジスタと、
前記ゲート電極および保護絶縁膜を覆うように、前記半導体基板上に設けられた層間絶縁膜と、
を有する半導体装置に関する。
【００１４】
他の実施形態は、
半導体基板内に、酸素原子を含有する素子分離領域を形成する工程と、
前記半導体基板内の、前記素子分離領域によって区画された活性領域内にウェルを形成する工程と、
前記素子分離領域上に、酸素原子を含有しない保護絶縁膜を形成する工程と、
（１）前記ウェル上および（２）前記ウェルに隣接する素子分離領域上に位置する前記保護絶縁膜上に、連続した高誘電率絶縁膜を有するゲート絶縁材料膜および連続した金属膜を有するゲート電極材料膜を、この順に形成する工程と、
前記ゲート絶縁材料膜、ゲート電極材料膜および素子分離領域上に、連続した導電膜を形成する工程と、
前記ウェルおよび保護絶縁膜上に連続したゲート絶縁材料膜およびゲート電極材料膜を配置させた状態で、前記半導体基板に熱処理を行う工程と、
前記ゲート絶縁材料膜、ゲート電極材料膜、および導電膜をパターニングすることにより、前記ウェル上に、前記ゲート絶縁材料膜を有するゲート絶縁膜ならびに前記ゲート電極材料膜および導電膜を有するゲート電極を形成する工程と、
前記ウェル内の前記ゲート電極を挟んだ両側にソースおよびドレインを形成する工程と、
前記ゲート電極および保護絶縁膜を覆うように、前記半導体基板上に層間絶縁膜を形成する工程と、
を有する、前記ウェル、ゲート絶縁膜、ゲート電極ならびにソースおよびドレインを備えたトランジスタを有する半導体装置の製造方法に関する。
【発明の効果】
【００１５】
トランジスタのレイアウトによって、トランジスタのＶtが大きく変化して、Ｖtのバラツキが発生することを抑制できる。また、製造コストを低減することができる。
【図面の簡単な説明】
【００１６】
【図１】第１実施例の半導体装置を表す平面図である。
【図２Ａ】第１実施例の半導体装置を表す断面図である。
【図２Ｂ】第１実施例の半導体装置を表す断面図である。
【図２Ｃ】第１実施例の半導体装置を表す断面図である。
【図３】第１実施例の半導体装置の製造方法を表す図である。
【図４】第１実施例の半導体装置の製造方法を表す図である。
【図５】第１実施例の半導体装置の製造方法を表す図である。
【図６】第１実施例の半導体装置の製造方法を表す図である。
【図７】第１実施例の半導体装置の製造方法を表す図である。
【図８】第１実施例の半導体装置の製造方法を表す図である。
【図９】第１実施例の半導体装置の製造方法を表す図である。
【図１０】第１実施例の半導体装置の製造方法を表す図である。
【図１１】第１実施例の半導体装置の製造方法を表す図である。
【図１２】第１実施例の半導体装置の製造方法を表す図である。
【図１３】第１実施例の半導体装置の製造方法を表す図である。
【図１４】第１実施例の半導体装置の製造方法を表す図である。
【図１５】第１実施例の半導体装置の製造方法を表す図である。
【図１６】第１実施例の半導体装置の製造方法を表す図である。
【図１７】第１実施例の半導体装置の製造方法を表す図である。
【図１８】第１実施例の半導体装置の製造方法を表す図である。
【図１９】第１実施例の半導体装置の製造方法を表す図である。
【図２０】従来の半導体装置の製造方法を表す図である。
【図２１】従来の半導体装置の製造方法を表す図である。
【図２２】従来の半導体装置の製造方法を表す図である。
【発明を実施するための形態】
【００１７】
本発明の半導体装置およびその製造方法の一例では、酸素原子を含有する素子分離領域上に、実質的に酸素原子を含有しない保護絶縁膜を有する。また、完成前の製造工程において、ゲート絶縁材料膜およびゲート電極材料膜の端部が、保護絶縁膜を介して素子分離領域上に位置する状態で、半導体基板に対して熱処理を行う。この際、保護絶縁膜によって、素子分離領域からゲート絶縁材料膜を通ってゲート電極材料膜まで酸素原子が拡散することを防止できる。この結果、完成後のトランジスタにおいて、ゲート電極を構成する金属膜中まで拡散した酸素原子によって金属膜の仕事関数が変化したり、金属膜とゲート絶縁膜を構成する高誘電率絶縁膜の界面の双極子モーメントが変化することを防止できる。そして、図２０〜２２で前述したように、完成前の製造工程において、素子分離領域と接するゲート絶縁材料膜およびゲート電極材料膜の端部の面積や、ゲート長Ｌ、チャネル幅Ｗなどのゲート電極のレイアウトによって、トランジスタのＶtが大きく変化し、Ｖtのバラツキが発生することを抑制できる。また、Ｖtの制御ができないことに起因する、チャネル用の不純物の注入や、ＬＤＤ領域ならびにソースおよびドレイン用の不純物を注入するためのマスクを余分に設けるといったことがなくなる。この結果、製造コストを低減することができる。
【００１８】
以下に、本発明を適用した実施例である半導体装置及びその製造方法について図面を参照して説明する。この実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、この具体例に何ら限定されるものではない。また、同一部材には同一符号を付し、説明を省略又は簡略化する。また、同一部材には適宜符号を省略する。なお、以下の説明で用いる図面は模式的なものであり、各図における長さ、幅、及び厚みの比率等は実際のものと同じとは限らず、各図における長さ、幅、及び厚みの比率等は互いに一致していない場合がある。以下の実施例では、具体的に示した材料や寸法等の条件は例示に過ぎない。
【００１９】
なお、下記実施例において、「第１のトランジスタ」とは、周辺回路領域に形成されたＮチャネル型のＭＯＳトランジスタ（以下、ＮＭＯＳと記載する場合がある）を表す。「第２のトランジスタ」とは、周辺回路領域に形成されたＰチャネル型のＭＯＳトランジスタ（以下、ＰＭＯＳと記載する場合がある）を表す。「第３のトランジスタ」とは、メモリセル領域に形成されたトランジスタを表す。
【００２０】
「導電膜」は、不純物を含有するポリシリコン膜１１および第２の金属膜１２を表す（例えば、図１６参照）。
「第１のゲート絶縁材料膜」は、第１の高誘電率絶縁膜６ａを表す（例えば、図１４参照）。「第２のゲート絶縁材料膜」は、第１および第２の高誘電率絶縁膜６ｂ、６ｃを表す（例えば、図１４参照）。「第１のゲート電極材料膜」は、第１の金属膜７ａおよび不純物を含有するポリシリコン膜８ａを表す（例えば、図１４参照）。「第２のゲート電極材料膜」は、第１の金属膜７ｂおよび不純物を含有するポリシリコン膜８ｂを表す（例えば、図１４参照）。
また、「第１の積層膜」は、第１の高誘電率絶縁膜６ａ、第１の金属膜７ａおよび不純物を含有するポリシリコン膜８ａを表す（例えば、図１４参照）。「第２の積層膜」は、第１および第２の高誘電率絶縁膜６ｂ、６ｃ、第１の金属膜７ｂならびに不純物を含有するポリシリコン膜８ｂを表す（例えば、図１４参照）。
【００２１】
（第１実施例）
１．半導体装置
本実施例は、本発明の構造を適用した半導体装置であるＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に関するものである。
【００２２】
図１および２は本実施例の半導体装置を表す図であり、図１Ａはメモリセル領域の平面図、図１Ｂは周辺回路領域の平面図である。図２Ａは図１ＡのＡ−Ａ’方向の断面図と図１ＢのＡ−Ａ’方向の断面図をつなぎ合わせたものであり、点線の左側が図１ＡのＡ−Ａ’方向の断面図、点線の右側が図１ＢのＡ−Ａ’方向の断面図を表す。図２Ｂおよび図２Ｃはそれぞれ、図１ＢのＢ−Ｂ’方向の断面図およびＣ−Ｃ’方向の断面図を表し、ハードマスク１５よりも上の構造は省略している。なお、図１の平面図では半導体装置の主要な構造しか示していない。
【００２３】
本実施例のＤＲＡＭは、図１Ａに示すメモリセル領域と、図１Ｂに示す周辺回路領域とから構成されており、６Ｆ２セル配置（Ｆは最少加工寸法）となっている。
【００２４】
（メモリセル領域）
図１Ａに示すように、ＤＲＡＭのメモリセル領域には、酸化シリコンからなる素子分離領域（ＳＴＩ）２と活性領域１ａがＹ方向に所定間隔で交互に複数、形成されている。素子分離領域２および活性領域１ａはそれぞれ、図１Ａに示すＸ’方向に延在している。また、活性領域１ａを縦断するように、ワード線となる埋め込みゲート電極３０およびダミーワード線３０’が、Ｙ方向に延在し、Ｘ方向に所定の間隔で半導体基板１内に埋め込まれることで形成されている。さらに、ワード線３０およびダミーワード線３０’と直交するＸ方向に複数のビット線３１が延在し、Ｙ方向に所定の間隔で配置されている。そして、ワード線３０と活性領域１ａとが交差する領域にそれぞれメモリセルが形成されている。メモリセルは、第３のトランジスタＴｒ３と図示しないキャパシタとから構成されている。第３のトランジスタＴｒ３は、活性領域１ａ、第３のソースおよびドレインとなる容量コンタクト領域３２ａおよびビットコンタクト領域３３、ワード線３０および図示しない第３のゲート絶縁膜とから構成されている。
【００２５】
ワード線３０とダミーワード線３０’は、同一の構造を有しているが、機能が異なっている。ワード線３０は第３のトランジスタＴｒ３のゲート電極として用いられるのに対して、ダミーワード線３０’は所定の電位をかけて隣接する第３のトランジスタＴｒ３間を分離するために設けられている。すなわち、同一の活性領域１ａ上で隣接する第３のトランジスタＴｒ３間は、ダミーワード線３０’を所定の電位に維持することで、寄生トランジスタをオフ状態として分離する。また、メモリセル領域全体には、複数のメモリセルが形成されており、個々のメモリセルには、それぞれキャパシタ（図１Ａには図示せず）が設けられている。各キャパシタは、各トランジスタの容量コンタクト領域３２ａに電気的に接続された容量コンタクトプラグ３２ｂおよび３２ｄ、容量コンタクトプラグ３２ｂおよび３２ｄに電気的に接続された容量コンタクトパッド３２ｃを介して、容量コンタクト領域３２ａに電気的に接続されている。容量コンタクトプラグ３２ｂおよび３２ｄは、図１Ａに示すように、それぞれが重ならないようにメモリセル領域内に、所定の間隔で配置されている。また、個々のメモリセルは、ビットコンタクト領域３３を介して、ビット線３１に接続されている。
【００２６】
図２Ａの点線の左側部分に示すように、メモリセル領域において、各メモリセルは、第３のトランジスタＴｒ３とキャパシタ４８とから形成されている。第３のトランジスタＴｒ３は、半導体基板１内に埋め込まれた埋め込みゲート電極からなるワード線３０と、半導体基板１とワード線３０の間に設けられた第３のゲート絶縁膜３７、および半導体基板１の主面に設けられ第３のソースおよびドレインとなる容量コンタクト領域３２ａおよびビットコンタクト領域３３とから構成されている。ワード線３０は例えば、窒化チタン膜からなるバリアメタル膜３０ａと、タングステン膜からなるメタルゲート膜３０ｂとから構成されている。ワード線３０の上面は、半導体基板１の上面よりも低くなるように形成されている。ワード線３０上には、窒化シリコン膜からなるライナー膜３８ａとＳＯＤ（Ｓｐｉｎ  ｏｎ  Ｄｉｅｌｅｃｔｒｉｃ）膜３８ｂが設けられている。
【００２７】
半導体基板１上には、シリコン窒化膜からなるビットコン層間絶縁膜３９ａが設けられている。ビットコンタクト領域３３上のビットコン層間絶縁膜３９ａは開口しており、ビットコンタクト領域３３に接するようにビット線３１が設けられている。ビット線３１は例えば、半導体基板１に近い側から順に、不純物を含有するポリシリコン膜１１ｃ、窒化タングステン膜とタングステン膜の積層膜１２ｃとから構成される。ビット線３１上には、窒化シリコン膜からなるハードマスク１５が設けられている。ビットコン層間絶縁膜３９ａ上と、ビット線３１およびハードマスク１５の側面上には、窒化シリコン膜からなるライナー膜４３が設けられている。ライナー膜４３上には、ＳＯＤ膜（層間絶縁膜）２２が設けられている。
【００２８】
ＳＯＤ膜２２、ライナー膜４３およびビットコン層間絶縁膜３９ａを貫通して、容量コンタクト領域３２ａに電気的に接続されるように容量コンタクトプラグ３２ｂおよび３２ｄが設けられている。ＳＯＤ膜２２上には更に、容量コンタクトプラグ３２ｂおよび３２ｄに電気的に接続されるように容量コンタクトパッド３２ｃが設けられている。容量コンタクトパッド３２ｃを覆うように、ＳＯＤ膜２２上には窒化シリコン膜からなるストッパー膜４５が設けられている。また、容量コンタクトパッド３２ｃに電気的に接続されるように、キャパシタ４８が設けられている。キャパシタ４８は、容量コンタクトプラグ３２ｂおよび３２ｄ、容量コンタクトパッド３２ｃを介して、容量コンタクト領域３２ａに電気的に接続されている。なお、容量コンタクトパッド３２ｃは形成されなくても良い。その場合、キャパシタ４８は適宜、容量コンタクトプラグ３２ｄ上に形成される。キャパシタ４８は、下部電極４８ａ、容量絶縁膜４８ｂ、および上部電極４８ｃがこの順に積層されることで形成されている。
【００２９】
（周辺回路領域）
図１Ｂに示すように、周辺回路領域には、ＮＭＯＳが形成される領域Ｃｎと、ＰＭＯＳが形成される領域Ｃｐが設けられている。領域ＣｎとＣｐの周囲には、これらの領域を区画するように素子分離領域（ＳＴＩ）２が配置されている。それぞれの領域ＣｎとＣｐには、半導体基板１の表面が露出した活性領域１ａが配置されている。領域ＣｎとＣｐの活性領域１ａ内にはそれぞれ、Ｐウェル３およびＮウェル４が設けられている。メモリセル領域のビット線３１と同時に形成される第１のゲート電極１７ａ、第２のゲート電極１７ｂがそれぞれ、Ｐウェル３およびＮウェル４を２分するように設けられている。領域Ｃｎにおいて第１のゲート電極１７ａの両側のＰウェル３内には、図示しない低濃度の不純物が導入されたＬＤＤ領域と、高濃度の不純物が導入された第１のソースおよびドレイン２１ａが設けられている。領域Ｃｐにおいて第２のゲート電極１７ｂの両側のＮウェル４内には、図示しない低濃度の不純物が導入されたＬＤＤ領域と、高濃度の不純物が導入された第２のソースおよびドレイン２１ｂが設けられている。領域Ｃｎ上に形成された、Ｐウェル３、第１のゲート電極１７ａ、図示しないＬＤＤ領域、第１のソースおよびドレイン２１ａ、および図示しない第１のゲート絶縁膜は、周辺回路領域の第１のトランジスタＴｒ１を構成する。同様に、領域Ｃｐ上に形成された、Ｎウェル４、第２のゲート電極１７ｂ、図示しないＬＤＤ領域、第２のソースおよびドレイン２１ｂ、および図示しない第２のゲート絶縁膜は、周辺回路領域の第２のトランジスタＴｒ２を構成する。
【００３０】
図２Ａの点線の右側部分、図２Ｂおよび図２Ｃに示すように、本実施例の半導体装置の周辺回路領域は、Ｐウェル３およびＮウェル４を有する。Ｐウェル３とＮウェル４は、酸化シリコンからなる素子分離領域２によって区画された活性領域１ａ内に設けられている。Ｐウェル３上には、第１のゲート絶縁膜としての酸化シリコン膜５ａ、酸化ハフニウム膜（第１の高誘電率絶縁膜）６ａがこの順に設けられている。第１のゲート絶縁膜上には、窒化チタン膜（第１の金属膜）７ａ、不純物を含有するポリシリコン膜８ａ、１１ａ、窒化タングステン膜およびタングステン膜の積層膜（第２の金属膜）１２ａからなる第１のゲート電極１７ａが設けられている。Ｎウェル４上には、第２のゲート絶縁膜としての酸化シリコン膜５ｂ、酸化ハフニウム膜（第１の高誘電率絶縁膜）６ｂおよび酸化アルミニウム膜（第２の高誘電率絶縁膜）６ｃがこの順に設けられている。第２のゲート絶縁膜上には、窒化チタン膜（第１の金属膜）７ｂ、不純物を含有するポリシリコン膜８ｂ、１１ｂ、窒化タングステン膜およびタングステン膜の積層膜（第２の金属膜）１２ｂからなる第２のゲート電極１７ｂが設けられている。第１および第２のゲート電極１７ａ、１７ｂ上にはそれぞれ、窒化シリコン膜からなるハードマスク１５が設けられている。第１および第２のゲート電極１７ａ、１７ｂの両側面上にはそれぞれ順に、窒化シリコン膜からなるオフセットスペーサ２６ａ、酸化シリコン膜からなるサイドウォールスペーサ２６ｂが設けられている。
【００３１】
Ｐウェル３内の第１のゲート電極１７ａを挟んだ両側には、Ｎ型導電型のＬＤＤ領域１９ａ、Ｎ型導電型の第１のソースおよびドレイン２１ａが形成されている。Ｎウェル４内の第２のゲート電極１７ｂを挟んだ両側には、Ｐ型導電型のＬＤＤ領域１９ｂ、Ｐ型導電型の第２のソースおよびドレイン２１ｂが形成されている。Ｐウェル３、第１のゲート絶縁膜５ａ、６ａ、第１のゲート電極１７ａ、Ｎ型導電型のＬＤＤ領域１９ａ、および第１のソースおよびドレイン２１ａは、第１のトランジスタＴｒ１であるＮＭＯＳを構成する。また、Ｎウェル４、第２のゲート絶縁膜５ｂ、６ｂ、６ｃ、第２のゲート電極１７ｂ、Ｐ型導電型のＬＤＤ領域１９ｂ、および第２のソースおよびドレイン２１ｂは第２のトランジスタＴｒ２であるＰＭＯＳを構成する。
【００３２】
周辺回路領域の素子分離領域２上には、窒化シリコン膜からなる保護絶縁膜３９ｂが設けられている。周辺回路領域上には、保護絶縁膜３９ｂを覆うように、ＳＯＤ膜２２、ストッパー膜４５および酸化シリコンからなる層間絶縁膜１８が設けられている。
【００３３】
本実施例の半導体装置では、素子分離領域２は酸化シリコンから形成され、素子分離領域２上には窒化シリコン膜からなる保護絶縁膜３９ｂが設けられている。後述するように、完成前の製造工程において、第１および第２のゲート絶縁材料膜と第１および第２のゲート電極材料膜を、Ｐウェル３、Ｎウェル４および保護絶縁膜３９ｂ上に形成した状態で、半導体基板１に対して熱処理を行う。このため、第１および第２のゲート絶縁材料膜と素子分離領域２の間のほとんどの領域には保護絶縁膜３９ｂが介在して配置されており、第１および第２のゲート絶縁材料膜は直接、素子分離領域２と接していない。従って、保護絶縁膜３９ｂによって、素子分離領域２中の酸素原子がゲート絶縁材料膜（第１の高誘電率絶縁膜６ａ、第１および第２の高誘電率絶縁膜６ｂ、６ｃ）を通ってゲート電極材料膜（主に、第１の金属膜７ａ、７ｂ）まで拡散することを防止できる。
【００３４】
この結果、完成後のトランジスタにおいて、第１の金属膜７ａ、７ｂ中まで拡散した酸素原子によって第１の金属膜７ａ、７ｂの仕事関数が変化したり、第１の金属膜７ａと第１の高誘電率絶縁膜６ａの界面および第１の金属膜７ｂと第１および第２の高誘電率絶縁膜６ｂ、６ｃの界面の双極子モーメントが変化することを防止できる。そして、完成前の製造工程において、素子分離領域２上に配置された第１および第２のゲート絶縁材料膜と第１および第２のゲート電極材料膜の面積や、第１および第２のゲート電極１７ａ、１７ｂのゲート長Ｌ、チャネル幅Ｗなどのゲート電極のレイアウトによって、第１および第２のトランジスタＴｒ１、Ｔｒ２のＶtが大きく変化してＶtのバラツキが発生することを抑制できる。また、Ｖtの制御ができないことに起因する、チャネル用の不純物の注入や、ＬＤＤ領域１９ａ、１９ｂならびに第１および第２のソースおよびドレイン２１ａ、２１ｂ用の不純物を注入するためのマスクを余分に設けるといったことがなくなる。この結果、製造コストを低減することができる。
【００３５】
２．半導体装置の製造方法
以下、図１〜１８を参照して、本実施例の半導体装置の製造方法を説明する。なお、図３〜１８において、Ａ図は図１ＡのＡ−Ａ’方向に相当する断面図と図１ＢのＡ−Ａ’方向に相当する断面図をつなぎ合わせたものであり、点線の左側が図１ＡのＡ−Ａ’方向に相当する断面図、点線の右側が図１ＢのＡ−Ａ’方向に相当する断面図を表す。図３〜１８において、Ｂ図およびＣ図はそれぞれ、図１ＢのＢ−Ｂ’方向に相当する断面図およびＣ−Ｃ’方向に相当する断面図を表す。
【００３６】
まず、図３に示すように、半導体基板１内のメモリセル領域および周辺回路領域に、酸化シリコン膜からなる素子分離領域（ＳＴＩ）２を形成する（図３Ａのメモリセル領域中には、素子分離領域は図示していない）。これにより、メモリセル領域および周辺回路領域では素子分離領域２で区画された活性領域１ａが規定される。また、公知の方法により、周辺回路領域の活性領域１ａ内にＰウェル３およびＮウェル４を形成する。メモリセル領域の半導体基板１内に不純物を注入して、不純物拡散層を形成する。続いて、半導体基板１の主面を熱酸化することにより酸化シリコン膜５１を形成し、酸化シリコン膜５１上に窒化シリコン膜５２を形成する。メモリセル領域上の酸化シリコン膜５１及び窒化シリコン膜５２をパターニングすることでハードマスクパターンを設ける。ハードマスクパターンを用いたエッチングにより、半導体基板１内に、素子分離領域と交差する方向に延在する溝状のトレンチ５５を形成する。このトレンチ５５の形成により、予め形成した不純物拡散層が分断されて、容量コンタクト領域３２ａとビットコンタクト領域３３ａが形成される。後述する工程で、ビットコンタクト領域３３ａには更に不純物が注入される。
【００３７】
図４に示すように、トレンチ５５の内壁をＩＳＳＧ（ｉｎ−ｓｉｔｕ  ｓｔｅａｍ  ｇｅｎｅｒａｔｉｏｎ）法により酸化して、酸化シリコン膜からなる第３のゲート絶縁膜３７を形成する。次に、トレンチ５５の内壁上に窒化チタン膜等のバリア膜３０ａを形成する。
【００３８】
図５に示すように、トレンチ５５内をタングステン膜等のメタルゲート膜３０ｂで埋め込む。
【００３９】
図６に示すように、エッチバックによりバリア膜３０ａ及びメタルゲート膜３０ｂの上面を半導体基板１の主面よりも後退させて、ワード線（埋め込みゲート電極）３０を形成する。この際、周辺回路領域のバリア膜３０ａ及びメタルゲート膜３０ｂは除去される。
【００４０】
図７に示すように、半導体基板１の全面に窒化シリコン膜からなるライナー膜３８ａを形成した後、半導体基板１の全面に更にＳＯＤ膜３８ｂを形成する。その後、ライナー膜３８ａの上面が露出するまで、ＳＯＤ膜３８ｂにＣＭＰ処理を施す。
【００４１】
図８に示すように、ドライエッチングにより、ライナー膜３８ａおよびＳＯＤ膜３８ｂの上部を除去する。次に、ウェットエッチングにより、窒化シリコン膜５２（図示していない）を除去する。
【００４２】
図９に示すように、半導体基板１の全面に、窒化シリコン膜からなる絶縁膜３９を形成する。
【００４３】
図１０に示すように、フォトリソグラフィ法およびエッチング法を利用して、周辺回路領域の素子分離領域２上に絶縁膜３９が残留するように、絶縁膜３９の一部を除去する。エッチング後、メモリセル領域の絶縁膜３９はビットコン層間絶縁膜３９ａを構成し、一部を除去後の周辺回路領域の絶縁膜３９は保護絶縁膜３９ｂを構成する。周辺回路領域において露出した酸化シリコン膜５１を除去する。
【００４４】
図１１に示すように、周辺回路領域のＰウェル３およびＮウェル４の表面を熱酸化することによりそれぞれ、酸化シリコン膜５ａおよび５ｂを形成する。ＣＶＤ法により、半導体基板１上の全面に、酸化ハフニウム膜（第１の高誘電率絶縁膜）６を形成する。この後、半導体基板１上の全面に、窒化チタン膜（第１の金属膜）７ａ、不純物を含有するポリシリコン膜８ａ、および酸化シリコン膜５８ａを形成する。
【００４５】
図１２に示すように、リソグラフィー技術およびドライエッチング技術を用いて、酸化シリコン膜５８ａのパターニングを行い、Ｐウェル３を覆うように酸化シリコン膜５８ａからなるハードマスクを形成する。ハードマスク５８ａを用いて、ポリシリコン膜８ａ、および第１の金属膜７ａのウェットエッチングを行う。これにより、Ｐウェル３上には、第１の金属膜７ａおよびポリシリコン膜８ａが設けられる。この際、メモリセル領域に堆積されたハードマスク５８ａ、ポリシリコン膜８ａ、および第１の金属膜７ａも同時に除去される。
【００４６】
図１３に示すように、ＡＬＤ、もしくはＰＶＤ法により、半導体基板１上の全面に、酸化アルミニウム膜（第２の高誘電率絶縁膜）６ｃを形成する。この後、半導体基板１上の全面に、窒化チタン膜（第１の金属膜）７ｂ、不純物を含有するポリシリコン膜８ｂ、および酸化シリコン膜５８ｂを形成する。
【００４７】
図１４に示すように、リソグラフィー技術およびドライエッチング技術を用いて、酸化シリコン膜５８ｂ（図示していない）のパターニングを行い、Ｎウェル４を覆うように酸化シリコン膜５８ｂからなるハードマスクを形成する。ハードマスク５８ｂを用いて、ポリシリコン膜８ｂ、第１の金属膜７ｂ、および酸化ハフニウム膜６ｂおよび酸化アルミニウム膜６ｃのドライエッチングを行う。続いて、ウェットエッチングにより、露出した酸化ハフニウム膜６を除去する。これにより、Ｎウェル４上には、酸化シリコン膜５ｂ、酸化ハフニウム膜６ｂおよび酸化アルミニウム膜６ｃと、第１の金属膜７ｂおよびポリシリコン膜８ｂが設けられる。また、Ｐウェル３上には酸化ハフニウム膜６ａが形成される。なお、この際、メモリセル領域に堆積された、酸化シリコン膜５８ｂ、ポリシリコン膜８ｂ、第１の金属膜７ｂ、および酸化ハフニウム膜６ｂおよび酸化アルミニウム膜６ｃも除去され、ビットコン層間絶縁膜３９ａが露出する。
【００４８】
この時点で、酸化ハフニウム膜６ａ、ポリシリコン膜８ａ、および第１の金属膜７ａの端部１０ｃは、保護絶縁膜３９ｂを間に介して素子分離領域２上に位置する。また、酸化ハフニウム膜６ｂ、酸化アルミニウム膜６ｃ、ポリシリコン膜８ｂ、および第１の金属膜７ｂの端部１０ｄは、保護絶縁膜３９ｂを間に介して素子分離領域２上に位置する。ここで、酸化ハフニウム膜６ａは、第１のゲート絶縁材料膜を構成する。ポリシリコン膜８ａ、および第１の金属膜７ａは、第１のゲート電極材料膜を構成する。酸化ハフニウム膜６ｂ、酸化アルミニウム膜６ｃは、第２のゲート絶縁材料膜を構成する。ポリシリコン膜８ｂ、および第１の金属膜７ｂは、第２のゲート電極材料膜を構成する。また、酸化ハフニウム膜６ａ、ポリシリコン膜８ａ、および第１の金属膜７ａは、第１の積層膜を構成する。酸化ハフニウム膜６ｂ、酸化アルミニウム膜６ｃ、ポリシリコン膜８ｂ、および第１の金属膜７ｂは、第２の積層膜を構成する。
【００４９】
図１５に示すように、リソグラフィー技術およびドライエッチング技術を用いて、ビットコン層間絶縁膜３９ａ内に、ビットコンタクト領域３３ａを露出させるように開口２３を形成する。次に、露出したビットコンタクト領域３３内に不純物を注入する。更にウェットエッチングを用いてハードマスク５８ａおよび５８ｂを除去する。
【００５０】
図１６に示すように、半導体基板１上の全面に、不純物を含有するポリシリコン膜１１、窒化タングステン膜およびタングステン膜の積層膜（第２の金属膜）１２を形成する。ポリシリコン膜１１および第２の金属膜１２は、導電膜を構成する。次に、第２の金属膜１２上に、窒化シリコン膜１５を形成する。この後、半導体基板１の熱処理を行うことにより、図１５の工程で注入した不純物を拡散させてビットコンタクト領域３３を形成する。この際、周辺回路領域の素子分離領域２上には、保護絶縁膜３９ｂを介して、端部１０ｃおよび１０ｄが設けられている。従って、熱処理時に、酸化シリコンからなる素子分離領域２中の酸素原子が端部１０ｃおよび１０ｄ内の第１の金属膜７ａ、７ｂ等に拡散することを、保護絶縁膜３９ｂによって効果的に防止することができる。この結果、完成後のトランジスタにおいて、第１の金属膜７ａ、７ｂ中まで拡散した酸素原子によって第１の金属膜７ａ、７ｂの仕事関数が変化したり、第１の金属膜７ａと第１の高誘電率絶縁膜６ａの界面および、第１の金属膜７ｂと第１および第２の高誘電率絶縁膜６ｂ、６ｃの界面の双極子モーメントが変化することを防止できる。そして、素子分離領域２上に配置された第１の高誘電率絶縁膜６ａ、６ｂ、第２の高誘電率絶縁膜６ｃおよび第１の金属膜７ａ、７ｂの面積や、後の工程で形成する第１および第２のゲート電極１７ａ、１７ｂのゲート長Ｌ、チャネル幅Ｗなどのゲート電極のレイアウトによって、第１および第２のトランジスタＴｒ１、Ｔｒ２のＶtが大きく変化してＶtのバラツキが発生することを抑制できる。また、Ｖtの制御ができないことに起因する、チャネル用の不純物の注入や、ＬＤＤ領域１９ａ、１９ｂならびに第１および第２のソースおよびドレイン２１ａ、２１ｂ用の不純物を注入するためのマスクを余分に設けるといったことがなくなる。この結果、製造コストを低減することができる。
【００５１】
図１７に示すように、リソグラフィー技術およびドライエッチング技術を用いて、窒化シリコン膜１５のパターニングを行い、周辺回路領域のＰウェル３、およびＮウェル４上と、メモリセル領域のビットコンタクト領域３３上にそれぞれ、窒化シリコン膜１５からなるハードマスクを形成する。ハードマスクを用いて、第２の金属膜１２、ポリシリコン膜８ａ、８ｂ、１１、第１の金属膜７ａ、７ｂ、酸化ハフニウム膜６ａ、６ｂ、酸化アルミニウム膜６ｃ、酸化シリコン膜５ａ、５ｂのドライエッチングを行う。これにより、周辺回路領域のＰウェル３上には、第１のゲート絶縁膜として酸化シリコン膜５ａおよび酸化ハフニウム膜６ａが形成され、第１の金属膜７ａ、ポリシリコン膜８ａ、１１ａおよび第２の金属膜１２ａを有する第１のゲート電極（第１の配線）１７ａが形成される。周辺回路領域のＮウェル４上には、第２のゲート絶縁膜として酸化シリコン膜５ｂ、酸化ハフニウム膜６ｂおよび酸化アルミニウム膜６ｃが形成され、第１の金属膜７ｂ、ポリシリコン膜８ｂ、１１ｂおよび第２の金属膜１２ｂを有する第２のゲート電極（第２の配線）１７ｂが形成される。また、メモリセル領域では、ビットコンタクト領域３３上に、ポリシリコン膜１１ｃおよび第２の金属膜１２ｃを有するビット線３１が形成される。
【００５２】
図１８に示すように、半導体基板１の全面に、窒化シリコン膜を形成した後、リソグラフィー技術およびウェットエッチング技術を用いてメモリセル領域に堆積された窒化シリコン膜を選択的に除去する。この後、周辺回路領域の窒化シリコン膜をエッチバックすることによって、第１および第２のゲート電極１７ａ、１７ｂの両側面上に、オフセットスペーサ２６ａを形成する。ハードマスク１５およびオフセットスペーサ２６ａをマスクに用いて、Ｐウェル３内にＮ型導電型の不純物を注入することにより、ＬＤＤ領域１９ａを形成する。ハードマスク１５およびオフセットスペーサ２６ａをマスクに用いて、Ｎウェル４内にＰ型導電型の不純物を注入することにより、ＬＤＤ領域１９ｂを形成する。
【００５３】
図１９に示すように、半導体基板１の全面に、酸化シリコン膜を形成した後、酸化シリコン膜をエッチバックすることによって、第１および第２のゲート電極１７ａ、１７ｂの両側面上に、サイドウォールスペーサ２６ｂを形成する。ハードマスク１５、オフセットスペーサ２６ａおよびサイドウォールスペーサ２６ｂをマスクに用いて、Ｐウェル３内にＮ型導電型の不純物を注入することにより、第１のソースおよびドレイン２１ａを形成する。ハードマスク１５、オフセットスペーサ２６ａおよびサイドウォールスペーサ２６ｂをマスクに用いて、Ｎウェル４内にＰ型導電型の不純物を注入することにより、第２のソースおよびドレイン２１ｂを形成する。半導体基板１の全面に、メモリセル領域のビット線３１を覆うように、窒化シリコン膜からなるライナー膜４３を形成した後、周辺回路領域上のライナー膜４３を除去する。半導体基板１上の全面に塗布系絶縁膜を形成した後、アニール処理を行うことにより、ＳＯＤ膜２２を形成する。次に、ＳＯＤ膜２２、ライナー膜４３、およびビットコン層間絶縁膜３９ａを貫通して、容量コンタクト領域３２ａを露出させるようにコンタクトホールを形成する。ポリシリコンを用いてコンタクトホール内を埋設後、ポリシリコンおよびＳＯＤ膜２２のＣＭＰ処理を行い、平坦化を行う。更にポリシリコン膜をエッチバックしてその上面を後退させることで容量コンタクトプラグ３２ｂを形成する。コンタクトホール内を埋設するようにＳＯＤ膜２２上に、タングステン等の導電膜を形成する。この後、導電膜をパターニングすることにより、容量コンタクトプラグ３２ｂ上に容量コンタクトパッド３２ｄと、容量コンタクトパッド３２ｄに接するように容量コンタクトパッド３２ｃを形成する。
【００５４】
図１および２に示すように、容量コンタクトパッド３２ｃを覆うように、窒化シリコン膜からなるストッパー膜４５および層間絶縁膜１８を形成する。層間絶縁膜１８およびストッパー膜４５内に容量コンタクトパッド３２ｃを露出させるように、シリンダーホールを形成した後、シリンダーホールの内壁面上に下部電極４８ａを形成する。この後、メモリセル領域の層間絶縁膜１８を除去して、下部電極４８ａの外側面を露出させる。下部電極４８ａの露出した表面上に、容量絶縁膜４８ｂを形成した後、更に、下部電極４８ａと容量絶縁膜４８ｂを覆うように上部電極４８ｃを形成する。これにより、下部電極４８ａ、容量絶縁膜４８ｂおよび上部電極４８ｃからなるクラウン型のキャパシタ４８が完成する。
【００５５】
本実施例では、図１０の工程において、素子分離領域２表面の大部分を覆うように保護絶縁膜３９ｂを形成した。しかし、素子分離領域２の表面と端部１０ｃ、１０ｄの間の少なくとも一部に保護絶縁膜３９ｂが存在すれば、素子分離領域２から第１および第２のゲート電極１７ａ、１７ｂへの酸素原子の拡散は抑制されるため、保護絶縁膜３９ｂは素子分離領域２の表面の少なくとも一部を覆うように形成すれば良い。すなわち、保護絶縁膜３９ｂは、素子分離領域２の表面を完全に覆うように形成しても良いし、素子分離領域２の表面の一部を覆うように形成しても良い。好ましくは、素子分離領域２から第１および第２のゲート電極１７ａ、１７ｂへの酸素原子の拡散を最も効果的に抑制できるため、素子分離領域２の全表面を覆うように、素子分離領域２上に保護絶縁膜３９ｂを設けるのが良い。
【００５６】
本実施例では、保護絶縁膜３９ｂを窒化シリコン膜の単層から形成したが、複数の層からなる保護絶縁膜３９ｂとしても良い。この場合、酸素原子の拡散を抑制する観点から、少なくとも最上層の膜（半導体基板から最も離れた膜）は酸素原子を含有しない膜とする必要があるが、その他の膜は酸素原子を含有した膜であっても、酸素原子を含有しない膜であっても良い。好ましくは、最も酸素原子の拡散を抑制できるため、全ての膜が酸素原子を含有しない膜であるのが良い。
【００５７】
本実施例では、酸化シリコンからなる素子分離領域２を形成したが、素子分離領域２は酸素原子を含有する限り、酸化シリコン以外の絶縁材料を含んでいても良く、その材料は特に限定されない。素子分離領域２としては例えば、酸化シリコン膜、酸窒化シリコン（ＳｉＯＮ）膜、これらの膜と窒化シリコン膜の積層膜等を使用することができる。
【００５８】
本実施例では、第１の金属膜６ａと６ｂは同じ材料から構成されても良いし、互いに異なる材料から構成されても良い。例えば、第１の金属膜６ａと６ｂの材料を異なるものとして、夫々の仕事関数を設定する場合には、ＮＭＯＳを窒化チタン膜以外の材料、例えばＴａＮを含む第１のゲート電極から構成し、ＰＭＯＳを、窒化チタン膜を含む第２のゲート電極で構成しても良い。また、第１および第２のゲート電極を共にＴｉＮ、ポリシリコンを含み、ＰＭＯＳにＡｌを含み、ＮＭＯＳにＬａやＭｇを含ませても良い。また、同一の材料を用いる場合には、例えば第１および第２のゲート電極に、ＴｉＳｉＮ、ＴａＮまたはＴｉＮ等の同じ材料を用い、夫々の厚さを変更させてそれぞれの仕事関数を設定してもよい。
【００５９】
本実施例で使用した高誘電率絶縁膜の材料としては、酸化シリコンよりも高い誘電率を有するものであれば特に限定されないが、例えば、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＺｒＯ2、ＺｒＳｉＯ、ＺｒＳｉＯＮ、Ｔａ2Ｏ5、Ｎｂ2Ｏ5、Ａｌ2Ｏ3、ＨｆＯ2、ＳｃＯ3、Ｙ2Ｏ3、Ｌａ2Ｏ3、ＣｅＯ3、Ｐｒ2Ｏ3、Ｎｄ2Ｏ3、Ｓｍ2Ｏ3、Ｅｕ2Ｏ3、Ｇｄ2Ｏ3、Ｔｂ2Ｏ3、Ｄｙ2Ｏ3、Ｈｏ2Ｏ3、Ｅｒ2Ｏ3、Ｔｍ2Ｏ3、Ｙｂ2Ｏ3、及びＬｕ2Ｏ3からなる群から選択された少なくとも一種の絶縁材料を用いることができる。
【００６０】
本実施例で使用する第２の金属膜は特に限定されないが、第１実施例で示したもの以外にも例えば、タングステンシリサイド膜、窒化タングステン膜、およびタングステン膜の積層膜を使用することができる。
【符号の説明】
【００６１】
１  半導体基板
１ａ  活性領域
２  素子分離領域
５１、５８ａ、５８ｂ  酸化シリコン膜
３  Ｐウェル
４  Ｎウェル
５ａ、５ｂ  酸化シリコン膜
６ａ、６ｂ  酸化ハフニウム膜（第１の高誘電率絶縁膜）
６ｃ  酸化アルミニウム膜（第２の高誘電率絶縁膜）
７ａ、７ｂ  第１の金属膜
８ａ、８ｂ、１１、１１ａ、１１ｂ、１１ｃ  不純物を含有するポリシリコン膜
１０ａ、１０ｂ、１０ｃ、１０ｄ  端部
１２、１２ａ、１２ｂ、１２ｃ  第２の金属膜
１５  窒化シリコン膜
１７ａ  第１のゲート電極
１７ｂ  第２のゲート電極
１８  層間絶縁膜
１９ａ、１９ｂ  ＬＤＤ領域
２１ａ  第１のソースおよびドレイン
２１ｂ  第２のソースおよびドレイン
２２  ＳＯＤ膜
２３  開口
２４  コンタクトプラグ
２６ａ  オフセットスペーサ
２６ｂ  サイドウォールスペーサ
３０  ワード線（埋め込みゲート電極）
３０’ ダミーワード線
３０ａ  バリアメタル膜
３０ｂ  メタルゲート膜
３１  ビット線
３２ａ  容量コンタクト領域
３２ｂ、３２ｄ  容量コンタクトプラグ
３２ｃ  容量コンタクトパッド
３３、３３ａ  ビットコンタクト領域
３７  第３のゲート絶縁膜
３８ａ  ライナー膜
３８ｂ  ＳＯＤ膜
３９  絶縁膜
３９ａ  ビットコン層間絶縁膜
３９ｂ  保護絶縁膜
４３  ライナー膜
４５  ストッパー膜
４８  キャパシタ
４８ａ  下部電極
４８ｂ  容量絶縁膜
４８ｃ  上部電極
５２  窒化シリコン膜
５５  トレンチ
Ｃｎ  ＮＭＯＳが形成される領域
Ｃｐ  ＰＭＯＳが形成される領域
Ｔｒ１  第１のトランジスタ
Ｔｒ２  第２のトランジスタ
Ｔｒ３  第３のトランジスタ
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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