(57)【要約】【課題】遷移故障の検出率が高いテストパタンの作成を容易ならしめる故障検出確率改善方法、ポイント構成方法及び半導体集積回路の設計方法を提供する。【解決手段】半導体集積回路の演算処理装置１０は、半導体集積回路における論理回路上の各ゲートの入出力ポートに対し、連続する２システムクロック周期について、故障に対する可制御性確率を算出する可制御性確率算出部１１と、この可制御性確率を参照し、連続する２システムクロック周期について、入出力ポートの可観測性確率を算出する可観測性確率算出部１２と、第１のステップ又は第１及び第２のステップを実施し、可制御性確率及び／又は可観測性確率の値に基づきテストポイントを決定するテストポイント選択部１３と、故障検出率を改善する挿入回路を選択したテストポイントに挿入する挿入回路挿入部１４とを有する。【選択図】図２
2015026336.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路における論理回路上の各ゲートの入出力ポートに対し、連続する２システムクロック周期について、故障に対する可制御性確率を算出する第１のステップと、
前記可制御性確率を参照し、連続する２システムクロック周期について、前記入出力ポートの可観測性確率を算出する第２のステップと、
前記第１のステップ又は前記第１及び第２のステップを実施し、前記可制御性確率及び／又は前記可観測性確率の値に基づきテストポイントを決定し、故障検出率を改善する挿入回路を当該テストポイントに挿入する第３のステップと、を有する故障検出確率改善方法。
【請求項２】
特定の信号線又は信号端子が取る論理値の、連続する２システムクロック周期における遷移が（０，０）、（０，１）、（１，０）、及び（１，１）となる場合をそれぞれ第１乃至第４の遷移とし、前記第１のステップでは、外部入力の変化により、一の信号線又は端子で前記第１乃至第４の遷移が発生するよう制御可能な確率を、それぞれ第１乃至第４可制御性確率として算出する、
請求項１記載の故障検出確率改善方法。
【請求項３】
特定の信号線又は信号端子が取る論理値が、連続する２システムクロック周期で異なる値に遷移する場合を、第１及び第２の遷移とし、
前記第２のステップでは、一の信号線又は端子における前記第１及び第２の遷移が外部出力で観測可能な確率を、それぞれ第１及び第２可観測性確率として算出する、
請求項１記載の故障検出確率改善方法。
【請求項４】
前記挿入回路は、２段のフリップフロップから構成される、
請求項１記載の故障検出確率改善方法。
【請求項５】
前記挿入回路は、フリップフロップと、当該フリップフロップの出力を反転して当該フリップフロップに再入力するインバータと、から構成される、
請求項１記載の故障検出確率改善方法。
【請求項６】
前記第３のステップでＫ（Ｋは整数）個の挿入回路を挿入し、
前記第１乃至第３のステップをＬ（Ｌは整数）回繰り返す、請求項１乃至５のいずれか１項記載の故障検出確率改善方法。
【請求項７】
前記第３のステップにおいて選択するＫ個のテストポイントのうち、一部又は全部を変更して前記第１乃至第３のステップを複数回繰り返し、最も故障検出率が改善されたＫ個のポイントに対して挿入回路を挿入する第４のステップを有する、請求項１乃至５のいずれか１項記載の故障検出確率改善方法。
【請求項８】
半導体集積回路における論理回路上の各ゲートの入出力ポートに対し、連続する２システムクロック周期について、故障に対する可制御性確率を算出する第１のステップと、
前記可制御性確率を参照し、連続する２システムクロック周期について、前記入出力ポートの可観測性確率を算出する第２のステップと、
前記第１のステップ又は前記第１及び第２のステップを実施し、前記可制御性確率及び／又は前記可観測性確率の値に基づきテストポイントを決定する第３のステップと、を有するテストポイント構成方法。
【請求項９】
半導体集積回路における論理回路上の各ゲートの入出力ポートに対し、連続する２システムクロック周期について、故障に対する可制御性確率を算出する第１のステップと、
前記可制御性確率に基づき、前記入出力ポートの遷移故障に対する可観測性確率を求める第２のステップと、
前記第１のステップ又は前記第１及び第２のステップを実施し、前記可制御性確率及び／又は前記可観測性確率の値に基づきテストポイントを決定し、故障検出率を改善する挿入回路を当該テストポイントに挿入する第３のステップと、を有する半導体集積回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、同期式順序論理回路を実装した半導体集積回路の製造方法、故障検出確率改善方法、テストポイント構成方法、及び半導体集積回路の設計方法に関する。
【背景技術】
【０００２】
一般に、故障の有無で半導体集積回路の出力系列が変化する入力系列（以下、テストパタンという。）を作成し、出荷前の半導体集積回路に入力して得た出力系列を、回路に故障が存在しない時の期待値と比較して、故障した半導体集積回路を出荷前に発見すること（以下テスト）が一般的に行われている。
【０００３】
そこで、テストの実施に必要な諸経費を節減するためにで、より短い系列でより多くの故障を検出するテストパタンが必要となる。そして、そのようなテストパタンをより少ない工数で作成する目的で、回路中の特定の信号線の値を制御／観測しやすくする回路（以下、挿入回路という。）を挿入することも実施される。挿入回路の挿入により、故障検出率が改善される。
【０００４】
従来、挿入回路の挿入により、縮退故障、つまり故障位置の論理値が０又は１のいずれか一方に固定される故障を検出対象としたテストパタンの生成に対して大きな効果を発揮する。
【０００５】
しかしながら、半導体集積回路の微細化に伴う遷移故障（遅延故障、トランジション故障等ともいう。）、つまり故障位置での論理値の変化の伝搬遅延時間が設計許容値を超えるような故障の発生頻度が増加しつつ状況にあって、従来のテストポイント挿入方法では遷移故障を対象としたパタン生成に対しては各種効果が不十分であった。そこで、遷移故障に対して有効なテストポイントの検出が望まれている。
【０００６】
以下ではＬ→Ｈの遷移が遅延する故障をｓｌｏｗ ｔｏ ｒｉｓｅ故障と呼び、Ｈ→Ｌの遷移が遅延する故障をｓｌｏｗ ｔｏ ｆａｌｌ故障と呼ぶ。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許公開公報ＵＳ２０１２／００４９９０３Ａ１
【発明の概要】
【発明が解決しようとする課題】
【０００８】
遷移故障の検出を目的としたテストパタンの生成では検出率の改善効果やパタン長の短縮効果が十分には得られない場合がある。これは、以下の原因による。
（１）制御点／観測点を選択するための条件が不適切
【０００９】
遷移故障の活性化／伝搬に必要な信号の遷移が伝達する条件は、可制御性確率（Ｃ１／Ｃ０）や可観測性確率（Ｏ１／Ｏ０）ではわからないためである。なお、可制御性確率及び可観測性確率の詳細については後述する。
（２）制御点を構成する回路の能力が不
【００１０】
ＳＣＡＮ−ＦＦを使う縮退故障用の制御用テストポイントでは遷移故障の活性化に必要な信号遷移が発生できないためである。
【課題を解決するための手段】
【００１１】
本発明に係る半導体集積回路の製造方法は、半導体集積回路における論理回路上の各ゲートの入出力ポートに対し、連続する２システムクロック周期について、故障に対する可制御性確率を算出する第１のステップと、前記可制御性確率を参照し、連続する２システムクロック周期について、前記入出力ポートの可観測性確率を算出する第２のステップと、前記第１のステップ又は前記第１及び第２のステップを実施し、前記可制御性確率及び／又は前記可観測性確率の値に基づきテストポイントを決定し、故障検出率を改善する挿入回路を当該テストポイントに挿入する第３のステップと、を有するものである。
【発明の効果】
【００１２】
本発明によれば、高性能な遷移故障の評価が可能な半導体集積回路の製造方法、故障検出確率改善方法、テストポイント構成方法及び半導体集積回路の設計方法を提供することができる。
【図面の簡単な説明】
【００１３】
【図１Ａ】挿入回路の挿入方法の一例を示す図である。
【図１Ｂ】可制御性確率及び可観測性確率を説明するための回路図である。
【図１Ｃ】図１Ｂの回路における可制御性確率Ｃ０、Ｃ１及び観測性確率Ｏ０、Ｏ１の計算方法を説明するための図である。
【図２】本発明の実施の形態にかかるテストポイント構成方法を使用した半導体集積回路の設計装置を示すブロック図である。
【図３】本発明の実施の形態にかかる設計装置の可制御性確率算出部における可制御性確率算出方法を示すフローチャートである。
【図４】図３のステップ６の詳細を示すフローチャートである。
【図５】（ａ）及び（ｂ）は、計算例１を説明するためのそれぞれＡＮＤ回路及び真理値表を示す図である。
【図６】可観測性確率の算出方法を示すフローチャートである。
【図７】図６のステップＳ２６の詳細を説明するフローチャートである。
【図８】（ａ）及び（ｂ）は、計算例２を説明するためのそれぞれＯＲ回路及び真理値表を示す図である。
【図９】本発明の実施の形態にかかる半導体集積回路のテストポイント構成方法を使用して構成したテストポイントに対して挿入する挿入回路の具体例１を示す模式図である。
【図１０】本発明の実施の形態にかかる半導体集積回路のテストポイント構成方法を使用して構成したテストポイントに対して挿入する挿入回路の具体例２を示す模式図である。
【図１１】従来の挿入回路を示す模式図である。
【発明を実施するための形態】
【００１４】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。この実施の形態は、本発明を、遷移故障の可制御性向上を可能とする半導体集積回路の製造方法、故障検出確率改善方法、テストポイント構成方法及び半導体集積回路の設計方法に適用したものである。
【００１５】
従来の故障検出においては、先ず、テストパタン生成対象となる論理回路上の各セルの端子に対して、ＣＯＰ（Ｃｏｎｔｒｏｌｌａｂｉｌｉｔｙ Ｏｂｓｅｒｖａｂｉｌｉｔｙ Ｐｒｏｃｅｄｕｒｅ）という手続きを用いて、
Ｃ０（＝外部入力から回路内のある端子に論理値０を設定できる確率（可制御性確率））
Ｃ１（＝外部入力から回路内のある端子に論理値１を設定できる確率（可制御性確率））
Ｏ０（＝ある端子が論理値０であることを外部出力で確認できる確率（可観測性確率））
Ｏ１（＝ある端子が論理値１であることを外部出力で確認できる確率（可観測性確率））
のそれぞれを計算する。次いで、可制御性確率Ｃ０、Ｃ１が低いポイントに制御用挿入回路（＝論理値を変更する機能を有する挿入回路）を追加し、可観測性確率Ｏ０、Ｏ１が低いポイントに観測用挿入回路（＝論理値を観測する機能を有する挿入回路）を追加するという手法が取られる。以下、制御用挿入回路及び観測用挿入回路を挿入するポイントをテストポイントという。
【００１６】
挿入回路の挿入方法としては、制御用挿入回路のテストポイントにおいて、まず配線を切断した後、制御用ゲート（ＡＮＤ／ＯＲ）の入力端子の一方と出力端子を配線の断端に接続し、他方の入力端子にテストポイントの有効／無効を制御する信号を接続する方法や、制御用セレクタのデータ入力端子の一方とデータ出力端子を配線の断端に接続し、ＳＣＡＮ−ＦＦを接続する方法又は可制御性確率Ｃ１又はＣ０の大きいゲートの出力端子を制御用セレクタの他方のデータ入力端子に、制御用セレクタのデータ切り替え入力端子にテストポイントの有効／無効を制御する信号を接続する等の方法がある。
【００１７】
図１Ａは、挿入回路の挿入方法の一例を示す図である。図１Ａにおいて、図１Ａ（ａ）、（ｂ）でハッチングして示すゲートが制御用ゲートであり、図１Ａ（ｃ）、（ｄ）でハッチングして示すセレクタが制御用セレクタである。また、星印は、可制御性確率が低い箇所、三角印は、可制御性確率が高い箇所、ひし形印は、ＳＣＡＮ−ＦＦの出力を示す。
【００１８】
図１Ａ（ａ）は、可制御性確率Ｃ１の低い箇所に対して、制御用ゲートｇ１の挿入操作を示している。制御用ゲートｇ１の入力の一方は、テストポイントの有効／無効を制御する回路と接続され、出力は、可制御性確率Ｃ１の低い個所と接続される。
【００１９】
図１Ａ（ｂ）は、可制御性確率Ｃ０の低い箇所に対して、制御用ゲートｇ２の挿入操作を示している。制御用ゲートｇ２の入力の一方は、テストポイントの有効／無効を制御する回路と接続され、出力は、可制御性確率Ｃ０の低い個所と接続される。
【００２０】
図１Ａ（ｃ）は、可制御性確率Ｃ０、Ｃ１共に低い場合の例で、制御用セレクタｓ１を挿入回路として挿入する。制御用セレクタｓ１は、回路内のゲートの出力を、テストポイントの有効／無効を制御する回路からの制御に応じて切り替え、出力するが、その出力は、可制御性確率Ｃ０、Ｃ１が共に低い個所に接続される。
【００２１】
図１Ａ（ｄ）は、挿入回路として制御用セレクタｓ２が挿入された場合を示し、ＳＣＡＮ−ＦＦの出力と、回路内のゲート出力とが入力され、テストポイントの有効／無効を制御する回路からの制御に応じて切り替えて出力する。この出力は、可制御性確率が低い個所に接続される。
【００２２】
また、観測用挿入回路のテストポイントに対し、分岐配線を接続し、その分岐配線又は複数の分岐配線を受けるＥＸＯＲゲートの出力にＳＣＡＮ−ＦＦを接続する方法又は可観測性確率Ｏ０又はＯ１が大きいゲートの入力端子にセレクタを介して接続する方法等が考えられる。
【００２３】
ここでは先ず、本実施の形態にかかるテストポイント構成方法を説明する前に、従来の可制御性確率及び可観測性確率算出方法及びその問題点について説明する。図１Ｂは、可制御性確率及び可観測性確率を説明するための回路図である。
【００２４】
図１Ｂに示すように、論理回路１００は、入力端子ａ、ｂ、及び出力端子ｙを有するＡＮＤ回路１０１、１０２、１０３と、入力端子ａ、ｂ、ｃ、及び出力端子ｙを有するＯＲ回路１０４と、外部入力端子Ａ、Ｂ、Ｃ、及び外部出力端子Ｘ、Ｙ、Ｚとを有する。
【００２５】
先ず、図１Ｂに示す回路を使用して、上述した従来の問題点（１）の具体例について説明する。従来手法により、図１Ｂに示す回路において、ＡＮＤ回路１０２の入力端子ａのｓｌｏｗ ｔｏ ｒｉｓｅ故障を算出する。
【００２６】
端子毎の可制御性確率（Ｃ１／Ｃ０）及び可観測性確率（Ｏ１／Ｏ０）を、Ｃ／Ｏ＝（Ｃ０,Ｃ１,Ｏ０,Ｏ１）と表現するとき、
Ｃ／Ｏ１＝（１／２,１／２,１／２,１／２）
Ｃ／Ｏ２＝（１／２,１／２,９／３２,９／３２）
Ｃ／Ｏ３＝（３／４,１／４,１,１）
Ｃ／Ｏ４＝（３／４,１／４,９／１６,９／１６）
Ｃ／Ｏ５＝（２７／６４,３７／６４,１,１）
【００２７】
以下に計算方法について説明する。図１Ｃは、図１Ｂの回路における可制御性確率Ｃ０、Ｃ１及び観測性確率Ｏ０、Ｏ１の計算方法を説明するための図である。図１Ｃに示すように、ＳＴＥＰ１〜ＳＴＥＰ１１の順番で、それまでのＳＴＥＰで計算されたポートの可制御値／可観測値を利用して、未算出のポートの値を決定していく。
【００２８】
ＳＴＥＰ１では外部入力端子に可制御値を割り当てる。外部入力端子は論理値０と１のいずれか一方を自由に設定できるので、同じ確率（＝１／２）を１−可制御性確率及び０−可制御性確率として割り当てる。
【００２９】
ＳＴＥＰ２、４、及び６では、すでに可制御性確率が定まっている外部入力（又はゲート出力）ポートによって直接制御されているゲート入力（又は外部出力）ポートの可制御性確率を定める。新たに値が定められるポートには、そのポートに直接接続されているポートの可制御性確率をそのまま割り当てる。
【００３０】
ＳＴＥＰ３及びＳＴＥＰ５では、すべての入力ポートの可制御性が定まっているゲートに対してその出力ポートの可制御性確率を算出する。出力ポートの１−（及び０−）可制御性確率は、出力ポートが１（０）になるようなすべての入力値の可制御性確率の積を積算したものを割り当てる。たとえば、
Ｃ０（１０３．ｙ）＝Ｃ０（１０３．ａ）×Ｃ０（１０３．ｂ）＋Ｃ１（１０３．ａ）×Ｃ０（１０３．ｂ）＋Ｃ０（１０３．ａ）×Ｃ１（１０３．ｂ）となる。
【００３１】
ＳＴＥＰ７以降ではＳＴＥＰ６までのステップで回路上の全ポートに対して算出された可制御性確率を利用して回路上の全ポートに対する可観測性確率を算出する。ＳＴＥＰ７では外部出力ポートの０−可観測性確率と１−可観測性確率にそれぞれ１を割り当てる。これは、外部出力ポートに伝搬した論理値は１でも０でも必ず正しく観測することができるためである。
【００３２】
ＳＴＥＰ８、１０、及び１２では、すでに可観測性確率が定まっている外部出力（又はゲート入力）ポートだけと直接接続のあるゲート出力（又は外部入力）ポートの可観測性確率を定める。ゲート１０１とゲート１０３のｙポートの可観測性確率の算出はＳＴＥＰ８ではなくてＳＴＥＰ１０で行う。新たに値が定められるポートには、そのポートに直接接続されているポートの可制御性確率の和を割り当てる。ただし、和が１を超える場合は１を割り当てる。
【００３３】
ＳＴＥＰ９及び１１では、出力ポートの可観測性が定まっているゲートに対して、その入力ポートの可観測性確率を算出する。入力ポートの１−（及び０−）可観測性確率は、入力ポートの論理値１を出力ポートへ伝搬させるために必要な他の入力ポートへの入力の発生確率に、入力ポートの論理値１が出力ポートへ伝播したときの論理値に対応する可観測性確率を乗じたものと定める。
【００３４】
例えば、入力ポート１０２．ａの論理値を観測するには、以下の２つの操作を同時に実施する必要がある。
１）入力ポート１０２．ａの論理値をゲート１０２の出力ポート１０２．ｙに伝搬させる。
＝入力ポート１０２．ｂに論理値１を設定する。
２）出力ポート１０２．ｙの論理値をいずれかの外部出力で観測する。
【００３５】
よってＯ１（１０２．ａ）とＯ０（１０２．ａ）は事象１）と事象２）が同時に発生する確率として算出されるので、下記のようになる。
Ｏ１（１０２．ａ）＝Ｃ１（１０２．ｂ）×Ｏ１（１０２．ｙ）
Ｏ０（１０２．ａ）＝Ｃ１（１０２．ｂ）×Ｏ０（１０２．ｙ）
【００３６】
以上のようにして、従来手法を援用してｓｌｏｗ ｔｏ ｒｉｓｅ故障を評価するとＡＮＤ回路１０２の入力端子ａの故障検出率は、９／３２となる。但し、これは、２システムサイクル目でＡＮＤ回路１０２の入力端子ａの論理値がＨであることを観測する場合とし、ＡＮＤ回路１０２の入力端子ａのｓｌｏｗ ｔｏ ｒｉｓｅ故障の観測容易性を可観測性確率Ｏ１で評価する場合についての計算例である。
【００３７】
図１に示す回路において、遷移故障が発生するか否かを実際に調べてみると、遷移故障を観測することが可能な入力系列は（Ａ，Ｂ，Ｃ）＝（０，０，１）→（０，１，１）のみであることがわかる。可制御性確率Ｃ１（Ａ）＝Ｃ１（Ｂ）＝Ｃ１（Ｃ）＝Ｃ０（Ａ）＝Ｃ０（Ｂ）＝Ｃ０（Ｃ）＝１／２の条件でこの系列が発生する確率は、以下の計算より、１／６４となる。
（０，０，１）となる確率：（１／２）×（１／２）×（１／２）
（０，１，１）となる確率：（１／２）×（１／２）×（１／２）
【００３８】
ここで、前提として、可制御性確率Ｃ０（外部入力端子Ａ、Ｂ、Ｃ）＝可制御性確率Ｃ１（外部入力端子Ａ、Ｂ、Ｃ）＝可観測性確率Ｏ０（外部入力端子Ａ、Ｂ、Ｃ）＝可観測性確率Ｏ１（外部入力端子Ａ、Ｂ、Ｃ）＝１／２、可制御性確率Ｃ０（外部出力端子Ｘ、Ｙ、Ｚ）＝可制御性確率Ｃ１（外部出力端子Ｘ、Ｙ、Ｚ）＝可観測性確率Ｏ０（外部出力端子Ｘ、Ｙ、Ｚ）＝可観測性確率Ｏ１（外部出力端子Ｘ、Ｙ、Ｚ）＝１であるとする。
【００３９】
従来手法及び実際の観測値の両者共に１に正規化しているが、絶対値は１桁以上異なっている。すなわち、従来手法による算出方法では、９／３２＝０．２８であるのに対し、実際の観測値は１／６４＝０.０１７であって、従来手法では、遷移故障を正しく観測できないことがわかる。
【００４０】
これに対し、本願発明者等は従来手法においては、制御点／観測点を選択するための条件、すなわち遷移故障の活性化／伝搬に必要な信号の従来手法では、遷移が伝達する条件が不十分又は不適切であり、正しい故障検出率を算出できないことを知見し、これを解決する方法として、連続する２システムクロックについて、可制御性確率及び可観測性確率の新たな算出方法を設定することで、従来の問題点を解決する方法を見出した。
【００４１】
すなわち、本実施の形態にかかるテストポイント構成方法においては、任意の端子における、連続する２システムクロックでの特定な「論理値の遷移」が発生する確率を計算することで、遷移故障のテスト容易性の評価を実施する。
【００４２】
すなわち、本願発明者等は、従来、１システムクロックにおける可制御性確率及び可観測性確率を利用して故障評価していたため、正しい遷移故障検出ができなかった、という課題を解決すべく鋭意研究した。この結果、半導体集積回路における論理回路上の各ゲートの入出力ポートに対し、連続する２システムクロック周期について、故障に対する可制御性確率を算出する第１のステップと、算出した可制御性確率を使用し、連続する２システムクロック周期について、入出力ポートの可観測性確率を算出する第２のステップとを設けて、可制御性確率及び可観測性確率を算出することで、遷移故障検出をより正しく算出する方法を見出した。
【００４３】
次に、本実施の形態にかかる新たな、可制御性確率及び可観測性確率を利用した半導体集積回路のテストポイント構成装置及び設計装置について説明する。図２は、本実施の形態にかかるテストポイント構成方法を使用した半導体集積回路の設計装置を示すブロック図である。
【００４４】
図２に示すように、本実施の形態にかかる半導体集積回路の設計装置１は、演算処理装置１０、記憶装置２０、回路データ入力装置３０及び回路データ出力装置４０を有する。演算処理装置１０は、可制御性確率算出部１１、可観測性確率算出部１２、テストポイント選択部１３及び挿入回路挿入部１４を有する。記憶装置２０は、回路データＤＢ２１、可制御性確率ＤＢ２２、可観測性確率ＤＢ２３、テストポイントリスト２４、挿入回路ライブラリ２５及び回路データ２ＤＢ２６を有する。回路データ１ＤＢ２１及び回路データ２ＤＢ２６は、共にゲートレベルの回路データのデータベースであり、回路データ２ＤＢ２６は、挿入回路挿入後の回路データ、すなわち挿入回路を含む回路データのデータベースである。
【００４５】
可制御性確率算出部１１は、第１のステップとして、半導体集積回路における論理回路上の各ゲートの入出力ポートに対し、連続する２システムクロック周期について、故障に対する可制御性確率を算出する。その際、可制御性確率算出部１１は、記憶装置２０の回路データ１ＤＢ２１のデータを参照し、算出した可制御性確率を可制御性確率ＤＢ２２に格納する。
【００４６】
可観測性確率算出部１２は、第２のステップとして、可制御性確率算出部１１が算出した可制御性確率を使用し、連続する２システムクロック周期について、入出力ポートの可観測性確率を算出する。その際、可観測性確率算出部１２は、記憶装置２０の回路データ１ＤＢ２１及び可制御性確率ＤＢ２２を参照し、算出した可観測性確率を可観測性確率ＤＢ２３に格納する。
【００４７】
テストポイント選択部１３は、第３のステップとして、可制御性確率算出部１１が算出した可制御性確率及び可観測性確率算出部１２が算出した可観測性確率の値に基づきテストポイントを選択する。テストポイント選択部１３は、記憶装置２０の回路データ１ＤＢ２１、可制御性確率ＤＢ２２及び可観測性確率ＤＢ２３を参照し、要求された条件を満たすようにテストポイントを選択する。例えば、テストポイントの総数の上限値、挿入回路の挿入により増加する回路面積の上限値、可制御性確率や可観測性確率の目標値などが定められている場合はそれを満たすようにテストポイントを選択し、選択結果をテストポイントリスト２４に格納する。
【００４８】
挿入回路挿入部１４は、同じく第４のステップとして、挿入回路をテストポイントリスト２４に示された箇所に対し挿入する。挿入回路は、故障検出率を改善するもので、可制御性確率が低いポイントには、可制御性確率を上げる回路、可観測性確率が低いポイントには、可観測性確率を改善できる回路であれば、どのような回路構成であってもよい。その具体的な構成については後述する。
【００４９】
以下の説明では、遷移故障の伝搬を検討する目的で連続する２システムクロック周期で特定の信号線／端子（以下、単に端子という。）がとる論理値の組み合わせ（以下、論理値の遷移ともいう。）を以下のような記号で表す。なお、記号ｒ、ｆ、ｕ、ｇは、第１乃至第４の遷移に相当する。
［記号ｒ］：１周期目でＬ（０）、２周期目でＨ（１）の論理値となる場合
［記号ｆ］：１周期目でＨ、２周期目でＬの論理値となる場合
［記号ｕ］：１周期目でＨ、２周期目でＨの論理値となる場合
［記号ｄ］：１周期目でＬ、２周期目でＬの論理値となる場合
【００５０】
本実施の形態において、遷可故障に対する可制御性確率とは、連続する２システムクロック周期で、任意の端子に特定の信号遷移を印加することができる確率、すなわち、外部入力から、任意の端子における特定の信号遷移を制御可能な確率を表す。本明細書においては、回路中の任意の端子ｐに対する可制御性確率を以下で表す。下記の４つの可制御性確率は、第１乃至第４可制御性確率に相当する。
［Ｃｒ（ｐ）］：外部入力から、端子ｐの論理値の遷移をｒ（Ｌ→Ｈ）に制御できる確率（可制御性確率）
［Ｃｆ（ｐ）］：外部入力から、端子ｐの論理値の遷移をｆ（Ｈ→Ｌ）に制御できる確率（可制御性確率）
［Ｃｕ（ｐ）］：外部入力から、端子ｐの論理値の遷移をｕ（Ｈ→Ｈ）に制御できる確率（可制御性確率）
［Ｃｄ（ｐ）］：外部入力から、端子ｐの論理値の遷移をｄ（Ｌ→Ｌ）に制御できる確率（可制御性確率）
【００５１】
本実施の形態において、可観測性確率とは、連続する２システムクロック周期で、任意の端子における信号遷移を外部出力において観測することができる可能性を示す。上記可制御性確率と同様に、遷移故障に対する端子ｐの可観測性確率を以下の記号で示す。
［Ｏｒ（ｐ）］：端子ｐにおける記号ｒで示す論理値の遷移（Ｌ→Ｈ）が外部出力まで伝搬される確率（可観測性確率）
［Ｏｆ（ｐ）］：端子ｐにおける記号ｆで示す論理値の遷移（Ｈ→Ｌ）が外部出力まで伝搬される確率（可観測性確率）
【００５２】
以下、本実施の形態における設計装置１のテストポイント構成方法及び半導体集積回路の設計方法について詳細に説明する。図３は、設計装置１の可制御性確率算出部１１における可制御性確率算出方法を示すフローチャート、図４は、図３のステップ６の詳細を示すフローチャートである。可制御性確率の算出は、従来のＣＯＰ手続きと同様に、スキャン設計では一般的な制約である再帰構造を含まない組み合わせ回路に対してゲート数に比例する時間計算量で終了する。
【００５３】
図３に示すように、先ず、外部入力端子及びスキャン入力端子の可制御性確率を設定する（ステップＳ１）。ステップＳ１では、外部入力端子Ｔ１、及びスキャン設計適用時に外部入力に相当するスキャン入力端子Ｔ２の可制御性確率を求める。外部入力端子Ｔ１に直接テストパタンを印加する場合、又はｓｋｅｗｅｄｌｏａｄモードのスキャンパタンを利用する場合のように、外部入力端子又はスキャン入力端子（以下、これらを入出力端子ｐという。）に対してＬ／Ｈが等確率で発生するとみなすことができる場合は、
Ｃｒ（ｐ）＝Ｃｆ（ｐ）＝Ｃｕ（ｐ）＝Ｃｄ（ｐ）＝１／４とする。
【００５４】
特定のテストサイクルでのＬ／Ｈの発生確率が等確率とはならない場合は、状況に合わせて可制御性確率を求める。例えば、Ｂｌｏａｄｓｉｄｅモードのスキャンパタンの場合、１回目のテストサイクルは各スキャン入力でのＬ／Ｈ各々の発生確率は１／２になるが、２回目のテストサイクルでは、各々のスキャン入力でのＬ／Ｈの発生確率は、スキャンレジスタ間の組み合わせ回路によって修飾を受け、１／２、１／２から以下のようなＣ０、Ｃ１に変化する。
【００５５】
例えば、図１において入力Ａと出力Ｘ、入力Ｂと出力Ｙ、入力Ｃと出力Ｚのそれぞれが同一のスキャンＦＦのデータ出力及びデータ入力に接続されていている場合は、
・Ｃｒ（Ａ）＝Ｃ０（Ａ）×Ｃ１（Ｘ）＝１／２×１／４＝１／８
・Ｃｆ（Ａ）＝Ｃ１（Ａ）×Ｃ０（Ｘ）＝１／２×３／４＝３／８
・Ｃｄ（Ａ）＝Ｃ０（Ａ）×Ｃ０（Ｘ）＝ １／２×３／４＝３／８
・Ｃｕ（Ａ）＝Ｃ１（Ａ）×Ｃ１（Ｘ）＝１／２×１／４＝１／８
・Ｃｒ（Ｂ）＝Ｃ０（Ｂ）×Ｃ１（Ｙ）＝１／２×３７／６４＝３７／１２８
・Ｃｆ（Ｂ）＝Ｃ１（Ｂ）×Ｃ０（Ｙ）＝１／２×２７／６４＝２７／１２８
・Ｃｄ（Ｂ）＝Ｃ０（Ｂ）×Ｃ０（Ｙ）＝１／２×２７／６４＝２７／１２８
・Ｃｕ（Ｂ）＝Ｃ１（Ａ）×Ｃ１（Ｙ）＝１／２×３７／６４＝３７／１２８
・Ｃｒ（Ｃ）＝Ｃ０（Ｃ）×Ｃ１（Ｚ）＝１／２×１／４＝１／８
・Ｃｆ（Ｃ）＝Ｃ１（Ｃ）×Ｃ０（Ｚ）＝１／２×３／４＝３／８
・Ｃｄ（Ｃ）＝Ｃ０（Ｃ）×Ｃ０（Ｚ）＝ １／２×３／４＝３／８
・Ｃｕ（Ｃ）＝Ｃ１（Ｃ）×Ｃ１（Ｚ）＝１／２×１／４＝１／８
となる。
【００５６】
次に、半導体集積回路内の各入出力端子の可制御性確率を算出する。この場合、論理ゲートの入力端子の可制御性確率を算出してから、出力端子の可制御性確率を算出する。例えばすでに可制御性確率が算出された端子に隣接するゲート等の入力端子及び出力端子の可制御性確率が未算出であるか否かを判断し（ステップＳ２）、未算出の場合（ステップＳ２：Ｙｅｓ）は、論理ゲートの入力端子ｐが存在し、かつ可制御性確率が算出済みの端子ｑから他の端子を介さずに入力端子ｐまで到達可能であるか否かを判断する（ステップＳ３）。可制御性確率が未算出でかつ算出済み端子ｑから直接入力端子ｐまで到達可能である場合（ステップＳ３：Ｙｅｓ）は、入力端子ｐの可制御性確率を以下のように設定する（ステップＳ４）。
・Ｃｒ（ｐ）＝Ｃｒ（ｑ）
・Ｃｆ（ｐ）＝Ｃｆ（ｑ）
・Ｃｄ（ｐ）＝Ｃｄ（ｑ）
・Ｃｕ（ｐ）＝Ｃｕ（ｑ）
【００５７】
その後、可制御性確率が未算出の入力端子ｐが存在しなくなるまでステップＳ３及びＳ４を繰り返す。全ての入力端子ｐについて可制御性確率が算出されたら（ステップＳ３：Ｎｏ）、次は、出力端子の可制御性確率の算出を行う。
【００５８】
先ず、論理ゲートの任意の出力端子ｐの可制御性確率が未算出であって、出力端子ｐが属する論理ゲートの全入力端子の可制御性確率が算出済みか否かを判定する（ステップＳ５）。出力端子ｐの可制御性確率が未算出かつその論理ゲートの全入力端子の可制御性確率が算出済みの場合（ステップＳ５：Ｙｅｓ）、出力端子ｐの可制御性確率を図４に示すフローに従って算出する（ステップＳ６）。全ての出力端子ｐの可制御性確率の算出が終わるまでステップＳ５及びＳ６を繰り返す。
【００５９】
なお、論理ゲートの入力端子及び外部出力端子の可制御性確率は、その端子の論理値を決定している出力端子又は外部入力端子（これらは通常、唯一に決まる）の可制御性確率と同一とする。
【００６０】
次に、ステップＳ６について説明する。ここでは、具体的な計算例を例に取って説明する。図５は、計算例１を説明するためのＡＮＤ回路及び真理値表を示す図である。図５（ａ）に示すように、入力端子ｒ１、ｒ２、出力端子ｐを有する２入力ＡＮＤ回路１０５を例に取り、この出力端子ｐの可制御性確率を算出する方法について説明する。
【００６１】
図４に示すように、先ず、出力端子ｐが属する論理ゲートであるＡＮＤ回路１０５の入力端子ｒ１、ｒ２の論路値の遷移がｒ,ｆ,ｕ,ｄとなる場合の真理値表を作成する（ステップＳ１１）。なお、本例では、ＡＮＤ回路１０２の出力端子ｐは１つであるが、複数ある場合は、各出力端子について同様の計算を行う。
【００６２】
例えば入力端子ｒ１の論理値の遷移がｒ（Ｌ→Ｈ）、入力端子ｒ２の論理値の遷移が（Ｌ→Ｈ）の場合、入力端子ｒ１、ｒ２の論理値が共にＬの場合、出力端子ｐの論理値はＬ，入力端ｒ１、ｒ２子の論理値が共にＨの場合、出力端子ｐの論理値はＨとなるから、出力端子ｐの論理値の遷移はＬ→Ｈ、すなわち、ｒとなる。以下同様にして、真理値表を作成すると図５（ｂ）のようになる。
【００６３】
図５（ｂ）に示す真理値表の各マス目の確率は、各入力端子ｒ１、ｒ２の論理値の遷移を制御可能な可制御性確率Ｃｒ,ｆ,ｕ,ｄ（ｒ１）、Ｃｒ,ｆ,ｕ,ｄ（ｒ２）の積となる（ステップＳ１２）。そして、出力端子ｐの論理値の遷移（記号ｒ,ｆ,ｕ,ｄ）が等しいマスの確率を足し合わせて出力端子ｐの論理値の各遷移ｒ,ｆ,ｕ,ｄの発生確率（可制御性確率）を求める（ステップＳ１３）。すなわち、
・Ｃｒ（ｐ）＝Ｃｒ（ｒ１）×Ｃｒ（ｒ２）＋Ｃｕ（ｒ１）×Ｃｒ（ｒ２）＋Ｃｒ
（ｒ１）×Ｃｕ（ｒ２）
・Ｃｆ（ｐ）＝Ｃｆ（ｒ１）×Ｃｆ（ｒ２）＋Ｃｕ（ｒ１）×Ｃｆ（ｒ２）＋Ｃ
ｆ（ｒ１）×Ｃｕ（ｒ２）
・Ｃｕ（ｐ）＝Ｃｕ（ｒ１）×Ｃｕ（ｒ２）
・Ｃｄ（ｐ）＝Ｃｆ（ｒ１）×Ｃｒ（ｒ２）＋Ｃｄ（ｒ１）×Ｃｒ（ｒ２）＋Ｃｒ
（ｒ１）×Ｃｆ（ｒ２）＋Ｃｄ（ｒ１）×Ｃｆ（ｒ２）＋Ｃｄ（ｒ１）×
Ｃｕ（ｒ２）＋Ｃｒ（ｒ１）×Ｃｄ（ｒ２）＋Ｃｆ（ｒ１）×Ｃｄ（ｒ２）
＋Ｃｕ（ｒ１）×Ｃｄ（ｒ２）＋Ｃｄ（ｒ１）×Ｃｄ（ｒ２）
【００６４】
以上のようにして、各出力端子ｐの可制御性確率を求めることができる。可制御性確率の算出終了後に可観測性確率の算出を行う。次に、可観測性確率の算出方法について説明する。図６は、可観測性確率の算出方法を示すフローチャートである。図６に示すように、先ず、外部出力端子又はスキャン設計適用時に外部出力に相当するスキャン出力端子ｐの可観測性確率としてＯｒ（ｐ）＝１，Ｏｆ（ｐ）＝１を設定する（ステップＳ２１）。
【００６５】
次に、半導体集積回路内の各入出力端子の可観測性確率を算出する。この場合、可制御性確率の算出とは逆に、論理ゲートの出力端子の可観測性確率を先ず算出してから、入力端子の可観測性確率を算出する。
【００６６】
先ず、任意の論理ゲート又は既に可観測性確率が算出された入力端子に隣接する論理ゲートの出力端子又は入力端子の可観測性確率が未算出か否かを判定する（ステップＳ２２）。未算出である場合（ステップＳ２２：Ｙｅｓ）は、出力端子の可観測性確率を算出する。
【００６７】
先ず、可観測性確率が未算出でかつ出力端子ｐに接続する後段回路（ファンアウト先）の全ての入力端子の可観測性確率が算出済みである否かを判定する（ステップＳ２３）。可観測性確率が未算出でかつ後段回路の全ての入力端子の可観測性確率が算出済みであるような出力端子ｐが存在する場合（ステップＳ２３：Ｙｅｓ）、当該出力端子ｐの可観測性確率を算出する（ステップＳ２４）。
【００６８】
論理ゲートの出力端子ｐの可観測性確率は、出力端子ｐを始点とするファンアウト先の入力端子をｑ（ｉ）で表したとき、以下の式で表すことができる。
【００６９】
【数１】
2015026336.tif 000003
【００７０】
すなわち、出力端子ｐの可観測性確率Ｏｒ,ｆは、出力端子ｐを始点とするファンアウト先の全入力端子ｑ（ｉ）の可観測性確率Ｏｒ,ｆの和として求めることができる。ただし、総和が１以上の場合は、１とする。以上のステップＳ２３、Ｓ２４を全ての出力端子の可観測性確率の算出終了まで繰り返す。
【００７１】
全ての出力端子の可観測性確率の算出が終了したら（ステップＳ２３：Ｎｏ）、次は入力端子の可観測性確率の算出を行う。先ず、可観測確率が未算出で、かつ入力端子ｐが属する論理ゲートの全出力端子の可観測性確率が算出済みである入力端子が存在するか否かを判定し（ステップＳ２５）、存在する場合（ステップＳ２５：Ｙｅｓ）は、当該入力端子の可観測性確率を算出する（ステップＳ２６）。
【００７２】
図７は、ステップＳ２６の詳細を説明するフローチャートである。図８（ａ）は、入力端子の可観測性確率を算出法の計算例を説明するためのＯＲ回路１０６、図８（ｂ）は、ＯＲ回路１０６の真理値表を示す図である。図８（ａ）に示すように、ＯＲ回路１０６は、入力端子ｐ、ｐ’、出力端子ｑを有する。図８（ｂ）は、入力端子ｐ、ｐ’の論路値の遷移がｒ,ｆ,ｕ,ｄとなる場合の真理値表を示す。
【００７３】
例えば入力端子ｐの論理値の遷移がｒ（Ｌ→Ｈ）、入力端子ｐ’の論理値の遷移が（Ｌ→Ｈ）の場合、入力端子ｐ、ｐ’の論理値が共にＬの場合、出力端子ｑの論理値はＨ，入力端ｐ、ｐ’の論理値が共にＨの場合、出力端子ｑの論理値はＬとなるから、出力端子ｐの論理値の遷移はＨ→Ｌ、すなわち、ｆとなる。以下同様に真理値表を作成すると図８（ｂ）のようになる（ステップＳ３１）。
【００７４】
先ず、入力端子ｐの論理値の遷移ｒが出力端子ｑに論理値の遷移ｒ又はｆとして伝わる場合のｐ以外の入力端子における論理値の遷移の発生確率Ｃｔ（ｉ）及び伝搬確率Ｏｔ（ｉ）を各入力端子の組毎に算出する（ステップＳ３２）。但し、ｉは下記条件を満たすような入力端子p以外の入力端子の値の組を識別するための番号を示す。
【００７５】
【数２】
2015026336.tif 000004
【００７６】
これにより、下記のように入力端子ｐの論理値の遷移ｒの可観測性確率を求めることができる（ステップＳ３３）。
【００７７】
【数３】
2015026336.tif 000005
【００７８】
次いで、入力端子ｐの論理値の遷移ｆが出力端子ｑに論理値の遷移ｒ又はｆとして伝わる場合のｐ以外の入力端子における論理値の遷移の発生確率Ｃｔ（ｉ）及び伝搬確率Ｏｔ（ｉ）を各入力端子の組毎に算出する（ステップＳ３４）。但し、ｉは下記条件を満たすような入力端子p以外の入力端子の値の組を識別するための番号を示す。
【００７９】
【数４】
2015026336.tif 000006
【００８０】
これにより、下記のように入力端子ｐの論理値の遷移ｆの可制御性確率を求めることができる（ステップＳ３５）。
【００８１】
【数５】
2015026336.tif 000007
【００８２】
以上のようにして、入力端子ｐの論理値の遷移ｒ、ｆの可制御性確率Ｏｒ（ｐ）、Ｏｆ（ｐ）を、各入力端子ｐについてステップＳ３１乃至Ｓ２５を繰り返して順次算出し、全ての入力端子ｐの可観測性確率の算出が終わるまで繰り返す（ステップＳ２５：Ｎｏ→ステップＳ２２：Ｎｏ→終了）。
【００８３】
図８（ａ）に示すＯＲ回路１０６について具体的に計算すると、図８（ｂ）に示す真理値表の各マス目の確率を求めた後、単一の入力端子から出力端子へ遷移が伝搬しているマス目の値を集めて目的の値とする。すなわち、
・Ｏｒ（ｐ）＝Ｏｆ（ｑ）×Ｃｒ（ｐ’）+Ｏｆ（ｑ）×Ｃｄ（ｐ’）
・Ｏｆ（ｐ）＝Ｏｆ（ｒ）×Ｃｆ（ｐ’）+Ｏｆ（ｒ）×Ｃｄ（ｐ’）
【００８４】
次に、本実施の形態の効果について説明する、従来の故障検証方法について説明した図１に示す回路に対し、本実施の形態における故障観測率を算出した結果は、より真の遷移故障の観測確率に近づく。
【００８５】
図１に示すＡＮＤ回路１０２の入力端子ａのｓｌｏｗ ｔｏ ｒｉｓｅ故障の観測確率は、真の値１.７ｅ−２（＝１／６４）に対して、見積もり値は、従来手法では２.８ｅ−１（＝９／３２）であった。これに対し、本実施の形態にかかる算出方法、すなわち、連続する２システムクロックにおける論理値の遷移の確率を観測する方法で算出すると、７.９ｅ−２（＝８１／１０２４）となる。すなわち、本実施の形態にかかる算出方法での可制御確率及び可観測確率の見積もり値の方が、より真の値に近づくことがわかる。また、このときの計算量は、従来方法と同等の計算量で求めることができる。よって、計算量を増やすことなく、より正しい見積もり値を求めることができる。
【００８６】
以上説明したように、本実施の形態にかかる半導体集積回路の設計装置及びテストポイント構成方法おいては、ＳＣＡＮ化した回路に対しては、縮退故障向けＣＯＰ手続きと同等の計算量で、高速かつ高性能な遷移故障の評価が可能である。また、縮退故障用ＣＯＰ手続きと類似の算出方法であるので、縮退故障用ＣＯＰ手続き向け各種最適化手法、例えば特開平１０-１９７６０１号公報、特開平１０-１９７６０７号公報などに記載の方法が利用可能となる。
【００８７】
すなわち、例えば、複数の素子から構成される論理回路の各信号線に、検査点を挿入した場合のテストコストを求めて、検査点の挿入位置と回路型を決定する論理回路検査点の解析方法において、論理回路の各信号線のテストコスト又はその近似値を求めてテスト容易性の度合が高い順に所定数の検査点候補を選択し、検査点候補を挿入すると仮定した場合にテスト容易性が変化する影響範囲を求め、互いの影響範囲が重ならない又は重なりを無視できる検査点候補の集合を同時に新規な検査点として設定する方法（特開平１０-１９７６０１号公報）を適用することができる。また、例えば、内部に入力パタン発生部と出力パタン判定部が組み込まれ、自身でテストを行うことができる被テスト回路に対して、ランダムな信号を発生する記憶素子と接続された論理素子を試験点として信号線に挿入し、この記憶素子より信号を入力して所望の出力を得ることにより、被テスト回路をテストする方法において、信号線上に既に制御点が挿入されている場合には、その制御点にテスト用の乱数を入力する側の入力信号線上に試験点を挿入するテスト方法（特開平１０-１９７６０７号公報）等を適用することができる。
【００８８】
次に、遷移故障の可制御性確率を最大限に改善するための制御用テストポイントに挿入する挿入回路の回路構成について説明する。図９及び図１０は、本実施の形態にかかる半導体集積回路のテストポイント構成方法を使用して構成したテストポイントに対して挿入する挿入回路の具体例１、２を示す模式図、図１１は、従来の挿入回路を示す模式図である。
【００８９】
図９に示すように、半導体集積回路には、ＦＦ２０１、２０５、論理回路２０２、２０４等が含まれる。ここで、テストポイント選択部１３により選択されたテストポイントに、例えば２段のＦＦ（ＴＰＩＦＦ２０６、２０７）及びＴＰゲート（ＡＮＤ回路２０８及びＯＲ回路２０３）からなるからなる挿入回路を挿入する。
【００９０】
又は、図１０に示すように、ＦＦ３０１、３０５及び論理回路３０２、３０４を有する半導体集積回路のテストポイントに、ＴＰＩＦＦ３０６、ＴＰＩＦＦ３０６の出力を反転してＴＰＩＦＦ３０６の入力に再度挿入するインバータ３０８、及びＴＰゲート（ＡＮＤ回路３０７及びＯＲ回路３０３）からなる挿入回路を挿入する。
【００９１】
なお、図１１に示すように、従来の挿入回路は、ＴＰゲート（ＡＮＤ回路４０８及びＯＲ回路４０３）及び１段のＴＰＩＦＦ４０６から構成されている。
【００９２】
ここで、挿入回路の挿入方法は、種々の方法を取り得る。例えば、第３のステップでＫ（Ｋは整数）個の挿入回路を挿入し、第１乃至第３のステップをＬ（Ｌは整数）回繰り返す等とすることができる。最も可制御性確率及び可観測性確率が低いテストポイントに例えば１０個の挿入回路を挿入し、故障検出率が要求される値に到達するまで、これを繰り返すなどとすることができる。
【００９３】
又は、第３のステップにおいて選択するＫ個のテストポイントのうち、一部又は全部を変更して第１乃至第３のステップを複数回繰り返し、最も故障検出率が改善されたＫ個のポイントに対して挿入回路を挿入する第４のステップを更に設けてもよい。例えば、第３のステップで１００個の仮のテストポイントを選択し、挿入回路挿入後の故障検出率を算出し、これを例えば１０回繰り返して、もっとも故障検出率が改善された１００個を真のテストポイントとして選択する等してもよい。
【００９４】
従来は、図１１に示すように、ＴＰ入力がＴＰＩＦＦ４０６の１段構成なので、任意の遷移が必ず発生させられるわけではなかった。これに対し、本実施の形態においては、図９に示すように、ＴＰ入力のＴＰＩＦＦ２０６、２０７を２段構成とすることで、確実に遷移の発生が可能となる。２つのＴＰＩＦＦ２０６、２０７に異なる論理値を割り当てるようにパタン生成することで、立ち上がり／立下り遷移をＴＰゲート経由で制御性の低い回路に印加されることが保障できる。逆に、２つのＴＰＩＦＦ２０６、２０７に同一の論理値を割り当てるようにパタン生成することで、従来のＴＰと互換な動作を実施することも可能である。
【００９５】
また、図１０に示すように、ＴＰＩＦＦ３０６の出力を、インバータ３０８を介してＴＰＩＦＦ３０６に再読み込みさせることで、立ち上がり／立下り遷移をＴＰゲート経由で制御性の低い回路に印加されることが保障できる。
【００９６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００９７】
また、上述の図２に示す演算処理装置１０で実行する任意の処理は、ハードウェア構成であっても、又はＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）にコンピュータプログラムを実行させることにより実現することも可能である。この場合、コンピュータプログラムは、様々なタイプの非一時的なコンピュータ可読媒体（ｎｏｎ-ｔｒａｎｓｉｔｏｒｙ ｃｏｍｐｕｔｅｒ ｒｅａｄａｂｌｅ ｍｅｄｉｕｍ）を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体（ｔａｎｇｉｂｌｅ ｓｔｏｒａｇｅ ｍｅｄｉｕｍ）を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば光磁気ディスク）、ＣＤ−ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＣＤ−Ｒ、ＣＤ−Ｒ／Ｗ、半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ＰＲＯＭ）、フラッシュＲＯＭ、ＲＡＭ（ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ））を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体（ｔｒａｎｓｉｔｏｒｙ ｃｏｍｐｕｔｅｒ ｒｅａｄａｂｌｅ ｍｅｄｉｕｍ）によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。
【符号の説明】
【００９８】
１０  演算処理装置
１１  可制御性確率算出部
１２  可観測性確率算出部
１３  テストポイント選択部
１４  挿入回路挿入部
２０  記憶装置
２１  回路データ１ＤＢ
２２  可制御性確率ＤＢ
２３  可観測性確率ＤＢ
２４  テストポイントリスト
２５  挿入回路ライブラリ
２６  回路データ２ＤＢ
３０  回路データ入力装置
４０  回路データ出力装置
１０１  ＡＮＤ回路
１０２  ＡＮＤ回路
１０３  ＡＮＤ回路
１０４  ＯＲ回路
Ｃ０  可制御性確率
Ｃ１  可制御性確率
Ｏ０  可観測性確率
Ｏ１  可観測性確率
【図１Ａ】
2015026336.tif 000008
【図１Ｂ】
2015026336.tif 000009
【図１Ｃ】
2015026336.tif 000010
【図２】
2015026336.tif 000011
【図３】
2015026336.tif 000012
【図４】
2015026336.tif 000013
【図５】
2015026336.tif 000014
【図６】
2015026336.tif 000015
【図７】
2015026336.tif 000016
【図８】
2015026336.tif 000017
【図９】
2015026336.tif 000018
【図１０】
2015026336.tif 000019
【図１１】
2015026336.tif 000020