(57)【要約】【課題】本発明は、電流コラプスを抑制することができる半導体装置、およびその製造方法を提供する。【解決手段】本発明は、半導体基板１上に形成されたチャネル層３と、チャネル層３上に形成された、Ｉｎを含む窒化物半導体からなるバリア層４と、バリア層４上に部分的に形成されたゲート電極８と、バリア層４上に部分的に形成された、窒化物半導体からなるキャップ層５と、キャップ層５上に部分的に形成されたドレイン電極７とを備える。ゲート電極８のドレイン電極７に近い側の端部とキャップ層５とは、互いに離間して形成されている。【選択図】図１
2015165530.tif 000002
【特許請求の範囲】
【請求項１】
窒化物半導体を備えるヘテロ接合電界効果型トランジスタであり、
半導体基板上に形成されたチャネル層と、
前記チャネル層上に形成された、Ｉｎを含む前記窒化物半導体からなるバリア層と、
前記バリア層上に部分的に形成されたゲート電極と、
前記バリア層上に部分的に形成された、前記窒化物半導体からなるキャップ層と、
前記キャップ層上に部分的に形成されたドレイン電極とを備え、
少なくとも、前記ゲート電極の前記ドレイン電極に近い側の端部と前記キャップ層とは、互いに離間して形成されている、
半導体装置。
【請求項２】
前記ゲート電極の前記ドレイン電極に近い側の側面が、段差形状である、
請求項１に記載の半導体装置。
【請求項３】
前記キャップ層上に部分的に形成されたソース電極をさらに備え、
前記ゲート電極の前記ソース電極に近い側の端部と前記キャップ層とは、互いに離間して形成されている、
請求項１または２に記載の半導体装置。
【請求項４】
前記バリア層および前記キャップ層を覆って形成された絶縁膜をさらに備える、
請求項１から３のうちのいずれか１項に記載の半導体装置。
【請求項５】
前記キャップ層はＧａＮであり、その結晶成長温度は９００℃以下である、
請求項１から４のうちのいずれか１項に記載の半導体装置。
【請求項６】
前記バリア層は、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０＜ｘ≦１、０＜ｙ≦１、０＜ｘ＋ｙ≦１）からなり、
前記チャネル層は、ＡｌｚＧａ１−ｚＮ（０≦ｚ≦１）からなる、
請求項１から５のうちのいずれか１項に記載の半導体装置。
【請求項７】
窒化物半導体を備えるヘテロ接合電界効果型トランジスタの製造方法であり、
半導体基板上に、エピタキシャル成長法を用いて、チャネル層、Ｉｎを含む前記窒化物半導体からなるバリア層および前記窒化物半導体からなるキャップ層を順に形成する層構造形成工程と、
前記キャップ層上において、ソース電極およびドレイン電極を互いに離間させて形成する電極形成工程と、
前記ソース電極と前記ドレイン電極との間に位置する前記キャップ層の一部を除去する除去工程と、
少なくとも、前記除去工程において露出した前記バリア層を含む領域を覆う絶縁膜を形成する絶縁膜形成工程と、
前記ソース電極と前記ドレイン電極との間に位置する前記絶縁膜の一部を除去し、前記バリア層を露出させる露出工程と、
前記露出工程において露出した前記バリア層上にゲート電極を形成するゲート電極形成工程とを備え、
前記露出工程が、前記ドレイン電極に近い側の前記キャップ層を露出させずに、前記バリア層を露出させる工程である、
半導体装置の製造方法。
【請求項８】
窒化物半導体を備えるヘテロ接合電界効果型トランジスタの製造方法であり、
半導体基板上に、エピタキシャル成長法を用いて、チャネル層およびＩｎを含む前記窒化物半導体からなるバリア層を順に形成する層構造形成工程と、
前記バリア層上において、マスク層を部分的に形成するマスク層形成工程と、
前記バリア層上において、エピタキシャル成長法を用いて、前記窒化物半導体からなるキャップ層を形成するキャップ層形成工程と、
前記マスク層を除去する除去工程と、
前記キャップ層上において、ソース電極およびドレイン電極を互いに離間させて形成する電極形成工程と、
少なくとも、前記除去工程において露出した前記バリア層を含む領域を覆う絶縁膜を形成する絶縁膜形成工程と、
前記ソース電極と前記ドレイン電極との間に位置する前記絶縁膜の一部を除去し、前記バリア層を露出させる露出工程と、
前記露出工程において露出した前記バリア層上にゲート電極を形成するゲート電極形成工程とを備え、
前記露出工程が、前記ドレイン電極に近い側の前記キャップ層を露出させずに、前記バリア層を露出させる工程である、
半導体装置の製造方法。
【請求項９】
前記絶縁膜形成工程は、前記露出工程で除去される領域において、エッチングレートの異なる２層以上の前記絶縁膜を形成する工程であり、
前記露出工程において除去された前記絶縁膜の側面が段差形状であり、
前記ゲート電極形成工程は、側面が段差形状である前記ゲート電極を形成する工程である、
請求項７または８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体を備えるヘテロ接合電界効果型トランジスタである半導体装置、およびその製造方法に関するものである。
【背景技術】
【０００２】
Ｉｎを含む窒化物半導体、特にＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０＜ｘ≦１、０＜ｙ≦１、０＜ｘ＋ｙ≦１）をバリア層として用いたヘテロ接合電界効果型トランジスタは、高いキャリア濃度を有することからトランジスタの高出力化に寄与することが期待されている。
【０００３】
しかしながら、ＩｎＡｌＧａＮがバリア層として用いられる場合には、バリア層とチャネル層との間の格子不整合を小さくするために、バリア層に高いＡｌ組成が要求される。そのため、バリア層とオーミック電極との間のコンタクト抵抗が増大しやすい。また、バリア層表面が酸化されやすい。
【０００４】
その結果として、トランジスタの高出力化が実現できなかったり、トランジスタ特性が経時的に変化したり、電流コラプスと呼ばれるパルス駆動が生じたり、または、高周波動作時の電流低下現象が発生したりするという問題があった。
【０００５】
これに対し、ＩｎＡｌＮバリア層上にＧａＮからなるキャップ層を形成し、キャップ層上にゲート電極を形成する技術が開示されている（例えば、特許文献１）。当該技術は、Ｉｎを含まないＡｌＧａＮをバリア層として用いたトランジスタでも適用されてきた手法である（例えば、特許文献２）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１２−３３６５３号公報
【特許文献２】特開２００５−２８６１３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、ＩｎＡｌＮバリア層上にＧａＮからなるキャップ層を形成し、さらに、キャップ層上にゲート電極を形成する構造により得られる特性では、特に電流コラプスの点で実用上求められるレベルを満たすことは困難であり、さらなる特性改善が求められている。
【０００８】
本発明は、上記のような問題を解決するためになされたものであり、Ｉｎを含む窒化物半導体をバリア層として用いたヘテロ接合電界効果型トランジスタであり、電流コラプスを抑制することができる半導体装置、およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様に関する半導体装置は、窒化物半導体を備えるヘテロ接合電界効果型トランジスタであり、半導体基板上に形成されたチャネル層と、前記チャネル層上に形成された、Ｉｎを含む前記窒化物半導体からなるバリア層と、前記バリア層上に部分的に形成されたゲート電極と、前記バリア層上に部分的に形成された、前記窒化物半導体からなるキャップ層と、前記キャップ層上に部分的に形成されたドレイン電極とを備え、少なくとも、前記ゲート電極の前記ドレイン電極に近い側の端部と前記キャップ層とは、互いに離間して形成されている。
【００１０】
本発明の一態様に関する半導体装置の製造方法は、窒化物半導体を備えるヘテロ接合電界効果型トランジスタの製造方法であり、半導体基板上に、エピタキシャル成長法を用いて、チャネル層、Ｉｎを含む前記窒化物半導体からなるバリア層および前記窒化物半導体からなるキャップ層を順に形成する層構造形成工程と、前記キャップ層上において、ソース電極およびドレイン電極を互いに離間させて形成する電極形成工程と、前記ソース電極と前記ドレイン電極との間に位置する前記キャップ層の一部を除去する除去工程と、少なくとも、前記除去工程において露出した前記バリア層を含む領域を覆う絶縁膜を形成する絶縁膜形成工程と、前記ソース電極と前記ドレイン電極との間に位置する前記絶縁膜の一部を除去し、前記バリア層を露出させる露出工程と、前記露出工程において露出した前記バリア層上にゲート電極を形成するゲート電極形成工程とを備え、前記露出工程が、前記ドレイン電極に近い側の前記キャップ層を露出させずに、前記バリア層を露出させる工程である。
【００１１】
本発明の別の態様に関する半導体装置の製造方法は、窒化物半導体を備えるヘテロ接合電界効果型トランジスタの製造方法であり、半導体基板上に、エピタキシャル成長法を用いて、チャネル層およびＩｎを含む前記窒化物半導体からなるバリア層を順に形成する層構造形成工程と、前記バリア層上において、マスク層を部分的に形成するマスク層形成工程と、前記バリア層上において、エピタキシャル成長法を用いて、前記窒化物半導体からなるキャップ層を形成するキャップ層形成工程と、前記マスク層を除去する除去工程と、前記キャップ層上において、ソース電極およびドレイン電極を互いに離間させて形成する電極形成工程と、少なくとも、前記除去工程において露出した前記バリア層を含む領域を覆う絶縁膜を形成する絶縁膜形成工程と、前記ソース電極と前記ドレイン電極との間に位置する前記絶縁膜の一部を除去し、前記バリア層を露出させる露出工程と、前記露出工程において露出した前記バリア層上にゲート電極を形成するゲート電極形成工程とを備え、前記露出工程が、前記ドレイン電極に近い側の前記キャップ層を露出させずに、前記バリア層を露出させる工程である。
【発明の効果】
【００１２】
本発明の上記態様によれば、ゲート電極のドレイン電極に近い側の端部とキャップ層とが、互いに離間して形成されている。そのため、強電界が印加される箇所である、ドレイン電極に近い側の端部のキャップ層が除去されており、当該箇所における電子のトラップが抑制されるため、電流コラプス（パルス駆動時の電流低下）を抑制することができる。
【００１３】
本発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
【図面の簡単な説明】
【００１４】
【図１】実施形態に関する半導体装置の構造を示す断面図である。
【図２】実施形態に関する半導体装置の構造を示す上面図である。
【図３】ゲート電極およびその近傍においてキャップ層が存在する場合のヘテロ接合電界効果型トランジスタの構造を示す断面図である。
【図４】図１に示された構造および図３に示された構造それぞれの、直流駆動時およびパルス駆動時のドレイン電流−ドレイン電圧特性を示した図である。
【図５】実施形態に関する半導体装置の、熱処理温度と電子移動度との関係を示す図である。
【図６】実施形態に関する半導体装置の製造工程を例示する図である。
【図７】実施形態に関する半導体装置の製造工程を例示する図である。
【図８】実施形態に関する半導体装置の製造工程を例示する図である。
【図９】実施形態に関する半導体装置の製造工程を例示する図である。
【図１０】実施形態に関する半導体装置の製造工程を例示する図である。
【図１１】実施形態に関する半導体装置の製造工程を例示する図である。
【図１２】実施形態に関する半導体装置の製造工程を例示する図である。
【図１３】実施形態に関する半導体装置の構造を示す断面図である。
【図１４】実施形態に関する半導体装置の構造を示す断面図である。
【図１５】実施形態に関する半導体装置の構造を示す断面図である。
【図１６】実施形態に関する半導体装置の構造を示す断面図である。
【図１７】実施形態に関する半導体装置の構造を示す断面図である。
【図１８】実施形態に関する半導体装置の構造を示す断面図である。
【図１９】実施形態に関する半導体装置の製造工程を例示する図である。
【図２０】実施形態に関する半導体装置の製造工程を例示する図である。
【図２１】実施形態に関する半導体装置の製造工程を例示する図である。
【図２２】実施形態に関する半導体装置の製造工程を例示する図である。
【発明を実施するための形態】
【００１５】
以下、添付の図面を参照しながら実施形態について説明する。
【００１６】
＜第１実施形態＞
＜構成＞
図１は、本実施形態に関する窒化物半導体からなるヘテロ接合電界効果型トランジスタの構造を例示する断面図である。また、図２は、その上面図である。
【００１７】
図１に示されるように、本実施形態に関する半導体装置としてのヘテロ接合電界効果型トランジスタは、半導体基板１と、半導体基板１の（０００１）面上に形成されたバッファ層２と、チャネル層３と、バリア層４と、キャップ層５と、ソース電極６と、ドレイン電極７と、ゲート電極８と、保護膜９と、素子分離領域１０とを備える。
【００１８】
チャネル層３は、バッファ層２上に形成される。チャネル層３は、ＡｌｚＧａ１−ｚＮ（０≦ｚ≦１、ｚ＝０のときＧａＮ）で表される。
【００１９】
バリア層４は、チャネル層３上に形成される。バリア層４は、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０＜ｘ≦１、０＜ｙ≦１、０＜ｘ＋ｙ≦１）で表される。
【００２０】
半導体基板１の（０００１）面上に、バッファ層２を介してチャネル層３およびバリア層４が形成された場合、ヘテロ界面に２次元電子ガス（２−Ｄｉｍｅｎｓｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｇａｓ、２ＤＥＧ）と呼ばれる高濃度のキャリアが発生する。チャネル層３にはアンドープの半導体が用いられるため、２ＤＥＧは高い移動度を有する。よって、本構造を用いたトランジスタは高周波化および大電流化を実現することができる。
【００２１】
キャップ層５は、バリア層４上の一部分に形成されている。キャップ層５は、窒化物半導体からなる。
【００２２】
ゲート電極８は、バリア層４上の一部分に形成されている。また、ゲート電極８が形成された領域の周辺（ドレイン電極７に近い側だけでなく、ソース電極６に近い側も含む）においては、キャップ層５は形成されていない。
【００２３】
ソース電極６は、キャップ層５上の一部分に形成されている。
【００２４】
ドレイン電極７は、キャップ層５上の一部分に形成されている。また、ソース電極６とドレイン電極７とは、ゲート電極８から見た異なる側にそれぞれ配置されている。
【００２５】
これらのゲート電極８、ソース電極６およびドレイン電極７に適切に電圧が印加されることにより、ヘテロ接合電界効果型トランジスタが動作する。
【００２６】
素子分離領域１０は、チャネル層３上のバリア層４が形成されていない領域に形成されている。
【００２７】
保護膜９は、バリア層４、キャップ層５および素子分離領域１０を覆って形成されている。なお、保護膜９は、ゲート電極８、ソース電極６およびドレイン電極７が形成された領域を除く領域に形成されている。
【００２８】
このような構成によれば、ソース電極６およびドレイン電極７は、バリア層４よりもバンドギャップの小さい、ＧａＮからなるキャップ層５の上に形成されるため、低コンタクト抵抗化、および、高出力化を実現することができる。
【００２９】
また、上記のとおり、ゲート電極８およびゲート電極８のドレイン側端近傍には、キャップ層５が存在しない。すなわち、ゲート電極８のドレイン電極７に近い側の端部とキャップ層５とは、互いに離間して形成されている。
【００３０】
図３は、ゲート電極８ａおよびその近傍においてキャップ層５ａが存在する場合のヘテロ接合電界効果型トランジスタの構造を示す断面図である。
【００３１】
また、図４は、図１に示された構造および図３に示された構造それぞれの、直流駆動時およびパルス駆動時のドレイン電流−ドレイン電圧特性を示した図である。図４において、縦軸はドレイン電流［ａ．ｕ．］、横軸はドレイン電圧［Ｖ］をそれぞれ示している。なお、直流駆動時のドレイン電流−ドレイン電圧特性は、キャップ層の有無によらずほぼ同等なので、図４では、キャップ層が存在しない構造（図１に示された構造）の、直流駆動時のドレイン電流−ドレイン電圧特性のみが示されている。なお、パルス駆動条件は、パルス幅１［μｓｅｃ］、デューティ比０．１［％］の矩形波である。
【００３２】
図４に示されるように、直流駆動時のドレイン電流値に比べ、パルス駆動時のドレイン電流値は低下している。これは、窒化物半導体トランジスタでよく知られる、電流コラプスと呼ばれる現象である。
【００３３】
さらに、その低下量を比較すると、図１に示された構造（ＧａＮキャップ無しパルスに対応）は、図３に示された構造（ＧａＮキャップ有りパルスに対応）に比べて、電流コラプスによる電流低下の効果が著しく抑制されていることがわかる。
【００３４】
この電流コラプスは、例えば従来のＡｌＧａＮバリア／ＧａＮチャネル構造のトランジスタでは生じない現象であり、Ｉｎを含む窒化物半導体をバリア層として用いたトランジスタに特有の現象である。そして、その原因は、キャップ層５の表面、あるいは結晶中において結晶欠陥が多数形成されている場合に、当該欠陥に電子がトラップされることであると、発明者らは見いだした。パルス駆動時に上記欠陥に電子がトラップされるため、電流低下が生じていると発明者らは見いだした。
【００３５】
Ｉｎを含む窒化物半導体をバリア層４として用いる場合、Ｉｎの凝集または脱離による結晶品質の劣化を防ぐために、その結晶成長温度は９００℃以下とすることが望ましい。
【００３６】
一方、良好な結晶品質のＧａＮ層を形成するためには、一般的に１０００℃以上の結晶成長温度が必要である。しかし、１０００℃以上の高温でＧａＮからなるキャップ層５を形成すると、Ｉｎを含む窒化物半導体からなるバリア層４においてＩｎの凝集、脱離、または、窒素の脱離が発生する。そのため、結晶品質が劣化し、キャリア濃度または移動度が低下するということが発明者らの検討によりわかった。
【００３７】
図５は、熱処理温度と電子移動度との関係を示す図である。図５において、縦軸は電子移動度［ｃｍ２／Ｖｓ］、横軸は温度［℃］をそれぞれ示している。図５に示される関係を考慮すると、ＧａＮからなるキャップ層５の結晶成長温度は、上記結晶品質の劣化が発生しない９００℃以下で行うことが望ましい。
【００３８】
ただし、９００℃以下で形成されたＧａＮからなるキャップ層５は多くの結晶欠陥を含むため、図４に示されるように電流コラプスによる電流低下が発生する。この問題を解決するため、電界が集中するゲート電極下およびゲート電極端、特に、ドレイン側のゲート電極端においては、キャップ層５が存在しない構造とする。
【００３９】
電界強度はドレイン側のゲート電極端を最大として、ゲート電極端から離れるにつれて急激に低下するため、キャップ層５が存在しない領域が少しでもあれば電流コラプス抑制効果が得られる。また、当該領域が広がれば、電流コラプス抑制効果は高まる。ただし、バリア層４の長期的な表面状態変化を抑制するためには、キャップ層５があったほうが好ましいため、所望の素子寿命、電気特性、または加工プロセスの精度に応じて、キャップ層５が存在しない領域の幅を設計すればよい。
【００４０】
さらに、ゲート電極８の端部からドレイン電極７側のバリア層４上には保護膜９を形成し、バリア層４表面に形成される欠陥準位を低減することで、さらに電流コラプスを抑制することができる。
【００４１】
これらによって、Ｉｎを含む窒化物半導体をバリア層として用いた場合に大電流化を実現でき、高出力トランジスタを得ることができる。
【００４２】
＜製造方法＞
次に、図１に示された窒化物半導体からなるヘテロ接合電界効果型トランジスタの製造方法の一例を示す。
【００４３】
まず、ＳｉＣからなる半導体基板１上に、ｍｅｔａｌ  ｏｒｇａｎｉｃ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ（ＭＯＣＶＤ）法、または、ｍｏｌｅｃｕｌａｒ  ｂｅａｍ  ｅｐｉｔａｘｙ（ＭＢＥ）法等のエピタキシャル成長法を適用することで、結晶格子歪みを低減するためのバッファ層２、ＡｌｚＧａ１−ｚＮ（０≦ｚ≦１）からなるチャネル層３、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０＜ｘ≦１、０＜ｙ≦１、０＜ｘ＋ｙ≦１）からなるバリア層４、ＧａＮからなるキャップ層５をそれぞれエピタキシャル成長させる（図６）。
【００４４】
なお、半導体基板１は、ＳｉＣからなるものに限られず、サファイア、Ｓｉ、ＧａＮまたはＡｌＮ等からなるものであってもよい。また、チャネル層の格子定数と近い格子定数である半導体基板を用いる場合には、バッファ層２が備えられなくともよい。
【００４５】
次に、キャップ層５上に、ソース電極６およびドレイン電極７を互いに離間させて形成する。当該形成には、蒸着法またはスパッタ法を用いて層構造を堆積させ、さらに、リフトオフ法等により形成する方法が採用できる（図７）。ソース電極６およびドレイン電極７は、例えばＴｉ／Ａｌ／Ｔｉ／Ａｕがそれぞれ２０／４０／２０／５０［ｎｍ］の厚さで積層されているものが採用できる。
【００４６】
これらの電極のコンタクト抵抗を低減するため、ｒａｐｉｄ  ｔｈｅｒｍａｌ  ａｎｎｅａｌ（ＲＴＡ）法を用いて８５０℃、１分間の熱処理を行う。なお、ソース電極６およびドレイン電極７には、Ｔｉ、ＡｌまたはＡｕの他にも、Ｐｔ、Ｎｂ、Ａｕ、Ｈｆ、Ｚｒ、Ｓｒ、Ｎｉ、Ｔａ、ＭｏまたはＷ等の材料が用いられてもよく、低抵抗化のためには電子線照射またはレーザー照射等の手法が用いられてもよい。
【００４７】
次に、トランジスタを作製する領域外のチャネル層３およびバリア層４に、例えばイオン注入法またはエッチング等を用いて素子分離領域１０を形成する（図８）。イオン注入法を用いる場合には、例えばＡｒを加速エネルギー３００［ｋｅＶ］で、ドーズ量５×１０１４［ｃｍ−２］を注入すればよい。図８では、イオン注入法による方法が示されている。
【００４８】
次に、レジスト等でキャップ層５上に形成されたパターンを用いて、ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ（ＲＩＥ）法等により、後にゲート電極８を形成する領域とその近傍に相当する領域（ソース電極６とドレイン電極７との間に位置する領域）のキャップ層５を選択的に除去し、バリア層４を露出させる（図９）。
【００４９】
続いて、酸化アルミニウムＡｌ２Ｏ３、窒化シリコンＳｉＮまたは酸化シリコンＳｉＯ２等からなる保護膜９を、スパッタ法、ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ（ＣＶＤ）法、または、ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ（ＡＬＤ）法等を用いて、例えば５０［ｎｍ］形成する（図１０）。
【００５０】
ここで、図１０においては、半導体表面全体が保護膜９により覆われているが、必ずしも全面が覆われている必要はない。ただ、本発明の効果を得るためには、少なくとも、キャップ層５を除去して露出したバリア層４のうち、ゲート電極８の端部となる部分からドレイン電極７側の領域は覆われている必要がある。これは、トランジスタを動作させたときに電流コラプスの原因となるのは、強電界が印加されるゲート電極８のドレイン側の端部と半導体表面が接している領域だからである。
【００５１】
次に、レジスト等により保護膜９上に形成したパターンを用いて、ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ（ＲＩＥ）法またはウェットエッチング法等を用いてゲート電極を形成する領域（ソース電極６とドレイン電極７との間に位置する領域）の保護膜９を選択的に除去し、バリア層４を露出させる（図１１）。ここで、当該工程においては、ドレイン電極７に近い側のキャップ層５を露出させない。
【００５２】
続いて、Ｎｉ／Ａｕがそれぞれ３０／１００［ｎｍ］の厚さで積層されたゲート電極８を、蒸着法またはスパッタ法を用いて堆積し、リフトオフ法等により上記の領域に形成する（図１２）。ゲート電極８は、ショットキー特性が得られればよく、Ｐｔ、Ｉｒ、Ｐｄ、ＮｉまたはＡｕ等の仕事関数が高い材料を含む単層または積層膜で形成されればよい。
【００５３】
以上の方法により、図１および図１２に示された構造のヘテロ接合電界効果型トランジスタが作製される。以上では、トランジスタとして動作する必要最小限の要素しか記載されていないが、最終的には配線電極形成、バイアホール形成、さらには電極保護膜形成等のプロセスを経てデバイスとして用いられる。したがって、電極および保護膜については多層構造となってもよい。また、複数のトランジスタが接続されたマルチフィンガー型構造としても良い。
【００５４】
また、ソース電極６、ドレイン電極７、ゲート電極８、保護膜９および素子分離領域１０の形成プロセスの順序が入れ替えられても良い。例えば、ソース電極６およびドレイン電極７を形成する前に、素子分離領域１０を形成してもかまわない。
【００５５】
また、上記の製造方法および図において、バリア層４上のキャップ層５を除去した領域のほぼ中心にゲート電極８および保護膜９を開口した領域が記載されているが、当該領域が形成される位置は中心からずれても本発明の効果が得られるため、その形成位置は中心には限定されない。
【００５６】
また、図１３および図１４に示されるように、ゲート電極とソース電極６との間においては、キャップ層５とゲート電極とは接触している構造とすることもできる（図１３におけるゲート電極８ｂ、および、図１４におけるゲート電極８ｃ）。電流コラプスの主な原因となるのは、前述したとおり、電界が集中するドレイン電極側のゲート電極端における電子のトラップであり、ソース電極側のゲート電極端においてキャップ層５を除去することは、電流コラプス低減に効果はあるがあまり寄与しない。したがって、ソース電極６とゲート電極との間の距離を短くし、アクセス抵抗を低減することで、さらに高出力化したい場合には、キャップ層５とゲート電極とが接触した構造としてもよい。
【００５７】
また、ゲート電極の形状は、保護膜上にゲート電極の一部が張り出したＴ型形状（図１５におけるゲート電極８ｄ）、または、ドレイン側のみに張り出したΓ型形状（図１６におけるゲート電極８ｅ）であってもよい。すなわち、ゲート電極のドレイン電極７に近い側の側面が段差形状（階段状）であってもよい。このような構造であれば、張り出し部分の端部近傍にも電界が集中するため、ゲート電極端における電界強度が低減され、電流コラプスが抑制できる。なお、図１５に示されたＴ型ゲート電極構造において、張り出す長さは電界強度に応じて決定すればよく、ソース電極側およびドレイン電極側の張り出す長さが異なっていてもよい。
【００５８】
さらには、このゲート電極の張り出し部分が、ドレイン電極側のキャップ層５を除去した領域の上で少なくとも１段以上の階段状になっている構造（図１７におけるゲート電極８ｆ、および図１８におけるゲート電極８ｇ）とすることで、ゲート電極のドレイン電極側端部とバリア層４とが接する領域の電界強度を著しく低減し、電流コラプスを大きく抑制することができる。
【００５９】
当該構造の製造手法の一例を述べる。図１０において保護膜９を形成する際、例えばＳｉＮの上にＳｉＯ２を形成した２層以上の絶縁膜で構成される保護膜９を形成する。次に、異方性の高いドライエッチングを行うことで、２層の保護膜９を開口し、図１１に示される構造を形成する。続いて、希フッ酸等を用いたウェットエッチングを行うと、絶縁膜ごとにエッチングレートが異なるため、ドライエッチングで除去された保護膜９の側面が段差形状（階段状）となる。当該箇所にゲート電極を形成すれば、側面が段差形状（階段状）であるゲート電極を形成することができる。
【００６０】
絶縁膜としては、上記のような異種材料を用いてもよいし、上層側の絶縁膜には、膜の緻密性が低くエッチングレートが下層側より高い同一材料の絶縁膜を用いてもよい。
【００６１】
＜効果＞
以下に、本実施形態による効果を例示する。
【００６２】
本実施形態によれば、半導体装置が、窒化物半導体を備えるヘテロ接合電界効果型トランジスタであり、半導体基板１上に形成されたチャネル層３と、チャネル層３上に形成された、Ｉｎを含む窒化物半導体からなるバリア層４と、バリア層４上に部分的に形成されたゲート電極８と、バリア層４上に部分的に形成された、窒化物半導体からなるキャップ層５と、キャップ層５上に部分的に形成されたドレイン電極７とを備える。
【００６３】
そして、少なくとも、ゲート電極８のドレイン電極７に近い側の端部とキャップ層５とは、互いに離間して形成されている。
【００６４】
このような構成によれば、ゲート電極８のドレイン電極７に近い側の端部とキャップ層５とが、互いに離間して形成されている。そのため、強電界が印加される箇所である、ドレイン電極７に近い側の端部のキャップ層５が除去されており、当該箇所における電子のトラップが抑制されるため、電流コラプス（パルス駆動時の電流低下）を抑制することができる。
【００６５】
また、このような構成によれば、オーミック電極のコンタクト抵抗を低減することができる。また、このような構成によれば、安定的な高出力動作をする高出力高周波トランジスタを実現することができる。
【００６６】
なお、ソース電極６に近い側では、ゲート電極８とキャップ層５とが接触する構造とすることで、ソース電極６とゲート電極８との間の距離を短く設定することができる。このように構成することで、アクセス抵抗を低減して高出力化を図ることができる。
【００６７】
また、本実施形態によれば、ゲート電極８ｄ（ゲート電極８ｅ、ゲート電極８ｆまたはゲート電極８ｇ）のドレイン電極７に近い側の側面が、段差形状である。
【００６８】
このような構成によれば、ゲート電極の端部における電界集中を抑制し、電流コラプスを低減することができる。
【００６９】
また、本実施形態によれば、半導体装置が、キャップ層５上に部分的に形成されたソース電極６を備える。
【００７０】
そして、ゲート電極８（ゲート電極８ｄ、ゲート電極８ｅまたはゲート電極８ｆ）のソース電極６に近い側の端部とキャップ層５とは、互いに離間して形成されている。
【００７１】
このような構成によれば、ソース電極６に近い側の端部のキャップ層５も除去され、電流コラプス（パルス駆動時の電流低下）を抑制することができる。
【００７２】
また、本実施形態によれば、半導体装置が、バリア層４およびキャップ層５を覆って形成された絶縁膜としての保護膜９を備える。
【００７３】
このような構成によれば、バリア層４表面に形成される欠陥準位を低減することができるため、電流コラプスを抑制することができる。
【００７４】
また、本実施形態によれば、キャップ層５はＧａＮであり、その結晶成長温度は９００℃以下である。
【００７５】
このような構成によれば、キャップ層５を低温で成長させることで、Ｉｎを含むバリア層４の結晶品質低下を抑制することができる。
【００７６】
また、本実施形態によれば、バリア層４は、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０＜ｘ≦１、０＜ｙ≦１、０＜ｘ＋ｙ≦１）からなり、チャネル層３は、ＡｌｚＧａ１−ｚＮ（０≦ｚ≦１）からなる。
【００７７】
このような構成によれば、ヘテロ界面に高濃度の２次元電子ガスを発生させることができる。
【００７８】
また、本実施形態によれば、半導体装置の製造方法が、窒化物半導体を備えるヘテロ接合電界効果型トランジスタの製造方法であり、層構造形成工程と、電極形成工程と、除去工程と、絶縁膜形成工程と、露出工程と、ゲート電極形成工程とを備える。
【００７９】
層構造形成工程は、半導体基板１上に、エピタキシャル成長法を用いて、チャネル層３、Ｉｎを含む窒化物半導体からなるバリア層４および窒化物半導体からなるキャップ層５を順に形成する工程である。電極形成工程は、キャップ層５上において、ソース電極６およびドレイン電極７を互いに離間させて形成する工程である。除去工程は、ソース電極６とドレイン電極７との間に位置するキャップ層５の一部を除去する工程である。絶縁膜形成工程は、少なくとも、除去工程において露出したバリア層４を含む領域を覆う絶縁膜としての保護膜９を形成する工程である。露出工程は、ソース電極６とドレイン電極７との間に位置する保護膜９の一部を除去し、バリア層４を露出させる工程である。ゲート電極形成工程は、露出工程において露出したバリア層４上にゲート電極８を形成する工程である。
【００８０】
そして、露出工程は、ドレイン電極７に近い側のキャップ層５を露出させずに、バリア層４を露出させる工程である。
【００８１】
このような構成によれば、ゲート電極８のドレイン電極７に近い側の端部とキャップ層５とが、互いに離間して形成されている。そのため、強電界が印加される箇所である、ドレイン電極７に近い側の端部のキャップ層５が除去されており、当該箇所における電子のトラップが抑制されるため、電流コラプス（パルス駆動時の電流低下）を抑制することができる。
【００８２】
また、本実施形態によれば、絶縁膜形成工程は、露出工程で除去される領域において、エッチングレートの異なる２層以上の保護膜９を形成する工程であり、露出工程において除去された保護膜９の側面が段差形状であり、ゲート電極形成工程は、側面が段差形状であるゲート電極８ｄ（ゲート電極８ｅ、ゲート電極８ｆまたはゲート電極８ｇ）を形成する工程である。
【００８３】
このような構成によれば、ゲート電極の端部における電界集中を抑制し、電流コラプスを低減することができる。
【００８４】
＜第２実施形態＞
＜製造方法＞
本実施形態に関する窒化物半導体からなるヘテロ接合電界効果型トランジスタは、ＧａＮからなるキャップ層５が、選択再成長を用いて形成される点で第１実施形態と異なっている。なお、上記実施形態で説明した構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。また、上記実施形態で説明した製造方法と同様の製造については、その詳細な説明については適宜省略する。
【００８５】
まず、半導体基板１上にバッファ層２、チャネル層３、バリア層４をそれぞれエピタキシャル成長させる（図１９）。
【００８６】
次に、酸化シリコンＳｉＯ２等をバリア層４上に３０［ｎｍ］程度形成し、パターニングしたレジスト等を用いた選択的エッチングにより、マスク層１１を形成する（図２０）。
【００８７】
続いて、再びエピタキシャル成長法によりＧａＮ層を形成し、マスク層１１以外の部分に選択的に、窒化物半導体からなるキャップ層５を形成する。このとき、Ｉｎを含む窒化物半導体からなるバリア層４に対するダメージを抑制するため、成長温度は９００℃以下であることが望ましい。続いて、フッ酸等を用いたウェットエッチングによりマスク層１１を除去することで、図２１に示される構造を得る。
【００８８】
続いて、ソース電極６およびドレイン電極７を蒸着法またはスパッタ法を用いて形成し、イオン注入法等を用いて素子分離領域１０を形成する（図２２）。図２２に示される構造は、第１実施形態における図９に示される構造と同等の形状である。
【００８９】
この製造方法を用いることで、後にゲート電極が形成される領域の近傍において、プラズマ等を用いたキャップ層５のドライエッチングプロセスを用いなくとも、図１に示されるトランジスタ構造を得ることができる。これによって、バリア層４表面へのエッチングダメージが発生せず、電流コラプスの原因となるトラップ準位の形成を抑えられる。したがって、パルス駆動または高周波駆動時にも高出力を実現するトランジスタを得ることができる。
【００９０】
この後の工程は第１実施形態に示されたものと同様である。すなわち、Ａｌ２Ｏ３またはＳｉＮ等からなる保護膜９を形成し、レジスト等を使って保護膜９上に形成したパターンを用いて、ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ（ＲＩＥ）法、または、ウェットエッチング法等を用いて選択的に保護膜９の一部を除去する。
【００９１】
続いて、Ｎｉ／Ａｕからなるゲート電極８を蒸着法またはスパッタ法を用いて堆積し、リフトオフ法等により形成することで、図１に示される構造が得られる。
【００９２】
＜効果＞
以下に、本実施形態による効果を例示する。
【００９３】
本実施形態によれば、半導体装置の製造方法が、窒化物半導体を備えるヘテロ接合電界効果型トランジスタの製造方法であり、層構造形成工程と、マスク層形成工程と、キャップ層形成工程と、除去工程と、電極形成工程と、絶縁膜形成工程と、露出工程と、ゲート電極形成工程とを備える。
【００９４】
層構造形成工程は、半導体基板１上に、エピタキシャル成長法を用いて、チャネル層３およびＩｎを含む窒化物半導体からなるバリア層４を順に形成する工程である。マスク層形成工程は、バリア層４上において、マスク層１１を部分的に形成する工程である。キャップ層形成工程は、バリア層４上において、エピタキシャル成長法を用いて、窒化物半導体からなるキャップ層５を形成する工程である。除去工程は、マスク層１１を除去する工程である。電極形成工程は、キャップ層５上において、ソース電極６およびドレイン電極７を互いに離間させて形成する工程である。絶縁膜形成工程は、少なくとも、除去工程において露出したバリア層４を含む領域を覆う絶縁膜としての保護膜９を形成する工程である。露出工程は、ソース電極６とドレイン電極７との間に位置する保護膜９の一部を除去し、バリア層４を露出させる工程である。ゲート電極形成工程は、露出工程において露出したバリア層４上にゲート電極８を形成する工程である。
【００９５】
そして、露出工程は、ドレイン電極７に近い側のキャップ層５を露出させずに、バリア層４を露出させる工程である。
【００９６】
このような構成によれば、バリア層４上にマスク層１１を部分的に形成し、その後、バリア層４上においてキャップ層５を形成する。そのため、さらにその後にマスク層１１を除去することで、ドライエッチングを用いずにキャップ層５が除去された領域を形成することができる。ドライエッチングを必要としないため、キャップ層５をドライエッチングした場合に発生する、結晶ダメージを抑制することができる。
【００９７】
上記実施形態では、各構成要素の材質、材料または実施の条件等についても記載しているが、これらはすべての局面において例示であって、本発明が記載したものに限られるものではない。よって、例示されていない無数の変形例（任意の構成要素の変形または省略、さらには、異なる実施形態間の自由な組み合わせを含む）が、本発明の範囲内において想定され得る。
【符号の説明】
【００９８】
１  半導体基板、２  バッファ層、３  チャネル層、４  バリア層、５，５ａ  キャップ層、６  ソース電極、７  ドレイン電極、８，８ａ，８ｂ，８ｃ，８ｄ，８ｆ，８ｇ  ゲート電極、９  保護膜、１０  素子分離領域、１１  マスク層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2015165530.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2015165530.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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