(57)【要約】【課題】ＦＩＦＯメモリに蓄積されたセンサ測定データを読み出すインターフェース通信を介して、ＦＩＦＯが空という状態を確認できるＦＩＦＯメモリ回路及びそれを用いたデジタル出力センサを提供すること。【解決手段】ＦＩＦＯメモリ１０８は、センサ測定データ信号ａ１の書き込み及び読み出しを行う。メモリ空信号生成部１０４は、ＦＩＦＯメモリ１０８にセンサ測定データ信号ａ１に基づくデータがない空状態であることを示す空信号を生成する。選択回路１０６は、ＦＩＦＯメモリ１０８から読み出した信号を出力するか、メモリ空信号生成部１０４の空信号を出力するかを切り替える。制御回路１１２は、ＦＩＦＯメモリ１０８の書き込みと読み出しを制御し、かつ、選択回路１０６の切り替えを制御する。【選択図】図１
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【特許請求の範囲】
【請求項１】
センサ測定データ信号の書き込み及び読み出しを行うＦＩＦＯメモリと、
該ＦＩＦＯメモリにセンサ測定データ信号に基づくデータがない空状態であることを示す空信号を生成するメモリ空信号生成部と、
前記ＦＩＦＯメモリから読み出した信号を出力するか、前記メモリ空信号生成部の空信号を出力するかを切り替える選択回路と、
前記ＦＩＦＯメモリの書き込みと読み出しを制御し、かつ、前記選択回路の切り替えを制御する制御回路と、
を備えているＦＩＦＯメモリ回路。
【請求項２】
前記制御回路が、前記ＦＩＦＯメモリの所定の格納場所へ書き込むことを示す書き込みポインタ信号と、前記ＦＩＦＯメモリの所定の格納場所から読み出すことを示す読み出しポインタ信号とにより、前記ＦＩＦＯメモリの書き込みと読み出しを制御する請求項１に記載のＦＩＦＯメモリ回路。
【請求項３】
前記制御回路が、前記書き込みポインタ信号と前記読み出しポインタ信号に基づいて前記選択回路を制御する請求項２に記載のＦＩＦＯメモリ回路。
【請求項４】
前記選択回路の前段に出力段レジスタを備えている請求項１〜３のいずれかに記載のＦＩＦＯメモリ回路。
【請求項５】
前記選択回路の後段に出力段レジスタを備えている請求項１〜３のいずれかに記載のＦＩＦＯメモリ回路。
【請求項６】
請求項１〜５のいずれかに記載のＦＩＦＯメモリ回路を備え、
センサと、
該センサからの信号をＡＤ変換するＡＤ変換器と、
該ＡＤ変換器によりＡＤ変換されたデジタル信号を数値演算して、前記センサ測定データ信号を出力する数値演算部と、
をさらに備えているデジタル出力センサ。
【請求項７】
前記選択回路の出力を入力とする出力段レジスタと、
該出力段レジスタの出力を入力とするインターフェースと、
を備えている請求項６に記載のデジタル出力センサ。
【請求項８】
前記ＦＩＦＯメモリの読み出しデータを格納する出力ミラーレジスタを備えている請求項７に記載のデジタル出力センサ。
【請求項９】
センサ測定データ信号の書き込み及び読み出しを行うＦＩＦＯメモリと、
該ＦＩＦＯメモリに有効なデータがない空状態であることを示す空信号を生成するメモリ空信号生成部と、
前記ＦＩＦＯメモリの読み出しデータを格納する出力ミラーレジスタと、
前記出力ミラーレジスタに格納された信号を出力するか、前記メモリ空信号生成部の空信号を出力するかを切り替える選択回路と、
前記ＦＩＦＯメモリの書き込みと読み出しを制御し、かつ、前記選択回路の切り替えを制御する制御回路と、
を備えているＦＩＦＯメモリ回路を用いたデジタル出力センサ。
【請求項１０】
前記制御回路が、前記ＦＩＦＯメモリの所定の格納場所へ書き込むことを示す書き込みポインタ信号と、前記ＦＩＦＯメモリの所定の格納場所から読み出すことを示す読み出しポインタ信号とにより、前記ＦＩＦＯメモリの書き込みと読み出しを制御する請求項９に記載のＦＩＦＯメモリ回路を用いたデジタル出力センサ。
【請求項１１】
前記制御回路が、前記書き込みポインタ信号と前記読み出しポインタ信号に基づいて前記選択回路を制御する請求項１０に記載のＦＩＦＯメモリ回路を用いたデジタル出力センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＦＩＦＯメモリ回路及びそれを用いたデジタル出力センサに関し、より詳細には、電子装置などで使用され、データの転送時にバッファメモリとして動作するＦＩＦＯメモリ回路及びそれを用いたデジタル出力センサに関する。
【背景技術】
【０００２】
従来から、最初に入力されたデータを入力した順に読み出す先入れ先出し（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ；ＦＩＦＯ）メモリは、種々の電子装置で用いられている。その一例としてデジタル出力センサがあげられる。デジタル出力センサとは、例えば、磁気検出ができる磁気センサの信号をデジタル出力するセンサのようなものがあげられる。
検出する物理量は、磁場以外にも、圧力や温度などがあり、１つ又は複数を持つ構成となる。これらのセンサ測定データをそれに備えられたＦＩＦＯメモリに蓄積することができる。このデータは、汎用のＳＰＩインターフェースやＩ２Ｃインターフェースなどを用いてホストと通信される。この通信は、定期的にホストが実行するが、ＦＩＦＯメモリを設けることによって、その頻度を減らすことでホストの負荷を軽減できる。
【０００３】
なお、ＦＩＦＯメモリは、一般的に「ファイフォ」と呼ばれ、データを格納したり、それを取り出して使用する場合に、格納した順番どおりに先に格納したデータが取り出せる構成のメモリのことを意味している。
また、一般に、ＳＰＩインターフェースやＩ２Ｃインターフェースは、デジタル出力センサとホストの間を接続するクロック、データなどの信号線を介して行われる。通信する信号は、１バイト（８ビット）を１単位として読み出す機能を備えている。
この読み出しを用いてＦＩＦＯメモリにある全データをホストが読み出した場合、ＦＩＦＯが空という状態になる。このＦＩＦＯが空となる状態に対して、以下のような対策を行っている。
【０００４】
例えば、特許文献１には、このＦＩＦＯ空フラグは、例えば、ＦＩＦＯ制御回路が制御する読み出しと書き込みのポインタを比較して生成することが開示されている。
また、特許文献２には、ＦＩＦＯが空の状態の場合、ＦＩＦＯメモリをバイパスする機能がある回路が開示されている。この機能の場合、ＦＩＦＯが空の状態の場合、読み出されたデータがＦＩＦＯをバイパスして、出力レジスタへ転送される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２０１２−５２２９８６号公報
【特許文献２】米国特許第５４２６７５６号明細書（Ａ）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述した特許文献１では、ＦＩＦＯが空である状態をホスト側が確認することができないという問題があった。また、上述した特許文献２では、読み出されたデータがバイパスされたものであって、ＦＩＦＯが空という状態をホスト側が確認することができないという問題があった。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、ＦＩＦＯメモリに蓄積されたセンサ測定データを読み出すインターフェース通信を介して、ＦＩＦＯが空という状態を確認できるＦＩＦＯメモリ回路及びそれを用いたデジタル出力センサを提供することにある。
【課題を解決するための手段】
【０００７】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、センサ測定データ信号の書き込み及び読み出しを行うＦＩＦＯメモリと、該ＦＩＦＯメモリにセンサ測定データ信号に基づくデータがない空状態であることを示す空信号を生成するメモリ空信号生成部と、前記ＦＩＦＯメモリから読み出した信号を出力するか、前記メモリ空信号生成部の空信号を出力するかを切り替える選択回路と、前記ＦＩＦＯメモリの書き込みと読み出しを制御し、かつ、前記選択回路の切り替えを制御する制御回路と、を備えていることを特徴とするＦＩＦＯメモリ回路である。
【０００８】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記制御回路が、前記ＦＩＦＯメモリの所定の格納場所へ書き込むことを示す書き込みポインタ信号と、前記ＦＩＦＯメモリの所定の格納場所から読み出すことを示す読み出しポインタ信号とにより、前記ＦＩＦＯメモリの書き込みと読み出しを制御することを特徴とする。
また、請求項３に記載の発明は、請求項２に記載の発明において、前記制御回路が、前記書き込みポインタ信号と前記読み出しポインタ信号に基づいて前記選択回路を制御することを特徴とする。
また、請求項４に記載の発明は、請求項１〜３のいずれかに記載の発明において、前記選択回路の前段に出力段レジスタを備えていることを特徴とする。
また、請求項５に記載の発明は、請求項１〜３のいずれかに記載の発明において、前記選択回路の後段に出力段レジスタを備えていることを特徴とする。
【０００９】
また、請求項６に記載の発明は、請求項１〜５のいずれかに記載のＦＩＦＯメモリ回路を備え、センサと、該センサからの信号をＡＤ変換するＡＤ変換器と、該ＡＤ変換器によりＡＤ変換されたデジタル信号を数値演算して、前記センサ測定データ信号を出力する数値演算部と、をさらに備えていることを特徴とするデジタル出力センサである。
また、請求項７に記載の発明は、請求項６に記載の発明において、前記選択回路の出力を入力とする出力段レジスタと、該出力段レジスタの出力を入力とするインターフェースと、を備えていることを特徴とする。
また、請求項８に記載の発明は、請求項７に記載の発明において、前記ＦＩＦＯメモリの読み出しデータを格納する出力ミラーレジスタを備えていることを特徴とする。
【００１０】
また、請求項９に記載の発明は、センサ測定データ信号の書き込み及び読み出しを行うＦＩＦＯメモリと、該ＦＩＦＯメモリに有効なデータがない空状態であることを示す空信号を生成するメモリ空信号生成部と、前記ＦＩＦＯメモリの読み出しデータを格納する出力ミラーレジスタと、前記出力ミラーレジスタに格納された信号を出力するか、前記メモリ空信号生成部の空信号を出力するかを切り替える選択回路と、前記ＦＩＦＯメモリの書き込みと読み出しを制御し、かつ、前記選択回路の切り替えを制御する制御回路と、を備えていることを特徴とするＦＩＦＯメモリ回路を用いたデジタル出力センサである。
【００１１】
また、請求項１０に記載の発明は、請求項９に記載の発明において、前記制御回路が、前記ＦＩＦＯメモリの所定の格納場所へ書き込むことを示す書き込みポインタ信号と、前記ＦＩＦＯメモリの所定の格納場所から読み出すことを示す読み出しポインタ信号とにより、前記ＦＩＦＯメモリの書き込みと読み出しを制御することを特徴とする。
また、請求項１１に記載の発明は、請求項１０に記載の発明において、前記制御回路が、前記書き込みポインタ信号と前記読み出しポインタ信号に基づいて前記選択回路を制御することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、ＦＩＦＯメモリに蓄積されたセンサ測定データを読み出すインターフェース通信を介して、ＦＩＦＯが空という状態を確認できるＦＩＦＯメモリ回路及びそれを用いたデジタル出力センサを実現することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明に係るＦＩＦＯメモリ回路の実施形態１を説明するための回路構成図である。
【図２】本発明に係るＦＩＦＯメモリ回路の実施形態２を説明するための回路構成図である。
【図３】本発明に係るＦＩＦＯメモリ回路の実施形態３を説明するための回路構成図である。
【図４】図３における出力段レジスタの制御に関するフローチャートを示す図である。
【図５】本発明に係る実施形態４としてのＦＩＦＯメモリ回路を搭載したデジタル出力センサを説明するための回路構成図である。
【図６】図５におけるシングルポートメモリと出力段レジスタの制御に関するフローチャートを示す図である。
【図７】本発明に係る実施形態５としてのＦＩＦＯメモリ回路を搭載したデジタル出力センサを説明するための回路構成図である。
【図８】図７におけるシングルポートメモリと出力ミラーレジスタの制御に関するフローチャートを示す図である。
【図９】図７における出力ミラーレジスタと出力段レジスタの制御に関するフローチャートを示す図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照して本発明の各実施形態について説明する。  
［実施形態１］
図１は、本発明に係るＦＩＦＯメモリ回路の実施形態１を説明するための回路構成図である。本発明のＦＩＦＯメモリ回路１００は、デジタル出力センサ用のＦＩＦＯメモリ回路である。先入れ先出し（ＦＩＦＯ）メモリ（デュアルポートメモリ）１０８は、センサ測定データ信号ａ１の書き込み及び読み出しを行う。また、メモリ空信号生成部１０４は、先入れ先出し（ＦＩＦＯ）メモリ１０８にセンサ測定データ信号ａ１に基づくデータがない空状態であることを示す空信号を生成する。
【００１５】
また、選択回路（ＭＵＸ回路）１０６は、先入れ先出し（ＦＩＦＯ）メモリ１０８から読み出した信号を出力するか、メモリ空信号生成部１０４の空信号を出力するかを切り替える。また、制御回路１１２は、先入れ先出し（ＦＩＦＯ）メモリ１０８の書き込みと読み出しを制御し、かつ、選択回路１０６の切り替えを制御する。
また、制御回路１１２は、先入れ先出し（ＦＩＦＯ）メモリ１０８の所定の格納場所へ書き込むことを示す書き込みポインタ信号ｗ１と、先入れ先出し（ＦＩＦＯ）メモリ１０８の所定の格納場所から読み出すことを示す読み出しポインタ信号ｒ１とにより、先入れ先出し（ＦＩＦＯ）メモリ１０の書き込みと読み出しを制御する。
【００１６】
また、制御回路１１２は、書き込みポインタ信号ｗ１と読み出しポインタ信号ｒ１に基づいて選択回路１０６を制御する。
つまり、ＦＩＦＯメモリ回路１００は、このＦＩＦＯメモリ回路１００への入力となるセンサ測定データ入力信号ａ１と、ＦＩＦＯメモリ回路１００から出力となるセンサ測定データ出力信号ｂ１を入出力する回路である。ＦＩＦＯメモリ回路１００は、デジタル出力センサ（図示せず）に１つ又は複数内蔵されている。
ＦＩＦＯメモリ回路１００への入力となるセンサ測定データ入力信号ａ１は、そのデータが確定したときに、そのデータは、ＦＩＦＯメモリであるデュアルポートメモリ１０８における所定の格納場所に蓄積される。この所定の格納場所は、制御回路１１２が発行する書込みポインタ信号ｗ１によって制御される。
【００１７】
デュアルポートメモリ（ｄｕａｌ  ｐｏｒｔ  ｍｅｍｏｒｙ）１０８は、２つのポートを用いてデータを入出力できるメモリである。片方のポートからデータを読み出していても、同時にもう一方のポートからデータを書き込むことが可能となるため、センサ測定データ入力信号ａ１をデュアルポートメモリ１０８に蓄積しているタイミングにおいても、センサ測定データ出力信号ｂ１を出力することができる。
デュアルポートメモリ１０８が空であった場合、ＭＵＸ回路１０６を用いて、センサ測定データ出力信号ｂ１がメモリ空信号生成部１０４におけるメモリ空固定値となる。このＭＵＸ回路１０６は、制御回路１１２が発行するメモリ空選択信号ｍ１によって制御される。
【００１８】
一方、デュアルポートメモリ１０８が空でない場合、ＭＵＸ回路１０６を用いて、センサ測定データ出力信号ｂ１は、デュアルポートメモリ１０８が出力すべき格納場所のデータとなる。この出力すべき格納場所は、制御回路１１２が発行する読出しポインタ信号ｒ１によって制御される。
このような構成により、ＦＩＦＯメモリに蓄積されたセンサ測定データを読み出すインターフェース通信を介して、ＦＩＦＯが空という状態を確認できるＦＩＦＯメモリ回路を実現することができる。
【００１９】
［実施形態２］
図２は、本発明に係るＦＩＦＯメモリ回路の実施形態２を説明するための回路構成図である。本実施形態２のＦＩＦＯメモリ回路２００は、図１に示したデュアルポートメモリ１０８をシングルポートメモリ２０８と出力段レジスタ２０５で構成したものである。また、選択回路（ＭＵＸ回路）２０６の前段に出力段レジスタ２０５を備えている。
シングルポートメモリ（Ｓｉｎｇｌｅ  ｐｏｒｔ  Ｍｅｍｏｒｙ）２０８は、単一のポートを用いてデータを入出力するメモリである。片方のポートからデータを書き込んでいる場合、データを読み出すことが不可能となる。そのため、センサ測定データ入力信号ａ２をシングルポートメモリ２０８の所定の格納場所に蓄積するとき、ＦＩＦＯメモリ回路２００からの出力となるセンサ測定データ出力信号ｂ２を保持するため、出力段レジスタ２０５を有する。
【００２０】
出力段レジスタ２０５は、センサ測定データ出力信号ｂ２を読み出されてその読み出しの終了を受けた時、シングルポートメモリ２０８が出力すべき格納場所のデータに更新される。この出力すべき格納場所は、制御回路２１２が発行する読出しポインタ信号ｒ２によって制御される。出力段レジスタ２０５の更新は、制御回路２１２が発行する出力段更新信号ｃ２によって制御される。この更新においてシングルポートメモリ２０８が空であった場合、出力段レジスタ２０５は、無効なデータの扱いとなる。その時、ＭＵＸ回路２０６を用いて、センサ測定データ出力信号ｂ２がメモリ空信号生成部２０４におけるメモリ空固定値となる。
【００２１】
このＭＵＸ回路２０６は、制御回路２１２が発行するメモリ空選択信号ｍ２によって制御される。一方、出力段レジスタ２０５を有効なデータに更新した場合、ＭＵＸ回路２０６を用いて、センサ測定データ出力信号ｂ２は、出力段レジスタ２０５のデータとなる。
このような構成により、ＦＩＦＯメモリに蓄積されたセンサ測定データを読み出すインターフェース通信を介して、ＦＩＦＯが空という状態を確認できるＦＩＦＯメモリ回路を実現することができる。
【００２２】
［実施形態３］
図３は、本発明に係るＦＩＦＯメモリ回路の実施形態３を説明するための回路構成図である。本実施形態３のＦＩＦＯメモリ回路３００は、図２に示す実施形態２と異なる構成で、選択回路（ＭＵＸ回路）３０６の後段に出力段レジスタ３０９を備えている。
出力段レジスタ３０９は、センサ測定データ出力信号ｂ３を読み出して、その読み出しの終了を受けた時に更新される。この更新は、制御回路３１２が発行する出力段更新信号ｃ３によって制御される。ここで、シングルポートメモリ３０８が空であった場合、ＭＵＸ回路３０６を用いて、出力段レジスタ３０９は、メモリ空信号生成部３０４におけるメモリ空固定値に更新される。このＭＵＸ回路３０６は、制御回路３１２が発行するメモリ空選択信号ｍ３によって制御される。
一方、シングルポートメモリ３０８が空でない場合、のＭＵＸ回路３０６を用いて、出力段レジスタ３０９は、シングルポートメモリ３０８が出力すべき格納場所のデータに更新される。この出力すべき格納場所は、制御回路３１２が発行する読出しポインタ信号ｒ３によって制御される。
【００２３】
図４は、図３における出力段レジスタの制御に関するフローチャートを示す図である。処理はステップＳ４０２で開始する。ステップＳ４０２では、出力段レジスタ３０９のセンサ測定データ出力信号ｂ３を読み出し終了したかを判断する。もし終了した場合、処理はステップＳ４０４に進む。もし終了していない場合、処理は開始状態に戻る。
ステップＳ４０４では、シングルポートメモリ３０８に有効なデータが有るか判断する。もし有る場合、処理はステップＳ４０６に進む。ステップＳ４０６では、出力段レジスタ３０９をシングルポートメモリ３０８から出力されるデータとなるように更新する。もし有効なデータが無い場合、処理はステップＳ４０８に進む。ステップＳ４０８では、出力段レジスタ３０９をメモリ空信号生成部３０４におけるメモリ空固定値となるように更新する。
本実施形態３によって、ホスト側がセンサ測定データ出力信号ｂ３を読むだけで、ＦＩＦＯが空の状態を確認することができ、データ通信の時間が短縮できることや、インターフェースの信号線とは他の第３の信号線でＦＩＦＯが空の状態である信号を受ける機能がホスト側に不要となるという利点がある。
【００２４】
［実施形態４］
図５は、本発明に係る実施形態４としてのＦＩＦＯメモリ回路を搭載したデジタル出力センサを説明するための回路構成図である。本実施形態４のデジタル出力センサ５００は、上述したＦＩＦＯメモリ回路を搭載したデジタル出力センサである。
本実施形態４のデジタル出力センサ５００は、センサ５０１と、このセンサ５０１からの信号をＡＤ変換するＡＤ変換器５０２と、このＡＤ変換器５０２によりＡＤ変換されたデジタル信号を数値演算して、センサ測定データ信号ａ４を出力する数値演算部５０３とを備えている。
また、選択回路（ＭＵＸ回路）５０６の出力を入力とする出力段レジスタ５０９と、この力段レジスタ５０９の出力を入力とするインターフェース５０７とを備えている。
つまり、デジタル出力センサ５００は、１つ又は複数のセンサ５０１を含んでいる。センサ５０１は、一般的にアナログ出力であり、それをＡＤ変換器５０２でデジタルデータに変換する。このデジタルデータは、数値演算部５０３によって、デジタルフィルタや、オフセット、感度補正といった演算が行われる。
【００２５】
一般的に、これらＡＤ変換器５０２や数値演算部５０３は、複数のセンサ５０１の信号に対して１つのＡＤ変換器５０２と数値演算部５０３を用いて時分割で処理される。例えば、Ｘ軸、Ｙ軸、Ｚ軸の３次元の情報を１つの基本サイズとなるデータセットとなるデジタル出力センサ５００であれば、数値演算部５０３は、Ｘ軸、Ｙ軸、Ｚ軸のそれぞれの演算処理を１演算単位として１次元ごとに時分割で実施することで、センサ測定データが確定する。
センサ測定データが確定した後、１演算単位でシングルポートメモリ５０８における所定の格納場所に蓄積される。この所定の格納場所は、制御回路５１２が発行する書込みポインタ信号ｗ４によって制御される。この構成において、シングルポートメモリ５０８への入力となるセンサ測定データ信号ａ４や出力段レジスタ５０９の入力となる信号ｅ４は、１演算単位のデータの幅になる。
【００２６】
シングルポートメモリ５０８は、片方のポートからデータを書き込んでいる場合、データを読み出すことが不可能となるため、データをシングルポートメモリ５０８に蓄積するとき、デジタル出力センサ５００からの出力データを保持するため、出力段レジスタ５０９を有する。
出力段レジスタ５０９が保持しているデータは、デジタル出力センサ５００のインターフェース５０７を介して外部に出力される。インターフェース５０７のクロックは、シングルポートメモリ５０８とのデータ読み出し、書き込みを行う制御回路５１２のクロックと非同期となりうる。ここで、インターフェース５０７が要求する転送速度に対して、シングルポートメモリ５０８とのデータ読み出し、書き込みの動作はより早い時間が要求される。
【００２７】
出力段レジスタ５０９からインターフェース５０７への出力となるデータ線ｂ４は、インターフェース５０７を介してデジタル出力されるデータセットと等しい幅のデータ線を有する。出力段レジスタ５０９は、データを外部から読み出されてその読み出しの終了を受けた時、もしくは、出力段レジスタ５０９が無効なデータでありシングルポートメモリ５０８に有効なデータがある時、更新される。この更新は、制御回路５１２が発行する出力段更新信号ｃ４によって制御される。
ここで、シングルポートメモリ５０８に有効なデータがある場合、ＭＵＸ回路５０６を用いて、出力段レジスタ５０９はシングルポートメモリ５０８が出力すべき格納場所のデータに更新される。
【００２８】
この出力すべき格納場所は、制御回路５１２が発行する読出しポインタ信号ｒ４によって制御される。出力段レジスタ５０９からの出力となるデータ線ｂ４に対して、出力段レジスタ５０９への入力となるデータ線ｅ４が狭い場合、必要な回数の読み出しが行われる。例えば、データ線ｂ４がＸ軸、Ｙ軸、Ｚ軸の１データセット単位とするのに対して、データ線ｅ４がＸ軸、Ｙ軸、Ｚ軸の１演算単位ごとであるデジタル出力センサであれば、シングルポートメモリ５０８から出力段レジスタ５０９へのデータ転送は、データ線ｅ４で制約されるので、３回の読み出しが行われる。
【００２９】
シングルポートメモリ５０８に有効なデータがない場合、ＭＵＸ回路５０６を用いて、出力段レジスタ５０９を無効なデータであることを示すメモリ空信号生成部５０４におけるメモリ空固定値に更新する。このＭＵＸ回路５０６は、制御回路５１０が発行するメモリ空選択信号ｍ４によって制御される。
このような構成により、ＦＩＦＯメモリに蓄積されたセンサ測定データを読み出すインターフェース通信を介して、ＦＩＦＯが空という状態を確認できるＦＩＦＯメモリ回路を用いたデジタル出力センサを実現することができる。
【００３０】
図６は、図５におけるシングルポートメモリと出力段レジスタの制御に関するフローチャートを示す図である。処理はステップＳ６０２で開始する。ステップＳ６０２では出力段レジスタ５０９の読み出しがインターフェース５０７を介して読み出されて終了したかを判断する。もし読み出しが終了した場合、処理はステップＳ６０４に進む。
ステップＳ６０４では、シングルポートメモリ５０８に有効なデータが有るか判断する。もし有る場合、処理はステップＳ６０６に進む。ステップＳ６０６では、１データセットを更新するために必要となるデータを、シングルポートメモリ５０８から出力段レジスタ５０９に読み出して開始状態に戻る。出力段レジスタ５０９からの出力となるデータ線ｂ４に対して、出力段レジスタ５０９への入力となるデータ線ｅ４が狭い場合、必要な回数の読み出しが行われる。
【００３１】
ステップＳ６０４において、シングルポートメモリ５０８に有効なデータが無い場合、処理はステップＳ６０８に進む。ステップＳ６０８では、出力段レジスタ５０９をメモリ空信号生成部５０４におけるメモリ空固定値となるように更新して開始状態に戻る。
ステップＳ６０２において、出力段レジスタ５０９の読み出しがインターフェース５０７を介して読み出されて終了していない場合、処理はステップＳ６１０に進む。ステップＳ６１０では、出力段レジスタ５０９のデータが無効なデータであるか判断する。もし、無効なデータであった場合、ステップＳ６１２に進む。もし、無効なデータでなかった場合、ステップＳ６１４に進む。ステップＳ６１２では、シングルポートメモリ５０８に有効なデータが有るか判断する。もし有る場合、処理はステップＳ６０６に進む。もし無い場合、処理はステップＳ６１４に進む。
ステップＳ６１４では、数値演算部５０３においてセンサ測定データが確定したかどうか判断する。もし確定した場合、処理はステップＳ６１６に進む。もし確定していない場合、処理は何もせずに開始状態に戻る。ステップＳ６１６では、センサ測定データをシングルポートメモリ５０８に蓄積して開始状態に戻る。
【００３２】
［実施形態５］
図７は、本発明に係る実施形態５としてのＦＩＦＯメモリ回路を搭載したデジタル出力センサを説明するための回路構成図である。本実施形態のデジタル出力センサ７００は、インターフェース回路が要求する転送速度が高速である場合のＦＩＦＯメモリ回路を搭載したデジタル出力センサである。
本実施形態５のデジタル出力センサ７００は、センサ７０１と、このセンサ７０１からの信号をＡＤ変換するＡＤ変換器７０２と、このＡＤ変換器７０２によりＡＤ変換されたデジタル信号を数値演算して、センサ測定データ信号ａ５を出力する数値演算部７０３とを備えている。
【００３３】
また、先入れ先出し（ＦＩＦＯ）メモリ７０８の読み出しデータを格納する出力ミラーレジスタ７１９を備えている。
また、本実施形態のデジタル出力センサ７００における先入れ先出し（ＦＩＦＯ）メモリ７０８は、センサ測定データ信号ａ５の書き込み及び読み出しを行う。また、メモリ空信号生成部７０４は、先入れ先出し（ＦＩＦＯ）メモリ７０８に有効なデータがない空状態であることを示す空信号を生成する。
【００３４】
また、出力ミラーレジスタ７１９は、先入れ先出し（ＦＩＦＯ）メモリ７０８の読み出しデータを格納する。また、選択回路（ＭＵＸ回路）７０６は、出力ミラーレジスタ７１９に格納された信号を出力するか、メモリ空信号生成部７０４の空信号を出力するかを切り替える。
また、制御回路７１２は、先入れ先出し（ＦＩＦＯ）メモリ７０８の書き込みと読み出しを制御し、かつ、選択回路７０６の切り替えを制御する。
また、制御回路７１２は、先入れ先出し（ＦＩＦＯ）メモリ７０８の所定の格納場所へ書き込むことを示す書き込みポインタ信号ｗ５と、先入れ先出し（ＦＩＦＯ）メモリ７０８の所定の格納場所から読み出すことを示す読み出しポインタ信号ｒ５とにより、先入れ先出し（ＦＩＦＯ）メモリ７０８の書き込みと読み出しを制御する。
【００３５】
また、制御回路７１２は、書き込みポインタ信号ｗ５と読み出しポインタ信号ｒ５に基づいて選択回路７０６を制御する。
シングルポートメモリ７０８の制御回路のクロックと、インターフェース回路７０７のクロックが非同期となりうるとき、出力段レジスタ７０９からの出力となるデータ線ｂ５に対して、シングルポートメモリ７０８への入力となるセンサ測定データ信号ａ５が狭い場合においても、インターフェース回路７０７が要求する出力段レジスタ７０９の更新時間を満たすため出力ミラーレジスタ７１９を有する。
【００３６】
出力ミラーレジスタ７１９から出力段レジスタ７０９への出力となる信号ｅ５は、出力段レジスタ７０９からの出力となるデータ線ｂ５と等しい幅のデータ線を有する。出力ミラーレジスタ７１９は、データを出力段レジスタ７０９に転送した時、もしくは、出力ミラーレジスタ７１９が無効なデータでありシングルポートメモリ７０８に有効なデータがある時、シングルポートメモリ７０８が出力すべき格納場所のデータに更新される。この出力すべき格納場所は、制御回路７１２が発行する読出しポインタ信号ｒ５によって制御される。
【００３７】
出力ミラーレジスタ７１９の更新は、制御回路７１２が発行する出力ミラーレジスタ更新信号ｄ５によって制御される。この更新においてシングルポートメモリ７０８が空であった場合、出力ミラーレジスタ７１９は、無効なデータの扱いとなる。
出力段レジスタ７０９からインターフェース７０７への出力となるデータ線ｂ５は、インターフェース７０７を介してデジタル出力されるデータセットと等しい幅のデータ線を有する。出力段レジスタ７０９は、データを外部から読み出されてその読み出しの終了を受けた時、もしくは、出力段レジスタ７０９が無効なデータであり出力ミラーレジスタ７１９に有効なデータがある時、更新される。この更新は、制御回路７１２が発行する出力段更新信号ｃ５によって制御される。
【００３８】
ここで、出力ミラーレジスタ７１９に有効なデータがある場合、ＭＵＸ回路７０６を用いて、出力段レジスタ７０９は、出力ミラーレジスタ７１９のデータに更新される。出力ミラーレジスタ７１９に有効なデータがない場合、ＭＵＸ回路７０６を用いて、出力段レジスタ７０９を無効なデータであることを示すメモリ空信号生成部７０４におけるメモリ空固定値に更新する。このＭＵＸ回路７０６は、制御回路７１２が発行するメモリ空選択信号ｍ５によって制御される。
この更新は、出力ミラーレジスタ７１９から出力段レジスタ７０９への出力となる信号ｅ５が、出力段レジスタ７０９からの出力となるデータ線ｂ５と等しい幅のデータ線を有するので、出力段レジスタ７０９の更新を１回で行うことが可能であり、出力段レジスタ７０９を最も高速に更新できる。
このような構成により、ＦＩＦＯメモリに蓄積されたセンサ測定データを読み出すインターフェース通信を介して、ＦＩＦＯが空という状態を確認できるＦＩＦＯメモリ回路を用いたデジタル出力センサを実現することができる。
【００３９】
図８は、図７におけるシングルポートメモリと出力ミラーレジスタの制御に関するフローチャートを示す図である。処理はステップＳ８０２で開始する。ステップＳ７０２では出力ミラーレジスタ７１９のデータを出力段レジスタ７０９に転送したかを判断する。もし転送した場合、処理はステップＳ８０４に進む。転送していない場合、処理はステップＳ８１０に進む。ステップＳ８１０では、出力ミラーレジスタ７１９のデータが無効なデータであるか判断する。もし、無効なデータであった場合、ステップＳ８０４に進む。もし、無効なデータでなかった場合、ステップＳ８１４に進む。
【００４０】
ステップＳ８０４では、シングルポートメモリ７０８に有効なデータが有るか判断する。もし有る場合、処理はステップＳ８０６に進む。ステップＳ８０６では、データセットの１セットを更新するために必要となるデータを、シングルポートメモリ７０８から出力ミラーレジスタ７１９に読み出して開始状態に戻る。出力段レジスタ７０９からの出力となるデータ線ｂ５に対して、シングルポートメモリ７０８への入力となるセンサ測定データ信号ａ５が狭い場合、必要な回数の読み出しが行われる。
ステップＳ８０４において、シングルポートメモリ７０８に有効なデータが無い場合、処理はステップＳ８１４に進む。ステップＳ８１４では、数値演算部７０３においてセンサ測定データが確定したかどうか判断する。もし確定した場合、処理はステップＳ８１６に進む。もし確定していない場合、処理は何もせずに開始状態に戻る。ステップＳ８１６では、センサ測定データをシングルポートメモリ７０８に蓄積して開始状態に戻る。
【００４１】
図９は、図７における出力ミラーレジスタと出力段レジスタの制御に関するフローチャートを示す図である。処理はステップＳ９０２で開始する。ステップＳ９０２では出力段レジスタ７０９の読み出しがインターフェース７０７を介して読み出されて終了したかを判断する。もし読み出しが終了した場合、処理はステップＳ９０４に進む。もし読み出しが終了していない場合、処理はステップＳ９１０に進む。
ステップＳ９１０では、出力段レジスタ７０９のデータが無効なデータであるか判断する。もし、無効なデータであった場合、ステップＳ９１２に進む。もし、無効なデータでなかった場合、処理は何もせずに開始状態に戻る。ステップＳ９１２では、出力ミラーレジスタ７１９に有効なデータが有るか判断する。もし有る場合、処理はステップＳ９０６に進む。もし無い場合、処理は何もせずに開始状態に戻る。
【００４２】
ステップＳ９０４では、出力ミラーレジスタ７１９に有効なデータが有るか判断する。もし有る場合、処理はステップＳ９０６に進む。ステップＳ９０６では、１データセットを更新するために必要となるデータを、出力ミラーレジスタ７１９から出力段レジスタ７０９に転送して開始状態に戻る。
ステップＳ９０４において、出力ミラーレジスタ７１９に有効なデータが無い場合、処理はステップＳ９０８に進む。ステップＳ９０８では、出力段レジスタ７０９をメモリ空信号生成部７０４におけるメモリ空固定値となるように更新して開始状態に戻る。
【００４３】
ＦＩＦＯメモリは、レジスタやデュアルポートメモリ、シングルポートメモリなどで構成できる。レジスタはフリップフロップといった回路で構成され、その動作は最も速いメリットがある一方、面積が最も大きいデメリットを有する。一方、シングルポートメモリは、単一のポートを用いてデータを入出力するメモリである。片方のポートからデータを書き込んでいる場合、データを読み出すことが不可能となるので、その動作が最も遅いデメリットがある一方、面積が最も小さいメリットを有する。
さらに、このシングルポートメモリのポート幅は、デジタル出力の基本サイズとなるデータセットの幅よりも小さく最適化することで、さらに動作は遅くなる一方、より面積が小さくなるメリットを有する。この動作が遅いデメリットを解決するためのシングルポートメモリを含むＦＩＦＯ回路の構成と、ＦＩＦＯ回路制御の手法は、重要である。
【００４４】
従来の制御手法によるとメモリの入力側にレジスタを有し、それはシングルポートメモリのポート幅と同じ数を持つことが必要となる。さらに、ＦＩＦＯが空の状態において、メモリの出力側のレジスタである出力段レジスタにＦＩＦＯメモリを介さずに転送できる機能を持つ場合は、入力側のレジスタと出力段レジスタは、それぞれ同じ数のレジスタを必要とする。このレジスタを内蔵するためデジタル出力センサのチップ面積が大きくなるが、本実施形態４及び５では、ＦＩＦＯが空の状態の場合、出力段レジスタをメモリ空固定値となるように更新する構成であるため、入力側のレジスタを削除でき、チップ面積を小さくすることができる。
【００４５】
また、従来の制御方法では、デジタル出力の基本サイズとなるデータセットの幅よりもメモリのポート幅が小さいシングルポートメモリから出力段レジスタへ読み出す動作に（データセットの幅÷メモリのポート幅）で求められる回数を要するためデジタル出力のインターフェースとして要求される通信上の制約を満たすことができなくなるが、本実施形態４及び５では、出力段レジスタのデータ更新を１回で行うことが可能であり、出力段レジスタを最も高速に更新でき、通信上の制約を満たすことができる。
【産業上の利用可能性】
【００４６】
本発明のデジタル出力センサ用のＦＩＦＯメモリ回路は、例えば、ポータブルデバイス、携帯電話、ゲーム機などの用途のデジタル出力センサに適用することができる。
【符号の説明】
【００４７】
１００，２００，３００  ＦＩＦＯメモリ回路
１０４，２０４，３０４，５０４，７０４  メモリ空固定値（メモリ空信号生成部）
１０６，２０６，３０６，５０６，７０６  ＭＵＸ回路（選択回路）
１０８  デュアルポートメモリ（先入れ先出し（ＦＩＦＯ）メモリ））
１１２，２１２，３１２，５１２，７１２  制御回路
２０５，３０５，３０９，５０９，７０９  出力段レジスタ
２０８，３０８，５０８，７０８  シングルポートメモリ
５００，７００  デジタル出力センサ
５０１，７０１  センサ
５０２，７０２  ＡＤ変換器
５０３，７０３  数値演算部
５０７，７０７  インターフェース
７１９  出力ミラーレジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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