(57)【要約】【課題】正確に可変抵抗素子の抵抗値を変化させることができる半導体記憶装置を提供する。【解決手段】一の実施の形態に係る半導体記憶装置は、互いに交差する複数の第１配線及び複数の第２配線、前記複数の第１配線が共通に接続された第３配線、並びに、前記複数の第１配線及び前記複数の第２配線の各交差部に配置された可変抵抗素子を含む複数のメモリセルと、前記複数の第１配線と前記第３配線の間に配置された選択素子とを有するメモリセルアレイと、前記第３配線の電圧を検知する状態判定動作を実行し、前記状態判定動作の結果に基づきリセット動作又はセット動作の際に前記複数の第１配線及び前記複数の第２配線に印加する電圧を調整するよう構成された制御回路とを備える。前記リセット動作は、前記可変抵抗素子の抵抗値を上げる動作である。前記セット動作は、前記可変抵抗素子の抵抗値を下げる動作である。【選択図】図８
2015088212.tif 000002
【特許請求の範囲】
【請求項１】
互いに交差する複数の第１配線及び複数の第２配線、前記複数の第１配線が共通に接続された第３配線、並びに、前記複数の第１配線及び前記複数の第２配線の各交差部に配置された可変抵抗素子を含む複数のメモリセルと、
前記複数の第１配線と前記第３配線の間に配置された選択素子と、
を有するメモリセルアレイと、
前記第３配線の電圧を検知する状態判定動作を実行し、前記状態判定動作の結果に基づきリセット動作又はセット動作の際に前記複数の第１配線及び前記複数の第２配線に印加する電圧を調整するよう構成された制御回路とを備え、
前記リセット動作は、前記可変抵抗素子の抵抗値を上げる動作であり、
前記セット動作は、前記可変抵抗素子の抵抗値を下げる動作である
ことを特徴とする半導体記憶装置。
【請求項２】
前記選択素子は、
前記第１配線の一端に一端を接続され、他端に前記第３配線が接続された選択トランジスタであり、
前記選択トランジスタのゲートに接続された選択ゲート線と、
を備える
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記状態判定動作は、前記複数の第１配線のうち１つの第１配線を選択して前記第３配線の電圧を検知することを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記状態判定動作は、前記複数の第１配線のうち２以上の第１配線を選択して前記第３配線の電圧を検知することを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記制御回路は、前記セット動作又は前記リセット動作の実行前、前記メモリセルアレイ内における低抵抗状態にある可変抵抗素子の数を高抵抗状態にある可変抵抗素子の数にほぼ等しく設定するよう構成された
ことを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、半導体記憶装置、及びそのデータ制御方法に関する。
【背景技術】
【０００２】
近年、半導体記憶装置の高集積化に伴い、これを構成するＬＳＩ素子は益々微細化されている。このＬＳＩ素子の微細化には、単に線幅を細くするだけでなく、回路パターンの寸法精度や位置精度の向上も要請される。このような課題を克服する技術として、抵抗値を可逆的に変化させる可変抵抗素子をメモリとして利用したＲｅＲＡＭ（Resistive RAM）が提案されている。そして、このＲｅＲＡＭにおいて可変抵抗素子を基板に対して平行に延びるワード線の側壁と基板に対して垂直に延びるビット線の側壁との間に設ける構造により、メモリセルアレイの更なる高集積化が可能とされている。
【０００３】
しかしながら、可変抵抗素子の特性は、抵抗値を変化させた回数（書込／消去動作の実行回数）に応じて変化する場合がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１９８６８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下に記載の実施の形態は、正確に可変抵抗素子の抵抗値を変化させることができる半導体記憶装置を提供するものである。
【課題を解決するための手段】
【０００６】
以下に説明する実施の形態に係る半導体記憶装置は、互いに交差する複数の第１配線及び複数の第２配線、前記複数の第１配線が共通に接続された第３配線、並びに、前記複数の第１配線及び前記複数の第２配線の各交差部に配置された可変抵抗素子を含む複数のメモリセルと、前記複数の第１配線と前記第３配線の間に配置された選択素子とを有するメモリセルアレイと、前記第３配線の電圧を検知する状態判定動作を実行し、前記状態判定動作の結果に基づきリセット動作又はセット動作の際に前記複数の第１配線及び前記複数の第２配線に印加する電圧を調整するよう構成された制御回路とを備える。前記リセット動作は、前記可変抵抗素子の抵抗値を上げる動作である。前記セット動作は、前記可変抵抗素子の抵抗値を下げる動作である。
【図面の簡単な説明】
【０００７】
【図１】実施の形態に係る半導体記憶装置のブロック図の一例である。
【図２】実施の形態に係るメモリセルアレイ１１の回路図の一例である。
【図３】実施の形態に係るメモリセルアレイ１１の積層構造を示す斜視図の一例である。
【図４】図３の断面図の一例である。
【図５】図３の上面図の一例である。
【図６】サイクル数の変化に伴うセット電圧及びリセット電圧の変化を示す図の一例である。
【図７】サイクル数の変化に伴うセル電流の変化を示す図の一例である。
【図８】第１の実施の形態に係るセット又はリセット動作を示すフローチャートの一例である。
【図９】第１の実施の形態に係る選択ビット線電圧供給回路１３ａ〜１３ｃを示す図の一例である。
【図１０】第１の実施の形態に係る選択ビット線電圧供給回路１３ａ〜１３ｃを示す図の他の例である。
【図１１Ａ】第１の実施の形態に係る選択ビット線電圧供給回路１３ａ〜１３ｃを示す図の他の例である。
【図１１Ｂ】図１１Ａの構成が採用される場合のセット又はリセット動作を示すフローチャートの一例である。
【図１２】第２の実施の形態に係るセット又はリセット動作を示すフローチャートの一例である。
【図１３】第３の実施の形態に係るセット又はリセット動作を示すフローチャートの一例である。
【発明を実施するための形態】
【０００８】
次に、実施の形態に係る半導体記憶装置を、図面を参照して詳細に説明する。
【０００９】
［第１の実施の形態］
［構成］
先ず、実施の形態に係る半導体記憶装置の全体構成について説明する。図１は、実施の形態に係る半導体記憶装置のブロック図である。図１に示すように、半導体記憶装置１は、メモリセルアレイ１１、行デコーダ１２、列デコーダ１３、上位ブロック１４、及び電源１５を有する。
【００１０】
メモリセルアレイ１１は、互いに交差する複数のワード線ＷＬ、及びビット線ＢＬ、並びに、これらの各交差部に配置されたメモリセルＭＣを有する。行デコーダ１２は、アクセス（データ消去／書き込み／読み出し）時に、ワード線ＷＬを選択する。列デコーダ１３は、アクセス時に、ビット線ＢＬを選択し、アクセス動作を制御するドライバを含む。
【００１１】
上位ブロック１４は、メモリセルアレイ１１中のアクセス対象となるメモリセルＭＣを選択する。上位ブロック１４は、行デコーダ１２、列デコーダ１３に対して、それぞれ行アドレス、列アドレスを与える。電源１５は、データ消去／書き込み／読み出しの、それぞれの動作に対応した所定の電圧の組み合わせを生成し、行デコーダ１２及び列デコーダ１３に供給する。
【００１２】
半導体装置１はホストまたはメモリコントローラＨＭを組み合わせてメモリシステムを構成することができる。ホストまたはメモリコントローラＨＭは半導体装置１にコマンド、記憶するデータなどを送付する。半導体装置１はホストまたはメモリコントローラＨＭから送付されるコマンドに応じて、データを記憶したり、記憶したデータを読み出してホストまたはメモリコントローラＨＭに送付する。
【００１３】
次に、図２を参照して、実施の形態に係るメモリセルアレイ１１について詳しく説明する。図２は、メモリセルアレイ１１の回路図である。なお、図２において、Ｘ方向、Ｙ方向及びＺ方向は互いに直交し、Ｘ方向は紙面垂直方向である。また、図２に示す構造は、Ｘ方向に繰り返し設けられている。
【００１４】
メモリセルアレイ１１は、図２に示すように、上述したワード線ＷＬ、ビット線ＢＬ、及びメモリセルＭＣ以外に、選択トランジスタＳＴｒ、グローバルビット線ＧＢＬ、及び選択ゲート線ＳＧを有する。
ワード線ＷＬ１〜ＷＬ４は、図２に示すように、Ｚ方向に配列され、Ｘ方向に延びる。ビット線ＢＬは、Ｘ方向及びＹ方向にマトリクス状に配列され、Ｚ方向に延びる。メモリセルＭＣは、これらワード線ＷＬとビット線ＢＬが交差する箇所に配置される。したがって、メモリセルＭＣは、Ｘ、Ｙ、Ｚ方向に３次元マトリクス状に配列される。
【００１５】
メモリセルＭＣは、図２に示すように、可変抵抗素子ＶＲを含む。可変抵抗素子ＶＲは電気的に書き換え可能で抵抗値に基づいてデータを不揮発に記憶する。可変抵抗素子ＶＲは、ある一定以上の電圧をその両端に印加するセット動作によって低抵抗状態（セット状態）となり、ある一定以上の電圧をその両端に印加するリセット動作によって高抵抗状態（リセット状態）となる。また、可変抵抗素子ＶＲは、製造直後においては容易に抵抗状態を変化させず、高抵抗状態にある。そこで、可変抵抗素子ＶＲの両端にセット動作及びリセット動作以上の高電圧を印加するフォーミング動作が実行される。このフォーミング動作により、可変抵抗素子ＶＲ内に局所的に電流が流れ易い領域（フィラメントパス）が形成され、可変抵抗素子ＶＲは容易に抵抗状態を変化させることができ、記憶素子として動作可能な状態となる。
【００１６】
選択トランジスタＳＴｒは、図２に示すように、ビット線ＢＬの一端とグローバルビット線ＧＢＬとの間に設けられる。グローバルビット線ＧＢＬは、Ｘ方向に並び、Ｙ方向に延びる。１本のグローバルビット線ＧＢＬは、Ｙ方向に一列に配列された複数の選択トランジスタＳＴｒの一端に共通接続されている。選択ゲート線ＳＧは、Ｙ方向に並び、Ｘ方向に延びる。１本の選択ゲート線ＳＧは、Ｘ方向に一列に配列された複数の選択トランジスタＳＴｒのゲートに共通接続されている。
【００１７】
次に、図３〜図５を参照して、実施の形態に係るメモリセルアレイ１１の積層構造について説明する。図３は、メモリセルアレイ１１の積層構造を示す斜視図である。図４は図３の断面図であり、図５は図３の上面図である。なお、図３及び図５において、層間絶縁層は省略している。
メモリセルアレイ１１は、図３及び図４に示すように、基板２０上に積層された選択トランジスタ層３０及びメモリ層４０を有する。選択トランジスタ層３０は選択トランジスタＳＴｒとして機能し、メモリ層４０はメモリセルＭＣとして機能する。
【００１８】
選択トランジスタ層３０は、図３及び図４に示すように、基板２０に対して垂直なＺ方向に積層された導電層３１、層間絶縁層３２、導電層３３、層間絶縁層３４を有する。導電層３１はグローバルビット線ＧＢＬとして機能し、導電層３３は選択ゲート線ＳＧ及び選択トランジスタＳＴｒのゲートとして機能する。
【００１９】
導電層３１は、基板２０に対して平行なＸ方向に所定ピッチをもって並び、Ｙ方向に延びる（図５参照）。層間絶縁層３２は、導電層３１の上面を覆う。導電層３３は、Ｙ方向に所定ピッチをもって並び、Ｘ方向に延びる（図５参照）。層間絶縁層３４は、導電層３３の側面及び上面を覆う。例えば、導電層３１、３３はポリシリコンにより構成される。層間絶縁層３２、３４は酸化シリコン（ＳｉＯ２）により構成される。
また、選択トランジスタ層３０は、図３及び図４に示すように、半導体層３５、及びゲート絶縁層３６を有する。半導体層３５は選択トランジスタＳＴｒのボディ（チャネル）として機能し、ゲート絶縁層３６は選択トランジスタＳＴｒのゲート絶縁膜として機能する。なお、半導体３５は柱状にすることができる。
【００２０】
半導体層３５は、Ｘ及びＹ方向にマトリクス状に配置され、Ｚ方向に柱状に延びる。また、半導体層３５は、導電層３１の上面に接し、ゲート絶縁層３６を介して導電層３３のＹ方向端部の側面に接する。そして、半導体層３５は、積層されたＮ＋型半導体層３５ａ、Ｐ＋型半導体層３５ｂ、及びＮ＋型半導体層３５cを有する。
【００２１】
Ｎ＋型半導体層３５ａは、図３及び図４に示すように、そのＹ方向端部の側面にて層間絶縁層３２に接する。Ｐ＋型半導体層３５ｂは、そのＹ方向端部の側面にて導電層３３の側面に接する。Ｎ＋型半導体層３５ｃは、そのＹ方向端部の側面にて層間絶縁層３４に接する。Ｎ＋型半導体層３５ａ、３５ｃはＮ＋型の不純物を注入されたポリシリコンにより構成され、Ｐ＋型半導体層３５ｂはＰ＋型の不純物を注入されたポリシリコンにより構成される。ゲート絶縁層３６は例えば酸化シリコン（ＳｉＯ２）により構成される。
【００２２】
メモリ層４０は、図３及び図４に示すように、Ｚ方向に交互に積層された層間絶縁層４１ａ〜４１ｄ、及び導電層４２ａ〜４２ｄを有する。導電層４２ａ〜４２ｄは、ワード線ＷＬ１〜ＷＬ４として機能する。
導電層４２ａ〜４２ｄは、図５に示すように、それぞれＸ方向に対向する一対の櫛歯形状を有する。層間絶縁層４１ａ〜４１ｄは例えば酸化シリコン（ＳｉＯ２）にて構成され、導電層４２ａ〜４２ｄは例えばポリシリコンにて構成される。
【００２３】
また、メモリ層４０は、図３及び図４に示すように、柱状の導電層４３、及び可変抵抗層４４を有する。導電層４３は、Ｘ及びＹ方向にマトリクス状に配置され、半導体層３５の上面に接すると共にＺ方向に柱状に延びる。導電層４３はビット線ＢＬとして機能する。
可変抵抗層４４は、導電層４３のＹ方向端部の側面に設けられる。可変抵抗層４４は可変抵抗素子ＶＲとして機能する。
【００２４】
導電層４３は例えばポリシリコンにより構成され、可変抵抗層４４は例えば金属酸化物により構成される。より具体的に、可変抵抗層４４は、Ｈｆ、Ｚｒ、Ｎｉ、Ｔａ、Ｗ、Ｃｏ、Ａｌ、Ｆｅ、Ｍｎ、Ｃｒ、及びＮｂからなる群から選択された、少なくとも１つの元素を含む酸化物を主成分とする。可変抵抗層４４は、ＨｆＯ２、Ａｌ２Ｏ３、ＴｉＯ２、ＮｉＯ、ＷＯ、Ｔａ２Ｏ５等の材料のうちの一つにより構成される。
また、抵抗変化材１０４には多結晶若しくはアモルファス状態のＳｉ、または、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＩｎＡｓＰ、ＧａＮ、ＳｉＣ、ＳｉＯ、ＳｉＯＮ、ＳｉＮ、ＨｆＳｉＯ、ＡｌＯなどを用いることができる。また、抵抗変化材１０４には上述した材料の積層膜を用いることもできる。また、抵抗変化材料１０４とビット線１０３の間に電極として、例えば、Ａｇ、Ａｕ、Ｔｉ、Ｎｉ、Ｃｏ、Ａｌ、Ｆｅ、Ｃｒ、Ｃｕ、Ｗ、Ｈｆ、Ｔａ、Ｐｔ、Ｒｕ、ＺｒまたはＩｒや、その窒化物あるいは炭化物などの電極を配置することができる。また、電極として、多結晶シリコンに上記材料を添加した材料を用いることもできる。
【００２５】
以上、本実施の形態において、可変抵抗層４４（可変抵抗素子ＶＲ）は、基板２０に対して平行に延びる導電層４２ａ〜４２ｄ（ワード線ＷＬ）の側面と基板２０に対して垂直に延びる柱状の導電層４３（ビット線ＢＬ）の側面との間に設けられる。よって、本実施の形態は、メモリセルアレイ１１を高集積化できる。
【００２６】
［動作］
次に、本実施の形態の半導体記憶装置における動作について説明する。なお、以下に説明する本実施の形態の動作においては、セット動作又はリセット動作の実行前に、ウェアレベリング、または、ランダマイズによって、メモリセルアレイ１１内における低抵抗状態にある可変抵抗素子ＶＲの数は、高抵抗状態にある可変抵抗素子ＶＲの数とほぼ等しく設定されている。
【００２７】
まず、図６及び図７を参照して、抵抗値を変化させた回数（サイクル数）に伴う可変抵抗素子ＶＲの特性の変化を説明する。なお、本実施の形態において、サイクル数は、セット動作の回数、又はリセット動作の回数である。また、図７の横軸は高抵抗状態のメモリセルに対してデータの読み出しを行ったときにメモリセルに流れる電流であり、縦軸はメモリセルの数である。すなわち、メモリセルアレイ中のそれぞれのメモリセルに流れる電流の分布を示している。
【００２８】
図６に示すように、サイクル数の増加に伴い、リセット動作に必要とされるリセット電圧及びセット動作に必要とされるセット電圧は増加する。また、図７に示すように、サイクル数の増加に伴い、メモリセルＭＣ（可変抵抗素子ＶＲ）に流れるセル電流特性は変化する。このように、可変抵抗素子ＶＲの特性はサイクル数に応じて変化する場合がある。したがって、サイクル数に関わらず常に一定のセット電圧又はリセット電圧を可変抵抗素子ＶＲに印加すると、可変抵抗素子ＶＲの抵抗値は変化しない可能性が高くなる。
【００２９】
以上のような問題を解消するため、本実施の形態は、図８に示す制御を実行する。図８に示す制御は、例えば、行デコーダ１２、列デコーダ１３、上位ブロック１４、電源１５により実行される。なお、行デコーダ１２、列デコーダ１３、上位ブロック１４、電源１５を総称して制御回路と称する場合がある。
【００３０】
図８に示すように、先ず、制御回路は、半導体記憶装置がセット又はリセットコマンドを受け付けたか否かを判定する（Ｓ１０１）。セット又はリセットコマンドを受け付けていない場合（Ｓ１０１、Ｎｏ）、制御回路は繰り返しステップＳ１０１を実行する。一方、セット又はリセットコマンドを受け付けた場合（Ｓ１０１、Ｙｅｓ）、制御回路はステップＳ１０２を実行する。
【００３１】
ステップＳ１０２において、制御回路はビット線ＢＬから複数の可変抵抗素子ＶＲを介してワード線ＷＬに流れる電流に基づき変化するグローバルビット線ＧＢＬの電圧を検知し、可変抵抗素子ＶＲの状態を判定する状態判定動作を実行する。続いて、制御回路は状態判定動作により検知したビット線ＢＬの電圧に基づいて、ワード線ＷＬ及びビット線ＢＬに印加する電圧を調整する（Ｓ１０３）。次に、制御回路は調整した電圧によりセット動作又はリセット動作を実行する（Ｓ１０４）。そして、制御回路はベリファイ動作を実行する（Ｓ１０５）。ベリファイ動作は、メモリセルＭＣ（可変抵抗素子ＶＲ）がセット状態又はリセット状態にあるか否かを判定する。ベリファイ動作においてフェイルと判定した場合（Ｓ１０５、ｆａｉｌ）、制御回路は再度ステップＳ１０４を実行する。ベリファイ動作においてパスと判定した場合（Ｓ１０５、ｐａｓｓ）、制御回路は動作を終了させる。なお、再度ステップＳ１０４が実行されるとき、制御回路はセット電圧又はリセット電圧の値、または、セット電圧又はリセット電圧の幅を変更することができる。
【００３２】
図８に示した制御を実行するため、列デコーダ１３は、図９に示す構成を有する。図９は、列デコーダ１３に含まれる選択ビット線電圧供給回路１３ａの構成を示す回路図である。選択ビット線電圧供給回路１３ａは、メモリセルアレイ１１内の一部のメモリセルＭＣ群１１ａに接続されたグローバルビット線ＧＢＬａに接続されている。列デコーダ１３には、選択ビット線電圧供給回路１３ａと同様の構成である選択ビット線電圧供給回路１３ｂ、１３ｃ・・・が含まれる。選択ビット線電圧供給回路１３ｂ、１３ｃ・・・は、メモリセルアレイ１１内の一部のメモリセル群１１ｂ、１１ｃ・・・に接続されたグローバルビット線ＧＢＬｂ、ＧＢＬｃ・・・にそれぞれ接続されている。
【００３３】
選択ビット線電圧供給回路１３ａは、図９に示すように、配線Ｌに接続されて電圧を供給される。選択ビット線電圧供給回路１３ａは、センスアンプＳ２１、トランジスタＴ２２〜Ｔ２５を有する。センスアンプＳ２１の反転入力端子は、グローバルビット線ＧＢＬａ及び選択トランジスタＳＴｒ１〜ＳＴｒ４を介してビット線ＢＬ１〜ＢＬ４に接続される。なお、ワード線ＷＬ１〜ＷＬ４の一端にも行デコーダ１２に含まれる選択トランジスタが接続されているが、図示を省略している。
【００３４】
ＰＭＯＳトランジスタＴ２２、Ｔ２３はカレントミラー接続されている。ＰＭＯＳトランジスタＴ２２、Ｔ２３のゲートは、ＮＭＯＳトランジスタＴ２４のドレインに接続されている。ＰＭＯＳトランジスタＴ２２、Ｔ２３のソースは、配線Ｌに共通接続されている。ＮＭＯＳトランジスタＴ２４はＰＭＯＳトランジスタ２２のドレインと接地端子との間に接続されている。ＰＭＯＳトランジスタ２５は、ＰＭＯＳトランジスタ２３のドレインとセンスアンプＳ２１の反転入力端子（ノードＮ）との間に接続されている。
【００３５】
次に、図９を参照して選択ビット線電圧供給回路１３ａの状態判定動作を説明する。本実施の形態において、選択ビット線電圧供給回路１３ａ、１３ｂ・・・は、同様の動作を実行し、メモリセルアレイ１１全体のメモリセルＭＣに対し状態判定動作を実行する。
【００３６】
本実施の形態の動作においては、ウェアレベリング、または、ランダマイズによって、メモリセルアレイ１１内における低抵抗状態にある可変抵抗素子ＶＲの数は、高抵抗状態にある可変抵抗素子ＶＲの数とほぼ等しく設定されている。よって、以下で説明するように、選択ビット線電圧供給回路１３ａは、ビット線ＢＬ１〜ＢＬ４からメモリセルＭＣを介してワード線ＷＬ１〜ＷＬ４に流れる電流に基づき、メモリセルアレイ１１内の可変抵抗素子ＶＲの特性変化の度合いを判定できる。
【００３７】
状態判定動作においては、配線Ｌには電圧Ｖｒｅａｄが印加され、トランジスタＴ２５は導通状態とされる。その結果、グローバルビット線ＧＢＬａは例えば０．５Ｖ〜１．０Ｖまで充電される。また、センスアンプＳ２１の非反転入力端子には、基準電圧（例えば３Ｖ）が印加される。なお、同様にグローバルビット線ＧＢＬの充電と共に、ワード線ＷＬ１〜ＷＬ４も例えば３Ｖまで充電される（図示略）。
【００３８】
次に、ワード線ＷＬ１〜ＷＬ４の電圧は３Ｖから接地電圧（０Ｖ）まで下げられる。また、制御回路は選択トランジスタＳＴｒ１〜ＳＴｒ４を導通状態とする。そして、制御回路はトランジスタＴ２４のゲート電圧を調整して、トランジスタＴ２４に電流Ｉ＿ｌｏａｄを流す。この電流Ｉ＿ｌｏａｄに伴い、トランジスタＴ２５は電流Ｉ＿ｌｏａｄとほぼ等しい電流Ｉ＿ｃｈを流す。
【００３９】
ここで、状態判定動作が行われるメモリセルＭＣを選択メモリセルＭＣＳと称する。図９の例においては、複数のグローバルビット線ＧＢＬに接続されるメモリセルが選択メモリセルＭＣＳとなる。上記の制御により、本実施の形態は、状態判定動作において、選択メモリセルＭＣＳに順方向電流を流す。したがって、ビット線ＢＬ１〜ＢＬ４から選択メモリセルＭＣＳを介してワード線ＷＬ１〜ＷＬ４に流れる電流（選択メモリセルＭＣＳに流れる電流）によって、ノードＮの電圧が決定する。ノードＮの電圧値は、例えば、センスアンプＳ２１によって検知される。電流Ｉ＿ｃｈよりもビット線ＢＬ１〜ＢＬ４に流れる電流Ｉ＿ＢＬが大きければ、ノードＮの電圧は低下する。
【００４０】
また、可変抵抗素子ＶＲの抵抗値はサイクル数に応じて変化する場合がある。その結果、電流Ｉ＿ＢＬは選択メモリセルＭＣＳ内の可変抵抗素子ＶＲのサイクル数に応じて変化する場合がある。したがって、ノードＮの電圧は、選択メモリセルＭＣＳのサイクル数に応じて変化すると言える。制御回路はこのような状態判定動作により検知されたノードＮの電圧に基づき、セット電圧又はリセット電圧を調整する。
【００４１】
［効果］
以上、第１の実施の形態においては、制御回路が複数のビット線ＢＬから複数の可変抵抗素子ＶＲを介して複数のワード線ＷＬに流れる電流に基づき変化するグローバルビット線ＧＢＬの電圧を検知し、制御回路は検知した電圧に基づきセット電圧又はリセット電圧を調整する。したがって、第１の実施の形態は、サイクル数に応じて変化する可変抵抗素子ＶＲの特性変化に応じて、セット電圧又はリセット電圧を調整できる。よって、本実施の形態は、正確に可変抵抗素子ＶＲの抵抗値を変化させることができる。
【００４２】
また、多くのメモリセルＭＣを選択メモリセルＭＣＳとして状態判定動作を行うことができる。すなわち、それぞれのメモリセルＭＣのサイクル数にばらつきがある場合でも、サイクル数を平均化して状態判定動作を行うことになる。その結果、状態判定動作の精度を向上させることができる。
【００４３】
［第１の実施の形態の他の例］
上述の第１の実施の形態においては、選択ビット線電圧供給回路１３ａ、１３ｂ・・・は、同様の動作を実行し、メモリセルアレイ１１全体のメモリセルＭＣに対し状態判定動作を実行するものとして説明した。しかし、全てのメモリセルＭＣを選択メモリセルＭＣＳとして選択する必要はなく、メモリセルアレイ１１内の一部のメモリセルＭＣを選択メモリセルＭＣＳとして選択することもできる。
【００４４】
例えば、図１０に示すように、第１の実施の形態に係る選択ビット線電圧供給回路１３ａの状態判定動作において、選択トランジスタＳＴｒ１のみが導通状態とされ、選択トランジスタＳＴｒ２、ＳＴｒ３、ＳＴｒ４は非導通状態とされても良い。この場合、ビット線ＢＬ１のみからメモリセルＭＣを介してワード線ＷＬ１〜ＷＬ４に流れる電流によって、ノードＮの電圧が決定する。このとき、選択ビット線電圧供給回路１３ｂ、１３ｃ・・・においても、ビット線ＢＬ１のみからメモリセルＭＣを介してワード線ＷＬ１〜ＷＬ４に流れる電流によって、ノードＮの電圧が決定する。
【００４５】
すなわち、前述の例では、全てのビット線ＢＬ（２本以上）に接続されるメモリセルを選択メモリセルＭＣＳとしていたが、この図１０の例では、１つのビット線ＢＬ（選択ビット線）に接続されるメモリセルＭＣのみを選択メモリセルＭＣＳとする。これにより、その他のビット線ＢＬに接続されるメモリセルＭＣには電流が殆ど流れない。その結果、電気的なストレス与えるメモリセルＭＣの数を少なくすることができる。
また、図１１Ａに示すように、第１の実施の形態に係る選択ビット線電圧供給回路１３ａのみを用いて状態判定動作を行ってもよい。この場合、１つのグローバルビット線ＧＢＬａ（選択グローバルビット線ＧＢ）のみに電圧が印加され、メモリセル群１１ａにあるメモリセルＭＣを介してワード線ＷＬ１〜ＷＬ４に流れる電流によって、ノードＮの電圧が決定する。このとき、グローバルビット線ＧＢＬｂ、ＧＢＬｃに電圧は印加されず、選択ビット線電圧供給回路１３ｂ、１３ｃ・・・においては、状態判定動作は実行されない。
【００４６】
その結果、電気的なストレスを与えるメモリセルＭＣの数を減らしつつ、サイクル数を平均化して正確な状態判定動作を行うことができる。
また、図１１Ｂに示すように、図１０において、判定動作毎に選択ビット線を変更することもできる（前回の状態判定動作で選択したビット線ＢＬとは異なるビット線ＢＬを選択することができる）。また、図１１Ｂに示すように、図１１Ａにおいて、判定動作毎に選択グローバルビット線を変更することもできる（前回の状態判定動作で選択したグローバルビット線ＧＢＬとは異なるグローバルビット線ＧＢＬを選択することができる）。その結果、複数のメモリセルＭＣにおいて、電気的なストレスを均一に与えることができる。
【００４７】
［第２の実施の形態］
次に、図１２を参照して、第２の実施の形態に係る半導体記憶装置を説明する。第２の実施の形態は第１の実施の形態と同様の構成を有するため、本実施の形態においてその説明は省略する。第２の実施の形態においては状態判定動作を実行するタイミングが、第１の実施の形態と異なる。第２の実施の形態は、アクセス回数（セット動作及びリセット動作を実行した回数）が所定回数に達すると状態判定動作を実行する。
【００４８】
図１２に示すように、制御回路は、第１の実施の形態と同様に半導体記憶装置がセット又はリセットコマンドを受け付けたか否かを判定する（Ｓ１０１）。ここで、セット又はリセットコマンドを受け付けたと判定した場合（Ｓ１０１、Ｙｅｓ）、制御回路はアクセス回数判定動作として、例えば、メモリセルアレイ１１へのアクセス回数がｎ回より大きいか否かを判定する（Ｓ２０１）。なお、ｎは２以上の自然数とする。
メモリセルアレイ１１へのアクセス回数がｎ回よりも大きいと判定すると（Ｓ２０１、Ｙｅｓ）、制御回路は第１の実施の形態と同様のステップＳ１０２〜Ｓ１０４を実行する。そして、制御回路はメモリセルアレイ１１へのアクセス回数に１を加算する（Ｓ２０２）。
【００４９】
一方、メモリセルアレイ１１へのアクセス回数がｎ回よりも小さいと判定すると（Ｓ２０１、Ｎｏ）、制御回路はステップＳ１０２、Ｓ１０３の処理を省略して、ステップＳ１０４、Ｓ２０２の処理を実行する。
ここで、アクセス回数判定動作は、ｍ×（ｎ−１）回毎に行うように設定することも可能であるし、ｍ（ｎ−１）回毎に行うように設定することも可能である。なお、ｍは２以上の自然数である。
以上、第２の実施の形態であっても、第１の実施の形態と同様の効果を奏する。また、本実施の形態は、アクセス回数が所定回数に達すると状態判定動作を実行する。よって、本実施の形態は、セット又はリセット動作に要する時間を第１の実施の形態と比較して短縮できる。
【００５０】
［第３の実施の形態］
次に、図１３を参照して、第３の実施の形態に係る半導体記憶装置を説明する。第３の実施の形態は第１の実施の形態と同様の構成を有するため、本実施の形態においてその説明は省略する。第３の実施の形態においては状態判定動作を実行するタイミングが、第１の実施の形態と異なる。第３の実施の形態においては、制御回路は、ホストまたはメモリコントローラＨＭから第１のセット又はリセットコマンド、及び第２のセット又はリセットコマンドを受け付ける。第１のセット又はリセットコマンドは、第１の実施の形態と同様に状態判定動作の後に、セット又はリセット動作を実行させるコマンドである。第２のセット又はリセットコマンドは、状態判定動作を実行させることなく、セット又はリセット動作を実行させるコマンドである。
【００５１】
第３の実施の形態においては、図９に示すように、ホストまたはメモリコントローラＨＭから制御回路は第１のセット又はリセットコマンドを受け付けたか否かを判定する（Ｓ３０１）。ここで、第１のセット又はリセットコマンドを受け付けたと判定すると（Ｓ３０１、Ｙｅｓ）、制御回路は第１の実施の形態と同様のステップＳ１０１〜Ｓ１０４を実行する。そして、制御回路は、セット又はリセット動作におけるワード線ＷＬ、ビット線ＢＬの電圧をロムヒューズなどに記憶する（Ｓ３０２）。
【００５２】
一方、第１のセット又はリセットコマンドを受け付けていないと判定すると（Ｓ３０１、Ｎｏ）、制御回路は第２のセット又はリセットコマンドを受け付けたか否かを判定する（Ｓ３０３）。ここで、第２のセット又はリセットコマンドを受け付けたと判定すると（Ｓ３０３、Ｙｅｓ）、制御回路は上記ステップＳ３０２で記憶した電圧に基づきワード線ＷＬ及びビット線ＢＬの電圧を調整して（Ｓ３０４）、セット又はリセット動作を実行する（Ｓ３０５）。
【００５３】
なお、第１のセット又はリセットコマンドを受け付ける前に、第２のセット又はリセットコマンドを受け付けた場合は、ワード線ＷＬ、ビット線ＢＬの電圧が記憶されない。この場合は、ワード線ＷＬ及びビット線ＢＬの電圧を調整することなく、セット又はリセット動作を行うことができる。
【００５４】
以上、本実施の形態は、第１のセット又はリセットコマンドに応じて状態判定動作を実行し、リセット動作又はセット動作の際にワード線ＷＬ及びビット線ＢＬに印加する電圧を記憶する。そして、本実施の形態は、第２のセット又はリセットコマンドに応じて、記憶した電圧に基づきリセット動作又はセット動作の際にワード線ＷＬ及びビット線ＢＬに印加する電圧を調整する。よって、第３の実施の形態であっても、第１の実施の形態と同様の効果を奏する。また、第３の実施の形態は、セット又はリセット動作に要する時間を第１の実施の形態と比較して短縮できる。
【００５５】
［その他］
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５６】
１・・・半導体記憶装置、  １１・・・メモリセルアレイ、  １２・・・行デコーダ、  １３・・・列デコーダ、  １４・・・上位ブロック、  １５・・・電源１５、  ＢＬ・・・ビット線、  ＷＬ・・・ワード線、  ＧＢＬ・・・グローバルビット線、  ＭＣ・・・メモリセル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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