(57)【要約】【課題】インターポーザを介して接続されるメイン基板と半導体素子との電気的特性を向上させ、且つ薄型化および小型化に有利なインターポーザ基板を提供する。【解決手段】コア層１１０およびスルーコアビア（以下、ＴＣＶ）１１１と、コア層１１０に形成された回路配線１１２，１２２およびＴＣＶ１１１の上下部面と接合するＴＣＶ上部パッド１１１ａおよびＴＣＶ下部パッド１１１ｂと、コア層１１０に形成されたＴＣＶ上部パッド１１１ａおよび回路配線１１２，１２２を覆い、上面に回路配線１１２，１２２が形成された上部絶縁層１２０と、各層の上部絶縁層１２０を貫通し、ＴＣＶ上部パッド１１１ａと接続するスタックビア１２１´と、コア層１１０に形成されたＴＣＶ下部パッド１１１ｂおよび回路配線１１２，１２２を覆い、ＴＣＶ下部パッド１１１ｂを露出させる開口部が形成された下部絶縁層１３０と、を含む。【選択図】図１
2015041773.tif 000002
【特許請求の範囲】
【請求項１】
コア層およびこれを厚さ方向に貫通するスルーコアビア（Ｔｈｒｏｕｇｈ  Ｃｏｒｅ  Ｖｉａ;ＴＣＶ）と、
前記コア層の両面に形成された回路配線および前記ＴＣＶの上下部面とそれぞれ接合するＴＣＶ上部パッドおよびＴＣＶ下部パッドと、
前記コア層の一面に形成された前記ＴＣＶ上部パッドおよび回路配線を覆い、上面に回路配線が形成された上部絶縁層と、
前記各層の上部絶縁層を貫通し、一端が前記ＴＣＶ上部パッドと接続するスタックビアと、
前記コア層の他面に形成された前記ＴＣＶ下部パッドおよび回路配線を覆い、前記ＴＣＶ下部パッドを露出させる開口部が形成された下部絶縁層と、を含む、インターポーザ基板。
【請求項２】
前記上部絶縁層は、少なくとも２層以上の複数層からなる、請求項１に記載のインターポーザ基板。
【請求項３】
前記下部絶縁層に形成された開口部内に設けられて前記ＴＣＶ下部パッドと接続するはんだボールをさらに含み、
前記はんだボールを介してメイン基板と電気的に接続する、請求項１に記載のインターポーザ基板。
【請求項４】
前記スタックビアの直径は前記ＴＣＶの直径より小さいことを特徴とする、請求項１に記載のインターポーザ基板。
【請求項５】
前記上部絶縁層の上面に形成された回路配線の表面粗さ（Ｒａ）は、前記コア層の両面に形成された回路配線の表面粗さ（Ｒａ）より小さいことを特徴とする、請求項１に記載のインターポーザ基板。
【請求項６】
前記コア層および上部絶縁層に埋め込まれ（ｅｍｂｅｄｄｅｄ）、上面に形成された接続電極を介して外部素子と電気的に接続する半導体チップをさらに含む、請求項１に記載のインターポーザ基板。
【請求項７】
コア層を厚さ方向に貫通するＴＣＶを形成する段階と、
前記コア層の一面に上部絶縁層をコーティングする段階と、
前記ＴＣＶと接続し、スタックビアの構成となるブラインドビア（Ｂｌｉｎｄ  Ｖｉａ）を前記上部絶縁層に形成する段階と、
ブラインドビアを含む前記上部絶縁層を所定の層数だけビルドアップ（Ｂｕｉｌｄ‐ｕｐ）するにあたり、各層のブラインドビアが一直線上に連結されるようにビルドアップする段階と、
前記コア層の他面に下部絶縁層をコーティングし、前記下部絶縁層にＴＣＶを露出させる開口部を形成する段階と、を含む、インターポーザ基板の製造方法。
【請求項８】
前記下部絶縁層にＴＣＶを露出させる開口部を形成する段階の後に、メイン基板との接続のためのはんだボールを前記開口部内に形成する段階をさらに含む、請求項７に記載のインターポーザ基板の製造方法。
【請求項９】
前記上部絶縁層をコーティングする前に前記コア層の他面にカバーフィルムを貼り付け、上部絶縁層をコーティングしてから、前記下部絶縁層をコーティングする前に前記カバーフィルムを除去する段階をさらに含む、請求項７に記載のインターポーザ基板の製造方法。
【請求項１０】
前記ＴＣＶを形成する段階は、メカニカルドリル（ｍｅｃｈａｎｉｃａｌ  ｄｒｉｌｌ）またはレーザドリル（ｌａｓｅｒ  ｄｒｉｌｌ）を用いて、前記コア層を貫通するビアホールを形成した後、めっき工程により前記ビアホールの内部を金属充填することで行われる、請求項７に記載のインターポーザ基板の製造方法。
【請求項１１】
前記ブラインドビアを形成する段階は、
フォトリソグラフィ（Ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）工法により前記ブラインドビアが形成される位置の上部絶縁層にビアホールを形成する段階と、
前記ビアホールの内壁を含む前記絶縁層の表面にシード層を形成する段階と、
前記シード層上にフォトレジストパターンを貼り付ける段階と、
前記シード層を引込線とし、電解めっきを行う段階と、
前記フォトレジストパターンを剥離した後、フォトレジストパターンが貼り付けられた部位のシード層をエッチングする段階と、を含む、請求項７に記載のインターポーザ基板の製造方法。
【請求項１２】
前記ブラインドビアを含む前記上部絶縁層を所定の層数だけビルドアップ（Ｂｕｉｌｄ‐ｕｐ）した後、積層された上部絶縁層およびコア層を貫通するキャビティを加工し、前記キャビティ内に半導体チップを実装する段階をさらに含む、請求項７に記載のインターポーザ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インターポーザ基板およびその製造方法に関し、より詳細には、電気的特性が向上したインターポーザ基板およびその製造方法に関する。
【背景技術】
【０００２】
半導体産業における技術開発は、主に、半導体素子の軽量化、小型化、高速化、多機能化、高性能化および高信頼性を具現する傾向にある。これを可能にする重要な技術の一つがパッケージ（ｐａｃｋａｇｅ）技術であり、このうち、パッケージの信頼性を確保するためのインターポーザ技術が必要となる。
【０００３】
例えば、ガラス（ｇｌａｓｓ）エポキシ材料からなるメイン基板上に半導体素子を搭載し、はんだ付け（ｓｏｌｄｅｒｉｎｇ）を行うことで半導体パッケージを製造する場合、メイン基板および半導体素子をはんだ溶融温度まで加熱する必要がある。この際、ガラスエポキシ材料からなるメイン基板の熱膨張係数は、シリコンからなる半導体素子の熱膨張係数と相違するため、メイン基板と半導体素子との接続部にクラックが生じることがあり、はんだ付け処理が完了した後、メイン基板と半導体素子を冷却する際に半導体素子が損傷することがある。
【０００４】
そのため、メイン基板と半導体素子との熱膨張係数の差による問題を解決するために、メイン基板と半導体素子との熱膨張係数の差によって生じるストレスを緩和するとともに、メイン基板と半導体素子とを電気的に接続するために、メイン基板と半導体素子との間に、半導体素子と同一材料からなるシリコン基板を保持するシリコンインターポーザが開示されている（特許文献１）。
【０００５】
しかし、メイン基板と半導体素子との電気的接続のために、インターポーザの基本構造となるコア層と、その上下部の絶縁層に回路配線を設けなければならないため、インターポーザの全体の層数が増加して、製品の小型化および薄型化に不利に作用する。
【０００６】
また、各層の回路配線を介して電気的接続がなされるため、構造的に連結経路が長くなり、そのため、電気的性能の向上に限界がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】韓国公開特許第１０‐２００６‐００５０７９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、インターポーザを介して接続されるメイン基板と半導体素子との電気的特性を向上させ、且つ薄型化および小型化に有利なインターポーザ基板およびその製造方法を提供することにより、上述した問題を解決することを目的とする。
【課題を解決するための手段】
【０００９】
前記のような目的を果たすために導き出された本発明は、コア層およびこれを厚さ方向に貫通するスルーコアビア（Ｔｈｒｏｕｇｈ  Ｃｏｒｅ  Ｖｉａ;ＴＣＶ）と、前記コア層の両面に形成された回路配線および前記ＴＣＶの上下部面とそれぞれ接合するＴＣＶ上部パッドおよびＴＣＶ下部パッドと、前記コア層の一面に形成された前記ＴＣＶ上部パッドおよび回路配線を覆い、上面に回路配線が形成された上部絶縁層と、前記各層の上部絶縁層を貫通し、一端が前記ＴＣＶ上部パッドと接続するスタックビアと、前記コア層の他面に形成された前記ＴＣＶ下部パッドおよび回路配線を覆い、前記ＴＣＶ下部パッドを露出させる開口部が形成された下部絶縁層と、を含む、インターポーザ基板を提供する。
【００１０】
また、前記上部絶縁層は、少なくとも２層以上の複数層からなる、インターポーザ基板を提供する。
【００１１】
また、前記下部絶縁層に形成された開口部内に設けられて前記ＴＣＶ下部パッドと接続するはんだボールをさらに含み、前記はんだボールを介してメイン基板と電気的に接続する、インターポーザ基板を提供する。
【００１２】
また、前記スタックビアの直径は前記ＴＣＶの直径より小さいことを特徴とする、インターポーザ基板を提供する。
【００１３】
また、前記上部絶縁層の上面に形成された回路配線の表面粗さ（Ｒａ）は、前記コア層の両面に形成された回路配線の表面粗さ（Ｒａ）より小さいことを特徴とする、インターポーザ基板を提供する。
【００１４】
また、前記コア層および上部絶縁層に埋め込まれ（ｅｍｂｅｄｄｅｄ）、上面に形成された接続電極を介して外部素子と電気的に接続する半導体チップをさらに含む、インターポーザ基板を提供する。
【００１５】
前記インターポーザ基板を製造する方法として、本発明は、コア層を厚さ方向に貫通するＴＣＶを形成する段階と、前記コア層の一面に上部絶縁層をコーティングする段階と、前記ＴＣＶと接続し、スタックビアの構成となるブラインドビア（Ｂｌｉｎｄ  Ｖｉａ）を前記上部絶縁層に形成する段階と、ブラインドビアを含む前記上部絶縁層を所定の層数だけビルドアップ（Ｂｕｉｌｄ‐ｕｐ）するにあたり、各層のブラインドビアが一直線上に連結されるようにビルドアップする段階と、前記コア層の他面に下部絶縁層をコーティングし、前記下部絶縁層にＴＣＶを露出させる開口部を形成する段階と、を含む、インターポーザ基板の製造方法を提供する。
【００１６】
また、前記下部絶縁層にＴＣＶを露出させる開口部を形成する段階の後に、メイン基板との接続のためのはんだボールを前記開口部内に形成する段階をさらに含む、インターポーザ基板の製造方法を提供する。
【００１７】
また、前記上部絶縁層をコーティングする前に前記コア層の他面にカバーフィルムを貼り付け、上部絶縁層をコーティングしてから、前記下部絶縁層をコーティングする前に前記カバーフィルムを除去する段階をさらに含む、インターポーザ基板の製造方法を提供する。
【００１８】
また、前記ＴＣＶを形成する段階は、メカニカルドリル（ｍｅｃｈａｎｉｃａｌ  ｄｒｉｌｌ）またはレーザドリル（ｌａｓｅｒ  ｄｒｉｌｌ）を用いて、前記コア層を貫通するビアホールを形成した後、めっき工程により前記ビアホールの内部を金属充填することで行われる、インターポーザ基板の製造方法を提供する。
【００１９】
また、前記ブラインドビアを形成する段階は、フォトリソグラフィ（Ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）工法により、前記ブラインドビアが形成される位置の上部絶縁層にビアホールを形成する段階と、前記ビアホールの内壁を含む前記絶縁層の表面にシード層を形成する段階と、前記シード層上にフォトレジストパターンを貼り付ける段階と、前記シード層を引込線とし、電解めっきを行う段階と、前記フォトレジストパターンを剥離した後、フォトレジストパターンが貼り付けられた部位のシード層をエッチングする段階と、を含む、インターポーザ基板の製造方法を提供する。
【００２０】
また、前記ブラインドビアを含む前記上部絶縁層を所定の層数だけビルドアップ（Ｂｕｉｌｄ‐ｕｐ）した後、積層された上部絶縁層およびコア層を貫通するキャビティを加工し、前記キャビティ内に半導体チップを実装する段階をさらに含む、インターポーザ基板の製造方法を提供する。
【発明の効果】
【００２１】
本発明によれば、インターポーザの基本構造となるコア層に形成されたスルーコアビアが、別の回路配線を介さずにメイン基板に直接接合されることで、電気的信号を最短距離に維持することができ、これにより電気的特性を大幅に向上させることができる。
【００２２】
また、絶縁層にめっきされる回路配線を半導体作製工程により形成することで微細パターンを具現することができ、これにより薄型化を図ることができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施形態によるインターポーザ基板の断面図である。
【図２】本発明の他の実施形態によるインターポーザ基板の断面図である。
【図３】本発明のインターポーザ基板の製造方法を順に示すための工程図である。
【図４】本発明のインターポーザ基板の製造方法を順に示すための工程図である。
【図５】本発明のインターポーザ基板の製造方法を順に示すための工程図である。
【図６】本発明のインターポーザ基板の製造方法を順に示すための工程図である。
【図７】本発明のインターポーザ基板の製造方法を順に示すための工程図である。
【図８】本発明のインターポーザ基板の製造方法を順に示すための工程図である。
【図９】本発明のインターポーザ基板の製造方法を順に示すための工程図である。
【発明を実施するための形態】
【００２４】
本発明の利点および特徴、またそれらを果たす方法は、添付図面とともに詳細に後述される実施形態を参照すると明確になるであろう。しかし、本発明は以下で開示される実施形態に限定されず、相異なる多様な形態で具現されることができる。本実施形態は、本発明の開示が完全になるようにするとともに、本発明が属する技術分野において通常の知識を有する者に発明の範疇を完全に伝達するために提供することができる。
【００２５】
本明細書で用いられる用語は、実施形態を説明するためのものであり、本発明を限定しようとするものではない。本明細書で、単数型は文句で特別に言及しない限り複数型も含む。また、明細書で言及された構成要素、段階、動作および／または素子は一つ以上の他の構成要素、段階、動作および／または素子の存在または追加を排除しない。
【００２６】
以下、添付の図面を参照して、本発明の構成および作用効果についてより詳細に説明する。
【００２７】
図１は本発明の一実施形態によるインターポーザ基板の断面図である。なお、図面の構成要素は必ずしも縮尺によって図示されたものではない。例えば、本発明の実施形態を容易に理解するために、図面の一部の構成要素の大きさが他の構成要素より誇張されることがある。一方、各図面にわたり示された同一の参照符号は同一の構成要素を示し、図示の簡略化および明瞭化のために、図面は一般的な構成方式を図示しており、本発明の説明において実施形態の論議を不明瞭にすることを避けるために、公知の特徴および技術に関する詳細な説明を省略することがある。
【００２８】
図１を参照すると、本発明のインターポーザ基板１００は、コア層１１０と、前記コア層１１０の一面に形成された上部絶縁層１２０と、他面に形成された下部絶縁層１３０と、を基本構造として有する。
【００２９】
前記コア層１１０は、その上下部の各種構成を支持する基板であり、ガラスエポキシ樹脂、ビスマレイミドトリアジン（ＢＴ）樹脂、ポリイミド樹脂、フッ素系樹脂などの公知の樹脂の構成からなることができる。
【００３０】
前記コア層１１０の両面には、伝導性に優れたＮｉ、Ａｌ、Ｆｅ、Ｃｕ、Ｔｉ、Ｃｒ、Ａｕ、Ａｇ、Ｐｄのいずれか一つ以上の金属からなる回路配線１１２を形成することができる。
【００３１】
このような前記回路配線１１２は、その用途に応じて、接地領域を形成する接地回路、電源供給の手段となる電源回路、および電気的通路の役割をして信号を伝達する信号回路などになることができ、通常、コア層１１０に形成される回路配線１１２は、信号回路より多い金属量を有する電源回路または接地回路になることができる。
【００３２】
また、前記コア層１１０の所定の位置にはコア層１１０を厚さ方向に貫通するスルーコアビア（Ｔｈｒｏｕｇｈ  Ｃｏｒｅ  Ｖｉａ、以下、ＴＣＶ）１１１が形成されることができ、前記ＴＣＶ１１１が形成された位置のコア層１１０の両面に、ＴＣＶ１１１の上下部面とそれぞれ接合するＴＣＶ上部パッド１１１ａおよびＴＣＶ下部パッド１１１ｂを形成することができる。
【００３３】
前記ＴＣＶ１１１によって層間の電気的接続がなされ、このようなＴＣＶ１１１をはじめ、ＴＣＶ上部パッド１１１ａ、ＴＣＶ下部パッド１１１ｂ、および回路配線１１２は、通常の基板作製工程により形成することができ、これについては本発明のインターポーザ基板の製造方法において詳細に説明する。
【００３４】
前記コア層１１０の一面に形成された上部絶縁層１２０は、前記ＴＣＶ上部パッド１１１ａを含む回路配線１１２を覆い、前記コア層１１０の他面に形成された下部絶縁層１３０は、ＴＣＶ下部パッド１１１ｂを含む回路配線１１２を覆う。ここで、前記上部絶縁層１２０は、２層以上の複数層に積層されることができ、各層の上部絶縁層１２０の上面には、回路配線１２２および上部絶縁層１２０を貫通するブラインドビア１２１を形成することができる。
【００３５】
本発明のインターポーザ基板の製造方法において詳細に説明するが、前記ブラインドビア１２１をはじめ、回路配線１２２は、フォトリソグラフィ（Ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）工法を含む半導体作製工程により形成することができる。これにより、上部絶縁層１２０の上面の回路配線１２２を微細パターンに具現することができ、これにより、従来より多い回路配線を設計することができるので、前記下部絶縁層１３０に別の回路配線を設計する必要がなくなる。その結果、本発明のインターポーザ基板１００は非対称構造を有し、これにより、従来のインターポーザ基板に対して全体基板層数を減少させることで薄型化を図ることができ、また、工程数を減少させることで生産コストを下げることができる。
【００３６】
前記各層のブラインドビア１２１は、一直線上に連結されることでスタックビア（Ｓｔａｃｋ  Ｖｉａ）１２１´をなし、前記スタックビア１２１´の一端は前記ＴＣＶ上部パッド１１１ａに連結され、他端は外部素子２０、例えば、インターポーザ基板１００の上部のＩＣチップに連結することができる。
【００３７】
また、前記ＴＣＶ下部パッド１１１ｂは、はんだボール接続によりメイン基板１０と接続することができる。具体的に、前記下部絶縁層１３０には前記ＴＣＶ下部パッド１１１ｂを露出させる開口部が形成されており、これに導電性のはんだボール１３１を設けることができる。このように、本発明のインターポーザ基板１００を用いて外部素子２０とメイン基板１０を電気的に連結する場合、メイン基板１０は、別の回路配線を介さずに、前記はんだボール１３１を介してＴＣＶ１１１と直接接合することで、電気的信号を最短距離に維持することができる。これにより、電気的特性を大幅に向上させることができる。
【００３８】
一方、上述したとおり、前記ＴＣＶ１１１は、基板作製工程により形成され、前記スタックビア１２１´は、半導体作製工程により形成されるため、前記スタックビア１２１´の直径は前記ＴＣＶ１１１よりも小さくすることができる。このように、前記スタックビア１２１´の直径がＴＣＶ１１１より小さい場合、回路配線の設計自由度を高めることができ、また、高い工程マージンが得られるという利点がある。
【００３９】
また、前記ＴＣＶ１１１とスタックビア１２１´との作製工程の差により、前記ＴＣＶ１１１を形成する際に、ともに形成されるコア層１１０の両面の回路配線１１２と、スタックビア１２１´を形成する際に、ともに形成される上部絶縁層１２０の上面の回路配線１２２は、互いに異なる表面粗さ（Ｒａ）を有するように形成することができる。
【００４０】
具体的に、それぞれの工程により、前記コア層１１０の両面の回路配線１１２と、上部絶縁層１２０の上面の回路配線１２２の表面粗さ（Ｒａ）は、それぞれ３００ｎｍ〜６００ｎｍと、１ｎｍ〜１０ｎｍの範囲内で定められ、そのため、上部絶縁層１２０の上面の回路配線１２２の表面粗さ（Ｒａ）は、前記コア層１１０の両面の回路配線１１２より小さく形成することができる。
【００４１】
上述したとおり、回路配線は、その用途に応じて、接地回路と、電源回路と、信号回路とに分けられ、通常、コア層１１０には、信号回路より多い金属量を有する電源回路または接地回路が設けられ、上部絶縁層１２０には、信号回路の回路配線が設けられるが、信号回路は、表面粗さが大きい場合に表面の凹凸部分がアンテナの役割を行うため、ＲＦ特性などの電気的特性が低下することがある。したがって、本発明のように、前記コア層１１０の両面の回路配線１１２の表面粗さに対して、上部絶縁層１２０に形成される回路配線１２２の表面粗さを最小化した場合、電気的特性において有利な効果を奏することができる。
【００４２】
図２は本発明の他の実施形態によるインターポーザ基板１００の断面図であり、本発明のインターポーザ基板１００は、前記コア層１１０および上部絶縁層１２０に埋め込まれる（ｅｍｂｅｄｄｅｄ）半導体チップ１４０をさらに含むことができる。
【００４３】
前記半導体チップ１４０の上面には接続電極１４１が形成されており、これを介して前記半導体チップ１４０は、外部素子２０、例えば、インターポーザ基板１００の上部のＩＣチップと電気的に接続することができる。
【００４４】
これにより、従来のインターポーザに実装される二つの半導体チップは、インターポーザ内部の回路配線を介して電気的接続がなされる反面、本発明のインターポーザ基板１００に埋め込まれた半導体チップ１４０は、インターポーザ基板１００の上部の外部素子２０と接続電極１４１を介して直接接合することで電気的信号を最短距離に維持することができ、その結果、電気的特性を大幅に向上させることができる。
【００４５】
以下、本発明のインターポーザ基板の製造方法について説明する。
【００４６】
図３から図９は本発明のインターポーザ基板の製造方法を順に示す工程図であり、先ず、図３のように、前記コア層１１０が用意されると、コア層１１０を厚さ方向に貫通するＴＣＶ１１１を形成する。これは、基板作製工程でのように、コア層１１０の所定の位置に、メカニカルドリル（ｍｅｃｈａｎｉｃａｌ  ｄｒｉｌｌ）またはレーザドリル（ｌａｓｅｒ  ｄｒｉｌｌ）を用いてビアホールを形成した後、めっき工程により前記ビアホールの内部を金属充填することで行うことができる。ここで、めっき工程の際に前記ＴＣＶ上部パッド１１１ａ、ＴＣＶ下部パッド１１１ｂ、および回路配線１１２をともにめっきすることができる。
【００４７】
このようにＴＣＶ１１１が形成されると、前記コア層１１０の一面に上部絶縁層１２０をコーティングするが、この際、図４のように、上部絶縁層１２０をコーティングする前に、前記コア層１１０の他面にカバーフィルム３０を貼り付ける。前記カバーフィルム３０は、前記コア層１１０の他面に絶縁材がコーティングされないようにするためのものであり、上部絶縁層１２０をコーティングしてから、下部絶縁層１３０をコーティングする前に除去することができる。
【００４８】
カバーフィルム３０が貼り付けられると、テープキャスティング（ｔａｐｅ  ｃａｓｔｉｎｇ）方式やスピンコーティング（ｓｐｉｎ  ｃｏａｔｉｎｇ）方式、その他、インクジェットプリンティング（ｉｎｋｊｅｔ  ｐｒｉｎｔｉｎｇ）方式などの様々なコーティング方式を用いて上部絶縁層１２０を形成した後（図５）、これにスタックビア１２１´を構成するブラインドビア１２１を含む回路配線１２２を形成する（図６）。
【００４９】
これは、ＴＣＶ１１１の作製とは異なり、半導体作製工程として行うことができる。すなわち、フォトリソグラフィ（Ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）工法で、ブラインドビア１２１が形成される位置の上部絶縁層１２０にビアホールを形成し、前記ビアホールの内壁を含む上部絶縁層１２０の表面にシード層を形成する。次に、前記シード層上にブラインドビア１２１および回路配線１２２に対応するフォトレジストパターンを貼り付け、前記シード層を引込線とし、電解めっきを行う。次に、フォトレジストパターンを剥離し、フォトレジストパターンが貼り付けられた部位のシード層をエッチングして、ブラインドビア１２１および回路配線１２２を完成することができる。
【００５０】
また、前記過程を繰り返して行い、図７のように、前記ブラインドビア１２１を含む上部絶縁層１２０を、所望の所定の層数だけビルドアップ（Ｂｕｉｌｄ‐ｕｐ）することができる。この際、各層のブラインドビア１２１を一直線上に連結してスタックビア１２１´を形成する。
【００５１】
このように上部絶縁層１２０が完成されると、図８のように、前記カバーフィルム３０を除去し、前記コア層１１０の他面にＴＣＶ下部パッド１１１ｂを含む回路配線１１２を覆う下部絶縁層１３０をコーティングした後、前記下部絶縁層１３０にＴＣＶ下部パッド１１１ｂを露出させる開口部１３０ａを形成する。
【００５２】
また、前記開口部１３０ａ内にはんだボール１３１を形成して、図８のインターポーザ基板１００をメイン基板１０と電気的に接続し、外部素子２０もまたはんだボール接合により、インターポーザ基板１００に連結して、図９のパッケージ基板を完成することができる。
【００５３】
一方、前記ブラインドビア１２１を含む上部絶縁層１２０を所定の層数だけビルドアップした後、積層された上部絶縁層１２０およびコア層１１０を貫通するキャビティを加工し、前記キャビティ内に半導体チップ１４０を実装する工程をさらに行い、図２のインターポーザ基板を製造してもよい。
【００５４】
以上の詳細な説明は本発明を例示するものである。また、上述の内容は本発明の好ましい実施形態を示して説明するものに過ぎず、本発明は、様々な相違する組み合わせ、変更および環境において用いることができる。本明細書に開示された発明の概念の範囲、述べた開示内容と均等な範囲および／または当業界の技術または知識の範囲内で変更または修正が可能である。上述の実施形態は本発明を実施するにおいて最善の状態を説明するためのものであり、本発明のような他の発明を用いるにおいて当業界に公知された他の状態での実施、また発明の具体的な適用分野および用途で要求される多様な変更も可能である。従って、以上の発明の詳細な説明は開示された実施状態に本発明を制限しようとする意図ではない。また、添付された請求範囲は他の実施状態も含むと解釈されるべきであろう。
【符号の説明】
【００５５】
１００  本発明のインターポーザ基板
１１０  コア層
１１１  ＴＣＶ
１１１ａ  ＴＣＶ上部パッド
１１１ｂ  ＴＣＶ下部パッド
１１２、１２２  回路配線
１２０  上部絶縁層
１２１  ブラインドビア
１２１´  スタックビア
１３０  下部絶縁層
１４０  半導体チップ
１４１  接続電極
１３１  はんだボール
１０  メイン基板
２０  外部素子
３０  カバーフィルム
【図１】
2015041773.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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