(57)【要約】【課題】裏面発光解析を短時間に、かつ正確に行うことができる半導体装置を提供する。【解決手段】裏面発光解析法において、ＰＩＰ容量素子Ａ，Ｂ，Ｃを不良箇所の位置を認識する位置認識パターンとして用いる。ＰＩＰ容量素子Ａ，Ｂ，Ｃは、下部電極ＤＥと、上部電極ＵＥと、下部電極ＤＥと上部電極ＵＥとに挟まれた容量絶縁膜とから構成され、ＰＩＰ容量素子Ａ，Ｂ，Ｃのそれぞれの平面視における形状が互いに異なっている。また、ＰＩＰ容量素子Ａ，Ｂ，Ｃは、平面視において三角形の頂点に配置されており、この三角形の各角部の内角は９０度未満の鋭角である。また、ＰＩＰ容量素子Ａ，Ｂ，Ｃは、赤外線を用いた顕微鏡による半導体装置の裏面観察において、５０倍の倍率で裏面観察画像を１視野で観察することのできる範囲に配置される。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板上に、下部電極と上部電極とを重ね合わせた平面視における形状が互いに異なる第１容量素子、第２容量素子、および第３容量素子を有し、
前記第１容量素子、前記第２容量素子、および前記第３容量素子は、三角形の頂点にそれぞれ位置しており、
前記三角形の各角部の内角は９０度未満の角度である、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
赤外線を用いた顕微鏡による裏面観察において、前記第１容量素子、前記第２容量素子、および前記第３容量素子は、５０倍の倍率で１視野に入る範囲に配置される、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記三角形の一辺の長さは、１００μｍ以上、２４０μｍ以下である、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第１容量素子の容量面積と、前記第２容量素子の容量面積と、前記第３容量素子の容量面積とは同じである、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第１容量素子、前記第２容量素子、および前記第３容量素子の一部または全部は、回路動作に寄与しないダミー容量素子である、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記第１容量素子、前記第２容量素子、および前記第３容量素子は、第１導電膜からなる前記下部電極と、第２導電膜からなる前記上部電極と、前記下部電極と前記上部電極との間に形成された容量絶縁膜と、から構成される、半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記第１容量素子、前記第２容量素子、および前記第３容量素子は、前記半導体基板からなる前記下部電極と、導電膜からなる前記上部電極と、前記下部電極と前記上部電極との間に形成された容量絶縁膜と、から構成される、半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記半導体基板上に、前記三角形の頂点にそれぞれ位置する前記第１容量素子、前記第２容量素子、および前記第３容量素子が、前記半導体基板上に繰り返して複数配置されている、半導体装置。
【請求項９】
半導体基板上に、第１容量素子、第２容量素子、第３容量素子、および第４容量素子を有し、
前記第１容量素子、前記第２容量素子、前記第３容量素子、および第４容量素子は、四角形の頂点にそれぞれ位置しており、
前記第１容量素子の平面視における形状と、前記第２容量素子の平面視における形状とは同じであるが、
前記第１容量素子の平面視における形状と、前記第３容量素子の平面視における形状および前記第４容量素子の平面視における形状とは異なる、半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記第３容量素子の平面視における形状と、前記第４容量素子の平面視における形状とが同じである、半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記第１容量素子と前記第２容量素子とは、前記四角形の一方の対角に配置され、前記第３容量素子と前記第４容量素子とは、前記四角形の他方の対角に配置される、半導体装置。
【請求項１２】
請求項９記載の半導体装置において、
前記四角形の頂点にそれぞれ位置する前記第１容量素子、前記第２容量素子、前記第３容量素子、および前記第４容量素子が、前記半導体基板上に複数配置されており、
前記第３容量素子の平面視における形状と、前記第４容量素子の平面視における形状とが同じである構成の前記四角形と、
前記第３容量素子の平面視における形状と、前記第４容量素子の平面視における形状とが異なる構成の前記四角形と、を含む、半導体装置。
【請求項１３】
請求項９記載の半導体装置において、
赤外線を用いた顕微鏡による裏面観察において、前記第１容量素子、前記第２容量素子、前記第３容量素子、および前記第４容量素子は、５０倍の倍率で１視野に入る範囲に配置される、半導体装置。
【請求項１４】
請求項９記載の半導体装置において、
前記四角形の一辺の長さは、１００μｍ以上、２４０μｍ以下である、半導体装置。
【請求項１５】
請求項９記載の半導体装置において、
前記第１容量素子の容量面積と、前記第２容量素子の容量面積と、前記第３容量素子の容量面積と、前記第４容量素子の容量面積とは同じである、半導体装置。
【請求項１６】
請求項９記載の半導体装置において、
前記第１容量素子、前記第２容量素子、前記第３容量素子、および前記第４容量素子の一部または全部は、回路動作に寄与しないダミー容量素子である、半導体装置。
【請求項１７】
請求項９記載の半導体装置において、
前記第１容量素子、前記第２容量素子、前記第３容量素子、および前記第４容量素子は、第１導電膜からなる下部電極と、第２導電膜からなる上部電極と、前記下部電極と前記上部電極との間に形成された容量絶縁膜と、から構成される、半導体装置。
【請求項１８】
請求項９記載の半導体装置において、
前記第１容量素子、前記第２容量素子、前記第３容量素子、および前記第４容量素子は、前記半導体基板からなる下部電極と、導電膜からなる上部電極と、前記下部電極と前記上部電極との間に形成された容量絶縁膜と、から構成される、半導体装置。
【請求項１９】
請求項９記載の半導体装置において、
前記半導体基板上に、前記四角形の頂点にそれぞれ位置する前記第１容量素子、前記第２容量素子、および前記第３容量素子が、前記半導体基板上に繰り返して複数配置されている、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、例えば半導体装置の裏面側から半導体装置の不良箇所を観察する半導体装置の不良解析に好適に利用できるものである。
【背景技術】
【０００２】
例えば特開２００２−１３４６５６号公報（特許文献１）には、ＩＣチップを搭載したパッケージ基板を裏面から除去して開口を開けた後、ＩＣチップをテスト基板に装着し、通電して作動させ、フォトエミッション解析方法により不良の原因を検査、解析する方法が記載されている。
【０００３】
また、第２５回半導体ワークショップ講演資料（非特許文献１）には、半導体デバイスの裏面に非コヒーレント光を照射し、その反射光を計測することにより、半導体デバイスの動作状態を観察する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−１３４６５６号公報
【非特許文献】
【０００５】
【非特許文献１】第２５回半導体ワークショップ講演資料、光による故障解析技術「光プロービングによる動作解析ＥＯＰ／ＥＯＦＭ」、２０１３年６月１９日
【発明の概要】
【発明が解決しようとする課題】
【０００６】
高集積化が進む半導体装置においては、３層以上の金属配線を用いる多層配線構造が一般的となっている。このため、半導体装置の表面側からの半導体素子の発光解析が難しくなっており、半導体装置の裏面側からの半導体素子の発光解析が行われている。しかし、裏面側からの観察では、半導体装置の不良箇所の位置を特定することが容易ではなく、半導体装置の不良解析に多大の解析時間を要するという課題がある。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態によれば、裏面発光解析法において、半導体基板上に形成された平面視における形状が互いに異なる第１容量素子、第２容量素子、および第３容量素子を不良箇所の位置を認識する位置認識パターンとして用いる。第１容量素子、第２容量素子、および第３容量素子は、平面視において三角形の頂点に配置され、この三角形の各角部の内角は９０度未満の鋭角である。また、第１容量素子、第２容量素子、および第３容量素子は、赤外線を用いた顕微鏡による半導体装置の裏面観察において、５０倍の倍率で裏面観察画像を１視野で観察することができる範囲に配置される。
【発明の効果】
【０００９】
一実施の形態によれば、裏面発光解析を短時間に、かつ正確に行うことができる半導体装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】赤外線を用いた顕微鏡により５０倍の倍率で観察された半導体装置の不良箇所の裏面観察画像を、４倍に引き延ばした画像図である。
【図２】実施の形態１による半導体装置の構成の一例を説明する半導体装置の平面図である。
【図３】実施の形態１による位置認識パターンの配置の一例を説明する位置認識パターンの平面図および配置図である。
【図４】実施の形態１による位置認識パターンの構造の一例を説明するメモリセルおよび位置認識パターンの要部断面図である。
【図５】実施の形態２による位置認識パターンの配置の一例を説明する位置認識パターンの配置図である。
【図６】実施の形態３による位置認識パターンの配置の一例を説明する位置認識パターンの配置図である。
【発明を実施するための形態】
【００１１】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１２】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１３】
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１４】
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本実施の形態を図面に基づいて詳細に説明する。
【００１６】
まず、本実施の形態による半導体装置の構成がより明確になると思われるため、本発明者らが行った半導体装置の裏面側からの発光解析法およびその課題について説明する。
【００１７】
近年、高集積化が進む半導体装置においては、３層以上の金属配線を用いる多層配線構造が一般的となっているため、半導体素子の光学的な情報を半導体装置の表面側から取得することが難しい。そこで、例えば前述の非特許文献１に記載されているように、半導体装置の裏面側から半導体素子の光学的な情報を取得する裏面発光解析法が提案されている。
【００１８】
本発明者らは、半導体装置の不良解析に裏面発光解析法を採用している。例えば半導体装置を駆動させて半導体装置の裏面に光を照射し、その反射光を測定することによって、半導体素子の不良の有無を検出している。不良波形が測定された場合は、その不良波形が測定された場所を裏面観察により特定し、不良解析を行う。不良箇所の位置は、光学像と半導体装置の裏面画像とを合成させることによって特定することができる。
【００１９】
ところで、半導体装置の基板の材料としては、一般にシリコンが用いられる。そのため、半導体装置の裏面観察には、シリコンを透過する赤外線が用いられる。赤外線を用いた顕微鏡による半導体装置の裏面観察では、その分解能から５０倍の倍率で鮮明な裏面観察画像を１視野で得ることができる。
【００２０】
しかし、半導体装置の高集積化に伴い、半導体素子が微細化しており、不良箇所の位置を特定するためには、赤外線を用いた顕微鏡により５０倍の倍率で得られた裏面観察画像をさらに引き延ばす、デジタルズームをする必要がある。しかし、どれだけ裏面観察画像を引き延ばしても、赤外線を用いた顕微鏡の分解能以下の微細な対象を鮮明に見ることはできない。
【００２１】
図１に、赤外線を用いた顕微鏡により５０倍の倍率で観察された半導体装置の不良箇所の裏面観察画像を、４倍に引き延ばした画像図の一例を示す。
【００２２】
図１に示すように、赤外線を用いた顕微鏡により５０倍の倍率で観察された裏面観察画像を４倍に引き延ばした画像は鮮明ではなく、不良箇所（図１中に＋印で示す箇所）を認識することが難しい。このため、不良箇所の位置を探し出すのに多大な時間を要してしまう。また、同様の形状のパターンが複数配置されていると、不良箇所の取り違えが起こり、誤った不良解析が行われることもある。そこで、不良箇所の位置を容易に、かつ正確に探し出すことのできる手法が期待されている。
【００２３】
なお、赤外線を用いた顕微鏡よりも分解能が高い電子顕微鏡を用いれば、赤外線を用いた顕微鏡では観察できない微細な半導体素子を観察することは可能である。しかし、電子線はシリコンを透過しないため、電子顕微鏡を用いて半導体装置を裏面側から観察しても、半導体素子を見ることはできない。
【００２４】
（実施の形態１）
実施の形態１による半導体装置の内部構成の一例を、図２を用いて説明する。図２は半導体装置の構成の一例を説明する半導体装置の平面図である。
【００２５】
半導体装置Ｃ１は、例えばメモリ回路Ｃ２、プロセッサ回路Ｃ３、周辺回路Ｃ４、および入出力回路（Input/Output：Ｉ／Ｏ）回路Ｃ５などの複数の回路により構成されている。
【００２６】
メモリ回路Ｃ２ではデータおよびプログラムが記録され、プロセッサ回路Ｃ３ではデータの演算処理および制御処理が行われ、メモリ回路Ｃ２とプロセッサ回路Ｃ３との間で、データまたはプログラムの授受が行われる。また、プロセッサ回路Ｃ３と入出力回路Ｃ５との間でデータの授受が行われ、入出力回路Ｃ５を介して周辺装置へデータが送受信される。また、メモリ回路Ｃ２、プロセッサ回路Ｃ３、および周辺回路Ｃ４へは、入出力回路Ｃ５を介して回路動作に必要な電圧が信号として断続的に供給される。
【００２７】
プロセッサ回路Ｃ３および周辺回路Ｃ４には、複数のＰＩＰ（Polysilicon Insulator Polysilicon）容量素子ＣＰが配置されている。ＰＩＰ容量素子ＣＰは、入出力回路Ｃ５から供給される電圧の揺れを防止するために設けられており、極性による容量変化が少ないという利点がある。
【００２８】
平面視におけるＰＩＰ容量素子ＣＰの面積は、メモリ回路Ｃ２、プロセッサ回路Ｃ３、および周辺回路Ｃ４に形成された他の半導体素子、例えば電界効果トランジスタの面積よりも大きい。そのため、赤外線を用いた顕微鏡により観察される半導体装置の裏面観察画像において、２０倍〜５０倍の倍率であっても、ＰＩＰ容量素子ＣＰの位置を正確に認識することができる。
【００２９】
そこで、実施の形態１では、裏面発光解析法において、このＰＩＰ容量素子ＣＰを不良箇所の位置を認識する位置認識パターンとして用いる。すなわち、このＰＩＰ容量素子ＣＰを不良箇所の位置を特定する際の目印として用いる。目印としてＰＩＰ容量素子ＣＰを用いることにより、不良箇所のおおまかな位置を把握することができる。さらに、不良箇所の位置を特定するために、赤外線を用いた顕微鏡により５０倍の倍率で観察された裏面観察画像を引き延ばしても、目印に用いたＰＩＰ容量素子ＣＰと不良箇所との位置関係から、不良箇所の位置を容易に、かつ正確に探し出すことができる。
【００３０】
ただし、複数のＰＩＰ容量素子ＣＰがランダムに配置され、また、隣り合うＰＩＰ容量素子ＣＰの位置が離れすぎていると、ＰＩＰ容量素子ＣＰは不良箇所の位置認識パターンとして機能しなくなる。また、不良箇所の位置認識パターンとしての機能を高めるために、多数のＰＩＰ容量素子ＣＰを配置すると、プロセッサ回路Ｃ３および周辺回路Ｃ４などの動作回路のレイアウトに支障をきたす。そこで、一定の規則性を持たせて複数のＰＩＰ容量素子ＣＰを配置し、かつ、所定の領域内に複数のＰＩＰ容量素子ＣＰを配置する。
【００３１】
次に、実施の形態１による位置認識パターンの配置の一例を、図３に示す位置認識パターンの平面図および配置図を用いて説明する。
【００３２】
まず、３種類のＰＩＰ容量素子Ａ，Ｂ，Ｃの平面形状について説明する。
【００３３】
位置認識パターンとして、３種類のＰＩＰ容量素子Ａ，Ｂ，Ｃを用いる。位置認識パターンとして用いる３種類のＰＩＰ容量素子Ａ，Ｂ，Ｃは、下部電極ＤＥと、下部電極ＤＥの一部と重なるように形成された上部電極ＵＥと、下部電極ＤＥと上部電極ＵＥとに挟まれた容量絶縁膜（図示は省略）と、から構成される。下部電極ＤＥおよび上部電極ＵＥは、例えば多結晶シリコン膜などからなる。容量絶縁膜は、例えば酸化シリコン膜、窒化シリコン膜、酸化シリコン膜と窒化シリコン膜とが順に積層されたＯＮ（Oxide-Nitride）膜、または酸化シリコン膜と窒化シリコン膜と酸化シリコン膜とが順に積層されたＯＮＯ（Oxide-Nitride-Oxide）膜などからなる。
【００３４】
さらに、３種類のＰＩＰ容量素子Ａ，Ｂ，Ｃの平面形状が、平面視において互いに異なっている。例えばＰＩＰ容量素子Ａは、第１方向に長い長方形の下部電極ＤＥと、第１方向と直交する第２方向に長い長方形の上部電極ＵＥとを有している。ＰＩＰ容量素子Ｂは、第２方向に長い長方形の下部電極ＤＥと、第１方向に長い長方形の上部電極ＵＥとを有している。ＰＩＰ容量素子Ｃは、第１方向に長い長方形の下部電極ＤＥと、正方形の上部電極ＵＥとを有している。
【００３５】
３種類のＰＩＰ容量素子Ａ，Ｂ，Ｃのそれぞれは、動作回路に組み込まれて、実際に回路動作に寄与する容量素子であってもよく、または、回路動作に寄与しないダミーの容量素子であってもよい。また、３種類のＰＩＰ容量素子Ａ，Ｂ，Ｃのそれぞれの容量面積、すなわち上部電極ＵＰと下部電極ＤＥとが重なっている面積は互いに異なってもよいが、動作回路に組み込まれる場合には、同じであることが望ましい。
【００３６】
次に、３種類のＰＩＰ容量素子Ａ，Ｂ，Ｃの配置について説明する。
【００３７】
ＰＩＰ容量素子Ａと、ＰＩＰ容量素子Ｂと、ＰＩＰ容量素子Ｃとは、平面視において三角形の頂点に配置されており、この三角形の各角部の内角は９０度未満の鋭角である。三角形の各角部の内角を９０度未満とすることにより、三角形の各角部の内角を９０度以上とした場合と比べて、１視野のなかで３種類のＰＩＰ容量素子Ａ，Ｂ，Ｃを互いに広く分布させることができるので、位置認識マークとしての機能をより発揮させることができる。
【００３８】
また、図３には、ＰＩＰ容量素子Ａと、ＰＩＰ容量素子Ｂと、ＰＩＰ容量素子Ｃとからなる三角形が正三角形となるように、３種類のＰＩＰ容量素子Ａ，Ｂ，Ｃは配置されているが、これに限定されるものではない。例えば二等辺三角形でもよく、または、ＰＩＰ容量素子ＡとＰＩＰ容量素子Ｂとの距離、ＰＩＰ容量素子ＢとＰＩＰ容量素子Ｃとの距離、およびＰＩＰ容量素子ＣとＰＩＰ容量素子Ａとの距離を互いに異なる寸法としてもよい。
【００３９】
また、３種類のＰＩＰ容量素子Ａ，Ｂ，Ｃは、赤外線を用いた顕微鏡による半導体装置の裏面観察において、５０倍の倍率で鮮明な裏面観察画像を１視野で得ることができる範囲に配置される。例えば三角形の一辺の長さ、すなわち、隣り合うＰＩＰ容量素子ＡとＰＩＰ容量素子Ｂとの距離、隣り合うＰＩＰ容量素子ＢとＰＩＰ容量素子Ｃとの距離、および隣り合うＰＩＰ容量素子ＣとＰＩＰ容量素子Ａとの距離は、１００μｍ以上、２４０μｍ以下の範囲に設定される。
【００４０】
また、三角形の頂点に配置される３種類のＰＩＰ容量素子Ａ，Ｂ，Ｃは、繰り返して配置することもできる。この場合、隣り合うＰＩＰ容量素子は、必ず互いに異なる種類のＰＩＰ容量素子が配置される。例えばＰＩＰ容量素子Ａと隣り合う６個のＰＩＰ容量素子は、ＰＩＰ容量素子ＢまたはＰＩＰ容量素子Ｃである。同様に、ＰＩＰ容量素子Ｂと隣り合う６個のＰＩＰ容量素子は、ＰＩＰ容量素子ＣまたはＰＩＰ容量素子Ａであり、ＰＩＰ容量素子Ｃと隣り合う６個のＰＩＰ容量素子は、ＰＩＰ容量素子ＡまたはＰＩＰ容量素子Ｂである。このように配置することにより、３種類のＰＩＰ容量素子Ａ，Ｂ，Ｃが繰り返し配置されても、目印となるＰＩＰ容量素子の位置を把握することが容易である。
【００４１】
次に、実施の形態１による位置認識パターンの構造の一例を、図４に示すメモリセルおよび位置認識パターンの要部断面図を用いて説明する。ここでは、一例として、メモリ回路（例えば前述の図２を用いて説明した半導体装置のメモリ回路Ｃ２）に形成されるメモリセルが、スプリットゲート構造のＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）型不揮発性メモリセルである場合の位置認識パターンについて説明する。
【００４２】
まず、不揮発性メモリセルの構造について説明する。なお、以下の説明では、電界効果トランジスタを代表するＭＩＳ電界効果トランジスタ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳＦＥＴ）をＭＩＳトランジスタと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳトランジスタと略す。
【００４３】
半導体基板ＳＵＢは、例えばｐ型の単結晶シリコンからなり、その主面の活性領域に不揮発性メモリセルの選択用ｎＭＩＳトランジスタＱｃとメモリ用ｎＭＩＳトランジスタＱｍとが配置されている。
【００４４】
この不揮発性メモリセルのドレイン領域Ｄｒｍは、例えば相対的に低濃度のｎ型の半導体領域ＤＬと、相対的に高濃度のｎ型の半導体領域ＤＨとを有している。また、この不揮発性メモリセルのソース領域Ｓｒｍは、例えば相対的に低濃度のｎ型の半導体領域ＳＬと、相対的に高濃度のｎ型の半導体領域ＳＨとを有している。
【００４５】
ドレイン領域Ｄｒｍとソース領域Ｓｒｍとの間の半導体基板ＳＵＢの主面上には、選択用ｎＭＩＳトランジスタＱｃの選択ゲート電極ＣＧと、メモリ用ｎＭＩＳトランジスタＱｍのメモリゲート電極ＭＧとが隣接して形成されており、メモリゲート電極ＭＧは、選択ゲート電極ＣＧの片側面にサイドウォール状に形成されている。選択ゲート電極ＣＧは第１導電膜ＣＦ１、例えばｎ型の多結晶シリコン膜からなる。また、メモリゲート電極ＭＧは第２導電膜ＣＦ２、例えばｎ型の多結晶シリコン膜からなる。
【００４６】
選択ゲート電極ＣＧの上面には、絶縁膜ＩＬ１が形成されている。絶縁膜ＩＬ１は、半導体基板ＳＵＢの主面上に形成した第１導電膜ＣＦ１を加工して選択ゲート電極ＣＧを形成する際のハードマスクとして機能する。また、メモリゲート電極ＭＧ、ソース領域Ｓｒｍ、およびドレイン領域Ｄｒｍのそれぞれの上面には、これらの低抵抗化を図るために、例えばニッケルシリサイド（ＮｉＳｉ）膜またはコバルトシリサイド（ＣｏＳｉ２）膜などからなるシリサイド膜ＳＩＬ１が形成されている。
【００４７】
なお、選択ゲート電極ＣＧの上面に絶縁膜ＩＬ１を形成しない態様であってもよい。この場合は、選択ゲート電極ＣＧの上面にもシリサイド膜ＳＩＬ１が形成されて、選択ゲート電極ＣＧの低抵抗化を図ることができる。
【００４８】
選択ゲート電極ＣＧと半導体基板ＳＵＢの主面との間には、第１ゲート絶縁膜ＧＩ１が形成されている。第１ゲート絶縁膜ＧＩ１は、例えば酸化シリコン膜または酸化ハフニウム（ＨｆＳｉＯＮ）膜などの高誘電率膜からなる。
【００４９】
第１ゲート絶縁膜ＧＩ１の下の半導体基板ＳＵＢの主面には、ｐ型の半導体領域ＰＲが形成されている。ｐ型の半導体領域ＰＲは、選択用ｎＭＩＳトランジスタＱｃのチャネル形成用の半導体領域であり、ｐ型の半導体領域ＰＲにより選択用ｎＭＩＳトランジスタＱｃのしきい値電圧が所定の値に設定されている。
【００５０】
メモリゲート電極ＭＧは、第２ゲート絶縁膜ＧＩ２を介して選択ゲート電極ＣＧの側面に設けられている。また、第２ゲート絶縁膜ＧＩ２を介して半導体基板ＳＵＢの主面上にメモリゲート電極ＭＧが配置されている。
【００５１】
選択ゲート電極ＣＧとメモリゲート電極ＭＧとを絶縁する第２ゲート絶縁膜ＧＩ２は、例えば酸化シリコン膜ＩＬｂ、電荷蓄積層ＣＳＬ、および酸化シリコン膜ＩＬｔからなる積層膜により構成される。酸化シリコン膜ＩＬｂ，ＩＬｔに代えて、窒素を含んだ酸化シリコン膜を使用してもよい。
【００５２】
電荷蓄積層ＣＳＬは、トラップ準位を有する絶縁膜として、例えば窒化シリコン膜からなる。トラップ準位を有する絶縁膜は、窒化シリコン膜に限らず、例えば酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜、または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を使用してもよい。電荷蓄積層ＣＳＬとしてトラップ準位を有する絶縁膜を使用する場合、電荷は絶縁膜に形成されているトラップ準位に捕獲されることにより、絶縁膜中に電荷が蓄積される。
【００５３】
選択ゲート電極ＣＧの片側面（メモリゲート電極ＭＧと反対側の側面、ドレイン領域Ｄｒｍ側の側面）およびメモリゲート電極ＭＧの片側面（選択ゲート電極ＣＧと反対側の側面、ソース領域Ｓｒｍ側の側面）にはそれぞれ、絶縁膜からなるサイドウォールＳＷ１が形成されている。
【００５４】
第２ゲート絶縁膜ＧＩ２の下、ｐ型の半導体領域ＰＲとソース領域Ｓｒｍとの間の半導体基板ＳＵＢの主面には、ｎ型の半導体領域ＮＲが形成されている。ｎ型の半導体領域ＮＲは、メモリ用ｎＭＩＳトランジスタＱｍのチャネル形成用の半導体領域であり、ｎ型の半導体領域ＮＲによりメモリ用ｎＭＩＳトランジスタＱｍのしきい値電圧が所定の値に設定されている。
【００５５】
不揮発性メモリセルは、層間絶縁膜ＩＬ２により覆われており、層間絶縁膜ＩＬ２にはドレイン領域Ｄｒｍに達するコンタクトホールＣＮＴ１が形成されている。層間絶縁膜ＩＬ２は、例えば窒化シリコン膜Ｉａおよび酸化シリコン膜Ｉｂからなる積層膜によって構成される。ドレイン領域Ｄｒｍには、コンタクトホールＣＮＴ１内に埋め込まれたプラグＰＬＧ１を介して第１層目の配線Ｍ１が接続されている。プラグＰＬＧ１は、例えばバリア膜に包まれるように形成されたタングステン膜またはアルミニウム膜などによって構成される。
【００５６】
次に、ＰＩＰ容量素子ＣＰの構造について説明する。
【００５７】
半導体基板ＳＵＢの主面には、活性領域を囲むように絶縁膜からなる分離部ＳＴＩが形成されている。この分離部ＳＴＩの上にＰＩＰ容量素子ＣＰが形成されている。
【００５８】
ＰＩＰ容量素子ＣＰは、下部電極ＤＥと、下部電極ＤＥの一部と重なるように形成された上部電極ＵＥと、下部電極ＤＥと上部電極ＵＥとに挟まれた容量絶縁膜ＣＩＬと、から構成される。
【００５９】
下部電極ＤＥは、不揮発性メモリセルの選択ゲート電極ＣＧを構成する第１導電膜ＣＦ１からなり、例えばｎ型の多結晶シリコン膜である。また、上部電極ＵＥは、不揮発性メモリセルのメモリゲート電極ＭＧを構成する第２導電膜ＣＦ２からなり、例えばｎ型の多結晶シリコン膜である。すなわち、下部電極ＤＥと不揮発性メモリセルの選択ゲート電極ＣＧとは同一層であり、上部電極ＵＥと不揮発性メモリセルのメモリゲート電極ＭＧとは同一層である。
【００６０】
また、容量絶縁膜ＣＩＬは、不揮発性メモリセルの第２ゲート絶縁膜ＧＩ２を構成する絶縁膜からなり、例えば酸化シリコン膜ＩＬｂ、電荷蓄積層ＣＳＬ、および酸化シリコン膜ＩＬｔからなる積層膜である。すなわち、容量絶縁膜ＣＩＬと不揮発性メモリセルの第２ゲート絶縁膜ＧＩ２とは同一層である。
【００６１】
上部電極ＵＥの側面および上部電極ＵＥに覆われていない下部電極ＤＥの側面には、絶縁膜からなるサイドウォールＳＷ２が形成されている。このサイドウォールＳＷ２は、不揮発性メモリセルの選択ゲート電極ＣＧの片側面およびメモリゲート電極ＭＧの片側面にそれぞれ形成されたサイドウォールＳＷ１と同一工程で形成される。
【００６２】
上部電極ＵＥの上面には、シリサイド膜ＳＩＬ２が形成されている。このシリサイド膜ＳＩＬ２は、不揮発性メモリセルのメモリゲート電極ＭＧの上面などに形成されたシリサイド膜ＳＩＬ１と同一工程で形成される。
【００６３】
ＰＩＰ容量素子ＣＰは、層間絶縁膜ＩＬ２により覆われており、層間絶縁膜ＩＬ２には下部電極ＤＥに達するコンタクトホール（図示は省略）および上部電極ＵＥに達するコンタクトホールＣＮＴ２が形成されている。これらコンタクトホールＣＮＴ２は、不揮発性メモリセルのドレイン領域Ｄｒｍに達するコンタクトホールＣＮＴ１と同一工程で形成される。
【００６４】
コンタクトホールＣＮＴ２の内部には、プラグＰＬＧ２が埋め込まれている。このプラグＰＬＧ２は、コンタクトホールＣＮＴ１の内部に埋め込まれたプラグＰＬＧ１と同一工程で形成される。さらに、コンタクトホールＣＮＴ２の内部に埋め込まれたプラグＰＬＧ２を介して、下部電極ＤＥおよび上部電極ＵＥにはそれぞれ第１層配線Ｍ１が接続されている。
【００６５】
なお、実施の形態１では、位置認識パターンの一例として、ＰＩＰ容量を用いたが、これに限定されるものではない。例えばＭＩＳ（Metal Insulator Semiconductor）容量またはＭＩＭ（Metal Insulator Metal）容量を用いてもよい。ＭＩＳ容量は、例えば半導体基板と、半導体基板の主面上に容量絶縁膜を介して形成された導電膜と、から構成され、半導体基板が下部電極を構成し、導電膜が上部電極を構成する。
【００６６】
また、半導体基板の裏面側からの不良解析として、裏面発光解析法を例示したが、これに限定されるものではない。例えばレーザボルテージプロービング（Laser Voltage Probing：ＬＶＰ）または時間分解発光解析（Time Resolved Emission：ＴＲＥ）などにも適用することができる。
【００６７】
このように、実施の形態１によれば、裏面発光解析法において、ＰＩＰ容量素子を不良箇所の位置を認識する位置認識パターンとして用いる。これにより、不良箇所のおおまかな位置を把握することができ、さらに、不良箇所の位置を特定するために、赤外線を用いた顕微鏡により観察された５０倍の倍率の裏面観察画像を引き延ばしても、目印に用いたＰＩＰ容量素子と不良箇所との位置関係から、不良箇所の位置を容易に、かつ正確に探し出すことができる。従って、半導体装置の裏面発光解析を短時間に、かつ正確に行うことができる。
【００６８】
（実施の形態２）
実施の形態２による位置認識パターンの配置の一例を、図５に示す位置認識パターンの配置図を用いて説明する。なお、ここで説明する３種類のＰＩＰ容量素子Ａ，Ｂ，Ｃの平面形状は、前述の実施の形態１において説明した３種類のＰＩＰ容量素子Ａ，Ｂ，Ｃの平面形状と同じであるので、これらについての説明は省略する。
【００６９】
前述の実施の形態１では、位置認識パターンとして、３種類のＰＩＰ容量素子Ａ，Ｂ，Ｃを用い、ＰＩＰ容量素子Ａと、ＰＩＰ容量素子Ｂと、ＰＩＰ容量素子Ｃとを、平面視において三角形の頂点に配置した。
【００７０】
実施の形態２では、図５に示すように、位置認識パターンとして、２種類のＰＩＰ容量素子、例えばＰＩＰ容量素子Ａ，Ｂを用い、２つのＰＩＰ容量素子Ａと、２つのＰＩＰ容量素子Ｂとを、平面視において四角形の頂点に配置する。なお、２種類のＰＩＰ容量素子として、ＰＩＰ容量素子Ａ，Ｂを例示したが、ＰＩＰ容量素子Ｂ，ＣまたはＰＩＰ容量素子Ｃ，Ａであってもよい。
【００７１】
２種類のＰＩＰ容量素子Ａ，Ｂの配置について説明する。
【００７２】
２つのＰＩＰ容量素子Ａと、２つのＰＩＰ容量素子Ｂとは、平面視において四角形の頂点に配置されている。すなわち、四角形の４つの頂点のうち２つの頂点にＰＩＰ容量素子Ａを配置し、他の２つの頂点にＰＩＰ容量素子Ｂを配置する。そして、２つのＰＩＰ容量素子Ａは、四角形の一方の対角の頂点に配置され、２つのＰＩＰ容量素子Ｂは、四角形の他方の対角の頂点に配置される。
【００７３】
図５には、２つのＰＩＰ容量素子Ａと、２つのＰＩＰ容量素子Ｂとがなす四角形が正方形となるように、２種類のＰＩＰ容量素子Ａ，Ｂは配置されているが、これに限定されるものではない。２つのＰＩＰ容量素子Ａと、２つのＰＩＰ容量素子Ｂとがなす四角形は、例えば長方形または台形であってもよい。また、四角形の４つの辺を互いに異なる寸法としてもよく、四角形の４つの各角部の内角も９０度以外の角度であってもよい。
【００７４】
また、２つのＰＩＰ容量素子Ａと、２つのＰＩＰ容量素子Ｂとがなす四角形は、繰り返して配置することもできる。
【００７５】
しかし、四角形の頂点に位置する２つのＰＩＰ容量素子Ａと、２つのＰＩＰ容量素子Ｂとは、赤外線を用いた顕微鏡による半導体装置の裏面観察において、５０倍の倍率で鮮明な裏面観察画像を１視野で得ることができる範囲に配置される。例えば四角形の一辺の長さ、すなわち、隣り合うＰＩＰ容量素子ＡとＰＩＰ容量素子Ｂとの距離は、１００μｍ以上、２４０μｍ以下の範囲に設定される。
【００７６】
このように、実施の形態２によれば、前述の実施の形態１と同様に、裏面発光解析法において、ＰＩＰ容量素子を不良箇所の位置を認識する位置認識パターンとして用いることにより、不良箇所の位置を容易に、かつ正確に探し出すことができるので、裏面発光解析を短時間に、かつ正確に行うことができる。
【００７７】
（実施の形態３）
実施の形態３による位置認識パターンの配置の一例を、図６に示す位置認識パターンの配置図を用いて説明する。なお、ここで説明する３種類のＰＩＰ容量素子Ａ，Ｂ，Ｃの平面形状は、前述の実施の形態１において説明した３種類のＰＩＰ容量素子Ａ，Ｂ，Ｃの平面形状と同じであるので、これらについての説明は省略する。
【００７８】
前述の実施の形態１では、位置認識パターンとして、３種類のＰＩＰ容量素子Ａ，Ｂ，Ｃを用い、ＰＩＰ容量素子Ａと、ＰＩＰ容量素子Ｂと、ＰＩＰ容量素子Ｃとを、平面視において三角形の頂点に配置した。また、前述の実施の形態２では、位置認識パターンとして、２種類のＰＩＰ容量素子Ａ，Ｂを用い、２つのＰＩＰ容量素子Ａと、２つのＰＩＰ容量素子Ｂとを、平面視において四角形の頂点に配置した。
【００７９】
実施の形態３では、図６に示すように、位置認識パターンとして、３種類のＰＩＰ容量素子Ａ，Ｂ，Ｃを用い、３種類のＰＩＰ容量素子Ａ，Ｂ，Ｃのいずれかを、平面視において四角形の頂点にランダムに配置する。このように、四角形の４つの頂点に３種類のＰＩＰ容量素子Ａ，Ｂ，Ｃをランダムに配置しても、３種類のＰＩＰ容量素子Ａ，Ｂ，Ｃを不良箇所の位置を認識する位置認識パターンとして用いることが可能となる。
【００８０】
しかし、四角形の４つの頂点のうち３つの頂点に同じ種類のＰＩＰ容量素子を配置すると、位置認識パターンとしての機能が低下する。そこで、同じＰＩＰ容量素子は四角形の４つの頂点のうち２つの頂点に配置し、残りの２つの頂点には、そのＰＩＰ容量素子とは種類の異なるＰＩＰ容量素子を配置する。
【００８１】
３種類のＰＩＰ容量素子Ａ，Ｂ，Ｃの配置について説明する。
【００８２】
３種類のＰＩＰ容量素子Ａ，Ｂ，Ｃのうち、２種類のＰＩＰ容量素子または３種類のＰＩＰ容量素子が、平面視において四角形の頂点に配置されている。すなわち、四角形の４つの頂点のうち２つの頂点には、同じ種類のＰＩＰ容量素子が配置されるが、残りの２つの頂点には、そのＰＩＰ容量素子とは異なる種類のＰＩＰ容量素子を配置する。残りの２つの頂点に配置されるＰＩＰ容量素子は、同じ種類であってもよいし、異なる種類であってもよい。
【００８３】
例えば図６の第１領域ＣＡ１には、四角形の４つの頂点のうち２つの頂点にＰＩＰ容量素子Ａを配置し、残りの２つの頂点にＰＩＰ容量素子Ｃを配置している。また、図６の第２領域ＣＡ２には、四角形の４つの頂点のうち２つの頂点にＰＩＰ容量素子Ｂを配置し、残りの２つの頂点にＰＩＰ容量素子Ａと、ＰＩＰ容量素子Ｃとを配置している。
【００８４】
図６には、４つのＰＩＰ容量素子がなす四角形が正方形となるように、３種類のＰＩＰ容量素子Ａ，Ｂ，Ｃは配置されているが、これに限定されるものではない。４つのＰＩＰ容量素子がなす四角形は、例えば長方形または台形であってもよい。また、四角形の４つの辺を互いに異なる寸法としてもよく、四角形の４つの各角部の内角も９０度以外の角度であってもよい。
【００８５】
また、４つのＰＩＰ容量素子がなす四角形は、繰り返して配置することもできる。
【００８６】
しかし、四角形の４つの頂点に位置する４つのＰＩＰ容量素子は、赤外線を用いた顕微鏡による半導体装置の裏面観察において、５０倍の倍率で鮮明な裏面観察画像を１視野で得ることができる範囲に配置される。例えば四角形の一辺の長さ、すなわち、隣り合うＰＩＰ容量素子の距離は、１００μｍ以上、２４０μｍ以下の範囲に設定される。
【００８７】
このように、実施の形態３によれば、前述の実施の形態１および実施の形態２と同様に、裏面発光解析法において、ＰＩＰ容量素子を不良箇所の位置を認識する位置認識パターンとして用いることにより、不良箇所の位置を容易に、かつ正確に探し出すことができるので、裏面発光解析を短時間に、かつ正確に行うことができる。
【００８８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００８９】
Ａ，Ｂ，Ｃ  ＰＩＰ容量素子
Ｃ１  半導体装置
Ｃ２  メモリ回路
Ｃ３  プロセッサ回路
Ｃ４  周辺回路
Ｃ５  入出力回路
ＣＡ１  第１領域
ＣＡ２  第２領域
ＣＦ１  第１導電膜
ＣＦ２  第２導電膜
ＣＧ  選択ゲート電極
ＣＩＬ  容量絶縁膜
ＣＮＴ１，ＣＮＴ２  コンタクトホール
ＣＰ  ＰＩＰ容量素子
ＣＳＬ  電荷蓄積層
ＤＥ  下部電極
ＤＨ，ＤＬ  ｎ型の半導体領域
Ｄｒｍ  ドレイン領域
ＧＩ１  第１ゲート絶縁膜
ＧＩ２  第２ゲート絶縁膜
ＩＬ１  絶縁膜
ＩＬ２  層間絶縁膜
ＩＬｂ，ＩＬｔ  酸化シリコン膜
Ｍ１  配線
ＭＧ  メモリゲート電極
ＮＲ  ｎ型の半導体領域
ＰＬＧ１，ＰＬＧ２  プラグ
ＰＲ  ｐ型の半導体領域
Ｑｃ  選択用ｎＭＩＳトランジスタ
Ｑｍ  メモリ用ｎＭＩＳトランジスタ
ＳＨ  ｎ型の半導体領域
ＳＩＬ１，ＳＩＬ２  シリサイド膜
ＳＬ  ｎ型の半導体領域
Ｓｒｍ  ソース領域
ＳＴＩ  分離部
ＳＵＢ  半導体基板
ＳＷ１，ＳＷ２  サイドウォール
ＵＥ  上部電極
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図１】
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