(57)【要約】【課題】レッジ部を狭くすることなく、ヘテロ接合バイポーラトランジスタのエミッタ層が形成できるようにする。【解決手段】第１エミッタ層１０５ａは、ベース層１０４に対して選択的なウェットエッチングが可能なＩＩＩ−Ｖ族化合物半導体から構成されている。また、第１エミッタ層１０５ａは、第２エミッタ層１０５ｂに対して選択的なウェットエッチングが可能なＩＩＩ−Ｖ族化合物半導体から構成されている。加えて、第２エミッタ層１０５ｂは、第１エミッタ層１０５ａの上にエピタキシャル成長により形成されている。また、キャップ層１０６の、少なくとも第２エミッタ層１０５ｂと接する領域は、第２エミッタ層１０５ｂに対し、選択的なエッチングが可能なＩＩＩ−Ｖ族化合物半導体から構成されている。【選択図】  図１
2015041723.tif 000002
【特許請求の範囲】
【請求項１】
基板の上にサブコレクタ層，コレクタ層，ベース層，第１エミッタ層，第２エミッタ層，キャップ層が順次エピタキシャル成長されたメサ型のヘテロ接合バイポーラトランジスタであって、
前記第１エミッタ層および前記第２エミッタ層は、前記キャップ層によるメサ構造の周囲の部分にレッジ部を備え、
前記第１エミッタ層は、前記ベース層に対して選択的なウェットエッチングが可能なＩＩＩ−Ｖ族化合物半導体から構成され、
かつ、前記第１エミッタ層は、前記第２エミッタ層に対して選択的なウェットエッチングが可能なＩＩＩ−Ｖ族化合物半導体から構成され、
前記キャップ層の少なくとも前記第２エミッタ層と接する領域は、前記第２エミッタ層に対して選択的にエッチングできるＩＩＩ−Ｖ族化合物半導体から構成されている
ことを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項２】
請求項１記載のヘテロ接合バイポーラトランジスタにおいて、
前記第１エミッタ層は、ＩｎＰ，ＩｎＡｌＰ，ＩｎＧａＰの中より選択したＩＩＩ−Ｖ族化合物半導体から構成され、
前記第２エミッタ層は、ＩｎＧａＡｓＰ，ＩｎＡｓＰ，ＧａＡｓＰの中より選択したＩＩＩ−Ｖ族化合物半導体から構成され、
前記キャップ層は、ＧａＡｓ，ＩｎＧａＡｓ，ＩｎＡｌＡｓ，ＩｎＡｌＧａＡｓの中より選択したＩＩＩ−Ｖ族化合物半導体から構成されている
ことを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項３】
請求項１記載のヘテロ接合バイポーラトランジスタにおいて、
前記キャップ層は、前記第２エミッタ層に接して形成された下部キャップ層および前記下部キャップ層の上に接して形成された上部キャップ層から構成され、
前記下部キャップ層は、前記第２エミッタ層および前記上部キャップ層に対して選択的にウェットエッチングできるＩＩＩ−Ｖ族化合物半導体から構成されている
ことを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項４】
請求項３記載のヘテロ接合バイポーラトランジスタにおいて、
前記第１エミッタ層は、ＩｎＰ，ＩｎＡｌＰ，ＩｎＧａＰの中より選択したＩＩＩ−Ｖ族化合物半導体から構成され、
前記第２エミッタ層は、ＧａＡｓ，ＩｎＧａＡｓ，ＩｎＡｌＡｓ，ＩｎＡｌＧａＡｓ，ＩｎＧａＡｓＰ，ＩｎＡｓＰ，ＧａＡｓＰの中より選択したＩＩＩ−Ｖ族化合物半導体から構成され、
前記下部キャップ層は、ＩｎＰ，ＩｎＡｌＰ，ＩｎＧａＰの中より選択したＩＩＩ−Ｖ族化合物半導体から構成され、
前記上部キャップ層は、ＧａＡｓ，ＩｎＧａＡｓ，ＩｎＡｌＡｓ，ＩｎＡｌＧａＡｓの中より選択したＩＩＩ−Ｖ族化合物半導体から構成されている
ことを特徴とするヘテロ接合バイポーラトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板上に、コレクタ層、ベース層、エミッタ層およびキャップ層が、順次積層されたメサ型の、ヘテロ接合バイポーラトランジスタに関するものである。
【背景技術】
【０００２】
ヘテロ接合バイポーラトランジスタ（Heterojunction Bipolar Transistor：ＨＢＴ）の動作速度を向上させるためには、素子の微細化と薄層化を進めることが必要である。しかしながら、素子の微細化を進めると、外部ベース領域における再結合電流の影響が相対的に増加してしまうため、ＨＢＴの電流利得が劣化してしまう。従って、素子の微細化を進めると同時に、外部ベース領域における再結合電流を抑制し、電流利得の劣化を最小限にとどめることが必要となる。これを達成するには、エミッタメサとベース電極の間の外部ベース領域に、いわゆるレッジ部を形成することが重要である。このように、高性能なＨＢＴを実現するには、複雑で微細なエミッタメサ構造を精度良く加工することが要求される。
【０００３】
図５は、従来のＨＢＴの一例を示す断面図である。このＨＢＴは、半絶縁性ＩｎＰからなる基板５０１上に高濃度にｎ型不純物が添加されたｎ型のＩｎＰからなるサブコレクタ層５０２が形成され、サブコレクタ層５０２上にｎ型のＩｎＧａＡｓからなるコレクタ層５０３が形成されている。また、コレクタ層５０３上に、高濃度にｐ型不純物が添加されたｐ型のＩｎＧａＡｓからなるベース層５０４が形成され、ベース層５０４上にｎ型のＩｎＰからなるエミッタ層５０５が形成されている。また、エミッタ層５０５上に、高濃度にｎ型不純物が添加されたｎ型のＩｎＧａＡｓからなるキャップ層５０６が形成され、キャップ層５０６上にエミッタ電極５０７が形成されている。
【０００４】
また、ベース層５０４上に、ベース電極５０９が形成され、サブコレクタ層５０２上にコレクタ電極５１０が形成されている。更に、所定のメサ形状とされたキャップ層５０６周囲の外部ベース上には、エミッタ層５０５の一部を用いてレッジ部５１１が形成されている。また、レッジ部５１１上には、ＳｉＮからなるレッジ保護膜５０８が形成されている（非特許文献１参照）。なお、図５では、レッジ保護膜５０８が、レッジ部５１１の表面に加え、キャップ層５０６の側部およびエミッタ電極５０７を覆う状態に形成されている。
【０００５】
次に、上述したＨＢＴの製造について、図６Ａ〜図６Ｆを用いて説明する。まず、図６Ａに示すように、基板５０１の上に、ｎ+−ＩｎＰ層５２２，ｎ−ＩｎＧａＡｓ層５２３，ｐ+−ＩｎＧａＡｓ層５２４，ｎ−ＩｎＰ層５２５，ｎ+−ＩｎＧａＡｓ層５２６を、よく知られた成長法により、順次にエピタキシャル成長して形成する。次いで、ｎ+−ＩｎＧａＡｓ層５２６の上に、ＷＳｉなどからなる電極金属層５２７を、例えばスパッタ法により形成する。
【０００６】
ｎ+−ＩｎＰ層５２２は、サブコレクタ層５０２となり、ｎ−ＩｎＧａＡｓ層５２３は、コレクタ層５０３となり、ｐ+−ＩｎＧａＡｓ層５２４は、ベース層５０４となり、ｎ−ＩｎＰ層５２５は、エミッタ層５０５となり、ｎ+−ＩｎＧａＡｓ層５２６は、キャップ層５０６となり、電極金属層５２７は、エミッタ電極５０７となる。
【０００７】
次に、電極金属層５２７をパターニングすることで、図６Ｂに示すように、ｎ+−ＩｎＧａＡｓ層５２６の上に、エミッタ電極５０７を形成する。例えば、電極金属層５２７の上に、フォトレジストからなる所定の形状のレジストパターン（不図示）を形成する。次いで、公知の反応性イオンエッチング（Reactive Ion Etching：ＲＩＥ）法により、レジストパターンをマスクとして電極金属層５２７をエッチングする。この後、レジストパターンを除去すれば、図６Ｂに示すように、エミッタ電極５０７が形成できる。
【０００８】
次に、上述したように形成したエミッタ電極５０７をマスクにして、ｎ+−ＩｎＧａＡｓ層５２６をこの厚さ方向の途中までエッチングする。このエッチングでは、例えば、誘導結合型プラズマ反応性イオンエッチング（Inductively Coupled Plasma Reactive Ion Etching：ＩＣＰ−ＲＩＥ）法を用いればよい。次いで、クエン酸系ウェットエッチング溶液を用い、エミッタ電極５０７周囲の、残されているｎ+−ＩｎＧａＡｓ層５２６をエッチングしてｎ−ＩｎＰ層５２５を露出させる。これらのことにより、図６Ｃに示すように、ｎ−ＩｎＰ層５２５の上に、キャップ層５０６が形成され、キャップ層５０６の上にエミッタ電極５０７が形成されている状態となる。
【０００９】
ここで、クエン酸系ウェットエッチング溶液は、ＩｎＰに対して、ＩｎＧａＡｓを選択的に除去できる。このため、クエン酸系ウェットエッチング溶液によるｎ+−ＩｎＧａＡｓ層５２６のエッチングでは、下層のｎ−ＩｎＰ層５２５がほとんどエッチングされない。
【００１０】
次に、基板５０１上の全域に、化学気相堆積（Chemical Vapor Deposition：ＣＶＤ）法を用いてＳｉＮを堆積することで、図６Ｄに示すように、絶縁層５２８を形成する。次に、絶縁層５２８をパターニングすることで、図６Ｅに示すように、レッジ保護膜５０８を形成する。例えば、フォトレジストによりエミッタ電極５０７およびキャップ層５０６を包含する状態のレジストパターン（不図示）を形成する。次いで、このレジストパターンをマスクとし、ＲＩＥ法により絶縁層５２８をエッチングする。このエッチングでは、レジストパターンの周囲のｎ−ＩｎＰ層５２５を露出させる。この後、レジストパターンを除去すれば、図６Ｅに示すように、レッジ保護膜５０８が形成できる。
【００１１】
次に、上述したように形成したレッジ保護膜５０８をマスクとし、塩酸系ウェットエッチング溶液を用いてｎ−ＩｎＰ層５２５を選択的にエッチングすることで、図６Ｆに示すように、エミッタ層５０５を形成する。このエッチングでは、レッジ保護膜５０８の周囲のｐ+−ＩｎＧａＡｓ層５２４を露出させる。ここで、塩酸系ウェットエッチング溶液は，ＩｎＧａＡｓに対してＩｎＰを選択的に除去できる。このため、塩酸系ウェットエッチング溶液によるｎ−ＩｎＰ層５２５のエッチングでは、下層のｐ+−ＩｎＧａＡｓ層５２４がほとんどエッチングされない。
【００１２】
前述したキャップ層５０６の形成においても同様であるが、積層した薄い各半導体層を各々パターニングするときには、各層間で選択的にエッチングできる条件が重要となる。これに対し、ＲＩＥやＩＣＰ−ＲＩＥなどのドライエッチングでは、高い選択比を取ることが容易ではない。また、これらエッチングでは、プラズマ照射によるダメージも発生しやすい。これに対し、ウェットエッチングによれば、エッチャントを適宜に選択することで、高い選択比を取ることが容易であり、また、ダメージの発生も抑制できる。これらのことにより、上述したようなエミッタ層の形成などでは、ウェットエッチングが主に用いられている。
【００１３】
上述したエッチングによるパターン形成により、エミッタ層５０５の一部がレッジ部５１１を形成し、外部ベース表面を保護することになる。また、レッジ部５１１の表面は、ＳｉＮからなるレッジ保護膜５０８によって被覆される。
【００１４】
この後、よく知られた製造方法により、ベース電極５０９を形成し、また、ベース層５０４，コレクタ層５０３，コレクタ電極５１０を形成し、また、素子間分離エッチングにより不要なｎ+−ＩｎＰ層５２２を除去してサブコレクタ層５０２を形成すれば、図５に示すＨＢＴ構造が得られる。
【００１５】
なお、ＨＢＴ素子と配線との接続は、一般的に用いられている以下の方法によればよい。まず、スピン塗布法により、ＨＢＴ素子上にＢＣＢ（ベンゾシクロブテン）からなる樹脂層を堆積する。この後、ＲＩＥ法を用いて全面エッチバックを実施し、エミッタ電極５０７の上部を樹脂層の上に露出させる。ベース電極５０９およびコレクタ電極５１０に対しては，ＲＩＥ法によるパターニングで、樹脂層にヴィア・ホールを形成する。この後、メッキ法などを用いて配線金属層を形成し、ＨＢＴの各電極と配線を接続する。
【先行技術文献】
【非特許文献】
【００１６】
【非特許文献１】N. Kashio, K. Kurishima, Y. K. Fukai, M. Ida, and S. Yamahata, “High-speed and high-reliability InP-based HBTs with a novel emitter,” IEEE Trans. Electron Devices, Vol. 57, No. 2, pp. 373-379, 2010.
【発明の概要】
【発明が解決しようとする課題】
【００１７】
図５を用いて説明したＨＢＴでは、エミッタ層５０５の一部がレッジ部５１１を形成していることから、外部ベースにおける再結合電流が低減され、電流利得の劣化が抑制される。しかしながら、これは、レッジ部５１１が理想的に形成された場合の話である。実際は、レッジ保護膜５０８をマスクにしたウェットエッチングによりエミッタ層５０５を形成しているので、等方的にエッチングされる。等方的にエッチングされるため、図７に示すように、レッジ保護膜５０８の外周端部より内側に入るサイドエッチ領域５１２が発生する。この結果、エミッタ層５０５の平面視の面積が設計値より小さくなり、レッジ部５１１の平面視の面積が小さくなる。
【００１８】
上述したようなサイドエッチ領域５１２の拡大により、レッジ部５１１が設計値よりも狭くなりすぎると、外部ベースにおける再結合電流を十分に低減することができなくなり、電流利得の劣化を抑制できなくなってしまう。
【００１９】
サイドエッチ領域５１２を小さくするには、ウェットエッチング時間を短くすることになる。しかしながらこの場合、レッジ保護膜５０８の周囲のｎ−ＩｎＰ層５２５を完全に除去できなくなり、レッジ保護膜５０８の周囲のｐ+−ＩｎＧａＡｓ層５２４の上に、一部のｎ−ＩｎＰ層５２５が残る状態が発生する。この状態では、ベース層５０４のベース電極５０９形成領域にＩｎＰの層が残存することになり、ベース電極５０９のコンタクト抵抗が増加し、ＨＢＴの高周波性能を大きく損なうことになる。
【００２０】
このような問題を抑制するために、実際の加工では、レッジ保護膜５０８の周囲のｎ−ＩｎＰ層５２５を完全に除去してエッチング残りを発生させないために、ある程度長めにエッチングを行うことになる。しかしながら、エッチング時間を安易に長くしてしまうと、今度はサイドエッチ領域５１２の拡大を招き、前述した電流利得の大きな劣化を招くことになる。このように、従来では、エミッタ層５０５形成のためのウェットエッチング工程に対し、余裕のあるプロセス条件を得ることができないという問題がある。
【００２１】
本発明は、以上のような問題点を解消するためになされたものであり、レッジ部を狭くすることなく、ヘテロ接合バイポーラトランジスタのエミッタ層が形成できるようにすることを目的とする。
【課題を解決するための手段】
【００２２】
本発明に係るヘテロ接合バイポーラトランジスタは、基板の上にサブコレクタ層，コレクタ層，ベース層，第１エミッタ層，第２エミッタ層，キャップ層が順次エピタキシャル成長されたメサ型のヘテロ接合バイポーラトランジスタであって、第１エミッタ層および第２エミッタ層は、キャップ層によるメサ構造の周囲の部分にレッジ部を備え、第１エミッタ層は、ベース層に対して選択的なウェットエッチングが可能なＩＩＩ−Ｖ族化合物半導体から構成され、かつ、第１エミッタ層は、第２エミッタ層に対して選択的なウェットエッチングが可能なＩＩＩ−Ｖ族化合物半導体から構成され、キャップ層の少なくとも第２エミッタ層と接する領域は、第２エミッタ層に対して選択的にエッチングできるＩＩＩ−Ｖ族化合物半導体から構成されている。
【００２３】
上記ヘテロ接合バイポーラトランジスタにおいて、第１エミッタ層は、ＩｎＰ，ＩｎＡｌＰ，ＩｎＧａＰの中より選択したＩＩＩ−Ｖ族化合物半導体から構成され、第２エミッタ層は、ＩｎＧａＡｓＰ，ＩｎＡｓＰ，ＧａＡｓＰの中より選択したＩＩＩ−Ｖ族化合物半導体から構成され、キャップ層は、ＧａＡｓ，ＩｎＧａＡｓ，ＩｎＡｌＡｓ，ＩｎＡｌＧａＡｓの中より選択したＩＩＩ−Ｖ族化合物半導体から構成されていればよい。
【００２４】
上記ヘテロ接合バイポーラトランジスタにおいて、キャップ層は、第２エミッタ層に接して形成された下部キャップ層および下部キャップ層の上に接して形成された上部キャップ層から構成され、下部キャップ層は、第２エミッタ層および上部キャップ層に対して選択的にウェットエッチングできるＩＩＩ−Ｖ族化合物半導体から構成されているようにしてもよい。
【００２５】
上記ヘテロ接合バイポーラトランジスタにおいて、第１エミッタ層は、ＩｎＰ，ＩｎＡｌＰ，ＩｎＧａＰの中より選択したＩＩＩ−Ｖ族化合物半導体から構成され、第２エミッタ層は、ＧａＡｓ，ＩｎＧａＡｓ，ＩｎＡｌＡｓ，ＩｎＡｌＧａＡｓ，ＩｎＧａＡｓＰ，ＩｎＡｓＰ，ＧａＡｓＰの中より選択したＩＩＩ−Ｖ族化合物半導体から構成され、下部キャップ層は、ＩｎＰ，ＩｎＡｌＰ，ＩｎＧａＰの中より選択したＩＩＩ−Ｖ族化合物半導体から構成され、上部キャップ層は、ＧａＡｓ，ＩｎＧａＡｓ，ＩｎＡｌＡｓ，ＩｎＡｌＧａＡｓの中より選択したＩＩＩ−Ｖ族化合物半導体から構成されているようにすればよい。
【発明の効果】
【００２６】
以上説明したことにより、本発明によれば、レッジ部を狭くすることなく、ヘテロ接合バイポーラトランジスタのエミッタ層が形成できるようになるという優れた効果が得られる。
【図面の簡単な説明】
【００２７】
【図１】図１は、本発明の実施の形態１におけるヘテロ接合バイポーラトランジスタの構成を示す断面図である。
【図２Ａ】図２Ａは、本発明の実施の形態１におけるヘテロ接合バイポーラトランジスタの製造方法を説明する途中工程の状態を示す断面図である。
【図２Ｂ】図２Ｂは、本発明の実施の形態１におけるヘテロ接合バイポーラトランジスタの製造方法を説明する途中工程の状態を示す断面図である。
【図２Ｃ】図２Ｃは、本発明の実施の形態１におけるヘテロ接合バイポーラトランジスタの製造方法を説明する途中工程の状態を示す断面図である。
【図２Ｄ】図２Ｄは、本発明の実施の形態１におけるヘテロ接合バイポーラトランジスタの製造方法を説明する途中工程の状態を示す断面図である。
【図２Ｅ】図２Ｅは、本発明の実施の形態１におけるヘテロ接合バイポーラトランジスタの製造方法を説明する途中工程の状態を示す断面図である。
【図２Ｆ】図２Ｆは、本発明の実施の形態１におけるヘテロ接合バイポーラトランジスタの製造方法を説明する途中工程の状態を示す断面図である。
【図２Ｇ】図２Ｇは、本発明の実施の形態１におけるヘテロ接合バイポーラトランジスタの製造方法を説明する途中工程の状態を示す断面図である。
【図２Ｈ】図２Ｈは、本発明の実施の形態１におけるヘテロ接合バイポーラトランジスタの製造方法を説明する途中工程の状態を示す断面図である。
【図３】図３は、本発明の実施２の形態におけるヘテロ接合バイポーラトランジスタの構成を示す断面図である。
【図４Ａ】図４Ａは、本発明の実施の形態２におけるヘテロ接合バイポーラトランジスタの製造方法を説明する途中工程の状態を示す断面図である。
【図４Ｂ】図４Ｂは、本発明の実施の形態２におけるヘテロ接合バイポーラトランジスタの製造方法を説明する途中工程の状態を示す断面図である。
【図４Ｃ】図４Ｃは、本発明の実施の形態２におけるヘテロ接合バイポーラトランジスタの製造方法を説明する途中工程の状態を示す断面図である。
【図４Ｄ】図４Ｄは、本発明の実施の形態２におけるヘテロ接合バイポーラトランジスタの製造方法を説明する途中工程の状態を示す断面図である。
【図４Ｅ】図４Ｅは、本発明の実施の形態２におけるヘテロ接合バイポーラトランジスタの製造方法を説明する途中工程の状態を示す断面図である。
【図４Ｆ】図４Ｆは、本発明の実施の形態２におけるヘテロ接合バイポーラトランジスタの製造方法を説明する途中工程の状態を示す断面図である。
【図４Ｇ】図４Ｇは、本発明の実施の形態２におけるヘテロ接合バイポーラトランジスタの製造方法を説明する途中工程の状態を示す断面図である。
【図４Ｈ】図４Ｈは、本発明の実施の形態２におけるヘテロ接合バイポーラトランジスタの製造方法を説明する途中工程の状態を示す断面図である。
【図５】図５は、ヘテロ接合バイポーラトランジスタの構成を示す断面図である。
【図６Ａ】図６Ａは、ヘテロ接合バイポーラトランジスタの製造方法を説明する途中工程の状態を示す断面図である。
【図６Ｂ】図６Ｂは、ヘテロ接合バイポーラトランジスタの製造方法を説明する途中工程の状態を示す断面図である。
【図６Ｃ】図６Ｃは、ヘテロ接合バイポーラトランジスタの製造方法を説明する途中工程の状態を示す断面図である。
【図６Ｄ】図６Ｄは、ヘテロ接合バイポーラトランジスタの製造方法を説明する途中工程の状態を示す断面図である。
【図６Ｅ】図６Ｅは、ヘテロ接合バイポーラトランジスタの製造方法を説明する途中工程の状態を示す断面図である。
【図６Ｆ】図６Ｆは、ヘテロ接合バイポーラトランジスタの製造方法を説明する途中工程の状態を示す断面図である。
【図７】図７は、ヘテロ接合バイポーラトランジスタのレッジ部５１１にサイドエッチ領域５１２が形成される状態を示す説明図である。
【発明を実施するための形態】
【００２８】
以下、本発明の実施の形態について図を参照して説明する。
【００２９】
［実施の形態１］
はじめに、本発明の実施の形態１について説明する。図１は、本発明の実施の形態１におけるヘテロ接合バイポーラトランジスタ（ＨＢＴ）の構成を示す断面図である。このＨＢＴは、まず、例えば半絶縁性のＩＩＩ−Ｖ族化合物半導体からなる基板１０１の上に形成されたＩＩＩ−Ｖ族化合物半導体からなるサブコレクタ層１０２と、サブコレクタ層１０２の上に形成されたＩＩＩ−Ｖ族化合物半導体からなるコレクタ層１０３と、コレクタ層１０３の上に形成されたＩＩＩ−Ｖ族化合物半導体からなるベース層１０４とを備える。
【００３０】
また、ベース層１０４の上に形成された第１エミッタ層１０５ａと、第１エミッタ層１０５ａの上に形成された第２エミッタ層１０５ｂと、第２エミッタ層１０５ｂの上に形成されたＩＩＩ−Ｖ族化合物半導体からなるキャップ層１０６と、キャップ層１０６の上に形成されたエミッタ電極１０７とを備える。
【００３１】
また、このＨＢＴは、  第１エミッタ層１０５ａおよび第２エミッタ層１０５ｂが、キャップ層１０６によるメサ構造の周囲の部分にレッジ部１１１を備える。また、このＨＢＴは、エミッタ電極１０７およびキャップ層１０６を覆い、かつレッジ部１１１の上を覆うレッジ保護膜１０８を備える。レッジ保護膜１０８は、例えばＳｉＮから構成されている。また、レッジ保護膜１０８の外側のベース層１０４上に形成されたベース電極１０９と、サブコレクタ層１０２に接続するコレクタ電極１１０とを備える。
【００３２】
ここで、第１エミッタ層１０５ａは、ベース層１０４に対して選択的なウェットエッチングが可能なＩＩＩ−Ｖ族化合物半導体から構成されている。かつ、第１エミッタ層１０５ａは、第２エミッタ層１０５ｂに対して選択的なウェットエッチングが可能なＩＩＩ−Ｖ族化合物半導体から構成されている。加えて、第２エミッタ層１０５ｂは、第１エミッタ層１０５ａの上にエピタキシャル成長により形成されているところに特徴がある。また、キャップ層１０６の、少なくとも第２エミッタ層１０５ｂと接する領域は、第２エミッタ層１０５ｂに対し、選択的なエッチングが可能なＩＩＩ−Ｖ族化合物半導体から構成されている。
【００３３】
例えば、基板１０１は、半絶縁性ＩｎＰから構成し、サブコレクタ層１０２は、高濃度にｎ型不純物が導入されたｎ型のＩｎＰから構成し、コレクタ層１０３は、ｎ型のＩｎＧａＡｓから構成し、ベース層１０４は、高濃度にｐ型不純物が導入されたｐ型のＩｎＧａＡｓから構成することができる。この場合、第１エミッタ層１０５ａは、ｎ型のＩｎＰから構成し、第２エミッタ層１０５ｂは、ｎ型のＩｎＧａＡｓＰから構成し、キャップ層１０６は、高濃度にｎ型不純物が導入されたｎ型のＩｎＧａＡｓから構成すればよい。
【００３４】
なお、第１エミッタ層１０５ａは、ｎ型のＩｎＡｌＰ、もしくはｎ型のＩｎＧａＰから構成してもよい。また、第２エミッタ層１０５ｂは、ｎ型のＩｎＡｓＰ、もしくはｎ型のＧａＡｓＰから構成してもよい。また、キャップ層１０６は、高濃度にｎ型不純物が導入されたｎ型のＧａＡｓ，高濃度にｎ型不純物が導入されたｎ型のＩｎＡｌＡｓ，高濃度にｎ型不純物が導入されたｎ型のＩｎＡｌＧａＡｓのいずれかから構成してもよい。
【００３５】
このように構成することで、例えば、塩酸系のエッチャントを用いたウェットエッチングでは、第１エミッタ層１０５ａを構成する半導体層はエッチングされるが、ベース層１０４および第２エミッタ層１０５ｂを構成する半導体層はエッチングがされにくい。言い換えると、上記材料構成とすることで、塩酸系のエッチャントを用いたウェットエッチングによれば、第１エミッタ層１０５ａを、ベース層１０４および第２エミッタ層１０５ｂに対して選択的にウェットエッチングすることが可能となる。なお、上記材料構成によれば、クエン酸系のエッチャントを用いることで、キャップ層１０６となる半導体層を、この下層の第２エミッタ層１０５ｂとなる半導体層に対して選択的にエッチングすることができる。
【００３６】
次に、実施の形態１におけるＨＢＴの製造方法について、図２Ａ〜図２Ｈを用いて説明する。図２Ａ〜図２Ｈは、本発明の実施の形態１におけるＨＢＴの製造方法を説明する途中工程の状態を示す断面図である。
【００３７】
まず、図２Ａに示すように、基板１０１の上に、ｎ+−ＩｎＰ層１２２，ｎ−ＩｎＧａＡｓ層１２３，ｐ+−ＩｎＧａＡｓ層１２４，ｎ−ＩｎＰ層１２５ａ，ｎ−ＩｎＧａＡｓＰ層１２５ｂ，ｎ+−ＩｎＧａＡｓ層１２６を、よく知られた成長法により、順次にエピタキシャル成長して形成する。次いで、ｎ+−ＩｎＧａＡｓ層１２６の上に、ＷＳｉなどからなる電極金属層１２７を、例えばスパッタ法により形成する。
【００３８】
ｎ+−ＩｎＰ層１２２は、サブコレクタ層１０２となり、ｎ−ＩｎＧａＡｓ層１２３は、コレクタ層１０３となり、ｐ+−ＩｎＧａＡｓ層１２４は、ベース層１０４となり、ｎ−ＩｎＰ層１２５ａは、第１エミッタ層１０５ａとなり、ｎ−ＩｎＧａＡｓＰ層１２５ｂは、第２エミッタ層１０５ｂとなり、ｎ+−ＩｎＧａＡｓ層１２６は、キャップ層１０６となり、電極金属層１２７は、エミッタ電極１０７となる。
【００３９】
次に、電極金属層１２７をパターニングすることで、図２Ｂに示すように、ｎ+−ＩｎＧａＡｓ層１２６の上に、エミッタ電極１０７を形成する。例えば、電極金属層１２７の上に、フォトレジストからなる所定の形状のレジストパターン（不図示）を形成する。次いで、公知の反応性イオンエッチング（Reactive Ion Etching：ＲＩＥ）法により、レジストパターンをマスクとして電極金属層１２７をエッチングする。この後、レジストパターンを除去すれば、図２Ｂに示すように、エミッタ電極１０７が形成できる。
【００４０】
次に、上述したように形成したエミッタ電極１０７をマスクにして、ｎ+−ＩｎＧａＡｓ層１２６をこの厚さ方向の途中までエッチングする。このエッチングでは、例えば、誘導結合型プラズマ反応性イオンエッチング（Inductively Coupled Plasma Reactive Ion Etching：ＩＣＰ−ＲＩＥ）法を用いればよい。次いで、クエン酸系ウェットエッチング溶液を用い、エミッタ電極１０７周囲の、残されているｎ+−ＩｎＧａＡｓ層１２６をエッチングしてｎ−ＩｎＧａＡｓＰ層１２５ｂを露出させる。これらのことにより、図２Ｃに示すように、ｎ−ＩｎＧａＡｓＰ層１２５ｂの上に、キャップ層１０６が形成され、キャップ層１０６の上にエミッタ電極１０７が形成されている状態となる。
【００４１】
次に、基板１０１上の全域に、化学気相堆積（Chemical Vapor Deposition：ＣＶＤ）法を用いてＳｉＮを堆積することで、図２Ｄに示すように、絶縁層１２８を形成する。絶縁層１２８は、エミッタ電極１０７の上面および側面を覆い、キャップ層１０６の側面を覆い、キャップ層１０６の側方のｎ−ＩｎＧａＡｓＰ層１２５ｂの表面（上面）を覆う。次に、絶縁層１２８をパターニングすることで、図２Ｅに示すように、レッジ保護膜１０８を形成する。
【００４２】
例えば、フォトレジストによりエミッタ電極１０７およびキャップ層１０６を包含する状態のレジストパターン（不図示）を形成する。ついで、このレジストパターンをマスクとし、ＲＩＥ法により絶縁層１２８をエッチングする。このエッチングでは、レジストパターンの周囲のｎ−ＩｎＧａＡｓＰ層１２５ｂを露出させる。この後、レジストパターンを除去すれば、図２Ｅに示すように、レッジ保護膜１０８が形成できる。
【００４３】
次に、上述したように形成したレッジ保護膜１０８をマスクとし、ＩＣＰ−ＲＩＥ法によりｎ−ＩｎＧａＡｓＰ層１２５ｂをエッチングすることで、図２Ｆに示すように、第２エミッタ層１０５ｂを形成する。このように、エッチング異方性を有するドライエッチングによりｎ−ＩｎＧａＡｓＰ層１２５ｂをパターニングしているので、サイドエッチングがほとんど入らない状態で、第２エミッタ層１０５ｂが形成できる。
【００４４】
引き続き、レッジ保護膜１０８と第２エミッタ層１０５ｂをマスクとし、塩酸系ウェットエッチング溶液を用いてｎ−ＩｎＰ層１２５ａを選択的にエッチングすることで、図２Ｇに示すように、第１エミッタ層１０５ａを形成する。
【００４５】
このエッチングでは、レッジ保護膜１０８の周囲のｐ+−ＩｎＧａＡｓ層１２４を露出させる。ここで、塩酸系ウェットエッチング溶液は、ＩｎＧａＡｓに対してＩｎＰを選択的に除去できる。このため、塩酸系ウェットエッチング溶液によるｎ−ＩｎＰ層１２５ａのエッチングでは、下層のｐ+−ＩｎＧａＡｓ層１２４がほとんどエッチングされない。
【００４６】
加えて、エピタキシャル成長により形成しているｎ−ＩｎＰ層１２５ａとｎ−ＩｎＧａＡｓＰ層１２５ｂとは、同一の結晶構造を有しているため、これらの界面では、互いの原子同士が強固に結合した状態となっている。これは、ウェットエッチングによるｎ−ＩｎＰ層１２５ａの選択エッチングにおいて、ｎ−ＩｎＰ層１２５ａとｎ−ＩｎＧａＡｓＰ層１２５ｂとの界面に沿って、エッチング液が侵食しにくい状態となっている。更に、結晶方位によってはサイドエッチングがほとんど入らない場合もある。これらの結果、第１エミッタ層１０５ａは、サイドエッチングが入らない状態で形成されるようになる。
【００４７】
上述したエッチングによるパターン形成により、第１エミッタ層１０５ａおよび第２エミッタ層１０５ｂの一部がレッジ部１１１を形成し、外部ベース表面を保護することになる。また、レッジ部１１１の表面は、ＳｉＮからなるレッジ保護膜１０８によって被覆される。
【００４８】
次に、第１エミッタ層１０５ａおよび第２エミッタ層１０５ｂによるメサ構造の周囲のｐ+−ＩｎＧａＡｓ層１２４の上に、ベース電極１０９を形成する。例えば、フォトレジストによりベース電極１０９形成箇所に開口部を備えるレジストパターン（不図示）を形成し、この上に、電子ビーム蒸着法などにより電極金属材料を堆積する。この後、このレジストパターンを除去（リフトオフ）して開口部に金属材料を残すことで、図２Ｈに示すように、ベース電極１０９が形成できる。
【００４９】
以上のようにベース電極１０９を形成した後、ｐ+−ＩｎＧａＡｓ層１２４，ｎ−ＩｎＧａＡｓ層１２３をパターニングすることで、図２Ｈに示すように、ベース層１０４，コレクタ層１０３を形成する。
【００５０】
例えば、まず、フォトレジストにより、第１エミッタ層１０５ａおよび第２エミッタ層１０５ｂによるメサ構造およびレッジ保護膜１０８の形成領域を含み、加えて、ベース電極１０９が形成されている領域に渡るレジストパターン（不図示）を形成する。次いで、このレジストパターンをマスクとし、ｐ+−ＩｎＧａＡｓ層１２４およびｎ−ＩｎＧａＡｓ層１２３を選択的にエッチングし、レジストパターンの周囲のｎ+−ＩｎＰ層１２２を露出させる。この後、レジストパターンを除去すれば、図２Ｈに示すように、ベース層１０４，コレクタ層１０３が形成できる。
【００５１】
この後、よく知られた製造方法により、ｎ+−ＩｎＰ層１２２に接続するコレクタ電極１１０を形成し、また、素子間分離エッチングにより不要なｎ+−ＩｎＰ層１２２を除去してサブコレクタ層１０２を形成すれば、図１に示すＨＢＴ構造が得られる。
【００５２】
以上に説明したように、実施の形態１によれば、第１エミッタ層１０５ａ，第２エミッタ層１０５ｂを、サイドエッチングが抑制された状態で形成できるので、レッジ部１１１の領域を、設計通りに形成できるようになる。このように、実施の形態１によれば、レッジ部１１１を狭くすることなく、ＨＢＴのエミッタ層が形成できるようになる。これにより、外部ベースにおける再結合電流を十分に低減することができ、電流利得の劣化が設計通りに抑制できるようになる。
【００５３】
［実施の形態２］
次に、本発明の実施の形態２について説明する。図３は、本発明の実施の形態２におけるヘテロ接合バイポーラトランジスタ（ＨＢＴ）の構成を示す断面図である。このＨＢＴは、まず、例えば半絶縁性のＩＩＩ−Ｖ族化合物半導体からなる基板１０１の上に形成されたＩＩＩ−Ｖ族化合物半導体からなるサブコレクタ層１０２と、サブコレクタ層１０２の上に形成されたＩＩＩ−Ｖ族化合物半導体からなるコレクタ層１０３と、コレクタ層１０３の上に形成されたＩＩＩ−Ｖ族化合物半導体からなるベース層１０４とを備える。
【００５４】
また、ベース層１０４の上に形成された第１エミッタ層１０５ａと、第１エミッタ層１０５ａの上に形成された第２エミッタ層１０５ｃと、第２エミッタ層１０５ｃの上に形成された下部キャップ層１０６ａと、下部キャップ層１０６ａの上に形成された上部キャップ層１０６ｂと、上部キャップ層１０６ｂの上に形成されたエミッタ電極１０７とを備える。実施の形態２では、キャップ層を、第２エミッタ層１０５ｃに接して形成された下部キャップ層１０６ａと、下部キャップ層１０６ａの上に接して形成された上部キャップ層１０６ｂとから構成している。
【００５５】
また、このＨＢＴは、  第１エミッタ層１０５ａおよび第２エミッタ層１０５ｃが、上部キャップ層１０６ｂ，下部キャップ層１０６ａによるメサ構造の周囲の部分にレッジ部１１１を備える。また、このＨＢＴは、エミッタ電極１０７および下部キャップ層１０６ａ，上部キャップ層１０６ｂを覆い、かつレッジ部１１１の上を覆うレッジ保護膜１０８を備える。また、レッジ保護膜１０８外側のベース層１０４の上に形成されたベース電極１０９と、サブコレクタ層１０２に接続するコレクタ電極１１０とを備える。
【００５６】
実施の形態２においても、第１エミッタ層１０５ａは、ベース層１０４に対して選択的なウェットエッチングが可能なＩＩＩ−Ｖ族化合物半導体から構成されている。かつ、第１エミッタ層１０５ａは、第２エミッタ層１０５ｃに対して選択的なウェットエッチングが可能なＩＩＩ−Ｖ族化合物半導体から構成されている。加えて、第２エミッタ層１０５ｃは、第１エミッタ層１０５ａの上にエピタキシャル成長により形成されているところに特徴がある。また、下部キャップ層１０６ａは、第２エミッタ層１０５ｃおよび上部キャップ層１０６ｂに対し、選択的なウェットエッチングが可能なＩＩＩ−Ｖ族化合物半導体から構成している。
【００５７】
例えば、基板１０１は、半絶縁性ＩｎＰから構成し、サブコレクタ層１０２は、高濃度にｎ型不純物が導入されたｎ型のＩｎＰから構成し、コレクタ層１０３は、ｎ型のＩｎＧａＡｓから構成し、ベース層１０４は、高濃度にｐ型不純物が導入されたｐ型のＩｎＧａＡｓから構成し、第１エミッタ層１０５ａは、ｎ型のＩｎＰから構成し、上部キャップ層１０６ｂは、高濃度にｎ型不純物が導入されたｎ型のＩｎＧａＡｓから構成することができる。
【００５８】
また、実施の形態２では、例えば、第２エミッタ層１０５ｃは、ｎ型のＩｎＡｌＧａＡｓから構成し、下部キャップ層１０６ａは、高濃度にｎ型不純物が導入されたｎ型のＩｎＰから構成する。
【００５９】
なお、第１エミッタ層１０５ａは、ｎ型のＩｎＡｌＰ、もしくはｎ型のＩｎＧａＰから構成してもよい。また、第２エミッタ層１０５ｃは、ｎ型のＧａＡｓ，ｎ型のＩｎＧａＡｓ，ｎ型のＩｎＧａＡｓＰ，ｎ型のＩｎＡｓＰ，ｎ型のＧａＡｓＰのいずれかから構成してもよい。また、下部キャップ層１０６ａは、高濃度にｎ型不純物が導入されたｎ型のＩｎＡｌＰ、もしくは高濃度にｎ型不純物が導入されたｎ型のＩｎＧａＰから構成してもよい。また、上部キャップ層１０６ｂは、高濃度にｎ型不純物が導入されたｎ型のＧａＡｓ，高濃度にｎ型不純物が導入されたｎ型のＩｎＡｌＡｓ，高濃度にｎ型不純物が導入されたｎ型のＩｎＡｌＧａＡｓのいずれかから構成してもよい。
【００６０】
このように構成することで、例えば、塩酸系のエッチャントを用いたウェットエッチングでは、第１エミッタ層１０５ａを構成する半導体層はエッチングされるが、ベース層１０４および第２エミッタ層１０５ｃを構成する半導体層はエッチングがされにくい。言い換えると、上記材料構成とすることで、塩酸系のエッチャントを用いたウェットエッチングによれば、第１エミッタ層１０５ａを、ベース層１０４および第２エミッタ層１０５ｃに対して選択的にウェットエッチングすることが可能となる。
【００６１】
また、塩酸系のエッチャントを用いたウェットエッチングでは、第１エミッタ層１０５ａと同様にＩｎＰから構成された下部キャップ層１０６ａはエッチングされるが、第２エミッタ層１０５ｃおよび上部キャップ層１０６ｂはエッチングされにくい。このため、塩酸系のエッチャントを用いたウェットエッチングによれば、第２エミッタ層１０５ｃとなる下層に対する選択的なウェットエッチングにより、下部キャップ層１０６ａがパターニングできる。また、このウェットエッチングによるパターニングでは、既に形成されている上部キャップ層１０６ｂがエッチングされることがない。
【００６２】
なお、クエン酸系のエッチャントを用いたウェットエッチングによれば、下部キャップ層１０６ａとなる下層に対する選択的なウェットエッチングにより、上部キャップ層１０６ｂがパターニングできる。
【００６３】
次に、実施の形態２におけるＨＢＴの製造方法について、図４Ａ〜図４Ｈを用いて説明する。図４Ａ〜図４Ｈは、本発明の実施の形態２におけるＨＢＴの製造方法を説明する途中工程の状態を示す断面図である。
【００６４】
まず、図４Ａに示すように、基板１０１の上に、ｎ+−ＩｎＰ層１２２，ｎ−ＩｎＧａＡｓ層１２３，ｐ+−ＩｎＧａＡｓ層１２４，ｎ−ＩｎＰ層１２５ａ，ｎ−ＩｎＡｌＧａＡｓ層１２５ｃ，ｎ+−ＩｎＰ層１２６ａ，ｎ+−ＩｎＧａＡｓ層１２６ｂを、よく知られた成長法により、順次にエピタキシャル成長して形成する。次いで、ｎ+−ＩｎＧａＡｓ層１２６ｂの上に、ＷＳｉなどからなる電極金属層１２７を、例えばスパッタ法により形成する。
【００６５】
ｎ+−ＩｎＰ層１２２は、サブコレクタ層１０２となり、ｎ−ＩｎＧａＡｓ層１２３は、コレクタ層１０３となり、ｐ+−ＩｎＧａＡｓ層１２４は、ベース層１０４となり、ｎ−ＩｎＰ層１２５ａは、第１エミッタ層１０５ａとなり、ｎ−ＩｎＡｌＧａＡｓ層１２５ｃは、第２エミッタ層１０５ｃとなり、ｎ+−ＩｎＰ層１２６ａは、下部キャップ層１０６ａとなり、ｎ+−ＩｎＧａＡｓ層１２６ｂは、上部キャップ層１０６ｂとなり、電極金属層１２７は、エミッタ電極１０７となる。
【００６６】
次に、電極金属層１２７をパターニングすることで、図４Ｂに示すように、ｎ+−ＩｎＧａＡｓ層１２６ｂの上に、エミッタ電極１０７を形成する。例えば、電極金属層１２７の上に、フォトレジストからなる所定の形状のレジストパターン（不図示）を形成する。次いで、ＲＩＥ法により、レジストパターンをマスクとして電極金属層１２７をエッチングする。この後、レジストパターンを除去すれば、図４Ｂに示すように、エミッタ電極１０７が形成できる。
【００６７】
次に、上述したように形成したエミッタ電極１０７をマスクにして、例えばＩＣＰ−ＲＩＥ法を用い、ｎ+−ＩｎＧａＡｓ層１２６ｂをこの厚さ方向の途中までエッチングする。次いで、クエン酸系ウェットエッチング溶液を用い、エミッタ電極１０７周囲の、残されているｎ+−ＩｎＧａＡｓ層１２６ｂをエッチングしてｎ+−ＩｎＰ層１２６ａを露出させる。更に、塩酸系ウェットエッチング液を用い、エミッタ電極１０７周囲のｎ+−ＩｎＰ層１２６ａをエッチングし、エミッタ電極１０７周囲のｎ−ＩｎＡｌＧａＡｓ層１２５ｃを露出させる。
【００６８】
これらのパターニングにより、図４Ｃに示すように、ｎ−ＩｎＡｌＧａＡｓ層１２５ｃの上に、下部キャップ層１０６ａが形成される。また、下部キャップ層１０６ａの上に上部キャップ層１０６ｂが形成され、上部キャップ層１０６ｂの上にエミッタ電極１０７が形成されている状態となる。
【００６９】
次に、基板１０１上の全域に、ＣＶＤ法を用いてＳｉＮを堆積することで、図４Ｄに示すように、絶縁層１２８を形成する。絶縁層１２８は、エミッタ電極１０７の上面および側面を覆い、上部キャップ層１０６ｂおよび下部キャップ層１０６ａの側面を覆い、下部キャップ層１０６ａの側方のｎ−ＩｎＡｌＧａＡｓ層１２５ｃの表面（上面）を覆う。
【００７０】
次に、絶縁層１２８をパターニングすることで、図４Ｅに示すように、レッジ保護膜１０８を形成する。例えば、フォトレジストによりエミッタ電極１０７および上部キャップ層１０６ｂ，下部キャップ層１０６ａを包含する状態のレジストパターン（不図示）を形成する。次いで、このレジストパターンをマスクとし、ＲＩＥ法により絶縁層１２８をエッチングする。このエッチングでは、レジストパターンの周囲のｎ−ＩｎＡｌＧａＡｓ層１２５ｃを露出させる。この後、レジストパターンを除去すれば、図４Ｅに示すように、レッジ保護膜１０８が形成できる。
【００７１】
次に、上述したように形成したレッジ保護膜１０８をマスクとし、ＩＣＰ−ＲＩＥ法によりｎ−ＩｎＡｌＧａＡｓ層１２５ｃをエッチングすることで、図４Ｆに示すように、第２エミッタ層１０５ｃを形成する。このように、エッチング異方性を有するドライエッチングによりｎ−ＩｎＡｌＧａＡｓ層１２５ｃをパターニングしているので、サイドエッチングがほとんど入らない状態で、第２エミッタ層１０５ｃが形成できる。
【００７２】
引き続き、レッジ保護膜１０８と第２エミッタ層１０５ｃをマスクとし、塩酸系ウェットエッチング溶液を用いてｎ−ＩｎＰ層１２５ａを選択的にエッチングすることで、図４Ｇに示すように、第１エミッタ層１０５ａを形成する。
【００７３】
このエッチングでは、レッジ保護膜１０８の周囲のｐ+−ＩｎＧａＡｓ層１２４を露出させる。ここで、塩酸系ウェットエッチング溶液は，ＩｎＧａＡｓに対してＩｎＰを選択的に除去できる。このため、塩酸系ウェットエッチング溶液によるｎ−ＩｎＰ層１２５ａのエッチングでは、下層のｐ+−ＩｎＧａＡｓ層１２４がほとんどエッチングされない。
【００７４】
加えて、エピタキシャル成長により形成しているｎ−ＩｎＰ層１２５ａとｎ−ＩｎＡｌＧａＡｓ層１２５ｃとは、同一の結晶構造を有しているため、これらの界面では、互いの原子同士が強固に結合した状態となっている。これは、ウェットエッチングによるｎ−ＩｎＰ層１２５ａの選択エッチングにおいて、ｎ−ＩｎＰ層１２５ａとｎ−ＩｎＡｌＧａＡｓ層１２５ｃとの界面に沿って、エッチング液が侵食しにくい状態となっている。更に、結晶方位によってはサイドエッチングがほとんど入らない場合もある。これらの結果、第１エミッタ層１０５ａは、サイドエッチングが入らない状態で形成されるようになる。
【００７５】
上述したエッチングによるパターン形成により、第１エミッタ層１０５ａおよび第２エミッタ層１０５ｃの一部がレッジ部１１１を形成し、外部ベース表面を保護することになる。また、レッジ部１１１の表面は、ＳｉＮからなるレッジ保護膜１０８によって被覆される。
【００７６】
次に、第１エミッタ層１０５ａおよび第２エミッタ層１０５ｃによるメサ構造周囲のｐ+−ＩｎＧａＡｓ層１２４の上に、ベース電極１０９を形成する。例えば、フォトレジストにより、ベース電極１０９形成箇所に開口部を備えるレジストパターン（不図示）を形成する。次いで、このレジストパターンの上に、電子ビーム蒸着法などにより電極金属材料を堆積する。この後、このレジストパターンを除去（リフトオフ）して開口部に金属材料を残すことで、図４Ｈに示すように、ベース電極１０９が形成できる。
【００７７】
以上のようにベース電極１０９を形成した後、ｐ+−ＩｎＧａＡｓ層１２４，ｎ−ＩｎＧａＡｓ層１２３をパターニングすることで、図４Ｈに示すように、ベース層１０４，コレクタ層１０３を形成する。
【００７８】
例えば、まず、フォトレジストにより、第１エミッタ層１０５ａおよび第２エミッタ層１０５ｃによるメサ構造およびレッジ保護膜１０８の形成領域を含み、加えて、ベース電極１０９を形成するための領域に渡るレジストパターン（不図示）を形成する。次いで、このレジストパターンをマスクとし、ｐ+−ＩｎＧａＡｓ層１２４およびｎ−ＩｎＧａＡｓ層１２３を選択的にエッチングし、レジストパターンの周囲のｎ+−ＩｎＰ層１２２を露出させる。この後、レジストパターンを除去すれば、図４Ｈに示すように、ベース層１０４，コレクタ層１０３が形成できる。
【００７９】
この後、よく知られた製造方法により、ｎ+−ＩｎＰ層１２２に接続するコレクタ電極１１０を形成し、また、素子間分離エッチングにより不要なｎ+−ＩｎＰ層１２２を除去してサブコレクタ層１０２を形成すれば、図３に示すＨＢＴ構造が得られる。上述したベース層１０４，コレクタ層１０３，ベース電極１０９，サブコレクタ層１０２，コレクタ電極１１０の形成は、前述した実施の形態１と同様である。
【００８０】
以上に説明したように、実施の形態２においても、第１エミッタ層１０５ａ，第２エミッタ層１０５ｃを、サイドエッチングが抑制された状態で形成できるので、レッジ部１１１の領域を、設計通りに形成できるようになる。このように、実施の形態２によれば、レッジ部１１１を狭くすることなく、ＨＢＴのエミッタ層が形成できるようになる。これにより、外部ベースにおける再結合電流を十分に低減することができ、電流利得の劣化が設計通りに抑制できるようになる。
【００８１】
以上に説明したように、本発明では、第１エミッタ層を、ベース層に対して選択的なウェットエッチングが可能なＩＩＩ−Ｖ族化合物半導体から構成した。加えて、本発明では、第１エミッタ層を、第２エミッタ層に対して選択的なウェットエッチングが可能なＩＩＩ−Ｖ族化合物半導体から構成した。また、各半導体層は、エピタキシャル成長により積層した。この結果、本発明によると、レッジ部を狭くすることなく、ヘテロ接合バイポーラトランジスタのエミッタ層が形成できる。
【００８２】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、上述では、主に、超高速集積回路を実現する上で有望なｎｐｎ形ＩｎＰ／ＩｎＧａＡｓ系ＨＢＴを例にして説明したが、これに限るものではなく、同様な効果は、ベース層に狭バンドギャップ材料であるＧａＡｓＳｂ系材料を用いたＩｎＰ／ＧａＡｓＳｂ系ＨＢＴに対しても有効である。この場合も、本発明で示したエミッタ層構造をそのまま適用することができる。
【符号の説明】
【００８３】
１０１…基板、１０２…サブコレクタ層、１０３…コレクタ層、１０４…ベース層、１０５ａ…第１エミッタ層、１０５ｂ…第２エミッタ層、１０６…キャップ層、１０７…エミッタ電極、１０８…レッジ保護膜、１０９…ベース電極、１１０…コレクタ電極。
【図１】
2015041723.tif 000003
【図２Ａ】
2015041723.tif 000004
【図２Ｂ】
2015041723.tif 000005
【図２Ｃ】
2015041723.tif 000006
【図２Ｄ】
2015041723.tif 000007
【図２Ｅ】
2015041723.tif 000008
【図２Ｆ】
2015041723.tif 000009
【図２Ｇ】
2015041723.tif 000010
【図２Ｈ】
2015041723.tif 000011
【図３】
2015041723.tif 000012
【図４Ａ】
2015041723.tif 000013
【図４Ｂ】
2015041723.tif 000014
【図４Ｃ】
2015041723.tif 000015
【図４Ｄ】
2015041723.tif 000016
【図４Ｅ】
2015041723.tif 000017
【図４Ｆ】
2015041723.tif 000018
【図４Ｇ】
2015041723.tif 000019
【図４Ｈ】
2015041723.tif 000020
【図５】
2015041723.tif 000021
【図６Ａ】
2015041723.tif 000022
【図６Ｂ】
2015041723.tif 000023
【図６Ｃ】
2015041723.tif 000024
【図６Ｄ】
2015041723.tif 000025
【図６Ｅ】
2015041723.tif 000026
【図６Ｆ】
2015041723.tif 000027
【図７】
2015041723.tif 000028