(57)【要約】【課題】ノイズの導入による制御ＩＣの誤動作を防止し、貫通電流による高耐圧ＩＣの破壊を防止する半導体装置およびその製造方法を提供する。【解決手段】高電圧で動作する高耐圧ＩＣチップ５の裏側を絶縁性接着剤６でアイランド２に固着し、前記高電圧よりも低い電圧で動作する制御ＩＣチップ７の裏側を導電性接着剤８で固着し、アイランド２をＧＮＤリード端子１ａにボンディングワイヤ１０ａで接続する。また、高耐圧ＩＣチップ５および制御ＩＣチップ７の両者の表側にグランドパッドを備えている。【選択図】        図１
2015088607.tif 000002
【特許請求の範囲】
【請求項１】
高い電圧で駆動する高耐圧ＩＣチップと、前記高耐圧ＩＣチップを駆動する前記電圧より低い電圧で駆動する制御ＩＣチップと、前記高耐圧ＩＣチップと前記制御ＩＣチップが共に接着剤を介して固着し、前記高耐圧ＩＣチップおよび前記制御ＩＣチップに共通の基準電位に接続される金属板と、を備える半導体装置において、
前記高耐圧ＩＣチップの裏側は絶縁性接着剤を介して前記金属板に固着され、前記制御ＩＣチップの裏側は導電性接着剤を介して前記金属板に固着され、前記高耐圧ＩＣチップおよび前記制御ＩＣチップの両者の表側に基準電位が印加される各電極パッドを備えることを特徴とする半導体装置。
【請求項２】
高い電圧で駆動する高耐圧ＩＣチップと、前記高耐圧ＩＣチップを駆動する前記電圧より低い電圧で駆動する制御ＩＣチップと、前記高耐圧ＩＣチップと前記制御ＩＣチップが共に接着剤を介して固着するリードフレームのアイランドと、外部導出端子である複数のリード端子と、前記リード端子の一部を露出し全体を被覆するモールド樹脂を備える半導体装置において、
前記高耐圧ＩＣチップの裏側は絶縁性接着剤を介して前記アイランドに固着され、前記制御ＩＣチップの裏側は導電性接着剤を介して前記アイランドに固着され、前記アイランドとグランド電位に接続される前記リード端子が電気的に接続され、前記高耐圧ＩＣチップおよび前記制御ＩＣチップの両者の表側の各グランド電極パッドと前記グランド電位となる前記リード端子が電気的に接続されることを特徴とする半導体装置。
【請求項３】
前記導電性接着剤が、Ａｇペーストもしくは半田ペーストであり、前記絶縁性接着剤が、エポキシ樹脂ペーストもしくはＤＡＦシートであることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記請求項２または３に記載の半導体装置の製造方法において、
リードフレームのアイランドに絶縁性接着剤を介して高耐圧ＩＣチップを固着する工程と、
リードフレームのアイランドに導電性接着剤を介して制御ＩＣチップを固着する工程と、
リードフレームのリード端子の表面をプラズマクリーニングする工程と、
前記高耐圧ＩＣチップおよび制御ＩＣチップの表面のグランド電極パッドとグランド電位にあるリード端子およびアイランドとグランド端子をボンディングワイヤで接続する工程と、
前記リード端子の一部を露出し、全体を樹脂モールドする工程と、
前記リードフレームのアイランドと各リード端子を切り離し、前記リード端子を折り曲げてフォーミングする工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記プラズマクリーニングが、酸素プラズマもしくはアルゴンプラズマを用いて行なうことを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路チップを搭載した半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
図７および図８は、従来の半導体装置５００の構成図であり、図７（ａ）は外形の上面図、図７（ｂ）は図７（ａ）のＸ−Ｘ線で切断した要部断面図、図７（ｃ）は図７（ａ）のＹ−Ｙ線で切断した要部断面図、図８（ａ）は図７（ａ）のエポキシ樹脂を外した内部を拡大したＡ部の要部平面図、図８（ｂ）は図８（ａ）のＸ−Ｘ線で切断した要部断面図である。
【０００３】
この半導体装置５００は、アイランド２（ダイパッド）と、リード端子１と、アイランド２に固着する高耐圧ＩＣチップ５および低耐圧の制御ＩＣチップ７を備える。高耐圧ＩＣチップ５および制御ＩＣチップ７とリード端子１を接続するボンディングワイヤ１０と、全体を封止するエポキシ樹脂１１とを備える。
【０００４】
高耐圧ＩＣチップ５の裏面と制御ＩＣチップ７の裏面は導電性接着剤８を介してアイランド２に固着する。また、リード端子１の内グランド電位にあるＧＮＤリード端子１ａとアイランド２は接続されず、アイランド２は浮遊電位となる。
【０００５】
高耐圧ＩＣチップ５の表面の図示しない電極パッドおよび制御ＩＣチップ７の表面の図示しない電極パッドはリード端子１とボンディングワイヤ１０で接続する。
図１７は、高耐圧ＩＣチップ５および制御ＩＣ７に形成される回路図である。これら回路により主回路電流を流すＭＯＳＦＥＴ２０１，２０２が駆動される。
【０００６】
高耐圧ＩＣチップ５は、レベルシフト回路５０１、ハイサイド駆動回路５０２を備えている。ハイサイド駆動回路５０２の電源はＶＢである。レベルシフト回路５０１はセット用のＭＯＳＦＥＴ（ＳＥＴ）とリセット用のＭＯＳＦＥＴ（ＲＥＳＥＴ）およびダイオードＤと抵抗Ｒで構成される。
【０００７】
制御ＩＣ７は、ローサイド駆動回路７０１と電源制御回路７０２を備えている。制御ＩＣ７に形成される回路の電源は、ＶＣＣである。この例では、電源制御回路７０２を備えたものについて示しているがこれに限ったものではない。外部からの信号に基づいてローサイド駆動回路７０１およびハイサイド駆動回路５０２への信号を出力する回路であればよい。
【０００８】
ＭＯＳＦＥＴ２０１，２０２は直列接続され、ＭＯＳＦＥＴ２０１のドレインに主回路電源Ｖｄｃが印加され、ＭＯＳＦＥＴ２０２のソースはグランド電位のＣＯＭに接続している。この２直列でインバータ回路の一つのアームを構成し、接続点Ｋは図示しないモータなどの負荷に接続する。この接続点Ｋと高耐圧ＩＣチップ５のＶＳ端子は接続する。ＶＢ端子（この端子の電圧はＶＢ）のグランドに対する電圧はＶＳ端子（この端子の電圧はＶＳ）の電圧（中間電位）にブートストラップコンデンサＣｂの電圧Ｅ（１５Ｖ程度）が加わった電圧である。
【０００９】
ＭＯＳＦＥＴ２０１，２０２のオン・オフにより、ＶＳはグランド電位からＶｄｃまで振られる。
図９は、高耐圧ＩＣチップ５の要部断面図である。高耐圧ＩＣチップ５は、ｐ型基板１５の表面層に配置される第１ｎウェル領域１６、第２ｎウェル領域１７、第１ｐ領域１８、第２ｐ領域１９を備える。第１ｎウェル領域１６の表面層に配置されるｐウェル領域２０と、ｐウェル領域２０の表面層に配置されるｎドレイン領域２１、ｎソース領域２２、ｐコンタクト領域２３と、ポリシリコンのゲート電極２４を備える。第１ｎウェル領域１６の表面層に配置されるｐドレイン領域２５、ｐソース領域２６、ｎコンタクト領域２７と、ポリシリコンのゲート電極２８を備える。第１ｐ領域１８の表面層に配置されるｎソース領域２９、ゲート電極３０、第２ｎウェル領域１７の表面層に配置されるｎドレイン領域３１を備える。第１ｐ領域１８の表面層に配置されるｐコンタクト領域３２と、第２ｐ領域１９の表面層に配置されるｐコンタクト領域３３と、第１ｎウェル領域１６と第２ｎウェル領域１７に跨って配置されるｎコンタクト領域３４と、第１ｐ領域１８と第２ｐ領域１９に跨って配置されるｐコンタクト領域３５を備える。各ドレイン領域、各ソース領域、各ゲート電極に接続するドレイン電極Ｄ、ソース電極Ｓ、ゲート金属電極Ｇを備える。ｐコンタクタ領域およびｎコンタクト領域に接続する金属電極３６，３７，３８，３９，４０，４１，４２を備える。金属電極４０，４１はＶＳ、ＶＢに接続し、ソース電極Ｓを含む金属電極４２はＧＮＤに接続する。ＶＳはインバータ回路の中間電位、ＶＢはＶＳに昇圧電位（例えば、１５Ｖ程度）が加わったハイサイド側の第１ｎウェル領域１６の電位である。そのため、常時、ｐウェル領域２０と第１ｎウェル領域１６のｐｎ接合は逆バイアスされている。ｐ型基板１５は、第１ｐ領域１８および第２ｐ領域１９を介してグランド電位（ＧＮＤ）になっている。ｐ型基板１５は導電性接着剤８を介して浮遊電位にあるアイランド２に固着されている。この半導体装置５００は、レベルシフト、高耐圧終端領域（ＨＶＪＴ）、浮遊電位基準回路領域で構成される。
【００１０】
また、図中の符号でＲ１はｐ型基板１５の横方向抵抗、Ｒ２はｐ型基板の縦方向抵抗、Ｒ３は第１ｐ領域１８または第１ｐ領域１８と第２ｐ領域を合わせた縦方向抵抗である。
図１０は、制御ＩＣチップ７の要部断面図である。制御ＩＣチップ７は、ｐ型基板１５ａの表面層に配置されるｎウェル領域４３、ｐウェル領域４４、ｐウェル領域４５、ｎ領域４６を備える。ｎウェル領域４３の表面層に配置されるｐドレイン領域４７、ｐソース領域４８、ゲート電極４９およびｎコンタクト領域５０とを備える。ｐウェル領域４４の表面層に配置されるｎドレイン領域５１、ｎソース領域５２、ゲート電極５３およびｐコンタクト領域５４とを備える。ｐウェル領域４５の表面層に配置されるｐコンタクト領域５５を備える。各ドレイン領域、ソース領域、ゲート電極に接続するドレイン電極Ｄ、ソース電極Ｓ、ゲート金属電極Ｇを備える。ｐコンタクタ領域、ｎコンタクト領域に接続する金属電極５６，５７，５８，５９，６０を備える。ｐ型基板１５ａは導電性接着剤８を介して浮遊電位にあるアイランド２に固着されている。金属電極５７，５８，６０はＶＣＣ、金属電極５６，５９はＧＮＤに接続する。ＶＣＣは制御ＩＣチップ７の電源電圧である。
【００１１】
また、図中の符号でＲ４はｐ型基板１５の横方向抵抗、Ｒ５はｐ型基板の縦方向抵抗、Ｒ６はｐウェル領域４５の縦方向抵抗である。
図１１および図１２は、従来の半導体装置５００の製造方法であり、工程順に示した要部製造工程断面図である。
【００１２】
図１１（ａ）において、リード端子１とアイランド２を備えたリードフレーム４を準備する。リード端子１とアイランド２は後述する図６の外枠３で互いに接続している。
つぎに、図１１（ｂ）において、高耐圧ＩＣチップ５と制御ＩＣチップ７をアイランド２に導電性接着剤８を介して固着する。
【００１３】
つぎに、図１１（ｃ）において、リード端子１、高耐圧ＩＣチップ５、制御ＩＣチップ７をボンディングワイヤ１０で接続する。
つぎに、図１２（ｄ）において、モールド樹脂である、例えば、エポキシ樹脂１１で全体を封止する。
【００１４】
つぎに、図１２（ｅ）において、アイランド２とリード端子１および各リード端子１同士を外枠３から切り離し、リード端子１を折り曲げてフォーミングして、半導体装置５００が完成する。
【００１５】
図１３は、従来の半導体装置５００に形成される寄生トランジスタの等価回路であり、同図（ａ）は高耐圧ＩＣチップ５内に形成される寄生トランジスタ１２の等価回路、同図（ｂ）は制御ＩＣチップ７内に形成される寄生トランジスタ１３の等価回路である。
【００１６】
高耐圧ＩＣチップ５内に形成される寄生トランジスタ１２は、図９に示すｐウェル領域２０、第１ｎウェル領域１６、ｐ型基板１５ａで形成されるＰＮＰバイポーラトランジスタである。一方、制御ＩＣチップ７内に形成される寄生トランジスタ１３は，図１０に示すｐソース領域４８、ｎウェル領域４３、ｐ型基板１５で形成されるＰＮＰバイポーラトランジスタである。
【００１７】
高耐圧ＩＣチップ５の動作において、第１ｎウェル領域１６がｐウェル領域２０の電位より低くなると、寄生トランジスタ１２がオンして、寄生トランジスタ１２は短絡状態になる。そのとき、ＶＳからｐ型基板１５を通って表面のＧＮＤに貫通電流６１が流れる。この貫通電流６１はｐ型基板１５の横方向抵抗Ｒ１を経由し第１ｐ領域、第２ｐ領域の縦方向抵抗Ｒ３を通って流れる電流６１ａと、ｐ型基板１５の縦方向抵抗Ｒ２と導電性接着剤８を通ってアイランド２に流れ込む電流６１ｂに分かれる。電流６１ｂはアイランド２からｐ型基板１５へ流れ込む電流６１ｃと、アイランド２を通って制御ＩＣチップ７側に流れる電流６１ｄに分かれる。電流６１ａと電流６１ｃは合流して第１ｐ領域、第２ｐ領域の縦方向抵抗Ｒ３を介して表面のＧＮＤに流れる電流６１ｅとなる。
【００１８】
アイランド２から制御ＩＣチップ７に入り込んだ電流６１ｄはｐ型基板１５ａの縦方向抵抗Ｒ５，横方向抵抗Ｒ４，ｐウェル領域４５の縦方向抵抗Ｒ６を通って表面のＧＮＤへ流れて行く。
【００１９】
貫通電流６１は、Ｒ１〜Ｒ６によって抑制されて、寄生トランジスタ１２は破壊することは少ない。
一方、高耐圧ＩＣチップ５の動作において、１０ｋＨｚ〜５００ｋＨｚの高周波でＶＢの電位は例えば１５Ｖ〜４１５Ｖの間で変動する。つまり急峻なｄＶ／ｄｔを有する電圧で振られることになる。このＶＢの変動（ｄＶ／ｄｔ）が第１ｎウェル領域１６の電位変動となり、ｐ型基板１５と第１ｎウェル領域１６のｐｎ接合の接合容量Ｃを通して変位電流６２（Ｃ×ｄＶ／ｄｔ）が流れる。この変位電流６２は大きい場合は１Ａ以上あり、ｐ型基板１５の横方向抵抗Ｒ１を経由し縦方向抵抗Ｒ３を介してアイランド２へ流れ出す。
【００２０】
アイランド２に流れ出した変位電流６２は、ｐ型基板１５ａの縦方向抵抗Ｒ５、横方向抵抗Ｒ４、ｐウェル領域４５の縦方向抵抗Ｒ６を経由して、制御ＩＣチップ７の表面側ＧＮＤへ流れて行く。
【００２１】
この変位電流６２は振動電流であり、この変位電流６２とＲ４，Ｒ５，Ｒ６により発生する電圧によって、制御ＩＣチップ７のグランド電位にあるｐ型基板１５ａの電位が変動し、この電位変動により制御ＩＣチップ７に形成された図示しない回路が誤動作を起こす。
【００２２】
また、特許文献１には、複数のＩＣチップが絶縁基板を介して、リードフレームのアイランドに固着した例が開示されている。
【先行技術文献】
【特許文献】
【００２３】
【特許文献１】特許６０−１８９９５８号公報
【発明の概要】
【発明が解決しようとする課題】
【００２４】
前記した制御ＩＣチップ７のグランド電位の変動を防止する方策について説明する。
図１４は、アイランド２とＧＮＤリード端子１ａをボンディングワイヤ１０ａで接続した半導体装置６００の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。
【００２５】
図１５は、図１４の高耐圧ＩＣチップ５と制御ＩＣチップ７に形成される寄生トランジスタ１２，１３の等価回路図である。図１５には貫通電流６１および変位電流６２も示した。
【００２６】
図１６は、高耐圧ＩＣチップ５からアイランド２に貫通電流６１と変位電流６２が流れる様子を説明した図である。
図１４〜図１６に示すように、アイランド２とＧＮＤリード端子１ａを接続して、アイランド２の電位をグランド電位にしっかりと固定する。これによって、制御ＩＣチップ７のグランド電位の変動は抑制され、高耐圧ＩＣチップ５で発生したノイズ（グランド電位の変動）はグランドへ吸収されて、制御ＩＣチップ７に導入されるノイズは防止される。
【００２７】
その結果、制御ＩＣチップ７の誤動作を防止することができる。
しかし、ＶＢ端子に高い電圧（４００Ｖ程度）が印加され、高耐圧ＩＣチップ５の寄生トランジスタ１２がオンすると、貫通電流６１はｐ型基板１５の小さな縦方向抵抗Ｒ２を介してアイランド２へ流れ込む。この縦方向抵抗Ｒ２は横方向抵抗Ｒ１の１／１０以下と小さく、さらにこの印加電圧は数百Ｖと高いために、図１５および図１６に示すように、寄生トランジスタ１２に大きな貫通電流６１が流れて、寄生トランジスタ１２が形成される高耐圧ＩＣチップ５を破壊させる場合がある。
【００２８】
但し、制御ＩＣチップ７の寄生トランジスタ１３がオンした場合にも、制御ＩＣチップ７からアイランド２に向かって図示しない貫通電流が流れるが、ＶＣＣから印加される電圧は３０Ｖ程度と低いため、貫通電流は小さく寄生トランジスタ１３が形成される制御ＩＣチップ７を破壊させることはない。
【００２９】
このように、変位電流６２（ノイズ）による制御ＩＣチップ７の誤動作を防止することと、貫通電流６１による高耐圧ＩＣチップ５の破壊を防止することを両立させることは困難である。
【００３０】
また、特許文献１では、絶縁基板上のＩＣチップが搭載されているので、貫通電流は発生しない。しかし、絶縁基板のキャパシタにより一方のＩＣチップで発生した電位変動が絶縁基板のキャパシタとアイランドを介して他方のＩＣチップに伝達し、他方のＩＣチップを誤動作させることが想定される。
【００３１】
この発明の目的は、前記の課題を解決して、ノイズの導入による制御ＩＣの誤動作を防止し、貫通電流による高耐圧ＩＣの破壊を防止する半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００３２】
前記の目的を達成するために、
高い電圧で駆動する高耐圧ＩＣチップと、前記高耐圧ＩＣチップを駆動する前記電圧より低い電圧で駆動する制御ＩＣチップと、前記高耐圧ＩＣチップと前記制御ＩＣチップが共に接着剤を介して固着し、前記高耐圧ＩＣチップおよび前記制御ＩＣチップに共通の基準電位に接続される金属板と、を備える半導体装置において、
前記高耐圧ＩＣチップの裏側は絶縁性接着剤を介して前記金属板に固着され、前記制御ＩＣチップの裏側は導電性接着剤を介して前記金属板に固着され、前記高耐圧ＩＣチップおよび前記制御ＩＣチップの両者の表側に基準電位が印加される各電極パッドを備える構成とする。
【発明の効果】
【００３３】
この発明によれば、ノイズの導入による制御ＩＣの誤動作を防止し、貫通電流による高耐圧ＩＣの破壊を防止する半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【００３４】
【図１】この発明に係る第１実施例の半導体装置１００の構成図であり、（ａ）は要部平面図、（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。
【図２】半導体装置１００の動作を説明する図である。
【図３】半導体装置１００に形成される寄生トランジスタの等価回路であり、（ａ）は高耐圧ＩＣチップ５内に形成される寄生トランジスタ１２の等価回路、（ｂ）は制御ＩＣチップ７内に形成される寄生トランジスタ１３の等価回路である。
【図４】この発明に係わる第２実施例の半導体装置の要部製造工程断面図である。
【図５】図４に続く、この発明に係わる第２実施例の半導体装置の要部製造工程断面図である。
【図６】リードフレームの要部平面図である。
【図７】従来の半導体装置５００の構成図であり、（ａ）は外形の上面図、（ｂ）は図７（ａ）のＸ−Ｘ線で切断した要部断面図、（ｃ）は図７（ａ）のＹ−Ｙ線で切断した要部断面図である。
【図８】図７のエポキシ樹脂１１を外した構成図であり、（ａ）は図７（ａ）のエポキシ樹脂を外したＡ部の要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図である。
【図９】高耐圧ＩＣチップ５の要部断面図である。
【図１０】制御ＩＣチップ７の要部断面図である。
【図１１】従来の半導体装置５００の要部製造工程断面図である。
【図１２】図１に続く、従来の半導体装置５００の要部製造工程断面図である。
【図１３】従来の半導体装置５００に形成される寄生トランジスタの等価回路であり、（ａ）は高耐圧ＩＣチップ５内に形成される寄生トランジスタ１２の等価回路、（ｂ）は制御ＩＣチップ７内に形成される寄生トランジスタ１３の等価回路である。
【図１４】アイランド２とＧＮＤリード端子１ａをボンディングワイヤ１０ａで接続した半導体装置６００の構成図であり、（ａ）は要部平面図、（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。
【図１５】図１４の高耐圧ＩＣチップ５と制御ＩＣチップ７に形成される寄生ダイオード１２，１３の等価回路図である。
【図１６】高耐圧ＩＣチップ５からアイランド２に貫通電流６１と変位電流６２が流れる様子を説明した図である。
【図１７】高耐圧ＩＣチップ５に形成される回路図である。
【発明を実施するための形態】
【００３５】
実施の形態を以下の実施例で説明する。従来と同一部位には同一の符号を付した。
【実施例１】
【００３６】
図１は、この発明に係る第１実施例の半導体装置１００の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。図１（ａ）および図１（ｂ）は図８（ａ）および図８（ｂ）に相当した図であり、エポキシ樹脂１１の内部を示した図である。外形は図７（ａ）と同じである。
【００３７】
この半導体装置１００は、外部導出端子であるリード端子１と、ダイパッド（金属板）であるアイランド２と、アイランド２に固着する高耐圧ＩＣチップ５および低耐圧の制御ＩＣチップ７を備える。高耐圧ＩＣチップ５および制御ＩＣチップ７とリード端子１を接続するボンディングワイヤ１０と、全体を封止するモールド樹脂であるエポキシ樹脂１１とを備える。
【００３８】
また、リード端子１のうち基準電位（グランド電位）にあるＧＮＤリード端子１ａとアイランドはボンデングワイヤ１０ａで接続され基準電位（グランド電位）に固定されている高耐圧ＩＣチップ５の表面の図示しないグランドパッドおよび制御ＩＣチップ７の表面の図示しないグランドパッドはリード端子１とボンディングワイヤ１０で接続する。
【００３９】
以上の構成は、半導体装置６００と同じである。半導体装置６００と異なる点は、高耐圧ＩＣチップ５の裏面は絶縁性接着剤６を介してアイランド２に固着し、制御ＩＣチップ７の裏面は導電性接着剤８を介してアイランド２に固着する点である。
【００４０】
図２は、半導体装置１００の動作を説明する図である。また、図３は、半導体装置１００に形成される寄生トランジスタの等価回路であり、同図（ａ）は高耐圧ＩＣチップ５内に形成される寄生トランジスタ１２の等価回路、同図（ｂ）は制御ＩＣチップ７内に形成される寄生トランジスタ１３の等価回路である。点線１４で囲った範囲が半導体基板である。図３には、図２で示した電流の流れも示した。
【００４１】
高耐圧ＩＣチップ５内に形成される寄生トランジスタ１２は図２で示すｐウェル領域２０、第１ｎウェル領域１６、ｐ型基板１５で形成される寄生ＰＮＰＴｒである。一方、制御ＩＣチップ７内に形成される寄生トランジスタ１３はｐソース領域４８、ｎウェル領域、ｐ型基板１５ａで形成される寄生ＰＮＰＴｒである。
【００４２】
高耐圧ＩＣチップ５の動作において、例えば、サージ電圧が印加されて、第１ｎウェル領域１６がｐウェル領域２０の電位より低くなると、寄生トランジスタ１２がオンして、寄生トランジスタ１２は短絡状態になる。そのとき、ＶＳから第１ｎウェル領域１６を通ってＧＮＤに貫通電流６１が流れる。この貫通電流６１はｐ型基板１５の大きな横方向抵抗Ｒ１と第１ｐ領域１８と第２ｐ領域１９の縦方向抵抗Ｒ３を介して表面の金属電極４２，３６を通ってＧＮＤへ流れる。そのため、貫通電流６１は抑制されて寄生トランジスタ１２が破壊することはない。また、高耐圧ＩＣチップ５は絶縁性接着剤６で電気的にアイランド２とは絶縁されているので、貫通電流６１はアイランド２へは流れない。つまり貫通電流６１によって高耐圧ＩＣチップ５は破壊することがない。また、前記の横方向抵抗Ｒ１で生じた電圧はアイランド２へ絶縁性接着剤６のキャパシタンスＣｏを介して伝達されるが、アイランド２はグランド電位（ＧＮＤ）にしっかり固定されているため、制御ＩＣチップ７のｐ型基板１５ａの電位を変動させることはない。そのため、制御ＩＣチップ７の誤動作を防止できる。
【実施例２】
【００４３】
図４および図５は、この発明に係わる第２実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。この製造工程断面図は、図６のＸ−Ｘ線で切断した箇所に相当する工程断面図である。尚、図６はリードフレーム４の平面図であり、リード端子１とアイランド２は外枠３で接続されている。
【００４４】
図４（ａ）において、リード端子１とアイランド２を備えたリードフレーム４を準備する。リード端子１とアイランド２は図６の外枠３で互いに接続している。リードフレーム４の材質としては銅などである。
【００４５】
つぎに、図４（ｂ）において、高耐圧ＩＣチップ５をアイランド２に絶縁性接着剤６を介して固着する。絶縁性接着剤６としては、例えば、エポキシ樹脂ペーストもしくはＤＡＦ（ダイアタッチフィイルム）シートなどがある。
【００４６】
つぎに、図４（ｃ）において、制御ＩＣチップ７をアイランド２に導電性接着剤８を介して固着する。導電性接着剤８としては、例えば、エポキシ樹脂にＡｇ粒子を混入したＡｇペーストもしくは半田ペーストなどである。尚、図４（ｂ）の工程と図４（ｃ）の工程を入れ替えても構わない。
【００４７】
つぎに、図４（ｄ）において、リードフレーム４のリード端子１の表面をプラズマクリーニング９で清浄化する。このプラズマクリーニング９は酸素プラズマもしくはアルゴンプラズマを用いて行なうとよい。このクリーニング工程を付加することで、ワイヤボンディングを確実に行なうことができる。
【００４８】
つぎに、図５（ｅ）において、リード端子１、高耐圧ＩＣチップ５、制御ＩＣチップ７をボンディングワイヤ１０（金線、アルミニウム線、銅線）で接続する。
つぎに、図５（ｆ）において、モールド樹脂である、例えば、エポキシ樹脂１１で全体を封止する。
【００４９】
つぎに、図５（ｇ）において、アイランド２とリード端子１および各リード端子１同士を外枠３から切り離し、リード端子１を折り曲げてフォーミングして、半導体装置１００が完成する。
【符号の説明】
【００５０】
１    リード端子
１ａ  ＧＮＤリード端子
２    アイランド
３    外枠
４    リードフレーム
５    高耐圧ＩＣチップ
６    絶縁性接着剤
７    制御ＩＣチップ
８    導電性接着剤
９    プラズマクリーニング
１０，１０ａ    ボンディングワイヤ
１１    エポキシ樹脂
１２，１３  寄生トランジスタ
１４    点線
１５，１５ａ  ｐ型基板
１６    第１ｎウェル領域
１７    第２ｎウェル領域
１８    第１ｐ領域
１９    第２ｐ領域
２０，４４，４５  ｐウェル領域
２１    ｎドレイン領域
２２    ｎソース領域
２３    ｐコンタクト領域
２４，２８，３０，４９，５３  ゲート電極
２５，４７  ｐドレイン領域
２６，４８  ｐソース領域
２７，３４，５０  ｎコンタクト領域
２９，５２  ｎソース領域
３１，５１  ｎドレイン領域
３２，３３，３５，５４，５５  ｐコンタクト領域
３６〜４２，５６〜６０  金属電極
４３    ｎウェル領域
４６    ｎ領域
６１    貫通電流
６２    変位電流
１００，５００，６００  半導体装置
Ｒ１、Ｒ４    横方向抵抗
Ｒ２、Ｒ３、Ｒ５，Ｒ６  縦方向抵抗
Ｃ    接合容量
Ｃｏ    キャパシタンス原稿
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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