(57)【要約】【課題】動作速度を向上させること。【解決手段】第１制御端子の少なくとも一方に第１制御信号が入力される一対の第１トランジスタ２０ａ、２０ｂと、前記一対の第１トランジスタを流れる電流に基づき、一対の差動出力端子の電位を設定する比較回路１０と、前記一対の差動出力端子の少なくとも一方から対応する前記一対の第１トランジスタの間のノードと電源との間の経路に直列に接続され、第２制御端子に第２制御信号が入力される第２トランジスタ２２ａ、２２ｂと、それぞれ前記経路に前記第２トランジスタと直列に接続され、クロック信号に同期しオンする第１スイッチ２４ａ、２４ｂと、前記第１スイッチから遅延して前記第２トランジスタがオン状態となるように、前記クロック信号に基づき前記第２制御信号を生成する生成回路３０と、を具備する電子回路。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１制御端子の少なくとも一方に第１制御信号が入力される一対の第１トランジスタと、
前記一対の第１トランジスタを流れる電流に基づき、一対の差動出力端子の電位を設定する比較回路と、
前記一対の差動出力端子の少なくとも一方から対応する前記一対の第１トランジスタの間のノードと電源との間の経路に直列に接続され、第２制御端子に第２制御信号が入力される第２トランジスタと、
それぞれ前記経路に前記第２トランジスタと直列に接続され、クロック信号に同期しオンする第１スイッチと、
前記第１スイッチから遅延して前記第２トランジスタがオン状態となるように、前記クロック信号に基づき前記第２制御信号を生成する生成回路と、
を具備することを特徴とする電子回路。
【請求項２】
前記第２トランジスタは、複数の第２トランジスタであることを特徴とする請求項１記載の電子回路。
【請求項３】
前記複数の第２トランジスタに、それぞれ直列に接続された複数の第２スイッチと、
前記複数の第２スイッチを個別にオンまたはオフさせる制御回路と、
を具備することを特徴とする請求項２記載の電子回路。
【請求項４】
前記制御回路は、前記第２トランジスタと前記第１スイッチとの少なくとも一方を個別にオンまたはオフさせる制御回路を具備することを特徴とする請求項３記載の電子回路。
【請求項５】
前記生成回路は、前記クロック信号を遅延させることにより前記第２制御信号を生成し、
前記生成回路の遅延量を制御する制御回路を具備することを特徴とする請求項１から４のいずれか一項記載の電子回路。
【請求項６】
前記生成回路は、前記クロック信号の変移速度を遅くすることにより前記第２制御信号を生成し、
前記生成回路の変移速度を制御する制御回路を具備することを特徴とする請求項１から４のいずれか一項記載の電子回路。
【請求項７】
前記第１トランジスタの第１端子が第１電源に接続され、前記第１トランジスタの第２端子が前記第１電源と異なる電圧の第２電源に接続されていることを特徴とする請求項１から６のいずれか一項記載の電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路に関し、例えば比較回路を含む電子回路に関する。
【背景技術】
【０００２】
コンパレータは、例えばアナログ差動入力信号を比較しデジタル信号に変換する。コンパレータは、トランジスタのばらつきやレイアウトの非対称性により、オフレットが存在する。オフセットは、閾値（デジタル信号のハイレベルとローレベルとを判定する差動入力信号の差）が０からシフトした量に対応する。オフセットは、回路動作に悪影響を及ぼす。また、閾値を０以外に設定した場合がある。そこで、閾値を調整可能なコンパレータが知られている（例えば特許文献１および２）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−２２３５５３号公報
【特許文献２】特開２０１３−７０１５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、閾値を調整可能としようとすると、電子回路内に容量またはトランジスタ等の負荷が付加される。このため、電子回路の動作速度が遅くなる。
【０００５】
本電子回路は、動作速度を向上させることを目的とする。
【課題を解決するための手段】
【０００６】
第１制御端子の少なくとも一方に第１制御信号が入力される一対の第１トランジスタと、前記一対の第１トランジスタを流れる電流に基づき、一対の差動出力端子の電位を設定する比較回路と、前記一対の差動出力端子の少なくとも一方から対応する前記一対の第１トランジスタの間のノードと電源との間の経路に直列に接続され、第２制御端子に第２制御信号が入力される第２トランジスタと、それぞれ前記経路に前記第２トランジスタと直列に接続され、クロック信号に同期しオンする第１スイッチと、前記第１スイッチから遅延して前記第２トランジスタがオン状態となるように、前記クロック信号に基づき前記第２制御信号を生成する生成回路と、を具備することを特徴とする電子回路を用いる。
【発明の効果】
【０００７】
本電子回路によれば、動作速度を向上させることができる。
【図面の簡単な説明】
【０００８】
【図１】図１は、比較例１に係る電子回路の回路図である。
【図２】図２は、比較例２に係る電子回路の回路図である。
【図３】図３は、比較例２における各電位および電流のタイミングチャートである。
【図４】図４は、実施例１に係る電子回路の回路図である。
【図５】図５は、実施例１における各電位および電流のタイミングチャートである。
【図６】図６（ａ）および図６（ｂ）は、比較例２および実施例１における出力端子およびノードの電位をシミュレーションした結果を示す図である。
【図７】図７は、実施例２に係る電子回路の回路図である。
【図８】図８は、実施例３における経路付近を示す回路図である。
【図９】図９は、実施例３の変形例における経路付近を示す回路図である。
【図１０】図１０は、実施例４に係る電子回路の回路図である。
【図１１】図１１は、実施例４における各電位および電流のタイミングチャートである。
【図１２】図１２は、実施例５における経路付近の回路図である。
【図１３】図１３は、実施例５おける各電位および電流のタイミングチャートである。
【図１４】図１４は、実施例６における経路付近の回路図である。
【図１５】図１５は、実施例６おける各電位および電流のタイミングチャートである。
【図１６】図１６は、実施例７における経路付近の回路図である。
【図１７】図１７は、実施例７おける各電位および電流のタイミングチャートである。
【発明を実施するための形態】
【０００９】
図１は、比較例１に係る電子回路の回路図である。図１を参照し、電子回路１１０は、双安定回路１０、トランジスタ２０ａおよび２０ｂ、スイッチ４０、４２ａ、４２ｂ、４４ａおよび４４ｂ、可変容量６０ａ、６０ｂ、６２ａおよび６２ｂ、並びに制御回路５０を備えている。
【００１０】
双安定回路１０は、一対のインバータ１６ａおよび１６ｂを備えている。インバータ１６ａの入力がインバータ１６ｂの出力に接続され、インバータ１６ｂの入力がインバータ１６ａの出力に接続されている。インバータ１６ａは、トランジスタ１２ａおよび１４ａを備える。トランジスタ１２ａはｐ型ＦＥＴ（Field Effect Transistor）である。トランジスタ１４ａはｎ型ＦＥＴである。トランジスタ１２ａのソースは、電源ＡＶＤ（第２電源）に接続され、トランジスタ１４ａのソースはノードＤＭに接続される。トランジスタ１２ａおよび１４ａのドレインは共通に出力端子ＶＯＭに接続される。インバータ１６ｂは、トランジスタ１２ｂおよび１４ｂを備える。トランジスタ１２ｂおよび１４ｂは、それぞれｐ型ＦＥＴおよびｎ型ＦＥＴである。トランジスタ１２ｂのソースは、電源ＡＶＤに接続され、トランジスタ１４ｂのソースはノードＤＰに接続される。トランジスタ１２ｂおよび１４ｂのドレインは共通に出力端子ＶＯＰに接続される。トランジスタ１４ａおよび１４ｂのソースは、双安定回路１０の一対の第１電源端子に対応し、トランジスタ１２ａおよび１２ｂのソースは、双安定回路１０の一対の第２電源端子に対応する。
【００１１】
トランジスタ２０ａおよび２０は、ｎ型ＦＥＴである。トランジスタ２０ａおよび２０ｂのソース（第１端子）は、共通にスイッチ４０を介しグランド（第２電源と電圧の異なる第１電源）に接続される。トランジスタ２０ａおよび２０ｂのドレイン（第２端子）は、それぞれノードＤＭおよびＤＰに接続され、双安定回路１０を介し電源ＡＶＤに接続されている。このように双安定回路１０の一対の第１電源端子はトランジスタ２０ａおよび２０ｂのドレインに接続されている。双安定回路１０の一対の第２電源端子は電源ＡＶＤに接続されている。トランジスタ２０ａおよび２０ｂのゲート（制御端子）は、それぞれ入力端子ＶＩＰおよびＶＩＭに接続される。スイッチ４０は、クロック信号ＣＬＫがハイレベルのときオンし、ローレベルのときオフする。
【００１２】
ノードＤＭおよびＤＰは、それぞれスイッチ４２ａおよび４２ｂを介し電源ＡＶＤに接続される。出力端子ＶＯＭおよびＶＯＰは、それぞれスイッチ４４ａおよび４４ｂを介し電源ＡＶＤに接続される。スイッチ４２ａ、４２ｂ、４４ａおよび４４ｂは、クロック信号ＸＣＬＫがハイレベルのときオンし、ローレベルのときオフする。クロック信号ＸＣＬＫはクロック信号ＣＬＫの補信号である。
【００１３】
可変容量６０ａ、６０ｂ、６２ａおよび６２ｂは、それぞれ出力端子ＶＯＭ、ＶＯＰ、ノードＤＭおよびＤＰに一端が接続され、他端がグランドに接続されている。制御回路５０は、可変容量６０ａ、６０ｂ、６２ａおよび６２ｂの容量値を制御する。
【００１４】
電子回路１１０において、クロック信号ＣＬＫがローレベルのとき、出力端子ＶＯＭ、ＶＯＰ、ノードＤＭおよびＤＰはハイレベルである。クロック信号ＣＬＫがハイレベルとなると、電子回路１１０は動作を開始する。動作開始のとき、入力端子ＶＩＰの電位が入力端子ＶＩＭの電位より高い場合を考える。トランジスタ２０ａは、トランジスタ２０ｂより多く電流を流す。これにより、ノードＤＭの電位はノードＤＰより早く低くなる。出力端子ＶＯＭの電位は出力端子ＶＯＰの電位より早く低くなる。よって、双安定回路１０は、出力端子ＶＯＭがローレベルとなり出力端子ＶＯＰがハイレベルとなり安定する。これにより、入力端子ＶＩＰおよびＶＩＭに入力するアナログ差動信号の差に基づき、出力端子ＶＯＭおよびＶＯＰにデジタル信号が出力される。
【００１５】
制御回路５０が可変容量６０ａおよび６０ｂの容量値を非対称とし、可変容量６２ａおよび６２ｂの容量値を非対称とする。これにより、電子回路１１０の閾値を制御できる。
【００１６】
しかしながら、電子回路１１０においては、出力端子ＶＯＭ、ＶＯＰ、ノードＤＭおよびＤＰに容量が接続される。このため、電子回路１１０の動作が遅くなる。
【００１７】
次に、比較例１に比べ動作速度を速めた比較例２について説明する。図２は、比較例２に係る電子回路の回路図である。図２を参照し、電子回路１１２においては、出力端子ＶＯＭおよびＶＯＰとグランドとの間に、それぞれ複数の経路２８ａおよび２８ｂが接続されている。経路２８ａおよび２８ｂにおいて、それぞれスイッチ２６ａおよび２６ｂ、トランジスタ２２ａおよび２２ｂ、並びにスイッチ２４ａおよび２４ｂが直列に接続されている。トランジスタ２２ａおよび２２ｂのゲート（制御端子）は、それぞれノードＤＭおよびＤＰに接続されている。トランジスタ２２ａおよび２２ｂのソース（第１端子）は、それぞれスイッチ２４ａおよび２４ｂを介しグランドに接続されている。トランジスタ２２ａおよび２２ｂのドレイン（第２端子）は、それぞれスイッチ２６ａおよび２６ｂを介し出力端子ＶＯＭおよびＶＯＰに接続されている。スイッチ２４ａおよび２４ｂは、クロック信号ＣＬＫがハイレベルのときオンし、ローレベルのときオフする。
【００１８】
スイッチ２６ａおよび２６ｂは、それぞれスイッチ信号ＳＷＭ［Ｎ］およびＳＷＰ［Ｎ］がハイレベルのときオンし、ローレベルのときオフする。Ｎ個のスイッチ２６ａにそれぞれのスイッチ信号ＳＷＭ［１］からＳＷＭ［Ｎ］が対応する。Ｎ個のスイッチ２６ｂにそれぞれのスイッチ信号ＳＷＰ［１］からＳＷＰ［Ｎ］が対応する。制御回路５０は、閾値の調整量に応じ、スイッチ２６ａのうちオンする個数とスイッチ２６ｂのうちオンする個数を制御する。その他の構成は比較例１と同じであり説明を省略する。
【００１９】
図３は、比較例２における各電位および電流のタイミングチャートである。クロック信号ＣＬＫの電位、ノードＤＰおよびＤＭの電位、出力端子ＶＯＰおよびＶＯＭの電位、並びに経路２８ａおよび２８ｂを流れる電流Ｉ＿ＳＷを時間に対し示している。図３を参照し、時間ｔ０においてクロック信号がハイレベルになると、スイッチ４０がオンする。トランジスタ２０ａおよび２０ｂのコンダクタンスに応じノードＤＰおよびＤＭの電位はローレベルとなる。このとき、入力端子ＶＩＰの電位が入力端子ＶＩＭより高いとき、トランジスタ２０ａのコンダクタンスがトランジスタ２０ｂより高くなる。ノードＤＭの電位はノードＤＰより早くローレベルとなる。出力端子ＶＯＭの電位が出力端子ＶＯＰより早く低くなると、双安定回路１０は、出力端子ＶＯＭがローレベルとなり、出力端子ＶＯＰがハイレベルとなり安定する。ノードＤＭおよびＤＰがハイレベルからローレベルとなる変移レートは、クロック信号ＣＬＫがローレベルからハイレベルとなる変移レートより遅い。よって、トランジスタ２２ａおよびスイッチ２４ａが両方オンとなる期間Ｔ１がある。期間Ｔ１において、経路２８ａを介し、出力端子ＶＯＭからグランドに電流が流れる。経路２８ｂにおいても同様である。
【００２０】
制御回路５０が、スイッチ２６ａおよび２６ｂのうちオンするスイッチを制御することにより、比較動作の初期に閾値を制御することができる。例えば、特許文献１と同様に、予め閾値のオフセット量を測定し、スイッチ信号ＳＷＰ［Ｎ］およびＳＷＭ［Ｎ］を設定しておく。例えば、スイッチ信号ＳＷＰ［Ｎ］およびＳＷＭ［Ｎ］に基づき、スイッチ２６ｂを全てオフし、スイッチ２６ａの少なくとも一部をオンする。これにより、比較動作の初期において、出力端子ＶＯＭの電荷が引き抜かれ電位が下がる。このように、期間Ｔ１において経路２８ａに電流Ｉ＿ＳＷが流れる。これにより、コンパレータの閾値を制御できる。よって、閾値のオフセットを補償することができる。また、スイッチ信号ＳＷＰ［Ｎ］およびＳＷＭ［Ｎ］を制御することにより、閾値を任意に設定できる。
【００２１】
比較例２においては、比較例１のように、可変容量が出力端子ＶＯＭおよびＶＯＰ並びにノードＤＭおよびＤＰに接続されていない。このため、電子回路１１２の動作速度を速くできる。しかしながら、ノードＤＭおよびＤＰにトランジスタ２２ａおよび２２ｂのゲートが接続されている。これにより、ノードＤＭおよびＤＰにゲート容量分の負荷が付加される。よって、電子回路１１２の動作速度が劣化する。
【実施例１】
【００２２】
図４は、実施例１に係る電子回路の回路図である。図４を参照し、電子回路１００は、生成回路３０を備えている。生成回路３０は反転回路３２を備えている。反転回路３２は、クロック信号ＣＬＫを反転させたクロック信号ＸＣＬＫを制御信号としてトランジスタ２２ａおよび２２ｂのゲートに供給する。このように、トランジスタ２２ａおよび２２ｂのゲートは、ノードＤＭおよびＤＰに接続されていない。スイッチ２４ａおよび２４ｂをｎ型ＦＥＴとしている。ｎ型ＦＥＴは、ゲートにクロック信号ＣＬＫが入力する。その他の構成は、比較例２と同じであり説明を省略する。
【００２３】
図５は、実施例１における各電位および電流のタイミングチャートである。クロック信号ＣＬＫの電位、ノードＤＰおよびＤＭの電位、クロック信号ＸＣＬＫの電位、出力端子ＶＯＰおよびＶＯＭの電位、並びに経路２８ａおよび２８ｂを流れる電流を時間に対し示している。図５を参照し、クロック信号ＸＣＬＫは、クロック信号ＣＬＫの反転信号であるが、反転回路３２の遅延時間Ｔ２、クロック信号ＣＬＫより遅延する。すなわち、クロック信号ＸＣＬＫの立ち下がりは、クロック信号ＣＬＫの立ち上がりより期間Ｔ２遅れる。このため、トランジスタ２２ａおよびスイッチ２４ａが両方オンとなる期間Ｔ１がある。期間Ｔ１において、経路２８ａを介し、出力端子ＶＯＭからグランドに電流が流れる。経路２８ｂにおいても同様である。その他の動作は比較例２と同じであり説明を省略する。
【００２４】
図６（ａ）および図６（ｂ）は、比較例２および実施例１における出力端子およびノードの電位をシミュレーションした結果を示す図である。クロック周波数を７．５ＧＨｚとし、スイッチ２６ａおよび２６ｂは全てオフさせている。図６（ａ）は出力端子ＶＯＭの電圧の時間変化を示し、図６（ｂ）はノードＤＭの電圧の時間変化を示す。実線は、実施例１を示し、破線は比較例２を示す。図６（ａ）および図６（ｂ）のように、実施例１の出力端子ＶＯＭおよびノードＤＭの立ち上がりおよび立ち下がりは、比較例２より早くなっている。
【００２５】
実施例１によれば、一対のトランジスタ２０ａおよび２０ｂ（第１トランジスタ）の少なくとも一方のゲート（第１制御端子）に第１制御信号（例えば差動入力信号）が入力する。双安定回路１０（比較回路）は、一対のトランジスタ２０ａおよび２０ｂを流れる電流に基づき、一対の差動出力端子ＶＯＭおよびＶＯＰの電位を設定する。トランジスタ２２ａおよび２２ｂ（第２トランジスタ）は、一対の差動出力端子ＶＯＭおよびＶＯＰとグランド（電源）との間の一対の経路２８ａおよび２８ｂに直列に接続されている。トランジスタ２２ａおよび２２ｂのゲート（第２制御端子）に信号ＸＣＬＫ（第２制御信号）が入力する。スイッチ２４ａおよび２４ｂは、トランジスタ２２ａおよび２２ｂにそれぞれ直列に接続され、クロック信号ＣＬＫに同期しオンする。生成回路３０は、一対のスイッチ２４ａおよび２４ｂから遅延して一対のトランジスタ２２ａおよび２２ｂがオン状態となるように、クロック信号ＣＬＫに基づき信号ＸＣＬＫを生成する。
【００２６】
このように、生成回路３０が、クロック信号ＣＬＫに基づき信号ＸＣＬＫを生成することにより、トランジスタ２２ａおよび２２ｂのゲートはノードＤＭおよびＤＰに接続されていない。よって、回路動作を高速に行なうことができる。
【００２７】
また、スイッチ２６ａおよび２６ｂは、それぞれ複数設けられた一対のトランジスタ２０ａおよび２０ｂに、それぞれ直列に接続されている。制御回路５０は、比較例２と同様に、一対のスイッチ２６ａおよび２６ｂを個別にオンまたはオフさせる。このように、オンまたはオフさせるスイッチ２６ａおよび２６ｂを制御することにより、閾値を制御できる。なお、トランジスタ２０ａ、スイッチ２４ａおよび２６ａは経路２８ａに直列に接続されていれば、順番は問わない。トランジスタ２０ｂ、スイッチ２４ｂおよび２６ｂも同じである。
【００２８】
経路２８ａまたは２８ｂは、一対の差動出力端子ＶＯＭおよびＶＯＰのいずれか一方と電源との間に形成されてもよい。この場合、制御回路５０は、スイッチ信号ＳＷＰ［ｎ］およびＳＷＭ［ｎ］のいずれか一方を用い、閾値を制御する。閾値を大きな範囲で制御するため、経路２８ａおよび２８ｂが、一対の差動出力端子ＶＯＭおよびＶＯＰと電源との両方の間に形成されていることが好ましい。以下の実施例においても同様である。
【実施例２】
【００２９】
図７は、実施例２に係る電子回路の回路図である。図７を参照し、電子回路１０２においては、経路２８ａおよび２８ｂがそれぞれノードＤＭおよびＤＰに接続されている。その他の構成は実施例１と同じであり説明を省略する。
【００３０】
実施例２のように、一対の経路２８ａおよび２８ｂは、一対のノードＤＭおよびＤＰとグランドとの間に設けられていてもよい。このように、経路２８ａおよび２８ｂは、一端が出力端子ＶＯＭおよびＶＯＰの少なくとも一方から対応するトランジスタ２０ａおよび２０ｂとの間のノードに、他端がグランド等の電源との間に接続されていればよい。
【実施例３】
【００３１】
図８は、実施例３における経路付近を示す回路図である。図８を参照し、実施例３の経路２８ａおよび２８ｂには、それぞれスイッチ２６ａおよび２６ｂが設けられていない。トランジスタ２２ａおよび２２ｂのゲートにそれぞれ論理回路５２ａおよび５２ｂが設けられている。論理回路５２ａおよび５２ｂには、それぞれスイッチ信号ＳＷＭおよびＳＷＰと信号ＸＣＬＫが入力する。論理回路５２ａおよび５２ｂは、それぞれスイッチ信号ＳＷＭおよびＳＷＰと信号ＸＣＬＫのＡＮＤ信号を出力する。このように、スイッチ信号ＳＷＭおよびＳＷＰと信号ＸＣＬＫとの両方がハイレベルのとき、トランジスタ２２ａおよび２２ｂがオンする。
【００３２】
図９は、実施例３の変形例における経路付近を示す回路図である。図９を参照し、実施例３の変形例の経路２８ａおよび２８ｂには、それぞれスイッチ２６ａおよび２６ｂが設けられていない。スイッチ２４ａおよび２４ｂのゲートにそれぞれ論理回路５４ａおよび５４ｂが設けられている。論理回路５４ａおよび５４ｂには、それぞれスイッチ信号ＳＷＭおよびＳＷＰとクロック信号ＣＬＫが入力する。論理回路５４ａおよび５４ｂは、それぞれスイッチ信号ＳＷＭおよびＳＷＰとクロック信号ＣＬＫのＡＮＤ信号を出力する。このように、スイッチ信号ＳＷＭおよびＳＷＰとクロック信号ＣＬＫとの両方がハイレベルのとき、スイッチ２４ａおよび２４ｂがオンする。
【００３３】
実施例３およびその変形例のように、制御回路５０は、経路２８ａおよび２８ｂに対応するトランジスタ２２ａおよび２２ｂ並びにスイッチ２４ａおよび２４ｂの少なくとも一方を個別にオンまたはオフさせてもよい。
【実施例４】
【００３４】
図１０は、実施例４に係る電子回路の回路図である。図１０を参照し、ｎ型ＦＥＴであるトランジスタ２０ａおよび２０ｂのソースは、共通のノードＳＳ１に接続されている。ノードＳＳ１は、スイッチ４０を介しグランドに接続されている。スイッチ４０はｎ型ＦＥＴである。スイッチ４０のゲートにはクロック信号ＣＬＫが入力する。トランジスタ２０ａおよび２０ｂのドレインは、それぞれノードＤＭおよびＤＰに接続されている。トランジスタ２０ａおよび２０ｂのゲートは、それぞれ入力端子ＶＩＰおよびＶＩＭに接続されている。ノードＤＭおよびＤＰと電源ＡＶＤとの間にトランジスタ４６ａおよび４６ｂが接続されている。トランジスタ４６ａおよび４６ｂは、ｐ型ＦＥＴである。トランジスタ４６ａおよび４６ｂのゲートにはクロック信号ＣＬＫが入力する。
【００３５】
双安定回路１０の第１電源端子はグランドに接続されている。双安定回路１０の第２電源端子はノードＳＳ２である。ノードＳＳ２は、トランジスタ４８（第１スイッチ）を介し電源ＡＶＤに接続されている。トランジスタ４８はｐ型ＦＥＴである。トランジスタ４８のゲートにはクロック信号ＣＬＫの補信号であるクロック信号ＸＣＬＫが入力する。トランジスタ１４ａおよび１４ｂ（第３トランジスタ）に並列にそれぞれトランジスタ１８ａおよび１８ｂ（第４トランジスタ）が接続されている。トランジスタ１８ａおよび１８ｂはｎ型ＦＥＴである。トランジスタ１８ａおよび１８ｂのゲートは、それぞれノードＤＭおよびＤＰに接続されている。
【００３６】
電源ＡＶＤと出力端子ＶＯＰおよびＶＯＭとの間にそれぞれ経路２８ａおよび２８ｂが形成されている。経路２８ａには、トランジスタ２２ａおよびスイッチ２６ａが直列に接続されている。経路２８ｂには、トランジスタ２２ｂおよびスイッチ２６ｂが直列に接続されている。経路２８ａおよび２８ｂは、実施例１のようにそれぞれ複数設けられている。生成回路３０は、クロック信号ＸＣＬＫに基づき制御信号として遅延信号ＤＣＬＫを生成し、トランジスタ２２ａおよび２２ｂのゲートに出力する。生成回路３０は、反転回路３３が偶数段接続されている。スイッチ２６ａおよび２６ｂは、制御回路５０が出力するスイッチ信号ＳＷＰ［ｎ］およびＳＷＭ［ｎ］に基づきオンまたはオフする。
【００３７】
図１１は、実施例４における各電位および電流のタイミングチャートである。クロック信号ＣＬＫ、ノードＤＰおよびＤＭ、クロック信号ＸＣＬＫ、ノードＳＳ２、遅延信号ＤＣＬＫ、出力端子ＶＯＰおよびＶＯＭのそれぞれの電位、並びに経路２８ａおよび２８ｂを流れる電流を時間に対し示している。図１１を参照し、時間ｔ０においてクロック信号がハイレベルになると、スイッチ４０がオンする。トランジスタ２０ａおよび２０ｂのコンダクタンスに応じノードＤＰおよびＤＭの電位はローレベルとなる。このとき、入力端子ＶＩＰの電位が入力端子ＶＩＭより高いとき、トランジスタ２０ａのコンダクタンスがトランジスタ２０ｂより高くなる。ノードＤＭの電位はノードＤＰより早くローレベルとなる。
【００３８】
クロック信号ＸＣＬＫはクロック信号ＣＬＫの補信号である。クロック信号ＸＣＬＫがローレベルとなると、トランジスタ４８がオンし、ノードＳＳ２がハイレベルとなる。これにより、双安定回路１０が動作する。トランジスタ１８ａが１８ｂより早くオフする。出力端子ＶＯＭの電位がＶＯＰより早く低くなると、双安定回路１０は、出力端子ＶＯＭがローレベルとなり、出力端子ＶＯＰがハイレベルとなり安定する。
【００３９】
遅延信号ＤＣＬＫは、生成回路３０の遅延時間Ｔ２、クロック信号ＸＣＬＫより遅延する。すなわち、遅延信号ＤＣＬＫの立ち下がりは、クロック信号ＸＣＬＫの立ち下がりより期間Ｔ２遅れる。このため、トランジスタ２２ａおよびトランジスタ４８が両方オンとなる期間Ｔ１がある。期間Ｔ１において、経路２８ａを介し、出力端子ＶＯＭからグランドに電流が流れる。経路２８ｂにおいても同様である。制御回路５０が、スイッチ２６ａおよび２６ｂのうちオンするスイッチを制御することにより、実施例１と同様に比較動作の初期に閾値を制御することができる。
【００４０】
実施例４のように、２段コンパレータにおいても閾値を制御することができる。また、経路２８ａおよび２８ｂは電源ＡＶＤに接続されていてもよい。このように、経路２８ａおよび２８ｂを介し、電荷を追加してもよい。さらに、経路２８ａおよび２８ｂは、グランドおよび電源ＡＶＤとは電圧の異なる電源（例えば直流電源）に接続されていてもよい。さらに、第１スイッチは、トランジスタ２２ａおよび２２ｂに対し共通にも設けられていてもよい。
【００４１】
実施例１から３においては、一対のトランジスタ２２ａおよび２２ｂ（第２トランジスタ）と第１スイッチ（スイッチ２４ａおよび２４ｂ）とが同じ導電型トランジスタである。この場合、トランジスタ２２ａおよび２２ｂのゲートに入力する信号ＸＣＬＫは、スイッチ２４ａおよび２４ｂのゲートに入力するクロック信号ＣＬＫが遅延しかつ反転した信号である。
【００４２】
実施例４においては、一対のトランジスタ２２ａおよび２２ｂ（第２トランジスタ）と第１スイッチ（トランジスタ４０）とが逆の導電型トランジスタである。この場合、トランジスタ２２ａおよび２２ｂのゲートに入力する信号ＤＣＬＫは、トランジスタ４８のゲートに入力するクロック信号ＸＣＬＫが遅延しかつ反転しない信号である。
【実施例５】
【００４３】
図１２は、実施例５における経路付近の回路図である。図１２を参照し、生成回路３０は、反転回路３２および可変容量３４を備えている。可変容量３４の一端は、反転回路３２とトランジスタ２２ａおよび２２ｂとの間に接続され、他端は例えば一定電位に接続されている。制御回路５０は、可変容量３４の容量値を制御する。
【００４４】
図１３は、実施例５おける各電位および電流のタイミングチャートである。クロック信号ＣＬＫの電位、ノードＤＰおよびＤＭの電位、クロック信号ＸＣＬＫの電位、出力端子ＶＯＰおよびＶＯＭの電位、並びに経路２８ａおよび２８ｂを流れる電流を時間に対し示している。図１３を参照し、信号ＸＣＬＫおよび電流Ｉ＿ＳＷついては、可変容量３４の容量値が小さい場合を実線、大きい場合を破線で示す。制御回路５０が可変容量３４の容量値を大きくすると、クロック信号ＸＣＬＫの立ち下がりレートが実線から破線のように遅くなる。このため、電流Ｉ＿ＳＷが流れる期間が期間Ｔ１からＴ３のように長くなり、電流Ｉ＿ＳＷが大きくなる。
【００４５】
実施例５のように、生成回路３０は、クロック信号ＣＬＫの変移速度を遅くすることによりクロック信号ＸＣＬＫを生成する。制御回路５０は、生成回路３０の変移速度を制御することによりコンパレータの閾値を制御することができる。
【実施例６】
【００４６】
図１４は、実施例６における経路付近の回路図である。図１４を参照し、生成回路３０は、反転回路３６を備えている。制御回路５０は、反転回路３６のサイズまたは並列数を変更する。
【００４７】
図１５は、実施例６おける各電位および電流のタイミングチャートである。クロック信号ＣＬＫの電位、ノードＤＰおよびＤＭの電位、クロック信号ＸＣＬＫの電位、出力端子ＶＯＰおよびＶＯＭの電位、並びに経路２８ａおよび２８ｂを流れる電流を時間に対し示している。図１５を参照し、信号ＣＬＫ、ＸＣＬＫおよび電流Ｉ＿ＳＷついては、反転回路３６のサイズが小さいまたは並列数が少ない場合を実線、サイズが大きいまたは並列数が多い場合を破線で示す。制御回路５０が反転回路３６の４のサイズを大きくまたは並列数を多くすると、クロック信号ＸＣＬＫの立ち下がりレートが実線から破線のように遅くなる。また、クロック信号ＣＬＫ立ち上がりレートが速くなる。このため、電流Ｉ＿ＳＷが流れる期間が期間Ｔ１からＴ３のように長くなり、電流Ｉ＿ＳＷが大きくなる。
【００４８】
実施例６のように、生成回路３０は、クロック信号ＣＬＫの変移速度を遅くすることによりクロック信号ＸＣＬＫを生成する。制御回路５０は、生成回路３０の変移速度を制御することによりコンパレータの閾値を制御することができる。
【実施例７】
【００４９】
図１６は、実施例７における経路付近の回路図である。生成回路３０は、直列接続された反転回路３８を備えている。制御回路５０は、反転回路３８の直列数を変更する。
【００５０】
図１７は、実施例７おける各電位および電流のタイミングチャートである。クロック信号ＣＬＫの電位、ノードＤＰおよびＤＭの電位、クロック信号ＸＣＬＫの電位、出力端子ＶＯＰおよびＶＯＭの電位、並びに経路２８ａおよび２８ｂを流れる電流を時間に対し示している。図１７を参照し、信号ＸＣＬＫおよび電流Ｉ＿ＳＷついては、反転回路３８の直列数が少ない場合を実線、直列数が多い場合を破線で示す。制御回路５０が反転回路３８の直列数を多くすると、クロック信号ＸＣＬＫの立ち下がり時間が実線から破線のように遅くなる。このため、電流Ｉ＿ＳＷが流れる期間が期間Ｔ１からＴ３のように長くなり、電流Ｉ＿ＳＷが大きくなる。
【００５１】
実施例７のように、生成回路３０は、クロック信号ＣＬＫを遅延させることによりクロック信号ＸＣＬＫを生成する。制御回路５０は、生成回路３０の遅延量を制御することによりコンパレータの閾値を制御することができる。
【００５２】
実施例５から７によれば、制御回路５０が生成回路３０を制御することにより、コンパレータの閾値を制御できる。実施例５から７を用いる場合、経路２８ａおよび２８ｂは、それぞれ１つでもよく複数でもよい。実施例１から４と実施例５から７を組み合わせることにより、閾値をより大きい範囲で制御することもできる。
【００５３】
実施例１から７においては、トランジスタおよびスイッチの例としてＦＥＴを説明したが、ＦＥＴ以外でもよい。また、説明したｎ型ＦＥＴおよびｐ型ＦＥＴは例であり、回路構成に応じ、ｎ型ＦＥＴとｐ型ＦＥＴは逆でもよいし、コンプリメンタリー回路を用いてもよい。さらに、直列に接続されたトランジスタおよびスイッチは順番が異なっていてもよい。
【００５４】
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【００５５】
なお、以上の説明に関して更に以下の付記を開示する。
（付記１）第１制御端子の少なくとも一方に第１制御信号が入力される一対の第１トランジスタと、前記一対の第１トランジスタを流れる電流に基づき、一対の差動出力端子の電位を設定する比較回路と、前記一対の差動出力端子の少なくとも一方から対応する前記一対の第１トランジスタの間のノードと電源との間の経路に直列に接続され、第２制御端子に第２制御信号が入力される第２トランジスタと、それぞれ前記経路に前記第２トランジスタと直列に接続され、クロック信号に同期しオンする第１スイッチと、前記第１スイッチから遅延して前記第２トランジスタがオン状態となるように、前記クロック信号に基づき前記第２制御信号を生成する生成回路と、を具備することを特徴とする電子回路。
（付記２）前記第２トランジスタは、それぞれ複数の第２トランジスタであることを特徴とする付記１記載の電子回路。
（付記３）前記複数の第２トランジスタに、それぞれ直列に接続された複数の第２スイッチと、前記複数の第２スイッチを個別にオンまたはオフさせる制御回路と、を具備することを特徴とする付記２記載の電子回路。
（付記４）前記制御回路は、前記第２トランジスタおよび前記第１スイッチの少なくとも一方を個別にオンまたはオフさせる制御回路を具備することを特徴とする付記３記載の電子回路。
（付記５）前記生成回路は、前記クロック信号を遅延させることにより前記第２制御信号を生成し、前記生成回路の遅延量を制御する制御回路を具備することを特徴とする付記１から４のいずれか一項記載の電子回路。
（付記６）前記生成回路は、前記クロック信号の変移速度を遅くすることにより前記第２制御信号を生成し、前記生成回路の変移速度を制御する制御回路を具備することを特徴とする付記１から４のいずれか一項記載の電子回路。
（付記７）前記第１トランジスタの第１端子が第１電源に接続され、前記第１トランジスタの第２端子が前記第１電源と異なる電圧の第２電源に接続されていることを特徴とする付記１から６のいずれか一項記載の電子回路。
（付記８）前記比較回路は、一対のインバータを有する双安定回路を備え、前記双安定回路の一対の第１電源端子が前記第２電源に、前記双安定回路の一対の第２電源端子がそれぞれ前記第１トランジスタの第２端子に接続され、前記双安定回路の一対の出力端子が前記一対の差動出力端子であることを特徴とする付記７記載の電子回路。
（付記９）前記比較回路は、一対のインバータを有する双安定回路を備え、前記一対のインバータのそれぞれに含まれる一対の第３トランジスタとそれぞれ並列に接続された一対の第４トランジスタの制御端子に前記一対の第１トランジスタの第２端子がそれぞれ接続され、前記双安定回路の一対の出力端子が前記差動出力端子であることを特徴とする付記７記載の電子回路。
【符号の説明】
【００５６】
１０      双安定回路
２０、２２  トランジスタ
２４、２６  スイッチ
３０      生成回路
５０      制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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