(57)【要約】【課題】読み出し回路の増幅回路の消費電力を低減することにより、消費電力の小さい撮像装置を提供すること。【解決手段】画素信号及びリセット信号を電圧信号として出力する画素が行列状に配列された画素アレイと、画素アレイの列ごとに配置され、画素信号及びリセット信号が伝送される垂直出力線と、垂直出力線から画素信号及びリセット信号が入力される読み出し回路とを備え、読み出し回路は、画素信号が入力される第１の増幅器と、リセット信号が入力される第２の増幅器と、第１の増幅器に電流を供給する第１の定電流源と、第２の増幅器に電流を供給する第２の定電流源とを含み、第２の定電流源が供給する電流は、第１の定電流源が供給する電流よりも小さい、撮像装置。【選択図】図２
2015165621.tif 000002
【特許請求の範囲】
【請求項１】
画素信号及びリセット信号を電圧信号として出力する画素が行列状に配列された画素アレイと、
前記画素アレイの列ごとに配置され、前記画素信号及び前記リセット信号が伝送される垂直出力線と、
前記垂直出力線から前記画素信号及び前記リセット信号が入力される読み出し回路とを備え、
前記読み出し回路は、
前記画素信号が入力される第１の増幅器と、
前記リセット信号が入力される第２の増幅器と、
前記第１の増幅器に電流を供給する第１の定電流源と、
前記第２の増幅器に電流を供給する第２の定電流源とを含み、
前記第２の定電流源が供給する電流は、前記第１の定電流源が供給する電流よりも小さい、撮像装置。
【請求項２】
前記読み出し回路は、画素信号及びリセット信号が一時的に保持される第１の電圧保持回路をさらに含み、前記第１の電圧保持回路は前記第１及び第２の増幅器の各出力端子にそれぞれ接続されている、請求項１に記載の撮像装置。
【請求項３】
前記第１の電圧保持回路に保持された第１の行の画素信号及びリセット信号の水平転送と並行して、前記読み出し回路により前記第１の行とは異なる第２の行の画素信号及びリセット信号の読み出しが行われる、請求項１又は２に記載の撮像装置。
【請求項４】
前記読み出し回路は、前記読み出し回路の入力端子と前記第１及び第２の増幅器の入力端子との間に接続された第３の増幅器をさらに備える、請求項１乃至３のいずれか１項に記載の撮像装置。
【請求項５】
前記読み出し回路は、前記第３の増幅器の出力端子と前記第１及び第２の増幅器の入力端子との間に接続された第２の電圧保持回路をさらに備える、請求項４に記載の撮像装置。
【請求項６】
前記第３の増幅器は、基準となる電圧を保持するクランプ回路を含み、前記第１及び第２の増幅器はそれぞれボルテージフォロワ回路を構成する、請求項４又は５に記載の撮像装置。
【請求項７】
請求項１乃至６のいずれか１項に記載の撮像装置を備える、撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置及び撮像システムに関する。
【背景技術】
【０００２】
特許文献１には、行列状に画素が設けられた画素アレイの各列から信号を読み出すための読み出し回路が開示されている。読み出し回路は画素アレイの各列に接続される入力端子（Ｃｏｌｕｍｎ  ｉｎ）と後段の差動増幅器に接続される２つの出力端子（Ｖｉｄｅｏ  Ｃｕｔ、Ｒｅｓｅｔ  Ｃｕｔ）とを備える。
【０００３】
読み出し回路は、画像信号を増幅して出力端子Ｖｉｄｅｏ  Ｃｕｔに出力するための増幅回路と、ノイズ成分を増幅して出力端子Ｒｅｓｅｔ  Ｃｕｔに出力するための増幅回路とを備える。読み出し回路から出力される画像信号及びノイズ成分を示す電圧は後段の差動増幅器に入力される。差動増幅器によって画像信号からノイズ成分が減算され、ノイズ成分が除去された信号が出力される。読み出し回路内の各増幅回路は、増幅器、信号電圧を保持するための容量素子及び複数のスイッチを備え、サンプルホールド回路を構成している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第７３８８６０８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載の読み出し回路は各増幅回路に備えられた増幅器が多くの電力を消費する。この増幅器の消費電力を低減することについては、特許文献１に記載されていない。
【０００６】
本発明は上記課題に鑑みてなされたものであり、読み出し回路の増幅回路の消費電力を低減することにより、消費電力の小さい撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一実施形態に係る撮像装置は、画素信号及びリセット信号を電圧信号として出力する画素が行列状に配列された画素アレイと、画素アレイの列ごとに配置され、画素信号及びリセット信号が伝送される垂直出力線と、垂直出力線から画素信号及びリセット信号が入力される読み出し回路とを備え、読み出し回路は、画素信号が入力される第１の増幅器と、リセット信号が入力される第２の増幅器と、第１の増幅器に電流を供給する第１の定電流源と、第２の増幅器に電流を供給する第２の定電流源とを含み、第２の定電流源が供給する電流は、第１の定電流源が供給する電流よりも小さい。
【発明の効果】
【０００８】
読み出し回路の増幅回路の消費電力を低減することにより、撮像装置の消費電力を低減する。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態に係る撮像装置を示す図である。
【図２】本発明の第１の実施形態に係る読み出し回路を示す図である。
【図３】本発明の第１の実施形態に係る演算増幅器の内部回路を示す図である。
【図４】本発明の第１の実施形態に係る読み出し回路の駆動方法を示すタイミングチャートである。
【図５】本発明の第２の実施形態に係る読み出し回路を示す図である。
【図６】本発明の第２の実施形態に係る読み出し回路の駆動方法を示すタイミングチャートである。
【図７】本発明の第３の実施形態に係る読み出し回路を示す図である。
【図８】本発明の第３の実施形態に係る演算増幅器の内部回路を示す図である。
【図９】本発明の第３の実施形態に係る読み出し回路の駆動方法を示すタイミングチャートである。
【図１０】本発明の第４の実施形態に係る撮像システムの構成を示す図である。
【発明を実施するための形態】
【００１０】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る撮像装置を示す図である。撮像装置１は、画素アレイ１０、垂直走査回路１２、読み出し回路４００、水平走査回路１５及び差動増幅器１６を備える。
【００１１】
画素アレイ１０は行列状に配列された複数の画素１１を備える。画素１１は、入力された光を電荷に変換する光電変換素子（不図示）と発生した電荷量を電圧信号として出力するトランジスタ回路（不図示）とを備える。垂直走査回路１２は、信号を読み出す行を選択するための制御信号を、行ごとに設けられた行選択線１３を介して画素１１に出力する。選択された行の画素１１は、入射光量に応じた画素信号と、画素自体が発生するノイズ成分に相当するリセット信号とのいずれかを、電圧信号として列ごとに配置された垂直出力線１４に出力する。読み出し回路４００は、画素アレイ１０の各列に設けられており、入力端子Ｃｏｌｕｍｎ  ｉｎと２つの出力端子Ｖｉｄｅｏ  ＯＵＴ、Ｒｅｓｅｔ  ＯＵＴとを有する。各列の垂直出力線１４は、各列の読み出し回路４００の入力端子Ｃｏｌｕｍｎ  ｉｎに接続される。画素１１から出力された信号は、垂直出力線１４を介して伝送され、各列の読み出し回路４００に入力される。
【００１２】
水平走査回路１５は、各列の読み出し回路４００に、画素信号及びリセット信号を読み出す列を選択する制御信号を送信する。制御信号により選択された列の読み出し回路４００は、出力端子Ｖｉｄｅｏ  ＯＵＴから画素信号を出力し、出力端子Ｒｅｓｅｔ  ＯＵＴからリセット信号を出力する。出力された画素信号及びリセット信号は、差動増幅器１６の反転入力端子及び非反転入力端子にそれぞれ入力される。差動増幅器１６は２つの入力端子の電圧差を所定の増幅率で増幅して出力する回路であり、増幅率が可変のＰＧＡ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｉｎ  Ａｍｐｌｉｆｉｅｒ）などにより構成される。差動増幅器１６で画素信号電圧からリセット信号電圧を減算することにより、ノイズ成分を除去した信号を取得することができる。よって、各画素のリセットノイズ及び画素内のソースフォロワ回路のしきい値ばらつきなどのノイズ成分を取り除くことができる。以上のようにして、相関二重サンプリングが実現される。
【００１３】
図２に、本発明の第１の実施形態に係る読み出し回路を示す。読み出し回路４００は、ビデオ信号読み出し回路１４０とリファレンス信号読み出し回路１６０とを有する。ビデオ信号読み出し回路１４０は、スイッチ１０１、１０２、１０３、１０４、演算増幅器１０５、容量素子１１０、及び演算増幅器１０５の定電流源１０６を備える。スイッチ１０１、１０２、１０３、１０４は、ＭＯＳトランジスタ等により構成され、それぞれ制御信号ＳＶ１、ＳＶ２、ＳＶ３、ＳＶ４によりＯＮ又はＯＦＦに制御される。容量素子１１０及びスイッチ１０１、１０２、１０３は、基準電圧及びオフセット電圧に相当する電荷を容量素子１１０に保持させるクランプ回路を構成する。
【００１４】
演算増幅器１０５は、非反転入力端子、反転入力端子及び出力端子を有する。非反転入力端子には基準電圧Ｖｒｅｆが供給される。反転入力端子には容量素子１１０の一端が接続される。容量素子１１０の他端にはスイッチ１０１の一端及びスイッチ１０３の一端が接続される。スイッチ１０１の他端は読み出し回路４００の入力端子Ｃｏｌｕｍｎ  ｉｎに接続される。スイッチ１０３の他端は演算増幅器１０５の出力端子と接続される。演算増幅器１０５の出力端子にはスイッチ１０４の一端が接続される。スイッチ１０４の他端は、読み出し回路４００の出力端子Ｖｉｄｅｏ  ＯＵＴに接続される。スイッチ１０２は演算増幅器１０５の非反転入力端子と出力端子の間に接続される。定電流源１０６により演算増幅器１０５の動作に必要な電流が供給され、演算増幅器１０５からグラウンドに向かって電流Ｉ＿ｖｉｄｅｏが流れる。
【００１５】
リファレンス信号読み出し回路１６０は、スイッチ１２１、１２２、１２３、１２４、演算増幅器１２５、容量素子１３０、及び演算増幅器１２５の定電流源１２６を備える。スイッチ１２１、１２２、１２３、１２４は、それぞれ制御信号ＳＲ１、ＳＲ２、ＳＲ３、ＳＲ４によりＯＮ又はＯＦＦに制御される。回路の接続はビデオ読み出し回路１４０と同様であるので説明を省略する。定電流源１２６により演算増幅器１２５の動作に必要な電流が供給され、演算増幅器１２５からグラウンドに向かって電流Ｉ＿ｒｅｓｅｔが流れる。なお、演算増幅器１０５、１２５は不図示の電源に接続され、電源から電力が供給されることにより動作するが、図２において、演算増幅器の電源端子の記載は省略されている。
【００１６】
図３は、演算増幅器１０５及び定電流源１０６の内部回路を示す図である。演算増幅器１０５は、カレントミラー回路を含む１段の差動増幅回路である。演算増幅器１０５は、非反転入力端子ｉｎ＋、反転入力端子ｉｎ−及び出力端子ｏｕｔを入出力端子として備える。なお、演算増幅器１２５及び定電流源１２６の内部回路は演算増幅器１０５及び定電流源１０６と同様であるため、図示及び説明を省略する。
【００１７】
演算増幅器１０５及び定電流源１０６は２つのＰチャネルＭＯＳトランジスタ２０１、２０２及び３つのＮチャネルＭＯＳトランジスタ２０３、２０４、２０５を有する。カレントミラー回路を構成するトランジスタ２０１、２０２のソース端子には電源電圧が供給される。トランジスタ２０１、２０２のゲート端子は共通化されており、トランジスタ２０１のドレイン端子と接続される。トランジスタ２０２のドレイン端子は出力端子ｏｕｔと接続される。トランジスタ２０３、２０４のゲート端子は、それぞれ非反転入力端子ｉｎ＋、反転入力端子ｉｎ−と接続され、差動入力端子を構成する。トランジスタ２０３、２０４のドレイン端子は、それぞれトランジスタ２０１、２０２のドレイン端子と接続される。トランジスタ２０３、２０４のソース端子は、共通化されてトランジスタ２０５のドレイン端子と接続される。トランジスタ２０５のゲート端子は定電流用バイアス端子ＶＢ＿ｔａｉｌ＿ｖｉｄｅｏと接続され、ソース端子はグラウンドと接続される。
【００１８】
なお、演算増幅器１２５及び定電流源１２６は同様であるため説明を省略するが、トランジスタ２０５のゲート端子は、定電流用バイアス端子ＶＢ＿ｔａｉｌ＿ｖｉｄｅｏとは異なる定電流用バイアス端子ＶＢ＿ｔａｉｌ＿ｒｅｓｅｔと接続されるものとする。
【００１９】
トランジスタ２０５を流れる電流Ｉは、ビデオ信号読み出し回路１４０の電流Ｉ＿ｖｉｄｅｏに依存する。よって、演算増幅器１０５が出力可能な最大電流及び演算増幅器１０５の消費電流は、トランジスタ２０５によって制御される電流Ｉ＿ｖｉｄｅｏに依存する。同様に、演算増幅器１２５が出力可能な最大電流及び演算増幅器１２５の消費電流は、トランジスタ２０５によって制御される電流Ｉ＿ｒｅｓｅｔに依存する。
【００２０】
図４は、本実施形態に係る読み出し回路４００の駆動方法を示すタイミングチャートである。なお、各制御信号がハイレベルのときに各スイッチはＯＮ（導通）になり、各制御信号がローレベルのときに各スイッチはＯＦＦ（非導通）になるものとする。
【００２１】
期間Ｔ１は画素信号の読み出し期間であり、期間Ｔ２が各列からの画素信号の水平転送期間である。時刻ｔ１以前において、制御信号ＳＲ１〜ＳＲ４、ＳＶ１〜ＳＶ４はすべてローレベルであり、すべてのスイッチがＯＦＦである。時刻ｔ１において、制御信号ＳＲ２、ＳＶ２がハイレベルになる。これによりスイッチ１０２、１２２がＯＮになり、容量素子１１０、１３０の一端に、演算増幅器１０５、１２５の出力電圧がそれぞれ印加される。この時、演算増幅器１０５、１２５はボルテージフォロワ回路を構成しているので、容量素子１１０、１３０に印加される電圧は、基準電圧Ｖｒｅｆに演算増幅器のオフセット電圧を加算したものとなる。
【００２２】
時刻ｔ２において、制御信号ＳＲ１がハイレベルになり、入力端子Ｃｏｌｕｍｎ  ｉｎから、画素１１のリセット信号電圧が容量素子１３０の他端に印加される。その後、時刻ｔ３において、再び制御信号ＳＲ１がローレベルになり、容量素子１３０にリセット信号が保持される。この時、リセット信号は演算増幅器１２５のオフセット電圧に対してクランプされていることになる。時刻ｔ４において制御信号ＳＶ１がハイレベルになり、画素信号電圧が容量素子１１０の他端に印加される。その後、時刻ｔ５において、再び制御信号ＳＶ１がローレベルになり、容量素子１３０に画素信号が保持される。この時、画素信号は演算増幅器１０５のオフセット電圧に対してクランプされていることになる。
【００２３】
時刻ｔ６において制御信号ＳＶ２、ＳＲ２がローレベルになり、続いて時刻ｔ７において制御信号ＳＲ３、ＳＶ３がハイレベルになる。これにより、演算増幅器１０５、１２５の出力端と入力端の間にそれぞれ容量素子１１０、１３０が接続された回路となる。一定時間が経過した後、演算増幅器１０５、１２５の出力端の電圧は、それぞれ容量素子１１０、１３０に書き込まれた画素信号電圧及びリセット信号電圧となる。なお、容量素子１１０、１３０に保持された電圧によって基準電圧Ｖｒｅｆがキャンセルされるため、演算増幅器１０５、１２５の出力端の電圧は基準電圧Ｖｒｅｆには依存しない。
【００２４】
時刻ｔ７からｔ１０までの期間は、画素信号及びリセット信号の水平転送期間Ｔ２である。列ごとに制御信号ＳＶ４、ＳＲ４を順次ハイレベル、ローレベルと切り替えることにより、画素信号及びリセット信号が水平信号線に接続された差動増幅器１６に入力される。差動増幅器１６の出力端子から、各列の出力端子Ｖｉｄｅｏ  ＯＵＴからの出力信号と出力端子Ｒｅｓｅｔ  ＯＵＴからの出力信号の差分、すなわち画素リセットノイズを除去した画素信号が出力される。
【００２５】
上記一連の駆動期間Ｔ１及びＴ２において、演算増幅器１０５、１２５から流れる電流Ｉ＿Ｖｉｄｅｏの平均値を電流Ｉ＿Ｒｅｓｅｔの平均値よりも大きくする。その理由は以下のとおりである。
【００２６】
画素信号に相当する出力端子Ｖｉｄｅｏ  ＯＵＴから出力される信号の電圧は、画素の受光量によって大きく変動する。これに対し、リセット信号に相当する出力端子Ｒｅｓｅｔ  ＯＵＴから出力される信号の電圧は、温度による電源電圧の変動、画素リセットノイズの変化、及び各画素のソースフォロワの閾値の差などのノイズ成分が変動要因である。よって、リセット信号の電圧の変動は、画素信号の電圧の変動に比べて十分に小さい。
【００２７】
以上のように、出力端子Ｖｉｄｅｏ  ＯＵＴから出力される信号の電圧は大きく変動する。よって、出力端子Ｖｉｄｅｏ  ＯＵＴの後段の差動増幅器１６の入力端を短時間に充放電するためには、演算増幅器１０５は大きな電流を出力する必要がある。これに対し、出力端子Ｒｅｓｅｔ  ＯＵＴから出力される信号の変動は小さいため、後段の差動増幅器１６の入力端の充放電に必要な電流量はＶｉｄｅｏ  ＯＵＴ側よりも小さい。したがって、演算増幅器１２５が出力可能な最大電流は、演算増幅器１０５が出力可能な最大電流よりも小さくすることができる。
【００２８】
上述の理由により、演算増幅器１２５に要求される出力電流は、演算増幅器１０５に要求される出力電流よりも小さい。前述のように演算増幅器１０５、１２５の駆動力は、それぞれ電流Ｉ＿Ｖｉｄｅｏ及び電流Ｉ＿Ｒｅｓｅｔに大きく依存する。したがって、電流Ｉ＿Ｖｉｄｅｏよりも電流Ｉ＿Ｒｅｓｅｔを小さくすることが好適である。これにより、電流Ｉ＿Ｒｅｓｅｔを電流Ｉ＿Ｖｉｄｅｏよりも大きくした場合又は同一とした場合に比べ、消費電力が低減される。また、電流Ｉ＿Ｒｅｓｅｔを小さくすることで、演算増幅器の動作による発熱及びホットキャリアの発生、再結合による発光が低減される。よって、これらの原因によるノイズは低減され、画質が向上する。特に、電荷を長時間にわたって蓄積する、長時間露光などの撮影状況において、ノイズ低減効果が大きくより好適である。
【００２９】
なお、電流Ｉ＿Ｒｅｓｅｔを電流Ｉ＿Ｖｉｄｅｏに対して小さくする割合は、後段の差動増幅器１６などの回路の負荷、セトリング時間及び必要な信号電圧振幅等に応じて適宜決定することができる。
【００３０】
また、時刻ｔ１より前の期間、及び各列の制御信号ＳＶ４、ＳＲ４がローレベルとなる時刻ｔ９以降の期間において、演算増幅器１０５、１２５の定電流源の電流Ｉ＿Ｖｉｄｅｏ及び電流Ｉ＿Ｒｅｓｅｔのいずれか一方又は両方をゼロにしてもよい。これにより、消費電力をさらに低減することができる。
【００３１】
電流Ｉ＿Ｖｉｄｅｏ及び電流Ｉ＿Ｒｅｓｅｔの値を異ならせる手段として、例えば以下の方法が適用可能であるが、これに限定されるものではない。
【００３２】
定電流用バイアス端子ＶＢ＿ｔａｉｌ＿ｖｉｄｅｏ及びＶＢ＿ｔａｉｌ＿ｒｅｓｅｔの印加電圧を変更することで、電流Ｉ＿Ｖｉｄｅｏ及び電流Ｉ＿Ｒｅｓｅｔを所望の値に設定してもよい。
【００３３】
定電流源１０６を構成するトランジスタ２０５のチャネル幅及びチャネル長を、それぞれＷｖｉｄｅｏ及びＬｖｉｄｅｏとする。また、定電流源１２６を構成するトランジスタ２０５のチャネル幅及びチャネル長を、それぞれＷｒｅｓｅｔ及びＬｒｅｓｅｔとする。ＭＯＳトランジスタは、チャネル幅が大きく、チャネル長が小さいほど電流を多く出力することができる。したがって、Ｗｖｉｄｅｏ＞Ｗｒｅｓｅｔ又はＬｖｉｄｅｏ＜Ｌｒｅｓｅｔとして、トランジスタのサイズを変えることで、電流Ｉ＿Ｖｉｄｅｏ及び電流Ｉ＿Ｒｅｓｅｔを所望の値に設定してもよい。また、（Ｗｖｉｄｅｏ／Ｌｖｉｄｅｏ）＞（Ｗｒｅｓｅｔ／Ｌｒｅｓｅｔ）の関係を満たすようにトランジスタのサイズを設定してもよい。トランジスタのサイズを変えることと、定電流用バイアス端子の印加電圧を変更することの両方を行ってもよい。
【００３４】
（第２の実施形態）
図５に本発明の第２の実施形態に係る読み出し回路を示す。読み出し回路２００も、第１の実施形態と同様に画素から出力される画素信号を列ごとに読み出す回路であり、画素アレイの各列に接続される。第１の実施形態と同一の要素については符号を同一とし、その説明を省略することもある。
【００３５】
第２の実施形態に係る読み出し回路２００は、第１の実施形態に係る読み出し回路４００に加えて、第１の電圧保持回路を構成する信号保持容量素子１７０、１９０及びスイッチ１０７、１２７をさらに備える。信号保持容量素子１７０及びスイッチ１０７はビデオ信号読み出し回路１４０に含まれており、信号保持容量素子１９０及びスイッチ１２７はリファレンス信号読み出し回路１６０に含まれている。スイッチ１０７、１２７は、それぞれ制御信号ＳＶ５、ＳＲ５によりＯＮ又はＯＦＦに制御される。信号保持容量素子１７０、１９０及びスイッチ１０７、１２７は、スイッチ１０４、１２４の出力側の端子、すなわち、差動増幅器と反対側の端子にそれぞれ一端が接続される。信号保持容量素子１７０、１９０の他端はグラウンドに接続される。スイッチ１０７、１２７の他端は出力端子Ｖｉｄｅｏ  Ｏｕｔ、Ｒｅｓｅｔ  ＯＵＴにそれぞれ接続される。なお、第１の実施形態と同様に、スイッチ１０７、１２７の後段には差動増幅器１６が接続される。
【００３６】
図６に第２の実施形態に係る駆動方法のタイミングチャートを示す。なお、図６のタイミングチャートにおいても、図４のタイミングチャートと同一の動作については説明を省略することもある。
【００３７】
図６のタイミングチャートは、画素アレイのｍ行目、（ｍ＋１）行目の１〜ｎ列目の信号を読み出す動作タイミングを示している。時刻ｔ１からｔ７までの各スイッチ等の動作タイミングは図４のタイミングチャートと同じである。本実施形態と第１の実施形態とのタイミングチャートにおける差異点は、時刻ｔ８において各列の制御信号ＳＲ４、ＳＶ４がハイレベルとなるタイミングが、すべての列で同時となっている点である。各列の信号保持容量素子１７０、１９０に各列の信号を一時的に保持するため、各列の制御信号ＳＶ４、ＳＲ４が同時にハイレベルになる。信号保持容量素子１７０、１９０への信号書き込みが完了した後、時刻ｔ９に各列の制御信号ＳＶ４、ＳＲ４がローレベルになる。ここまでの駆動により、信号保持容量素子１７０、１９０にｍ行目の画素信号及びリセット信号の電圧がそれぞれ保持される。なお、時刻ｔ１からｔ１０までの、ｍ行目の読み出し期間において、スイッチ１０７、１２７に対応する制御信号ＳＲ５、ＳＶ５はローレベルである。
【００３８】
その後、（ｍ＋１）行の画素信号及びリセット信号の読み出しのために、ｍ行目と同様にして各スイッチの動作が繰り返される。この（ｍ＋１）行目の画素信号読み出し期間において、保持されているｍ行目の画素信号及びリセット信号が後段の差動増幅器１６へ転送される。各列のスイッチ１０７、１２７に対応する制御信号ＳＶ５、ＳＲ５がハイレベルになり、信号保持容量素子１７０、１９０にそれぞれ保持された電圧が差動増幅器１６の入力端に入力される。所定の時間が経過した後、制御信号ＳＶ５、ＳＲ５はローレベルになる。これを繰り返すことにより、各列の信号が読み出される。なお、制御信号ＳＶ５、ＳＲ５がローレベルになった後、水平信号転送線の残留信号はリセットされる。
【００３９】
（ｍ＋１）行目のＳＲ４、ＳＶ４がハイレベルになるｔ８のタイミングは、ｍ行目の最終列（ｎ列目）の制御信号ＳＲ５、ＳＶ５がローレベルとなった後となるように設定する。ｍ行目の信号を読み出す前に、（ｍ＋１）行目の信号が、信号保持容量素子１７０、１９０に上書きされないようにするためである。
【００４０】
第２の実施形態では、時刻ｔ１からｔ７までの（ｍ＋１）行目の信号読み出しの期間、ｍ行目の水平転送を並行して行うことができる。そのため、第２の実施形態のように、画素アレイからの信号の読み出しと信号の水平転送を並行して行うことにより、時刻ｔ１からｔ７までの期間に相当する時間だけ、第１の実施形態よりも読み出し時間を短縮することができる。
【００４１】
第１の実施形態と同様に、演算増幅器１０５、１２５の電流Ｉ＿Ｖｉｄｅｏよりも電流Ｉ＿Ｒｅｓｅｔを小さくすることが好適である。これにより、電流Ｉ＿Ｒｅｓｅｔを電流Ｉ＿Ｖｉｄｅｏよりも大きくした場合又は同一とした場合に比べ、消費電力が低減される。
【００４２】
（第３の実施形態）
図７に本発明の第３の実施形態に係る読み出し回路を示す。読み出し回路３００も、第１の実施形態と同様に画素から出力される画素信号を列ごとに読み出す回路であり、画素アレイの各列に接続される。第２の実施形態と同一の要素については符号を同一とし、その説明を省略することもある。
【００４３】
読み出し回路３００は、第２の実施形態に係る読み出し回路２００に加えて、入力端子Ｃｏｌｕｍｎ  ｉｎ側に、クランプ容量素子１５１、演算増幅器１５３、クランプスイッチ１５０及び帰還容量素子１５２をさらに備える。クランプ容量素子１５１、クランプスイッチ１５０及び帰還容量素子１５２は、基準となるクランプ回路を構成する。演算増幅器１５３の非反転入力端子には基準電圧Ｖｒｅｆが入力される。クランプ容量素子１５１の一端は入力端子Ｃｏｌｕｍｎ  ｉｎに接続され、他端は演算増幅器１５３の反転入力端子に接続される。クランプスイッチ１５０は演算増幅器１５３の反転入力端子と出力端子の間に接続される。帰還容量素子１５２も演算増幅器１５３の反転入力端子と出力端子の間に接続されている。すなわち、クランプスイッチ１５０と帰還容量素子１５２とは並列接続の関係になっている。演算増幅器１５３の出力端子はビデオ信号読み出し回路１４０のスイッチ１０１及びリファレンス信号読み出し回路１６０のスイッチ１２１と接続される。
【００４４】
次に、読み出し回路３００に含まれるビデオ信号読み出し回路１４０及びリファレンス信号読み出し回路１６０において、第２の実施形態と異なる点を説明する。ビデオ信号読み出し回路１４０は、スイッチ１０１、１０４、１０７、演算増幅器１０５、容量素子１１０、１７０、及び演算増幅器１０５の定電流源１０６を備える。第２の実施形態とは異なり、ビデオ信号読み出し回路１４０にはスイッチ１０２、１０３が備えられていない。
【００４５】
容量素子１１０及びスイッチ１０１は第２の電圧保持回路を構成する。スイッチ１０１の演算増幅器１５３と反対側の端子は演算増幅器１０５の非反転入力端子と接続される。容量素子１１０の一端はスイッチ１０１及び演算増幅器１０５の非反転入力端子と接続される。容量素子１１０の他端はグラウンドと接続される。演算増幅器１０５の反転入力端子と出力端子は配線により接続されており、ボルテージフォロワ回路を構成している。その他の回路構成は第２の実施形態と同様である。なお、リファレンス信号読み出し回路１６０の回路構成はビデオ信号読み出し回路１４０と同様であるため説明を省略する。
【００４６】
図８は、図７の演算増幅器１５３の内部回路を示す図である。演算増幅器１５３は、非反転入力端子ｉｎ＋、反転入力端子ｉｎ−、出力端子ｏｕｔ、定電流用バイアス端子ＶＢ＿ｔａｉｌ及びゲートバイアス端子ＶＢ＿Ｈ、ＶＢ＿Ｌを端子として備える。また、演算増幅器１５３は、４つのＰチャネルＭＯＳトランジスタ７０１、７０２、７０３、７０４及び５つのＮチャネルＭＯＳトランジスタ７０５、７０６、７０７、７０８、７０９を有する。
【００４７】
カレントミラー回路を構成するトランジスタ７０１、７０２のソース端子には電源電圧が供給される。トランジスタ７０１、７０２のゲート端子は共通化されており、トランジスタ７０３のドレイン端子及びトランジスタ７０５のドレイン端子と接続される。また、トランジスタ７０１、７０２のドレイン端子はトランジスタ７０３、７０４のソース端子とそれぞれ接続される。トランジスタ７０３、７０４のゲート端子にはゲートバイアス端子ＶＢ＿Ｈから制御信号が入力される。トランジスタ７０３、７０４のドレイン端子はトランジスタ７０５、７０６のドレイン端子とそれぞれ接続される。トランジスタ７０５、７０６のゲート端子にはゲートバイアス端子ＶＢ＿Ｌから制御信号が入力される。トランジスタ７０４のドレイン端子及び７０６のドレイン端子は出力端子ｏｕｔと接続される。トランジスタ７０３、７０４のソース端子はトランジスタ７０７、７０８のドレイン端子とそれぞれ接続される。トランジスタ７０７、７０８のゲート端子は、それぞれ非反転入力端子ｉｎ＋、反転入力端子ｉｎ−と接続され、差動入力端子となる。トランジスタ７０７、７０８のソース端子は、共通化されてトランジスタ７０９のドレイン端子と接続される。トランジスタ７０９のゲート端子は定電流用バイアス端子ＶＢ＿ｔａｉｌと接続され、ソース端子はグラウンドと接続される。
【００４８】
図９に第３の実施形態に係る駆動方法のタイミングチャートを示す。なお、図９のタイミングチャートにおいても、図４及び図６のタイミングチャートと同一の動作については説明を省略することもある。
【００４９】
図９のタイミングチャートは、画素アレイのｍ行目、（ｍ＋１）行目のｎ列目の信号を読み出す動作タイミングを示している。時刻ｔ１において、クランプパルス信号ＰＣ０Ｒがハイレベルになる。これにより増幅演算器１５３はボルテージフォロワ回路を構成するため、増幅演算器１５３の出力電圧はほぼ基準電圧Ｖｒｅｆに等しくなる。時刻ｔ２において、クランプパルス信号ＰＣ０Ｒがハイレベルからローレベルになる。この動作により、増幅演算器１５３、クランプ容量素子１５１及び帰還容量素子１５２は、画素リセット時の出力電圧レベル、すなわちリセット信号の電圧を基準とする電圧を出力するようにクランプされる。
【００５０】
続いて時刻ｔ３において制御信号ＳＲ１がハイレベルになり、時刻ｔ４において制御信号ＳＲ１がローレベルになる。これにより、リセット信号電圧が容量素子１３０に保持される。
【００５１】
時刻ｔ５において制御信号ＳＶ１がハイレベルになる。この時、画素からは光入力量と対応する信号がＣｏｌｕｍｎ  ｉｎに入力される。そして、時刻ｔ６において、制御信号ＳＶ１がローレベルになる。これにより画素信号が一時的に容量素子１１０に保持される。
【００５２】
次に時刻ｔ７において、すべての列で同時に制御信号ＳＶ４、ＳＲ４がハイレベルになる。これにより、各列の容量素子１１０、１３０に保持されていたリセット信号電圧及び画素信号電圧が、信号保持容量素子１７０、１９０にそれぞれ入力される。この後、時刻ｔ８において各列の制御信号ＳＶ４、ＳＲ４がローレベルになり、リセット信号電圧及び画素信号電圧が信号保持容量素子１７０、１９０に保持される。
【００５３】
その後、（ｍ＋１）行の画素信号及びリセット信号の読み出しのために、ｍ行目と同様にしてスイッチの動作が繰り返される。このとき、第２の実施形態と同様にして、並行してｍ行目の信号の水平転送が行われる。これにより、読み出し時間を短縮することができる。
【００５４】
また、第１の実施形態同様、演算増幅器１０５、１２５の電流Ｉ＿Ｖｉｄｅｏよりも電流Ｉ＿Ｒｅｓｅｔを小さくすることが好適である。これにより、電流Ｉ＿Ｒｅｓｅｔを電流Ｉ＿Ｖｉｄｅｏよりも大きくした場合又は同一とした場合に比べ、消費電力が低減される。
【００５５】
本実施形態では、信号電圧が保持される容量素子１１０及び１３０が対地容量として接続されている。したがって、容量素子１１０、１３０の信号電圧を信号保持容量素子１７０、１９０に転送する時刻ｔ７からｔ８までの期間以外において、演算増幅器１０５及び１２５を駆動させる必要がない。そのため、時刻ｔ７からｔ８までの期間以外において、演算増幅器１０５、１２５の定電流源の電流Ｉ＿Ｖｉｄｅｏ及び電流Ｉ＿Ｒｅｓｅｔのいずれか一方又は両方をゼロ又は通常時より少ない電流量としてもよい。これにより、本実施形態では第１及び第２の実施形態と比べて、消費電力をさらに低減することができる。
上述の各実施形態では、読み出し回路が演算増幅器を備える構成を例にとって説明したが、演算増幅器以外の増幅器を用いても良い。
【００５６】
（第４の実施形態）
図１０は、本発明の第４の実施形態に係る撮像システムの構成を示す図である。撮像システム８００は、光学部８１０、撮像装置１、映像信号処理部８３０、記録・通信部８４０、タイミング制御部８５０、システム制御部８６０、及び再生・表示部８７０を含む。撮像装置１は、第１〜第３の実施形態で説明した読み出し回路を含む撮像装置である。レンズ等の光学系である光学部８１０は、被写体からの光を撮像装置１の、複数の画素１１が二次元状に配列された画素アレイ１０に結像させ、被写体の像を形成する。
【００５７】
撮像装置１はタイミング制御部８５０からの信号に基づくタイミングで、画素アレイ１０に結像された光に応じた信号を出力する。撮像装置１から出力された信号は、ＡＤ変換等の処理が行われた後、映像信号処理部８３０に入力される。映像信号処理部８３０は、プログラム等によって定められた方法にしたがって、入力された信号の画像データへの変換等の信号処理を行う。映像信号処理部８３０での処理によって得られた信号は、画像データとして記録・通信部８４０に送られる。記録・通信部８４０は、画像を形成するための信号を再生・表示部８７０に送り、再生・表示部８７０に動画や静止画像を再生・表示させる。記録・通信部８４０は、また、映像信号処理部８３０からの信号を受けて、システム制御部８６０と通信を行う他、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。
【００５８】
システム制御部８６０は、撮像システム８００の動作を統括的に制御するものであり、光学部８１０、タイミング制御部８５０、記録・通信部８４０、及び再生・表示部８７０の駆動を制御する。また、システム制御部８６０は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システム８００の動作を制御するのに必要なプログラム等が記録される。また、システム制御部８６０は、例えばユーザーの操作に応じて駆動モードを切り替える信号を撮像システム内に供給する。具体的には、読み出す行やリセットする行の変更、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらし等を行うための信号が供給される。タイミング制御部８５０は、システム制御部８６０による制御に基づいて撮像装置１及び映像信号処理部８３０の駆動タイミングを制御する。
【００５９】
本実施形態に用いられる撮像装置１は読み出し回路の演算増幅器の消費電力が低減されている。したがって、本実施形態では、撮像装置１を搭載することにより消費電力を低減した撮像システム８００を実現することができる。
【符号の説明】
【００６０】
１    撮像装置
１０  画素アレイ
１１  画素
１４  垂直出力線
１０５  （第１の）増幅器
１０６  （第１の）定電流源
１２５  （第２の）増幅器
１２６  （第２の）定電流源
１５３  （第３の）増幅器
２００、３００、４００  読み出し回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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