(57)【要約】【課題】アナログ信号をデジタル信号に変換するＡＤ変換装置において、ＡＤ変換器の数を増やすことなく複数のチャンネルからの入力を同じサンプリングタイミングで処理できるようにする。【解決手段】ＡＤ変換装置１において、積算部２１〜２４は、入力されるアナログ信号のチャンネル毎にそれぞれチャンネル数Ｎ以上の異なる値に設定された複数の係数のうち、チャンネル毎に１つの係数を、サンプリングタイミング毎に順次変更しつつ設定し、サンプリングタイミング毎に、各チャンネルにおいて入力されるアナログ信号と各チャンネルに対応して設定された係数とを乗じたアナログ乗算信号をチャンネル毎に生成する。そして、加算部２６は、アナログ乗算信号を互いに加算したアナログ加算信号を生成し、ＡＤＣ２９は、アナログ加算信号に対してＡＤ変換を行い、信号分離処理部３０は、Ｎチャンネル分のアナログ信号に対応するデジタル値を推定する。【選択図】図２
2015041903.tif 000002
【特許請求の範囲】
【請求項１】
アナログ信号をデジタル信号に変換するＡＤ変換装置（１）であって、
入力されるアナログ信号のチャンネル数をＮ（Ｎは２以上の自然数）としたとき、チャンネル毎にそれぞれＮ個以上の異なる値に設定された複数の係数のうち、チャンネル毎に１つの係数を、サンプリングタイミング毎に順次変更しつつ設定する係数設定手段（２１〜２４）と、
サンプリングタイミング毎に、各チャンネルにおいて入力されるアナログ信号と各チャンネルに対応して設定された係数とを乗じたアナログ乗算信号を前記チャンネル毎に生成する乗算信号生成手段（２１〜２４）と、
前記チャンネル毎に生成されたアナログ乗算信号を互いに加算したアナログ加算信号を生成する加算手段（２６）と、
前記アナログ加算信号に対してＡＤ変換を行い、該ＡＤ変換結果を記録手段（３３）に記録させるＡＤ変換手段（２９）と、
前記記録手段からＮ回分のＡＤ変換結果を読み出し、前記Ｎ回分のＡＤ変換結果と該Ｎ回分のＡＤ変換結果を得る際に使用した各係数をデジタル値としたデジタル係数とを用いて前記Ｎチャンネル分のアナログ信号のそれぞれを未知数とする連立方程式を解き、前記Ｎチャンネル分のアナログ信号に対応するデジタル値を推定する推定手段（３０）と、
前記推定手段によって推定された各デジタル値をデジタル信号として出力する出力手段（３０）と、
を備えたことを特徴とするＡＤ変換装置。
【請求項２】
請求項１に記載のＡＤ変換装置において、
前記推定手段は、最新のＮ回分のＡＤ変換結果を用いて前記Ｎチャンネル分のアナログ信号に対応するデジタル値を推定すること
を特徴とするＡＤ変換装置。
【請求項３】
請求項１または請求項２に記載のＡＤ変換装置において、
前記推定手段は、前記デジタル係数値を入力してサンプリングタイミング毎に過去Ｎ回分のデジタル係数値を出力するシフトレジスタ（３２）、からの出力を用いて前記連立方程式を解くこと
を特徴とするＡＤ変換装置。
【請求項４】
請求項１〜請求項３の何れか１項に記載のＡＤ変換装置において、
当該ＡＤ変換装置は、
前記係数設定手段、前記乗算信号生成手段、前記加算手段、および前記ＡＤ変換手段を備えた第１の装置（６）と、
前記推定手段、および前記出力手段を備えた第２の装置（７）と、を備え、
前記第１の装置は、
前記ＡＤ変換結果および前記各係数を示す情報を前記第２の装置に送信する送信手段（５１）、を備え、
前記第２の装置は、
前記第１の装置から送信されたＡＤ変換結果および各係数を示す情報を受信する受信手段（５２）、を備え、
前記推定手段は、受信したＡＤ変換結果および各係数を示す情報を用いて前記各アナログ信号の値を推定すること
を特徴とするＡＤ変換装置。
【請求項５】
請求項１〜請求項４の何れか１項に記載のＡＤ変換装置において、
当該ＡＤ変換装置は、物標（１０２）にレーザ光を照射し、複数の受光素子（１０３）を用いて反射光を検出することで物標までの距離を検出するレーザセンサ（１００）に搭載されていること
を特徴とするＡＤ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号をデジタル信号に変換するＡＤ変換装置に関する。
【背景技術】
【０００２】
上記のＡＤ変換装置として、１つのＡＤ変換器を用いて複数のチャンネルからの入力を時分割で順に処理するものが知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第４３７２１１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記ＡＤ変換装置では、チャンネル毎にサンプリングタイミングが異なってしまうという問題点があった。チャンネル毎のサンプリングタイミングを一致させるためには、チャンネル毎にＡＤ変換器を設ければよいが、このようにすると余分にＡＤ変換器を設けるためのスペースおよび多数のＡＤ変換器を駆動させるための電力が必要となるという問題がある。
【０００５】
そこで、このような問題点を鑑み、アナログ信号をデジタル信号に変換するＡＤ変換装置において、ＡＤ変換器の数を増やすことなく複数のチャンネルからの入力を同じサンプリングタイミングで処理できるようにすることを本発明の目的とする。
【課題を解決するための手段】
【０００６】
かかる目的を達成するために成された本発明のＡＤ変換装置において、係数設定手段は、入力されるアナログ信号のチャンネル数をＮ（Ｎは２以上の自然数）としたとき、チャンネル毎にそれぞれＮ個以上の異なる値に設定された複数の係数のうち、チャンネル毎に１つの係数を、サンプリングタイミング毎に順次変更しつつ設定する。そして、乗算信号生成手段は、サンプリングタイミング毎に、各チャンネルにおいて入力されるアナログ信号と各チャンネルに対応して設定された係数とを乗じたアナログ乗算信号をチャンネル毎に生成する。さらに、加算手段は、チャンネル毎に生成されたアナログ乗算信号を互いに加算したアナログ加算信号を生成し、ＡＤ変換手段は、アナログ加算信号に対してＡＤ変換を行い、該ＡＤ変換結果を記録手段に記録させる。
【０００７】
そして、推定手段は、記録手段からＮ回分のＡＤ変換結果を読み出し、Ｎ回分のＡＤ変換結果と該Ｎ回分のＡＤ変換結果を得る際に使用した各係数をデジタル値としたデジタル係数とを用いてＮチャンネル分のアナログ信号のそれぞれを未知数とする連立方程式を解き、Ｎチャンネル分のアナログ信号に対応するデジタル値を推定する。また、出力手段は、推定手段によって推定された各デジタル値をデジタル信号として出力する。
【０００８】
このようなＡＤ変換装置によれば、Ｎチャンネル分のアナログ信号に係数を乗じて加算した上でまとめてＡＤ変換し、その後、アナログ信号に対応するデジタル値を推定するので、ＡＤ変換器の数を増やすことなく複数のチャンネルからの入力を同じサンプリングタイミングで処理することができる。
【０００９】
なお、上記目的を達成するためには、コンピュータを、ＡＤ変換装置を構成する何れかの手段として実現するためのＡＤ変換プログラムとしてもよい。
また、各請求項の記載は、可能な限りにおいて任意に組み合わせることができる。この際、発明の目的を達成できる範囲内において一部構成を除外してもよい。
【図面の簡単な説明】
【００１０】
【図１】本発明が適用されたレーザセンサ１００の概略構成を示すブロック図である。
【図２】第１実施形態のＡＤ変換装置１の概略構成を示すブロック図である。
【図３】サンプリングクロックと、サンプリングクロックに対応する積算計数およびＡＤ変換結果（ＡＤＣ出力）を示すタイミングチャートである。
【図４】信号分離処理部３０の概略構成を示すブロック図である。
【図５】信号分離処理部３０にて処理される連立方程式を示す説明図である。
【図６】ＡＤ変換結果が得られてから連立方程式の解が得られるまでの時間差を示す説明図である。
【図７】第２実施形態のＡＤ変換装置２の概略構成を示すブロック図である。
【図８】ＡＤ変換後に出力されるデータの構造を示す説明図である。
【発明を実施するための形態】
【００１１】
以下に本発明にかかる実施の形態を図面と共に説明する。
［第１実施形態］
［本実施形態の構成］
本発明が適用されたレーザセンサ１００は、図１に示すように、発光素子１０１からレーザ光を照射し、物標（検出対象物１０２）によるレーザ光の反射光を受光素子１０３にて受けることで、物標の位置と形状とを検出する周知のレーザセンサとしての機能を有する。
【００１２】
より詳細には、発光素子１０１はある一定の周期で発光し、レーザ光をセンサ外部に向けて照射している。ここで発光素子１０１による発光のタイミングは、図示しない制御回路によって制御される。
【００１３】
受光素子１０３は入射してきた反射光の強度に応じたアナログ電圧信号を出力する。つまり受光素子は反射光強度の検出を行っている。図１に示す受光素子１０３では、例えば、反射光が戻ってきた方向を８つに分解し、この８方向からの反射信号強度を検出して別々に出力する機能を持つ。すなわち、受光素子１０３によって８チャンネル分のアナログ信号である反射信号１〜８が得られる。このように素子入光方向を分けて反射信号を検出することで、物標の異なる位置からの反射信号強度が同時に計測でき、対象物の形状が８方向の分解能で検出することが可能になる。対象物の形状検出は、８チャンネル分の反射信号を同時にＡＤ変換し、その結果を形状検出用の演算処理することによって実現される。
【００１４】
なお、図１において示した方向分割数（チャンネル数）８はあくまで一例であり、もっと細かく反射方向を分解したい場合は、分割数がもっと多い受光素子を使用すればよく、その場合アナログ信号である反射信号の数も増えることになる。
【００１５】
ここで、図２は、ＡＤ変換装置１の概略構成を示すブロック図である。ＡＤ変換装置１は、複数チャンネルの入力信号（アナログ信号）を時分割することなく同タイミングでＡＤ変換する装置であり、本実施形態では受光素子１０３にて生成された８チャンネル分のアナログ信号が入力信号となる。なお、本実施形態では、説明を簡単にするために、入力信号が４チャンネルである場合について説明する。アナログ入力信号数が４以外の場合も同様の考え方で処理可能であるが、この入力数の拡張方法については後で説明する。
【００１６】
ＡＤ変換装置１は、例えばＦＰＧＡ（Field Programmable Gate Array）等のデジタルハードウェアおよびアナログハードウェアから構成されており、詳細には、図２に示すように、入力信号のチャンネル数分の積算部２１〜２４、加算部２６、積算係数選択司令部２７、サンプリングクロック（ＣＬＫ）生成部２８、ＡＤＣ（アナログデジタルコンバータ）２９、信号分離処理部３０としての機能を備えている。このうち積算部２１〜２４、加算部２６がアナログハードウェアで構成され、残りはデジタルハードウェアで構成される。先ほど述べたＦＰＧＡはＡＤＣ２９を除く積算係数選択司令部２７、サンプリングクロック生成部２８、信号分離処理部３０の箇所をまとめて構成することができる。
【００１７】
サンプリングクロック生成部２８は、ＡＤ変換装置１においてＡＤ変換を行う際のサンプリング周波数に応じたサンプリングクロックを生成し、このサンプリングクロックを積算係数選択司令部２７、ＡＤＣ２９、信号分離処理部３０に送る。
【００１８】
積算係数選択司令部２７は、サンプリングクロック毎に、何れの積算係数を選択すべきかを示す選択司令を積算部２１〜２４および信号分離処理部３０に送る。
積算部２１〜２４は、各アナログ信号入力と積算係数とを積算して出力する。ここでいう「積算」とは、アナログ信号を積算係数に応じた倍率で増幅または減衰させることを意味する。
【００１９】
積算部２１〜２４は、例えばオペアンプを用いた反転増幅を利用することで実現し、積算係数はオペアンプの−端子への入力抵抗とフィードバック抵抗の比で決定することができる。なお、反転増幅回路の出力増幅率の符号はマイナスになるが、オペアンプの加算回路も反転の加算を行うことにより符号は相殺され、もとの正の符号の出力が得られる。
【００２０】
また、積算係数は、チャンネル毎にチャンネル数Ｎ（本実施形態では４）だけ予め準備されている。つまり、積算係数はチャンネル数Ｎの２乗分だけ準備されている。
本実施形態ではアナログ信号ａが対応する積算部２１には、積算係数α１〜α４が準備されており、アナログ信号ｂが対応する積算部２２には積算係数β１〜β４が準備されており、アナログ信号ｃが対応する積算部２３には積算係数γ１〜４が準備されており、アナログ信号ｄが対応する積算部２４には積算係数δ１〜δ４が準備されている。
【００２１】
なお、これらの積算係数は、後述する連立方程式を解く際に利用されるため、連立方程式を構成する各式が線形的に独立となるような値に設定される。例えば、これらの積算係数は、連立方程式の左辺（図５参照）が比例関係になることなく、かつ全て異なる値になるよう設定される。
【００２２】
また、積算部２１〜２４には、自身に準備された積算係数のうちの何れのものを利用して積算を行うかを、積算係数選択司令部２７からの選択指令に応じて決定する。積算部２１〜２４による積算結果（アナログ乗算信号）は加算部２６に入力される。
【００２３】
このように、積算部２１〜２４には、積算係数をサンプリングクロック毎に変動させる機能が必要であるが、例えば、オペアンプのフィードバック抵抗を可変抵抗にしてサンプリングクロック毎に変更する回路を構成すれば実現できる。または係数に応じた異なる固定抵抗値のフィードバック抵抗を持つオペアンプを４つ並べておき、サンプリングクロック毎に４つのオペアンプ出力から順番に一つを選択する方式も考えられる。
【００２４】
加算部２６は、各積算部２１〜２４による積算結果を入力し、それぞれの値を加算して１つのアナログ加算信号としてＡＤＣ２９に対して出力する。
ここでアナログ信号ａの積算係数をαｉ、アナログ信号ｂの積算係数をβｉ、アナログ信号ｃの積算係数をγｉ、アナログ信号ｄの積算係数をδｉ（これらにおいてｉは自然数）とすると、ＡＤＣ２９に入力される１つのアナログ信号（アナログ加算信号）は、以下に示す４つのアナログ信号の線形結合で表すことができる。
アナログ加算信号＝αｉ＊アナログ信号ａ＋βｉ＊アナログ信号ｂ＋γｉ＊アナログ信号ｃ＋δｉ＊アナログ信号ｄ
上記の積算係数は、ＡＤＣ２９のサンプリングクロックと同期して変化する。各積算係数は、図３に示すように、１サンプリングクロック毎に変動し、４サンプリングクロックで１周期となる。例えばαｉでは、α１→α２→α３→α４→α１→α２→α３→α４→α１→α２→・・・のようにアナログ信号数４に相当する４通りのデータ変動を繰り返す。
【００２５】
ここで各積算係数の値はサンプリングクロック毎に変動するが、変動後は次のサンプリングクロックが来るまで固定値を保っている。
なお、ＡＤＣ２９においては、各アナログ信号を全て線形結合した信号を入力しているため、使用するＡＤＣ２９が対応できるビット数を考慮しておく必要がある。例えば個々のアナログ信号が１０ビットでＡＤ変換できる信号であったとすると、全４個のアナログ信号を線形結合をした信号は、積算係数の値にもよるが積算係数が１以上の場合、１０ビットでは収まらず１２ビット程度以上の信号となる。
【００２６】
このように本実施形態のようにＡＤＣ２９において各アナログ信号を全て線形結合した信号を入力する場合、アナログ信号の持つビット数より大きいビット数（本実施形態では１４ビット）の分解能を持つＡＤＣ２９を用いることが好ましい。ただしアナログ信号の一部情報が落ちて大雑把なＡＤ値になってもかまわないような使用状況の場合は、ＡＤＣ２９の分解能ビットを大きくする必要はない。
【００２７】
信号分離処理部３０は、ＡＤＣ２９によるＡＤ変換結果から４つの信号を分離する処理を実施する。図３において、α１、β１、γ１、δ１の列からＡＤＣ出力のＤｍ０に向かって矢印が描いてあり、またα２、β２、γ２、δ２の列からＤｍ１に向かって破線の矢印が描いてあり、以下同様の矢印が続けて描いている。
【００２８】
これらの矢印はＡＤ変換結果（ＡＤＣ出力）が、何れの積算係数値を使って線形結合した信号のＡＤ結果なのかの対応を示している。例えば、α１、β１、γ１、δ１の係数を使って積算・加算した入力のＡＤ変換結果が図３中のＤｍ０であることを示している。ＡＤ変換結果が積算係数の出力と同タイミングにならないのは、ＡＤ変換処理には出力遅れがあるからである。図３に示した出力遅れはあくまで一例であり、出力遅れは使用するＡＤＣの特性によって変わる。
【００２９】
ここで、アナログ信号のＡＤ変換値の推定値は、４つのＡＤ変換結果と対応する積算係数とを用いて、４元連立方程式を立て、これを解くことにより得られる。特に、４個の連続したＡＤ変換結果を用いるとよく、例えば、Ｄｍ０,Ｄｍ１,Ｄｍ２,Ｄｍ３のように最新の連続したサンプリングクロック４個分のＡＤ変換結果を用いる。
【００３０】
また、信号分離処理部３０は、図４に示すように、連立方程式演算ブロック３１と、入力信号のチャンネル分の積算係数出力部３２と、チャンネル毎に設けられた多段のシフトレジスタ３３と、を備えている。
【００３１】
連立方程式演算ブロック３１は、後述する連立方程式の解を求める機能を有する。積算係数出力部３２は、本実施形態では、αｉ, βｉ, γｉ, δｉの４ブロックを備えており、積算係数の選択司令に対応するα,β,γ,δのそれぞれの具体的積算係数値を出力する。すなわち、積算係数出力部３２は、出力すべき多数の積算係数（積算部２１〜２４が有する積算係数のデジタル値）を予め備えており、選択司令に従って出力すべき積算係数を選択してデジタル値（デジタル積算係数）として出力する。
【００３２】
そして、出力されたデジタル積算係数は、それぞれシフトレジスタ３３に入力される。各シフトレジスタ３３はサンプリングクロックが入力される度に隣接して接続されたシフトレジスタ３３にデータを順次移動させる。つまり、データの出力遅延を実現するために使用され、「シフトレジスタ接続段数＊サンプリングクロック」の遅れ時間でデータが出力され、連立方程式演算ブロック３１に演算に必要となるデジタル積算係数が全て同時に入力されることになる。
【００３３】
なお、図４において、「ＡＤＣ出力遅延分」と示した領域のシフトレジスタ３３は、積算係数値とＡＤ変換結果との出力タイミングを合わせるために設けられている。つまり、積算係数をここで遅延させることにより、ＡＤ変換結果（ＡＤＣ出力）と、ＡＤ変換の際に使用された積算係数とが同タイミングでシフトレジスタ３３から出力されるように調整されている。
【００３４】
より詳細には、ＡＤＣ出力は４段のシフトレジスタに接続されている。このシフトレジスタは４個の連続したＡＤＣ出力を記憶するために使われている。そしてＡＤＣ出力用シフトレジスタの上段にあるシフトレジスタは、そのＡＤＣ出力に対応した４種類の積算係数値が入っている。
【００３５】
このような構成で得られるシフトレジスタ３３からの出力によると、例えば、図５（ａ）に示す連立方程式を得ることになる。ここで図５（ａ）に示す式において、ａ１, ｂ１, ｃ１, ｄ１が未知数であり、これが各アナログ信号に対するＡＤ変換の推定値である。未知数が４個であるゆえ、上記４つの式を使えばａ１, ｂ１, ｃ１, ｄ１の値は確定される。なお、本実施形態では、４サンプリングクロック間において、ａ１, ｂ１, ｃ１, ｄ１の値を一定としているので、４サンプリングクロック間のＡＤ変換データの平均値を算出することを意味する。
【００３６】
本実施形態の場合、連立方程式を行列に変換すると４×４の正方行列になる。正方行列による連立方程式の解法はクラメルの公式を使えば、機械的に算出することができる。Ｎ個のアナログ入力の場合でもＮ×Ｎの正方行列になるのでクラメルの公式を同様に利用することができる。なお、連立方程式の解法については、クラメルの公式以外のどのような解法を使っても構わない。
【００３７】
このようにしてＤｍ０〜Ｄｍ３を利用してａ１, ｂ１, ｃ１, ｄ１の値が得られると、１サンプリングクロックずらしてＤｍ１〜Ｄｍ４を利用して、図５（ｂ）に示す式に基づいてａ２, ｂ２, ｃ２, ｄ２の値を得る。以下、同様にして、例えば図５（ｃ）に示す式のように、１サンプリングクロックずつずらして、Ｄｍ２〜Ｄｍ５を利用した４つの連立方程式を立てて解いていく処理を繰り返していく。
【００３８】
なお、本実施形態では連立方程式を解く演算には、図６に示すように、３サンプリングクロック分の時間を必要とするため、ａｉ, ｂｉ, ｃｉ, ｄｉ（ｉは自然数）の値は、３サンプリングクロック分遅れて出力されるが、その後、ａｉ, ｂｉ, ｃｉ, ｄｉの値は、１サンプリングクロック毎に出力される。この３サンプリングクロックの遅れについてはあくまで一例であり、連立方程式を解く演算ロジックの組み方によって遅れ時間は変わってくる。
【００３９】
このように、各信号のＡＤ変換は、サンプリングクロック＊４のとびとび周期で実施されるのではなく、１サンプリングクロック毎に推定値が出力される。つまりサンプリングクロック毎に全アナログ入力のＡＤ変換が実施されているといえる。
【００４０】
また、ａｉ, ｂｉ, ｃｉ, ｄｉの値は、４サンプリングクロック分の平均を示す値となるため、ＡＤ変換結果のＳＮ比を向上させることができ、この間のノイズ信号を減らす効果が得られる。ノイズ信号がガウス分布していたとすると、統計学上ＳＮ比は√４=２倍向上する。ここで４個でなくＮ個のアナログ信号を扱う場合、ＳＮ比は√Ｎ倍向上することになる。つまりアナログ信号の入力数が増えれば増えるほど、ＳＮ比がよくなる。
【００４１】
［本実施形態による効果］
以上のように詳述したレーザセンサ１００のＡＤ変換装置１において、積算部２１〜２４は、入力されるアナログ信号のチャンネル数をＮ（Ｎは２以上の自然数）としたとき、チャンネル毎にそれぞれＮ個以上の異なる値に設定された複数の係数のうち、チャンネル毎に１つの係数を、サンプリングタイミング毎に順次変更しつつ設定し、サンプリングタイミング毎に、各チャンネルにおいて入力されるアナログ信号と各チャンネルに対応して設定された係数とを乗じたアナログ乗算信号をチャンネル毎に生成する。そして、加算部２６は、チャンネル毎に生成されたアナログ乗算信号を互いに加算したアナログ加算信号を生成し、ＡＤＣ２９は、アナログ加算信号に対してＡＤ変換を行い、このＡＤ変換結果をシフトレジスタ３３に記録させる。
【００４２】
そして、信号分離処理部３０は、シフトレジスタ３３からＮ回分のＡＤ変換結果を読み出し、Ｎ回分のＡＤ変換結果と該Ｎ回分のＡＤ変換結果を得る際に使用した各係数をデジタル値としたデジタル係数とを用いてＮチャンネル分のアナログ信号のそれぞれを未知数とする連立方程式を解き、Ｎチャンネル分のアナログ信号に対応するデジタル値を推定する。また、信号分離処理部３０は、推定した各デジタル値をデジタル信号として出力する。
【００４３】
このようなレーザセンサ１００によれば、Ｎチャンネル分のアナログ信号に係数を乗じて加算した上でまとめてＡＤ変換し、その後、アナログ信号に対応するデジタル値を推定するので、ＡＤ変換器の数を増やすことなく複数のチャンネルからの入力を同じサンプリングタイミングで処理することができる。
【００４４】
また、上記レーザセンサ１００において、信号分離処理部３０は、最新のＮ回分のＡＤ変換結果を用いてＮチャンネル分のアナログ信号に対応するデジタル値を推定する。
このようなレーザセンサ１００によれば、よりリアルタイムに近いタイミングでＡＤ変換結果を出力することができる。
【００４５】
さらに、上記レーザセンサ１００において、信号分離処理部３０は、デジタル係数値を入力してサンプリングタイミング毎に過去Ｎ回分のデジタル係数値を出力するシフトレジスタ３３、からの出力を用いて連立方程式を解く。
【００４６】
このようなレーザセンサ１００によれば、シフトレジスタ３３を用いて連立方程式を解く際に必要となる各デジタル係数値を取得するので、より確実に各デジタル係数値を取得できる構成とすることができる。
【００４７】
さらに、上記レーザセンサ１００においては、検出対象物１０２にレーザ光を照射し、複数の受光素子１０３を用いて反射光を検出することで物標までの距離を検出するレーザセンサ１００にＡＤ変換装置１を搭載している。
【００４８】
このようなレーザセンサ１００によれば、ＡＤ変換器（ＡＤＣ２９）の数を低減したまま、反射光を同じタイミングで検出することができる。
［第２実施形態］
次に、別形態のＡＤ変換装置２（レーザセンサ）について説明する。本実施形態（第２実施形態）では、第１実施形態のＡＤ変換装置１と異なる箇所のみを詳述し、第１実施形態のＡＤ変換装置１と同様の箇所については、同一の符号を付して説明を省略する。
【００４９】
上記第１実施形態では、複数チャンネルのアナログ信号に対するデジタル値をそれぞれ出力したが、このデジタル値をそれぞれ転送する場合には、データを圧縮して転送してもよい。すなわち、ＡＤ変換装置２においては、図７に示すように、積算部２１〜２４、加算部２６、およびＡＤＣ２９を備えた送信側装置６と、信号分離処理部３０、および信号分離処理部３０を備えた受信側装置７と、を備えている。
【００５０】
送信側装置６は、ＡＤ変換結果および各係数を示す情報を受信側装置７に送信するシリアライザ５１、を備えている。受信側装置７は、送信側装置６から送信されたＡＤ変換結果および各係数を示す情報を受信するデシリアライザ５２、を備えている。
【００５１】
受信側装置７の信号分離処理部３０は、受信したＡＤ変換結果および各係数を示す情報を用いて各アナログ信号の値を推定する。
ここで、各係数を示す情報としては、転送されたＡＤ変換データが４種類の積算係数のうちどの係数を使って積算・加算演算されたデータであるかの情報を示し、本実施形態では積算係数の選択司令を含んでいればよい。
【００５２】
第１実施形態の構成において転送されるデータは、図８（ａ）に示すように、例えば１０ビットのデータが４つとなり合計４０ビットとなるが、第２実施形態の構成において転送されるデータは、図８（ｂ）に示すように、１４ビットのＡＤ変換データと積算係数情報（積算係数選択司令）２ビットの合計１６ビットでよい。
【００５３】
このようなレーザセンサ１００によれば、ＡＤ変換装置１を複数の装置（送信側装置６および受信側装置７）に分割して実現する場合、ＡＤ変換結果および各係数を示す情報だけを複数の装置間で転送すればよい。したがって、Ｎ個のデジタル値を転送する構成と比較して、装置間で転送すべきデータ量を低減することができる。特に、本実施形態においてシリアル転送にかかる時間は、４個のＡＤデータのシリアル転送と比べて、１/２以下の時間に圧縮できることが分かる。
【００５４】
［その他の実施形態］
本発明は、上記の実施形態によって何ら限定して解釈されない。また、上記の実施形態の構成の一部を、課題を解決できる限りにおいて省略した態様も本発明の実施形態である。また、上記の複数の実施形態を適宜組み合わせて構成される態様も本発明の実施形態である。また、特許請求の範囲に記載した文言のみによって特定される発明の本質を逸脱しない限度において考え得るあらゆる態様も本発明の実施形態である。また、上記の実施形態の説明で用いる符号を特許請求の範囲にも適宜使用しているが、各請求項に係る発明の理解を容易にする目的で使用しており、各請求項に係る発明の技術的範囲を限定する意図ではない。
【００５５】
例えば、上記実施形態においてはアナログ入力信号が４個の場合について説明したが、任意のＮ個の場合でも同様な考え方で拡張できる。以下、信号数をＮ個に拡張した場合において入力されたアナログ信号のデジタル値を推定する際の設定を箇条書きで示す。
(１)   アナログ入力信号数：Ｎ個
(２)   積算係数の種類：α１, α２, ・・・,αＮ  のＮ種類
(３)   積算係数の変動周期：Ｎ＊サンプリングクロック
(４)   サンプリングクロックによる変動を含めた全積算係数：Ｎ＊Ｎ個
α１１, α１２, ・・・, α１Ｎ  ←  アナログ信号１への係数
α２１, α２２, ・・・, α２Ｎ  ←  アナログ信号２への係数
・・・・・
αＮ１, αＮ２, ・・・, αＮＮ  ←  アナログ信号Ｎへの係数
(５)   加算処理：クロックj番目→ Σαｉj＊アナログ信号ｉ （ｉに関してＮ個の総和をとる）
（６） 連立方程式：Ｎ個の連続したＡＤＣ出力から、Ｎ個の連立方程式を立てる。
【００５６】
以上のように設定し、求めた連立方程式を解けばよい。また、このとき使用するＡＤＣ２９はＮ個のアナログ信号の線形結合入力値の変換に対応した分解能のビット数を持つものを採用する。荒いＡＤ変換推定結果でもかまわない場合は低いビット数でもよい。
【００５７】
さらに、上記実施形態では、ハードウェアにてＡＤ変換装置１の２７，２８，３０を構成したが、コンピュータによるソフトウェア処理において同様の機能を実現してもよい。
［実施形態の構成と本発明の手段との対応関係］
上記実施形態において積算部２１〜２４は、本発明でいう係数設定手段、乗算信号生成手段に相当し、上記実施形態において加算部２６は、本発明でいう加算手段に相当する。また、上記実施形態においてシフトレジスタ３３は、本発明でいう記録手段に相当し、上記実施形態においてＡＤＣ２９は、本発明でいうＡＤ変換手段に相当する。
【００５８】
さらに、上記実施形態において信号分離処理部３０は、本発明でいう出力手段、推定手段に相当する。また、上記実施形態において送信側装置６は、本発明でいう第１の装置に相当し、上記実施形態において受信側装置７は、本発明でいう第２の装置に相当する。
【００５９】
さらに、上記実施形態においてシリアライザ５１は、本発明でいう送信手段に相当し、上記実施形態においてデシリアライザ５２は、本発明でいう受信手段に相当する。
【符号の説明】
【００６０】
１，２…ＡＤ変換装置、６…送信側装置、７…受信側装置、２１〜２４…積算部、２６…加算部、２７…積算係数選択司令部、２８…サンプリングクロック生成部、２９…ＡＤＣ、３０…信号分離処理部、３１…連立方程式演算ブロック、３２…積算係数出力部、３３…シフトレジスタ、５１…シリアライザ、５２…デシリアライザ、１００…レーザセンサ、１０１…発光素子、１０２…検出対象物、１０３…受光素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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