(57)【要約】  【課題】  セラミック枠体にクラックが発生することを低減し、気密性の低下を抑制できる半導体素子収納用パッケージを提供することにある。  【解決手段】  本発明に係る半導体素子収納用パッケージ３は、主面31ａに半導体素子２が実装されるための素子実装領域31ｂを有する基板31と、素子実装領域31ｂを取り囲むように基板31の主面31ａ上に配置されたセラミック枠体32と、セラミック枠体32の外周端の外側に延在するように第１接合部材Ｂ１を介してセラミック枠体32上に配置され、セラミック枠体32の外周端の内側に位置する第１辺33ａおよび第１辺33ａに交差する第２辺33ｂを有する板状のリード端子33とを備え、リード端子33には、第１辺33ａに沿って配列し、第２辺33ｂに沿って延在した複数の切欠き部331が設けられていることを特徴とする。【選択図】  図２
2015026725.tif 000002
【特許請求の範囲】
【請求項１】
主面に半導体素子が実装されるための素子実装領域を有する基板と、前記素子実装領域を取り囲むように前記基板の前記主面上に配置されたセラミック枠体と、前記セラミック枠体の外周端の外側に延在するように第１接合部材を介して前記セラミック枠体上に配置され、前記セラミック枠体の前記外周端の内側に位置する第１辺および前記第１辺に交差する第２辺を有する板状のリード端子とを備え、
前記リード端子には、前記第１辺に沿って配列し、前記第２辺に沿って延在した複数の切欠き部が設けられていることを特徴とする半導体素子収納用パッケージ。
【請求項２】
前記素子実装領域を覆うように前記セラミック枠体上および前記リード端子上に配置された蓋体と、前記枠体および前記蓋体ならびに前記リード端子および前記蓋体の間に配置された第２接合部材とをさらに備え、
前記切欠き部は前記蓋体に重なる第１部位を有し、
前記第２接合部材は、前記切欠き部の前記第１部位内に位置している請求項１に記載の半導体素子収納用パッケージ。
【請求項３】
前記切欠き部は、前記第１部位から前記蓋体の外側に延在している第２部位を有している請求項２に記載の半導体素子収納用パッケージ。
【請求項４】
前記切欠き部は前記リード端子を貫通している請求項１〜３のいずれかに記載の半導体素子収納用パッケージ。
【請求項５】
請求項１〜４のいずれかに記載の半導体素子収納用パッケージと、
前記基板の前記素子実装領域上に実装され、前記リード端子に接続された半導体素子とを備える実装構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子を収納するための半導体素子収納用パッケージおよびこれを備えた実装構造体に関する。
【背景技術】
【０００２】
半導体素子を収納するための半導体素子収納用パッケージは、主面に半導体素子が実装されるための素子実装領域を有する基板と、基板の主面上に配置されたセラミック枠体と、接合部材を介してセラミック枠体上に配置された板状のリード端子とを備えている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−１１５５６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
例えば、半導体素子収納用パッケージに収納される半導体素子が高出力のパワー系半導体素子である場合には、リード端子に大きな電流が流れ、半導体素子に高い電圧が印加される。そのため、半導体素子から大きな熱が発生し、この熱がリード端子に伝達され、熱による温度変化によってリード端子およびセラミック枠体が熱膨張および熱収縮する可能性がある。
【０００５】
ここで、リード端子の熱膨張係数およびセラミック枠体の熱膨張係数が異なるため、リード端子に接合されているセラミック枠体に応力が加わる可能性がある。セラミック枠体に応力が加わることでセラミック枠体にクラックが発生し、半導体素子収納用パッケージの気密性が低下する可能性があるという問題点があった。
【０００６】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、セラミック枠体にクラックが発生することを低減し、気密性の低下を抑制できる半導体素子収納用パッケージを提供することにある。
【課題を解決するための手段】
【０００７】
本発明に係る半導体素子収納用パッケージは、主面に半導体素子が実装されるための素子実装領域を有する基板と、前記素子実装領域を取り囲むように前記基板の前記主面上に配置されたセラミック枠体と、前記セラミック枠体の外周端の外側に延在するように第１接合部材を介して前記セラミック枠体上に配置され、前記セラミック枠体の前記外周端の内側に位置する第１辺および前記第１辺に交差する第２辺を有する板状のリード端子とを備え、前記リード端子には、前記第１辺に沿って配列し、前記第２辺に沿って延在した複数の切欠き部が設けられていることを特徴とする。
【０００８】
本発明に係る実装構造体は、上記の半導体素子収納用パッケージと、基板の前記素子実装領域上に実装され、前記リード端子に接続された半導体素子とを備える。
【発明の効果】
【０００９】
本発明に係る半導体素子収納用パッケージによれば、セラミック枠体にクラックが発生することを低減し、気密性の低下を抑制できる。
【００１０】
本発明に係る実装構造体によれば、上記半導体素子収納用パッケージを備えていることで、高い信頼性を有している。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態に係る半導体素子収納用パッケージおよびこれを備えた実装構造体であって、蓋体を外した状態での分解斜視図である。
【図２】図１の半導体素子収納用パッケージを示した平面図である。
【図３】図３のＩ−Ｉ線に沿った断面図である。
【図４】図１の半導体素子収納用パッケージにおける蓋体、リード端子、第２接合部材の関係を示した平面図である。
【図５】本発明の他の実施形態に係る半導体素子収納用パッケージおよび実装構造体を示した分解斜視図である。
【図６】図５の半導体素子収納用パッケージを示した平面図である。
【図７】図６のII−II線に沿った断面図である。
【発明を実施するための形態】
【００１２】
［半導体素子収納用パッケージおよび実装構造体］
本発明の実施形態に係る半導体素子収納用パッケージおよびこれを備えた実装構造体について、図１〜図４を参照しながら説明する。  実装構造体１は、半導体素子２と、半導体素子収納用パッケージ３とを備えている。
【００１３】
半導体素子２は基板31の主面31ａ上に配置されている。半導体素子２はセラミック枠体32の開口部内に位置しており、セラミック枠体32に取り囲まれている。すなわち、図１に示すように、半導体素子２は半導体素子収納用パッケージ３に収納されている。
【００１４】
なお、本実施形態の半導体素子２には、高出力のパワー系半導体素子が採用されている。本実施形態の半導体素子２は、電力の制御または供給などの処理を行なう機能を有する。パワー系半導体素子２は、例えば窒化ガリウム、炭化シリコンなどの半導体材料によって形成できる。
【００１５】
半導体素子収納用パッケージ３は半導体素子２を保護する機能を有する。図１に示すように、半導体素子収納用パッケージ３は半導体素子２を収納している。また、図２に示しように、半導体素子収納用パッケージ３は、基板31と、セラミック枠体32と、リード端子33と、蓋体34とを備えている。なお、図２において、蓋体34は破線で示されている。
【００１６】
基板31は半導体素子２を支持する機能を有する。基板31は主面31ａを有している。また基板31の主面31ａは素子実装領域31ｂを有している。図１に示すように、半導体素子２は基板31の主面31ａ上に配置されている。基板31は１枚の金属板または複数の金属板を積層させた積層体からなる。金属板の材料としては、例えば銅、鉄、タングステン、モリブデン、ニッケルまたはコバルトなどの金属、あるいはこれらの金属材料を含んだ合金が挙げられる。なお、基板31の材料に金属材料を採用すれば、基板31を介して半導体素子２から発生した熱を外部に逃がすことができるので、半導体素子収納用パッケージ３の放熱性が向上する。
【００１７】
セラミック枠体32は、基板31の主面31ａ上に配置されている。また、セラミック枠体32は、シリコーン樹脂またはポリイミド樹脂などの接合部材（不図示）を介して基板31の主面31ａに接合されている。また、セラミック枠体32の下面に金属層を形成し、半田または銀ろうなどの接合部材を介して、セラミック枠体32の金属層および基板31の主面31ａを接合させてもよい。
【００１８】
図１および図２に示すように、セラミック枠体32は、半導体素子２（素子実装領域31ｂ）を取り囲むように配置されている。すなわち、半導体素子２（素子実装領域31ｂ）はセラミック枠体32の内側に位置している。また、セラミック枠体32は上面32ａを有している。
【００１９】
また、セラミック枠体32の上面32ａの一部にはメタライズ層32ｂが形成されている。図３に示すように、このメタライズ層32ｂ上に第１接合部材Ｂ１を介してリード端子33が配置されている。
【００２０】
セラミック枠体32はセラミック材料で形成されている。セラミック材料としては、例えば、酸化アルミニウム、窒化アルミニウム、窒化珪素、アルミナあるいはムライト等のセラミック材料、またはガラスセラミック材料、またはこれらの材料のうちから複数の材料を混合した複合系材料などが挙げられる。
【００２１】
リード端子33は、半導体素子２および外部の回路基板（不図示）の間で電気信号を伝達する機能を有する。リード端子33は、第１接合部材Ｂ１を介してセラミック枠体32のメタライズ層32ｂに配置されている。第１接合部材Ｂ１としては、例えば半田または銀ろうなどのろう材が挙げられる。
【００２２】
リード端子33は、一部がセラミック枠体32の外周端から外側に延在している。また、図１、図２および図４に示すように、リード端子33は板状である。また、リード端子33は、セラミック枠体32の外周端の内側に位置する第１辺33ａおよび第１辺33ａに交差する第２辺33ｂを有している。なお、リード端子33は平面視して矩形状であるが、これには限定されない。また、本実施形態では、２つのリード端子33が配置されているが、リード端子33の数はこれに限定されない。
【００２３】
リード端子33は複数の切欠き部331を有している。複数の切欠き部331は、リード端子33の第１辺33ａに沿って配列している。また、複数の切欠き部331は、リード端子33の第２
辺33ｂに沿って延在している。また、本実施形態の切欠き部331はセラミック枠体32側に
凹む凹部であり、リード端子33を貫通していない。
【００２４】
また、図２および図４に示すように、切欠き部331は、蓋体34に重なる第１部位331ａおよび蓋体34の外側に位置する第２部位331ｂを有している。すなわち、本実施形態の切欠
き部331はセラミック枠体32の外周端の内側および外側に位置している。第１部位331ａは蓋体34内に位置する部位であり、第２部位331ｂは蓋体34の外側に延在する部位である。
【００２５】
また、リード端子33は、例えば銅、鉄、タングステン、モリブデン、ニッケルまたはコバルトなどの金属材料、あるいはこれらの金属材料を含んだ合金からなる。
【００２６】
蓋体34は、半導体素子２を保護する機能を有する。また、図３および図４に示すように、蓋体34は、半導体素子２を覆うようにセラミック枠体32の上面32ａおよびメタライズ層32ｂ、ならびにリード端子33上に配置されている。すなわち、第２接合部材Ｂ２は、蓋体34およびセラミック枠体32の上面32ａ、ならびに蓋体34およびリード端子33の間に配置されている。
【００２７】
本実施形態の第２接合部材Ｂ２は、メタライズ層32ｂを含むセラミック枠体32の上面32ａの略全面に配置されている。また、図４では、第２接合部材Ｂ２の形成領域を斜線（破線）で示している。
【００２８】
また、図３および図４に示すように、第２接合部材Ｂ２は、リード端子33の切欠き部33
1内に位置している。具体的には、第２接合部材Ｂ２は切欠き部331の第１部位331ａ内に
位置している。また、第２接合部材Ｂ２の一部は、切欠き部331の第２部位331ｂ内に位置していてもよい。
【００２９】
第２接合部材Ｂ２によって、蓋体34およびセラミック枠体32ならびに蓋体34およびリード端子33が接合されることで、半導体素子収納用パッケージ３の気密性を向上させることができる。すなわち、第２接合部材Ｂ２は、蓋体34およびセラミック枠体32ならびに蓋体34およびリード端子33の間を封止する封止部材を兼ねている。第２接合部材Ｂ２は、例えばエポキシ樹脂またはポリアミド樹脂等の樹脂材料で形成される。
【００３０】
図１および図２に示すように、蓋体34は、平面視して矩形状であるが、これには限られない。また、蓋体34は、例えば、セラミックスまたは樹脂等の絶縁材料または銅、鉄、タングステン、モリブデン、ニッケルあるいはコバルト等の金属材料またはこれらの金属材料を含有する合金から成る。
【００３１】
半導体素子収納用パッケージ３では、板状のリード端子33には、第１辺33ａに沿って配列し、第２辺33ｂに沿って延在した複数の切欠き部331が配置されている。例えば、半導
体素子に高い電圧が印加され、半導体素子で発生した大きな熱がリード端子に伝達し、この熱による温度変化によってリード端子およびセラミック枠体が熱膨張および熱収縮した場合でも、リード端子33に複数の切欠き部331が形成されているので、リード端子33の熱
膨張および熱収縮によってセラミック枠体32に加わる応力を低減することができる。また、複数の切欠き部331が形成されることで、リード端子33は変形しやすくなることから、
リード端子33の熱膨張および熱収縮によって生じる応力をリード端子33の変形によって緩和することができるので、リード端子33の熱膨張および熱収縮によってセラミック枠体32に加わる応力を低減できる。したがって、セラミック枠体32にクラックが発生することを低減し、半導体素子収納用パッケージ３の気密性が低下することを抑制できる。
【００３２】
また、半導体素子収納用パッケージ３では、切欠き部331が蓋体34に重なる第１部位331ａを有しており、第２接合部材Ｂ２が第１部位331ａ内に配置されている。これによって
、第２接合部材Ｂ２によるリード端子33および蓋体34の接合面積を増加させることができるので、リード端子33および蓋体34をより強固に接合させることができる。加えて、第２接合部材Ｂ２が切欠き部331における蓋体34に重なる第１部位331ａに配置されていることで、蓋体34を切欠き部331に重ねることによる半導体素子収納用パッケージ３の気密性の
低下を抑制できる。
【００３３】
また、半導体素子収納用パッケージ３では、切欠き部331は第１部位331ａから蓋体34の外側に延在している第２部位331ｂを有している。これによって、リード端子33が熱膨張
および熱収縮しても、第２部位331ｂを形成することでリード端子33は変形しやすくなる
ので、リード端子33の熱膨張および熱収縮によって生じる応力をリード端子33の変形によって緩和させることができる。リード端子33の熱膨張および熱収縮を切欠き部331の第２
部位331ｂの変形によって緩和することで、リード端子33の熱膨張および熱収縮によって
セラミック枠体32に加わる応力を低減できる。したがって、セラミック枠体32にクラックが発生することを低減し、半導体素子収納用パッケージ３の気密性が低下を抑制できる。
【００３４】
また、切欠き部331に蓋体32の外側に位置する第２部位331ｂを形成しても、蓋体32に重なる第１部位331ａには封止部材としての第２接合部材Ｂ２が配置されているので、第２
部位331ｂを形成することによる半導体素子収納用パッケージ３の気密性の低下を抑制す
ることができる。
【００３５】
また、第２接合部材Ｂ２は、切欠き部331の第２部位331ｂに配置されていてもよい。こ
れによって、第２接合部材Ｂ２による蓋体32およびリード端子33の接合面積が増加するので、リード端子33および蓋体34をより強固に接合させることができる。加えて、第２接合部材Ｂ２が切欠き部331の第２部位331ｂに配置されていることで、切欠き部331に第２部
位331ｂを形成することによる半導体素子収納用パッケージ３の気密性の低下を抑制でき
る。
【００３６】
さらに、第２接合部材Ｂ２を切欠き部331の第２部位331ｂに配置することで、切欠き部331に配置される第２接合部材Ｂ２の強度が向上し、リード端子33の熱膨張および熱収縮
による応力によって第２接合部材Ｂ２にクラックもしくは割れなどが発生することが抑制でき、半導体素子収納用パッケージ３の気密性の低下を抑制できる。
【００３７】
また、半導体素子収納用パッケージ３では、半導体素子２およびリード端子33を接続するボンディングワイヤが、リード端子33の切欠き部331が形成されていない部位に接続さ
れている。リード端子33の切欠き部331は抵抗が大きくなりやすい部位であるため、ボン
ディングワイヤを抵抗が小さい切欠き部331が形成されていない部位に接続することで、
半導体素子収納用パッケージ３の電気的特性が向上する。
【００３８】
また、実装構造体１は、素子収納用パッケージ３の基板31の素子実装領域31ｂに半導体素子２を実装している。すなわち、素子収納用パッケージ３の内部に半導体素子２を収納している。実装構造体１は、半導体素子収納用パッケージ３は気密性の低下を抑制できるので、上記半導体素子収納用パッケージを備えていることで、高い信頼性を有している。
【００３９】
本発明は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更、改良などが可能である。
【００４０】
また、上記実施形態の切欠き部331はリード端子33を貫通していない凹部であるが、こ
れに限定されない。図５〜図７に示すように、切欠き部331は貫通されていてもよい。す
なわち、切欠き部331の第１部位331ａおよび第２部位331ｂがリード端子33を貫通してい
る。
【００４１】
これによって、リード端子33が熱膨張および熱収縮しても、切欠き部331はリード端子33を貫通しているので、リード端子33の熱膨張および熱収縮によってセラミック枠体32に
加わる応力を低減することができる。また、リード端子33は変形しやすくなることから、リード端子33の熱膨張および熱収縮によって生じる応力をリード端子33の変形によって緩和することができるので、リード端子33の熱膨張および熱収縮によってセラミック枠体32に加わる応力を低減できる。したがって、セラミック枠体32にクラックが発生することを低減し、半導体素子収納用パッケージ３の気密性が低下することを抑制できる。
【００４２】
また、図６および図７に示すように、切欠き部331の貫通している第１部位331ａ内に第２接合部材Ｂ２が配置されている。これによって、第２接合部材Ｂ２は、第１接合部材Ｂ１、リード端子33および蓋体34に接触するので、第２接合部材Ｂ２によるリード端子33および蓋体34の接合面積を増加させることができ、リード端子33および蓋体34をより強固に接合させることができる。加えて、第２接合部材Ｂ２が切欠き部331における蓋体34に重
なる第１部位331ａに配置されているので、蓋体34を切欠き部331に重ねることによる半導体素子収納用パッケージ３の気密性の低下を抑制できる。
【００４３】
また、切欠き部331は、貫通している第２部位331ｂを有しているので、リード端子33が熱膨張および熱収縮しても、膨張および熱収縮によって生じる応力をリード端子33の変形によって緩和させることができる。リード端子33の熱膨張および熱収縮を切欠き部331の
第２部位331ｂの変形によって緩和することで、リード端子33の熱膨張および熱収縮によ
ってセラミック枠体32に加わる応力を低減できる。したがって、セラミック枠体32にクラックが発生することを低減し、半導体素子収納用パッケージ３の気密性が低下を抑制できる。
【００４４】
また、切欠き部331に蓋体32の外側に位置する第２部位331ｂを形成しても、蓋体32に重なる第１部位331ａには封止部材としての第２接合部材Ｂ２が配置されているので、第２
部位331ｂを形成することによる半導体素子収納用パッケージ３の気密性の低下を抑制す
ることができる。
【００４５】
また、第２接合部材Ｂ２は、切欠き部331の第２部位331ｂ内に配置されていてもよい。これによって、第２接合部材Ｂ２による蓋体32およびリード端子33の接合面積が増加するので、リード端子33および蓋体34をより強固に接合させることができる。加えて、第２接合部材Ｂ２が切欠き部331の第２部位331ｂに配置されていることで、切欠き部331に第２
部位331ｂを形成することによる半導体素子収納用パッケージ３の気密性の低下を抑制で
きる。さらに、切欠き部331に配置される第２接合部材Ｂ２の強度が向上し、リード端子33の熱膨張および熱収縮に起因して生じる応力によって第２接合部材Ｂ２に生じるクラッ
クや割れが抑制されることから、半導体素子収納用パッケージ３の気密性の低下を抑制できる。
【００４６】
また、第１接合部材Ｂ１は、切欠き部331の第１部位331ａまたは第２部位331ｂ内に配
置されていてもよい。これによって、第１接合部材Ｂ１によるメタライズ層32bおよびリ
ード端子33の接合面積が増加するので、リード端子33および枠体32をより強固に接合させることができる。
【００４７】
［半導体素子収納用パッケージおよび実装構造体の製造方法］
以下、図１に示す半導体素子収納用パッケージ３および実装構造体１の製造方法を説明する。なお、本発明は以下の実施形態に限定されるものではない。
【００４８】
まず、基板31、リード端子33および蓋体34を準備する。基板31、リード端子33および蓋体34は、溶融した金属材料を型枠に鋳込んで固化させたインゴットに対して、金属加工法を用いることで、所定形状に製作される。そして、型枠から取り出すことで、基板31、リード端子33および蓋体34を作製することができる。これによって、リード端子33には所定の形状および大きさの切欠き部331が形成されている。
【００４９】
次に、セラミック枠体32を準備する。まず、例えば、酸化アルミニウム、窒化ホウ素、窒化アルミニウム、窒化ケイ素、炭化ケイ素または酸化ベリリウムなどのセラミック粉末に、有機バインダー、可塑剤または溶剤等を添加混合した混合物を所定形状に加工する。次いで、タングステンまたはモリブデンなどの高融点金属粉末を準備し、この粉末に有機バインダー、可塑剤または溶剤等を添加混合して金属ペーストを準備する。そして、所定形状に加工した混合物の表面に金属ペーストを所定のパターンに印刷する。そして、これを焼成することによって、金属ペーストをメタライズ層32ｂとするセラミック枠体32を作製できる。
【００５０】
次に、セラミック枠体32を接合部材を介して基板31の主面に接合させる。そして、セラミック枠体32のメタライズ層32ｂ上に、リード端子33を例えば銀ろうからなる第１接合部材Ｂ１を介して接合する。
【００５１】
次に、半導体素子２を基板31の素子実装領域31ｂに配置する。そして、半導体素子２およびリード端子33をボンディングワイヤを介して電気的に接続する。
【００５２】
次に、セラミック枠体32およびリード端子33上に、例えばエポキシ樹脂からなる第２接合部材Ｂ２を塗布して、半導体素子２を覆うように、蓋体34をセラミック枠体32上およびリード端子33上に配置することで、実装構造体１を作製することができる。
【符号の説明】
【００５３】
１  実装構造体
２  半導体素子
３  半導体素子収納用パッケージ
31  基板
31ａ  主面
31ｂ  素子実装領域
32  セラミック枠体
32ａ  上面
32ｂ  メタライズ層
33  リード端子
33ａ  第１辺
33ｂ  第２辺
331  切欠き部
331ａ  第１部位
331ｂ  第２部位
34  蓋体
Ｂ１  第１接合部材
Ｂ２  第２接合部材
【図１】
2015026725.tif 000003
【図２】
2015026725.tif 000004
【図３】
2015026725.tif 000005
【図４】
2015026725.tif 000006
【図５】
2015026725.tif 000007
【図６】
2015026725.tif 000008
【図７】
2015026725.tif 000009