(57)【要約】【課題】メモリセルに対する書き込み動作を正確に実行することのできる不揮発性半導体記憶装置を提供する。【解決手段】一の実施の形態に係る不揮発性半導体記憶装置は、メモリセルアレイと、複数のメモリセルの制御ゲート電極にそれぞれ接続される複数のワード線と、複数のビット線と、ソース線と、データ書き込みのため、選択されたメモリストリング内の選択メモリセルに対して、選択ワード線から所定の書き込み電圧を印加する書き込み動作を実行する制御回路とを備える。制御回路は、書き込み動作に先立ち、非選択のメモリストリングを充電する際に、非選択のメモリストリングに接続されたビット線により非選択のメモリストリングを充電する第１の充電動作と、非選択のメモリストリングに接続されたソース線により非選択のメモリストリングを充電する第２の充電動作とをタイミングを異ならせて実行するよう構成されている。【選択図】図７
2015026406.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを直列接続してなるメモリストリング、並びに前記メモリストリングの両端にそれぞれ接続される第１の選択トランジスタ及び第２の選択トランジスタを含むＮＡＮＤストリングを配列してなるメモリセルアレイと、
前記複数のメモリセルの制御ゲート電極にそれぞれ接続される複数のワード線と、
前記ＮＡＮＤストリングの第１の端部に前記第１の選択トランジスタを介してそれぞれ接続される複数のビット線と、
前記ＮＡＮＤストリングの第２の端部に前記第２の選択トランジスタを介して接続されるソース線と、
データ書き込みのため、選択された前記メモリストリング内の選択メモリセルに対して、選択ワード線から所定の書き込み電圧を印加する書き込み動作を実行する制御回路とを備え、
前記制御回路は、
前記書き込み動作に先立ち、非選択の前記メモリストリングを充電する際に、非選択の前記メモリストリングに接続された前記ビット線に第１の電圧を印加するとともに、前記第１の選択トランジスタを導通させて非選択の前記メモリストリングを充電する第１の充電動作と、非選択の前記メモリストリングに接続された前記ソース線に第２の電圧を印加するとともに、前記第２の選択トランジスタを導通させて非選択の前記メモリストリングを充電する第２の充電動作とをタイミングを異ならせて実行するよう構成されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御回路は、前記第１の充電動作の際に、前記選択メモリセルと前記第１の選択トランジスタとの間に位置する非選択メモリセルの少なくとも一部に対して、非選択ワード線から第３の電圧を印加するよう構成されている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記制御回路は、前記第２の充電動作の際に、前記選択メモリセルと前記第２の選択トランジスタとの間に位置する非選択メモリセルの少なくとも一部に対して、非選択ワード線から第４の電圧を印加するよう構成されている
ことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項４】
前記制御回路は、前記第１の充電動作及び前記第２の充電動作の少なくともいずれか一方の際に、前記選択メモリセルに対して、前記選択ワード線から第５の電圧を印加するよう構成されている
ことを特徴とする請求項１乃至３のいずれか記載の不揮発性半導体記憶装置。
【請求項５】
前記制御回路は、前記選択ワード線の前記メモリセルアレイ内の位置に基づいて、前記第１の充電動作及び前記第２の充電動作の双方を実行するか、又は前記第１の充電動作及び前記第２の充電動作のいずれか一方を実行するかを変更可能に構成されている
ことを特徴とする請求項１乃至４のいずれか記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施の形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
電気的書き換えが可能でかつ、高集積化が可能な不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリのメモリセルは、半導体基板にトンネル絶縁膜を介して形成された電荷蓄積層とその上にゲート間絶縁膜を介して積層された制御ゲートとを有し、電荷蓄積層の電荷蓄積状態によりデータを不揮発に記憶する。
【０００３】
このＮＡＮＤ型フラッシュメモリは、メモリセルへの書き込み動作の際に、メモリセルが直列接続されたＮＡＮＤストリングのうち、非選択のＮＡＮＤストリングのボディ領域を充電する必要がある。しかし、この書き込み動作前の充電が十分に行われない場合、その後の書き込み動作時の電圧印加により、非選択ＮＡＮＤストリング内のメモリセルに対する誤書込みが増加するおそれがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００６−５２２４２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施の形態は、メモリセルに対する書き込み動作を正確に実行することのできる不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
一の実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルを直列接続してなるメモリストリング、並びに前記メモリストリングの両端にそれぞれ接続される第１の選択トランジスタ及び第２の選択トランジスタを含むＮＡＮＤストリングを配列してなるメモリセルアレイと、前記複数のメモリセルの制御ゲート電極にそれぞれ接続される複数のワード線と、前記ＮＡＮＤストリングの第１の端部に前記第１の選択トランジスタを介してそれぞれ接続される複数のビット線と、前記ＮＡＮＤストリングの第２の端部に前記第２の選択トランジスタを介して接続されるソース線と、データ書き込みのため、選択された前記メモリストリング内の選択メモリセルに対して、選択ワード線から所定の書き込み電圧を印加する書き込み動作を実行する制御回路とを備える。前記制御回路は、前記書き込み動作に先立ち、非選択の前記メモリストリングを充電する際に、非選択の前記メモリストリングに接続された前記ビット線に第１の電圧を印加するとともに、前記第１の選択トランジスタを導通させて非選択の前記メモリストリングを充電する第１の充電動作と、非選択の前記メモリストリングに接続された前記ソース線に第２の電圧を印加するとともに、前記第２の選択トランジスタを導通させて非選択の前記メモリストリングを充電する第２の充電動作とをタイミングを異ならせて実行するよう構成されている。
【図面の簡単な説明】
【０００７】
【図１】第１の実施の形態に係る不揮発性半導体記憶装置のブロック図である。
【図２】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ及び周辺回路を示す回路図である。
【図３】第１の実施の形態に係る不揮発性半導体記憶装置のブロック図である。
【図４】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイを示す回路図である。
【図５】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルの閾値電圧分布を示す図である。
【図６】比較例に係る不揮発性半導体記憶装置の書き込み動作を説明するタイミングチャートである。
【図７】第１の実施の形態に係る不揮発性半導体記憶装置の書き込み動作を説明するタイミングチャートである。
【図８】第１の実施の形態の他の例に係る不揮発性半導体記憶装置の書き込み動作を説明するタイミングチャートである。
【図９】第２の実施の形態に係る不揮発性半導体記憶装置の書き込み動作を説明するタイミングチャートである。
【図１０】第２の実施の形態の他の例に係る不揮発性半導体記憶装置の書き込み動作を説明するタイミングチャートである。
【図１１】第２の実施の形態の他の例に係る不揮発性半導体記憶装置の書き込み動作を説明するタイミングチャートである。
【図１２】第３の実施の形態に係る不揮発性半導体記憶装置の書き込み動作を説明するタイミングチャートである。
【図１３】第４の実施の形態に係る不揮発性半導体記憶装置の書き込み動作を説明するフローチャートである。
【図１４】第４の実施の形態の他の例に係る不揮発性半導体記憶装置の書き込み動作を説明するフローチャートである。
【図１５】第４の実施の形態の他の例に係る不揮発性半導体記憶装置の書き込み動作を説明するフローチャートである。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、実施の形態に係る不揮発性半導体記憶装置について説明する。
【０００９】
［第１の実施の形態］
まず、第１の実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。図１は、本実施形態に係る不揮発性半導体記憶装置のブロック図である。
【００１０】
このＮＡＮＤ型フラッシュメモリは、ＮＡＮＤチップ１０及びこのＮＡＮＤチップ１０を制御するコントローラ１１を備える。ＮＡＮＤチップ１０を構成するメモリセルアレイ１は、半導体基板にトンネル絶縁膜を介して形成された電荷蓄積層とその上にゲート間絶縁膜を介して積層された制御ゲートとを有する、浮遊ゲート型の複数のメモリセルをマトリクス状に配置して構成される。このメモリセルアレイ１には、必要に応じて、ユーザからアクセスできないＲＯＭヒューズ領域１ａを設けても良い。このＲＯＭヒューズ領域１ａには、データ書き込み時など装置の制御に必要な各種情報が記憶される。
【００１１】
メモリセルアレイ１の周辺には、ロウデコーダ／ワード線ドライバ２ａ、カラムデコーダ２ｂ、センスアンプ／ラッチ回路３及び電圧発生回路８が配置されている。これら、ロウデコーダ／ワード線ドライバ２ａ、カラムデコーダ２ｂ、センスアンプ／ラッチ回路３及び電圧発生回路８は制御回路を構成するものであり、メモリセルアレイ１に対してページ単位でデータの書き込み、或いは読み出しを行う。
【００１２】
ロウデコーダ／ワード線ドライバ２ａは、メモリセルアレイ１のワード線及び選択ゲート線を駆動する。センスアンプ／ラッチ回路３は、１ページ分のセンスアンプ回路とデータ保持回路を備えている。センスアンプ／ラッチ回路３の１ページ分の読み出しデータは、カラムデコーダ２ｂにより順次カラム選択されて、Ｉ／Ｏバッファ９を介して外部Ｉ／Ｏ端子に出力される。Ｉ／Ｏ端子から供給される書き込みデータは、カラムデコーダ２ｂにより選択されてセンスアンプ／ラッチ回路３にロードされる。センスアンプ／ラッチ回路３には、１ページ分の書き込みデータがロードされる。ロウアドレス信号及びカラムアドレス信号はＩ／Ｏバッファ９を介して入力され、それぞれ、ロウデコーダ２ａ及びカラムデコーダ２ｂに転送される。ロウアドレスレジスタ５ａは、消去動作では、消去ブロックアドレスを保持し、書き込み動作や読み出し動作ではページアドレスを保持する。カラムアドレスレジスタ５ｂには、書き込み動作開始前の書き込みデータロードのための先頭カラムアドレスや、読み出し動作のための先頭カラムアドレスが入力される。書き込みイネーブル信号／ＷＥや読み出しイネーブル信号／ＲＥが、所定の条件で変更されるまで、カラムアドレスレジスタ５ｂは入力されたカラムアドレスを保持する。
【００１３】
ロジック制御回路６は、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ等の制御信号に基づいて、コマンドやアドレスの入力、データの入出力を制御する。読み出し動作や書き込み動作はコマンドで実行される。コマンドを受けて、シーケンス制御回路７は、読み出し動作や、書き込み或いは消去のシーケンス制御を行う。電圧発生回路８は、シーケンス制御回路７により制御されて、種々の動作に必要な所定の電圧を発生する。
【００１４】
コントローラ１１は、ＮＡＮＤチップ１０の現在の書き込み状態に適した条件でデータの書き込み及び読み出しの制御を実行する。なお、後述する書き込み動作の一部は、ＮＡＮＤチップ１０側で行うようにしても良い。
【００１５】
［メモリセルアレイ］
次に、本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ１及びセンスアンプ／ラッチ回路３について説明する。図２は、メモリセルアレイ１及び周辺の回路を示す回路図である。図３は、センスアンプ／ラッチ回路３の構成を示すブロック図である。図４は、メモリセルアレイ１を示す回路図である。
【００１６】
図２乃至図４に示すように、６４個の直列接続されたメモリセルＭＣ０〜ＭＣ６３、その両端に接続されたダミートランジスタＤＴ０、ＤＴ１、さらにその両端に接続された選択ゲートトランジスタＳＧ０、ＳＧ１により、ＮＡＮＤストリング４が構成されている。選択ゲートトランジスタＳＧ０のソースは、共通ソース線ＣＥＬＳＲＣに接続され、選択ゲートトランジスタＳＧ１のドレインはビット線ＢＬ（ＢＬ０〜ＢＬｎ）に接続される。メモリセルＭＣ０〜ＭＣ６３の制御ゲート電極はそれぞれワード線ＷＬ（ＷＬ０〜ＷＬ６３）に接続される。ダミートランジスタＤＴ０、ＤＴ１のゲート電極は、ダミーワード線ＷＬＤＳ、ＷＬＤＤに接続され、選択ゲートトランジスタＳＧ０、ＳＧ１のゲート電極は、選択ゲート線ＳＧＳ、ＳＧＤに接続される。
【００１７】
１つのワード線ＷＬに沿う複数のメモリセルＭＣの範囲が、一括したデータの読み出し及び書き込みの単位となるページとなる。また、ワード線ＷＬ方向に並ぶ複数のＮＡＮＤストリング４の範囲が、データの一括消去の単位となるブロックＢＬＫを構成する。図２では、ビット線ＢＬ方向にビット線ＢＬを共有する複数のブロックＢＬＫ０〜ＢＬＫｎを配列して、メモリセルアレイ１が構成されている。ワード線ＷＬ、ダミーワード線ＷＬＤＳ、ＷＬＤＤ及び選択ゲート線ＳＧＳ、ＳＧＤは、ロウデコーダ２ａにより駆動される。
【００１８】
図３に示すように、ビット線ＢＬはそれぞれセンスアンプ／ラッチ回路３に含まれるセンスアンプ回路Ｓ／Ａに接続される。ビット線ＢＬとセンスアンプ回路Ｓ／Ａとの間にはビット線選択トランジスタＢＬＳＴが接続されている。ビット線選択トランジスタＢＬＳＴのゲート電極にはビット線選択線ＢＬＳが接続されている。図２に示すように、偶数番目のビット線ＢＬは偶数番ビット線選択線ＢＬＳＥに接続されたビット線選択トランジスタＢＬＳＴを介してセンスアンプ回路Ｓ／Ａに接続される。奇数番目のビット線ＢＬは奇数番ビット線選択線ＢＬＳＯに接続されたビット線選択トランジスタＢＬＳＴを介してセンスアンプ回路Ｓ／Ａに接続される。偶数番ビット線選択線ＢＬＳＥ、奇数番ビット線選択線ＢＬＳＯのいずれか一方を選択して、ビット線選択トランジスタＢＬＳＴを導通させることにより、１つのワード線ＷＬに沿う複数のメモリセルＭＣのうち、半数を単位としてページを構成することもできる。
【００１９】
図３に示すように、センスアンプ／ラッチ回路３には、センスアンプ回路Ｓ／Ａに加えて、データラッチ回路ＤＬＳＡ、データ演算回路３ａ、及びデータラッチ回路ＤＬ１〜ＤＬ４が含まれる。センスアンプ回路Ｓ／Ａは、読み出し動作時にビット線ＢＬの電圧を検知してビット線ＢＬに接続されたＮＡＮＤストリング４内のメモリセルＭＣのデータを読み出す。データラッチ回路ＳＡＤＬは、センスアンプ回路Ｓ／Ａに接続するように設けられ、センス結果を保持する。データラッチ回路ＤＬ１〜ＤＬ４は、所定のデータを保持可能に構成されている。データ演算回路３ａは、センスアンプ回路Ｓ／Ａが検出したデータと、データラッチ回路ＤＬ１〜ＤＬ４が保持するデータとの論理演算及び複数のデータラッチ回路ＤＬ１〜ＤＬＢ４のデータを転送する制御を行う機能を有する。
【００２０】
図４に示すメモリセルアレイ１において、後に説明する書き込み動作時には、ワード線ＷＬｎが選択されるものとする。また、ビット線ＢＬｎ−１に接続されたＮＡＮＤストリング４が選択ＮＡＮＤストリングとなり、選択ＮＡＮＤストリング内のメモリセルＭＣｎに対して書き込み動作がされるものとする。また、選択ワード線ＷＬｎからダミーワード線ＷＬＤＳまでのワード線ＷＬのうち、選択ワード線ＷＬｎに隣接するワード線ＷＬｎ−１を除くワード線ＷＬを範囲Ｓに含まれるワード線ＷＬとする。範囲Ｓに含まれるワード線ＷＬは、ワード線ＷＬ０からワード線ＷＬｎ−２となる。そして、選択ワード線ＷＬｎからダミーワード線ＷＬＤＤまでのワード線ＷＬのうち、選択ワード線ＷＬｎに隣接するワード線ＷＬｎ＋１を除くワード線ＷＬを範囲Ｄに含まれるワード線ＷＬとする。範囲Ｄに含まれるワード線ＷＬは、ワード線ＷＬｎ＋２からワード線ＷＬ６３となる。
【００２１】
［メモリセルのデータ記憶状態］
次に、本実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルのデータ記憶状態について説明する。図５は、本実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルＭＣの閾値電圧分布を示す図である。
【００２２】
ＮＡＮＤ型フラッシュメモリのメモリセルＭＣが２値データ（１ビット／セル）を記憶する場合、データの閾値電圧分布は、図５中Ａ：２値データ記憶のようになる。閾値電圧が負の状態がデータ“１”（消去状態）、閾値電圧が正の状態がデータ“０”となっている。
【００２３】
また、ＮＡＮＤ型フラッシュメモリのメモリセルＭＣが４値データ（２ビット／セル）を記憶する場合、データの閾値電圧分布は、図５中Ｂ：４値データ記憶のようになる。この場合、閾値電圧の低い方から、４種類の閾値電圧分布（Ｅ、Ａ、Ｂ及びＣ）が設けられる。これらの閾値電圧分布に対して、４通りのデータ“１１”、“０１”、“００”、“１０”が割り付けられる。ここで、閾値電圧分布Ｅは、消去動作時の一括ブロック消去によって得られる負の閾値電圧状態である。また、各閾値電圧分布間の電圧ＡＲ、ＢＲ、ＣＲは読み出し動作時、ベリファイ動作時の判定電圧である。また、電圧Ｖｒｅａｄは、最も高い閾値電圧分布Ｃの上限よりも高い電圧である。この読出パス電圧Ｖｒｅａｄは、読み出し動作時において、非選択のワード線ＷＬに加わる電圧である。
【００２４】
［書き込み動作］
次に、図６及び図７を参照して、第１の実施の形態に係る不揮発性半導体記憶装置の書き込み動作について説明する。図６及び図７は、比較例及び本実施の形態に係る書き込み動作を説明するタイミングチャートである。まず、図６を参照して、比較例の書き込み動作について説明した後、図７を参照して、本実施の形態に係る書き込み動作を説明する。
【００２５】
図６及び図７は、図４に示すメモリセルアレイ１内のＮＡＮＤストリング４のうち、ビット線ＢＬｎ−１に接続されたＮＡＮＤストリング４を書き込み対象とする場合を説明する。この場合、選択ＮＡＮＤストリング４内のメモリセルＭＣｎに書き込みが行われる。
【００２６】
書き込み動作を行う際には、非選択のビット線ＢＬｎ（及び図示しない非選択のビット線ＢＬ）に接続された非選択ＮＡＮＤストリング４のボディを充電する。図６に示すように、まず、時刻ｔ１において、選択ゲート線ＳＧＤに電圧ＶＳＧＤを印加する。このとき、共通ソース線ＣＥＬＳＲＣに電圧ＶＳＲＣを印加する。次に、時刻ｔ２において、非選択ＮＡＮＤストリング４に接続されたビット線ＢＬｎに電圧ＶＢＬＣ＿ｉを印加する。この電圧印加により、選択ゲートトランジスタＳＧ１が導通し、ビット線ＢＬ側から電流が流れて非選択ＮＡＮＤストリング４のボディが充電される。
【００２７】
ここで、図示は省略しているが、選択ＮＡＮＤストリングの選択メモリセルＭＣｎにデータを書き込む場合、ビット線ＢＬｎ−１の電圧は０Ｖとされ、選択メモリセルＭＣｎのデータをそのまま保持する場合、ビット線ＢＬｎ−１の電圧は電圧ＶＢＬＣ＿ｉとされる。
【００２８】
次に、時刻ｔ３において、非選択ワード線ＷＬ及びダミーワード線ＷＬＤＳ、ＷＬＤＤに書き込みパス電圧ＶＰＡＳＳを印加するとともに、選択ワード線ＷＬｎに書き込み電圧ＶＰＧＭを印加する。ここで、選択ワード線ＷＬｎの電圧を、書き込み電圧ＶＰＧＭとすれば、非選択ＮＡＮＤストリング４に含まれるメモリセルＭＣｎのゲート電極にも、書き込み電圧ＶＰＧＭが印加される。しかし、非選択のＮＡＮＤストリング４のボディの電圧は充電されているため、非選択のＮＡＮＤストリング４に含まれるメモリセルＭＣｎの電荷蓄積層には高電圧が印加されず、書き込み動作は実行されない。
【００２９】
選択ＮＡＮＤストリング４に含まれる選択メモリセルＭＣｎにデータを書き込む場合、選択メモリセルＭＣｎの含まれるＮＡＮＤストリング４のボディの電圧は０Ｖに放電されている。そのため、選択メモリセルＭＣｎの電荷蓄積層には高電圧が印加され、選択メモリセルＭＣｎに対して書き込み動作が実行される。一方、データをそのまま保持する場合、選択メモリセルＭＣｎのボディは充電されているため、選択メモリセルＭＣｎの電荷蓄積層には高電圧が印加されず、選択メモリセルＭＣｎに対しては、書き込み動作は実行されない。
【００３０】
この図６で説明した比較例の書き込み動作は、非選択ＮＡＮＤストリング４を充電する際、ビット線ＢＬの電圧ＶＢＬＣ＿ｉを利用して、ビット線ＢＬ側から、すなわちドレイン側から充電動作を実行している。この場合、メモリセルＭＣの状態によっては、非選択のＮＡＮＤストリング４が十分に充電されず、その後の書き込み電圧ＶＰＧＭの印加の際に非選択ＮＡＮＤストリング４内のメモリセルＭＣｎに対して誤書き込みが生じるおそれがある。
【００３１】
この問題に対して、本実施の形態に係る不揮発性半導体記憶装置は、以下に説明するような書き込み動作を実行する。以下、図７を参照して、本実施の形態に係る不揮発性半導体記憶装置の書き込み動作を説明する。
【００３２】
図７に示すように、本実施の形態の書き込み動作を行う際にも、非選択のビット線ＢＬｎ（及び図示しない非選択のビット線ＢＬ）に接続された非選択ＮＡＮＤストリング４のボディを充電する。本実施の形態の書き込み動作では、非選択ＮＡＮＤストリング４を充電する際、共通ソース線ＣＥＬＳＲＣの電圧ＶＳＲＣを利用して、共通ソース線ＣＥＬＳＲＣ側から、すなわちソース側から充電動作を実行する。
【００３３】
まず、時刻ｔ１１において、共通ソース線に電圧ＶＳＲＣを印加する。また、選択ゲート線ＳＧＳに電圧ＶＳＧＳを印加するとともに、選択ワード線ＷＬｎ、選択ワード線ＷＬｎに隣接する非選択ワード線ＷＬｎ−１、図４の範囲Ｓに含まれる非選択ワード線ＷＬｎ−２〜ＷＬ０及びダミーワード線ＷＬＤＳに電圧Ｖｘを印加する。この電圧印加により、選択ゲートトランジスタＳＧ０が導通し、共通ソース線ＣＥＬＳＲＣ側から電流が流れて非選択ＮＡＮＤストリング４のボディが充電される。その後、選択ゲート線ＳＧＳ、選択ワード線ＷＬｎ、非選択ワード線ＷＬｎ−１、範囲Ｓに含まれる非選択ワード線ＷＬｎ−２〜ＷＬ０及びダミーワード線ＷＬＤＳは放電される。なお、共通ソース線ＣＥＬＳＲＣは、電圧ＶＳＲＣに維持される。
【００３４】
次に、時刻ｔ１２において、選択ゲート線ＳＧＤに電圧ＶＳＧＤを印加する。また、時刻ｔ１３において、非選択ＮＡＮＤストリング４に接続されたビット線ＢＬｎに電圧ＶＢＬＣ＿ｉを印加する。この電圧印加により、選択ゲートトランジスタＳＧ１が導通し、ビット線ＢＬ側から電流が流れて非選択ＮＡＮＤストリング４のボディが充電される。
【００３５】
時刻ｔ１４以降の動作は、図６を用いて説明した比較例の書き込み動作と同様である。この場合でも、非選択のＮＡＮＤストリング４のボディの電圧は充電されているため、選択ワード線ＷＬｎに書き込み電圧ＶＰＧＭが印加されても、非選択のＮＡＮＤストリング４に含まれるメモリセルＭＣｎの電荷蓄積層には高電圧が印加されず、書き込み動作は実行されない。
【００３６】
［効果］
図７に示す本実施の形態の書き込み動作によれば、ビット線ＢＬｎに接続された非選択ＮＡＮＤストリング４を充電する際、共通ソース線ＣＥＬＳＲＣの電圧ＶＳＲＣを利用して、共通ソース線ＣＥＬＳＲＣ側から、すなわちソース側から充電動作を実行する。その後、ソース側からの充電動作とタイミングを異ならせて、非選択ＮＡＮＤストリング４は、ビット線ＢＬの電圧ＶＢＬＣ＿ｉを利用して、ビット線ＢＬ側から、すなわちドレイン側からも充電動作が実行される。このような充電動作によれば、非選択ＮＡＮＤストリング４の状態によらず、すなわち、非選択ＮＡＮＤストリング４内のメモリセルＭＣに保持されているデータ等によらず、非選択ＮＡＮＤストリング４のボディを十分に充電することができる。その結果、非選択ＮＡＮＤストリング４内のメモリセルＭＣに対する誤書き込みを抑制することができる。
【００３７】
［実施の形態の他の例］
次に、図８を参照して、本実施の形態の他の例について説明する。
【００３８】
本例の書き込み動作を行う際にも、非選択のビット線ＢＬｎ（及び図示しない非選択のビット線ＢＬ）に接続された非選択ＮＡＮＤストリング４のボディを充電する。本例の書き込み動作では、共通ソース線ＣＥＬＳＲＣの電圧ＶＳＲＣを利用して、共通ソース線ＣＥＬＳＲＣ側から、すなわちソース側から充電動作を実行する際に、一部のワード線ＷＬに電圧を印加しない点において、図７に示す実施の形態の動作と異なる。
【００３９】
図８に示すように、時刻ｔ１１において、共通ソース線に電圧ＶＳＲＣを印加する。また、選択ゲート線ＳＧＳに電圧ＶＳＧＳを印加するとともに、選択ワード線ＷＬｎ、選択ワード線ＷＬｎに隣接する非選択ワード線ＷＬｎ−１、及びダミーワード線ＷＬＤＳに電圧Ｖｘを印加する。このとき、範囲Ｓに含まれる非選択ワード線ＷＬｎ−２〜ＷＬ０の少なくとも一部には電圧Ｖｘを印加しない。その他の動作は、図７に示す実施の形態の動作と同様である。このような電圧印加によっても、選択ゲートトランジスタＳＧ０が導通し、共通ソース線ＣＥＬＳＲＣ側から電流が流れて非選択ＮＡＮＤストリング４のボディが充電される。
【００４０】
［効果］
図８に示す例の書き込み動作であっても、ビット線ＢＬｎに接続された非選択ＮＡＮＤストリング４を充電する際、共通ソース線ＣＥＬＳＲＣの電圧ＶＳＲＣを利用して、共通ソース線ＣＥＬＳＲＣ側から、すなわちソース側から充電動作を実行する。範囲Ｓに含まれるメモリセルＭＣの状態によっては、ワード線ＷＬに電圧を印加せずとも、ＮＡＮＤストリング４を充電することができる。そのため、本例のような充電動作によっても、非選択ＮＡＮＤストリング４のボディを十分に充電することができる。
【００４１】
［第２の実施の形態］
次に、本発明の第２の実施の形態を、図９を参照して説明する。第２の実施の形態の半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。本実施の形態は、非選択ＮＡＮＤストリング４に対して、ビット線ＢＬ側から、すなわちドレイン側から充電動作を行う際の制御が第１の実施の形態と異なる。以下、図９を参照して、本実施の形態に係る不揮発性半導体記憶装置の書き込み動作を説明する。
【００４２】
本実施の形態の書き込み動作を行う際にも、非選択のビット線ＢＬｎ（及び図示しない非選択のビット線ＢＬ）に接続された非選択ＮＡＮＤストリング４のボディを充電する。図９に示すように、まず、時刻ｔ２１において、共通ソース線に電圧ＶＳＲＣを印加する。また、選択ゲート線ＳＧＳに電圧ＶＳＧＳを印加するとともに、選択ワード線ＷＬｎ、選択ワード線ＷＬｎに隣接する非選択ワード線ＷＬｎ−１、範囲Ｓに含まれる非選択ワード線ＷＬｎ−２〜ＷＬ０及びダミーワード線ＷＬＤＳに電圧Ｖｘを印加する。この電圧印加により、選択ゲートトランジスタＳＧ０が導通し、共通ソース線ＣＥＬＳＲＣ側から電流が流れて非選択ＮＡＮＤストリング４のボディが充電される。
【００４３】
次に、時刻ｔ２２において、選択ゲート線ＳＧＳ、選択ワード線ＷＬｎ、非選択ワード線ＷＬｎ−１、範囲Ｓに含まれる非選択ワード線ＷＬｎ−２〜ＷＬ０及びダミーワード線ＷＬＤＳは放電される。なお、共通ソース線ＣＥＬＳＲＣは、電圧ＶＳＲＣに維持される。また、時刻ｔ２２において、選択ゲート線ＳＧＤに電圧ＶＳＧＤを印加するとともに、選択ワード線ＷＬｎに隣接する非選択ワード線ＷＬｎ＋１、範囲Ｄに含まれる非選択ワード線ＷＬｎ＋２〜ＷＬ６３及びダミーワード線ＷＬＤＤに電圧Ｖｘを印加する。
【００４４】
次に、時刻ｔ２３において、非選択ＮＡＮＤストリング４に接続されたビット線ＢＬｎに電圧ＶＢＬＣ＿ｉを印加する。この電圧印加により、選択ゲートトランジスタＳＧ１が導通し、ビット線ＢＬ側から電流が流れて非選択ＮＡＮＤストリング４のボディが充電される。その後、非選択ワード線ＷＬｎ＋１、範囲Ｄに含まれる非選択ワード線ＷＬｎ＋２〜ＷＬ６３及びダミーワード線ＷＬＤＤは放電される。
【００４５】
時刻ｔ２４以降の動作は、図６を用いて説明した比較例の書き込み動作と同様である。この場合でも、非選択のＮＡＮＤストリング４のボディの電圧は充電されているため、選択ワード線ＷＬｎに書き込み電圧ＶＰＧＭが印加されても、非選択のＮＡＮＤストリング４に含まれるメモリセルＭＣｎの電荷蓄積層には高電圧が印加されず、書き込み動作は実行されない。
【００４６】
［効果］
図９に示す本実施の形態の書き込み動作によれば、ビット線ＢＬｎに接続された非選択ＮＡＮＤストリング４を充電する際、共通ソース線ＣＥＬＳＲＣの電圧ＶＳＲＣを利用して、共通ソース線ＣＥＬＳＲＣ側から、すなわちソース側から充電動作を実行する。その後、ソース側からの充電動作とタイミングを異ならせて、非選択ＮＡＮＤストリング４は、ビット線ＢＬの電圧ＶＢＬＣ＿ｉを利用して、ビット線ＢＬ側から、すなわちドレイン側からも充電動作が実行される。このような充電動作によれば、非選択ＮＡＮＤストリング４の状態によらず、すなわち、非選択ＮＡＮＤストリング４内のメモリセルＭＣに保持されているデータ等によらず、非選択ＮＡＮＤストリング４のボディを十分に充電することができる。その結果、非選択ＮＡＮＤストリング４内のメモリセルＭＣに対する誤書き込みを抑制することができる。
【００４７】
ここで、共通ソース線ＣＥＬＳＲＣに印加する電圧ＶＳＲＣが、非選択ビット線ＢＬｎに印加する電圧ＶＢＬＣ＿ｉ程度まで高いと、共通ソース線ＣＥＬＳＲＣの充電のための消費電流が増えるおそれがある。共通ソース線ＣＥＬＳＲＣに印加する電圧ＶＳＲＣを、非選択ビット線ＢＬｎに印加する電圧ＶＢＬＣ＿ｉよりも小さい値とした場合であっても、本実施の形態に示すように、選択ゲートトランジスタＳＧ０と選択ゲートトランジスタＳＧ１とが導通するタイミングをずらすことにより、非選択ビット線ＢＬｎから共通ソース線ＣＥＬＳＲＣへと貫通電流が流れることを防ぐことができる。
【００４８】
［実施の形態の他の例］
次に、図１０を参照して、本実施の形態の他の例について説明する。
図１０に示す例の書き込み動作では、共通ソース線ＣＥＬＳＲＣの電圧ＶＳＲＣを利用して、共通ソース線ＣＥＬＳＲＣ側から、すなわちソース側から充電動作を実行する際に、一部のワード線ＷＬに電圧を印加しない。また、ビット線ＢＬｎの電圧ＶＢＬＣ＿ｉを利用して、ビット線ＢＬｎ側から、すなわちドレイン側から充電動作を実行する際に、一部のワード線ＷＬに電圧を印加しない点において、図９に示す実施の形態の動作と異なる。また、ソース側から充電動作を実行する場合と、ドレイン側から充電動作を実行する場合との双方において、選択ワード線ＷＬｎに電圧Ｖｘを印加する点においても、図９に示す実施の形態の動作と異なる。
【００４９】
図１０に示すように、時刻ｔ２１において、共通ソース線に電圧ＶＳＲＣを印加する。また、選択ゲート線ＳＧＳに電圧ＶＳＧＳを印加するとともに、選択ワード線ＷＬｎ、選択ワード線ＷＬｎに隣接する非選択ワード線ＷＬｎ−１、及びダミーワード線ＷＬＤＳに電圧Ｖｘを印加する。このとき、範囲Ｓに含まれる非選択ワード線ＷＬｎ−２〜ＷＬ０の少なくとも一部には電圧Ｖｘを印加しない。
【００５０】
また、時刻ｔ２２において、選択ゲート線ＳＧＤに電圧ＶＳＧＤを印加するとともに、選択ワード線ＷＬｎ、選択ワード線ＷＬｎに隣接する非選択ワード線ＷＬｎ＋１、及びダミーワード線ＷＬＤＤに電圧Ｖｘを印加する。このとき、範囲Ｄに含まれる非選択ワード線ＷＬｎ＋２〜ＷＬ６３の少なくとも一部には電圧Ｖｘを印加しない。その他の動作は、図９に示す実施の形態の動作と同様である。このような電圧印加によっても、選択ゲートトランジスタＳＧ０、ＳＧ１が導通し、共通ソース線ＣＥＬＳＲＣ側、或いはビット線ＢＬ側から電流が流れて非選択ＮＡＮＤストリング４のボディが充電される。
【００５１】
［効果］
図１０に示す例の書き込み動作であっても、ビット線ＢＬｎに接続された非選択ＮＡＮＤストリング４を充電する際、共通ソース線ＣＥＬＳＲＣの電圧ＶＳＲＣを利用して、共通ソース線ＣＥＬＳＲＣ側から、すなわちソース側から充電動作を実行する。その後、ソース側からの充電動作とタイミングを異ならせて、非選択ＮＡＮＤストリング４は、ビット線ＢＬの電圧ＶＢＬＣ＿ｉを利用して、ビット線ＢＬ側から、すなわちドレイン側からも充電動作が実行される。
【００５２】
ここで、範囲Ｓや範囲Ｄに含まれるメモリセルＭＣのデータ保持状態やその他の特性によっては、ワード線ＷＬに電圧を印加せずとも、ＮＡＮＤストリング４を充電することができる。そのため、本例のような充電動作によっても、非選択ＮＡＮＤストリング４のボディを十分に充電することができる。また、共通ソース線ＣＥＬＳＲＣ側から、すなわちソース側から充電動作を実行する場合と、ビット線ＢＬｎの電圧ＶＢＬＣ＿ｉを利用して、ビット線ＢＬｎ側から、すなわちドレイン側から充電動作を実行する場合との双方において、選択ワード線ＷＬｎに電圧Ｖｘを印加することにより、選択ワード線ＷＬｎ直下のボディ部分を十分に充電することが可能となる。
【００５３】
［実施の形態のさらに他の例］
次に、図１１を参照して、本実施の形態のさらに他の例について説明する。
図１１に示す例の書き込み動作では、共通ソース線ＣＥＬＳＲＣ側から、すなわちソース側から充電動作を実行する場合と、ビット線ＢＬｎの電圧ＶＢＬＣ＿ｉを利用して、ビット線ＢＬｎ側から、すなわちドレイン側から充電動作を実行する場合との双方において、選択ワード線ＷＬｎに電圧を印加しない点において、図９に示す実施の形態の動作と異なる。
【００５４】
図１１に示すように、時刻ｔ２１において、共通ソース線に電圧ＶＳＲＣを印加する。また、選択ゲート線ＳＧＳに電圧ＶＳＧＳを印加するとともに、選択ワード線ＷＬｎに隣接する非選択ワード線ＷＬｎ−１、範囲Ｓに含まれる非選択ワード線ＷＬｎ−２〜ＷＬ０及びダミーワード線ＷＬＤＳに電圧Ｖｘを印加する。このとき、選択ワード線ＷＬｎには電圧Ｖｘを印加しない。
【００５５】
また、時刻ｔ２２において、選択ゲート線ＳＧＤに電圧ＶＳＧＤを印加するとともに、選択ワード線ＷＬｎに隣接する非選択ワード線ＷＬｎ＋１、範囲Ｄに含まれる非選択ワード線ＷＬｎ＋２〜ＷＬ６３及びダミーワード線ＷＬＤＤに電圧Ｖｘを印加する。このとき、選択ワード線ＷＬｎには電圧Ｖｘを印加しない。その他の動作は、図９に示す実施の形態の動作と同様である。このような電圧印加によっても、非選択ＮＡＮＤストリング４のボディを充電することができる。
【００５６】
［効果］
図１１に示す例の書き込み動作であっても、ビット線ＢＬｎに接続された非選択ＮＡＮＤストリング４を充電する際、共通ソース線ＣＥＬＳＲＣの電圧ＶＳＲＣを利用して、共通ソース線ＣＥＬＳＲＣ側から、すなわちソース側から充電動作を実行する。その後、ソース側からの充電動作とタイミングを異ならせて、非選択ＮＡＮＤストリング４は、ビット線ＢＬの電圧ＶＢＬＣ＿ｉを利用して、ビット線ＢＬ側から、すなわちドレイン側からも充電動作が実行される。選択ワード線ＷＬｎに電圧を印加しなくとも、非選択ＮＡＮＤストリング４を十分に充電することが可能であれば、選択ワード線ＷＬｎに電圧を印加しないという制御も可能である。
【００５７】
上述の例はそれぞれを組み合わせて、実行することもできる。例えば、ビット線ＢＬｎの電圧ＶＢＬＣ＿ｉを利用して、ビット線ＢＬｎ側から、すなわちドレイン側から充電動作を実行する際にのみ、選択ワード線ＷＬｎに電圧Ｖｘを印加してもよい。
【００５８】
［第３の実施の形態］
次に、本発明の第３の実施の形態を、図１２を参照して説明する。第３の実施の形態の半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。本実施の形態は、非選択ＮＡＮＤストリング４に対して、共通ソース線ＣＥＬＳＲＣ側から、すなわちソース側からの充電動作と、ビット線ＢＬ側から、すなわちドレイン側からの充電動作との順序が第２の実施の形態と異なる。以下、図１２を参照して、本実施の形態に係る不揮発性半導体記憶装置の書き込み動作を説明する。
【００５９】
本実施の形態の書き込み動作を行う際にも、非選択のビット線ＢＬｎ（及び図示しない非選択のビット線ＢＬ）に接続された非選択ＮＡＮＤストリング４のボディを充電する。図１２に示すように、まず、時刻ｔ３１において、選択ゲート線ＳＧＤに電圧ＶＳＧＤを印加するとともに、選択ワード線ＷＬｎ、選択ワード線ＷＬｎに隣接する非選択ワード線ＷＬｎ＋１、範囲Ｄに含まれる非選択ワード線ＷＬｎ＋２〜ＷＬ６３及びダミーワード線ＷＬＤＤに電圧Ｖｘを印加する。また、非選択ＮＡＮＤストリング４に接続されたビット線ＢＬｎに電圧ＶＢＬＣ＿ｉを印加する。この電圧印加により、選択ゲートトランジスタＳＧ１が導通し、ビット線ＢＬ側から電流が流れて非選択ＮＡＮＤストリング４のボディが充電される。また、時刻ｔ３１において、共通ソース線ＣＥＬＳＲＣに電圧ＶＳＲＣが印加される。
【００６０】
次に、時刻ｔ３２において、選択ワード線ＷＬｎ、非選択ワード線ＷＬｎ＋１、範囲Ｄに含まれる非選択ワード線ＷＬｎ＋２〜ＷＬ６３、ダミーワード線ＷＬＤＤ、及び選択ゲート線ＳＧＤは放電される。また、時刻ｔ３２において、選択ゲート線ＳＧＳに電圧ＶＳＧＳを印加するとともに、選択ワード線ＷＬｎに隣接する非選択ワード線ＷＬｎ−１、範囲Ｓに含まれる非選択ワード線ＷＬｎ−２〜ＷＬ０及びダミーワード線ＷＬＤＳに電圧Ｖｘを印加する。この電圧印加により、選択ゲートトランジスタＳＧ０が導通し、共通ソース線ＣＥＬＳＲＣ側から電流が流れて非選択ＮＡＮＤストリング４のボディが充電される。
【００６１】
その後、選択ゲート線ＳＧＳ、非選択ワード線ＷＬｎ−１、範囲Ｓに含まれる非選択ワード線ＷＬｎ−２〜ＷＬ０及びダミーワード線ＷＬＤＳは放電される。
【００６２】
時刻ｔ３３以降の動作は、図９を用いて説明した第２の実施の形態の書き込み動作と同様である。この場合でも、非選択のＮＡＮＤストリング４のボディの電圧は充電されているため、選択ワード線ＷＬｎに書き込み電圧ＶＰＧＭが印加されても、非選択のＮＡＮＤストリング４に含まれるメモリセルＭＣｎの電荷蓄積層には高電圧が印加されず、書き込み動作は実行されない。
【００６３】
［効果］
図１２に示す本実施の形態の書き込み動作によれば、ビット線ＢＬｎに接続された非選択ＮＡＮＤストリング４を充電する際、非選択ＮＡＮＤストリング４は、ビット線ＢＬの電圧ＶＢＬＣ＿ｉを利用して、ビット線ＢＬ側から、すなわちドレイン側から充電動作が実行される。その後、ドレイン側からの充電動作とタイミングを異ならせて、共通ソース線ＣＥＬＳＲＣの電圧ＶＳＲＣを利用して、共通ソース線ＣＥＬＳＲＣ側から、すなわちソース側からも充電動作が実行される。このような充電動作によれば、非選択ＮＡＮＤストリング４の状態によらず、すなわち、非選択ＮＡＮＤストリング４内のメモリセルＭＣに保持されているデータ等によらず、非選択ＮＡＮＤストリング４のボディを十分に充電することができる。
【００６４】
なお、第２の実施の形態の他の例で示したように、本実施の形態でも、非選択ＮＡＮＤストリング４の充電動作を実行する際、選択ワード線ＷＬｎに電圧Ｖｘを印加するか否かや、範囲Ｓ、範囲Ｄに含まれるワード線ＷＬに電圧Ｖｘを印加するか否かは、任意に選択することができる。
【００６５】
［第４の実施の形態］
次に、本発明の第４の実施の形態を、図１３及び図１４を参照して説明する。第４の実施の形態の半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。本実施の形態は、選択ワード線ＷＬｎのメモリセルアレイ１内での位置に基づいて、非選択ＮＡＮＤストリング４に対して、共通ソース線ＣＥＬＳＲＣ側から、すなわちソース側からの充電動作と、ビット線ＢＬ側から、すなわちドレイン側からの充電動作とを実行するか否かを変更する点において上述の実施の形態と異なる。
【００６６】
図１３は、本実施の形態の書き込み動作の手順を示すフローチャートである。本実施の形態の書き込み動作では、メモリセルアレイ１内のＮＡＮＤストリング４のうち、最もソース側のワード線ＷＬ０から順に書き込み動作を進めていく動作について説明する。この場合、ワード線ＷＬ０を選択ワード線ＷＬｎとして書き込み動作を実行し、選択ワード線ＷＬｎ（ＷＬ０）に接続された選択メモリセルＭＣｎ（ＭＣ０）に対する書き込みが終了すると、ワード線ＷＬ１を選択ワード線ＷＬｎとして書き込み動作を実行するような手順となる。
【００６７】
図１３に示すように、書き込み動作が開始されると、書き込み対象となる選択ワード線ＷＬｎがメモリセルアレイ１内のどの位置にあるかが判断される（ステップＳ１１）。この判断は、選択ワード線ＷＬｎのｎの値が、所定の値ｍよりも小さいか否かにより行われる。
【００６８】
選択ワード線ＷＬｎのｎの値が、所定の値ｍよりも小さい場合、すなわち選択ワード線ＷＬｎが共通ソース線ＣＥＬＳＲＣ側に近い位置であるとき、本実施の形態の書き込み動作では、非選択ＮＡＮＤストリング４に対して、共通ソース線ＣＥＬＳＲＣ側から、すなわちソース側からの充電動作と、ビット線ＢＬ側から、すなわちドレイン側からの充電動作との双方を実行する（ステップＳ１２）。この非選択ＮＡＮＤストリング４の充電動作は、図７〜図１２を参照して説明した各実施の形態の動作と同様の動作である。
【００６９】
選択ワード線ＷＬｎのｎの値が、所定の値ｍ以上の場合、すなわち選択ワード線ＷＬｎがビット線ＢＬ側に近い位置であるとき、本実施の形態の書き込み動作では、非選択ＮＡＮＤストリング４に対して、ビット線ＢＬ側から、すなわちドレイン側からの充電動作のみを実行する（ステップＳ１３）。この非選択ＮＡＮＤストリング４の充電動作は、図６を参照して説明した比較例の動作と同様の動作である。
【００７０】
このような書き込み動作を実行した後、所望のデータがメモリセルアレイ１に書き込まれて、書き込み動作が終了しているか否かを判断する（ステップＳ１４）。書き込み動作が終了していない場合、書き込み対象となる選択ワード線ＷＬｎを隣のワード線ＷＬに変更して、書き込み動作を継続する（ステップＳ１５）。
【００７１】
［効果］
本実施の形態の書き込み動作では、選択ワード線ＷＬｎが共通ソース線ＣＥＬＳＲＣ側に近い位置であるとき、非選択ＮＡＮＤストリング４に対して、共通ソース線ＣＥＬＳＲＣ側から、すなわちソース側からの充電動作を実行する。一方、選択ワード線ＷＬｎが共通ソース線ＣＥＬＳＲＣ側に遠い位置であるとき、非選択ＮＡＮＤストリング４に対して、ビット線ＢＬ側から、すなわちドレイン側からの充電動作を行うだけで、共通ソース線ＣＥＬＳＲＣ側から、すなわちソース側からの充電動作を実行しない。
【００７２】
選択ワード線ＷＬｎが共通ソース線ＣＥＬＳＲＣ側に近い位置であるとき、非選択ＮＡＮＤストリング４に対して、共通ソース線ＣＥＬＳＲＣ側から、すなわちソース側からの充電動作を実行することにより、選択ワード線ＷＬｎの直下のボディを効率的に充電することが可能となる。
【００７３】
本実施の形態において、選択ワード線ＷＬｎが共通ソース線ＣＥＬＳＲＣ側から遠い位置であるとき、非選択ＮＡＮＤストリング４に対して、ビット線ＢＬ側から、すなわちドレイン側からのみ充電動作を行う。ビット線ＢＬ側からの充電のみによって選択ワード線ＷＬｎの直下のボディを十分に充電することが可能な場合、共通ソース線ＣＥＬＳＲＣ側から、すなわちソース側からの充電動作を省略することにより、充電時間を短縮することが可能となる。
【００７４】
［実施の形態の他の例］
次に、図１４を参照して、本実施の形態の他の例について説明する。図１４は、本実施の形態の書き込み動作の手順を示すフローチャートである。
【００７５】
本例の書き込み動作を行う際にも、書き込み対象となる選択ワード線ＷＬｎがメモリセルアレイ１内のどの位置にあるかに基づいて、非選択ＮＡＮＤストリング４に対して、共通ソース線ＣＥＬＳＲＣ側から、すなわちソース側からの充電動作と、ビット線ＢＬ側から、すなわちドレイン側からの充電動作とを実行するか否かを変更する。
【００７６】
図１４に示すように、書き込み動作が開始されると、書き込み対象となる選択ワード線ＷＬｎがメモリセルアレイ１内のどの位置にあるかが判断される（ステップＳ２１）。ここで、選択ワード線ＷＬｎのｎの値が、所定の値ｍよりも大きいか否かにより判断を行う点が上述の実施の形態と異なる。
【００７７】
選択ワード線ＷＬｎのｎの値が、所定の値ｍよりも大きい場合、すなわち選択ワード線ＷＬｎがビット線ＢＬ側に近い位置であるとき、本実施の形態の書き込み動作では、非選択ＮＡＮＤストリング４に対して、共通ソース線ＣＥＬＳＲＣ側から、すなわちソース側からの充電動作と、ビット線ＢＬ側から、すなわちドレイン側からの充電動作との双方を実行する（ステップＳ２２）。この非選択ＮＡＮＤストリング４の充電動作は、図７〜図１２を参照して説明した各実施の形態の動作と同様の動作である。
【００７８】
選択ワード線ＷＬｎのｎの値が、所定の値ｍ以下の場合、すなわち選択ワード線ＷＬｎが共通ソース線ＣＥＬＳＲＣ側に近い位置であるとき、本実施の形態の書き込み動作では、非選択ＮＡＮＤストリング４に対して、ビット線ＢＬ側から、すなわちドレイン側からの充電動作のみを実行する（ステップＳ２３）。この非選択ＮＡＮＤストリング４の充電動作は、図６を参照して説明した比較例の動作と同様の動作である。この後の動作手順（ステップＳ２４、Ｓ２５）は、上述の実施の形態と同様である。
【００７９】
［効果］
メモリセルＭＣに保持されたデータやその他の特性の影響によっては、必ずしも選択ワード線ＷＬｎが共通ソース線ＣＥＬＳＲＣ側に近い位置にあるときに、非選択ＮＡＮＤストリング４に対して、共通ソース線ＣＥＬＳＲＣ側から、すなわちソース側からも充電動作を実行することが有効であるとはいえない場合がある。図１３及び図１４の動作に示すように、実際の動作に際しては、選択ワード線ＷＬｎが共通ソース線ＣＥＬＳＲＣ側に近い位置、又は共通ソース線ＣＥＬＳＲＣ側から遠い位置にある場合の、非選択ＮＡＮＤストリング４に対して、共通ソース線ＣＥＬＳＲＣ側から、すなわちソース側からも充電動作を実行するか否かを、より好ましい方に適宜採用することができる。
【００８０】
本例においても、ビット線ＢＬ側からの充電のみによって選択ワード線ＷＬｎの直下のボディを十分に充電することが可能な場合、共通ソース線ＣＥＬＳＲＣ側から、すなわちソース側からの充電動作を省略することにより、充電時間を短縮することが可能となる。
【００８１】
なお、第４の実施の形態及び実施の形態の他の例においては、書き込み対象となる選択ワード線ＷＬｎがメモリセルアレイ１内のどの位置にあるかに基づいて、非選択ＮＡＮＤストリング４に対して、ソース側及びドレイン側からの充電動作を行うか、ドレイン側からの充電動作のみを行うかを選択する例を説明した。これに代えて、書き込み対象となる選択ワード線ＷＬｎがメモリセルアレイ１内のどの位置にあるかに基づいて、非選択ＮＡＮＤストリング４に対して、ソース側及びドレイン側からの充電動作を行うか、ソース側からの充電動作のみを行うかを選択する動作を実行することも可能である。図１５は、書き込み対象となる選択ワード線ＷＬｎがメモリセルアレイ１内のどの位置にあるかに基づいて、非選択ＮＡＮＤストリング４に対して、ソース側及びドレイン側からの充電動作を行うか、ソース側からの充電動作のみを行うかを選択する動作を説明するフローチャートである。図１５は、ステップＳ３３において、充電動作をソース側からのみ行う点以外は、上述の実施の形態の他の例の動作と同様である。共通ソース線ＣＥＬＳＲＣ側からの充電のみによって選択ワード線ＷＬｎの直下のボディを十分に充電することが可能な場合、ビット線ＢＬ側から、すなわちドレイン側からの充電動作を省略することにより、充電時間を短縮することが可能となる。
【００８２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置換、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８３】
１・・・メモリセルアレイ、  ２ａ・・・ロウデコーダ／ワード線ドライバ、  ２ｂ・・・カラムデコーダ、  ３・・・センスアンプ／ラッチ回路、  ４・・・ＮＡＮＤストリング、  ５ａ・・・ロウアドレスレジスタ、  ５ｂ・・・カラムアドレスレジスタ、  ６・・・ロジック制御回路、  ７・・・シーケンス制御回路、  ８・・・電圧発生回路、  ９・・・Ｉ／Ｏバッファ、  １０・・・ＮＡＮＤチップ、  １１・・・コントローラ、  ＢＬ・・・ビット線、  ＷＬ・・・ワード線、  ＣＥＬＳＲＣ・・・共通ソース線、  ＭＣ・・・メモリセル。
【図１】
2015026406.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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