(57)【要約】      （修正有）【課題】製造工程を簡略化し、コストの削減が可能な不揮発性記憶装置およびその製造方法を提供する。【解決手段】不揮発性記憶装置１００は、下地層の上に積層された複数の制御電極２０と、前記複数の制御電極を貫通する半導体層３０と、前記複数の制御電極のそれぞれの端を露出させたステップ状の壁面を有する第１コンタクトホール１３１と、を含むメモリセル部を備える。さらに、前記メモリセル部の上に設けられた配線層と、前記下地層に設けられ、前記配線層を介して前記メモリセル部の動作を制御する回路と、を備える。そして、前記メモリセル部を囲む周辺部には、第２コンタクトホールが設けられる。第２コンタクトホールは、前記配線層と前記回路とを電気的に接続する第１コンタクトプラグを含み、ステップ状の壁面を有する。【選択図】図１
2015026674.tif 000002
【特許請求の範囲】
【請求項１】
下地層の上に積層された複数の制御電極と、
前記複数の制御電極を前記下地層に対して垂直な方向に貫通する半導体層と、
前記半導体層と、前記複数の制御電極のそれぞれと、の間に設けられたメモリ膜と、
前記複数の制御電極のそれぞれの端を露出させたステップ状の壁面を有する第１コンタクトホールと、
を含むメモリセル部と、
前記メモリセル部の上に設けられた配線層と、
前記下地層に設けられ、前記配線層を介して前記メモリセル部の動作を制御する回路と、
前記メモリセル部を囲む周辺部に設けられた第２コンタクトホールであって、前記配線層と前記回路とを電気的に接続する第１コンタクトプラグを含み、ステップ状の壁面を有する第２コンタクトホールと、
を備えた不揮発性記憶装置。
【請求項２】
前記下地層に対して平行な平面に投影した前記第２コンタクトホールの開口端と底面との間隔は、前記下地層に対して平行な平面に投影した前記第１コンタクトホールの開口端と底面との間隔よりも狭い請求項１記載の不揮発性記憶装置。
【請求項３】
前記第２コンタクトホールの開口端の面積をその底面の面積で除した値は、前記第１コンタクトホールの開口端の面積をその底面の面積で除した値よりも小さい請求項１または２に記載の不揮発性記憶装置。
【請求項４】
前記第１コンタクトプラグは、前記第２コンタクトホールの底面に露出した前記回路の端子と、前記配線に含まれる第１配線と、を電気的に接続する請求項１〜３のいずれか１つに記載の不揮発性記憶装置。
【請求項５】
前記第１コンタクトホールは、前記複数の制御電極のそれぞれと前記配線層に含まれる複数の第２配線のいずれか１つとを電気的に接続する第２コンタクトプラグを含む請求項１〜４のいずれか１つに記載の不揮発性記憶装置。
【請求項６】
下地層の上に交互に積層された導電層および絶縁層を含む積層体の上に、第１開口と、第２開口と、を有する第１マスクを形成し、
前記第１開口の底面、および、前記第２開口の底面に露出した前記導電層および前記絶縁層の一方をエッチングする第１ステップと、
前記第１開口の底面、および、前記第２開口の底面に露出した前記導電層および前記絶縁層の他方をエッチングする第２ステップと、
前記第１開口および前記第２開口を拡張する第３ステップと、
を繰り返し、前記積層体に前記第１開口に対応する第１コンタクトホールと、前記第２開口に対応する第２コンタクトホールと、を形成し、
前記第１コンタクトホールおよび前記第２コンタクトホールが設けられた積層体の上に形成される第２マスクであって、前記第１コンタクトホールの底面、および、前記第１コンタクトホールを囲む外周部の少なくとも一部を露出させた第３開口と、前記第２コンタクトホールの内側に位置する第４開口と、を有する第２マスクを形成し、
前記第３開口の底面、および、前記第４開口の底面に露出した前記導電層および前記絶縁層の一方をエッチングする第４ステップと、
前記第３開口の底面、および、前記第４開口の底面に露出した前記導電層および前記絶縁層の他方をエッチングする第５ステップと、
前記第３開口および前記第４開口を拡張する第６ステップと、
を繰り返し、前記第１コンタクトホールおよび前記第２コンタクトホールを掘り下げる不揮発性記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、不揮発性記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリに代表される不揮発性記憶装置は、半導体のウェーハプロセスを用いて製造される。そして、その大容量化、低消費電力化、および低コスト化は、ウェーハプロセスにおける２次元の微細化技術の進展に伴なって実現されてきた。しかしながら、微細加工技術のさらなる進化には、莫大な設備投資が必要となる。このため、複数のメモリ層を積層した３次元メモリセル部を備えた記憶装置の開発が進められている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１９２５８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、製造工程を簡略化し、コストの削減が可能な不揮発性記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る不揮発性記憶装置は、下地層の上に積層された複数の制御電極と、前記複数の制御電極を前記下地層に対して垂直な方向に貫通する半導体層と、前記半導体層と、前記複数の制御電極のそれぞれと、の間に設けられたメモリ膜と、前記複数の制御電極のそれぞれの端を露出させたステップ状の壁面を有する第１コンタクトホールと、を含むメモリセル部を備える。さらに、前記メモリセル部の上に設けられた配線層と、前記下地層に設けられ、前記配線層を介して前記メモリセル部の動作を制御する回路と、を備える。そして、前記メモリセル部を囲む周辺部には、前記配線層と前記回路とを電気的に接続する第１コンタクトプラグを含む第２コンタクトホールが設けられる。前記第２コンタクトホールは、ステップ状の壁面を有する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る不揮発性記憶装置を表す模式断面図。
【図２】第１実施形態に係る不揮発性記憶装置の製造過程を表す模式断面図。
【図３】図２に続く製造過程を表す模式断面図。
【図４】図３に続く製造過程を表す模式断面図。
【図５】図４に続く製造過程を表す模式断面図。
【図６】図５に続く製造過程を表す模式断面図。
【図７】図６に続く製造過程を表す模式断面図。
【図８】第２実施形態に係る不揮発性記憶装置の製造過程を表す模式断面図。
【図９】図８に続く製造過程を表す模式断面図。
【図１０】図９に続く製造過程を表す模式断面図。
【図１１】図１０に続く製造過程を表す模式断面図。
【図１２】図１１に続く製造過程を表す模式断面図。
【発明を実施するための形態】
【０００７】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【０００８】
［第１実施形態］  
図１は、第１実施形態に係る不揮発性記憶装置１００を表す模式断面図である。不揮発性記憶装置１００は、例えば、ＮＡＮＤ型フラッシュメモリであり、３次元構造のメモリセル部を備える。
【０００９】
本実施形態に係る不揮発性記憶装置１００は、下地層である基板１０の上に設けられたメモリセル部１と、メモリセル部１の上に設けられた配線層２と、基板１０に設けられた回路３と、を備える。回路３は、配線層２を介してメモリセル部１を制御する。
【００１０】
メモリセル部１は、基板１０の上に積層された複数の制御電極（以下、制御ゲート電極２０）と、複数の制御ゲート電極２０を基板１０に対して垂直な方向に貫通する半導体層３０と、半導体層３０と制御ゲート電極２０との間に設けられたメモリ膜４０と、を有する。制御ゲート電極２０は、ワードライン（ＷＬ）として機能する。
【００１１】
そして、メモリセル部１の端には、第１コンタクトホール（以下、コンタクトホール１３１）が設けられる。コンタクトホール１３１は、複数の制御ゲート電極２０のそれぞれの端を露出させたステップ状の壁面を有する。
【００１２】
さらに、メモリセル部１を囲む周辺部には、第２コンタクトホール（以下、コンタクトホール１３３）が設けられる。コンタクトホール１３３は、配線層２と回路３との間を電気的に接続する第１コンタクトプラグ（以下、コンタクトプラグ７０）を含み、ステップ状に設けられた壁面を有する。
【００１３】
以下、図１（ａ）および図１（ｂ）を参照して、不揮発性記憶装置１００の構造を詳細に説明する。図１（ａ）は、ワードライン（ＷＬ）に対して垂直な断面を表し、図２（ｂ）は、ＷＬに対して平行な断面を表している。また、基板１０の上面１０ａに対して垂直な方向をＺ方向とし、上面１０ａに対して平行な面内において、ワードラインに対して垂直な方向をＸ方向、ワードラインに対して平行な方向をＹ方向として説明する。
【００１４】
図１（ａ）に表すように、メモリセル部１は、基板１０の上に、層間絶縁膜１３を介して設けられる。メモリセル部１は、層間絶縁膜１３の上に設けられた導電層１４と、導電層１４の上に積層された複数の制御ゲート電極２０と、制御ゲート電極２０の上に設けられた選択ゲート電極２３と、を有する。
【００１５】
導電層１４と制御ゲート電極２０との間には、絶縁層３１が設けられる。積層された制御ゲート電極２０の間には、絶縁層３５がそれぞれ設けられる。制御ゲート電極２０と選択ゲート電極２３との間には、絶縁層３７が設けられる。制御ゲート電極２０は、例えば、多結晶シリコンを含む。絶縁層３１、３５および３７は、例えば、シリコン酸化膜およびシリコン窒化膜の少なくともいずれかを含む。
【００１６】
制御ゲート電極２０はＸ方向にも並設され、Ｘ方向において隣り合う制御ゲート電極２０の間には、絶縁膜４３が設けられる。制御ゲート電極２０の上に設けられる選択ゲート電極２３はＸ方向に並設され、隣り合う選択ゲート電極２３の間には、絶縁膜４５が設けられる。
【００１７】
さらに、メモリセル部１は、絶縁層３１、制御ゲート電極２０、絶縁層３５、絶縁層３７および選択ゲート電極２３をＺ方向に貫通した複数の半導体層３０を有する。Ｘ方向において隣り合う制御ゲート電極２０を貫通した半導体層３０は、連結部３３により電気的に接続される。連結部３３は、導電層１４と制御ゲート電極２０との間に設けられる。
【００１８】
半導体層３０と制御ゲート電極２０との間、半導体層３０と選択ゲート電極２３との間、および、半導体層３０と導電層１４との間には、メモリ膜４０が設けられる。メモリ膜４０は、例えば、シリコン酸化膜およびシリコン窒化膜を含む多層膜であり、半導体層３０から注入される電荷を蓄積することができる。すなわち、メモリ膜４０を介して半導体層３０と制御ゲート電極２０とが向き合う部分にメモリセル（ＭＣ）が形成される。
【００１９】
一方、メモリ膜４０は、ゲート絶縁膜として機能する厚さに設けられる。そして、メモリ膜４０を介して向き合う半導体層３０と選択ゲート電極２３との間に選択ゲートトランジスタ（ＳＧ）が形成される。また、導電層１４は、メモリ膜４０を介して導電性の連結部３３を向き合い、バックゲートとして機能する。
【００２０】
このように、隣り合う制御電極２０を貫通する２つの半導体層３０は、連結部３３により接続され、複数のメモリセル（ＭＣ）と、その両側に設けられた選択ゲートトランジスタ（ＳＧ）を含むＮＡＮＤストリング５０を形成する。
【００２１】
メモリセル部１の上には、配線層２が設けられる。配線層２は、複数の配線と、それらを絶縁する絶縁膜３９および４９を含む。配線層２は、例えば、ビット線６０と、ソース線８０と、を含み、それぞれコンタクトプラグ６１および８２を介してＮＡＮＤストリング５０の端に電気的に接続される。
【００２２】
図１（ｂ）に表すように、メモリセル部１は、ワードライン（制御ゲート電極２０）の沿ってＹ方向に並設された複数のＮＡＮＤストリングス５０を含む。また、図１（ａ）に表すように、ＮＡＮＤストリングス５０は、隣り合う制御ゲート電極２０の間に跨がって設けられ、Ｘ方向に並設される。すなわち、メモリセル部１は、Ｘ−Ｙ平面内に並設されＺ方向に延在する複数のＮＡＮＤストリングス５０を含む３次元構造を有する。
【００２３】
そして、メモリセル部１は、例えば、その端に設けられたコンタクトホール１３１を有する。コンタクトホール１３１の壁面は、階段状に設けられ、そのステップ毎にワードライン（制御ゲート電極２０）の端が露出する。ここで、「露出」とは、上層の配線が除去された状態を言い、例えば、露出された電極を覆う絶縁膜があっても良い。
【００２４】
一方、配線層２は、複数のゲート配線７５（第２配線）を含む。コンタクトホール１３１は、複数のコンタクトプラグ７１（第２コンタクトプラグ）を含む。コンタクトプラグ７１は、コンタクトホール１３１の壁面に露出した制御ゲート電極２０の端と、ゲート配線７５と、を電気的に接続する。コンタクトプラグ７１は、それぞれコンタクトホール１３１の内部に埋め込まれた絶縁膜５３をＺ方向に貫通し、制御ゲート電極２０の端に接触する。
【００２５】
また、配線層２は、ゲート配線７３および７７（第３配線）を含む。ゲート配線７３は、選択ゲート電極２３に電気的に接続される。制御ゲートトランジスタＳＧは、ゲート配線７３を介して供給される信号により、ＮＡＮＤストリング５０のオンオフを制御する。一方、ゲート配線７７は、コンタクトホール１３１の底面に露出した導電層１４にコンタクトプラグ７２（第３コンタクトプラグ）を介して電気的に接続される。これにより、導電層１４は、バックゲートとして機能し、連結部３３の電気抵抗を制御する。
【００２６】
さらに、基板１０の上面１０ａに対して平行な平面内において、メモリセル部１を囲む周辺部にコンタクトホール１３３が設けられる。コンタクトホール１３３は、コンタクトプラグ７０を含む。コンタクトプラグ７０は、基板１０の上面側に設けられた回路３と、配線層２に含まれる配線７９（第１配線）と、を電気的に接続する。コンタクトプラグ７０は、例えば、コンタクトホール１３３の内部に埋め込まれた絶縁膜５４をＺ方向に貫通し、回路３の端子１９に接触する。また、コンタクトホール１３３は、コンタクトホール１３１と同時に形成され、その壁面に階段状のステップを有する。
【００２７】
回路３は、コンタクトプラグ７０と配線層２とを介してメモリセル部１に電気的に接続され、メモリセル部１の動作を制御する。基板１０は、例えば、シリコン基板である。回路３は、例えば、シリコン基板上に設けられたロウデコーダ、センスアンプ等を含む。
【００２８】
配線層２は、さらに中間配線８１を含む。中間配線８１は、コンタクトプラグ６１を介して各ゲート配線に接続される。また、中間配線８１は、配線層２の上面に設けられたパッド電極９０に接続される。
【００２９】
次に、図２〜図７を参照して、本実施形態に係る不揮発性記憶装置の製造方法を説明する。図２（ａ）〜図７（ｂ）は、第１実施形態に係る不揮発性記憶装置１００の製造過程を表す模式断面図である。
【００３０】
まず、図２（ａ）に表すように、積層体１２０の上面にマスク１３０（第１マスク）を形成する。積層体１２０は、基板１０の上に層間絶縁膜１３および導電層１４を介して設けられる。積層体１２０は、例えば、絶縁層３１と、交互に積層された導電層２２および絶縁層３５と、絶縁層３７と、を含む。導電層２２は、例えば、多結晶シリコン層である。導電層２２は、絶縁膜４３によりストライプ状のワードライン（制御ゲート電極２０）に分断される。
【００３１】
マスク１３０は、例えば、フォトレジストなどの有機膜である。そして、マスク１３０は、コンタクトホール１３１および１３３に対応する位置にそれぞれ、第１開口（以下、開口１３０ａ）および第２開口（以下、開口１３０ｂ）を有する。開口１３０ａおよび開口１３０ｂのそれぞれのサイズは、コンタクトホール１３１および１３３のそれぞれの底面のサイズと同じである。
【００３２】
次に、図２（ｂ）に表すように、開口１３０ａの底面、および、前記第２開口の底面に露出した絶縁層３７をエッチングする（第１ステップ）。続いて、絶縁層３７をエッチングした後に露出する導電層２２をエッチングする。
【００３３】
絶縁層３７のエッチングには、導電層２２をエッチングしない条件、もしくは、導電層２２のエッチング速度が絶縁層３７のエッチング速度よりも遅いエッチング条件を用いることが好ましい。また、導電層２２のエッチングには、絶縁層３５をエッチングしない条件、もしくは、絶縁層３５のエッチング速度が導電層２２のエッチング速度よりも遅いエッチング条件を用いることが好ましい。すなわち、それぞれの下層に対してエッチングの選択性を持つエッチング条件を用いることが望ましい。
【００３４】
また、積層体の最上層が導電層２２である場合は、ステップ１において導電層２２をエッチングし、ステップ２において絶縁層３５をエッチングする。
【００３５】
次に、図２（ｃ）に表すように、マスク１３０を等方的にエッチングし、開口１３０ａおよび１３０ｂの幅を広げる（第３ステップ）。マスク１３０が有機膜である場合には、例えば、酸素プラズマを用いたアッシングによりエッチングすることができる。Ｘ−Ｙ平面内におけるマスク１３０のエッチング量は、制御ゲート電極２０の端にコンタクトプラグ７１を接触させることが可能な幅に設定する。
【００３６】
次に、図２（ｄ）に表すように、拡張した開口１３０ａおよび１３０ｂのそれぞれの底部に露出した絶縁層３５をエッチングする（第１ステップ）。続いて、絶縁層３５のエッチング後に露出した導電層２２をエッチングする（第２ステップ）。これにより、開口１３０ａおよび１３０ｂのそれぞれの底面にエッチングホールが形成される。そして、その側壁には、コンタクトプラグ７１を接触させることが可能なステップが形成される。続いて、マスク１３０を等方的にエッチングし、開口１３０ａおよび１３０ｂの幅をさらに広げる（第３ステップ）。
【００３７】
図２（ｅ）に表すように、上記のステップ１〜３を繰り返すことにより、積層体１２０にコンタクトホール１３１および１３３を形成する。この段階では、コンタクトホール１３１の側壁に形成されるステップ１３５の幅と、コンタクトホール１３３の側壁に形成されるステップ１３５の幅は同じである。
【００３８】
次に、図３（ａ）および図３（ｂ）に表すように、積層体１２０の上にマスク１４０（第２マスク）を形成する。マスク１４０は、コンタクトホール１３１および１３３の上にそれぞれ開口１４０ａおよび開口１４０ｂを有する。マスク１４０は、例えば、有機膜である。
【００３９】
開口１４０ａは、コンタクトホール１３１をその底面に露出させる。すなわち、開口１４０ａの内壁は、コンタクトホール１３１の開口端１３１ａの外側に位置する。一方、開口１４０ｂの内壁は、コンタクトホール１３３の開口端１３３ａの内側に位置する。そして、開口１４０ｂの底面には、コンタクトホール１３３の底面１３３ｂが露出する。すなわち、コンタクトホール１３３の底面１３３ｂの面積を確保するために、開口１４０ｂは、底面１３３ｂよりも広く形成される。
【００４０】
次に、図４（ａ）および図４（ｂ）に表すように、開口１４０ａおよび１４０ｂのそれぞれの底部に露出した絶縁層３５をエッチングする（第４ステップ）。続いて、絶縁層３５のエッチング後に露出した導電層２２をエッチングする（第５ステップ）。これにより、コンタクトホール１３１および１３３は、共に１段階、掘り下げられる。コンタクトホール１３１では、その外縁が１ステップ分だけ広がる。コンタクトホール１３３の開口端１３３ａは、そのままの位置に保持される。
【００４１】
次に、図５（ａ）および図５（ｂ）に表すように、マスク１４０を等方的にエッチングし、開口１４０ａおよび１４０ｂの幅を１ステップ分だけ広げる（第６ステップ）。開口１４０ａの内壁は、コンタクトホール１３１の開口端１３１ａの外側に位置する。一方、開口１４０ｂの内壁は、コンタクトホール１３３の開口端１３３ａの内側に維持される。
【００４２】
次に、図６（ａ）および図６（ｂ）に表すように、拡張した開口１４０ａおよび１４０ｂのそれぞれの底部に露出した絶縁層３５をエッチングする（第４ステップ）。続いて、絶縁層３５のエッチング後に露出した導電層２２をエッチングする（第５ステップ）。  
次に、マスク１４０を等方的にエッチングし、開口１４０ａおよび１４０ｂの幅をさらに広げる（第６ステップ）。
【００４３】
上記のステップ４〜５を繰り返すことにより、コンタクトホール１３１および１３３をさらに掘り下げる。第４〜第６ステップを繰り返す間、開口１４０ｂの側壁の位置は、コンタクトホール１３３の開口端１３３ａの内側に維持されることが好ましい。
【００４４】
最終的には、図７（ａ）および図７（ｂ）に表すように、積層された導電層２２の全てを選択的にエッチングし、コンタクトホール１３１および１３３を絶縁層３１に連通させる。これにより、コンタクトホール１３１は、その開口端１３１ａが拡張される。そして、その側壁には、各制御ゲート電極２０の端を露出させた複数のステップ１３５が階段状に形成される。
【００４５】
一方、コンタクトホール１３３では、例えば、その開口端１３３ａの位置が保持される。このため、コンタクトホール１３３に形成されるステップ１３６の平均幅は、ステップ１３５よりも狭くなる。結果として、Ｘ−Ｙ平面に投影したコンタクトホール１３３の開口端１３３ａと底面１３３ｂとの間隔Ｗ２は、Ｘ−Ｙ平面に投影したコンタクトホール１３１の開口端１３１ａと底面１３１ｂの間隔Ｗ１よりも狭く形成される。
【００４６】
例えば、コンタクトホール１３３を介して基板１０に設けられた回路３に接続されるコンタクトプラグ７０の数は、コンタクトホール１３１を介して導電層１４に接続されるコンタクトプラグ７２の数よりも多い。したがって、コンタクトホール１３３の底面１３３ｂの幅ＷＢ２もしくは底面１３３ｂの面積は、コンタクトホール１３１の底面１３１ｂの幅ＷＢ１もしくは底面１３１ｂの面積よりも広く形成される。したがって、本実施形態では、コンタクトホール１３３の開口面積をその底面１３３ｂの面積で除した値は、コンタクトホールの開口面積をその底面１３１ｂの面積で除した値よりも小さくなる。
【００４７】
上記のように、本実施形態では、メモリセル部１に設けられるコンタクトホール１３１と、メモリセル部１を囲む周辺部に設けられるコンタクトホール１３３を同時に形成する。これにより、製造工程を削減することができる。例えば、コンタクトホール１３１とコンタクトホール１３３を同じ方法で形成すると、周辺部のコンタクトホールの開口幅が広がりチップ面積が増大する。
【００４８】
そこで、本実施形態に係る製造方法では、周辺部のコンタクトホール１３３を形成するための第２マスクの開口を小さくして、コンタクトホール１３３の拡大を抑制する。これにより、制御ゲート電極２０のそれぞれにコンタクトを取ることが可能な階段状の壁面を有するコンタクトホール１３１と、その底面にコンタクトを取ることを目的とする周辺部のコンタクトホール１３３と、を同時に形成し、且つ、チップ面積の増大を抑制することができる。結果として、製造工程の簡略化による製造効率の向上と製造コストの低減を実現することができる。
【００４９】
［第２実施形態］  
図８〜図１２は、第２実施形態に係る不揮発性記憶装置の製造過程を表す模式図である。図８（ａ）、図８（ｃ）〜図１２（ｂ）は、各工程におけるウェーハの部分断面を表す模式図である。図８（ｂ）は、第２マスクを表す平面図である。
【００５０】
まず、図２（ａ）〜図２（ｅ）に表す過程を通じて、積層体１２０にコンタクトホール１３１および１３３を形成する。  
次に、図８（ａ）〜図８（ｃ）に表すように、積層体１２０の上面に第２マスク（以下、マスク１５０）を形成する。マスク１５０は、コンタクトホール１３１および１３３の上に、それぞれ開口１５０ａおよび１５０ｂを有する。マスク１５０は、例えば、有機膜である。
【００５１】
図８（ａ）および図８（ｂ）に表すように、開口１５０ａの底面には、コンタクトホール１３１の底面１３１ｂ、および、コンタクトホール１３１を囲む外周部の一部を露出させる。
【００５２】
例えば、コンタクトホール１３１の開口端１３１ａは方形に形成される。そして、その方形の少なくとも１つの辺において、開口端１３１ａの一部が開口１５０ａの底面に露出する。例えば、開口１５０ａも方形であり、その１つの側壁は、開口端１３１ａの外側にある。他の３辺は、開口端１３１ａの内側に位置する。
【００５３】
一方、図８（ｃ）に表すように、開口１５０ｂの側壁は、コンタクトホール１３３の開口端１３３ａの内側に位置する。コンタクトホール１３１の底面１３１ｂは、開口１５０ａの底面に露出し、コンタクトホール１３３の底面１３３ｂは、開口１５０ｂの底面に露出する。
【００５４】
次に、図９（ａ）および図９（ｂ）に表すように、開口１５０ａおよび１５０ｂのそれぞれの底部に露出した絶縁層３５をエッチングする（第４ステップ）。続いて、絶縁層３５のエッチング後に露出した導電層２２をエッチングする（第５ステップ）。これにより、コンタクトホール１３１および１３３は、共に１段階、掘り下げられる。
【００５５】
コンタクトホール１３１では、開口１５０ａの底面に露出した開口端１３１ａの外側において、その外縁が１ステップ分だけ広がる。一方、開口１５０ａの底面に露出しない開口端１３１ａ、および、コンタクトホール１３３の開口端１３３ａは、そのままの位置に保持される。
【００５６】
次に、図１０（ａ）および図１０（ｂ）に表すように、マスク１５０を等方的にエッチングし、開口１５０ａおよび１５０ｂの幅を１ステップ分だけ広げる（第６ステップ）。開口１５０ａの１つの側壁は、コンタクトホール１３１の外側に広がり、その開口端１３１ａを露出させる。開口１５０ａの他の３つの側壁の位置は、コンタクトホール１３１の開口端１３１ａの内側に維持される（図８（ｂ）参照）。一方、開口１５０ｂの側壁も、コンタクトホール１３３の開口端１３３ａの内側に位置したままである。
【００５７】
次に、図１１（ａ）および図１１（ｂ）に表すように、拡張された開口１５０ａおよび１５０ｂのそれぞれの底部に露出した絶縁層３５をエッチングする（第４ステップ）。続いて、絶縁層３５のエッチング後に露出した導電層２２をエッチングする（第５ステップ）。続いて、マスク１５０を等方的にエッチングし、開口１５０ａおよび１５０ｂの幅をさらに広げる（第６ステップ）。
【００５８】
上記の第４〜５ステップを繰り返すことにより、コンタクトホール１３１および１３３をさらに掘り下げる。そして、第４〜第６ステップを繰り返す間、開口１５０ａの１つの側壁は、コンタクトホール１３１の開口端１３１ａの外側に拡張され、他の３つの側壁は、開口端１３１ａの内側に維持されることが好ましい。また、開口１５０ｂの側壁の位置は、コンタクトホール１３３の開口端１３３ａの内側に維持されることが好ましい。
【００５９】
最終的には、図１２（ａ）および図１２（ｂ）に表すように、積層された導電層２２の全てを選択的にエッチングし、コンタクトホール１３１および１３３を絶縁層３１に連通させる。コンタクトホール１３１では、その開口端１３１ａの１つの辺が拡張され、他の３辺は、第１〜第３ステップにより形成された最初の位置に保持される。そして、開口端１３１ａが拡張された壁面には、コンタクトプラグ７１が接触可能な複数のステップ１３５が形成される。一方、最初の位置に保持されたコンタクトホール１３１の３つの壁面、および、コンタクトホール１３１の壁面には、ステップ１３５よりも平均幅の狭いステップ１３６が階段状に形成される。
【００６０】
本実施形態では、メモリセル部１に形成されるコンタクトホール１３１において、開口端１３１ａの一部が拡張される。そして、拡張された壁面を除くその他の部分における底面１３１ｂと開口端１３１ａとの間隔Ｗ２は、拡張された壁面における底面１３１ｂと開口端１３１ａとの間隔Ｗ１よりも狭く形成される。これにより、コンタクトホール１３１の開口面積が縮小され、チップ面積を縮小することができる。
【００６１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６２】
１・・・メモリセル部、  ２・・・配線層、  ３・・・回路、  １０・・・基板、  １０ａ・・・上面、  １３・・・層間絶縁膜、  １４、２２・・・導電層、  １９・・・端子、  ２０・・・制御ゲート電極、  ２３・・・選択ゲート電極、  ３０・・・半導体層、  ３１、３５、３７・・・絶縁層、  ３３・・・連結部、  ３９・・・層間絶縁膜、  ４０・・・メモリ膜、  ４３、４５、５３、５４・・・絶縁膜、  ５０・・・ＮＡＮＤストリング、  ６０・・・ビット線、  ６１、７０、７１、７２・・・コンタクトプラグ、  ７３、７５、７７・・・ゲート配線、  ７９・・・配線、  ８０・・・ソース線、  ８１・・・中間配線、  ９０・・・パッド電極、  １００・・・不揮発性記憶装置、  １２０・・・積層体、  １３０、１４０、１５０・・・マスク、  １３０ａ、１３０ｂ、１４０ａ、１４０ｂ、１５０ａ、１５０ｂ・・・開口、  １３１、１３３・・・コンタクトホール、  １３１ａ、１３３ａ・・・開口端、  １３１ｂ、１３３ｂ・・・底面、  １３５、１３６・・・ステップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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