(57)【要約】      （修正有）【課題】光電変換素子に隣接して設けられているトランジスタの動作に起因する暗電流を抑制する。【解決手段】光電変換装置は、第１導電型の第１半導体領域１１を含む光電変換素子と、前記第１半導体領域に接触して設けられた前記第１導電型の第２半導体領域１３０と、前記第２半導体領域と離れた位置に設けられた前記第１導電型の第３半導体領域１３１と、前記第２半導体領域と前記第３半導体領域の間に設けられた第２導電型の第４半導体領域１と、前記第３半導体領域と離れた位置に設けられる前記第１導電型の第５半導体領域１５０と、前記第３半導体領域と前記第５半導体領域の間に設けられた第２導電型の第６半導体領域と、前記第４半導体領域の上に絶縁膜を介して設けられた第１ゲート電極と、前記第６半導体領域の上に絶縁膜を介して設けられた第２ゲート電極とを備え、前記第３半導体領域の不純物濃度は前記第５半導体領域の不純物濃度よりも低い。【選択図】図２
2015026696.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に設けられ、第１導電型の第１半導体領域を含む光電変換素子と、
前記第１半導体領域に接触して設けられた前記第１導電型の第２半導体領域と、
前記第２半導体領域と離れた位置に設けられた前記第１導電型の第３半導体領域と、
前記第２半導体領域と前記第３半導体領域の間に設けられ、前記第１導電型とは極性が異なる第２導電型の第４半導体領域と、
前記第３半導体領域と離れた位置に設けられる前記第１導電型の第５半導体領域と、
前記第３半導体領域と前記第５半導体領域の間に設けられ、前記第１導電型とは極性が異なる第２導電型の第６半導体領域と、
前記第２半導体領域と前記第３半導体領域の間であって、前記第４半導体領域の上に絶縁膜を介して設けられた第１ゲート電極と、
前記第３半導体領域と前記第５半導体領域の間であって、前記第６半導体領域の上に絶縁膜を介して設けられた第２ゲート電極と、を備え、
前記第３半導体領域の不純物濃度は前記第５半導体領域の不純物濃度よりも低い、
ことを特徴とする光電変換装置。
【請求項２】
前記第２半導体領域の中に、前記第２半導体領域より不純物濃度が高い前記第１導電型の第７半導体領域が配置されている、
ことを特徴とする請求項１に記載の光電変換装置。
【請求項３】
前記第３半導体領域の中に、前記第３半導体領域より不純物濃度が高い前記第１導電型の第８半導体領域が配置されている、
ことを特徴とする請求項１又は２に記載の光電変換装置。
【請求項４】
前記第２半導体領域の中に、前記第２半導体領域より不純物濃度が高い前記第１導電型の第７半導体領域が配置され、
前記第３半導体領域の中に、前記第３半導体領域より不純物濃度が高い前記第１導電型の第８半導体領域が配置されており、
前記第２半導体領域と前記第３半導体領域の下端は、前記第１半導体領域の下端より浅く、前記第５半導体領域の下端より深く、
前記第２半導体領域と前記第３半導体領域の不純物濃度は前記第１半導体領域より高く、前記第７半導体領域と前記第８半導体領域の不純物濃度より低く、
前記第５半導体領域の不純物濃度は前記第７半導体領域及び前記第８半導体領域よりも高くされている、
ことを特徴する請求項１に記載の光電変換装置。
【請求項５】
前記第５半導体領域の周囲には、前記第５半導体領域より不純物濃度が低い第９半導体領域が配置されている、
ことを特徴とする請求項１乃至４のいずれか１項に記載の光電変換装置。
【請求項６】
前記第５半導体領域にはコンタクトプラグが接触していることを特徴とする請求項１乃至５のいずれか１項に記載の光電変換装置。
【請求項７】
請求項１乃至６のいずれか１項に記載の光電変換装置を備える固体撮像装置と、
固体撮像装置から出力される信号を処理する処理部と、
を備えることを特徴とする撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換装置及び撮像システムに関する。
【背景技術】
【０００２】
固体撮像素子として光電変換装置とトランジスタなどを含むＣＭＯＳセンサが知られている。光電変換装置は、フォトダイオードと、フォトダイオードからの光信号を読み出すための周辺回路を備えているのが一般的な構造である。このような構造の光電変換装置において暗電流を抑制することがノイズの発生を抑制するために重要になっている。例えば特許文献１には、フォトダイオードに隣接するリセット素子のフォトダイオード側の不純物領域と素子分離領域を低濃度の拡散層で覆うことによって、フォトダイオードと接するリセット素子の拡散層端で発生する暗電流を抑制することが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−２２３１４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１には、光電変換部と隣接して配置されたトランジスタの動作に起因して流れる暗電流を抑制することは開示されてない。本発明は、光電変換素子に隣接して設けられているトランジスタの動作に起因する暗電流を抑制する光電変換装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の光電変換装置は、半導体基板に設けられ、第１導電型の第１半導体領域を含む光電変換素子と、前記第１半導体領域に接触して設けられた前記第１導電型の第２半導体領域と、前記第２半導体領域と離れた位置に設けられた前記第１導電型の第３半導体領域と、前記第２半導体領域と前記第３半導体領域の間に設けられ、前記第１導電型とは極性が異なる第２導電型の第４半導体領域と、前記第３半導体領域と離れた位置に設けられる前記第１導電型の第５半導体領域と、前記第３半導体領域と前記第５半導体領域の間に設けられ、前記第１導電型とは極性が異なる第２導電型の第６半導体領域と、前記第２半導体領域と前記第３半導体領域の間であって、前記第４半導体領域の上に絶縁膜を介して設けられた第１ゲート電極と、前記第３半導体領域と前記第５半導体領域の間であって、前記第６半導体領域の上に絶縁膜を介して設けられた第２ゲート電極と、を備え、前記第３半導体領域の不純物濃度は前記第５半導体領域の不純物濃度よりも低いことを特徴とする。
【発明の効果】
【０００６】
本発明によれば、光電変換素子に隣接して設けられているトランジスタの動作に起因する暗電流を抑制する光電変換装置を提供する。
【図面の簡単な説明】
【０００７】
【図１】光電変換装置の回路構成例。
【図２】実施形態1の光電変換装置の構成例。
【図３】、
【図４】実施形態１の光電変換装置の製造方法。
【図５】実施形態２の光電変換装置の構成例。
【図６】実施形態３の光電変換装置の構成例。
【図７】実施形態４の光電変換装置の構成例。
【図８】実施形態５の光電変換装置の構成例。
【図９】実施形態６の光電変換装置の構成例。
【図１０】実施形態７の光電変換装置の構成例。
【図１１】実施形態８の光電変換装置の構成例。
【図１２】実施形態９の光電変換装置の構成例。
【図１３】実施形態１０の光電変換装置の構成例。
【図１４】実施形態１１の光電変換装置の構成例。
【発明を実施するための形態】
【０００８】
光電変換装置は撮像用ないし焦点検出用の固体撮像装置などに用いられる。例えば焦点検出用の固体撮像装置は、照度に応じて焦点検出の精度を変更できるように、高感度モードと低感度モードのように複数の動作モードを備えることができる。
【０００９】
感度を変更することができる光電変換装置の画素Ｐの回路の例について図１により説明する。画素Ｐは光電変換素子１０１（フォトダイオード）とＭＯＳトランジスタ１０３、ＭＯＳトランジスタ１０２と、容量素子１０４などを含んでいる。光電変換素子１０１はアノードがトランジスタＭＳＦのゲートに接続されている。トランジスタＭＳＥＬが導通状態になると、トランジスタＭＳＦには光電変換素子１０１で生じた光信号、即ち光電変換素子１０１で発生した電荷に応じた電圧が入力される。
【００１０】
ＭＯＳトランジスタ１０２は感度切り換え用のＰチャネル型ＭＯＳトランジスタであり、高感度モードでは非導通状態、低感度モードでは導通状態に制御される。ＭＯＳトランジスタ１０２が導通状態のときは、光電変換素子１０１で光によって発生した電荷の一部が容量素子１０４に充電される。したがって、トランジスタＭＳＦのゲート電圧の変化が小さくなる。つまり、ＭＯＳトランジスタ１０２が非導通状態のときの方がトランジスタＭＳＦのゲート電圧の変化が大きいので、感度を高くすることができる。
【００１１】
ＭＯＳトランジスタ１０３はＰチャネル型ＭＯＳトランジスタであり、ＭＯＳトランジスタ１０２に対して直列に接続されている。ＭＯＳトランジスタ１０３が導通状態になることにより容量素子１０４が初期化される。したがって、ＭＯＳトランジスタ１０２、１０３を導通状態にすることにより光電変換素子１０１と容量素子１０４とが初期化される。
【００１２】
［実施形態１］
図２および図３により本実施形態に係る光電変換装置について説明する。図２（ａ）は実施形態１に係る光電変換装置のレイアウト例を示す上面図を示し、図２（ｂ）は図２（ａ）のカットラインＡ−Ａ‘における断面構造を示す。
【００１３】
光電変換素子１０１、ＭＯＳトランジスタ１０２およびＭＯＳトランジスタ１０３などの各素子は例えばＮ型エピタキシャル層３を有する半導体基板１に形成されている。光電変換素子１０１は例えば、埋め込み型フォトダイオードであって、Ｐ型半導体領域１１、Ｎ型半導体領域１２により形成されている。Ｐ型半導体領域１１を第１半導体領域とする。ＭＯＳトランジスタ１０２およびＭＯＳトランジスタ１０３はＮ型ウェル４の各半導体領域やＮ型ウェルの上に絶縁膜を介して設けられたゲート電極２２，３２などによって構成される。
【００１４】
本実施形態では、ＭＯＳトランジスタ１０２のソースを構成する第２半導体領域であるＰ型半導体領域１３０が、光電変換素子１０１のＰ型半導体領域１１に接触して、Ｐ型半導体領域１１の一部を構成するように設けられている。Ｐ型半導体領域１３０から離れた位置にＰ型半導体領域１３１が設けられている。Ｐ型半導体領域１３１を第３半導体領域とする。Ｐ型半導体領域１３０とＰ型半導体領域１３１はイオン注入により一緒に同程度の深さまで形成することができる。Ｐ型半導体領域１３０とＰ型半導体領域１３１との間にはチャネルが形成される第１導電型と逆極性の第２導電型（Ｎ型）の第４半導体領域が配置される。第４半導体領域に相当する半導体基板１上にはゲート酸化膜２１を介してチャネルを形成するためのゲート電極２２が設けられている。ゲート電極２２は、Ｐ型半導体領域１３０とＰ型半導体領域１３１との間に位置する。ゲート電極２２の側面にはサイドウォール２３が設けられている。ＭＯＳトランジスタ１０３のソース電極を構成するＰ型半導体領域１３１と、ドレイン電極を構成する半導体領域Ｐ型半導体領域１５０（第５半導体領域）とが離れて設けられており、その間にＮ型のチャネルとなる第６半導体領域が形成されている。第４半導体領域と第６半導体領域とは共通な半導体領域に形成されている。チャネルを形成するためのゲート電極３２が第６半導体領域の上にゲート酸化膜３１を介して設けられている。ゲート電極３２は、Ｐ型半導体領域１３１とＰ型半導体領域１５０との間に位置する。ゲート電極３２にはサイドウォール３３が設けられている。図２（ｂ）に示すように、サイドウォール３３の下の領域は第６半導体領域（Ｎ型領域）の一部になる。このように、ＭＯＳトランジスタ１０３はゲートオフセット型構造になっている。ゲートオフセット構造にすることにより、例えばゲート電極３２にオフ電圧が印加されて生じるＰ型半導体領域１５０と第６半導体領域の間の電界を緩和できる。サイドウォール３３下の領域も第６半導体領域の一部としてもよい。また、ゲート電極２２についても、サイドウォール２３によって、ゲートオフセット構造とすることもできる。層間絶縁膜５が光電変換素子１０１やＭＯＳトランジスタ１０２、１０３を覆っている。各半導体領域はコンタクトプラグ６０を介して配線パターンへ接続される。各コンタクトプラグ６０は各半導体領域に対してオーミック接続されている。各コンタクトプラグを接続するための開口は、各接続先となる半導体領域が露出するように形成される。Ｐ型半導体領域１３０に設けられたコンタクトプラグは配線によってトランジスタＭＳＦのゲート電極に電気的に接続される。Ｐ型半導体領域１３０、１３１の不純物濃度はＰ型半導体領域１５０より不純物濃度が低く形成されている。なお、Ｐ型半導体領域１５０は、コンタクトプラグの電気的接続を確実に行える不純物濃度を有する。Ｐ型半導体領域１５０はコンタクトプラグを介して電源に接続され、ＭＯＳトランジスタ１０３が導通することにより容量素子１０４はリセットされる。Ｐ型半導体領域１５０はＰ型半導体領域１３０、１３１よりも半導体基板１の浅い領域に形成されている。
【００１５】
本実施形態では、ＭＯＳトランジスタ１０２とＭＯＳトランジスタ１０３のソースの不純物濃度が、ＭＯＳトランジスタ１０３のドレインの不純物濃度よりも低くなるように（例えば１／１０〜１／１００）形成されている。光電変換素子１０１を低感度モードで動作させる場合、ＭＯＳトランジスタ１０２を導通状態にしてＭＯＳトランジスタ１０３を非導通状態にする。ＭＯＳトランジスタ１０３のゲートにオフ電圧が印加されたときに、不純物濃度が低いＰ型半導体領域１３１とＭＯＳトランジスタ１０３のチャネルに隣接する部分には空乏層が形成される。空乏層の幅と不純物濃度の関係は、不純物濃度が高いほど電子とホールの結合が狭い領域で生じることから、不純物濃度が高いほど幅が狭くなる。通常の不純物濃度で形成したソースの空乏層は比較的狭いので暗電流が流れやすい。逆に不純物濃度が低いＰ型半導体領域１３１とすることにより、空乏層の幅が広くなる。同じ電圧が印加された場合、空乏層の幅が広い方の電界が小さくなり、トンネル効果によって発生する暗電流も少なくなる。その結果、光電変換素子１０１に流れる暗電流を減らすことができる。ＭＯＳトランジスタ１０３のＰ型半導体領域１３１の不純物濃度は容量素子１０４のリセットを所定の時間で行うことができる程度の不純物濃度に設定される。
【００１６】
以下に、本実施形態に係る光電変換装置の製造方法について図３、４により説明する。図３（ａ）にエピタキシャル層３の下に埋め込み領域２が形成された半導体基板１を示す。半導体基板１は、エピタキシャル層３、埋め込み領域２を含む。この活性領域に光電変換素子１０１、感度を変更するためのトランジスタ１０２、容量素子をリセットするためのトランジスタ１０３を配置する。最初に半導体基板１のエピタキシャル層３の表面にバッファ酸化膜６が形成される。
【００１７】
次に、図３（ｂ）に示されるように、Ｐ型のＭＯＳトランジスタ１０２、１０３を形成する領域を開口するレジストパターン２０１を形成し、Ｎ型不純物をイオン注入することによってＮ型半導体領域４（Ｎウェル）を形成する。続いて、図３（ｃ）に示すように、レジストパターン２０１およびバッファ酸化膜６を除去し、ゲート酸化膜、ポリシリコンからなるゲート電極２２、３２を形成する。ゲート電極２２、３２は、例えばＣＶＤ法によってポリシリコン層を形成した後でフォトリソグラフィ技術によりレジストパターンを形成し、エッチング技術によりポリシリコン層をパターニングして形成される。ここで、２０２、２０３はゲート電極２２、３２を形成する為のレジストパターンである。
【００１８】
さらに図３（ｄ）に示すように、レジストパターン２０４が形成され、ゲート電極にセルフアラインで第２のＰ型半導体領域１３０、１３１を形成する。ここではボロンなどの不純物を３×１０１３ｃｍ―２〜９×１０１３ｃｍ―２、１００ｋｅＶ程度で注入するため、ポリシリコンのパターニングに使ったレジスト２０２，２０３を残したまま、新たにレジストパターン２０４を形成してイオンを注入する。この結果、同程度の深さに同程度の不純物濃度を持つＰ型半導体領域１３０、１３１が形成される。このＰ型半導体領域１３０、１３１は、ＭＯＳトランジスタ１０２およびＭＯＳトランジスタ１０３のソース、ドレイン電極の一部となる。
【００１９】
次に、図３（ｅ）に示すようにＰ型半導体領域１１を形成する位置に開口部を設けたレジストパターンを形成し、ボロンなどの不純物を７×１０１１ｃｍ―２、１５０ｋｅＶ程度で注入する。続いて図４（ｆ）に示すように、Ｎ型半導体領域１２を形成する位置を開口するレジストパターン２０６を形成して、Ａｓなどの不純物を、６×１０１２ｃｍ―２〜５×１０１３ｃｍ―２、１１０ｋｅＶ程度でイオン注入してＮ型半導体領域１２を形成する。Ｐ型半導体領域１１の下端はＰ型半導体領域１３０、１３１の下端より深く形成される。
【００２０】
続いて図４（ｇ）に示されるように、ゲート電極２２、３２にサイドウォールを形成する。サイドウォールは、例えば、レジスト除去後にＣＶＤ法によって１２０ｎｍ程度の厚さに酸化膜を形成し、形成された酸化膜を異方性エッチングすることによって形成することができる。酸化膜は酸化膜と窒化膜からなる積層膜でも構わない。次に図４（ｈ）に示されるように、レジストパターン２０７とサイドウォールにセルフアラインによりイオン注入してＰ型半導体領域１５０を形成する。Ｐ型半導体領域１５０の不純物濃度は、Ｐ型半導体領域１３０、１３１の不純物濃度よりも高くされる。Ｐ型半導体領域１５０はＭＯＳトランジスタ１０３のドレイン電極となる部分である。イオン注入は例えばＢＦ２を６×１０１４ｃｍ―２〜５×１０１５ｃｍ―２、４０ｋｅＶ程度で行う。Ｐ型半導体領域１５０は、半導体基板１のＮ型半導体領域４にＰ型半導体領域１３０、１３１の下端より浅い位置に形成される。続いて層間絶縁膜５を形成し（図４（ｉ））、コンタクトホールを開口し、オーミック接続のために例えば、ＢＦ２を９×１０１３ｃｍ―２〜８×１０１４ｃｍ―２、４０ｋｅＶでイオン注入を行う（図４（ｊ））。引き続いてコンタクトプラグの形成やアルムニウム配線などを行う。最上層の配線層まで必要な処理を繰り返して光電変換装置を製造する。
【００２１】
［実施形態２］
本実施形態は、実施形態１と同様にＰ型半導体領域１３０、１３１の不純物濃度は、Ｐ型半導体領域１５０の不純物濃度より低くなっている。Ｐ型半導体領域１３０の中には、Ｐ型半導体領域１３０より不純物濃度の高い領域となるＰ型半導体領域１６０（第７半導体領域）が配置されている。Ｐ型半導体領域１６０は、コンタクトプラグが形成される領域となる。本実施形態について図５により説明する。以下では主に実施形態１と異なる点について説明する。本実施形態のＰ型半導体領域１３０，１３１の不純物濃度は例えば実施形態１のＰ型半導体領域１３０の不純物濃度と同じ程度である。Ｐ型半導体領域１６０の不純物濃度はＰ型半導体領域１３０の不純物濃度より高く、Ｐ型半導体領域１５０より低い。Ｐ型半導体領域１６０はＰ型半導体領域１３０の中に含まれるように形成されている。Ｐ型半導体領域１３０は、Ｐ型半導体領域１６０よりも深い領域まで形成されている。また、Ｐ型半導体領域１６０は、ゲート電極２２下の第４半導体領域との間にＰ型半導体領域１３０を配置するように形成されている。Ｐ型半導体領域１６０は例えば、Ｐ型半導体領域１３０のＰ型半導体領域１６０を形成する部分を開口したレジストを形成し、例えばボロンなどをイオン注入することにより形成することができる。Ｐ型半導体領域１６０の不純物濃度を高くすることによりコンタクトプラグとの確実な電気的接続を得ることができる。
【００２２】
なお、ゲート電極２２の端部からＰ型半導体領域１６０の端部までの長さは、暗電流の低減とトランジスタの駆動力を鑑みて、各半導体領域の不純物濃度、印加される電圧値等から空乏層幅を算出して、適切な値に設定すればよい。例えば０．４〜０．８μｍ程度である。ゲート電極２２の端部からＰ型半導体領域１６０の端部までの長さは、ゲート電極２２とＰ型半導体領域１６０との間のＰ型半導体領域１３０の長さとも言える。
【００２３】
［実施形態３］
図６により本実施形態について説明する。本実施形態はＰ型半導体領域１３１の中に、Ｐ型半導体領域１３１よりも不純物濃度が高いＰ型半導体領域１６１（第８半導体領域）を配置するものである。Ｐ型半導体領域１３１は、Ｐ型半導体領域１６１よりも深い領域まで形成されており。また、Ｐ型半導体領域１６１は図６に示すようにＭＯＳトランジスタ１０３のゲート電極３２に対してＭＯＳトランジスタ１０２のゲート電極側２２寄りにオフセットされて形成される。つまり、Ｐ型半導体領域１６１は第４半導体領域寄りであって、第６半導体領域から離れて配置されている。ＭＯＳトランジスタ１０３のソースとなる領域にはＰ型半導体領域１６１の不純物濃度よりも不純物濃度が低いＰ型半導体領域１３１の一部が配置されているから、ＭＯＳトランジスタ１０３で流れる暗電流は抑制される。不純物濃度の高いＰ型半導体領域１６１にコンタクトプラグを形成することによりＭＯＳトランジスタ１０３のソースと良好な電気的接続が得られる。Ｐ型半導体領域１６１は、例えば、Ｐ型半導体領域１３１のＰ型半導体領域１６１を形成する部分を開口したレジストを形成してボロンなどをイオン注入することにより形成することができる。
【００２４】
なお、ゲート電極３２の端部からＰ型半導体領域１６１の端部までの長さは、実施形態２のゲート電極２２の端部からＰ型半導体領域１６０の端部までの長さと同様に設定可能である。
【００２５】
［実施形態４］
図７により本実施形態に係る、製造工程を削減する方法を示す。本実施形態では、Ｐ型半導体領域１６０、１６１を形成するときに、一緒に実施形態１のＰ型半導体領域１５０を形成する領域にボロンなどをイオン注入することにより、Ｐ型半導体領域１６０、１６１と一緒に不純物濃度の高いＰ型半導体領域１６２を形成する。このようにすることによって、Ｐ型半導体領域１５０を形成する工程（図４（ｈ）に係る工程）を削減することができる。
【００２６】
［実施形態５］
図８により本実施形態について説明する。本実施形態はＰ型半導体領域１５０より不純物濃度が低い領域である第９半導体領域としてＰ型半導体領域１３２を、Ｐ型半導体領域１５０の周囲に配置する。Ｐ型半導体領域１３２はＰ型半導体領域１５０より深い領域まで形成されている。Ｐ型半導体領域１３２によりＭＯＳトランジスタ１０３のドレインとゲート３２との間の電界を緩和することができるので、ドレイン起因の暗電流を抑制できる。また、ＭＯＳトランジスタ１０３のソースは不純物濃度を低い領域になっているから、ＭＯＳトランジスタ１０３のソースでの暗電流は抑制される。Ｐ型半導体領域１３２は、Ｐ型半導体領域１３０、１３１を形成する工程と一緒の工程で形成してもよい。
【００２７】
［実施形態６］
図９により本実施形態を説明する。Ｐ型半導体領域１３１の深さより浅い領域にＰ型でＰ型半導体領域１３１より不純物濃度が高いＰ型半導体領域１５１を形成する。Ｐ型半導体領域１５１はＰ型半導体領域１５０を形成する工程で、レジストの、Ｐ型半導体領域１５１を形成する領域に開口を形成することにより、Ｐ型半導体領域１５０と一緒に形成してもよい。この結果、Ｐ型半導体領域１５１を、不純物濃度がＰ型半導体領域１５０と同程度に高いＰ型半導体領域として形成することができるので、ＭＯＳトランジスタ１０２のドレイン抵抗を下げて駆動力を増加できる。また、Ｐ型半導体領域１５１にコンタクトプラグを形成することにより、ＭＯＳトランジスタ１０２のドレインとコンタクトプラグとの電気的接続を確実にする。Ｐ型半導体領域１５１は、実施形態３のＰ型半導体領域１６１と同様にゲート電極３２に対してゲート電極２２寄りにオフセットして配置されるので、ＭＯＳトランジスタ１０３のソースは不純物濃度が低い領域になる。したがって、ＭＯＳトランジスタ１０３のソースでの暗電流は抑制される。
【００２８】
［実施形態７］
図１０は、ＭＯＳトランジスタ１０２のソースになるＰ型半導体領域１３０の深さよりも浅い領域に、Ｐ型半導体領域１３０よりも不純物濃度の高いＰ型半導体領域１５２を形成する。Ｐ型半導体領域１５２はＰ型半導体領域１５０を形成するときに一緒に形成することができる。Ｐ型半導体領域１５２の不純物濃度をＰ型半導体領域１５０程度に高くできるので、抵抗を下げることができ、ＭＯＳトランジスタ１０２の駆動力が向上する。またＰ型半導体領域１５２にコンタクトプラグを配置することにより、電気的接続が確実になる。
【００２９】
［実施形態８］
次に図１１により本実施形態について説明する。本実施形態は、実施形態３（図６）のＰ型半導体領域１６０、１６１が配置されている領域に、Ｐ型半導体領域１５０と同程度の不純物濃度のＰ型半導体領域１５１、１５２が配置されている。Ｐ型半導体領域１５１、１５２にはコンタクトプラグを配置する。Ｐ型半導体領域１５１、１５２は、Ｐ型半導体領域１５１、１５２を形成する領域に、Ｐ型半導体領域１５０を形成するときに一緒にイオン注入することにより形成することができる。Ｐ型半導体領域１５１、１５２をＰ型半導体領域１５１と一緒に形成することにより、別々に形成する場合より工程を削減することができる。また、Ｐ型半導体領域１５１、１５２の不純物濃度を、Ｐ型半導体領域１３０、１３１よりも高くできるので、光電変換素子１０１およびＭＯＳトランジスタ１０２のドレインとのコンタクトを確実にすることができる。また、ＭＯＳトランジスタ１０２のドレイン抵抗を下げて駆動力を増加できる。
【００３０】
［実施形態９］
本実施形態を図１２により説明する。本実施形態は、図５に示す実施形態２のように、Ｐ型半導体領域１３０の深さより浅い領域に、Ｐ型半導体領域１３０より高い不純物濃度のＰ型半導体領域１６０が配置されている。さらに、図８に示す実施形態５のように、Ｐ型半導体領域１５０の周りのより深い領域に、Ｐ型半導体領域１５０より不純物濃度が低いＰ型半導体領域１３２を配置している。Ｐ型半導体領域１６０にコンタクトプラグを設けることにより光電変換素子１０１との確実な電気的接続ができる。また、ＭＯＳトランジスタ１０３のドレインでの電界を緩和することができるので暗電流を抑制する効果がある。各Ｐ型半導体領域は、Ｐ型半導体領域１３０、１３１、１３２を一緒に形成した後に各Ｐ型半導体領域１５０、１６０を形成する部分を開口したレジストにより覆い、イオン注入により形成することができる。
【００３１】
［実施形態１０］
本実施形態は図１３に示されるように、実施形態３の光電変換装置において、Ｐ型半導体領域１５０の周りのより深い領域に、実施形態５のように、Ｐ型半導体領域１５０より不純物濃度が低いＰ型半導体領域１３２を配置している。本実施例によれば光電変換素子１０１とＭＯＳトランジスタ１０３のソースとコンタクトとの確実な電気的接続が達成できる。またＭＯＳトランジスタ１０３のソース、ドレインの電界を緩和することができ、暗電流の抑制に効果がある。
【００３２】
［実施形態１１］
本実施形態について図１４により説明する。Ｐ型半導体領域１３０、１３１、１３２の中に不純物濃度の高いＰ型半導体領域１６０、１６１、１６２を配置している。Ｐ型半導体領域１６０、１６１、１６２は、ゲート電極２２、３２に対してオフセット配置された対称構造になっている。このようにすることによりＭＯＳトランジスタ１０２、１０３のソースで生じる電界が緩和されると共に、ドレインで生じる電界も緩和されるので暗電流を抑制する効果がある。
【００３３】
［実施形態１２］
以上の実施形態に係る光電変換装置は、カメラなどの撮像システムに適用することができる。撮像システムには、撮影を主な目的とする装置、撮影機能を備える携帯端末やコンピュータなどの装置が含まれる。撮像システムは、本発明に係る光電変換装置を含む固体撮像装置と、固体撮像装置から出力される信号を処理する処理部とを含んでいる。固体撮像装置にはＡ／Ｄ変換器を含んでもよい。処理部は、例えば固体撮像装置からの信号に対して圧縮処理などを行う。
本発明は以上の実施形態に限られるものではなく、目的、状態、用途及び機能その他の仕様に応じて、適宜、変更が可能であり、他の実施形態によっても為されうる。例えば、以上の各実施形態においては、図１に示された回路を光電変換装置の構成例として例示したが、光電変換装置は、当該構成に限られるものではなく、その他の公知の構成を採ってもよい。例えば、光電変換装置は、光電変換部と、当該光電変換部で生じた電荷を半導体領域（フローティングディフュージョン）に転送する転送トランジスタと、を含む構成を採ってもよい。また、例えば、以上の各実施形態においては、ドレイン電極を構成するＰ型半導体領域の不純物濃度を低くしたが、ゲート電極の端部近傍におけるＰ型半導体領域の一部をＮ型半導体領域に置き換えてもよい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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