(57)【要約】【課題】半導体チップを高密度にフリップチップ接続できると共に、信頼性よく上側配線基板を積層できる構造の配線基板を提供する。【解決手段】非感光性樹脂から形成された絶縁層３１，３２を含む第１の多層配線層５と、第１の多層配線層５の上面側に形成された複数の外部接続パッドＰと、第１の多層配線層５の上に形成され、感光性樹脂から形成された絶縁層３３，３４を含み、第１の多層配線層５よりも配線ピッチが狭い第２の多層配線層６とを備え、外部接続パッドＰが第２の多層配線層６の絶縁層３３，３４から露出している。【選択図】図１８
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【特許請求の範囲】
【請求項１】
非感光性樹脂から形成された絶縁層を含む第１の多層配線層と、
前記第１の多層配線層の上面側に形成された複数の外部接続パッドと、
前記第１の多層配線層の上に形成され、感光性樹脂から形成された絶縁層を含み、前記第１の多層配線層よりも配線ピッチが狭い第２の多層配線層とを有し、
前記外部接続パッドが前記第２の多層配線層の絶縁層から露出していることを特徴とする配線基板。
【請求項２】
前記外部接続パッドは、前記外部接続パッドの上面と前記第１の多層配線層の絶縁層の上面とが同一面となるように、前記第１の多層配線層の絶縁層に埋め込まれていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の多層配線層の絶縁層は、各々の前記外部接続パッドに対応する複数の接続ホールを備え、前記接続ホールの底面に前記外部接続パッドが露出していることを特徴とする請求項１又は２に記載の配線基板。
【請求項４】
前記外部接続パッドは、前記第１の多層配線層の周縁部に配置されていることを特徴とする請求項１乃至３のいずれか一項に記載の配線基板。
【請求項５】
非感光性樹脂から形成された絶縁層を含む第１の多層配線層と、
前記第１の多層配線層の上面側に形成された複数の外部接続パッドと、
前記第１の多層配線層の上に形成され、感光性樹脂から形成された絶縁層を含み、前記第１の多層配線層よりも配線ピッチが狭い第２の多層配線層とを有し、
前記外部接続パッドが前記第２の多層配線層の絶縁層から露出している配線基板と、
前記第２の多層配線層の上にフリップチップ接続された半導体チップとを
を有することを特徴とする半導体装置。
【請求項６】
前記配線基板及び前記半導体チップの上に配置され、前記第１の多層配線層の外部接続パッドにバンプ電極を介して接続された上側配線基板を有することを特徴とする請求項５に記載の半導体装置。
【請求項７】
複数の前記半導体チップが前記第２の多層配線層の上に並んで配置されていることを特徴とする請求項５又は６に記載の半導体装置。
【請求項８】
非感光性樹脂から形成された絶縁層にレーザによって第１ビアホールを形成する手法を含む方法により、上面側に外部接続パッドを備えた第１の多層配線層を形成する工程と、
感光性樹脂をフォトリソグラフィでパターニングすることよって、第２ビアホールを備えた絶縁層を形成する手法を含む方法により、前記第１の多層配線層の上に、前記外部接続パッドを露出させるように、第２の多層配線層を形成する工程とを有し、
前記第２の多層配線層の配線ピッチが前記第１の多層配線層の配線ピッチよりも狭く設定されることを特徴とする配線基板の製造方法。
【請求項９】
前記第１の多層配線層を形成する工程において、前記第２の多層配線層を形成する工程の前に、
前記第１の多層配線層の絶縁層の上面を研磨することにより、前記外部接続パッドは、前記外部接続パッドの上面と前記第１の多層配線層の絶縁層の上面とが同一面となるように、前記第１の多層配線層の絶縁層に埋め込まれて形成されることを特徴とする請求項８に記載の配線基板の製造方法。
【請求項１０】
前記第２の多層配線層を形成する工程において、
前記外部接続パッドの上の前記第２の多層配線層の絶縁層に接続ホールを配置することを特徴とする請求項８又は９に記載の配線基板の製造方法。
【請求項１１】
前記第２の多層配線層の配線層を形成する工程は、
前記第２の多層配線層の前記絶縁層の上及び前記ビアホールの内面にシード層を形成する工程と、
前記ビアホールを含む領域に開口部が設けられためっきレジスト層を前記シード層の上に形成する工程と、
前記シード層をめっき給電経路に利用する電解めっきにより、前記ビアホール及び前記めっきレジスト層の開口部に金属めっき層を形成する工程と、
前記めっきレジスト層を除去する工程と、
前記金属めっき層をマスクにして前記シードを異方性ドライエッチングにより除去する工程とを含むことを特徴とする請求項８乃至１０のいずれか一項に記載の配線基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線基板及びその製造方法と半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置の高性能化に伴って実装技術の高密度化が進められている。半導体チップを配線基板に接続する技術としてフリップチップ接続が広く使用されている。フリップチップ接続では、配線基板の電極に半導体チップのバンプ電極がはんだを介して接続される。
【０００３】
さらには、配線基板上の半導体チップを収容するように、配線基板の上にバンプ電極を介して上側配線基板が接続された半導体装置が開発されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−８５３７３号公報
【特許文献２】特開２００８−１６６４３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
後述する予備的事項の欄で説明するように、図１に示すような積層型の半導体装置では、下側配線基板１００は通常のビルドアップ工法を使用して製造されため、第２配線層３２０のライン（幅）：スペース（間隔）は１０μｍ：１０μｍ程度が限界である。このため、狭ピッチの接続端子を備えた高性能な半導体チップを横方向に並べてフリップチップ接続する要求に容易には対応できない。
【０００６】
また、下側配線基板１００に薄膜の微細配線を形成できるとしても、外部接続パッドＰも微細配線と同一層から形成されるため、外部接続パッドＰの十分な機械強度が得られない課題がある。
【０００７】
半導体チップを高密度にフリップチップ接続できると共に、信頼性よく上側配線基板を積層できる構造の配線基板及びその製造方法と半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
以下の開示の一観点によれば、非感光性樹脂から形成された絶縁層を含む第１の多層配線層と、前記第１の多層配線層の上面側に形成された複数の外部接続パッドと、前記第１の多層配線層の上に形成され、感光性樹脂から形成された絶縁層を含み、配線ピッチが前記第１の多層配線層よりも狭い第２の多層配線層とを有し、前記外部接続パッドが前記第２の多層配線層の絶縁層から露出している配線基板が提供される。
【０００９】
また、その開示の他の観点によれば、非感光性樹脂から形成された絶縁層にレーザによって第１ビアホールを形成する手法を含む方法により、上面側に外部接続パッドを備えた第１の多層配線層を形成する工程と、感光性樹脂をフォトリソグラフィでパターニングすることよって、第２ビアホールを備えた絶縁層を形成する手法を含む方法により、前記第１の多層配線層の上に、前記外部接続パッドを露出させるように、第２の多層配線層を形成する工程とを有し、前記第２の多層配線層の配線ピッチが前記第１の多層配線層の配線ピッチよりも狭く設定される配線基板の製造方法が提供される。
【発明の効果】
【００１０】
以下の開示によれば、第１の多層配線層では、絶縁層が非感光性樹脂から形成され、上面側の周縁部に外部接続パッドが形成されている。
【００１１】
また、第１の多層配線層の上に外部接続パッドが露出するように第２の多層配線層が配置され、第２の多層配線層の絶縁層は感光性樹脂から形成される。そして、第１の多層配線層の配線ピッチは第２の多層配線層の配線ピッチよりも狭く設定されている。
【００１２】
このようにして、第２の多層配線層は第１の多層配線層よりも微細化されて形成されるため、第２の多層配線層の上に狭ピッチの接続端子を備えた半導体チップを高密度にフリップチップ接続することができる。
【００１３】
また、第１の多層配線層の外部接続パッドは、配線ピッチの緩い厚膜の配線層と同じ設計ルールで形成できるため、十分な機械強度を有する。これにより、第１の多層配線層の外部接続パッドにバンプ電極を介して上側配線基板を信頼性よく接続することができる。
【図面の簡単な説明】
【００１４】
【図１】図１は予備的事項に係る半導体装置を示す断面図である。
【図２】図２（ａ）及び（ｂ）は実施形態の配線基板の製造方法を示す断面図（その１）である。
【図３】図３（ａ）及び（ｂ）は実施形態の配線基板の製造方法を示す断面図（その２）である。
【図４】図４（ａ）〜（ｅ）は実施形態の配線基板の製造方法を示す断面図（その３）である。
【図５】図５は実施形態の配線基板の製造方法を示す断面図（その４）である。
【図６】図６（ａ）及び（ｂ）は実施形態の配線基板の製造方法を示す断面図（その５）である。
【図７】図７（ａ）〜（ｅ）は実施形態の配線基板の製造方法を示す断面図（その６）である。
【図８】図８（ａ）及び（ｂ）は実施形態の配線基板の製造方法を示す断面図（その７）である。
【図９】図９（ａ）〜（ｅ）は実施形態の配線基板の製造方法を示す断面図（その８）である。
【図１０】図１０は実施形態の配線基板を示す断面図である。
【図１１】図１１は実施形態の配線基板を使用して半導体装置を製造する方法を示す断面図（その１）である。
【図１２】図１２は図１１の構造体を平面からみた縮小平面図である。
【図１３】図１３は図１２において２つの半導体チップの間の領域にも外部接続パッドが配置された形態を示す平面図である。
【図１４】図１４は実施形態の配線基板を使用して半導体装置を製造する方法を示す断面図（その２）である
【図１５】図１５は図１４の構造体を平面からみた縮小平面図である。
【図１６】図１６は図１５において２つの半導体チップの間の領域にも外部接続パッドが配置された形態を示す平面図である。
【図１７】図１７は実施形態の配線基板を使用して半導体装置を製造する方法を示す断面図（その３）である。
【図１８】図１８は実施形態の半導体装置を示す断面図である。
【図１９】図１９は実施形態の第１変形例の半導体装置を示す断面図である。
【図２０】図２０は実施形態の第２変形例の半導体装置を示す断面図である。
【図２１】図２１は実施形態の第３変形例の半導体装置を示す断面図である。
【発明を実施するための形態】
【００１５】
以下、実施の形態について、添付の図面を参照して説明する。
【００１６】
実施形態を説明する前に、基礎となる予備的事項について説明する。図１は予備的事項に係る半導体装置を示す断面図である。
【００１７】
図１に示すように、予備的事項に係る半導体装置の下側配線基板１００は、厚み方向の中央部にコア基板２００を備え、コア基板２００の両面には第１配線層３００がそれぞれ形成されている。
【００１８】
コア基板２００にはスルーホールＴＨが形成されており、スルーホールＴＨの内壁にはスルーホールめっき層２２０が形成されている。コア基板２００の両面側の第１配線層３００はスルーホールめっき層２２０を介して相互接続されている。また、スルーホールＴＨの残りの孔には樹脂体Ｒが充填されている。
【００１９】
コア基板２００の両面側には、第１配線層３００に到達するビアホールＶＨを備えた層間絶縁層４００がそれぞれ形成されている。さらに、両面側の層間絶縁層４００の上にはビアホールＶＨを介して第１配線層３００に接続される第２配線層３２０がそれぞれ形成されている。第２配線層３２０は、下側配線基板１００の周縁部に配置された外部接続パッドＰを含んで形成される。
【００２０】
また、両面側の層間絶縁層４００の上には、両面側の第２配線層３２０の接続部及び上面側の外部接続パッドＰの上に開口部４２０ａが設けられたソルダレジスト層４２０がそれぞれ形成されている。
【００２１】
そして、コア基板２００の上面側の第２配線層３２０の接続部に半導体チップ５００の接続端子５２０がはんだ層５４０を介してフリップチップ接続されている。半導体チップ５００と下側配線基板１００との間にアンダーフィル樹脂４４０が充填されている。
【００２２】
さらに、下側配線基板１００の周縁に配置された外部接続パッドＰにバンプ電極３４０を介して上側配線基板６００が接続されている。このようにして、下側配線基板１００及び半導体チップ５００の上に上側配線基板６００が積層され、上側配線基板６００の下側領域に半導体チップ５００が収容される。
【００２３】
予備的事項の半導体装置の下側配線基板１００は、通常のビルドアップ配線を形成する方法によって製造される。このため、第２配線層３２０は、ライン（幅）：スペース（間隔）が１０μｍ：１０μｍ程度が限界であり、比較的緩い設計ルールで形成される。
【００２４】
近年では、半導体チップの高性能化により、半導体チップの接続端子の狭ピッチ化が進められている。そして、図１の半導体チップ５００が実装された領域に、高密度な接続端子を備えた半導体チップを実装する要求がある。さらには、高密度な接続端子を備えた２つの半導体チップを並べて実装し、それらを相互接続する要求がある。
【００２５】
しかし、予備的事項の半導体装置の下側配線基板１００の製造方法では、配線層をこれ以上微細化することが困難であるため、高密度な接続端子を備えた半導体チップを実装する要求に対応できない課題がある。
【００２６】
また、下側配線基板１００に薄膜の微細配線を形成できるとしても、下側配線基板１００の外部接続パッドＰも微細配線と同一層から形成されるため、外部接続パッドＰが薄膜のパッドとして形成される。このため、下側配線基板１００の外部接続パッドＰにバンプ電極３４０を介して上側配線基板６００を接続する際に、外部接続パッドＰの機械強度が弱いためクラックなどが発生しやすく、接続の信頼性が低下する課題がある。
【００２７】
以下に説明する実施形態の配線基板及びその製造方法では、前述した課題を解決することができる。
【００２８】
（実施形態）
図２〜図９は実施形態の配線基板の製造方法を示す図、図１０は実施形態の配線基板を示す図、図１１〜図１８は図１０の配線基板を使用する半導体装置を説明するための図である。
【００２９】
以下、配線基板及び半導体装置の製造方法を説明しながら、配線基板及び半導体装置の構造について説明する。
【００３０】
最初に、本実施形態の配線基板のベース基板となる第１の多層配線層を形成する方法について説明する。本実施形態では、第１の多層配線層は、ビルドアップ配線基板から形成される。
【００３１】
まず、図２（ａ）に示すような構造のコア基板１０を用意する。コア基板１０には厚み方向に貫通するスルーホールＴＨが形成されており、スルーホールＴＨの内壁にはスルーホールめっき層１２が形成されている。コア基板１０はガラスエポキシ樹脂などの絶縁材料から形成される。
【００３２】
また、コア基板１０の両面側には第１配線層２１がそれぞれ形成されている。両面側の第１配線層２１はスルーホールめっき層１２を介して相互接続されている、スルーホールＴＨの残りの孔には樹脂体Ｒが充填されている。
【００３３】
コア基板１０のスルーホールＴＨはドリルなどによって形成される。また、コア基板１０に形成されるスルーホールめっき層１２及び第１配線層２１は、めっき法及びフォトリソグラフィなどを使用して形成される。
【００３４】
次いで、図２（ｂ）に示すように、コア基板１０の両面側に未硬化の樹脂フィルムを貼付し、加熱処理して硬化させることにより、第１層間絶縁層３１をそれぞれ形成する。
【００３５】
その後に、両面側の第１層間絶縁層３１をレーザで加工することにより、両面側の第１配線層２１の接続部に到達する第１ビアホールＶＨ１をそれぞれ形成する。
【００３６】
この手法では、第１ビアホールＶＨ１をレーザで形成するため、第１層間絶縁層３１は非感光性樹脂から形成される。樹脂材料としては、エポキシ樹脂又はポリイミド樹脂などが使用される。例えば、第１層間絶縁層３１の厚みは１０μｍ〜２０μｍ程度であり、第１ビアホールＶＨ１の直径は３０μｍ〜５０μｍ程度となる。
【００３７】
さらに、過マンガン酸法などによって第１ビアホールＶＨ１内をデスミア処理することにより、樹脂スミアを除去してクリーニングする。
【００３８】
次いで、図３（ａ）に示すように、両面側の第１層間絶縁層３１の上に、第１ビアホールＶＨ１内のビア導体を介して第１配線層２１に接続される第２配線層２２を形成する。第２配線層２２はセミアディティブ法によって形成される。
【００３９】
詳しく説明すると、図４（ａ）に示すように、第１層間絶縁層３１上及び第１ビアホールＶＨ１の内面に無電解めっきにより、厚みが１μｍ程度の銅などからなるシード層２２ａを形成する。
【００４０】
次いで、図４（ｂ）に示すように、第２配線層２２が配置される部分に開口部１４ａが設けられためっきレジスト層１４を形成する。
【００４１】
続いて、図４（ｃ）に示すように、シード層２２ａをめっき給電経路に利用する電解めっきにより、めっきレジスト層１４の開口部１４ａに厚みが１０μｍ程度の銅などからなる金属めっき層２２ｂを形成する。その後に、図４（ｄ）に示すように、めっきレジスト層１４を除去する。
【００４２】
さらに、図４（ｅ）に示すように、金属めっき層２２ｂをマスクにしてシード層２２ａをウェットエッチングにより除去する。これにより、シード層２２ａ及び金属めっき層２２ｂから第２配線層２２が形成される。
【００４３】
次いで、図３（ｂ）に戻って説明すると、コア基板１０の上面側の第１層間絶縁層３１及び第２配線層２２の上に、未硬化の樹脂フィルム貼付し、加熱処理を行って硬化させることにより第２層間絶縁層３２を形成する。
【００４４】
続いて、図５に示すように、第２層間絶縁層３２をＣＭＰ（Chemical Mechanical Polishing）によって第２配線層２２の上面が露出するまで研磨する。これにより、第２配線層２２の上面と第２層間絶縁層３２の上面とが同一面となる。
【００４５】
以上により、本実施形態の半導体装置のベース基板となるビルドアップ配線基板から形成される第１の多層配線層５が得られる。第１の多層配線層５の周縁部の第２配線層２２が外部接続パッドＰとして形成される。このようにして、第１の多層配線層５の上面側の環状の周縁部に複数の外部接続パッドＰが並んで配置される。
【００４６】
第１の多層配線層５として、多面取りの大型基板を使用する場合は、第１の多層配線層５に複数のチップ搭載領域が画定される。図５では、第１の多層配線層５の１つのチップ搭載領域が示されており、外部接続パッドＰよりも内側領域がチップ搭載領域となる。
【００４７】
次に、第１の多層配線層５の上に第２配線層２２よりも配線ピッチの狭い第２の多層配線層を形成する方法について説明する。
【００４８】
図６（ａ）に示すように、まず、第１の多層配線層５の第２層間絶縁層３２の上に、第２配線層２２に接続される第３配線層２３を形成する。第３配線層２３はセミアディティブ法によって形成される。詳しく説明すると、図７（ａ）に示すように、第２層間絶縁層３２及び第２配線層２２の上に、スパッタ法によりシード層２３ａを形成する。
【００４９】
シード層２３ａの一例としては、下から順に、厚みが０．０５μｍのチタン（Ｔｉ）層／厚みが０．５μｍの銅（Ｃｕ）層を形成する。
【００５０】
次いで、図７（ｂ）に示すように、第３配線層２３が配置される部分に開口部１６ａが設けられためっきレジスト層１６をシード層２３ａの上に形成する。
【００５１】
続いて、図７（ｃ）に示すように、シード層２３ａをめっき給電経路に利用する電解めっきにより、めっきレジスト層１６の開口部１６ａに銅などからなる金属めっき層２３ｂを形成する。その後に、図７（ｄ）に示すように、めっきレジスト層１６を除去する。
【００５２】
さらに、図７（ｅ）に示すように、金属めっき層２３ｂをマスクにしてシード層２３ａを異方性ドライエッチングにより除去する。
【００５３】
異方性ドライエッチングは、ＲＩＥ（Reactive Ion Etching）装置、又はＩＣＰ（Inductively Coupled Plasma）装置などのドライエッチング装置によって行われる。
【００５４】
異方性ドライエッチングを採用することにより、金属めっき層２３ｂの細りを微小に抑えることができると共に、シード層２３ａが金属めっき層２３ｂの下端から内側にサイドエッチングすることがない。しかも、スパッタ法を採用することにより、シード層２３ａを薄膜化できるため、微細化に有利になる。
【００５５】
以上により、シード層２３ａ及び金属めっき層２３ｂから第３配線層２３が形成される。
【００５６】
このようにして、ライン（幅）：スペース（間隔）が２μｍ：２μｍ〜３μｍ：３μｍの微細な第３配線層２３を設計スペック内で歩留りよく形成することができる。第３配線層２３の厚みは、１μｍ〜５μｍの範囲、好適には２μｍ〜３μｍの薄膜に設定される。
【００５７】
シード層２３ａが銅から形成される場合は、ドライエッチング時に発生する銅の塩化物は揮発性が低いため、エッチング装置のステージの温度を１００℃〜２００℃に設定して高温雰囲気でエッチングすることが好ましい。
【００５８】
このように、微細な第３配線層２３を形成するには、シード層２３ａを異方性ドライエッチングで除去することが好ましい。しかし、枚葉式のスピンエッチング装置などを使用することにより、ウェットエッチングであってもシード層２３ａをある程度精度よく除去することも可能である。
【００５９】
このようにして、第３配線層２３の配線ピッチを第１の多層配線層５の第１、第２配線層２１，２２の配線ピッチよりも狭く設定することができる。
【００６０】
また、第３配線層２３を形成する際にシード層２３ａを異方性ドライエッチングにより除去する場合は、シード層２３ａの幅は金属めっき層２３ｂの幅と同一又はそれより広くなる。図７（ｅ）の例では、シード層２３ａの幅が金属めっき層２３ｂの幅と同一になっている。
【００６１】
次いで、図６（ｂ）に戻って説明すると、図６（ａ）の構造体の上面に、感光性樹脂（不図示）を形成し、フォトリソグラフィに基づいて露光・現像を行った後に、加熱処理して硬化させる。感光性樹脂の形成は、液状樹脂を塗布してもよいし、薄膜の樹脂フィルムを貼付してもよい。
【００６２】
これにより、第３配線層２３の上に第２ビアホールＶＨ２が配置された第３層間絶縁層３３を形成する。このとき、第３層間絶縁層３３は第１の多層配線層５上の外部接続パッドＰが配置された周縁部が一括して露出するように開口されて形成される。
【００６３】
ネガ型の感光性樹脂を使用する場合は、第１の多層配線層５の周縁部を非露光部とすればよい。また、ポジ型の感光性樹脂を使用する場合は、第１の多層配線層５の周縁部を露光部とすればよい
シリカなどの無機フィラーを含まない感光性樹脂をフォトリソグラフィによってパターニングすることにより、微細な第２ビアホールＶＨ２を備えた薄膜の第３層間絶縁層３３を形成することができる。第３層間絶縁層３３の厚みは、１μｍ〜５μｍの範囲、好適には２μｍ〜３μｍに設定される。
【００６４】
また、第３層間絶縁層３３に形成される第２ビアホールＶＨ２の直径は、例えば７０μｍで形成される。
【００６５】
第３層間絶縁層３３の好適な一例としては、感光性を有するフェノール系樹脂から形成される永久レジスト層が使用される。以下の他の層間絶縁層を形成する際にも同様な樹脂材料及び形成方法が採用される。
【００６６】
このように、感光性樹脂をフォトリソグラフィでパターニングすることにより、樹脂層をレーザで加工する手法よりも、層間絶縁層の薄膜化及びビアホールの狭小化を図ることができ、微細な多層配線層用の層間絶縁層を形成することができる。
【００６７】
次いで、図８（ａ）に示すように、第３層間絶縁層３３の上に、第２ビアホールＶＨ２内のビア導体を介して第３配線層２３に接続される第４配線層２４を形成する。第４配線層２４においてもセミアディティブ法によって形成される。
【００６８】
詳しく説明すると、図９（ａ）に示すように、前述した図７（ａ）の工程と同様な方法により、第３層間絶縁層３３及び第２ビアホールＶＨ２の内面にスパッタ法によりシード層２４ａを形成する。
【００６９】
次いで、図９（ｂ）に示すように、前述した図７（ｂ）の工程と同様に、第４配線層２４が配置される部分に開口部１８ａが設けられためっきレジスト層１８を形成する。
【００７０】
続いて、図９（ｃ）に示すように、前述した図７（ｂ）の工程と同様に、シード層２４ａをめっき給電経路に利用する電解めっきにより、めっきレジスト層１８の開口部１８ａに金属めっき層２４ｂを形成する。その後に、図９（ｄ）に示すように、めっきレジスト層１８を除去する。
【００７１】
さらに、図９（ｅ）に示すように、前述した図７（ｅ）の工程と同様に、金属めっき層２４ｂをマスクにしてシード層２４ａを異方性ドライエッチングにより除去する。
【００７２】
以上により、シード層２４ａ及び金属めっき層２４ａにより第３配線層２３が形成される。第４配線層２４は、前述した第３配線層２３の形成方法と同様なセミアディティブ法で形成されるため、ライン（幅）：スペース（間隔）が２μｍ：２μｍ〜３μｍ：３μｍ程度の微細配線として形成される。
【００７３】
次に、図８（ｂ）に戻って説明すると、第４配線層２４の接続部上に第３ビアホールＶＨ３が配置された第４層間絶縁層３４を第３層間絶縁層３３の上に形成する。第４層間絶縁層３４は、前述した図６（ｂ）の工程と同様に、感光性樹脂をフォトリソグラフィに基づいてパターニングすることにより形成される。
【００７４】
第４層間絶縁層３４においても、第３層間絶縁層３３と同様に、第１の多層配線層５上の外部接続パッドＰが配置された周縁部が一括して露出するように開口されて形成される。
【００７５】
次いで、図１０に示すように、第４層間絶縁層３４の上に、第３ビアホールＶＨ３内のビア導体を介して第４配線層２４に接続される第５配線層２５を形成する。第５配線層２５においても、第３、第４配線層２３，２４と同様なセミアディティブ法によって微細配線として形成される。
【００７６】
これにより、第１の多層配線層５の上に、第３〜第５配線層２３，２４，２５が第３、第４層間絶縁層３３，３４を介して積層された第２の多層配線層６が作り込まれる。
【００７７】
さらに、第１の多層配線層５の下面側の第１層間絶縁層３１の上に、第２配線層２２の接続部上に開口部３５ａが設けられたソルダレジスト層３５を形成する。
【００７８】
以上により、図１０に示すように、実施形態の配線基板１が製造される。配線基板１は、前述した図５の第１の多層配線層５とその上に積層された第２の多層配線層６とを有する。第１の多層配線層５では、前述した図２のコア基板１０の両面側に第１配線層２２に到達する第１ビアホールＶＨ１が配置された第１層間絶縁層３１がそれぞれ形成されている。
【００７９】
両面側の第１層間絶縁層３１の上には、第１ビアホールＶＨ１を介して第１配線層２１に接続される第２配線層２２がそれぞれ形成されている。上面側の第１層間絶縁層３１上の周縁部には、第２配線層２２と同一層から形成された外部接続パッドＰが配置されている。
【００８０】
上面側の第２配線層２２及び外部接続パッドＰの横方向に第２層間絶縁層３２が形成されており、第２配線層２２及び外部接続パッドＰは第２層間絶縁層３２に埋め込まれている。
【００８１】
第２配線層２２及び外部接続パッドＰの各側面の全体及び各下面が第２層間絶縁層３２に接触しており、第２配線層２２及び外部接続パッドＰの各上面が第２層間絶縁層３２から露出している。このようにして、第２配線層２２及び外部接続パッドＰの各上面と第２層間絶縁層３２の上面とが同一面となっている。
【００８２】
また、コア基板１０の下面側の第１層間絶縁層３１の上には、第２配線層２２の接続部上に開口部３５ａが設けられたソルダレジスト層３５が形成されている。
【００８３】
前述した製造方法で説明したように、第１の多層配線層５を製造する際には、一般的なビルドアップ工法が採用される。つまり、非感光性樹脂からなる層間絶縁層にレーザでビアホールを形成し、配線層を形成するセミアディティブ法においてシード層を無電解めっきで形成し、シード層の除去をウェットエッチングで行っている。
【００８４】
このため、第１の多層配線層５の配線層の設計ルールとしては、ライン（幅）：スペース（間隔）が１０μｍ：１０μｍ程度が限界であり、狭ピッチの接続端子を備えた半導体チップの接続は困難である。
【００８５】
そこで、微細配線を形成できる手法により、第１の多層配線層５の上に第２の多層配線層６を形成している。第２の多層配線層６を製造する際には、感光性樹脂をフォトリソグラフィでパターニングすることにより、微細なビアホールを備えた層間絶縁層を形成している。
【００８６】
また、配線層を形成するセミアディティブ法において、シード層をスパッタ法により薄膜で形成し、シード層の除去を異方性ドライエッチングで行っている。
【００８７】
これにより、第２の多層配線層６の配線層の設計ルールとしては、ライン（幅）：スペース（間隔）を２μｍ：２μｍ〜３μｍ：３μｍ程度に微細化することができ、狭ピッチの接続端子を備えた半導体チップの接続に対応させることができる。
【００８８】
第２の多層配線層６では、第３配線層２３、第４配線層２５及び第５配線層２５が第３層間絶縁層３３及び第４層間絶縁層３４を介して積層されている。第２の多層配線層６の最下の第３配線層２３が第１の多層配線層５の最上の第２配線層２２にビアホールを介さずに直接接続されている。
【００８９】
また、第４配線層２４は第３層間絶縁層３３の第２ビアホールＶＨ２を介して第３配線層２３に接続されている。さらに、第５配線層２５は第４層間絶縁層３４の第３ビアホールＶＨ３を介して第４配線層２４に接続されている。
【００９０】
このようにして、第２の多層配線層６は、その最下の第３配線層２３が第１の多層配線層５の第２配線層２２に接続された状態で第１の多層配線層５の第２層間絶縁層３２の上に配置されている。
【００９１】
また、第２の多層配線層６の第３層間絶縁層３３及び第４層間絶縁層３４は、第１の多層配線層５の外部接続パッドPが配置された周縁部が一括で露出するように開口されている。
【００９２】
次に、本実施形態の配線基板１の第２の多層配線層６に半導体チップをフリップチップ接続する方法について説明する。
【００９３】
前述したように、第２の多層配線層６の第３〜第５配線層２３，２４，２５は、第１の多層配線層５の第１、第２配線層２１，２２よりも狭ピッチで形成されている。このため、狭ピッチの接続端子を備えた高性能な半導体チップを実装することができる。
【００９４】
例えば、第１の多層配線層５には、接続端子の配置ピッチが１３０μｍ程度以上の半導体チップしか実装できない。これに対して第１の多層配線層５の上に微細配線を備えた第２の多層配線層６を形成することにより、接続端子の配置ピッチが４０μｍ程度の半導体チップを実装することができる。
【００９５】
また、ＣＰＵチップなどのロジックＬＳＩは高性能化によりそのサイズも小型化されるため、第１の多層配線層５上で一つの半導体チップを実装した領域に２つの半導体チップを並べて実装することができる。
【００９６】
図１１に示すように、実施形態の配線基板１の第２の多層配線層６の第５配線層２５の接続部に第１半導体チップ４０の接続端子４０ａをはんだ層を介してフリップチップ接続する。また同様に、配線基板１の第２の多層配線層６の第５配線層２５の接続部に第２半導体チップ４２の接続端子４２ａをはんだ層を介してフリップチップ接続する。
【００９７】
第１半導体チップ４０及び第２半導体チップ４２は第２の多層配線層６の上に横方向に並んで配置される。そして、第１半導体チップ４０と第２半導体チップ４２とが第２の多層配線層６の第５配線層２５及び第４配線層２４を介して電気的に接続される。
【００９８】
さらに、第１半導体チップ４０と第２の多層配線層６との間に第１アンダーフィル樹脂５０を充填する。また同様に、第２半導体チップ４２と第２の多層配線層６との間に第２アンダーフィル樹脂５２を充填する。
【００９９】
本実施形態では、第２の多層配線層６の上に２つの半導体チップを並べてフリップチップ接続しているが、第２の多層配線層６の上に一つの半導体チップを実装してもよいし、任意の数の複数の半導体チップを並べて配置してもよい。
【０１００】
図１２は図１１の構造体を平面からみた模式的な縮小平面図である。図１２では、第１の多層配線層５の外部接続パッドＰが２列になって並んで配置された例が示されており、図１１とは異なっている。
【０１０１】
図１２に示すように、配線基板１の第２の多層配線層６の上に第１半導体チップ４０及び第２半導体チップ４２が並んで配置されている。
【０１０２】
第２の多層配線層６の第３、第４層間絶縁層３３，３４は第１の多層配線層５の周縁部上で一括して開口されており、第１の多層配線層５の周縁部の全体が第２の多層配線層６から露出している。
【０１０３】
これにより、第１の多層配線層５の周縁部に並んで配置された複数の外部接続パッドＰが第２の多層配線層６の第３、第４層間絶縁層３３，３４から露出した状態となっている。
【０１０４】
第１の多層配線層５には微細配線が形成されないため、外部接続パッドＰは配線ピッチの広い第２配線層２２と同一層から形成され、１０μｍ程度の厚膜で形成される。このため、外部接続パッドＰを強い機械強度を有するパッドとして形成することができる。
【０１０５】
本実施形態と違って、第２の多層配線層６の配線層の形成と同時に外部接続パッドを形成すると、２μｍ〜３μｍの薄膜のパッドとなるため、外部接続パッドＰとして使用するには、機械強度が弱くなってしまう。
【０１０６】
このため、はんだバンプを介して上側配線基板を外部接続パッドに接続する際に、クラックなどが発生しやすくなり、接続の信頼性が得られなくなる。
【０１０７】
また、第１の多層配線層５では、外部接続パッドＰが第２層間絶縁層３２に埋め込まれており、外部接続パッドＰの上面と第２層間絶縁層３２の上面とが同一面となっている。
【０１０８】
外部接続パッドＰ上にはんだボールなどを介して上側配線基板を接続する際に、第２層間絶縁層３２（樹脂）は、はんだの濡れ性が悪いため、外部接続パッドＰの上面から周囲にはんだが流出するおそれがない。
【０１０９】
このため、外部接続パッドＰの上に、はんだをせき止めるための開口部が配置されたソルダレジスト層を設ける必要がなく、簡易な構造とすることができる。
【０１１０】
また、図１３に示すように、図１２において、第１半導体チップ４０と第２半導体チップ４２との間の領域にも外部接続パッドＰを配置してもよい。そして、図１２と同様に、第１半導体チップ４０及び第２半導体チップ４２の周りの外部接続パッドＰが第２の多層配線層２から一括で露出するようにしてもよい。
【０１１１】
図１４には、実施形態の変形例の配線基板１ａに同様に２つの半導体チップがフリップチップ接続された様子が示されている。図１５は図１４の構造体を平面からみた模式的な縮小平面図である。
【０１１２】
図１４及び図１５に示すように、変形例の配線基板１ａでは、第１の多層配線層５の各々の外部接続パッドＰに対応するように第３層間絶縁層３３及び第４層間絶縁層３４に複数の接続ホールＣＨがそれぞれ配置されている。各接続ホールＣＨの底面に外部接続パッドＰが露出している。
【０１１３】
変形例の配線基板１ａでは、図１１の配線基板１と違って、隣り合う外部接続パッドＰの間の領域及び最外周部に第２の多層配線層６の第３層間絶縁層３３及び第４層間絶縁層３４が残されている。
【０１１４】
このようにして、変形例の配線基板１ａにおいても、第１の多層配線層５の外部接続パッドＰが第２の多層配線層６の第３、第４層間絶縁層３３，３４から露出している。
【０１１５】
各外部接続パッドＰ上に接続ホールＣＨを配置することで、外部接続パッドＰが狭ピッチ化され、かつ大きなはんだボールを採用する場合であっても、接続ホールＣＨ内にはんだをせき止めることができるので、外部接続パッドＰ間の短絡を防止することができる。
【０１１６】
また、図１６に示すように、図１５において、第１半導体チップ４０と第２半導体チップ４２との間の領域にも外部接続パッドＰを配置してもよい。そして、図１５と同様に、第１半導体チップ４０及び第２半導体チップ４２の周りの各々の外部接続パッドＰの上に第２の多層配線層２の接続ホールＣＨをそれぞれ配置してもよい。
【０１１７】
次に、前述した図１１の配線基板１の上に上側配線基板及び第３半導体チップを接続する方法について説明する。上側配線基板は第３の多層配線層として製造される。
【０１１８】
まず、図１７に示すように、上側配線基板６０を用意する。上側配線基板６０では、下側接続パッドＰｘと上側接続パッドＰｙが形成され、厚み方向に貫通電極ＰＥが形成されている。
【０１１９】
下側接続パッドＰｘと上側接続パッドＰｙとは貫通電極ＰＥを介して相互接続されている。上側配線基板６０は、内部に多層配線を備えていてもよいし、上下側が導通可能な構造であればよい。
【０１２０】
さらに、上側配線基板６０では、両面側に最外層として、下側接続パッドＰｘ及び上側接続パッドＰｙの上に開口部６２ａが設けられたソルダレジスト層６２がそれぞれ形成されている。
【０１２１】
そして、上側配線基板６０の下側接続パッドＰｘにはんだボール２８を搭載する。続いて、第１の多層配線層５の外部接続パッドＰ上に上側配線基板６０のはんだボール２８が配置されるようにして、配線基板１及び第１、第２半導体チップ４０，４２の上に上側配線基板６０の上に配置する。
【０１２２】
さらに、リフロー加熱することにより、上側配線基板６０の下側接続パッドＰｘをはんだボール２８を介して第１の多層配線層５の外部接続パッドＰに接続する。
【０１２３】
はんだボール２８は第１の多層配線層５の外部接続パッドＰの上に搭載してもよいし、はんだボール２８の代わりに、はんだバンプを印刷などによってしてもよい。
【０１２４】
これにより、上側配線基板６０の下側の領域に第１、第２半導体チップ４０，４２が収容された状態となる。第１、第２半導体チップ４０，４２の上面と、上側配線基板６０下面との間に間隔が設けられる。バンプ電極の好適な例としてはんだボール２８を挙げるが、各種の導電材料を使用することができる。
【０１２５】
続いて、図１８に示すように、図１７の上側配線基板６０の上側接続パッドＰｙに第３半導体チップ４４の接続端子４４ａをはんだ層を介してフリップチップ接続する。その後に、第３半導体チップ４４と上側配線基板６０との間に第３アンダーフィル樹脂５４を充填する。第３半導体チップ４４として、第１、第２半導体チップ４０，４２がＣＰＵチップの場合は、メモリチップが使用される。
【０１２６】
以上により、実施形態の半導体装置２が得られる。第１の多層配線層５として、多面取りの大型基板を使用する場合は、上側配線基板６０及び第１の多層配線層５が切断されて個々の半導体装置２が得られる。あるいは、前述した図１１の工程の後に、第１、第２半導体チップ４０，４２が搭載された配線基板１を切断してもよい。
【０１２７】
図１８に示すように、半導体装置２では、図１０で説明した配線基板１の第２の多層配線層６の上に第１半導体チップ４０及び第２半導体チップ４２が並んでフリップチップ接続されている。
【０１２８】
第１半導体チップ４０と第２半導体チップ４２とは、第２の多層配線層６の第５配線層２５及び第４配線層２４を介して相互接続されている。第１半導体チップ４０と第２の多層配線層６との間に第１アンダーフィル樹脂５０が充填されている。
【０１２９】
また同様に、第２半導体チップ４２と第２の多層配線層６との間に第２アンダーフィル樹脂５２が充填されている。
【０１３０】
配線基板１及び第１、第２半導体チップ４０，４２の上には、はんだボール２８を介して上側配線基板６０が配置されている。上側配線基板６０の上側接続パッドＰｙに第３半導体チップ４４の接続端子４４ａがフリップチップ接続されている。第３半導体チップ４４と上側配線基板６０との間に第３アンダーフィル樹脂５４が充填されている。
【０１３１】
第１半導体チップ４０及び第２半導体チップ４２は、第２の多層配線層６、第１の多層配線層５、はんだボール２８、及び上側配線基板６０を介して第３半導体チップ４４に電気的に接続されている。
【０１３２】
図１９には、実施形態の第１変形例の半導体装置２ａが示されている。第１変形例の半導体装置２ａが図１８の半導体装置２と異なる点は、コア基板１０を有するビルドアップ配線基板からなる第１の多層配線層５を使用する代わりに、コア基板１０を有さないコアレスタイプの第１の多層配線層５ａを使用することにある。
【０１３３】
このように、第１変形例の半導体装置２ａでは、第１の多層配線層５ａとして、コアレス配線基板が使用される。そして、コアレスタイプの第１の多層配線層５ａの上に同様な第２の多層配線層６が積層されている。
【０１３４】
図１９のコアレスタイプの第１の多層配線層５ａは、仮基板の上に多層配線層を形成し、仮基板を除去することにより製造される。図１９では、多層配線層の仮基板から分離された面に第２の多層配線層６が積層されている。
【０１３５】
図１９のコアレスタイプの第１の多層配線層５ａでは、図１８の第１の多層配線層５と同様に、最上の第１層間絶縁層３１に第１配線層２１及び外部接続パッドＰが埋め込まれている。第１配線層２１及び外部接続パッドＰの各上面と第１層間絶縁層３１の上面とが同一面となっている。
【０１３６】
第１層間絶縁層３１には第１配線層２１に到達する上側第１ビアホールＶＨ１が形成されている。第１層間絶縁層３１の下には上側第１ビアホールＶＨ１を介して第１配線層２１に接続される第２配線層２２が形成されている。
【０１３７】
また、第１層間絶縁層３１の下には、第２配線層２２に到達する下側第１ビアホールＶＨ１ｘを備えた第２層間絶縁層３２が形成されている。第２層間絶縁層３２の下には、下側第１ビアホールＶＨ１ｘを介して第２配線層２２に接される接続パッドＰｚが形成されている。
【０１３８】
第２層間絶縁層３２の下には接続パッドＰｚを露出させる開口部３５ａを備えたソルダレジスト層３５が形成されている。
【０１３９】
そして、コアレスタイプの第１の多層配線層５ａの最上の第１配線層２１に第２の多層配線層６の最下の第３配線層２３が接続されて、配線基板１ｂが形成されている。図１９の他の要素は図１８と同一であるため、その説明は省略する。
【０１４０】
図２０には、実施形態の第２変形例の半導体装置２ｂが示されている。図２０に示すように、第２変形例の半導体装置２ｂでは、図１８の半導体装置２において、配線基板１及び第１、第２半導体チップ４０，４２と、上側配線基板６０との間にモールド樹脂５６が充填されている。
【０１４１】
また、配線基板１と上側配線基板６０とを接続するはんだボールとして、銅コア部２８ｂの外面にはんだ層２８ｃが被覆された銅コアはんだボール２８ａが採用される。銅コアはんだボール２８ａを採用することにより、リフロー加熱して接続する際に、銅コア部６４ｂはリフローしない。
【０１４２】
このため、第１、第２半導体チップ４０，４２と上側配線基板６０との間隔を狭くして薄型化する場合であっても、確実にその間隔を確保し、モールド樹脂５６で封止することができる。図２０のその他の要素は図１８と同一であるため、その説明を省略する。
【０１４３】
また、図２１には、実施形態の第３変形例の半導体装置２ｃが示されている。図２１の第３変形例の半導体装置２ｃでは、前述した図１９の半導体装置２ａにおいて、配線基板１ｂ、第１、第２半導体チップ４０，４２、及びはんだボール２８がモールド樹脂５６で封止されている。そして、はんだボール２８の上のモールド樹脂５６に接続ホールＣＨが設けられている。
【０１４４】
さらに、上側配線基板６０の下側接続パッドＰｘに形成されたはんだバンプ６４が配線基板１ｂの接続ホールＣＨ内のはんだボール２８に接続されている。モールド樹脂５６の上面と上側配線基板６０の下面との間に間隔が設けられている。図２１のその他の要素は図１８と同一であるため、その説明を省略する。
【０１４５】
図２１の第３変形例の半導体装置２ｃを製造する際には、まず、前述した図１９の配線基板１ｂの外部接続パッドＰの上にはんだボール２８を搭載する。さらに、配線基板１ｂ、第１、第２半導体チップ４０，４２及びはんだボール２８をモールド樹脂５６で封止する。続いて、はんだボール２８の上のモールド樹脂５６をレーザで加工して接続ホールＣＨを形成する。
【０１４６】
次いで、上側配線基板６０のはんだバンプ６４を配線基板１ｂの接続ホールＣＨ内のはんだボール２８の上に配置する。さらに、リフロー加熱することにより、配線基板１ｂと上側配線基板６０とをはんだボール２８及びはんだバンプ６４を介して接続する。
【０１４７】
図１９〜図２１の実施形態の第１〜第３変形例の半導体装置２ａ，２ｂ，２ｃは、図１８の実施形態の半導体装置２と同様な効果を奏する。
【符号の説明】
【０１４８】
１，１ａ，１ｂ…配線基板、２，２ａ，２ｂ，２ｃ…半導体装置、５…第１の多層配線層、５ａ…コアレスタイプの第１の多層配線層、６…第２の多層配線層、１０…コア基板、１２…スルーホールめっき層、１４，１６，１８…めっきレジスト層、１４ａ，１６ａ，１８ａ，３５ａ，６２ａ…開口部、２１…第１配線層、２２…第２配線層，２２ａ，２３ａ，２４ａ…シード層、２２ｂ，２３ｂ，２４ｂ…金属めっき層、２３…第３配線層，２４…第４配線層、２５…第５配線層、２８…はんだボール、２８ａ…銅コアはんだボール、２８ｂ…銅コア部、２８ｃ…はんだ層、３１…第１層間絶縁層，３２…第２層間絶縁層，３３…第３層間絶縁層，３４…第４層間絶縁層，３５，６２…ソルダレジスト層、４０…第１半導体チップ、４２…第２半導体チップ、４４…第３半導体チップ、４０ａ，４２ａ，４４ａ…接続端子、５０，５２，５４…アンダーフィル樹脂、５６…モールド樹脂、６０…上側配線基板、６４…はんだバンプ、Ｐ…外部接続パッド、ＰＥ…貫通電極、Ｐｘ…下側接続パッド、Ｐｙ…上側接続パッド、Ｐｚ…接続パッド、Ｒ…樹脂体、ＴＨ…スルーホール、ＶＨ１，ＶＨ１ｘ，ＶＨ２，ＶＨ３…ビアホール。
【図１】
2015165533.tif 000003
【図２】
2015165533.tif 000004
【図３】
2015165533.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2015165533.tif 000015
【図１４】
2015165533.tif 000016
【図１５】
2015165533.tif 000017
【図１６】
2015165533.tif 000018
【図１７】
2015165533.tif 000019
【図１８】
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【図１９】
2015165533.tif 000021
【図２０】
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【図２１】
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