(57)【要約】【課題】検出信号の読み出しが速い検出装置及びモジュール全体として効率的に読出し動作を行う信号検出モジュールを提供する。【解決手段】  検出装置は、半導体基板（ＩＣチップ）１０の信号検出回路１と、その検出信号の基板外への出力の可否を制御する制御回路２とを有す。制御回路は、ビット数ｎ（ｎは正の整数）のデータから構成されＩＣチップ識別用アドレスを保持するアドレス回路３、前記半導体集積回路の外部から供給されるクロック信号ＣＬＫのクロック数を計数するビット数ｎのカウンタ回路４、識別用アドレスとカウンタ回路の計数により変化した値とを逐次比較し、両者が一致しているときに検出信号がＩＣチップ外へ出力するのを許可するゲート回路５を有する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体集積回路に形成された信号検出回路と、前記信号検出回路で生成される検出信号の前記半導体集積回路外への出力の可否を制御する制御回路とを具備し、前記制御回路は、ビット数ｎ（ｎは正の整数）のデータから構成され前記半導体集積回路の識別用アドレスを保持するアドレス回路と、前記半導体集積回路の外部から供給されるクロック信号のクロック数を計数するビット数ｎのカウンタ回路と、前記アドレス回路の保持する前記識別用アドレスと前記カウンタ回路における計数により変化した値とを逐次比較し、両者が一致しているときに前記検出信号が前記半導体集積回路外へ出力されることを許可するゲート回路とを有することを特徴とする検出装置。
【請求項２】
前記半導体集積回路の外部から出力イネーブル信号が与えられたことを条件として前記検出信号の前記半導体集積回路外への出力は許可され、前記カウンタ回路は、前記出力によってその値が初期化された後に計数が開始されることを特徴とする請求項１記載の検出装置。
【請求項３】
請求項１に記載された検出装置が複数並べられ、前記検出装置の各々に含まれる前記カウンタ回路が同一の前記クロック信号によって同期した計数を行う信号検出モジュールにおいて、前記複数の検出装置のうち第１の検出装置は第１のデータからなる前記アドレスを有し、前記複数の検出装置のうち第２のデータからなる前記アドレスを有し、前記クロック信号のクロック数が増加する過程において、前記第１および第２の検出装置から順次前記検出信号が出力されることを特徴とする信号検出モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号検出回路で生成される検出信号の読み出しが速い検出装置及びこの検出装置を複数集合してなる信号検出モジュールに関するものである。
【背景技術】
【０００２】
特許文献１には、ＣＰＵなどの主装置が多数のメモリデバイスなどの周辺装置の中から１つを選択する手段が開示されている。即ち、メモリセルアレイを備えた複数の周辺装置と、これら周辺装置にそれぞれ接続された共通の主装置とを含む情報処理装置において、前記周辺装置は、装置固有の番地情報が記憶されたレジスタを各々有しており、前記主装置から出力されたアドレス情報は、前記固有の番地情報と比較されて、双方の情報が一致した前記周辺装置のみが選択されるようにした選択手段を有している。この情報処理装置は、
主装置が周辺装置を選択するための回路を簡略化でき、且つ周辺装置においても同一装置を装置番号別に多品種製造する必要がない。
【０００３】
特許文献２には、マルチチップ型光電変換装置において個々のチップの光電変換感度差を減少することを課題とするマルチチップ型光電変換装置が開示されている。これは、光電変換素子を多数配置し、光信号を順次読み出すための走査回路と、読み出された信号を外部へ出力するための出力処理回路とを有するイメージセンサチップを複数個配置して構成される光電変換装置において、前記各イメージセンサチップはその出力回路のゲイン設定が設定値を含めて２つ以上の異なる設定が可能であり、この設定は外部に取り出されたパッドを入力とする制御回路の出力を通して設定されるようにしている。また、マルチチップ型集積回路において、チップ毎にチップ内に配置したゲイン設定可能な出力回路を備え、当該チップの光電変換感度を他のチップの光電変換感度と比較して当該チップの出力レベルを他のチップの出力レベルとほぼ同一とするようにしている。多数配置されたマルチチップの各チップの光電変換出力のレベルをほぼ同一にできるので、個々のチップの光電変換感度差を減少できる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１−２１７５２９号公報
【特許文献２】特開平９−２１４７００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
前述のように、従来検出信号の読み出し時には、個々の検出装置に対応するアドレスを送り、対応したアドレスを持つ場合にのみクロック信号に同期して出力が行われる（特許文献１参照）。そのためアドレスを送る時間がロスになるという問題があった。また、検出装置をアレイ状に並べて用いた場合は、並べた個数分のロスが生じ、読み出し時間の増加が顕著になるという問題があった。
本発明は、このような事情によりなされたもので検出信号の読み出しが速い検出装置、また、検出装置を複数並べて信号検出モジュールの構成とした場合、モジュール全体として効率的に読み出し動作が行われる信号検出モジュールを提供する。
【課題を解決するための手段】
【０００６】
本発明の検出装置は、半導体集積回路に形成された信号検出回路と、前記信号検出回路で生成される検出信号の前記半導体集積回路外への出力の可否を制御する制御回路とを有し、前記制御回路は、ビット数ｎ（ｎは正の整数）のデータから構成され前記半導体集積回路の識別用アドレスを保持するアドレス回路、前記半導体集積回路の外部から供給されるクロック信号のクロック数を計数するビット数ｎのカウンタ回路、前記アドレス回路の保持する前記識別用アドレスと前記カウンタ回路における計数により変化した値とを逐次比較し、両者が一致しているときに前記検出信号が前記半導体集積回路外へ出力されることを許可するゲート回路、を有することを特徴とする。前記半導体集積回路の外部から出力イネーブル信号が与えられたことを条件として前記検出信号の前記半導体集積回路外への出力は許可され、前記カウンタ回路は、前記出力によってその値が初期化された後に計数が開始されるようにしても良い。
【０００７】
本発明の信号検出モジュールは、前記検出装置が複数並べられ、前記検出装置の各々に含まれる前記カウンタ回路が同一の前記クロック信号によって同期した計数を行う信号検出モジュールにおいて、前記複数の検出装置のうち第１の検出装置は第１のデータからなる前記アドレスを有し、前記複数の検出装置のうち第２のデータからなる前記アドレスを有し、前記クロック信号のクロック数が増加する過程において、前記第１及び第２の検出装置から順次前記検出信号が出力されることを特徴とする。
【発明の効果】
【０００８】
本発明の検出装置は、クロック信号に含まれる所定のクロック数の計数結果に同期して出力動作が行われるので、検出信号の読み出しが速くなる。また、検出装置を複数並べて信号検出モジュールの構成とした場合、クロック信号のクロック数が増加する過程において、各検出装置から順次検出信号が出力されるために、モジュール全体として効率的に読み出し動作が行われて、その時間が短縮される。
【図面の簡単な説明】
【０００９】
【図１】実施例１に係る信号検出回路が形成されたＩＣチップの平面図。
【図２】図１の信号検出回路を制御する出力イネーブル信号（ＯＥ）及びクロック信号（ＣＬＫ）を説明する波形図。
【図３】この実施例で説明する信号検出回路の回路図
【図４】実施例２に係る信号検出モジュールのブロック図。
【図５】図４の信号検出モジュールに用いるＩＣチップのアドレスを示す図。
【図６】図４の信号検出モジュールにおける各タイミング時の構成要素の状態を説明する図。
【発明を実施するための形態】
【００１０】
以下、実施例を参照して発明の実施の形態を説明する。
【実施例１】
【００１１】
図１乃至図３を参照して実施例１を説明する。
図１は、検出装置が形成されたシリコンなどの半導体チップであり、この実施例ではＩＣチップ（センサＩＣ１）で表される。このＩＣチップは、半導体基板１０に形成された信号検出回路１及びこの信号検出回路１で生成される検出信号を外部端子７から出力するか否か制御する制御回路２を有し、信号検出回路１と外部端子７との間には出力をオンオフ制御するスイッチ６が設けられている。信号検出回路１と制御回路２とはスイッチ６を介して外部端子７に接続されている。
信号検出回路１は、例えば、図３に示す光電変換回路を用いて説明する。この光電変換回路は、電流電圧変換回路１１、増幅回路１２、出力回路１３、光信号検出手段１４及び出力端子１５を備えている。
【００１２】
電流電圧変換回路１１は、第１入力端（＋）、第２入力端（−）及び出力端を有するオペアンプ１７、第２入力端及び出力端に両端が接続された容量Ｃ、及び容量Ｃに並列接続され、電流電圧変換回路１１をリセット状態にするリセットスイッチ１６を有し、オペアンプ１７の第１入力端（＋）には基準電圧Ｖrefが入力し、第２入力端（−）には光信号検出手段１４の出力電圧が入力する。
増幅回路１２は、第１入力端（＋）、第２入力端（−）及び出力端を有するオペアンプ１８、オペアンプ１７の出力端とオペアンプ１８の第２入力端（−）との間に接続された抵抗Ｒ１、及びオペアンプ１７の第２入力端（−）及び出力端の間に接続された抵抗Ｒ２から構成され、オペアンプ１８の第１入力端（＋）には基準電圧Ｖrefが入力し、第２入力端（−）にはオペアンプ１７の出力が抵抗Ｒ１を介して入力する。
出力回路１３は、第１入力端（＋）、第２入力端（−）及び出力端を有するオペアンプ１９からなり、第１入力端（＋）は、オペアンプ１８の出力と接続され、第２入力端（−）は、出力端に接続され、出力端は、出力端子１５に接続されている。
【００１３】
次に、制御回路２を説明する。
制御回路２は、ビット数ｎ（ｎは正の整数）のデータから構成され、ＩＣチップ（センサＩＣ１）を識別する識別用アドレスを保持するアドレス回路３と、ＩＣチップ（センサＩＣ１）の外部から供給されるクロック信号（ＣＬＫ）のクロック数を計数するビット数ｎのカウンタ回路４と、アドレス回路３の保持する前記識別用アドレスとカウンタ回路４における計数により変化した値とを逐次比較し、両者が一致しているときに信号検出回路１で生成された検出信号がＩＣチップ（センサＩＣ１）外へ出力されることを許可するゲート回路５と備えている。
【００１４】
ＩＣチップ（センサＩＣ１）の外部から出力イネーブル信号（ＯＥ）が与えられているときに、クロック信号（ＣＬＫ）のクロック数の計数結果に応じて、前記検出信号のＩＣチップ（センサＩＣ１）外への出力は許可される。カウンタ回路４は、前記出力によってその値が初期化された後に計数が開始される。
アドレス回路３は、ビット数ｎ（ｎは正の整数）のデータ（この実施例ではｎ＝３である）から構成され、ＩＣチップ（センサＩＣ１）の識別用アドレスを保持する。この場合は、（００１）のアドレスを有する（図５参照）。カウンタ回路４は、外部から供給されるクロック信号（ＣＬＫ）のクロック数を計数するビット数ｎ（この実施例ではｎ=３である）の回路である。
ゲート回路５は、アドレス回路３が保持する識別用アドレスと、カウンタ回路４における計数により変化した値とを逐次比較し、両者が一致しているときに信号検出回路１が出力する検出信号を外部へ出力するのを許可する回路である。ゲート回路５は、５個の論理回路から構成される。論理回路５１−５３は、ＥＸＣＬＵＳＩＶＥ  ＮＯＲ回路（以下、ＥＸ−ＮＯＲと略す）であり、２つの入力が一致した場合は１を出力し、不一致の場合は、０を出力する。論理回路５４、５５は、３入力及び２入力の論理積回路（ＡＮＤ）であり、入力が全て１の場合のみ１を出力する。
【００１５】
このＩＣチップ（センサＩＣ１）は、（００１）のアドレスを保持し、外部からのアドレス信号（ＡＤＤ）に基づいて、３ビットの信号がアドレス回路３から出力する。第１の出力線は、１桁目の信号線であり、論理回路５１（ＥＸ−ＮＯＲ）の第１入力端に接続されている。第２の出力線は、２桁目の信号線であり、論理回路５２（ＥＸ−ＮＯＲ）の第１入力端に接続されている。第３の出力線は、３桁目の信号線であり、論理回路５３（ＥＸ−ＮＯＲ）の第１入力端に接続されている。
一方、カウンタ回路４は、外部から供給されるクロック信号（ＣＬＫ）のクロック数を計数し、その計数（カウンタ）値はカウンタ回路４から出力する。第１の出力線は、１桁目の信号線であり、論理回路５１（ＥＸ−ＮＯＲ）の第２入力端に接続されている。第２の出力線は、２桁目の信号線であり、論理回路５２（ＥＸ−ＮＯＲ）の第２入力端に接続されている。第３の出力線は、３桁目の信号線であり、論理回路５３（ＥＸ−ＮＯＲ）の第２入力端に接続されている。
論理回路５１−５３（ＥＸ−ＮＯＲ）の出力信号線は、夫々論理回路５４（ＡＮＤ）の入力端に接続されている。論理回路５５（ＡＮＤ）の第１入力端には出力イネーブル（ＯＥ）信号線が接続され、第２入力端には論理回路５４（ＡＮＤ）の出力線が接続されている。
論理回路５５（ＡＮＤ）の出力線は、信号検出回路１と外部端子７の間に設けられたスイッチ６に接続され、この出力がこのスイッチをオンオフ制御する。
【００１６】
次に、図１に示すＩＣチップ（センサＩＣ１）の動作を説明する。図２は、出力イネーブル信号（ＯＥ）とクロック信号（ＣＬＫ）との関係を示している。ＩＣチップ（センサＩＣ１）に対するアドレス値は電源投入時から有効になるよう予めアドレス回路３に設定される。出力時には、出力イネーブル信号（ＯＥ）が入力されから、アドレス回路３から識別用アドレス（００１）に対応した信号がゲート回路５へ出力し、同時に、カウンタ回路４でクロック信号（ＣＬＫ）の入力クロック数を計数し、そのカウンタ値をカウンタ回路４からゲート回路５へ出力する。
アドレス回路３からの出力信号は、１桁目の信号線から「１」が出力し、論理回路５１（ＥＸ−ＮＯＲ）の第１入力端に入力し、２桁目の信号線から「０」が出力し、論理回路５２（ＥＸ−ＮＯＲ）の第１入力端に入力し、３桁目の信号線から「０」が出力し、論理回路５３（ＥＸ−ＮＯＲ）の第１入力端に入力する。
この実施例では入力クロック数１を計数（カウント）する。すると、カウンタ値００１がカウントされて、この値がカウンタ回路４から出力される。カウンタ回路４からの出力信号は、１桁目の信号線から「１」が出力し、論理回路５１（ＥＸ−ＮＯＲ）の第２入力端に入力し、２桁目の信号線から「０」が出力し、論理回路５２（ＥＸ−ＮＯＲ）の第２入力端に入力し、３桁目の信号線から「０」が出力し、論理回路５３（ＥＸ−ＮＯＲ）の第２入力端に入力する。
【００１７】
アドレス回路３及びカウンタ回路４からの信号が入力して論理回路５１−５３（ＥＸ−ＮＯＲ）の入力値が比較される。これら３つの論理回路は、夫々各対の入力値が同じなので、出力は、全て「１」である。この出力が３つの入力端を有する論理回路５４（ＮＡＮＤ）に入力するので、その出力は「１」となり、論理回路５５（ＮＡＮＤ）の第２入力端に入力する。第１入力端には出力イネーブル信号が入力し、これは「１」であるので、論理回路５５（ＮＡＮＤ）の出力は、「１」である。したがって、この出力信号は、スイッチ６をオンにし、信号検出回路１の出力信号を外部端子７から外部に送り出す。
次に、ＩＣチップ（センサＩＣ１）において、カウンタ回路４が入力クロック数２を計数した場合（計数値０１０）を説明する。
アドレス回路３からの出力は、前述の入力クロック数１の場合と同じであり、論理回路５１−５３（ＥＸ−ＮＯＲ）の第１入力端に入力される。カウンタ回路４が計数した計数（カウンタ）値は、（０１０）であり、論理回路５１−５３（ＥＸ−ＮＯＲ）の第２入力端に入力される。
【００１８】
アドレス回路３及びカウンタ回路４からの信号が入力して論理回路５１−５３（ＥＸ−ＮＯＲ）の入力値が比較される。これらのうち、論理回路５１−５２（ＥＸ−ＮＯＲ）の各対の入力値は一致しないので２つの論理回路の出力値は、「０」である。そして、論理回路５３（ＥＸ−ＮＯＲ）の入力対は一致しているので、この出力値は、「１」である。したがって、これら出力が入力する論理回路５４の入力値は、一致せず、「０」を出力する。論理回路５４の出力は、論理回路５５（ＮＡＮＤ）の第２入力端に入力する。第１入力端には出力イネーブル信号が入力し、これは「１」であるので、論理回路５５（ＮＡＮＤ）の出力は、「０」である。したがって、この出力信号は、スイッチ６をオフにし、信号検出回路１の出力信号を外部端子７から外部に送り出すのをとめる。
以上、この実施例によれば、クロック信号に含まれる所定のクロック数の計数結果に同期して出力動作が行われるので、検出信号の読み出しが速くなる。
【実施例２】
【００１９】
次に、図４乃至図６を参照して実施例２を説明する。
図４に示す信号検出モジュールは、実施例１で説明したＩＣチップ（センサＩＣ１）を含む複数の検出装置から構成されている。
ＩＣチップ（センサＩＣ２、センサＩＣ３）は、構成は、図１と同じであるが、互いに識別用アドレスが異なる。センサＩＣ２のアドレスは、（０１０）であり、センサＩＣ３のアドレスは（０１１）である（図５参照）。
ＩＣチップは、各第１及び第２の入力端、出力端を有し、各出力端は、配線によりモジュールの外部端子ＯＵＴに接続されている。
各ＩＣチップの第１入力端には出力イネーブル（ＯＥ）信号線が接続され、第２入力端にはクロック（ＣＬＫ）信号線が接続されている。
各ＩＣチップは、出力イネーブル信号（ＯＥ）を動作させてから、クロック信号（ＣＬＫ）を外部より入力して、アドレス回路から識別用アドレスに対応した信号をゲート回路へ出力し、同時に、カウンタ回路で入力クロック数を計数し、そのカウンタ値をゲート回路で識別用アドレスと比較し、一致した場合は検出信号の外部への出力が許可される。
【００２０】
次に、図６を参照して、タイミングに合わせた信号検出モジュールの動作を説明する。
まず、タイミングｔ０ではリセット状態にあり、カウンタ回路の計数（カウンタ）値は、（０００）である。次のタイミングｔ１ではカウンタ値（００１）を得る。このカウンタ値は、第１の検出装置であるＩＣチップ（センサＩＣ１）のアドレスと一致し、その結果第１の検出装置の検出信号が外部へ出力される。他の第２の検出装置（センサＩＣ２）及び第３の検出装置（センサＩＣ３）のアドレスは、このカウンタ値とは一致しないので検出信号の外部への出力は許可されない。
次のタイミングｔ２では、入力クロック数は２を計数してカウンタ値（０１０）を得る。このカウンタ値は、第２の検出装置であるＩＣチップ（センサＩＣ２）のアドレスと一致し、その結果第２の検出装置の検出信号が外部へ出力され、第１の検出装置の検出信号は外部への出力を止められる。そして、第３の検出装置（センサＩＣ３）のアドレスは、このカウンタ値とは一致しないので検出信号の外部への出力は許可されない。
【００２１】
次のタイミングｔ３では、入力クロック数は３を計数してカウンタ値（０１１）を得る。このカウンタ値は、第３の検出装置であるＩＣチップ（センサＩＣ３）のアドレスと一致し、その結果第３の検出装置の検出信号が外部へ出力され、第２の検出装置の検出信号は外部への出力は止められる。そして、第１の検出装置（センサＩＣ１）のアドレスは、このカウンタ値とは一致しないので検出信号の外部への出力は許可されない。
以上、検出装置を複数並べて信号検出モジュールとした場合、クロック信号のクロック数が増加する過程において、各検出装置から順次検出信号が出力されるのでモジュール全体として効率的に読み出し動作が行われその時間が短縮される。
【符号の説明】
【００２２】
１・・・信号検出回路
２・・・制御回路
３・・・アドレス回路
４・・・カウンタ回路
５・・・ゲート回路
６・・・スイッチ
７・・・外部端子
１０・・・半導体基板
１１・・・電流電圧変換回路
１２・・・増幅回路
１３・・・出力回路
１４・・・光信号検出手段
１５・・・出力端子
１６・・・リセットスイッチ
１７―１９・・・オペアンプ
５１−５５・・・論理回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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