(57)【要約】【課題】基板上に、ソース電極及びドレイン電極の間に電気信号入力のためのゲート電極を夫々設けてある電界効果型トランジスタにおける半導体装置にあって、入力信号がない場合には電流がオフ動作状態に維持するために、基板との格子不整合による結晶欠陥発生と自発分極・ピエゾ分極による内部電界発生に起因した半導体装置の設計性もしくは制御性を向上させ、デバイス動作の高耐圧化・大電流化・安定動作化・高信頼化が可能なものを提供する。【解決手段】動作活性層と基板との間に結晶欠陥低減のための第一バッファ層と内部電界発生緩和のための第二バッファ層形成と、前記動作活性層としてのキャリア供給層／チャネル層／応力緩和のための単一チャネル、もしくは、前記単一チャネルの複数チャネルを形成してなるヘテロ接合構造を有する半導体装置である。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上にＩＩＩ族窒化物半導体、もしくは、ＩＩ−ＶＩ族化合物半導体を形成し、ソース電極及びドレイン電極の間に信号入力のためのゲート電極を夫々設けてある電界効果型トランジスタにおける半導体装置にあって、動作活性層と基板との間に結晶欠陥低減のための緩衝層（バッファ層）を形成してなる半導体装置。
【請求項２】
前記基板として、サファイア（Ａｌ２Ｏ３）、ＳｉＣ、ＧａＮ、Ｇａ２Ｏ３、ＺｎＯ、Ｓｉ等の種々の単結晶材料を使用する、もしくは、前記単結晶材料を種々の前記単結晶材料の多結晶材料の上に接合形成・一体化した材料を使用する、もしくは、前記単結晶材料を種々の前記単結晶材料の非結晶材料の上に接合形成・一体化した材料を使用する請求項１記載の半導体装置。
【請求項３】
前記動作活性層として、前記ＩＩＩ族窒化物半導体の内、ＧａＮ、ＩｎＮ、もしくは、ＡｌＮからなる混晶化合物半導体、もしくは、前記ＩＩ−ＶＩ族化合物半導体の内、ＺｎＯ、ＺｎＳ、ＺｎＳｅ、ＣｄＯ、ＭｇＯ、ＭｇＺｎＯ、ＭｇＳ、ＭｇＳｅ、もしくは、ＣｄＳからなる混晶化合物半導体にて動作する半導体装置にあって、前記基板の表面ラフネスが１５ｎｍ以下に限定してなる半導体装置にあって、請求項１、または２記載の半導体装置。
【請求項４】
前記ＩＩＩ族窒化物半導体の内、ＧａＮ、ＩｎＮ、もしくはＡｌＮからなる混晶化合物半導体にて動作する半導体装置にあって、前記基板上に、第一バッファ層として、ＧａＮ低温堆積層、ＡｌＧａＮ層、もしくは、ＡｌＮ層、もしくは、前記ＧａＮ低温堆積層と前記ＡｌＧａＮ層もしくは前記ＡｌＮ層の両者を形成し、もしくは、選択横方向成長（ＥＬＯＧ）を形成し、第二バッファ層として、ＩｎＡｌＧａＮ層を含むＧａＮ／ＩｎＡｌＧａＮ／ＡｌＧａＮ層、もしくは、前記ＧａＮ／ＩｎＡｌＧａＮ／ＡｌＧａＮ層の多層構造を形成してなる半導体装置にあって、請求項１、２、または３記載の半導体装置。
【請求項５】
前記ＩＩＩ族窒化物半導体の内、ＧａＮ、ＩｎＮ、もしくはＡｌＮからなる混晶化合物半導体にて動作する半導体装置にあって、第二バッファ層としての前記ＩｎｘＡｌｙＧａｚＮ層に関して、０．０５＜ｘ＜０．１１の範囲にて、ｙ＝４．６６ｘおよびｚ＝１−ｘ−ｙを含む層を形成してなる半導体装置にあって、請求項１、２、３、または４記載の半導体装置。
【請求項６】
前記ＩＩ−ＶＩ族化合物半導体の内、ＺｎＯ、ＺｎＳ、ＺｎＳｅ、ＣｄＯ、ＭｇＯ、ＭｇＺｎＯ、ＭｇＳ、ＭｇＳｅ、もしくはＣｄＳからなる混晶化合物半導体にて動作する半導体装置にあって、前記基板上に、バッファ層として、ＺｎＯ低温堆積層、もしくは、ＣａＦ２層、もしくは前記ＺｎＯ低温堆積層とＣａＦ２層の両者を形成してなる半導体装置にあって、請求項１、２、または３記載の半導体装置。
【請求項７】
前記ＩＩＩ族窒化物半導体におけるＧａＮ、ＩｎＮ、もしくはＡｌＮからなる混晶化合物半導体の内、前記動作活性層としてのキャリア供給層／チャネル層／応力緩和層からなるヘテロ接合構造が、ＡｌＧａＮ／ＧａＮ／ＩｎＧａＮ、もしくは、ＩｎＧａＮ／ＧａＮ／ＡｌＧａＮの単一チャネル、もしくは、前記単一チャネルの複数チャネルを形成してなる半導体装置にあって、請求項１、２、３、４、または５記載の半導体装置。
【請求項８】
前記ＩＩＩ族窒化物半導体におけるＧａＮ、ＩｎＮ、もしくはＡｌＮからなる混晶化合物半導体の内、前記動作活性層としての応力緩和層／キャリア供給層／チャネル層からなるヘテロ接合構造が、ＡｌｘＧａ１−ｘＮ／ＧａＮ／ＩｎｙＧａ１−ｙＮ、もしくは、ＩｎｙＧａ１−ｙＮ／ＧａＮ／ＡｌｘＧａ１−ｘＮに関して、組成比が、０＜ｘ＜０．３及び０＜ｙ＜０．２を有する単一チャネル、もしくは、前記単一チャネルの複数チャネルを形成してなる半導体装置にあって、請求項１、２、３、４、５、または６記載の半導体装置。
【請求項９】
前記ＩＩ−ＶＩ族化合物半導体の内、ＺｎＯ、ＺｎＳ、ＺｎＳｅ、ＣｄＯ、ＭｇＯ、ＭｇＺｎＯ、ＭｇＳ、ＭｇＳｅ、もしくはＣｄＳからなる混晶化合物半導体の内、前記動作活性層としての応力緩和層／キャリア供給層／チャネル層からなるヘテロ接合構造が、ＭｇＺｎＯ／ＭｇＯ／ＭｇＣｄＯ、もしくは、ＭｇＣｄＯ／ＭｇＯ／ＭｇＺｎＯの単一チャネル、もしくは、前記単一チャネルの複数チャネルを形成してなる半導体装置にあって、請求項１、２、３、または６記載の半導体装置。
【請求項１０】
前記ＩＩＩ族窒化物半導体におけるＧａＮ、ＩｎＮ、もしくはＡｌＮからなる混晶化合物半導体の内、前記動作活性層の上にキャップ層として、高純度のＧａＮ、ＩｎＮ、もしくは、ＡｌＮ、もしくは、ｎ型のＧａＮ、ＩｎＮ、もしくは、ＡｌＮ、からなる混晶化合物半導体を形成してなる半導体装置にあって、請求項１、２、３、４、５、７、または８記載の半導体装置。
【請求項１１】
前記ＩＩ−ＶＩ族化合物半導体の内、ＺｎＯ、ＺｎＳ、ＺｎＳｅ、ＣｄＯ、ＭｇＯ、ＭｇＺｎＯ、ＭｇＳ、ＭｇＳｅ、もしくはＣｄＳからなる混晶化合物半導体の内、前記動作活性層の上にキャップ層として、高純度のＭｇＯ、ＭｇＳ、もしくは、ＭｇＳｅ、もしくは、ｎ型のＭｇＯ、ＭｇＳ、もしくは、ＭｇＳｅからなる混晶化合物半導体を形成してなる半導体装置にあって、請求項１、２、３、６、または９記載の半導体装置。
【請求項１２】
前記キャップ層と前記ゲート電極金属膜との間に、ＳｉＯ２、ＳｉＯＮ、もしくは、Ｓｉ３Ｎ４絶縁膜，もしくは、前記化合物半導体、もしくは、前記混晶化合物半導体の高純度膜を形成してなる半導体装置にあって、請求項１、２、３、４、５、６、７、８、９、１０または１１記載の半導体装置。
【請求項１３】
前記基板上に前記ＩＩＩ族窒化物半導体、もしくは、前記ＩＩ−ＶＩ族化合物半導体を形成し、前記ソース電極及び前記ドレイン電極の間に信号入力のためのゲート電極を夫々設けてある電界効果型トランジスタにおける半導体装置にあって、ソース電極とドレイン電極間に、ソース電極、もしくは、ゲート電極と同電位の電界緩和構造、もしくは、前記電界緩和構造を同時に構成した電界緩和構造、もしくは、ゲート電極とドレイン電極間に、ｐ型キャップ層をゲート電極と同電位に電界緩和構造を形成してなる半導体装置にあって、請求項１、２、３、４、５、６、７、８、９、１０、１１、または１２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、  基板上に、ソース電極及びドレイン電極の間に電気信号入力のためのゲート電極を夫々設けてある電界効果型トランジスタにおける半導体装置の高耐圧化・大電流化・安定動作化技術、もしくは、半導体装置の高出力化・高信頼化技術に関する。
【背景の技術】
【０００２】  この種の半導体装置は、基板上に、ソース電極及びドレイン電極の間に電気信号入力のためのゲート電極を夫々設けてある電界効果型トランジスタにおける半導体装置にあって、高耐圧・大電流回路制御を実施する構成となっている。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Ｍ．Ａｂｅ，Ｈ．Ｎａｇａｓａｗａ，Ｓ．Ｐｏｔｔｈａｓｔ，Ｊ．Ｆｅｒｎａｎｄｅｚ，Ｊ．Ｓｃｈｏｒｍａｎｎ，Ｄ．Ａｓ，ａｎｄ  Ｋ．Ｌｉｓｃｈｋａ著、「ＩＥＩＣＥ  Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ．，Ｅ８９−Ｃ」、２００６年発行、第１０５７頁から第１０６３頁
【非特許文献２】Ｓ．Ｎａｋａｚａｗａ，Ｔ．Ｕｅｄａ，Ｋ．Ｉｎｏｕｅ，Ｔ．Ｔａｎａｋａ，Ｈ．Ｉｓｈｉｋａｗａ，ａｎｄ  Ｔ．Ｅｇａｗａ著、「Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｐｈｙｓｉｃｓ  ａｎｄ  Ａｐｐｌｉｃａｔｉｏｎ，Ｊａｐａｎ  Ｓｏｃｉｅｔｙ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ，１２，Ｎｏ．１」、２００６年発行、第１５頁から第１９頁
【非特許文献３】Ｎ．Ｋｏｂａｙａｓｈｉ，Ｋ．Ｋｕｍａｋｕｒａ，Ｔ．Ｎｉｓｈｉｄａ，Ｎ．Ｍａｅｄａ，Ｔ．Ｍａｋｉｍｏｔｏ，ａｎｄ  Ｍ．Ｋａｓｕ著、「ＯＹＯ  ＢＵＴＵＲＩ，Ｖｏｌ．７０，Ｎｏ．５」２００１年発行、第５１３頁から第５２２頁
【発明の概要】
【発明が解決しようとする課題】
【０００４】  上記した半導体装置において電気信号の入力及び出力信号を制御して利用する場合において、デバイス動作の高耐圧化・大電流化・安定動作化・信頼性の向上を図るために、結晶欠陥や不純物の少ない高品質な結晶を実現することが必要である。【０００５】  この目的のためには、欠陥や不純物の少ない高品質な結晶を実現して、高耐圧。大電流動作において、不必要なリーク電流等の寄生効果等を減少させて安定動作を実現出来る半導体装置を構成することが必要である。【０００６】  更に、入力信号がない場合には電流がオフ動作状態に維持される高効率・低損失素子が必要であるが、通常の化合物半導体においては、基板との格子不整合による結晶欠陥発生と自発分極・ピエゾ分極による内部電界発生に起因して半導体装置の設計性もしくは制御性の向上が困難である。【０００７】  本発明は、上記の問題に鑑みてなされたものであり、その目的は、基板上に、ソース電極及びドレイン電極の間に電気信号入力のためのゲート電極を夫々設けてある電界効果型トランジスタにおける半導体装置にあって、デバイス動作の高耐圧化・大電流化・安定動作化・高信頼化が可能なものを提供する点にある。
【課題を解決するための手段】
【０００８】  この目的を達成するための本発明に係る半導体装置の第一の特徴構成は、特許請求の範囲の欄の請求項１、又は２に記載した如く、基板上にＩＩＩ族窒化物半導体、もしくは、ＩＩ−ＶＩ族化合物半導体を形成し、ソース電極及びドレイン電極の間に信号入力のためのゲート電極を夫々設けてある電界効果型トランジスタにおける半導体装置にあって、動作活性層と基板との間に結晶欠陥低減のための緩衝層（バッファ層）を形成してなる構造を有する点にある。【０００９】  同第二の特徴構成は、特許請求の範囲の欄の請求項３、４、５、６に記載した如く、前記基板上にＩＩＩ族窒化物半導体、もしくは、ＩＩ−ＶＩ族化合物半導体を形成し、第一バッファ層と第二バッファ層を形成してなる構造を有する点にある。【００１０】  同第三の特徴構成は、特許請求の範囲の欄の請求項７、８に記載した如く、前記ＩＩＩ族窒化物半導体におけるＧａＮ、ＩｎＮ、もしくはＡｌＮからなる混晶化合物半導体の内、前記動作活性層としてのキャリア供給層／チャネル層／応力緩和層からなるヘテロ接合構造が、ＡｌＧａＮ／ＧａＮ／ＩｎＧａＮ、もしくは、ＩｎＧａＮ／ＧａＮ／ＡｌＧａＮの単一チャネル、もしくは、前記単一チャネルの複数チャネルを形成してなる構造を有する点にある。【００１１】  更に、ＡｌｘＧａ１−ｘＮ／ＧａＮ／ＩｎｙＧａ１−ｙＮ、もしくは、ＩｎｙＧａ１−ｙＮ／ＧａＮ／ＡｌｘＧａ１−ｘＮに関して、組成比が、０＜ｘ＜０．３及び０＜ｙ＜０．２を有する単一チャネル、もしくは、前記単一チャネルの複数チャネルを形成してなる構造を有する点にある。【００１２】  同第四の特徴構成は、特許請求の範囲の欄の請求項９に記載した如く、前記ＩＩ−ＶＩ族化合物半導体の内、ＺｎＯ、ＺｎＳ、ＺｎＳｅ、ＣｄＯ、ＭｇＯ、ＭｇＺｎＯ、ＭｇＳ、ＭｇＳｅ、もしくはＣｄＳからなる混晶化合物半導体の内、前記動作活性層としてのキャリア供給層／チャネル層／応力緩和層からなるヘテロ接合構造が、ＭｇＺｎＯ／ＭｇＯ／ＭｇＣｄＯ、もしくは、ＭｇＣｄＯ／ＭｇＯ／ＭｇＺｎＯの単一チャネル、もしくは、前記単一チャネルの複数チャネルを形成してなる構造を有する点にある。【００１３】  同第五の特徴構成は、特許請求の範囲の欄の請求項１０、１１に記載した如く、前記ＩＩＩ族窒化物半導体、もしくは、前記ＩＩ−ＶＩ族化合物半導体における前記動作活性層の上にギャップ層を形成してなる構造を有する点にある。【００１４】  同第六の特徴構成は、特許請求の範囲の欄の請求項１２に記載した如く、前記キャップ層と前記ゲート電極金属膜との間に、ＳｉＯ２、ＳｉＯＮ、もしくは、Ｓｉ３Ｎ４絶縁膜、もしくは、前記化合物半導体、もしくは、前記混晶化合物半導体の高純度膜、もしくは、ｎ型膜を形成してなる構造を有する点にある。【００１５】  同第七の特徴構成は、特許請求の範囲の欄の請求項１３に記載した如く、前記ソース電極及び前記ドレイン電極の間に信号入力のためのゲート電極を夫々設けてある電界効果型トランジスタにおける半導体装置にあって、ソース電極とドレイン電極間に、ソース電極、もしくは、ゲート電極と同電位の電界緩和構造、もしくは、前記電界緩和構造を同時に構成した電界緩和構造、もしくは、ゲート電極��ドレイン電極間に、ｐ型キャップ層をゲート電極と同電位に電界緩和構造を形成してなる構造を有する点にある。
【発明を実施するための形態】
【００１６】  図１は本発明の係る半導体装置のエピタキシャル結晶構造とデバイス構造の構成を表すものである。
【００１７】  第１の実施の形態は、ＭＯＣＶＤエピタキシャル結晶成長法による結晶成長に先立って、ＳｉＣ基板の表面ラフネスを１５ｎｍ以下に処理した。逆格子空間マップによるエピ表面モホロジー及び構造解析の結果、六方晶の立方晶に対する含有率比が１％以下に抑制できることが知られている。
【００１８】  図２は本発明に係る六方晶比率の基板表面ラフネス依存性を表すものである。
【００１９】  第２の実施の形態は、ＳｉＣ基板に、ＭＯＣＶＤエピタキシャル結晶成長法により、第一バッファ層として、ｎ−ＧａＮ低温堆積層（膜厚０．１μｍ、ドーピング濃度Ｓｉ：５Ｅ１８／ｃｍ３）、ｎ−ＡｌｘＧａ１−ｘＮバッファ層（ｘ＝０．０９，膜厚５０ｎｍ、ドーピング濃度Ｓｉ：５Ｅ１８／ｃｍ３）に引続き、第二バッファ層として、ｎ−ＧａＮ（膜厚０．２μｍ、ドーピング濃度Ｓｉ：５Ｅ１８／ｃｍ３）、ｎ−Ｉｎ０．０９Ａｌ０．３２Ｇａ０．５９Ｎ（膜厚５０ｎｍ，ドーピング濃度Ｓｉ：５Ｅ１８／ｃｍ３），ｎ−ＧａＮ（膜厚０．２μｍ、ドーピング濃度Ｓｉ：５Ｅ１８／ｃｍ３）を順次成長した。
【００２０】  ＩｎＡｌＧａＮにおけるＩｎ組成が０．０８以上（Ａｌ組成０．３７以上）の場合に発生する分極が、バリア層Ａｌ０．２６Ｇａ０．７４Ｎにおける０．０５２Ｃ／ｍ２より大きくなる。
【００２１】  Ｉｎ０．０９Ａｌ０．３２Ｇａ０．５９Ｎ層は、Ａｌ０．２６Ｇａ０．７４Ｎ層に対するＩｎｘＡｌｙＧａｚＮ層の組成比に関して、０．０５＜ｘ＜０．１１の範囲にて、格子不整合による結晶欠陥発生と自発分極・ピエゾ分極による内部電界発生を緩和しＩｎＡｌＧａＮ／ＡｌＧａＮヘテロ接合に起因する接合障壁を低下できることが知られている。
【００２２】  図３は本発明に係るＩｎＡｌＧａＮに関する分極のＩｎ組成依存性を表すものである。
【００２３】  第３の実施の形態は、前記第一バッファ層と前記第二バッファ層に引続き、動作活性層の内のｉ−ＧａＮチャネル層（膜厚２００ｎｍ、アンドープ濃度＜１Ｅ１６／ｃｍ３）、ｎ−ＡｌｘＧａ１−ｘＮキャリア供給層（ｘ＝０．２５，膜厚３０ｎｍ、ドーピング濃度Ｓｉ：１Ｅ１８／ｃｍ３）、ｎ−ＧａＮキャップ層（膜厚５ｎｍ、ドーピング濃度Ｓｉ：１Ｅ１７／ｃｍ３）、を順次成長した。
【００２４】  第４の実施の形態は、デバイス構造作製に関しては、エピ層表面上のオーミック型のソース電極とドレイン電極、次いで、ショットキ型のゲート電極を形成した。
【００２５】  第５の実施の形態は、動作活性層としてのキャリア供給層／チャネル層／応力緩和層からなるヘテロ接合構造が、ＡｌＧａＮ／ＧａＮ／ＩｎＧａＮ、もしくは、ＩｎＧａＮ／ＧａＮ／ＡｌＧａＮの単一チャネルにおける引っ張り歪、もしくは、圧縮歪に起因する自発分極及びピエゾ分極に関するヘテロ界面における分極電界はよく知られている。
【００２６】  図４は本発明に係るＡｌＧａＮ／ＧａＮとＩｎＧａＮ／ＧａＮヘテロ構造界面における電界強度の組成比依存性を表すものである。
【００２７】  ヘテロ構造界面における分極電界強度Ｅは、Ｅ＝ＥＰＥ（ｐｉｅｚｏ）＋ＥＳＰ（ｓｐｏｎｔａｎｅｏｕｓ）で表される。
ＡｌｘＧａ１−ｘＮ／ＧａＮでは、ｘ＜０．３において、ＥＰＥ（ｐｉｅｚｏ）＜＋１．４、ＥＳＰ（ｓｐｏｎｔａｎｅｏｕｓ）＜＋１．８でありＥ＜３．２ＭＶ／ｃｍとなる。
【００２８】  又、ＩｎｙＧａ１−ｙＮ／ＧａＮでは、ｙ＜０．２において、ＥＰＥ（ｐｉｅｚｏ）＜−３．４、ＥＳＰ（ｓｐｏｎｔａｎｅｏｕｓ）＜＋０．２でありＥ＜−３．２  ＭＶ／ｃｍとなる。ＡｌｘＧａＮ１−ｘ／ＧａＮ／ＩｎｙＧａ１−ｙＮヘテロ構造に関して、組成比が、ｘ＜０．３及びｙ＜０．３においてノーマリオフ動作が実現出来る事を確認した。
【００２９】  第６の実施の形態は、オーミック型のＴｉ／Ａｌ蒸着膜でソース電極とドレイン電極を形成、ショットキ型のＮｉ／Ａｕ蒸着膜でゲート電極を形成、引き続いて、ゲート電極と同電位の電界緩和構造Ａ（図５）形成して電界緩和効果・高耐圧性能がある事を実証した。
【００３０】  又、ｐ型キャップ層をゲート電極と同電位に電界緩和構造Ｂ（図６）を形成して電界緩和効果・高耐圧性能が実現できる事を実証した。図５−６は、本発明が係る電界緩和構造のデバイス構造を表すものである。
【図面の簡単な説明】
【００３１】
【図１】本発明に係る半導体装置のエピタキシャル結晶構造とデバイス構造の構成
【図２】本発明に係る六方晶比率の基板表面ラフネス依存性
【図３】本発明に係るＩｎＡｌＧａＮに関する分極のＩｎ組成依存性
【図４】本発明に係るＡｌＧａＮ／ＧａＮとＩｎＧａＮ／ＧａＮヘテロ構造界面における電界強度の組成比依存性
【図５】本発明に係る本発明が係る電界緩和構造Ａのデバイス構造
【図６】本発明に係る本発明が係る電界緩和構造Ｂのデバイス構造
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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