(57)【要約】【課題】拡散の遅い元素であっても表層デバイス領域からゲッタリング層へ速やかに移動させることで表層不純物濃度を十分に低減できる、半導体デバイスの作製用基板としてのシリコンウェーハを提供する。【解決手段】半導体デバイスの作製用基板としてのシリコンウェーハ１は、単結晶シリコン層１１とその単結晶シリコン層１１の裏面全面に接合された多結晶シリコン層１２との２層構造である。単結晶シリコン層１１は、半導体デバイスが作製されるデバイス作製層であり、半導体デバイスを作製できる必要十分な厚さ、具体的には１００μｍ以下の厚さ（例えば１０μｍ）を有している。多結晶シリコン層１２は、単結晶シリコン層１１に含まれた重金属不純物（Ｍｏ、Ｗ、Ｆｅ等）等の汚染不純物を捕獲する不純物ゲッタリング層である。多結晶シリコン層１２は、単結晶シリコン層１１よりも圧倒的に厚くなっており、具体的には、１００μｍ以上の厚さを有している。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体デバイスの作製用基板であるシリコンウェーハであって、
前記シリコンウェーハは単結晶シリコン層とその単結晶シリコン層の裏面全面に接合された多結晶シリコン層との２層構造であり、
前記単結晶シリコン層は、１００μｍ以下の厚さであり、且つデバイス作製層として用いられ、
前記多結晶シリコン層は、１００μｍ以上の厚さであり、且つ前記単結晶シリコン層中の汚染不純物を捕獲する不純物ゲッタリング層として用いられることを特徴とするシリコンウェーハ。
【請求項２】
前記多結晶シリコン層の抵抗率は１０００Ωｃｍ以下であることを特徴とする請求項１に記載のシリコンウェーハ。
【請求項３】
単結晶シリコンウェーハと多結晶シリコンウェーハとを準備してそれらを直接接合する工程を経て、デバイス作製層として用いられる１００μｍ以下の厚さの単結晶シリコン層と、前記単結晶シリコン層中の汚染不純物を捕獲する不純物ゲッタリング層として用いられる１００μｍ以上の厚さの多結晶シリコン層との２層構造を有した、半導体デバイスの作製用基板であるシリコンウェーハを製造することを特徴とするシリコンウェーハの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの作製用基板であるシリコンウェーハ及びその製造方法に関し、特に有害不純物を除去する方法であるゲッタリング技術に関する。
【背景技術】
【０００２】
半導体集積回路等のデバイスの高密度化、高集積化に伴い、デバイス動作の安定化が頓に望まれてきている。特にリーク電流や酸化膜耐圧等の特性値改善は重要な課題である。
【０００３】
しかるに半導体集積回路の製造工程において、望まれざる重金属、例えばＣｕ、Ｆｅ、Ｎｉといった不純物に汚染される可能性が現在においても否定できていない。これらの重金属不純物はシリコン単結晶中に固溶、あるいは析出した状態で、前述のリーク電流や酸化膜耐圧特性を著しく劣化させることが広く知られている。
【０００４】
これらの重金属不純物を除去する方法であるゲッタリング技術は多岐に渡って世に知られている。そのいずれの方法も、それぞれ異なる特徴を有し、除去可能な元素やその適用可能範囲といったものが存在する。そのため、作製するデバイスの種類やその作製方法によって、最適なゲッタリング技術を持ったウェーハを使用する必要がある。
【０００５】
その中で、Ｐｏｌｙ−Ｓｉ  Ｂａｃｋ  Ｓｅａｌ（ＰＢＳ）法は、古くから用いられているゲッタリング手法の一つである。このＰＢＳは、ＥＧ法（Ｅｘｔｅｒｎａｌ  Ｇｅｔｔｅｒｉｎｇ）に分類されるゲッタリング手法であり、シリコン単結晶ウェーハの裏面に多結晶シリコン層を形成し、その多結晶粒界の歪みに汚染不純物を捕獲する方法である。ＰＢＳ法は、それまでによく用いられていたＢａｃｋ−Ｓｉｄｅ  Ｄａｍａｇｅ（ＢＳＤ）法に比べ、デバイス作製工程などに用いられる熱処理を経ても能力が大きく低下しないことから、あらゆる局面で用いられていた。それは、多結晶シリコン層の持つ高濃度固溶度という特徴と、結晶粒界がもたらす不純物析出促進という特徴の２つの異なる要素を併せ持っているからである。
【０００６】
また、ＰＢＳ法に関連して、従来、表面に素子が形成させる半導体基板の裏面にボロンドープポリシリコン膜を形成し、熱処理により、半導体基板中の汚染物質をこのボロンドープポリシリコン膜中に偏析させる発明の提案もある（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平５−２０６１４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、ＰＢＳ法には大きな欠点がある。それは、ゲッタリング層としての多結晶シリコン層をウェーハの裏面に配置して用いていることから、デバイス層を形成する表層部から裏面まで、除去対象不純物を長距離拡散させる必要があることである。この特徴は、従来しばしば問題となっていたＣｕやＮｉのような高速拡散種では問題にならない特徴であったが、昨今問題となっている拡散の遅い元素、例えば、ＭｏやＷなどでは、決して容認できない問題であった。
【０００９】
本発明は、上記問題に鑑みてなされたもので、拡散の遅い元素であっても、表層デバイス領域からゲッタリング層へ速やかに移動させることで、表層不純物濃度を十分に低減できる、半導体デバイスの作製用基板としてのシリコンウェーハ及びその製造方法を提供することを課題とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明は、半導体デバイスの作製用基板であるシリコンウェーハであって、
前記シリコンウェーハは単結晶シリコン層とその単結晶シリコン層の裏面全面に接合された多結晶シリコン層との２層構造であり、
前記単結晶シリコン層は、１００μｍ以下の厚さであり、且つデバイス作製層として用いられ、
前記多結晶シリコン層は、１００μｍ以上の厚さであり、且つ前記単結晶シリコン層中の汚染不純物を捕獲する不純物ゲッタリング層として用いられることを特徴とする。
【００１１】
ＰＢＳ法では、上記のようにシリコン単結晶ウェーハの裏面にそのウェーハよりも圧倒的に薄い多結晶シリコン層（不純物ゲッタリング層）を形成している。これに対し、本発明では、デバイス作製層としての単結晶シリコン層と不純物ゲッタリング層としての多結晶シリコン層の厚さの大小関係を、ＰＢＳ法のそれとは反対にしている。すなわち、本発明のシリコンウェーハは、１００μｍ以上の厚さの多結晶シリコン層を不純物ゲッタリング層とし、その多結晶シリコン層の表面に、多結晶シリコン層よりも薄い（つまり１００μｍ以下の）単結晶シリコン層をデバイス作製層として配置した２層構造となっている。よって、本発明の多結晶シリコン層は、従来のＰＢＳに比べて圧倒的に厚くなっているので、高いゲッタリング能力を発揮することができる。また、本発明では、デバイス作製層としての単結晶シリコン層は、作製するデバイスの構成要件を満たす厚さだけあれば良いとの考えのもと、多結晶シリコン層よりも薄い１００μｍ以下の厚さとなっている。このように、単結晶シリコン層の厚さを１００μｍ以下とすることで、多結晶シリコン層までの汚染不純物の移動距離を短くでき、結果、単結晶シリコン層中の汚染不純物を速やかに多結晶シリコン層に移動させることができる。また、多結晶シリコン層は厚くなっているので、シリコンウェーハの裏面（多結晶シリコン層側）から侵入した汚染不純物が単結晶シリコン層まで移動してしまうのを抑制できる。以上より、本発明のシリコンウェーハは表層不純物濃度を十分に低減できる良質なウェーハである。
【００１２】
また、本発明において、前記多結晶シリコン層の抵抗率は１０００Ωｃｍ以下であるとするのが好ましい。
【００１３】
特許文献１で示されるように、多結晶シリコン層の持つ高いゲッタリング能力は、ドーパントの高濃度添加によりさらに促進される。多結晶シリコン層の抵抗率を１０００Ωｃｍ以下とすることで、その抵抗率にするために添加したドーパントの作用によって、多結晶シリコン層のゲッタリング能力を促進できる。
【００１４】
本発明は、単結晶シリコンウェーハと多結晶シリコンウェーハとを準備してそれらを直接接合する工程を経て、デバイス作製層として用いられる１００μｍ以下の厚さの単結晶シリコン層と、前記単結晶シリコン層中の汚染不純物を捕獲する不純物ゲッタリング層として用いられる１００μｍ以上の厚さの多結晶シリコン層との２層構造を有した、半導体デバイスの作製用基板であるシリコンウェーハを製造することを特徴とする。
【００１５】
本発明の製造方法によれば、上記単結晶シリコン層のもととなる単結晶シリコンウェーハと、上記多結晶シリコン層のもととなる多結晶シリコンウェーハを予め準備しておいて、それらを直接接合（間に他の層（ＳＯＩ構造における絶縁層など）を介在させないで接合）する工程を経て、本発明のシリコンウェーハを製造する。これにより、単結晶シリコン層と多結晶シリコン層との２層構造のシリコンウェーハを簡便に得ることができ、そのシリコンウェーハでは、上述したように、拡散の遅い元素であっても、表層デバイス領域からゲッタリング層へ速やかに移動させることができ、表層不純物濃度を十分に低減できる。
【図面の簡単な説明】
【００１６】
【図１】シリコンウェーハ１の断面図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施形態を説明する。図１は、本実施形態のシリコンウェーハ１の断面図を示している。図１のシリコンウェーハ１は、バイポーラトランジスタ、ＣＭＯＳ、集積回路等の半導体デバイスの作製用基板であり、単結晶シリコン層１１とその単結晶シリコン層１１の裏面全面に接合された多結晶シリコン層１２との２層構造である。
【００１８】
単結晶シリコン層１１は、半導体デバイスが作製されるデバイス作製層である。その単結晶シリコン層１１は、半導体デバイスの構成要件を満たす厚さだけ用意すれば良いとの考えのもと、多結晶シリコン層１２よりも圧倒的に薄い層であり、具体的には、１００μｍ以下の厚さを有している。単結晶シリコン層１１の厚さは、１００μｍ以下であれば特に限定されないが、所望の半導体デバイスを作製できる必要十分な厚さ（例えば１０μｍ）を有する。また、単結晶シリコン層１１の抵抗率、導電型（Ｐ型又はＮ型）、結晶方位は、作製する半導体デバイスの種類等を考慮して適宜設定される。
【００１９】
多結晶シリコン層１２は、単結晶シリコン層１１に含まれた重金属不純物（Ｍｏ、Ｗ、Ｆｅ等）等の汚染不純物や、シリコンウェーハ１の裏面、つまり多結晶シリコン層１２の裏面から侵入した汚染不純物を捕獲する不純物ゲッタリング層である。その多結晶シリコン層１２は、単結晶シリコン層１１よりも圧倒的に厚くなっており、具体的には、１００μｍ以上の厚さを有している。多結晶シリコン層１２の厚さは１００μｍ以上であれば特に限定されないが、例えば、シリコンウェーハ１の直径に応じた厚さ、具体的にはシリコンウェーハ１が６インチの場合には６７５μｍの厚さ、８インチの場合には７２５μｍの厚さとすることができる。
【００２０】
なお、多結晶シリコン層の持つ高いゲッタリング能力は、ドーパントの高濃度添加によってさらに促進されることが知られている。例えば、上記特許文献１では、ボロン濃度を１０２０ａｔｏｍｓ／ｃｍ３以上添加した裏面多結晶シリコン層に強いゲッタリング効果があることが示されている。しかし、この特許文献１では、不純物ゲッタリング層厚（多結晶シリコン層厚）が１μｍ以下の薄い層であるため、多結晶シリコン層の持つ強いゲッタリング能力だけでは不十分なところを高濃度ボロン添加で補ったと考えることができる。
【００２１】
これに対し、本発明では、多結晶シリコン層の能力を極限まで生かすために、基板全体の広い領域を不純物ゲッタリング層として用いる構造にしており、あえてドーパントの添加などで、さらに能力を高めなくとも十分な効果を発揮できる。しかるに、ドーパントを添加すればするほど、能力が高まることも事実であり、その意味でドーパント添加を拒む理由はなく、高濃度添加できるのであれば、それを積極的に用いても構わない。そこで、図１の多結晶シリコン層１２は、抵抗率で１０００Ωｃｍ以下となるよう、ドーパントを任意の量で添加して用いることにする。添加するドーパントとしては、特許文献１のようにボロンでも良いし、ボロン以外のドーパント（例えばリン）でも良い。これによって、添加したドーパントにより多結晶シリコン層１２のゲッタリング能力を促進できる。
【００２２】
以上のように、単結晶シリコン層１１と多結晶シリコン層１２の２層構造を持つシリコンウェーハ１は、半導体デバイスが表層側の単結晶シリコン層１１に作製され、基板としている多結晶シリコン層１２が全てゲッタリング層として用いられる構造を有している。そのため、従来のＰＢＳとはゲッタリング層厚が比べものにならず、高いゲッタリング能力を発揮する。なお、酸素析出物を基板全体に形成することでゲッタリング効果を持たせるＩｎｔｅｒｎａｌ  Ｇｅｔｔｅｒｉｎｇ（ＩＧ）や、高濃度ボロン添加基板によるゲッタリング手法など、広いゲッタリング領域を持っている構造のウェーハは他にもある。しかし、多結晶シリコン層１２の持つゲッタリング能力は、従来のＰＢＳのような数μｍ厚でもＩＧ法や高濃度ボロン添加基板とゲッタリング能力を比較できていたことからもわかるように、計り知れないものとなる。つまり、単位領域当たりのゲッタリング能力が他の手法より格段に高い多結晶シリコン層１２のゲッタリング領域を極限まで拡げた構造が本発明であり、絶大な効果を発揮する。
【００２３】
なお、特開２０００−３６５８４号公報には、厚さが０．１ｍｍ以上（＝１００μｍ以上）の多結晶シリコン基板と、その多結晶シリコン基板に接合され厚さが１５μｍ以下の単結晶シリコン層とを備え、その単結晶シリコン層上に集積回路が作製された構造体が開示されている。しかし、特開２０００−３６５８４号公報の発明では、高周波の集積回路が形成される基板の抵抗率が低いと不具合が発生するという問題に鑑みて、高周波の集積回路用の構造体を改善することを課題としており（段落０００２〜０００８）、本発明の課題、つまり半導体デバイスが作製される表層の不純物濃度を十分に低減できるシリコンウェーハを提供することとは異なっている。特開２０００−３６５８４号公報の発明では、上記課題を解決するために、高抵抗率の多結晶シリコン基板、具体的には抵抗率が１０００Ωｃｍ以上の多結晶シリコン基板を採用しており、その多結晶シリコン基板と図１の多結晶シリコン層１２とは、構成（抵抗率）及び用途において異なっている。よって、特開２０００−３６５８４号公報に開示の構造体は、本発明のシリコンウェーハとは異なる。
【００２４】
また、特開２０００−３６５８４号公報の段落００１０には「・・・多結晶基板は高抵抗率でこの高抵抗率は単結晶基板よりも汚染による影響をはるかに受けづらい」と記載されている。よって、特開２０００−３６５８４号公報の発明を、汚染不純物を積極的に捕獲する（つまり、多結晶シリコン層を積極的に不純物で汚染させる）ゲッタリング技術に適用又は応用しようとする動機も起きないと考える。
【００２５】
次に、図１のシリコンウェーハ１の製造方法を説明する。先ず、多結晶シリコン層１２としての多結晶シリコンウェーハを準備する。その多結晶シリコンウェーハは、従来のＰＢＳに比べて厚い構造を持っているため、ＰＢＳで用いた何らかの多結晶層堆積法（ＣＶＤ法など）で得るのは困難であるが、多結晶インゴットをスライスし、鏡面研磨することで容易に得られる。多結晶シリコンウェーハを得るまでの工程（多結晶シリコンインゴットの製造及びスライス、スライスしたウェーハの鏡面研磨）は、単結晶シリコンウェーハを製造する工程とほぼ同一でよい。多結晶シリコンインゴットはＦＺ法の原料棒を用いることができるので、ＦＺ法やＣＺ法における単結晶インゴット引き上げの工程を省略でき、安価に多結晶シリコンウェーハを製造できる。
【００２６】
こうして得られた多結晶シリコンウェーハ上に、デバイス作製に必要十分な単結晶シリコン層（図１の単結晶シリコン層１１）を形成する。この形成法はいくつか考えられるが、例えば、単結晶シリコンウェーハを準備し、この単結晶シリコンウェーハを多結晶シリコンウェーハに重ね、高温で熱処理することにより接合させた後、必要な単結晶厚（１００μｍ以下の厚さ）まで研磨する方法は有効である。または、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、多結晶シリコンウェーハ上に単結晶シリコン層を形成しても良い。以上の工程を経て、図１のシリコンウェーハ１が得られる。
【００２７】
以上説明したように、本実施形態のシリコンウェーハ１によれば、厚さが１００μｍ以下、抵抗率が１０００Ωｃｍ以下の多結晶シリコン層１２を不純物ゲッタリング層として用いているので、単結晶シリコン層１１に含まれた汚染不純物（ＭＯ、Ｗ、Ｆｅ等）を効果的に多結晶シリコン層１２で捕獲することができる。結果、デバイス作製層として用いられる単結晶シリコン層１１における不純物濃度を十分に低減した、良質なデバイス作製用基板を得ることができる。
【実施例】
【００２８】
以下、本発明の実施例及び比較例を挙げて具体的に説明するが、本発明はこれらに限定されるものではない。
【００２９】
（比較例１）
ＦＺ法により、直径６インチ、方位＜１００＞の結晶棒を、引き上げ速度２ｍｍ／分で引き上げた。この結晶棒を加工して２枚の基板ウェーハとした。これら２枚の基板ウェーハは、それぞれ厚さ６７５μｍ、抵抗率が１０Ωｃｍの単結晶シリコンウェーハである。それら２枚を重ね合わせ、１３００℃／１時間の熱処理を施して、２枚の単結晶ウェーハを直接接合して、単結晶層／単結晶層の２層構造を持つ１枚のウェーハを作製後、一方の単結晶層側を残厚１０μｍまで研磨した。このウェーハ表面（１０μｍ厚の単結晶層側の表面）に拡散が遅い元素として１×１０１２ｃｍ−２のＦｅを塗布した後、ウェーハを２群に分け、１群は１０００℃／１時間の拡散熱処理のみを施し、室温まで冷却した。これに対し、残る１群は１０００℃／１時間の拡散熱処理に続き、６００℃／２０分の捕獲熱処理を行い、室温まで冷却した。この２群のウェーハのバルクに残存しているＦｅ濃度をＤＬＴＳ（Ｄｅｅｐ  Ｌｅｖｅｌ  Ｔｒａｎｓｉｅｎｔ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）法により測定したところ、両群のウェーハとも約１×１０１３ｃｍ−３の値を得た。このように、単結晶シリコン層を不純物ゲッタリング層として用いたとしてもほとんどゲッタリング効果が得られないという結果となった。
【００３０】
（比較例２）
ＦＺ法により、直径６インチ、方位＜１００＞の結晶棒を、引き上げ速度２ｍｍ／分で引き上げた。この結晶棒を加工して基板ウェーハとした。この基板ウェーハは、厚さ６７５μｍ、抵抗率が１０Ωｃｍの単結晶シリコンウェーハである。その基板ウェーハの裏面に多結晶シリコン層をＣＶＤ法にて１μｍ厚で形成した。このウェーハ表面に１×１０１２ｃｍ−２のＦｅを塗布した後、１０００℃／１時間の拡散熱処理に続き、６００℃／２０分の捕獲熱処理を行い、室温まで冷却した。このウェーハのバルクに残存しているＦｅ濃度をＤＬＴＳ法により測定したところ、約７×１０１１ｃｍ−３の値を得た。これは、比較例１に示す残留Ｆｅ濃度よりも低く、裏面多結晶シリコン層の持つ強いゲッタリング効果が示された。
【００３１】
（実施例）
ＦＺ法により、直径６インチ、方位＜１００＞の結晶棒を、引き上げ速度２ｍｍ／分で引き上げ、できたインゴットを加工して単結晶シリコンウェーハを作製した。この単結晶シリコンウェーハは、厚さ６７５μｍ、抵抗率が１０Ωｃｍである。一方、抵抗率１０Ωｃｍの多結晶シリコンインゴットをスライスし、表面研磨することで、厚さ６７５μｍの多結晶シリコンウェーハを作製した。この単結晶シリコンウェーハと多結晶シリコンウェーハの２枚を重ね合わせ、１３００℃／１時間の熱処理を施して、２枚のウェーハを直接接合して、単結晶層/多結晶層の２層構造を持つ１枚のウェーハを作製後、単結晶層側を残厚１０μｍまで研磨した。このウェーハ表面（単結晶層側の表面）に１×１０１２ｃｍ−２のＦｅを塗布した後、１０００℃／１時間の拡散熱処理に続き、６００℃／２０分の捕獲熱処理を行い、室温まで冷却した。このウェーハのバルクに残存しているＦｅ濃度をＤＬＴＳ法により測定したところ、ＤＬＴＳの検出下限値となる約１×１０１０ｃｍ−３以下の値が得られ、比較例２で示すＰＢＳよりはるかに強いゲッタリング能力を持つことが示された。
【００３２】
なお、本発明は上記実施形態に限定されるものではない。上記形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、かつ同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。例えば、実施例では、単結晶層／多結晶層の２層構造形成に直接接合法を用いているが、他の方法（例えば、多結晶シリコンウェーハ上にＣＶＤ法で単結晶シリコン層を形成）にも同様な効果を有するため本発明の技術的範囲に包含される。
【符号の説明】
【００３３】
１  シリコンウェーハ
１１  単結晶シリコン層
１２  多結晶シリコン層
【図１】
2015088698.tif 000003