(57)【要約】【課題】電源のオン／オフ制御なしに安定してＰＵＦ−ＩＤを生成可能なＳＲＡＭを提供する。【解決手段】複数の書込みポートを備えるＳＲＡＭにおいて、各書込みポートに対応し、１つのメモリセルに対する書き込みを指定する複数のワード線を備え、そのうちの少なくとも２本のワード線（ＡＷＬ，ＢＷＬ）のネゲートタイミングを同期させる。当該メモリセルに対する異なる値の書き込みの同時性が保証されるので、そのようなメモリセルを多数用いることにより、電源を制御することなくＰＵＦ−ＩＤを安定して生成することができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
メモリセルと前記メモリセルにデータを書き込むための複数の書込みポートを備える半導体メモリにおいて、前記複数の書込みポートのそれぞれに対応し、前記メモリセルに対する書き込みを指定する、複数のワード線を備え、前記複数のワード線のうちの少なくとも２本のワード線のネゲートタイミングを同期させるための制御を可能に構成される、半導体メモリ。
【請求項２】
請求項１において、通常動作モードとＰＵＦ−ＩＤ生成モードとを有し、
前記通常動作モードでは、前記複数の書込みポートから前記メモリセルへのデータの書き込みを、互いに非同期で実行可能であり、
前記ＰＵＦ−ＩＤ生成モードでは、前記２本のワード線のネゲートタイミングを同期させる制御を実行可能に構成される、半導体メモリ。
【請求項３】
請求項２において、前記複数の書込みポートのそれぞれに通常動作クロックが入力され、さらにＰＵＦ−ＩＤ生成クロックが入力され、
前記通常動作モードでは、前記複数の書込みポートから前記メモリセルへのデータの書き込みは、前記それぞれの通常動作クロックにそれぞれ同期して制御可能に構成され、
前記ＰＵＦ−ＩＤ生成モードでは、前記２本のワード線は、共に前記ＰＵＦ−ＩＤ生成クロックに同期して制御可能に構成される、半導体メモリ。
【請求項４】
請求項２において、前記複数の書込みポートのそれぞれにアドレスと制御信号が入力され、
前記通常動作モードでは、前記２本のワード線は、前記複数の書込みポートのうちそれぞれ対応する書込みポートに入力されるアドレスと制御信号に基づいて制御可能に構成され、
前記ＰＵＦ−ＩＤ生成モードでは、前記２本のワード線は、共に、前記複数の書込みポートのうち１つの書込みポートに入力されるアドレスと制御信号に基づいて制御可能に構成される、半導体メモリ。
【請求項５】
請求項４において、前記ＰＵＦ−ＩＤ生成モードで、前記２本のワード線を互いに短絡するスイッチを備える、半導体メモリ。
【請求項６】
請求項４において、前記２本のワード線に対応する２つの書込みポートは、それぞれに入力されるアドレスをデコードするアドレスデコーダと、前記通常動作モードで前記アドレスデコーダの出力に基づいて前記２本のワード線のうち対応するワード線を駆動する駆動回路とをそれぞれ備え、
前記ＰＵＦ−ＩＤ生成モードで、一方のアドレスデコーダのデコード結果を他方のアドレスデコーダのデコード結果によって置換する切替え回路を備える、半導体メモリ。
【請求項７】
請求項６において、前記２本のワード線に対応する２つの書込みポートのそれぞれが備える前記アドレスデコーダは、入力されるアドレスをデコードするプリデコード回路と、前記プリデコード回路のプリデコード結果が入力され、対応するワード線を制御するための信号を生成可能なポストデコード回路とを含んで構成され、
前記切替え回路は、前記通常動作モードでは、前記プリデコード回路のプリデコード結果を対応するポストデコード回路に入力し、前記ＰＵＦ−ＩＤ生成モードでは、一方のアドレスデコーダのプリデコード結果を対応するポストデコード回路と、他方のアドレスデコーダのポストデコード回路とに共に入力可能に構成される、半導体メモリ。
【請求項８】
請求項２において、前記複数の書込みポートのそれぞれに書込みデータが入力され、
前記通常動作モードでは、前記複数の書込みポートから前記メモリセルへは、前記それぞれの書込みデータを書込み可能に構成され、
前記ＰＵＦ−ＩＤ生成モードで、前記複数の書込みポートのうち前記２本のワード線に対応する２つの書込みポートに対して、それぞれに対応して入力される書込みデータに代えて、互いにビット反転されたデータを入力可能な、書込みデータ切替え回路をさらに備える、半導体メモリ。
【請求項９】
第１アドレスが入力される第１ポートと、第２アドレスが入力される第２ポートと、複数のメモリセルを含むメモリアレイを備える半導体メモリであって、
前記複数のメモリセルのそれぞれは、第１スイッチと第２スイッチと記憶素子とを備え、第１ワード線と第２ワード線と第１ビット線と第２ビット線とに接続され、前記第１スイッチは前記第１ワード線がアサートされたときに前記第１ビット線の信号を前記記憶素子へ転送し、前記第２スイッチは前記第２ワード線がアサートされたときに前記第２ビット線の信号を前記記憶素子へ転送可能に構成され、
同一メモリセルに接続される第１ワード線と第２ワード線が共にアサートされた後、前記第１ワード線のネゲートタイミングと前記第２ワード線のネゲートタイミングとを同期させるための制御を可能に構成される、半導体メモリ。
【請求項１０】
請求項９において、生成指示信号が入力され、前記生成指示信号がアサートされているとき、前記第１ワード線のネゲートタイミングと前記第２ワード線のネゲートタイミングとを同期させるための制御を実行可能に構成される、半導体メモリ。
【請求項１１】
請求項１０において、前記第１ポートにさらに第１クロックが入力され、前記第２ポートにさらに第２クロックが入力され、さらに第３クロックが入力され、
前記生成指示信号がアサートされていないとき、前記第１ポートは前記第１クロックに同期して動作して前記第１ワード線をアサートしネゲートする制御を行い、前記第２ポートは前記第２クロックに同期して動作して前記第２ワード線をアサートしネゲートする制御を行い、
前記生成指示信号がアサートされているとき、前記第１ポートと前記第２ポートは共に前記第３クロックに同期して動作して、前記第１ワード線と前記第２ワード線のそれぞれをアサートしネゲートする制御を実行可能に構成される、半導体メモリ。
【請求項１２】
請求項１０において、前記第１ポートは第１駆動回路を含み、前記第２ポートは第２駆動回路を含み、
前記生成指示信号がアサートされていないとき、前記第１ワード線は前記第１駆動回路によって駆動され、前記第２ワード線は前記第２駆動回路によって駆動され、
前記生成指示信号がアサートされているとき、前記第１ワード線と前記第２ワード線は、共に前記第１駆動回路によって駆動される、半導体メモリ。
【請求項１３】
請求項１０において、前記第１ポートは第１制御回路と第１駆動回路とを含み、前記第２ポートは第２制御回路と第２駆動回路とを含み、
前記生成指示信号がアサートされていないとき、前記第１制御回路は前記第１アドレスをデコードした第１デコード結果を前記第１駆動回路に供給し、前記第１駆動回路は前記第１デコード結果に基づいて前記第１ワード線を駆動し、前記第２制御回路は前記第２アドレスをデコードした第２デコード結果を前記第２駆動回路に供給し、前記第２駆動回路は前記第２デコード結果に基づいて前記第２ワード線を駆動し、
前記生成指示信号がアサートされているとき、前記第１制御回路は前記第１アドレスをデコードした第１デコード結果を前記第１駆動回路と前記第２駆動回路に供給し、前記第１駆動回路は前記第１デコード結果に基づいて前記第１ワード線を駆動し、前記第２駆動回路は前記第１デコード結果に基づいて前記第２ワード線を駆動する、半導体メモリ。
【請求項１４】
請求項１３において、前記第１制御回路は、前記第１アドレスをプリデコードして第１プリデコード結果を出力する第１プリデコード回路と、前記第１駆動回路を駆動する第１ポストデコード回路とを含み、前記第２制御回路は、前記第２アドレスをプリデコードして第２プリデコード結果を出力する第２プリデコード回路と、前記第２駆動回路を駆動する第２ポストデコード回路とを含み、
前記生成指示信号がアサートされていないとき、前記第１プリデコード結果は前記第１ポストデコード回路に供給され、前記第２プリデコード結果は前記第２ポストデコード回路に供給され、
前記生成指示信号がアサートされているとき、前記第１プリデコード結果は、前記第１ポストデコード回路と前記第２ポストデコード回路とに供給される、半導体メモリ。
【請求項１５】
請求項１０において、前記第１ポートに第１書込みデータが入力され、前記第２ポートに第２書込みデータが入力され、
前記第１ポートから前記メモリセルへは前記第１書込みデータを書込み可能であり、前記第２ポートから前記メモリセルへは前記第２書込みデータを書込み可能に構成され、
前記ＰＵＦ−ＩＤ生成モードで、前記第１書込みデータを所定のビット列に固定し、前記第２書込みデータを前記所定のビット列の各ビットの値を反転したビット列に固定する、書込みデータ生成回路をさらに備える、半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリに関し、特に物理的に複製不可能な関数を生成可能なマルチポートＳＲＡＭ（Static Random Access Memory）に好適に利用できるものである。
【背景技術】
【０００２】
マイコンなどのＬＳＩ（Large Scale Integrated circuit）への不正なアクセス、不正な模造品、その他、セキュリティを脅かす様々な攻撃が報告されている。このような攻撃から、マイコンなどのＬＳＩ、及びそれを搭載したシステムを守るため、物理的に複製不可能な関数を利用した、デバイス固有の識別子ＰＵＦ−ＩＤ（Physically Unclonable Function IDentification）を用いるセキュリティ技術が開発されている。
【０００３】
特許文献１には、メモリを使ってＰＵＦ−ＩＤを生成する技術、及び、メモリを使って生成したＰＵＦにより、物理的攻撃に対する耐性を高める技術が開示されている。１つ若しくは複数のメモリの、多数のメモリ位置から多数の値を得て、それらを再配列することによって、そのデバイス固有のＰＵＦ−ＩＤを暗号鍵として生成する。メモリがＳＲＡＭの場合、その電源投入後の初期状態をＰＵＦ−ＩＤとして利用することができる。また、デュアルポートＲＡＭを使って、異なる情報を両方のポートに同時に書き込むことにより、メモリセルがＰＵＦに似た挙動を示すことが記載されている（同文献の第０００８段落、第００４３段落）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２０１２−５０９０３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１について本発明者が検討した結果、以下のような新たな課題があることがわかった。
【０００６】
ＰＵＦ−ＩＤの生成にＳＲＡＭの初期値を使う場合、そのＳＲＡＭの使用方法が制限されるという問題がある。ＳＲＡＭの初期値は、電源オフ後にＳＲＡＭのチャージが完全に抜けてから電源をオンしなければならないため、電源が立ち上がるまでの数μｓの間、そのＳＲＡＭを使用することができない。この問題に対して、ＳＲＡＭが搭載されるＬＳＩに、そのＳＲＡＭの電源を他の回路とは独立にオン／オフすることができる電源スイッチを設け、ＳＲＡＭ以外の回路を動作させたまま、ＳＲＡＭの電源を一旦オフし、その後再度オンすることにより、ＰＵＦ−ＩＤを繰り返し再生成することができる。しかし、ＰＵＦとして使用するＳＲＡＭに格納されるデータは、電源オフによって揮発するため、必要に応じて退避させなければならないなど、ＳＲＡＭの使用方法が制限される。また、ＳＲＡＭの電源スイッチ自体によってチップ面積が増大する他、電源オン／オフによって発生するノイズを抑えるために、フィルタ回路やガードリングを挿入する必要が生じるなど、チップ面積がさらに増大するという問題が生じる。
【０００７】
一方、デュアルポートＲＡＭを使って、異なる情報を両方のポートに同時に書き込む方法は、電源のオン／オフを必要としないため、電源スイッチに関わる問題は解決されることが期待される。しかしながら、メモリのユーザーレベルで、異なる情報を両方のポートに同時に書き込んだとしても、必ずしもメモリセルがＰＵＦに似た挙動を示さないことがわかった。その原因を発明者らが解析したところ、双方のポートからの遅延が異なるため、最初にメモリセルに到達した値が、後から到達した値で上書きされてしまい、ＰＵＦに求められるランダム性が十分に発揮されない場合があることがわかった。
【０００８】
このような課題を解決するための手段を以下に説明するが、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態によれば、下記の通りである。
【００１０】
すなわち、複数の書込みポートを備える半導体メモリにおいて、前記複数の書込みポートのそれぞれに対応し、１つのメモリセルに対する書き込みを指定する、複数のワード線を備え、そのうちの少なくとも２本のワード線のネゲートタイミングを同期させる制御を可能に構成される。
【発明の効果】
【００１１】
前記一実施の形態によって得られる効果を簡単に説明すれば下記のとおりである。
【００１２】
すなわち、電源のオン／オフ制御なしに安定してＰＵＦを生成可能な半導体メモリを提供することができる。
【図面の簡単な説明】
【００１３】
【図１】図１は、実施形態１に係る半導体メモリの概略ブロック図である。
【図２】図２は、実施形態１に係る半導体メモリの動作を表すタイミング図である。
【図３】図３は、半導体メモリの構成例を示す回路図である。
【図４】図４は、実施形態２に係る半導体メモリの概略ブロック図である。
【図５】図５は、実施形態２に係る半導体メモリの動作を表すタイミング図である。
【図６】図６は、実施形態２に係る半導体メモリの使用例を表すブロック図である。
【図７】図７は、実施形態３に係る半導体メモリの構成例を示す部分的な回路図である。
【図８】図８は、実施形態３に係る半導体メモリの別の構成例を示す部分的な回路図である。
【図９】図９は、実施形態３に係る半導体メモリの使用例を表すブロック図である。
【図１０】図１０は、実施形態４に係る半導体メモリの構成例を示す部分的な回路図である。
【図１１】図１１は、実施形態５に係る半導体メモリの構成例を示す部分的な回路図である。
【図１２】図１２は、実施形態５に係る半導体メモリの使用例を表すブロック図である。
【発明を実施するための形態】
【００１４】
１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１５】
〔１〕＜２本のワード線のネゲートタイミングを同期させるＳＲＡＭ−ＰＵＦ＞
メモリセル（２）と前記メモリセルにデータを書き込むための複数の書込みポートを備える半導体メモリ（１）において、前記複数の書込みポートのそれぞれに対応し、前記メモリセルに対する書き込みを指定する、複数のワード線を備え、前記複数のワード線のうちの少なくとも２本のワード線（ＡＷＬ，ＢＷＬ）のネゲートタイミングを同期させるための制御を可能に構成される。
【００１６】
これにより、電源のオン／オフ制御なしに安定してＰＵＦ−ＩＤを生成可能な半導体メモリを提供することができる。
【００１７】
〔２〕＜通常動作とＰＵＦ−ＩＤの生成動作の切替え＞
項１において、前記半導体メモリは、通常動作モードとＰＵＦ−ＩＤ生成モードとを有する。前記通常動作モードでは、前記複数の書込みポートから前記メモリセルへのデータの書き込みを、互いに非同期で実行可能であり、前記ＰＵＦ−ＩＤ生成モードでは、前記２本のワード線のネゲートタイミングを同期させる制御を実行可能に構成される。
【００１８】
これにより、動作モードによって、通常動作とＰＵＦ−ＩＤの生成動作の切替えを制御することができる。
【００１９】
〔３〕＜クロック切替え＞
項２において、前記半導体メモリには、前記複数の書込みポートのそれぞれに通常動作クロック（ＡＣＬＫ，ＢＣＬＫ）が入力され、さらにＰＵＦ−ＩＤ生成クロック（ＩＤＣＬＫ）が入力される。前記半導体メモリは、前記通常動作モードでは、前記複数の書込みポートから前記メモリセルへのデータの書き込みは、前記それぞれの通常動作クロックにそれぞれ同期して制御可能に構成され、前記ＰＵＦ−ＩＤ生成モードでは、前記２本のワード線は、共に前記ＰＵＦ−ＩＤ生成クロックに同期して制御可能に構成される。
【００２０】
これにより、それぞれのポートが互いに非同期のクロックに同期して動作するマルチポートメモリにおいて、ＰＵＦ−ＩＤを生成させるために、前記２本のワード線のネゲートタイミングを容易に同期させることができる。
【００２１】
〔４〕＜アドレスと制御信号の切替え＞
項２において、前記半導体メモリには、前記複数の書込みポートのそれぞれにアドレス（ＡＡＤＲＳ，ＢＡＤＲＳ）と制御信号（ＡＣＴＲＬ，ＢＣＴＲＬ）が入力される。前記半導体メモリは、前記通常動作モードでは、前記２本のワード線は、前記複数の書込みポートのうちそれぞれ対応する書込みポートに入力されるアドレスと制御信号に基づいて制御可能に構成され、前記ＰＵＦ−ＩＤ生成モードでは、前記２本のワード線は、共に、前記複数の書込みポートのうち１つの書込みポートに入力されるアドレスと制御信号に基づいて制御可能に構成される。
【００２２】
これにより、それぞれのポートが互いに独立して動作するマルチポートメモリにおいて、ＰＵＦ−ＩＤを生成させるために、前記２本のワード線のネゲートタイミングを容易に同期させることができる。
【００２３】
〔５〕＜２本のワード線を短絡＞
項４において、前記半導体メモリは、前記ＰＵＦ−ＩＤ生成モードで、前記２本のワード線を互いに短絡するスイッチ（１６）を備える。
【００２４】
これにより、前記２本のワード線を容易かつ確実に同期させることができる。
【００２５】
〔６〕＜アドレスデコード信号の切替え＞
項４において、前記半導体メモリは、前記２本のワード線に対応する２つの書込みポートに、それぞれに入力されるアドレスをデコードするアドレスデコーダ（１５Ａ，１５Ｂ，２６Ａ，２６Ｂ）と、前記通常動作モードで前記アドレスデコーダの出力に基づいて前記２本のワード線のうち対応するワード線を駆動する駆動回路（５Ａ，５Ｂ）とをそれぞれ備える。前記半導体メモリは、前記ＰＵＦ−ＩＤ生成モードで、一方のアドレスデコーダのデコード結果を他方のアドレスデコーダのデコード結果によって置換する切替え回路（２５＿１〜２５＿６）を備える。
【００２６】
これにより、前記２本のワード線を容易かつ確実に同期させることができる。
【００２７】
〔７〕＜プリデコード信号の切替え＞
項６において、前記２本のワード線に対応する２つの書込みポートのそれぞれが備える前記アドレスデコーダは、入力されるアドレスをデコードするプリデコード回路（１５Ａ，１５Ｂ）と、前記プリデコード回路のプリデコード結果が入力され、対応するワード線を制御するための信号を生成可能なポストデコード回路（２６Ａ，２６Ｂ）とを含んで構成される。前記切替え回路は、前記通常動作モードでは、前記プリデコード回路のプリデコード結果を対応するポストデコード回路（２６Ａ，２６Ｂ）に入力し、前記ＰＵＦ−ＩＤ生成モードでは、一方のアドレスデコーダのプリデコード結果を対応するポストデコード回路（２６Ａ）と、他方のアドレスデコーダのポストデコード回路（２６Ｂ）とに共に入力可能に構成される。
【００２８】
これにより、安定してＰＵＦ−ＩＤを発生させるために、半導体メモリに追加する回路の規模を、小さく抑えることができる。
【００２９】
〔８〕＜書込みデータの自動生成＞
項２から項７のいずれか１項において、前記半導体メモリには、前記複数の書込みポートのそれぞれに書込みデータ（ＡＤＡＴＡ，ＢＤＡＴＡ）が入力される。
【００３０】
前記半導体メモリは、前記通常動作モードでは、前記複数の書込みポートから前記メモリセルへは、前記それぞれの書込みデータを書込み可能に構成される。前記ＰＵＦ−ＩＤ生成モードで、前記半導体メモリは、前記複数の書込みポートのうち前記２本のワード線に対応する２つの書込みポートに対して、それぞれに対応して入力される書込みデータに代えて、互いにビット反転されたデータを入力可能な、書込みデータ切替え回路（２７、２８）をさらに備える。
【００３１】
これにより、ＰＵＦ−ＩＤ生成モードで、書込みデータを外部から供給する必要をなくすことができる。
【００３２】
〔９〕＜２本のワード線のネゲートタイミングを同期させるＳＲＡＭ−ＰＵＦ＞
第１アドレス（ＡＡＤＲＳ）が入力される第１ポートと、第２アドレス（ＢＡＤＲＳ）が入力される第２ポートと、複数のメモリセル（３）を含むメモリアレイ（２）を備える半導体メモリ（１）であって、以下のように構成される。
【００３３】
前記複数のメモリセルのそれぞれは、第１スイッチ（９Ａ）と第２スイッチ（９Ｂ）と記憶素子（１０）とを備え、第１ワード線（ＡＷＬ）と第２ワード線（ＢＷＬ）と第１ビット線（ＡＢＴ）と第２ビット線（ＢＢＴ）とに接続される。前記第１スイッチは前記第１ワード線がアサートされたときに前記第１ビット線の信号を前記記憶素子へ転送し、前記第２スイッチは前記第２ワード線がアサートされたときに前記第２ビット線の信号を前記記憶素子へ転送可能に構成される。
【００３４】
前記半導体メモリは、同一メモリセルに接続される第１ワード線（ＡＷＬ）と第２ワード線（ＢＷＬ）が共にアサートされた後、前記第１ワード線のネゲートタイミングと前記第２ワード線のネゲートタイミングとを同期させるための制御を可能に構成される。
【００３５】
これにより、電源のオン／オフ制御なしに安定してＰＵＦ−ＩＤを生成可能な半導体メモリを提供することができる。
【００３６】
〔１０〕＜ＰＵＦ−ＩＤ生成指示信号（ＩＤＧＥＮ）＞
項９において、前記半導体メモリは、生成指示信号（ＩＤＧＥＮ）が入力され、前記生成指示信号がアサートされているとき、前記第１ワード線のネゲートタイミングと前記第２ワード線のネゲートタイミングとを同期させるための制御を実行可能に構成される。
【００３７】
これにより、ＰＵＦ−ＩＤ生成指示信号（ＩＤＧＥＮ）によって、通常動作とＰＵＦ−ＩＤの生成動作の切替えを制御することができる。
【００３８】
〔１１〕＜クロック切替え＞
項１０において、前記第１ポートにさらに第１クロック（ＡＣＬＫ）が入力され、前記第２ポートにさらに第２クロック（ＢＣＬＫ）が入力され、さらに第３クロック（ＩＤＣＬＫ）が入力される。
【００３９】
前記生成指示信号がアサートされていないとき、前記第１ポートは前記第１クロックに同期して動作して前記第１ワード線をアサートしネゲートする制御を行い、前記第２ポートは前記第２クロックに同期して動作して前記第２ワード線をアサートしネゲートする制御を行う。
【００４０】
前記生成指示信号がアサートされているとき、前記第１ポートと前記第２ポートは共に前記第３クロックに同期して動作して、前記第１ワード線と前記第２ワード線のそれぞれをアサートしネゲートする制御を実行可能に構成される。
【００４１】
これにより、それぞれのポートが互いに非同期のクロックに同期して動作するマルチポートメモリにおいて、ＰＵＦ−ＩＤを生成させるために、前記２本のワード線のネゲートタイミングを容易に同期させることができる。
【００４２】
〔１２〕＜２本のワード線を短絡＞
項１０において、前記半導体メモリは、前記第１ポートに第１駆動回路（５Ａ）を含み、前記第２ポートに第２駆動回路（５Ｂ）を含む。
【００４３】
前記生成指示信号がアサートされていないとき、前記第１ワード線は前記第１駆動回路によって駆動され、前記第２ワード線は前記第２駆動回路によって駆動される。
【００４４】
前記生成指示信号がアサートされているとき、前記第１ワード線と前記第２ワード線は、共に前記第１駆動回路によって駆動される。
【００４５】
これにより、それぞれのポートが互いに独立して動作するマルチポートメモリにおいて、ＰＵＦ−ＩＤを生成させるために、前記２本のワード線のネゲートタイミングを容易かつ確実に同期させることができる。
【００４６】
〔１３〕＜２系統のうち一方の制御回路により両方のワード線駆動回路を駆動＞
項１０において、前記半導体メモリは、前記第１ポートは第１制御回路（６Ａ）と第１駆動回路（５Ａ）とを含み、前記第２ポートは第２制御回路（６Ｂ）と第２駆動回路（５Ｂ）とを含む。
【００４７】
前記生成指示信号がアサートされていないとき、前記第１制御回路は前記第１アドレスをデコードした第１デコード結果を前記第１駆動回路に供給し、前記第１駆動回路は前記第１デコード結果に基づいて前記第１ワード線を駆動する。また、前記第２制御回路は前記第２アドレスをデコードした第２デコード結果を前記第２駆動回路に供給し、前記第２駆動回路は前記第２デコード結果に基づいて前記第２ワード線を駆動する。
【００４８】
前記生成指示信号がアサートされているとき、前記第１制御回路は前記第１アドレスをデコードした第１デコード結果を前記第１駆動回路と前記第２駆動回路に供給する。また、前記第１駆動回路は前記第１デコード結果に基づいて前記第１ワード線を駆動し、前記第２駆動回路は前記第１デコード結果に基づいて前記第２ワード線を駆動する。
【００４９】
これにより、それぞれのポートが互いに独立して動作するマルチポートメモリにおいて、ＰＵＦ−ＩＤを生成させるために、前記２本のワード線のネゲートタイミングを容易に同期させることができる。
【００５０】
〔１４〕＜プリデコード信号の切替え＞
項１３において、前記第１制御回路は、前記第１アドレスをプリデコードして第１プリデコード結果を出力する第１プリデコード回路（１５Ａ）と、前記第１駆動回路を駆動する第１ポストデコード回路（２６Ａ）とを含む。前記第２制御回路は、前記第２アドレスをプリデコードして第２プリデコード結果を出力する第２プリデコード回路（１５Ｂ）と、前記第２駆動回路を駆動する第２ポストデコード回路（２６Ｂ）とを含む。
【００５１】
前記生成指示信号がアサートされていないとき、前記第１プリデコード結果は前記第１ポストデコード回路に供給され、前記第２プリデコード結果は前記第２ポストデコード回路に供給される。
【００５２】
前記生成指示信号がアサートされているとき、前記第１プリデコード結果は、前記第１ポストデコード回路と前記第２ポストデコード回路とに供給される。
【００５３】
これにより、安定してＰＵＦ−ＩＤを発生させるために、半導体メモリに追加する回路の規模を、小さく抑えることができる。
【００５４】
〔１５〕＜書込みデータの自動生成＞
項１０から項１４のいずれか１項において、前記第１ポートに第１書込みデータ（ＡＤＡＴＡ）が入力され、前記第２ポートに第２書込みデータ（ＢＤＡＴＡ）が入力される。
【００５５】
前記半導体メモリは、前記第１ポートから前記メモリセルへは前記第１書込みデータを書込み可能であり、前記第２ポートから前記メモリセルへは前記第２書込みデータを書込み可能に構成される。
【００５６】
前記半導体メモリは、前記ＰＵＦ−ＩＤ生成モードで、前記第１書込みデータを所定のビット列に固定し、前記第２書込みデータを前記所定のビット列の各ビットの値を反転したビット列に固定する、書込みデータ生成回路（２７、２８）をさらに備える。
【００５７】
これにより、ＰＵＦ−ＩＤ生成モードで、書込みデータを外部から供給する必要をなくすことができる。
【００５８】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００５９】
〔実施形態１〕＜２本のワード線のネゲートタイミングを同期させるＳＲＡＭ−ＰＵＦ＞
図１は、実施形態１に係る半導体メモリ１の概略ブロック図である。半導体メモリ１は、複数のメモリセル３で構成されるメモリアレイ２と、ワード線駆動回路５Ａ，５Ｂを含むワード線駆動部（ＷＬＤ）４と、２つの書込みポートを持つ。半導体メモリ１は、１つのポート（Ａポートと呼ぶ）に制御部（ＣＴＲＬ−Ａ）６Ａと入出力部（Ｉ／Ｏ−Ａ）７Ａとを備え、アドレスＡＡＤＲＳと制御信号ＡＣＴＲＬとデータＡＤＡＴＡが入力され、もう１つのポート（Ｂポートと呼ぶ）に制御部（ＣＴＲＬ−Ｂ）６Ｂと入出力部（Ｉ／Ｏ−Ｂ）７Ｂとを備え、アドレスＢＡＤＲＳと制御信号ＢＣＴＲＬとデータＢＤＡＴＡが入力される。アドレスＡＡＤＲＳとＢＡＤＲＳ、データＡＤＡＴＡとＢＤＡＴＡは、特に制限されないが、それぞれ複数ビットで構成される。制御信号ＡＣＴＲＬとＢＣＴＲＬも、複数種の制御信号、例えばチップセレクトＣＳ，ライトイネーブルＷＥ，リードＲＤ／ＷＴ等によって構成されてもよい。
【００６０】
メモリアレイ２は、複数列複数行に配列された複数のメモリセル３で構成される。メモリアレイ２の列方向には同時に並列して書き込みが可能なビット数のメモリセル３が配列され、行方向にはワード数に相当する行数のメモリセル３が配列されている。図１には１個のメモリセル３のみが示され、他は省略されている。複数のメモリセル３のそれぞれは、スイッチ９Ａと９Ｂと記憶素子１０とを備え、ワード線ＡＷＬとＢＷＬとビット線ＡＢＴとＢＢＴとに接続される。スイッチ９Ａはワード線ＡＷＬがアサートされたときにビット線ＡＢＴの信号を記憶素子１０へ転送し、スイッチ９Ｂはワード線ＢＷＬがアサートされたときにビット線ＢＢＴの信号を記憶素子１０へ転送する。Ａポートに入力されるアドレスＡＡＤＲＳが制御部６Ａでデコードされて選択される１ワードに対応するワード線が、ワード線駆動部の駆動回路によって駆動される。図１には、その一例として１個のワード線駆動回路５Ａと１本のワード線ＡＷＬが示されている。同様にＢポートＢに入力されるアドレスＢＡＤＲＳが制御部６Ｂでデコードされて選択される１ワードに対応するワード線が、ワード線駆動部の駆動回路によって駆動される。図１には、その一例として１個のワード線駆動回路５Ｂと１本のワード線ＢＷＬが示されている。Ａポートに入力されたデータＡＤＡＴＡの値に応じて、ビット線駆動回路８Ａに基づいてビット線ＡＢＴが駆動され、ワード線ＡＷＬがアサートされることによって、スイッチ９Ａがオンしたときに、ビット線ＡＢＴの値が記憶素子１０に転送される。同様にＢポートに入力されたデータＢＤＡＴＡの値に基づいて、ビット線駆動回路８Ｂによってビット線ＢＢＴが駆動され、ワード線ＢＷＬがアサートされることによって、スイッチ９Ｂがオンしたときに、ビット線ＢＢＴの値が記憶素子１０に転送される。
【００６１】
通常動作の場合には、半導体メモリ１は２ポートメモリとして機能し、Ａポートからのデータの書込みとＢポートからのデータの書込みとが競合しないように、例えば調停回路などによって制御される。一方、本実施形態では、１つの記憶素子に２つのポートから異なる値を書き込む動作を行うことによって、実際に記憶素子に格納される値が、その半導体素子固有のばらつきによって決まるように動作させ、ＰＵＦとして機能させる。
【００６２】
図２は、実施形態１に係る半導体メモリ１の動作を表すタイミング図である。横軸に時間を取り、縦軸方向に上からワード線ＡＷＬとＢＷＬ、及び、ビット線ＡＢＴとＢＢＴの波形を示す。初期状態では、ワード線ＡＷＬとＢＷＬは非選択状態で共にロウであり、ビット線ＡＢＴとＢＢＴは例えばプリチャージ状態で共にハイである。時刻ｔ１でビット線ＢＢＴが遷移し、時刻ｔ２でビット線ＡＢＴが遷移する。図２には、ビット線ＡＢＴがロウで、ビット線ＢＢＴがハイである例が示されている。ビット線ＢＢＴは時刻ｔ１では変化せずにハイに保たれており、ビット線ＡＢＴは時刻ｔ２にロウに遷移する。ワード線ＢＷＬは時刻ｔ３でアサートされてハイに遷移し、ワード線ＡＷＬは時刻ｔ４でアサートされてハイに遷移する。ワード線ＡＷＬとＢＷＬはともに時刻ｔ５に同時にネゲートされロウに遷移する。その後、時刻ｔ６とｔ７において、ビット線ＡＢＴとＢＢＴがともにプリチャージ状態であるハイに戻る。ビット線ＡＢＴとＢＢＴの遷移タイミングｔ１とｔ２及びｔ６とｔ７とは、それぞれ同時であってもよい。また、ワード線ＡＷＬとＢＷＬのアサート（立上り）タイミングｔ３とｔ４も同時であって良い。時刻ｔ４からｔ５の期間に、記憶素子１０は、ビット線ＡＢＴからスイッチ９Ａを介してロウ方向に駆動され、同時にビット線ＢＢＴからスイッチ９Ｂを介してハイ方向に駆動される。互いに矛盾する方向に駆動されているので、この期間には、記憶素子１０の記憶状態は定まらない。時刻ｔ５には、スイッチ９Ａと９Ｂは同時にオフされ、記憶素子１０は駆動されない状態になる。その後記憶素子１０は、そのデバイス固有のばらつきによって決まる状態に遷移して安定する。スイッチ９Ａと９Ｂのうち、一方がオフするタイミングが遅いと、一方がオフした後に他方のみがオンである期間が生じ、記憶素子１０の記憶状態は、その期間にオン状態にあるスイッチを介して駆動される状態に遷移して安定する。そのため、記憶素子１０の記憶状態は、ランダムには定まらず、ＰＵＦとして使用することはできない。一方、本実施形態では、２本のワード線ＡＷＬとＢＷＬのネゲートタイミングを同期させることにより、記憶素子１０の状態は、そのデバイス固有のばらつきによって決まるランダムな状態に遷移して安定するので、ＰＵＦとして利用することができる。これにより、電源のオン／オフ制御なしに安定してＰＵＦ−ＩＤを生成可能な半導体メモリ１を提供することができる。
【００６３】
図３は、半導体メモリ１のより詳細な構成例を示す回路図である。本実施形態１の半導体メモリ１は、特に制限されないが、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）を使って構成することができる。記憶素子１０は、ＣＭＯＳＦＥＴであるＭ１とＭ２、Ｍ３とＭ４とによって、それぞれ構成される２個のＣＭＯＳインバータの一方の出力を他方の入力に接続して構成される。ノードＸはＭ１とＭ２によるインバータの出力であり、Ｍ３とＭ４によるインバータの入力である。ノードＹはＭ３とＭ４によるインバータの出力であり、Ｍ１とＭ２によるインバータの入力である。Ｍ５からＭ８はトランスファゲート９ＡＴ，９ＡＢ，９ＢＴ，９ＢＢとして機能するトランジスタスイッチであり、Ｍ５とＭ６はワード線ＡＷＬに接続され、相補ビット線ＡＢＴとＡＢＢから記憶素子１０へのデータの書き込みを制御する。また、Ｍ７とＭ８はワード線ＢＷＬに接続され、相補ビット線ＢＢＴとＢＢＢから記憶素子１０へのデータの書き込みを、それぞれ制御する。相補ビット線ＡＢＴとＡＢＢは、トランジスタスイッチＭ９とＭ１０を介してビット線駆動回路８Ａに接続され、トランジスタスイッチＭ１１とＭ１２を介してセンスアンプ１１Ａに接続されている。トランジスタスイッチＭ９とＭ１０と、トランジスタスイッチＭ１１とＭ１２とは、Ａポートのライトイネーブル信号ＡＷＥによって、書込み時にトランジスタスイッチＭ９とＭ１０がオンして、相補ビット線ＡＢＴとＡＢＢがビット線駆動回路８Ａによって駆動される。Ｂポート側も同様に、相補ビット線ＢＢＴとＢＢＢが、トランジスタスイッチＭ１３とＭ１４を介してビット線駆動回路８Ｂに接続され、トランジスタスイッチＭ１５とＭ１６を介してセンスアンプ１１Ｂに接続されている。トランジスタスイッチＭ１３とＭ１４と、トランジスタスイッチＭ１５とＭ１６とは、Ｂポートのライトイネーブル信号ＢＷＥによって、書込み時にトランジスタスイッチＭ１３とＭ１４がオンして、相補ビット線ＢＢＴとＢＢＢがビット線駆動回路８Ｂによって駆動される。ビット線駆動回路８Ａとセンスアンプ１１Ａは、Ａポート側の入出力部（Ｉ／Ｏ−Ａ）７Ａに含まれ、ビット線駆動回路８Ｂとセンスアンプ１１Ｂは、Ｂポート側の入出力部（Ｉ／Ｏ−Ｂ）７Ｂに含まれている。Ａポート側のデータＡＤＡＴＡ信号は双方向であり、入出力部（Ｉ／Ｏ−Ａ）７Ａ内の図示されない回路によって、ビット線駆動回路８Ａに入力される書込みデータＡＷＤと、センスアンプ１１Ａから出力される読出しデータＡＲＤとに分離される。Ｂポート側のデータＢＤＡＴＡ信号も同様に双方向であり、入出力部（Ｉ／Ｏ−Ｂ）７Ｂ内の図示されない回路によって、ビット線駆動回路８Ｂに入力される書込みデータＢＷＤと、センスアンプ１１Ｂから出力される読出しデータＢＲＤとに分離される。
【００６４】
図２に示したのと同様に、Ａポートからロウを書込み、Ｂポートからハイを書込むとき、ビット線ＡＢＴはロウ、ＡＢＢはハイ、ＢＢＴはハイ、ＢＢＢはロウである。２本のワード線ＡＷＬとＢＷＬが共にアサートされてハイになると、ノードＸは、Ａポート側のビット線駆動回路８ＡからトランジスタスイッチＭ９とＭ５を介してロウ方向に駆動され、同時にＢポート側のビット線駆動回路８ＢからトランジスタスイッチＭ１３とＭ７を介してハイ方向に駆動される。一方のノードＹは、Ａポート側のビット線駆動回路８ＡからトランジスタスイッチＭ１０とＭ６を介してハイ方向に駆動され、同時にＢポート側のビット線駆動回路８ＢからトランジスタスイッチＭ１４とＭ８を介してロウ方向に駆動される。ノードＸもノードＹも、競合する２つのレベル、ハイとロウで同時に駆動されるので、どちらのレベルにも安定しない。ワード線ＡＷＬとＢＷＬが同期してネゲートされることにより、トランジスタスイッチＭ５，Ｍ６，Ｍ７，Ｍ８は、同時にオフする。記憶素子１０は、ノードＸとＹがハイとロウのどちらにも安定しないまま、外部から駆動されない状態になる。ノードＸとＹがハイでもロウでもない中間値を取ると、Ｍ１からＭ４によって構成されＣＭＯＳインバータには貫通電流が流れ、どちらのインバータの貫通電流が大きいかによって、ノードＸとＹは一方がハイ、他方がロウの、安定状態に達する。ハイかロウかどちらの状態に安定するかは、寄生抵抗や寄生容量、Ｍ１からＭ４のＭＯＳトランジスタの閾値電圧やコンダクタンスなど、製造ばらつきによって、デバイス固有に決まる。このようなメモリセル３を多数個備えることによって、デバイス固有に定まる、多ビットのコードを生成することができる。ビット数を十分多く取れば、デバイスどうしで同じ値となる確率を、実用上ゼロとみなすことができる程度に低くすることができるので、ＰＵＦ−ＩＤとして利用することができる。
【００６５】
図３には、読出しと書込みの双方向の２ポートを備える、デュアルポートＳＲＡＭを例示したが、２つの書込みポートを備えていれば、同様にＳＲＡＭ−ＰＵＦとして機能する半導体メモリを提供することができる。例えば、２つの書込みポートと１つの読出しポートを備えていてもよいし、３ポート以上の書込みポートを備えていても良い。３ポート以上の書込みポートを備える場合には、そのうちの２ポートのワード線のネゲートタイミングを、同期させることができるように構成すればよい。また、ＣＭＯＳ−ＳＲＡＭを例に採ったが、これに制限されるものではない。ハイまたはロウのどちらの状態に安定するかの確率を均等にすることができる記憶素子であれば、同様にＰＵＦとして機能させることができる。以下に説明する他の実施形態について、重複して同様の言及を行うことは控えるが、以上は、他の実施形態についても同様に妥当する。
【００６６】
〔実施形態２〕＜クロック切替え＞
２本のワード線ＡＷＬとＢＷＬのネゲートタイミングを同期させるための、半導体メモリ１の回路の構成例について説明する。
【００６７】
図４は、実施形態２に係る半導体メモリ１の概略ブロック図である。図１に示した半導体メモリとの違いは、複数の書込みポートのそれぞれに通常動作クロックＡＣＬＫとＢＣＬＫが入力され、さらに、ＰＵＦ−ＩＤ生成指示信号ＩＤＧＥＮとＰＵＦ−ＩＤ生成クロックＩＤＣＬＫが入力され、クロック切替のためのセレクタ２１＿１と２１＿２を備える点である。他の構成は、図１を引用して説明した実施形態１と同様であるので、説明を省略する。図４に示される半導体メモリ１は、クロック同期型のデュアルポートＳＲＡＭであり、通常動作モードでは、ＡポートはクロックＡＣＬＫに同期して動作し、ＢポートはクロックＢＣＬＫに同期して動作するように構成されている。クロックＡＣＬＫとクロックＢＣＬＫは完全に非同期であってよく、互いに周波数や位相の異なるクロックが入力されてもよい。Ａポート側のワード線ＡＷＬとＢポート側のワード線ＢＷＬとは、通常動作モードでは、互いに非同期にアサートされネゲートされる。
【００６８】
半導体メモリ１は、通常動作モード以外にＰＵＦ−ＩＤ生成モードを有する。ＰＵＦ−ＩＤ生成モードでは、２本のワード線ＡＷＬとＢＷＬのネゲートタイミングを同期させることができるように構成されている。スイッチ２１＿１は、ＰＵＦ−ＩＤ生成指示信号ＩＤＧＥＮに基づいて、通常動作モードでは、通常動作クロックＡＣＬＫを選択して内部クロックｉｎｔＡＣＬＫに出力し、ＰＵＦ−ＩＤ生成モードでは、ＰＵＦ−ＩＤ生成クロックＩＤＣＬＫを選択して内部クロックｉｎｔＡＣＬＫに出力する。スイッチ２１＿２は、ＰＵＦ−ＩＤ生成指示信号ＩＤＧＥＮに基づいて、通常動作モードでは、通常動作クロックＢＣＬＫを選択して内部クロックｉｎｔＢＣＬＫに出力し、ＰＵＦ−ＩＤ生成モードでは、ＰＵＦ−ＩＤ生成クロックＩＤＣＬＫを選択して内部クロックｉｎｔＢＣＬＫに出力する。図示が省略されているが、制御部６Ａと入出力部７Ａは内部クロックｉｎｔＡＣＬＫによって駆動されるフリップフロップやラッチ回路を用いた同期回路で構成され、制御部６Ｂと入出力部７Ｂは内部クロックｉｎｔＢＣＬＫによって駆動されるフリップフロップやラッチ回路を用いた同期回路で構成される。制御部６Ａが内部クロックｉｎｔＡＣＬＫに同期して動作するので、ワード線ＡＷＤは内部クロックｉｎｔＡＣＬＫに同期し、制御部６Ｂが内部クロックｉｎｔＢＣＬＫに同期して動作するので、ワード線ＢＷＤは内部クロックｉｎｔＢＣＬＫに同期する。
【００６９】
ワード線ＡＷＬとＢＷＬは、通常動作モードでは、それぞれ互いに非同期のクロックＡＣＬＫとＢＣＬＫにそれぞれ同期して遷移するので、アサートタイミングもネゲートタイミングも、互いに非同期となるが、ＰＵＦ−ＩＤ生成モードでは、同じＰＵＦ−ＩＤ生成クロックＩＤＣＬＫに同期して遷移するので、互いのアサートタイミングが同期し、互いのネゲートタイミングも同期する。これにより、それぞれのポートが互いに非同期のクロックに同期して動作するマルチポートメモリにおいて、ＰＵＦ−ＩＤを生成させるために、２本のワード線ＡＷＬとＢＷＬのネゲートタイミングを容易に同期させることができ、電源のオン／オフ制御なしに安定してＰＵＦ−ＩＤを生成可能な半導体メモリを提供することができる。
【００７０】
従来のデュアルまたはマルチポートＳＲＡＭでは、ポートごとの非同期動作を前提とするため、クロックツリーのスキュー調整がそれぞれに行われ、必ずしもポート間のスキューを一致させる設計は必要ではない。しかし、本実施形態のＳＲＡＭ−ＰＵＦとして機能させるためには、内部クロックｉｎｔＡＣＬＫとｉｎｔＢＣＬＫのクロックツリーのレイテンシを一致させる、スキュー調整が行われることが望ましい。スキュー調整は設計段階のクロックツリー生成で行われてもよいし、遅延調整回路を搭載して自動補償してもよい。
【００７１】
図５は、実施形態２に係る半導体メモリの動作を表すタイミング図である。横軸に時刻を取り、縦軸方向には上から順に、ＰＵＦ−ＩＤ生成指示信号ＩＤＧＥＮ、ＰＵＦ−ＩＤ生成クロックＩＤＣＬＫ、通常動作クロックＡＣＬＫとＢＣＬＫ、内部クロックｉｎｔＡＣＬＫとｉｎｔＢＣＬＫ、ワード線ＡＷＬとＢＷＬの波形が示される。時刻ｔ５からｔ８までが、ＰＵＦ−ＩＤ生成モードであり、時刻ｔ５以前と時刻ｔ８以降は通常動作モードである。ＰＵＦ−ＩＤ生成指示信号ＩＤＧＥＮは、通常動作モードではロウ、ＰＵＦ−ＩＤ生成モードではハイである。通常動作クロックＡＣＬＫとＢＣＬＫは互いに周波数の異なる非同期のクロックであり、通常動作モードでは、内部クロックｉｎｔＡＣＬＫには通常動作クロックＡＣＬＫが供給され、ワード線ＡＷＬはこれに同期して遷移する。即ち、ワード線ＡＷＬは、クロックＡＣＬＫの立上りから内部回路で形成される一定遅延時間後の時刻ｔ１にアサートされ、さらに内部回路で形成される別の一定遅延時間後の時刻ｔ３にネゲートされる。時刻ｔ１においてクロックＡＣＬＫの立下りに同期してアサートされ、時刻ｔ３においてクロックＡＣＬＫの立上りに同期してネゲートされる。一方、内部クロックｉｎｔＢＣＬＫには通常動作クロックＢＣＬＫが供給され、ワード線ＢＷＬはこれに同期して遷移する。即ち、ワード線ＢＷＬは、クロックＢＣＬＫの立上りから内部回路で形成される一定遅延時間後の時刻ｔ２にアサートされ、さらに内部回路で形成される別の一定遅延時間後の時刻ｔ４にネゲートされる。時刻ｔ２においてクロックＢＣＬＫの立下りに同期してアサートされ、時刻ｔ４においてクロックＢＣＬＫの立上りに同期してネゲートされる。
【００７２】
ＰＵＦ−ＩＤ生成モードでは、ＰＵＦ−ＩＤ生成クロックＩＤＣＬＫが供給され、スイッチ２１＿１と２１＿２を介して内部クロックｉｎｔＡＣＬＫとｉｎｔＢＣＬＫに供給される。時刻ｔ５からｔ８までの期間、内部クロックｉｎｔＡＣＬＫとｉｎｔＢＣＬＫは共に、ＰＵＦ−ＩＤ生成クロックＩＤＣＬＫと同一波形となる。２本のワード線ＡＷＬとＢＷＬは、ＰＵＦ−ＩＤ生成クロックＩＤＣＬＫ、内部クロックｉｎｔＡＣＬＫとｉｎｔＢＣＬＫの立上り（時刻ｔ６）から内部回路で形成される一定遅延時間後の時刻ｔ７に同時にアサートされ、さらにその一定遅延時間後の時刻ｔ８に、同時にネゲートされる。これにより、２本のワード線ＡＷＬとＢＷＬのネゲートタイミングを容易に同期させることができる。
【００７３】
時刻ｔ９以降は、再び通常動作モードに戻る。内部クロックｉｎｔＡＣＬＫには通常動作クロックＡＣＬＫが供給され、ワード線ＡＷＬはこれに同期して遷移する。即ち、時刻ｔ１１においてクロックＡＣＬＫの立上りに同期してアサートされ、時刻ｔ１３においてその一定遅延時間後にネゲートされる。内部クロックｉｎｔＢＣＬＫには通常動作クロックＢＣＬＫが供給され、ワード線ＢＷＬはこれに同期して遷移する。即ち、時刻ｔ１２においてクロックＢＣＬＫの立上りに同期してアサートされ、時刻ｔ１４においてその一定遅延時間後にネゲートされる。
【００７４】
以上のように、それぞれのポートが互いに非同期のクロックに同期して動作するマルチポートメモリにおいて、ＰＵＦ−ＩＤを生成させるために、２本のワード線のネゲートタイミングを容易に同期させることができる。
【００７５】
図６は、実施形態２に係る半導体メモリ１の使用例を表すブロック図である。半導体メモリ１には、通常動作のための論理回路（ＬＯＧＩＣ−ＡとＬＯＧＩＣ−Ｂ）１３Ａと１３Ｂ、通常動作のためのクロック生成回路（ＣＰＧ−ＡとＣＰＧ−Ｂ）１４Ａと１４Ｂ、ＰＵＦ−ＩＤ生成制御部（ＩＤＧＥＮＣＴＬ）１２、及び、セレクタ２１＿３〜２１＿５と２１＿７〜２１＿９が接続されている。セレクタ２１＿３〜２１＿５と２１＿７〜２１＿９は、図４に示したクロックセレクタ２１＿１と２１＿２と同様に、半導体メモリ１に内蔵されても良い。ＰＵＦ−ＩＤ生成制御部（ＩＤＧＥＮＣＴＬ）１２は、特に制限されないが、例えばＣＰＵ（Central Processing Unit）によって構成される。
【００７６】
通常動作のための論理回路（ＬＯＧＩＣ−Ａ）１３Ａは、クロック生成回路（ＣＰＧ−Ａ）１４Ａから供給されるクロックＣＬＫ−Ａに同期して動作し、アドレスＡＤＲＳ−Ａ、制御信号ＣＴＲＬ−Ａを出力し、データＤＡＴＡ−Ａを入出力して、通常動作モードには半導体メモリ１のＡポートにアクセスする。論理回路（ＬＯＧＩＣ−Ｂ）１３Ｂは、クロック生成回路（ＣＰＧ−Ｂ）１４Ｂから供給されるクロックＣＬＫ−Ｂに同期して動作し、アドレスＡＤＲＳ−Ｂ、制御信号ＣＴＲＬ−Ｂを出力し、データＤＡＴＡ−Ｂを入出力して、通常動作モードには半導体メモリ１のＢポートにアクセスする。
【００７７】
ＰＵＦ−ＩＤ生成制御部（ＩＤＧＥＮＣＴＬ）１２は、ＰＵＦ−ＩＤ生成指示信号ＩＤＧＥＮを出力して、セレクタ２１＿３〜２１＿５と２１＿７〜２１＿９を制御し、ＰＵＦ−ＩＤ生成モードの期間に、半導体メモリ１にＰＵＦ−ＩＤを生成させるための信号を供給する。アドレスＡＡＤＲＳとＢＡＤＲＳには、同じアドレスＩＤＡＤＲＳを供給する。制御信号ＡＣＴＲＬとＢＣＴＲＬにも同じ制御信号ＩＤＣＴＲＬを供給し、データＡＤＡＴＡとＢＤＡＴＡには、互いにビット反転されたデータをＩＤＤＡＴＡから供給する。これにより、同じアドレスのメモリセルに対して、ＡポートとＢポートから異なる値を同時に書き込む。このとき、前述のように、２本のワード線ＡＷＬとＢＷＬはネゲートタイミングが互いに同期するように制御される。メモリセルにはデバイス固有のビット列であるＰＵＦ−ＩＤが生成されるので、ＰＵＦ−ＩＤ生成制御部（ＩＤＧＥＮＣＴＬ）１２は、２つのポートの一方を使ってその値を読み出す。
【００７８】
以上のように、電源のオン／オフ制御なしに安定してＰＵＦ−ＩＤを生成可能な半導体メモリを提供することができる。半導体メモリ１の電源は、通常動作モードとＰＵＦ−ＩＤ生成モードの間のモード遷移の間も維持されるので、ＰＵＦ−ＩＤ生成のためにアクセスされるアドレス以外のアドレスのデータは、保持される。ＰＵＦ−ＩＤ生成のためにアクセスされるアドレスのデータは、ＰＵＦ−ＩＤ生成モードに遷移する前に別のメモリ領域に退避させ、ＰＵＦ−ＩＤ生成モードから通常動作モードに戻った後に、復帰させても良い。
【００７９】
〔実施形態３〕＜２本のワード線を短絡＞
実施形態２は、半導体メモリ１がポート毎に入力されるクロックに同期して動作する、同期回路で構成されていること前提とした実施形態である。しかし、上述のようにアサートタイミングとネゲートタイミングを内部回路の遅延時間によって形成するように設計すると、製造ばらつきによっては必ずしも同期動作とならない場合がある。製造ばらつきのうち絶対ばらつきは問題ないが、相対ばらつきがあると、同期動作が損なわれる。本実施形態は、ワード線のタイミング生成回路の動作がクロック同期か非同期かに関わらず、ＰＵＦ−ＩＤを生成させるための２本のワード線を互いに短絡することによって、ネゲートタイミングが同期するように構成するものである。
【００８０】
図７は、実施形態３に係る半導体メモリ１の構成例を示す部分的な回路図である。
【００８１】
図１または図４に示した半導体メモリ１の、制御部（ＣＴＲＬ−ＡとＣＴＲＬ−Ｂ）６Ａと６Ｂとワード線駆動部（ＷＬＤ）４の内部回路構成の一部が示される。制御部（ＣＴＲＬ−Ａ）６Ａはアドレスプリデコーダ１５Ａとポストデコーダ２６Ａを含んで構成され、アドレスＡＡＤＲＳが入力される。アドレスＡＡＤＲＳは、半導体メモリ１の外部から直接入力されたアドレスでもよいし、一旦ラッチされてクロック同期されたアドレスでもよい。仮にアドレスＡＡＤＲＳを８ビットとすると、プリデコーダ１５Ａは例えばそのうちの上位４ビットと下位４ビットをそれぞれフルデコードし、上位１６本＋下位１６本のデコード出力を生成する。正論理側１６本と負論理側１６本をそれぞれ生成し、合計６４本が出力されてもよい。ポストデコーダは例えば２５６個のＮＡＮＤゲートで構成され、上記上位１６本または正負３２本のうちの１本と下位１６本または正負３２本のうちの１本と、アサートタイミング制御信号とに接続されて、すべてが０のときに、ワード線ＡＷＬをアサートする。上位１６本＋下位１６本のデコード出力とアサートタイミング制御信号は、それぞれバッファ２４＿１〜３で駆動される。図示されるポストデコーダ２６Ａは、上記２５６個のＮＡＮＤゲートのうちの１個を代表的に示したものである。他のＮＡＮＤゲートやデコード信号線、制御信号線は、図示が省略されている。Ｂポート側の制御部（ＣＴＲＬ−Ｂ）６Ｂも同様に構成することができるので、説明は省略する。
【００８２】
プリデコード回路とポストデコード回路を組合せる形式には限定されず、如何なる回路構成であってもよい。また、Ａポート側とＢポート側のアドレス数は必ずしも同じである必要はなく、また、２のべき乗である必要もない。
【００８３】
ワード線駆動部（ＷＬＤ）４は、ワード線ＡＷＬを駆動するワード線駆動回路５Ａと、ワード線ＢＷＬを駆動するワード線駆動回路５Ｂと、ワード線ＡＷＬとＢＷＬとを短絡させるスイッチ１６とを含んで構成される。Ａポート側とＢポート側の全てのワード線対に設けられていても、一部のワード線対にのみ設けられていてもよい。Ａポート側のワード線駆動回路５Ａはインバータ、Ｂポート側のワード線駆動回路５Ｂはクロックドインバータで構成され、スイッチ１６はｎチャネルＭＯＳＦＥＴ１７とｐチャネルＭＯＳＦＥＴ１８とを並列接続して構成される。ＰＵＦ−ＩＤ生成指示信号ＩＤＧＥＮがアサートされると、ワード線駆動回路５Ｂの出力がハイインピーダンスになり、スイッチ１６が閉じる（オンする）ので、ワード線ＡＷＬとＢＷＬは共にＡポート側のワード線駆動回路５Ａによって駆動される。これにより、ワード線ＡＷＬとＢＷＬは共にＡポート側のアドレスＡＡＤＲＳにのみ依存し、同時にアサートされ同時にネゲートされる。
【００８４】
以上述べたように、それぞれのポートが互いに独立して動作するマルチポートメモリにおいて、ＰＵＦ−ＩＤを生成させるために、２本のワード線（ＡＷＬとＢＷＬ）のネゲートタイミングを容易かつ確実に同期させることができる。
【００８５】
図８は、実施形態３に係る半導体メモリ１の別の構成例を示す部分的な回路図である。
【００８６】
図７と同様に、図１または図４に示した半導体メモリ１の、制御部（ＣＴＲＬ−ＡとＣＴＲＬ−Ｂ）６Ａと６Ｂとワード線駆動部（ＷＬＤ）４の内部回路構成の一部が示される。制御部（ＣＴＲＡＬ−ＡとＣＴＲＬ−Ｂ）６Ａと６Ｂは、図７と同様に構成することができるので、説明は省略する。
【００８７】
ワード線駆動部（ＷＬＤ）４は、１組のワード線ＡＷＬとＢＷＬについて４個のクロックドインバータ２３＿１〜４を用いて構成される。Ａポート側からワード線ＡＷＬを駆動する、ポストデコーダ２６Ａの出力は、クロックドインバータ２３＿２と２３＿３に入力される。Ｂポート側からワード線ＢＷＬを駆動する、ポストデコーダ２６Ｂの出力は、クロックドインバータ２３＿４に入力される。クロックドインバータ２３＿１と２３＿２の出力はワード線ＡＷＬに接続され、クロックドインバータ２３＿３と２３＿４の出力はワード線ＢＷＬに接続されている。
【００８８】
クロックドインバータ２３＿１は、その正極側クロック端子が接地され負極側クロック端子がインバータ２２＿５で反転されたハイレベルに固定されることにより、常時ハイインピーダンスを出力する。クロックドインバータ２３＿２は、逆に、その負極側クロック端子が接地され正極側クロック端子がインバータ２２＿５で反転されたハイレベルに固定されることにより、常時ポストデコーダ２６Ａから入力される信号を反転してワード線ＡＷＬに出力する。
【００８９】
ワード線ＢＷＬ側は、動作モードによって切り替えられる。ＰＵＦ−ＩＤ生成指示信号ＩＤＧＥＮがロウの時、即ち通常動作モードでは、クロックドインバータ２３＿３の出力はハイインピーダンスで、クロックドインバータ２３＿４がポストデコーダ２６Ｂから入力される信号を反転してワード線ＢＷＬに出力する。ＰＵＦ−ＩＤ生成指示信号ＩＤＧＥＮがハイの時、即ちＰＵＦ−ＩＤ生成モードでは、クロックドインバータ２３＿４の出力はハイインピーダンスとなり、クロックドインバータ２３＿３がＡポート側のポストデコーダ２６Ａから入力される信号を反転してワード線ＢＷＬに出力する。そのため、ＰＵＦ−ＩＤ生成モードでは、ワード線ＡＷＬとＢＷＬはどちらも、Ａポート側のポストデコーダ２６Ａから入力される信号を反転駆動される。これにより、ワード線ＡＷＬとＢＷＬは共にＡポート側のアドレスＡＡＤＲＳにのみ依存し、同時にアサートされ同時にネゲートされる。
【００９０】
以上述べたように、それぞれのポートが互いに独立して動作するマルチポートメモリにおいて、ＰＵＦ−ＩＤを生成させるために、２本のワード線（ＡＷＬとＢＷＬ）のネゲートタイミングを容易かつ確実に同期させることができる。
【００９１】
クロックドインバータ２３＿１の負極側クロック端子とクロックドインバータ２３＿２の正極側クロック端子とが、電源配線などのハイ固定信号に接続されれば、インバータ２２＿５は省略することができる。クロックドインバータ２３＿１を省略し、クロックドインバータ２３＿２を単純なインバータに置き換えても良い。これにより、ワード線駆動部４の回路規模を少なく抑えることができる。ワード線の数は数百本単位であるので、回路規模の削減効果は大きい。一方、図８に示したように構成することにより、２本のワード線（ＡＷＬとＢＷＬ）のネゲートタイミングをより正確に同期させることができる。図８に示した構成では、ワード線ＡＷＬとＢＷＬを駆動する駆動回路、即ち通常動作モードではクロックドインバータ２３＿２と２３＿４、ＰＵＦ−ＩＤ生成モードではクロックドインバータ２３＿２と２３＿３を、全く同じ回路構成とし、さらに、常時オフのクロックドインバータ２３＿１を備えることにより、ワード線ＡＷＬとＢＷＬの負荷容量を等しくすることができるからである。
【００９２】
図９は、実施形態３に係る半導体メモリ１の使用例を表すブロック図である。図６と同様に、半導体メモリ１には、通常動作のための論理回路（ＬＯＧＩＣ−ＡとＬＯＧＩＣ−Ｂ）１３Ａと１３Ｂ、通常動作のためのクロック生成回路（ＣＰＧ−ＡとＣＰＧ−Ｂ）１４Ａと１４Ｂ、及び、ＰＵＦ−ＩＤ生成制御部（ＩＤＧＥＮＣＴＬ）１２が接続されている。図６には、Ａポート側とＢポート側それぞれに、セレクタ２１＿３〜２１＿５と２１＿７〜２１＿９が接続される例を示したが、図９には、Ａポート側のアドレスＡＡＤＲＳ，制御信号ＡＣＴＲＬ，データＡＤＡＴＡ，クロックＡＣＬＫにそれぞれセレクタ２１＿３〜２１＿６が接続され、Ｂポート側にはセレクタを備えない例が示される。セレクタ２１＿３〜２１＿６は、半導体メモリ１に内蔵されても良い。通常動作モードでは、他の回路構成と動作は、図６を引用して説明した、実施形態２と同様であるので、説明を省略する。
【００９３】
ＰＵＦ−ＩＤ生成モードの期間にＰＵＦ−ＩＤ生成制御部（ＩＤＧＥＮＣＴＬ）１２は、ＰＵＦ−ＩＤ生成指示信号ＩＤＧＥＮを出力して、セレクタ２１＿３〜２１＿６を制御し、半導体メモリ１にＰＵＦ−ＩＤを生成させるための信号を供給する。アドレスＡＡＤＲＳにアドレスＩＤＡＤＲＳを、制御信号ＡＣＴＲＬに制御信号ＩＤＣＴＲＬを、データＡＤＡＴＡにＩＤＤＡＴＡを、それぞれ供給する。図７と図８に示した構成例ではいずれも、ＰＵＦ−ＩＤ生成モードにおいては、ワード線ＡＷＬとＢＷＬはＡポート側のアドレスＡＡＤＲＳに基づいてアサートされるので、上記のように接続することにより、アドレスＩＤＡＤＲＳが半導体メモリ１のＡポート側に供給され、それに基づいてアクセスされるワードが決まる。図７と図８ではデータ側については図示を省略したが、Ａポート側に入力されるデータＡＤＡＴＡを、全ビット反転してＢポート側のデータＢＤＡＴＡを置き換えることにより、ビット反転データを外部（例えばＰＵＦ−ＩＤ生成制御部）で生成してＢポートから供給するなどしなくても、同じメモリセルに異なる書込みデータを供給することができる。これにより、同じアドレスのメモリセルに対して、ＡポートとＢポートから異なる値を同時に書き込む。このとき、前述のように、２本のワード線ＡＷＬとＢＷＬはネゲートタイミングが互いに同期するように制御される。メモリセルにはデバイス固有のビット列であるＰＵＦ−ＩＤが生成されるので、ＰＵＦ−ＩＤ生成制御部（ＩＤＧＥＮＣＴＬ）１２は、２つのポートの一方を使ってその値を読み出す。
【００９４】
以上のように、電源のオン／オフ制御なしに安定してＰＵＦ−ＩＤを生成可能な半導体メモリを提供することができる。また、本実施形態３は、前述の実施形態２、後述の実施形態４及び実施形態５の一部もしくは全てと、組み合わせて実施することができる。
【００９５】
〔実施形態４〕＜アドレスデコード信号の切替え＞
図１０は、実施形態４に係る半導体メモリ１の構成例を示す部分的な回路図である。
【００９６】
図７、図８と同様に、図１または図４に示した半導体メモリ１の、制御部（ＣＴＲＬ−ＡとＣＴＲＬ−Ｂ）６Ａと６Ｂとワード線駆動部（ＷＬＤ）４の内部回路構成の一部が示される。Ｂポート側の制御部（ＣＴＲＬ−Ｂ）６Ｂでは、バッファ２４＿４〜６がクロックドバッファ（トライステートバッファ）２５＿４〜６に置き換えられ、Ａポート側の制御部（ＣＴＲＬ−Ａ）６Ａでは、トライステートバッファ２５＿１〜３が追加され、トライステートバッファ２５＿４〜６と同じプリデコード結果の配線に接続される。トライステートバッファ２５＿１〜３とトライステートバッファ２５＿４〜６とは、ＰＵＦ−ＩＤ生成指示信号ＩＤＧＥＮによって排他的に制御される。ＰＵＦ−ＩＤ生成指示信号ＩＤＧＥＮがロウの時、即ち通常動作モードでは、トライステートバッファ２５＿１〜３の出力はハイインピーダンスで、トライステートバッファ２５＿４〜６が、Ｂポート側のアドレスプリデコーダ１５Ｂのプリデコード結果をポストデコーダ２６Ｂに出力する。ワード線ＢＷＬは、Ｂポート側のアドレスＢＡＤＲＳに基づいてアサートされる。ＰＵＦ−ＩＤ生成指示信号ＩＤＧＥＮがハイの時、即ちＰＵＦ−ＩＤ生成モードでは、トライステートバッファ２５＿４〜６の出力はハイインピーダンスとなり、トライステートバッファ２５＿１〜３が、Ａポート側のアドレスプリデコーダ１５Ａのプリデコード結果を、Ｂポート側のポストデコーダ２６Ｂに出力する。Ａポート側のアドレスプリデコーダ１５Ａのプリデコード結果は、Ａポート側のポストデコーダ２６Ａにも同時に出力されるので、ＰＵＦ−ＩＤ生成モードでは、ワード線ＡＷＬとＢＷＬはどちらも、Ａポート側のアドレスＡＡＤＲＳに基づいてアサートされる。これにより、ワード線ＡＷＬとＢＷＬは共にＡポート側のアドレスＡＡＤＲＳにのみ依存し、同時にアサートされ同時にネゲートされる。
【００９７】
以上述べたように、それぞれのポートが互いに独立して動作するマルチポートメモリにおいて、ＰＵＦ−ＩＤを生成させるために、２本のワード線（ＡＷＬとＢＷＬ）のネゲートタイミングを容易かつ確実に同期させることができる。
【００９８】
図７と図８に示した実施形態では、ワード線自体を短絡させる構成であるので、全てのワード線に対して回路を追加する必要がある一方、１対のワード線のアナログ的な特性を正確に整合させることができるため、より正確にネゲートタイミングを同期させることができる。これに対して図１０に示した本実施形態では、全てのワード線に回路を追加する必要がなく、プリデコード結果に対して回路を付加すれば足りるため、比較的少ない回路規模で実施することができる。
【００９９】
〔実施形態５〕＜書込みデータの自動生成＞
以上述べた実施形態２から４においては、同じメモリセルに異なるデータを書き込むために、互いにビット反転した２つのデータを生成して入力する例を示した。本実施形態５では、同じメモリセルに書き込む異なるデータを、半導体メモリ１の内部で自動生成するための回路について説明する。
【０１００】
図１１は、実施形態５に係る半導体メモリ１の構成例を示す部分的な回路図である。Ａポート側では、データＡＤＡＴＡが入力され、ＡＮＤゲート２７を通してクロックＡＣＬＫに同期するフリップフロップ２９ＡにラッチされてＡポート側ライトデータＡＷＤとして出力される。Ｂポート側では、データＢＤＡＴＡが入力され、ＯＲゲート２８を通してクロックＢＣＬＫに同期するフリップフロップ２９ＢにラッチされてＢポート側ライトデータＢＷＤとして出力される。ＡＮＤゲート２７とフリップフロップ２９ＡとＯＲゲート２８とフリップフロップ２９Ｂはそれぞれ１個のみが図示されるが、ＡＤＡＴＡとＢＤＡＴＡのビット数分が設けられている。ＯＲゲート２８にはＰＵＦ−ＩＤ生成指示信号ＩＤＧＥＮが入力され、ＡＮＤゲート２７にはＰＵＦ−ＩＤ生成指示信号ＩＤＧＥＮのインバータ２１＿７による反転信号が入力されている。通常動作モードでＰＵＦ−ＩＤ生成指示信号ＩＤＧＥＮがロウの時には、ＡＤＡＴＡとＢＤＡＴＡはそれぞれそのままフリップフロップ２９Ａと２９Ｂに入力され、ラッチされる。ＰＵＦ−ＩＤ生成モードでＰＵＦ−ＩＤ生成指示信号ＩＤＧＥＮがハイの時には、ＡＤＡＴＡはＡＮＤゲート２７により全ビット０に強制されてフリップフロップ２９Ａには全ビット０のデータがラッチされ、ＢＤＡＴＡはＯＲゲート２８により全ビット１に強制されてフリップフロップ２９Ｂには全ビット１のデータがラッチされる。ＰＵＦ−ＩＤ生成モードでは、Ａポート側からは全ビット０のライトデータＡＷＤが供給され、Ｂポート側からは全ビット１のライトデータＢＷＤが供給される。
【０１０１】
これにより、同じメモリセルに書き込む異なるデータを、半導体メモリ１の内部で自動的に生成することができる。
【０１０２】
図１２は、実施形態５に係る半導体メモリ１の使用例を表すブロック図である。図６、図９と同様に、半導体メモリ１には、通常動作のための論理回路（ＬＯＧＩＣ−ＡとＬＯＧＩＣ−Ｂ）１３Ａと１３Ｂ、通常動作のためのクロック生成回路（ＣＰＧ−ＡとＣＰＧ−Ｂ）１４Ａと１４Ｂ、及び、ＰＵＦ−ＩＤ生成制御部（ＩＤＧＥＮＣＴＬ）１２が接続されている。図６にはＡポート側とＢポート側それぞれに、セレクタ２１＿３〜５と２１＿７〜９を備える例を示し、図９には、Ａポート側のアドレスＡＡＤＲＳ，制御信号ＡＣＴＲＬ，データＡＤＡＴＡ，クロックＡＣＬＫにそれぞれセレクタ２１＿３〜６を備え、Ｂポート側にはセレクタを備えない例を示したが、図１２ではさらに、データＡＤＡＴＡのためのセレクタ２１＿５が省略されている。図１１に示される回路によって、半導体メモリ１の内部で自動生成されるので、ＰＵＦ−ＩＤ生成制御部（ＩＤＧＥＮＣＴＬ）１２からＰＵＦ−ＩＤ生成用データＩＤＤＡＴＡを供給する必要がないためである。一方、半導体メモリ１で生成されたＰＵＦ−ＩＤは、ＡＤＡＴＡからＰＵＦ−ＩＤ生成制御部（ＩＤＧＥＮＣＴＬ）１２に読み出される。なお、セレクタ２１＿３、４、６は、半導体メモリ１に内蔵されても良い。通常動作モードでは、他の回路構成と動作は、図６または図９を引用して説明した、実施形態２、実施形態３と同様であるので、説明を省略する。
【０１０３】
以上のように、電源のオン／オフ制御なしに安定してＰＵＦ−ＩＤを生成可能な半導体メモリを提供することができる。また、本実施形態５は、前述の実施形態２、実施形態３及び実施形態４の一部もしくは全てと、組み合わせて実施することができる。
【０１０４】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１０５】
例えば、ブロック図に示したブロック分割は、単なる一例に過ぎず、１つのブロックの一部または全部の機能を他のブロックの機能と渾然一体に実現した別のブロックに変更して実現するなどの変更は、適宜任意に行うことができる。
【符号の説明】
【０１０６】
１  半導体メモリ
２  メモリアレイ
３  メモリセル
４  ワード線駆動部（ＷＬＤ）
５  ワード線駆動回路
６  制御部（ＣＴＲＬ−Ａ，ＣＴＲＬ−Ｂ）
７  入出力部（Ｉ／Ｏ−Ａ，Ｉ／Ｏ−Ｂ）
８  ビット線駆動回路
９  トランスファゲート
１０  記憶素子
１１  センスアンプ
１２  ＰＵＦ−ＩＤ生成制御部（ＩＤＧＥＮＣＴＬ）
１３  通常動作のための論理回路（ＬＯＧＩＣ−Ａ，ＬＯＧＩＣ−Ｂ）
１４  通常動作のためのクロック生成回路（ＣＰＧ−Ａ，ＣＰＧ−Ｂ）
１５  アドレスプリデコーダ
１６  スイッチ
２１  セレクタ
２２  インバータ
２３  クロックドインバータ
２４  バッファ
２５  クロックドバッファ（トライステートバッファ）
２６  ＮＡＮＤゲート
２７  ＡＮＤゲート
２８  ＯＲゲート
２９  フリップフロップ
ＡＷＬ、ＢＷＬ  ワード線
ＡＢＴ，ＡＢＢ，ＢＢＴ，ＢＢＢ  ビット線
ＡＤＤＲＳ，ＢＤＤＲＳ  アドレス
ＡＣＴＲＬ，ＢＣＴＲＬ  制御信号
ＡＣＬＫ，ＢＣＬＫ  通常動作クロック
ＩＤＣＬＫ  ＰＵＦ−ＩＤ生成クロック
ＩＤＧＥＮ  ＰＵＦ−ＩＤ生成指示信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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