(57)【要約】【課題】セルトランジスタ間の干渉によるメモリセルのリテンション特性の悪化を防止する。【解決手段】半導体装置１ａは、半導体基板２の主面に活性領域ＫのＸ'方向の中央を通過するように形成された第１の溝Ｔ１のＸ方向の中央領域のうち活性領域Ｋの内側に相当する領域に形成されたビット線コンタクトプラグ５と、第１の溝Ｔ１のＸ'方向の中央領域のうち活性領域Ｋの外側に相当する領域に形成された絶縁膜６と、第１の溝Ｔ１内に配置される第２の溝Ｔ２の内部にゲート絶縁膜７を介して埋設された第１のワード線ＷＬ１と、第１の溝Ｔ１内に配置される第３の溝Ｔ３の内部にゲート絶縁膜７を介して埋設された第２のワード線ＷＬ２と、第１の溝Ｔ１の底面を覆うように配置され、ビット線コンタクトプラグ５と電気的に接続される不純物拡散層４とを備える。【選択図】図１
2015041661.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面に埋設され、第１の方向に延在する活性領域を区画する素子分離用絶縁膜と、
前記主面に前記活性領域の前記第１の方向の中央を通過するように形成された第１の溝の前記第１の方向の中央領域のうち、前記活性領域の内側に相当する領域に形成されたビット線コンタクトプラグと、
前記第１の溝の前記第１の方向の中央領域のうち、前記活性領域の外側に相当する領域に形成された絶縁膜と、
前記第１の溝の延在方向の第１の内側面と前記ビット線コンタクトプラグ及び前記絶縁膜とによって構成される第２の溝の内部にゲート絶縁膜を介して埋設された第１のワード線と、
前記第１の溝の前記第１の内側面と対向する第２の内側面と前記ビット線コンタクトプラグ及び前記絶縁膜とによって構成される第３の溝の内部にゲート絶縁膜を介して埋設された第２のワード線と、
前記第１の溝の底面を覆うように配置され、前記ビット線コンタクトプラグと電気的に接続される第１の不純物拡散層と、
前記活性領域のうち前記第１の内側面と前記素子分離用絶縁膜との間の領域に配置される第２の不純物拡散層と、
前記活性領域のうち前記第２の内側面と前記素子分離用絶縁膜との間の領域に配置される第３の不純物拡散層と、
前記主面の上方に配置され、下面で前記ビット線コンタクトプラグと電気的に接続されるビット線と
を備えることを特徴とする半導体装置。
【請求項２】
前記ビット線コンタクトプラグの底面から前記主面までの距離は、前記第１の溝の底面から前記主面までの距離に比べて長い
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ビット線コンタクトプラグの底面から前記主面までの距離は、前記素子分離用絶縁膜の底面から前記主面までの距離に比べて短い
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ビット線コンタクトプラグの底面から前記主面までの距離は、前記素子分離用絶縁膜の底面から前記主面までの距離に等しい
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記主面の上方に配置され、前記第２の不純物拡散層と電気的に接続される第１のセルキャパシタと、
前記主面の上方に配置され、前記第３の不純物拡散層と電気的に接続される第２のセルキャパシタと
をさらに備えることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
半導体基板の主面に素子分離溝を形成することにより、前記素子分離溝の形成領域からなる素子分離領域と、該素子分離領域に囲まれた活性領域とを前記主面に区画する工程と、
前記素子分離溝を第１の絶縁膜で埋設する工程と、
前記活性領域から前記素子分離領域にわたって延在し、互いに対向して前記主面より下方に延在する第１及び第２の内側面を有し、前記主面からの深さが前記素子分離溝より浅い第１の溝を形成する工程と、
前記第１及び第２の内側面のそれぞれに第２の絶縁膜からなる第１及び第２の側壁を形成する工程と、
前記第１及び第２の側壁によって挟まれた領域に第１の導電膜を埋め込む工程と、
前記第１の導電膜のうち前記素子分離領域内に形成された第１の部分を除去する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項７】
前記第１の部分を除去する工程では、少なくとも前記第１の導電膜のうち前記活性領域内に形成された第２の部分を覆う一方、少なくとも前記第１の部分を露出させるマスクパターンをマスクとするエッチングを行うことによって、前記第１の部分を除去する
ことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記マスクパターンは前記第１の溝と交差する開口部を有し、前記第１の部分は前記開口部の底面に露出する
ことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第１及び第２の側壁を形成する工程は、前記第２の絶縁膜を成膜した後、該第２の絶縁膜をエッチバックすることにより行い、
前記第２の絶縁膜の前記エッチバックにおいて前記第１の溝の底面に位置する前記半導体基板もエッチングすることにより、前記第１の導電膜の底面を前記第１の溝の底面より深い位置に設ける
ことを特徴とする請求項６乃至８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
前記第１の溝を形成した後、前記第１の溝の底面に第１の不純物拡散層を形成する工程
をさらに備えることを特徴とする請求項６乃至９のいずれか一項に記載の半導体装置の製造方法。
【請求項１１】
前記第１及び第２の側壁を除去することにより、前記第１の溝の内部に、前記第１の内側面に接する第２の溝、及び、前記第２の内側面に接する第３の溝を形成する工程と、
前記第２及び第３の溝それぞれの内表面を含む前記半導体基板の露出面に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜を形成した後、前記第２の溝の内部に第１のワード線を埋め込むとともに、前記第３の溝の内部に第２のワード線を埋め込む工程と
前記第３の絶縁膜を形成した後、前記活性領域のうち前記第１の内側面と前記素子分離領域との間の領域に第２の不純物拡散層を形成するとともに、前記活性領域のうち前記第２の内側面と前記素子分離領域との間の領域に第３の不純物拡散層を形成する工程と
をさらに備えることを特徴とする請求項６乃至１０のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、埋め込みゲート構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ(Dynamic Random Access Memory)などの半導体装置には、セルトランジスタのゲート電極（ワード線）がトレンチ内に埋設された、いわゆる埋め込みゲート構造を有するものがある。特許文献１〜４及び非特許文献１には、埋め込みゲート構造を有する半導体装置の例が開示されている。
【０００３】
埋め込みゲート構造を有する半導体装置では、通常、それぞれビット線方向に長くワード線方向に短い形状を有する活性領域が、半導体基板の主面にマトリクス状に配置される。各活性領域は、半導体基板の主面に設けた素子分離領域によって区画される。１つの活性領域内には、２つのメモリセル（セルトランジスタ及びセルキャパシタ）が形成される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−２４８６８６号公報
【特許文献２】特開２０１３−０５８６７６号公報
【特許文献３】特開２０１０−２１９３２６号公報
【特許文献４】特開２００３−０１７５８５号公報
【非特許文献】
【０００５】
【非特許文献１】T.Schloesser et al.、「A 6F2 Buried Wordline DRAM Cell for 40nm and Beyond」、IEDM Tech. Dig.、２００８年、p.809
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、埋め込みゲート構造を有する半導体装置において上記のように１つの活性領域内に２つのメモリセルを形成すると、これらのセルトランジスタの間で干渉が発生し、その結果としてメモリセルのリテンション特性が悪化してしまう場合がある。以下、詳しく説明する。
【０００７】
１つの活性領域内に形成された２つのセルトランジスタの一方に対してアクセス動作（リード動作又はライト動作）を行う場合、そのセルトランジスタに対応するワード線の電位をローレベルからハイレベルに上昇させることになる。こうしてワード線の電位が上昇すると、それに応じて他方のセルトランジスタのチャネルの静電ポテンシャルが増加する。その結果、他方のセルトランジスタのしきい値電圧が低下し、リーク電流が増加するので、他方のセルトランジスタに対応するメモリセルのリテンション特性が悪化することになる。
【０００８】
一方のセルトランジスタに対応するワード線の電位上昇に伴う他方のセルトランジスタのチャネルの静電ポテンシャルの増加は、ワード線間隔が狭いほど顕著になる。近年の半導体装置の小型化に伴ってワード線間隔が狭くなっていることから、セルトランジスタ間の干渉によるメモリセルのリテンション特性の悪化を防止することが急務となっている。
【０００９】
なお、上記の問題を解決し、メモリセルのリテンション特性を改善するためのひとつの方法として、ＡＳＣ(ASymmetric Channel doping)という方法が知られている。これは、ビット線コンタクトプラグ側のＰ／Ｎ接合部に対してＰ型の不純物をポケット状にドーピングすることによって、セルトランジスタのしきい値電圧の低下を防止するものである。しかしながら、このＡＳＣを微細化が進展した半導体装置に適用すると、ドーピングしたＰ型の不純物がストレージノード側のＰ／Ｎ接合部にも導入されてしまい、その結果、このＰ／Ｎ接合部におけるリーク電流が増加してしまうという別の問題が発生する。
【課題を解決するための手段】
【００１０】
本発明の一側面による半導体装置は、半導体基板の主面に埋設され、第１の方向に延在する活性領域を区画する素子分離用絶縁膜と、前記主面に前記活性領域の前記第１の方向の中央を通過するように形成された第１の溝のうち、前記活性領域の内側に相当する領域の前記第１の方向の中央に形成されたビット線コンタクトプラグと、前記第１の溝のうち、前記活性領域の外側に相当する領域の前記第１の方向の中央に形成された絶縁膜と、前記第１の溝の延在方向の第１の内側面と前記ビット線コンタクトプラグ及び前記絶縁膜とによって構成される第２の溝の内部にゲート絶縁膜を介して埋設された第１のワード線と、前記第１の溝の前記第１の内側面と対向する第２の内側面と前記ビット線コンタクトプラグ及び前記絶縁膜とによって構成される第３の溝の内部にゲート絶縁膜を介して埋設された第２のワード線と、前記第１の溝の底面を覆うように配置され、前記ビット線コンタクトプラグと電気的に接続される第１の不純物拡散層と、前記活性領域のうち前記第１の内側面と前記素子分離用絶縁膜との間の領域に配置される第２の不純物拡散層と、前記活性領域のうち前記第２の内側面と前記素子分離用絶縁膜との間の領域に配置される第３の不純物拡散層と、前記主面の上方に配置され、下面で前記ビット線コンタクトプラグと電気的に接続されるビット線とを備えることを特徴とする。
【００１１】
本発明の一側面による半導体装置の製造方法は、半導体基板の主面に素子分離溝を形成することにより、前記素子分離溝の形成領域からなる素子分離領域と、該素子分離領域に囲まれた活性領域とを前記主面に区画する工程と、前記素子分離溝を第１の絶縁膜で埋設する工程と、前記活性領域から前記素子分離領域にわたって延在し、互いに対向して前記主面より下方に延在する第１及び第２の内側面を有し、前記主面からの深さが前記素子分離溝より浅い第１の溝を形成する工程と、前記第１及び第２の内側面のそれぞれに第２の絶縁膜からなる第１及び第２の側壁を形成する工程と、前記第１及び第２の側壁によって挟まれた領域に第１の導電膜を埋め込む工程と、前記第１の導電膜のうち前記素子分離領域内に形成された第１の部分を除去する工程とを備えることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、活性領域内に、第１のワード線を制御電極、第１の不純物拡散層を一方の被制御電極、第２の不純物拡散層を他方の被制御電極とし、第１の内側面にチャネルが形成される第１のセルトランジスタと、第２のワード線を制御電極、第１の不純物拡散層を一方の被制御電極、第３の不純物拡散層を他方の被制御電極とし、第２の内側面にチャネルが形成される第２のセルトランジスタとが形成される。そして本発明によれば、ビット線コンタクトプラグと電気的に接続される第１の不純物拡散層が第１の溝の底面を覆うように配置されているので、一方のセルトランジスタに対応するワード線の電位上昇に伴う他方のセルトランジスタのチャネルの静電ポテンシャルの増加が抑制される。したがって、本発明によれば、セルトランジスタ間の干渉によるメモリセルのリテンション特性の悪化が防止される。
【図面の簡単な説明】
【００１３】
【図１】（ａ）は、本発明の第１の実施の形態による半導体装置１ａの平面的な構成を示す図であり、（ｂ）（ｃ）はそれぞれ、（ａ）に示したＡ−Ａ線及びＢ−Ｂ線に対応する半導体装置１ａの断面を示す図である。
【図２】（ａ）は、比較例（Ｃ）と実施例（Ｅ）のそれぞれについて、隣接するセルトランジスタに対応するワード線の電位をローレベルからハイレベルに変化させたときのセルトランジスタのしきい値電圧Ｖｔ１の変化量Δ｜Ｖｔ１｜を示す図であり、（ｂ）は、比較例（Ｃ）と実施例（Ｅ）のそれぞれについて、ワード線の間隔ＷＬ−ｐｉｃｔｈを変化させて上記変化量Δ｜Ｖｔ１｜を測定した結果を示す図であり、（ｃ）は、比較例（Ｃ）と実施例（Ｅ）のそれぞれについて、ゲート電位Ｖｇとドレイン電流Ｉｄの関係を示す図である。
【図３】（ａ）は、製造途中における半導体装置１ａの上面図であり、（ｂ）（ｃ）はそれぞれ、（ａ）に示したＡ−Ａ線及びＢ−Ｂ線に対応する半導体装置１ａの断面を示す図である。
【図４】（ａ）は、製造途中における半導体装置１ａの上面図であり、（ｂ）（ｃ）はそれぞれ、（ａ）に示したＡ−Ａ線及びＢ−Ｂ線に対応する半導体装置１ａの断面を示す図である。
【図５】（ａ）は、製造途中における半導体装置１ａの上面図であり、（ｂ）（ｃ）はそれぞれ、（ａ）に示したＡ−Ａ線及びＢ−Ｂ線に対応する半導体装置１ａの断面を示す図である。
【図６】（ａ）は、製造途中における半導体装置１ａの上面図であり、（ｂ）（ｃ）はそれぞれ、（ａ）に示したＡ−Ａ線及びＢ−Ｂ線に対応する半導体装置１ａの断面を示す図である。
【図７】（ａ）は、製造途中における半導体装置１ａの上面図であり、（ｂ）（ｃ）はそれぞれ、（ａ）に示したＡ−Ａ線及びＢ−Ｂ線に対応する半導体装置１ａの断面を示す図である。
【図８】（ａ）は、製造途中における半導体装置１ａの上面図であり、（ｂ）（ｃ）はそれぞれ、（ａ）に示したＡ−Ａ線及びＢ−Ｂ線に対応する半導体装置１ａの断面を示す図である。
【図９】（ａ）は、製造途中における半導体装置１ａの上面図であり、（ｂ）（ｃ）はそれぞれ、（ａ）に示したＡ−Ａ線及びＢ−Ｂ線に対応する半導体装置１ａの断面を示す図である。
【図１０】（ａ）は、製造途中における半導体装置１ａの上面図であり、（ｂ）（ｃ）はそれぞれ、（ａ）に示したＡ−Ａ線及びＢ−Ｂ線に対応する半導体装置１ａの断面を示す図である。
【図１１】（ａ）は、製造途中における半導体装置１ａの上面図であり、（ｂ）（ｃ）はそれぞれ、（ａ）に示したＡ−Ａ線及びＢ−Ｂ線に対応する半導体装置１ａの断面を示す図である。
【図１２】（ａ）は、製造途中における半導体装置１ａの上面図であり、（ｂ）（ｃ）はそれぞれ、（ａ）に示したＡ−Ａ線及びＢ−Ｂ線に対応する半導体装置１ａの断面を示す図である。
【図１３】（ａ）は、製造途中における半導体装置１ａの上面図であり、（ｂ）（ｃ）はそれぞれ、（ａ）に示したＡ−Ａ線及びＢ−Ｂ線に対応する半導体装置１ａの断面を示す図である。
【図１４】（ａ）は、製造途中における半導体装置１ａの上面図であり、（ｂ）（ｃ）はそれぞれ、（ａ）に示したＡ−Ａ線及びＢ−Ｂ線に対応する半導体装置１ａの断面を示す図である。
【図１５】（ａ）は、本発明の第２の実施の形態による半導体装置１ｂの平面的な構成を示す図であり、（ｂ）（ｃ）はそれぞれ、（ａ）に示したＡ−Ａ線及びＢ−Ｂ線に対応する半導体装置１ｂの断面を示す図である。
【図１６】（ａ）は、本発明の比較例による半導体装置１００の平面的な構成を示す図であり、（ｂ）（ｃ）はそれぞれ、（ａ）に示したＡ−Ａ線及びＢ−Ｂ線に対応する半導体装置１００の断面を示す図である。
【発明を実施するための形態】
【００１４】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１５】
本発明の第１の実施の形態による半導体装置１ａはＤＲＡＭとして機能させるものであり、図１（ａ）〜（ｃ）に示すように、マトリクス状に配置された複数の活性領域Ｋを有して構成される。これらの活性領域Ｋは、半導体基板２の主面に埋設された高さｄ４の素子分離用絶縁膜３により区画される。なお、高さｄ４は、素子分離用絶縁膜３の底面から半導体基板２の主面までの距離である。各活性領域Ｋは、Ｘ方向に対して傾斜したＸ'方向（第１の方向）に延在するように区画されており、その具体的な形状は、Ｙ方向（第２の方向）に平行な２辺と、Ｘ'方向に平行な２辺とによって形成される平行四辺形とされている。
【００１６】
図１（ａ）に示した各活性領域Ｋは、それぞれ２つのメモリセルを形成するための領域である。したがって、図１（ａ）には、ＤＲＡＭのメモリセル領域が示されている。なお、図１（ａ）にはメモリセル領域の一部分のみを示している。また、実際の半導体装置１ａは、メモリセル領域内の各メモリセルの動作を制御するための回路が形成される周辺回路領域も有しているが、本実施の形態では図示を省略している。
【００１７】
半導体基板２の主面には、活性領域ＫのＹ方向の列ごとに１つずつの第１の溝Ｔ１が形成される。各第１の溝Ｔ１は、Ｙ方向に延在するように形成されており、対応する各活性領域ＫのＸ'方向の中央を通過している。各第１の溝Ｔ１の深さｄ１（底面から半導体基板２の主面までの距離）は、図１（ｂ）に示すように、素子分離用絶縁膜３の高さｄ４より小さい値に設定される。
【００１８】
第１の溝Ｔ１のＸ'方向の中央領域のうち、各活性領域Ｋの内側に相当する領域には、図１（ｃ）に示すように、導電膜であるビット線コンタクトプラグ５が形成される。また、第１の溝Ｔ１のＸ'方向の中央領域のうち、各活性領域Ｋの外側に相当する領域には、図１（ｃ）に示すように、シリコン酸化膜である絶縁膜６が形成される。ビット線コンタクトプラグ５及び絶縁膜６の上面は、半導体基板２の主面と同一の平面を構成している。
【００１９】
ビット線コンタクトプラグ５は、後述するビット線ＢＬと、後述する不純物拡散層４とを接続する役割を果たす導電体である。絶縁膜６は、各活性領域Ｋに形成されるビット線コンタクトプラグ５を電気的に分離する役割を果たしている。ビット線コンタクトプラグ５及び絶縁膜６の高さｄ２（底面から半導体基板２の主面までの距離）は、図１（ｂ）に示すように、第１の溝Ｔ１の深さｄ１より大きい値に設定される。したがって、ビット線コンタクトプラグ５及び絶縁膜６の底面は、第１の溝Ｔ１の底面よりも深い位置にある。
【００２０】
第１の溝Ｔ１は、図１（ｂ）に示すように、それぞれ延在方向の側面である第１及び第２の内側面Ｓ１，Ｓ２を有している。第１及び第２の内側面Ｓ１，Ｓ２はＸ方向で互いに対向し、それぞれ半導体基板２の主面の下方をＹ方向に延在している。第１の溝Ｔ１の内部には、第１の内側面Ｓ１とビット線コンタクトプラグ５及び絶縁膜６とによって区画される第２の溝Ｔ２と、第２の内側面Ｓ２とビット線コンタクトプラグ５及び絶縁膜６とによって区画される第３の溝Ｔ３とが配置される。
【００２１】
第２の溝Ｔ２の内部には、第１のワード線ＷＬ１が形成される。同様に、第３の溝Ｔ３の内部には、第２のワード線ＷＬ２が形成される。なお、これらの符号「ＷＬ１」「ＷＬ２」の末尾に付した下付き文字「１」「２」は、１つの活性領域Ｋに対応する２つのメモリセルそれぞれに対応する構成を区別するために付しているものである。以下の説明でこれらを区別する必要のない場合には、下付き文字「１」「２」を付けずに言及する場合がある。
【００２２】
各ワード線ＷＬは、対応する溝の内部にゲート絶縁膜７を介して埋設された導電膜８によって構成される。ワード線ＷＬの上面は半導体基板２の主面より低い位置にあり、シリコン窒化膜であるキャップ絶縁膜９によって覆われている。キャップ絶縁膜９は、第２及び第３の溝Ｔ２，Ｔ３の上部を埋めるように形成されている。
【００２３】
半導体基板２のうち第１の溝Ｔ１の底面にあたる領域には、不純物拡散層４（第１の不純物拡散層）が形成される。不純物拡散層４は、第１の溝Ｔ１の底面にＮ型の不純物をイオン注入することによって形成されるが、結果的に見ると、第１の溝Ｔ１の底面を覆うように形成されている。不純物拡散層４の深さｄ３（底面から半導体基板２の主面までの距離）は、図１（ｂ）に示すように、ビット線コンタクトプラグ５及び絶縁膜６の高さｄ２より大きい値に設定される。したがって、不純物拡散層４の底面は、ビット線コンタクトプラグ５及び絶縁膜６の底面よりも深い位置にある。ただし、ｄ３は、ｄ２と同じ値に設定してもよいし、ｄ２より小さい値に設定してもよい。なお、後述する第２の実施の形態では、ｄ３がｄ２より小さい例を取り上げる。不純物拡散層４とビット線コンタクトプラグ５とは直接接触しており、これにより互いに電気的に接続されている。
【００２４】
各活性領域Ｋのうち、第１の内側面Ｓ１と素子分離用絶縁膜３との間の領域には、不純物拡散層１０（第２の不純物拡散層）が形成される。同様に、各活性領域Ｋのうち、第２の内側面Ｓ２と素子分離用絶縁膜３との間の領域にも、不純物拡散層１０（第３の不純物拡散層）が形成される。不純物拡散層１０は、半導体基板２の主面にＮ型の不純物イオンを注入することによって形成される。
【００２５】
半導体基板２の主面の上方には、活性領域ＫのＸ'方向の列ごとに１本ずつのビット線ＢＬが形成される。ビット線ＢＬは、図１（ｂ）に示すように半導体基板２の主面に接して形成されており、図１（ａ）に示すように、対応する各活性領域ＫのＸ'方向の中央部を通過している。この部分には、上述したようにビット線コンタクトプラグ５が形成されていることから、各ビット線ＢＬは、対応する各活性領域Ｋ内のビット線コンタクトプラグ５と接触している。これにより、各ビット線ＢＬは、対応する各活性領域Ｋ内の不純物拡散層４と電気的に接続されている。
【００２６】
ビット線ＢＬの上面は、シリコン窒化膜である絶縁膜２１によって覆われている。また、ビット線ＢＬ及び絶縁膜２１の側面は、サイドウォール形状のシリコン窒化膜である絶縁膜２２によって覆われている。半導体基板２の主面にはシリコン酸化膜である層間絶縁膜２３が形成されており、絶縁膜２１の上面、絶縁膜２２の側面、並びに、半導体基板２の主面のうちビット線ＢＬ、絶縁膜２１、及び絶縁膜２２のいずれもが形成されていない部分は、この層間絶縁膜２３によって覆われている。層間絶縁膜２３の上面は、平坦化されている。
【００２７】
層間絶縁膜２３の上面には、シリコン窒化膜であるエッチトングストッパー膜２５が形成され、その上側には、不純物拡散層１０ごとのセルキャパシタＣが形成される。セルキャパシタＣは、図１（ｂ）に示すように、セルキャパシタＣごとに設けられる下部電極３０と、各セルキャパシタＣに共通に設けられる上部電極３２と、下部電極３０と上部電極３２の間に設けられる容量絶縁膜３１とによって構成される。
【００２８】
下部電極３０は有底円筒型の導電膜である。下部電極３０の下端はエッチトングストッパー膜２５を貫通しており、層間絶縁膜２３を貫通する導電膜であるストレージノードコンタクトプラグ２４の上端と接している。ストレージノードコンタクトプラグ２４も不純物拡散層１０ごとに設けられ、下面で対応する不純物拡散層１０と接触している。したがって、下部電極３０は、対応する不純物拡散層１０と電気的に接続されている。
【００２９】
上部電極３２の上面には、シリコン酸化膜である層間絶縁膜３３が形成される。層間絶縁膜３３の上面には配線３５が形成されており、上部電極３２と配線３５とは、層間絶縁膜３３を貫通するスルーホール導体３４によって互いに電気的に接続されている。
【００３０】
次に、以上の構成を有する半導体装置１ａの動作について説明する。
【００３１】
上述したように、各活性領域Ｋには２つずつメモリセルが形成される。以下、１つの活性領域Ｋに着目して説明することとし、この活性領域Ｋに含まれる２つのメモリセルを第１及び第２のメモリセルと称する。第１のメモリセルは第１のセルトランジスタと第１のセルキャパシタとを含んで構成され、第２のメモリセルは第２のセルトランジスタと第２のセルキャパシタとを含んで構成される。
【００３２】
第１のセルトランジスタのゲート電極は、ワード線ＷＬ１（第１のワード線）によって構成される。また、第１のセルトランジスタのソース／ドレインは、第１の溝Ｔ１の底面を覆う不純物拡散層４（第１の不純物拡散層）と、第１の内側面Ｓ１と素子分離用絶縁膜３との間に形成される不純物拡散層１０（第２の不純物拡散層）とによって構成される。第１のセルトランジスタのチャネルは、第１の内側面Ｓ１に沿って形成される。
【００３３】
第１のセルキャパシタは、対応する不純物拡散層１０（第２の不純物拡散層）と電気的に接続される下部電極３０を下部電極とするセルキャパシタＣによって構成される。
【００３４】
第２のセルトランジスタのゲート電極は、ワード線ＷＬ２（第２のワード線）によって構成される。また、第２のセルトランジスタのソース／ドレインは、第１の溝Ｔ１の底面を覆う不純物拡散層４（第１の不純物拡散層）と、第２の内側面Ｓ２と素子分離用絶縁膜３との間に形成される不純物拡散層１０（第３の不純物拡散層）とによって構成される。第２のセルトランジスタのチャネルは、第２の内側面Ｓ２に沿って形成される。
【００３５】
第２のセルキャパシタは、対応する不純物拡散層１０（第３の不純物拡散層）と電気的に接続される下部電極３０を下部電極とするセルキャパシタＣによって構成される。
【００３６】
例えば第１のメモリセルに対するアクセス動作を行う場合、図示しないコントローラは、初めにワード線ＷＬ１の電位レベルをローレベル（電源電位Ｖｋｋ）からハイレベル（電源電位Ｖｐｐ）に上げる。これにより、第１のセルトランジスタがオン状態となり、対応する下部電極３０と対応するビット線ＢＬとが、互いに接続された状態となる。この状態で、例えばライト動作の場合には、コントローラがビット線ＢＬの電位をライトデータに応じて制御することにより、第１のセルキャパシタにライトデータに応じた情報が書き込まれる。また、リード動作の場合には、第１のセルキャパシタに記憶されるデータに応じた電位がビット線ＢＬに現れ、図示しないセンスアンプによって増幅されたうえで、図示しないリードライトバスに出力される。コントローラは、こうして出力されるデータをリードデータとして取得する。
【００３７】
本実施の形態による半導体装置１ａでは、上記のようにしてワード線ＷＬ１の電位レベルを上げたとしても、第２のセルトランジスタにおけるリーク電流の増加は無視してよいレベルに抑えられる。これは、ビット線コンタクトプラグ５と電気的に接続される不純物拡散層４を、第１の溝Ｔ１の底面を覆うように配置したことによって奏される効果である。すなわち、このような不純物拡散層４を設けることによってセルトランジスタ間の電荷の移動が妨げられるので、半導体装置１ａでは、ワード線ＷＬ１の電位レベルを上げたとしても、第２のセルトランジスタのチャネルの静電ポテンシャルはほとんど変化しない。したがって、第２のセルトランジスタのしきい値電圧の低下が抑制されるので、第２のセルトランジスタにおけるリーク電流の増加も抑制されることになる。
【００３８】
以上の効果は、ワード線ＷＬ２の電位レベルを上げた場合についても同様である。したがって、半導体装置１ａによれば、１つの活性領域Ｋ内で発生し得るセルトランジスタ間の干渉によってメモリセルのリテンション特性が悪化してしまうことが、好適に防止されていると言える。
【００３９】
また、半導体装置１ａでは、以上のような効果を、不純物拡散層４を第１の溝Ｔ１の底面を覆うように配置することによって得ている。つまり、上述したＡＳＣのようにＰ／Ｎ接合部にＰ型の不純物をドーピングしなくてよいため、半導体装置１ａによれば、ドーピングした不純物によってＰ／Ｎ接合部におけるリーク電流が増加してしまうことも防止される。
【００４０】
半導体装置１ａによって奏される効果について、図２を参照して比較例と比較しながら、再度詳しく説明する。なお、図２に示した「Ｅ」は半導体装置１ａに関するデータであり、「Ｃ」は比較例によるデータである。この場合の比較例としては、図１６に示す半導体装置１００を用いた。図１６と図１とを比較すると理解されるように、半導体装置１００は、不純物拡散層４及びビット線コンタクトプラグ５を備えず、その代わりに第２の溝Ｔ２と第３の溝Ｔ３との間に不純物拡散層１１を備える点で、半導体装置１ａと異なっている。
【００４１】
まず図２（ａ）に示すように、半導体装置１ａでは、隣接するセルトランジスタに対応するワード線の電位をローレベルからハイレベルに変化させたときのセルトランジスタのしきい値電圧Ｖｔ１の変化量Δ｜Ｖｔ１｜が、半導体装置１００に比べて大幅に低下している。このように、半導体装置１ａによれば、隣接するセルトランジスタの電位上昇によるセルトランジスタのしきい値電圧の低下が抑制される。
【００４２】
次に図２（ｂ）に示すように、ワード線の間隔ＷＬ−ｐｉｃｔｈが小さくなると、半導体装置１００ではしきい値電圧Ｖｔ１の変化量Δ｜Ｖｔ１｜が急激に大きくなるが、半導体装置１ａでは、しきい値電圧Ｖｔ１の変化量Δ｜Ｖｔ１｜の増大が抑えられている。このことは、半導体装置１ａは、比較例に比べて小型化できるということを意味する。これも、半導体装置１ａによって奏される効果である。
【００４３】
次に図２（ｃ）に示すように、半導体装置１ａでは、半導体装置１００に比べて、いわゆるサブスレッショルド特性が改善されている。すなわち、ゲート電位Ｖｇの変化に対するドレイン電流Ｉｄの変化量が大きくなっている。また、ドレイン電流Ｉｄの値自体も比較例に比べて大きくなっている。これらも、半導体装置１ａによって奏される効果である。
【００４４】
以上説明したように、本実施の形態による半導体装置１ａによれば、１つの活性領域Ｋ内で発生し得るセルトランジスタ間の干渉によってメモリセルのリテンション特性が悪化してしまうことを、好適に防止することが可能になる。また、サブスレッショルド特性が改善されており、かつ、大きなドレイン電流Ｉｄを流すことのできるセルトランジスタを有し、さらに小型化にも適した半導体装置を提供することが可能になる。
【００４５】
次に、本実施の形態による半導体装置１ａの製造方法について、図３〜図１４を参照しながら詳しく説明する。
【００４６】
初めに、図３に示すように、シリコンである半導体基板２の主面に深さｄ４の素子分離溝を形成し、その内部に素子分離用絶縁膜３（第１の絶縁膜）を埋め込む。これにより、半導体基板２の主面に、素子分離溝の形成領域（素子分離用絶縁膜３の形成領域）からなる素子分離領域と、該素子分離領域に囲まれた活性領域Ｋとが区画される。
【００４７】
素子分離領域の形成は、ＳＴＩ(Shallow Trench Isolation)及びＮＦ(Normal Field)によって行えばよい。具体的に説明すると、まず初めにフォトリソグラフィ法及びエッチングを用いて、半導体基板２の主面に素子分離溝を設ける。そして、全面にシリコン酸化膜を成膜して平坦化を行うことにより、素子分離溝の内部にのみシリコン酸化膜を残す。こうして、素子分離溝内に素子分離用絶縁膜３が埋め込まれた構成が完成する。なお、素子分離用絶縁膜３として、例えばシリコン窒化膜とシリコン酸化膜の積層膜を用いてもよい。
【００４８】
次に、半導体基板２の主面にパッド酸化膜４０及びシリコン窒化膜４１を順次成膜し、フォトリソグラフィ法及びエッチングを用いて、これらを第１の溝Ｔ１の形状にパターニングする。そして、シリコン窒化膜４１をマスクとして半導体基板２及び素子分離用絶縁膜３を等速でエッチングすることにより、素子分離溝より浅い第１の溝Ｔ１を形成する。なお、シリコン窒化膜４１の膜厚については、ワード線ＷＬの幅及び高さ及びビット線コンタクトプラグ５の幅及び高さを考慮して最適値を選択すればよい。
【００４９】
続いて、洗浄を行った後、例えば５ｎｍ厚のシリコン酸化膜である絶縁膜４２を形成する。そして、この絶縁膜４２を通して、第１の溝Ｔ１の底面にＮ型の不純物イオンを注入する。これにより、第１の溝Ｔ１の底面を覆う不純物拡散層４ａが形成される。この工程で注入する不純物イオンはヒ素（Ａｓ）とすることが好ましく、イオン注入は、加速エネルギーを２０ｋｅＶ、ドーズ量を５×１０１４／ｃｍ２として行うことが好ましい。
【００５０】
次に、図４に示すように、第１の溝Ｔ１の延在方向の第１及び第２の内側面Ｓ１，Ｓ２を覆うサイドウォール絶縁膜４３（第１及び第２の側壁）を形成する。具体的には、全面にシリコン窒化膜（第２の絶縁膜）を成膜し、エッチバックを行うことにより、サイドウォール絶縁膜４３を形成する。
【００５１】
サイドウォール絶縁膜４３を形成するためのエッチバックでは、第１の溝Ｔ１の底面が露出した後にも、所定時間にわたってエッチバックを継続する。これにより、第１の溝Ｔ１の底面に露出した絶縁膜４２及び半導体基板２がエッチングされ、第１の溝Ｔ１の底面に凹部が形成される。その後、洗浄を行い、第１の溝Ｔ１の底面に再度Ｎ型の不純物イオンを注入する。この工程におけるイオン注入では、ドーズ量５×１０１４／ｃｍ２のヒ素（Ａｓ）を２０ｋｅＶの加速エネルギーで注入するとともに、ドーズ量１×１０１５／ｃｍ２のリン（Ｐ）を５ｋｅＶの加速エネルギーで注入することが好ましい。この再度のイオン注入を経て、第１の溝Ｔ１の底面を覆う不純物拡散層４が形成される。
【００５２】
次に、ここまでの工程で表面に自然形成されたシリコン酸化膜を除去した後、シリコンの表面が酸化されない雰囲気中で、不純物ドープポリシリコン膜(DOPOS:As-Doped Polysilicon)膜（第１の導電膜）を成膜する。なお、この不純物ドープポリシリコン膜にドープする不純物としては、ヒ素又はリンが好適である。そして、エッチバック又はＣＭＰ(Chemical Mechanical Polishing)を行うことにより、第１の溝Ｔ１内のサイドウォール絶縁膜４３によって挟まれた領域（底面に形成した凹部の内部を含む）にビット線コンタクトプラグ５が埋め込まれた状態を得る。なお、この時点で、ＲＴＡ(Rapid Thermal Anneal)を行うことによって注入した不純物イオンを活性化してもよい。
【００５３】
次に、シリコン窒化膜をウエットエッチングによりエッチングし、さらに、ビット線コンタクトプラグ５を構成する不純物ドープポリシリコン膜をパッド酸化膜４０とともにエッチバックすることにより、図５に示すように、半導体基板２の主面のレベルで表面を平坦化する。そして、再度全面にシリコン窒化膜を成膜し、パターニングを行うことで、図６に示すように、各活性領域Ｋと、素子分離用絶縁膜３のうちＸ'方向に隣接する２つの活性領域Ｋの間に形成された部分とを覆い、その他の領域に形成された素子分離用絶縁膜３を露出させるマスクパターン４４を形成する。こうして形成されたマスクパターン４４は、第１の溝Ｔ１と交差する開口部を有するマスクパターンとなる。この開口部の底面には、ビット線コンタクトプラグ５を構成する不純物ドープポリシリコン膜のうち素子分離領域内に形成された部分（第１の部分）が露出する。ビット線コンタクトプラグ５を構成する不純物ドープポリシリコン膜のうち活性領域Ｋ内に形成された部分（第２の部分）は、マスクパターン４４によって覆われた状態となる。
【００５４】
続いて、マスクパターン４４をマスクとして不純物ドープポリシリコン膜を選択的にエッチングすることにより、図７に示すように、ビット線コンタクトプラグ５のうち素子分離領域内に形成された部分（第１の部分）を除去する。これにより、ビット線コンタクトプラグ５は、活性領域Ｋごとの部分に分離される。その後、全面にシリコン酸化膜を成膜し、シリコン窒化膜であるマスクパターン４４の上面が露出する程度まで平坦化することにより、図８に示すように、ビット線コンタクトプラグ５の一部除去によってできた孔部にシリコン酸化膜である絶縁膜６が埋め込まれた状態を得る。
【００５５】
次に、図９に示すように、半導体基板２の主面が露出する程度までシリコン窒化膜及びシリコン酸化膜のエッチバックを行う。そして、さらにシリコン窒化膜のウエットエッチングを行うとともに、第１の溝Ｔ１内に残る絶縁膜４２の除去も行い、洗浄を行う。これにより、図１０に示すように、第１の溝Ｔ１の内部に、第１の内側面Ｓ１に接する第２の溝Ｔ２と、第２の内側面Ｓ２に接する第３の溝Ｔ３とが形成される。
【００５６】
次に、熱酸化を行うことによって、図１１に示すように、半導体基板２の露出面（不純物拡散層４が形成されている部分を含む）及びビット線コンタクトプラグ５の露出面に、ゲート絶縁膜７（第３の絶縁膜）を形成する。
【００５７】
ゲート絶縁膜７を形成した後には、導電膜を成膜してエッチバックを行うことにより、図１２に示すように、第２の溝Ｔ２の内部にワード線ＷＬ１を埋め込むとともに、前記第３の溝Ｔ３の内部にワード線ＷＬ２を埋め込む。この工程でのエッチバックは、ワード線ＷＬの上面の位置が半導体基板２の主面より低い位置となるように行う。その後、シリコン窒化膜を成膜してエッチバックを行うことにより、図１３に示すように、第２及び第３の溝Ｔ２，Ｔ３それぞれの上部に、ワード線ＷＬの上面を覆うキャップ絶縁膜９を埋設する。
【００５８】
次に、ゲート絶縁膜７のうち半導体基板２の上面に形成された部分を通して、各活性領域ＫのＸ'方向の両端に、Ｎ型の不純物イオンを注入する。これにより、図１３に示すように、不純物拡散層１０が形成される。
【００５９】
続いて、不純物拡散層１０及びビット線コンタクトプラグ５が露出する程度まで、ＣＭＰによる平坦化を行う。これにより、図１４に示すように、ゲート絶縁膜７のうち半導体基板２の主面に形成された部分が除去される。
【００６０】
その後は、図１に示したようにビット線ＢＬ、セルキャパシタＣを作製することにより、半導体装置１ａが完成する。図２を参照しながら具体的に説明すると、まず初めに、チタンやタングステンなどの導電性材料と、シリコン窒化膜とを順次成膜し、フォトリソグラフィ法を用いて、これらをビット線ＢＬのパターンに加工する。これにより、ビット線ＢＬ及び絶縁膜２１が形成される。その後、シリコン窒化膜を全面に成膜し、エッチバックを行うことにより、ビット線ＢＬ及び絶縁膜２１の側面を覆う絶縁膜２２を形成する。
【００６１】
次に、シリコン酸化膜を成膜し、ＣＭＰによって平坦化することにより、層間絶縁膜２３を形成する。そして、層間絶縁膜２３を貫通するストレージノードコンタクトプラグ２４を設け、さらに下部電極３０、容量絶縁膜３１、及び上部電極３２からなるセルキャパシタＣなどを形成することにより、図１に示した構造を有する半導体装置１ａが完成する。
【００６２】
以上説明したように、本実施の形態による半導体装置の製造方法によれば、ビット線コンタクトプラグと電気的に接続される第１の不純物拡散層が、第１の溝Ｔ１の底面を覆うように配置された構成を有する半導体装置１ａの製造が可能になる。
【００６３】
次に、本発明の第１の実施の形態による半導体装置１ｂについて、図１５を参照しながら説明する。
【００６４】
図１５と図１とを比較すると理解されるように、半導体装置１ｂは、ビット線コンタクトプラグ５がより深いところまで延在している点で、半導体装置１ａと相違する。その他の点では半導体装置１ａと同様であるので、以下、相違点に着目して説明する。
【００６５】
半導体装置１ｂでは、ビット線コンタクトプラグ５及び絶縁膜６の高さｄ２が、素子分離用絶縁膜３の高さｄ４と同じ値に設定される。このようにビット線コンタクトプラグ５を深い位置まで形成することで、セルトランジスタ間の電荷の移動をより確実に妨ぐことが可能になるので、半導体装置１ｂによれば、１つの活性領域Ｋ内で発生し得るセルトランジスタ間の干渉によってメモリセルのリテンション特性が悪化してしまうことが、より効果的に防止される。
【００６６】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００６７】
例えば、上記各実施の形態では、素子分離溝に素子分離用絶縁膜３を埋め込むことによって素子分離を実現したが、ダミーワード線を埋め込むことによって素子分離を実現してもよい。また、フィールドシールド素子分離構造を用いて素子分離を実現することも可能である。
【符号の説明】
【００６８】
１ａ，１ｂ            半導体装置
２                    半導体基板
３                    素子分離用絶縁膜
４，４ａ，１０        不純物拡散層
５                    ビット線コンタクトプラグ
６，２１，２２，４２  絶縁膜
７                    ゲート絶縁膜
８                    導電膜
９                    キャップ絶縁膜
２３，３３            層間絶縁膜
２４                  ストレージノードコンタクトプラグ
２５                  エッチトングストッパー膜
３０                  下部電極
３１                  容量絶縁膜
３２                  上部電極
３４                  スルーホール導体
３５                  配線
４０                  パッド酸化膜
４１                  シリコン窒化膜
４３                  サイドウォール絶縁膜
４４                  マスクパターン
ＢＬ                  ビット線
Ｃ                    セルキャパシタ
Ｋ                    活性領域
Ｓ１                  第１の内側面
Ｓ２                  第２の内側面
Ｔ１                  第１の溝
Ｔ２                  第２の溝
Ｔ３                  第３の溝
ＷＬ                  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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