(57)【要約】【課題】誤動作を抑えつつ、集積度の低下を抑えた不揮発性記憶装置を提供する。【解決手段】実施形態の不揮発性記憶装置は、複数の第１記憶セル領域と、複数の第２記憶セル領域と、を備える。複数の第１記憶セル領域は、第１方向に延在する複数の第１配線と、前記第１方向に対して交差する第２方向に延在する複数の第２配線と、前記複数の第１配線と前記複数の第２配線との間に設けられ抵抗状態を変化させることが可能な第１記憶セルと、を有する。複数の第２記憶セル領域は、前記第１方向に延在する複数の第３配線と、前記第２方向に延在する複数の第４配線と、前記複数の第３配線と前記複数の第４配線との間に設けられ抵抗状態を変化させることが可能な第２記憶セルと、を有し、上面視したときに前記第１記憶セル領域の面積よりも小さい面積を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１方向に延在する複数の第１配線と、前記第１方向に対して交差する第２方向に延在する複数の第２配線と、前記複数の第１配線と前記複数の第２配線との間に設けられ抵抗状態を変化させることが可能な第１記憶セルと、を有する複数の第１記憶セル領域と、
前記第１方向に延在する複数の第３配線と、前記第２方向に延在する複数の第４配線と、前記複数の第３配線と前記複数の第４配線との間に設けられ抵抗状態を変化させることが可能な第２記憶セルと、を有し、上面視したときに前記第１記憶セル領域の面積よりも小さい面積を有する複数の第２記憶セル領域と、
を備えた不揮発性記憶装置。
【請求項２】
前記複数の第１配線のうちのいずれかの第１配線を選択し、前記複数の第２配線のうちのいずれかの第２配線を選択し、複数の前記第１記憶セルのうちから、前記いずれかの第１配線と前記いずれかの第２配線とに接続された第１記憶セルを選択する第１制御回路と、
前記複数の第３配線のうちのいずれかの第３配線を選択し、前記複数の第４配線のうちのいずれかの第４配線を選択し、複数の前記第２記憶セルのうちから、前記いずれかの第３配線と前記いずれかの第４配線とに接続された第２記憶セルを選択する第２制御回路と、をさらに備え、
前記第１制御回路は、前記第１記憶セルに対して、多値で書き込みをし、前記第２制御回路は、前記第２記憶セルに対して、２値で書き込みをする請求項１に記載の不揮発性記憶装置。
【請求項３】
前記複数の第１配線のうちのいずれかの第１配線を選択し、前記複数の第２配線のうちのいずれかの第２配線を選択し、複数の前記第１記憶セルのうちから、前記いずれかの第１配線と前記いずれかの第２配線とに接続された第１記憶セルを選択する第１制御回路と、
前記複数の第３配線のうちのいずれかの第３配線を選択し、前記複数の第４配線のうちのいずれかの第４配線を選択し、複数の前記第２記憶セルのうちから、前記いずれかの第３配線と前記いずれかの第４配線とに接続された第２記憶セルを選択する第２制御回路をさらに備え、
前記第１制御回路は、前記第１記憶セルに対して、２値で書き込みをし、前記第２制御回路は、前記第２記憶セルに対して、多値で書き込みをする請求項１に記載の不揮発性記憶装置。
【請求項４】
前記複数の第１配線のうちのいずれかの第１配線を選択し、前記複数の第２配線のうちのいずれかの第２配線を選択し、複数の前記第１記憶セルのうちから、前記いずれかの第１配線と前記いずれかの第２配線とに接続される第１記憶セルを選択する第１制御回路と、
前記複数の第３配線のうちのいずれかの第３配線を選択し、前記複数の第４配線のうちのいずれかの第４配線を選択し、複数の前記第２記憶セルのうちから、前記いずれかの第３配線と前記いずれかの第４配線とに接続される第２記憶セルを選択する第２制御回路と、をさらに備え、
前記第１制御回路は、前記いずれかの第１配線に第１電位を印加し、前記第２制御回路は、前記いずれかの第３配線に前記第１電位とは異なる第２電位を印加する請求項１〜３のいずれか１つに記載の不揮発性記憶装置。
【請求項５】
前記複数の第１配線のうちのいずれかの第１配線を選択し、前記複数の第２配線のうちのいずれかの第２配線を選択し、複数の前記第１記憶セルのうちから、前記いずれかの第１配線と前記いずれかの第２配線とに接続される第１記憶セルを選択する第１制御回路と、
前記複数の第３配線のうちのいずれかの第３配線を選択し、前記複数の第４配線のうちのいずれかの第４配線を選択し、複数の前記第２記憶セルのうちから、前記いずれかの第３配線と前記いずれかの第４配線とに接続される第２記憶セルを選択する第２制御回路と、をさらに備え、
前記第１制御回路は、前記いずれかの第２配線に第３電位を印加し、前記第２制御回路は、前記いずれかの第４配線に前記第３電位とは異なる第４電位を印加する請求項１〜３のいずれか１つに記載の不揮発性記憶装置。
【請求項６】
前記複数の第１配線のうちのいずれかの第１配線を選択し、前記複数の第２配線のうちのいずれかの第２配線を選択し、複数の前記第１記憶セルのうちから、前記いずれかの第１配線と前記いずれかの第２配線とに接続される第１記憶セルを選択する第１制御回路と、
前記複数の第３配線のうちのいずれかの第３配線を選択し、前記複数の第４配線のうちのいずれかの第４配線を選択し、複数の前記第２記憶セルのうちから、前記いずれかの第３配線と前記いずれかの第４配線とに接続される第２記憶セルを選択する第２制御回路と、をさらに備え、
前記第２制御回路が前記第２記憶セルに印加する電圧は、前記第１制御回路が前記第１記憶セルに印加する電圧よりも低い請求項１〜３のいずれか１つに記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性記憶装置に関する。
【背景技術】
【０００２】
近年、記憶素子に抵抗変化材料を用いたＲｅＲＡＭ（Resistance Random Access Memory）と呼ばれる不揮発性記憶装置の開発が行われている。しかし、この種のメモリでは、チップ内に大規模な記憶セルアレイを配置すると、記憶セルアレイ内に配置される配線が長くなる。このため、記憶セルアレイ内では、配線の電圧降下の影響が大きくなる。電圧降下が大きくなると、動作対象の記憶セルと非動作対象の記憶セルとが同じ配線に接続されている場合、非動作対象の記憶セルの誤動作が発生する可能性がある。逆に記憶セルアレイを小規模にすると、記憶セルアレイ単位で引出し配線、制御回路領域が大きくなるため、集積度が低下する可能性がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２３０８４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、誤動作を抑えつつ、集積度の低下を抑えた不揮発性記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の不揮発性記憶装置は、複数の第１記憶セル領域と、複数の第２記憶セル領域と、を備える。複数の第１記憶セル領域は、第１方向に延在する複数の第１配線と、前記第１方向に対して交差する第２方向に延在する複数の第２配線と、前記複数の第１配線と前記複数の第２配線との間に設けられ抵抗状態を変化させることが可能な第１記憶セルと、を有する。複数の第２記憶セル領域は、前記第１方向に延在する複数の第３配線と、前記第２方向に延在する複数の第４配線と、前記複数の第３配線と前記複数の第４配線との間に設けられ抵抗状態を変化させることが可能な第２記憶セルと、を有し、上面視したときに前記第１記憶セル領域の面積よりも小さい面積を有する。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る不揮発性記憶装置の模式的ブロック図の一例である。
【図２】図２は、第１記憶セル領域または第２記憶セル領域が有するメモリセル領域の一部の模式的斜視図の一例である。
【図３】図３は、第１実施形態に係る記憶セルの模式的断面図の一例である。
【図４】図４（ａ）は、第１実施形態に係る不揮発性記憶装置の記憶セルアレイの模式的平面図の一例であり、図４（ｂ）および図４（ｃ）は、記憶セル領域の拡大平面図の一例である。
【図５】図５（ａ）は、第１実施形態に係る記憶セルアレイの第１記憶セル領域を表す模式的斜視図であり、図５（ｂ）は、第１実施形態に係る記憶セルアレイの第２記憶セル領域を表す模式的斜視図である。
【図６】図６は、第２実施形態および第３実施形態に係る記憶セル領域に書き込む記録方式の一例である。
【図７】図７は、第４実施形態に係る不揮発性記憶装置の記憶セルアレイの模式的平面図の一例である。
【図８】図８は、第４実施形態に係る不揮発性記憶装置の記憶セルアレイの模式的平面図の一例である。
【図９】図９は、第４実施形態に係る不揮発性記憶装置の記憶セルアレイの模式的平面図の一例である。
【図１０】図１０は、第４実施形態に係る不揮発性記憶装置の記憶セルアレイの模式的平面図の一例である。
【図１１】図１１は、第４実施形態に係る不揮発性記憶装置の記憶セルアレイの模式的平面図の一例である。
【図１２】図１２は、第４実施形態に係る不揮発性記憶装置の記憶セルアレイの模式的平面図の一例である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
【０００８】
（第１実施形態）  
図１は、第１実施形態に係る不揮発性記憶装置の模式的ブロック図の一例である。
【０００９】
不揮発性記憶装置（抵抗変化メモリ）１は、例えば、クロスポイント型の記憶セルアレイ２を有する。
【００１０】
記憶セルアレイ２は、複数の第１記憶セル領域２Ｌと、複数の第２記憶セル領域２Ｓと、を有している。複数の第１記憶セル領域２Ｌのそれぞれ、および複数の第２記憶セル領域２Ｓのそれぞれはマトリクス状に配置されている。
【００１１】
また、不揮発性記憶装置１は、ロウ制御回路３と、カラム制御回路４と、を有する。ロウ制御回路３は、例えば、ロウアドレス信号に基づいて、記憶セルアレイ２のロウ（ワード線ＷＬ）を選択する。カラム制御回路４は、例えば、カラムアドレス信号に基づいて記憶セルアレイ２のカラム（ビット線ＢＬ）を選択する。
【００１２】
ロウ制御回路３およびカラム制御回路４は、記憶セルアレイ２内の記憶セル（メモリ素子）に対するデータの書き込み、消去、および記憶セルからの読み出しを制御する。例えば、ロウ制御回路３は、複数のワード線ＷＬのいずれかを選択し、このいずれかのワード線ＷＬに対して、記憶セルのデータ消去、記憶セルへのデータ書き込み、および記憶セルからのデータ読み出しのための電圧を印加する。カラム制御回路４は、複数のビット線ＢＬのいずれかを選択し、このいずれかのビット線ＢＬに対して、記憶セルのデータ消去、記憶セルへのデータ書き込み、および記憶セルからのデータ読み出しのための電圧を印加する。
【００１３】
図１では、ロウ制御回路３とカラム制御回路４とが記憶セルアレイ２の横に並べて表示されているが、ロウ制御回路３とカラム制御回路４とは記憶セルアレイ２の横に並べる必要はない。
【００１４】
不揮発性記憶装置１において、例えば、書き込みをセット動作、消去をリセット動作と呼ぶ。セット状態の抵抗値は、リセット状態の抵抗値と異なっていればよい。セット状態の抵抗値は、リセット状態の抵抗値より高いか、または低い。
【００１５】
例えば、セット状態の抵抗値がリセット状態の抵抗値よりも低いとする。セット状態からリセット状態にすることを、リセット動作とする。リセット状態からセット状態にすることを、セット動作とする。
【００１６】
記憶セルは、２つのレベル間で変化することができる２値データ(single-level data)を記憶してもよい。また、１つの記憶セルが多値データ(multi-level data)を記憶する多値抵抗変化メモリであってもよい。
【００１７】
メモリコントローラ５（または、ホスト）は、制御信号およびデータを不揮発性記憶装置１に送付する。制御信号は、コマンド・インターフェイス回路６に入力される。データは、データ入出力バッファ７に入力される。
【００１８】
コマンド・インターフェイス回路６は、制御信号に基づいて、メモリコントローラ５からのデータがコマンドデータであるか否かを判断する。そのデータがコマンドデータである場合、そのデータをデータ入出力バッファ７からステートマシーン８に転送する。
【００１９】
ステートマシーン８は、コマンドに基づいて、不揮発性記憶装置１の動作を管理する。例えば、ステートマシーン８は、メモリコントローラ５からのコマンドに基づいて、セット／リセット動作および読み出し動作を管理する。メモリコントローラ５は、ステートマシーン８が管理するステータス情報を受け取り、不揮発性記憶装置１での動作結果を判断することも可能である。
【００２０】
セット／リセット動作および読み出し動作において、メモリコントローラ５は、アドレス信号を不揮発性記憶装置１に供給する。アドレス信号は、アドレスバッファ９を経由して、ロウ制御回路３およびカラム制御回路４に入力される。
【００２１】
電位供給回路１０は、ステートマシーン８からの要求に基づき、例えば、セット／リセット動作および読み出し動作に対して、電圧パルスまたは電流パルスを所定のタイミングで出力する。電位供給回路１０は、パルスジェネレータを含み、コマンドおよび制御信号が示す動作に応じて、出力する電圧パルス／電流パルスの電圧値／電流値およびパルス幅を制御する。
【００２２】
図２は、第１記憶セル領域または第２記憶セル領域が有するメモリセル領域の一部の模式的斜視図の一例である。
【００２３】
ここで、メモリセル領域２ＬＭ、２ＳＭ（後述）は、同じ構造にしてもよい。また、メモリセル領域２ＬＭ、２ＳＭの層数は同じにしてもよい。
【００２４】
図２には、一例として、２層の記憶セルアレイが表されている。なお、２層とは限らず、Ｚ方向（第３方向）に積層された３層以上であってもよい。複数のビット線ＢＬとワード線ＷＬの交点に記憶セルが設けられている。記憶セルは、Ｘ方向（第１方向）およびＹ方向（第２方向）にマトリクス状に配列されている。ビット線ＢＬは、行線に対応し、ワード線ＷＬは、列線に対応している。
【００２５】
例えば、記憶セル１１１〜１３３は、ビット線ＢＬ１１〜１３と、ワード線ＷＬ３１〜３３の各交点に設けられている。また、記憶セル２１１〜２３３は、ビット線ＢＬ２１〜２３と、ワード線ＷＬ３１〜３３の各交点に設けられている。ワード線ＷＬ３１〜３３は、その上下の記憶セルによって共有されている。
【００２６】
ビット線ＢＬとワード線ＷＬは、金属を含み、高い耐熱性を有し、且つその抵抗値が低い。例えば、各ビット線ＢＬと各ワード線ＷＬは、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、およびこれらのシリサイド、もしくはこれらの積層構造等を含む。
【００２７】
ここで、メモリセル領域２ＬＭとメモリセル領域２ＳＭとの違いは、１層における記憶セルの数である。ここで、１層におけるメモリセル領域２ＬＭの記憶セルの数は、１層におけるメモリセル領域２ＳＭの記憶セルの個数よりも多い。言い換えれば、メモリセル領域２ＬＭに配置されたビット線ＢＬＬまたはワード線ＷＬＬの長さは、メモリセル領域２ＳＭに配置されたビット線ＢＬＳまたはワード線ＷＬＳの長さよりも長い（後述する図４（ａ）〜図４（ｃ）参照）。
【００２８】
図３は、第１実施形態に係る記憶セルの模式的断面図の一例である。
【００２９】
図３には、一例として、図２の記憶セル２１３が例示されている。
【００３０】
記憶セル２１３は、可変抵抗素子２１３ｒと非オーミック素子２１３ｄの直列接続回路を有している。可変抵抗素子２１３ｒの材料としては、電圧印加によって、電流、熱、化学エネルギ等を介して抵抗状態を変化させることが可能な材料が選択される。
【００３１】
可変抵抗素子２１３ｒの材料としては、例えば、遷移元素となる陽イオンを含む複合化合物であって陽イオンの移動により抵抗値が変化する材料が用いられる。具体的には、可変抵抗素子２１３ｒの材料としては、化学式ＡｘＭｙＸｚ（ＡとＭとは互いに異なる元素）で表され、スピネル構造（ＡＭ２Ｏ４）、イルメナイト構造（ＡＭＯ３）、デラフォサイト構造（ＡＭＯ２）、ＬｉＭｏＮ２構造（ＡＭＮ２）、ウルフラマイト構造（ＡＭＯ４）、オリビン構造（Ａ２ＭＯ４）、ホランダイト構造（ＡｘＭＯ２）、ラムスデライト構造（ＡｘＭＯ２）、ペロブスカイト構造（ＡＭＯ３）等の結晶構造を有する材料があげられる。
【００３２】
可変抵抗素子２１３ｒの上下には、電極２１３ａ、２１３ｂが設けられている。また、ワード線（ＷＬ）３３と非オーミック素子２１３ｄとの間には、電極２１３ｃが設けられている。電極２１３ａ、２１３ｂ、２１３ｃは、バリアメタルおよび接着層として機能する。
【００３３】
電極２１３ａ、２１３ｂ、２１３ｃの材料としては、Ｐｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｃｏ、Ｔｉ、ＴｉＮ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｔＩｒＯｘ、ＰｔＲｈＯｘ、Ｒｈ／ＴａＡｌＮ等があげられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
【００３４】
また、可変抵抗素子２１３ｒの材料として、例えば、抵抗変化材としての多結晶若しくはアモルファス状態のＳｉ、または、ＳｉＯ、ＳｉＮ、ＳｉＯＮ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＩｎＡｓＰ、ＧａＮ、ＳｉＣ、ＨｆＳｉＯ、ＨｆＯ、ＡｌＯなどを用いることができる。また、抵抗変化材には、上述した材料の積層膜を用いることもできる。また、この場合の抵抗変化材を用いた時の電極２１３ａ、２１３ｂとして、例えば、Ａｇ、Ａｕ、Ｔｉ、Ｎｉ、Ｃｏ、Ａｌ、Ｆｅ、Ｃｒ、Ｃｕ、Ｗ、Ｈｆ、Ｔａ、Ｐｔ、Ｒｕ、ＺｒまたはＩｒや、その窒化物あるいは炭化物などの電極を配置することができる。また、電極として、多結晶シリコンに上記材料を添加した材料を用いることもできる。また、抵抗変化材の電極と反対側にＴａＳｉＮのストッパ層を挿入することもできる。
【００３５】
図４（ａ）は、第１実施形態に係る不揮発性記憶装置の記憶セルアレイの模式的平面図の一例であり、図４（ｂ）および図４（ｃ）は、記憶セル領域の拡大平面図の一例である。
【００３６】
図４（ａ）〜図４（ｃ）に表すように記憶セルアレイ２は、複数の第１記憶セル領域２Ｌと、複数の第２記憶セル領域２Ｓと、を有している。複数の第１記憶セル領域２Ｌは、記憶セルアレイ２内においてＸ方向およびＹ方向に並んでいる。複数の第２記憶セル領域２Ｓは、記憶セルアレイ２内においてＸ方向およびＹ方向に並んでいる。Ｚ方向から見た場合、第２記憶セル領域２Ｓの１つあたりの平面の面積は、第１記憶セル領域２Ｌの１つあたりの平面の面積よりも小さい。第１記憶セル領域２Ｌ及び第２記憶セル領域２Ｓは、メモリセルアレイを構成している。第２記憶セル領域２Ｓは複数個が隣接して配置された群を構成し、この群はメモリセルアレイの端部に配置されている。
【００３７】
それぞれの第１記憶セル領域２Ｌは、メモリセル領域２ＬＭ、ロウデコーダ３ＬＣ及びカラムデコーダ４ＬＳを有している。メモリセル領域２ＬＭのＸ方向に隣接するようにロウデコーダ３ＬＣが配置されている。メモリセル領域２ＬＭのＹ方向に隣接するようにカラムデコーダ４ＬＳが配置されている。例えば、一方の側に配置されたロウデコーダ３ＬＣからワード線ＷＬＬがメモリセル領域２ＬＭの他方の側の端まで延びている。一方の側に配置されたカラムデコーダ４ＬＳからビット線ＢＬＬがメモリセル領域２ＬＭの他方の側の端まで延びている。
【００３８】
第２記憶セル領域２Ｓは、メモリセル領域２ＳＭ、ロウデコーダ３ＳＣ及びカラムデコーダ４ＳＳを有している。メモリセル領域２ＳＭのＸ方向に隣接するようにロウデコーダ３ＳＣが配置されている。メモリセル領域２ＳＭのＹ方向に隣接するようにカラムデコーダ４ＳＳが配置されている。例えば、一方の側に配置されたロウデコーダ３ＳＣからワード線ＷＬＳがメモリセル領域２ＳＭの他方の側の端まで延びている。一方の側に配置されたカラムデコーダ４ＳＳからビット線ＢＬＳがメモリセル領域２ＳＭの他方の側の端まで延びている。
【００３９】
Ｘ方向において、記憶セルアレイ２における第１記憶セル領域２Ｌの横には、制御回路３Ｌが配置されている。また、Ｘ方向において、記憶セルアレイ２における第２記憶セル領域２Ｓの横には、制御回路３Ｓが配置されている。
【００４０】
Ｙ方向において、記憶セルアレイ２における第１記憶セル領域２Ｌの横には、制御回路４Ｌが配置されている。また、Ｙ方向において、記憶セルアレイ２における第２記憶セル領域２Ｓの横には、制御回路４Ｓが配置されている。
【００４１】
例えば、ロウ制御回路３Ｌとカラム制御回路４Ｌとは、複数の第１記憶セル領域２Ｌを制御する。実施形態では、ロウ制御回路３Ｌとカラム制御回路４Ｌとを合わせて、第１制御回路とする場合がある。また、ロウ制御回路３Ｓとカラム制御回路４Ｓとは、複数の第２記憶セル領域２Ｓを制御する。実施形態では、ロウ制御回路３Ｓとカラム制御回路４Ｓとを合わせて、第２制御回路とする。
【００４２】
ここで、ロウ制御回路３Ｌは、ロウデコーダ３ＬＣを制御して複数のワード線ＷＬＬから１本、または、複数本のワード線ＷＬＬを選択することができる。また、ロウ制御回路３Ｓはロウデコーダ３ＳＣを制御して複数のワード線ＷＬＳから１本、または、複数本のワード線ＷＬＳを選択することができる。
【００４３】
カラム制御回路４Ｓは、複数の第１記憶セル領域２Ｌ、または、複数の第２記憶セル領域２Ｓから１つ、または、複数の第１記憶セル領域２Ｌ、第２記憶セル領域２Ｓを選択することができる。また、カラム制御回路４Ｓは選択した第１記憶セル領域２Ｌ、第２記憶セル領域２Ｓのカラムデコーダ４ＬＳ、４ＳＳを制御し、ビット線ＢＬＬ、ＢＬＳにデータを転送して記憶セルにデータを書き込む。または、カラム制御回路４Ｓは選択した第１記憶セル領域２Ｌ、第２記憶セル領域２Ｓのカラムデコーダ４ＬＳ、４ＳＳを制御し、ビット線ＢＬＬ、ＢＬＳにデータを介して記憶セルからデータを読み出す。
【００４４】
Ｚ方向において、ロウデコーダ３ＬＣ、３ＳＣ、または、カラムデコーダ４ＬＳ、４ＳＬはメモリセル領域２ＬＭ、２ＳＭの下にそれぞれ配置することができる。
【００４５】
これにより、不揮発性記憶装置１の面積が小さくなり、不揮発性記憶装置１の小型化を図ることができる。
【００４６】
図５（ａ）は、第１実施形態に係る記憶セルアレイの第１記憶セル領域を表す模式的斜視図であり、図５（ｂ）は、第１実施形態に係る記憶セルアレイの第２記憶セル領域を表す模式的斜視図である。なお、図５（ａ）および図５（ｂ）には、一例として、１層の記憶セルアレイが表されている。
【００４７】
第２記憶セル領域２Ｓに含まれる記憶セルの数は、第１記憶セル領域２Ｌに含まれる記憶セルの数がより少ない。このため、図５（ａ）および図５（ｂ）に表すように、第２記憶セル領域２Ｓ内におけるワード線ＷＬの長さＷＬＳおよびビット線ＢＬＳの長さは、第１記憶セル領域２Ｌ内におけるワード線ＷＬの長さおよびビット線の長さよりも短くなる。
【００４８】
これにより、第２記憶セル領域２Ｓでは、ワード線ＷＬおよびビット線ＢＬの電圧降下がより小さくなる。電圧降下が大きくなってしまうと、例えば、セット／リセット動作では、制御回路から遠くに位置する記憶セルには低い電圧が印加され、制御回路から近くに位置する記憶セルには高い電圧が印加される。制御回路から遠くに位置する記憶セルに印加される電圧をセット電圧／リセット電圧の基準電圧とした場合、制御回路から近くに位置する記憶セルには基準電圧が印加されず、セット／リセット動作の誤作動が起きる場合がある。
【００４９】
第１実施形態では、小面積の第２記憶セル領域２Ｓを設けて、ワード線ＷＬおよびビット線ＢＬの電圧降下を抑えている。この構造が誤動作の可能性を抑制する。また、誤動作が抑制されるため、記憶セルにセット／リセット動作を行う回数が低下させることができる。このため、不揮発性記憶装置の動作時間がより短縮する。さらに、電圧降下が抑えられているため、消費電力が低減する。
【００５０】
ここで、周知の不揮発性記憶装置の一種であるＮＡＮＤ型フラッシュメモリの高速動作に関して考察する。ＮＡＮＤ型フラッシュメモリは複数の記憶セルが直列に接続されたメモリセルストリングを有している。このメモリセルストリングが１つのビット線に複数個接続されている。メモリセルストリングに接続される記憶セルの個数を半分にしても、動作時間及びリーク電流はさほど短くならない。これは、１つのビット線に接続されたメモリセルストリングの個数は変わらないからである。
【００５１】
一方、図２に示すクロスポイント型メモリセルアレイでは、１本のビット線に複数の記憶セルがそれぞれ接続されている。その結果、クロスポイント型メモリセルアレイでは、１本のビット線に接続される記憶セルを減らすことにより不揮発性記憶装置の動作時間及びリーク電流を大きく減らすことができる。
【００５２】
また、第１実施形態では、不揮発性記憶装置１に第２記憶セル領域２Ｓのほか、第１記憶セル領域２Ｌを配置している。例えば、第２記憶セル領域２Ｓのみで、記憶セルアレイ２を構成した場合には、記憶セルアレイ２の単位面積あたりの記憶セルの数が減少する。これは、第２記憶セル領域２Ｓに含まれる記憶セルの数が少なく、さらに第２記憶セル領域２Ｓから引き出される配線の領域が増大するためである。その結果、不揮発性記憶装置の記憶セルの集積度が低下する可能性がある。第１実施形態では、第２記憶セル領域２Ｓと、第２記憶セル領域２Ｓよりも面積の大きい第１記憶セル領域２Ｌとを共存させて、記憶セルの集積度の低下を抑制している。
【００５３】
また、それぞれのカラムデコーダ４ＬＳ、４ＳＳにデータラッチ回路を設けることにより、カラム制御回路４Ｌを介さずに、第２記憶セル領域２Ｓから第１記憶セル領域２Ｌへのデータ転送、あるいは第１記憶セル領域２Ｌから第２記憶セル領域２Ｓへのデータ転送が可能になる（不揮発性記憶装置内でのマルチ動作）。これにより、データ転送経路が短くなり、不揮発性記憶装置の動作時間が短縮する。
【００５４】
また、第２記憶セル領域２Ｓは、例えば、キャッシュメモリとして使用することもできる。例えば、第２記憶セル領域２Ｓは、一時的に外部からのデータを書き込み、外部からコマンドが来ない時に、第１記憶セル領域２Ｌにデータを移しかえる動作を行う。第２記憶セル領域２Ｓはビット線ＢＬＳの長さ、ワード線ＷＬＳの長さが短いため、データ書き込み、読み出し動作を高速に行うことができる。一方、第１記憶セル領域２Ｌは、高速にデータ書き込み、読み出し動作を行うことはできないが、多くの記憶セルを有している。その結果、外部からのデータを高速に書き込むことができるとともに、多くのデータを記憶することができる。
【００５５】
（第２実施形態）  
図６は、記憶セル領域に書き込む記録方式の一例である。
【００５６】
不揮発性記憶装置１において、第１制御回路が選択されたビット配線に印加する電位と、第２制御回路が選択されたビット線ＢＬに印加する電位と、は異なってもよい。さらに、不揮発性記憶装置１において、第１制御回路が選択されたワード配線に印加する電位と、第２制御回路が選択されたワード線ＷＬに印加する電位と、は異なってもよい。
【００５７】
例えば、第２実施形態においては、図６に表すように、第１記憶セル領域２Ｌに、多値で記憶可能な記憶セル（Multi Level Cell, MLC）が配置され、第２記憶セル領域２Ｓに、２値で記憶可能な記憶セル(Single Level Cell, SLC)が配置されている。そして、第１制御回路は、第１記憶セル領域２Ｌの記憶セルに対して、多値で書き込みをすることができる。また、第２制御回路は、第２記憶セル領域２Ｓの記憶セルに対して、２値で書き込みをすることができる。
【００５８】
第１記憶セル領域２Ｌの記憶セルおよび第２記憶セル領域２Ｓの記憶セルがともにシングルレベルの記憶セルである場合には、不揮発性記憶装置の単位面積あたりの記憶容量が記憶セルの数で決定されてしまう。
【００５９】
これに対し、第１記憶セル領域２Ｌの記憶セルがマルチレベルの記憶セルであり、第２記憶セル領域２Ｓの記憶セルがシングルレベルの記憶セルとした場合、第１記憶セル領域２Ｌの記憶容量を増大した分、不揮発性記憶装置の単位面積あたりの記憶容量が増加する。
【００６０】
また、第１記憶セル領域２Ｌの記憶セルおよび第２記憶セル領域２Ｓの記憶セルがともにマルチレベルの記憶セルである場合には、書き込み動作が多値になる分、不揮発性記憶装置の誤動作の可能性が増大する。
【００６１】
これに対し、第１記憶セル領域２Ｌの記憶セルをマルチレベルの記憶セルとし、第２記憶セル領域２Ｓの記憶セルをシングルレベルの記憶セルとした場合、第２記憶セル領域２Ｓにおける誤動作の可能性が抑制される。誤動作の可能性が抑制されるため、記憶セルにセット／リセット動作を行う動作の回数を低下させることができる。このため、不揮発性記憶装置の動作時間がより短縮する。
【００６２】
あるいは、第１制御回路は、第１記憶セル領域２Ｌの記憶セルに対して、２値で書き込みをし、第２制御回路は、第２記憶セル領域２Ｓの記憶セルに対して、多値で書き込みをしてもよい。
【００６３】
（第３実施形態）  
不揮発性記憶装置１において、書き込み動作時において、第２制御回路によって第２記憶セル領域２Ｓの記憶セルに印加される電圧は、第１制御回路によって第１記憶セル領域２Ｌの記憶セルに印加される電圧よりも低くてもよい。
【００６４】
例えば、書き込み動作において、第１制御回路は選択されたビット配線に第１電圧（first write voltage）を印加し、選択されたワード線に０Ｖを印加する。一方、書き込み動作において、第２制御回路は選択されたビット配線に第１電圧よりも低い第２電圧（second write voltage）を印加し、選択されたワード線に０Ｖを印加する。
【００６５】
これにより、キャッシュメモリとしての第２記憶セル領域２Ｓの記憶セル（sub memory）には第１記憶セル領域２Ｌの記憶セル（main memory）に比べて弱電界で書込み動作が行われる（図６参照）。弱電界での書込みにより、データリテンション（Data Retention）特性が悪化したとしても、第２記憶セル領域２Ｓをキャッシュメモリ域として使用するので問題にならない。また、弱電界での書き込みによって、不揮発性記憶装置の消費電力が低減する。
【００６６】
（第４実施形態）  
図７〜図１２は、第４実施形態に係る不揮発性記憶装置の記憶セルアレイの模式的平面図の一例である。図７〜図１２のそれぞれには、上述した不揮発性記憶装置の記憶セルアレイの他の配置レイアウトが表されている。
【００６７】
なお、記憶セルアレイ２内に配置された第１記憶セル領域２Ｌおよび第２記憶セル領域２Ｓの詳細は、図４（ｂ）および図４（ｃ）に示した通りである。
【００６８】
図７に、第４実施形態に係る不揮発性記憶装置の記憶セルアレイの第１配置例を示す。
【００６９】
Ｙ方向において、第１記憶セル領域２Ｌの群は、第２記憶セル領域２Ｓによって挟まれている。さらに、Ｙ方向において、第１記憶セル領域２Ｌの群および第２記憶セル領域２Ｓの群は、カラム制御回路４によって挟まれている。Ｙ方向において、第２記憶セル領域２Ｓの群は、第１記憶セル領域２Ｌの群とカラム制御回路４とによって挟まれている。
【００７０】
第１配置例では、第１記憶セル領域２Ｌ及び第２記憶セル領域２Ｓはメモリセルアレイを構成し、制御回路３Ｌ、３Ｓは、このメモリセルアレイの両端に配置されている。例えば、Ｘ方向において、第１記憶セル領域２Ｌの群の横には、ロウ制御回路３Ｌが配置されている。Ｘ方向において、第２記憶セル領域２Ｓの群の横には、ロウ制御回路３Ｓが配置されている。ここで、第２記憶セル領域２Ｓは複数個が隣接して配置された群を構成し、この群はメモリセルアレイ２のＹ方向における端部に配置されている。
【００７１】
第１配置例では、第２記憶セル領域２Ｓがカラム制御回路４に近接するように配置されている。また、カラム制御回路４は、第１記憶セル領域２Ｌおよび第２記憶セル領域２Ｓの両方を制御している。換言すれば、カラム制御回路４は、第１記憶セル領域２Ｌおよび第２記憶セル領域２Ｓの制御に共用されている。
【００７２】
第２記憶セル領域２Ｓをキャッシュメモリとして使用する場合、カラム制御回路４は、カラムデコーダ４ＳＳを制御し、第２記憶セル領域２Ｓに一時的にデータを記憶する。次に第２記憶セル領域２Ｓに一時的に記憶されたデータは、カラムデコーダ４ＳＳのデータラッチ回路に移動される。次に、カラム制御回路４を介さずに、第２記憶セル領域２Ｓから第１記憶セル領域２Ｌにデータが転送される。あるいは、第１記憶セル領域２Ｌから第２記憶セル領域２Ｓにデータを転送することもできる。
【００７３】
第１配置例では、Ｙ方向において、第１記憶セル領域２Ｌの群が第２記憶セル領域２Ｓの群によって挟まれているので、図７の上側と下側との両方から上記動作を実行できる。その結果、データ転送の高速化が実現する。
【００７４】
図８に、第４実施形態に係る不揮発性記憶装置の記憶セルアレイの第２配置例を示す。
【００７５】
第２配置例では、Ｘ方向およびＹ方向に配列された第１記憶セル領域２Ｌの群が第２記憶セル領域２Ｓによって囲まれている。ここで、第１記憶セル領域２Ｌは、複数個が隣接して配置された第１群を構成し、この第１群は第２記憶セル領域２Ｓに囲まれている。なお、図８に示す第１記憶セル領域２Ｌの数は、図４（ａ）に示す第１記憶セル領域２Ｌの数よりも増えている。
【００７６】
例えば、Ｘ方向において、第１記憶セル領域２Ｌの群は、第２記憶セル領域２Ｓの群によって挟まれている。また、Ｙ方向において、第１記憶セル領域２Ｌの群は、第２記憶セル領域２Ｓ群によって挟まれている。つまり、Ｘ方向およびＹ方向において、記憶セルアレイ２の中央部付近に配置された第１記憶セル領域２Ｌの群を囲むように第２記憶セル領域２Ｓが配置されている。
【００７７】
なお、Ｙ方向において、第１記憶セル領域２Ｌおよび第２記憶セル領域２Ｓのそれぞれの群は、カラム制御回路４によって挟まれている。Ｘ方向において、第１記憶セル領域２Ｌおよび第２記憶セル領域２Ｓのそれぞれの群は、ロウ制御回路３によって挟まれている。カラム制御回路４は、第１記憶セル領域２Ｌおよび第２記憶セル領域２Ｓの両方を制御している。また、ロウ制御回路３は、第１記憶セル領域２Ｌおよび第２記憶セル領域２Ｓの両方を制御している。つまり、カラム制御回路４は、第１記憶セル領域２Ｌおよび第２記憶セル領域２Ｓの制御に共用され、ロウ制御回路３は、第１記憶セル領域２Ｌおよび第２記憶セル領域２Ｓの制御に共用されている。
【００７８】
第２配置例では、Ｘ方向およびＹ方向において、記憶セルアレイ２の中央部付近に配置された第１記憶セル領域２Ｌの群を囲むように第２記憶セル領域２Ｓが配置されている。これにより、第１記憶セル領域２Ｌと第２記憶セル領域２Ｓとの間のデータアクセスの高速化が実現する。
【００７９】
図９に、第４実施形態に係る不揮発性記憶装置の記憶セルアレイの第３配置例を示す。
【００８０】
第３配置例では、第１記憶セル領域２Ｌにおける複数の群が第２記憶セル領域に囲まれている。例えば、Ｘ方向およびＹ方向に配列された第１記憶セル領域２Ｌの群が第２記憶セル領域２Ｓによって囲まれている。
【００８１】
第３配置例では、Ｙ方向において、互いに向かい合うカラム制御回路４の間を貫くように第２記憶セル領域２Ｓの群が配列されている。さらに、これらの第２記憶セル領域２Ｓの群は、Ｘ方向に３以上配列されている。
【００８２】
第３配置例では、例えば、Ｘ方向において複数の第１記憶セル領域２Ｌを３つの群に分け、それぞれの第１記憶セル領域２Ｌの群が第２記憶セル領域２Ｓによって囲まれている。これにより、記憶セルアレイ２の中央部に配置された第１記憶セル領域２Ｌの群にもＸ方向に隣接するように第２記憶セル領域２Ｓが配置されている。
【００８３】
なお、Ｙ方向において、第１記憶セル領域２Ｌおよび第２記憶セル領域２Ｓは、カラム制御回路４によって挟まれている。Ｘ方向において、第１記憶セル領域２Ｌおよび第２記憶セル領域２Ｓは、ロウ制御回路３によって挟まれている。カラム制御回路４は、第１記憶セル領域２Ｌおよび第２記憶セル領域２Ｓの両方を制御している。また、ロウ制御回路３は、第１記憶セル領域２Ｌおよび第２記憶セル領域２Ｓの両方を制御している。つまり、カラム制御回路４は、第１記憶セル領域２Ｌおよび第２記憶セル領域２Ｓの制御に共用され、ロウ制御回路３は、第１記憶セル領域２Ｌおよび第２記憶セル領域２Ｓの制御に共用されている。
【００８４】
第３配置例では、Ｘ方向およびＹ方向において、記憶セルアレイ２の中央部付近の第１記憶セル領域２Ｌの群の近くにも第２記憶セル領域２Ｓを配置している。これにより、第１記憶セル領域２Ｌと第２記憶セル領域２Ｓとの間のデータアクセスの高速化を可能にする。
【００８５】
図１０に、第４実施形態に係る不揮発性記憶装置の記憶セルアレイの第４配置例を示す。
【００８６】
図１０には、図８の配置例と図９の配置例とを複合させた配置例が示されている。
【００８７】
第４配置例では、それぞれの第１記憶セル領域２Ｌが第２記憶セル領域２Ｓによって取り囲まれている。
【００８８】
なお、Ｙ方向において、第１記憶セル領域２Ｌおよび第２記憶セル領域２Ｓは、カラム制御回路４によって挟まれている。Ｘ方向において、第１記憶セル領域２Ｌおよび第２記憶セル領域２Ｓは、ロウ制御回路３によって挟まれている。カラム制御回路４は、第１記憶セル領域２Ｌおよび第２記憶セル領域２Ｓの両方を制御している。また、ロウ制御回路３は、第１記憶セル領域２Ｌおよび第２記憶セル領域２Ｓの両方を制御している。つまり、カラム制御回路４は、第１記憶セル領域２Ｌおよび第２記憶セル領域２Ｓの制御に共用され、ロウ制御回路３は、第１記憶セル領域２Ｌおよび第２記憶セル領域２Ｓの制御に共用されている。
【００８９】
第４配置例では、個々の第１記憶セル領域２Ｌが第２記憶セル領域２Ｓによって取り囲まれている。これにより、第１記憶セル領域２Ｌと第２記憶セル領域２Ｓとの間のデータアクセスの高速化を可能にする。
【００９０】
図１１に、第４実施形態に係る不揮発性記憶装置の記憶セルアレイの第５配置例を示す。
【００９１】
記憶セルアレイ２内に配置される記憶セル領域は、第１記憶セル領域２Ｌおよび第２記憶セル領域２Ｓとは限らない。第５配置例では、第１記憶セル領域２Ｌ、および第２記憶セル領域２Ｓに加えて、第３記憶セル領域２Ｍを配置している。第５配置例は、Ｘ方向に延在する複数のワード線と、Ｙ方向に延在する複数のビット線と、複数のワード線と複数のビット線の間に設けられ抵抗状態を変化させることが可能な第３記憶セル領域２Ｍを有している。第３記憶セル領域２Ｍは、第１記憶セル領域２Ｌの面積よりも小さく、第２記憶セル領域２Ｓの面積よりも大きい。例えば、Ｙ方向において、第２記憶セル領域２Ｓの群、第３記憶セル領域２Ｍの群、第１記憶セル領域２Ｌの群が配列されている。さらに、記憶セル領域は、３種に限らず、４種類以上であってもよい。
【００９２】
また、第５配置例では、Ｙ方向において、第２記憶セル領域２Ｓの群、第３記憶セル領域２Ｍの群、および第１記憶セル領域２Ｌの群がカラム制御回路４によって挟まれている。また、Ｘ方向において、第１記憶セル領域２Ｌの群の横には、ロウ制御回路３Ｌが配置されている。Ｘ方向において、第３記憶セル領域２Ｍの群の横には、ロウ制御回路３Ｍが配置されている。Ｘ方向において、第２記憶セル領域２Ｓの群の横には、ロウ制御回路３Ｓが配置されている。カラム制御回路４は、第１記憶セル領域２Ｌ、第３記憶セル領域２Ｍ、および第２記憶セル領域２Ｓの制御に共用されている。
【００９３】
第５配置例によれば、第１記憶セル領域２Ｌおよび第２記憶セル領域２Ｓの他に、第３記憶セル領域２Ｍを配置したので、各記憶セル領域の用途の自由度が増す。
【００９４】
図１２は、第４実施形態に係る不揮発性記憶装置の記憶セルアレイの第６配置例を示す。
【００９５】
第６配置例では、メモリセルアレイ２は、第１記憶セル領域２Ｌ及び第２記憶セル領域２Ｓを有し、制御回路４は、このメモリセルアレイ２の一端側のみに配置される。例えば、Ｙ方向において、図の下側にのみカラム制御回路４を配置している。また、Ｙ方向において、カラム制御回路４の横には、データ入出力バッファ７を配置している。つまり、データ入出力バッファ７と第２記憶セル領域２Ｓの群との間に、カラム制御回路４が配置されている。カラム制御回路４は、第１記憶セル領域２Ｌおよび第２記憶セル領域２Ｓの制御に共用されている。また、Ｘ方向において、第１記憶セル領域２Ｌの群の横には、ロウ制御回路３Ｌが配置されている。Ｘ方向において、第２記憶セル領域２Ｓの群の横には、ロウ制御回路３Ｓが配置されている。データ入出力バッファ７は、第１制御回路及び第２制御回路を制御する。複数個の第２記憶セル領域２Ｓが隣接して配置された群は、データ入出力バッファ７と、複数個の第１記憶セル領域２Ｌが隣接して配置された群との間に配置されている。
【００９６】
第６配置例によれば、Ｙ方向において、データ入出力バッファ７、カラム制御回路４、第２記憶セル領域２Ｓの順で配列されているので、これらの間で移動するデータの伝達距離が短くなる。これにより、動作速度が向上する。
【００９７】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【００９８】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
【００９９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【０１００】
（付記１）  
複数の前記第１記憶セル領域が隣接する第１群は、前記第２記憶セル領域に囲まれている請求項１〜６に記載の不揮発性記憶装置。
（付記２）  
前記第１群は、複数配置され、前記複数の第１群は前記第２記憶セル領域に囲まれている付記１に記載の不揮発性記憶装置。
（付記３）  
前記第１記憶セル領域は前記第２記憶セル領域に囲まれている請求項１〜６のいずれかに記載の不揮発性記憶装置。
（付記４）  
前記第１記憶セル領域及び前記第２記憶セル領域はメモリセルアレイに含まれ、
前記第２記憶セル領域が隣接する第２群は、前記メモリセルアレイの端部に配置されている請求項１〜６、付記１〜３のいずれかに記載の不揮発性記憶装置。
（付記５）  
前記複数の第１配線のうちのいずれかの第１配線を選択し、前記複数の第２配線のうちのいずれかの第２配線を選択し、複数の前記第１記憶セルのうちから、前記いずれかの第１配線と前記いずれかの第２配線とに接続された第１記憶セルを選択する第制御回路と、
前記複数の第３配線のうちのいずれかの第３配線を選択し、前記複数の第４配線のうちのいずれかの第４配線を選択し、複数の前記第２記憶セルのうちから、前記いずれかの第３配線と前記いずれかの第４配線とに接続された第２記憶セルを選択する第２制御回路と、
第１制御回路及び第２制御回路を制御する第３制御回路と、
をさらに備え、
前記第１記憶セル領域が隣接する第１群と、
前記第２記憶セル領域が隣接する第２群と、
前記第３制御回路と、において、
前記第２群は、前記第３制御回路と前記第１群との間に配置される請求項１に記載の不揮発性記憶装置。
（付記６）  
前記第１記憶セル領域及び前記第２記憶セル領域はメモリセルアレイに含まれ、
前記第３制御回路は、前記メモリセルアレイの両端に配置される付記５に記載の不揮発性記憶装置。
（付記７）  
前記第１記憶セル領域及び前記第２記憶セル領域はメモリセルアレイに含まれ、
前記第３制御回路は、前記メモリセルアレイの一端側のみに配置される付記５に記載の不揮発性記憶装置。
（付記８）  
第１方向に延在する複数の第５配線と、前記第２方向に延在する複数の第６配線と、前記複数の第５配線と前記複数の第６配線の間に設けられ抵抗状態を変化させることが可能な第３記憶セルと、を有し、前記第１記憶セル領域の面積よりも小さく、前記第２記憶セル領域の面積よりも大きい複数の第３記憶セル領域と、をさらに具備する請求項１〜６及び付記１〜７のいずれかに記載の不揮発性記憶装置。
【符号の説明】
【０１０１】
１  不揮発性記憶装置、  ２  記憶セルアレイ、  ２Ｌ  第１記憶セル領域、  ２ＬＭ  メモリセル領域、  ２Ｍ  第３記憶セル領域、  ２Ｓ  第２記憶セル領域、  ２ＳＭ  メモリセル領域、  ３  ロウ制御回路、  ３Ｌ ロウ制御回路（制御回路）、  ３ＬＣ ロウデコーダ、  ３Ｍ ロウ制御回路（制御回路）、  ３Ｓ  ロウ制御回路（制御回路）、  ３ＳＣ ロウデコーダ、  ４  カラム制御回路（制御回路）、  ４Ｌ  カラム制御回路（制御回路）、  ４ＬＳ  カラムデコーダ、  ４Ｓ  カラム制御回路（制御回路）、  ４ＳＳ  カラムデコーダ、  ５  メモリコントローラ、  ６  インターフェイス回路、  ７  データ入出力バッファ、  ８  ステートマシーン、  ９  アドレスバッファ、  １０  電位供給回路、  １１１〜１３３、２１１〜２３３  記憶セル、  ２１３ａ、２１３ｂ、２１３ｃ  電極、  ２１３ｄ  非オーミック素子、  ２１３ｒ  可変抵抗素子、  ＢＬ、ＢＬ１１〜１３、ＢＬ２１〜２３、ＢＬＬ、ＢＬＳ  ビット線、  ＷＬ、ＷＬ３１〜３３、ＷＬＬ、ＷＬＳ  ワード線
【図１】
2015088727.tif 000003
【図２】
2015088727.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2015088727.tif 000012
【図１１】
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【図１２】
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