(57)【要約】【課題】異常な電源遮断などに対する処理のためにタイミングジェネレータが出力する複数のタイミング信号の極性を所望に規定する回路をタイミングジェネレータ毎に独立して設けることを要せず、回路規模の増大、チップ占有面積の大型化、更には論理検証コストの上昇、という課題を解決する。【解決手段】複数のタイミングジェネレータの出力信号の内からの一つのタイミングジェネレータで形成されたタイミング信号を選択する選択回路の後段に、それによって選択されたタイミング信号又は極性が規定された信号を選択して外部に出力する別の選択回路を配置し、前記極性が規定された信号の極性を信号単位で可変可能に設定するコントロールレジスタを設け、半導体装置の異常な電源遮断を検出したとき、これに応答してタイミング信号の選択状態から前記極性が規定された信号の選択状態に切替えるようにする。【選択図】図１
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【特許請求の範囲】
【請求項１】
所定のシーケンスに従って、駆動信号を形成して外部に出力すると共に、複数のタイミングジェネレータの内の一つのタイミングジェネレータで形成された複数ビットのタイミング信号を外部に出力する、半導体装置であって、
前記複数のタイミングジェネレータの出力信号の内からの一つのタイミングジェネレータで形成されたタイミング信号を選択する第１選択回路と、
前記第１選択回路で選択されたタイミング信号又は極性が規定された信号を選択して外部に出力する第２選択回路と、
前記極性が規定された信号の極性を前記信号単位で可変可能に設定するコントロールレジスタと、
前記半導体装置の異常な電源遮断を検出する検出回路と、を有し、
前記第２選択回路は前記検出回路による異常な電源遮断の検出に応答してタイミング信号の選択状態から前記極性が規定された信号の選択状態に切替えられる、半導体装置。
【請求項２】
請求項１において、前記異常な電源遮断は電源遮断シーケンスから逸脱した電源電圧の異常な低下である、半導体装置。
【請求項３】
請求項１において、前記検出回路は前記駆動信号の外部出力動作期間中にリセット指示を検出した場合も前記異常な電源遮断とみなす、半導体装置。
【請求項４】
請求項１において、前記駆動信号は表示フレーム単位で表示パネルを駆動する表示信号であり、前記タイミング信号は前記表示パネルの表示タイミング信号である、半導体装置。
【請求項５】
請求項１において、前記コントロールレジスタを前記半導体装置の外部からアクセス可能にするホストインタフェース回路を有する、半導体装置。
【請求項６】
複数のタイミングジェネレータの内の一つのタイミングジェネレータで形成された複数ビットのタイミング信号を外部に出力するタイミング制御部と、前記タイミング制御部と同期的に駆動信号を形成して外部に出力する駆動制御部とを有する、半導体装置であって、
前記タイミング制御部は、前記複数のタイミングジェネレータの出力信号の内からの一つのタイミングジェネレータで形成されたタイミング信号を選択する第１選択回路と、
前記第１選択回路で選択されたタイミング信号又は極性が規定された信号を選択して外部に出力する第２選択回路と、
前記極性が規定された信号の極性を前記信号単位で可変可能に設定するコントロールレジスタと、
前記駆動制御部による駆動信号の出力動作期間中における所定の異常状態を検出する検出回路と、を有し、
前記第２選択回路は前記検出回路による異常状態の検出に応答してタイミング信号の選択状態から前記極性が規定された信号の選択状態に切替えられる、半導体装置。
【請求項７】
請求項６において、前記所定の異常状態は電源電圧の異常な変動である、半導体装置。
【請求項８】
請求項６において、前記所定の異常状態は半導体装置の外部リセット端子におけるリセット指示状態である、半導体装置。
【請求項９】
請求項６において、前記駆動信号は表示フレーム単位で表示パネルを駆動する表示信号であり、前記タイミング信号は前記表示パネルの表示タイミング信号である、半導体装置。
【請求項１０】
請求項６において、前記コントロールレジスタを前記半導体装置の外部からアクセス可能にするホストインタフェース回路を有する、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動制御の途中で発生する異常な電源遮断や不所望なリセット指示などにタイミング生成論理が対応するための技術に関し、例えばアブノーマルシャットダウン処理を行う液晶ドライバに適用して有効な技術に関する。
【背景技術】
【０００２】
不所望な電源遮断が発生したとき通常のシャットダウンシーケンスとは異なる例外的な処理によって電源復帰後の再起動を安定化させることは、特許文献１に記載の複写機に限らず、多くの機器が必要とするとこるである。
【０００３】
例えば電池電源を用いる携帯情報端末などに搭載された表示パネルを表示制御する液晶ドライバにおいて、表示駆動中に電池脱落等による不所望な電源遮断が発生すると、正規の電源遮断シーケンスを経ることができないので、液晶表示パネルに対するタイミング制御が不安定になって表示画素に不所望な電圧が印加されたまま表示動作が停止して、液晶表示パネルに特性劣化を生ずる虞がある。この虞を回避するために、不所望な電源遮断が発生したとき、電源の残留容量を用いて、液晶表示パネルに与えるタイミング信号の極性を所定のレベルに固定する例外的な処理を採用することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−１０７８３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者は不所望な電源遮断に対する例外的な処理について検討した。これによれば、液晶表示パネルの制御タイミング若しくは制御波形は液晶表示パネルの製造メーカや製品種別によって相違があるので、タイミング生成論理として予め使用を想定する複数の製造メーカの液晶表示パネルに対応するタイミング信号を形成可能な複数個のタイミングジェネレータを持ち、何れかを選択して用いることによって複数の液晶表示パネルに対応することができる。その場合に、不所望な電源遮断に際して複数のタイミング信号に対してタイミング信号の極性する固定パターンは液晶表示パネルの製造メーカなどによって相違される。これを考慮すると、予め搭載するタイミングジェネレータ毎に不所望な電源遮断に際して複数のタイミング信号に対する極性を決定する回路を設けなければならなくなる。
【０００６】
しかしながら、液晶表示パネルの複雑化、多様化などにより不所望な電源遮断に対する処理が液晶表示パネルの製造メーカだけでなく製品展開の別によっても相違される傾向にあり、ただでさえ搭載すべきタイミングジェネレータの数が多くなる状況において、タイミングジェネレータ毎に複数のタイミング信号に対する極性を決定する回路を設けなければならなくなれば、回路規模の増大、チップ占有面積の大型化、論理検証コストの上昇という問題のあることが本発明者によって明らかにされた。
【０００７】
上記並びにその他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
すなわち、複数のタイミングジェネレータの出力信号の内からの一つのタイミングジェネレータで形成されたタイミング信号を選択する選択回路の後段に、それによって選択されたタイミング信号又は極性が規定された信号を選択して外部に出力する別の選択回路を配置し、前記極性が規定された信号の極性を信号単位で可変可能に設定するコントロールレジスタを設け、半導体装置の異常な電源遮断を検出したとき、これに応答してタイミング信号の選択状態から前記極性が規定された信号の選択状態に切替えるようにする。
【発明の効果】
【００１０】
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１１】
すなわち、異常な電源遮断などに対する処理のためにタイミングジェネレータが出力する複数のタイミング信号の極性を所望に規定する回路をタイミングジェネレータ毎に独立して設けることを要せず、回路規模の増大、チップ占有面積の大型化、更には論理検証コストの上昇、という課題を解決することができる。
【図面の簡単な説明】
【００１２】
【図１】図１は半導体装置の一実施の形態に係る液晶ドライバを例示するブロック図である。
【図２】図２はタイミング制御部の第２タイミング生成論理とパネルインタフェース回路の具体例が示すブロック図である。
【図３】図３はアブノーマルシャットダウン処理が介在される場合の表示動作タイミングの第１の例を示すタイミングチャートである。
【図４】図４は図３のＡ１〜Ａ２に続くタイミングチャートである。
【図５】図５はアブノーマルシャットダウン処理が介在される場合の表示動作タイミングの第２の例を示すタイミングチャートである。
【図６】図６は図５のＢ１〜Ｂ２に続くタイミングチャートである。
【図７】図７にはアブノーマルシャットダウン処理が介在されない場合の表示動作タイミングを例示するタイミングチャートである。
【図８】図８は図７のＣ１〜Ｃ２に続くタイミングチャートである。
【図９】図９は本発明に先立って検討されたタイミング制御回路とパネルインタフェース回路を例示する比較例のブロック図である。
【発明を実施するための形態】
【００１３】
１．実施の形態の概要
先ず、本願において開示される実施の形態について概要を説明する。実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１４】
〔１〕＜異常な電源遮断に応答して切替えられる信号の極性をプログラマブル化＞
半導体装置（１）は、所定のシーケンスに従って、駆動信号（Ｓ１〜Ｓｍ）を形成して外部に出力すると共に、複数のタイミングジェネレータ（２０〜３）の内の一つのタイミングジェネレータで形成された複数ビットのタイミング信号を外部に出力する。この半導体装置は、前記複数のタイミングジェネレータの出力信号の内からの一つのタイミングジェネレータで形成されたタイミング信号を選択する第１選択回路（３０）と、前記第１選択回路で選択されたタイミング信号又は極性が規定された信号を選択して外部に出力する第２選択回路（３２）と、前記極性が規定された信号の極性を信号単位で可変可能に設定するコントロールレジスタ（１５）と、前記半導体装置の異常な電源遮断を検出する検出回路（１３）と、を有する。前記第２選択回路は前記検出回路による異常な電源遮断の検出に応答してタイミング信号の選択状態から前記極性が規定された信号の選択状態に切替えられる。
【００１５】
これによれば、異常な電源遮断などに対する処理のためにタイミングジェネレータが出力する複数のタイミング信号の極性を所望に規定する回路をタイミングジェネレータ毎に独立して設けることを要しない。したがって、回路規模の増大、チップ占有面積の大型化、更には論理検証コストの上昇、という課題を解決することができる。また、コントロールレジスタは信号の極性を信号単位で可変に設定できるので、固定する極性の仕様変更にも柔軟に対応することができる。
【００１６】
〔２〕＜駆動信号の外部出力動作期間中における電源遮断＞
項１において、前記異常な電源遮断は電源遮断シーケンスから逸脱した電源電圧の異常な低下である。
【００１７】
これによれば、電源遮断シーケンスから逸脱した電源電圧の異常な低下に対して、制御対象機器の安定化の維持に資することができる。
【００１８】
〔３〕＜駆動信号の外部出力動作期間中にリセット指示を異常電源遮断とみなす＞
項１において、前記検出回路は前記駆動信号の外部出力動作期間中にリセット指示を検出した場合も前記異常な電源遮断とみなす。
【００１９】
これによれば、駆動制御途中でリセットが要求されても、制御対象機器の安定化の維持に資することができる。
【００２０】
〔４〕＜表示ドライバへの適用＞
項１において、前記駆動信号は表示フレーム単位で表示パネルを駆動する表示信号であり、前記タイミング信号は前記表示パネルの表示タイミング信号である。
【００２１】
これによれば、製造メーカや製品種別の異なる種々の表示パネルに応じて同じ半導体措置を用いて異常な電源遮断に対処することが可能になる。
【００２２】
〔５〕＜ホストインタフェース回路＞
項１において、前記コントロールレジスタを前記半導体装置の外部からアクセス可能にするホストインタフェース回路（２）を有する。
【００２３】
これによれば、例えば半導体装置がプロセッサを備えていない場合でも外部から前記コントロールレジスタに任意のデータを設定することができる。
【００２４】
〔６〕＜異常状態に応答して切替えられる信号の極性をプログラマブル化＞
半導体装置は、複数のタイミングジェネレータの内の一つのタイミングジェネレータで形成された複数ビットのタイミング信号を外部に出力するタイミング制御部（４Ａ，１１，１３，１５）と、前記タイミング制御部と同期的に駆動信号（Ｓ１〜Ｓｍ）を形成して外部に出力する駆動制御部（４Ｂ，５，６，７，８）とを有する。前記タイミング制御部は、前記複数のタイミングジェネレータの出力信号の内からの一つのタイミングジェネレータで形成されたタイミング信号を選択する第１選択回路（３０）と、前記第１選択回路で選択されたタイミング信号又は極性が規定された信号を選択して外部に出力する第２選択回路（３２）と、前記極性が規定された信号の極性を前記信号単位で可変可能に設定するコントロールレジスタ（１５）と、前記駆動制御部による駆動信号の出力動作期間中における所定の異常状態を検出する検出回路（１３）と、を有する。前記第２選択回路は前記検出回路による異常状態の検出に応答してタイミング信号の選択状態から前記極性が規定された信号の選択状態に切替えられる。
【００２５】
これによれば、所定の異常状態に対処する処理のためにタイミングジェネレータが出力する複数のタイミング信号の極性を所望に規定する回路をタイミングジェネレータ毎に独立して設けることを要しない。したがって、回路規模の増大、チップ占有面積の大型化、更には論理検証コストの上昇、という課題を解決することができる。また、コントロールレジスタは信号の極性を信号単位で可変に設定できるので、固定する極性の仕様変更にも柔軟に対応することができる。
【００２６】
〔７〕＜電源電圧の異常な変動＞
項６において、前記所定の異常状態は電源電圧の異常な変動である。
【００２７】
これによれば、電源遮断シーケンスから逸脱した異常な電源遮断に対して、制御対象機器の安定化の維持に資することができる。
【００２８】
〔８〕＜外部リセット端子におけるリセット指示＞
項６において、前記所定の異常状態は半導体装置の外部リセット端子（Ｐｒ）におけるリセット指示状態である。
【００２９】
これによれば、駆動制御途中でリセットが要求されても、制御対象機器の安定化の維持に資することができる。
【００３０】
〔９〕＜表示ドライバへの適用＞
項６において、前記駆動信号は表示フレーム単位で表示パネルを駆動する表示信号であり、前記タイミング信号は前記表示パネルの表示タイミング信号である。
【００３１】
これによれば、製造メーカや製品種別の異なる種々の表示パネルに応じて同じ半導体措置を用いて異常な電源遮断などに対処することが可能になる。
【００３２】
〔１０〕＜ホストインタフェース回路＞
項６において、前記コントロールレジスタを前記半導体装置の外部からアクセス可能にするホストインタフェース回路（２）を有する。
【００３３】
これによれば、例えば半導体装置がプロセッサを備えていない場合でも外部から前記コントロールレジスタに任意のデータを設定することができる。
【００３４】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００３５】
＜液晶ドライバ＞
図１には半導体装置の一実施の形態に係る液晶ドライバが例示される。図１に示される液晶ドライバ１は、特に制限されないが、単結晶シリコンのような１個の半導体基板にＣＭＯＳ集積回路製造技術などによって形成される。
【００３６】
液晶ドライバ１は、特に制限されないが、ＭｉＰｉ（Mobile Industry Processor Interface）などのインタフェース仕様に従ってホストプロセッサなどのプロセッサに接続されるホストインタフェース回路（ＨＳＴＩＦ）２、液晶ドライバ１の動作クロック信号を生成する発振回路（ＯＳＣ）３、タイミング制御回路（ＴＭＧＣＮＴ）４、フレームバッファメモリ（ＦＢＭＲＹ）５、ラインラッチ回路（ＬＴＣＨ）６、ラインラッチ回路（ＬＴＣＨ）７、ソースドライバ（ＳＲＣＤＲＶ）８、レジスタ回路（ＣＲＥＧ）９、パネルインタフェース回路（ＰＮＬＩＦ）１１、駆動電圧発生回路（ＬＶＬＧ）１２、及び異常検出回路（ＡＢＳＤＴＣ）１３を有する。
【００３７】
ホストインタフェース回路２には図示を省略するホストプロセッサからコマンド、制御データ及び画像データが供給される。供給されたコマンドはレジスタ回路９のコマンドレジスタ（図示せず）に入力され、入力されたコマンドに基づいて液晶ドライバ１の内部が制御される。制御に用いる各種タイミング信号はコマンドや制御データに基づいてタイミング制御回路４が生成する。
【００３８】
入力された画像データはフレームバッファメモリ５に格納される。格納された画像データは水平表示タイミングに同期して表示ライン単位でフレームバッファメモリ５から順次ラインラッチ回路６，７に内部伝送される。ソースドライバ８は内部転送された表示ライン単位のデータに従った階調電圧を持つソース駆動信号Ｓ１〜Ｓｍを液晶表示パネル（図示を省略する）に出力する。階調電圧は外部アナログ電圧ＶＳＰ，ＶＳＮを受けて駆動電圧発生回路１２が生成する。例えば電圧ＶＳＰは＋５Ｖ、電圧ＶＳＮは−５Ｖである。その他のロジック用の電源電圧はＤＰＨＹＶＣＣ、外部インタフェース用電源電圧はＩＯＶＣＣとして図示してある。
【００３９】
タイミング制御回路４は上述の如くコマンドや制御データに基づいて液晶ドライバ１の内部を制御するためのタイミング信号を生成するための第１タイミング生成論理（ＦＳＴＴＧ）４Ａを有すると共に、図示を省略する液晶表示パネルの表示動作に必要なタイミング信号を生成する第２タイミング生成論理（ＳＮＤＴＧ）４Ｂを備える。第２タイミング生成論理４Ｂで生成されたタイミング信号はパネルインタフェース回路１１からタイミング信号ＳＯＵＴ１〜ＳＯＵＴｎとして図示を省略する液晶表示パネルに出力される。
【００４０】
液晶表示パネルの制御タイミング若しくは制御波形は液晶表示パネルの製造メーカや製品種別によって相違がある。そこで、タイミング制御回路４は第２タイミング生成論理４Ｂとして予め使用を想定する複数の製造メーカの液晶表示パネルに対応するタイミング信号を形成可能なタイミングジェネレータを複数種類持ち、何れかを選択して用いることによって複数の液晶表示パネルに対応可能になっている。
【００４１】
図１のＲＥＳＸは代表的に示された外部リセット端子Ｐｒに供給されるリセット信号であり、これはタイミング制御回路４と異常検出回路１３に供給される。
【００４２】
異常検出回路１３は電源遮断又は表示動作中のリセット指示が発生したか否かを判別し、その判別結果の信号ＤＳＴをパネルインタフェース回路１１及び駆動電圧発生回路１２に与える。電源遮断が検出され又は表示動作中のリセット指示が検出されると、パネルインタフェース回路１１及び駆動電圧発生回路１２はアブノーマルシャットダウン（ＡＢＳ）処理に必要な動作を行う。アブノーマルシャットダウン処理としてパネルインタフェース回路１１は、タイミング信号ＳＯＵＴ１〜ＳＯＵＴｎを液晶表示パネルに応じた極性に強制することにより、異常な電源遮断に際して液晶表示パネルの表示画素に不所望な電荷が残存して劣化したりすることを防止する。アブノーマルシャットダウン処理として駆動電圧発生回路１２は、液晶ドライバの内部回路保護に必要な内部電源処理を行う。ノイズなどに起因する表示動作中のリセット指示はリセットによる電源遮断を伴うので、異常な電源遮断と同等のアブノーマルシャットダウン処理を行うようになっている。尚、アブノーマルシャットダウン処理を行う状況では、表示システム上でも異常な電源遮断やリセット指示が検出されることになり、外部から液晶ドライバ１への全ての動作電源の供給は再起動まで停止されることになる。
【００４３】
以下、アブノーマルシャットダウン処理について詳述する。
【００４４】
＜タイミング仕様の異なる液晶表示パネルへの対応とアブノーマルシャットダウン処理＞
図２にはタイミング制御回路４の第２タイミング生成論理４Ｂとパネルインタフェース回路１１の具体例が示される。
【００４５】
第２タイミング生成論理４Ｂは、予め使用を想定する複数の製造メーカの液晶表示パネルに対応するタイミング信号を形成可能な信号生成論理として複数個のタイミングジェネレータ（ＴＭＧＧ＿Ａ〜ＴＭＧＧ＿Ｎ）２０〜２３を有する。夫々のタイミングジェネレータ２０〜２３の出力は例えば最大３２本である。
【００４６】
パネルインタフェース回路１１は、前記複数のタイミングジェネレータ２０〜２３の出力信号の内からの一つのタイミングジェネレータで形成されたタイミング信号を選択する第１選択回路（ＦＳＴＳＥＬ）３０、第１の選択回路３０で選択されたタイミング信号の配列を出力端子ＳＯＵＴ１〜ＳＯＵＴｎに各液晶パネルの動作モードに応じて規定するアロケート回路（ＡＬＬＣＴ）３１、及びアロケート回路３１から出力されるタイミング信号又は極性が規定された信号を選択して外部に出力する第２選択回路（ＳＮＤＳＥＬ）３２を有する。
【００４７】
第１選択回路３０の選択は、特に制限されないが、レジスタ回路９の図示を省略する所定のコントロールレジスタに設定された制御データに従って行われる。第１選択回路３０の出力は選択された入力タイミング信号の本数に拘わらず最大の３２本とされる。アロケート回路３１から出力される信号は３２本のタイミング信号ＴＳ１〜ＴＳｎである。以下の説明ではｎ＝３２とする。
【００４８】
第２選択回３２は３２個の２入力型のセレクタ３２＿１〜３２＿ｎを有する。夫々のセレクタ３２＿１〜３２＿ｎの一方の入力（ｏｆｆと表示されれ側）にはアロケート回路３１から対応するビットのタイミング信号Ｓ１〜Ｓｎが入力され、他方の入力（ｏｎと表示されれ側）には極性設定レジスタ（ＡＢＳＣＲＥＧ）１５の対応ビットが夫々入力される。
【００４９】
セレクタ３２＿１〜３２＿ｎは、選択端子に異常検出回路１３による判別結果信号ＤＳＴを受け、電源遮断及びは表示動作中のリセット指示が発生していない場合にはタイミング信号ＳＯＵＴ１〜ＳＯＵＴｎとして第２タイミング生成論理４Ｂで生成されたタイミング信号ＴＳ１〜ＴＳｎを出力する。電源遮断又は表示動作中のリセット指示が発生している場合には極性設定レジスタ１５の値で対応ビットの値を規定したタイミング信号ＳＯＵＴ１〜ＳＯＵＴｎを出力する。極性設定レジスタ１５はレジスタ回路９に設けられたコントロールレジスタの一部であり、ホストインタフェース回路２を介してホストプロセッサのプログラム制御に従って書き換え可能にされ、それが保有するデータはビット単位で可変可能にされる。この極性設定レジスタ１５が保有するデータは、アブノーマルシャットダウン処理に際してタイミング信号ＳＯＵＴ１〜ＳＯＵＴｎの極性を液晶表示パネルに応じて規定するものである。
【００５０】
したがって、液晶ドライバ１が表示制御の対象にする液晶表示パネルに合わせて、第２タイミング生成論理４Ｂが保有する複数個のタイミングジェネレータ２０〜２３の中から、適合する一つのタイミングジェネレータを選択して利用する場合に、アブノーマルシャットダウン処理に際して必要なタイミング信号ＳＯＵＴ１〜ＳＯＵＴｎの極性は、駆動対象とする液晶表示パネルに合わせて書き込んである極性設定レジスタ１５のデータによって最適化される。タイミングジェネレータ２０〜２３の内のどれを用いる場合にも極性設定レジスタ１５のデータを書き換えることによって対応可能である。
【００５１】
図３及び図４にはアブノーマルシャットダウン処理が介在される場合の表示動作タイミングの第１の例が示され、図５及び図６にはアブノーマルシャットダウン処理が介在される場合の表示動作タイミングの第２の例が示される。図７及び図８にはアブノーマルシャットダウン処理が介在されない場合の表示動作タイミングが例示される。各図においてＷＲＸはホストプロセッサから液晶ドライバ１に与えられるコマンドである。ＳＬＰＯＵＴはスリープから動作可能状態への復帰コマンド、ＤＳＰＯＮは表示開始コマンド、ＤＳＰＯＦＦは表示終了コマンド、ＳＬＰＩＮはスリープコマンドである。
【００５２】
各図において時刻ｔ１〜ｔ２は復帰コマンドＳＬＰＯＵＴに応答するパワーオンシーケンス動作され、時刻ｔ２〜ｔ３はそれに続く表示セットアップ動作の期間である。図７及び図８において時刻ｔ４〜ｔ８は表示開始コマンドＤＳＰＯＮに応答する表示動作期間であり、表示終了コマンドＤＳＰＯＦＦが発行されるまで電源遮断及びリセットの要求が生じていない。この場合、スリープコマンドＳＬＰＯＮに応答して時刻ｔ９〜ｔ１０で表示終了のシーケンスによってタイミング信号ＳＯＵＴ１〜ＳＯＵＴｎの極性がタイミング信号ＴＳ１〜ＴＳｎによって規定されることによって液晶表示パネルの表示画素に不所望な電荷が残存しないようにされる。これに続く時刻ｔ１０〜ｔ１１のパワーオフシーケンスでは外部電源回路からの外部電源ＩＯＶＣＣ，ＤＰＨＹＶＣＣ，ＶＳＰ，ＶＳＮの供給が停止され、正常な電源遮断を完了する。
【００５３】
一方、図３及び図４では、表示動作期間中の時刻ｔ５にＲＥＳＸによるリセット指示、或いは外部電源ＶＳＰが不所望に遮断される。ここではリセット指示と電源遮断が並列的に発生しているように図示されているが、少なくとも何れか一方でよい。また、遮断電源はＶＳＰとしたが、これは単なる一例であって、何れの電源であってもよいし、当然全部であっても良い。ＩＯＶＣＣ，ＤＰＨＹＶＣＣ，ＶＳＰ，ＶＳＮの外部電源毎にバイパスコンデンサのようなコンデンサが配置され、電源遮断時にはこのようなコンデンサに蓄積された電荷を用いて短時間だけ所定の回路動作が可能になっている。
【００５４】
表示動作期間中におけるＲＥＳＸによるリセット指示又は外部電源の遮断は異常検出回路３で検出される。これによって時刻ｔ５〜ｔ６でアブノーマルシャットダウン処理のようなリセットシーケンスが行われる。これによって、セレクタ３２＿１〜３２＿ｎの選択が切替えられて、タイミング信号ＳＯＵＴ１〜ＳＯＵＴｎの極性はタイミング信号ＴＳ１〜ＴＳｎではなく極性設定レジスタ１５に設定されている値で規定される。この結果、液晶表示パネルの表示画素に不所望な電荷が残存しないようにされる。これに対して、表示動作中に電源遮断があると内部の回路動作が不安定になり、正常な電源遮断シーケンスを行うことができず、また、必要な動作電圧を得ることができなくなる。同様に、表示動作中にリセット指示があると内部回路が初期化されるので、表示動作の終了シーケンスを経ることができず、また、必要な動作電圧を得ることができなくなる。その結果、タイミング信号ＳＯＵＴ１〜ＳＯＵＴｎの極性が規定外となり、液晶表示パネルに劣化を生じさせることになる。
【００５５】
液晶ドライバ１の外部でも、そのときの電源遮断やリセット指示が検出されることになるので、例えば時刻ｔ６〜ｔ７において外部電源回路からの外部電源ＩＯＶＣＣ，ＤＰＨＹＶＣＣ，ＶＳＰ，ＶＳＮの供給が停止され、全ての電源遮断を完了する。特に図示はしないが、時刻ｔ６〜ｔ７ではリセットシーケンスを行って全ての電源を遮断する動作とするが、これは単なる一例であり、パワーオンシーケンスと同様の処理を行ってもよく、また、ホストプロセッサが別の例外処理を行ってもよい。
【００５６】
図５及び図６は図３及び図４に比べて時刻ｔ５〜ｔ６のリセットシーケンスにおいて規定されるタイミング信号ＳＯＵＴ１〜ＳＯＵＴｎの極性が相違するタイミングを示しており、その他は同じである。
【００５７】
上記実施の形態によれば以下の作用効果を得る。
【００５８】
液晶表示パネルの制御タイミング若しくは制御波形は液晶表示パネルの製造メーカや製品種別によって相違があるので、タイミング制御回路４は第２タイミング生成論理４Ｂとして予め使用を想定する複数の製造メーカの液晶表示パネルに対応するタイミング信号を形成可能な複数個のタイミングジェネレータ２０〜２３を持ち、何れかを選択して用いることによって複数の液晶表示パネルに対応可能になっている。このとき、アブノーマルシャットダウン処理で規定するタイミング信号ＳＯＵＴ１〜ＳＯＵＴｎの極性は、複数個のタイミングジェネレータ２０〜２３の内のどれを選択して用いているかによって相違されることになる。この点について、液晶ドライバ１は、アブノーマルシャットダウン処理で規定するタイミング信号ＳＯＵＴ１〜ＳＯＵＴｎの極性をビット単位で極性設定レジスタレジスタ１５に設定して対処する。極性設定レジスタレジスタ１５にはホストプロセッサによってプログラマブルにデータ設定可能である。図９には本発明に先立って検討されたタイミング制御回路４０とパネルインタフェース回路４１が例示される。これは、図２ではタイミング信号ＳＯＵＴ１〜ＳＯＵＴｎの出力最終段に第２選択回路３２を配置したが、図９ではその代わりに、夫々のタイミングジェネレータ６０〜６３に対して個別に、その出力の極性を変更可能にする選択回路４２を設けた。図９タイミングジェネレータ６０は図２のタイミングジェネレータ２０と選択回路４２を有することになる。図９の場合には電源又はグランドに接続された入力ノードをレジスタ５０を用いて選択することによってタイミング信号の極性を選択可能にしている。図２のようにレジスタ値によってタイミング信号をビット単位で完全プログラマブル化されているわけではない。５１は１３と同じ異常検出回路である。５２はタイミングジェネレータ６０〜６３の出力を選択る選択回路、５３は選択回路５２の出力の配列を変更する回路である。
【００５９】
図２と図９の相違は、第１に、図２に対して図９の選択回路はプログラマブル化の度合いが低いことである。第２に、図９におけるタイミングジェネレータ６０〜６３毎に設けた選択回路４２の機能が、図２ではタイミング信号ＳＯＵＴ１〜ＳＯＵＴｎの出力最終段側に集約されている点である。第２の点に関しては、回路規模の縮小効果があることはもとよりであるが、更に、以下の特有の効果を奏する。即ち、液晶表示パネルの複雑化、多様化などによりアブノーマルシャットダウンシーケンスが液晶表示パネルの製造メーカだけでなく製品展開の別によっても相違される傾向にあり、ただでさえ搭載すべきタイミングジェネレータの数が多くなる状況において、タイミングジェネレータ毎に個別化した選択回路を集約することによって大幅な回路規模の縮小に資することができる。また、第１の点に関し、図９に比べて、タイミング信号ＳＯＵＴ１〜ＳＯＵＴｎの極性をビット単位で自由に変更することが可能であるから、アブノーマルシャットダウンシーケンスによって規定するべきタイミング信号ＳＯＵＴ１〜ＳＯＵＴｎの極性の仕様が変更になっても容易に対応することができる。更にデバイステストや論理検証の工数も減り、この点においてもコスト低減に寄与する。また、表示期間中におけるリセット指示に対してもアブノーマルシャットダウン処理を適用するから、表示動作中にノイズなどにより誤ってリセットが指示されることによって液晶表示パネルに上記同様に不所望な電圧的ストレスが作用することを抑制することができる。
【００６０】
本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００６１】
例えば、半導体装置は液晶ドライバに限定されず、液晶ドライバとホストプロセッサをオンチップした半導体装置、液晶ドライバとホストプロセッサとタッチパネルセンサとをオンチップした半導体装置、更には通信デバイスや、その他の回路を集積した半導体装置であっても良い。
【００６２】
また、実施の形態は、電源遮断に対してインテリジェント機能のいない液晶表示パネルの駆動電圧の制御が規定の終了シーケンスを経ずに中断されるような場合に、当該液晶表示パネルの特性劣化を防止する点に着目したものである。本発明は、この観点と共通性のある技術分野にも適用可能である。例えば、同期モータが正規のシャットダウンシーケンスから外れて駆動停止する場合についてのアブノーマルシャットダウン処理にも適用可能である。
【００６３】
また、表示パネルは液晶表示パネルに限定されず、プラズマ又はエレクトロルミネッセンスによる表示パネルであってもよい。
【符号の説明】
【００６４】
１  液晶ドライバ
２  ホストインタフェース回路（ＨＳＴＩＦ）
３  発振回路（ＯＳＣ）
４  タイミング制御回路（ＴＭＧＣＮＴ）
４Ａ  第１タイミング生成論理（ＦＳＴＴＧ）
４Ｂ  第２タイミング生成論理（ＳＮＤＴＧ）
５  フレームバッファメモリ（ＦＢＭＲＹ）
６  ラインラッチ回路（ＬＴＣＨ）
７  ラインラッチ回路（ＬＴＣＨ）
８  ソースドライバ（ＳＲＣＤＲＶ）
９  レジスタ回路（ＣＲＥＧ）
１１  パネルインタフェース回路（ＰＮＬＩＦ）
１２  駆動電圧発生回路（ＬＶＬＧ）
１３  異常検出回路（ＡＢＳＤＴＣ）
２０〜２３  タイミングジェネレータ（ＴＭＧＧ＿Ａ〜ＴＭＧＧ＿Ｎ）
３０  第１選択回路（ＦＳＴＳＥＬ）
３１  アロケート回路（ＡＬＬＣＴ）
３２  第２選択回路（ＳＮＤＳＥＬ）
３２＿１〜３２＿ｎ  ２入力型のセレクタ
ＴＳ１〜ＴＳｎ  タイミング信号
ＳＯＵＴ１〜ＳＯＵＴｎ  タイミング信号
Ｐｒ  外部リセット端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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