(57)【要約】【課題】  短時間で差動出力回路の差動電圧及び同相電圧の試験を行う。【解決手段】  本発明は、相補の関係にある一対の差動信号を出力する差動出力回路を半導体試験装置の制御の下で試験するための試験回路であり、該信号に基づき、該差動出力回路の差動電圧を示す差動電圧信号を生成する差動電圧信号生成部と、該差動出力回路の同相電圧を示す同相電圧信号を生成する同相電圧信号生成部と、該差動電圧信号の電位が差動電圧許容範囲内にあり、かつ、該同相電圧信号の電位が同相電圧許容範囲内にあるか否かを判断する電圧判断部と、該同相電圧信号に所定の遅延時間を与えることにより出力制御信号を生成する遅延部と、該出力制御信号に基づき該電圧判断部による判断の結果を保持し該半導体試験装置に出力する出力制御部と、を備える試験回路である。【選択図】  図１
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【特許請求の範囲】
【請求項１】
相補の関係にある一対の差動信号を出力する差動出力回路を半導体試験装置の制御の下で試験するための試験回路であって、
前記差動信号に基づいて、前記差動出力回路の差動電圧を示す差動電圧信号を生成する差動電圧信号生成部と、
前記差動信号に基づいて、前記差動出力回路の同相電圧を示す同相電圧信号を生成する同相電圧信号生成部と、
前記差動電圧信号の電位が差動電圧許容範囲内にあり、かつ、前記同相電圧信号の電位が同相電圧許容範囲内にあるか否かを判断する電圧判断部と、
前記同相電圧信号に所定の遅延時間を与えることによって、出力制御信号を生成する遅延部と、
前記出力制御信号に基づいて、前記電圧判断部による判断の結果を保持し前記半導体試験装置に出力する出力制御部と、
を備える試験回路。
【請求項２】
前記差動電圧許容範囲は、差動電圧上限規格信号の電位と、差動電圧下限規格信号の電位とによって定められ、
前記同相電圧許容範囲は、同相電圧上限規格信号の電位と、同相電圧下限規格信号の電位とによって定められる、
請求項１記載の試験回路。
【請求項３】
前記差動電圧上限規格信号、前記差動電圧下限規格信号、前記同相電圧上限規格信号及び前記同相電圧下限規格信号を出力するバイアス回路をさらに備える、請求項２記載の試験回路。
【請求項４】
前記半導体試験装置は、前記差動電圧上限規格信号、前記差動電圧下限規格信号、前記同相電圧上限規格信号及び前記同相電圧下限規格信号を出力する、
請求項２記載の試験回路。
【請求項５】
前記電圧判断部は、
前記差動電圧信号の電位が前記差動電圧上限規格信号の電位以下であるか否かを判断する第１のコンパレータと、
前記差動電圧信号の電位が前記差動電圧下限規格信号の電位以上であるか否かを判断する第２のコンパレータと、
前記同相電圧信号の電位が前記同相電圧上限規格信号の電位以下であるか否かを判断する第３のコンパレータと、
前記同相電圧信号の電位が前記同相電圧下限規格信号の電位以上であるか否かを判断する第４のコンパレータと、
前記第１のコンパレータ乃至第４のコンパレータの判断の結果の論理積を前記出力制御部に出力する論理積回路と、を有する、
請求項２乃至４のいずれかに記載の試験回路。
【請求項６】
前記遅延部は、前記同相電圧信号生成部により前記同相電圧信号が生成されてから前記論理積回路により前記論理積が前記出力制御部に出力されるまでの期間よりも長くなるように定められた前記所定の遅延時間を前記同相電圧信号に与える、
請求項５記載の試験回路。
【請求項７】
前記半導体試験装置の制御に基づいて選択された複数の前記差動出力回路のうちの１つの前記差動電圧及び前記同相電圧が前記差動電圧許容範囲内及び前記同相電圧許容範囲内にあるか否かをそれぞれ判断する、
請求項１乃至６のいずれかに記載の試験回路。
【請求項８】
前記試験回路は、前記差動出力回路及び前記半導体試験装置から独立に構成される、
請求項１乃至６のいずれかに記載の試験回路。
【請求項９】
相補の関係にある一対の差動信号を出力する差動出力回路を半導体試験装置の下で試験するための試験方法であって、
前記差動信号に基づいて、前記差動出力回路の差動電圧を示す差動電圧信号と、前記差動出力回路の同相電圧を示す同相電圧信号とを生成することと、
前記差動電圧信号の電位が差動電圧許容範囲内にあり、かつ、前記同相電圧信号の電位が同相電圧許容範囲内にあるか否かを判断することと、
前記同相電圧信号に所定の遅延時間を与えることによって、出力制御信号を生成することと、
前記出力制御信号に基づいて決定されるタイミングで、前記判断の結果を前記半導体試験装置に出力することと、を含む試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の試験回路及び試験方法に関し、特に、半導体集積回路における差動出力回路の出力電圧に対する試験回路及び試験方法に関する。
【背景技術】
【０００２】
半導体集積回路の製造工程において、その性能等を試験して、良品と不良品との選別を行う試験工程が欠かせない。例えば、差動出力回路に対する試験工程の１つにＤＣ特性に対する試験があり、電圧測定試験が採用されている。かかる電圧測定試験では、半導体試験装置により、該差動出力回路から出力される差動信号の電圧が測定され、該測定された電圧に基づいて評価が行われる。具体的には、差動出力端子での正側出力信号及び負側出力信号の電圧が測定され、その結果を演算することによって差動電圧及び同相電圧が求められ、該求められた差動電圧及び同相電圧が規定の範囲内に収まっているか否かがチェックされる。このような電圧測定試験では、従前の半導体試験装置の構成上、同時に測定できる差動出力端子の数に制限があり、測定対象となる差動出力端子の数に比例して試験に要する時間がかかることになることから、試験時間を比較的短縮することができるファンクション試験が提案されている。かかるファンクション試験は、テストパターンに従って駆動された差動出力回路から得られる電圧を、コンパレータにより規定値と直接的に比較することにより、良品・不良品の判定を行う試験である。
【０００３】
例えば、下記特許文献１は、差動信号出力回路から出力される差動信号に対するＤＣ特性テストを０又は１の２値によるファンクションテストにより判定し、該ＤＣ特性テストを容易化するＤＣ特性テスト回路を開示する。具体的には、特許文献１は、差動信号出力回路を搭載する半導体装置に搭載され、正側信号と負側信号の電圧値の差分値である差動電圧を発生する差動電圧発生回路と、差動電圧と仕様で規定されたリファレンス電圧とを比較し、その比較結果を２値のテスト結果として出力する比較回路を備えるＤＣ特性テスト回路を開示する。
【０００４】
また、下記特許文献２は、差動出力回路の差動出力端子間に同値の２つの抵抗を直列接続し、その共通接続ノードを同値の他の抵抗を介して終端電圧端子に接続した構成を用いた差動出力回路の試験方法を開示する。かかる試験方法は、同相電圧の試験では、電圧源トランジスタと電流源を動作させてブリッジ構成の４つのトランジスタを制御して、差動出力端子間の論理を“Ｈ”又は“Ｌ”の状態に制御し、共通接続ノードに発生する電圧が上限同相規格電圧及び下限同相規格電圧の範囲内に入るか否かを判定し、また、差動電圧の試験では、該同相電圧の試験状態から電圧源トランジスタを不動作にした状態に制御し、終端電圧端子に既知の電圧を印加し、該共通接続ノードに発生する電圧が定められた上限値及び下限値の電圧範囲内に入るか否かの判定を行うというものである。
【０００５】
さらに、下記特許文献３は、差動バッファのテスト方法およびテスト回路を開示する。具体的には、特許文献３は、テスト回路が、差動バッファから出力される差動信号の各々とテスタの第１及び第２のテストチャネルとの間にそれぞれ接続された第１及び第２の抵抗素子と、第１の抵抗素子と第１のテストチャネルとの間の第１のノードと、第２の抵抗素子と第２のテストチャネルとの間の第２のノードとの間に接続された容量素子とを備え、テスタは、テストパターンに基づいて、差動バッファのオフセット電圧と差動電圧の評価を行うというものである。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−３３３５３６号公報
【特許文献２】特開２００９−２２２６０２号公報
【特許文献３】特開２０１０−１５１７２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述したような従来のファンクション試験による試験方法では、差動出力回路の試験を実施する際、差動電圧及び同相電圧についての２種類の試験を実施する必要があるため、それぞれの試験を実施するための試験時間が必要であった。また、半導体試験装置は差動出力回路の試験を実施している間、他の試験を行うことができなかった。従って、上述したような従来のファンクション試験による試験方法では、差動出力回路の試験の実施にあたって、試験時間が長くなるという問題があった。
【０００８】
そこで、本発明は、短時間で差動出力回路の差動電圧及び同相電圧の試験を行うことができる、試験回路及び試験方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するための本発明は、以下の技術的特徴乃至は発明特定事項を含んで構成される。
【００１０】
即ち、ある観点に従う本発明は、相補の関係にある一対の差動信号を出力する差動出力回路を半導体試験装置の制御の下で試験するための試験回路であって、前記差動信号に基づいて、前記差動出力回路の差動電圧を示す差動電圧信号を生成する差動電圧信号生成部と、前記差動信号に基づいて、前記差動出力回路の同相電圧を示す同相電圧信号を生成する同相電圧信号生成部と、前記差動電圧信号の電位が差動電圧許容範囲内にあり、かつ、前記同相電圧信号の電位が同相電圧許容範囲内にあるか否かを判断する電圧判断部と、前記同相電圧信号に所定の遅延時間を与えることによって、出力制御信号を生成する遅延部と、前記出力制御信号に基づいて、前記電圧判断部による判断の結果を保持し前記半導体試験装置に出力する出力制御部と、を備える試験回路である。
【００１１】
ここで、前記差動電圧許容範囲は、差動電圧上限規格信号の電位と、差動電圧下限規格信号の電位とによって定められ、前記同相電圧許容範囲は、同相電圧上限規格信号の電位と、同相電圧下限規格信号の電位とによって定められても良い。
【００１２】
さらに、前記試験回路は、前記差動電圧上限規格信号、前記差動電圧下限規格信号、前記同相電圧上限規格信号及び前記同相電圧下限規格信号を出力するバイアス回路をさらに備えても良い。
【００１３】
また、前記半導体試験装置は、前記差動電圧上限規格信号、前記差動電圧下限規格信号、前記同相電圧上限規格信号及び前記同相電圧下限規格信号を出力しても良い。
【００１４】
さらに、前記電圧判断部は、前記差動電圧信号の電位が前記差動電圧上限規格信号の電位以下であるか否かを判断する第１のコンパレータと、前記差動電圧信号の電位が前記差動電圧下限規格信号の電位以上であるか否かを判断する第２のコンパレータと、前記同相電圧信号の電位が前記同相電圧上限規格信号の電位以下であるか否かを判断する第３のコンパレータと、前記同相電圧信号の電位が前記同相電圧下限規格信号の電位以上であるか否かを判断する第４のコンパレータと、前記第１のコンパレータ乃至第４のコンパレータの判断の結果の論理積を前記出力制御部に出力する論理積回路と、を有しても良い。
【００１５】
さらにまた、前記遅延部は、前記同相電圧信号生成部により前記同相電圧信号が生成されてから前記論理積回路により前記論理積が前記出力制御部に出力されるまでの期間よりも長くなるように定められた前記所定の遅延時間を前記同相電圧信号に与えても良い。
【００１６】
また、前記試験回路は、前記半導体試験装置の制御に基づいて選択された複数の前記差動出力回路のうちの１つの前記差動電圧及び前記同相電圧が前記差動電圧許容範囲内及び前記同相電圧許容範囲内にあるか否かをそれぞれ判断しても良い。
【００１７】
また、前記試験回路は、前記差動出力回路及び前記半導体試験装置から独立に構成されても良い。
【００１８】
さらに、別の観点に従う本発明は、相補の関係にある一対の差動信号を出力する差動出力回路を半導体試験装置の下で試験するための試験方法であって、前記差動信号に基づいて、前記差動出力回路の差動電圧を示す差動電圧信号と、前記差動出力回路の同相電圧を示す同相電圧信号とを生成することと、前記差動電圧信号の電位が差動電圧許容範囲内にあり、かつ、前記同相電圧信号の電位が同相電圧許容範囲内にあるか否かを判断することと、前記同相電圧信号に所定の遅延時間を与えることによって、出力制御信号を生成することと、前記出力制御信号に基づいて決定されるタイミングで、前記判断の結果を前記半導体試験装置に出力することと、を含む試験方法である。
【発明の効果】
【００１９】
本発明によれば、試験回路は、短時間で差動出力回路の差動電圧及び同相電圧の試験を行うことができるようになる。
【００２０】
本発明の他の技術的特徴、目的、及び作用効果乃至は利点は、添付した図面を参照して説明される以下の実施形態により明らかにされる。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施形態に係る半導体試験方法を実現するための装置構成を示す図である。
【図２】本発明の一実施形態に係る半導体試験方法において、試験回路の動作を概略的に説明するためのフローチャートである。
【図３】本発明の一実施形態に係る半導体試験方法において、試験回路における各種の制御信号のタイミングチャートの一例である。
【図４】本発明の一変形例に係る半導体試験方法を実現するための装置構成を示す図である。
【図５】本発明の一実施形態に係る半導体試験方法を実現するための装置構成を示す図である。
【発明を実施するための形態】
【００２２】
次に、本発明の実施の形態について、図面を参照しつつ説明する。
【００２３】
図１は、本発明の一実施形態に係る半導体試験方法を実現するための装置構成を示す図である。同図に示すように、本実施形態の半導体試験方法は、例えば、試験対象である半導体集積回路１と、試験回路２と、半導体試験装置３とを含む構成により実現される。
【００２４】
半導体集積回路１は、例えばメモリコントローラや、オペアンプや、ドライバであり、典型的には差動出力回路１０１を含んで構成される。半導体試験に際して、試験対象である半導体集積回路１は、例えば試験回路２を介して半導体試験装置３に接続される。半導体集積回路１は、その一機能として、一対の差動信号ＩＮＰ及びＩＮＮを生成し、試験回路２を介して該信号を半導体試験装置３に出力する。図中、１つの差動出力回路１０１のみが示されているが、複数の差動出力回路１０１が設けられて良い。なお、本実施形態に係る試験方法において、半導体集積回路１における差動信号線Ｗ＿ＩＮＰ及びＷ＿ＩＮＮは、図示しない負荷抵抗によって接続されている。
【００２５】
差動出力回路１０１は、一対の差動信号ＩＮＰ及びＩＮＮを生成し、該差動信号ＩＮＰ及びＩＮＮを、試験回路２に出力する。
【００２６】
試験回路２は、半導体試験装置３の制御の下で半導体集積回路１から入力される差動信号ＩＮＰ及びＩＮＮの電位から算出し得る差動電圧及び同相電圧のそれぞれが、差動電圧上限規格信号ＶＯＤＨ及び差動電圧下限規格信号ＶＯＤＬによって示される差動電圧許容範囲内にあるか否かと、同相電圧上限規格信号ＶＯＣＨ及び同相電圧下限規格信号ＶＯＣＬによって示される同相電圧許容範囲内にあるか否かと、を判断する。また、試験回路２は、該判断結果を半導体試験装置３に出力する。試験回路２は、例えば、抵抗Ｒ１及びＲ２と、差動電圧信号生成部２０１と、コンパレータ２０２、２０３、２０５及び２０６と、論理積回路２０４、２０７及び２０８と、論理否定回路２０９と、遅延部２１０（１）乃至２１０（Ｎ）と、出力制御部２１１と、バイアス回路２１２とを含んで構成される。
【００２７】
抵抗Ｒ１及びＲ２は、同相電圧信号生成部を構成する。同相電圧信号生成部は、差動信号ＩＮＰ及びＩＮＮの電位を抵抗Ｒ１及びＲ２によって分圧することによって、同相電圧信号ＶＯＣを生成し、該信号をコンパレータ２０５の反転端子“−”と、コンパレータ２０６の非反転端子“＋”と、論理否定回路２０９の入力端子とに出力する。抵抗Ｒ１は、その一端は差動信号線Ｗ＿ＩＮＰを介して半導体集積回路１及び差動電圧信号生成部２０１の非反転端子“＋”に接続され、その他端は抵抗Ｒ２の他端と、コンパレータ２０５の反転端子“−”と、コンパレータ２０６の非反転端子“＋”と、論理否定回路２０９の入力端子とに接続される。抵抗Ｒ２は、その一端は差動信号線Ｗ＿ＩＮＮを介して半導体集積回路１及び差動電圧信号生成部２０１の反転端子“−”に接続され、その他端は上述したように抵抗Ｒ１の他端と、コンパレータ２０５の反転端子“−”と、コンパレータ２０６の非反転端子“＋”と、論理否定回路２０９の入力端子とに接続される。
【００２８】
差動電圧信号生成部２０１は、例えば増幅器であり、差動信号ＩＮＰ及びＩＮＮをそれぞれ非反転端子“＋”及び反転端子“−”で受け、該信号同士を減算することによって、差動電圧信号ＶＯＤを生成する。差動電圧信号生成部２０１は、差動電圧信号ＶＯＤを、コンパレータ２０２の反転端子“−”及びコンパレータ２０３の非反転端子“＋”に出力する。
【００２９】
コンパレータ２０２、２０３、２０５及び２０６と、論理積回路２０４、２０７及び２０８は、電圧判断部を構成する。電圧判断部は、同相電圧信号生成部から出力される同相電圧信号ＶＯＣの電位と、差動電圧信号生成部２０１から出力される差動電圧信号ＶＯＤの電位が、それぞれ同相電圧許容範囲及び差動電圧許容範囲にあるか否かを判断し、該両方の信号の電位が該許容範囲内にあるか否かに基づいて、テスト信号ＴＥＳＴを生成し該信号を出力制御部２１１に出力する。
【００３０】
コンパレータ２０２は、差動電圧信号生成部２０１から反転端子“−”に入力される差動電圧信号ＶＯＤの電位が、バイアス回路２１２から非反転端子“＋”に入力される差動電圧上限規格信号ＶＯＤＨの電位よりも高いか否かを判断する。そして、コンパレータ２０２は、該判断結果に基づいて差動電圧上限テスト信号ＵＶＯＤを生成し、該信号を論理積回路２０４に出力する。具体的には、コンパレータ２０２は、差動信号ＶＯＤの電位が、差動電圧上限規格信号ＶＯＤＨの電位よりも高い場合、差動電圧上限テスト信号ＵＶＯＤの電位を試験回路２におけるグラウンドの電位（即ち“Ｌ”）とする。また、コンパレータ２０２は、差動信号ＶＯＤの電位が、差動電圧上限規格信号ＶＯＤＨの電位よりも低い場合、差動電圧上限テスト信号ＵＶＯＤの電位を、試験回路２における電源の電位（即ち“Ｈ”）とする。
【００３１】
コンパレータ２０３は、差動電圧信号生成部２０１から非反転端子“＋”に入力される差動電圧信号ＶＯＤの電位が、バイアス回路２１２から反転端子“−”に入力される差動電圧下限規格信号ＶＯＤＬの電位よりも高いか否かを判断する。そして、コンパレータ２０３は、該判断結果に基づいて差動電圧下限テスト信号ＤＶＯＤを生成し、該信号を論理積回路２０４に出力する。具体的には、コンパレータ２０３は、差動信号ＶＯＤの電位が、差動電圧下限規格信号ＶＯＤＬの電位よりも高い場合、差動電圧下限テスト信号ＤＶＯＤの電位を“Ｈ”とする。また、コンパレータ２０３は、差動信号ＶＯＤの電位が、差動電圧下限規格信号ＶＯＤＬの電位よりも低い場合、差動電圧下限テスト信号ＤＶＯＤの電位を “Ｌ”とする。
【００３２】
論理積回路２０４は、差動電圧信号ＶＯＤの電位が差動電圧上限規格信号ＶＯＤＨ及び差動電圧下限規格信号ＶＯＤＬに示される差動電圧許容範囲内にあるか否かを判断する。具体的には、論理積回路２０４は、コンパレータ２０２から入力される差動電圧上限テスト信号ＵＶＯＤと、コンパレータ２０３から入力される差動電圧下限テスト信号ＤＶＯＤとに対して論理積演算を行い、該演算結果に応じた差動電圧テスト信号ＴＥＳＴ＿ＶＯＤを論理積回路２０８に出力する。即ち、論理積回路２０４は、差動電圧信号ＶＯＤの電位が差動電圧許容範囲内にある場合差動電圧テスト信号ＴＥＳＴ＿ＶＯＤの電位を“Ｈ”として、差動電圧信号ＶＯＤの電位が該差動電圧許容範囲内にない場合差動電圧テスト信号ＴＥＳＴ＿ＶＯＤの電位を“Ｌ”とする。
【００３３】
コンパレータ２０５は、同相電圧信号生成部から反転端子“−”に入力される同相電圧信号ＶＯＣの電位が、バイアス回路２１２から非反転端子“＋”に入力される同相電圧上限規格信号ＶＯＣＨの電位よりも高いか否かを判断する。そして、コンパレータ２０５は、該判断結果に基づいて同相電圧上限テスト信号ＵＶＯＣを生成し、該信号を論理積回路２０７に出力する。具体的には、コンパレータ２０５は、同相信号ＶＯＣの電位が、同相電圧上限規格信号ＶＯＣＨの電位よりも高い場合、同相電圧上限テスト信号ＵＶＯＣの電位を“Ｌ”とする。また、コンパレータ２０５は、同相信号ＶＯＣの電位が、同相電圧上限規格信号ＶＯＣＨの電位よりも低い場合、同相電圧上限テスト信号ＵＶＯＣの電位を“Ｈ”とする。
【００３４】
コンパレータ２０６は、同相電圧信号生成部から非反転端子“＋”に入力される同相電圧信号ＶＯＣの電位が、バイアス回路２１２から反転端子“−”に入力される同相電圧下限規格信号ＶＯＣＬの電位よりも高いか否かを判断する。そして、コンパレータ２０６は、該判断結果に基づいて同相電圧下限テスト信号ＤＶＯＣを生成し、該信号を論理積回路２０７に出力する。具体的には、コンパレータ２０６は、同相信号ＶＯＣの電位が、同相電圧下限規格信号ＶＯＣＬの電位よりも高い場合、同相電圧下限テスト信号ＤＶＯＣの電位を“Ｈ”とする。また、コンパレータ２０６は、同相信号ＶＯＣの電位が、同相電圧下限規格信号ＶＯＣＬの電位よりも低い場合、同相電圧下限テスト信号ＤＶＯＣの電位を “Ｌ”とする。
【００３５】
論理積回路２０７は、同相電圧信号ＶＯＣの電位が同相電圧上限規格信号ＶＯＣＨ及び同相電圧下限規格信号ＶＯＣＬに示される同相電圧許容範囲内にあるか否かを判断する。具体的には、論理積回路２０７は、コンパレータ２０５から入力される同相電圧上限テスト信号ＵＶＯＣと、コンパレータ２０６から入力される同相電圧下限テスト信号ＤＶＯＣとに対して論理積演算を行い、これにより、論理積回路２０７は、同相電圧信号ＶＯＣの電位が該同相電圧許容範囲内にある場合、同相電圧テスト信号ＴＥＳＴ＿ＶＯＣの電位を“Ｈ”として論理積回路２０８に出力する一方、同相電圧信号ＶＯＣの電位が該同相電圧許容範囲内にない場合、同相電圧テスト信号ＴＥＳＴ＿ＶＯＣの電位を“Ｌ”として論理積回路２０８に出力する。
【００３６】
論理積回路２０８は、差動電圧信号ＶＯＤ及び同相電圧信号ＶＯＣの電位がそれぞれ、差動電圧上限規格信号ＶＯＤＨ及び差動電圧下限規格信号ＶＯＤＬに示される差動電圧許容範囲内にあるか否かと、同相電圧規格上限信号ＶＯＣＨ及び同相電圧下限規格信号ＶＯＣＬに示される同相電圧許容範囲内にあるか否かと、を判断する。具体的には、論理積回路２０８は、論理積回路２０４から入力される差動電圧テスト信号ＴＥＳＴ＿ＶＯＤと、論理積回路２０７から入力される同相電圧テスト信号ＴＥＳＴ＿ＶＯＣとに対して論理積演算を行い、これにより、論理積回路２０８は、差動電圧信号ＶＯＤ及び同相電圧信号ＶＯＣの電位が両方とも該許容範囲内にある場合テスト信号ＴＥＳＴの電位を“Ｈ”として、出力制御部２１１のデータ端子Ｄに出力する一方、差動電圧信号ＶＯＤ及び同相電圧信号ＶＯＣの電位の何れかが該許容範囲内にない場合、テスト信号ＴＥＳＴの電位を“Ｌ”として出力制御部２１１のデータ端子Ｄに出力する。
【００３７】
論理否定回路２０９は、例えばインバータ回路であり、同相電圧信号生成部から出力される同相電圧信号ＶＯＣに対して論理否定を行い、出力制御信号ＥＮＡ（０）として、該信号を遅延部２１０（１）のデータ端子Ｄに出力する。
【００３８】
遅延部２１０は、出力制御部２１１がデータ端子Ｄに入力されるテスト信号ＴＥＳＴを参照するための所定の期間を制御する回路であり、例えばＤ型フリップフロップ回路により構成される。具体的には、遅延部２１０（１）乃至２１０（Ｎ）は、出力制御信号ＥＮＡ（０）に対して所定の遅延時間（例えば、クロックＣＬＫの周期×Ｎ）を設けることによって出力制御信号ＥＮＡ（Ｎ）を生成し、出力制御部ＥＮＡ（Ｎ）の“Ｈ”の期間によって、テスト信号を参照するための所定の期間を制御する。遅延部２１０は論理否定回路２０９と出力制御部２１１との間に、例えばＮ個設けられる。ここで、Ｎは例えば、同相電圧信号ＶＯＣに対する後述するイネーブル信号ＥＮＡ（Ｎ）の遅延時間が、同相電圧信号ＶＯＣに対するテスト信号ＴＥＳＴの遅延時間よりも、十分に長くなるように定められる。遅延部２１０（１）は、論理否定回路２０９から出力される出力制御信号ＥＮＡ（０）をデータ端子Ｄで受け、クロック端子ＣＫに入力される所定のクロックＣＬＫに基づいて、出力端子Ｑから出力制御信号ＥＮＡ（１）を遅延部２１０（２）のデータ端子Ｄに出力する。クロックＣＬＫは、一定の周波数で交番するクロックであり、典型的には半導体試験装置３か又は試験回路２において生成される。また、遅延部２１０（Ｘ）は、遅延部２１０（Ｘ−１）から出力される出力制御信号ＥＮＡ（Ｘ−１）をデータ端子Ｄで受け、クロック端子ＣＫに入力される所定のクロックＣＬＫに基づいて、出力端子Ｑから出力制御信号ＥＮＡ（Ｘ）を遅延部２１０（Ｘ＋１）に出力する。ここで、Ｘは、例えば１より大きくＮより小さい値である。また、遅延部２１０（Ｎ）は、遅延部２１０（Ｎ−１）から出力される出力制御信号ＥＮＡ（Ｎ−１）をデータ端子Ｄで受け、クロック端子ＣＫに入力される所定のクロックＣＬＫに基づいて、出力端子Ｑから出力制御信号ＥＮＡ（Ｎ）を出力制御部２１１のイネーブル端子ＥＮに出力する。
【００３９】
出力制御部２１１は、イネーブル端子ＥＮに入力される出力制御信号ＥＮＡ（Ｎ）に基づいて、データ端子Ｄに入力されるテスト信号ＴＥＳＴを、出力端子Ｑからテスト出力信号ＴＥＳＴＯとして半導体試験装置３に出力する。具体的には、出力制御部回路２１１は、出力制御信号ＥＮＡ（Ｎ）の電位が“Ｈ”の間、テスト出力信号ＴＥＳＴＯの電位をテスト信号ＴＥＳＴの電位に遷移させ、出力制御信号ＥＮＡ（Ｎ）の電位が“Ｌ”の間、テスト出力信号ＴＥＳＴＯの電位を保持する。
【００４０】
バイアス回路２１２は、差動出力回路１０１の差動電圧許容範囲及び同相電圧許容範囲を制御し、該許容範囲を示す信号をそれぞれ生成する。具体的には、バイアス回路２１２は、差動電圧許容範囲の上限を示す差動電圧上限規格信号ＶＯＤＨを生成し、該信号をコンパレータ２０２の非反転端子“＋”に出力する。また、バイアス回路２１２は、差動電圧許容範囲の下限を示す差動電圧下限規格信号ＶＯＤＬを生成し、該信号をコンパレータ２０３の反転端子“−”に出力する。さらに、バイアス回路２１２は、同相電圧許容範囲の上限を示す同相電圧上限規格信号ＶＯＣＨを生成し、該信号をコンパレータ２０５の非反転端子“＋”に出力する。さらにまた、バイアス回路２１２は、同相電圧許容範囲の下限を示す同相電圧下限規格信号ＶＯＣＬを生成し、該信号をコンパレータ２０６の反転端子“−”に出力する。
【００４１】
なお、本例においては、差動電圧上限規格信号ＶＯＤＨ、差動電圧下限規格信号ＶＯＤＬ、同相電圧上限規格信号ＶＯＣＨ及び同相電圧下限規格信号ＶＯＣＬは、バイアス回路２１２によって生成及び出力されるが、これに限られるものではなく、他の装置（例えば、半導体試験装置３）によって、生成及び出力されても良い。
【００４２】
半導体試験装置３は、例えば制御信号ＣＮＴを生成し、該制御信号ＣＮＴを半導体集積回路１に出力することによって、半導体集積回路１を制御する。また、半導体試験装置３は、試験回路２からテスト出力信号ＴＥＳＴＯを受け、該信号の電位に基づいて、半導体集積回路１における差動出力回路１０１が正常に動作しているか否かを判断する。
【００４３】
次に、半導体集積回路１における差動出力回路１０１の試験を、図１乃至図３を参照しつつ説明する。図２は、本発明の一実施形態に係る半導体試験方法において、試験回路の動作を概略的に説明するためのフローチャートである。また、図３は、本発明の一実施形態に係る半導体試験方法において、試験回路における各種の制御信号のタイミングチャートの一例である。
【００４４】
図２を参照して、まず、差動出力回路１０１は、半導体試験装置３から出力される制御信号ＣＮＴに基づいて、差動信号ＩＮＰ及びＩＮＮを生成し、該信号を試験回路２に出力する（Ｓ２０１）。
【００４５】
次に、試験回路２は、差動出力回路１０１から出力された差動信号ＩＮＰ及びＩＮＮに基づいて、差動電圧信号ＶＯＤ及び同相電圧信号ＶＯＣを生成する（Ｓ２０２）。
【００４６】
試験回路２は、差動電圧信号ＶＯＤの電位及び同相電圧信号ＶＯＣの電位が、それぞれ
差動電圧許容範囲内及び同相電圧許容範囲内にあるか否かを判断する（Ｓ２０３）。
【００４７】
試験回路２は、同相電圧信号ＶＯＣに所定の遅延時間を与えることによって、出力制御信号ＥＮＡ（Ｎ）を生成する（Ｓ２０４）。
【００４８】
試験回路２は、出力制御信号ＥＮＡ（Ｎ）に基づいて決定されるタイミングで、ステップＳ２０３における判断の結果を半導体試験装置３に出力する（Ｓ２０５）。
【００４９】
また、図３において、時刻ｔ０は差動出力回路１０１が動作し始める以前の任意の時刻である。また、時刻ｔ１は差動出力回路１０１が差動信号ＩＮＰ及びＩＮＮを出力し始める時刻である。また、時刻ｔ２は試験回路２がテスト出力信号ＴＥＳＴＯを出力し始める時刻である。また、時刻ｔ３は試験回路２における出力制御部２１１が、テスト出力信号ＴＥＳＴＯの電位を保持し始め、かつ差動出力回路１０１が差動信号ＩＮＰ及びＩＮＮを一定の電位に保持し続ける時刻である。
【００５０】
上述したように、クロックＣＬＫは一定の周波数で交番するクロックであり、クロックＣＬＫは試験実施以前より交番し続ける。
【００５１】
時刻ｔ０において、差動出力回路１０１は動作していないため、差動出力回路１０１は、電位を“Ｌ”とする差動信号ＩＮＰ及びＩＮＮをそれぞれ出力する。従って、試験回路２における同相電圧信号生成部及び差動電圧信号生成部は、電位を“Ｌ”とする同相電圧信号ＶＯＣ及び差動電圧信号ＶＯＤをそれぞれ出力する。試験回路２は、差動電圧ＶＯＤ及び同相電圧信号ＶＯＣに基づいて、電位を“Ｌ”とするテスト信号ＴＥＳＴを生成する。また、試験回路２は、同相電圧信号ＶＯＣに基づいて、電位を“Ｈ”とする出力制御信号ＥＮＡ（０）乃至ＥＮＡ（Ｎ）を生成する。また、試験回路２の出力制御部２１１は、出力制御信号ＥＮＡ（Ｎ）の電位が“Ｈ”であることから、電位をテスト信号ＴＥＳＴの電位である“Ｌ”とするテスト出力信号ＴＥＳＴＯを出力端子Ｑから出力する。
【００５２】
時刻ｔ１において、差動出力回路１０１は動作し始め、差動出力回路１０１は、電位をそれぞれ所定の電位“ＶＯＨ”及び“ＶＯＬ”とする差動信号ＩＮＰ及びＩＮＮをそれぞれ出力する。それに伴って、試験回路２における同相電圧信号生成部は、電位を“ＶＯＨ”と“ＶＯＬ”の間の電位とする同相電圧信号ＶＯＣを出力し、また、試験回路２における差動電圧信号生成部は、電位を“ＶＯＨ”と“ＶＯＬ”の電位差とする差動電圧信号ＶＯＤを出力する。試験回路２は、差動電圧ＶＯＤ及び同相電圧信号ＶＯＣに基づいて、テスト出力信号ＴＥＳＴを生成するが、時刻ｔ１における該信号の電位は、試験回路２における種々の回路による信号遅延により“Ｌ”のままである。また、試験回路２は、同相電圧信号ＶＯＣに基づいて、電位を“Ｌ”とする出力制御信号ＥＮＡ（０）を生成する。なお、出力制御信号ＥＮＡ（０）の電位の“Ｈ”から“Ｌ”への遷移は、クロックＣＬＫの交番によって遅延部２１０（０）乃至２１０（Ｎ）を介して、出力制御信号ＥＮＡ（１）乃至ＥＮＡ（Ｎ）に伝搬するため、時刻ｔ１における出力制御信号ＥＮＡ（Ｎ）の電位は“Ｈ”のままである。従って、試験回路２における出力制御部２１１は、電位をテスト信号ＴＥＳＴの電位である“Ｌ”とするテスト出力信号ＴＥＳＴＯを出力端子Ｑから出力する。
【００５３】
時刻ｔ２において、差動出力回路１０１は、時刻ｔ１と同様に、電位をそれぞれ“ＶＯＨ”及び“ＶＯＬ”とする差動信号ＩＮＰ及びＩＮＮをそれぞれ出力する。また、試験回路２における同相電圧信号生成部は、時刻ｔ１と同様に、“ＶＯＨ”と“ＶＯＬ”の間の電位とする同相電圧信号ＶＯＣを出力する。また、試験回路２における差動電圧信号生成部は、時刻ｔ１と同様に、電位を“ＶＯＨ”と“ＶＯＬ”の電位差とする差動電圧信号ＶＯＤを出力する。従って、試験回路２は、出力制御信号ＥＮＡ（０）の電位を時刻ｔ１と同様に“Ｌ”に維持する。試験回路２は、差動電圧信号ＶＯＤ及び同相電圧信号ＶＯＣに基づいて、電位を“Ｈ”又は“Ｌ”とするテスト出力信号ＴＥＳＴを生成する。時刻ｔ２における出力制御信号ＥＮＡ（Ｎ）の電位は依然として“Ｈ”のままである。従って、試験回路２における出力制御部２１１は、電位をテスト信号ＴＥＳＴの電位である“Ｈ”又は“Ｌ”とするテスト出力信号ＴＥＳＴＯを出力端子Ｑから出力する。
【００５４】
時刻ｔ３において、差動出力回路１０１は、時刻ｔ１と同様に、電位をそれぞれ“ＶＯＨ”及び“ＶＯＬ”とする差動信号ＩＮＰ及びＩＮＮを出力する。また、試験回路２における同相電圧信号生成部は、時刻ｔ１と同様に、電位を“ＶＯＨ”と“ＶＯＬ”の間の電位とする同相電圧信号ＶＯＣを出力する。また、試験回路２における差動電圧信号生成部は、時刻ｔ１と同様に、電位を“ＶＯＨ”と“ＶＯＬ”の電位差とする差動電圧信号ＶＯＤを出力する。従って、試験回路２は、出力制御信号ＥＮＡ（０）の電位を時刻ｔ１と同様に“Ｌ”に維持する。試験回路２は、差動電圧信号ＶＯＤ及び同相電圧信号ＶＯＣに基づいて、テスト出力信号ＴＥＳＴを生成し、時刻ｔ２と同様に、該信号の電位を“Ｈ”又は“Ｌ”に維持する。試験回路２は、クロックＣＬＫに基づいて、電位を“Ｌ”とする出力制御信号ＥＮＡ（Ｎ）を生成する。従って、試験回路２における出力制御部２１１は、出力制御信号ＥＮＡ（Ｎ）の電位が“Ｌ”であるため、テスト出力信号ＴＥＳＴＯの電位を保持し、出力端子Ｑから該信号を出力する。
【００５５】
時刻ｔ３以降において、差動出力回路１０１は、半導体試験装置３によって、所望の制御が行われる一方で、試験回路２はテスト出力信号ＴＥＳＴＯの電位を時刻ｔ３における該信号の電位に保持し続ける。
【００５６】
上述したように、本実施形態に係る差動出力回路の装置構成及び試験方法においては、試験回路２は、差動出力回路１０１が差動信号ＩＮＰ及びＩＮＮを出力し始めてから該信号の電位を遷移させ始めるまでの僅かな時間において、差動出力回路１０１における差動電圧及び同相電圧がそれぞれ差動電圧許容範囲及び同相電圧許容範囲内に収まっているか否かを判断し、該判断結果を保持する。従って、本実施形態に係る差動出力回路の装置構成及び試験方法においては、短時間で差動出力回路の差動電圧及び同相電圧の試験が行われる。なお、本実施形態に係る差動出力回路の装置構成及び試験方法においては、差動出力回路１０１が差動信号ＩＮＰ及びＩＮＮの電位を一定に保持する所定の期間内であれば、何時でも差動出力回路の差動電圧及び同相電圧の試験が実施され得るため、例えば半導体試験装置３は半導体集積回路１に対する他の試験の実施と並行して、当該試験を実施することができる。
【００５７】
図４は、本発明の一変形例に係る半導体試験方法を実現するための装置構成を示す図である。同図に示すように、本実施形態の半導体試験方法は、例えば、試験対象である半導体集積回路１と、複数の試験回路２と、半導体試験装置３とを含む構成により実現される。
【００５８】
半導体集積回路１は、例えば、例えばメモリコントローラや、オペアンプ、ドライバであり、Ｍ個の差動出力回路１０１を含んで構成される。半導体試験に際して、半導体集積回路１は、Ｍ個の試験回路２を介して半導体試験装置３に接続される。本変形例においては、半導体集積回路１は、半導体試験装置３によって、その試験制御が行われる。半導体集積回路１は、その一機能として、Ｍ個の一対の差動信号ＩＮＰ（１）乃至ＩＮＰ（Ｍ）及びＩＮＮ（１）乃至ＩＮＮ（Ｍ）を生成し、試験回路２（１）乃至２（Ｍ）を介して該信号を半導体試験装置３に出力する。
【００５９】
差動出力回路１０１（１）乃至１０１（Ｍ）はそれぞれ試験回路２（１）乃至２（Ｍ）に一対一対応で接続される。差動出力回路１０１（１）乃至１０１（Ｍ）は、それぞれ一対の差動信号ＩＮＰ（１）乃至ＩＮＰ（Ｍ）及びＩＮＮ（１）乃至ＩＮＮ（Ｍ）を生成し、該差動信号ＩＮＰ（１）乃至ＩＮＰ（Ｍ）及びＩＮＮ（１）乃至ＩＮＮ（Ｍ）を、それぞれ試験回路２（１）乃至２（Ｍ）に出力する。
【００６０】
試験回路２（１）乃至２（Ｍ）は、半導体集積回路１から入力される差動信号ＩＮＰ（１）乃至ＩＮＰ（Ｍ）及びＩＮＮ（１）乃至ＩＮＮ（Ｎ）の電位から算出し得る差動電圧及び同相電圧のそれぞれが、差動電圧上限規格信号ＶＯＤＨ及び差動電圧下限規格信号ＶＯＤＬによって示される差動電圧許容範囲内にあるか否かと、同相電圧上限規格信号ＶＯＣＨ及び同相電圧下限規格信号ＶＯＣＬとによって示される同相電圧許容範囲内にあるか否かと、を判断する。また、試験回路２は、該判断結果を半導体試験装置３に出力する。試験回路２（１）乃至２（Ｍ）の構成及び動作に関しては、上述した実施形態と同じであるため、その説明を省略する。
【００６１】
半導体試験装置３は、例えば制御信号ＣＮＴを生成し、該制御信号ＣＮＴを半導体集積回路１に出力することによって、半導体集積回路１を制御する。また、半導体試験装置３は、試験回路２（１）乃至２（Ｍ）からテスト出力信号ＴＥＳＴＯ（１）乃至ＴＥＳＴＯ（Ｍ）を受け、該信号の電位に基づいて、半導体集積回路１における差動出力回路１０１（１）乃至１０１（Ｍ）が正常に動作しているか否かを判断する。
【００６２】
従って、半導体集積回路１が複数の差動出力回路１０１を有する場合においても、本実施形態に係る装置構成及び試験方法においては、短時間で差動出力回路の差動電圧及び同相電圧の試験を行うことができる。
【００６３】
図５は、本発明の一実施形態に係る半導体試験方法を実現するための装置構成を示す図である。同図に示すように、本実施形態の半導体試験方法は、例えば、試験対象である半導体集積回路１と、試験回路２と、半導体試験装置３と、選択回路４及び５とを含む構成により実現される。
【００６４】
半導体集積回路１は、例えば、例えばメモリコントローラや、オペアンプ、ドライバであり、Ｍ個の差動出力回路１０１を含んで構成される。半導体試験に際して、半導体集積回路１は、選択回路４及び５に接続される。本実施形態においては、半導体集積回路１は、半導体試験装置３によって、その試験制御が行われる。半導体集積回路１は、その一機能として、Ｍ個の一対の差動信号ＩＮＰ（１）乃至ＩＮＰ（Ｍ）及びＩＮＮ（１）乃至ＩＮＮ（Ｍ）を生成し、該信号をそれぞれ選択回路４及び５に出力する。
【００６５】
選択回路４は、例えばマルチプレクサやリレースイッチであり、半導体試験装置３から入力される選択信号ＳＥＬに基づいて、半導体集積回路１から入力される差動信号ＩＮＰ（１）乃至ＩＮＰ（Ｍ）のうち何れか一つを選択し、該選択した差動信号ＩＮＰを選択信号ＩＮＰ＿ＳＥＬとして、差動信号線Ｗ＿ＩＮＰを介して試験回路２に出力する。
【００６６】
選択回路５は、例えばマルチプレクサやリレースイッチであり、半導体試験装置３から入力される選択信号ＳＥＬに基づいて、半導体集積回路１から入力される差動信号ＩＮＮ（１）乃至ＩＮＮ（Ｍ）のうち何れか一つを選択し、該選択した差動信号ＩＮＮを選択信号ＩＮＮ＿ＳＥＬとして、差動信号線Ｗ＿ＩＮＮを介して試験回路２に出力する。
【００６７】
試験回路２は、選択回路４及び５から入力される差動信号ＩＮＰ＿ＳＥＬ及びＩＮＮ＿ＳＥＬの電位から算出し得る差動電圧及び同相電圧のそれぞれが、差動電圧上限規格信号ＶＯＤＨ及び差動電圧下限規格信号ＶＯＤＬによって示される差動電圧許容範囲内にあるか否かと、同相電圧上限規格信号ＶＯＣＨ及び同相電圧下限規格信号ＶＯＣＬとによって示される同相電圧許容範囲内にあるか否かと、を判断する。また、試験回路２は、該判断結果を半導体試験装置３に出力する。試験回路２の構成及び動作に関しては、上述した実施形態と同じであるため、その説明を省略する。
【００６８】
半導体試験装置３は、選択信号ＳＥＬを生成し、該信号を選択回路４及び５に出力することによって、半導体集積回路１における差動出力回路１０１（１）乃至１０１（Ｍ）のうち何れの試験を行うかを制御する。半導体試験装置３における他の動作に関しては、上述した実施形態と同じであるため、その説明を省略する。
【００６９】
以上のように、本実施形態に係る装置構成及び試験方法においては、選択回路４及び５によって試験を行う差動出力回路１０１（１）乃至１０１（Ｍ）を切り替えることによって、一つの試験回路２で複数の差動出力回路１０１（１）乃至１０１（Ｍ）の試験を行うことができる。従って、本実施形態に係る装置構成及び試験方法においては、試験回路２の面積消費及び設計コストを抑えつつ、短時間で差動出力回路の差動電圧及び同相電圧の試験を行うことができるようになる。
【００７０】
上記各実施形態は、本発明を説明するための例示であり、本発明をこれらの実施形態にのみ限定する趣旨ではない。本発明は、その要旨を逸脱しない限り、さまざまな形態で実施することができる。
【００７１】
例えば、本明細書に開示される方法においては、その結果に矛盾が生じない限り、ステップ、動作又は機能を並行して又は異なる順に実施しても良い。説明されたステップ、動作及び機能は、単なる例として提供されており、ステップ、動作及び機能のうちのいくつかは、発明の要旨を逸脱しない範囲で、省略でき、また、互いに結合させることで一つのものとしてもよく、また、他のステップ、動作又は機能を追加してもよい。
【００７２】
また、本明細書では、さまざまな実施形態が開示されているが、一の実施形態における特定のフィーチャ（技術的事項）を、適宜改良しながら、他の実施形態に追加し、又は該他の実施形態における特定のフィーチャと置換することができ、そのような形態も本発明の要旨に含まれる。
【産業上の利用可能性】
【００７３】
本発明は、半導体集積回路の分野に広く利用することができる。
【符号の説明】
【００７４】
１…半導体集積回路
２…試験回路
３…半導体試験装置
４，５…選択回路
１０１…差動出力回路
２０１…差動電圧信号生成部
２０２，２０３，２０５，２０６…コンパレータ
２０４，２０７，２０８…論理積回路
２０９…論理否定回路
２１０…遅延部
２１１…出力制御部
２１２…バイアス回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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