(57)【要約】【課題】閾値電圧の低下を抑制しつつスイッチング特性を向上させることが可能な炭化珪素半導体装置および当該炭化珪素半導体装置の製造方法を提供する。【解決手段】ＭＯＳＦＥＴ１は、主表面１１Ａ，１１Ｂを含むＳｉＣ層１１を備えている。ＳｉＣ層１１は、ｎ型のドリフト領域１２と、ｐ型のボディ領域１３と、ｎ型のソース領域１４とを含んでいる。ＭＯＳＦＥＴ１は、チャネル領域ＣＨ上に位置するように形成されたゲート絶縁膜２０と、ゲート絶縁膜を挟んでチャネル領域ＣＨ上に位置するように形成されたゲート電極３０と、ゲート電極３０よりも小さい幅を有する接触部３２を含むとともにゲート電極３０よりも小さい電気抵抗を有し、ゲート電極３０上に形成された接続電極３１とをさらに備えている。【選択図】図２
2015201604.tif 000002
【特許請求の範囲】
【請求項１】
一方の主表面および前記一方の主表面と反対側の他方の主表面を含む炭化珪素層を備え、
前記炭化珪素層は、
前記他方の主表面を含み、第１導電型を有するドリフト領域と、
前記ドリフト領域上に形成され、第２導電型を有するボディ領域と、
前記一方の主表面を含み、前記ドリフト領域との間に前記ボディ領域を挟むように形成され、第１導電型を有するソース領域とを含み、
前記ボディ領域において前記ドリフト領域と前記ソース領域とにより挟まれ、前記一方の主表面を含むチャネル領域上に位置するように形成されたゲート絶縁膜と、
前記ゲート絶縁膜を挟んで前記チャネル領域上に位置するように形成されたゲート電極と、
前記ゲート電極よりも小さい幅を有する部分を含むとともに前記ゲート電極よりも小さい電気抵抗を有し、前記ゲート電極上に形成された接続電極とをさらに備える、炭化珪素半導体装置。
【請求項２】
前記ゲート絶縁膜上に形成された層間絶縁膜をさらに備え、
前記接続電極は、
前記ゲート電極と接触する接触部と、
前記接触部よりも幅が大きく、前記層間絶縁膜上に位置する幅広部とを含む、請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記接続電極は、前記層間絶縁膜と接触するバリア層を含む、請求項２に記載の炭化珪素半導体装置。
【請求項４】
前記ゲート絶縁膜上に形成された層間絶縁膜をさらに備え、
前記接続電極は、前記層間絶縁膜と接触するバリア層を含む、請求項１に記載の炭化珪素半導体装置。
【請求項５】
前記バリア層は窒化チタンを含む、請求項３または請求項４に記載の炭化珪素半導体装置。
【請求項６】
前記ゲート電極は、導電型がｐ型であるポリシリコンを含む、請求項１〜請求項５のいずれか１項に記載の炭化珪素半導体装置。
【請求項７】
前記接続電極は、アルミニウム合金、アルミニウム、チタン、窒化チタン、タングステン、モリブデン、ニッケル、金および銅からなる群より選択される少なくとも一の金属を含む、請求項１〜請求項６のいずれか１項に記載の炭化珪素半導体装置。
【請求項８】
前記アルミニウム合金は、合金元素としてシリコンを含むアルミニウム合金または合金元素としてシリコンおよび銅を含むアルミニウム合金である、請求項７に記載の炭化珪素半導体装置。
【請求項９】
前記炭化珪素層の前記一方の主表面の平面視において少なくとも一辺の長さが２ｍｍ以上である四角形状の外周形状を有し、
前記接続電極と直接接続されたゲートパッド電極をさらに備える、請求項１〜請求項８のいずれか１項に記載の炭化珪素半導体装置。
【請求項１０】
前記ゲートパッド電極は、最小幅に対する最大幅の比が２以上３以下である、請求項９に記載の炭化珪素半導体装置。
【請求項１１】
一方の主表面および前記一方の主表面と反対側の他方の主表面を含む炭化珪素層を形成する工程を備え、
前記炭化珪素層を形成する工程では、
前記他方の主表面を含み、第１導電型を有するドリフト領域と、
前記ドリフト領域上に位置し、第２導電型を有するボディ領域と、
前記一方の主表面を含み、前記ドリフト領域との間に前記ボディ領域を挟むように位置し、第１導電型を有するソース領域とが形成され、さらに、
前記ボディ領域において前記ドリフト領域と前記ソース領域とにより挟まれ、前記一方の主表面を含むチャネル領域上に位置するゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を挟んで前記チャネル領域上に位置するゲート電極を形成する工程と、
前記ソース領域上に接触するオーミック電極を形成する工程と、
前記オーミック電極を形成する工程後、前記ゲート電極上において前記ゲート電極よりも電気抵抗が小さい接続電極を形成する工程とを備える、炭化珪素半導体装置の製造方法。
【請求項１２】
前記接続電極は、前記ゲート電極よりも小さい幅を有する部分を含む、請求項１１に記載の炭化珪素半導体装置の製造方法。
【請求項１３】
前記ゲート電極を形成する工程後、前記オーミック電極を形成する工程前に、前記ゲート絶縁膜上において前記ゲート絶縁膜とともに前記ゲート電極を取り囲む層間絶縁膜を形成する工程をさらに備え、
前記接続電極を形成する工程では、前記ゲート電極と接触する接触部および前記接触部よりも幅が大きい幅広部を有し、前記幅広部が前記層間絶縁膜上に位置する前記接続電極が形成される、請求項１１または請求項１２に記載の炭化珪素半導体装置の製造方法。
【請求項１４】
前記接続電極を形成する工程では、前記層間絶縁膜と接触するバリア層を含む前記接続電極が形成される、請求項１３に記載の炭化珪素半導体装置の製造方法。
【請求項１５】
前記ゲート電極を形成する工程後、前記オーミック電極を形成する工程前に、前記ゲート絶縁膜上において前記ゲート絶縁膜とともに前記ゲート電極を取り囲む層間絶縁膜を形成する工程をさらに備え、
前記接続電極を形成する工程では、前記層間絶縁膜と接触するバリア層を含む前記接続電極が形成される、請求項１１または請求項１２に記載の炭化珪素半導体装置の製造方法。
【請求項１６】
前記バリア層は窒化チタンを含む、請求項１４または請求項１５に記載の炭化珪素半導体装置の製造方法。
【請求項１７】
前記ゲート電極は、導電型がｐ型であるポリシリコンを含む、請求項１１〜請求項１６のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【請求項１８】
前記接続電極は、アルミニウム合金、アルミニウム、チタン、窒化チタン、タングステン、モリブデン、ニッケル、金および銅からなる群より選択される少なくとも一の金属を含む、請求項１１〜請求項１７のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【請求項１９】
前記アルミニウム合金は、合金元素としてシリコンを含むアルミニウム合金または合金元素としてシリコンおよび銅を含むアルミニウム合金である、請求項１８に記載の炭化珪素半導体装置の製造方法。
【請求項２０】
前記接続電極を形成する工程では、１０００℃以下の温度において前記接続電極がアニールされる、請求項１１〜請求項１９のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素半導体装置およびその製造方法に関し、より特定的には、電気的特性が向上した炭化珪素半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高耐圧化、低損失化などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められている。炭化珪素は、従来より半導体装置を構成する材料として広く用いられている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
【０００３】
炭化珪素を構成材料とする半導体装置としては、たとえばＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）などがある。ＭＯＳＦＥＴは、所定の閾値電圧を境としてチャネル領域における反転層の形成の有無を制御し、電流の導通および遮断をする半導体装置である。炭化珪素を構成材料とするＭＯＳＦＥＴ（ＳｉＣ−ＭＯＳＦＥＴ）は、炭化珪素基板の主表面上にゲート絶縁膜が形成され、当該ゲート絶縁膜上にゲート電極が形成された構造を有している。たとえば特開２００２−２２２９４３号公報（特許文献１）には、ｐ型ポリシリコンからなるゲート電極上に高融点材料からなるサリサイド電極が形成された構造を有するＭＯＳＦＥＴが提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−２２２９４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＳｉＣ−ＭＯＳＦＥＴの製造プロセスでは、熱酸化などにより炭化珪素基板上にゲート絶縁膜が形成された後、当該炭化珪素基板とゲート絶縁膜との界面に窒素原子を導入する窒化プロセスを実施することができる。これにより、界面準位を窒素により終端させ、チャネル領域においてキャリアが当該界面準位にトラップされることを抑制することでＳｉＣ−ＭＯＳＦＥＴのチャネル移動度を向上させることができる。
【０００６】
一方、窒素により界面準位を終端させた場合にはチャネル移動度が向上してオン抵抗が低減されるが、固定電荷が界面に導入されることで実効的な閾値電圧が低下するという問題がある。これに対して、たとえばｐ型ポリシリコンなどの仕事関数が大きい材料をゲート電極の材料として用いることにより閾値電圧の低下を抑制することができるが、ゲート電極の電気抵抗が高くなるためスイッチング性が低下するという問題がある。このように、従来では十分な電気的特性を有する炭化珪素半導体装置を得ることが困難であった。
【０００７】
本発明は、上記課題に鑑みてなされたものであり、その目的は、電気的特性が向上した炭化珪素半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明に従った炭化珪素半導体装置は、一方の主表面および上記一方の主表面と反対側の他方の主表面を含む炭化珪素層を備えている。炭化珪素層は、上記他方の主表面を含み、第１導電型を有するドリフト領域と、ドリフト領域上に形成され、第２導電型を有するボディ領域と、上記一方の主表面を含み、ドリフト領域との間にボディ領域を挟むように形成され、第１導電型を有するソース領域とを含んでいる。上記炭化珪素半導体装置は、ボディ領域においてドリフト領域とソース領域とにより挟まれ、上記一方の主表面を含むチャネル領域上に位置するように形成されたゲート絶縁膜と、ゲート絶縁膜を挟んでチャネル領域上に位置するように形成されたゲート電極と、ゲート電極よりも小さい幅を有する部分を含むとともにゲート電極よりも小さい電気抵抗を有し、ゲート電極上に形成された接続電極とをさらに備えている。
【０００９】
本発明に従った炭化珪素半導体装置の製造方法は、一方の主表面および上記一方の主表面と反対側の他方の主表面を含む炭化珪素層を形成する工程を備えている。炭化珪素層を形成する工程では、上記他方の主表面を含み、第１導電型を有するドリフト領域と、ドリフト領域上に位置し、第２導電型を有するボディ領域と、上記一方の主表面を含み、ドリフト領域との間にボディ領域を挟むように位置し、第１導電型を有するソース領域とが形成される。上記炭化珪素半導体装置の製造方法は、ボディ領域においてドリフト領域とソース領域とにより挟まれ、上記一方の主表面を含むチャネル領域上に位置するゲート絶縁膜を形成する工程と、ゲート絶縁膜を挟んでチャネル領域上に位置するゲート電極を形成する工程と、ソース領域上に接触するオーミック電極を形成する工程と、オーミック電極を形成する工程後、ゲート電極上においてゲート電極よりも電気抵抗が小さい接続電極を形成する工程とをさらに備えている。
【発明の効果】
【００１０】
本発明によれば、電気的特性が向上した炭化珪素半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態１に係る炭化珪素半導体装置の構造を概略的に示す平面図である。
【図２】図１中の線分ＩＩ−ＩＩに沿った断面構造を示す概略図である。
【図３】図１中の線分ＩＩＩ−ＩＩＩに沿った断面構造を示す概略図である。
【図４】本発明の実施形態１に係る炭化珪素半導体装置の製造方法を概略的に示すフローチャートである。
【図５】本発明の実施形態１に係る炭化珪素半導体装置の製造方法の工程（Ｓ１０）および（Ｓ２０）を説明するための概略図である。
【図６】本発明の実施形態１に係る炭化珪素半導体装置の製造方法の工程（Ｓ３０）を説明するための概略図である。
【図７】本発明の実施形態１に係る炭化珪素半導体装置の製造方法の工程（Ｓ５０）および（Ｓ６０）を説明するための概略図である。
【図８】本発明の実施形態１に係る炭化珪素半導体装置の製造方法の工程（Ｓ７０）を説明するための概略図である。
【図９】本発明の実施形態１に係る炭化珪素半導体装置の製造方法の工程（Ｓ８０）を説明するための概略図である。
【図１０】本発明の実施形態１に係る炭化珪素半導体装置の製造方法の工程（Ｓ９０）を説明するための概略図である。
【図１１】本発明の実施形態１に係る炭化珪素半導体装置の製造方法の工程（Ｓ１００）を説明するための概略図である。
【図１２】本発明の実施形態１に係る炭化珪素半導体装置の製造方法の工程（Ｓ１１０）を説明するための概略図である。
【図１３】本発明の実施形態２に係る炭化珪素半導体装置の構造を示す概略断面図である。
【図１４】本発明の実施形態３に係る炭化珪素半導体装置の構造を示す概略断面図である。
【図１５】ポリシリコンおよび炭化珪素のエネルギーバンド図を示す概略図である。
【図１６】アニール時間とポリシリコンのシート抵抗との関係を示すグラフである。
【図１７】比較例のＭＯＳＦＥＴの構造を示す概略平面図である。
【発明を実施するための形態】
【００１２】
[本願発明の実施形態の説明]
まず、本発明の実施形態の内容を列記して説明する。
【００１３】
（１）本実施形態に係る炭化珪素半導体装置（ＭＯＳＦＥＴ１）は、一方の主表面１１Ａおよび主表面１１Ａと反対側の他方の主表面１１Ｂを含む炭化珪素層（ＳｉＣ層１１）を備えている。ＳｉＣ層１１は、主表面１１Ｂを含み、第１導電型（ｎ型）を有するドリフト領域１２と、ドリフト領域１２上に形成され、第２導電型（ｐ型）を有するボディ領域１３と、主表面１１Ａを含み、ドリフト領域１２との間にボディ領域１３を挟むように形成され、第１導電型を有するソース領域１４とを含んでいる。ＭＯＳＦＥＴ１は、ボディ領域１３においてドリフト領域１２とソース領域１４とにより挟まれ、主表面１１Ａを含むチャネル領域ＣＨ上に位置するように形成されたゲート絶縁膜２０と、ゲート絶縁膜２０を挟んでチャネル領域ＣＨ上に位置するように形成されたゲート電極３０と、ゲート電極３０よりも小さい幅を有する部分（接触部３２）を含むとともにゲート電極３０よりも小さい電気抵抗を有し、ゲート電極３０上に形成された接続電極３１とをさらに備えている。
【００１４】
上記ＭＯＳＦＥＴ１では、チャネル領域ＣＨ上においてゲート絶縁膜２０およびゲート電極３０が形成され、ゲート電極３０上においてゲート電極３０よりも電気抵抗が小さい接続電極３１が形成されている。これにより、閾値電圧の低下を抑制するために電気抵抗が高いｐ型ポリシリコンなどの材料をゲート電極３０の材料として用いた場合でも、チャネル領域ＣＨにおける反転層の形成の有無に寄与する電極（ゲート電極３０および接続電極３１）全体としての電気抵抗の増加を抑制することができる。その結果、ＭＯＳＦＥＴ１の高速スイッチング性を確保することができる。また、接続電極３１においてゲート電極３０と接触する部分の幅をゲート電極３０の幅よりも小さくすることにより、接続電極３１の形成位置に誤差が生じた場合でも、接続電極３１をゲート電極３０上に確実に形成することができる。したがって、接続電極３１と当該接続電極３１との間に下層層間絶縁膜４０を挟んで配置されるソース電極５０との短絡の可能性を低減することができる。このように、上記ＭＯＳＦＥＴ１は、スイッチング特性が向上し、優れた電気的特性を有する炭化珪素半導体装置となっている。
【００１５】
（２）上記ＭＯＳＦＥＴ１は、ゲート絶縁膜２０上に形成された層間絶縁膜（下層層間絶縁膜４０）をさらに備えていてもよい。また、接続電極３１は、ゲート電極３０と接触する接触部３２と、接触部３２よりも幅が大きく、下層層間絶縁膜４０上に位置する幅広部３３とを含んでいてもよい。
【００１６】
これにより、幅広部３３が形成されない場合に比べて接続電極３１のパターンを形成するプロセス（たとえばフォトリソグラフィなど）をより容易に実施することができる。
【００１７】
（３）上記（２）のＭＯＳＦＥＴ１において、接続電極３１は、下層層間絶縁膜４０と接触するバリア層３１Ａを含んでいてもよい。
【００１８】
このように、接続電極３１において下層層間絶縁膜４０との接触部にバリア層３１Ａを形成し、かつ当該バリア層３１Ａの材料として下層層間絶縁膜４０との反応性が低い材料を用いることにより、接続電極３１と下層層間絶縁膜４０との反応を抑制することができる。ここで、「バリア層３１Ａ」とは、接続電極３１の他の部分と比べて下層層間絶縁膜４０との反応性が相対的に低い材料を含む層であり、好ましくは上記材料からなる層である。これにより、接続電極３１がアルミニウムなどを含む場合には、当該アルミニウムが下層層間絶縁膜４０の内部に侵入し、接続電極３１とソース電極５０との間のリーク電流が増大することを抑制することができる。
【００１９】
（４）上記（１）のＭＯＳＦＥＴ１は、ゲート絶縁膜２０上に形成された層間絶縁膜（下層層間絶縁膜４０）をさらに備えていてもよい。また、接続電極３１は、層間絶縁膜４０と接触するバリア層３１Ａを含んでいてもよい。
【００２０】
これにより、上記（３）の場合と同様にバリア層３１Ａの材料として下層層間絶縁膜４０との反応性が低い材料を用いることで、接続電極３１と下層層間絶縁膜４０との反応を抑制することができる。すなわち、接続電極３１がアルミニウムなどを含む場合には、当該アルミニウムが下層層間絶縁膜４０の内部に侵入し、接続電極３１とソース電極５０との間のリーク電流が増大することを抑制することができる。
【００２１】
（５）上記ＭＯＳＦＥＴ１において、バリア層３１Ａは窒化チタンを含んでいてもよい。
【００２２】
これにより、バリア層３１Ａを含む接続電極３１と下層層間絶縁膜４０との反応をより効果的に抑制することができる。その結果、接続電極３１に含まれ得るアルミニウムが下層層間絶縁膜４０の内部に侵入し、接続電極３１とソース電極５０との間のリーク電流が増大することをより効果的に抑制することができる。
【００２３】
（６）上記ＭＯＳＦＥＴ１において、ゲート電極３０は、導電型がｐ型であるポリシリコンを含んでいてもよい。
【００２４】
このようにｎ型ポリシリコンに比べて仕事関数が大きいｐ型ポリシリコンをゲート電極３０の材料として採用することにより、ＭＯＳＦＥＴ１の閾値電圧の低下を抑制しつつスイッチング特性を向上させることができる。
【００２５】
（７）上記ＭＯＳＦＥＴ１において、接続電極３１は、アルミニウム合金、アルミニウム、チタン、窒化チタン、タングステン、モリブデン、ニッケル、金および銅からなる群より選択される少なくとも一の金属を含んでいてもよい。
【００２６】
これにより、接続電極３１の電気抵抗をより低下させることができる。その結果、ＭＯＳＦＥＴ１のスイッチング性をさらに向上させることができる。
【００２７】
（８）上記ＭＯＳＦＥＴ１において、アルミニウム合金は、合金元素としてシリコンを含むアルミニウム合金（ＡｌＳｉ）または合金元素としてシリコンおよび銅を含むアルミニウム合金（ＡｌＳｉＣｕ）であってもよい。
【００２８】
このように上記ＭＯＳＦＥＴ１においては、アルミニウム合金として代表的なＡｌＳｉやＡｌＳｉＣｕなどを採用することができる。これにより、接続電極３１の電気抵抗を低下させてＭＯＳＦＥＴ１のスイッチング性を一層向上させることができる。
【００２９】
（９）上記ＭＯＳＦＥＴ１は、ＳｉＣ層１１の主表面１１Ａの平面視において少なくとも一辺の長さＬ１，Ｌ２が２ｍｍ以上である四角形状の外周形状を有していてもよい。また、上記ＭＯＳＦＥＴ１は、接続電極３１と直接接続されたゲートパッド電極８０をさらに備えていてもよい。
【００３０】
上記ＭＯＳＦＥＴ１では、ゲート電極３０よりも電気抵抗が小さい接続電極３１が形成されているため、ゲートランナーを設けることなく接続電極３１をゲートパッド電極８０に対して直接接続することができる。これにより、ＭＯＳＦＥＴ１のデバイス構造をより簡易化することができる。これは、ＭＯＳＦＥＴ１のチップサイズが大きい場合（たとえば少なくとも一辺の長さが２ｍｍ以上の大きさのチップである場合）において特に有効である。
【００３１】
（１０）上記ＭＯＳＦＥＴ１において、ゲートパッド電極８０は、最小幅Ｗ２に対する最大幅Ｗ１の比が２以上３以下であってもよい。
【００３２】
上記ＭＯＳＦＥＴ１では、ゲートパッド電極８０から突出するようにゲートランナーを設ける必要がないため、当該ゲートパッド電極８０の幅比（最小幅Ｗ２に対する最大幅Ｗ１の比）を上記範囲にすることができる。ここで、「最大幅」とはゲートパッド電極８０において対向する二辺間の距離の最大値であり、「最小幅」とはゲートパッド電極８０において対向する二辺間の距離の最小値である。
【００３３】
（１１）本実施形態に係る炭化珪素半導体装置の製造方法は、一方の主表面１１Ａおよび主表面１１Ａと反対側の他方の主表面１１Ｂを含む炭化珪素層（ＳｉＣ層１１）を形成する工程を備えている。ＳｉＣ層１１を形成する工程では、主表面１１Ｂを含み、第１導電型（ｎ型）を有するドリフト領域１２と、ドリフト領域１２上に位置し、第２導電型（ｐ型）を有するボディ領域１３と、主表面１１Ａを含み、ドリフト領域１２との間にボディ領域１３を挟むように位置し、第１導電型を有するソース領域１４とが形成される。上記炭化珪素半導体装置の製造方法は、ボディ領域１３においてドリフト領域１２とソース領域１４とにより挟まれ、主表面１１Ａを含むチャネル領域ＣＨ上に位置するゲート絶縁膜２０を形成する工程と、ゲート絶縁膜２０を挟んでチャネル領域ＣＨ上に位置するゲート電極３０を形成する工程と、ソース領域１４上に接触するオーミック電極（ソース電極５０）を形成する工程と、オーミック電極を形成する工程後、ゲート電極３０上においてゲート電極３０よりも電気抵抗が小さい接続電極３１を形成する工程とをさらに備えている。
【００３４】
上記炭化珪素半導体装置の製造方法では、チャネル領域ＣＨ上においてゲート絶縁膜２０およびゲート電極３０が形成され、ゲート電極３０上においてゲート電極３０よりも電気抵抗が小さい接続電極３１が形成される。これにより、閾値電圧の低下を抑制するために電気抵抗が高いｐ型ポリシリコンなどの材料からなるゲート電極３０が形成された場合でも、チャネル領域ＣＨにおける反転層の形成の有無に寄与する電極（ゲート電極３０および接続電極３１）全体としての電気抵抗の増加を抑制することができる。その結果、高速スイッチング性が確保されたＭＯＳＦＥＴ１を製造することができる。また、接続電極３１の形成工程は、高温のアニール処理を含むオーミック電極形成工程後に実施される。そのため、上記アニール処理の温度と金属の融点との関係などを考慮することなく、低抵抗化の観点から接続電極３１の材料を選択することができる。したがって、本実施形態に係る炭化珪素半導体装置の製造方法によれば、スイッチング特性が向上し、優れた電気的特性を有する炭化珪素半導体装置を製造することができる。
【００３５】
（１２）上記炭化珪素半導体装置の製造方法において、接続電極３１は、ゲート電極３０よりも小さい幅を有する部分（接触部３２）を含んでいてもよい。
【００３６】
これにより、接続電極３１の形成位置に誤差が生じた場合でも、接続電極３１をゲート電極３０上に確実に形成することができる。その結果、接続電極３１と当該接続電極３１との間に下層層間絶縁膜４０を挟んで形成されるソース電極５０との短絡の可能性を低減することができる。
【００３７】
（１３）上記炭化珪素半導体装置の製造方法は、ゲート電極を形成する工程後、オーミック電極を形成する工程前に、ゲート絶縁膜２０上においてゲート絶縁膜２０とともにゲート電極３０を取り囲む層間絶縁膜（下層層間絶縁膜４０）を形成する工程をさらに備えていてもよい。また、接続電極３１を形成する工程では、ゲート電極３０と接触する接触部３２および接触部３２よりも幅が大きい幅広部３３を有し、幅広部３３が下層層間絶縁膜４０上に位置する接続電極３１が形成されてもよい。
【００３８】
これにより、幅広部３３が形成されない場合に比べて接続電極３１のパターンをより容易に形成することができる。その結果、ＭＯＳＦＥＴ１の製造プロセスをより効率化することができる。
【００３９】
（１４）上記（１３）の炭化珪素半導体装置の製造方法において、接続電極を形成する工程では、層間絶縁膜（下層層間絶縁膜４０）と接触するバリア層３１Ａを含む接続電極３１が形成されてもよい。
【００４０】
このように、下層層間絶縁膜４０との接触部にバリア層３１Ａを含む接続電極３１を形成し、かつ当該バリア層３１Ａの材料として下層層間絶縁膜４０との反応性が低い材料を用いることにより、接続電極３１と下層層間絶縁膜４０との反応が抑制されたＭＯＳＦＥＴ１を製造することができる。これにより、接続電極３１がアルミニウムなどを含む場合には、当該アルミニウムが下層層間絶縁膜４０の内部に侵入して、接続電極３１とソース電極５０との間のリーク電流が増大することを抑制することができる。
【００４１】
（１５）上記（１１）または（１２）の炭化珪素半導体装置の製造方法は、ゲート電極３０を形成する工程後、オーミック電極（ソース電極５０）を形成する工程前に、ゲート絶縁膜２０上においてゲート絶縁膜２０とともにゲート電極３０を取り囲む層間絶縁膜（下層層間絶縁膜４０）を形成する工程をさらに備えていてもよい。また、接続電極３１を形成する工程では、下層層間絶縁膜４０と接触するバリア層３１Ａを含む接続電極３１が形成されてもよい。
【００４２】
これにより、上記（１４）の場合と同様にバリア層３１Ａの材料として下層層間絶縁膜４０との反応性が低い材料を用いることで、接続電極３１と下層層間絶縁膜４０との反応が抑制されたＭＯＳＦＥＴ１を製造することができる。すなわち、接続電極３１がアルミニウムなどを含む場合には、当該アルミニウムが下層層間絶縁膜４０の内部に侵入し、接続電極３１とソース電極５０との間のリーク電流が増大することを抑制することができる。
【００４３】
（１６）上記炭化珪素半導体装置の製造方法において、バリア層３１Ａは窒化チタンを含んでいてもよい。
【００４４】
これにより、バリア層３１Ａを含む接続電極３１と下層層間絶縁膜４０との反応がより効果的に抑制されたＭＯＳＦＥＴ１を製造することができる。その結果、接続電極３１に含まれ得るアルミニウムが下層層間絶縁膜４０の内部に侵入し、接続電極３１とソース電極５０との間のリーク電流が増大することをより効果的に抑制することができる。
【００４５】
（１７）上記炭化珪素半導体装置の製造方法において、ゲート電極３０は、導電型がｐ型であるポリシリコンを含んでいてもよい。
【００４６】
これにより、ゲート電極３０がｎ型ポリシリコンからなる場合に比べて閾値電圧の低下がより効果的に抑制されたＭＯＳＦＥＴ１を製造することができる。
【００４７】
（１８）上記炭化珪素半導体装置の製造方法において、接続電極３１は、アルミニウム合金、アルミニウム、チタン、窒化チタン、タングステン、モリブデン、ニッケル、金および銅からなる群より選択される少なくとも一の金属を含んでいてもよい。
【００４８】
これにより、接続電極３１の電気抵抗がより低下し、スイッチング性がさらに向上したＭＯＳＦＥＴ１を製造することができる。
【００４９】
（１９）上記炭化珪素半導体装置の製造方法において、アルミニウム合金は、合金元素としてシリコンを含むアルミニウム合金または合金元素としてシリコンおよび銅を含むアルミニウム合金であってもよい。
【００５０】
このように上記炭化珪素半導体装置の製造方法においては、アルミニウム合金として代表的なＡｌＳｉやＡｌＳｉＣｕなどを採用することができる。これにより、接続電極３１の電気抵抗が低下し、スイッチング性が一層向上したＭＯＳＦＥＴ１を製造することができる。
【００５１】
（２０）上記炭化珪素半導体装置の製造方法において、接続電極３１を形成する工程では、１０００℃以下の温度（たとえば４００℃や３００℃）において接続電極３１がアニールされる。
【００５２】
接続電極３１のアニール温度は、上記オーミック電極形成工程におけるアニール温度よりも低い温度範囲（１０００℃以下）において適宜設定することが可能である。
【００５３】
[本願発明の実施形態の詳細]
次に、本発明の実施形態の具体例を図面を参照しつつ説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。また、本明細書中においては、個別面を（）、集合面を｛｝でそれぞれ示す。また、負の指数については、結晶学上、”−”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。
【００５４】
（実施形態１）
まず、本発明の一実施形態である実施形態１に係る炭化珪素半導体装置（ＭＯＳＦＥＴ１）の構造について説明する。図１は、ＭＯＳＦＥＴ１の平面構造を示している。図２は、図１中の線分ＩＩ−ＩＩに沿ったＭＯＳＦＥＴ１の断面構造を示している。図３は、図１中の線分ＩＩＩ−ＩＩＩに沿ったＭＯＳＦＥＴ１の断面構造を示している。
【００５５】
図１および図２を参照して、ＭＯＳＦＥＴ１は、炭化珪素（ＳｉＣ）基板１０と、ＳｉＣ層１１と、ゲート絶縁膜２０と、ゲート電極３０と、接続電極３１と、下層層間絶縁膜４０と、上層層間絶縁膜４１と、ソース電極５０およびドレイン電極６０（オーミック電極）と、ソース配線７０とを主に備えている。ＳｉＣ層１１には、ドリフト領域１２と、ボディ領域１３と、ソース領域１４と、コンタクト領域１５とが形成されている。
【００５６】
図１を参照して、ＭＯＳＦＥＴ１は、ＳｉＣ層１１の主表面１１Ａ（図２）の平面視において、一辺の長さＬ１，Ｌ２が２ｍｍ以上である四角形状の外周形状を有している。なお、長さＬ１，Ｌ２のうち一方が２ｍｍ以上であってもよいし、両方が２ｍｍ以上であってもよい。また、ＭＯＳＦＥＴ１の外周形状は、図１に示すような正方形状でもよいし、長方形状でもよい。
【００５７】
図２を参照して、ＳｉＣ基板１０は、一方の主表面１０Ａと当該主表面１０Ａと反対側の主表面１０Ｂとを含んでいる。主表面１０Ａ，１０Ｂは｛０００１｝面であってもよいし、｛０００１｝面に対して所定のオフ角（たとえば１０°以下のオフ角）を有する面であってもよい。ＳｉＣ基板１０は、たとえば窒素（Ｎ）などのｎ型不純物を含むことにより導電型がｎ型（第１導電型）となっている。
【００５８】
ＳｉＣ層１１は、一方の主表面１１Ａおよび当該主表面１１Ａと反対側の他方の主表面１１Ｂを含み、ＳｉＣ基板１０の主表面１０Ａ上においてエピタキシャル成長により形成されている。主表面１１Ａは｛０００１｝面であってもよいし、｛０００１｝面に対して所定のオフ角（たとえば１０°以下のオフ角）を有する面であってもよい。より具体的には、主表面１１Ａは、（０００１）面または当該（０００１）面に対して上記オフ角を有する面でもよいし、（０００−１）面または当該（０００−１）面に対して上記オフ角を有する面でもよいが、主表面１１Ａの面方位は特に限定されない。
【００５９】
ドリフト領域１２は、主表面１１Ａの一部および主表面１１Ｂを含むように形成されている。ドリフト領域１２は、たとえば窒素（Ｎ）などのｎ型不純物を含むことにより導電型がｎ型になっている。ドリフト領域１２におけるｎ型不純物濃度は、ＳｉＣ基板１０におけるｎ型不純物濃度よりも小さくなっている。
【００６０】
ボディ領域１３は、ドリフト領域１２上においてＳｉＣ基板１０とは反対側に形成されている。ボディ領域１３は、主表面１１Ａの一部を含むようにＳｉＣ層１１内において互いに間隔を空けて複数形成されている。ボディ領域１３は、たとえばアルミニウム（Ａｌ）やホウ素（Ｂ）などのｐ型不純物を含むことにより導電型がｐ型（第２導電型）になっている。
【００６１】
ソース領域１４は、主表面１１Ａの一部を含むようにボディ領域１３内にそれぞれ形成されている。ソース領域１４は、図２に示すようにドリフト領域１２との間にボディ領域１３を挟むように形成されている。ボディ領域１３においてドリフト領域１２とソース領域１４とにより挟まれ、主表面１１Ａを含む領域はチャネル領域ＣＨとなっている。チャネル領域ＣＨは、ＭＯＳＦＥＴ１の動作時においてゲート電圧の印加により反転層が形成される領域である。ソース領域１４は、たとえばリン（Ｐ）などのｎ型不純物を含むことにより導電型がｎ型となっている。ソース領域１４におけるｎ型不純物濃度は、ドリフト領域１２におけるｎ型不純物濃度よりも大きくなっている。
【００６２】
コンタクト領域１５は、主表面１１Ａの一部を含み、ソース領域１４に隣接するようにボディ領域１３内にそれぞれ形成されている。コンタクト領域１５は、たとえばＡｌやＢなどのｐ型不純物を含むことにより導電型がｐ型となっている。コンタクト領域１５におけるｐ型不純物濃度は、ボディ領域１３におけるｐ型不純物濃度よりも大きくなっている。
【００６３】
ゲート絶縁膜２０は、たとえば二酸化珪素（ＳｉＯ２）などの絶縁体からなり、主表面１１Ａ上において一方のソース領域１４の上から他方のソース領域１４の上にまで延在するように形成されている。これにより、ゲート絶縁膜２０はボディ領域１３のチャネル領域ＣＨ上に位置するように形成されている。
【００６４】
ゲート電極３０は、ゲート絶縁膜２０を挟んでチャネル領域ＣＨ上に位置するように形成されている。ゲート電極３０は、仕事関数（φm）が大きい材料として、たとえばＢなどのｐ型不純物を含むことにより導電型がｐ型であるポリシリコンを含み、好ましくは導電型がｐ型であるポリシリコンからなっている。
【００６５】
ソース電極５０は、主表面１１Ａ上においてソース領域１４およびコンタクト領域１５に接触するように形成されている。ソース電極５０は、ソース領域１４およびコンタクト領域１５に対してオーミック接触を形成する材料、たとえばＮｉxＳｉy（ニッケルシリコン）、ＴｉxＳｉy（チタンシリコン）、ＡｌxＳｉy（アルミシリコン）およびＴｉxＡｌyＳｉz（チタンアルミシリコン）からなる群より選択される少なくとも一の材料により構成されている（ｘ，ｙ，ｚ＞０）。
【００６６】
ドレイン電極６０は、ＳｉＣ基板１０の主表面１０Ｂ上に形成されている。ドレイン電極６０は、たとえばソース電極５０と同様の材料から構成されており、ＳｉＣ基板１０に対してオーミック接触を形成している。
【００６７】
接続電極３１は、ゲート電極３０よりも小さい幅を有する接触部３２を含み、ゲート電極３０上において形成されている。接続電極３１は、ゲート電極３０と接触し、ゲート電極３０よりも幅が小さい接触部３２と、接触部３２よりも幅が大きい幅広部３３とを含んでいる。より具体的には、接続電極３１は、ゲート電極３０と接触するとともに、ゲート電極３０から厚み方向に一定の距離だけ離れた部分において幅が広くなるように変形した形状を有している。また、接続電極３１は、図２に示すように幅広部３３が下層層間絶縁膜４０の上面に位置するように形成されている。
【００６８】
接続電極３１は、たとえばＡｌ合金、Ａｌ、Ｔｉ、ＴｉＮ、Ｗ、Ｍｏ、Ｎｉ、ＡｕおよびＣｕからなる群より選択される少なくとも一の金属を含み、好ましくは上記群より選択される一の金属から構成されている。上記Ａｌ合金には、ＡｌＳｉおよびＡｌＳｉＣｕのうちいずれか一方が含まれていてもよいし、両方が含まれていてもよい。上記金属材料から構成されることにより、接続電極３１はゲート電極３０と比べて電気抵抗（シート抵抗）が小さくなっている。
【００６９】
下層層間絶縁膜４０および上層層間絶縁膜４１は、ゲート絶縁膜２０上においてゲート電極３０および接続電極３１を取り囲むように形成されている。これにより、ゲート電極３０および接続電極３１は、ソース電極５０やソース配線７０に対して電気的に絶縁されている。下層層間絶縁膜４０および上層層間絶縁膜４１は、たとえばＳｉＯ2などの絶縁体からなっている。
【００７０】
ソース配線７０は、ソース電極５０および上層層間絶縁膜４１を覆うように形成されている。ソース配線７０は、たとえばＡｌなどの導電体からなっており、ソース電極５０を介してソース領域１４と電気的に接続されている。
【００７１】
図１および図３を参照して、ＭＯＳＦＥＴ１は、Ａｌなどの導電体からなるゲートパッド電極８０をさらに備えている。図３を参照して、ゲートパッド電極８０は、チャネル領域ＣＨなどを含む素子領域Ａと離れた領域に形成されており、接続電極３１に対して直接接続されている。これにより、ゲートパッド電極８０は、接続電極３１を介してゲート電極３０と電気的に接続されている。図１を参照して、ゲートパッド電極８０は、平面視において長方形状を有しており、幅Ｗ２（最小幅）に対する幅Ｗ１（最大幅）の比（Ｗ１／Ｗ２）が２以上３以下であり、好ましくは２．５以上３以下である。また、幅Ｗ１は７００μｍ以上３０００μｍ以下であり、幅Ｗ２は３００μｍ以上１０００μｍ以下である。そして、幅Ｗ１，Ｗ２の値は、上記幅比（Ｗ１／Ｗ２）が上記範囲内となるように適宜設定されている。
【００７２】
次に、上記ＭＯＳＦＥＴ１の動作について説明する。図２を参照して、ゲート電極３０に印加された電圧が閾値電圧未満の状態、すなわちオフ状態では、ソース電極５０とドレイン電極６０との間に電圧が印加されても、ボディ領域１３とドリフト領域１２との間に形成されるｐｎ接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極３０に閾値電圧以上の電圧が印加されると、ボディ領域１３のチャネル領域ＣＨに反転層が形成される。その結果、ソース領域１４とドリフト領域１２とが電気的に接続され、ソース電極５０とドレイン電極６０との間に電流が流れる。以上のようにして、ＭＯＳＦＥＴ１は動作する。
【００７３】
以上のように、本実施形態に係る炭化珪素半導体装置（ＭＯＳＦＥＴ１）では、まずｎ型ポリシリコンに比べて仕事関数（φm）が大きいｐ型ポリシリコンからなるゲート電極３０が形成されている。そのため、ＭＯＳＦＥＴ１の閾値電圧（Ｖth）の低下が抑制されている。図１５は、ポリシリコン（ｐ型およびｎ型）およびＳｉＣのエネルギーバンド図を示している。図１５において、φm(n)はｎ型ポリシリコンの仕事関数、φm(p)はｐ型ポリシリコンの仕事関数、Ｅf(n)はｎ型ポリシリコンのフェルミ準位、Ｅf(p)はｐ型ポリシリコンのフェルミ準位、φsはＳｉＣの仕事関数、ｑは電荷量、χは電子親和力、ＶFBはフラットバンド電位、ＥCは伝導帯の下端におけるエネルギー準位、ＥVは価電子帯の上端におけるエネルギー準位、Ｅfはｐ型ＳｉＣのフェルミ準位、Ｅiは真性半導体のフェルミ準位を示している。また、下記の式（１）および（２）は、ＭＯＳＦＥＴ１の閾値電圧（Ｖth）および固定電荷量による電圧変化（ＶQeff）を示す関係式である。式（１）において、ＣOXは絶縁膜の静電容量、εoは真空の誘電率、εSiCはＳｉＣの誘電率、ｋはボルツマン定数、Ｔは絶対温度、Ｎaはアクセプタ密度、ｎiは真性半導体のキャリア密度、ｑは電荷量、φmはゲート電極を構成する金属の仕事関数、φsはＳｉＣの仕事関数を示している。また、式（２）において、ｑは電荷量、ＣOXは絶縁膜の静電容量、Ｑeffは固定電荷量、doxは絶縁膜の厚み、εoは真空の誘電率、εoxは絶縁膜の誘電率を示している。
【００７４】
【数１】
2015201604.tif 000003
【００７５】
図１５に示されるように、ｐ型ポリシリコンはｎ型ポリシリコンに比べて仕事関数が大きい。また式（１）に示されるように、閾値電圧（Ｖth）はゲート電極３０の仕事関数（φm）が高くなるのに従い大きくなり、マイナスの固定電荷（ＶQeff）が大きくなるのに従い小さくなる。そのため、上記ＭＯＳＦＥＴ１のように仕事関数が高いｐ型ポリシリコンをゲート電極３０の材料として用いることにより、窒化プロセス（工程（Ｓ６０））によりマイナスの固定電荷（ＶQeff）が大きくなる場合でも、閾値電圧の低下を抑制することができる。
【００７６】
一方、ｐ型ポリシリコンからなるゲート電極３０は、ｎ型ポリシリコンからなるゲート電極に比べて電気抵抗が小さくなる。図１６は、ポリシリコン（厚み：約３５０ｎｍ）にｎ型不純物（Ｐ）およびｐ型不純物（Ｂ）を１×１０19ｃｍ-3以上１×１０20ｃｍ-3以下の濃度で添加し、１０００℃のアニール温度で熱処理した場合において、熱処理時間（拡散時間）とポリシリコンのシート抵抗との関係を示したグラフである。図１６のグラフ中、横軸は拡散時間（分）を示し、縦軸はシート抵抗（Ω／□）を示している。また、図１６のグラフ中、四角はｐ型ポリシリコンのデータを示し、菱形はｎ型ポリシリコンのデータを示している。図１６に示されるように、ｐ型不純物が添加されたポリシリコンは、ｎ型不純物が添加されたポリシリコンに比べてシート抵抗が高くなる。
【００７７】
これに対して、上記ＭＯＳＦＥＴ１では、ゲート電極３０よりも電気抵抗が小さい接続電極３１がゲート電極３０上に形成されている。これにより、閾値電圧の低下を抑制するためにｐ型ポリシリコンからなるゲート電極３０を採用した場合でも、チャネル領域ＣＨにおける反転層の形成の有無に寄与する電極（ゲート電極３０および接続電極３１）全体としての電気抵抗の増加を抑制することができる。その結果、ＭＯＳＦＥＴ１の高速スイッチング性を確保することができる。また、接続電極３１においてゲート電極３０と接触する部分の幅をゲート電極３０の幅よりも小さくすることにより、接続電極３１の形成位置に誤差が生じた場合でも、接続電極３１をゲート電極３０上に確実に形成することができる。したがって、接続電極３１と当該接続電極３１との間に下層層間絶縁膜４０を挟んで配置されるソース電極５０との短絡の可能性を低減することができる。このように、上記ＭＯＳＦＥＴ１は、スイッチング特性が向上し、優れた電気的特性を有する炭化珪素半導体装置となっている。
【００７８】
また、図１７に示す比較例のＭＯＳＦＥＴ１００は、ゲートパッド電極８００が複数のゲートランナー８１０を含み、当該ゲートランナー８１０が各々のゲート電極（図示しない）と接続された構造を有している。これに対して、上記本実施形態に係るＭＯＳＦＥＴ１は、ゲート電極３０よりも電気抵抗が低い接続電極３１がゲートパッド電極８０と直接接続された構造を有するため（図３）、上記比較例のようにゲートランナーを設けることなくゲートパッド電極８０とゲート電極３０とを電気的に接続することができる。そのため、比較例のゲートパッド電極８００では、幅Ｗ４（最小幅）に対する幅Ｗ３（最大幅）の比が３を超えるのに対し、本実施形態ではゲートパッド電極８０の幅Ｗ２（最小幅）に対する幅Ｗ１（最大幅）の比が２以上３以下となる。
【００７９】
次に、本実施形態に係る炭化珪素半導体装置の製造方法について説明する。本実施形態に係る炭化珪素半導体装置の製造方法では、上記本実施形態に係る炭化珪素半導体装置であるＭＯＳＦＥＴ１が製造される。
【００８０】
図４を参照して、まず工程（Ｓ１０）として炭化珪素基板準備工程が実施される。この工程（Ｓ１０）では、図５を参照して、たとえば４Ｈ−ＳｉＣからなるインゴット（図示しない）を切断することにより、主表面１０Ａ，１０Ｂを有するＳｉＣ基板１０が準備される。
【００８１】
次に、工程（Ｓ２０）としてエピタキシャル成長工程が実施される。この工程（Ｓ２０）では、図５を参照して、ＳｉＣ基板１０の主表面１０Ａ上にエピタキシャル成長によりＳｉＣ層１１が形成される。これにより、主表面１１Ａおよび当該主表面１１Ａと反対側の主表面１１Ｂを含むＳｉＣ層１１が形成される。
【００８２】
次に、工程（Ｓ３０）としてイオン注入工程が実施される。この工程（Ｓ３０）では、図６を参照して、まず、たとえばＡｌイオンが主表面１１Ａ側からＳｉＣ層１１内に注入されることにより、当該ＳｉＣ層１１内にボディ領域１３が形成される。次に、たとえばＰイオンが上記Ａｌイオンよりも浅い深さでボディ領域１３内に注入されることにより、当該ボディ領域１３内にソース領域１４が形成される。次に、たとえばＡｌイオンが上記Ｐイオンと同等の深さでボディ領域１３内に注入されることにより、当該ボディ領域１３内においてソース領域１４に隣接するようにコンタクト領域１５が形成される。そして、ＳｉＣ層１１においてボディ領域１３、ソース領域１４およびコンタクト領域１５のいずれも形成されない領域がドリフト領域１２となる。このようにして、主表面１１Ｂを含み、導電型がｎ型であるドリフト領域１２と、ドリフト領域１２上に位置し、導電型がｐ型であるボディ領域１３と、主表面１１Ａを含み、ドリフト領域１２との間にボディ領域１３を挟むように位置し、導電型がｎ型であるソース領域１４とがＳｉＣ層１１内において形成される。
【００８３】
次に、工程（Ｓ４０）として活性化アニール工程が実施される。この工程（Ｓ４０）では、図６を参照して、ＳｉＣ基板１０が加熱されることにより、上記工程（Ｓ３０）においてＳｉＣ層１１内に導入された不純物が活性化する。これにより、ＳｉＣ層１１内の不純物領域において所望のキャリアが発生する。
【００８４】
次に、工程（Ｓ５０）としてゲート絶縁膜形成工程が実施される。この工程（Ｓ５０）では、図７を参照して、たとえば酸素を含む雰囲気中においてＳｉＣ層１１が形成されたＳｉＣ基板１０が加熱される。これにより、ボディ領域１３におけるチャネル領域ＣＨ上に位置するとともに主表面１１Ａ全体を覆うようにＳｉＯ2からなるゲート絶縁膜２０が形成される。
【００８５】
次に、工程（Ｓ６０）として窒素アニール工程が実施される。この工程（Ｓ６０）では、たとえば一酸化窒素（ＮＯ）や亜酸化窒素（Ｎ2Ｏ）などを含むガス雰囲気中においてＳｉＣ基板１０が加熱される。これにより、ＳｉＣ層１１とゲート絶縁膜２０との界面において窒素原子が導入される。その結果、界面準位が窒素により終端され、ＭＯＳＦＥＴ１のチャネル移動度が向上する。
【００８６】
次に、工程（Ｓ７０）としてゲート電極形成工程が実施される。この工程（Ｓ６０）では、図８を参照して、たとえばＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、ゲート絶縁膜２０を挟んでチャネル領域ＣＨ上に位置するようにｐ型ポリシリコンからなるゲート電極３０が形成される。
【００８７】
次に、工程（Ｓ８０）として下層層間絶縁膜形成工程が実施される。この工程（Ｓ８０）では、図９を参照して、たとえばＣＶＤ法によりゲート絶縁膜２０上においてゲート絶縁膜２０とともにゲート電極３０を取り囲むようにＳｉＯ2からなる下層層間絶縁膜４０が形成される。
【００８８】
次に、工程（Ｓ９０）としてオーミック電極形成工程が実施される。この工程（Ｓ９０）では、図１０を参照して、まず、ソース電極５０を形成すべき領域においてゲート絶縁膜２０および下層層間絶縁膜４０がエッチングにより除去される。これにより、ソース領域１４およびコンタクト領域１５が露出した領域が形成される。そして、当該領域にたとえばＮｉからなる膜が形成される。一方、ＳｉＣ基板１０の主表面１０Ｂ上において、たとえばＮｉからなる膜が形成される。その後、たとえば１０００℃以上のアニール温度でＳｉＣ基板１０が加熱されることにより、上記Ｎｉからなる膜の少なくとも一部がシリサイド化する。これにより、ＳｉＣ層１１の主表面１１ＡおよびＳｉＣ基板１０の主表面１０Ｂ上においてオーミック電極としてのソース電極５０およびドレイン電極６０がそれぞれ形成される。
【００８９】
次に、工程（Ｓ１００）として接続電極形成工程が実施される。この工程（Ｓ１００）では、図１１を参照して、まず、下層層間絶縁膜４０の一部がエッチングなどにより除去され、ゲート電極３０の一部が露出した領域（開口部）が形成される。次に、当該領域において蒸着法などにより金属膜が堆積される。これにより、ゲート電極３０上においてゲート電極３０よりも小さい幅を有する接触部３２を含むとともにゲート電極３０よりも電気抵抗が小さい接続電極３１が形成される。より具体的には、図１１に示すように、ゲート電極３０と接触する接触部３２および接触部３２よりも幅が大きい幅広部３３を有し、幅広部３３が下層層間絶縁膜４０上に位置する接続電極３１が形成される。また、接続電極３１が形成された後、１０００℃以下の温度（４００℃、３００℃）において接続電極３１がアニールされてもよい。
【００９０】
次に、工程（Ｓ１１０）として上層層間絶縁膜形成工程が実施される。この工程（Ｓ１１０）では、図１２を参照して、たとえばＣＶＤ法により接続電極３１および下層層間絶縁膜４０を覆うようにＳｉＯ2からなる上層層間絶縁膜４１が形成される。これにより、ゲート電極３０および接続電極３１は、図１２に示すようにゲート絶縁膜２０、下層層間絶縁膜４０および上層層間絶縁膜４１により取り囲まれた状態となる。
【００９１】
次に、工程（Ｓ１２０）としてソース配線形成工程が実施される。この工程（Ｓ１２０）では、図１および図２を参照して、たとえば蒸着法などによりソース電極５０と接触し、Ａｌなどの導電体からなるソース配線７０が形成される。
【００９２】
次に、工程（Ｓ１３０）としてゲートパッド電極形成工程が実施される。この工程（Ｓ１３０）では、図１および図３を参照して、たとえば蒸着法などにより接続電極３１と接触し、Ａｌなどの導電体からなるゲートパッド電極８０が形成される。以上の工程（Ｓ１０）〜（Ｓ１３０）が順に実施されることにより上記本実施形態に係るＭＯＳＦＥＴ１が製造され、本実施形態に係る炭化珪素半導体装置の製造方法が完了する。
【００９３】
（実施形態２）
次に、本発明の他の実施形態である実施形態２について説明する。実施形態２に係る炭化珪素半導体装置は、基本的には上記実施形態１に係る炭化珪素半導体装置と同様の構成を有し、かつ同様の効果を奏する。また、実施形態２に係る炭化珪素半導体装置の製造方法は、基本的には上記実施形態１に係る炭化珪素半導体装置の製造方法と同様の工程により実施され、かつ同様の効果を奏する。しかし、実施形態２に係る炭化珪素半導体装置およびその製造方法は、接続電極の構成およびその形成プロセスにおいて、上記実施形態１と場合とは異なっている。
【００９４】
まず、実施形態２に係る炭化珪素半導体装置であるＭＯＳＦＥＴ２の構造について説明する。図１３を参照して、ＭＯＳＦＥＴ２において、接続電極３１は、下層層間絶縁膜４０と接触するバリア層３１Ａと、バリア層３１Ａを挟んでゲート電極３０および下層層間絶縁膜４０上に形成された電極層３１Ｂとを含んでいる。バリア層３１Ａは、下層層間絶縁膜４０の上部表面から下層層間絶縁膜４０の開口部の内壁を通り、ゲート電極３０上にまで延びるように形成されている。これにより、電極層３１Ｂは、図１３に示すようにバリア層３１Ａにより下層層間絶縁膜４０に対して隔離された状態となっている。
【００９５】
バリア層３１Ａは、たとえば窒化チタン（ＴｉＮ）など、下層層間絶縁膜４０との反応性が低い材料を含んでおり、好ましくはＴｉＮからなっている。電極層３１Ｂは、たとえばＡｌ合金（ＡｌＳｉやＡｌＳｉＣｕを含む）、Ａｌ、Ｔｉ、ＴｉＮ、Ｗ、Ｍｏ、Ｎｉ、ＡｕおよびＣｕからなる群より選択される少なくとも一の金属を含み、好ましくは上記群より選択される一の金属から構成されている。
【００９６】
次に、実施形態２に係る炭化珪素半導体装置の製造方法について説明する。図１３を参照して、実施形態２における接続電極形成工程（Ｓ１００）（図４）では、まずＴｉＮなどの材料からなり、下層層間絶縁膜４０およびゲート電極３０上に接触するバリア層３１Ａが蒸着法などにより形成される。次に、バリア層３１Ａ上に接触するように、上記金属材料からなる電極層３１Ｂが形成される。その後、フォトリソグラフィ法などを用いてバリア層３１Ａおよび電極層３１Ｂがパターニングされる。これにより、図１３に示すようにバリア層３１Ａおよび電極層３１Ｂを含むとともに、ゲート電極３０と接触する接触部３２と接触部３２よりも幅が大きい幅広部３３を有し、幅広部３３が下層層間絶縁膜４０上に位置する接続電極３１が形成される。
【００９７】
（実施形態３）
次に、本発明のさらに他の実施形態である実施形態３について説明する。実施形態３に係る炭化珪素半導体装置は、基本的には上記実施形態２に係る炭化珪素半導体装置と同様の構成を有し、かつ同様の効果を奏する。また、実施形態３に係る炭化珪素半導体装置の製造方法は、基本的には上記実施形態２に係る炭化珪素半導体装置の製造方法と同様の工程により実施され、かつ同様の効果を奏する。しかし、実施形態３に係る炭化珪素半導体装置およびその製造方法は、接続電極の構成およびその形成プロセスにおいて、上記実施形態２と場合とは異なっている。
【００９８】
図１４を参照して、まず実施形態３に係る炭化珪素半導体装置であるＭＯＳＦＥＴ３の構造について説明する。図１４を参照して、ＭＯＳＦＥＴ３において、接続電極３１は、下層層間絶縁膜４０と接触し、ＴｉＮからなるバリア層３１Ａと、バリア層３１Ａを挟んでゲート電極３０上に形成された電極層３１Ｂとを含んでいる。バリア層３１Ａは、下層層間絶縁膜４０の開口部の側壁面からゲート電極３０上にまで延びるように形成されている。これにより、電極層３１Ｂは、図１４に示すようにバリア層３１Ａにより下層層間絶縁膜４０に対して隔離された状態となっている。ここで、実施形態３に係るＭＯＳＦＥＴ３は、接続電極３１が下層層間絶縁膜４０上に位置する幅広部を有さない点において上記ＭＯＳＦＥＴ２とは構造が異なっている。つまり、図１４に示す厚み方向に沿った断面視において、接続電極３１（バリア層３１Ａおよび電極層３１Ｂを含む）の上面および下層層間絶縁膜４０の上面が連続する一つの平面を構成し、当該平面において上層層間絶縁膜４１の下面が接触するように構成されている。
【００９９】
次に、実施形態３に係る炭化珪素半導体装置の製造方法について説明する。図１４を参照して、実施形態３における接続電極形成工程（Ｓ１００）（図４）では、まず、ＴｉＮなどの材料からなり、下層層間絶縁膜４０の側壁面およびゲート電極３０上に接触するバリア層３１Ａが蒸着法などにより形成される。次に、バリア層３１Ａ上に接触するように電極層３１Ｂが形成される。その後、エッチバックやＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）などにより、下層層間絶縁膜４０の上部表面上に位置するバリア層３１Ａおよび電極層３１Ｂの部分が除去される。これにより、図１４に示すようにバリア層３１Ａおよび電極層３１Ｂを含むとともに幅広部を有さず、下層層間絶縁膜４０の開口部を充填するように接続電極３１が形成される。
【０１００】
なお、上記実施形態１〜３においては炭化珪素半導体装置およびその製造方法の一例としてプレーナ型のＭＯＳＦＥＴについて説明したが、トレンチ型のＭＯＳＦＥＴにおいても同様に適用可能である。また、ＭＯＳＦＥＴに限定されず、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌｏｒ  Ｔｒａｎｓｉｓｔｏｒ）においても同様に適用可能である。
【０１０１】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１０２】
本発明の炭化珪素半導体装置およびその製造方法は、電気的特性の向上が要求される炭化珪素半導体装置およびその製造方法において、特に有利に適用され得る。
【符号の説明】
【０１０３】
１，２，３  ＭＯＳＦＥＴ
１０  炭化珪素（ＳｉＣ）基板
１０Ａ，１０Ｂ，１１Ａ，１１Ｂ  主表面
１１  炭化珪素（ＳｉＣ）層
１２  ドリフト領域
１３  ボディ領域
１４  ソース領域
１５  コンタクト領域
２０  ゲート絶縁膜
３０  ゲート電極
３１  接続電極
３１Ａ  バリア層
３１Ｂ  電極層
３２  接触部
３３  幅広部
４０  下層層間絶縁膜
４１  上層層間絶縁膜
５０  ソース電極
６０  ドレイン電極
７０  ソース配線
８０  ゲートパッド電極
Ａ  素子領域
ＣＨ  チャネル領域
Ｌ１，Ｌ２  長さ
Ｗ１，Ｗ２  幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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