(57)【要約】【課題】占有面積が小さい、製品の縮小化と製造コストの低減を図ることができる電圧検出回路を提供する。【解決手段】電圧検出部１は上側のｎ型デプレッションＭＯＳＦＥＴ（Ｑ１）と、Ｑ１に直列接続する下側のｎ型デプレッションＭＯＳＦＥＴ（Ｑ２）と、Ｑ１のドレイン１１に接続する電源２０の高電位側２を備える。Ｑ１のソース１２とＱ２のドレイン１３は接続点Ａを介して接続し、Ｑ２のソース１４はグランド３に接続する。また、Ｑ１，Ｑ２のそれぞれのゲート１５，１６はそれぞれのソース１２，１４に接続する。Ｑ１，Ｑ２の接続点Ａをインバータ４の入力に接続する。電圧検出部１を２つのデプレッションＭＯＳＦＥＴで構成し、その接続点Ａを直接インバータに接続することで、部品点数が削減され電圧検出回路の占有面積を小さくできる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
２つのデプレッションＭＯＳＦＥＴを直列接続し、電源の高電位側に前記直列接続された前記デプレッションＭＯＳＦＥＴの一方を接続し、前記電源の低電位側に前記デプレッションＭＯＳＦＥＴの他方を接続し、直列接続した接続点の電圧が動作点の電圧となり、該動作点の電圧が入力されるインバータを備える電圧検出回路において、
前記電源の電圧が上昇する過程で、前記電源の電圧が検出電圧に達したとき、前記動作点の電圧が前記インバータのしきい値電圧に達することを特徴とする電圧検出回路。
【請求項２】
前記２つのデプレッションＭＯＳＦＥＴが同一の特性を有し、前記デプレッションＭＯＳＦＥＴが，前記検出電圧以上でピンチオフすることを特徴とする請求項１に記載の電圧検出回路。
【請求項３】
前記２つのデプレッションＭＯＳＦＥＴの内、前記電源の高電位側に接続するデプレッションＭＯＳＦＥＴの飽和電流が前記電源の低電位側に接続するデプレッションＭＯＳＦＥＴの飽和電流より大きいことを特徴とする請求項１に記載の電圧検出回路。
【請求項４】
前記２つのデプレッションＭＯＳＦＥＴは、前記検出電圧未満でピンチオフすることを特徴とする請求項３に記載の電圧検出回路。
【請求項５】
前記２つのデプレッションＭＯＳＦＥＴが不飽和特性を有することを特徴とする請求項１に記載の電圧検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電源電圧が上昇するとき低電圧範囲の電源電圧を検出する電圧検出回路に関する。
【背景技術】
【０００２】
図８は、従来の電圧検出回路５００の回路図である。電圧検出回路５００は電圧検出部５１とコンパレータ５９および基準電圧Ｅｏを出力する基準電圧回路５８を備える。また、電圧検出部５１は、電源７０の高電位側５２と抵抗Ｒ２が接続され、抵抗Ｒ２と抵抗Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７が直列に接続されている。また、抵抗Ｒ７はグランド５３に接続されている。抵抗Ｒ４と抵抗Ｒ５の接続部Ｂがコンパレータ５９の「＋」に接続されている。コンパレータ５９の「−」は、基準電圧回路５８の「＋」（高電位側）に接続され、基準電圧回路５８の「−」（低電位側）はグランド５３に接続されている。コンパレータ５９の出力端子から出力される出力信号が電源電圧検出信号５５である。これらの抵抗はポリシリコンやシリコン内に形成した拡散層で形成することが多い。
【０００３】
つぎに、図８の電圧検出回路５００の動作を説明する。例えば、電源電圧Ｅ（電源７０の高電位側５２の電圧）が上昇していく場合、電源電圧Ｅを抵抗Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７で分圧した各電圧も上昇し、Ｒ４とＲ５の接続点Ｂの電圧（動作電圧Ｖ１）も上昇しながら、コンパレータ９の「＋」に入力される。一方、コンパレータ９の「−」には基準電圧回路８の「＋」（高電位側）が接続されており一定の基準電圧Ｅｏが入力されている。
【０００４】
前記の電源電圧Ｅを分圧した電圧（接続点Ｂの電圧で動作電圧Ｖ１のこと）が、その基準電圧Ｅｏより大きくなると、コンパレータ５９の出力である電源電圧Ｅの検出信号（電源電圧検出信号５５）が反転する。この反転により、電源電圧Ｅが所定の電圧になったことを検出する。電源電圧Ｅが所定の電圧になった時点で、この電源７０で駆動される図示しない集積回路は動作を開始し、電源電圧Ｅがさらに上昇する期間も集積回路は正常に動作を継続する。前記の電源電圧Ｅ（高電位側５２の電圧）の所定の電圧（検出電圧Ｅ１）、例えば３Ｖとしたとき、電源電圧Ｅが上昇し、ＥがＥ１＝３Ｖになったことを検出する場合について説明する。ここでは、（Ｒ２＋Ｒ３＋Ｒ４）：（Ｒ５＋Ｒ６＋Ｒ７）＝１：１とする。この場合、接続点Ｂの電圧（動作電圧Ｖ１）は常に電源電圧Ｅの０．５倍になる。
【０００５】
コンパレータ「＋」には０．５×電源電圧Ｅが入力されるので、前記したように検出電圧Ｅ１を３Ｖとした場合、基準電圧Ｅｏを１．５Ｖに設定する。そうすると、電源電圧ＥがＥ１＝３Ｖになったとき，つまり、動作電圧Ｖ１＝１．５Ｖ（＝Ｅｏ）になったとき、電源電圧検出信号５が反転し、電源電圧ＥがＥ１＝３Ｖに達したことを検出することができる。
【０００６】
また、図８の従来の電圧検出回路５００のコンパレータ５９は、例えば、図９に示す構成をしており、基準電圧回路５８は、例えば、図１０や図１１に示す構成をしている。
【０００７】
尚、前記の図９〜図１１の符号で、５２は電源の高電位側、５６は入力信号、５７は出力信号（電源電圧検出信号となる）、６０は定電流源、６１は基準電圧（前記のＥｏに相当する電圧）、Ｍ１０，Ｍ１１、Ｍ１２，Ｍ１３，Ｍ１４、Ｍ１８，Ｍ１９，Ｍ２０はｐチャネルＭＯＳＦＥＴ，Ｍ１５，Ｍ１６，Ｍ１７，Ｍ２１，Ｍ２２，Ｍ２３はｎチャネルＭＯＳＦＥＴ、Ｔ１，Ｔ２はバイポーラトランジスタ、Ｒ８〜Ｒ１３は抵抗である。
【０００８】
また、前記の図９に示すコンパレータ５９は、例えば、特許文献６に記載されている。また、図１０および図１１に示す基準電圧回路５８は、例えば、特許文献７および特許文献８にそれぞれ記載されている。
【０００９】
また、特許文献１には、電圧検出部がデプレッションＭＯＳＦＥＴで構成され、電圧検出値を決定する素子がインバータで構成される電圧検出回路が記載されている。この電圧検出回路では、両デプレッションＭＯＳＦＥＴのゲートがグランドに接続されている。そのため、電源電圧を１にしたときの両デプレッションＭＯＳＦＥＴが接続する接続点の電圧の比は０．５より大幅に小さくなり、電源電圧が下降する過程で高い電源電圧範囲を検出する電圧検出回路として用いられる。また、この電圧検出回路には電圧検出部とインバータの間に中間回路が設けられている。
【００１０】
また、特許文献２には、電圧検出部がｎ型デプレッションＭＯＳＦＥＴとｎ型エンハンスメントＭＯＳＦＥＴで構成され、電圧検出値を決定する素子がインバータである電圧検出回路が記載されている。
【００１１】
また、特許文献３〜５には、インバータ回路として、抵抗とｎ型エンハンスメントＭＯＳＦＥＴからなるものやｎ型デプレッションＭＯＳＦＥＴとｎ型エンハンスメントＭＯＳＦＥＴからなるものが記載されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特公平７−４３９５２号公報
【特許文献２】特開昭６１−１６５６６４号公報
【特許文献３】特開昭５７−１０１７６７号公報
【特許文献４】特開昭５２−１２３１８３号公報
【特許文献５】特開昭６２−６５３７７号公報
【特許文献６】特許第５０１０５１４号公報  図１０
【特許文献７】特許第３８２６２７９号公報  図９
【特許文献８】特許第４９１９７７６号公報  図５
【発明の概要】
【発明が解決しようとする課題】
【００１３】
図８の従来の電圧検出回路５００において、図９のコンパレータ５９と、図１０または図１１の基準電圧回路５８を用いた場合の回路を構成する部品点数について説明する。
【００１４】
図９のコンパレータ５９の構成素子数は、ＭＯＳの素子数９個と定電流源１個とで合計１０個となる。図１０の基準電圧回路５８の構成素子数は、抵抗の素子数６個、ＭＯＳの素子数６個およびバイポーラトランジスタの素子数２個の合計１４個となる。図１１の基準電圧回路５８の構成素子数はＭＯＳの素子数２個である。
【００１５】
図９のコンパレータ５９と図１０の基準電圧回路５８と電圧検出部５１とで図８の従来の電圧検出回路５００を構成する場合、構成素子数は、電圧検出部５１の抵抗６個（抵抗Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７）、コンパレータ５９の構成素子数１０個および基準電圧回路５８の構成素子数１４個の計２６個である。
【００１６】
図９のコンパレータ５９と図１１の基準電圧回路５８と電圧検出部５１とで図８の従来の電源電圧検出回路５００を構成する場合、構成素子数は、電圧検出部５１の抵抗６個、コンパレータ５９の構成素子数１０個および基準電圧回路５８の構成素子数２個の計１８個である。
【００１７】
このように構成素子数が多いために、電圧検出回路５００の占有面積が大きく、これを搭載すた製品のサイズが大きくなり、また、製造コストが高くなってしまうという問題を生じる。
【００１８】
また、特許文献１では、電源電圧の低下を検出する電圧範囲が高電圧の電圧検出回路であり、上昇を検出する電圧範囲が低電圧の電圧検出回路については記載されていない。また、デプレッションＭＯＳＦＥＴを直接インバータに接続せず、中間回路を設けているため、部品点数が多く、電圧検出回路の占有面積が大きくなり、これを搭載した製品のサイズが大きくなる。その結果、製造コストが増大する。
【００１９】
また、特許文献２では、電圧検出部をデプレッションＭＯＳＦＥＴのみで構成した例は記載されていない。
【００２０】
また、特許文献３〜５では、電圧検出部をゲートがソースに接続した２つのデプレッションＭＯＳＦＥＴのみで構成し、これをインバータに直接接続する電圧検出回路については記載されていない。
【００２１】
この発明の目的は、前記の課題を解決して、占有面積が小さい、製品の縮小化と製造コストの低減を図ることができる電圧検出回路を提供することである。
【課題を解決するための手段】
【００２２】
前記の目的を達成するために、特許請求の範囲の請求項１に記載の発明によれば、２つのデプレッションＭＯＳＦＥＴを直列接続し、電源の高電位側に前記直列接続された前記デプレッションＭＯＳＦＥＴの一方を接続し、前記電源の低電位側に前記デプレッションＭＯＳＦＥＴの他方を接続し、直列接続した接続点の電圧が動作点の電圧となり、該動作点の電圧が入力されるインバータを備える電圧検出回路において、前記電源の電圧が上昇する過程で、前記電源電圧が検出電圧に達したとき、前記動作点の電圧が前記インバータのしきい値電圧に達する構成とする。
【００２３】
また、特許請求の範囲の請求項２に記載の発明によれば、請求項１に記載の発明において、前記２つのデプレッションＭＯＳＦＥＴが同一の特性を有し、前記デプレッションＭＯＳＦＥＴが，前記検出電圧以上でピンチオフすると好ましい。
【００２４】
また、特許請求の範囲の請求項３に記載の発明によれば、請求項１に記載の発明において、前記２つのデプレッションＭＯＳＦＥＴの内、前記電源の高電位側に接続するデプレッションＭＯＳＦＥＴの飽和電流が前記電源の低電位側に接続するデプレッションＭＯＳＦＥＴの飽和電流より大きいとよい。
【００２５】
また、特許請求の範囲の請求項４に記載の発明によれば、請求項３に記載の発明において、前記２つのデプレッションＭＯＳＦＥＴは、前記検出電圧未満でピンチオフすると好ましい。
【００２６】
また、特許請求の範囲の請求項４に記載の発明によれば、請求項１に記載の発明において、前記２つのデプレッションＭＯＳＦＥＴが不飽和特性を有するとよい。
【発明の効果】
【００２７】
この発明によれば、電圧検出回路の占有面積を小さくすることができて、この電圧検出回路を搭載した製品の縮小化と低コスト化を実現することができる。
【図面の簡単な説明】
【００２８】
【図１】この発明に係る第１実施例の電圧検出回路１００の回路図である。
【図２】図１のｎ型デプレッションＭＯＳＦＥＴ（Ｑ１、Ｑ２）で構成した電圧検出部１について説明した図であり、（ａ）は回路図、（ｂ）はｎ型デプレッションＭＯＳＦＥＴ（Ｑ１，Ｑ２）の電流−電圧曲線３１，３２の図（特性図）、（ｃ）は電圧検出部１の接続点Ａの電圧（動作電圧Ｖｏ）を説明する図である。
【図３】図１のインバータ４の各種回路構成図であり、（ａ）は抵抗とｎ型エンハンスメントＭＯＳＦＥＴで構成された図、（ｂ）はｎ型デプレッションＭＯＳＦＥＴとｎ型エンハンスメントＭＯＳＦＥＴで構成された図、（ｃ）はｎ型デプレッションＭＯＳＦＥＴとｎ型エンハンスメントＭＯＳＦＥＴで、ｎ型デプレッションＭＯＳＦＥＴのバックゲートをグランド電位にした図、（ｄ）はｐ型エンハンスメントＭＯＳＦＥＴとｎ型エンハンスメントＭＯＳＦＥＴで構成された図である。
【図４】電圧検出回路１００の動作原理を説明する回路図である。
【図５】電圧検出回路１００の動作原理を説明する動作説明図であり、（ａ）は電流−電圧曲線３２に対する電流−電圧曲線３１の移動と動作電流Ｉｏと動作電圧Ｖｏの軌跡を示す図、（ｂ）は電源電圧検出信号５の反転を示す図である。
【図６】飽和電流の異なるｎ型デプレッションＭＯＳＦＥＴ（Ｑ３，Ｑ４）を用いた場合の動作点Ｑを説明する図である。
【図７】不飽和特性のｎ型デプレッションＭＯＳＦＥＴ（Ｑ５，Ｑ６）を用いた場合の動作点Ｑを説明する図である。
【図８】従来の電圧検出回路５００の回路図である。
【図９】図８の従来の電圧検出回路５００のコンパレータ５９の回路図である。
【図１０】図８の従来の電圧検出回路５００の基準電圧の回路図である。
【図１１】図８の従来の電圧検出回路５００の別の基準電圧の回路図である。
【発明を実施するための形態】
【００２９】
実施の形態を以下の実施例で説明する。
【実施例１】
【００３０】
図１は、この発明に係る第１実施例の電圧検出回路１００の回路図である。この電圧検出回路１００は、電圧検出部１とインバータ４を備える。電圧検出部１は上側のｎ型デプレッションＭＯＳＦＥＴ（Ｑ１）と、Ｑ１に直列接続する下側のｎ型デプレッションＭＯＳＦＥＴ（Ｑ２）と、Ｑ１のドレイン１１に接続する電源２０の高電位側２を備える。Ｑ１のソース１２とＱ２のドレイン１３は接続点Ａを介して接続し、Ｑ２のソース１４はグランド３に接続する。また、Ｑ１，Ｑ２のそれぞれのゲート１５，１６はそれぞれのソース１２，１４に接続する。Ｑ１，Ｑ２の接続点Ａの電圧は電圧検出部１の動作電圧Ｖｏとなり、インバータ４に入力される。また、インバータからは電源電圧検出信号５が出力される。図中の符号でＶｔｈ（ｉｎｖ）はインバータ４のしきい値電圧、Ｅｓｅｎｓは電源２０の検出電圧である。
【００３１】
尚、ｎ型デプレッションＭＯＳＦＥＴ（Ｑ１，Ｑ２）とは、ｎ型チャネルのＭＯＳ構造で、デプレッション型の電界効果トランジスタのことである。
【００３２】
図２は、図１のｎ型デプレッションＭＯＳＦＥＴ（Ｑ１、Ｑ２）で構成した電圧検出部１について説明した図であり、同図（ａ）は回路図、同図（ｂ）はｎ型デプレッションＭＯＳＦＥＴ（Ｑ１）の電流−電圧曲線３１とｎ型デプレッションＭＯＳＦＥＴ（Ｑ２）の電流−電圧曲線３２の図（特性図）、同図（ｃ）は電圧検出部１の接続点Ａの電圧（動作電圧Ｖｏ）を説明する図である。
【００３３】
同図（ａ）において、２つの同一特性のｎ型デプレッションＭＯＳＦＥＴ（Ｑ１，Ｑ２）が直列接続し、上側のｎ型デプレッションＭＯＳＦＥＴ（Ｑ１）のソース１２と下側のｎ型デプレッションＭＯＳＦＥＴ（Ｑ２）のドレイン１３はＡ点で接続する。上下のｎ型デプレッションＭＯＳＦＥＴ（Ｑ1,Ｑ２）のそれぞれのソース１２，１４とそれぞれのゲート１５，１６は接続されている。
【００３４】
同図（ｂ）において、電流−電圧曲線３１，３２はドレイン電圧Ｖｄ１、Ｖｄ２が０ＶからＶ１１、Ｖ２１までは活性領域Ｆ１，Ｆ２であり、ドレイン電圧Ｖｄ１、Ｖｄ２と共にドレイン電流Ｉｄ１、Ｉｄ１が増大する領域である。また、ドレイン電圧Ｖｄ１、Ｖｄ２以上ではドレイン電流Ｉｄ１、Ｉｄ２はほぼ一定になる飽和領域Ｇ１，Ｇ２である。飽和領域Ｇ１，Ｇ２のドレイン電流Ｉｄ１，Ｉｄ２をＩ０１，Ｉ０２とする。活性領域Ｆ１，Ｆ２から飽和領域Ｇ１，Ｇ２に移る点Ｐ１，Ｐ２でＱ１，Ｑ２はピンチオフ状態になる。Ｑ１、Ｑ２のＶ１１、Ｖ２１は、ピンチオフ電圧であり、ここでは、例えば、３Ｖ程度である。Ｆ１，Ｆ２からＧ１，Ｇ２に移行する領域は実素子では点線２１のように曲線になる。ここではＦ１，Ｆ２の直線箇所の延長線とＧ１，Ｇ２の直線箇所の延長線とが交差する点を便宜的にピンチオフ点Ｐ１，Ｐ２として、このＰ１，Ｐ２の電圧をピンチオフ電圧Ｖ１１，Ｖ２１とした。電圧検出回路１００で採用するｎ型デプレッションＭＯＳＦＥＴ（Ｑ１，Ｑ２）の特徴は、ピンチオフ電圧Ｖ１１、Ｖ２１がインバータ４のしきい値電圧Ｖｔｈ（ｉｎｖ）（例えば、１．５Ｖ以上）より高いことである。言い換えれば、ｎ型デプレッションＭＯＳＦＥＴ（Ｑ１，Ｑ２）が検出電圧以上でピンチオフする電圧検出回路となっている。この点が、通常のデプレッションＭＯＳＦＥＴ（ピンチオフ電圧＝１Ｖ程度）と異なる。また、実際の素子では飽和領域Ｇ１，Ｇ２の電流Ｉｏ１，Ｉｏ２は電源電圧Ｅが増加するにつれて多少増大する（例えば、電源電圧Ｅが１０Ｖ程度の上昇で電流Ｉ（＝Ｉｄ２）が２μＡ程度の増大）が、ここでは、一定として扱った。
【００３５】
同図（ｃ）において、横軸は電源電圧Ｅであり、縦軸はＱ１，Ｑ２に流れる電流Ｉ（ドレイン電流Ｉｄ１，Ｉｄ２）である。Ｑ２のドレイン電流Ｉｄ２は、電源電圧Ｅが上昇すると共にＱ２の電流−電圧曲線３２に沿ってドレイン電流Ｉｄ２は増大し、電源電圧ＥがＱ２のピンチオフ電圧Ｖ２１に達するとＱ２のドレイン電流Ｉｄ２は一定になり飽和領域Ｇ２に突入する。
【００３６】
Ｑ１の電流−電圧曲線３１は、Ｑ２の電流−電圧曲線３２と左右逆の曲線になり、電源電圧Ｅが上昇すると共にこの電流−電圧曲線３１自体が右側（電源電圧Ｅが大きくなる方向）に移動する。Ｑ１とＱ２は直列接続しているため、Ｑ１，Ｑ２に流れる電流Ｉ（ドレイン電流Ｉｄ１，Ｉｄ２）は同一になる。つまり、前記のＱ１の電流−電圧曲線３１と、Ｑ２の電流−電圧曲線３２が交わった箇所が電圧検出部１の動作点Ｑとなる。この動作点Ｑも電源電圧Ｅの上昇とともに電流−電圧曲線３２に沿って移動する。この動作点Ｑでの電圧が動作電圧Ｖｏであり、電流が動作電流Ｉｏである。両者の電流−電圧曲線３１，３２が同一である場合、活性領域Ｆ１の範囲で電源電圧ＥをＥ１としたとき動作電圧Ｖｏは０．５Ｅ１となる。
【００３７】
図３は、図１のインバータ４の各種回路構成図であり、同図（ａ）は抵抗Ｒ１とｎ型エンハンスメントＭＯＳＦＥＴ（Ｍ３）で構成された図、同図（ｂ）はｎ型デプレッションＭＯＳＦＥＴ（Ｍ４）とｎ型エンハンスメントＭＯＳＦＥＴ（Ｍ５）で構成された図、同図（ｃ）はｎ型デプレッションＭＯＳＦＥＴ（Ｍ６）とｎ型エンハンスメントＭＯＳＦＥＴ（Ｍ７）で、ｎ型デプレッションＭＯＳＦＥＴ（Ｍ６）のバックゲートをグランド電位にした図、同図（ｄ）はｐ型エンハンスメントＭＯＳＦＥＴ（Ｍ８）とｎ型エンハンスメントＭＯＳＦＥＴ（Ｍ９）で構成された図である。
【００３８】
同図（ａ）に示すインバータは、図１の電源２０とは異なる電源の高電位側２ａと抵抗Ｒ１が接続され、抵抗Ｒ１とＭ３のドレインが接続され、そのドレイン電位がインバータの出力信号７（図１の電源電圧検出信号５）となる。
【００３９】
Ｍ３のソースとバックゲートはグランドに接続され、Ｍ３のゲートがインバータの入力となり、入力信号６が入力される。この入力信号６は電圧検出部１の接続点Ａの電圧（図１の動作電圧Ｖｏ）である。
【００４０】
同図（ｂ）に示すインバータは、図１の電源２０とは異なる電源の高電位側２ａとＭ４のドレインが接続され、Ｍ４のソースおよびバックゲートとＭ５のドレインが接続され、Ｍ５のドレイン電位がインバータの出力信号７（図１の電源電圧検出信号５）となる。Ｍ５のソースとバックゲートはグランドに接続され、Ｍ５のゲートがインバータの入力となり、入力信号６が入力される。この入力信号６は電圧検出部１の接続点Ａの電圧（図１の動作電圧Ｖｏ）である。
【００４１】
同図（ｃ）に示すインバータにおいて、図１の電源２０とは異なる電源の高電位側２ａとＭ６のドレインが接続され、Ｍ６のソースとＭ７のドレインが接続され、Ｑ７のドレイン電位がインバータの出力信号７（図１の電源電圧検出信号５）となる。Ｍ６のバックゲートおよびＭ７のソースとバックゲートはグランドに接続され、Ｍ７のゲートがインバータの入力となり、入力信号６が入力される。この入力信号６は電圧検出部１の接続点Ａの電圧（図１の動作電圧Ｖｏ）である。
【００４２】
同図（ｄ）に示すインバータは、図１の電源２０とは異なる電源の高電位側２とＭ８のソースとバックゲートが接続され、Ｍ８のドレインとＭ９のドレインが接続され、Ｍ９のドレイン電位がインバータの出力信号７（図１の電源電圧検出信号５）となる。Ｍ９のソースとバックゲートはグランドに接続され、Ｍ９のゲートがインバータの入力となり、入力信号６が入力される。この入力信号６は電圧検出部１の接続点Ａの電圧（図１の動作電圧Ｖｏ）である。
【００４３】
尚、図中の符号で、Ｍ３、Ｍ５，Ｍ７，Ｍ８，Ｍ９はｎ型エンハンスメントＭＯＳＦＥＴ、Ｍ４、Ｍ６はｎ型デプレッションＭＯＳＦＥＴである。
【００４４】
また、前記のいずれのインバータ４も入力信号６が入力されると出力信号７（電源電圧検出信号）は反転する。
【００４５】
図４および図５は、電圧検出回路１００の動作原理を説明する図であり、図４は図２（ａ）と同じ図、図５（ａ）は電流−電圧曲線３２に対する電流−電圧曲線３１の移動と動作電流Ｉｏと動作電圧Ｖｏの軌跡を示す図、図５（ｂ）は電源電圧検出信号５の反転を示す図である。
【００４６】
電源電圧Ｅが低い領域では、Ｑ１、Ｑ２は活性領域Ｆ１，Ｆ２にあり、ドレイン電流Ｉｄ１，Ｉｄ２の変化に対して動作電圧Ｖｏの変化は小さい。しかし、電源電圧Ｅが増大して、Ｑ１，Ｑ２がピンチオフ電圧Ｖ１１，Ｖ２１に達すると、動作電流Ｉｏは一定になり変化はない。つまり、動作電流Ｉｏの変化に対して動作電圧Ｖｏの変化は無限大となる。
【００４７】
しかし、実際の素子では、Ｇ１，Ｇ２のＩｏ１，Ｉｏ２は電源電圧Ｅに対して微小増大するために、動作電流Ｉｏの変化に対して動作電圧Ｖｏの変化は極めて大きくなる。そのため、Ｉｏ１，Ｉｏ２にばらつきがあると、Ｖｏは大きくばらつくことになる。
【００４８】
つぎに、電源２０の検出電圧Ｅｓｅｎｓを３Ｖに設定し、インバータ４のしきい値電圧Ｖｔｈ（ｉｎｖ）を１．５Ｖ（０．５×Ｅｓｅｎｓ）に設定した電圧検出回路１００について説明する。但し、Ｑ１とＱ２は同一構造とする。また、検出電圧Ｅｓｅｎｓに対するインバータ４のしきい値電圧Ｖｔｈ（ｉｎｖ）の比をＳとすると、ここではＳ＝０．５に設定する。
【００４９】
電源電圧Ｅが上昇過程にある場合、動作電圧Ｖｏは電源電圧Ｅ×０．５であるので、電源電圧Ｅが検出電圧Ｅｓｅｎｓである３Ｖに達したときに、動作電圧Ｖｏは１．５Ｖになる。インバータ４のしきい値電圧Ｖｔｈ（ｉｎｖ）を１．５Ｖに設定しているので、ＶｏがＶｔｈ（ｉｎｖ）に達した時点で、インバータ４は反転する。つまり、電源電圧検出信号５は反転する。そのため、低電圧領域での電源電圧Ｅを確実に検出することができる。
【００５０】
このように、ピンチオフ電圧Ｖ１１，Ｖ２１（３Ｖ程度）の高いｎ型デプレッションＭＯＳＦＥＴ（Ｑ１,Ｑ２）を電圧検出部１に用いることで、インバータ４を確実に反転させることができる。また、ピンチオフ電圧Ｖ１１，Ｖ２１を高くすることで、活性領域Ｆ１，Ｆ２の範囲が広がり、動作電流Ｉｏを小さくできる。その結果、電源電圧Ｅに対するＱ１、Ｑ２のドレイン電流Ｉｄ１、Ｉｄ２の傾きが小さい領域にインバータのしきい値電圧Ｖｔｈ（ｉｎｖ）を設定できるため、動作電圧Ｖｏがしきい値電圧Ｖｔｈ（ｉｎｖ）を超える時点の動作電圧Ｖｏのばらつきが小さくなる。動作電圧Ｖｏのばらつきが小さくなることで、検出電圧Ｅｓｅｎｓのばらつきが小さく抑えられる。。
【００５１】
前記説明ではピンチオフ電圧Ｖ１１，Ｖ２１が３Ｖのｎ型デプレッションＭＯＳＦＥＴを用いたが、インバータ４のしきい値電圧Ｖｔｈ（ｉｎｖ）により、ピンチオフ電圧Ｖ１１，Ｖ２１を所定の電圧に設定するとよい。目安としては、インバータ４のしきい値電圧の２倍以上で大きいほど好ましい。２倍未満では、動作電圧Ｖｏが飽和領域Ｇ１，Ｇ２に近づきＶｏのばらつきが大きくなる。
【００５２】
また、検出電圧Ｅｓｅｎｓに対してインバータのしきい値電圧Ｖｔｈ（ｉｎｖ）の比Ｓがα（＞０．５）の場合は、インバータのしきい値電圧Ｖｔｈ（ｉｎｖ）はＱ２の飽和領域Ｇ２に位置させる。そのため、Ｑ１，Ｑ２の飽和電流Ｉｏ１、Ｉｏ２にばらつきがあると、Ｉｏ１＜Ｉｏ２になる場合が生じる。そうすると、動作電圧ＶｏはＱ２の活性領域Ｆ２に位置ししきい値電圧Ｖｔｈ（ｉｎｖ）を超えることが出来なくなり、インバータ４は反転できない。
【００５３】
また、検出電圧Ｅｓｅｎｓ＝Ｖｔｈ（ｉｎｖ）／αであるので、αが１に近づくと、検出電圧Ｅｓｅｎｓは低くなる。例えば、検出電圧Ｅｓｅｎｓを３Ｖ未満になると、電源２０の電源電圧が３Ｖ未満となり、集積回路を安定して動作させることが困難になる。そのため、検出電圧Ｅｓｅｎｓは３Ｖ以上が好ましく、Ｑ１，Ｑ２のピンチオフ電圧Ｖ１１，Ｖ２１は３Ｖ以上なるように設定するとよい。
【００５４】
従来の電圧検出回路５００の素子数が、少なくとも１８個必要であったのに対し、本発明によれば、ｎ型デプレッションＭＯＳＦＥＴ（Ｑ１，Ｑ２）の素子数２個＋インバータ４の素子数２個＝４個で実現することが可能で、電圧検出回路１００の占有面積を大幅に縮小できる（例えば、1／１０程度）。その結果、この電圧検出回路１００を備える製品の小型化および低コスト化を実現することができる。また、電圧検出部１における電源電圧Ｅとグランド３間のリーク電流（Ｅ＝１３Ｖ程度の電源電圧で流れる電流Ｉ）を減らす場合、前記したように、従来の電圧検出回路５００では抵抗素子数を増やすことが必要になる。その結果、製品のサイズが大きくなってしまい、高コスト化に繋がる。
【００５５】
これに対し、本発明におけるｎ型デプレッションＭＯＳＦＥＴ（Ｑ１，Ｑ２）の特性は、図２（ｂ）に示すように、ピンチオフ電圧Ｖ１１，Ｖ２１以上で定電流特性を示すので、予めゲート幅Ｗとゲート長Ｌを所望のリーク電流値に相当するサイズに設定しておけば、素子数を増やすことなく、リーク電流を抑制できる。
【００５６】
つぎに、前記したｎ型デプレッションＭＯＳＦＥＴ（Ｑ１，Ｑ２）の他に、以下に説明するｎ型デプレッションＭＯＳＦＥＴ（Ｑ３〜Ｑ６）を用いた場合について説明する。
【００５７】
図６は、飽和電流の異なるｎ型デプレッションＭＯＳＦＥＴ（Ｑ３，Ｑ４）を用いた場合の動作点Ｑを説明する図である。この場合、飽和電流Ｉｏ３が大きい素子をＱ３として用い、飽和電流Ｉｏ４が小さい方の素子をＱ４として用いる。このようにすると、動作電圧Ｖｏは飽和領域においても確実に存在するため、インバータ４を反転し検出電圧を検出することができる。よって、この場合、検出電圧Ｅｓｅｎｓが３．０Ｖであっても、Ｑ３，Ｑ４のピンチオフ電圧Ｖ３１，Ｖ４１を３．０以上とする必要はなく、１Ｖ程度であっても構わない。２つのデプレッションＭＯＳＦＥＴは、検出電圧未満でピンチオフしてもよい尚、飽和電流Ｉｏ３，Ｉｏ４はＱ３，Ｑ４のゲート長さ、ゲート幅、チャネル部の不純物濃度に依存するため、例えば、飽和電流Ｉｏ３の大きな方の素子Ｑ３のゲート幅を長くする。またはゲート長を短くする。もしくは不純物濃度を高くするなどの方策がある。
【００５８】
Ｑ３，Ｑ４の飽和電流Ｉｏ３，Ｉｏ４のばらつきを考慮して、Ｑ３，Ｑ４の飽和電流Ｉｏ３，Ｉｏ４が重ならないようにＱ３の飽和電流Ｉｏ３の最小値をＱ４の飽和電流Ｉｏ４の最大値より大きく、例えば、２μＡ程度にする。
【００５９】
また、電源電圧Ｅと動作電圧Ｖｏの比は電源電圧Ｅに依存し、活性領域Ｆ１、Ｆ２のドレイン電圧Ｖｄ３，Ｖｄ４に対するドレイン電流Ｉｄ３，Ｉｄ４の傾きがほぼ等しいとき、電源電圧ＥがＶ４１より小さい領域（活性領域Ｆ４）では電源電圧Ｅと動作電圧Ｖｏの比はほぼ０．５付近である。しかし、電源電圧Ｅが高くなると、動作点Ｑが飽和領域Ｇ４に突入して、その比は、０．５より大きくる。
【００６０】
Ｑ１，Ｑ２のピンチオフ電圧Ｖ３１，Ｖ４１≧１．５Ｖに設定すると、電源電圧Ｅが３Ｖ以上で、動作電圧Ｖｏは飽和領域Ｇ４に到達する前にインバータ４のしきい値電Ｖｔｈ（ｉｎｖ）（１．５Ｖ）に到達する。このため、動作電圧Ｖｏはインバータ４のしきい値電圧Ｖｔｈ（ｉｎｖ）を確実に到達し、インバータ４は確実に反転することができる。
【００６１】
図７は、不飽和特性のｎ型デプレッションＭＯＳＦＥＴ（Ｑ５，Ｑ６）を用いた場合の動作点Ｑを説明する図である。不飽和特性とは飽和領域に相当する電流が一定にならずに電圧と共に増大する特性のことをいう。不飽和特性とは、ここでは、Ｑ５、Ｑ６のドレイン電圧が１０Ｖ程度の上昇したときに、Ｑ５，Ｑ６のドレイン電流が５μＡ以上上昇する場合をいう。Ｑ５，Ｑ６の電流−電圧曲線が同一とした場合、Ｉｄ６の上昇する割合とＩｄ５の下降する割合は等しくなる。この場合は、前記の比Ｓは、常時、０．５になる。
【００６２】
この場合も、インバータ４のしきい値電圧Ｖｔｈ（ｉｎｖ）を動作電圧Ｖｏが確実に通過するため、インバータ４を確実に反転させることができる。
【００６３】
また、この場合はＱ５，Ｑ６に飽和領域がなないため、電源電圧Ｅに対してＱ５，Ｑ６のドレイン電流Ｉｄ５，Ｉｄ６が増加するため、Ｑ１，Ｑ２のように飽和領域がある場合に比べて、電源電圧Ｅが高い範囲でも電源電圧Ｅの変化に対して動作電圧Ｖｏの変化は小さく抑制できる。
【００６４】
また、Ｑ５，Ｑ６を同一構造にした場合、電源電圧Ｅと動作電圧Ｖｏの比は図１の場合と同様に０．５となり、比は電源電圧Ｅに依存せずに一定になる。
【００６５】
前記の例では、電圧検出部１を構成する素子をｎ型デプレッションＭＯＳＦＥＴとしたが、ｐ型デプレッションＭＯＳＦＥＴにしても構わない。
【００６６】
この発明では、ｎ型デプレッションＭＯＳＦＥＴ（Ｑ１〜Ｑ６）を用いた電圧検出部１とこれに直接接続するインバータ４で電圧検出回路１００を構成しているため、部品点数が少なく、電圧検出回路１００の占有面積を小さくできる。そのため、この電圧検出回路１００を搭載した製品の縮小化と製造コストの低減を図ることができる。
【符号の説明】
【００６７】
１    電圧検出部
２、２ａ  電源の高電位側
３    グランド
４    インバータ
５    電源電圧検出信号
６    入力信号
７    出力信号（電源電圧検出信号５）
１１、１３    ドレイン
１２，１４    ソース
１５，１６    ゲート
２０    電源
２１    点線
３１，３２  電流−電圧曲線
Ｖ１１，Ｖ２１，Ｖ３１，Ｖ４１，Ｖ５１，Ｖ６１  ピンチオフ電圧
Ｑ    動作点
Ａ    接続点
Ｆ１，Ｆ２  活性領域
Ｇ１，Ｇ２  飽和領域
Ｐ１，Ｐ２  ピンチオフ点
Ｖｔｈ（ｉｎｖ）  インバータのしきい値電圧
Ｅ    電源電圧
Ｖｏ  動作電圧
Ｉｏ  動作電流
Ｅｓｅｎｓ  検出電圧
Ｐ１、Ｐ２  ピンチオフ点
Ｉ    電流
Ｉｄ１，Ｉｄ２，Ｉｄ５，Ｉｄ６  ドレイン電流
Ｖｄ１，Ｖｄ２  ドレイン電圧
Ｍ３、Ｍ５，Ｍ７，Ｍ８，Ｍ９  ｎ型エンハンスメントＭＯＳＦＥＴ
Ｍ４、Ｍ６  ｎ型デプレッションＭＯＳＦＥＴ
Ｍ８    ｐチャネルＭＯＳＦＥＴ
Ｒ１    抵抗                                                                                
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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