(57)【要約】【課題】ゲート絶縁膜の絶縁耐圧劣化を抑制する不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】一対の選択ゲートトランジスタと、この一対の選択ゲートトランジスタ間に直列接続されて配置される複数のメモリセルトランジスタを有する。メモリセルトランジスタは、第１の絶縁膜、第１の電荷蓄積層、第１の電極間絶縁膜、第２の電荷蓄積層、第２の電極間絶縁膜、及び制御電極を積層して備え、選択ゲートトランジスタは、第２の絶縁膜と、第１の電極層と、第３の電極間絶縁膜と、第２の電極層と、第４の電極間絶縁膜と、第３の電極層を積層して備える。選択ゲートトランジスタは、第２の電極層と第４の電極間絶縁膜が除去された領域を有し、当該領域において、第３の電極間絶縁膜と、第５の電極間絶縁膜とを積層して備える。第３の電極間絶縁膜と第５の電極間絶縁膜との積層膜厚は、第１の電極間絶縁膜の膜厚より厚い。【選択図】図３
2015041670.tif 000002
【特許請求の範囲】
【請求項１】
一対の選択ゲートトランジスタと、
前記一対の選択ゲートトランジスタ間に直列接続されて配置される複数のメモリセルトランジスタを有し、
前記メモリセルトランジスタは、第１の絶縁膜と、前記第１の絶縁膜の上部に配置された第１の電荷蓄積層と、前記第１の電荷蓄積層の上部に配置された第１の電極間絶縁膜と、前記第１の電極間絶縁膜の上部に配置された第２の電荷蓄積層と、前記第２の電荷蓄積層の上部に配置された第２の電極間絶縁膜と、前記第２の電極間絶縁膜の上部に配置された制御電極とを積層して備え、
前記選択ゲートトランジスタは、第２の絶縁膜と、前記第２の絶縁膜の上部に配置された第１の電極層と、前記第１の電極層の上部に配置された第３の電極間絶縁膜と、前記第３の電極間絶縁膜の上部に配置された第２の電極層と、前記第２の電極層の上部に配置された第４の電極間絶縁膜と、前記第４の電極間絶縁膜の上部に配置された第３の電極層を積層して備えており、前記選択ゲートトランジスタは前記第２の電極層と前記第４の電極間絶縁膜が除去された領域を有し、当該領域においては、前記第３の電極間絶縁膜と、第５の電極間絶縁膜とが積層して備えられている
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記領域における前記第３の電極間絶縁膜と前記第５の電極間絶縁膜との積層膜厚は、前記第１の電極間絶縁膜の膜厚より厚いことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
一対の選択ゲートトランジスタと、
前記一対の選択ゲートトランジスタに挟まれて配置される複数のメモリセルトランジスタを有する不揮発性半導体記憶装置を製造する方法であって、
前記選択ゲートトランジスタは、
半導体基板上に、第１の絶縁膜と、前記第１の絶縁膜の上部に第１の電極層と、前記第１の電極層上に第１の電極間絶縁膜と、前記第１の電極間絶縁膜の上部に第２の電極層と、前記第２の電極層の上部に第２の電極間絶縁膜と、を形成する工程と、
前記選択ゲートの一部領域において、前記第２の電極層と前記第２の電極間絶縁膜を選択的に除去する工程と、
前記第２の電極間絶縁膜の上部、及び前記第２の電極層と前記第２の電極間絶縁膜が選択的に除去された前記第１の電極間絶縁膜の上部に第３の電極間絶縁膜を形成する工程と、
前記第３の電極間絶縁膜の上部に第３の電極層を形成する工程と、
を少なくとも有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項４】
前記第３の電極間絶縁膜を形成する工程において、成膜中に前記第３の電極間絶縁膜に電荷をトラップさせることを特徴とする請求項３に記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記第３の電極間絶縁膜を形成する工程の後に、イオン注入法を用いて酸素又は窒素を注入することにより前記第３の電極間絶縁膜に電荷をトラップさせる工程を有することを特徴とする請求項３に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置において、下部フローティングゲート電極と上部フローティングゲート電極と、その間を絶縁する電極間絶縁膜を備えた構造が提案されている。また、下部フローティングゲート電極を薄く形成する構成が提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−６９８９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
書込み／読み出しを行うメモリセルユニットを選択する選択ゲートトランジスタの形成工程において、電極間絶縁膜がダメージを受けることによってゲート絶縁膜がエッチングされ、絶縁耐圧が劣化する場合がある。
そこで、ゲート絶縁膜の絶縁耐圧劣化を抑制する不揮発性半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本実施形態の不揮発性半導体記憶装置は、一対の選択ゲートトランジスタと、この一対の選択ゲートトランジスタ間に直列接続されて配置される複数のメモリセルトランジスタを有する。メモリセルトランジスタは、第１の絶縁膜と、前記第１の絶縁膜の上部に配置された第１の電荷蓄積層と、前記第１の電荷蓄積層の上部に配置された第１の電極間絶縁膜と、前記第１の電極間絶縁膜の上部に配置された第２の電荷蓄積層と、前記第２の電荷蓄積層の上部に配置された第２の電極間絶縁膜と、前記第２の電極間絶縁膜の上部に配置された制御電極を積層して備える。選択ゲートトランジスタは、第２の絶縁膜と、前記第２の絶縁膜の上部に配置された第１の電極層と、前記第１の電極層の上部に配置された第３の電極間絶縁膜と、前記第３の電極間絶縁膜の上部に配置された第２の電極層と、前記第２の電極層の上部に配置された第４の電極間絶縁膜と、前記第４の電極間絶縁膜の上部に配置された第３の電極層を積層して備えている。選択ゲートトランジスタは第２の電極層と第４の電極間絶縁膜が除去された領域を有している。当該領域においては、第３の電極間絶縁膜と、第５の電極間絶縁膜とが積層して備えられている。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態におけるＮＡＮＤ型フラッシュメモリ装置の電気的構成を概略的に示す図の一例である。
【図２】メモリセル領域の一部のレイアウトパターンを模式的に示す平面図の一例である。
【図３】第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の構造及び製造工程を模式的に示す縦断面図の一例であり、図２の３−３線に沿う部分の断面構造を模式的に示す図の一例である。
【図４】第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す縦断面図の一例である。
【図５】第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す縦断面図の一例である。
【図６】第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す縦断面図の一例である。
【図７】第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す縦断面図の一例である。
【図８】第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す縦断面図の一例である。
【図９】第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す縦断面図の一例である。
【図１０】第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す縦断面図の一例である。
【図１１】第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す縦断面図の一例である。
【図１２】第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す縦断面図の一例である。
【図１３】第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す縦断面図の一例である。
【発明を実施するための形態】
【０００７】
（第１の実施形態）
以下、第１の実施形態に係る半導体装置として、ＮＡＮＤ型のフラッシュメモリ装置に適用したものを図１〜図１３を参照して説明する。なお、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは必ずしも一致しない。また、上下左右の方向についても、後述する半導体基板における回路形成面側を上とした場合の相対的な方向を示し、必ずしも重力加速度方向を基準としたものとは一致しない。なお、以下の説明において、説明の便宜上、ＸＹＺ直交座標系を使用する。この座標系においては、半導体基板１０の表面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向とする。
【０００８】
図１は、ＮＡＮＤ型フラッシュメモリ装置の電気的構成を概略的に示すブロック図の一例である。図１に示すように、ＮＡＮＤ型フラッシュメモリ装置１は、多数のメモリセルをマトリクス状に配設したメモリセルアレイＡｒを有する。
【０００９】
メモリセル領域Ｍ内のメモリセルアレイＡｒには、ユニットメモリセルＵＣが複数配設されている。ユニットメモリセルＵＣには、ビット線ＢＬ０〜ＢＬｎ−１との接続側に選択ゲートトランジスタＳＴＤが、ソース線ＳＬ側に選択ゲートトランジスタＳＴＳが設けられている。これら選択ゲートトランジスタＳＴＤ−ＳＴＳ間にｍ個（ｍ＝２ｋ、例えばｍ＝３２）のメモリセルトランジスタＭＴ０〜ＭＴｍ−１が直列接続されている。
【００１０】
複数のユニットメモリセルＵＣはメモリセルブロックを構成し、複数のメモリセルブロックはメモリセルアレイＡｒを構成する。すなわち、１つのブロックは、ユニットメモリセルＵＣを行方向（図１中Ｘ方向）にｎ列並列に配列したものである。メモリセルアレイＡｒは、ブロックを列方向（図１中Ｙ方向）に複数配列したものである。尚、説明を簡略化するため図１には１つのブロックを示している。
【００１１】
制御線ＳＧＤは、選択ゲートトランジスタＳＴＤのゲートに接続されている。ワード線ＷＬｍ−１は、ビット線ＢＬ０〜ＢＬｎ−１に接続されるｍ番目のメモリセルトランジスタＭＴｍ−１の制御ゲートに接続されている。ワード線ＷＬ２は、ビット線ＢＬ０〜ＢＬｎ−１に接続される３番目のメモリセルトランジスタＭＴ２の制御ゲートに接続されている。ワード線ＷＬ１は、ビット線ＢＬ０〜ＢＬｎ−１に接続される２番目のメモリセルトランジスタＭＴ１の制御ゲートに接続されている。ワード線ＷＬ０は、ビット線ＢＬ０〜ＢＬｎ−１に接続される１番目のメモリセルトランジスタＭＴ０の制御ゲートに接続されている。制御線ＳＧＳは、ソース線ＳＬに接続される選択ゲートトランジスタＳＴＳのゲートに接続されている。制御線ＳＧＤ、ワード線ＷＬ０〜ＷＬｍ−１、制御線ＳＧＳ及びソース線ＳＬは、ビット線ＢＬ０〜ＢＬｎ−１とそれぞれ交差している。ビット線ＢＬ０〜ＢＬｎ−１は、センスアンプ（図示せず）に接続されている。
【００１２】
行方向に配列された複数のユニットメモリセルＵＣの選択ゲートトランジスタＳＴＤは、そのゲート電極が制御線ＳＧＤによって電気的に接続されている。同じく行方向に配列された複数のユニットメモリセルＵＣの選択ゲートトランジスタＳＴＳは、そのゲート電極が制御線ＳＧＳによって電気的に接続されている。選択ゲートトランジスタＳＴＳのソースは、ソース線ＳＬに共通接続されている。行方向に配列された複数のユニットメモリセルＵＣのメモリセルトランジスタＭＴ０〜ＭＴｍ−１は、それぞれ、そのゲート電極がワード線ＷＬ０〜ＷＬｍ−１によって電気的に接続されている。
【００１３】
図２は、メモリセル領域Ｍの一部のレイアウトパターンを模式的に示した平面図の一例である。なお、以下、個々のビット線ＢＬ０〜ＢＬｎ−１をビット線ＢＬと、ワード線ＷＬ０〜ＷＬｍ−１をワード線ＷＬと、メモリセルトランジスタＭＴ０〜ＭＴｍ−１をメモリセルトランジスタＭＴと称する。
【００１４】
図２において、ソース線ＳＬ、制御線ＳＧＳ、ワード線ＷＬ、及び制御線ＳＧＤが、Ｙ方向に互いに離間され、Ｘ方向に延伸して並列配置されている。ビット線ＢＬはＸ方向に互いに所定の間隔で離間され、Ｙ方向に延伸して並列配置されている。
【００１５】
素子分離領域Ｓｂは、図中Ｙ方向に延伸して形成されている。素子分離領域Ｓｂは、トレンチ内に絶縁膜を埋め込まれて形成されるＳＴＩ（shallow trench isolation）構造を有している。この素子分離領域ＳｂはＸ方向に所定間隔で複数形成されている。素子分離領域Ｓｂにより、半導体基板１０の表層部に、Ｙ方向に沿って延伸形成された複数の素子領域Ｓａが、Ｘ方向に分離して形成される。すなわち、素子領域Ｓａ間には素子分離領域Ｓｂが設けられており、半導体基板は素子分離領域Ｓｂによって複数の素子領域Ｓａに分離されている。
【００１６】
ワード線ＷＬは、素子領域Ｓａと直交する方向（図２中Ｘ方向）に沿って延伸形成されている。ワード線ＷＬは、図中Ｙ方向に所定間隔で複数本形成されている。ワード線ＷＬと素子領域Ｓａの交点部分にはメモリセルトランジスタＭＴが配置されている。Ｙ方向に隣接した複数のメモリセルトランジスタＭＴはＮＡＮＤ列（メモリセルストリング）の一部となる。
【００１７】
制御線ＳＧＳ、ＳＧＤには開口部１００が設けられており、開口部１００において第１電極層２０ｂと第３電極層２８ｂが電気的に接続されている（図３参照）。制御線ＳＧＳ、ＳＧＤと素子領域Ｓａの交点部分には選択ゲートトランジスタＳＴＳ、ＳＴＤが配置されている。選択ゲートトランジスタＳＴＳ、ＳＴＤは、ＮＡＮＤ列の端部のメモリセルトランジスタＭＴのＹ方向両外側に隣接して設けられる。
【００１８】
ソース線ＳＬ側の選択ゲートトランジスタＳＴＳはＸ方向に複数設けられており、複数の選択ゲートトランジスタＳＴＳのゲート電極は制御線ＳＧＳにより電気的に接続されている。選択ゲートトランジスタＳＴＳのゲート電極ＳＧは制御線ＳＧＳと素子領域Ｓａが交差する部分に形成されている。ソース線コンタクトＳＬＣは、ソース線ＳＬとビット線ＢＬの交差部分に設けられる。
【００１９】
選択ゲートトランジスタＳＴＤは、図中Ｘ方向に複数設けられており、選択ゲートトランジスタＳＴＤのゲート電極ＳＧは制御線ＳＧＤによって電気的に接続されている。選択ゲートトランジスタＳＴＤは制御線ＳＧＤと素子領域Ｓａが交差する部分に形成されている。ビット線コンタクトＢＬＣは、隣接する選択ゲートトランジスタＳＴＤ間の、それぞれの素子領域Ｓａ上に形成されている。
以上が、第１の実施形態が適用されるＮＡＮＤ型フラッシュメモリ装置の基本的な構成である。
【００２０】
次に、図３〜図１３を参照して、第１の実施形態におけるＮＡＮＤ型フラッシュメモリ装置１の具体的な構成について説明する。
【００２１】
図３は選択ゲートトランジスタＳＴＤ及びメモリセルトランジスタＭＴの断面構造を模式的に示す縦断面図の一例であり、図２の３−３線における断面構造を模式的に示す図の一例である。なお、選択ゲートトランジスタＳＴＳの断面構造も選択ゲートトランジスタＳＴＤの断面構造とほぼ同じである。
【００２２】
図３において、半導体基板１０上に、複数のメモリセルトランジスタＭＴを構成するメモリセルゲート電極ＭＧが設けられている。半導体基板１０としては、例えば導電型がｐ型のシリコン基板を用いることができる。ｐウェルを形成したシリコン基板を用いても良い。半導体基板１０上にはゲート絶縁膜１２が形成されている。ゲート絶縁膜１２としては、例えば熱酸化により形成したシリコン酸化膜を用いることができる。シリコン酸化膜に代えて、シリコン酸窒化膜を用いても良い。ゲート絶縁膜１２はＦＮ（Fowler-Nordheim）トンネル膜として用いられる。
【００２３】
メモリセルゲート電極ＭＧは、ゲート絶縁膜１２上に、下部フローティングゲート電極２０ａ、第１電極間絶縁膜２２ａ、上部フローティングゲート電極２４ａ、第２電極間絶縁膜２６ａ、コントロールゲート電極２８ａ及び第４絶縁膜４０を積層して有している。下部フローティングゲート電極２０ａは、例えば不純物が導入されたポリシリコン膜により形成されている。不純物としては例えばボロン（Ｂ）等を用いることができ、ｐ型ポリシリコンとなっている。下部フローティングゲート電極２０ａは、ゲート絶縁膜１２を通過して注入された電荷を保持（蓄積）することができる。すなわち、下部フローティングゲート電極２０ａは電荷蓄積層として機能する。下部フローティングゲート電極２０ａはその膜厚がおよそ５ｎｍ程度と薄く形成されている。第１電極間絶縁膜２２ａは、例えばシリコン窒化膜により形成されている。
【００２４】
上部フローティングゲート電極２４ａは例えばタングステンシリサイド（ＷＳｉ）膜により形成されている。また、タングステンシリサイド膜に代えて、窒化タンタル（ＴａＮ）、ルテニウム（Ｒｕ）膜、又は不純物として例えばボロンが導入されたポリシリコン膜等により形成してもよい。
【００２５】
ゲート絶縁膜１２、下部フローティングゲート電極２０ａ及び第１電極間絶縁膜２２ａの積層膜は、また、全体として一つのトンネル膜として機能する。半導体基板１０から注入された電荷は、ゲート絶縁膜１２、下部フローティングゲート電極２０ａ、第１電極間絶縁膜２２ａを通過して上部フローティングゲート電極２４ａにも書き込まれることができる。上部フローティングゲート電極２４ａは書き込まれた電荷を保持（蓄積）する。すなわち、上部フローティングゲート電極２４ａは電荷蓄積層として機能する。第１電極間絶縁膜２２ａによって、上部フローティングゲート電極２４ａに書き込まれた電荷の保持特性が向上している。
【００２６】
第２電極間絶縁膜２６ａは、例えばシリコン含有ハフニウムオキサイド膜（ＨｆＳｉＯ）、シリコン酸化膜（ＳｉＯ２）、アルミナ（Ａｌ２Ｏ３）、シリコン酸窒化膜（ＳｉＯＮ）、及びシリコン窒化膜（ＳｉＮ）等による積層膜により形成されている。第２電極間絶縁膜２６ａは、上部フローティングゲート電極２４ａに蓄積された電荷の、コントロールゲート電極２８ａへの抜けを抑制する機能を有する。
【００２７】
コントロールゲート電極２８ａは金属膜により形成されており、例えば窒化タングステン（ＷＮ）とタングステン（Ｗ）の積層膜により形成されている。コントロールゲート電極２８ａの上部には第４絶縁膜４０が形成されている。第４絶縁膜４０は例えばシリコン窒化膜により形成されている。
【００２８】
メモリセルゲート電極ＭＧと、その両側の半導体基板１０に設けられた第１ソースドレイン領域１４は、メモリセルトランジスタＭＴを構成している。
選択ゲートトランジスタＳＴＤの選択ゲート電極ＳＧは、ゲート絶縁膜１２上に、第１電極層２０ｂ、第３電極間絶縁膜２２ｂ、第２電極層２４ｂ、第４電極間絶縁膜２６ｂ、第５電極間絶縁膜３０、第３電極層２８ｂ、及び第４絶縁膜４０を積層して有している。第１電極層２０ｂは、例えば不純物が導入されたポリシリコン膜により形成されている。不純物としては例えばボロン（Ｂ）等を用いることができ、ｐ型ポリシリコンとなっている。第３電極間絶縁膜２２ｂは、例えばシリコン窒化膜により形成されている。
【００２９】
第２電極層２４ｂは例えばタングステンシリサイド（ＷＳｉ）膜、窒化タンタル（ＴａＮ）、ルテニウム（Ｒｕ）、又は不純物として例えばボロンが導入されたポリシリコン等により形成されている。第４電極間絶縁膜２６ｂは、例えばシリコン含有ハフニウムオキサイド膜（ＨｆＳｉＯ）、シリコン酸化膜（ＳｉＯ２）、アルミナ（Ａｌ２Ｏ３）、シリコン酸窒化膜（ＳｉＯＮ）、及びシリコン窒化膜（ＳｉＮ）等による積層膜により形成されている。第５電極間絶縁膜３０は、例えばシリコン窒化膜により形成されている。
【００３０】
第３電極層２８ｂは金属膜により形成されており、例えば窒化タングステン（ＷＮ）とタングステン（Ｗ）の積層膜により形成されている。第３電極層２８ｂの上部には第４絶縁膜４０が形成されている。第４絶縁膜４０は例えばシリコン窒化膜により形成されている。選択ゲート電極ＳＧに隣接する半導体基板１０には第２ソースドレイン領域１６が設けられており、選択ゲートトランジスタＳＴＤを構成している。
【００３１】
選択ゲート電極ＳＧには、第２電極層２４ｂ及び第４電極間絶縁膜２６ｂが局所的に除去された領域である開口部１００が設けられており、開口部１００において第５電極間絶縁膜３０と第３電極間絶縁膜２２ｂが接触して積層している。従って、選択ゲート電極ＳＧにおいて、第３電極層２８ｂと第１電極層２０ｂ間に介在する絶縁膜（第３電極間絶縁膜２２ｂ及び第５電極間絶縁膜３０の積層膜）の膜厚は、メモリセルゲート電極ＭＧにおいて、上部フローティングゲート電極２４ａと下部フローティングゲート電極２０ａ間に介在する絶縁膜（第１電極間絶縁膜２２ａ）の膜厚より厚い。また、選択ゲート電極ＳＧにおいて、第３電極層２８ｂと第１電極層２０ｂ間に介在する絶縁膜（第３電極間絶縁膜２２ｂ及び第５電極間絶縁膜３０）の膜厚は、第２電極層２４ｂと第１電極層２０ｂ間に介在する絶縁膜（第３電極間絶縁膜２２ｂ）の膜厚よりも厚い。
【００３２】
選択ゲート電極ＳＧにおいては、第３電極間絶縁膜２２ｂ及び第５電極間絶縁膜３０にはチャージがトラップされている。このトラップされたチャージを経路として電流が流れることが可能となるため、第３電極間絶縁膜２２ｂ及び第５電極間絶縁膜３０は開口部１００において導電性を有している。従って、開口部１００において、第１電極層２０ｂと第３電極層２８ｂは、第３電極間絶縁膜２２ｂ及び第５電極間絶縁膜３０を介して電気的に接続されている。開口部１００により、第１電極層２０ｂが電気的にフローティングとならないようにしている。これにより、選択ゲートトランジスタＳＴＤはフローティングゲート電極を有さない通常のトランジスタとして動作する。
【００３３】
メモリセルゲート電極ＭＧと選択ゲート電極ＳＧは、共通する膜構成を有している。すなわち、下部フローティングゲート電極２０ａと第１電極層２０ｂとは同一の膜材料で形成されている。第１電極間絶縁膜２２ａと第３電極間絶縁膜２２ｂとは同一の膜材料で形成されている。上部フローティングゲート電極２４ａと第２電極層２４ｂとは同一の膜材料で形成されている。第２電極間絶縁膜２６ａと第４電極間絶縁膜２６ｂとは同一の膜材料で形成されている。コントロールゲート電極２８ａと第３電極層２８ｂとは同一の膜材料で形成されている。
【００３４】
ゲート絶縁膜１２上面、メモリセルゲート電極ＭＧ及び選択ゲート電極ＳＧの表面を覆うように第５絶縁膜４２が設けられている。第５絶縁膜４２としては、例えばシリコン酸化膜を用いることができる。第５絶縁膜４２はライナー膜として用いられる。
【００３５】
複数のメモリセルゲート電極ＭＧ間には複数の空隙があり、これら複数のメモリセルゲート電極ＭＧ、及びメモリセルゲート電極ＭＧ間の空隙の上部を覆って蓋をするように第６絶縁膜４４が設けられている。これにより、メモリセルゲート電極ＭＧ間の空隙は、エアギャップＡＧとなっている。第６絶縁膜４４としては例えばプラズマＣＶＤ法により成膜したシリコン酸化膜を用いることができる。第６絶縁膜４４は被覆性の悪い条件にて成膜されているため、エアギャップＡＧ内を埋設することはない。第６絶縁膜４４は、複数のメモリセルゲート電極ＭＧ上、及び、複数のエアギャップＡＧ上を架け渡すように覆って形成されている。エアギャップＡＧにより、メモリセルゲート電極ＭＧ間、及びメモリセルゲート電極ＭＧ−選択ゲート電極ＳＧ間の寄生容量が低減される。
【００３６】
複数のメモリセルゲート電極ＭＧ、及び選択ゲート電極ＳＧの両側の半導体基板１０表面には、第１ソースドレイン領域１４及び第２ソースドレイン領域１６が設けられている。第１ソースドレイン領域１４は、低濃度に不純物が導入された領域であって、不純物として例えばリンが導入されており、ｎ型不純物層領域となっている。第２ソースドレイン領域１６は、高濃度に不純物が導入された領域であって、不純物として例えばリンが導入されており、ｎ型不純物層領域となっている。
【００３７】
＜製造方法＞
以下、本実形態に係る半導体装置の製造方法の一例を説明する。一般的な工程であれば各工程間に他の工程を追加しても良いし、実用的に可能であれば各工程は必要に応じて入れ替えても良い。
【００３８】
図３〜１３は第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す縦断面図の一例であり、図２の３−３線における断面図の一例を示している。
【００３９】
はじめに、図４に至るまでの工程の概略を説明する。半導体基板１０上にゲート絶縁膜１２、第１導電膜２０、第１絶縁膜２２、第２導電膜２４及びマスク窒化膜を形成する。ゲート絶縁膜１２は例えば熱酸化法によって形成したシリコン酸化膜を用いることができる。また、酸窒化法によって形成したシリコン酸窒化膜を用いても良い。ゲート絶縁膜１２は例えば膜厚５ｎｍ〜７ｎｍ程度に成膜される。
【００４０】
第１導電膜２０には例えばＣＶＤ法を用いて成膜したポリシリコン膜を用いることができる。ポリシリコン膜には不純物として例えばボロンが導入されている。不純物の導入は、例えばポリシリコンを成膜した後にイオン注入法によって行っても良いし、ポリシリコンの成膜中にｉｎ−ｓｉｔｕで不純物を導入しても良い。第１導電膜２０は例えば膜厚５ｎｍ〜１０ｎｍで形成され、薄い膜厚となっている。第１絶縁膜２２は例えばＣＶＤ法によって成膜したシリコン窒化膜を用いることができる。第１絶縁膜２２は例えば膜厚３ｎｍ程度に成膜することができる。第２導電膜２４は例えばスパッタリング法によって成膜したタングステンシリサイド又はルテニウムを用いることができる。これに代えて、不純物が導入されたポリシリコンを用いても良い。ポリシリコンの形成は第１導電膜２０と同様の方法により行うことができる。第２導電膜２４は例えば膜厚５ｎｍ程度に形成することができる。
【００４１】
第１導電膜２０は後に下部フローティングゲート電極２０ａ及び第１電極層２０ｂとなる膜である。第１絶縁膜２２は後に第１電極間絶縁膜２２ａ及び第３電極間絶縁膜２２ｂとなる膜である。第２導電膜２４は後に上部フローティングゲート電極２４ａ及び第２電極層２４ｂとなる膜である。
【００４２】
次に、リソグラフィ法及びＲＩＥ（Reactive Ion Etching、反応性イオンエッチング）法によるドライエッチングを用いてこれらを選択的にパターニングする。この工程で、半導体基板１０にもエッチングを施し、素子分離溝（図２のＳｂに相当）を形成する。なお、素子分離溝は図４には表示されない（図２参照）。
【００４３】
次に、全面にシリコン酸化膜（素子分離絶縁膜）を形成し、素子分離溝、下部フローティングゲート電極２０ａ間を埋設し、さらにこれらの上部を覆う。次に、ＣＭＰ（Chemical Mechanical Polishing）法によりマスク窒化膜上面高さまでシリコン酸化膜を研磨し、次いでドライエッチングにより、シリコン酸化膜表面高さを上部フローティングゲート電極２４ａ上面高さまで後退させる。次に、マスク窒化膜を、例えば１４０℃程度に加熱したリン酸（ホットリン酸）によりエッチング除去する。これにより素子分離絶縁膜を形成することができ、素子分離絶縁膜が形成された領域が素子分離領域となる。半導体基板１０表面は素子分離領域Ｓｂによって、図２におけるＸ方向に分断され、素子分離領域Ｓｂ間の領域が素子領域Ｓａとなる。
【００４４】
次に、図４に示すように、第２絶縁膜２６、カーボン膜７０及びハードマスク膜７２を成膜する。第２絶縁膜２６は、例えばシリコン含有ハフニウムオキサイド膜（ＨｆＳｉＯ）、シリコン酸化膜（ＳｉＯ２）、及びシリコン窒化膜（ＳｉＮ）等による積層膜により形成されている。これらの膜の成膜方法としては例えばＣＶＤ法が用いられる。第２絶縁膜２６は後に第２電極間絶縁膜２６ａ及び第４電極間絶縁膜２６ｂとなる膜である。カーボン膜７０は例えばカーボン（Ｃ）膜をＣＶＤ法若しくは塗布法によって形成することができる。ハードマスク膜７２としては例えばＣＶＤ法によって形成したシリコン酸化膜を用いることができる。
【００４５】
次に、図５に示すように、リソグラフィ法及びＲＩＥ法を後いて、ハードマスク膜７２及びカーボン膜７０を選択的にエッチングし、後に選択ゲート電極ＳＧが形成される領域に開口部１００を設ける。開口部１００においてはハードマスク膜７２及びカーボン膜７０が貫通され、第２絶縁膜２６表面が露出している。
【００４６】
次に、図６に示すように、ハードマスク膜７２をエッチングマスクとして、ＲＩＥ法によるエッチングを施す。エッチングは異方性条件を用いて行い、開口部１００の第２絶縁膜２６及び第２導電膜２４を選択的にエッチングし、第１絶縁膜２２表面にてストップさせる。このエッチング中にハードマスク膜７２は膜減りして除去される場合がある。この場合は、図６に示すようにカーボン膜７０が露出し、ハードマスクの役割を担う。
【００４７】
次に、図７に示すように、カーボン膜７０を除去する。カーボン膜７０の除去は例えば酸素プラズマを用いたアッシング処理により行うことができる。これにより、開口部１００においては第２絶縁膜２６及び第２導電膜２４が選択的に除去されて第１絶縁膜２２が露出している。
【００４８】
次に、図８に示すように、全面に第５電極間絶縁膜３０を形成する。第５電極間絶縁膜３０の形成は、例えばＡＬＤ（atomic layer deposition）法を用いてシリコン窒化膜を成膜することにより行うことができる。シリコン窒化膜のＡＬＤ法による成膜は、例えばソースガスとしてジクロロシラン（ＳｉＨ２Ｃｌ２）、若しくはモノシラン（ＳｉＨ４）を用いることができる。シリコン窒化膜に代えて、シリコン酸化膜を形成しても良い。この場合はソースガスとして例えばアミノシラン系のガスが用いられる。ＡＬＤ成膜装置としては、枚様式又はバッチ式を用いることが可能である。シリコン窒化膜及びシリコン酸化膜を交互に成膜して、シリコン窒化膜／シリコン酸化膜の積層膜としてもよい。第５電極間絶縁膜３０は例えば膜厚３ｎｍ程度で形成することができる。開口部１００において、第１絶縁膜２２と第５電極間絶縁膜３０が接触し、積層膜となっている。次に、イオン注入法を用いて、酸素（Ｏ２）又は窒素（Ｎ）を低加速で第５電極間絶縁膜３０に注入し、第５電極間絶縁膜３０に電荷をトラップさせる。これにより、第５電極間絶縁膜３０及び開口部１００における第１絶縁膜２２（第３電極間絶縁膜２２ｂ）に電荷がトラップされ、導電性を付与することができる。この方法に代えて、若しくはこの方法と併用して、上述のＡＬＤ法による成膜時のＲＦ（Radio Frequency）パワーを調整することにより第５電極間絶縁膜３０に電荷をチャージさせることで、第５電極間絶縁膜３０及び開口部１００における第１絶縁膜２２に電荷をトラップさせても良い。
【００４９】
このように、開口部１００において、第１絶縁膜２２及び第５電極間絶縁膜３０に電荷がトラップされているため、この部分で、第１絶縁膜２２及び第５電極間絶縁膜３０は導電性を有し、後に形成される第３電極層２８ｂ−第１電極層２０ｂ間を導通させることが可能となる。
【００５０】
次に、図９に示すように、リソグラフィ法及びＲＩＥ法を用いて、第５電極間絶縁膜３０を選択的に除去し、選択ゲート電極ＳＧを含む領域に第５電極間絶縁膜３０を残存させる。後にメモリセルゲート電極ＭＧが形成される領域の第５電極間絶縁膜３０は除去されている。
【００５１】
次に図１０に示すように、第３導電膜２８及び第４絶縁膜４０を順次成膜する。第３導電膜２８としては例えばタングステンを用いることができる。タングステンは例えばスパッタリング法により形成することができる。タングステンのスパッタリングによる成膜を行う前に、前処理として例えば希釈フッ酸処理を施す。第４絶縁膜４０としては例えばシリコン窒化膜を用いることができる。シリコン窒化膜は例えばＣＶＤ法により形成することができる。
【００５２】
ここで、仮に第５電極間絶縁膜３０を形成しなかった場合、以下の現象が生じる、すなわち、開口部１００における第１絶縁膜２２は、図６における工程において、ＲＩＥ法によるドライエッチング雰囲気に曝されている。これにより、開口部１００における第１絶縁膜２２はダメージを受け、例えば膜質が劣化したり、ピンホールが生じたりする場合がある。この状態で、上述の希釈フッ酸処理を施すと、希釈フッ酸溶液が第１絶縁膜２２を通り抜けて第１導電膜２０に達する場合がある。本実施形態では第１導電膜２０は薄い膜厚で形成されている。この場合、希釈フッ酸溶液は第１導電膜２０を形成するポリシリコンのグレイン粒界を通り抜け、ゲート絶縁膜１２に達する場合がある。希釈フッ酸溶液がゲート絶縁膜１２に達すると、ゲート絶縁膜１２が僅かにエッチングされる場合がある。ゲート絶縁膜１２がエッチングされると、ゲート絶縁膜１２の絶縁耐圧が劣化することになり、これを用いた選択ゲートトランジスタＳＴＤ（又はＳＴＳ）の信頼性の劣化につながる。
【００５３】
本実施形態では、開口部１００において、第１絶縁膜２２上部に、エッチング等に曝されておらず膜質が劣化していない第５電極間絶縁膜３０を設けている。これにより、希釈フッ酸溶液が第１絶縁膜２２及び第１導電膜２０を通過し、ゲート絶縁膜１２に達することを抑制することが可能となる。従って、本実施形態によれば、信頼性が向上したＮＡＮＤ型フラッシュメモリ装置１を提供することが可能となる。
【００５４】
次に、図１１に示すように、リソグラフィ法及びＲＩＥ法によるドライエッチングを用いて、第４絶縁膜４０、第３導電膜２８、第２絶縁膜２６、第２導電膜２４、第１絶縁膜２２及び第１導電膜２０を選択的に除去する。これにより、メモリセルゲート電極ＭＧ（第４絶縁膜４０、コントロールゲート電極２８ａ、第２電極間絶縁膜２６ａ、上部フローティングゲート電極２４ａ、第１電極間絶縁膜２２ａ、下部フローティングゲート電極２０ａ）が加工形成される。また、同様に選択ゲート電極ＳＧ（第４絶縁膜４０、第３電極層２８ｂ、第５電極間絶縁膜３０、第４電極間絶縁膜２６ｂ、第２電極層２４ｂ、第３電極間絶縁膜２２ｂ、第１電極層２０ｂ）のメモリセルゲート電極ＭＧに面する側面が加工形成される。
【００５５】
次に、図１２に示すように、第５絶縁膜４２を形成する。第５絶縁膜４２としては例えばシリコン酸化膜を用いることができる。第５絶縁膜４２は例えばＣＶＤ法を用いて成膜することができ、ＣＶＤ法による成膜においては被覆性が良好な条件にて成膜することができる。これにより、メモリセルゲート電極ＭＧ等で形成された立体的形状の表面にコンフォーマルに第５絶縁膜４２を形成することができる。
【００５６】
その後、イオン注入法を用いて、メモリセルゲート電極ＭＧに隣接する半導体基板１０表面に不純物を低濃度に注入し、第１ソースドレイン領域１４を形成する。不純物としては例えばリン（Ｐ）又はヒ素（Ａｓ）を用いることができる。
【００５７】
続いて、第６絶縁膜４４を形成する。第６絶縁膜４４としては例えばシリコン酸化膜を用いることができる。第６絶縁膜４４は例えばプラズマＣＶＤ法を用いて、被覆性が悪い条件にて成膜することができる。これにより、第６絶縁膜４４はメモリセルゲート電極ＭＧ間に入り込むことなく成膜される。メモリセルゲート電極ＭＧ間の間隙は第６絶縁膜４４により埋設されることがなく、複数のメモリセルゲート電極ＭＧ、選択ゲート電極ＳＧ及びそれらの間隙の上部を架け渡して蓋をするように第６絶縁膜４４を形成することができる。これによりメモリセルゲート電極ＭＧ間の間隙はエアギャップＡＧとなる。エアギャップＡＧによりメモリセルゲート電極ＭＧ間の寄生容量が低減される。
【００５８】
次に、図１３に示すように、リソグラフィ法及びＲＩＥ法によるドライエッチングを用いて、選択ゲート電極ＳＧのメモリセルゲート電極ＭＧに面していない側の側面を加工する。エッチングは異方性条件を用いて行われ、第４絶縁膜４０から第１電極層２０ｂまでをエッチング除去する。これにより第４絶縁膜４０、第３電極層２８ｂ、第５電極間絶縁膜３０、第４電極間絶縁膜２６ｂ、第２電極層２４ｂ、第３電極間絶縁膜２２ｂ及び第１電極層２０ｂを有する選択ゲート電極ＳＧが形成される。
【００５９】
続いて、図３に示すように、選択ゲート電極ＳＧのメモリセルゲート電極ＭＧに面していない側の側面に側壁絶縁膜６２を形成する。側壁絶縁膜６２は例えばシリコン酸化膜により形成することができる。側壁絶縁膜６２は以下の方法により形成される。すなわち、ＣＶＤ法を用いて、被覆性の良い条件にてシリコン酸化膜を成膜する。シリコン酸化膜は第６絶縁膜４４表面及び選択ゲート電極ＳＧ側面の形状に沿ってコンフォーマルに成膜される。次いで、ＲＩＥ法による異方性エッチングを用いて、成膜したシリコン酸化膜を垂直方向にエッチバックする。これにより、選択ゲート電極ＳＧ側面を覆うように側壁絶縁膜６２が形成される。
【００６０】
次いで、イオン注入法を用いて選択ゲート電極ＳＧに隣接する半導体基板１０表面に不純物を高濃度に注入することにより、第２ソースドレイン領域１６を形成する。不純物としては例えばリン又はヒ素を用いることができる。側壁絶縁膜６２の幅は、選択ゲート電極ＳＧ−第２ソースドレイン領域１６間のオフセット幅となる。続いて、第７絶縁膜６４及び第８絶縁膜６６を形成する。第７絶縁膜６４としては例えばシリコン酸化膜を用いることができ、第８絶縁膜６６としては例えばシリコン窒化膜を用いることができる。第７絶縁膜６４及び第８絶縁膜６６は例えばＣＶＤ法を用いて成膜することができる。
【００６１】
以上により、実施形態に係るＮＡＮＤ型フラッシュメモリ装置１が形成される。
上述のように、実施形態に係る不揮発性半導体装置の製造方法によれば、選択ゲート電極ＳＧの設けられる開口部１００において、第１絶縁膜２２（第３電極間絶縁膜２２ｂ）上部に第５電極間絶縁膜３０が形成されている。これにより、この領域で、第１電極層２０ｂ上部表面は、第３電極間絶縁膜２２ｂだけでなく第５電極間絶縁膜３０によっても保護される。また、第５電極間絶縁膜３０はエッチング等に曝されていないためダメージを受けておらず、ピンホール等を有していないため、希釈フッ酸溶液の透過を阻止する能力が高い。従って、第３電極層２８ｂの形成前処理にて用いられる希釈フッ酸溶液が、第３電極間絶縁膜２２ｂを通り抜けて、さらに第１電極層２０ｂを形成するポリシリコンの粒界を通り、ゲート絶縁膜１２に達することを抑制する。従って、ゲート絶縁膜１２の劣化を防止することが可能となる。
【００６２】
また、第５電極間絶縁膜３０に電荷をトラップさせる処理を施すことによって、第５電極間絶縁膜３０及び開口部１００における第１絶縁膜２２（第３電極間絶縁膜２２ｂ）に電荷をトラップさせることが可能となる。これにより、この部分で第５電極間絶縁膜３０及び第１絶縁膜２２に導電性を付与し、第３電極層２８ｂと第１電極層２０ｂの間を導通させることが可能となる。
【００６３】
（他の実施形態）
上記実施形態で説明したもの以外に次のような変形をすることができる。
上記実施形態では、ＮＡＮＤ型のフラッシュメモリ装置に適用した一例を示したが、その他、ＮＯＲ型のフラッシュメモリ装置、ＥＥＰＲＯＭ等の不揮発性半導体記憶装置に適用しても良い。
【００６４】
半導体基板１０としては、ｐ型のシリコン半導体基板、ｐウェルが形成されたシリコン基板の他、ｐ型のシリコン領域を有するＳＯＩ（Silicon on Insulator）基板を用いても良い。
【００６５】
上述のように、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６６】
図面中、１はＮＡＮＤ型フラッシュメモリ装置、１０は半導体基板、１２はゲート絶縁膜、２０ａは下部フローティングゲート電極、２０ｂは第１電極層、２２ａは第１電極間絶縁膜、２２ｂは第３電極間絶縁膜、２４ａは上部フローティングゲート電極、２４ｂは第２電極層、２６ａは第２電極間絶縁膜、２６ｂは第４電極間絶縁膜、２８ａはコントロールゲート電極、２８ｂは第３電極層、３０は第５電極間絶縁膜である。
【図１】
2015041670.tif 000003
【図２】
2015041670.tif 000004
【図３】
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【図４】
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【図５】
2015041670.tif 000007
【図６】
2015041670.tif 000008
【図７】
2015041670.tif 000009
【図８】
2015041670.tif 000010
【図９】
2015041670.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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