(57)【要約】      （修正有）【課題】素子の動作の妨げや素子面積の大型化を抑制しつつ、ＥＳＤ耐性を向上させることができる半導体素子、半導体装置、半導体素子の製造方法及び半導体装置の製造方法を提供する。【解決手段】第１半導体層１１と、第２半導体層１２と、第１電極２１と、第２電極２２と、制御電極２３と、パッド部３３と、絶縁層１８、１９と、導電体３４と、を備えた半導体素子が提供される。第２半導体層１２は、第１半導体層１１の上に設けられる。第１電極２１及び第２電極２２は、第２半導体層１２の上に設けられる。制御電極２３は、第２半導体層１２の上に設けられる。パッド部３３は、第２半導体層１２の上に設けられ、制御電極２３と電気的に接続される。絶縁層１８、１９は、第２半導体層１２の上に設けられ、開口部１８ａを有する。導電体３４は、開口部１８ａの少なくとも一部を覆うように絶縁層１８、１９上に設けられる。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１半導体層と、
前記第１半導体層の上に設けられた第２半導体層と、
前記第２半導体層の上に設けられた第１電極及び第２電極と、
前記第２半導体層の上に設けられた制御電極と、
前記第２半導体層の上に設けられ前記制御電極と電気的に接続されたパッド部と、
前記第２半導体層の上に設けられ、開口部を有する絶縁層と、
前記開口部の少なくとも一部を覆うように前記絶縁層上に設けられた導電体と、
を備えた半導体素子。
【請求項２】
前記第１半導体層は、前記第２半導体層とヘテロ接合する請求項１記載の半導体素子。
【請求項３】
前記第１半導体層は、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１＜１）を含み、
前記第２半導体層は、Ａｌｘ２Ｇａ１−ｘ２Ｎ（ｘ１＜ｘ２＜１）を含む請求項２記載の半導体素子。
【請求項４】
前記開口部は、前記パッド部の上に設けられ、
前記導電体は、前記パッド部と対向するように設けられる請求項１〜３のいずれか１つに記載の半導体素子。
【請求項５】
抵抗体をさらに備え、
前記開口部は、前記パッド部の上に設けられ、
前記導電体は、前記パッド部と対向し、
前記抵抗体は、前記導電体と前記パッド部との間に設けられ、前記導電体及び前記パッド部のそれぞれと電気的に接続される請求項１〜３のいずれか１つに記載の半導体素子。
【請求項６】
導電膜をさらに備え、
前記開口部は、前記導電膜の上に設けられ、
前記導電膜は、前記導電体と対向するように設けられる請求項１〜３のいずれか１つに記載の半導体素子。
【請求項７】
支持部と配線電極とが設けられた基板と、
前記支持部の上に設けられた半導体素子であって、
第１半導体層と、
前記第１半導体層の上に設けられた第２半導体層と、
前記第２半導体層の上に設けられた第１電極及び第２電極と、
前記第２半導体層の上に設けられた制御電極と、
前記第２半導体層の上に設けられ、前記制御電極と電気的に接続されたパッド部と、
前記第２半導体層の上に設けられ、前記パッド部上に開口部を有する絶縁層と、
を含む半導体素子と、
前記配線電極と前記パッド部とを電気的に接続する配線と、
を備えた半導体装置。
【請求項８】
前記半導体素子は、前記パッド部の少なくとも一部の上に設けられた導電体をさらに含む請求項７記載の半導体装置。
【請求項９】
支持部と配線電極とが設けられた基板と、
前記支持部の上に設けられた半導体素子であって、
第１半導体層と、
前記第１半導体層の上に設けられた第２半導体層と、
前記第２半導体層の上に設けられた第１電極及び第２電極と、
前記第２半導体層の上に設けられた制御電極と、
前記第２半導体層の上に設けられ、前記制御電極と電気的に接続されたパッド部と、
前記第２半導体層の上に設けられ、開口部を有する絶縁層と、
前記開口部の少なくとも一部を覆うように前記絶縁層上に設けられた導電体か、あるいは前記開口部内の前記第２半導体層の上に設けられた導電膜と、
を含む半導体素子と、
前記配線電極と前記パッド部とを電気的に接続する配線と、
を備えた半導体装置。
【請求項１０】
基板の上に、第１半導体層を形成する工程と、
前記第１半導体層の上に、第２半導体層を形成する工程と、
前記第２半導体層の上に、第１電極及び第２電極を形成する工程と、
前記第１半導体層の上に、制御電極を形成する工程と、
前記第２半導体層の上に設けられ、前記制御電極と電気的に接続されたパッド部を形成する工程と、
前記第１半導体層の上に、開口部を有する絶縁層を形成する工程と、
前記開口部の少なくとも一部を覆うように前記絶縁層上に導電体を形成する工程と、
を備えた半導体素子の製造方法。
【請求項１１】
半導体素子を実装基板の上に設ける工程であって、
前記実装基板は、支持部と配線電極とを含み、
前記半導体素子は、第１半導体層と、前記第１半導体層の上に設けられた第２半導体層と、前記第２半導体層の上に設けられた第１電極及び第２電極と、前記第２半導体層の上に設けられた制御電極と、前記第２半導体層の上に設けられ前記制御電極と電気的に接続されたパッド部と、前記第２半導体層の上に設けられ開口部を有する絶縁層と、前記開口部の少なくとも一部を覆うように前記絶縁層上に設けられた導電体と、を含み、
前記半導体素子を前記支持部の上に設ける工程と、
前記パッド部と前記導電体との電気的な接続を短絡又は絶縁する工程と、
前記配線電極と前記パッド部とを配線によって電気的に接続する工程と、
を備えた半導体装置の製造方法。
【請求項１２】
前記開口部は、前記パッド部の上に設けられ、
前記パッド部と前記導電体との電気的な接続を短絡又は絶縁する前記工程は、熱的及び機械的の少なくとも一方で前記導電体を変形させ、前記導電体を前記パッド部に接触させることにより、前記パッド部と前記導電体とを短絡させる工程である請求項１１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体素子、半導体装置、半導体素子の製造方法及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
例えば、ＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）などの半導体素子は、ゲート容量が小さいため高速動作に適しているが、その一方でＥＳＤ（electro-static discharge：静電気放電）の耐性が低い。素子のＥＳＤ対策として保護ダイオードを素子内に作りこむ方法が考えられるが、素子面積の増大や素子動作の妨げとなり、実用化には至っていない。こうした半導体素子では、素子の動作の妨げにならず、素子面積の増大を伴わないでＥＳＤの耐性を向上させることが望まれる。またＥＳＤ耐性の高い半導体素子を用いた半導体装置が望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−１９６９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、素子の動作の妨げにならず、素子面積の増大を伴わないでＥＳＤ耐性を向上させることができる半導体素子及びその製造方法、ＥＳＤ耐性の高い半導体素子を用いた半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、第１半導体層と、第２半導体層と、第１電極と、第２電極と、制御電極と、パッド部と、絶縁層と、導電体と、を備えた半導体素子が提供される。前記第２半導体層は、前記第１半導体層の上に設けられる。前記第１電極及び前記第２電極は、前記第２半導体層の上に設けられる。前記制御電極は、前記第２半導体層の上に設けられる。前記パッド部は、前記第２半導体層の上に設けられ、前記制御電極と電気的に接続される。前記絶縁層は、前記第２半導体層の上に設けられ、開口部を有する。前記導電体は、前記開口部の少なくとも一部を覆うように前記絶縁層上に設けられる。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体素子を模式的に表す平面図である。
【図２】図２（ａ）及び図２（ｂ）は、第１の実施形態に係る半導体素子の一部を模式的に表す部分断面図である。
【図３】第１の実施形態に係る半導体素子を模式的に表す等価回路図である。
【図４】第１の実施形態に係る半導体装置を表す模式図である。
【図５】図５（ａ）〜図５（ｈ）は、第１の実施形態に係る半導体素子の製造工程順を模式的に表す断面図である。
【図６】図６（ａ）〜図６（ｃ）は、第１の実施形態に係る半導体装置の製造工程順を模式的に表す断面図である。
【図７】第１の実施形態に係る別の半導体素子の一部を模式的に表す部分断面図である。
【図８】図８（ａ）及び図８（ｂ）は、第２の実施形態に係る半導体素子を表す模式図である。
【図９】図９（ａ）〜図９（ｃ）は、第２の実施形態に係る半導体素子の製造工程順を模式的に表す断面図である。
【図１０】第３の実施形態に係る半導体素子を模式的に表す平面図である。
【図１１】図１１（ａ）及び図１１（ｂ）は、第３の実施形態に係る半導体素子の一部を模式的に表す部分断面図である。
【図１２】第３の実施形態に係る半導体素子を模式的に表す等価回路図である。
【発明を実施するための形態】
【０００７】
以下に、各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１の実施形態）  
図１は、第１の実施形態に係る半導体素子を模式的に表す平面図である。なお、この平面図においては、絶縁層１９は省略されている。  
図２（ａ）及び図２（ｂ）は、第１の実施形態に係る半導体素子の一部を模式的に表す部分断面図である。  
図２（ａ）は、図１のＡ１−Ａ２線断面を模式的に表す。図２（ｂ）は、図１のＢ１−Ｂ２線断面を模式的に表す。  
図１、図２（ａ）及び図２（ｂ）に表したように、半導体素子１０は、第１半導体層１１と、第２半導体層１２と、基板１４と、下地層１５と、ゲート絶縁膜１６と、絶縁層１８及び絶縁層１９と、ドレイン電極２１（第１電極）と、ソース電極２２（第２電極）と、ゲート電極２３（ゲート電極）と、ドレインパッド３１と、ソースパッド３２と、ゲートパッド３３（パッド部）と、導電体３４と、ドレイン配線４１と、ソース配線４２と、を備える。この例において、半導体素子１０は、いわゆるＨＥＭＴである。
【０００９】
基板１４には、例えば、シリコン基板が用いられる。基板１４は、例えば、ＳｉＣ（シリコンカーバイド）基板やサファイア基板などでもよい。基板１４は、例えば、素子の形成後に、裏面研削やレーザリフトオフなどによって除去してもよい。
【００１０】
下地層１５は、基板１４の上に設けられる。下地層１５は、例えば、窒化物半導体を含む。下地層１５は、例えば、ＡｌａＧａ１−ａＮ（０≦ａ≦１）を含む。下地層１５は、例えば、複数の窒化物半導体層を含む。下地層１５は、例えば、複数のＡｌＮ層と、複数のＡｌＧａＮ層と、複数のＧａＮ層とを含む。これらの各層は、例えば、基板１４と下地層１５との積層方向において、ＡｌＮ層−ＡｌＧａＮ層−ＧａＮ層の順に繰り返し積層される。すなわち、下地層１５は、例えば、超格子層である。下地層１５は、これに限ることなく、例えば、ＡｌＮとＧａＮとの間でＡｌの組成比を段階的に変化させた複数のＡｌＧａＮ層を含む積層膜でもよい。下地層１５は、例えば、ＡｌＮからＧａＮに向けてＡｌの組成比を連続的に変化させた１つの層（いわゆる傾斜層）でもよい。なお、下地層１５は、必要に応じて設けられ、省略可能である。
【００１１】
第１半導体層１１は、下地層１５の上に設けられる。第１半導体層１１は、例えば、窒化物半導体を含む。第１半導体層１１は、例えば、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１＜１）を含む。第１半導体層１１は、例えば、ＧａＮ層である。また、第１半導体層１１は、例えば、ノンドープである。第１半導体層１１は、例えば、不純物を含まない。
【００１２】
第２半導体層１２は、第１半導体層１１の上に設けられる。第２半導体層１２は、例えば、窒化物半導体を含む。第２半導体層１２は、例えば、Ａｌｘ２Ｇａ１−ｘ２Ｎ（ｘ１＜ｘ２＜１）を含む。第２半導体層１２のＡｌの組成比は、例えば、第１半導体層１１のＡｌの組成比よりも高い。第２半導体層１２は、例えば、ＡｌＧａＮ層である。また、第２半導体層１２は、例えば、ノンドープまたはｎ形である。第２半導体層１２は、例えば、不純物を含まないか、ｎ形の不純物を含む。
【００１３】
例えば、第１半導体層１１をＡｌＧａＮ層とし、第２半導体層１２を第１半導体層１１よりもＡｌ組成比の高いＡｌＧａＮ層としてもよい。なお、第１半導体層１１及び第２半導体層１２の材料は、窒化物半導体に限らない。例えば、第１半導体層１１をＧａＡｓ層とし、第２半導体層１２をＡｌＧａＡｓ層としてもよい。
【００１４】
第１半導体層１１は、例えば、チャネル層であり、第２半導体層１２は、例えば、バリア層である。第１半導体層１１と第２半導体層１２とは、ヘテロ接合をしている。
【００１５】
前述のように、第２半導体層１２のＡｌの組成比は、第１半導体層１１のＡｌの組成比よりも高い。すなわち、第２半導体層１２の格子定数は、第１半導体層１１の格子定数よりも小さい。これにより、第２半導体層１２に歪みが生じて、ピエゾ効果により第２半導体層１２内にピエゾ分極が生じる。これにより、第１半導体層１１における第２半導体層１２との界面付近に２次元電子ガス１１ｇが形成される。
【００１６】
ゲート絶縁膜１６は、第２半導体層１２の上に設けられる。ゲート絶縁膜１６には、例えば、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、ＴｉＯ２、Ｔａ２Ｏ５、ＨｆＯ２、または、ＺｒＯ２などが用いられる。ゲート絶縁膜１６は、必要に応じて設けられ、省略可能である。
【００１７】
ドレイン電極２１は、第２半導体層１２の上に設けられる。ドレイン電極２１は、例えば、第２半導体層１２に接する。ドレイン電極２１は、例えば、第２半導体層１２にオーミック接触する。
【００１８】
ソース電極２２は、第２半導体層１２の上に設けられる。ソース電極２２は、第２半導体層１２の上に、ドレイン電極２１と離間して配置される。ソース電極２２は、例えば、第２半導体層１２に接する。ソース電極２２は、例えば、第２半導体層１２にオーミック接触する。
【００１９】
ゲート電極２３は、ドレイン電極２１とソース電極２２との間に設けられる。ゲート電極２３は、ドレイン電極２１及びソース電極２２のそれぞれと離間して配置される。また、この例では、ゲート電極２３が、ゲート絶縁膜１６の上に設けられる。
【００２０】
半導体素子１０では、ゲート電極２３に印加する電圧を制御することで、ゲート電極２３の下の２次元電子ガス１１ｇの濃度が増減する。これにより、ドレイン電極２１とソース電極２２との間に流れる電流が制御される。
【００２１】
また、この例では、ドレイン電極２１、ソース電極２２及びゲート電極２３のそれぞれが、複数設けられる。例えば、複数のゲート電極２３のそれぞれが、複数のドレイン電極２１と複数のソース電極２２とのそれぞれの間に設けられる。ドレイン電極２１、ソース電極２２及びゲート電極２３には、例えば、Ｔｉ／Ａｌの積層膜が用いられる。
【００２２】
ドレインパッド３１は、複数のドレイン電極２１のそれぞれと電気的に接続される。ソースパッド３２は、複数のソース電極２２のそれぞれと電気的に接続される。ゲートパッド３３は、複数のゲート電極２３のそれぞれと電気的に接続される。ドレインパッド３１、ソースパッド３２及びゲートパッド３３は、例えば、外部との電気的な接続に用いられる。例えば、ドレインパッド３１、ソースパッド３２及びゲートパッド３３は、いわゆるボンディングパッドである。
【００２３】
ドレイン配線４１は、例えば、ドレイン電極２１の上に設けられる。ドレイン配線４１は、ドレイン電極２１と電気的に接続される。ドレイン配線４１は、例えば、複数のドレイン電極２１のそれぞれと電気的に接続される。また、ドレイン配線４１は、ドレインパッド３１と電気的に接続される。すなわち、ドレイン配線４１は、各ドレイン電極２１とドレインパッド３１とを電気的に接続する。
【００２４】
ソース配線４２は、例えば、ソース電極２２の上に設けられる。ソース配線４２は、ソース電極２２と電気的に接続される。ソース配線４２は、例えば、複数のソース電極２２のそれぞれと電気的に接続される。また、ソース配線４２は、ソースパッド３２と電気的に接続される。すなわち、ソース配線４２は、各ソース電極２２とソースパッド３２とを電気的に接続する。ゲート電極２３とゲートパッド３３とは同一平面上に設けられており、図示しない配線にて互いに接続されている。
【００２５】
絶縁層１８及び絶縁層１９は、ゲート絶縁膜１６の上に設けられる。絶縁層１８は、例えば、ゲート絶縁膜１６の上において、各電極２１〜２３以外の部分を埋める。絶縁層１９は、例えば、絶縁膜１８の上に設けられ、各配線４１、４２を覆う。絶縁層１８あるいは絶縁層１９、及びこれらの積層には、開口部１８ａが設けられる。この例において、開口部１８ａは、ゲートパッド３３の上に設けられる。開口部１８ａは、例えば、ゲートパッド３３の少なくとも一部を露呈させる。
【００２６】
導電体３４は、絶縁層１９の上に設けられ、開口部１８ａの少なくとも一部を覆う。この例では、導電体３４が、ゲートパッド３３の少なくとも一部と対向する。導電体３４は、例えば、ゲートパッド３３の全体と対向する。導電体３４は、ゲートパッド３３と間隔を空けて対向する。これにより、導電体３４は、ゲートパッド３３と容量性結合する。導電体３４には、例えば、Ａｌ、ＣｕまたはＡｇなどの金属材料が用いられる。導電体３４の材料は、例えば、導電性を有し、ゲートパッド３３と容量性結合する任意の材料でよい。ゲートパッド３３と導電体３４との間の距離Ｄ１は、例えば、数百ｎｍ〜１μｍ程度である。ゲートパッド３３と導電体３４との間は、例えば、空気層である。例えば、ゲートパッド３３と導電体３４との間に、誘電体材料を設けてもよい。
【００２７】
図３は、第１の実施形態に係る半導体素子を模式的に表す等価回路図である。  
図３に表したように、半導体素子１０では、ゲート電極２３と電気的に接続された保護容量Ｃｐが設けられる。保護容量Ｃｐは、ゲートパッド３３と導電体３４との容量性結合によって形成される。このように、導電体３４は、ゲートパッド３３とともに、保護容量Ｃｐを形成する。導電体３４は、例えば、保護容量Ｃｐを介してゲート電極２３と電気的に接続される。一方、導電体３４は、例えば、ドレイン電極２１及びソース電極２２のそれぞれと電気的に絶縁されている。
【００２８】
図４は、第１の実施形態に係る半導体装置を表す模式図である。  
図４に表したように、半導体装置６０は、上記の半導体素子１０と、実装基板６２と、配線６６と、を含む。実装基板６２は、支持部６３と、配線電極６４と、を含む。
【００２９】
半導体素子１０は、実装基板６２の支持部６３の上に設けられる。実装基板６２は、例えば、半導体パッケージのフレームである。支持部６３は、例えば、ダイパッドである。配線電極６４は、例えば、リードフレームである。実装基板６２は、例えば、配線基板などでもよい。この場合、支持部６３は、例えば、基板上の任意の搭載箇所である。配線電極６４は、例えば、基板上に設けられた電極（いわゆるランド）である。
【００３０】
半導体素子１０を半導体装置６０に用いる場合には、半導体素子１０を支持部６３の上に設けた後、熱的及び機械的の少なくとも一方で導電体３４を変形させる。これにより、導電体３４をゲートパッド３３に接触させる。すなわち、ゲートパッド３３と導電体３４との電気的な接続を短絡させる。
【００３１】
このため、半導体素子１０を用いた半導体装置６０では、開口部１８ａの内部に導電体３４が設けられる。この例では、ゲートパッド３３と直接接して短絡した導電体３４が、開口部１８ａ下部に設けられる。なお、ゲートパッド３３と導電体３４との間に、誘電体材料を設けた半導体素子を半導体装置に用いる場合は、上記と同様に、熱的及び機械的の少なくとも一方で導電体３４を変形させることで、導電体３４の少なくとも一部がゲートパッド３３に直接接するようにし、電気的に接続するようにする。
【００３２】
配線６６は、ゲートパッド３３と配線電極６４とを電気的に接続する。この例では、配線電極６４が、配線６６と導電体３４とを介してゲートパッド３３と電気的に接続される。例えば、配線６６の一端は、配線電極６４に接し、配線６６の他端は、導電体３４に接する。これにより、配線６６を介して、配線電極６４と導電体３４とが電気的に接続される。配線６６は、例えば、ボンディングワイヤである。
【００３３】
以上は導電体３４がゲートパッドに直接接して電気的に接続する場合を述べたが、導電体３４は破壊され、あるいは除去されても構わない。半導体装置６０において高速動作を行うためにはゲート容量を低くすればよく、導電体３４を破壊あるいは除去することで、ゲートパッド３３との結合容量が低減し、あるいはなくなり、半導体素子１０の保護容量Ｃｐを低くすることができる。なお、この場合には、配線６６の一端は配線電極６４に接し、他端は直接ゲートパッド３３に接続させる。
【００３４】
図５（ａ）〜図５（ｈ）は、第１の実施形態に係る半導体素子の製造工程順を模式的に表す断面図である。  
図５（ａ）に表したように、半導体素子１０の製造においては、まず、基板１４の上に、下地層１５を形成する。下地層１５の上に、ＧａＮを含む第１半導体層１１を形成する。第１半導体層１１の上に、ＡｌＧａＮを含む第２半導体層１２を形成する。第２半導体層１２の上に、ＳｉＮを含むゲート絶縁膜１６を形成する。
【００３５】
次に、マスクを用いてゲート絶縁膜１６の一部をエッチングにより除去し、図５（ｂ）に表したように、第２半導体層１２の上にドレイン電極２１とソース電極２２とを形成する。例えば、Ｔｉ／Ａｌの多層膜をドレイン電極２１及びソース電極２２として形成する。この後、例えば、７００℃以上の熱処理を行うことにより、ドレイン電極２１及びソース電極２２を第２半導体層１２にオーミック接触させる。ドレイン電極２１及びソース電極２２の間のゲート絶縁膜１６の上に、ゲート電極２３を形成する。これにより、ＨＥＭＴ構造を完成させる。
【００３６】
図５（ｃ）に表したように、ＨＥＭＴ構造を形成した領域と異なる領域のゲート絶縁膜１６の上に、ゲートパッド３３を形成する。ゲート電極２３とゲートパッド３３とを図示しない引出し配線を用いて電気的に接続する。
【００３７】
図５（ｄ）に表したように、ゲート絶縁膜１６の上に、絶縁層１８を形成するとともに、ドレイン配線４１及びソース配線４２を形成する。また、絶縁層１８、ドレイン配線４１及びソース配線４２の上に、絶縁層１９を形成する。
【００３８】
図５（ｅ）に表したように、絶縁層１８及び絶縁層１９に開口部１８ａを形成する。この例では、ゲートパッド３３の少なくとも一部を露出させるようにゲートパッド３３の上に、開口部１８ａを形成する。
【００３９】
図５（ｆ）に表したように、開口部１８ａ内に犠牲層１８ｂを形成し、開口部１８ａを埋める。犠牲層１８ｂには、例えば、レジストが用いられる。
【００４０】
図５（ｇ）に表したように、犠牲層１８ｂの上に、導電体３４を形成する。この時、導電体３４は、犠牲層１８ｂの一部を露呈させるように形成する。すなわち、導電体３４で開口部１８ａを塞がないようにする。
【００４１】
図５（ｈ）に表したように、犠牲層１８ｂを除去し、開口部１８ａ内を空洞にする。例えば、溶剤やＯ２プラズマなどによって犠牲層１８ｂを溶融させる。そして、導電体３４に覆われていない開口部分から溶融させた犠牲層１８ｂを排出させることにより、犠牲層１８ｂを除去する。  
これにより、半導体素子１０が完成する。
【００４２】
図６（ａ）〜図６（ｃ）は、第１の実施形態に係る半導体装置の製造工程順を模式的に表す断面図である。  
図６（ａ）に表したように、半導体装置６０の製造においては、まず、実装基板６２の支持部６３の上に、半導体素子１０を設ける。
【００４３】
図６（ｂ）に表したように、熱的及び機械的の少なくとも一方で導電体３４を変形させることにより、ゲートパッド３３と導電体３４との電気的な接続を短絡させる。
【００４４】
図６（ｃ）に表したように、配線６６でゲートパッド３３と配線電極６４とを電気的に接続する。例えば、導電体３４と配線電極６４とを配線６６でつなぐことにより、ゲートパッド３３と配線電極６４とを電気的に接続する。  
これにより、半導体装置６０が完成する。
【００４５】
本実施形態に係る半導体素子１０では、ゲートパッド３３の上に導電体３４を設けることにより、保護容量Ｃｐを形成している。これにより、ゲート容量を増やし、特にダイシング、マウント等の多岐にわたる組立工程時において半導体素子１０のＥＳＤ耐性を向上させることができる。例えば、ゲートパッド３３に掛かる電圧を低減することができる。また、保護ダイオードなどを設ける場合に比べて、素子面積の大型化を抑えることもできる。
【００４６】
さらに、半導体素子１０を半導体装置６０に用いる場合には、組み立ての最終段階である、ボンディング前に、導電体３４を熱的・機械的に変形させ、導電体３４とゲートパッド３３との間に直接の導通をとる。これにより、半導体素子１０の保護容量Ｃｐは低下するが、半導体装置６０の高速動作の妨げになる容量や抵抗を低下させることができ、特性劣化等の弊害を抑制することができる。
【００４７】
このように、半導体素子１０では、素子の動作の妨げや素子面積の大型化を抑制しつつ、ＥＳＤ耐性を向上させることができる。また、この例では、導電体３４が、ゲートパッド３３の上に設けられる。これにより、導電体３４でゲートパッド３３を物理的に保護することもできる。
【００４８】
また、半導体装置６０を形成した場合には、ゲートパッド３３と導電体３４との電気的な接続を短絡させることによって、保護容量Ｃｐを低下させるようにしている。あるいは導電体３４を破壊したり、導電体３４を除去したりすることで、ゲートパッド３３と導電体３４との電気的な接続を絶縁して、保護容量Ｃｐを低下させている。これにより、半導体装置６０は、高速動作が可能となる。
【００４９】
図７は、第１の実施形態に係る別の半導体素子の一部を模式的に表す部分断面図である。  
図７に表したように、半導体素子１００では、ゲート絶縁膜１６が省略され、ゲート電極２３が、第２半導体層１２の上に設けられている。半導体素子１００において、ゲート電極２３は、例えば、第２半導体層１２に接する。ゲート電極２３は、例えば、第２半導体層１２にショットキー接触している。
【００５０】
半導体素子１００においても、ゲート電極２３に印加する電圧に応じて、ドレイン電極２１とソース電極２２との間に流れる電流を制御することができる。このように、ゲート絶縁膜１６は、省略可能である。
【００５１】
（第２の実施形態）  
図８（ａ）及び図８（ｂ）は、第２の実施形態に係る半導体素子を表す模式図である。  図８（ａ）は、半導体素子１１０の一部を模式的に表す部分断面図である。  
図８（ｂ）は、半導体素子１１０を模式的に表す等価回路図である。  
図８（ａ）に表したように、半導体素子１１０は、抵抗体３５をさらに含む。半導体素子１１０は、例えば、複数の抵抗体３５を含む。抵抗体３５は、ゲートパッド３３と導電体３４との間に設けられる。抵抗体３５は、ゲートパッド３３と導電体３４とのそれぞれと電気的に接続されている。抵抗体３５は、例えば、ゲートパッド３３と導電体３４とのそれぞれに接する。すなわち、半導体素子１１０では、導電体３４が、抵抗体３５を介してゲートパッド３３と電気的に接続される。抵抗体３５には、例えば、ニクロム（ＮｉＣｒ）や窒化タンタル（ＴａＮ）などの金属酸化物などが用いられる。
【００５２】
図８（ｂ）に表したように、半導体素子１１０では、ゲート電極２３と電気的に接続された保護抵抗Ｒｐが設けられる。保護抵抗Ｒｐは、抵抗体３５によって形成される。このように、抵抗体３５は、保護抵抗Ｒｐを形成する。
【００５３】
このように、半導体素子１１０では、抵抗体３５によって保護抵抗Ｒｐを形成する。保護抵抗Ｒｐを設けた場合にも、例えば、ゲートパッド３３に掛かる電圧を低減することができる。従って、半導体素子１１０においても、素子面積の増大を抑制しつつ、ＥＳＤ耐性を向上させることができる。
【００５４】
半導体素子１１０を半導体装置６０に用いる場合には、半導体素子１１０を実装基板６２の上に設けた後、熱的及び機械的の少なくとも一方で導電体３４及び抵抗体３５を変形させる。これにより、導電体３４の少なくとも一部をゲートパッド３３に接触させ、ゲートパッド３３と導電体３４との電気的な接続を短絡させる。これにより、半導体素子１１０の高速動作の妨げになる容量や抵抗を低下させることができ、特性劣化等の弊害を抑制することができる。
【００５５】
このように、半導体素子１１０においても、半導体素子１０と同様に、素子の動作の妨げや素子面積の大型化を抑制しつつ、ＥＳＤ耐性を向上させることができる。
【００５６】
図９（ａ）〜図９（ｃ）は、第２の実施形態に係る半導体素子の製造工程順を模式的に表す断面図である。  
図９（ａ）に表したように、半導体素子１０と同様の手順で犠牲層１８ｂを形成した後、例えば、犠牲層１８ｂの一部を除去し、抵抗材料を埋め込むことにより、柱状の抵抗体３５を形成する。
【００５７】
図９（ｂ）に表したように、犠牲層１８ｂ及び抵抗体３５の上に、導電体３４を形成する。  
図９（ｃ）に表したように、犠牲層１８ｂを除去し、開口部１８ａ内を空洞にする。  
これにより、半導体素子１１０が完成する。
【００５８】
（第３の実施形態）  
図１０は、第３の実施形態に係る半導体素子を模式的に表す平面図である。  
図１１（ａ）及び図１１（ｂ）は、第３の実施形態に係る半導体素子の一部を模式的に表す部分断面図である。  
図１１（ａ）は、図１０のＣ１−Ｃ２線断面を模式的に表す。  
図１１（ｂ）は、図１０のＤ１−Ｄ２線断面を模式的に表す。  
図１０、図１１（ａ）及び図１１（ｂ）に表したように、半導体素子１２０では、開口部１８ａ及び導電体３４が、ゲートパッド３３の上に重ならない位置に設けられている。半導体素子１２０では、開口部１８ａ及び導電体３４が、ゲートパッド３３と対向しない。
【００５９】
半導体素子１２０では、導電体３４が、配線３６を介してゲートパッド３３と電気的に接続されている。また、半導体素子１２０では、導電体３４の下部に導電膜３８が設けられている。導電膜３８は、絶縁膜１８、絶縁膜１９あるいはこれらの積層膜、または間隔を空けて導電体３４と対向する。半導体素子１２０では、導電体３４が、導電膜３８と容量性結合する。導電膜３８は、例えば、グランドと電気的に接続される。導電膜３８は、例えば、ソース電極２２と電気的に接続される。導電膜３８は、例えば、フローティングでもよい。
【００６０】
なお、導電膜３８は、必要に応じて設けられ、省略可能である。導電膜３８を省略した場合、導電体３４は、例えば、ゲート絶縁膜１６や第２半導体層１２などと容量性結合する。また、ゲートパッド３３と導電体３４とをつなぐ配線３６の下部の一部には、絶縁膜１８、絶縁膜１９あるいはこれらの積層膜に設けられた開口部１８ａによって空隙が設けられている。
【００６１】
図１２は、第３の実施形態に係る半導体素子を模式的に表す等価回路図である。  
図１２に表したように、半導体素子１２０では、ゲート電極２３と電気的に接続された保護容量Ｃｐが設けられる。保護容量Ｃｐは、導電体３４と導電膜３８との容量性結合によって形成される。このように、半導体素子１２０では、導電体３４が、導電膜３８とともに、保護容量Ｃｐを形成する。上記のように、導電膜３８は、省略してもよい。但し、半導体素子１２０において、導電膜３８を設ける。これにより、例えば、保護容量Ｃｐをより大きくすることができる。
【００６２】
このように、ゲートパッド３３の上に重ならない位置に開口部１８ａ及び導電体３４を設けた半導体素子１２０でも、ゲート電極２３と電気的に接続された保護容量Ｃｐを形成することができる。従って、半導体素子１２０でもＥＳＤ耐性を向上させることができる。なお、保護ダイオードを別途設ける場合と比べ、素子面積は増大せず、製造工程も簡略化することができる。
【００６３】
半導体素子１２０を半導体装置６０に用いる場合には、半導体素子１２０を実装基板６２の支持部６３の上に設けた後、例えば、配線３６を切断することにより、ゲートパッド３３と導電体３４とを電気的に絶縁する。これにより、半導体素子１１０の高速動作の妨げになる保護容量Ｃｐを低下させることができ、特性劣化等の弊害を抑制することができる。
【００６４】
このように、半導体素子１２０においても、半導体素子１０と同様に、素子の動作の妨げや素子面積の大型化を抑制しつつ、ＥＳＤ耐性を向上させることができる。ゲートパッド３３の上に重ならない位置に開口部１８ａ及び導電体３４を形成する手順は、半導体素子１０の場合と実質的に同じとすることができるから、ここでの説明は省略する。
【００６５】
なお、保護容量Ｃｐを低下させる方法は、配線３６の切断に限らない。例えば、熱的及び機械的の少なくとも一方で導電体３４を変形させ、破壊又は除去してもよい。
【００６６】
上記各実施形態では、半導体素子として、ＨＥＭＴについて説明を行った。上記各実施形態に係る半導体素子は、ＨＥＭＴに限ることなく、例えば、横型のＭＯＳＦＥＴなどでもよい。半導体素子をＭＯＳＦＥＴとする場合には、例えば、第２半導体層１２を省略することができる。また、上記各実施形態では、ゲートパッド３３のみに導電体３４を設けている。これに限ることなく、例えば、ドレインパッド３１及びソースパッド３２のそれぞれに対して、ゲートパッド３３と同様の導電体３４を設けてもよい。これにより、ＥＳＤ耐性をより向上させることができる。
【００６７】
実施形態によれば、素子の動作の妨げや素子面積の大型化を抑制しつつ、ＥＳＤ耐性を向上させることができる半導体素子、半導体装置、半導体素子の製造方法及び半導体装置の製造方法が提供される。
【００６８】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、半導体素子及び半導体装置に含まれる、第１半導体層、第２半導体層、第１電極、第２電極、制御電極、パッド部、絶縁層、導電体、抵抗体、実装基板、支持部、配線電極、及び、配線などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【００６９】
その他、本発明の実施の形態として上述した半導体素子、半導体装置、半導体素子の製造方法及び半導体装置の製造方法を基にして、当業者が適宜設計変更して実施し得る全ての半導体素子、半導体装置、半導体素子の製造方法及び半導体装置の製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
【００７０】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【００７１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７２】
１０、１００、１１０、１２０…半導体素子、  １１…第１半導体層、  １２…第２半導体層、  １４…基板、  １５…下地層、  １６…ゲート絶縁膜、  １８…絶縁層、  １８ａ…開口部、  １８ｂ…犠牲層、  １９…絶縁層、  ２１…ドレイン電極（第１電極）、  ２２…ソース電極（第２電極）、  ２３…ゲート電極（制御電極）、  ３１…ドレインパッド、  ３２…ソースパッド、  ３３…ゲートパッド（パッド部）、  ３４…導電体、  ３５…抵抗体、  ３６…配線、  ３８…導電膜、  ４１…ドレイン配線、  ４２…ソース配線、  ６０…半導体装置、  ６２…実装基板、  ６３…支持部、  ６４…配線電極、  ６６…配線、  Ｃｐ…保護容量、  Ｒｐ…保護抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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