(57)【要約】【課題】  ワード線間の寄生容量の低減と電気抵抗の低減の両立を実現できる半導体装置を提供する。【解決手段】  半導体装置は、半導体基板上で第１方向に延在し、第１方向に直交する第２方向に繰り返し配置される複数の素子分離領域と、複数の素子分離領域により第２方向に区画され第１方向に延在する少なくとも一つの活性領域と、活性領域および素子分離領域上の全面を覆う第１絶縁膜と、第１絶縁膜を貫通して活性領域の上面に達し、第１方向に第１の幅を有する第１ホールと、第１ホールの側面を覆う側面ピラーと、側面ピラーの内側面で構成される第２ホールと、第２ホールを埋設する第１導体部と第１導体部の上面に接続し第２方向に延在する第２導体部とからなるワード線と、を備え、第１導体部は縦型トランジスタのゲート電極を構成し、第２導体部の第１方向の幅は第１の幅以内で構成される。【選択図】図２（ａ）
2015026782.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上で第１方向に延在し、前記第１方向に直交する第２方向に繰り返し配置される複数の素子分離領域と、
前記複数の素子分離領域により前記第２方向に区画され前記第１方向に延在する少なくとも一つの活性領域と、
前記活性領域および前記素子分離領域上の全面を覆う第１絶縁膜と、
前記第１絶縁膜を貫通して前記活性領域の上面に達し、前記第１方向に第１の幅を有する第１ホールと、
前記第１ホールの側面を覆う側面ピラーと、
前記側面ピラーの内側面で構成される第２ホールと、
前記第２ホールを埋設する第１導体部と前記第１導体部の上面に接続し前記第２方向に延在する第２導体部とからなるワード線と、を備え、
前記第１導体部は縦型トランジスタのゲート電極を構成し、前記第２導体部の前記第１方向の幅は前記第１の幅以内で構成されることを特徴とする半導体装置。
【請求項２】
前記第１ホール、前記側面ピラー、前記第２ホール及び前記第１導体により構成される組が前記第２方向に沿って複数配列形成され、
前記第２導体は、前記第２方向に沿って配列形成された複数の前記第１導体に共通に接続されている、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記側面ピラーの前記内側面と前記第１導体との間に、前記内側面を覆う絶縁膜を有していることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記側面ピラーはその上端部に形成された上部不純物拡散層を含み、
前記半導体装置は、前記上部不純物拡散層の上面の少なくとも一部に接続され、かつ前記上部不純物拡散層に隣接する前記第１絶縁膜上に延びる平面導体層をさらに備えている、
ことを特徴とする請求項１，２または３に記載の半導体装置。
【請求項５】
前記平面導体層は、前記第１の方向へ延びていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記平面導体層は、前記第２の方向へも延びていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記平面導体層に電気的に接続されるキャパシタをさらに備えることを特徴とする請求項４，５または６のいずれか一つに記載の半導体装置。
【請求項８】
前記側面ピラーは、有底シリンダー型の半導体ピラーを構成していることを特徴とする請求項１乃至７のいずれか一つに記載の半導体装置。
【請求項９】
前記半導体ピラーは、その底部の少なくとも一部に下部不純物拡散層を含むことを特徴とする請求項１乃至８のいずれか１つに記載の半導体装置。
【請求項１０】
前記第２の方向に延在するように前記活性領域に形成され、前記側面ピラーの下端部に接続されるビット線をさらに備える、ことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
半導体基板上で第１方向に延在し、前記第１方向に直交する第２方向に繰り返し配置される複数の素子分離領域と、
前記素子分離領域により前記第２方向に区画され前記第１方向に延在する少なくとも一つの活性領域と、
前記活性領域および前記素子分離領域上の全面を覆う第１絶縁膜と、
前記第１絶縁膜を貫通して前記活性領域の上面に達し、前記第１方向に第１の幅を有する第１ホールと、
前記第１ホールの側面を覆う側面ピラーと、
前記側面ピラーの内側面で構成される第２ホールと、
前記側面ピラーの上部に配置される上部拡散層と、
前記上部拡散層の上面に接続し前記第１方向に延在するコンタクトパッドと、
前記コンタクトパッドの一部に重なって配置されるコンタクトプラグと、
前記第２ホールを埋設する第１導体部と前記第１導体部の上面に接続し前記第２方向に延在する第２導体部とからなるワード線と、を備え、
前記第１導体部は縦型トランジスタのゲート電極を構成し、前記第２導体部の第１方向の幅は前記第１の幅以内で構成され、
前記第２導体部は、前記第１及び第２方向に直交する第３方向において前記側面ピラーと重なる位置に配置され、
前記コンタクトプラグは、前記第２導体部に隣接して配置され、かつ前記コンタクトパッドを介して前記上部拡散層に接続されることを特徴とする半導体装置。
【請求項１２】
前記第１ホール、前記側面ピラー、前記第２ホール及び前記第１導体により構成される組が前記第２方向に沿って複数配列形成され、
前記第２導体は、前記第２方向に沿って配列形成された複数の前記第１導体に共通に接続されている、
ことを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記側面ピラーの前記内側面と前記第１導体との間に、前記内側面を覆う絶縁膜を有していることを特徴とする請求項１１または１２に記載の半導体装置。
【請求項１４】
前記コンタクトパッドは、前記第２の方向へも延びていることを特徴とする請求項１１，１２又は１３に記載の半導体装置。
【請求項１５】
前記コンタクトプラグに接続されるキャパシタをさらに備えることを特徴とする請求項１１乃至１４のいずれか一つに記載の半導体装置。
【請求項１６】
前記側面ピラーは、有底シリンダー型の半導体ピラーを構成していることを特徴とする請求項１１乃至１５のいずれか一つに記載の半導体装置。
【請求項１７】
前記半導体ピラーは、その底部の少なくとも一部に下部不純物拡散層を含むことを特徴とする請求項１１乃至１６のいずれか１つに記載の半導体装置。
【請求項１８】
前記第２の方向に延在するように前記活性領域に形成され、前記側面ピラーの下端部に接続されるビット線をさらに備える、ことを特徴とする請求項１１乃至１７のいずれか１つに記載の半導体装置。
【請求項１９】
単結晶半導体基板上に形成された素子分離領域および活性領域上の全面を覆う第１絶縁膜を形成する工程と、
前記第１絶縁膜を貫通し前記活性領域の上面を露出させる第１ホールを形成する工程と、
前記第１ホールの内面を含む全面に非晶質シリコン層を形成し、前記第１ホール内に前記非晶質シリコン層の内側面で構成される第２ホールを形成する工程と、
前記非晶質シリコン層の表面の一部であって、前記第２ホールの開口縁から第１方向に延在して前記第１絶縁膜の上方に達する領域を覆う第１マスク膜を形成する工程と、
前記第１マスク膜をマスクとして、前記非晶質シリコン層をエッチバックし、前記第１マスク膜に覆われていない領域の前記第１絶縁膜の上面を露出させる工程と、
前記単結晶半導体基板の表面を種とする固相エピタキシャル成長法により前記非晶質シリコン層を単結晶半導体層に変換する工程と、
前記第２ホールを埋設するように全面に導体膜を形成する工程と、
前記第１ホールの第１方向の幅以内の幅で前記導体膜をパターニングし前記第１方向と交差する第２方向に延在するワード線を形成する工程と、を順次に有することを特徴とする半導体装置の製造方法。
【請求項２０】
有底筒状の半導体ピラーと
前記半導体ピラーの両端部に形成された不純物拡散層と、
前記半導体ピラーの内面を覆う絶縁膜と、
前記半導体ピラーの内部空間を埋設するように前記絶縁膜上に形成される導体層と、を備え、
前記絶縁膜がゲート絶縁膜、前記導体層がゲート電極、前記不純物拡散層がソース及びドレインとして、それぞれ機能するトランジスタ、
を含むことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、縦型トランジスタを含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、トランジスタを微細化する技術として、縦型トランジスタが提案されている。縦型トランジスタは、半導体基板の主面（トランジスタを形成する面）に対して、垂直方向に延びる半導体ピラー（基柱）をチャネルとして用いるトランジスタである。具体的に述べると、縦型トランジスタは、半導体基板から立ち上がるように半導体ピラーが設けられており、半導体ピラーの周囲には、ゲート絶縁膜を介してゲート電極が設けられている。半導体ピラーの下部にはソース／ドレイン領域の一方が設けられ、半導体ピラーの上部にはソース／ドレイン領域の他方が設けられている。この縦型トランジスタは、チャネルを基板主面に平行に配置した平面型（プレーナー）トランジスタと比べて、トランジスタの占有面積が小さく、チャネル長（ゲート長）を長くしても占有面積の増加がない。そのため、トランジスタの占有面積を大きくすることなく、短チャネル効果を抑制できる。また、チャネルの完全空乏化が可能となり、良好なＳ値（Subthreshold swing value）および大きなドレイン電流が得られるという利点を有している。
【０００３】
特許文献１には、縦型トランジスタをセルトランジスタに用いたＤＲＡＭ（Dynamic Random Access Memory）メモリセルの構成が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１０３６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１の図３には、ＤＲＡＭのメモリセル領域の概略構成を示す平面図が記載されている。同図によれば、セルトランジスタである複数の縦型トランジスタをそれぞれ構成する複数の半導体ピラーが、Ｘ方向及びＹ方向に整列配置されている。また、各半導体ピラーの周囲は、ゲート電極に囲まれている。各ゲート電極は、一方向（例えば、Ｙ方向）に沿って配置された一群の半導体ピラーに共通する１本の配線として形成されている。このゲート電極配線はワード線を構成する。つまり、Ｙ方向に延在する複数のワード線がＸ方向に所定の間隔を置いて隣接している。ここで、隣接するワード線間は、シリコン酸化膜などの絶縁膜で分離されている。この構成では、半導体装置の微細化に伴い絶縁膜を薄くすると隣接ワード線が互いに接近し寄生容量が大きくなる。このため、この構成には、外部ノイズの影響が顕在化し縦型トランジスタの動作が安定しないという問題がある。また、この構成には、寄生容量の増大を抑制するためにワード線の厚さを薄くするとワード線抵抗が増大してしまい高速動作が阻害されるという問題がある。
【課題を解決するための手段】
【０００６】
本発明の一実施の形態に係る半導体装置は、半導体基板上で第１方向に延在し、前記第１方向に直交する第２方向に繰り返し配置される複数の素子分離領域と、前記素子分離領域により前記第２方向に区画され前記第１方向に延在する少なくとも一つの活性領域と、前記活性領域および前記素子分離領域上の全面を覆う第１絶縁膜と、前記第１絶縁膜を貫通して前記活性領域の上面に達し、前記第１方向に第１の幅を有する第１ホールと、前記第１ホールの側面を覆う側面ピラーと、前記側面ピラーの内側面で構成される第２ホールと、前記第２ホールを埋設する第１導体部と前記第１導体部の上面に接続し前記第２方向に延在する第２導体部とからなるワード線と、を備え、前記第１導体部は縦型トランジスタのゲート電極を構成し、前記第２導体部の前記第１方向の幅は前記第１の幅以内で構成される。
【０００７】
本発明の他の実施の形態に係る半導体装置は、半導体基板上で第１方向に延在し、前記第１方向に直交する第２方向に繰り返し配置される複数の素子分離領域と、前記素子分離領域により前記第２方向に区画され前記第１方向に延在する少なくとも一つの活性領域と、前記活性領域および前記素子分離領域上の全面を覆う第１絶縁膜と、前記第１絶縁膜を貫通して前記活性領域の上面に達し、前記第１方向に第１の幅を有する第１ホールと、前記第１ホールの側面を覆う側面ピラーと、前記側面ピラーの内側面で構成される第２ホールと、前記側面ピラーの上部に配置される上部拡散層と、前記上部拡散層の上面に接続し前記第１方向に延在するコンタクトパッドと前記コンタクトパッドの一部に重なって配置されるコンタクトプラグと、前記第２ホールを埋設する第１導体部と前記第１導体部の上面に接続し前記第２方向に延在する第２導体部とからなるワード線と、を備え、前記第１導体部は縦型トランジスタのゲート電極を構成し、前記第２導体部の第１方向の幅は前記第１の幅以内で構成され、前記第２導体部は前記第１及び第２の方向に直交する第３方向において前記側面ピラーと重なる位置に配置され、前記コンタクトプラグは、前記第２導体部に隣接して配置され、かつ前記コンタクトパッドを介して前記上部拡散層に接続される構成を有する。
【０００８】
本発明の更に他の実施の形態に係る半導体装置の製造方法は、単結晶半導体基板上に形成された素子分離領域および活性領域上の全面を覆う第１絶縁膜を形成する工程と、前記第１絶縁膜を貫通し前記活性領域の上面を露出させる第１ホールを形成する工程と、前記第１ホールの内面を含む全面に非晶質シリコン層を形成し、前記第１ホール内に前記非晶質シリコン層の内側面で構成される第２ホールを形成する工程と、前記非晶質シリコン層の表面の一部であって、前記第２ホールの開口縁から第１方向に延在して前記第１絶縁膜の上方に達する領域を覆う第１マスク膜を形成する工程と、前記第１マスク膜をマスクとして、前記非晶質シリコン層をエッチバックし、前記第１マスク膜に覆われていない領域の前記第１絶縁膜の上面を露出させる工程と、前記単結晶半導体基板の表面を種とする固相エピタキシャル成長法により前記非晶質シリコン層を単結晶半導体層に変換する工程と、前記第２ホールを埋設するように全面に導体膜を形成する工程と、前記第１ホールの第１方向の幅以内の幅で前記導体膜をパターニングし前記第１方向と交差する第２方向に延在するワード線を形成する工程と、を順次に有する。
【発明の効果】
【０００９】
上記半導体装置によれば、絶縁膜内に第１ホールを配置し、第１ホール内の側面を覆う側面ピラーを配置することによって第１ホール内に第２ホールを設けている。ＤＲＡＭを構成するセルトランジスタのゲート電極は第２ホールを埋設しワード線の一部となる第１導体部によって構成される。つまり、ゲート電極が側面ピラーの外周側面に形成されることがない。また、第１導体部と、第１導体部の上面に接続して延在する第２導体部と、で構成されるワード線の幅は第１ホールの幅以内で構成されるので隣接ワード線の近接を回避できる。これにより、ワード線の寄生容量を低減させて、縦型トランジスタの特性を安定させることができる。また、ワード線は、第１絶縁膜の上面より上方に配置される第２導体部を有するので空間的な制約が少なく、十分な断面積を確保して低抵抗のワード線を形成することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態に係る半導体装置１００の構造を示す模式図（平面図）である。
【図２（ａ）】図１のＡ−Ａ’線断面図である。
【図２（ｂ）】図２（ａ）に示したワード線の斜視図である。
【図２（ｃ）】図２（ａ）に示したワード線の一構成例の断面図である。
【図２（ｄ）】図２（ａ）に示したワード線の他の一構成例の断面図である。
【図３】図２（ａ）のＢ−Ｂ’線断面図（平面図）である。
【図４】図２（ａ）のＣ−Ｃ’線断面図（平面図）である。
【図５】第１の実施形態に係る半導体装置１００の製造方法を説明するための図（平面図）である。
【図６】図５のＡ−Ａ’線断面図である。
【図７】図５のＤ−Ｄ’線断面図である。
【図８】第１の実施形態に係る半導体装置１００の製造方法の第１変形例を説明するための図（平面図）である。
【図９】図８のＡ−Ａ’線断面図である。
【図１０】図８のＥ−Ｅ’線断面図である。
【図１１】図８のＤ−Ｄ’線断面図である。
【図１２】図１１に続く工程を説明するための断面図である。
【図１３】第１の実施形態に係る半導体装置１００の製造方法を説明するための図（平面図）である。
【図１４】図１３のＡ−Ａ’線断面図である。
【図１５】第１の実施形態に係る半導体装置１００の製造方法の第２変形例を説明するため図であって、図１３のＡ−Ａ’線に対応する位置での断面図である。
【図１６】図１５に示す工程に続く工程を説明するための断面図である。
【図１７】第１の実施形態に係る半導体装置１００の製造方法を説明するための図（平面図）である。
【図１８】図１７のＡ−Ａ’線断面図である。
【図１９】第１の実施形態に係る半導体装置１００の製造方法を説明するための図（平面図）である。
【図２０】図１９のＡ−Ａ’線断面図である。
【図２１】第１の実施形態に係る半導体装置１００の製造方法を説明するための図（平面図）である。
【図２２】図２１のＡ−Ａ’線断面図である。
【図２３】第１の実施形態に係る半導体装置１００の製造方法を説明するための図（平面図）である。
【図２４】図２３のＡ−Ａ’線断面図である。
【図２５】第２の実施形態に係る半導体装置２００の構造を示す模式図（平面図）である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明の実施の形態について詳細に説明する。なお、参照する各図は、各構成をわかりやすくするために、実際の構成と縮尺や数等が異なっている。また、各図は、第１、第２及び第３の方向をそれぞれＸ，Ｙ及びＺ方向とするＸ−Ｙ−Ｚ座標系を採用している。この座標系において、Ｚ方向はシリコン基板の主面に垂直な方向であり、第１方向となるＸ方向はシリコン基板の主面と水平な面においてＺ方向と直交する方向であって、第２方向となるＹ方向はシリコン基板の主面と水平な面においてＸ方向と直交する方向である。
【００１２】
（第１の実施形態、半導体装置）
図１から図４を参照して、本発明の第１の実施形態に係る半導体装置１００の概略構成を説明する。図１は、半導体装置１００のメモリセル領域の一部を示す平面図であり、キャパシタ２０が配置された状態を示す図である。図２（ａ）は図１のＡ−Ａ’線における断面図、図２（ｂ）は図２（ａ）に含まれるワード線の構成例を示す斜視図、図２（ｃ）及び（ｄ）は図２（ａ）に含まれるワード線の構成例を示す断面図である。図３は図２（ａ）のＢ−Ｂ’線断面図、図４は図２（ａ）のＣ−Ｃ’線断面図を各々示している。
【００１３】
まず、図１を参照する。半導体装置１００は、半導体基板（図２（ａ）の１）を含む。半導体基板として、例えばｐ型のシリコン単結晶基板を用いることができるがこれに限らない。半導体装置１００は、半導体基板上において、Ｘ方向に延在する複数の素子分離領域２と、これら複数の素子分離領域２で区画され半導体基板からなる複数の活性領域１Ａを備えている。図１では、説明の便宜上、２つの活性領域１Ａ１，１Ａ２を示している。
【００１４】
各々の活性領域１Ａは、Ｙ方向に関して所定の幅を有し、一方の端部１Ａａと他の一方の端部１Ａｂとを備えている。素子分離領域２は、Ｘ方向に延在して、Ｙ方向に繰り返して配置されている。また、活性領域１Ａは、Ｘ方向に延在しＹ方向に素子分離領域２で区画されている。素子分離領域２は、Ｙ方向に関して所定の幅を有し、この幅がＹ方向に隣接する活性領域１Ａ間の間隔を規定する。各々の活性領域１ＡのＹ方向の幅および隣接する活性領域間の間隔は任意に設定することができ、例えば、それぞれ５０ｎｍとすることができる。
【００１５】
各々の活性領域１Ａ上には、活性領域１ＡのＹ方向の両端部１Ａａ、１Ａｂの位置に整合する側面を備える複数の第１ホール３０Ａ（３０Ａ１〜３０Ａ４）が、Ｘ方向に所定の幅及び間隔で配置される。複数の第１ホール３０Ａは、活性領域１Ａ及び素子分離領域２の全面を覆うように形成された第１絶縁膜３に、活性領域１Ａに到達しその一部を露出させるように形成される。図１では、活性領域１Ａ１上に、第１ホール３０Ａ１、３０Ａ２が配置され、隣接する活性領域１Ａ２上に、第１ホール３０Ａ３，３０Ａ４が配置されている。異なる活性領域１Ａに配置される第１ホール３０Ａは、各々Ｙ方向の同一直線上に配置される。第１ホール３０ＡのＸ方向の所定の幅および間隔は任意に設定することができ、例えば、それぞれ５０ｎｍとすることができる。
【００１６】
各第１ホール３０Ａは、底面と、底面に連続する第１〜第４側面３０ａ〜３０ｄにより規定される。第１側面３０ａと第３側面３０ｃは、互いに対向するようにＸ方向に配置され、第２側面３０ｂと第４側面３０ｄは、互いに対向するようにＹ方向に配置されている。
【００１７】
第１ホール３０Ａの内側には、底面及び第１〜第４側面３０ａ〜３０ｄを覆う厚さが例えば１０ｎｍのシリコン層（半導体層）が配置されている。説明の便宜のため、第１〜第４側面３０ａ〜３０ｄを各々覆うシリコン層の各部分をそれぞれ第１〜第４側面ピラー８ａ〜８ｄと呼び、また、底面を覆うシリコン層の部分を底部半導体層６０と呼ぶことにする。また、第１〜第４側面ピラー８ａ〜８ｄを一まとめにして側面ピラーと呼ぶこともある。
【００１８】
第１側面ピラー８ａおよび第３側面ピラー８ｃは、Ｘ方向の厚さが１０ｎｍであり、第１側面３０ａおよび第３側面３０ｃの各々に接して配置されている。また、第２側面ピラー８ｂおよび第４側面ピラー８ｄは、Ｙ方向の厚さが１０ｎｍであり、第２側面３０ｂおよび第４側面３０ｄの各々に接して配置されている。さらに、底部半導体層６０は、Ｚ方向の厚さが１０ｎｍであり、第１ホール３０Ａの底面に接して配置されている。
【００１９】
シリコン層からなる４つの側面ピラー８ａ、８ｂ、８ｃ、８ｄは、第１ホール３０Ａのコーナー部で互いに接続され平面視リング状（フレーム状）のシリコンピラー（半導体ピラー）５Ａ（５Ａ１〜５Ａ４）を構成する。第１ホール３０Ａ１内に配置されるシリコンピラー５Ａを第１シリコンピラー５Ａ１とし、第１ホール３０Ａ２内に配置されるシリコンピラー５Ａを第２シリコンピラー５Ａ２とする。隣接する活性領域１Ａ２上にも同様に第３シリコンピラー５Ａ３、第４シリコンピラー５Ａ４が配置される。後述するように、各々のシリコンピラー５Ａは、底部半導体層６０上に配置される有底シリンダー状のシリコン層（半導体層）で構成される。
【００２０】
第１ホール３０Ａ内にシリコンピラー５Ａを配置することにより、シリコンピラー５Ａの内側に新たな第２ホール３１Ａ（３１Ａ〜３１Ａ４）が形成される。第２ホール３１Ａを規定する４つの側面ピラー８ａ〜８ｄの内側面をそれぞれ第１〜第４内側面３１ａ〜３１ｄと称する。第１〜第４内側面３１ａ〜３１ｄは、第１〜第４側面３０ａ〜３０ｄにそれぞれ対応している。
【００２１】
第３側面ピラー８ｃ（一側面ピラー）と第３側面ピラー８ｃのＸ方向に接する第１絶縁膜３の一部とに跨って、Ｚ方向の厚さが１０ｎｍのシリコン層からなる平面半導体層１７が配置される。平面半導体層１７のＸ方向の一側面１７ａは、第２ホール３１Ａを構成する第３内側面３１ｃと重なる位置に配置される。Ｘ方向の他の一側面１７ｂは、第１絶縁膜３の上面３ａの上方に位置し、一側面１７ａとの間隔が例えば４０ｎｍとなるように配置される。また、平面半導体層１７のＹ方向の側面位置は、活性領域１ＡのＹ方向の両端部１Ａａ、１Ａｂの位置にそれぞれ整合している。平面半導体層１７は、容量コンタクトパッド１７を構成する。
【００２２】
容量コンタクトパッド１７の一部に平面視で重なるようにキャパシタ２０が配置される。容量コンタクトパッド１７とキャパシタ２０との間にはコンタクトプラグ（図２（ａ）の１８）が介在している。
【００２３】
キャパシタ２０の中心は、活性領域１ＡのＹ方向中心に一致している。本実施形態の半導体装置１００では、容量コンタクトパッド１７のＹ方向の中心およびキャパシタ２０のＹ方向の中心が活性領域１ＡのＹ方向の中心に一致するように配置される。したがって、キャパシタ２０は格子状に配置される。
【００２４】
Ｙ方向に延在する複数のワード線１２が、それぞれ、異なる活性領域に配置されＹ方向に整列して配置される複数の第１ホール３０Ａに跨って重なる位置に配置される。また、ワード線１２の両側面にはサイドウォール絶縁膜７が配置される。
【００２５】
ワード線１２のＸ方向の幅は、第１ホール３０のＸ方向の幅と同じかそれより小さくすることができる。図１では、ワード線１２のＸ方向の幅は第１ホール３０ＡのＸ方向の幅に等しい、例えば、５０ｎｍである。
【００２６】
ワード線１２のＸ方向の幅が第１ホール３０のＸ方向の幅と同じかそれより小さいということは、ワード線１２のＸ方向の幅をシリコンピラー５ＡのＸ方向における外側面の幅と同じかそれより小さくすることができることを意味する。つまり、ワード線１２は、平面視において、シリコンピラー５Ａの外側面の幅の範囲内に配置され、シリコンピラー５Ａの各々の外側面からＸ方向にはみ出して配置されることがない。これは、シリコンピラーの外周を取り囲むようにワード線を配置する関連技術とは全く異なる構造である。これにより、関連技術とは異なり隣接するワード線間の距離を確保できるので、本実施の形態では、ワード線の寄生容量を低減することができる。
【００２７】
次に、図２（ａ）の断面図を参照する。図２（ａ）は、図１のＡ−Ａ’線における断面図である。図２（ａ）には、第１セルトランジスタ５０Ａ１および第１キャパシタ２０Ａ１からなる第１メモリセルＭＣ１と、第２セルトランジスタ５０Ａ２および第２キャパシタ２０Ａ２からなる第２メモリセルＭＣ２と、が示されている。２つのメモリセルの構成は同じなので、以下、第１メモリセルＭＣ１の構成について説明する。
【００２８】
ｐ型単結晶シリコンからなる半導体基板１で構成される活性領域１Ａの上部は、ｎ型半導体（不純物拡散層）からなり、活性領域１Ａ上に配置される複数のセルトランジスタ５０Ａに共有されるビット線９ａを構成している。ビット線９ａは、後述の製造方法で説明するように、活性領域１Ａの上面全てに配置されてＸ方向に延在するか、もしくは活性領域１Ａの上面の一部に配置されてＸ方向に延在するか、のいずれかの構成を選択することができる。ビット線９ａを構成するｎ型半導体は、燐や砒素などのｎ型不純物を含有し、その濃度は１Ｅ２０〜１Ｅ２１（atoms／ｃｍ３）とすることができる。
【００２９】
活性領域１Ａの上面１ａには、たとえば厚さ１５０ｎｍのシリコン酸化膜からなる第１絶縁膜３が配置される。図１を参照して説明したように、Ｘ方向に延在する複数の活性領域１Ａの間には素子分離領域２が配置されている。第１絶縁膜３は、複数の活性領域１Ａおよび素子分離領域２を含む全面に配置される。
【００３０】
活性領域１Ａ上に位置して第１絶縁膜３を貫通する第１ホール３０Ａ１が配置される。第１ホール３０Ａ１のＸ方向の幅および間隔は、例えば５０ｎｍとする。第１ホール３０Ａ１は、Ｘ方向に関して互いに対向する第１側面３０ａおよび第３側面３０ｃと、活性領域１Ａの上面１ａからなる底面と、で構成される。第１ホール３０Ａ１の底部には、ビット線９ａに接続する底部半導体層６０が配置される。底部半導体層６０は、たとえば厚さ１０ｎｍのシリコン層からなる。また、第１側面３０ａ及び第３側面３０ｃには、それぞれＺ方向に延在する第１側面ピラー８ａ及び第３側面ピラー８ｃが配置される。第１側面ピラー８ａ及び第３側面ピラー８ｃは、たとえば厚さ１０ｎｍのシリコン層からなる。第１側面ピラー８ａおよび第３側面ピラー８ｃは第１シリコンピラー５Ａ１を構成する。第１シリコンピラー５Ａ１は底部半導体層６０の上面９ｂに接続され有底シリンダ−形状となっている。第１ホール３０Ａ１内に第１シリコンピラー５Ａ１を配置することにより、第１側面ピラー８ａの内側面３１ａと、第３側面ピラー８ｃの内側面３１ｃと、底部半導体層６０の上面９ｂと、で構成される第２ホール３１Ａ１が配置される。第２ホール３１Ａ１のＸ方向の幅は、上記数値例の場合３０ｎｍとなる。
【００３１】
第３側面ピラー８ｃの上面８ｃａは、第１絶縁膜３の上面３ａと面一となっている。第３側面ピラー８ｃの上面８ｃａには、第３側面ピラー８ｃの上面８ｃａから第１絶縁膜３の上面３ａに跨ってＸ方向に延在する平面半導体層１７が接続される。平面半導体層１７は、例えば、厚さ１０ｎｍのシリコン層で構成され、容量コンタクトパッド１７を構成する。容量コンタクトパッド１７のＸ方向の一側面１７ａはＺ方向に見て第３内側面３１ｃに重なり、対向する他の一側面１７ｂはＺ方向に見て第１絶縁膜３の上面３ａに位置している。一側面１７ａから他の一側面１７ｂまでの距離、すなわち容量コンタクトパッド１７のＸ方向の幅は例えば、４０ｎｍである。
【００３２】
第２ホール３１Ａ１の直下に位置する部分の底部半導体層６０はｎ型半導体（不純物拡散層）からなり、ビット線９ａに接続する下部拡散層９を構成している。また、第１シリコンピラー５Ａ１の上面８ｃａを含む上部、すなわち図１に示した側面ピラー８ａ、８ｂ、８ｃ、８ｄの上部は、同じくｎ型半導体（不純物拡散層）からなり、上部拡散層１６を構成している。さらに、第３側面ピラー８ｃの上面８ｃａに接続している容量コンタクトパッド１７もｎ型半導体（不純物拡散層）で構成される。下部拡散層９、上部拡散層１６、容量コンタクトパッド１７の各々を構成するｎ型半導体の不純物濃度は１Ｅ２０〜１Ｅ２１（atoms／ｃｍ３）とすることができる。
【００３３】
上部拡散層１６の底面１６ｃの位置は、第１絶縁膜３の上面３ａから下方に２０〜９０ｎｍの範囲とすることができる。第１絶縁層３の厚みが１５０ｎｍのとき、上部拡散層１６の底面１６ｃと下部拡散層９の上面９ｂの間に位置する第１シリコンピラー５Ａ１のＺ方向の幅は５０〜１２０ｎｍの範囲となる。後述するように、上部拡散層１６の底面１６ｃと下部拡散層９の上面９ｂの間に位置する第１シリコンピラー５Ａ１の部分は第１セルトランジスタ５０Ａ１のチャネル領域を構成する。チャネル領域を構成する第１シリコンピラー５Ａ１はボロンなどのｐ型不純物を含有するｐ型半導体で構成され、その濃度は１Ｅ１５〜１Ｅ１６（atoms／ｃｍ３）とすることができる。
【００３４】
第１シリコンピラー５Ａ１の表面と、底部半導体層６０の上面９ｂと、容量コンタクトパッド１７の一側面１７ａおよび上面１７ｃの一部と、にはゲート絶縁膜１０が配置される。したがって、第２ホール３１Ａ１の内面はゲート絶縁膜１０で覆われている。ゲート酸化膜１０には、例えば、厚さ５ｎｍのシリコン酸化膜を用いることができる。
【００３５】
ゲート絶縁膜１０を介して第２ホール３１Ａ１内を埋設する第１導体部１１Ａと、第１導体部１１Ａの上面に接続すると共に第１シリコンピラー５Ａ１の上面および容量コンタクトパッド１７の上面１７ｃの一部を覆う第２導体部１２Ａと、が配置される。第２導体部１２Ａは、第１絶縁膜３の上方に位置してＹ方向に延在する構成となる。第１導体部１１Ａと第２導体部１２Ａとでワード線１２が構成される。
【００３６】
図２（ｂ）に示すように、本実施形態のワード線１２は、Ｙ方向に直線で延在する配線からなる第２導体部１２Ａと、第２導体部１２Ａの下面から下方に突き出す複数の突起導体からなる第１導体部１１Ａと、で構成される。突起導体は、第２ホール３１Ａ１を埋設しており、各々対応するセルトランジスタのゲート電極を構成する。活性領域１ＡはＹ方向に等ピッチ間隔で配置されるので第１ホール３０ＡもＹ方向に等ピッチ間隔で配置される。さらに、第１ホール３０Ａ内に自己整合で設けられる第２ホール３１ＡもＹ方向に等ピッチ間隔で配置される。したがって、第２ホール３１Ａを埋設する複数の第１導体部１１ＡもＹ方向に等ピッチ間隔で配置される。
【００３７】
第１導体部１１Ａおよび第２導体部１２Ａは同じ金属材料で構成しても良いが、異なる金属材料で構成しても良い。図２（ｃ）は、第２ホール３１Ａ１を第１金属膜１２Ｃと第２金属膜１２Ｄとの積層膜で埋設した例を示している。この場合、第１導体部１１Ａおよび第２導体部１２Ａはいずれも第１金属膜１２Ｃと第２金属膜１２Ｄとの積層膜で構成される、すなわち同一金属材料で構成される。図２（ｄ）は、第２ホール３１Ａ１を第１金属膜１２Ｃのみで埋設した例を示している。この場合、第１導体部１１Ａは第１金属膜１２Ｃで構成され、第２導体部１２Ａは第１金属膜１２Ｃと第２金属膜１２Ｄとの積層膜で構成される。すなわち第１導体部１１Ａおよび第２導体部１２Ａは、異なる金属材料で構成される。
【００３８】
図２（ａ）において、第１ホール３０Ａ１のＸ方向の幅を５０ｎｍ、第１シリコンピラー５Ａ１を構成しているシリコン層の厚さを１０ｎｍとすると、第２ホール３１Ａ１のＸ方向の幅は３０ｎｍとなる。また、ゲート絶縁膜１０の厚さを厚さ５ｎｍとすると、第２ホール３１Ａ１の実質的なＸ方向の幅は２０ｎｍ程度になる。この第２ホール３１Ａ１内に、バリヤ性の保持に必要な少なくとも５ｎｍの厚さの第１金属膜１２Ｃを配置すると、その内部には依然として幅が１０ｎｍの空間が残存する。この場合、図２（ｃ）に示すように、第２ホール３１Ａ１内に、第２金属膜１２Ｄを配置することができる。しかし、半導体装置がさらに微細化され第２ホール３１Ａ１の実質的なＸ方向の幅が１０ｎｍより狭くなると、第１金属膜１２Ｃを配置しただけで第２ホール３１Ａ１は埋設されることとなり図２（ｄ）に示すように第２金属膜１２Ｄは配置されない構成となる。
【００３９】
本実施形態の場合、ワード線１２は、第１絶縁膜３内に配置される第２ホール３１Ａ１内のみならず第１絶縁膜３の上面に延在する配線を第２導体部１２Ａとして備えている。したがって、ワード線１２の抵抗は、Ｙ方向に延在する第２導体部１２Ａを構成する第２金属膜１２Ｄの抵抗が支配的となる。また、第２金属膜１２Ｄは開空間に配置されるのでＺ方向の制約がない。すなわち、第２金属膜１２Ｄの高さを高くすることができる。これらにより、図２（ｃ）に示した構成および図２（ｄ）に示した構成のいずれであってもワード線抵抗の増大を招くことなく、第１導体部１１Ａをゲート電極として機能させることができる。
【００４０】
第１金属膜１２Ｃにはバリヤ性を有する窒化チタン、窒化タングステン、窒化タンタルなどの金属窒化膜を用いることができる。また、第２金属膜１２Ｄには金属窒化膜より低抵抗となるタングステンなどの純金属膜を用いることができる。
【００４１】
ワード線１２を構成する第２導体部１２Ａの上面は、シリコン窒化膜からなるカバー膜（マスク絶縁膜）６で覆われている。また、Ｘ方向に関して互いに対向するワード第１側面１２ａおよびワード第２側面１２ｂは、それぞれサイドウォール絶縁膜７で覆われている。Ｙ方向に延在する複数のワード線１２間を埋設するように第１層間絶縁膜６１が配置される（図２（ａ）の断面図には現れない）。
【００４２】
隣接ワード線１２間であって、容量コンタクトパッド１７上に位置する第１層間絶縁膜６１に容量コンタクトホール１８ａ設けられる。容量コンタクトホール１８ａ内には、容量コンタクトパッド１７の上面１７ｃおよび他の一側面１７ｂに接続する容量コンタクトプラグ１８が埋設される。容量コンタクトプラグ１８は、サイドウォール絶縁膜７を介してワード線１２（第２導体部１２Ａ）とＸ方向に隣接する構成となる。
【００４３】
各々の容量コンタクトプラグ１８の上面にはキャパシタ２０の下部電極２１が配置される。さらに下部電極２１の表面を覆う容量絶縁膜２２および上部電極２３が配置されキャパシタ２０が構成される。キャパシタ２０の下部電極２１は、容量コンタクトプラグ１８、容量コンタクトパッド１７を介して第１シリコンピラー５Ａ１の上部に配置されている上部拡散層１６に接続されている。ここで容量コンタクトパッド１７は、平面視において重ならない位置にある第１シリコンピラー５Ａ１の上面８ｃａと容量コンタクトプラグ１８の底面とを接続する接続導体として機能する。
【００４４】
次に、図３を参照する。図３は、図２（ａ）のＢ−Ｂ’線における平面図（水平断面図）である。Ｙ方向に配置される複数の第１ホール３０に重なってＹ方向に延在するワード線１２が位置している。第３側面ピラー８ｃの上面に接続し、第３側面３０ｃを跨いで第１絶縁膜３の上面に延在する容量コンタクトパッド１７が位置している。容量コンタクトパッド１７のＹ方向の位置は第１ホール３０ＡのＹ方向の位置、すなわち活性領域１ＡのＹ方向の位置に整合している。容量コンタクトパッド１７の他の一側面１７ｂは容量コンタクトプラグ１８に接している。また、容量コンタクトパッド１７の一側面１７ａは内側面３１ｃの位置に整合しておりＸ方向からワード線１２内に食い込むように配置されている。
【００４５】
次に、図４を参照する。図４は、図２（ａ）のＣ−Ｃ’線における平面図（水平断面図）である。第１絶縁膜３で囲まれた複数のリング状（フレーム状）シリコンピラー５Ａが出現する。シリコンピラー５Ａ内にはゲート絶縁膜１０を介して第１導体部１１Ａが位置している。
【００４６】
再び図２（ａ）を参照する。上記の構成において、下部拡散層９と、第１シリコンピラー５Ａ１と、上部拡散層１６と、ゲート絶縁膜１０と、ワード線１２と、で第１セルトランジスタ５０Ａ１が構成される。下部拡散層９はソース／ドレインの一方となり、上部拡散層１６はソース／ドレインの他の一方となる。また、第１シリコンピラー５Ａ１の内、下部拡散層９の上面９ｂと上部拡散層１６の底面１６ｃの間に位置する部分（シリコン層）は、第１セルトランジスタ５０Ａ１のチャネル領域となる。後述の製造方法で説明するように、少なくともチャネル領域となるシリコン層は１Ｅ１５〜１Ｅ１６（atoms／ｃｍ３）程度のｐ型不純物を含有していることが好ましい。第１セルトランジスタ５０Ａ１とキャパシタ２０Ａ１とで第１メモリセルＭＣ１が構成される。
【００４７】
図示しない周辺回路からワード線１２に所定の正電圧を印加することによりチャネル領域にｎ型反転層からなるチャネルが誘起され下部拡散層９と上部拡散層１６が導通する。この状態で周辺回路からビット線９ａを制御することによりキャパシタ２０への電荷の充放電を行って情報の書き込み、読み出しを実施することができる。
【００４８】
セルトランジスタ５０Ａを構成するシリコンピラー５Ａは、柱状のシリコン層（半導体層）で構成される。さらに詳細に説明すると、各々のシリコンピラー５Ａは、中心部を中空とした柱状のシリコン層である。従って、各々のセルトランジスタ５０Ａは縦型トランジスタとして構成される。全てのシリコンピラー５Ａは、活性領域１Ａにおいて、全てが同一の構成となるように配置されている。また、素子分離領域２は、ビット線９ａよりも深くなるように設けられており、素子分離領域２を挟んで隣接する活性領域のビット線９ａ同士が導通しないようになっている。
【００４９】
上記構成により、本実施形態の半導体装置は、半導体基板１上で第１方向（Ｘ方向）に延在し、第１方向に直交する第２方向（Ｙ方向）に繰り返し配置される複数の素子分離領域２と、素子分離領域２により第２方向に区画され第１方向に延在する少なくとも一つの活性領域１Ａと、活性領域１Ａおよび素子分離領域２上の全面を覆う第１絶縁膜３と、第１絶縁膜３を貫通して活性領域１Ａの上面１ａに達し、第１方向に第１の幅を有する第１ホール３０Ａ１と、第１ホール３０Ａ１の側面を覆う側面ピラー８と、側面ピラー８の内側面３１で構成される第２ホール３１Ａ１と、第２ホール３１Ａ１を埋設する第１導体部１１Ａと第１導体部１１Ａの上面に接続し第２方向に延在する第２導体部１２Ａとからなるワード線１２と、を備え、第１導体部１１Ａは縦型トランジスタ５０Ａ１のゲート電極を構成し、第２導体部１２Ａの第１方向の幅は前記第１の幅以内で構成されている。
【００５０】
また、他の観点における本実施形態の半導体装置は、半導体基板１上で第１方向（Ｘ方向）に延在し、第１方向に直交する第２方向（Ｙ方向）に繰り返し配置される複数の素子分離領域２と、素子分離領域２により第２方向に区画され第１方向に延在する少なくとも一つの活性領域１Ａと、活性領域１Ａおよび素子分離領域２上の全面を覆う第１絶縁膜３と、第１絶縁膜３を貫通して活性領域１Ａの上面１ａに達し、第１方向に第１の幅を有する第１ホール３０Ａ１と、第１ホール３０Ａ１の側面を覆う側面ピラー８と、側面ピラー８の内側面３１で構成される第２ホール３１Ａ１と、側面ピラー８の上部に配置される上部拡散層１６と、上部拡散層１６の上面に接続し第１方向に延在するコンタクトパッド１７と、コンタクトパッド１７の一部に重なって配置されるコンタクトプラグ１８と、第２ホール３１Ａ１を埋設する第１導体部１１Ａと第１導体部１１Ａの上面に接続し第２方向に延在する第２導体部１２Ａとからなるワード線１２と、を備え、第１導体部１１Ａは縦型トランジスタ５０Ａ１のゲート電極を構成し、第２導体部１２Ａの第１方向の幅は前記第１の幅以内で構成され、第２導体部１２Ａは、第３方向（Ｚ方向）において側面ピラー８と重なる位置に配置され、コンタクトプラグ１８は、第２導体部１２Ａに隣接して配置され、かつコンタクトパッド１７を介して上部拡散層１６に接続される構成を有する。
【００５１】
このように、第１の実施形態に係る半導体装置１００では、シリコンピラー５Ａは、その中心部が中空となった柱構造となっており、中心部の第２ホール３１Ａの内壁に沿って、ゲート絶縁膜１０とゲート電極となる第１導体部１１Ａとが順次配置された構成となっている。また、第１導体部１１Ａと、第１導体部１１Ａの上面に接続する第２導体部１２Ａと、でワード線１２が構成される。各シリコンピラー５Ａは、Ｘ方向およびＹ方向にそれぞれ隣接した他のシリコンピラー５Ａと第１絶縁膜３で分離されており、Ｙ方向に延在するワード線１２は第１層間絶縁膜６１でＸ方向に相互に分離されている。このような構成によれば、隣接したワード線１２の間隔を関連技術よりも拡大させることができるので、ワード線間の狭小化に起因するゲート電極の寄生容量を低減することができる。これによって、縦型トランジスタの動作が安定しない問題を回避することができる。また、ワード線をシリコンピラーの内部のみならず上方にも配置して延在させる構成としているのでワード線抵抗を低減できる。
【００５２】
（第１の実施形態、半導体装置の製造方法）
次に、第１の実施形態に係る半導体装置１００の製造方法について、図面を参照しながら詳細に説明する。
【００５３】
まず、図５から図７を参照する。図５は平面図、図６は図５のＡ−Ａ’線における断面図、図７は図５のＤ−Ｄ’線における断面図である。
【００５４】
周知のＳＴＩ（Shallow Trench Isolation）法に基き、フォトリソグラフィ法およびドライエッチング法を用いて、ｐ型単結晶シリコンからなる半導体基板１にＸ方向（第１方向）へ延在する複数の溝４を形成する。溝４は、Ｙ方向（第２方向）の幅および間隔を例えば５０ｎｍとし、等ピッチ間隔で形成する。溝４の深さは、例えば２５０ｎｍとする。
【００５５】
次に、溝４の内部を埋め込むように、シリコン基板１の全面へシリコン窒化膜とシリコン酸化膜からなる絶縁膜をＣＶＤ（Chemical Vapor Deposition）法によって堆積させる。その後、シリコン基板１の上面に形成された不要な絶縁膜をＣＭＰ（Chemical Mechanical Polishing）法により除去する。絶縁膜を溝４の内部だけに残すことにより、第１方向へ延在して、第２方向に繰り返して配置される複数の素子分離領域２を形成する。これにより、素子分離領域２でＹ方向に区画されＸ方向に延在する複数の活性領域１Ａが形成される。図５では説明の便宜上、２つの活性領域１Ａを例示している。溝４の幅及び間隔を５０ｎｍとした場合、活性領域１ＡもＹ方向の幅および間隔が５０ｎｍの等ピッチ間隔で形成される。
【００５６】
次に、熱酸化法を用いて、活性領域１Ａの上面にシリコン酸化膜からなる保護膜（図示せず）を形成する。それから、イオン注入法を用いて、活性領域１Ａの上部に燐やヒ素などのｎ型不純物を注入してから、加熱処理することで、活性領域１Ａの全面にｎ型拡散層（ｎ型半導体）からなるビット線９ａを形成する。ｎ型拡散層の不純物濃度は１Ｅ２０〜１Ｅ２１（atoms／ｃｍ３）とすることができる。
【００５７】
本実施形態の製造方法では、活性領域１Ａの上面１ａに構造物が形成されていない最初の段階でビット線９ａを形成するので、Ｚ方向に深いビット線９ａを形成することが可能である。信号遅延を抑制するためにビット線９ａの抵抗はより低いことが望まれるが、周知のようにシリコン内に形成される拡散層配線は金属配線に比べて抵抗が高くなってしまう。本実施形態の半導体装置では、後の工程との関係によりこの工程でビット線９ａに金属配線を用いることができない。したがって、ビット線９ａには拡散層配線を用いざるを得ない。しかしながら、本実施形態のビット線９ａは、深く形成することができるので、断面積を拡大することにより低抵抗化を図ることができる。この場合、ビット線９ａの底面が素子分離領域２の底面より深くならないように形成する必要がある。素子分離領域２の溝４を２５０ｎｍの深さで形成した場合、ビット線９ａの底面の深さが例えば２００ｎｍ以内となるようにイオン注入の条件を制御する。
【００５８】
なお、図５から図７では、ビット線９ａを活性領域１Ａの全面に形成しているが、Ｘ方向へ延在するように活性領域１Ａの一部に形成することもできる。
【００５９】
次に、図８から図１２を用いて、活性領域１Ａの一部にビット線９ｃを形成する製造方法の第１変形例について説明する。図８は平面図、図９は図８のＡ−Ａ’線における断面図、図１０は図８のＥ−Ｅ’線における断面図、図１１は図８のＤ−Ｄ’線における断面図、および図１２は図８〜１１に示す工程に続く工程を説明するための図であって、Ｄ−Ｄ’線に対応する位置での断面図である。
【００６０】
まず、図８から図１１に示すように、シリコン基板１の全面にＣＶＤ法によって、シリコン窒化膜からなるマスク膜４０を形成する。次に、フォトリソグラフィ法とドライエッチング法によって、マスク膜４０に開口部４１を形成して、開口部４１の底面にシリコン基板１を露出させる。次に、イオン注入法によって、露出したシリコン基板１に燐やヒ素などのｎ型不純物を注入してから、加熱処理することで、ｎ型拡散層９ｃを形成する。このとき図１１に示すように、ｎ型拡散層９ｃが、マスク膜４の下に位置するシリコン基板１までＹ方向に拡散するように熱処理する。開口部４１の底面には、ｎ型拡散層９ｃの一部が露出している。
【００６１】
次に、図１２に示すように、マスク膜４０をマスクとするドライエッチング法によって、露出しているｎ型拡散層９ｃを除去して、Ｘ方向へ延在する溝４２を形成する。このとき、マスク膜４０の下方に位置していたｎ型拡散層９ｃは、マスク膜４で保護されているので、溝４２の側面には残留したｎ型拡散層９ｃが露出しており、底面には、新たなシリコン基板１が露出している。これにより、一つの活性領域において、Ｙ方向の両端部に沿ってＸ方向に延在する２本のビット線９ｃが形成される。この場合、一つの活性領域に２本のビット線９ｃが形成されるが、周辺回路領域に形成される上層配線への引き上げコンタクトプラグによって相互に接続され１本のビット線９ｃとして機能する。
【００６２】
次に、前述の方法を用いて溝４２を絶縁膜で埋設しマスク膜４０を除去することにより図７と同様な素子分離領域２が完成する。図７のビット線９ａと異なり、この第１変形例ではＸ方向に延在する活性領域のＹ方向の中心部にはビット線９ｃ、すなわちｎ型拡散層が形成されない。したがって、図１に示した第１側面ピラー８ａおよび第３側面ピラー８ｃの下方にはｎ型拡散層が存在しない状態となる。これにより、チャネルとなるシリコンピラー５Ａは第１側面ピラー８ａおよび第３側面ピラー８ｃの下方で、ｎ型拡散層を介することなくシリコン基板１に接続される構成となる。本第１変形例の構成は、チャネル領域が密閉状態となった時に発生する周知のフローティングボディ効果を回避するのに効果的である。
【００６３】
説明を本筋に戻す。図７の工程に続く工程を、図１３および図１４を参照して説明する。図１３は平面図、図１４は図１３のＡ−Ａ’線における断面図である。
【００６４】
ＣＶＤ法によって、活性領域１Ａと素子分離領域２の全面を覆うように、シリコン酸化膜からなる第１絶縁膜３を、例えば１５０ｎｍ厚となるように形成する。続いて、フォトリソグラフィ法とドライエッチング法により、第１絶縁膜３に第１ホール３０Ａを形成する。第１ホール３０Ａは、Ｙ方向の位置が活性領域１ＡのＹ方向の位置に整合させて第１絶縁膜３を貫通するように形成され、その底部には、活性領域１Ａの上面１ａが露出している。また、第１ホール３０ＡのＸ方向の幅および間隔は、Ｙ方向の幅及び間隔に一致させ、例えば５０ｎｍとしている。第１ホール３０Ａは、Ｘ方向に関して互いに対向する第１側面３０ａおよび第３側面３０ｃと、Ｙ方向に関して互いに対向する第２側面３０ｂおよび第４側面３０ｄと、活性領域の上面１ａからなる底面と、で構成される。
【００６５】
次に、ＣＶＤ法によって、第１ホール３０Ａの内面を含む全面に非晶質シリコン膜８を形成する。非晶質シリコン膜８の厚さは、第１ホール３０Ａを完全に埋め込まない厚さ、例えば１０ｎｍ厚とする。非晶質シリコン膜８は、５００〜５３０℃の温度範囲でモノシラン（ＳｉＨ４）やジシラン（Ｓｉ２Ｈ６）を熱分解させることにより形成することができる。また、非晶質シリコン膜８は、１Ｅ１５〜１Ｅ１６（atoms／ｃｍ３）のｐ型不純物を含有させた膜として形成する。ｐ型不純物にはボロンを用いる。ボロンの含有には、ＣＶＤ成膜時にジボラン（Ｂ２Ｈ６）などのボロン含有ガスを同時に流して成膜と同時に含有させる方法を用いることができる。また、成膜後に斜めイオン注入を用いて含有させることもできる。さらに、成膜後に表面にボロンを吸着させ、熱処理によって膜の内部に拡散させても良い。
【００６６】
非晶質シリコン膜８の一部は、底部非晶質シリコン層６０、及び第１乃至第４側面ピラー８ａ〜８ｄとなる。詳述すると、第１ホール３０Ａの底部には、活性領域１Ａを構成するシリコン基板１の上面１ａと接続する底部非晶質シリコン層６０が形成される。また、第１側面３０ａおよび第３側面３０ｃの各々に接してＸ方向の厚さが１０ｎｍの非晶質シリコン膜からなる第１側面ピラー８ａおよび第３側面ピラー８ｃが形成される。また、第２側面３０ｂおよび第４側面３０ｄの各々に接してＹ方向の厚さが１０ｎｍの非晶質シリコン膜からなる第２側面ピラー８ｂおよび第４側面ピラー８ｄが形成される。４つの側面ピラー８ａ、８ｂ、８ｃ、８ｄは、第１ホール３０Ａのコーナー部で互いに接続され平面視リング状（フレーム状）のシリコンピラー５Ａを構成する。第１ホール３０Ａ１内に配置されるシリコンピラー５Ａを第１シリコンピラー５Ａ１とし、第１ホール３０Ａ２内に配置されるシリコンピラー５Ａを第２シリコンピラー５Ａ２とする。
【００６７】
第１ホール３０Ａ内にシリコンピラー５Ａを形成することにより、第１側面３０ａ、第２側面３０ｂ、第３側面３０ｃ、第４側面３０ｄの各々に対向する第１内側面３１ａ、第２内側面３１ｂ、第３内側面３１ｃ、第４内側面３１ｄが形成される。４つの側面ピラー８の４つの内側面および底部非晶質シリコン層６０の上面９ｂは、第２ホール３１Ａを構成する。
【００６８】
また、非晶質シリコン膜８のうち、第１絶縁膜３の上面を覆って形成される部分は、平面非晶質シリコン層８ｅとなる。ここで、第１乃至第４側面ピラー８ａ〜８ｄの上面を、第１絶縁膜３の上面と面一となる面であると定義すると、平面非晶質シリコン層８ｅは、第１乃至第４側面ピラー８ａ〜８ｄの上面及びそれと面一の第１絶縁膜３の上面に連続的に配置されていうことができる。また、第２ホール３１Ａの開口縁は、平面非晶質シリコン層８ｅによって構成される。
【００６９】
次に、イオン注入法によって、半導体基板１の上面１ａに垂直となるＺ方向から非晶質シリコン膜８に燐やヒ素などのｎ型不純物を注入する。これにより、非晶質シリコン膜８には、不純物導入層１３（１３Ａ，１３Ｂ）が形成される。不純物導入層１３中の不純物濃度は１Ｅ２０〜１Ｅ２１（atoms／ｃｍ３）とする。さらに詳細に説明すると、第１絶縁膜３の上から第２ホール３１Ａの上部にかけて位置する非晶質シリコン膜８へ注入された不純物によって、上部不純物導入層１３Ａが形成され、第２ホール３１Ａの底部に位置した底部非晶質シリコン層６０へ注入された不純物によって、下部不純物導入層１３Ｂが形成される。
【００７０】
ここでは、第２ホール３１Ａの内壁を露出した状態で不純物導入層１３を形成しているが、第２ホール３１Ａを絶縁膜で埋め込んでから形成しても良い。その方法を本実施の形態の製造方法の第２変形例として、図１５および図１６を参照して説明する。第２ホール３１Ａの形成までは、図１３および図１４で説明した通りである。
【００７１】
図１５に示すように、ＣＶＤ法によって、第２ホール３１Ａの上部へシリコン酸化膜からなる保護膜１４を形成する。図１５では、第２ホール３１Ａが保護膜１４により完全に埋め込まれているが、第２ホール３１Ａを完全に埋め込む必要はなく、第２ホール３１Ａの開口部分が保護膜１４により塞がれていれば良い。
【００７２】
次に、イオン注入法によって、保護膜１４を介して非晶質シリコン膜８へ不純物を注入する。この場合、第２ホール３１Ａは、保護膜１４で埋設されているので第２ホール３１Ａ内へのイオンの進入が阻止される。したがって、底部非晶質シリコン層６０に下部不純物導入層１３Ｂは形成されず、平面非晶質シリコン層８ｅ及び第１乃至第４側面ピラー８ａ〜８ｄの上部に上部不純物導入層１３Ａが形成される。
【００７３】
次に、図１６に示すように、ウェットエッチング法によって、保護膜１４を除去すると、図１４と同様な上部不純物導入層１３Ａが完成する。第２ホール内３１Ａへのイオンの進入を遮断する本第２変形例では、トランジスタのチャネルとなる側面ピラー８ａ、８ｂ、８ｃ、８ｄへの内側面３１ａ、３１ｂ、３１ｃ、３１ｄからの散乱イオンの注入を完全に回避することができる。チャネル領域に散乱イオンが注入されるとトランジスタの閾値電圧が変動してしまい正規の動作が困難となる。本第２変形例によれば、その困難さを解消することができる。
【００７４】
なお、本第２変形例では、イオン注入による下部拡散層９は形成されないが、ビット線９ａを下部拡散層として用いることができるので、問題はない。あるいは、底部非晶質シリコン層６０にビット線９ａからｎ型不純物を熱拡散させ、底部非晶質シリコン層６０の一部もしくは全部を下部拡散層として用いるようにすることもできる。
【００７５】
説明を本筋に戻す。図１４の工程に続く工程を、図１７および図１８を参照して説明する。図１７は平面図、図１８は図１７のＡ−Ａ’線における断面図である。
【００７６】
図１４で不純物導入層１３を形成した後、回転塗布法によって、第２ホール３１Ａを埋め込むように、非晶質シリコン層８上にフォトレジストを塗布する。次に、フォトリソグラフィ法によって、フォトレジストを露光現像し、図１７および図１８に示すように、平面視矩形となる第１マスク膜３５を形成する。
【００７７】
第１マスク膜３５は、第２ホール３１Ａの開口縁からＸ方向へ延在し、第３側面３０ｃの上方を通過して第１絶縁膜３の上方にまで達するように形成する。例えば、第１マスク膜３５は、Ｘ方向の寸法を４０ｎｍ、Ｙ方向の寸法を５０ｎｍとする。平面視において、第１マスク膜３５のＸ方向における一方の端部３５ａの位置は、第３内側面３１ｃと一致させており、他方の端部３５ｃの位置は、隣接する第２ホール３１Ａ１、３１Ａ２の中間位置に対応させている。また、Ｙ方向の位置は第１ホール３０Ａ１の位置に整合させている。
【００７８】
リソグラフィにおいて、レチクルマスクパターンの転写露光および現像を実施すると、第２ホール３１Ａ内の下部には露光用の光が到達しないため、解像されない第１マスク膜３５が残存する。これにより第１マスク膜３５で覆われた以外の領域には平面非晶質シリコン層８ｅ（上部不純物導入層１３Ａ）の上面が露出する。
【００７９】
次に、図１９および図２０に示すように、第１マスク膜３５をマスクとするドライエッチング法によって、第１絶縁膜３の上面３ａが露出するまで平面非晶質シリコン層８ｅを除去する。これにより、非晶質シリコン膜８は、第１ホール３０Ａごとに分断されて、第１ホール３０Ａの内壁と第１絶縁膜３の上面３ａの一部に残留する。その後、第１マスク膜３５を全て除去する。
【００８０】
以上のようにして、第１ホール３０Ａ内には、非晶質シリコン膜からなる第１側面ピラー８ａ、第２側面ピラー８ｂ、第３側面ピラー８ｃ、第４側面ピラー８ｄが平面視リング状に形成され、第１シリコンピラー５Ａ１が形成される。第１シリコンピラー５Ａ１の上部は、上部不純物導入層１３Ａで構成される。また、第３側面ピラー８ｃの上面８ｃａに接続し、容量コンタクトパッド１７となる平面非晶質シリコン層８ｅが形成される。平面非晶質シリコン層８ｅも上部不純物導入層１３Ａで構成される。これにより、第３側面ピラー８ｃの上面は平面非晶質シリコン層８ｅで覆われると共に、第１側面ピラー８ａ、第２側面ピラー８ｂ、第４側面ピラー８ｄの上面は、第１絶縁膜３の上面３ａより下の位置で各々露出した状態となる。
【００８１】
次に、シリコン基板１を４８０〜５３０℃の温度範囲で、１〜６時間熱処理する。この熱処理により、非晶質シリコン層８が単結晶からなるシリコン基板１を種として固相エピタキシャル成長し単結晶シリコン層（半導体層）８に変換される（図２２参照）。具体的には、底部非晶質シリコン層６０のシリコン基板１に接する部分から固相成長が始まり、シリコンピラー５Ａを経て平面非晶質シリコン層８ｅまで単結晶化が伝播進行する。５３０℃より高い温度では、単結晶核が非晶質シリコン膜８の全体に同時に発生してしまい多結晶シリコン膜となってしまうので好ましくない。このエピタキシャル成長により、底部非晶質シリコン層６０は単結晶化し底部半導体層６０となる。同時に下部不純物導入層１３Ｂは下部拡散層９に変化する。また、非晶質シリコンピラー５Ａは単結晶化され、上部に位置する上部不純物導入層１３Ａは上部拡散層１６となる。同時に、チャネルを構成する部分のｐ型非晶質シリコンピラー５Ａはｐ型単結晶となる。さらに、平面非晶質シリコン層８ｅも単結晶に変換され、また、上部不純物導入層１３Ａはｎ型拡散層となり平面半導体層１７（容量コンタクトパッド１７）を形成する。
【００８２】
なお、非晶質シリコン膜８は、５００〜５３０℃の温度範囲で成膜されるので、成膜段階においてその一部が単結晶化することがある。具体的には、単結晶シリコン基板１に接する第１ホール３０Ａの底部に位置する非晶質シリコン膜は、成膜段階で一部単結晶化することがある。しかし、このことは、最終的な半導体装置の構成には何ら影響しない。
【００８３】
次に、図２１及び図２２に示すように、熱酸化法によって、単結晶化されたシリコン膜の表面に、例えば３ｎｍ厚のシリコン酸化膜からなるゲート絶縁膜１０を形成する。続いて、ＣＶＤ法によって、第２ホール３１Ａを埋め込むように、全面に第１導体膜１２Ｃとなる窒化チタン（ＴｉＮ）膜と第２導体膜１２Ｄとなるタングステン（Ｗ）膜との金属積層膜を成膜する。さらに、金属積層膜の上面を覆うように、シリコン窒化膜からなるカバー膜６を形成する。それから、フォトリソグラフィ法とドライエッチング法によって、カバー膜６にＹ方向に延在するワード線パターンを形成する。次に、カバー膜６をマスクとしてタングステン膜および窒化チタン膜の一部を選択的に除去し、ＤＲＡＭのワード線１２を形成する。
【００８４】
ワード線１２は、第２ホール３１Ａを埋設する第１導体部１１Ａと、シリコンピラー５Ａよりも上方に位置してＹ方向に延在する第２導体部１２Ａで構成される。第２ホール３１Ａを埋設するワード線（第１導体部１１Ａ）は、対応するトランジスタのゲート電極として機能する。ワード線パターンは、Ｘ方向に関して、第１ホールの第１側面３０ａ及び第３側面３０ｃの夫々よりも外側、即ち第１絶縁膜３側、にはみ出さないパターンで形成する。換言すると、第２導体部１２Ａは、そのＸ方向の幅が第１ホール３０ＡのＸ方向の幅以下であって第２ホール３１ＡのＸ方向の幅以上となるように形成される。第２導体部１２ＡのＸ方向幅が、第１ホール３０ＡのＸ方向の幅よりも大きくなると隣接ワード線間が狭くなって寄生容量が大きくなる。また、第２導体部１２ＡのＸ方向幅が第２ホール３１Ａよりも狭くなると第２ホール３１Ａ内のワード線が除去されてしまいゲート電極として機能しなくなってしまう。なお、ワード線１２は、図２（ｃ）又は図２（ｄ）を参照して説明したように形成することができる。
【００８５】
上記の製造方法に基づき、本実施形態の半導体装置の製造方法は、単結晶半導体基板上に形成された素子分離領域および活性領域上の全面を覆う第１絶縁膜３を形成する工程と、第１絶縁膜３を貫通し活性領域１Ａの上面１ａを露出させる第１ホール３０Ａを形成する工程と、第１ホール３０Ａの内面を含む全面に非晶質シリコン層８を形成し、第１ホール３０Ａ内に非晶質シリコン層８の内側面（３１ａ、３１ｂ、３１ｃ、３１ｄ）で構成される第２ホール３１Ａを形成する工程と、非晶質シリコン層８の表面の一部であって、第２ホール３１Ａの開口縁からＸ方向に延在して第１絶縁膜３の上方に達する領域を覆う第１マスク膜３５を形成する工程と、第１マスク膜３５をマスクとして、平面非晶質シリコン層８ｅをエッチバックし、第１絶縁膜３の上面３ａを露出させる工程と、単結晶半導体基板１の表面を種とする固相エピタキシャル成長法により非晶質シリコン層８を単結晶半導体層８に変換する工程と、第２ホール３１Ａを埋設するように全面に導体膜（１２Ｃ、１２Ｄ）を形成する工程と、第１ホール３０の第１方向の幅以内の幅で導体膜をパターニングし第２方向に延在するワード線１２を形成する工程と、を順次に有する構成となる。
【００８６】
次に、図２３および図２４に示すように、ＣＶＤ法によって、ワード線１２とカバー膜６を覆うようにシリコン窒化膜を成膜してから、全面エッチバックを行うことにより、ワード線１２のＸ方向の側面にシリコン窒化膜からなるサイドウォール絶縁膜７を形成する。サイドウォール絶縁膜７は、ワード線１２とこの後形成する容量コンタクトプラグ１８との間の絶縁性を確保する役割を果たす。
【００８７】
次に、ＣＶＤ法によって、容量コンタクトパッド１７とワード線１２とカバー膜６を埋め込むように、シリコン酸化膜からなる第１層間絶縁膜６１を成膜する。そして、ＣＭＰ法によって、第１層間絶縁膜６１を平坦化する。つぎに、フォトリソグラフィ法とドライエッチング法によって、第１層間絶縁膜６１を貫通するコンタクトホール１８ａを形成する。
【００８８】
コンタクトホール１８ａの形成時に、容量コンタクトパッド１７の上面１７ｃ並びに側面１７ａに形成されていたゲート絶縁膜１０も除去して、容量コンタクトパッド１７の表面を露出させる。コンタクトホール１８ａの底面には、容量コンタクトパッド１７と第１絶縁膜３が露出しており、側面にはサイドウォール絶縁膜７が露出している。
【００８９】
次に、図２（ａ）に示すようにコンタクトホール１８ａ内に容量コンタクトプラグ１８を形成する。容量コンタクトプラグ１８は、シリコンからなる容量コンタクトパッド１７表面に接する金属シリサイド膜と、バリヤ窒化チタン膜と、タングステン膜と、の積層膜で形成することができる。金属シリサイド膜には、チタンシリサイド膜、コバルトシリサイド膜、ニッケルシリサイド膜などの単層膜もしくは積層膜を用いることができる。
【００９０】
次に、容量コンタクトプラグ１８を覆うように犠牲膜を形成する。次に、犠牲膜に、コンタクトプラグ１８の上面を露出させるホールを形成する。それから、ホール内に容量コンタクトプラグ１８の上面に接続する下部電極２１を形成し、犠牲膜を除去して下部電極２１の外側面を露出させる。次に、露出させた下部電極２１を覆うように、容量絶縁膜２２と上部電極２３を形成する。こうしてキャパシタ２０が完成する。
【００９１】
以上のようにして、図１から図４に示した半導体装置１００が完成する。
【００９２】
（第２の実施形態）
図１に示したように、半導体装置１００では、Ｙ方向の幅が活性領域１ＡのＹ方向の幅と同一となる容量コンタクトパッド１７を、第３側面ピラー８ｃの上面から平面視で活性領域と重なるようにＸ方向に延在させて配置している。したがって、全ての容量コンタクトパッド１７は活性領域１Ａ上に配置され、その上に形成される複数のキャパシタはＸ方向およびＹ方向に延在する直線上に格子状に配置されている。これに対し、本第２実施形態では、キャパシタを千鳥状に最密充填配置とする。以下、図２５を参照して、本実施の形態に係る半導体装置２００について説明する。
【００９３】
図２５に示すように、本実施形態の半導体装置２００は、第１ワード線１２ＡＡに関連してＹ方向に配置される複数の第１メモリセルＭＣ１を構成する第１容量コンタクトパッド１７Ａは、全て活性領域１Ａから＋Ｙ方向（図の上方向）にはみ出して配置されている。一方、第１ワード線１２ＡＡに隣接する第２ワード線１２ＢＢに関連してＹ方向に配置される複数の第２メモリセルＭＣ２を構成する第２容量コンタクトパッド１７Ｂは、全て活性領域１Ａから−Ｙ方向（図の下方向）にはみ出して配置されている。すなわち、同一活性領域１Ａ上で隣接して配置されるメモリセルＭＣの容量コンタクトパッド１７は活性領域１Ａに対して各々反対側の方向にはみ出して配置される。これにより、図２５に示すように、容量コンタクトパッド１７上に配置されるキャパシタ２０は最密充填配置とすることが可能となり、キャパシタの直径を最大化して得られる容量値を増大させることができる。
【００９４】
以下、構成の詳細について説明する。なお、容量コンタクトパッド１７の下方に位置する構成は第１実施形態と同じである。また、第１実施形態で説明したように、各々の活性領域１Ａの幅および間隔は５０ｎｍとしている。第１ホール３０Ａ１のＸ方向の幅およびＹ方向の幅は各々５０ｎｍとしている。さらに、シリコンピラーを構成する第１側面ピラー８ａ、第２側面ピラー８ｂ、第３側面ピラー８ｃ、第４側面ピラー８ｄの各々の厚さは１０ｎｍとしている。
【００９５】
第１ワード線１２ＡＡに関連する第１メモリセルＭＣ１の容量コンタクトパッド１７Ａは、Ｘ方向に関して互いに対向するパッド第１側面１７ａおよびパッド第２側面１７ｂと、Ｙ方向に関して互いに対向するパッド第３側面１７ｄおよびパッド第４側面１７ｅと、を有している。パッド第１側面１７ａのＸ方向位置は、第１内側面３１ｃのＸ方向位置に一致している。パッド第２側面１７ｂはパッド第１側面１７ａから＋Ｘ方向（図の右方向）に４０ｎｍの位置に配置される。パッド第２側面１７ｂと、隣接する第２ホール３０Ａ２の第１側面３０ａと、の間隔は２０ｎｍとなる。パッド第３側面１７ｄのＹ方向位置は第２内側面３１ｂのＹ方向位置に一致している。パッド第４側面１７ｅは活性領域１ＡのＹ方向の一方の端部１Ａａからはみ出し、パッド第３側面１７ｄから６０ｎｍの位置に配置される。パッド第４側面１７ｅと、Ｙ方向に隣接する活性領域の他方の端部１Ａｂと、の間隔は３０ｎｍとなる。容量コンタクトパッド１７Ａは活性領域１ＡのＹ方向の一方の端部１Ａａから＋Ｙ方向にはみ出して配置される。
【００９６】
一方、同一活性領域１Ａ上でＸ方向に関して第１メモリセルＭＣ１に隣接する第２メモリセルＭＣ２の容量コンタクトパッド１７Ｂは、Ｘ方向の位置関係について第１メモリセルＭＣ１と同じに構成される。Ｙ方向に関して互いに対向するパッド第３側面１７ｄとパッド第４側面１７ｅの内、パッド第４側面１７ｅのＹ方向位置は第４内側面３１ｄのＹ方向位置に一致している。パッド第３側面１７ｄは活性領域１ＡのＹ方向の他の一方の端部１Ａｂからはみ出し、パッド第４側面１７ｅから６０ｎｍの位置に配置される。パッド第３側面１７ｄと、Ｙ方向に隣接する活性領域の一方の端部１Ａａと、の間隔は３０ｎｍとなる。容量コンタクトパッド１７Ｂは活性領域１ＡのＹ方向の他の一方の端部１Ａｂから−Ｙ方向にはみ出して配置される。
【００９７】
上記の容量コンタクトパッド１７の配置は、第１実施形態の図１７、図１８の段階で形成する第１マスク膜３５のパターンを図２５に示したパターンで置き換えることにより形成することができる。
【００９８】
本実施形態によれば、第１実施形態で説明したワード線の寄生容量低減およびワード線抵抗低減の効果を維持しつつ、キャパシタの容量を増大することができる。
【００９９】
以上、本発明の好ましい実施形態について説明したが、本発明は上記実施の形態に限定されることなく、発明の主旨を逸脱しない範囲で種々変更が可能である。例えば、第１ホール３０Ａを平面視矩形で構成したが、円形としても同様の半導体装置を構成することができる。また、第１導体部１１Ａを金属膜で構成したが、不純物含有多結晶シリコン膜で構成することもできる。さらに各部のサイズを例示したが、例示したサイズに限るものではなく変更可能である。
【符号の説明】
【０１００】
１    シリコン基板
１Ａ、１Ａ１，１Ａ２    活性領域
１Ａａ，１Ａｂ    端部
１ａ    上面
２    素子分離領域
３    第１絶縁膜
３ａ    上面
４    溝
５Ａ１    第１シリコンピラー
５Ａ２    第２シリコンピラー
５Ａ３    第３シリコンピラー
５Ａ４    第４シリコンピラー
６    カバー膜
７    サイドウォール絶縁膜
８    非晶質シリコン膜
８ａ〜８ｄ    第１〜第４側面ピラー
８ｃａ    上面
８ｅ    平面非晶質シリコン層
９    下部拡散層
９ａ    ビット線
９ｂ    上面
９ｃ    ビット線
１０    ゲート絶縁膜
１１Ａ    第１導体部
１２    ワード線
１２Ａ    第２導体部
１２ＡＡ    第１ワード線
１２ＢＢ    第２ワード線
１２Ｃ    第１金属膜
１２Ｄ    第２金属膜
１２ａ    ワード第１側面
１２ｂ    ワード第２側面
１３Ａ    上部不純物導入層
１３Ｂ    下部不純物導入層
１４    保護膜
１６    上部拡散層
１６ｃ    底面
１７    平面半導体層
１７Ａ    第１容量コンタクトパッド
１７Ｂ    第２容量コンタクトパッド
１７ａ    パッド第１側面
１７ｂ    パッド第３側面
１７ｃ    上面
１７ｄ    パッド第２側面
１７ｅ    パッド第４側面
１８    容量コンタクトプラグ
１８ａ    容量コンタクトホール
２０    キャパシタ
２０Ａ１    第１キャパシタ
２０Ａ２    第２キャパシタ
２１    下部電極
２２    容量絶縁膜
２３    上部電極
３０Ａ１，３０Ａ２，３０Ａ３，３０Ａ４    第１ホール
３０ａ〜３０ｄ    第１〜第４側面
３１Ａ１，３１Ａ２    第２ホール
３１ａ〜３１ｄ    第１〜第４内側面
３５    第１マスク膜
３５ａ，３５ｃ    端部
４０    マスク膜
４１    開口部
４２    溝
５０Ａ１    第１セルトランジスタ
５０Ａ２    第２セルトランジスタ
６０    底部半導体層
６１    第１層間絶縁膜
１００，２００    半導体装置
【図１】
2015026782.tif 000003
【図２（ａ）】
2015026782.tif 000004
【図２（ｂ）】
2015026782.tif 000005
【図２（ｃ）】
2015026782.tif 000006
【図２（ｄ）】
2015026782.tif 000007
【図３】
2015026782.tif 000008
【図４】
2015026782.tif 000009
【図５】
2015026782.tif 000010
【図６】
2015026782.tif 000011
【図７】
2015026782.tif 000012
【図８】
2015026782.tif 000013
【図９】
2015026782.tif 000014
【図１０】
2015026782.tif 000015
【図１１】
2015026782.tif 000016
【図１２】
2015026782.tif 000017
【図１３】
2015026782.tif 000018
【図１４】
2015026782.tif 000019
【図１５】
2015026782.tif 000020
【図１６】
2015026782.tif 000021
【図１７】
2015026782.tif 000022
【図１８】
2015026782.tif 000023
【図１９】
2015026782.tif 000024
【図２０】
2015026782.tif 000025
【図２１】
2015026782.tif 000026
【図２２】
2015026782.tif 000027
【図２３】
2015026782.tif 000028
【図２４】
2015026782.tif 000029
【図２５】
2015026782.tif 000030