(57)【要約】      （修正有）【課題】アナログ・デジタル変換のためのシステムと方法を提供する。【解決手段】方法７００は、それぞれが第１と第２の極板を備えた、第１のコンデンサと第２のコンデンサを入力電圧で充電するステップ７０２と、第１の基準電圧を、第１のコンデンサの第２の極板に接続するステップ７０４と、第２の基準電圧を、第２のコンデンサの第１の極板に接続するステップ７０６と、コンパレータを使用して、第１のコンデンサの第１の極板と、第２のコンデンサの第２の極板間の電位差である、出力電圧の極性を判定するステップ７０８と、出力電圧の極性を表す２進ビットを出力するステップ７１０と、２進ビットに基づき、出力電圧の極性を切り換えて、出力電圧を整流するステップ７１２と、を備える。【選択図】図７
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【特許請求の範囲】
【請求項１】
それぞれが第１と第２の極板を備えた、第１のコンデンサと第２のコンデンサを入力電圧で充電するステップと、
第１の基準電圧を、前記第１のコンデンサの前記第２の極板に接続するステップと、
第２の基準電圧を、前記第２のコンデンサの前記第１の極板に接続するステップと、
コンパレータを使用して、前記第１のコンデンサの前記第１の極板と、前記第２のコンデンサの前記第２の極板間の電位差である、出力電圧の極性を判定するステップと、
前記出力電圧の前記極性を表す２進ビットを出力するステップと、
前記２進ビットに基づき、前記出力電圧の前記極性を切り換えて、前記出力電圧を整流するステップと、
を備える、アナログ・デジタル変換方法。
【請求項２】
第１の出力端子が、前記第１のコンデンサの前記第１の極板に接続され、第２の出力端子が、前記第２のコンデンサの前記第２の極板に接続され、
前記極性を切り換えるステップが、前記２進ビットに基づいて、前記第１の出力端子への接続と第２の出力端子への接続とを切り換えるステップを備える、請求項１に記載の方法。
【請求項３】
前記極性を切り換えるステップは、
前記極性が正であれば、前記第１の出力端子を、前記第２のコンデンサの前記第２の極板に接続し、前記第２の出力端子を、前記第１のコンデンサの前記第１の極板に接続し、
前記極性が負であれば、前記第２の出力端子を、前記第２のコンデンサの前記第２の極板に接続し、前記第１の出力端子を、前記第１のコンデンサの前記第１の極板に接続する、請求項１または２に記載の方法。
【請求項４】
前記第１と第２の出力端子を、前記正と負の入力端子に接続することにより、残差を再循環するステップをさらに備える、請求項１から請求項３のいずれか１項に記載の方法。
【請求項５】
前記第１の基準電圧と前記第２の基準電圧との間の電位差が、スケール電圧の半分に等しい、請求項１から請求項４のいずれか１項に記載の方法。
【請求項６】
前記第１の基準電圧を、前記第１のコンデンサの前記第２の極板に接続するステップと、前記第２の基準電圧を、前記第２のコンデンサの前記第１の極板に接続するステップとが同時に行われる、請求項１から請求項５のいずれか１項に記載の方法。
【請求項７】
前記方法を繰り返して、前記入力電圧を変更する前に１４ビット以上を抽出する、請求項４に記載の方法。
【請求項８】
前記入力電圧は、共通モード電圧を中心とする差分電圧である、請求項１から請求項７のいずれか１項に記載の方法。
【請求項９】
前記第１の基準電圧と前記第２の基準電圧とが、第３のコンデンサと第４のコンデンサにより各々供給される、請求項１から請求項８のいずれか１項に記載の方法。
【請求項１０】
前記第１のコンデンサの容量と、前記第２のコンデンサの容量とは等しくない、請求項１から請求項９のいずれか１項に記載の方法。
【請求項１１】
それぞれが第１と第２の極板を備えた、第１のコンデンサと第２のコンデンサと、
前記第１のコンデンサと前記第２のコンデンサを、入力電圧で充電するように構成された、正の入力端子と負の入力端子と、
前記第１のコンデンサの前記第２の極板に切り換え可能に接続された、第１の基準電圧源と、
前記第２のコンデンサの前記第１の極板に切り換え可能に接続された、第２の基準電圧源と、
前記第１のコンデンサの前記第１の極板と、前記第２のコンデンサの前記第２の極板に接続され、コンパレータ出力を持つコンパレータと、
第１と第２の出力端子であって、各端子が、前記第１のコンデンサの前記第１の極板と、前記第２のコンデンサの前記第２の極板に切り換え可能に接続され、前記端子の切り換え可能な接続が、前記コンパレータ出力により制御される、第１と第２の出力端子と、を備える、アナログ・デジタル変換システム。
【請求項１２】
前記端子の前記切り換え可能な接続は、
前記極性が正の場合には、前記第１の出力端子を前記第２のコンデンサの前記第２の極板に電気的に接続し、前記第２の出力端子を前記第１のコンデンサの前記第１の極板に電気的に接続し、
前記極性が負の場合には、前記第２の出力端子を前記第２のコンデンサの前記第２の極板に電気的に接続し、前記第１の出力端子を前記第１のコンデンサの前記第１の極板に電気的に接続するように構成されている、請求項１１に記載のシステム。
【請求項１３】
前記第１と第２の出力端子は、前記正と負の入力端子にそれぞれ接続されている、請求項１１または１２に記載のシステム。
【請求項１４】
前記第１の基準電圧源と、前記第２の基準電圧源との間の電位差は、スケール電圧の半分に等しい、請求項１１から請求項１３のいずれか１項に記載のシステム。
【請求項１５】
前記第１の基準電圧源は、第３のコンデンサを備え、前記第２の基準電圧源は、第４のコンデンサを備える、請求項１１から請求項１４のいずれか１項に記載のシステム。
【請求項１６】
前記第１のコンデンサの容量と、前記第２のコンデンサの容量とは等しくない、請求項１１から請求項１５のいずれか１項に記載のシステム。
【請求項１７】
それぞれが第１と第２の極板を備えた、第１のコンデンサと第２のコンデンサと、
前記第１のコンデンサと前記第２のコンデンサを入力電圧で充電するための手段と、
第１の基準電圧を、前記第１のコンデンサの前記第２の極板に接続するための手段と、
第２の基準電圧を、前記第２のコンデンサの前記第１の極板に接続するための手段と、
前記第１のコンデンサの前記第１の極板と、前記第２のコンデンサの前記第２の極板との間の電位差である出力電圧の極性を判定するための手段と、
前記出力電圧の前記極性を表す２進ビットを出力するための手段と、
前記２進ビットに基づいて前記出力電圧の前記極性を切り換え、前記出力電圧を整流するための手段と、を備えるアナログ・デジタル変換システム。
【請求項１８】
前記極性を切り換えるための前記手段は、
前記極性が正の場合には、前記第１の出力端子を前記第２のコンデンサの前記第２の極板に接続し、前記第２の出力端子を前記第１のコンデンサの前記第１の極板に接続し、
前記極性が負の場合には、前記第２の出力端子を前記第２のコンデンサの前記第２の極板に接続し、前記第１の出力端子を前記第１のコンデンサの前記第１の極板に接続する手段を備える、請求項１７に記載のシステム。
【請求項１９】
前記第１と第２の出力端子を、前記正と負の入力端子に接続することにより、残差を再循環する手段をさらに備える、請求項１７または１８に記載のシステム。
【請求項２０】
前記第１の基準電圧と前記第２の基準電圧とが、第３のコンデンサと第４のコンデンサとにより各々供給される、請求項１７から請求項１９のいずれか１項に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互基準
本出願では、２０１４年４月８日出願の米国暫定特許第６１／９７７、０２０号の仮出願の優先権を主張するものであり、その内容は本明細書にすべて組み込まれている。
【０００２】
技術分野
この発明は、アナログ・デジタル変換のためのシステムと方法に関する。
【背景技術】
【０００３】
アナログ・デジタル変換器（ＡＤＣ）は、通常２進コードで、一定のサンプリング・レートで、アナログ入力電圧をデジタル出力に変換する。ＡＤＣは、逐次近似法、シグマ・デルタ、ビットパーステージ・アーキテクチャをはじめとする、様々なアーキテクチャを使用して実装されている。ＡＤＣは一般的に、その分解能（ビットで表され、信号を量子化することができる出力レベルの数）と、サンプリング・レートとにより特徴付けられる。
【０００４】
寸法は小さいままで、従来のアナログ・デジタル変換器（ＡＤＣ）の分解能を増やす必要があるアプリケーションもある。特に、加速度計、又はマイクロパワー衝撃センサに埋め込まれたＡＤＣのような、埋め込み型アプリケーションでは、小さい寸法を維持することが重要になる可能性が高い。低消費電力と可変分解能（例えば、可変出力ビット数）も、ＡＤＣには望ましい。
【０００５】
元々大型である変換器を、１４ビット以上を格納するためにさらに大きくすることが必要になるので、既存の逐次近似アナログ・デジタル変換器の分解能を増やすことは困難である。それだけでなく、１３ビットを超えるトリミング特性が追加要求される可能性もある。シグマ・デルタＡＤＣは、分解能は高いが、消費電力が高いのが犠牲になっている。また、シグマ・デルタ変換器は、普通多重化することはできない。2進ビットパーステージＡＤＣは、コンパレータの状態が変化してＤＡＣが切り替わる点に対応する不連続性を持つ残差出力を生成する。残差出力波形内にこのような不連続性ができることが、このアーキテクチャの基本的な問題点である。そのような過渡信号を１ステージで伝播させて、最終コンパレータ入力時に安定させるために、セトリング時間を十分とらなければならないので、このようなアーキテクチャを高速で動作させるのは難しい。
【０００６】
ビットパーステージ・アーキテクチャを折り曲げれば、２進ビットパーステージ・アーキテクチャの不連続性の問題を回避することができる。Ｆ．Ｄ．Ｗａｌｄｈａｕｅｒは、米国特許第３、１８７、３２５号にて折り曲げ型アーキテクチャの実装を提示している。Ｗａｌｄｈａｕｅｒが実装した折り曲げ型転送機能は、帰還ループ内にダイオードを持つ、半導体演算増幅器を使用している。ところが、Ｗａｌｄｈａｕｅｒの実装は、様々な独立したエラーソースがあるため、低分解能のアプリケーションに一番適している。例えば、Ｗａｌｄｈａｕｅｒのステージをカスケード接続すると、各ステージで独立したエラーが発生する。さらにＷａｌｄｈａｕｅｒの実装は、高い電力消費量を示す。従って、消費電力が低く小型でも分解能の大きい（例えば、１２ビット以上）ＡＤＣが必要になる。また、可変分解能の小型低電力ＡＤＣも必要である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第３、１８７、３２５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本明細書は、アナログ・デジタル変換のためのシステム、方法、装置について説明する。本明細書で開示するシステム、方法、装置は、ビットパーステージＡＤＣに関する。ビットパーステージＡＤＣは、各ステージで１ビット以上を抽出し、後続の類似の、または同一のステージがさらに多くのビットを生成することができるように残差を生成する。ＡＤＣは、入力の符号（例えば、極性）を監視することにより１ビットを抽出できるように交番２進出力符号を使用する。入力を整流し、２を掛け、全長の半分でレベルシフトさせることにより、残差を生成することができる。ある実施形態では、アナログ・デジタル変換方法は、第１と第２の極板を有する第１と第２のコンデンサを入力電圧で充電することと、第１の基準電圧を第１のコンデンサの第２の極板に接続することと、第２の基準電圧を第２のコンデンサの第１の極板に接続することと、コンパレータを使用して出力電圧の極性を判定することであって、出力電圧は第１のコンデンサの第１の極板と第２のコンデンサの第２の極板間の電位差である、ことと、極性を表す２進ビットを出力することと、２進ビット値に基づき出力電圧の極性を切り換えて出力電圧を整流することとを含む。
【０００９】
ある実施形態では、第１の出力端子が第１のコンデンサの第１の極板に接続され、第２の出力端子が第２のコンデンサの第２の極板に接続される。そのような場合には、整流とは、２進ビット値に基づき第１の出力端子への接続と、第２の出力端子への接続とを切り換えることを意味する。整流とは、正極性ならば第１の出力端子を第２のコンデンサの第２の極板に接続し、第２の出力端子を第１のコンデンサの第１の極板に接続すること、および負極性ならば、第２の出力端子を第２のコンデンサの第２の極板に接続し、第１の出力端子を第１のコンデンサの第１の極板に接続することを意味する実施形態もある。方法が、第１と第２出力端子を正と負の入力端子に接続することにより、残差を再循環させることを含む実施形態もある。第１と第２の基準電圧間の電位差が、スケール電圧の半分に等しい実施形態もある。
【００１０】
ある実施形態では、第１の基準電圧を第１のコンデンサの第２の極板に接続するステップと、第２の基準電圧を第２のコンデンサの第１の極板に接続するステップとを同時に行う。この方法を繰り返して、入力電圧を変更する前に１４ビット以上を抽出する実施形態もある。入力電圧が、共通モード電圧を中心とする差分電圧である実施形態もある。第１と第２の基準電圧が、第３と第４のコンデンサによってそれぞれ供給される実施形態もある。第１のコンデンサの容量と、第２のコンデンサの容量とが等しくない実施形態もある。
【００１１】
ある実施形態では、アナログ・デジタル変換するためのシステムが、第１と第２の極板をそれぞれ有する第１と第２のコンデンサと、入力電圧で第１と第２のコンデンサを充電するように構成された正の入力端子と負の入力端子と、第１のコンデンサの第２の極板に切り換え可能に接続された第１の基準電圧源と、第２のコンデンサの第１の極板に切り換え可能に接続された第２の基準電圧源と、第１のコンデンサの第１の極板と第２のコンデンサの第２の極板とに接続され、コンパレータ出力を有するコンパレータと、第１のコンデンサの第１の極板と第２のコンデンサの第２の極板にそれぞれ切り換え可能に接続され、端子の接続の切り換えがコンパレータ出力で制御される、第１と第２の出力端子と、を備える。
【００１２】
ある実施形態では、端子の切り換え可能な接続は、正極性ならば、第１の出力端子を第２のコンデンサの第２の極板に電気的に接続し、第２の出力端子を第１のコンデンサの第１の極板に電気的に接続し、負極性ならば、第２の出力端子を第２のコンデンサの第２の極板に電気的に接続し、第１の出力端子を第１のコンデンサの第１の極板に電気的に接続するように構成される。第１と第２の出力端子を、正と負の入力端子にそれぞれ接続する実施形態もある。第１の基準電圧源と第２の基準電圧源との電位差が、スケール電圧の半分に等しい実施形態もある。第１の基準電圧源が第３のコンデンサを備え、第２の基準電圧源が第４のコンデンサを備える実施形態もある。第１のコンデンサの容量と、第２のコンデンサの容量とが等しくない実施形態もある。
【００１３】
ある実施形態では、アナログ・デジタル変換するためのシステムが、第１と第２の極板をそれぞれ有する第１と第２のコンデンサと、入力電圧により第１と第２のコンデンサを充電する手段と、第１のコンデンサの第２の極板に第１の基準電圧を接続する手段と、第２のコンデンサの第１の極板に第２の基準電圧を接続する手段と、第１のコンデンサの第１の極板と第２のコンデンサの第２の極板との間の電位差が出力電圧となる、出力電圧の極性を決定する手段と、極性を表す２進ビットを出力する手段と、２進ビット値に基づき出力電圧の電位差を整流する手段と、を備える。
【００１４】
ある実施形態では、整流する手段は、正極性ならば、第１の出力端子を第２のコンデンサの第２の極板に接続し、第２の出力端子を第１のコンデンサの第１の極板に接続し、負極性ならば、第２の出力端子を第２のコンデンサの第２の極板に接続し、第１の出力端子を第１のコンデンサの第１の極板に接続する手段を備える。第１と第２の出力端子を、正と負の入力端子に接続することにより、残差を再循環させる手段もシステムが含む実施形態もある。第１の基準電圧と第２の基準電圧が、それぞれ第３のコンデンサと第４のコンデンサにより供給される実施形態もある。
【００１５】
ある実施形態では、単一ステージを使用して、残差の再循環を利用してマルチビットを抽出している。再循環は、２つのセルを交互に使用することで支援することができ、各セルが互いを保持する役割をしている。サンプル・ホールド、またはトラック・ホールドを使用して、変換ステージ間で循環する残差を記憶する実施形態もある。可変長ＡＤＣは、従来のアナログ・デジタル変換器よりも小型化することができる。
【００１６】
ある実施形態では、ステージの連続したカスケード接続としてＡＤＣを実装することができる。
【００１７】
分解能のビット数に比例して、可変長のアナログ・デジタル変換器が大型化しない実施形態もある。
【００１８】
数が限定されているエラーソースの全てが各ビットに適用されるため、トリム値の１つの組が、精度全般を訂正することが必要になる実施形態もある。
【００１９】
可変長のアナログ・デジタル変換器が、アナログ・デジタル変換器の温度係数を低くし、クロック範囲を広くするスイッチとコンデンサを備えている実施形態もある。
【００２０】
各変換に数マイクロ秒を要する実施形態もある。
例えば、本発明は以下の項目を提供する。
（項目１）
それぞれが第１と第２の極板を備えた、第１のコンデンサと第２のコンデンサを入力電圧で充電するステップと、
第１の基準電圧を、前記第１のコンデンサの前記第２の極板に接続するステップと、
第２の基準電圧を、前記第２のコンデンサの前記第１の極板に接続するステップと、
コンパレータを使用して、前記第１のコンデンサの前記第１の極板と、前記第２のコンデンサの前記第２の極板間の電位差である、出力電圧の極性を判定するステップと、
前記出力電圧の前記極性を表す２進ビットを出力するステップと、
前記２進ビットに基づき、前記出力電圧の前記極性を切り換えて、前記出力電圧を整流するステップと、
を備える、アナログ・デジタル変換方法。
（項目２）
第１の出力端子が、前記第１のコンデンサの前記第１の極板に接続され、第２の出力端子が、前記第２のコンデンサの前記第２の極板に接続され、
前記極性を切り換えるステップが、前記２進ビットに基づいて、前記第１の出力端子への接続と第２の出力端子への接続とを切り換えるステップを備える、上記項目に記載の方法。
（項目３）
前記極性を切り換えるステップは、
前記極性が正であれば、前記第１の出力端子を、前記第２のコンデンサの前記第２の極板に接続し、前記第２の出力端子を、前記第１のコンデンサの前記第１の極板に接続し、
前記極性が負であれば、前記第２の出力端子を、前記第２のコンデンサの前記第２の極板に接続し、前記第１の出力端子を、前記第１のコンデンサの前記第１の極板に接続する、上記項目のいずれかに記載の方法。
（項目４）
前記第１と第２の出力端子を、前記正と負の入力端子に接続することにより、残差を再循環するステップをさらに備える、上記項目のいずれかに記載の方法。
（項目５）
前記第１の基準電圧と前記第２の基準電圧との間の電位差が、スケール電圧の半分に等しい、上記項目のいずれかに記載の方法。
（項目６）
前記第１の基準電圧を、前記第１のコンデンサの前記第２の極板に接続するステップと、前記第２の基準電圧を、前記第２のコンデンサの前記第１の極板に接続するステップとが同時に行われる、上記項目のいずれかに記載の方法。
（項目７）
前記方法を繰り返して、前記入力電圧を変更する前に１４ビット以上を抽出する、上記項目のいずれかに記載の方法。
（項目８）
前記入力電圧は、共通モード電圧を中心とする差分電圧である、上記項目のいずれかに記載の方法。
（項目９）
前記第１の基準電圧と前記第２の基準電圧とが、第３のコンデンサと第４のコンデンサにより各々供給される、上記項目のいずれかに記載の方法。
（項目１０）
前記第１のコンデンサの容量と、前記第２のコンデンサの容量とは等しくない、上記項目のいずれかに記載の方法。
（項目１１）
それぞれが第１と第２の極板を備えた、第１のコンデンサと第２のコンデンサと、
前記第１のコンデンサと前記第２のコンデンサを、入力電圧で充電するように構成された、正の入力端子と負の入力端子と、
前記第１のコンデンサの前記第２の極板に切り換え可能に接続された、第１の基準電圧源と、
前記第２のコンデンサの前記第１の極板に切り換え可能に接続された、第２の基準電圧源と、
前記第１のコンデンサの前記第１の極板と、前記第２のコンデンサの前記第２の極板に接続され、コンパレータ出力を持つコンパレータと、
第１と第２の出力端子であって、各端子が、前記第１のコンデンサの前記第１の極板と、前記第２のコンデンサの前記第２の極板に切り換え可能に接続され、前記端子の切り換え可能な接続が、前記コンパレータ出力により制御される、第１と第２の出力端子と、を備える、アナログ・デジタル変換システム。
（項目１２）
前記端子の前記切り換え可能な接続は、
前記極性が正の場合には、前記第１の出力端子を前記第２のコンデンサの前記第２の極板に電気的に接続し、前記第２の出力端子を前記第１のコンデンサの前記第１の極板に電気的に接続し、
前記極性が負の場合には、前記第２の出力端子を前記第２のコンデンサの前記第２の極板に電気的に接続し、前記第１の出力端子を前記第１のコンデンサの前記第１の極板に電気的に接続するように構成されている、上記項目のいずれかに記載のシステム。
（項目１３）
前記第１と第２の出力端子は、前記正と負の入力端子にそれぞれ接続されている、上記項目のいずれかに記載のシステム。
（項目１４）
前記第１の基準電圧源と、前記第２の基準電圧源との間の電位差は、スケール電圧の半分に等しい、上記項目のいずれかに記載のシステム。
（項目１５）
前記第１の基準電圧源は、第３のコンデンサを備え、前記第２の基準電圧源は、第４のコンデンサを備える、上記項目のいずれかに記載のシステム。
（項目１６）
前記第１のコンデンサの容量と、前記第２のコンデンサの容量とは等しくない、上記項目のいずれかに記載のシステム。
（項目１７）
それぞれが第１と第２の極板を備えた、第１のコンデンサと第２のコンデンサと、
前記第１のコンデンサと前記第２のコンデンサを入力電圧で充電するための手段と、
第１の基準電圧を、前記第１のコンデンサの前記第２の極板に接続するための手段と、
第２の基準電圧を、前記第２のコンデンサの前記第１の極板に接続するための手段と、
前記第１のコンデンサの前記第１の極板と、前記第２のコンデンサの前記第２の極板との間の電位差である出力電圧の極性を判定するための手段と、
前記出力電圧の前記極性を表す２進ビットを出力するための手段と、
前記２進ビットに基づいて前記出力電圧の前記極性を切り換え、前記出力電圧を整流するための手段と、を備えるアナログ・デジタル変換システム。
（項目１８）
前記極性を切り換えるための前記手段は、
前記極性が正の場合には、前記第１の出力端子を前記第２のコンデンサの前記第２の極板に接続し、前記第２の出力端子を前記第１のコンデンサの前記第１の極板に接続し、
前記極性が負の場合には、前記第２の出力端子を前記第２のコンデンサの前記第２の極板に接続し、前記第１の出力端子を前記第１のコンデンサの前記第１の極板に接続する手段を備える、上記項目のいずれかに記載のシステム。
（項目１９）
前記第１と第２の出力端子を、前記正と負の入力端子に接続することにより、残差を再循環する手段をさらに備える、上記項目のいずれかに記載のシステム。
（項目２０）
前記第１の基準電圧と前記第２の基準電圧とが、第３のコンデンサと第４のコンデンサとにより各々供給される、上記項目のいずれかに記載のシステム。
（摘要）
本明細書に開示するシステム、方法、装置は、ビットパーステージＡＤＣに関する。ビットパーステージＡＤＣは、各ステージで１ビット以上を抽出し、後続の類似の、または同一のステージがさらに多くのビットを生成することができるように、残差を生成する。ＡＤＣは１ビットを入力の記号（例えば、極性）を観察することにより抽出できるように、反射された２進出力符号を使用する。入力を整流し、２を掛け、全長の半分でレベルシフトさせることにより、残差を生成することができる。コンデンサとスイッチを使用して、残差を生成することができる。このためＡＤＣは、消費電力が小さく、小型化することができる。
【図面の簡単な説明】
【００２１】
特質や様々な優位点をはじめとする、本発明の上記、または上記以外の特徴は、添付の図面と併せて、以下の詳細な説明を考慮すれば、より明らかになる。
【００２２】
【図１】図１は、ビットパーステージアナログ・デジタル変換器（ＡＤＣ）の例証的なステージと、対応する入力、残差、ビット出力を示す。
【００２３】
【図２】図２は、例証的なマルチステージビットパーステージＡＤＣと、対応する残差波形Ｒ１，Ｒ２を示す。
【００２４】
【図３】図３は、可変長アナログ・デジタル変換器の例証的な回路を示す。
【００２５】
【図４】図４は、入力信号を整流するための、ビットパーステージ変換器の例証的な回路を示す。
【００２６】
【図５】図５は、コンデンサとスイッチを使用して２の利得を適用するための、ビットパーステージ変換器の例証的な回路を示す。
【００２７】
【図６】図６は、レベルシフトを適用するための、ビットパーステージ変換器の例証的な回路を示す。
【００２８】
【図７】図７は、例証的なアナログ・デジタル変換方法のフローチャートを示す。
【００２９】
各種図面内の同じ参照番号や名称は、同じ要素を示す。
【発明を実施するための形態】
【００３０】
発明の詳細な説明
以下の説明では、低電力ビットパーステージアナログ・デジタル変換器（ＡＤＣ）の設計を開示する。ＡＤＣは、入力の極性を測定して判定することにより、入力から１ビットを抽出し、同一ステージにより使用可能な残差を出力して、後続のビットを決定する、折り曲げ型ビットパーステージ変換器を実装してもよい。ＡＤＣは、従来のＡＤＣに対して小型化した、コンパクトな再循環設計を使用して実装することができる。再循環による実装を行うと、ＡＤＣの分解能を可変にすることができる。例えば、ＡＤＣは追加したサイクル用残差を再循環させることにより、入力からさらに多くのビットを抽出することができ、回路の変更も必要としない。低消費電力のままでも高いスループットが得られる、カスケード設計も期待できる。
【００３１】
図１は、ビットパーステージＡＤＣの例証的なステージ１００を示す。ステージ１００は、入力ノード１１４、利得１０８、１１０、コンパレータ１１２、スイッチ１１８、加算器１２０、ビット出力ノード１１６を備える。ステージ１００は、入力１０２のような入力信号を受信して、図示した残差１０４とビット出力１０６のような残差とビット出力を生成することができる。ステージ１００は、折り曲げ式アーキテクチャを使用して、アナログ入力を、デジタルで表わす連続ビットに変換する。そのために、ステージ１００は、入力１０２の極性を判定し、ビット出力１０６を生成して入力１０２を残差１０４に変換する。残差１０４はそれから同一ステージの入力に送信されるが、実施形態によっては、自身の入力に残差を送信することもある。次のステージが、次のビット出力を決定する。入力の極性からビットを決定して、次のステージに残差を送るという反復プロセスが、必要とするビット数が得られるまで繰り返される。入力を整流し、二重化してシフトすることにより、各ステージでは入力から残差を生成する。簡単にするために、二重化およびシフト操作は、利得１０８、１１０と加算器１２０により行われるとして図１では描かれている。けれども、図３に示すように、これらの構成要素は、利得操作と加算操作を行うために使用されるコンデンサとスイッチの組み合わせを表している。ステージ１００にて演算増幅器の代わりにコンデンサとスイッチを使用すれば、消費電力を低減させながら演算増幅器に関わるエラーソースのいくつかを取り除くことができる。
【００３２】
操作中、入力電圧ＶＩＮはノード１１４に接続され、コンパレータ１１２でグランド電位と比較される。ノード１１６でのコンパレータの出力は、ステージ１００のビット出力となる。論理０は、グランド電位に対する負の電圧に対して出力され、論理１は、グランド電位に対する正の電圧に対して出力される。こうして、コンパレータ１１２は、入力信号ＶＩＮの極性を検出して、ステージ１００のための対応するビット出力を提供する。コンパレータ１１２の出力は、スイッチ１１８を制御するためにも使用される。ノード１１６の出力が論理０の場合は、スイッチ１１８は、利得１０８の出力を加算器１２０に接続する。これとは逆に、ノード１１６の出力が論理１の場合は、スイッチ１１８は、利得１１０の出力を加算器１２０に接続する。このように、入力電圧の極性により、ステージ全体の利得が＋２になるか、−２になるかが判定される。図１に示すように、スイッチ１１８は、負の入力電圧に対応する位置にある。加算器１２０にて、利得１０８または利得１１０の出力がＶＲに加算され、加算器の出力がそのステージの残差となる。ステージ１００の伝達関数はこうして
Ｒｅｓｉｄｕｅ＝−２｜ＶＩＮ｜＋ＶＲ
となる。ステージ１００の後に１つ以上のステージがある場合には、残差信号が次のステージに受け渡される。
【００３３】
グラフ１０２は、ステージ１００への入力電圧ＶＩＮの例を示し、グラフ１０４と１０６はそれぞれ、対応する残差とビット出力を示す。グラフ１０２のｘ軸は時間を、ｙ軸は電圧を示す。ステージ１００の機能を説明すると、入力は−ＶＲと＋ＶＲの間を範囲とする線形傾斜電圧である。この入力電圧は最初負であるが、時刻１２２で正に転ずる。時刻１２２の前では、グラフ１０６に示すようにコンパレータ１１６は論理０を出力する。また、利得１０８は加算器１２０に接続されるので、残差は２ＶＩＮ＋ＶＲとなる。時刻１２２では、ＶＩＮが負から正に遷移する。その結果、ノード１１６のビット出力は０から１に遷移し、スイッチ１１８は利得１１０を加算器１２０に接続する。この構成では、残差は−２ＶＩＮ＋ＶＲとなる。連続した２進リップルＡＤＣとは異なり、この遷移の結果、ＶＩＮ＝０の時に、
２ＶＩＮ＋ＶＲ＝−２ＶＩＮ＋ＶＲ＝ＶＲ
となるので、残差が跳び不連続になることがないことには、注目すべきである。
【００３４】
図２は、例証的なマルチステージビットパーステージＡＤＣ２００と、対応する残差波形Ｒ１，Ｒ２を示す。マルチステージＡＤＣ２００は、ｎ個のステージを備える。明確にするために、最初の２ステージと最後の２ステージ（ステージ２０４ａ−ｄ）のみを示す。マルチステージＡＤＣ２００の各ステージは、図１のステージ１００を使用して実装することができる。入力電圧ＶＩＮが、ステージ２０４の入力に印加される。図１の例のように、ＶＩＮは線形傾斜電圧で、−ＶＲと＋ＶＲの間をその範囲とする。ステージ２０４ａに、伝達関数Ｒ１＝−２｜ＶＩＮ｜＋ＶＲが印加すると、ステージ２０４ｂにＲ１が出力される。同様にステージ２０４ｂに、同じ伝達関数Ｒ１を印加すると、Ｒ２が次のステージ（図示せず）で出力される。グラフ２０２に示すように、入力は各ステージにより効果的に折り曲げられている。最初の３つのステージにより出力されるコードをＲ２の下に示す。このコードは、ｂ０ｂ１ｂ２の形式で示される。コードの最上位ビット（ＭＳＢ）は、この例ではｂ０であり、入力の極性により決定される。ビットｂ１はＲ１の極性により決定され、ビットｂ２はＲ２の極性により決定される。例えば、入力、Ｒ１，Ｒ２の全てが負の場合は、コードは最初０００となる。Ｒ２が正になると、ビットｂ２が０から１に遷移するので、コードは００１になる。Ｒ１が正になると、ビットｂ１が０から１に遷移するので、コードは０１１になる。それに続くステージで折り曲げプロセスが継続すると、コードの出力は、ステージを追加する毎に１ビットずつ増える。
【００３５】
マルチステージＡＤＣ２００が出力するコードは、グレーコードであってもよい。グレーコードは、反射２進コードとしても知られているが、連続する数値が１ビットのみの差になっているので、単位距離コードである。連続２進コードとは異なり、どの折り曲げステージ残差にも急激な遷移が起こらないので、この単位距離特性により高速動作が可能になる。さらに、負と正の値をグレーコードで表すことができれば、ＭＳＢで数値の符号を表し、残りのビットで大きさを表すことができる。図２の例では、ライン２２４からの距離が等しいグレーコードは、下位２ビットが同じになるので、８個のグレーコードはライン２２４に対して反射されたものと言える。
【００３６】
図３は、可変長のアナログ・デジタル変換器の例証的な回路３００を示す。回路３００は、コンデンサ３１４、３１６、３２８、３３０、ゲート３０４ａ−ｂ、３１０ａ−ｂ、３１２ａ−ｂ、３１８ａ−ｂ、３２０ａ−ｂ、３２４ａ−ｂ、３２６ａ−ｂ、３３２ａ−ｂ、３３４ａ−ｂ、３０６ａ−ｂ、バッファー３３２ａ−ｂ、コンパレータ３０８、インターコネクトを備える。回路３００は、図１、２で説明したアナログ・デジタル変換器を実装している。回路３００は、２つのステージで動作する。ステージ１では、「１」と表示されたゲート（３１０ａ−ｂ、３１２ａ−ｂ、３１８ａ−ｂ、３２０ａ−ｂ）が閉じられる。このステージでは、整流された入力電圧がコンデンサ３１４、３１６に印加され、２の利得とレベルシフトが、コンデンサ３２８、３３０に貯えられた電圧に加えられる。ステージ２では、「２」と表示されたゲート（３２４ａ−ｂ、３２６ａ−ｂ、３３２ａ−ｂ、３３４ａ−ｂ）が閉じられる。このステージでは、ステージ１にてコンデンサ３１４、３１６に貯えられた電圧に、２の利得とレベルシフトが加えられるが、ステージ１からの整流された残差信号が、コンデンサ３２８、３３０に印加される。読出し信号を使用して、新しい入力電圧を読み出す。読出し信号がハイならば、入力ＲＤを受信するゲート（ゲート３０４ａ、３０４ｂ）は閉じられる。ステージ１で読出し信号がローならば、ゲート３２０ａ−ｂも閉じられる。回路３００のゲートは、スイッチでもよいが、普通はトランジスタであり、通常半導体装置の一部として形成される。
【００３７】
使用時には、入力電圧ＶＩＮは、ノード３０２ａと３０２ｂのＶＡとＶＢ間にＶＩＮ＝ＶＡ−ＶＢとなるように印加される。この電圧は、
ＶＡ＝ＶＣＭ＋ＶＩＮ／２
ＶＢ＝ＶＣＭ−ＶＩＮ／２
のように、共通モード電圧ＶＣＭを中心とした差分入力である。差分動作は、電源ノイズを除去することができるので有益である、といってよい。読出し信号がゲート３０４ａ−ｂを閉じると、入力電圧がコンパレータ３０８の入力電圧に印加される。コンパレータ３０８は、入力の極性を判定してから信号ｂを出力する。信号ｂは、回路３００の第１出力ビットである。信号ｂは、スイッチ３０６ａ−ｂを制御するためにも使用される。スイッチ３０６ａ−ｂは、ＶＩＮの極性に基づいて、回路３００のノード３３８ａと３３８ｂ間の電圧の極性を切り換えるので、コンパレータ３０８と共に整流器として機能する。この整流は差分信号の配線とクロスして行われるので本質的にエラーフリーである。図３に示すように、スイッチ３０６ａ−ｂは、正のＶＩＮに対応する位置に示される。
【００３８】
ステージ１では、ノード３３８ａの電圧（ＶＢ）は、コンデンサ３１４と３１６の上側極板に印加されるが、３３８ｂの電圧（ＶＡ）は、コンデンサ３１４と３１６の下側極板に印加される。スイッチ３０６ａ−ｂにより整流されるので、コンデンサに印加される電圧は通常−｜ＶＩＮ｜となる。さらに、＋ＶＲがコンデンサ３２８に印加され、−ＶＲがコンデンサ３３０に印加される。＋ＶＲと−ＶＲは、次式で与えられる。
＋ＶＲ＝ＶＣＭ＋ＶＳＨ／２
−ＶＲ＝ＶＣＭ−ＶＳＨ／２
ＶＳＨは、回路３００のスケール電圧の半分に等しくてもよい。
【００３９】
ステージ２では、＋ＶＲがコンデンサ３１４の下側極板に印加され、−ＶＲがコンデンサ３１６の上側極板に印加される。そのため、コンデンサ３１４の上側極板は、
ＶＢ−ＶＡ＋ＶＲ
で与えられる電位を持つ。また、コンデンサ３１６の下側極板は、
−ＶＲ−（ＶＢ−ＶＡ）
で与えられる電位を持つ。
その結果、コンデンサ３１４の上側極板とコンデンサ３１６の下側極板間の電位差は
２（ＶＢ−ＶＡ）＋ＶＳＨ
となる。この電位差をさらに一般化して表すと
−２｜ＶＩＮ｜＋ＶＳＨ
となるが、これは図１に示すビットパーステージ変換器の伝達関数である。この電位差は、第１ステージの残差Ｒ１である。
【００４０】
コンデンサ３１４，３１６の下側極板に基準電圧を印加することにより、２の利得とレベルシフトが得られるので、この変換は本質的にエラーフリーであり、集積回路（ＩＣ）コンデンサの下側極板の浮遊容量による負の効果を低減、またはなくすことができる。さらに、コンデンサ３１４，３１６の特定の容量に対する、またはコンデンサ３１４，３１６間の容量の整合に対する要求、または削減要求はない。コンデンサ３１４，３１６の絶対容量に依存する小さなエラーはあるかもしれないが、普通それは二次的効果であり、トリミング（例えば、バッファー３３２ａ−ｂの利得のトリミング）や容量を大きくすることにより減らすことができる。エラーは、浮遊回路容量により、コンデンサの上面に負荷をかけると発生することがあり、それにより信号が若干減少させることもある。このエラーは、設計により（例えば、極板上面に接続された、アクティブな装置を小型化することにより、浮遊回路容量を減少させる）小さくすることができ、帰還バッファー増幅器の利得をわずかに調整することにより、修正することもできる。この効果は、コンデンサ３１４、３１６の容量を増やすことにより、直接小さくすることができる。
【００４１】
同時にシフトさせずに信号を二重化すると、信号を電源電圧の限界に近づける、または超過させることができるので、二重化してシフトさせる機能は１回のステップで行われると有益である。このようなステップを一緒に実行することにより、任意の供給電圧で、信号の振れが最小化されて使用可能な入力電圧の範囲が広くなる。
【００４２】
ゲート３３４ａ−ｂとバッファー３２２ａ−ｂを介してＲ１が供給され、入力に戻される。バッファー３２２ａ−ｂは、残差に利得Ｇを適用する。利得が約１である実施形態もある。ユニティ・バッファーの代わりに利得Ｇを使用すれば、トリミングによりエラー訂正を行うことができる。回路３００は再循環設計を実装しているので、変換ステージはすべて同一バッファー３２２ａ−ｂを使用し、回路３００内のエラーソースの限定数のほとんどは、各ビットに適用される。その結果、単一線形型トリムは、同時に全ビットに適用することができる。この特性によりトリミングを容易に行うことができ、バックグラウンドで自動トリミングが容易にできる可能性もある。
【００４３】
残差がバッファー３２２ａ−ｂを通過後、コンパレータ３０８は残差の極性を判定して、新しい信号ｂを出力する。この新しい値ｂは、回路３００の２番目のビット出力であり、スイッチ３０６ａ−ｂの状態の判定に使用される。スイッチ３０６ａ−ｂがセットされた後に、整流された残差がコンデンサ３２８、３３０に印加される。ステージ２の期間中は、ゲート３１０ａ−ｂ、３１２ａ−ｂは開放されたままなので、再循環された残差によりコンデンサ３１４、３１６の電圧が低化することはない。
【００４４】
ステージ２の後で、ステージ１が繰り返される。ゲート３１８ａ−ｂは閉じられ、コンデンサ３２８の上側極板とコンデンサ３３０の下側極板間の電位差は
Ｒ２＝−２｜Ｒ１｜＋ＶＳＨ
となる。この電位差Ｒ２は、ゲート３２０ａ−ｂ（読出し信号はローであると仮定）を介して供給され、バッファー３２２ａ−ｂを介して入力に戻される。コンパレータ３０８は、Ｒ２の極性を判定して、３番目の出力ビットを出力する。Ｒ２は，コンデンサ３１４、３１６にも印加される。
【００４５】
こうして、第１のサイクルでは１番目のビットが生成され、第２のサイクルでは２番目のビットと１番目の残差が生成され、第３のサイクルでは３番目のビットと２番目の残差が生成される。このプロセスは、新しい入力電圧が回路３００に読み込まれるまで継続させることができる。新しい入力電圧を読み込む前に、入力電圧から１４ビットを抽出するという実施形態もある。この回路により、新しい入力電圧を読み込む間のサイクル数を制御することにより、任意の数のビットを生成することができる。２次、３次のエラー効果のために、正確な出力ビット数が制限されることもある。システム構成要素の数を増やさなくても、出力ビット数を増やすことができるので、再循環ＡＤＣは従来のＡＤＣよりも小型化することができる。
【００４６】
この例からも明らかなように、回路３００には２つのセルが存在する。第１のセルは、コンデンサ３１４，３１６を備え、第２のセルは、コンデンサ３２８，３３０を備える。定常状態では、セルの一方が、前の残差の整流形式で充電されるが、他方のセルは次の残差を読み出す。２つのセルはこのように交互に使用され、お互いに相手をホールドする役目をしている。
【００４７】
ある実施形態では、コンデンサの下側極板に寄生するコンデンサを使用して、レベルシフトを行う。そのような実施形態では、基準電圧＋ＶＲ、−ＶＲはなくてもよい。ゲートを使用すると、コンデンサの負荷を最小にし得るので、バッファー３２２ａ−ｂなしで回路３００を動作させることができる実施形態もある。コンパレータ３０８の出力はグレーコードであるが、グレーコード出力は、連続２進コードに変換することができる。例えば、回路２００がグレーコード出力を連続生成すると、ＭＳＢを変更せずに受信することにより、最初にＭＳＢ，次いで連続２進数への変換が生成され、前の連続２進ビットを使用して、続きのビット各々をＸＯＲする。
【００４８】
ある実施形態では、回路３００を、ステージの連続カスケード接続として実装することができる。連続カスケード接続の利点は、スループットが高いこと。定常状態では、出力ビットがいくつあっても、２クロックサイクルで変換全体が行われる。例えば、１４ビットの分解能が必要な場合、連続カスケード接続のスループットは、循環設計時の１４倍になる。
【００４９】
回路３００が使用しているのは、スイッチとコンデンサなので、温度係数が非常に低く（例えば、動作温度の変化に起因するバラツキが小さい）、消費電力が小さく、クロック範囲が広い回路になる。ビットパーステージ変換器内の演算増幅器は、ステージを伝統的な実装にしているが、スイッチとコンパレータを使用する実装は、構成部品の値に依存しないので、消費電力が小さく、正確である。回路３００で使用するコンデンサは、供給電圧に対して正確で、安定して、または変化しないものである必要はない。残差生成のメカニズムは全体として、コンパレータとバッファーのオフセット以外は、構成部品に対して１次的な依存性を持つことはない。このオフセットは、変換を行う毎に、標準的なオートゼロ技術により容易に実現できる。
【００５０】
図４〜６は、ビットパーステージ変換器の素子の例証的な伝達曲線を示す。図４〜６は、回路３００により行われる変換を、整流、２の利得の適用、レベルシフトの適用の３つのステップに分けている。このステップはそれぞれ、例証的な回路４１２，４１４，４１６で実行される。図４は、入力信号を整流するための例証的な回路４１２を示す。回路４１２は、コンパレータ４２０に印加する入力電圧を受信する。コンパレータ４２０は、入力の極性を判定して信号φを出力する。信号φは、回路４１２のビット出力であり、
ＶＯＵＴ＝−｜ＶＩＮ｜
となるように、スイッチ４２２ａ−ｂも制御する。この整流は差分信号の配線とクロスして行われるので実質的にエラーフリーであり得る。回路４１２のスイッチは、正入力に対応する位置に示される。回路４１２の効果は、伝達関数４０２に示される。
【００５１】
図５は、コンデンサとスイッチを使用して２の利得を適用するための、例証的な回路４１４を示す。回路４１４は、２つのステージに２の利得を印加する。ステージ１では、ラベル１のゲートが閉じられ、コンデンサＣ１，Ｃ２に入力電圧が印加される。ステージ２では、ラベル２のゲートだけが閉じられ、コンデンサＣ１，Ｃ２は直列接続される。出力電圧は、Ｃ１の上側極板と、Ｃ２の下側極板間の電位差であり、入力電圧の２倍になる。このため、回路４１４は、入力に対して２の利得を適用する。共通モード電圧ＶＣＭは、コンデンサ間でＶＣＭ付近の電位差の中心に印加される。直列接続の回路４１２と４１４の効果を、伝達関数４０４に示す。
【００５２】
図６は、レベルシフトを適用するための、例証的な回路４１６を示す。回路４１６は、ステージ２とステージ３の２つのステージでレベルシフトを適用する。ステージ２では、回路４１６内のコンデンサＣ１，Ｃ２は、回路４１４のステージ２のコンデンサＣ１，Ｃ２の電圧からスタートする。ステージ３では、ラベル２のゲートが開放されているため、共通モード電圧が遮断される。コンデンサＣ１の下側極板に電圧＋ＶＳＨ／２が印加され、コンデンサＣ２の下側極板に電圧−ＶＳＨ／２が印加される。従って、回路４１６は、Ｃ１の上側極板と、Ｃ２の下側極板間の電位差をＶＳＨだけ増加させる。伝達関数４０６は、回路４１２，４１４，４１６の実質的な効果を示す。この伝達関数から、回路４１２は入力信号を整流して、回路４１４が２の利得を適用し、回路４１６がフルスケールと等価なレベルシフトを適用することが分かる。こうして、回路４１２，４１４，４１６は、回路３００の動作原理を説明している。動作原理は、図３の再循環設計で示したが、カスケード・マルチステージ設計をはじめとする、様々な設計で実装することができる。
【００５３】
図７は、アナログ・デジタル変換のための例証的な方法７００のフローチャートを示す。方法７００は、入力の極性を判定することにより、アナログ入力から１ビットを抽出し、後続ビットを決定するために使用することができる残差を出力する。方法７００は、折り曲げ型ビットパーステージ・アーキテクチャを使用して実装することができる。例えば、方法７００は、図１のステージ１００，図２のマルチステージＡＤＣ２００、図３の回路３００，または図４の回路４１２，４１４，４１６の組合せを使用して実行することができる。
【００５４】
ステップ７０２では、第１のコンデンサと第２のコンデンサが、入力電圧ＶＩＮにより充電される。各コンデンサは、第１と第２の極板を備える。入力電圧は、共通モード電圧を中心とする差分電圧でもよい。差分動作は、電源ノイズを除去するので、都合がよいかもしれない。ステップ７０２を実行後、各コンデンサの第１の極板の電位はＶＡ、各コンデンサの第２の極板の電位はＶＢとなるが、ＶＩＮ＝ＶＡ−ＶＢである。
【００５５】
ステップ７０４では、第１の基準電圧が、第１のコンデンサの第２の極板に接続され、ステップ７０６では、第２の基準電圧が、第２のコンデンサの第１の極板に接続される。コンデンサをこのように接続すると、入力電圧ＶＩＮを２倍にして、シフトさせることができる。第１のコンデンサの第１の極板と、第２のコンデンサの第２の極板間の電位差は、回路の出力電圧となる場合もある。その場合、第１と第２の基準電圧が各々＋ＶＲと−ＶＲならば、出力電圧を２ＶＩＮ＋２ＶＲとすることができる。ステップ７０４と７０６は、同時に行ってもよい。同時にシフトせずに入力電圧を２倍にすると、入力電圧を電源電圧の限度に近づけたり、超過させることができるので便利である。ある実施形態では、第１の基準電圧と第２の基準電圧の電位差が、スケール電圧の半分に等しくなるので、入力電圧がハーフスケールだけシフトする場合もある。
【００５６】
ステップ７０８では、第１のコンデンサの第１の極板と、第２のコンデンサの第２の極板間の電位差の極性（即ち、ステップ７０６からの出力電圧の極性）を、コンパレータを使用して判定する。この判定は、図１のコンパレータ１１２，図３のコンパレータ３０８，図４のコンパレータ７２０，または任意の適切なコンパレータを使用して行うことができる。極性を表す２進ビットが、ステップ７１０で出力される。ある実施形態では、論理０は、グランドに対して負の電圧で出力され、論理１は、グランドに対して正の電圧で出力される場合もある。２進ビットを使用して、ステップ７０２で受信した入力電圧、又はステップ７０６からの出力電圧を整流するスイッチを制御することができる。
【００５７】
ステップ７１２では、ステップ７０６からの出力電圧の極性が、２進ビットに基づいて切り換えられ、出力電圧を整流する。実施形態によっては、２進ビットに基づいて１対の出力端子への接続を切り換えることにより、整流を行う場合もある。例えば、極性が正なら、正の出力端子が、第２のコンデンサの第２の極板に接続され、負の出力端子が、第１のコンデンサの第１の極板に接続される。これとは逆に、極性が負なら、負の出力端子が、第２のコンデンサの第２の極板に接続され、正の出力端子が、第１のコンデンサの第１の極板に接続される、という実施形態もある。第１のコンデンサの第１の極板と、第２のコンデンサの第２の極板間の電位差を整流した電圧（即ち、整流した出力電圧）が残差になる。そのような場合、方法７００により出力される残差は、
Ｒｅｓｉｄｕｅ＝−２｜ＶＩＮ｜＋ＶＲ
となる。ここで、ＶＲは、第１と第２の基準電圧の電位差である。
【００５８】
方法７００を、（例えば、残差を再循環させることにより）残差に対して繰り返し実行すれば、さらにビットを抽出することができる。ある回路の正と負の出力端子を同じ回路の正と負の入力端子に接続することにより、残差を再循環させている実施形態もある。そのように実装すれば、ＡＤＣ回路の分解能を可変にすることができる。例えばＡＤＣは、回路の物理的な構造を変更せずに、サイクルを追加して残差を再循環させることにより、入力からさらにビットを抽出することができる。図２のマルチステージＡＤＣ２００のように、再循環による実装と比較すると高いスループットを提供するカスケード設計を使用して、方法７００を実装してもよい。
【００５９】
方法７００を反復繰り返して出力すると、第１と第２のコンデンサに当初印加したアナログ入力電圧を表すグレーコードを生成することができる。グレーコードの最上位ビット（ＭＳＢ）は、初期入力電圧の極性により決定され、続きのビットは、方法７００の連続反復により出力された続きの残差の極性により決定することができる。グレーコードにより負値と正値が表される場合、ＭＳＢは数値の符号を表すことができ、残りのビットは、大きさを表すことができる。
【００６０】
本明細書で使用しているように、項目のリストの「少なくとも１つ」という句は、単一の要素を含む、それらの項目の任意の組合せを指すものとする。例えば、「ａ、ｂ、またはｃの少なくとも１つ」とは、ａ、ｂ、ｃ、ａ−ｂ、ａ−ｃ、ｂ−ｃ、ａ−ｂ−ｃを含むものとする。
【００６１】
本発明の革新的な側面を記述するために、ある実装に対する説明を上記で行った。けれども、当業者であれば、本明細書の教示は様々な異なる方法に適用することができることを理解するであろう。説明した実装内容は、加速、衝撃、力を感知するように構成されたものをはじめとして、任意のデバイス、装置、システムに実装することができる。そのため、教示内容は、図示した実装内容だけに限定する意図はなく、当業者であればすぐに分かるように、広く応用できるようにしている。
【００６２】
本明細書で説明した実装内容を様々に修正すれば、直ちに当業者には自明となり、本明細書で定義した一般原理は、本明細書の精神を逸脱せずに、他の実装に適用することができる。従って、特許請求の範囲を、本明細書で示す実装に限定するつもりはなく、本明細書と、本明細書に開示された原理と新たな特徴とに合致する、一番広義の範囲に会うようにする。また、当業者であれば、「上部」や「下部」といった用語は、図を説明し易くするために使用することがあり、適切に定められたページ上の図の方向に対応する、相対的な位置を示すものであり、例えば、実装した回路の適切な方向は考慮しないかもしれない、ということは理解している。
【００６３】
個別の実装ということでは、本明細書に記載した特徴は、組み合わせて単一の実装とすることができるものもある。逆に、単一の実装ということで記載した様々な特徴は、多数の実装内に個別に、または任意の適切なサブ結合内で実装することもできる。さらに、ある組合せ内で作用するものであると、特徴について上記のように説明することができても、また当初はそのように主張しても、主張した組み合わせからの１つ以上の特徴は、組合せた状態から実行できる場合もあり、主張した組合せは、サブ結合、またはサブ結合の変形を対象としたものでもよい。
【００６４】
同様に、図中の操作を特定の順番で描いても、そのような操作は図示した特定の順序、又は順番に実行する必要はないし、望ましい結果を達成するために、説明した操作の全てを実施する必要はないことは、当業者であれば分かるであろう。また、図面をフロー図の形式で、１つ以上のプロセス例で模式的に描画してもよい。けれども、描画されていない他の操作を、模式的に描いたプロセス例の中に組み入れてもよい。例えば、１つ以上の追加操作は、任意の操作の前でも、後でも、同時にでも、又は操作間でも実行することができる。マルチタスクや平行処理の方が有利になる環境もある。また、上記の実装内の様々なシステム構成要素を分離することについては、実装の全てでそのような分離が必要になるとは理解しなくてもよい。また、上記の構成要素やシステムは、単一回路内に統合することもできれば、多重回路に組み込むこともできるとことは理解できると思う。また、他の実装例も以下の特許請求の範囲内にある。特許請求の範囲に記載された動作を、別の順番で実行することができ、なおかつ望ましい結果になるという場合もある。
【図１】
2015201847.tif 000003
【図２】
2015201847.tif 000004
【図３】
2015201847.tif 000005
【図４】
2015201847.tif 000006
【図５】
2015201847.tif 000007
【図６】
2015201847.tif 000008
【図７】
2015201847.tif 000009
【外国語明細書】
2015201847000001.pdf