(57)【要約】【課題】デジタル回路により制御されるアナログ回路から出力される電圧をデジタルテスターに入力して半導体デバイスを高速に試験することができる、半導体試験装置を提供すること。【解決手段】デジタル回路により制御されるアナログ回路を備えた半導体デバイスを試験する半導体試験装置であって、テスト信号が前記デジタル回路に入力されることにより前記アナログ回路から出力される電圧が入力されるデジタルテスターを有し、前記アナログ回路に供給する電源電圧を前記デジタルテスターの定格電圧以下に変更することを特徴とする、半導体試験装置。【選択図】図１
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【特許請求の範囲】
【請求項１】
デジタル回路により制御されるアナログ回路を備えた半導体デバイスを試験する半導体試験装置であって、
前記アナログ回路から出力される電圧が入力されるデジタルテスターを有し、
前記アナログ回路に供給する電源電圧を前記デジタルテスターの定格電圧以下に変更することを特徴とする、半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスを試験する半導体試験装置に関する。
【背景技術】
【０００２】
試験対象の半導体デバイスにテストパターンを入力し、その半導体デバイスの出力を検出することによって、半導体デバイスを試験する半導体試験装置が知られている（例えば、特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−３４２１６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、デジタルテスターの定格電圧はアナログ回路の出力電圧に耐えられないため、従来技術では、デジタル回路により制御されるアナログ回路から出力される電圧をデジタルテスターに入力できない。そこで、デジタル回路により制御されるアナログ回路から出力される電圧をデジタルテスターに入力して半導体デバイスを高速に試験することができる、半導体試験装置の提供を目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するため、
デジタル回路により制御されるアナログ回路を備えた半導体デバイスを試験する半導体試験装置であって、
前記アナログ回路から出力される電圧が入力されるデジタルテスターを有し、
前記アナログ回路に供給する電源電圧を前記デジタルテスターの定格電圧以下に変更することを特徴とする、半導体試験装置が提供される。
【発明の効果】
【０００６】
一態様によれば、デジタル回路により制御されるアナログ回路から出力される電圧をデジタルテスターに入力して半導体デバイスを高速に試験することができる。
【図面の簡単な説明】
【０００７】
【図１】半導体デバイスと半導体試験装置の構成例を示した図
【図２】半導体デバイスと半導体試験装置の構成例を示した図
【発明を実施するための形態】
【０００８】
図１は、本発明の一実施形態に係る半導体試験装置４０の構成例と、半導体試験装置４０によって試験される半導体デバイス３０の構成例とを示した図である。
【０００９】
半導体デバイス３０は、デジタル回路部１２と、デジタル回路部１２の入力側に設けられたアナログ回路部８と、デジタル回路部１２の出力側に設けられたアナログ回路部２７とを備えたＩＣ（集積回路）である。デジタル回路部１２は、半導体試験装置４０から供給されるテスト信号に従って動作するデジタル回路であり、アナログ回路部２７は、デジタル回路部１２の動作により制御されるアナログ回路である。
【００１０】
半導体デバイス３０は、電源端子２と、電源端子１６と、テスト端子２２，２３と、出力端子２４，２５，２６とを備えている。電源端子２は、半導体試験装置４０からアナログ回路部８に供給される電源電圧が入力される電極である。電源端子１６は、半導体試験装置４０からアナログ回路部２７に供給される電源電圧が入力される電極である。テスト端子２２，２３は、半導体試験装置４０からデジタル回路部１２に供給されるテスト信号が入力される電極である。出力端子２４，２５，２６は、テスト端子２２，２３から入力されるテスト信号に従ってデジタル回路部１２によって制御されるアナログ回路部２７から供給される電圧信号を出力する電極である。
【００１１】
半導体試験装置４０は、電源部４１と、電源部４２と、テスト信号発生部４３と、テスターモジュール４４，４５，４６とを備えたテスターである。電源部４１は、電源端子２に接続されて、電源端子２を介してアナログ回路部８に電源電圧を供給する電源である。電源部４２は、電源端子１６に接続されて、電源端子１６を介してアナログ回路部２７に電源電圧を供給する電源である。テスト信号発生部４３は、テスト端子２２，２３に接続されて、テスト端子２２，２３を介してデジタル回路部１２にテスト信号を供給する。テスターモジュール４４，４５，４６は、テスト信号がデジタル回路部１２に入力されることによりアナログ回路部２７から出力される電圧信号が出力端子２４，２５，２６を介して入力されるデジタルテスターである。
【００１２】
半導体試験装置４０は、例えば、半導体デバイス３０の出荷テストにおいて、デジタル回路部１２内のＣＭＯＳ部のスクリーニングを行うために、半導体デバイス３０に対してパターンテストを実施する。パターンテストでは、所定のテストパターンをデジタル回路部１２に入力することによりアナログ回路部２７から出力される電圧信号をテスターモジュール４４，４５，４６で検出することによって、ＣＭＯＳ部の完成度を確認できる。
【００１３】
テストパターンを設計する際、そのパターンがどれだけの故障を検出できるかを評価する指標として、故障検出率が用いられる。故障検出率は、期待値と比較できる出力が多いほど向上しやすいため、より多くの出力を期待値と比較することが好ましい。期待値比較は、出荷テストを行う半導体試験装置４０内のテスターモジュール４４，４５，４６にて行われる。
【００１４】
しかしながら、テスターモジュール４４，４５，４６には入力電圧の定格が存在し、半導体デバイス３０の出力端子２４，２５，２６から出力される電圧信号の電圧値がテスターモジュール４４，４５，４６の入力定格電圧以下でなければ、期待値比較ができない。
【００１５】
そこで、電源部４２は、アナログ回路部２７から出力される電圧信号がテスターモジュール４４，４５，４６に入力される際、アナログ回路部２７に電源端子１６を介して供給する電源電圧を、テスターモジュール４４，４５，４６の入力定格電圧以下に変更する。
【００１６】
アナログ回路部２７に供給される電源電圧がテスターモジュール４４，４５，４６の定格電圧以下の電圧値に変更されることにより、アナログ回路部２７から出力される電圧信号を、テスターモジュール４４，４５，４６の入力定格電圧以下にすることができる。その結果、アナログ回路部２７から出力される電圧信号をテスターモジュール４４，４５，４６に入力できるため、テスターモジュール４４，４５，４６がアナログ回路部２７からの電圧信号を検出した結果に基づいて、半導体デバイス３０を高速に試験できる。
【００１７】
アナログ回路部２７に供給される電源電圧がテスターモジュール４４，４５，４６の入力定格電圧以下に変更される場合、トランジスタ１５によって、アナログ回路部８とアナログ回路部２７との間の電源経路を遮断することが好ましい。これにより、電源部４１がアナログ回路部８に電源端子２を介して供給する電源電圧と電源部４２がアナログ回路部２７に電源端子１６を介して供給する電源電圧とを分離できる。その結果、電源部４１がアナログ回路部８に電源端子２を介して供給する電源電圧にかかわらず、電源部４２がアナログ回路部２７に電源端子１６を介して供給する電源電圧をテスターモジュール４４，４５，４６の入力定格電圧以下の電圧値に変更できる。
【００１８】
例えば、アナログ回路部８が、アナログ回路部８に供給される電源電圧の電圧値に応じて出力が変化するコンパレータを備えている場合を考える。この場合、アナログ回路部８とアナログ回路部２７の電源電圧が共通していると、アナログ回路部２７に電源端子１６を介して供給される電源電圧を下げたとき、アナログ回路部８のコンパレータは、片方の論理レベルしか出力できない。つまり、アナログ回路部８のコンパレータからデジタル回路部１２への入力が片方の論理レベルのみとなるため、デジタル回路部１２内のＣＭＯＳ部の論理を選択できず、そのＣＭＯＳ部の故障検出率が低下する可能性がある。
【００１９】
しかしながら、本実施形態では、アナログ回路部２７に供給される電源電圧がテスターモジュール４４，４５，４６の入力定格電圧以下に変更される場合、アナログ回路部８とアナログ回路部２７とがトランジスタ１５により遮断される。この遮断によって、アナログ回路部２７に電源端子１６を介して供給される電源電圧が低下しても、アナログ回路部８のコンパレータは、アナログ回路部８に電源端子２を介して供給される電源電圧の変化に応じて、ハイ及びローの両方の論理レベルを出力できる。つまり、アナログ回路部８のコンパレータからデジタル回路部１２への入力を両方の論理レベルに切り替えできるため、デジタル回路部１２内のＣＭＯＳ部の論理を選択でき、そのＣＭＯＳ部の故障検出率が向上する。
【００２０】
図１には、アナログ回路部８に供給される電源電圧の電圧値に応じて出力が変化するコンパレータとして、アナログ回路部８に供給される電源電圧を監視するコンパレータ６が例示されている。
【００２１】
次に、半導体デバイス３０の構成について、より詳細に説明する。
【００２２】
アナログ回路部８は、抵抗３，４と、コンパレータ６と、基準電源７とを備えた集積回路部である。抵抗３と抵抗４は、電源端子２と基準グランド５との間に直列に接続されている。コンパレータ６は、抵抗３と抵抗４との間の接続点に接続された反転入力端子と、基準グランド５に接続された基準電源７に接続された非反転入力端子とを有し、電源端子２から供給される電源電圧で動作する。コンパレータ６は、抵抗３，４によって検出されたアナログ回路部８の電源電圧と基準電源７によって生成された閾値電圧とを比較し、その大小関係に応じた論理レベルをデジタル回路部１２に対して出力する。
【００２３】
デジタル回路部１２は、インターフェイス回路１０と、ロジック回路１１とを有し、デジタル電源９の電源電圧で動作する集積回路部である。インターフェイス回路１０又はロジック回路１１は、テスト端子２２，２３から供給されるテスト信号に従ってオンオフするＣＭＯＳ部で構成されている。デジタル電源９の電源電圧は、アナログ回路部８の電源電圧（例えば、１２Ｖ）を降圧して得られたレギュレート電圧（例えば、５Ｖ）である。
【００２４】
図１には、半導体試験装置４０のテスト信号発生部４３からテスト端子２２，２３を介して供給されるテスト信号として、テストモード入力信号Ｓ１とテストパターン入力信号Ｓ２が例示されている。テストモード入力信号Ｓ１は、半導体デバイス３０のデジタル回路部１２の動作モードをテストモードに移行するための指令信号である。テストパターン入力信号Ｓ２は、デジタル回路部１２内の各ＣＭＯＳ部をオンまたはオフのいずれかに切り替えるための指令信号である。
【００２５】
インターフェイス回路１０は、アナログ回路部８のコンパレータ６から供給される論理レベルが入力され、その入力された論理レベルに応じた内部信号をロジック回路１１に出力する。ロジック回路１１は、インターフェイス回路１０から供給される内部信号に従って、動作又は停止する。
【００２６】
ロジック回路１１は、アナログ回路部８の電源電圧が所定値よりも高いことを表す内部信号が入力されたとき、テスト端子２２，２３から供給されるテスト信号に従って、アナログ回路部２７を制御できる。ロジック回路１１は、アナログ回路部８の電源電圧が所定値よりも低いことを表す内部信号が入力されたとき、テスト端子２２，２３から供給されるテスト信号にかかわらず、アナログ回路部２７を制御できない。
【００２７】
ロジック回路１１は、テスト端子２２，２３から供給されるテスト信号に従って制御され、テスト信号に応じてＣＭＯＳ部がオンオフすることにより生成された論理信号をアナログ回路部２７に対して出力する。デジタル回路部１２のロジック回路１１から出力された論理信号は、駆動回路１３又は駆動回路１４によって駆動信号に変換され、アナログ回路部２７に供給される。
【００２８】
また、ロジック回路１１は、テスト端子２２，２３から供給されるテスト信号に従って、トランジスタ１５をオンオフする。例えば、ロジック回路１１は、テスト端子２２からテストモード入力信号Ｓ１が入力されることにより、トランジスタ１５をオンからオフに切り替える。
【００２９】
トランジスタ１５は、デジタル回路部１２のロジック回路１１から出力される論理信号に従って、オンオフするスイッチング素子である。トランジスタ１５は、例えば、Ｐチャネル型のＭＯＳＦＥＴである。
【００３０】
アナログ回路部２７は、抵抗１７と、トランジスタ１８と、抵抗２０と、トランジスタ２１とを有する集積回路部である。
【００３１】
トランジスタ１８は、駆動回路１３を介して供給される駆動信号に従って、オンオフするスイッチング素子であり、トランジスタ２１は、駆動回路１４を介して供給される駆動信号に従って、オンオフするスイッチング素子である。トランジスタ１８，２１は、例えば、Ｎチャネル型のＭＯＳＦＥＴである。
【００３２】
トランジスタ１８は、一方の端子が、抵抗１７を介してアナログ回路部２７の電源電圧にプルアップされ、他方の端子が、基準グランド１９に接続されている。トランジスタ２１は、一方の端子が、抵抗２０を介してアナログ回路部２７の電源電圧にプルアップされ、他方の端子が、基準グランド１９に接続されている。
【００３３】
抵抗１７とトランジスタ１８との接続点は出力端子２４に接続され、トランジスタ１８のオンオフに応じて、アナログ回路部２７から出力される電圧信号が出力端子２４から出力される。同様に、抵抗２０とトランジスタ２１との接続点は出力端子２６に接続され、トランジスタ２１のオンオフに応じて、アナログ回路部２７から出力される電圧信号が出力端子２６から出力される。
【００３４】
図１には、出力端子２４，２５，２６から出力される電圧信号として、パターンテスト出力信号Ｓ３，Ｓ４，Ｓ５が例示されている。
【００３５】
パターンテスト出力信号Ｓ３は、テスト端子２３から入力されるテストパターン入力信号Ｓ２に応じて、アナログ回路部２７から出力端子２４を介して出力される電圧信号である。パターンテスト出力信号Ｓ４は、テスト端子２３から入力されるテストパターン入力信号Ｓ２に応じて、デジタル回路部１２からアナログ回路部２７を介さずに出力端子２５を介して出力される電圧信号である。パターンテスト出力信号Ｓ５は、テスト端子２３から入力されるテストパターン入力信号Ｓ２に応じて、アナログ回路部２７から出力端子２６を介して出力される電圧信号である。
【００３６】
テスターモジュール４４は、出力端子２４から出力されるパターンテスト出力信号Ｓ３がテスターモジュール４４の入力定格電圧以下であるため、パターンテスト出力信号Ｓ３と所定の期待値との比較が可能である。テスターモジュール４５は、出力端子２５から出力されるパターンテスト出力信号Ｓ４がテスターモジュール４５の入力定格電圧以下であるため、パターンテスト出力信号Ｓ４と所定の期待値との比較が可能である。テスターモジュール４６は、出力端子２６から出力されるパターンテスト出力信号Ｓ５がテスターモジュール４６の入力定格電圧以下であるため、パターンテスト出力信号Ｓ５と所定の期待値との比較が可能である。
【００３７】
半導体試験装置４０は、これらの比較結果に基づいて、半導体デバイス３０の良否を判定できる。
【００３８】
図２は、本発明の一実施形態に係る半導体試験装置４７の構成例と、半導体試験装置４７によって試験される半導体デバイス３１の構成例とを示した図である。上述の実施形態と同様の構成及び効果についての説明は、省略または簡略する。
【００３９】
半導体デバイス３１は、半導体試験装置４０からアナログ回路部８及びアナログ回路部２８に供給される電源電圧が入力される電源端子２を備えている。つまり、アナログ回路部８とアナログ回路部２８の電源電圧は共通である。
【００４０】
半導体試験装置４７は、電源端子２に接続されて、電源端子２を介してアナログ回路部８とアナログ回路部２８の両方に電源電圧を供給する電源部４８を備えている。電源部４８は、アナログ回路部２８から出力される電圧信号がテスターモジュール４４，４５，４６に入力される際、アナログ回路部２８に電源端子２を介して供給する電源電圧を、テスターモジュール４４，４５，４６の入力定格電圧以下に変更する。
【００４１】
半導体デバイス３１は、図１のトランジスタ１５に代えて、アナログ回路部８の基準電源７によって生成される閾値電圧を変更する制御信号Ｓ６を出力するデジタル回路部１２を備えている。半導体デバイス３１のデジタル回路部１２は、テスト端子２２，２３から入力されるテスト信号に従って、基準電源７によって生成される閾値電圧を変更する制御信号Ｓ６を出力する。
【００４２】
電源部４８がアナログ回路部８及びアナログ回路部２８の電源電圧をテスターモジュール４４，４５，４６の入力定格電圧以下に変更する場合、制御信号Ｓ６によって、アナログ回路部８の基準電源７によって生成される閾値電圧が低く変更される。閾値電圧の低下により、アナログ回路部８及びアナログ回路部２８に電源端子２を介して供給される電源電圧が低下しても、アナログ回路部８のコンパレータは、閾値電圧の調整により、ハイ及びローの両方の論理レベルを出力できる。つまり、アナログ回路部８のコンパレータからデジタル回路部１２への入力を両方の論理レベルに切り替えできるため、デジタル回路部１２内のＣＭＯＳ部の論理を選択でき、そのＣＭＯＳ部の故障検出率が向上する。
【００４３】
以上、半導体試験装置を実施形態例により説明したが、本発明は上記実施形態例に限定されるものではない。他の実施形態例の一部又は全部との組み合わせや置換などの種々の変形及び改良が、本発明の範囲内で可能である。
【符号の説明】
【００４４】
６  コンパレータ
８，２７，２８  アナログ回路部
１２  デジタル回路部
１５，１８，２１  トランジスタ
３０，３１  半導体デバイス
４０，４７  半導体試験装置
４１，４２，４８  電源部
４３  テスト信号発生部
４４，４５，４６  テスターモジュール（デジタルテスターの一例）
【図１】
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【図２】
2015021798.tif 000004