(57)【要約】【課題】増幅回路における高速応答かつ高効率化を可能とすること。【解決手段】入力信号が入力する増幅部と、前記入力信号のエンベロープ電圧に基づいてパルス幅が変調される第１パルス信号と、前記第１パルス信号より遅延した第２パルス信号と、のＡＮＤ処理を行なうことにより第１制御信号を生成し、前記第１パルス信号の反転信号と前記第２パルス信号の反転信号とのＡＮＤ処理を行なうことにより第２制御信号を生成する信号生成部３５と、前記第１制御信号に基づき動作する第１スイッチ２２と、前記第２制御信号に基づき動作する第２スイッチ２３と、を有し、前記増幅部の電源端子に、前記電源端子の電圧が前記エンベロープ電圧に追従するように第１電力を供給するスイッチング電源１２と、を具備する増幅回路。【選択図】図７
2015041999.tif 000002
【特許請求の範囲】
【請求項１】
入力信号が入力する増幅部と、
前記入力信号のエンベロープ電圧に基づいてパルス幅が変調される第１パルス信号と、前記第１パルス信号より遅延した第２パルス信号と、のＡＮＤ処理を行なうことにより第１制御信号を生成し、前記第１パルス信号の反転信号と前記第２パルス信号の反転信号とのＡＮＤ処理を行なうことにより第２制御信号を生成する信号生成部と、
前記第１制御信号に基づき動作する第１スイッチと、前記第２制御信号に基づき動作する第２スイッチと、を有し、前記増幅部の電源端子に、前記電源端子の電圧が前記エンベロープ電圧に追従するように第１電力を供給するスイッチング電源と、
を具備することを特徴とする増幅回路。
【請求項２】
前記信号生成部は、前記入力信号のエンベロープ電圧に対応した第１エンベロープ信号に基づき前記第１パルス信号を生成し、前記第１エンベロープ信号を遅延させた第２エンベロープ信号に基づき前記第２パルス信号を生成することを特徴とする請求項１記載の増幅回路。
【請求項３】
前記第２エンベロープ信号に基づき第２電力を出力するリニア電源と、
前記第１電力と前記第２電力とを合成した電力を、前記増幅部の電源端子に供給する合成部と、
を具備することを特徴とする請求項２記載の増幅回路。
【請求項４】
前記信号生成部は、前記第１エンベロープ信号と前記スイッチング電源の出力端子の電圧との差に基づき前記第１パルス信号を生成し、前記第２エンベロープ信号と前記スイッチング電源の前記出力端子の電圧とに基づき前記第２パルス信号を生成することを特徴とする請求項２または３記載の増幅回路。
【請求項５】
前記入力信号を遅延させる遅延回路と、
前記遅延回路に入力する前の前記入力信号のエンベロープ電圧を前記第１エンベロープ信号として検出する第１検出回路と、
前記遅延回路により遅延した前記入力信号のエンベロープ電圧を前記第２エンベロープ信号として検出する第２検出回路と、
を具備することを特徴とする請求項２から４のいずれか一項記載の増幅回路。
【請求項６】
前記入力信号のエンベロープを前記第１エンベロープ信号として検出する検出回路と、
前記第１エンベロープ信号を遅延させることにより前記第２エンベロープ信号を生成する遅延回路と、
を具備することを特徴とする請求項２から４のいずれか一項記載の増幅回路。
【請求項７】
前記第１スイッチは、第１電源と第２電源との間に直列に接続され、前記第２スイッチは、前記第１電源と前記第２電源との間に前記第１スイッチと直列に接続されていることを特徴とする請求項１から６のいずれか一項記載の増幅回路。
【請求項８】
前記スイッチング電源は、前記第１スイッチと前記第２スイッチとの間のノードの電圧を平滑化し前記増幅部の電源端子に出力する平滑回路を有することを特徴とする請求項７記載の増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅回路に関し、例えば入力信号のエンベロープに基づき増幅部の電源を変調する増幅回路に関する。
【背景技術】
【０００２】
高出力の高周波増幅回路において、高効率化する方法としてエンベロープトラッキング方式がある。エンベロープトラッキング方式は入力信号のエンベロープに基づき増幅段の電源電圧を変調する方式である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−９２００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
エンベロープトラッキング方式増幅回路において、電源電圧の変調にスイッチング電源を用いることにより高効率化が可能となる。しかしながら、スイッチング電源に還流（フリーホイール）ダイオードを用いると、ダイオードの順方向電圧降下分の電力損失が生じる。一方、還流ダイオードの代わりにトランジスタを用いると、高速応答が難しくなる。
【０００５】
本発明は、上記課題に鑑みなされたものであり、増幅回路における高速応答かつ高効率化を可能とすることを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、入力信号が入力する増幅部と、前記入力信号のエンベロープ電圧に基づいてパルス幅が変調される第１パルス信号と、前記第１パルス信号より遅延した第２パルス信号と、のＡＮＤ処理を行なうことにより第１制御信号を生成し、前記第１パルス信号の反転信号と前記第２パルス信号の反転信号とのＡＮＤ処理を行なうことにより第２制御信号を生成する信号生成部と、前記第１制御信号に基づき動作する第１スイッチと、前記第２制御信号に基づき動作する第２スイッチと、を有し、前記増幅部の電源端子に、前記電源端子の電圧が前記エンベロープ電圧に追従するように第１電力を供給するスイッチング電源と、を具備することを特徴とする増幅回路である。
【０００７】
上記構成において、前記信号生成部は、前記入力信号のエンベロープ電圧に対応した第１エンベロープ信号に基づき前記第１パルス信号を生成し、前記第１エンベロープ信号を遅延させた第２エンベロープ信号に基づき前記第２パルス信号を生成する構成とすることができる。
【０００８】
上記構成において、前記第２エンベロープ信号に基づき第２電力を出力するリニア電源と、前記第１電力と前記第２電力とを合成した電力を、前記増幅部の電源端子に供給する合成部と、を具備する構成とすることができる。
【０００９】
上記構成において、前記信号生成部は、前記第１エンベロープ信号と前記スイッチング電源の出力端子の電圧との差に基づき前記第１パルス信号を生成し、前記第２エンベロープ信号と前記スイッチング電源の前記出力端子の電圧とに基づき前記第２パルス信号を生成する構成とすることができる。
【００１０】
上記構成において、前記入力信号を遅延させる遅延回路と、前記遅延回路に入力する前の前記入力信号のエンベロープ電圧を前記第１エンベロープ信号として検出する第１検出回路と、前記遅延回路により遅延した前記入力信号のエンベロープ電圧を前記第２エンベロープ信号として検出する第２検出回路と、を具備する構成とすることができる。
【００１１】
上記構成において、前記入力信号のエンベロープ電圧を前記第１エンベロープ信号として検出する検出回路と、前記第１エンベロープ信号を遅延させることにより第２エンベロープ信号を生成する遅延回路と、を具備する構成とすることができる。
【００１２】
上記構成において、前記第１スイッチは、第１電源と第２電源との間に直列に接続され、前記第２スイッチは、前記第１電源と前記第２電源との間に前記第１スイッチと直列に接続されている構成とすることができる。
【００１３】
上記構成において、前記スイッチング電源は、前記第１スイッチと前記第２スイッチとの間のノードの電圧を平滑化し前記増幅部の電源端子に出力する平滑回路を有する構成とすることができる。
【発明の効果】
【００１４】
本発明によれば、増幅回路における高速応答かつ高効率化を可能とすることができる。
【図面の簡単な説明】
【００１５】
【図１】図１は、比較例１に係る増幅回路のブロック図である。
【図２】図２は、比較例１におけるスイッチング電源の例を示す回路図である。
【図３】図３は、比較例１におけるスイッチング電源の別の例を示す回路図である。
【図４】図４は、デッドタイムコントローラの例を示したスイッチング電源の回路図である。
【図５】図５は、比較例１のスイッチング電源のタイミングチャートである。
【図６】図６は、実施例１に係る増幅回路のブロック図である。
【図７】図７は、実施例１に係る増幅回路内のスイッチング電源および信号生成部を示す回路図である。
【図８】図８は、実施例１のスイッチング電源および信号生成部のタイミングチャートである。
【図９】図９は、実施例２に係る増幅回路のブロック図である。
【図１０】図１０は、実施例３に係る増幅回路のブロック図である。
【発明を実施するための形態】
【００１６】
まず、比較例について説明する。図１は、比較例１に係る増幅回路のブロック図である。図１に示すように、増幅回路１１０は、高出力増幅部１０、ドライバ増幅部１１、スイッチング電源１２、リニア電源１４、エンベロープ検出回路１６、合成部１８および遅延回路２０を備えている。入力端子から高周波入力信号が入力する。エンベロープ検出回路１６は入力信号のエンベロープ（包絡線）電圧を検出し、エンベロープ信号を出力する。リニア電源１４とスイッチング電源１２はエンベロープ信号に追従した電圧を生成する。合成部１８は、リニア電源１４とスイッチング電源１２との出力電力を合成し、高出力増幅部１０の電源端子に供給する。
【００１７】
エンベロープトラッキング方式増幅回路においては、増幅部１０の電源電圧をエンベロープ信号を用い変調することにより、高効率化が可能となる。リニア電源１４は、エンベロープ信号の変調に対応し、高速に出力電圧を変調できる。しかし、リニア電源１４は、効率が悪い。スイッチング電源１２は、高効率であるがエンベロープ信号に高速に追従することが難しい。そこで、エンベロープ信号が高速に変化するときは主にリニア電源１４により増幅部１０に電源電力を供給する。エンベロープ信号が低速に変化するときは主にスイッチング電源１２により増幅部１０に電源電力を供給する。これにより、高速なエンベロープ信号に応答可能であり、かつ高効率な増幅回路となる。例えば携帯電話通信の基地局用増幅回路においては、エンベロープ信号の大部分は低速である。よって、増幅回路１１０はより高効率となる。
【００１８】
図２は、比較例１におけるスイッチング電源の例を示す回路図である。図２に示すように、スイッチング電源１２ａは、非同期整流方式の降圧型スイッチング電源である。スイッチング電源１２ａは、ＦＥＴ（Field Effect Transistor）２２、ダイオードＤ１、Ｄ２、インダクタＬ１、キャパシタＣ１、Ｃ２、ゲートドライバ２４、レベルシフタ２６、ＰＷＭ（Pulse Width Modulation）回路２８および差動増幅回路３０を備えている。
【００１９】
インダクタＬ１の一端が出力端子Ｔｏｕｔ、他端がノードＮ１に接続されている。キャパシタＣ１の一端が出力端子Ｔｏｕｔ、他端がグランドに接続されている。ＦＥＴ２２のソースがノードＮ１、ドレインが電源Ｖｃｃ、ゲートがゲートドライバ２４に接続されている。ＦＥＴ２２は、例えばｎ型ＭＯＳ（Metal Oxide Semiconductor）ＦＥＴである。ダイオードＤ１のカソードがノードＮ１に、アノードがグランドに接続されている。ダイオードＤ１は、ＦＥＴ２２がオンのときに、電源Ｖｃｃからグランドに電流が流れることを抑制し、ＦＥＴ２２がオフのとき、ノードＮ１をグランドに接続する。これにより、ノードＮ１は、ＦＥＴ２２がオンのときほぼ電源Ｖｃｃの電圧となり、ＦＥＴ２２がオフのとき、ほぼグランドの電圧となる。インダクタＬ１とキャパシタＣ１は、ノードＮ１の電圧を平滑化して出力する平滑回路である。
【００２０】
ゲートドライバ２４の負電源端子はノードＮ１に、正電源端子はダイオードＤ２を逆方向に介し電源Ｖｃｃに接続されている。正電源端子とノードＮ１との間にキャパシタＣ２が接続されている。ダイオードＤ２およびキャパシタＣ２は、ゲートドライバ２４の正電圧端子の電圧を生成するブートストラップ回路として機能を有する。ＦＥＴ２２がｐ型ＦＥＴの場合、ブートストラップ回路は設けなくてもよい。
【００２１】
差動増幅回路３０は、出力端子Ｔｏｕｔの出力電圧とエンベロープ信号とを差動増幅し、誤差信号を出力する。ＰＷＭ回路２８は、誤差信号をＰＷＭ処理し、ＰＷＭ信号に変換する。ＰＷＭ回路２８は、誤差信号に応じＰＷＭ信号のデュティ比を変える。例えば、誤差信号が高いときは、デュティ比を高くする。レベルシフタ２６は、ＰＷＭ信号をＦＥＴ２２を駆動するのに適した電圧または振幅に変換し、ＦＥＴ２２のゲートにＰＷＭ信号を出力する。
【００２２】
出力端子Ｔｏｕｔの電圧がエンベロープ信号より低い場合、差動増幅回路３０は正の誤差信号を出力する。ＰＷＭ回路２８は、ＰＷＭ回路２８のデュティ比を大きくする。これにより、ＦＥＴ２２のオンする時間が長くなる。ノードＮ１が電源Ｖｃｃの電圧となる時間が長くなる。よって、平滑化された出力電圧が高くなる。このように、出力電圧に負帰還を行ないかつエンベロープ信号に追従させることができる。
【００２３】
スイッチング電源１２ａのように、非同期整流方式は、ＦＥＴが１つであり、制御が簡単で低コストである。しかしながら、ダイオードＤ１に順方向に電流が流れると順方向電圧と電流との積が電力損失となる。このように、電力損失が大きく、効率は高くない。
【００２４】
図３は、比較例１におけるスイッチング電源の別の例を示す回路図である。図３に示すように、スイッチング電源１２ｂは、同期整流方式の降圧型スイッチング電源である。ダイオードＤ１の代わりにＦＥＴ２３が用いられている。ＦＥＴ２３のソースはグランドに、ドレインはノードＮ１に接続されている。ゲートがゲートドライバ２５に接続されている。デッドタイムコントローラ２７は、ＰＷＭ信号を調整してゲートドライバ２４および２５にＰＷＭ信号を出力する。その他の構成は図２と同じであり説明を省略する。
【００２５】
ＦＥＴ２３は、ダイオードＤ１と同じ機能を有するため、ＦＥＴ２２がオンのときオフし、ＦＥＴ２２がオフのときオンする。ＦＥＴ２２とＦＥＴ２３とのスイッチングのタイミングがずれてＦＥＴ２２と２３との両方がオンとなると、電源Ｖｃｃからグランドに貫通電流が流れる。これにより、大きな電力消費となる。また、ＦＥＴ２２および２３が焼損することもある。そこで、デッドタイムコントローラ２７は、ＦＥＴ２２および２３がそれぞれオンからオフになる遅延時間よりオフからオンになる遅延時間を意図的に遅らせる。これにより、ＦＥＴ２２と２３とが同時にオンすることを抑制できる。
【００２６】
図４は、デッドタイムコントローラの例を示したスイッチング電源の回路図である。図４に示すように、デッドタイムコントローラ２７は、遅延回路３８および３９、ＡＮＤ回路３２および３６、並びにインバータ３４を備えている。遅延回路３８はＰＷＭ信号５１を遅延させ遅延信号５２を生成する。ＡＮＤ回路３２はＰＷＭ信号５１と遅延信号５２（遅延したＰＷＭ信号）とをＡＮＤ処理し第１ＡＮＤ信号５３を生成する。インバータ３４はＰＷＭ信号５１を反転させ反転信号５４を生成する。遅延回路３９は反転信号５４を遅延させ反転遅延信号５５を生成する。ＡＮＤ回路３６は反転信号５４（反転したＰＷＭ信号）と反転遅延信号５５（反転し遅延したＰＷＭ信号）とをＡＮＤ処理し第２ＡＮＤ信号５６を生成する。第１ＡＮＤ信号５３は、ＦＥＴ２２のゲートに入力する信号に相当する信号である。第２ＡＮＤ信号５６は、ＦＥＴ２３のゲートに入力する信号に相当する信号である。
【００２７】
図５は、比較例１のスイッチング電源のタイミングチャートである。図５に示すように、時刻ｔ０において、ＰＷＭ信号５１および遅延信号５２はローレベルである。第１ＡＮＤ信号５３はローレベルである。よって、ＦＥＴ２２はオフ状態である。反転信号５４および反転遅延信号５５はハイレベルである。第２ＡＮＤ信号５６はハイレベルである。ＦＥＴ２３はオン状態である。ＦＥＴ２２がオフ、ＦＥＴ２３がオンであり、ノードＮ１の電圧Ｖｓｗはほぼグランドの電圧である。
【００２８】
時刻ｔ１において、ＰＷＭ信号５１がハイレベルとなる。遅延信号５２は、ＰＷＭ信号５１より遅延しているため、ローレベルを維持する。第１ＡＮＤ信号５３はローレベルを維持し、ＦＥＴ２２はオフ状態を維持する。反転信号５４はローレベルとなる。反転遅延信号５５はハイレベルを維持する。第２ＡＮＤ信号５６はローレベルとなり、ＦＥＴ２３はオフ状態となる。ＦＥＴ２２および２３の両方がオフであり、ノードＮ１の電圧Ｖｓｗは低電圧を維持する。
【００２９】
時刻ｔ２において、ＰＷＭ信号５１はハイレベルを維持し、遅延信号５２は、ＰＷＭ信号５１より遅延してハイレベルとなる。第１ＡＮＤ信号５３はハイレベルとなる。ＦＥＴ２２はオン状態となる。反転信号５４はローレベルを維持し、反転遅延信号５５はローレベルとなる。第２ＡＮＤ信号５６はローレベルを維持し、ＦＥＴ２３はオフ状態を維持する。ＦＥＴ２２がオン、ＦＥＴ２３がオフであり、ノードＮ１の電圧Ｖｓｗはほぼ電源Ｖｃｃの電圧となる。
【００３０】
時刻ｔ３において、ＰＷＭ信号５１はローレベルとなり、遅延信号５２はハイレベルを維持する。第１ＡＮＤ信号５３はローレベルとなる。ＦＥＴ２２はオフ状態となる。反転信号５４はハイレベルとなり、反転遅延信号５５はローレベルを維持する。第２ＡＮＤ信号５６はローレベルを維持する。ＦＥＴ２３はオフ状態を維持する。ＦＥＴ２２および２３の両方がオフであり、ノードＮ１の電圧Ｖｓｗは低電圧となる。
【００３１】
時刻ｔ４において、ＰＷＭ信号５１はローレベルを維持し、遅延信号５２はローレベルとなる。第１ＡＮＤ信号５３はローレベルを維持する。ＦＥＴ２２はオフ状態を維持する。反転信号５４はハイレベルを維持し、反転遅延信号５５はハイレベルとなる。第２ＡＮＤ信号５６はハイレベルとなる。ＦＥＴ２３はオン状態となる。ＦＥＴ２２がオフ、ＦＥＴ２３がオンであり、ノードＮ１の電圧Ｖｓｗは低電圧を維持する。
【００３２】
このように、ＦＥＴ２２がオンしＦＥＴ２３がオフする期間と、ＦＥＴ２２がオフしＦＥＴ２３がオンする期間と、の間に、ＦＥＴ２２および２３の両方がオフする期間を設定できる。よって、電源Ｖｃｃからグランドへの貫通電流を抑制できる。
【００３３】
しかしながら、デッドタイムコントローラ２７は、ＰＷＭ信号５１および反転信号５４を期間Ｔ１分意図的に遅延させる。デッドタイムコントローラ２７は、負帰還ループ内にあるため、遅延が位相の１８０°となると、正帰還になってしまう。このため、スイッチング電源１２ｂのスイッチング周波数を高くすることができない。よって、スイッチング電源１２ｂにおいては、高速応答が難しくなる。
【００３４】
以上のように、高効率化のため図３のスイッチング電源１２ｂを用いると高速応答が難しく、図２の高速応答のためスイッチング電源１２ａを用いると高効率化が難しい。
【実施例１】
【００３５】
図６は、実施例１に係る増幅回路のブロック図である。図６に示すように、増幅回路１００は、高出力増幅部１０、ドライバ増幅部１１、スイッチング電源１２、リニア電源１４、エンベロープ検出回路１６ａおよび１６ｂ、合成部１８および遅延回路２０および２１を備えている。入力端子から高周波入力信号が入力する。エンベロープ検出回路１６ａは入力信号のエンベロープを検出し、第１エンベロープ信号を出力する。エンベロープ検出回路１６ｂは遅延回路２１により遅延した入力信号のエンベロープを検出し、第２エンベロープ信号を出力する。遅延回路２０は、高出力増幅部１０に入力する入力信号と合成部１８の出力する電源電圧とのタイミングを合わせるため、入力信号を遅延させる。ドライバ増幅部１１は入力信号を増幅する。高出力増幅部１０は、ドライバ増幅部１１が増幅した入力信号をさらに増幅する。
【００３６】
リニア電源１４は、第２エンベロープ信号に追従した電圧を生成する。スイッチング電源１２は、第１および第２エンベロープ信号に基づき電圧を生成する。合成部１８は、リニア電源１４の出力電力とスイッチング電源１２の出力電力とを合成し、増幅部１０の電源端子に出力する。増幅部１０は、例えば窒化物半導体を用いたＨＥＭＴ（High Electron Mobility Transistor）等のＦＥＴを含む。窒化物半導体を用いたＨＥＭＴは、例えば基板上に形成されたＧａＮチャネル層と、チャネル層上に形成されたＡｌＧａＮ電子供給層を有する。ＦＥＴのソースはグランドに接続され、ゲートに入力信号が入力し、ドレインから出力信号が出力する。ドレインは、チョーク用素子を介し電源端子に接続されている。増幅部１０は、ＧａＡｓ系半導体を用いたＦＥＴでもよいし、ＦＥＴ以外のトランジスタを含んでもよい。
【００３７】
図７は、実施例１に係る増幅回路内のスイッチング電源１２および信号生成部を示す回路図である。図７に示すように、スイッチング電源１２は、ＦＥＴ２２および２３、インダクタＬ１、キャパシタＣ１およびＣ２、ダイオードＤ２、ゲートドライバ２４および２５、並びにレベルシフタ２６を備えている。信号生成部３５は、差動増幅回路３０ａおよび３０ｂ、ＰＷＭ回路２８ａおよび２８ｂ、ＡＮＤ回路３２および３６、並びにインバータ３４を備えている。
【００３８】
差動増幅回路３０ａは、第１エンベロープ信号と出力端子Ｔｏｕｔの電圧とを差動増幅し第１誤差信号を出力する。差動増幅回路３０ｂは、第２エンベロープ信号と出力端子Ｔｏｕｔの電圧を差動増幅し、第２誤差信号を出力する。ＰＷＭ回路２８ａおよび２８ｂは、それぞれ第１誤差信号および第２誤差信号をＰＷＭ処理し、第１ＰＷＭ信号６１および第２ＰＷＭ信号６２を出力する。ＡＮＤ回路３２は、第１ＰＷＭ信号６１と第２ＰＷＭ信号６２とをＡＮＤ処理し、第１ＡＮＤ信号６３を生成する。インバータ３４は、第１ＰＷＭ信号６１と第２ＰＷＭ信号６２とをそれぞれ反転させ第１反転信号６４と第２反転信号６５とを生成する。ＡＮＤ回路３６は、第１反転信号６４（反転した第１ＰＷＭ信号）と第２反転信号６５（反転した第２ＰＷＭ信号）とをＡＮＤ処理し、第２ＡＮＤ信号６６を生成する。レベルシフタ２６は、第１ＡＮＤ信号６３の電圧または振幅を変換する。変換された第１ＡＮＤ信号６３はＦＥＴ２２のゲートに入力する。第２ＡＮＤ信号６６はＦＥＴ２３のゲートに入力する。
【００３９】
ＦＥＴ２２および２３はｎ型ＭＯＳＦＥＴである。第１ＡＮＤ信号６３がハイレベルのときＦＥＴ２２はオンし、第１ＡＮＤ信号６３がローレベルのときＦＥＴ２２はオフする。第２ＡＮＤ信号６６がハイレベルのときＦＥＴ２３はオンし、第２ＡＮＤ信号６６がローレベルのときＦＥＴ２３はオフする。ＦＥＴ２２がオンし、ＦＥＴ２３がオフすると、ノードＮ１の電圧Ｖｓｗはほぼ電源Ｖｃｃの電圧となる。ＦＥＴ２２がオフし、ＦＥＴ２３がオンすると、ノードＮ１の電圧Ｖｓｗはほぼグランドの電圧となる。インダクタＬ１とキャパシタＣ１とは、電圧Ｖｓｗを平滑化する平滑回路である。平滑化された電圧は出力端子Ｔｏｕｔに出力される。出力端子Ｔｏｕｔから増幅部１０の電源端子に電力を供給する。
【００４０】
図８は、実施例１のスイッチング電源１２および信号生成部のタイミングチャートである。図８に示すように、時刻ｔ０において、第１ＰＷＭ信号６１および第２ＰＷＭ信号６２はローレベルである。第１ＡＮＤ信号６３はローレベルである。よって、ＦＥＴ２２はオフ状態である。第１反転信号６４および第２反転信号６５はハイレベルである。第２ＡＮＤ信号６６はハイレベルである。ＦＥＴ２３はオン状態である。ＦＥＴ２２がオフ、ＦＥＴ２３がオンであり、ノードＮ１の電圧Ｖｓｗはほぼグランドの電圧である。
【００４１】
時刻ｔ１において、第１ＰＷＭ信号６１がハイレベルとなる。第２ＰＷＭ信号６２は、第１ＰＷＭ信号６１より遅延しているため、ローレベルを維持する。第１ＡＮＤ信号６３はローレベルを維持し、ＦＥＴ２２はオフ状態を維持する。第１反転信号６４はローレベルとなる。第２反転信号６５はハイレベルを維持する。第２ＡＮＤ信号６６はローレベルとなり、ＦＥＴ２３はオフ状態となる。ＦＥＴ２２および２３の両方がオフであり、ノードＮ１の電圧Ｖｓｗは低電圧を維持する。
【００４２】
時刻ｔ２において、第１ＰＷＭ信号６１はハイレベルを維持し、第２ＰＷＭ信号６２はハイレベルとなる。第１ＡＮＤ信号６３はハイレベルとなる。ＦＥＴ２２はオン状態となる。第１反転信号６４はローレベルを維持し、第２反転信号６５はローレベルとなる。第２ＡＮＤ信号６６はローレベルを維持し、ＦＥＴ２３はオフ状態を維持する。ＦＥＴ２２がオン、ＦＥＴ２３がオフであり、ノードＮ１の電圧Ｖｓｗはほぼ電源Ｖｃｃの電圧となる。
【００４３】
時刻ｔ３において、第１ＰＷＭ信号６１がローレベルとなり、第２ＰＷＭ信号６２はハイレベルを維持する。第１ＡＮＤ信号６３はローレベルとなる。ＦＥＴ２２はオフ状態となる。第１反転信号６４はハイレベルとなり、第２反転信号６５はローレベルを維持する。第２ＡＮＤ信号６６はローレベルを維持する。ＦＥＴ２３はオフ状態を維持する。ＦＥＴ２２および２３の両方がオフであり、ノードＮ１の電圧Ｖｓｗは低電圧となる。
【００４４】
時刻ｔ４において、第１ＰＷＭ信号６１はローレベルを維持し、第２ＰＷＭ信号６２はローレベルとなる。第１ＡＮＤ信号６３はローレベルを維持する。ＦＥＴ２２はオフ状態を維持する。第１反転信号６４はハイレベルを維持し、第２反転信号６５はハイレベルとなる。第２ＡＮＤ信号６６はハイレベルとなる。ＦＥＴ２３はオン状態となる。ＦＥＴ２２がオフ、ＦＥＴ２３がオンであり、ノードＮ１の電圧Ｖｓｗは低電圧を維持する。
【００４５】
このように、ＦＥＴ２２がオンしＦＥＴ２３がオフする期間と、ＦＥＴ２２がオフしＦＥＴ２３がオンする期間と、の間に、ＦＥＴ２２および２３の両方がオフする期間を設定できる。よって、電源Ｖｃｃからグランドへの貫通電流を抑制できる。
【００４６】
実施例１によれば、ＰＷＭ信号に対してＦＥＴ２２を意図的に遅延させずにオンさせている。このように、負帰還ループ内でＰＷＭ信号を意図的に遅延させていないため、帰還ループが正帰還となることを抑制できる。よって、スイッチング電源のスイッチング周波数を高くすることができ、高速に応答することができる。
【００４７】
実施例１によれば、ＡＮＤ回路３２は、入力信号のエンベロープ電圧に基づいてパルス幅が変調される第１ＰＷＭ信号６１（第１パルス信号）と、第１ＰＷＭ信号６１が遅延した第２ＰＷＭ信号６２（第２パルス信号）と、のＡＮＤ処理を行なうことにより第１ＡＮＤ信号６３（第１制御信号）を生成する。ＡＮＤ回路３６は、第１反転信号６４と第２反転信号６５とのＡＮＤ処理を行なうことにより第２ＡＮＤ信号６６（第２制御信号）を生成する。ＦＥＴ２２（第１スイッチ）は第１ＡＮＤ信号６３に基づき動作する。ＦＥＴ２３（第２スイッチ）は第２ＡＮＤ信号６６に基づき動作する。
【００４８】
これにより、比較例１のように、スイッチング周波数を高くしても帰還ループが正帰還となること抑制できる。よって、スイッチング周波数を高くして応答速度を早くできる。
【００４９】
また、ＦＥＴ２２とＦＥＴ２３とが電源Ｖｃｃ（第１電源）とグランド（第１電源と電圧が異なる第２電源）との間に直列に接続されている。これにより、比較例１（図２）のように、還流ダイオードの電力損失を削減できるため、高効率なスイッチング電源とすることができる。
【００５０】
さらに、ＰＷＭ回路２８ａは、第１誤差信号に基づき第１ＰＷＭ信号６１を生成し、ＰＷＭ回路２８ｂは、第２誤差信号に基づき第２ＰＷＭ信号６２を生成する。これにより、第２ＰＷＭ信号６２を第１ＰＷＭ信号６１より遅延させることができる。
【００５１】
さらに、リニア電源１４は、第２エンベロープ信号に追従した電圧で電力を出力する。合成部１８は、リニア電源１４が出力した電力と、スイッチング電源１２が出力した電力と、を合成した電力を増幅部１０の電源端子に供給する。これにより、エンベロープが高速に変化するときは、リニア電源１４が主に電力を供給し、エンベロープが低速に変化するときは、スイッチング電源１２が主に電力を供給する。よって、高速応答が可能で高効率な増幅回路を実現できる。
【００５２】
さらに、差動増幅回路３０ａは、第１エンベロープ信号と出力端子Ｔｏｕｔの電圧との差に基づき第１誤差信号を生成する。差動増幅回路３０ｂは、第２エンベロープ信号と出力端子Ｔｏｕｔの電圧とに基づき第２誤差信号を生成する。これにより、出力端子Ｔｏｕｔの電圧をエンベロープに対応する電圧に制御することができる。
【００５３】
遅延回路２１は入力信号を遅延させる。エンベロープ検出回路１６ａ（第１検出回路）は、遅延回路２１に入力する前の入力信号のエンベロープを第１エンベロープ信号として検出する。エンベロープ検出回路１６ｂ（第２検出回路）は、遅延回路２１により遅延した入力信号のエンベロープを第２エンベロープ信号として検出する。これにより、第１エンベロープ信号と第２エンベロープ信号を生成できる。
【００５４】
第１エンベロープ信号と第２エンベロープ信号との特性はほとんど同じであることが好ましい。差動増幅回路３０ａと３０ｂとの特性、ＰＷＭ回路２８ａと２８ｂとの特性、ＡＮＤ回路３２と３６との特性、はそれぞれほとんど同じであることが好ましい。これにより、ＦＥＴ２２および２３の両方がオフする期間をほぼ対称に生成できる。
【実施例２】
【００５５】
図９は、実施例２に係る増幅回路のブロック図である。図９に示すように、増幅回路１０２において、エンベロープ検出回路１６が入力信号のエンベロープから第１エンベロープ信号を生成する。遅延回路２１が第１エンベロープ信号を遅延させて第２エンベロープ信号を生成する。
【００５６】
実施例２によれば、エンベロープ検出回路１６（検出回路）は、入力信号のエンベロープを第１エンベロープ信号として検出する。遅延回路２１は、第１エンベロープ信号を遅延させることにより第２エンベロープ信号を生成する。これにより、第１エンベロープ信号と第２エンベロープ信号を生成できる。実施例１においては、エンベロープ検出回路１６ａおよび１６ｂの特性差に起因した第１エンベロープ信号と第２エンベロープ信号との特性差が生じ易い。実施例２では、エンベロープ検出回路１６が１つのため、第１エンベロープ信号と第２エンベロープ信号との特性差が生じ難い。
【実施例３】
【００５７】
図１０は、実施例３に係る増幅回路のブロック図である。図１０に示すように、増幅回路１０４は、ベースバンドプロセッサ４０（プロセッサ）、ＤＡＣ（Digital Analog Converter）４２および４４、変調器４６を備えている。ベースバンドプロセッサ４０は、遅延回路２０、２１、エンベロープ検出回路１６ａ、１６ｂおよび信号生成部３５の機能をデジタル信号処理により実現する。ＤＡＣ４２は、デジタル信号である第２エンベロープ信号をアナログ信号に変換する。アナログ信号に変換された第２エンベロープ信号はリニア電源１４に入力する。ＤＡＣ４４は、デジタル信号である入力信号をアナログ信号に変換する。アナログ信号に変換された入力信号は変調器４６により変調させる。変調された入力信号はドライバ増幅部１１に入力する。その他の構成は、実施例１と同じであり説明を省略する。
【００５８】
実施例３のように、信号処理の少なくとも一部をデジタル信号処理により行なうことができる。これにより、遅延時間の制御が容易となる。また、第１エンベロープ信号と第２エンベロープ信号との特性をほとんど同じにすることができる。差動増幅回路３０ａと３０ｂとの特性、ＰＷＭ回路２８ａと２８ｂとの特性、ＡＮＤ回路３２と３６との特性、をほとんど同じにすることができる。
【００５９】
ベースバンドプロセッサ４０等のプロセッサとして、例えばＡＳＩＣ（Application Specific Integrated Circuit）、ＦＰＧＡ（Field Programmable Gate Array）またはＤＳＰ（Digital Signal Processor）を用いることができる。
【００６０】
実施例１から３において、スイッチの例としてＦＥＴ２２および２３を用いて説明したが、スイッチはＦＥＴ以外のトランジスタまたはサイリスタ等のスイッチでもよい。また、ＦＥＴ２２および２３は、ｐ型ＦＥＴでもよい。
【００６１】
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００６２】
１０            増幅部
１２            スイッチング電源
１４            リニア電源
１６ａ、１６ｂ  エンベロープ検出回路
１８            合成部
２０、２１      遅延回路
２２、２３      ＦＥＴ
２８ａ、２８ｂ  ＰＷＭ回路
３０ａ、３０ｂ  差動増幅回路
３２、３６      ＡＮＤ回路
３５            信号生成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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