(57)【要約】      （修正有）【課題】電界効果型化合物半導体装置及びその製造方法に関し、ゲート−ドレイン間を拡張することなくドレイン耐圧を向上する。【解決手段】窒化ガリウム系ＨＥＭＴの表面を保護する窒化シリコン膜７、８と酸化シリコン膜１０との積層膜に設けたコンタクトホールの側壁面を窒化シリコンよりバンドギャップが広い絶縁膜１１で覆う。【選択図】図１
2015072975.tif 000002
【特許請求の範囲】
【請求項１】
窒化ガリウム系キャリア走行層と、
窒化ガリウム系キャリア供給層と、
窒化ガリウム系表面保護層と、
前記窒化ガリウム系表面保護層上に順に積層された窒化シリコン膜と酸化シリコン膜とを備え、
前記酸化シリコン膜及び窒化シリコン膜に設けたソース電極用及びドレイン電極用のコンタクトホールの側壁面を被覆する窒化シリコンよりバンドギャップが広い広禁制帯幅絶縁膜と
を備えたことを特徴とする電界効果型化合物半導体装置。
【請求項２】
前記広禁制帯絶縁膜が、酸化シリコン膜または窒化アルミニウム膜のいずれかであることを特徴とする請求項１に記載の電界効果型化合物半導体装置。
【請求項３】
基板上に、窒化ガリウム系キャリア走行層、窒化ガリウム系キャリア供給層及び窒化ガリウム系表面保護層を順に積層する工程と、
前記窒化ガリウム系表面保護層上に第１の窒化シリコン膜を成膜する工程と、
ゲート電極形成部において前記第１の窒化シリコン膜を選択的に除去する工程と、
全面にゲート絶縁膜となる第２の窒化シリコン膜を形成する工程と、
前記ゲート電極形成部にゲート電極を形成する工程と、
全面に酸化シリコン膜を成膜する工程と、
ソース電極及びドレイン電極形成部において、前記酸化シリコン膜、前記第２の窒化シリコン膜及び前記第１の窒化シリコン膜を選択的に除去してコンタクトホールを形成する工程と、
前記コンタクトホールの側壁面を窒化シリコンよりバンドギャップの広い広禁制帯幅絶縁膜で被覆する工程と、
前記コンタクトホールにおいて、前記広禁制帯幅絶縁膜に接するようソース電極及びドレイン電極を形成する工程と
を有することを特徴とする電界効果型化合物半導体装置の製造方法。
【請求項４】
前記コンタクトホールの側壁面を窒化シリコンよりバンドギャップの広い広禁制帯幅絶縁膜で被覆する工程が、
全面に酸化シリコン膜を成膜する工程と、
前記酸化シリコン膜を異方性エッチングにより少なくとも前記コンタクトホールの側壁面に残存させる工程と
を有することを特徴とする請求項３に記載の電界効果型化合物半導体装置の製造方法。
【請求項５】
前記コンタクトホールの側壁面を窒化シリコンよりバンドギャップの広い広禁制帯幅絶縁膜で被覆する工程が、
アトミックレイヤーデポジション法を用いて全面に窒化アルミニウム膜を堆積する工程と、
前記コンタクトホールの底面に堆積した窒化アルミニウム膜の少なくとも一部をエッチング除去する工程と
を有することを特徴とする請求項３に記載の電界効果型化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果型化合物半導体装置及びその製造方法に関するものであり、例えば、ＧａＮ系ＨＥＭＴにおけるドレイン耐圧の向上に関するものである。
【背景技術】
【０００２】
近年のネットワーク社会の急激な発展により、無線通信システムの増加やそれに伴う電波の需要がさらに増大すると予想され、割り当て周波数のひっ迫が予想される。また、レーダでは、高周波になるほど物体を精密に測定できることから、すでに航空機では１０ＧＨｚ帯を利用したレーダが採用されているが、今後はさらに高い周波数へとシフトしていくと予想される。
【０００３】
このような高周波動作に対応するためには高速動作が可能な半導体装置の開発が急務である。ＧａＮＨＥＭＴをはじめとする窒化物半導体装置は、高い飽和電子速度及びワイドバンドギャップ等の特徴を有しているため、高耐圧且つ高出力の半導体デバイスとしての開発が活発に行われている。
【０００４】
窒化物半導体装置としては、電界効果トランジスタ、特に高電子移動度トランジスタ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）についての報告が数多くなされている。特に、ＧａＮを電子走行層として、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが注目されている。
【０００５】
ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮ側に生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（２ＤＥＧ）がＧａＮとＡｌＧａＮとの界面に形成される。
【０００６】
この時、ＧａＮ表面保護層上に保護膜として、Ｓｉ３Ｎ４膜を使うことで、電流コラプスを抑制できることが一般的に知られている（例えば、非特許文献１参照)。Ｓｉ３Ｎ４膜はプラズマＣＶＤ法により形成できる。他の保護膜としては、同じく窒化物絶縁膜であるＡｌＮ膜もある。
【０００７】
しかし、ＡｌＮ膜は、製膜方法がＡＬＤ（アトミックレイヤーデポジション）になるため、Ｓｉ３Ｎ４より製膜に時間がかかるなど、生産性が悪い。そのため、ＧａＮ表面保護層上には、Ｓｉ３Ｎ４膜が良く用いられることになる。
【０００８】
ＧａＮ表面保護層と配線電極との絶縁性を上げたり、容量を下げるために、Ｓｉ３Ｎ４の表面上にＳｉＯ２膜を積層してＧａＮ表面保護層と配線電極との距離を取っている。この場合、ドレインコンタクトホールの側壁には、ＳｉＯ２膜とＳｉ３Ｎ４膜との積層界面が露出した状態になる。
【０００９】
ここで、図１４を参照して従来のＧａＮ系ＨＥＭＴを説明する。図１４は従来のＧａＮ系ＨＥＭＴの概略的断面図であり、シリコン基板５１上にＡｌＮバッファ層５２及びＡｌＧａＮ層５３を介してｉ型ＧａＮ電子走行層５４、ｎ型ＡｌＧａＮ電子供給層５５及びｉ型ＧａＮ表面保護層５６を成長させる。次いで、表面保護膜としてＳｉ３Ｎ４膜５７を設け、ゲート形成領域のＳｉ３Ｎ４膜５７を除去して、ゲート絶縁膜となるＳｉ３Ｎ４膜５８を形成する。
【００１０】
次いで、ゲート電極５９を形成したのち、全面にＳｉＯ２膜６０を堆積する。次いで、ソース・ドレイン電極を形成するためのコンタクトホールを形成したのち、Ａｌ膜を形成し、このＡｌ膜をエッチングしてソース電極６１及びドレイン電極６２を形成することにより、ＧａＮ系ＨＥＭＴの基本構成が完成する。
【００１１】
この場合、ドレイン電極には高電圧がかかるが、Ｓｉ３Ｎ４のバンドギャップは、ＳｉＯ２に比べ小さいため、Ｓｉ３Ｎ４膜５７，５８の横方向耐圧が弱くなる。また、絶縁膜の積層界面は、図において〇で示す電荷がたまり易いため、相対的にバンドギャップの小さなＳｉ３Ｎ４膜５７，５８が、絶縁破壊し易くなる。
【００１２】
そこで、ドレイン電極６２とゲ−ト電極５９との間隔を広くして電界を緩和することが試みられている。図１５は、従来の改良型ＧａＮ系ＨＥＭＴの概略的断面図であるが、ドレイン電極６２とゲ−ト電極５９との間隔を広くした以外の構成は図１４のＧａＮ系ＭＥＭＴと同じである。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２０１０−２３８９８２号公報
【非特許文献】
【００１４】
【非特許文献１】Ｙ．Ａｎｄｏ ｅｔ ａｌ. , １０−Ｗ／ｍｍ ＡｌＧａＮＧａＮ ＨＦＥＴ Ｗｉｔｈ a  Ｆｉｅｌｄ Ｍｏｄｕｌａｔｉｎｇ Ｐｌａｔｅ, ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ, ＶＯＬ. ２４, ＮＯ. ５, ｐ２８９, ＭＡＹ ２００３
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかし、改良型ＧａＮ系ＨＥＭＴにおいては、ドレインとソースとの間隔が長くなるため、オン抵抗が高くなる問題があるとともに、チップ面積が大きくなって、チップコストが上昇するという問題もある。
【００１６】
したがって、電界効果型化合物半導体装置及びその製造方法において、ゲート−ドレイン間を拡張することなくドレイン耐圧を向上することを目的とする。
【課題を解決するための手段】
【００１７】
開示する一観点からは、窒化ガリウム系キャリア走行層と、窒化ガリウム系キャリア供給層と、窒化ガリウム系表面保護層と、前記窒化ガリウム系表面保護層上に順に積層された窒化シリコン膜と酸化シリコン膜とを備え、前記酸化シリコン膜及び窒化シリコン膜に設けたソース電極用及びドレイン電極用のコンタクトホールの側壁面を被覆する窒化シリコンよりバンドギャップが広い広禁制帯幅絶縁膜とを備えたことを特徴とする電界効果型化合物半導体装置が提供される。
【００１８】
また、開示する別の観点からは、基板上に、窒化ガリウム系キャリア走行層、窒化ガリウム系キャリア供給層及び窒化ガリウム系表面保護層を順に積層する工程と、前記窒化ガリウム系表面保護層上に第１の窒化シリコン膜を成膜する工程と、ゲート電極形成部において前記第１の窒化シリコン膜を選択的に除去する工程と、全面にゲート絶縁膜となる第２の窒化シリコン膜を形成する工程と、前記ゲート電極形成部にゲート電極を形成する工程と、全面に酸化シリコン膜を成膜する工程と、ソース電極及びドレイン電極形成部において、前記酸化シリコン膜、前記第２の窒化シリコン膜及び前記第１の窒化シリコン膜を選択的に除去してコンタクトホールを形成する工程と、前記コンタクトホールの側壁面を窒化シリコンよりバンドギャップの広い広禁制帯幅絶縁膜で被覆する工程と、前記コンタクトホールにおいて、前記広禁制帯幅絶縁膜に接するようソース電極及びドレイン電極を形成する工程とを有することを特徴とする電界効果型化合物半導体装置の製造方法が提供される。
【発明の効果】
【００１９】
開示の電界効果型化合物半導体装置及びその製造方法によれば、ゲート−ドレイン間を拡張することなくドレイン耐圧を向上することが可能になる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態の電界効果型化合物半導体装置の概略的断面図である。
【図２】本発明の実施の形態の電界効果型化合物半導体装置の電界強度分布の説明図である。
【図３】本発明の実施例１のＧａＮ系ＨＥＭＴの製造工程の途中までの説明図である。
【図４】本発明の実施例１のＧａＮ系ＨＥＭＴの製造工程の図３以降の途中までの説明図である。
【図５】本発明の実施例１のＧａＮ系ＨＥＭＴの製造工程の図４以降の途中までの説明図である。
【図６】本発明の実施例１のＧａＮ系ＨＥＭＴの製造工程の図５以降の途中までの説明図である。
【図７】本発明の実施例１のＧａＮ系ＨＥＭＴの製造工程の図６以降の説明図である。
【図８】本発明の実施例２のＧａＮ系ＨＥＭＴの製造工程の途中までの説明図である。
【図９】本発明の実施例２のＧａＮ系ＨＥＭＴの製造工程の図８以降の途中までの説明図である。
【図１０】本発明の実施例２のＧａＮ系ＨＥＭＴの製造工程の図９以降の説明図である。
【図１１】本発明の実施例３のＧａＮ系ＨＥＭＴの製造工程の途中までの説明図である。
【図１２】本発明の実施例３のＧａＮ系ＨＥＭＴの製造工程の図１１以降の途中までの説明図である。
【図１３】本発明の実施例３のＧａＮ系ＨＥＭＴの製造工程の図１２以降の説明図である。
【図１４】従来のＧａＮ系ＨＥＭＴの概略的断面図である。
【図１５】従来の改良型ＧａＮ系ＨＥＭＴの概略的断面図である。
【発明を実施するための形態】
【００２１】
ここで、図１及び図２を参照して、本発明の実施の形態の電界効果型化合物半導体装置を説明する。図１は、本発明の実施の形態の電界効果型化合物半導体装置の概略的断面図である。基板１上にバッファ層２及びＡｌＧａＮ層３を介してＧａＮ系キャリア走行層４、ＧａＮ系キャリア供給層５及びＧａＮ系表面保護層６を順次積層する。次いで、ＧａＮ系表面保護層上にＳｉ３Ｎ４膜７を設け、ゲート形成領域のＳｉ３Ｎ４膜７を除去して、ゲート絶縁膜となるＳｉ３Ｎ４膜８を形成する。次いで、ゲート電極９を形成したのち、全面にＳｉＯ２膜１０を堆積する。次いで、ソース電極１２及びドレイン電極１３を形成するためのコンタクトホールを形成する。なお、Ｓｉ３Ｎ４膜８は必須ではなく、ゲート電極９をショットキー電極とする場合には、Ｓｉ３Ｎ４膜８は設けない。
【００２２】
次いで、コンタクトホールの側壁面に露出するＳｉ３Ｎ４膜７／Ｓｉ３Ｎ４膜８／ＳｉＯ２膜１０からなる積層膜界面をＳｉ３Ｎ４よりバンドギャップが広い広禁制帯幅絶縁膜１１で被覆する。この場合、広禁制帯絶縁膜１１としては、Ｓｉ３Ｎ４よりバンドギャップが広く、絶縁性が高ければ何でも良いが、典型的には、ＳｉＯ２膜またはＡｌＮ膜のいずれかを用いる。
【００２３】
ＳｉＯ２膜を用いる場合には、全面に堆積したのち、異方性エッチングによりサイドウォール状に残存させれば良い。また、ＡｌＮを用いる場合には、ＡＬＤ法により薄く堆積させてエッチングによりコンタクト部を除去するか或いは予めリフトオフ用のパターンをコンタクトホールの底面に設けた状態でＡｌＮ膜を堆積させれば良い。
【００２４】
基板１としては、シリコン基板、サファイア基板、ＳｉＣ基板或いはＧａＮ基板を用いることができ、バッファ層２は、基板１の種類に応じて適宜選択して用いれば良い。例えば、シリコン基板を用いる場合には、ＡｌＮ層を用いれば良く、サファイア基板を用いる場合には、ＧａＮ低温バッファ層を用いれば良い。
【００２５】
ＧａＮ系キャリア走行層４は、典型的にはｉ型ＧａＮ層であるが、ｉ型ＩｎＧａＮ層を用いても良い。ＧａＮ系キャリア供給層５は、典型的にはｎ型ＡｌＧａＮ層であるが、ｉ型ＩｎＧａＮ層をキャリア走行層とする場合には、ｎ型ＧａＮ層をキャリア供給層としても良い。また、ＧａＮ系キャリア走行層４とＧａＮ系キャリア供給層５との間に、ＧａＮ系キャリア供給層と組成が同じでｉ型の半導体層を介在させても良い。
【００２６】
ＧａＮ系表面保護層６としては、典型的にはｉ型ＧａＮ層であるが、ｎ型ＧａＮ層を用いても良いし、ｉ型ＧａＮ層とｎ型ＧａＮ層の積層膜を用いても良い。また、キャリアは典型的には電子であるが、正孔をキャリアとしても良く、その場合には、ｎ型半導体をｐ型半導体に置き換えれば良い。
【００２７】
図２は、本発明の電界効果型化合物半導体装置の電界強度分布の説明図であり、電界シミュレーションによって求めた結果を示している。実線は本発明の電界効果型化合物半導体装置のように、ドレイン電極の周辺のみをＳｉＯ２膜とした場合であり、破線は全体をＳｉ３Ｎ４膜とした場合である。図に示すように、ドレイン電極の周辺のみをＳｉＯ２膜とすると、その近傍のＳｉ３Ｎ４膜における電界強度が低下することが確認された。
【００２８】
このように、本発明の実施例の形態においては、ドレイン電極用のコンタクトホールの側壁面に露出するＳｉ３Ｎ４膜を含む積層絶縁膜の積層界面をＳｉ３Ｎ４よりバンドギャップの広い広禁制帯幅絶縁膜で覆っているので、ドレイン耐圧を高めることができる。その結果、ゲート−ドレイン間隔を広くする必要がないので、オン抵抗の増加やチップ面積の増大も回避することができる。
【実施例１】
【００２９】
次に、図３乃至図７を参照して、本発明の実施例１のＧａＮ系ＨＥＭＴを説明する。図３（ａ）に示すように、まず、シリコン基板２１上にＭＯＣＶＤ法（有機金属気相成長法）を用いて、厚さが１００ｎｍのＡｌＮバッファ層２２及び厚さが１μｍのＡｌＧａＮ層２３を成長させる。引き続いて、厚さが３μｍのｉ型ＧａＮ電子走行層２４、厚さが２５ｎｍで、Ｓｉドーピング濃度が２×１０１８ｃｍ−３のｎ型ＡｌＧａＮ電子供給層２５及び、厚さが５ｎｍのｉ型ＧａＮ表面保護層２６を順次堆積する。なお、各ＡｌＧａＮ層の組成はＡｌ０．２５Ｇａ０．７５Ｎとする。
【００３０】
次いで、図３（ｂ）に示すように、プラズマＣＶＤ法を用いて、全面に厚さが１００ｎｍのＳｉ３Ｎ４膜２７を堆積する。次いで、図３（ｃ）に示すように、ゲート形成領域のＳｉ３Ｎ４膜２７を選択的に除去して開口部２８を形成して、ｉ型ＧａＮ表面保護層２６を露出させる。
【００３１】
次いで、図４（ｄ）に示すように、再び、プラズマＣＶＤ法を用いてゲート絶縁膜となる厚さが５０ｎｍのＳｉ３Ｎ４膜２９を堆積する。次いで、図４（ｅ）に示すように、反応性スパッタ法を用いて全面にＴｉＮ膜を設けたのち、ドライエッチングにより開口部２８を覆う形状のゲート電極３０を形成する。なお、ＴｉＮはＴａＮ等の他の高融点金属に置き換えても良い。次いで、図４（ｆ）に示すように、プラズマＣＶＤ法を用いて、全面にＳｉＯ２膜３１を堆積する。
【００３２】
次いで、図５（ｇ）に示すように、ＳｉＯ２膜３１乃至Ｓｉ３Ｎ４膜２７をエッチングしてコンタクトホール３２を形成する。この場合、ドライエッチングを用いても良いし、フッ化水素やリン酸によるウエットエッチングを用いても良い。なお、ここでは、露出したｉ型ＧａＮ表面保護層２６を全部除去するとともに、ｎ型ＡｌＧａＮ層電子供給層２５の一部も除去する。
【００３３】
次いで、図５（ｈ）に示すように、再び、プラズマＣＶＤ法を用いて全面にＳｉＯ２膜３３を堆積する。次いで、図６（ｉ）に示すように、異方性ドライエッチングによりエッチバックして、コンタクトホール３２の側壁面にＳｉＯ２膜３３を残存させてサイドウォール３４とする。
【００３４】
次いで、図６（ｊ）に示すように、スパッタ法を用いて全面にＡｌ膜を堆積したのち、レジストパターンをマスクとしてドライエッチングすることで、ソース電極３５及びドレイン電極３６を形成する。次いで、アニール処理をして、ソース電極３５とドレイン電極３６をオーミックコンタクトとする。
【００３５】
次いで、図７（ｋ）に示すように、プラズマＣＶＤ法を用いてＳｉＯ２膜を堆積してパッシベーション膜３７とすることで、本発明の実施例１のＧａＮ系ＨＥＭＴの基本構造が完成する。なお、集積化する場合には、素子間分離のために、ｉ型ＧａＮ電子走行層２４の深さまでエッチングして良いし、或いは、ｉ型ＧａＮ電子走行層２４の深さまでイオン注入することにより、結晶を破壊しても良い。
【００３６】
このように、本発明の実施例１においては、コンタクトホールの側壁面に露出するＳｉ３Ｎ４膜／ＳｉＯ２膜の積層界面をＳｉ３Ｎ４よりバンドギャップの広いＳｉＯ２膜で覆っているので、ドレイン耐圧が向上する。その結果、ゲート電極−ドレイン電極間を拡張する必要がなくなるので、素子サイズの増大を回避することができる。
【実施例２】
【００３７】
次に、図８乃至図１０を参照して、本発明の実施例２のＧａＮ系ＨＥＭＴの製造工程を説明するが、コンタクトホールを形成する工程までは、上記の実施例１と同様であるので、コンタクトホールを形成する工程までの図示は省略する。
【００３８】
上記の実施例１と同様に、まず、シリコン基板２１上にＭＯＣＶＤ法を用いて、厚さが１００ｎｍのＡｌＮバッファ層２２及び厚さが１μｍのＡｌＧａＮ層２３を成長させる。引き続いて、厚さが３μｍのｉ型ＧａＮ電子走行層２４、厚さが２５ｎｍで、Ｓｉドーピング濃度が２×１０１８ｃｍ−３のｎ型ＡｌＧａＮ電子供給層２５及び、厚さが５ｎｍのｉ型ＧａＮ表面保護層２６を順次堆積する。なお、各ＡｌＧａＮ層の組成はＡｌ０．２５Ｇａ０．７５Ｎとする。
【００３９】
次いで、プラズマＣＶＤ法を用いて、全面に厚さが１００ｎｍのＳｉ３Ｎ４膜２７を堆積する。次いで、ゲート形成領域のＳｉ３Ｎ４膜２７を選択的に除去して開口部を形成して、ｉ型ＧａＮ表面保護層２６を露出させる。次いで、再び、プラズマＣＶＤ法を用いてゲート絶縁膜となる厚さが５０ｎｍのＳｉ３Ｎ４膜２９を堆積する。
【００４０】
次いで、反応性スパッタ法を用いて全面にＴｉＮ膜を設けたのち、ドライエッチングにより開口部を覆う形状のゲート電極３０を形成する。次いで、プラズマＣＶＤ法を用いて、全面にＳｉＯ２膜３１を堆積する。次いでＳｉＯ２膜３１乃至Ｓｉ３Ｎ４膜２７をエッチングしてコンタクトホール３２を形成することによって、図８（ａ）の構成が得られる。
【００４１】
次いで、図８（ｂ）に示すように、ＡＬＤ法を用いて、全面に厚さが５０ｎｍのＡｌＮ絶縁膜３８を形成する。次いで、図９（ｃ）に示すように、ＡｌＮ絶縁膜３８を選択的にエッチングしてコンタクトホール３２の底部を露出させる。この時、ドライエッチングを用いても良いし、硫酸／過酸化水素混合液によるウエットエッチングを用いても良い。
【００４２】
次いで、図９（ｄ）に示すように、スパッタ法を用いて全面にＡｌ膜を堆積したのち、レジストパターンをマスクとしてドライエッチングすることで、ソース電極３５及びドレイン電極３６を形成する。次いで、図１０（ｅ）に示すように、プラズマＣＶＤ法を用いてＳｉＯ２膜を堆積してパッシベーション膜３７とすることで、本発明の実施例２のＧａＮ系ＨＥＭＴの基本構造が完成する。
【００４３】
このように、本発明の実施例２においては、コンタクトホールの側壁面を同じ窒化物系絶縁膜で覆っているので、確実に絶縁耐圧を向上することができる。なお、ＡｌＮを用いるためにはＡＬＤ法が必要であるが、コンタクトホールの側壁面を覆う膜は薄い膜で良いので、成膜レートの遅さは問題にならない。
【実施例３】
【００４４】
次に、図１１乃至図１３を参照して、本発明の実施例３のＧａＮ系ＨＥＭＴの製造工程を説明するが、コンタクトホールを形成する工程までは、上記の実施例１と同様であるので、コンタクトホールを形成する工程までの図示は省略する。
【００４５】
上記の実施例１と同様に、まず、シリコン基板２１上にＭＯＣＶＤ法を用いて、厚さが１００ｎｍのＡｌＮバッファ層２２及び厚さが１μｍのＡｌＧａＮ層２３を成長させる。引き続いて、厚さが３μｍのｉ型ＧａＮ電子走行層２４、厚さが２５ｎｍで、Ｓｉドーピング濃度が２×１０１８ｃｍ−３のｎ型ＡｌＧａＮ電子供給層２５及び、厚さが５ｎｍのｉ型ＧａＮ表面保護層２６を順次堆積する。なお、各ＡｌＧａＮ層の組成はＡｌ０．２５Ｇａ０．７５Ｎとする。
【００４６】
次いで、プラズマＣＶＤ法を用いて、全面に厚さが１００ｎｍのＳｉ３Ｎ４膜２７を堆積する。次いで、ゲート形成領域のＳｉ３Ｎ４膜２７を選択的に除去して開口部を形成して、ｉ型ＧａＮ表面保護層２６を露出させる。次いで、再び、プラズマＣＶＤ法を用いてゲート絶縁膜となる厚さが５０ｎｍのＳｉ３Ｎ４膜２９を堆積する。
【００４７】
次いで、反応性スパッタ法を用いて全面にＴｉＮ膜を設けたのち、ドライエッチングにより開口部を覆う形状のゲート電極３０を形成する。次いで、プラズマＣＶＤ法を用いて、全面にＳｉＯ２膜３１を堆積する。次いでＳｉＯ２膜３１乃至Ｓｉ３Ｎ４膜２７をエッチングしてコンタクトホール３２を形成することによって、図１１（ａ）の構成が得られる。
【００４８】
次いで、図１１（ｂ）に示すように、全面にフォトレジストを塗布したのち、コンタクトホール３２の底面の中央部のみに残存するように露光したのち、現像することにより、レジストパターン３９を形成する。
【００４９】
次いで、図１２（ｃ）に示すように、ＡＬＤ法を用いて、全面に厚さが５０ｎｍのＡｌＮ絶縁膜３８を形成する。次いで、図１２（ｄ）に示すように、レジストパターン３９を除去することによって、その上に堆積したＡｌＮ絶縁膜３８をリフトオフして、コンタクトホール３２の底部を露出させる。
【００５０】
次いで、図１３（ｅ）に示すように、スパッタ法を用いて全面にＡｌ膜を堆積したのち、レジストパターンをマスクとしてドライエッチングすることで、ソース電極３５及びドレイン電極３６を形成する。次いで、図１３（ｆ）に示すように、プラズマＣＶＤ法を用いてＳｉＯ２膜を堆積してパッシベーション膜３７とすることで、本発明の実施例３のＧａＮ系ＨＥＭＴの基本構造が完成する。
【００５１】
このように、本発明の実施例３においては、リフトオフ法を用いてコンタクトホールの底面を露出させており、ＡｌＮ絶縁膜のエッチング工程が不要になるので、コンタクトホールの露出部を再現性良く制御することができる。なお、この場合もＡｌＮを用いるためにはＡＬＤ法が必要であるが、コンタクトホールの側壁面を覆う膜は薄い膜で良いので、成膜レートの遅さは問題にならない。
【００５２】
ここで、実施例１乃至実施例３を含む本発明の実施の形態に関して、以下の付記を付す。
（付記１）窒化ガリウム系キャリア走行層と、窒化ガリウム系キャリア供給層と、窒化ガリウム系表面保護層と、前記窒化ガリウム系表面保護層上に順に積層された窒化シリコン膜と酸化シリコン膜とを備え、前記窒化シリコン膜及び酸化シリコン膜に設けたソース電極用及びドレイン電極用のコンタクトホールの側壁面を被覆する窒化シリコンよりバンドギャップが広い広禁制帯幅絶縁膜とを備えたことを特徴とする電界効果型化合物半導体装置。
（付記２）前記広禁制帯幅絶縁膜が、酸化シリコン膜または窒化アルミニウム膜のいずれかであることを特徴とする付記１に記載の電界効果型化合物半導体装置。
（付記３）前記窒化ガリウム系表面保護層上に順に積層された窒化シリコン膜が、ゲート電極形成部が欠如された第１の窒化シリコン膜とゲート絶縁膜となる第２の窒化シリコン膜とからなることを特徴とする付記１または付記２に記載の電界効果型化合物半導体装置。
（付記４）前記ゲート電極と前記ソース電極との間隔が、前記ゲート電極と前記ドレイン電極との間隔に等しいことを特徴とする付記１乃至付記３のいずれか１に記載の電界効果型化合物半導体装置。
（付記５）前記窒化シリコン膜はＳｉ３Ｎ４膜であり、前記酸化シリコン膜はＳｉＯ２膜であることを特徴とする付記１乃至付記４のいずれか１に記載の電界効果型化合物半導体装置。
（付記６）基板上に、窒化ガリウム系キャリア走行層、窒化ガリウム系キャリア供給層及び窒化ガリウム系表面保護層を順に積層する工程と、前記窒化ガリウム系表面保護層上に第１の窒化シリコン膜を成膜する工程と、ゲート電極形成部において前記第１の窒化シリコン膜を選択的に除去する工程と、全面にゲート絶縁膜となる第２の窒化シリコン膜を形成する工程と、前記ゲート電極形成部にゲート電極を形成する工程と、全面に酸化シリコン膜を成膜する工程と、ソース電極及びドレイン電極形成部において、前記酸化シリコン膜、前記第２の窒化シリコン膜及び前記第１の窒化シリコン膜を選択的に除去してコンタクトホールを形成する工程と、前記コンタクトホールの側壁面を窒化シリコンよりバンドギャップの広い広禁制帯幅絶縁膜で被覆する工程と、前記コンタクトホールにおいて、前記広禁制帯幅絶縁膜に接するようソース電極及びドレイン電極を形成する工程とを有することを特徴とする電界効果型化合物半導体装置の製造方法。
（付記７）前記コンタクトホールの側壁面を窒化シリコンよりバンドギャップの広い広禁制帯幅絶縁膜で被覆する工程が、全面に酸化シリコン膜を成膜する工程と、前記酸化シリコン膜を異方性エッチングにより少なくとも前記コンタクトホールの側壁面に残存させる工程とを有することを特徴とする付記６に記載の電界効果型化合物半導体装置の製造方法。
（付記８）前記コンタクトホールの側壁面を窒化シリコンよりバンドギャップの広い広禁制帯幅絶縁膜で被覆する工程が、アトミックレイヤーデポジション法を用いて全面に窒化アルミニウム膜を堆積する工程と、前記コンタクトホールの底面に堆積した窒化アルミニウム膜の少なくとも一部をエッチング除去する工程とを有することを特徴とする付記６に記載の電界効果型化合物半導体装置の製造方法。
（付記９）前記コンタクトホールの側壁面を窒化シリコンよりバンドギャップの広い広禁制帯幅絶縁膜で被覆する工程が、前記コンタクトホールの底面の少なくとも一部に前記コンタクトホールの側壁面を覆わないようにリフトオフ用マスクを設ける工程と、アトミックレイヤーデポジション法を用いて全面に窒化アルミニウム膜を堆積する工程と、前記リフトオフ用マスクを除去する工程とを有することを特徴とする付記６に記載の電界効果型化合物半導体装置の製造方法。
（付記１０）前記第１及び第２の窒化シリコン膜はＳｉ３Ｎ４膜であり、前記酸化シリコン膜はＳｉＯ２膜であることを特徴とする付記６乃至付記９のいずれか１に記載の電界効果型化合物半導体装置の製造方法。
【符号の説明】
【００５３】
１  基板
２  バッファ層
３  ＡｌＧａＮ層
４  ＧａＮ系キャリア走行層
５  ＧａＮ系キャリア供給層
６  ＧａＮ系表面保護層
７，８  Ｓｉ３Ｎ４膜
９  ゲート電極
１０  ＳｉＯ２膜
１１  広禁制帯幅絶縁膜
１２  ソース電極
１３  ドレイン電極
２１  シリコン基板
２２  ＡｌＮバッファ層
２３  ＡｌＧａＮ層
２４  ｉ型ＧａＮ電子走行層
２５  ｎ型ＡｌＧａＮ電子供給層
２６  ｉ型ＧａＮ表面保護層
２７，２９  Ｓｉ３Ｎ４膜
２８  開口部
３０  ゲート電極
３１  ＳｉＯ２膜
３２  コンタクトホール
３３  ＳｉＯ２膜
３４  サイドウォール
３５  ソース電極
３６  ドレイン電極
３７  パッシベーション膜
３８  ＡｌＮ絶縁膜
３９  レジストパターン
５１  シリコン基板
５２  ＡｌＮバッファ層
５３  ＡｌＧａＮ層
５４  ｉ型ＧａＮ電子走行層
５５  ｎ型ＡｌＧａＮ電子供給層
５６  ｉ型ＧａＮ表面保護層
５７，５８  Ｓｉ３Ｎ４膜
５９  ゲート電極
６０  ＳｉＯ２膜
６１  ソース電極
６２  ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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