(57)【要約】【課題】ゲート溝の両側に設けられる不純物拡散層の大きさがアンバランスになってしまうことによってトランジスタの特性が不安定になってしまうことを防止する。【解決手段】半導体装置の製造方法は、第１及び第２のマスク膜１０，３０を貫通する第１の開口部Ｏ１を形成する工程と、活性領域Ｋ及び第２のマスク膜３０を選択的にエッチングすることにより、第１の開口部Ｏ１を活性領域Ｋ内に延長するとともに、第２のマスク膜３０を貫通する第２の開口部Ｏ２ａを形成する工程と、素子分離用絶縁膜３及び第１のマスク膜１０を選択的にエッチングすることにより、第１の開口部Ｏ１を素子分離用絶縁膜３内に延長するとともに、第２の開口部Ｏ２ａを第１のマスク膜１０内及び素子分離用絶縁膜３内に延長する工程と、活性領域Ｋを選択的にさらにエッチングする工程とを備える。【選択図】図１１
2015026658.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に第１の絶縁膜を埋め込むことにより、該半導体基板の主面に第１の方向に延在する活性領域を区画する工程と、
それぞれ前記主面を覆う第１及び第２のマスク膜を順次成膜する工程と、
前記第１及び第２のマスク膜を貫通しつつ前記活性領域と交差するように前記第１の方向と交差する第２の方向に延在する第１の開口部を形成する工程と、
前記活性領域及び前記第２のマスク膜を選択的にエッチングすることにより、前記第１の開口部を前記活性領域内に延長するとともに、前記第２のマスク膜を貫通しつつ前記活性領域と交差するように前記第２の方向に延在する第２の開口部を形成する工程と、
前記第１の絶縁膜及び前記第１のマスク膜を選択的にエッチングすることにより、前記第１の開口部を前記第１の絶縁膜内に延長するとともに、前記第２の開口部を前記第１のマスク膜内及び前記第１の絶縁膜内に延長する工程と、
前記活性領域を選択的にさらにエッチングすることにより、前記活性領域内における前記第１の開口部の深度を増加させるとともに、前記第２の開口部を前記活性領域内に延長する工程とを備え、
前記第１の開口部には第２の絶縁膜が埋め込まれ、
前記第２の開口部にはゲート絶縁膜を介してゲート電極が埋め込まれる
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記活性領域を選択的にさらにエッチングする工程の後、前記第１及び第２の開口部それぞれの内部に前記第２の絶縁膜を埋め込み、表面を平坦化することにより前記第１のマスク膜を露出させる工程と、
前記第２の絶縁膜を平坦化した後、底面に前記第２の開口部が露出する第３の開口部を有する保護膜を形成する工程と、
前記保護膜をマスクとして前記第２の絶縁膜を選択的にエッチングすることにより、前記絶縁膜のうち前記第２の開口部の内部に埋め込まれた部分を除去する工程と、
前記第２の開口部の内部に露出した前記活性領域の表面に前記ゲート絶縁膜を形成する工程と、
前記第２の開口部の下部に、前記ゲート絶縁膜を介して前記ゲート電極を埋め込む工程と、
前記第２の開口部の上部に、前記ゲート電極の上面を覆うキャップ絶縁膜を埋め込む工程と
をさらに備えることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記活性領域と前記第２のマスク膜とは、互いに実質的に同一のエッチング速度を得られる材料によって構成される
ことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記活性領域及び前記第２のマスク膜はともにシリコンを主成分とする材料によって構成される
ことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１及び第２の絶縁膜の一方はシリコン及び酸素を主成分とする第１の材料によって構成され、他方はシリコン及び窒素を主成分とする第２の材料によって構成される
ことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記第１の絶縁膜は、前記第２の絶縁膜に比べてリン酸に対するエッチング速度が遅い材料によって構成される
ことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１の絶縁膜は、前記第２の絶縁膜に比べてフッ酸に対するエッチング速度が遅い材料によって構成される
ことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項８】
前記第１及び第２の絶縁膜のうち前記第１の材料によって構成される前記一方は、ＦＣＶＤ法によって成膜される
ことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項９】
前記第２のマスク膜の上面に第３乃至第５のマスク膜を順次成膜する工程と、
前記第５のマスク膜の一部を除去することにより第４の開口部を形成する工程と、
前記第４の開口部を形成した後、第１及び第２のスペーサー膜を順次成膜する工程と、
前記第１及び第２のスペーサー膜を異方的にエッチバックすることにより、平面的に見て前記第４の開口部の中央部に当たる部分に、第１及び第２のスペーサー膜を貫通する第５の開口部を形成する工程と、
前記第４のマスク膜を選択的にエッチングすることにより、前記第５の開口部を前記第４のマスク膜に転写する工程と、
前記第３及び第５のマスク膜を選択的にエッチングすることにより、前記第５の開口部を前記第３のマスク膜に転写するとともに、前記第５のマスク膜に第６の開口部を形成する工程と、
前記第２及び第４のマスク膜を選択的にエッチングすることにより、前記第５の開口部を前記第２のマスク膜に転写するとともに、前記第６の開口部を前記第４のマスク膜に転写する工程と、
前記第１及び第３のマスク膜を選択的にエッチングすることにより、前記第５の開口部を前記第１のマスク膜に転写するとともに、前記第６の開口部を前記第３のマスク膜に転写する工程とをさらに備え、
前記第１のマスク膜内まで延長された前記第５の開口部は前記第１の開口部を構成し、
前記第２の開口部を形成する工程は、前記第６の開口部を前記第２のマスク膜に転写することにより前記第２の開口部を形成する
ことを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
前記第４のマスク膜はシリコンを主成分とする材料によって構成される
ことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第１のスペーサー膜及び前記第３のマスク膜はともにシリコン及び窒素を主成分とする材料によって構成される
ことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
半導体基板に第１の素子分離溝を設けて第１の絶縁膜を埋め込むことにより、該半導体基板の主面に第１の方向に延在する活性領域を区画する工程と、
前記半導体基板に、それぞれ前記活性領域と交差するように前記第１の方向と交差する第２の方向に延在するゲート溝及び第２の素子分離溝を形成する工程と、
前記ゲート溝及び前記第２の素子分離溝に、前記第１の絶縁膜とは組成の異なる第２の絶縁膜を埋め込む工程と、
前記第２の絶縁膜のうち前記ゲート溝の内部に埋め込まれた部分を除去する工程と、
前記ゲート溝の内部に露出した前記活性領域の表面にゲート絶縁膜を形成する工程と、
前記ゲート溝の下部に、前記ゲート絶縁膜を介してゲート電極を埋め込む工程と、
前記第２の開口部の上部に、前記ゲート電極の上面を覆うキャップ絶縁膜を埋め込む工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項１３】
前記第２の素子分離溝は前記第１の素子分離溝より浅く、前記ゲート溝は前記第２の素子分離溝より浅い
ことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第１及び第２の絶縁膜の一方はシリコン及び酸素を主成分とする第１の材料によって構成され、他方はシリコン及び窒素を主成分とする第２の材料によって構成される
ことを特徴とする請求項１２又は１３に記載の半導体装置の製造方法。
【請求項１５】
前記第１の絶縁膜は、前記第２の絶縁膜に比べてリン酸に対するエッチング速度が遅い材料によって構成される
ことを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記第１の絶縁膜は、前記第２の絶縁膜に比べてフッ酸に対するエッチング速度が遅い材料によって構成される
ことを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１７】
前記第１及び第２の絶縁膜のうち前記第１の材料によって構成される前記一方は、ＦＣＶＤ法によって成膜される
ことを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１８】
前記第２の絶縁膜のうち前記ゲート溝の内部に埋め込まれた部分を除去する工程は、
前記第２の絶縁膜を平坦化した後、保護膜を成膜する工程と、
前記保護膜のうち、少なくとも平面的に見て前記ゲート溝と重なる位置に形成された部分を含む一部を除去する工程と、
前記一部を除去した前記保護膜をマスクとして前記第２の絶縁膜を選択的に除去する工程とを含む
ことを特徴とする請求項１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、埋め込みゲート電極を利用する半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ(Dynamic Random Access Memory)などの半導体装置には、半導体基板の主面に設けられたトレンチ（ゲート溝）の内部に薄い絶縁膜を介して埋め込まれた導電膜を、トランジスタのゲート電極（埋め込みゲート電極）として利用するものがある。この場合、ゲート溝は、半導体基板の主面に埋め込まれた素子分離用絶縁膜によって区画される島状の活性領域と交差するように延設される。活性領域内のゲート溝の両側に当たる部分にはそれぞれ不純物拡散層が設けられ、これらによってトランジスタのソース／ドレインが構成される。
【０００３】
特許文献１〜３には、上記の構造を有するトランジスタの例が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−２５３１２２号公報
【特許文献１】特開２０１２−２３４９６４号公報
【特許文献１】特開２０１２−１３４３９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、上記の構造を有するトランジスタを作製する場合、通常、まず半導体基板の主面に素子分離用の溝を設け、その溝に絶縁膜を埋め込んで素子分離領域を形成すると共にその素子分離領域に囲まれた活性領域を形成し、その後、ゲート溝を形成するという手順が取られる。しかし、この手順では活性領域とゲート溝の位置関係がずれてしまう場合があり、そうするとゲート溝の両側に設けられる不純物拡散層の大きさがアンバランスになってしまうため、トランジスタの特性を一定に保つことが困難になる。このような問題は、微細化の進展に伴ってより深刻になりつつあり、改善が求められている。
【課題を解決するための手段】
【０００６】
本発明の一側面による半導体装置の製造方法は、半導体基板に第１の絶縁膜を埋め込むことにより、該半導体基板の主面に第１の方向に延在する活性領域を区画する工程と、それぞれ前記主面を覆う第１及び第２のマスク膜を順次成膜する工程と、前記第１及び第２のマスク膜を貫通しつつ前記活性領域と交差するように前記第１の方向と交差する第２の方向に延在する第１の開口部を形成する工程と、前記活性領域及び前記第２のマスク膜を選択的にエッチングすることにより、前記第１の開口部を前記活性領域内に延長するとともに、前記第２のマスク膜を貫通しつつ前記活性領域と交差するように前記第２の方向に延在する第２の開口部を形成する工程と、前記第１の絶縁膜及び前記第１のマスク膜を選択的にエッチングすることにより、前記第１の開口部を前記第１の絶縁膜内に延長するとともに、前記第２の開口部を前記第１のマスク膜内及び前記第１の絶縁膜内に延長する工程と、前記活性領域を選択的にさらにエッチングすることにより、前記活性領域内における前記第１の開口部の深度を増加させるとともに、前記第２の開口部を前記活性領域内に延長する工程とを備え、前記第１の開口部には第２の絶縁膜が埋め込まれ、前記第２の開口部にはゲート絶縁膜を介してゲート電極が埋め込まれることを特徴とする。
【０００７】
本発明の他の一側面による半導体装置の製造方法は、半導体基板に第１の素子分離溝を設けて第１の絶縁膜を埋め込むことにより、該半導体基板の主面に第１の方向に延在する活性領域を区画する工程と、前記半導体基板に、それぞれ前記活性領域と交差するように前記第１の方向と交差する第２の方向に延在するゲート溝及び第２の素子分離溝を形成する工程と、前記ゲート溝及び前記第２の素子分離溝に、前記第１の絶縁膜とは組成の異なる第２の絶縁膜を埋め込む工程と、前記第２の絶縁膜のうち前記ゲート溝の内部に埋め込まれた部分を除去する工程と、前記ゲート溝の内部に露出した前記活性領域の表面にゲート絶縁膜を形成する工程と、前記ゲート溝の下部に、前記ゲート絶縁膜を介してゲート電極を埋め込む工程と、前記第２の開口部の上部に、前記ゲート電極の上面を覆うキャップ絶縁膜を埋め込む工程とを備えることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、第１の開口部（第１の方向に活性領域を区画する素子分離領域）と、第２の開口部（ゲート溝）とが互いに自己整合により形成される。したがって、上記背景技術のような活性領域とゲート溝の位置関係のずれが原理的に発生しないので、ゲート溝の両側に設けられる不純物拡散層の大きさがアンバランスになってしまうことによってトランジスタの特性が不安定になってしまうことを防止できる。
【図面の簡単な説明】
【０００９】
【図１】（ａ）は本発明の第１の実施の形態による半導体装置の製造方法によって製造される半導体装置１ａの平面的な構成を示す図であり、（ｂ）〜（ｄ）はそれぞれ、（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に対応する半導体装置１ａの断面図である。
【図２】（ａ）は製造途中における半導体装置１ａの上面図であり、（ｂ）〜（ｄ）はそれぞれ、（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に対応する半導体装置１ａの断面図である。
【図３】（ａ）は製造途中における半導体装置１ａの上面図であり、（ｂ）〜（ｄ）はそれぞれ、（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に対応する半導体装置１ａの断面図である。
【図４】（ａ）は製造途中における半導体装置１ａの上面図であり、（ｂ）〜（ｄ）はそれぞれ、（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に対応する半導体装置１ａの断面図である。
【図５】（ａ）は製造途中における半導体装置１ａの上面図であり、（ｂ）〜（ｄ）はそれぞれ、（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に対応する半導体装置１ａの断面図である。
【図６】（ａ）は製造途中における半導体装置１ａの上面図であり、（ｂ）〜（ｄ）はそれぞれ、（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に対応する半導体装置１ａの断面図である。
【図７】（ａ）は製造途中における半導体装置１ａの上面図であり、（ｂ）〜（ｄ）はそれぞれ、（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に対応する半導体装置１ａの断面図である。
【図８】（ａ）は製造途中における半導体装置１ａの上面図であり、（ｂ）〜（ｄ）はそれぞれ、（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に対応する半導体装置１ａの断面図である。
【図９】（ａ）は製造途中における半導体装置１ａの上面図であり、（ｂ）〜（ｄ）はそれぞれ、（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に対応する半導体装置１ａの断面図である。
【図１０】（ａ）は製造途中における半導体装置１ａの上面図であり、（ｂ）〜（ｄ）はそれぞれ、（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に対応する半導体装置１ａの断面図である。
【図１１】（ａ）は製造途中における半導体装置１ａの上面図であり、（ｂ）〜（ｄ）はそれぞれ、（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に対応する半導体装置１ａの断面図である。
【図１２】（ａ）は製造途中における半導体装置１ａの上面図であり、（ｂ）〜（ｄ）はそれぞれ、（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に対応する半導体装置１ａの断面図である。
【図１３】（ａ）は製造途中における半導体装置１ａの上面図であり、（ｂ）〜（ｄ）はそれぞれ、（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に対応する半導体装置１ａの断面図である。
【図１４】（ａ）は製造途中における半導体装置１ａの上面図であり、（ｂ）〜（ｄ）はそれぞれ、（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に対応する半導体装置１ａの断面図である。
【図１５】（ａ）は製造途中における半導体装置１ａの上面図であり、（ｂ）〜（ｄ）はそれぞれ、（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に対応する半導体装置１ａの断面図である。
【図１６】（ａ）は製造途中における半導体装置１ａの上面図であり、（ｂ）〜（ｄ）はそれぞれ、（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に対応する半導体装置１ａの断面図である。
【図１７】（ａ）は製造途中における半導体装置１ａの上面図であり、（ｂ）〜（ｄ）はそれぞれ、（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に対応する半導体装置１ａの断面図である。
【図１８】（ａ）は製造途中における半導体装置１ａの上面図であり、（ｂ）〜（ｄ）はそれぞれ、（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に対応する半導体装置１ａの断面図である。
【図１９】（ａ）は製造途中における半導体装置１ａの上面図であり、（ｂ）〜（ｄ）はそれぞれ、（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に対応する半導体装置１ａの断面図である。
【図２０】（ａ）は製造途中における半導体装置１ａの上面図であり、（ｂ）〜（ｄ）はそれぞれ、（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に対応する半導体装置１ａの断面図である。
【図２１】（ａ）は製造途中における半導体装置１ａの上面図であり、（ｂ）〜（ｄ）はそれぞれ、（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に対応する半導体装置１ａの断面図である。
【図２２】（ａ）は製造途中における半導体装置１ａの上面図であり、（ｂ）〜（ｄ）はそれぞれ、（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に対応する半導体装置１ａの断面図である。
【図２３】（ａ）は製造途中における半導体装置１ａの上面図であり、（ｂ）〜（ｄ）はそれぞれ、（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に対応する半導体装置１ａの断面図である。
【図２４】（ａ）は本発明の第２の実施の形態による半導体装置の製造方法によって製造される半導体装置１ｂの平面的な構成を示す図であり、（ｂ）〜（ｄ）はそれぞれ、（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に対応する半導体装置１ｂの断面図である。
【図２５】（ａ）は本発明の第３の実施の形態による半導体装置の製造方法によって製造される半導体装置１ｃの平面的な構成を示す図であり、（ｂ）〜（ｄ）はそれぞれ、（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に対応する半導体装置１ｂの断面図である。
【図２６】（ａ）は製造途中における半導体装置１ｃの上面図であり、（ｂ）〜（ｄ）はそれぞれ、（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に対応する半導体装置１ｂの断面図である。
【図２７】（ａ）は製造途中における半導体装置１ｃの上面図であり、（ｂ）〜（ｄ）はそれぞれ、（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に対応する半導体装置１ｂの断面図である。
【図２８】（ａ）は製造途中における半導体装置１ｃの上面図であり、（ｂ）〜（ｄ）はそれぞれ、（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に対応する半導体装置１ｂの断面図である。
【図２９】（ａ）は製造途中における半導体装置１ｃの上面図であり、（ｂ）〜（ｄ）はそれぞれ、（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に対応する半導体装置１ｂの断面図である。
【図３０】（ａ）は製造途中における半導体装置１ｃの上面図であり、（ｂ）〜（ｄ）はそれぞれ、（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に対応する半導体装置１ｂの断面図である。
【図３１】（ａ）は製造途中における半導体装置１ｃの上面図であり、（ｂ）〜（ｄ）はそれぞれ、（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に対応する半導体装置１ｂの断面図である。
【図３２】（ａ）は製造途中における半導体装置１ｃの上面図であり、（ｂ）〜（ｄ）はそれぞれ、（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に対応する半導体装置１ｂの断面図である。
【図３３】（ａ）は製造途中における半導体装置１ｃの上面図であり、（ｂ）〜（ｄ）はそれぞれ、（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に対応する半導体装置１ｂの断面図である。
【図３４】（ａ）は製造途中における半導体装置１ｃの上面図であり、（ｂ）〜（ｄ）はそれぞれ、（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に対応する半導体装置１ｂの断面図である。
【図３５】（ａ）は製造途中における半導体装置１ｃの上面図であり、（ｂ）〜（ｄ）はそれぞれ、（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に対応する半導体装置１ｂの断面図である。
【図３６】（ａ）は製造途中における半導体装置１ｃの上面図であり、（ｂ）〜（ｄ）はそれぞれ、（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に対応する半導体装置１ｂの断面図である。
【図３７】（ａ）は製造途中における半導体装置１ｃの上面図であり、（ｂ）〜（ｄ）はそれぞれ、（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に対応する半導体装置１ｂの断面図である。
【図３８】（ａ）は製造途中における半導体装置１ｃの上面図であり、（ｂ）〜（ｄ）はそれぞれ、（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に対応する半導体装置１ｂの断面図である。
【図３９】（ａ）は製造途中における半導体装置１ｃの上面図であり、（ｂ）〜（ｄ）はそれぞれ、（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に対応する半導体装置１ｂの断面図である。
【図４０】（ａ）は製造途中における半導体装置１ｃの上面図であり、（ｂ）〜（ｄ）はそれぞれ、（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に対応する半導体装置１ｂの断面図である。
【図４１】（ａ）は製造途中における半導体装置１ｃの上面図であり、（ｂ）〜（ｄ）はそれぞれ、（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に対応する半導体装置１ｂの断面図である。
【図４２】（ａ）は製造途中における半導体装置１ｃの上面図であり、（ｂ）〜（ｄ）はそれぞれ、（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に対応する半導体装置１ｂの断面図である。
【図４３】（ａ）は製造途中における半導体装置１ｃの上面図であり、（ｂ）〜（ｄ）はそれぞれ、（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に対応する半導体装置１ｂの断面図である。
【図４４】（ａ）は製造途中における半導体装置１ｃの上面図であり、（ｂ）〜（ｄ）はそれぞれ、（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に対応する半導体装置１ｂの断面図である。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１１】
まず、図１を参照しながら、本発明の第１の実施の形態による半導体装置の製造方法によって製造される半導体装置１ａの構造について説明する。
【００１２】
半導体装置１ａはＤＲＡＭとして機能させるものであり、半導体基板２の主面にメモリセル領域が配置された構成を有している。メモリセル領域内には複数のメモリセルがマトリックス状に並べて配置されており、図１（ａ）には、このようなメモリセル領域の一部のみを抜き出して、模式的に図示している。半導体基板２の主面には、この他にメモリセル領域内の各メモリセルの動作を制御するための回路が形成される周辺回路領域も配置されるが、本実施の形態では図示を省略している。
【００１３】
半導体基板２の主面には、半導体基板２に埋め込まれた素子分離用絶縁膜３（第１の絶縁膜）により、それぞれ図示したｘ方向（第１の方向）に延在する複数の活性領域Ｋが区画される。素子分離用絶縁膜３は、シリコン酸化膜（ＳｉＯ２）によって構成される。なお、図１（ａ）には２つの活性領域Ｋのみを示しているが、実際にはより多数の活性領域Ｋが区画される。
【００１４】
半導体基板２の主面には、それぞれｙ方向（ｘ方向と交差する方向。第２の方向）に延在する素子分離用絶縁膜４（第２の絶縁膜）及びダミー絶縁膜５も埋め込まれている。素子分離用絶縁膜４及びダミー絶縁膜５はともにシリコン酸化膜（ＳｉＯ２）であり、各活性領域Ｋと交差するように配置される。各活性領域Ｋ内には図１（ｂ）に示すように活性領域内活性領域Ｋ１が設けられており、素子分離用絶縁膜４は、その境界を構成している。具体的には、活性領域内活性領域Ｋ１のｘ方向の一端及び他端のそれぞれが、素子分離用絶縁膜４によって区画される。ダミー絶縁膜５は、後述する製造工程により、各素子分離用絶縁膜４と隣接する領域（素子分離用絶縁膜４から見て活性領域内活性領域Ｋ１と反対側の領域）に不可避的に生ずる絶縁膜である。図１（ａ）などでは以上のような活性領域内活性領域Ｋ１及びその周辺の構造を活性領域Ｋごとに１つずつのみ示しているが、実際には、このような構造がｘ方向に複数個繰り返し配置される。
【００１５】
半導体装置１ａは、それぞれｙ方向に延設される複数のワード線ＷＬと、それぞれｘ方向に延設される複数のビット線ＢＬとを備えて構成される。１つの活性領域内活性領域Ｋ１には２本のワード線ＷＬと、１本のビット線ＢＬが対応している。ビット線ＢＬは、図１に示すように、対応する活性領域内活性領域Ｋ１の近傍で折れ曲がっており、これによって対応する活性領域内活性領域Ｋ１の中央部を通過するように形成される。一方、１つの活性領域内活性領域Ｋ１に対応する２本のワード線ＷＬはいずれも、該活性領域内活性領域Ｋ１のＸ方向の中央部を挟んで、互いに対称となる位置に形成される。
【００１６】
各ワード線ＷＬは、図１（ａ）に示すように、半導体基板２の主面に形成されたゲート溝ＧＴの下部に埋め込まれたゲート電極７（導電膜）によって構成される。ゲート溝ＧＴの上部には、ゲート電極７の上面を覆うキャップ絶縁膜８が埋め込まれている。ゲート電極７は、例えば窒化チタン（ＴｉＮ）とタングステン（Ｗ）の積層膜によって構成される。一方、キャップ絶縁膜８は、例えばシリコン窒化膜（ＳｉＮ）によって構成される。
【００１７】
ゲート溝ＧＴは、複数の活性領域Ｋを横切ってＹ方向に延在するように形成されており、その内表面には、図１（ｄ）に示すように活性領域Ｋ及び素子分離用絶縁膜３が露出している。ゲート溝ＧＴの内表面はゲート絶縁膜６によって覆われており、ワード線ＷＬを構成するゲート電極７は、このゲート絶縁膜６を介して活性領域Ｋと対向している。ゲート溝ＧＴの底面は平坦ではなく、図２に示すように、活性領域Ｋである部分が素子分離用絶縁膜３である部分から突出した構造（サドルフィン構造）を有している。
【００１８】
ここで、ゲート溝ＧＴ（素子分離用絶縁膜３である部分）は素子分離用絶縁膜４より浅く形成し、素子分離用絶縁膜４は素子分離用絶縁膜３より浅く形成されることが好ましい。こうすることで、素子分離用絶縁膜３，４の素子分離機能を十分に確保することが可能になる。
【００１９】
半導体基板２の主面には、図１（ｂ）（ｅ）に示すように、活性領域内活性領域Ｋ１ごとに、１つの不純物拡散層Ｄ１と、２つの不純物拡散層Ｄ２とが配置される。これら不純物拡散層Ｄ１，Ｄ２はいずれも、半導体基板２の主面に不純物イオンを注入することによって形成されるもので、半導体基板２の表面に配置されている。不純物拡散層Ｄ１は、対応する活性領域内活性領域Ｋ１を通過する２本のワード線ＷＬの間に配置される。一方、２つの不純物拡散層Ｄ２はそれぞれ、対応する活性領域内活性領域Ｋ１を通過する２本のワード線ＷＬの一方及び他方に対応しており、対応するワード線ＷＬと、該ワード線ＷＬに隣接する素子分離用絶縁膜４との間に配置される。
【００２０】
１つの活性領域Ｋには、２つのセルトランジスタが対応している。一方のセルトランジスタは、２本のワード線ＷＬのうちの一方をゲート電極とし、その両側に位置する不純物拡散層Ｄ１，Ｄ２をそれぞれソース／ドレインの一方及び他方として構成される。他方のセルトランジスタは、２本のワード線ＷＬのうちの他方をゲート電極とし、その両側に位置する不純物拡散層Ｄ１，Ｄ２をそれぞれソース／ドレインの一方及び他方として構成される。以上から理解されるように、不純物拡散層Ｄ１は、２つのセルトランジスタに共通して設けられている。
【００２１】
半導体基板２の主面の上側には、シリコン酸化膜（ＳｉＯ２）であるパッド酸化膜９、シリコン酸化膜（ＳｉＯ２）とシリコン窒化膜（ＳｉＮ）の積層膜である第１のマスク膜１０、シリコン酸化膜（ＳｉＯ２）である層間絶縁膜１３、シリコン窒化膜（ＳｉＮ）であるエッチング停止膜１５、及び、シリコン酸化膜（ＳｉＯ２）である層間絶縁膜２０が順次形成されている。第１のマスク膜１０の上面は、キャップ絶縁膜８の上面と同一の平面を構成している。
【００２２】
ビット線ＢＬはキャップ絶縁膜８の上面及び第１のマスク膜１０の上面に形成されており、キャップ絶縁膜８を貫通するビット線コンタクトプラグ１１によって、対応する活性領域内活性領域Ｋ１内の不純物拡散層Ｄ１と電気的に接続されている。ビット線ＢＬの上面及び側面は図示しない絶縁膜で覆われており、後述するストレージノードコンタクトプラグ１４などと絶縁されている。
【００２３】
層間絶縁膜１３の上面には、セルトランジスタごとのセルキャパシタＣが形成される。セルキャパシタＣは、図２に示すように、セルキャパシタＣごとに設けられる下部電極１６と、各セルキャパシタＣに共通に設けられる上部電極１８と、下部電極１６と上部電極１８の間に設けられる容量絶縁膜１７とによって構成される。
【００２４】
下部電極１６は有底円筒型の導電膜であり、例えば窒化チタン（ＴｉＮ）によって構成される。図示していないが、隣接する下部電極１６の間に、倒壊防止のためのサポート膜（絶縁膜）を設けてもよい。下部電極１６の下端はエッチング停止膜１５を貫通しており、層間絶縁膜１３、第１のマスク膜１０、及びパッド酸化膜９を貫通するストレージノードコンタクトプラグ１４によって、対応する不純物拡散層Ｄ２と電気的に接続されている。
【００２５】
上部電極１８は、例えば、窒化チタン（ＴｉＮ）である導電膜と、ボロン（Ｂ）をドープしたシリコンゲルマニウムである導電膜と、タングステン（Ｗ）である導電膜との積層膜によって構成される。上部電極１８の上面及び側面は、層間絶縁膜２０によって覆われている。上部電極１８の上面は、層間絶縁膜２０を貫通する貫通電極２１によって上層の配線２２と接続されている。
【００２６】
以上、完成形としての半導体装置１ａの構造について説明した。次に、本実施の形態による半導体装置の製造方法について、図２〜図２３を参照しながら詳しく説明する。
【００２７】
初めに、図２に示すように、シリコンである半導体基板２に素子分離用絶縁膜３を埋め込むことにより、該半導体基板２の主面にｘ方向に延在する活性領域Ｋを区画する。具体的には、初めに例えば５ｎｍ厚のシリコン酸化膜（ＳｉＯ２）であるパッド酸化膜９及びシリコン窒化膜（図示せず）を主面に形成し、フォトリソグラフィ法及びエッチングを用いて、主面にトレンチ（第１の素子分離溝）を設ける。そして、その内部にシリコン酸化膜（ＳｉＯ２）を主成分とする絶縁膜を形成し、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）法によりシリコン窒化膜上の絶縁膜を除去した後、シリコン窒化膜をエッチングによって除去することにより、素子分離用絶縁膜３を形成する。素子分離用絶縁膜３を埋め込まなかった部分が、活性領域Ｋとなる。素子分離用絶縁膜３の高さは、例えば２５０ｎｍとすることが好ましい。なお、図示していないが、ここまでの工程が完了した後、半導体基板２の主面に不純物イオンを注入することによって、図１に示した不純物拡散層Ｄ１，Ｄ２の形成を行うことが好適である。
【００２８】
次に、図３に示すように、全面に、シリコン酸化膜（ＳｉＯ２）とシリコン窒化膜（ＳｉＮ）の積層膜である第１のマスク膜１０、アモルファスシリコンである第２のマスク膜３０、シリコン窒化膜（ＳｉＮ）である第３のマスク膜３１、アモルファスシリコンである第４のマスク膜３２、ＮＳＧ(Non-Doped Silicate Glass)である第５のマスク膜３３、ＢＡＲＣ(Bottom AntiReflective Coating)である第１の有機膜３４、シリコンを含有するＢＡＲＣである第２の有機膜３５を順次成膜する。それぞれの成膜量は、第１のマスク膜１０の膜厚が２５ｎｍ、第２のマスク膜３０の膜厚が６０ｎｍ、第３のマスク膜３１の膜厚が５０ｎｍ、第４のマスク膜３２の膜厚が４０ｎｍ、第５のマスク膜３３の膜厚が１００ｎｍ、第１の有機膜３４の膜厚が１００ｎｍ、第２の有機膜３５の膜厚が３２ｎｍとなるように設定することが好ましい。これらの膜の成膜が完了したら、続いてフォトレジスト３６を塗布し、その一部を除去することにより、フォトレジスト３６に第４の開口部Ｏ４を形成する。
【００２９】
第４の開口部Ｏ４は、図１に示した素子分離用絶縁膜４ごとに設けられるもので、対応する素子分離用絶縁膜４の形成位置を中心として、該素子分離用絶縁膜４に対応するゲート溝ＧＴ及びダミー絶縁膜５それぞれの形成位置の全体が含まれるように形成される。
【００３０】
次に、フォトレジスト３６をマスクとして第２の有機膜３５、第１の有機膜３４、及び第５のマスク膜３３を順次選択的にエッチングすることにより、図４に示すように、第４の開口部Ｏ４を第５のマスク膜３３に転写する。転写後には、フォトレジスト３６、第２の有機膜３５、第１の有機膜３４を除去する。
【００３１】
次に、図５及び図６に示すように、全面に、第１及び第２のスペーサー膜３７，３８を順次成膜する。第１のスペーサー膜３７はシリコン窒化膜（ＳｉＮ）とし、第２のスペーサー膜３８は、ＭＬＤ(Multi-Layer Deposition)法によって形成されるシリコン酸化膜（ＳｉＯ２）とすることが好ましい。また、第１及び第２のスペーサー膜３７，３８それぞれの成膜量は、第１のスペーサー膜３７の横方向の膜厚（第４の開口部Ｏ４にサイドウォール状に形成された部分の膜厚）が、図１に示したゲート溝ＧＴのｘ方向の幅に等しくなり、かつ、第４の開口部Ｏ４の中央部に形成される凹部のｘ方向の幅が、図１に示した素子分離用絶縁膜４のｘ方向の幅に等しくなるよう設定することが好ましい。
【００３２】
続いて、第１及び第２のスペーサー膜３７，３８をエッチバックすることにより、図７に示すように、第４の開口部Ｏ４の中央部に当たる部分に、第１及び第２のスペーサー膜３７，３８を貫通する第５の開口部Ｏ５を形成する。次に、図８に示すように、まずシリコン（第４のマスク膜３２）を選択的にエッチングすることによって第５の開口部Ｏ５を第４のマスク膜３２に転写し、さらに、シリコン窒化膜（ＳｉＮ）（第３のマスク膜３１及び第１のスペーサー膜３７）を選択的にエッチングすることにより、第５の開口部Ｏ５を第３のマスク膜３１にも転写する。このシリコン窒化膜（ＳｉＮ）のエッチングにより第１のスペーサー膜３７の露出部分もエッチングされるため、図８（ａ）に示すように第５の開口部Ｏ５を取り囲むように、ドーナツ状の第６の開口部Ｏ６が形成される。第６の開口部Ｏ６の底面には、第４のマスク膜３２が露出する。
【００３３】
続いて、図９に示すように、全面にフォトレジスト４０を成膜する。そして、フォトリソグラフィにより、フォトレジスト４０に長方形の開口部４０ａを設ける。開口部４０ａの形状及び位置は、第５の開口部Ｏ５の全体と、第６の開口部Ｏ６のうちｘ方向に見て第５の開口部Ｏ５と重なる位置に形成されている部分とが露出する一方、第６の開口部Ｏ６のうちｘ方向に延在している部分（ｙ方向の両端部）がフォトレジスト４０によって覆われた状態となるよう設定される。
【００３４】
次に、再度シリコン（第２及び第４のマスク膜３０，３２）を選択的にエッチングすることによって、図１０に示すように、第５の開口部Ｏ５を第２のマスク膜３０に転写するとともに、第６の開口部Ｏ６を第４のマスク膜３２に転写する。このとき、フォトレジスト４０が存在しているので、図１０（ａ）（ｃ）（ｄ）に示すように、第６の開口部Ｏ６のうちｘ方向に延在している部分（ｙ方向の両端部）の底面に露出している第４のマスク膜３２には、第６の開口部Ｏ６が転写されない。これにより、第４のマスク膜３２における第６の開口部Ｏ６は、対応する活性領域内活性領域Ｋ１（図１）の形成位置と交差する第６の開口部Ｏ６ａと、交差しない第６の開口部Ｏ６ｂとに分割されることになる。
【００３５】
次に、シリコン窒化膜（ＳｉＮ）（第１のマスク膜１０の一部及び第３のマスク膜３１）及びシリコン酸化膜（ＳｉＯ２）（第１のマスク膜１０の残部及びパッド酸化膜９）を選択的にエッチングすることにより、図１１に示すように、第５の開口部Ｏ５を第１のマスク膜１０及びパッド酸化膜９に転写するとともに、第６の開口部Ｏ６を第３のマスク膜３１に転写する。第１のマスク膜１０及びパッド酸化膜９に転写された第５の開口部Ｏ５は、第１及び第２のマスク膜１０，３０及びパッド酸化膜９を貫通しつつ、活性領域Ｋと交差するようにｙ方向に延在する第１の開口部Ｏ１となる。
【００３６】
なお、このエッチングは、第４のマスク膜３２の上面に形成された膜（第５のマスク膜３３並びに第１及び第２のスペーサー膜３７，３８）が完全に除去されるように行う。また、このエッチングにより、図１１（ｃ）に示すように、第１の開口部Ｏ１内に露出している素子分離用絶縁膜３がある程度エッチングされても構わない。
【００３７】
続いて、シリコン（第２のマスク膜３０及び半導体基板２）を選択的にエッチングすることにより、図１２に示すように、第６の開口部Ｏ６ａ及び第６の開口部Ｏ６ｂのそれぞれを第２のマスク膜３０に転写するとともに、第１の開口部Ｏ１を活性領域Ｋ内に延長する。第２のマスク膜３０に転写された第６の開口部Ｏ６ａは、活性領域Ｋのうち図１に示した活性領域内活性領域Ｋ１である部分と交差するようにｙ方向に延在する第２の開口部Ｏ２ａとなり、第６の開口部Ｏ６ｂは、活性領域Ｋのうち図１に示した活性領域内活性領域Ｋ１でない部分と交差するようにｙ方向に延在する第２の開口部Ｏ２ｂとなる。
【００３８】
次に、シリコン窒化膜（ＳｉＮ）（第１のマスク膜１０の一部）及びシリコン酸化膜（ＳｉＯ２）（第１のマスク膜１０の残部、パッド酸化膜９、及び素子分離用絶縁膜３）を選択的にエッチングすることにより、図１３に示すように、第１の開口部Ｏ１を素子分離用絶縁膜３内に延長する。このエッチングでは、第２の開口部Ｏ２ａ及び第２の開口部Ｏ２ｂのそれぞれについても、第１のマスク膜１０及びパッド酸化膜９に転写されるとともに、素子分離用絶縁膜３内に延長される。
【００３９】
続いて、シリコン（第２のマスク膜３０及び半導体基板２）を選択的にさらにエッチングすることにより、図１４に示すように、活性領域Ｋ内における第１の開口部Ｏ１の深度を増加させるとともに、第２の開口部Ｏ２ａ及び第２の開口部Ｏ２ｂのそれぞれを活性領域Ｋ内に延長する。このエッチングでのシリコンのエッチング量は、図１４（ｄ）に示すように、第２の開口部Ｏ２ａの底面において活性領域Ｋが周囲の素子分離用絶縁膜３から突出する程度とする。第１の開口部Ｏ１の底面は、図１４（ｃ）に示すように、平坦となっても構わない。また、第２のマスク膜３０は、このエッチングによって完全に除去される。
【００４０】
ここで、活性領域Ｋを構成する半導体基板２と、第２のマスク膜３０とは、互いに実質的に同一のエッチング速度を得られる材料によって構成することが好ましい。こうすることで、図１４に示すように、第１の開口部Ｏ１を第２の開口部Ｏ２ａより深く形成することができ、そうすることで、図１に示した素子分離用絶縁膜４による素子分離機能を十分に確保することが可能になる。
【００４１】
次に、図１５に示すように、第１の開口部Ｏ１（第２の素子分離溝）、第２の開口部Ｏ２ａ（図１に示したゲート溝ＧＴ）、及び第２の開口部Ｏ２ｂそれぞれの内部にシリコン酸化膜（ＳｉＯ２）である絶縁膜４２を埋め込み、これをエッチバックすることにより、図１６に示すように、第１のマスク膜１０が露出するまで表面を平坦化する。平坦化の後、第１の開口部Ｏ１に埋め込まれた絶縁膜４２は図１に示した素子分離用絶縁膜４となり、第２の開口部Ｏ２ｂに埋め込まれた絶縁膜４２は図１に示したダミー絶縁膜５となる。
【００４２】
続いて、図１７に示すように、シリコン窒化膜（ＳｉＮ）である保護膜４３を全面に成膜し、さらに、図１８に示すように、ＢＡＲＣである第３の有機膜４４を成膜する。これらの膜の成膜が完了したら、続いてフォトレジスト４５を塗布し、その一部を除去することにより、フォトレジスト４５に第３の開口部Ｏ３を形成する。第３の開口部Ｏ３の形状及び位置は、隣接する２つの第２の開口部Ｏ２ａと、その間の領域を露出させるように設定される。
【００４３】
次に、フォトレジスト４５をマスクとしてシリコン酸化膜（ＳｉＯ２）及びシリコン窒化膜（ＳｉＮ）を選択的にエッチングすることにより、図１９に示すように、第３の開口部Ｏ３を保護膜４３、第１のマスク膜１０、及びパッド酸化膜９に転写する。このエッチングでは絶縁膜４２の上面もエッチングされるので、エッチング後の第３の開口部Ｏ３の底面において、第２の開口部Ｏ２ａ内に埋め込まれた絶縁膜４２の上面と、半導体基板２の上面とは、同一の平面を構成する。
【００４４】
次に、保護膜４３をマスクとしてシリコン酸化膜（ＳｉＯ２）を選択的にエッチングすることにより、図２０に示すように、第２の開口部Ｏ２ａ内に埋め込まれた絶縁膜４２を除去する。その後、シリコン窒化膜（ＳｉＮ）を選択的にエッチングすることにより、保護膜４３も除去する。
【００４５】
続いて、図２１に示すように、全面に薄くシリコン酸化膜（ＳｉＯ２）を成膜することによってゲート絶縁膜６を形成し、さらに、第２の開口部Ｏ２ａを埋める膜厚で窒化チタン（ＴｉＮ）とタングステン（Ｗ）の積層膜を成膜することにより、ゲート電極７を形成する。なお、ゲート絶縁膜６の形成は、シリコンを熱酸化することによって行ってもよく、その場合には、ゲート絶縁膜６は活性領域Ｋの露出面のみに形成される。
【００４６】
次に、窒化チタン（ＴｉＮ）とタングステン（Ｗ）を選択的にエッチバックすることにより、図２２に示すように、第２の開口部Ｏ２ａの下部のみにゲート絶縁膜６及びゲート電極７を残す。そしてさらに、シリコン窒化膜（ＳｉＮ）を成膜して第１のマスク膜１０の上面が露出するまで表面を平坦化することにより、図２３に示すように、ゲート電極７の上面を覆うキャップ絶縁膜８を第２の開口部Ｏ２ａの上部に埋め込む。
【００４７】
その後は、図１に示したようにビット線ＢＬ、セルキャパシタＣを作製することにより、半導体装置１ａが完成する。図１を参照しながら具体的に説明すると、まず初めに、キャップ絶縁膜８を貫通し、不純物拡散層Ｄ１を露出させるコンタクトホールを形成し、その内部を埋める膜厚で、不純物をドープしたポリシリコンを成膜する。その後、ＣＭＰ(Chemical Mechanical Polishing)又はエッチバックを行うことにより、コンタクトホールの外部に形成されたポリシリコンを除去する。これにより、ビット線コンタクトプラグ１１が形成される。
【００４８】
続いて、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、及びシリコン窒化膜（Ｓｉ３Ｎ４）を順次成膜し、フォトリソグラフィ法を用いて、これらをビット線ＢＬのパターンに加工する。これにより、上面が絶縁膜（不図示）によって覆われたビット線ＢＬが形成される。その後、さらにシリコン窒化膜（Ｓｉ３Ｎ４）を全面に成膜し、エッチバックを行うことにより、ビット線ＢＬの側面を絶縁膜（不図示）で覆う。
【００４９】
次に、シリコン酸化膜（ＳｉＯ２）を成膜し、ＣＭＰによって平坦化することにより、層間絶縁膜１３を形成する。そして、層間絶縁膜１３、第１のマスク膜１０、及びパッド酸化膜９を貫通するストレージノードコンタクトプラグ１４を設け、さらに下部電極１６、容量絶縁膜１７、及び上部電極１８からなるセルキャパシタＣなどを形成することにより、図１に示した構造を有する半導体装置１ａが完成する。
【００５０】
以上説明したように、本実施の形態による半導体装置の製造方法によれば、第１の開口部Ｏ１（ｘ方向に活性領域を区画する素子分離領域）と、第２の開口部Ｏ２ａ（ゲート溝ＧＴ）とが互いに自己整合により形成される。したがって、活性領域内活性領域Ｋ１とゲート溝ＧＴの位置関係のずれが原理的に発生しないので、ゲート溝ＧＴの両側に設けられる不純物拡散層Ｄ２の大きさがアンバランスになってしまうことによってセルトランジスタの特性が不安定になってしまうことを防止できる。
【００５１】
なお、上記実施の形態では、素子分離用絶縁膜４をシリコン酸化膜（ＳｉＯ２）によって構成し、第１のマスク膜１０をシリコン酸化膜（ＳｉＯ２）とシリコン窒化膜（ＳｉＮ）の積層膜によって構成し、保護膜４３をシリコン窒化膜（ＳｉＮ）によって構成したが、素子分離用絶縁膜４をシリコン窒化膜（ＳｉＮ）によって構成し、第１のマスク膜１０をシリコン酸化膜（ＳｉＯ２）の単層膜によって構成し、保護膜４３をシリコン酸化膜（ＳｉＯ２）によって構成してもよい。このようにしても、上記と同様の手順により、半導体装置１ａと同等の構成を有する半導体装置を製造することが可能になる。
【００５２】
また、素子分離用絶縁膜３，４は、互いに組成の異なる膜によって構成してもよい。こうすることで、図１９及び図２０に示した工程で第２の開口部Ｏ２に埋め込まれた絶縁膜４２を除去する際、素子分離用絶縁膜３に与える影響を軽減することが可能になる。具体的な例を挙げると、素子分離用絶縁膜３を、リン酸に対するエッチング速度が素子分離用絶縁膜４に比べて遅い材料によって構成し、図１９及び図２０に示した工程における絶縁膜４２の除去をリン酸によって行うこととしてもよい。この場合において、リン酸ではなくフッ酸としてもよい。より具体的には、上述した変形例にも一例が示されるように、素子分離用絶縁膜３，４のうちの一方をシリコン及び酸素を主成分とする第１の材料（例えばシリコン酸化膜（ＳｉＯ２））によって構成し、他方をシリコン及び窒素を主成分とする第２の材料（例えばシリコン窒化膜（ＳｉＮ））によって構成することが好適である。なお、素子分離用絶縁膜３，４のうち第１の材料によって構成される一方の絶縁膜は、ＦＣＶＤ(Flowable Chemical Vapor Deposition)法によって成膜することが好適である。
【００５３】
また、上記実施の形態では、例えば活性領域Ｋをシリコン、第２のマスク膜３２，３４をアモルファスシリコン、第１のスペーサー膜３７及び第３のマスク膜３１をシリコン窒化膜（ＳｉＮ）として説明したが、これらは例示であり、活性領域Ｋ及び第２のマスク膜３２，３４はそれぞれシリコンを主成分とする材料によって構成されていればよく、第１のスペーサー膜３７及び第３のマスク膜３１はシリコン及び窒素を主成分とする材料によって構成されていればよい。
【００５４】
さらに、上記実施の形態では、活性領域Ｋの延在方向（ｘ方向）と、ワード線ＷＬ及び素子分離用絶縁膜４の延在方向（ｙ方向）とが直交している例を説明したが、これらは交差していればよく、必ずしも直交している必要はない。
【００５５】
図２４には、活性領域Ｋの延在方向が、ワード線ＷＬ及び素子分離用絶縁膜４の延在方向（ｙ方向）と交差しているものの直交はしていないｘａ方向である半導体装置１ｂを示している。上記実施の形態によれば、このような半導体装置１ｂも製造することができる。半導体装置１ｂでは、図２４にも例示するように、ビット線ＢＬを直線状に形成することが可能となる。
【００５６】
次に、図２５〜図４４を参照しながら、本発明の第２の実施の形態による半導体装置の製造方法について説明する。
【００５７】
図２５に示す完成形としての半導体装置１ｃは、図１に示した半導体装置１ａと比べると、第１のマスク膜１０が存在しない点、素子分離用絶縁膜４がシリコン窒化膜（ＳｉＮ）である素子分離用絶縁膜５４に置換されている点、ダミー絶縁膜５がシリコン窒化膜（ＳｉＮ）であるダミー絶縁膜５５に置換されている点のみで異なり、その他の点では同様の構成を有している。以下、本実施の形態による半導体装置の製造方法について詳しく説明する。
【００５８】
初めに、第１の実施の形態（図２）と同様の手順により、活性領域Ｋを区画する。不純物拡散層Ｄ１，Ｄ２の形成も、第１の実施の形態と同様、ここで行うことが好適である。なお、本実施の形態では、パッド酸化膜９が、第１の実施の形態で説明した第１のマスク膜１０と同様の役割を果たす。したがって、以下の説明ではパッド酸化膜９を第１のマスク膜９と称する。
【００５９】
次に、図２６に示すように、全面に、アモルファスシリコンである第２のマスク膜３０、シリコン酸化膜（ＳｉＯ２）である第３のマスク膜５０、ＢＡＲＣである第１の有機膜３４、シリコンを含有するＢＡＲＣである第２の有機膜３５を順次成膜する。それぞれの成膜量は、第２のマスク膜３０の膜厚が６０ｎｍ、第３のマスク膜５０の膜厚が１２０ｎｍ、第１の有機膜３４の膜厚が１２０ｎｍ、第２の有機膜３５の膜厚が３２ｎｍとなるように設定することが好ましい。これらの膜の成膜が完了したら、続いてフォトレジスト３６を塗布し、その一部を除去することにより、フォトレジスト３６に第４の開口部Ｏ４を形成する。第４の開口部Ｏ４の形成位置は、第１の実施の形態と同様である。
【００６０】
次に、フォトレジスト３６をマスクとして第２の有機膜３５、第１の有機膜３４、及び第３のマスク膜５０を順次選択的にエッチングすることにより、図２７に示すように、第４の開口部Ｏ４を第３のマスク膜５０に転写する。転写後には、フォトレジスト３６、第２の有機膜３５、第１の有機膜３４を除去する。
【００６１】
次に、図２８及び図２９に示すように、全面に、第１及び第２のスペーサー膜５１，３８を順次成膜する。第１のスペーサー膜５１はＬＰ−ＤＯＰＯＳ(Low Pressure DOped POlySilicon)とすることが好ましい。第２のスペーサー膜３８としては、第１の実施の形態と同様、ＭＬＤ(Multi-Layer Deposition)法によって形成されるシリコン酸化膜（ＳｉＯ２）を用いることが好ましい。また、第１及び第２のスペーサー膜３７，３８それぞれの成膜量は、第１のスペーサー膜３７の横方向の膜厚（第４の開口部Ｏ４にサイドウォール状に形成された部分の膜厚）が、図２５に示したゲート溝ＧＴのｘ方向の幅に等しくなり、かつ、第４の開口部Ｏ４の中央部に形成される凹部のｘ方向の幅が、図２５に示した素子分離用絶縁膜５４のｘ方向の幅に等しくなるよう設定することが好ましい。
【００６２】
続いて、第１及び第２のスペーサー膜５１，３８をエッチバックすることにより、図３０に示すように、第４の開口部Ｏ４の中央部に当たる部分に、第１及び第２のスペーサー膜５１，３８を貫通する第５の開口部Ｏ５を形成する。
【００６３】
次に、図３１に示すように、全面にフォトレジスト４０を成膜する。そして、フォトリソグラフィにより、第１の実施の形態（図９）と同様、フォトレジスト４０に長方形の開口部４０ａを設ける。開口部４０ａの形状及び位置は、第５の開口部Ｏ５の全体と、第１のスペーサー膜５１の露出部分のうちｘ方向に見て第５の開口部Ｏ５と重なる位置に形成されている部分とが露出する一方、第１のスペーサー膜５１の露出部分のうちｘ方向に延在している部分（ｙ方向の両端部）がフォトレジスト４０によって覆われた状態となるよう設定される。
【００６４】
続いて、シリコン（第１のスペーサー膜５１及び第２のマスク膜３０）を選択的にエッチングすることによって、図３２に示すように、第５の開口部Ｏ５を第２のマスク膜３０に転写するとともに、第１のスペーサー膜５１に第６の開口部Ｏ６を設ける。この段階でのシリコンのエッチング量は、第１のスペーサー膜５１の上面が第２のスペーサー膜３８の下面と同じ高さになる程度とする。こうして設けられる第６の開口部Ｏ６は、第１の実施の形態（図１０）で説明した第６の開口部Ｏ６ａ及び第６の開口部Ｏ６ｂと同様の平面形状を有する開口部となる。
【００６５】
次に、シリコン酸化膜（ＳｉＯ２）（第１のマスク膜９）を選択的にエッチングすることにより、図３３に示すように、第５の開口部Ｏ５を第１のマスク膜９に転写する。第１のマスク膜９に転写された第５の開口部Ｏ５は、第１及び第２のマスク膜９，３０を貫通しつつ、活性領域Ｋと交差するようにｙ方向に延在する第１の開口部Ｏ１となる。なお、このエッチングでは、第３のマスク膜５０、第２のスペーサー膜３８、及び素子分離用絶縁膜３もエッチングされるが、エッチング量はこれらの膜が貫通してしまうことのない程度に留める。
【００６６】
次に、再度シリコン（第１のスペーサー膜５１、第２のマスク膜３０、及び半導体基板２）を選択的にエッチングすることによって、図３４に示すように、第６の開口部Ｏ６を第２のマスク膜３０に転写するとともに、第１の開口部Ｏ１を活性領域Ｋ内に延長する。第２のマスク膜３０に転写された第６の開口部Ｏ６は、活性領域Ｋのうち図２５に示した活性領域内活性領域Ｋ１である部分と交差するようにｙ方向に延在する第２の開口部Ｏ２ａ、及び、活性領域Ｋのうち図２５に示した活性領域内活性領域Ｋ１でない部分と交差するようにｙ方向に延在する第２の開口部Ｏ２ｂとなる。
【００６７】
次に、フォトレジスト４０を除去した後、再度シリコン酸化膜（ＳｉＯ２）（第１のマスク膜９及び素子分離用絶縁膜３）を選択的にエッチングすることにより、図３５に示すように、第１の開口部Ｏ１を素子分離用絶縁膜３内に延長する。このエッチングでは、第２の開口部Ｏ２ａ及び第２の開口部Ｏ２ｂのそれぞれについても、第１のマスク膜９に転写されるとともに、素子分離用絶縁膜３内に延長される。また、第３のマスク膜５０及び第２のスペーサー膜３８が完全に除去され、第１のスペーサー膜５１及び第２のマスク膜３０の各上面が露出した状態となる。
【００６８】
続いて、シリコン（第１のスペーサー膜５１、第２のマスク膜３０、及び半導体基板２）を選択的にさらにエッチングすることによって、図３６に示すように、活性領域Ｋ内における第１の開口部Ｏ１の深度を増加させるとともに、第２の開口部Ｏ２ａ及び第２の開口部Ｏ２ｂのそれぞれを活性領域Ｋ内に延長する。このエッチングでのシリコンのエッチング量は、図３６（ｄ）に示すように、第２の開口部Ｏ２ａの底面において活性領域Ｋが周囲の素子分離用絶縁膜３から突出する程度とする。第１のスペーサー膜５１及び第２のマスク膜３０はこのエッチングによって完全に除去され、第１のマスク膜９の上面が露出した状態となる。
【００６９】
次に、図３７に示すように、第１の開口部Ｏ１（第２の素子分離溝）、第２の開口部Ｏ２ａ（図１に示したゲート溝ＧＴ）、及び第２の開口部Ｏ２ｂそれぞれの内部にシリコン窒化膜（ＳｉＮ）である絶縁膜５２（第２の絶縁膜）を埋め込み、これをエッチバックすることにより、図３８に示すように、第１のマスク膜９が露出するまで表面を平坦化する。平坦化の後、第１の開口部Ｏ１に埋め込まれた絶縁膜５２は図２５に示した素子分離用絶縁膜５４（第２の素子分離用絶縁膜）となり、第２の開口部Ｏ２ｂに埋め込まれた絶縁膜５２は図２５に示したダミー絶縁膜５５となる。
【００７０】
続いて、図３９に示すように、シリコン酸化膜（ＳｉＯ２）である保護膜５３を全面に成膜し、さらに、図４０に示すように、ＢＡＲＣである第３の有機膜４４を成膜する。これらの膜の成膜が完了したら、続いてフォトレジスト４５を塗布し、その一部を除去することにより、フォトレジスト４５に第３の開口部Ｏ３を形成する。第３の開口部Ｏ３の形状及び位置は、第１の実施の形態と同様、隣接する２つの第２の開口部Ｏ２ａと、その間の領域を露出させるように設定される。
【００７１】
次に、フォトレジスト４５をマスクとしてシリコン酸化膜（ＳｉＯ２）を選択的にエッチングすることにより、図４１に示すように、第３の開口部Ｏ３を保護膜５３及び第１のマスク膜９に転写する。そして、保護膜５３をマスクとしてシリコン窒化膜（ＳｉＮ）を選択的にエッチングすることにより、図４２に示すように、第２の開口部Ｏ２ａ内に埋め込まれた絶縁膜５２を除去する。その後、シリコン酸化膜（ＳｉＯ２）を選択的にエッチングすることにより、保護膜５３も除去する。
【００７２】
続いて、図４３及び図４４に示すように、第１の実施の形態と同様にして、ゲート絶縁膜６及びゲート電極７を形成する。そしてさらに、第１の実施の形態と同様にしてビット線ＢＬ、セルキャパシタＣなどを作製することにより、図２５に示した半導体装置１ｃが完成する。
【００７３】
以上説明したように、本実施の形態による半導体装置の製造方法によっても、第１の開口部Ｏ１（ｘ方向に活性領域を区画する素子分離領域）と、第２の開口部Ｏ２ａ（ゲート溝ＧＴ）とが互いに自己整合により形成される。したがって、活性領域内活性領域Ｋ１とゲート溝ＧＴの位置関係のずれが原理的に発生しないので、ゲート溝ＧＴの両側に設けられる不純物拡散層Ｄ２の大きさがアンバランスになってしまうことによってセルトランジスタの特性が不安定になってしまうことを防止できる。
【００７４】
なお、第２の実施の形態においても、活性領域Ｋの延在方向と、ワード線ＷＬ及び素子分離用絶縁膜４の延在方向とは必ずしも直交しておらずともよく、図２４に示した半導体装置１ｂと同様に、これらが斜交していることとしてもよい。
【００７５】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００７６】
１ａ〜１ｃ            半導体装置
２                    半導体基板
３，４，５４          素子分離用絶縁膜
５，５５              ダミー絶縁膜
６                    ゲート絶縁膜
７                    ゲート電極
８                    キャップ絶縁膜
９                    パッド酸化膜（第１のマスク膜）
１０                  第１のマスク膜
１１                  ビット線コンタクトプラグ
１３，２０            層間絶縁膜
１４                  ストレージノードコンタクトプラグ
１５                  エッチング停止膜
１６                  下部電極
１７                  容量絶縁膜
１８                  上部電極
２１                  貫通電極
２２                  配線
３０                  第２のマスク膜
３１，５０            第３のマスク膜
３２                  第４のマスク膜
３３                  第５のマスク膜
３４                  第１の有機膜
３５                  第２の有機膜
３６，４０，４５      フォトレジスト
３７，５１            第１のスペーサー膜
３８                  第２のスペーサー膜
４０ａ                開口部
４２，５２            絶縁膜
４３，５３            保護膜
４４                  第３の有機膜
ＢＬ                  ビット線
Ｃ                    セルキャパシタ
Ｄ１，Ｄ２            不純物拡散層
ＧＴ                  ゲート溝
Ｋ                    活性領域
Ｋ１                  活性領域内活性領域
Ｏ１                  第１の開口部
Ｏ２，Ｏ２ａ，Ｏ２ｂ  第２の開口部
Ｏ３                  第３の開口部
Ｏ４                  第４の開口部
Ｏ５                  第５の開口部
Ｏ６，Ｏ６ａ，Ｏ６ｂ  第６の開口部
ＷＬ                  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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