(57)【要約】      （修正有）【課題】微細ＣＭＯＳＦＥＴ，ＬＤＭＯＳＦＥＴと混載できる横型バイポーラトランジスタにおいて、製造ばらつきの影響を受け難く、高いゲインを有するトランジスタ構造、製造方法を提供する。【解決手段】横型バイポーラトランジスタは、ゲート電極33に対し自己整合的に不純物打ち込み、拡散によりベース層30及びエミッタ層29を形成する製造工程と構造を有する。さらに、ゲート電極を、ベース40、エミッタ42、コレクタ44に加え、独立した第４番目の端子として利用する事で、与えたゲート電位により、ｈｆｅを制御、向上できる。以上より、製造ばらつきの影響を受け難い、もしくは、ゲート端子により補正可能な、高いゲイン有するバイポーラトランジスタを提供できる。【選択図】図１６
2015026751.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板表面にゲート酸化膜およびゲート電極が設けられ、
前記ゲート電極と距離を置いて設けられ、かつ、第一導電型の給電領域を有するコレクタ領域と、
前記コレクタ領域とゲート電極を挟んで水平方向に、ゲート酸化膜近傍に設けられ、かつ、第一導電型の給電領域を有するエミッタ領域と、
前記ゲート酸化膜の下に設けられ、
かつ、エミッタ給電領域に近接した給電領域を有する、第二導電型のベース領域を有し、水平方向に、エミッタ・ベース・コレクタ領域が形成された横型バイポーラトランジスタ。
【請求項２】
前記コレクタ領域、ベース領域およびエミッタ領域の不純物濃度が、ゲート酸化膜下であって、かつ、半導体領域表面近傍において、コレクタ領域、ベース領域、エミッタ領域の順に、小さくなることを特徴とする請求項１記載の横型バイポーラトランジスタ。
【請求項３】
前記半導体基板表面において、選択的に、前記ゲート酸化膜厚よりも厚いフィールド酸化膜が設けられ、
前記ゲート電極の一端は、フィールド酸化膜上に乗り上がって設けられ、
前記コレクタ領域に含まれる給電領域が、前記フィールド酸化膜近傍に設けられていることを特徴とする請求項１記載の横型バイポーラトランジスタ。
【請求項４】
前記ゲート電極を独立した電圧制御端子として使用し、コレクタ領域に接続したコレクタ端子、ベース領域に接続したベース端子、エミッタ領域に接続したエミッタ端子と合せ、４端子で制御可能な請求項１記載の横型バイポーラトランジスタ。
【請求項５】
前記ゲート端子に対し、
ベース領域において反転層が形成される電圧未満の電圧を与えられることを特徴とする請求項１記載の横型バイポーラトランジスタ。
【請求項６】
前記半導体基板はＳＯＩ基板であることを特徴とする請求項１記載の横型バイポーラトランジスタ。
【請求項７】
半導体基板上に存在する半導体領域の表面部分にゲート酸化膜およびゲート電極を選択的に形成する工程と、
前記ゲート電極と所定の距離を置いて、第一導電型の給電領域を有するコレクタ領域を形成する工程と、
前記コレクタ領域と前記ゲート電極を挟んで水平方向の領域において、
ゲート電極を介して自己整合的にベース領域を形成する工程と、
前記ゲート酸化膜近傍において、第一導電型の給電領域を有し、かつゲート電極に対し自己整合的にエミッタ領域を形成する工程を有することを特徴とする
横型バイポーラトランジスタの製造方法。
【請求項８】
前記コレクタ領域、ベース領域およびエミッタ領域の不純物濃度が、ゲート酸化膜下であって、かつ、前記半導体領域表面近傍において、コレクタ領域、ベース領域およびエミッタ領域の順に、小さくなる様に形成することを特徴とする請求項７記載の横型バイポーラトランジスタの製造方法。
【請求項９】
前記ゲート酸化膜下のベース領域は、半導体表面から深い位置、浅い位置に少なくとも２回の不純物打ち込みをゲート電極に対し自己整合的に行うことで形成されることを特徴とする請求項７記載の横型バイポーラトランジスタの製造方法。
【請求項１０】
前記半導体領域表面において、選択的に前記ゲート酸化膜厚よりも厚いフィールド酸化膜を形成する工程を有し、
前記ゲート電極の一端は、フィールド酸化膜上に乗り上がって形成され、
コレクタ領域に含まれる給電領域は、フィールド酸化膜近傍に形成されることを特徴とする請求項７記載の横型バイポーラトランジスタの製造方法。
【請求項１１】
前記ゲート電極を独立した電源制御端子として使用でき、コレクタ領域に接続したコレクタ電極、ベース領域に接続したベース電極、エミッタ領域に接続したエミッタ電極と合せ、４端子で制御可能な電極構造を形成したことを特徴とする請求項７記載の横型バイポーラトランジスタの製造方法。
【請求項１２】
前記半導体基板はＳＯＩ基板であることを特徴とする請求項７記載の横型バイポーラトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は横型バイポーラトランジスタおよびその製造方法に関し、特に、横型バイポーラトランジスタの構造とその製造方法に関する。
【背景技術】
【０００２】
スイッチング動作回路を構成する素子として、バイポーラトランジスタが挙げられる。図１に負荷を制御するスイッチング動作回路の例を示す。電流を引いて負荷を制御する場合は、図１（ａ）に示す様なＮＰＮバイポーラトランジスタ４を適用し、また電流を流して負荷を制御する場合は、図１（ｂ）に示す様にＰＮＰ型バイポーラトランジスタ８を適用する。ここで、バイポーラトランジスタを適用する利点として、小さな入力信号Ｉｂで大きなコレクタ電流Ｉｃを流す事ができる点にある。近年、本回路アプリケーションとして電気自動車等が挙げられ、大きい負荷を駆動するトランジスタが求められている。また、供給する電源も高電圧であるため、高耐圧特性も求められる。さらには、パルスを出力するレベルシフタ、論理回路との混載性も低コスト化においては重要である。
【０００３】
これらのニーズに対し、半導体各社は、微細で高速動作が可能なＣＭＯＳＦＥＴプロセスをベースに、高耐圧ＤＭＯＳＦＥＴ、そしてバイポーラトランジスタを混載できる横型構造素子を開発し、低コスト化を図ってきた。バイポーラトランジスタに関しても、コレクタ、ベース、エミッタ端子を半導体基板表面上に取り出せる様形成し、他素子との混載性有する構造が発明されている。
【０００４】
図２に、特許文献１に記載されたバイポーラトランジスタ断面構造を示す。半導体基板表面、Ｎ型コレクタドリフト層１９の深い位置に濃度の高いＮ型コレクタ層１１を形成し、この上空に低濃度のドリフト層１９を介して、Ｐ型ベース層１０が形成され、さらにその上空にＮ型エミッタ層９が形成されている。いずれの層も、それぞれ基板表面に露出したコレクタ電極１７、ベース電極１６、エミッタ電極１５に接続され、基板内部に形成されたＮＰＮバイポーラトランジスタ２０が基板表面に形成した電極を介して制御できる構造となっている。
【０００５】
しかし、この構造において、エミッタ領域に対し、深い分布を有するベース領域は、エミッタ領域とは別のホトマスクを用いて形成されるため、ホトマスク位置のばらつきが、垂直方向に形成されているバイポーラトランジスタの実効的なベース濃度のばらつきに及ぶことが示唆される。ベース濃度とバイポーラトランジスタの増幅率ｈｆｅの関係は、数１に示す通りである。
【０００６】
【数１】
2015026751.tif 000003
【０００７】
ここで、Wb:ベース幅、Lb:ベースにおける電子の拡散長、Dp:ホールの拡散係数、Dn：電子の拡散係数、Nb:ベース濃度、Ne：エミッタ濃度である。
【０００８】
増幅率ｈｆｅはベース濃度に依存し、従って、本構造は、増幅率ｈｆｅに対し、ホトマスク位置というばらつき因子を製造工程上に有している。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１２−１２９２９７号公報
【特許文献２】特開２０１０−２５１６２４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
半導体表面に、安定した濃度、拡散長で不純物領域を形成する方法として、特許文献２に記載されたゲート電極セルフアラインメント製造手法にて、不純物を打ち込む手法がある。
【００１１】
図３に文献に記載された製造工程の部分断面を示す。
【００１２】
ゲート電極２２に対し、セルフアラインメントにＰ型不純物を打ち込み２５、熱負荷により拡散させた後、同様にゲート電極２２に対し、自己整合的にＮ型不純物を打ち込む２７。これにより、ゲート下に形成されたＰ型不純物領域２６の拡散長と濃度は、常に一定に形成される。この発明において、アプリケーションは横型ＬＤＭＯＳＦＥＴであり、安定したＶｔｈ、低コスト化を発明効果としており、バイポーラトランジスタへの適用他に関する記載は見られない。発明者らは、この部分製造手法をバイポーラトランジスタのエミッターベース領域、特にベースの形成部位に適用することで、安定して高いｈｆｅ性能が得られると考えた。
【００１３】
本発明の目的は、微細ＣＭＯＳＦＥＴ及びＬＤＭＯＳＦＥＴと混載可能でかつ、製造ばらつきの小さい安定したｈｆｅを得る横型バイポーラトランジスタ及びその製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１４】
本発明の横型バイポーラトランジスタは、半導体基板と、半導体基板表面に、設けられたゲート酸化膜、ゲート電極を有し、前記ゲート電極と距離を置いて設けられ、かつ、第一導電型の給電領域を有するコレクタ領域と、前記コレクタ領域とゲート電極を挟んで対極側に、ゲート酸化膜近傍に設けられ、かつ、第一導電型の給電領域を有するエミッタ領域と、前記ゲート酸化膜の下に、かつ、前記エミッタ領域を囲むように設けられ、かつ、エミッタ給電領域に近接した給電領域を有する、第二導電型のベース領域を有する事を特徴とする。
また、望ましくは、前記コレクタ領域、ベース領域、エミッタ領域の不純物濃度が、ゲート酸化膜下、半導体表面近傍において、コレクタ領域、ベース領域、エミッタ領域の順に、小さくなる様に形成されたことを特徴とする。
【発明の効果】
【００１５】
本発明によれば、安定した高いｈｆｅ有するバイポーラトランジスタを、微細ＣＭＯＳＦＥＴ及びＬＤＭＯＳＦＥＴと混載可能なプロセスにて実現できる。
【００１６】
また、ゲート電極に電圧を供給し、ある一定の電圧を与えることで、ｈｆｅ値の制御が可能であり、したがってバイポーラトランジスタをフィードバック回路に組み込み、ゲート電極にて制御することで、製造起因のばらつきを補正した安定したゲイン有する回路を実現できる。そして、高品質なアプリケーション回路を提供できる。
【図面の簡単な説明】
【００１７】
【図１（ａ）】バイポーラトランジスタから構成される汎用回路を示す図である。
【図１（ｂ）】バイポーラトランジスタから構成される汎用回路を示す図である。
【図２】従来技術を含むバイポーラトランジスタ構造を示す図である。
【図３（ａ）】従来技術を含むゲートセルフアライン製造手法を示す図である。
【図３（ｂ）】従来技術を含むゲートセルフアライン製造手法を示す図である。
【図４】本発明の第１の実施例に係る横型バイポーラトランジスタの素子構造を示す平面図である。
【図５】本発明の第１の実施例に係る横型バイポーラトランジスタの素子構造を示す断面図である。
【図６】プロセスシミュレーションにて計算した本発明の第１の実施例に係る横型バイポーラトランジスタの不純物プロファイルを示す断面図である。
【図７】プロセスシミュレーションにて計算した本発明の第１の実施例に係る横型バイポーラトランジスタＮＰＮ接合部位の詳細濃度分布を示す図である。
【図８】デバイスシミュレーションにて計算した本発明の第１の実施例に係る横型バイポーラトランジスタの電子電流密度プロファイルを示す断面図である。
【図９（ａ）】本発明の第２の実施例に係る横型バイポーラトランジスタの製造方法を示すプロセスフロー図である。
【図９（ｂ）】本発明の第２の実施例に係る横型バイポーラトランジスタの製造方法を示すプロセスフロー図である。
【００１８】
【図１０】本発明の第３の実施例に係る横型バイポーラトランジスタの素子構造を示す平面図である。
【図１１】本発明の第３の実施例に係る横型バイポーラトランジスタの素子構造を示す断面図である。
【図１２】プロセスシミュレーションにて計算した本発明の第３の実施例に係る横型バイポーラトランジスタの不純物プロファイルを示す断面図である。
【図１３】プロセスシミュレーションにて計算した本発明の第３の実施例に係る横型バイポーラトランジスタＮＰＮ接合部位の詳細濃度分布を示す図である。
【図１４】デバイスシミュレーションにて計算した本発明の第３の実施例に係る横型バイポーラトランジスタの電子電流密度プロファイルを示す断面図である。
【図１５（ａ）】本発明の第４の実施例に係る横型バイポーラトランジスタの製造方法を示すプロセスフロー図である。
【図１５（ｂ）】本発明の第４の実施例に係る横型バイポーラトランジスタの製造方法を示すプロセスフロー図である。
【図１５（ｃ）】本発明の第４の実施例に係る横型バイポーラトランジスタの製造方法を示すプロセスフロー図である。
【図１６】本発明の第５の実施例に係る横型バイポーラトランジスタの製造方法を示すプロセスフロー図である。
【図１７】デバイスシミュレーションにて計算した本発明の第５の実施例に係る横型バイポーラトランジスタのｈｆｅ- Ｖｇ依存性を示す図である。
【図１８】デバイスシミュレーションにて計算した本発明の第５の実施例に係る横型バイポーラトランジスタのＶｇ印加に伴う電子密度の変化を示す図である。
【図１９】デバイスシミュレーションにて計算した本発明の第５の実施例に係る横型バイポーラトランジスタのＶｇ印加に伴う電子密度の詳細変化を示す図である。
【図２０】本発明の第５の実施例に係る横型バイポーラトランジスタのアプリケーション回路の概略を示す図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施例について図面を用いて詳細に説明する。以下の説明の導電型は一例であり、それぞれの実施例におけるＮ型、Ｐ型それぞれを逆極性としても同様の効果が期待できるものである。
【実施例１】
【００２０】
図４は、本発明の第１の実施例に係る横型バイポーラトランジスタの素子構造を示す平面図、図５は本発明の第１の実施例に係る横型バイポーラトランジスタの素子構造を示す断面図（図４のＡ−Ａ‘部位の断面図である。）である。
【００２１】
Ｎ型ドリフト層３５を有する半導体基板の表面上にフィールド酸化膜３７、ゲート酸化膜３４、ゲート電極３３が選択的に形成され、また、ゲート電極３３を介して不純物打ち込み、熱拡散によりベース領域３０が自己整合的に形成されている。更に、ベース領域よりも半導体表面浅い領域に、同様にゲート電極３３を介して不純物打ち込み、熱拡散によりエミッタ給電層２９が自己整合的に形成されている。その接する位置に、ベース給電層３６が形成されている。さらに、本領域とフィールド酸化膜３７を介して反対側に、コレクタ給電層３１が形成されている。
【００２２】
更に、ベース給電層３６にはベースプラグ３９を通してベース電極４０が形成され、エミッタ給電層２９にはエミッタプラグ４１を通してエミッタ電極４２が形成され、されに、コレクタ給電層３１にはコレクタプラグ４３を通してコレクタ電極４４が形成されており、本発明を適用した横型バイポーラトランジスタを示している。
【００２３】
図６は、プロセスシミュレーションにて作成した本発明を適用した横型バイポーラトランジスタ断面構造である。ここでベース領域３０は、ゲート電極３３に対し自己整合的に、加速エネルギー３０ｋｅＶ、不純物濃度５Ｅ１３ａｔｏｍ／ｃｍ２にてボロンを打ち込み、熱拡散することで形成した。また、エミッタ領域２９は、ゲート電極３３に対し自己整合的に、６０ｋｅＶ、不純物濃度２Ｅ１５ａｔｏｍ／ｃｍ２にて砒素を打ち込み形成した。ＮＰＮ接合が形成される表面近傍、Ｂ−Ｂ‘部位の不純物濃度分布を算出したものが図７である。
【００２４】
本グラフは縦軸に不純物濃度（／ｃｍ３）、横軸に距離（ｕｍ）を取っており、エミッタ、ベース、コレクタの順に濃度が低下する様調整された、またベース長約２５０ｎｍのＮＰＮバイポーラトランジスタが存在している点が確認できる。このバイポーラトランジスタをデバイスシミュレーションにて性能計算した所、ｈｆｅ＝２９で、問題なく増幅動作する点を確認した。
【００２５】
図８は、Ｖｃ＝１Ｖ、Ｖｂを上昇動作されている際の電子電流プロファイルであり、エミッタからコレクタに向け電子が流れバイポーラ増幅動作している点を確認できる。
【実施例２】
【００２６】
図９は、本発明の第２の実施例に係る横型バイポーラトランジスタの製造工程を示すプロセスフロー図である。
【００２７】
まず、（ａ）Ｎ型ドリフト層３５を有する半導体基板表面上にゲート酸化膜３４、ゲート電極３３をパターニングし、（ｂ）Ｐ型ベース層を形成する不純物ボロン４８をゲート電極３３に対し、自己整合的に打ち込む。（ｃ）熱負荷をかけることにより、Ｐ型ベース層３０を形成する。（ｄ）Ｎ型エミッタ層とＮ型コレクタ層を形成する不純物砒素４９をゲート電極３３に対し、自己整合的に打ち込む。（ｅ）Ｐ型ベース給電層を形成する不純物フッ化ボロン５０を打ち込む。（ｆ）熱負荷をかけた後、プラグ・電極を形成し、ベース電極４０、エミッタ電極４２、コレクタ電極４４を有する横型バイポーラトランジスタが完成する。
【実施例３】
【００２８】
図１０は、本発明の第３の実施例に係る横型バイポーラトランジスタの素子構造を示す平面図、図１１は本発明の第３の実施例に係る横型バイポーラトランジスタの素子構造を示す断面図（図４のＡ−Ａ‘部位の断面図である。）である。
【００２９】
Ｎ型ドリフト層３５を有する半導体基板表面上にフィールド酸化膜３７、ゲート酸化膜３４、ゲート電極３３が選択的に形成され、また、ゲート電極３３を介して不純物打ち込み、熱拡散によりベース給電接続領域５１が自己整合的に形成されている。さらに、ベース給電接続領域５１よりも浅い領域に、ゲート電極３３を介して不純物打ち込まれ、熱拡散によりベース領域３０が自己整合的に形成されている。同様にゲート電極３３を介して不純物打ち込み、熱拡散によりエミッタ給電層２９が自己整合的に形成されている。その接する位置に、ベース給電層３６が形成されている。さらに、本領域とフィールド酸化膜３７を介して反対側に、コレクタ給電層３１が形成されている。
【００３０】
更に、ベース給電層３６にはベースプラグ３９を通してベース電極４０が形成され、エミッタ給電層２９にはエミッタプラグ４１を通してエミッタ電極４２が形成され、されに、コレクタ給電層３１にはコレクタプラグ４３を通してコレクタ電極４４が形成されており、本発明を適用した横型バイポーラトランジスタを示している。
【００３１】
ここで、ベースを２回の不純物打ち込みにより形成される事で、実施例１の構造に対し、濃度の濃く、ベース幅の短いベース領域３０が形成されている点に特徴がある。
【００３２】
図１２は、プロセスシミュレーションにて作成した本発明をの横型バイポーラトランジスタ断面構造である。ここでベース接続領域５１は、ゲート電極３３に対し自己整合的に、加速エネルギー３００ｋｅＶ、不純物濃度１．５Ｅ１３ａｔｏｍ／ｃｍ２にてボロンを打ち込み、熱拡散することで形成した。また、ベース領域３０は、ゲート電極３３に対し自己整合的に、加速エネルギー３０ｋｅＶ、不純物濃度１Ｅ１３ａｔｏｍ／ｃｍ２にてボロンを傾けて打ち込み、熱拡散することで形成した。
【００３３】
また、エミッタ領域２９は、ゲート電極３３に対し自己整合的に、６０ｋｅＶ、不純物濃度２Ｅ１５ａｔｏｍ／ｃｍ２にて砒素を打ち込み形成した。ＮＰＮ接合が形成される表面近傍、Ｂ−Ｂ‘部位の不純物濃度分布を算出したものが図１３である。本グラフは縦軸に不純物濃度（／ｃｍ３）、横軸に距離（ｕｍ）を取っており、エミッタ、ベース、コレクタの順に濃度が低下する様調整された、またベース長約１００ｎｍのＮＰＮバイポーラトランジスタが存在している点が確認できる。
【００３４】
このバイポーラトランジスタをデバイスシミュレーションにて性能計算した所、ｈｆｅ＝４１で、実施例１に対し高い増幅率にて動作する点を確認した。図１４は、Ｖｃ＝１Ｖ、Ｖｂを上昇動作されている際の電子電流プロファイルであり、エミッタからコレクタに向け電子が流れバイポーラ増幅動作している点を確認できる。
【実施例４】
【００３５】
図１５は、本発明の第４の実施例に係る横型バイポーラトランジスタの製造工程を示すプロセスフロー図である。
【００３６】
まず、図１５(a)の（ａ）に示すように、Ｎ型ドリフト層３５を有する半導体基板表面上にゲート酸化膜３４、ゲート電極３３をパターニングし、（ｂ）Ｐ型ベース給電接続層を形成する不純物ボロン４８をゲート電極３３に対し、自己整合的に打ち込む。（ｃ）熱負荷をかけることにより、Ｐ型ベース給電接続層５１を形成する。（ｄ）Ｐ型ベース層を形成する不純物ボロン４８をゲート電極３３に対し、自己整合的に打ち込む。ここで垂直線に対し、数十度傾けて打ち込み、ベース長を最適化する場合もある。（ｅ）熱負荷をかけることにより、Ｐ型ベース層３０を形成する。（ｆ）Ｎ型エミッタ層とＮ型コレクタ層を形成する不純物砒素４９をゲート電極３３に対し、自己整合的に打ち込む。（ｇ）Ｐ型ベース層を形成する不純物フッ化ボロン５０を打ち込む。（ｈ）熱負荷をかけた後、プラグ・電極を形成し、ベース電極４０、エミッタ電極４２、コレクタ領域４４を有する横型バイポーラトランジスタが完成する。
【実施例５】
【００３７】
図１６は本発明の第３の実施例に係る横型バイポーラトランジスタの素子構造を示す断面図（図４、図１０Ａ−Ａ‘と同様位置の断面図である。）である。
【００３８】
前述実施例３の構造に対し、ゲート電極３３を電圧制御端子とし、ベース電極４０、エミッタ電極４２、コレクタ電極４４、ゲート電極３３の４端子で構成している。
【００３９】
図１７は、デバイスシミュレーションにて計算した、本素子のｈｆｅのゲート電位（Ｖｇ）依存性を示す。ゲート電位を０Ｖから０．２Ｖに増加させると、ｈｆｅは増加し、４１から５２の値に変化する。ここで、ゲート電位を変化させた際の素子断面、電子濃度プロファイルを観察したものが図１８である。
【００４０】
また、Ｃ−Ｃ‘断面での、電子濃度と深さの相関は図１９の通りである。ゲート電位上昇により、ベース領域の電子濃度が上昇しており、これはゲート電位が作る電界がエミッタからベースへの電子注入効率を上昇している点を示している。これに伴い、コレクタへの電子注入効率も上昇、ｈｆｅが上昇すると考えられる。ゲート電位を０．２Ｖ以上に上昇させると、図１７からわかる様に、さらにｈｆｅが上昇するが、ベース領域が反転層となり、コレクタ-エミッタ間がリークし、トランジスタの制御性を失う。
【００４１】
以上より、ゲート端子を追加する事で、ｈｆｅ制御が可能となり、図２０の様なフィードバック回路と組合せることで、製造ばらつきを抑制した安定したゲインを得られる。
【符号の説明】
【００４２】
１  低電圧電源ＶＣＣ
２  高電圧電源ＶＨ
３  負荷
４  ＮＰＮバイポーラトランジスタ
５  ＧＮＤ端子
６  ベース抵抗
７  デジタル制御回路
８  ＰＮＰバイポーラトランジスタ
９  Ｎ型エミッタ層
１０  Ｐ型ベース層
１１  Ｎ型コレクタ層
１２  Ｎ型コレクタ給電層
１３  埋め込み酸化膜
１４  酸化膜
１５  エミッタ電極
１６  ベース電極
１７  コレクタ電極
１８  素子分離領域
１９  Ｎ型コレクタドリフト層
２０  ＮＰＮバイポーラトランジスタ形成領域
２１  ゲート酸化膜
２２  ゲート電極
２３  フィールド酸化膜
２４  Ｎ型ドリフト層
２５  Ｐ型不純物の打ち込み
２６  Ｐ型ウェル層
２７  Ｎ型ドリフト層
２８  Ｎ型ソース層
２９  Ｎ型エミッタ給電層
３０  Ｐ型ベース層
３１  Ｎ型コレクタ給電層
３２  素子分離領域
３３  ゲート電極
３４  ゲート酸化膜
３５  Ｎ型コレクタドリフト層
３６  Ｐ型ベース給電層
３７  フィールド酸化膜
３８  層間絶縁膜
３９  ベースプラグ
４０  ベース電極
４１  エミッタプラグ
４２  エミッタ電極
４３  コレクタプラグ
４４  コレクタ電極
４５  ＮＰＮバイポーラトランジスタ形成領域
４６  Ｐ／Ｎ接合境界線
４７  ベース長＝２５０ｎｍ
４８  Ｐ型不純物打ち込み(例えばボロン)
４９  Ｎ型不純物打ち込み(例えば砒素)
５０  Ｐ型不純物打ち込み(例えばフッ化ボロン)
５１  Ｐ型ベース給電接続領域
５２  ベース長＝１００ｎｍ
５３  ゲートプラグ
５４  ゲート電極
５５  ベース層３０に反転層が形成され、コレクターエミッタ間リーク電流が増大する領域
５６  電子濃度検証箇所
５６−２  ゲート電極、ゲート酸化膜の領域
５６−３  ベース層の領域
５７  本発明のバイポーラトランジスタ
５８  エミッタ端子
５９  コレクタ端子
６０  ベース端子
６１  ゲート端子
６２  入力端子
６３  ゲイン調整用負荷
６４  出力端子
【図１（ａ）】
2015026751.tif 000004
【図１（ｂ）】
2015026751.tif 000005
【図２】
2015026751.tif 000006
【図３（ａ）】
2015026751.tif 000007
【図３（ｂ）】
2015026751.tif 000008
【図４】
2015026751.tif 000009
【図５】
2015026751.tif 000010
【図６】
2015026751.tif 000011
【図７】
2015026751.tif 000012
【図８】
2015026751.tif 000013
【図９（ａ）】
2015026751.tif 000014
【図９（ｂ）】
2015026751.tif 000015
【図１０】
2015026751.tif 000016
【図１１】
2015026751.tif 000017
【図１２】
2015026751.tif 000018
【図１３】
2015026751.tif 000019
【図１４】
2015026751.tif 000020
【図１５（ａ）】
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【図１５（ｂ）】
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【図１５（ｃ）】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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