(57)【要約】      （修正有）【課題】様々な被アクセス装置間を、非同期インタフェースを介して接続する場合に、その非同期インタフェースの汎用性を向上させたデータ転送回路及びデータ転送方法を提供する。【解決手段】被アクセス装置に対応するアクセス要求を含むリクエストパケットを生成し、そのリクエストパケット間に、第１のクロックと第２のクロックとの間の周波数差分を吸収するためのスキップコードを挿入したアクセス要求データ８４０を非同期インタフェースに出力する、第１のクロックで動作するアクセス要求送信手段３１０と、そのアクセス要求データに含まれるそのスキップコードを利用して、その周波数差分を吸収し、そのアクセス要求をその被アクセス装置に出力する、第２のクロックで動作するアクセス要求受信手段５２０を含む。【選択図】図２
2015041177.tif 000002
【特許請求の範囲】
【請求項１】
非同期インタフェースで相互に接続され、第１のクロックで動作するアクセス要求送信手段と第２のクロックで動作するアクセス要求受信手段とを含み、
前記アクセス要求送信手段は、入力された第１のアクセス要求に基づいて、被アクセス装置に対応する第２のアクセス要求を含むリクエストパケットを生成し、前記リクエストパケット間に前記第１のクロックと前記第２のクロックとの間の周波数差分を吸収するためのスキップコードを挿入したアクセス要求データを前記非同期インタフェースに出力し、
前記アクセス要求受信手段は、前記非同期インタフェースから入力される前記アクセス要求データを受信し、前記アクセス要求データに含まれる前記スキップコードを利用して、前記周波数差分を吸収し、前記アクセス要求データに含まれる前記第２のアクセス要求を前記被アクセス装置に出力する
情報処理装置。
【請求項２】
前記第２のクロックで動作し、前記被アクセス装置が出力するリードデータを含むリプライパケットを生成し、前記リプライパケット間に前記スキップコードを挿入したリプライデータを前記非同期インタフェースに出力するリプライ送信手段と、
前記第１のクロックで動作し、前記非同期インタフェースから入力される前記リプライデータを受信し、前記リプライデータに含まれる前記スキップコードに基づいて、前記周波数差分を吸収し、前記リプライデータに含まれる前記リードデータを出力するリプライ受信手段と、を更に含む
ことを特徴とする請求項１記載の情報処理装置。
【請求項３】
前記アクセス要求送信手段は、前記周波数差分を吸収可能な最大の間隔で前記スキップコードを挿入する
ことを特徴とする請求項１または２記載の情報処理装置。
【請求項４】
前記アクセス要求送信手段は、前記スキップコードを挿入するタイミングに基づいて、前記スキップコードに先行する前記リクエストパケットに新たな前記第２のアクセス要求を含めることを抑止する
ことを特徴とする請求項１乃至３のいずれか１項に記載の情報処理装置。
【請求項５】
入力された第１のアクセス要求に基づいて、被アクセス装置に対応する第２のアクセス要求を含むリクエストパケットを生成し、前記リクエストパケット間に第１のクロックと第２のクロックとの間の周波数差分を吸収するためのスキップコードを挿入したアクセス要求データを非同期インタフェースに出力する、前記第１のクロックで動作するアクセス要求送信手段を含み、
前記非同期インタフェースから入力される前記アクセス要求データを受信し、前記アクセス要求データに含まれる前記スキップコードに基づいて、前記周波数差分を吸収し、前記アクセス要求データに含まれる前記第２のアクセス要求を出力する前記第２のクロックで動作するアクセス要求受信手段を含む前記被アクセス装置に、前記非同期インタフェースを介して前記アクセス要求データを送信する
情報処理装置。
【請求項６】
入力された第１のアクセス要求に基づいて、被アクセス装置に対応する第２のアクセス要求を含むリクエストパケットを生成し、前記リクエストパケット間に第１のクロックと第２のクロックとの間の周波数差分を吸収するためのスキップコードを挿入したアクセス要求データを非同期インタフェースに出力する前記第１のクロックで動作するアクセス要求送信手段から、前記非同期インタフェースを介して前記アクセス要求データを受信し、
前記アクセス要求データに含まれる前記スキップコードに基づいて、前記周波数差分を吸収し、前記アクセス要求データに含まれる前記第２のアクセス要求を出力する
前記第２のクロックで動作するアクセス要求受信手段を含む、前記被アクセス装置である
情報処理装置。
【請求項７】
非同期インタフェースで相互に接続され、第１のクロックで動作する第１のインタフェース制御手段と第２のクロックで動作する第２のインタフェース制御手段とを含む情報処理装置において、
前記第１のインタフェース制御手段は、入力された第１のアクセス要求に基づいて、被アクセス装置に対応する第２のアクセス要求を含むリクエストパケットを生成し、前記リクエストパケット間に前記第１のクロックと前記第２のクロックとの間の周波数差分を吸収するためのスキップコードを挿入したアクセス要求データを前記非同期インタフェースに出力し、
前記第２のインタフェース制御手段は、前記非同期インタフェースから入力される前記アクセス要求データを受信し、前記アクセス要求データに含まれる前記スキップコードを利用して、前記周波数差分を吸収し、前記アクセス要求データに含まれる前記第２のアクセス要求を前記被アクセス装置に出力する
データ転送方法。
【請求項８】
前記第２のインタフェース制御手段は、更に、前記被アクセス装置が出力するリードデータを含むリプライパケットを生成し、前記リプライパケット間に前記スキップコードを挿入したリプライデータを前記非同期インタフェースに出力し、
前記第１のインタフェース制御手段は、更に、前記非同期インタフェースから入力される前記リプライデータを受信し、前記リプライデータに含まれる前記スキップコードに基づいて、前記周波数差分を吸収し、前記リプライデータに含まれる前記リードデータを出力する
ことを特徴とする請求項７記載のデータ転送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インタフェースを制御する技術に関し、特に非同期インタフェースを介して装置間を接続する場合の技術に関する。
【背景技術】
【０００２】
コンピュータやサーバなどにおける、メモリ転送性能の向上に対する要求は、年々増大している。そこで、そのメモリ転送性能を満足させるために、様々な関連技術が示されている。
【０００３】
例えば、非特許文献１は、高速信号線を介してメモリを接続するための、ＦＢ−ＤＩＭＭ（Ｆｕｌｌｙ  Ｂｕｆｆｅｒｅｄ  Ｄｕａｌ  Ｉｎｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ）の規格を示す。ＦＢ−ＤＩＭＭのインタフェースは、プロセッサ側のメモリコントローラとそのＦＢ−ＤＩＭＭ間を、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔｓ  Ｉｎｔｅｒｃｏｎｎｅｃｔ  ｂｕｓ）  Ｅｘｐｒｅｓｓに類似したポイント・ツー・ポイント接続のシリアルインタフェース（非同期インタフェース）で接続するインタフェースである。そのＦＢ−ＤＩＭＭ上には、メモリチップとやりとりされるコマンド、アドレス、データのすべてをいったん蓄えるためのＡＭＢ（Ａｄｖａｎｃｅｄ  Ｍｅｍｏｒｙ  Ｂｕｆｆｅｒ）と呼ばれるチップが実装され、ＦＢ−ＤＩＭＭのインタフェースのすべての信号がここを経由する。そのＡＭＢは、単なるバッファではなく、メモリチップ側のメモリコントローラであり、ＦＢ−ＤＩＭＭのインタフェース（プロセッサ側のメモリコントローラとのインタフェース）からのプロトコル変換を行う。
【０００４】
例えば、特許文献１は、ストレージシステムにおける、メモリコントローラの一例を開示する。特許文献１のメモリコントローラは、上述のＦＢ−ＤＩＭＭからなるメモリモジュールとそのメモリコントローラとの間を、二重化されたシリアルインタフェース（ＦＢ−ＤＩＭＭのインタフェース）で接続する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−０６５６９７号公報
【非特許文献】
【０００６】
【非特許文献１】ＦＢＤＩＭＭ  ＡＲＣＨＩＴＥＣＴＵＲＥ  ａｎｄ  ＰＲＯＴＯＣＯＬ，ＪＥＳＤ２０６，Ｊａｎ ２００７，ＵＲＬ“ｈｔｔｐ:／／ｗｗｗ．ｊｅｄｅｃ．ｏｒｇ／ｓｔａｎｄａｒｄｓ−ｄｏｃｕｍｅｎｔｓ／ｒｅｓｕｌｔｓ／ｊＥＳＤ２０６”よりダウンロード
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述した先行技術文献に記載された技術においては、様々な被アクセス装置間を、非同期インタフェースを介して接続する場合に、その非同期インタフェースの汎用性が不十分であるという問題点がある。
【０００８】
その理由は、上述のした先行技術文献に記載されたＦＢ−ＤＩＭＭのインタフェースが、ＡＭＤを介してメモリチップをアクセスするＦＢ−ＤＩＭＭを、被アクセス装置として特化されたインタフェースだからである。
【０００９】
具体的には、ＦＢ−ＤＩＭＭのインタフェースで規定されるメモリアクセスのリクエストは、例えば汎用的なＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）インタフェースとは異なり、ライトコマンドとライトデータを同一タイミングで送出する形式であるからである。
【００１０】
本発明の目的は、上述した問題点を解決できる、汎用性を向上させたデータ転送回路及びデータ転送方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の情報処理装置は、非同期インタフェースで相互に接続され、第１のクロックで動作するアクセス要求送信手段と第２のクロックで動作するアクセス要求受信手段とを含み、前記アクセス要求送信手段は、入力された第１のアクセス要求に基づいて、被アクセス装置に対応する第２のアクセス要求を含むリクエストパケットを生成し、前記リクエストパケット間に前記第１のクロックと前記第２のクロックとの間の周波数差分を吸収するためのスキップコードを挿入したアクセス要求データを前記非同期インタフェースに出力し、前記アクセス要求受信手段は、前記非同期インタフェースから入力される前記アクセス要求データを受信し、前記アクセス要求データに含まれる前記スキップコードを利用して、前記周波数差分を吸収し、前記アクセス要求データに含まれる前記第２のアクセス要求を前記被アクセス装置に出力する。
【００１２】
本発明のデータ転送方法は、非同期インタフェースで相互に接続され、第１のクロックで動作する第１のインタフェース制御手段と第２のクロックで動作する第２のインタフェース制御手段とを含む情報処理装置において、前記第１のインタフェース制御手段は、入力された第１のアクセス要求に基づいて、被アクセス装置に対応する第２のアクセス要求を含むリクエストパケットを生成し、前記リクエストパケット間に前記第１のクロックと前記第２のクロックとの間の周波数差分を吸収するためのスキップコードを挿入したアクセス要求データを前記非同期インタフェースに出力し、前記第２のインタフェース制御手段は、前記非同期インタフェースから入力される前記アクセス要求データを受信し、前記アクセス要求データに含まれる前記スキップコードを利用して、前記周波数差分を吸収し、前記アクセス要求データに含まれる前記第２のアクセス要求を前記被アクセス装置に出力する。
【発明の効果】
【００１３】
本発明は、プロセッサと被アクセス装置とを直接接続する場合の、プロセッサ側と被アクセス装置側とのそれぞれのインタフェース部分を変更することなく、非同期インタフェースを介してそのプロセッサとその被アクセス装置間を接続することが可能になるという効果がある。
【図面の簡単な説明】
【００１４】
【図１】図１は、第１の実施形態に係るメモリ制御装置の構成を示すブロック図である。
【図２】図２は、第１の実施形態に係るメモリ制御装置を含む情報処理システムの構成を示すブロック図である。
【図３】図３は、第１の実施形態におけるアクセス要求部の構成示すブロック図である。
【図４】図４は、第１の実施形態におけるアクセス要求受信部の構成示すブロック図である。
【図５】図５は、第１の実施形態における第１アクセス要求の一例を示す図である。
【図６】図６は、第１の実施形態における第２アクセス要求の一例を示す図である。
【図７】図７は、第１の実施形態におけるリクエストパケットの一例を示す図である。
【図８】図８は、第１の実施形態における第１アクセス要求の一例を示す図である。
【図９】図９は、第１の実施形態における第２アクセス要求の一例を示す図である。
【図１０】図１０は、第１の実施形態におけるリクエストパケットの一例を示す図である。
【図１１】図１１は、第１の実施形態におけるアクセス要求データの一例を示す図である。
【図１２】図１２は、第２の実施形態に係るメモリ制御装置の構成を示すブロック図である。
【図１３】図１３は、第２の実施形態に係るメモリ制御装置を含む情報処理システムの構成を示すブロック図である。
【図１４】図１４は、第２の実施形態におけるリプライ送信部の構成示すブロック図である。
【図１５】図１５は、第２の実施形態におけるリプライ受信部の構成示すブロック図である。
【図１６】図１６は、第２の実施形態におけるリードデータの一例を示す図である。
【図１７】図１７は、第２の実施形態におけるリプライパケットの一例を示す図である。
【図１８】図１８は、第２の実施形態におけるリプライデータの一例を示す図である。
【図１９】図１９は、第２の実施形態におけるリードデータの一例を示す図である。
【図２０】図２０は、第３の実施形態に係るインタフェース制御部の構成を示すブロック図である。
【図２１】図２１は、第３の実施形態に係るインタフェース制御部の構成を示すブロック図である。
【発明を実施するための形態】
【００１５】
本発明を実施するための形態について図面を参照して詳細に説明する。尚、各図面及び明細書記載の各実施形態において、同様の構成要素には同様の符号を付与し、適宜説明を省略する。
【００１６】
＜＜＜第１の実施形態＞＞＞
図１は、本発明の第１の実施形態に係るメモリ制御装置２１０の構成を示すブロック図である。
【００１７】
図１に示すように、本実施形態に係るメモリ制御装置２１０は、アクセス要求送信部３１０とアクセス要求受信部５２０とを含む。
【００１８】
図２は、本発明の第１の実施形態に係るメモリ制御装置２１０を含む情報処理システムの構成を示すブロック図である。
【００１９】
図２に示すように、その情報処理システムはアクセス要求送信部３１０、アクセス要求受信部５２０、プロセッサ部１００、メモリ部７００及び非同期インタフェース部４００から構成される。
【００２０】
まず、図２に示す情報処理システムの全体の動作を説明する。
【００２１】
プロセッサ部１００は、アクセス要求送信部３１０に第１アクセス要求８１０を出力する。
【００２２】
アクセス要求送信部３１０は、プロセッサ部１００が出力する第１アクセス要求８１０を受信する。次に、アクセス要求送信部３１０は、その受信した第１アクセス要求８１０に基づいて、アクセス要求データ８４０を非同期インタフェース部４００に出力する。
【００２３】
アクセス要求受信部５２０は、非同期インタフェース部４００から入力されるアクセス要求データ８４０を受信する。次に、アクセス要求受信部５２０は、その受信したアクセス要求データ８４０に基づいて、第２アクセス要求８２０をメモリ部７００に出力する。
【００２４】
メモリ部７００は、アクセス要求受信部５２０が出力する第２アクセス要求８２０を受信する。次に、メモリ部７００は、その受信した第２アクセス要求８２０を実行する。
【００２５】
非同期インタフェース部４００は、クロック８９１（第１のクロック）で動作するプロセッサ部１００側（アクセス要求送信部３１０側）から、クロック８９２（第２のクロック）で動作するメモリ部７００側（アクセス要求受信部５２０側）へ、クロック８９１とクロック８９２との同期をとることなく、データを転送するインタフェースである。
【００２６】
以上が図２に示す情報処理システム全体の動作の説明である。
【００２７】
次に、メモリ制御装置２１０の各構成要素について説明する。
【００２８】
＝＝＝アクセス要求送信部３１０＝＝＝
アクセス要求送信部３１０は、入力された第１アクセス要求８１０に基づいて、被アクセス装置（不図示）に対応する第２のアクセス要求８２０を含むリクエストパケットを、順次生成する。次に、アクセス要求送信部３１０は、その生成したリクエストパケット間にスキップコードを挿入したアクセス要求データ８４０をその非同期インタフェース部４００に出力する。
【００２９】
ここで、そのスキップコードは、そのリクエストパケットを１個処理する場合の、クロック８９１とクロック８９２との周波数差分を吸収するために挿入される。換言すると、そのスキップコードは、プロセッサ部１００側（アクセス要求送信部３１０側）とメモリ部７００側（アクセス要求受信部５２０側）との間の周波数差分を吸収するために挿入される。
【００３０】
例えば、アクセス要求送信部３１０側のクロック８９１の周期が６単位時間、アクセス要求受信部５２０側のクロック８９２の周期が９単位時間であるとする。即ち、クロック８９１の周波数は、クロック８９２の周波数の１．５倍であるという周波数差分を有するものとする。また、プロセッサ部１００及びメモリ部７００のそれぞれにおいて、ライトリクエストの実行に要するクロック数が２クロックであるとする。また、プロセッサ部１００において、スキップコードの実行に要するクロック数が２クロックであるとする。
【００３１】
この場合、アクセス要求送信部３１０は、例えば連続する２個のライトリクエストを１個のリクエストパケットに含める。そして、そのリクエストパケットに続いて、１個のスキップコードを挿入する。即ち、アクセス要求送信部３１０側では、２個のライトリクエストの実行時間（６単位時間×２クロック×２回）に対し、スキップコードの１回分の実行時間（６単位時間×２クロック）が付加され、合計で３６単位時間となる。そして、この３６単位時間は、アクセス要求受信部５２０側での２個のライトリクエストの実行時間（９単位時間×２クロック×２回）に対応する。
【００３２】
＝＝＝アクセス要求受信部５２０＝＝＝
アクセス要求受信部５２０は、その非同期インタフェース部４００から入力されるアクセス要求データ８４０を受信する。次に、アクセス要求受信部５２０は、アクセス要求データ８４０に含まれる第２のアクセス要求８２０をメモリ部７００（被アクセス装置）に出力する。その際、アクセス要求受信部５２０は、そのアクセス要求データ８４０に含まれるスキップコードを利用して、クロック８９１とクロック８９２との周波数差分を吸収する。例えば、アクセス要求受信部５２０は、そのスキップコードを削除し、そのスキップコードが存在しないものとして動作することにより、その周波数差分を吸収する。
【００３３】
以上が、メモリ制御装置２１０の各構成要素についての説明である。
【００３４】
次に、アクセス要求送信部３１０の具体的な構成について説明する。図３は、アクセス要求送信部３１０の構成の一例を示すブロック図である。
【００３５】
図３に示すように、アクセス要求送信部３１０は、メモリビジー制御回路３１１、リクエスト発行制御回路３１２、パケット生成回路３１３及びスキップコード挿入回路３１４を含む。
【００３６】
＝＝＝メモリビジー制御回路３１１＝＝＝
メモリビジー制御回路３１１は、メモリ部７００へのアクセス状況を監視し、第２アクセス要求８２０の発行可否を管理する。ここで、メモリへのアクセス状況とは、発行許可８０１の出力状況、及び後述のリクエスト発行抑止指示８０３の入力の有無である。ここで、発行許可８０１の出力状況は、第２アクセス要求８２０の発行状況を示す情報である。
【００３７】
メモリビジー制御回路３１１は、第１アクセス要求８１０の入力を受け付け、発行許可８０１の出力状況が出力可能状況であって、かつパケット生成回路３１３からリクエスト発行抑止指示８０３の入力がない場合、第２アクセス要求８２０の発行が可能であると判断する。次に、メモリビジー制御回路３１１は、その第１アクセス要求８１０に対応する第２アクセス要求８２０の発行許可８０１を、リクエスト発行制御回路３１２に出力する。ここで、「発行許可８０１の出力状況が出力可能状況」とは、更に発行許可８０１を出力した場合に、第２アクセス要求８２０が、１個のリクエストパケット８３０に含めることの可能な量を、超過しない状況である。
【００３８】
また、メモリビジー制御回路３１１は、発行許可８０１の出力状況が出力不可状況である場合、またはパケット生成回路３１３からリクエスト発行抑止指示８０３を入力された場合、第２アクセス要求８２０の発行が不可であると判断する。そして、メモリビジー制御回路３１１は、発行許可８０１の出力を停止する。リクエスト発行制御回路３１２は、この発行許可８０１の出力が停止されたことにより、その第１アクセス要求８１０に対応する第２アクセス要求８２０の出力を停止する。
【００３９】
パケット生成回路３１３からリクエスト発行抑止指示８０３が入力された場合、更に続けて、メモリビジー制御回路３１１は、スキップ挿入許可８０２をパケット生成回路３１３に出力する。即ち、メモリビジー制御回路３１１は、実際に第２アクセス要求８２０の発行が抑止された時点で、スキップ挿入許可８０２を出力する。
【００４０】
尚、アクセス要求送信部３１０は、メモリビジー制御回路３１１が第２アクセス要求８２０の発行を許可及び抑止していることを示す情報（不図示）を、プロセッサ部１００に出力するようにしてよい。そして、プロセッサ部１００はそのアクセス要求送信部３１０から入力された情報に基づいて、メモリ部７００のビジー管理を実行してよい。
【００４１】
＝＝＝リクエスト発行制御回路３１２＝＝＝
リクエスト発行制御回路３１２は、メモリビジー制御回路３１１から通知されるその発行許可８０１に基づいて、第２アクセス要求８２０をパケット生成回路３１３に出力する。
【００４２】
＝＝＝パケット生成回路３１３＝＝＝
パケット生成回路３１３は、あるスキップ挿入許可８０２から次のスキップ挿入許可８０２までの間にリクエスト発行制御回路３１２から入力された一連の第２アクセス要求８２０に対して、スタートデリミタ及びエンドデリミタを付加してリクエストパケット８３０を生成する。次に、パケット生成回路３１３は、その生成したリクエストパケット８３０をスキップコード挿入回路３１４に出力する。
【００４３】
更に、パケット生成回路３１３は、スキップコードを挿入するタイミングを監視し、そのタイミングを検出すると、リクエスト発行抑止指示８０３をメモリビジー制御回路３１１へ送出する。換言すると、アクセス要求送信部３１０のパケット生成回路３１３は、スキップコードを挿入するタイミングに基づいて、そのスキップコードに先行するリクエストパケット８３０に新たな第２アクセス要求８２０を含めることを抑止する。
【００４４】
また、パケット生成回路３１３は、メモリビジー制御回路３１１からスキップ挿入許可８０２が入力されると、スキップ挿入指示８０４をスキップコード挿入回路３１４に出力する。
【００４５】
例えば、パケット生成回路３１３は、図３に示すように、カウンタ３１３１、比較回路３１３２、デリミタ生成回路３１３３を含む。
【００４６】
カウンタ３１３１は、例えば、自走カウンタであり、カウント値を常時出力する。カウンタ３１３１は、クロック８９１に基づいて、カウントアップする。また、カウンタ３１３１は、スキップ挿入許可８０２が入力されるとカウント値をリセット（０）にする。
【００４７】
比較回路３１３２は、カウンタ３１３１から入力されたそのカウント値と、所定の閾値とを比較し、それらが一致した場合（スキップコードの挿入タイミングに到達した場合）、メモリビジー制御回路３１１へリクエスト発行抑止指示８０３を出力する。即ち、リクエスト発行抑止指示８０３は、スキップ挿入のために第２アクセス要求８２０の発行を一時的に抑止することを指示する情報である。
【００４８】
デリミタ生成回路３１３３は、第２アクセス要求８２０にスタートデリミタ及びストップデリミタを付加してリクエストパケット８３０を生成する。
【００４９】
尚、スキップコードの挿入間隔を決定するその所定の閾値は、クロック８９１とクロック８９２との周波数差分を吸収可能な範囲の内の、最大値に設定されることが望ましい。こうすることで、非同期インタフェース部４００を介してプロセッサ部１００とメモリ部７００とを接続した場合のアクセス性能への影響を、最小限に抑えることが可能となる。
【００５０】
＝＝＝スキップコード挿入回路３１４＝＝＝
スキップコード挿入回路３１４は、パケット生成回路３１３から入力されたリクエストパケット８３０とスキップ挿入指示８０４とに基づいて、リクエストパケット８３０の間にスキップコードを挿入されたアクセス要求データ８４０を、非同期インタフェース部４００を介して、アクセス要求受信部５２０へ出力する。
【００５１】
以上が、アクセス要求送信部３１０の具体的な構成の説明である。尚、アクセス要求送信部３１０の構成は、上述の例に限らない。例えば、アクセス要求送信部３１０は、スタートデリミタ及びストップデリミタの付加と、スキップコードの挿入とを並行して実行するような構成であってもよい。換言すると、パケット生成回路３１３のデリミタ生成回路３１３３に、スキップコード挿入回路３１４が含まれるような構成であってもよい。
【００５２】
次に、アクセス要求受信部５２０の具体的な構成について説明する。図４は、アクセス要求受信部５２０の構成の一例を示すブロック図である。
【００５３】
図４に示すように、アクセス要求受信部５２０は、スキップコード処理回路５２４及びデリミタ除去回路５２３を含む。
【００５４】
＝＝＝スキップコード処理回路５２４＝＝＝
スキップコード処理回路５２４は、エラスティックバッファを含む。ここで、そのエラスティックバッファは、周波数差分の吸収のために、アクセス要求データ８４０を一時的に保持するバッファ回路である。スキップコード処理回路５２４は、アクセス要求データ８４０からスキップコードを削除し、リクエストパケット８３０をデリミタ除去回路５２３に出力する。
【００５５】
＝＝＝デリミタ除去回路５２３＝＝＝
デリミタ除去回路５２３は、リクエストパケット８３０からスタートデリミタ及びストップデリミタを削除し、第２アクセス要求８２０をメモリ部７００に出力する。
【００５６】
以上が、アクセス要求受信部５２０の具体的な構成の説明である。尚、アクセス要求受信部５２０の構成は、上述の例に限らない。例えば、アクセス要求受信部５２０は、スキップコード、スタートデリミタ及びストップデリミタを、検出した順に削除するような構成であってもよい。
【００５７】
次に、アクセス要求の例を示して、本実施形態の動作を説明する。
【００５８】
図５は、プロセッサ部１００が出力する第１アクセス要求８１０の一例を示す図である。図５に示すように、例えば、プロセッサ部１００は、ライトリクエスト８１１、リードリクエスト８１２及びリードリクエスト８１３の３個の第１アクセス要求８１０を出力する。
【００５９】
アクセス要求送信部３１０は、プロセッサ部１００から出力された第１アクセス要求８１０を、メモリビジー制御回路３１１と、リクエスト発行制御回路３１２とで受信する。
【００６０】
図６は、第２アクセス要求８２０の一例を示す図である。図６に示すように、第２アクセス要求８２０は、ライトリクエスト８１１、リードリクエスト８１２及びリードリクエスト８１３のそれぞれに対応する、ライトリクエスト８２１、リードリクエスト８２２及びリードリクエスト８２３を含む。例えば、ライトリクエスト８２１は、ライトデータがＷｒｉｔｅ  Ｌａｔｅｎｃｙの分だけ遅らされた、メモリ部７００の仕様に沿った形式である。換言すると、メモリ部７００は、第２アクセス要求８２０の入力を受け付けることができる。
【００６１】
リクエスト発行制御回路３１２は、発行許可８０１により発行を許可された第１アクセス要求８１０に基づいて、メモリ部７００の仕様に沿った形式である第２アクセス要求８２０を、順次、パケット生成回路３１３へ出力する。
【００６２】
「メモリ部７００が受け付けることができる第２アクセス要求８２０」を出力するリクエスト発行制御回路３１２は、換言すると、被アクセス装置を直接接続する場合のプロセッサ側のインタフェース部分である。
【００６３】
図７は、リクエストパケット８３０の一例を示す図である。図７に示すようにリクエストパケット８３０は、一連の第２アクセス要求８２０、及び先頭にスタートデリミタを、最後尾にエンドデリミタを含む。
【００６４】
パケット生成回路３１３は、リクエスト発行制御回路３１２から入力された第２アクセス要求８２０に基づいて、リクエストパケット８３０を生成する。
【００６５】
パケット生成回路３１３は、スキップコード挿入回路３１４へのリクエストパケット８３０の出力として、スタートデリミタを生成して出力し、そのスタートデリミタに続けて第２アクセス要求８２０を出力し、最後にエンドデリミタを生成して出力する。また、パケット生成回路３１３は、エンドデリミタの次のサイクルにはスタートデリミタを生成し、次のリクエストパケット８３０の出力を即時開始する。
【００６６】
図８は、プロセッサ部１００が出力する第１アクセス要求８１０の、他の一例を示す図である。図８に示すように、例えば、プロセッサ部１００は、ライトリクエスト８１１、リードリクエスト８１２、リードリクエスト８１３、リードリクエスト８１４、リードリクエスト８１５及びライトリクエスト８１６の６個の第１アクセス要求８１０を出力する。
【００６７】
図９は、図８に示す第１アクセス要求８１０に対応する、第２アクセス要求８２０の他の一例を示す図である。図９に示すように、第２アクセス要求８２０は、ライトリクエスト８１１、リードリクエスト８１２、リードリクエスト８１３、リードリクエスト８１４のそれぞれに対応する、ライトリクエスト８２１、リードリクエスト８２２、リードリクエスト８２３及びリードリクエスト８２４を含む。
【００６８】
図１０は、図９に示す第２アクセス要求８２０に対応するリクエストパケット８３０を示す図である。
【００６９】
図１０に示すリクエストパケット８３０は、メモリビジー制御回路３１１が「発行許可８０１の出力状況が出力不可状況である」と判定したため、リードリクエスト８１５及びライトリクエスト８１６に対応する第２アクセス要求８２０を含まない。一方、図７に示すリクエストパケット８３０は、メモリビジー制御回路３１１が「発行許可８０１の出力状況が出力可能状況である」と判定していたが、パケット生成回路３１３からリクエスト発行抑止指示８０３を入力されて、生成を完了されたリクエストパケット８３０である。
【００７０】
図１１は、アクセス要求データ８４０の一例を示す図である。図１１に示すようにアクセス要求データ８４０は、リクエストパケット８３０とリクエストパケット８３０の間に挿入されたスキップコード８４１を含む。
【００７１】
アクセス要求送信部３１０のスキップコード挿入回路３１４は、パケット生成回路３１３から入力されたリクエストパケット８３０間にスキップコード８４１を挿入してアクセス要求データ８４０とし、非同期インタフェース部４００を介して、そのアクセス要求データ８４０をアクセス要求受信部５２０へ出力する。
【００７２】
アクセス要求受信部５２０のスキップコード処理回路５２４は、非同期インタフェース部４００を介してアクセス要求データ８４０を受信する。次に、スキップコード処理回路５２４は、アクセス要求データ８４０に含まれる、図７或いは図１０に示すリクエストパケット８３０をデリミタ除去回路５２３に出力する。
【００７３】
デリミタ除去回路５２３は、リクエストパケット８３０からスタートデリミタ及びエンドデリミタを除去し、図６または図９に示す第２アクセス要求８２０をメモリ部７００へ出力する。
【００７４】
上述した本実施形態における第１の効果は、プロセッサ部１００とメモリ部７００（被アクセス装置）とを直接接続する場合の、プロセッサ部１００側とメモリ部７００側とのそれぞれのインタフェース部分を変更することなく、非同期インタフェース部４００を介してプロセッサ部１００とメモリ部７００間を接続することが可能になる点である。
【００７５】
その理由は、以下のような構成を含むからである。即ち、第１にアクセス要求送信部３１０が被アクセス装置に対応する第２アクセス要求８２０を含むリクエストパケット８３０の間に、スキップコード８４１を挿入したアクセス要求データ８４０を送信する。第２に、アクセス要求受信部５２０が、受信したアクセス要求データ８４０に含まれるスキップコード８４１を利用してクロック８９１とクロック８９２との間の周波数差分を吸収し、受信したアクセス要求データ８４０に含まれる第２アクセス要求８２０をメモリ部７００に出力する。
【００７６】
上述した本実施形態における第２の効果は、非同期インタフェース部４００を介して接続するためのコストの増大を抑制することが可能になる点である。
【００７７】
その理由は、第１の効果との理由と同様である。具体的には、関連技術で示したＦＢ−ＤＩＭＭにおいて、そのＡＭＤは、次段のＦＢ−ＤＩＭＭへのライトデータの送出タイミングを制御するために、複数のライトデータを保持するバッファを含む。従って、ＦＢ−ＤＩＭＭのインタフェースを用いると、被アクセス装置側に回路規模の増大と、それに伴う発熱量の増加が発生する。一方、本実施形態のメモリ制御装置２１０が含むバッファは、高々１パケット分である。
【００７８】
上述した本実施形態における第３の効果は、プロセッサ部１００からメモリ部７００へのアクセス性能への影響を、最小限に抑えることを可能にする点である。
【００７９】
その理由は、スキップコードの挿入間隔を決定する所定の閾値を、クロック８９１とクロック８９２との周波数差分を吸収可能な範囲の内の、最大値に設定するようにしたからである。
【００８０】
＜＜＜第２の実施形態＞＞＞
次に、本発明の第２の実施形態について図面を参照して詳細に説明する。以下、本実施形態の説明が不明確にならない範囲で、前述の説明と重複する内容については説明を省略する。
【００８１】
図１２は、本発明の第２の実施形態に係るメモリ制御装置２２０の構成を示すブロック図である。
【００８２】
図１２に示すように、本実施形態におけるメモリ制御装置２２０は、アクセス要求送信部３１０及びリプライ受信部３３０を含むインタフェース制御部３００（第１のインタフェース制御手段）と、アクセス要求受信部５２０及びリプライ送信部５４０を含むインタフェース制御部５００（第２のインタフェース制御手段）と、を含む。
【００８３】
図１３は、本発明の第２の実施形態に係るメモリ制御装置２２０を含む情報処理システムの構成を示すブロック図である。
【００８４】
図１３に示すように、その情報処理システムはインタフェース制御部３００、インタフェース制御部５００、プロセッサ部１００、メモリ部７００及び非同期インタフェース部４００から構成される。
【００８５】
まず、図１３に示す情報処理システムの全体の動作を説明する。
【００８６】
第１アクセス要求８１０のライトリクエストに係る動作は、上述の第１の実施形態において説明した通りである。また、第１アクセス要求８１０のリードリクエストに係る動作の内、メモリ部７００へ第２アクセス要求８２０を出力するまでの動作は、上述の第１の実施形態において説明した通りである。
【００８７】
次に、第１アクセス要求８１０のリードリクエストに係る動作の内、メモリ部７００からリードデータ８５０に係る動作を説明する。
【００８８】
メモリ部７００は、インタフェース制御部５００のリプライ送信部５４０にリードデータ８５０を出力する。
【００８９】
リプライ送信部５４０は、メモリ部７００が出力するリードデータ８５０を受信する。次に、リプライ送信部５４０は、その受信したリードデータ８５０に基づいて、リプライデータ８７０を非同期インタフェース部４００に出力する。
【００９０】
リプライ受信部３３０は、非同期インタフェース部４００から入力されるリプライデータ８７０を受信する。次に、リプライ受信部３３０は、その受信したリプライデータ８７０に基づいて、リードデータ８８０をプロセッサ部１００に出力する。
【００９１】
プロセッサ部１００は、リプライ受信部３３０が出力するリードデータ８８０を受信する。
【００９２】
以上が図１３に示す情報処理システム全体の動作の説明である。
【００９３】
次に、メモリ制御装置２２０の各構成要素について説明する。
【００９４】
＝＝＝メモリ部７００＝＝＝
メモリ部７００は、インタフェース制御部５００のアクセス要求受信部５２０から入力された第２アクセス要求８２０のリードリクエストに対応する処理を実行し、リードデータ８５０をインタフェース制御部５００のリプライ送信部５４０に出力する。
【００９５】
＝＝＝リプライ送信部５４０＝＝＝
リプライ送信部５４０は、１個のリクエストパケット８３０に含まれるリードリクエストの第２アクセス要求８２０に対応するリードデータ８５０の組を含むリプライパケットを、順次生成する。  次に、リプライ送信部５４０は、その生成したリプライパケット間にスキップコードを挿入したリプライデータ８７０をその非同期インタフェース部４００に出力する。
【００９６】
＝＝＝リプライ受信部３３０＝＝＝
リプライ受信部３３０は、その非同期インタフェース部４００から入力されるリプライデータ８７０を受信する。次に、リプライ受信部３３０は、リプライデータ８７０に含まれるリードデータ８８０をプロセッサ部１００に出力する。その際、アクセス要求受信部５２０は、そのアクセス要求データ８４０に含まれるスキップコードを利用して、クロック８９１とクロック８９２との周波数差分を吸収する。
【００９７】
以上が、メモリ制御装置２１０の各構成要素についての説明である。
【００９８】
次に、リプライ送信部５４０の具体的な構成について説明する。図１４は、リプライ送信部５４０の構成の一例を示すブロック図である。
【００９９】
図１４に示すように、リプライ送信部５４０は、パケット生成回路５４３及びスキップコード挿入回路５４４を含む。
【０１００】
＝＝＝パケット生成回路５４３＝＝＝
パケット生成回路５４３は、あるリクエストパケット８３０に含まれるリードリクエストに対応するリードデータ８５０の組に対して、スタートデリミタ及びエンドデリミタを付加してリプライパケット８６０を生成する。この際、パケット生成回路５４３は、各リードデータ８５０にデータバリッドを付与するようにしてよい。次に、パケット生成回路５４３は、生成したリプライパケット８６０をスキップコード挿入回路５４４に出力する。
【０１０１】
＝＝＝スキップコード挿入回路５４４＝＝＝
スキップコード挿入回路５４４は、パケット生成回路５４３から入力されたリプライパケット８６０の間にスキップコードを挿入し、リプライデータ８７０として非同期インタフェース部４００を介して、リプライ受信部３３０へ出力する。
【０１０２】
以上が、リプライ送信部５４０の具体的な構成の説明である。尚、リプライ送信部５４０の構成は、上述の例に限らない。例えば、リプライ送信部５４０は、スタートデリミタ及びストップデリミタの付加と、スキップコードの挿入とを並行して実行するような構成であってもよい。換言すると、パケット生成回路５４３に、スキップコード挿入回路５４４が含まれるような構成であってもよい。
【０１０３】
次に、リプライ受信部３３０の具体的な構成について説明する。図１５は、リプライ受信部３３０の構成の一例を示すブロック図である。
【０１０４】
図１５に示すように、リプライ受信部３３０は、デリミタ除去回路３３３及びスキップコード処理回路３３４を含む。
【０１０５】
＝＝＝スキップコード処理回路３３４＝＝＝
スキップコード処理回路３３４は、図４に示すスキップコード処理回路５２４と同様に、周波数差分の吸収のために、リプライデータ８７０を一時的に保持するバッファ回路であるエラスティックバッファを含む。スキップコード処理回路５２４は、アクセス要求データ８４０からスキップコードを削除し、リクエストパケット８３０をデリミタ除去回路５２３に出力する。  スキップコード処理回路３３４は、リプライデータ８７０からスキップコードを削除し、リプライパケット８６０をデリミタ除去回路３３３に出力する。
【０１０６】
＝＝＝デリミタ除去回路３３３＝＝＝
デリミタ除去回路３３３は、リプライパケット８６０からスタートデリミタ及びストップデリミタを削除し、リードデータ８８０をプロセッサ部１００に出力する。
【０１０７】
以上が、リプライ受信部３３０の具体的な構成の説明である。尚、リプライ受信部３３０の構成は、上述の例に限らない。例えば、リプライ受信部３３０は、スキップコード、スタートデリミタ及びストップデリミタを、検出した順に削除するような構成であってもよい。
【０１０８】
次に、リードデータの例を示して、本実施形態の動作を説明する。
【０１０９】
図１６は、メモリ部７００が出力するリードデータ８５０の一例を示す図である。図１６に示すように、例えば、メモリ部７００は、図７に示すリードリクエスト８１２及びリードリクエスト８１３に対応するリードデータ８５１及びリードデータ８５２の２個のリードデータ８５０を出力する。
【０１１０】
図１７は、リプライパケット８６０の一例を示す図である。図１７に示すようにリプライパケット８６０は、リードデータ８８１及びリードデータ８８２、及び先頭にスタートデリミタを、最後尾にエンドデリミタを含む。ここで、リードデータ８８１及びリードデータ８８２のそれぞれは、データバリッドを付与されたリードデータ８５１及びリードデータ８５２である。
【０１１１】
パケット生成回路５４３は、メモリ部７００から入力されたリードデータ８５０に基づいて、リプライデータ８７０を生成する。
【０１１２】
図１８は、リプライデータ８７０の一例を示す図である。図１８に示すようにリプライデータ８７０は、リプライパケット８６０とリプライパケット８６０の間に挿入されたスキップコード８７１を含む。
【０１１３】
リプライ送信部５４０のスキップコード挿入回路５４４は、パケット生成回路５４３から入力されたリプライパケット８６０間にスキップコード８７１を挿入してリプライデータ８７０とし、非同期インタフェース部４００を介して、そのリプライデータ８７０をリプライ受信部３３０に出力する。
【０１１４】
リプライ受信部３３０のスキップコード処理回路３３４は、非同期インタフェース部４００を介してリプライデータ８７０を受信する。次に、スキップコード処理回路３３４は、リプライデータ８７０に含まれる、図１７に示すリプライパケット８６０をデリミタ除去回路３３３に出力する。
【０１１５】
図１９は、リードデータ８８０の一例を示す図である。図１９に示すリードデータ８８１及びリードデータ８８２の２個のリードデータ８８０のそれぞれは、図１６に示すリードデータ８５１及びリードデータ８５２に対応する。
【０１１６】
リプライ受信部３３０のデリミタ除去回路３３３は、リプライパケット８６０からスタートデリミタ及びエンドデリミタを除去し、図１９に示すリードデータ８８０をプロセッサ部１００へ出力する。
【０１１７】
上述した本実施形態における効果は、第１の実施形態の効果に加えて、リードデータに対して周波数差分の吸収が必要な場合についても、第１の実施形態の効果と同様の効果が得られる点である。
【０１１８】
その理由は、以下のような構成を含むからである。即ち、第１にリプライ送信部５４０がリードデータ８８０を含むリプライパケット８６０の間に、スキップコード８７１を挿入したリプライデータ８７０を送信する。第２に、リプライ受信部３３０が、受信したリプライデータ８７０に含まれるスキップコード８７１を利用してクロック８９１とクロック８９２との間の周波数差分を吸収し、受信したリプライデータ８７０に含まれるリードデータ８８０をプロセッサ部１００に出力する。
【０１１９】
＜＜＜第３の実施形態＞＞＞
次に、本発明の第３の実施形態について図面を参照して詳細に説明する。以下、本実施形態の説明が不明確にならない範囲で、前述の説明と重複する内容については説明を省略する。
【０１２０】
図２０は、本発明の第３の実施形態に係るインタフェース制御部３０３（第１のインタフェース制御手段）の構成を示すブロック図である。
【０１２１】
図２０に示すように、本実施形態におけるインタフェース制御部３０３は、第２の実施形態のインタフェース制御部３００と比べて、アクセス要求送信部３１０及びリプライ受信部３３０に替えて、メモリ制御部３５０及び非同期インタフェース制御部３６０を含む。
【０１２２】
＝＝＝メモリ制御部３５０＝＝＝
メモリ制御部３５０は、メモリビジー制御回路３１１、リクエスト発行制御回路３１２、パケット生成回路３１３及びデリミタ除去回路３３３を含む。ここで、メモリ制御部３５０に含まれるメモリビジー制御回路３１１、リクエスト発行制御回路３１２及びパケット生成回路３１３は、図１２に示すアクセス要求送信部３１０（図３に詳細を示す）に含まれるメモリビジー制御回路３１１、リクエスト発行制御回路３１２及びパケット生成回路３１３と同じである。また、メモリ制御部３５０に含まれるデリミタ除去回路３３３は、図１２に示すリプライ受信部３３０（図１５に詳細を示す）に含まれるデリミタ除去回路３３３と同じである。
【０１２３】
＝＝＝非同期インタフェース制御部３６０＝＝＝
非同期インタフェース制御部３６０は、スキップコード挿入回路３１４及びスキップコード処理回路３３４を含む。ここで、非同期インタフェース制御部３６０に含まれるスキップコード挿入回路３１４は、図１２に示すアクセス要求送信部３１０（図３に詳細を示す）に含まれるスキップコード挿入回路３１４と同じものである。また、非同期インタフェース制御部３６０に含まれるスキップコード処理回路３３４は、図１２に示すリプライ受信部３３０（図１５に詳細を示す）に含まれるスキップコード処理回路３３４と同じである。
【０１２４】
図２１は、本実施形態に係るインタフェース制御部５０３（第２のインタフェース制御手段）の構成を示すブロック図である。
【０１２５】
図２１に示すように、本実施形態におけるインタフェース制御部５０３は、第２の実施形態のインタフェース制御部５００と比べて、アクセス要求受信部５２０及びリプライ送信部５４０に替えて、メモリ制御部５５０及び非同期インタフェース制御部５６０を含む。
【０１２６】
＝＝＝メモリ制御部５５０＝＝＝
メモリ制御部５５０は、デリミタ除去回路５２３及びパケット生成回路５４３を含む。ここで、メモリ制御部５５０に含まれるデリミタ除去回路５２３は、図１２に示すアクセス要求受信部５２０（図４に詳細を示す）に含まれるデリミタ除去回路５２３と同じである。また、メモリ制御部５５０に含まれるパケット生成回路５４３は、図１２に示すリプライ送信部５４０（図１４に詳細を示す）に含まれるパケット生成回路５４３と同じである。
【０１２７】
＝＝＝非同期インタフェース制御部５６０＝＝＝
非同期インタフェース制御部５６０は、スキップコード処理回路５２４及びスキップコード挿入回路５４４を含む。ここで、非同期インタフェース制御部５６０に含まれるスキップコード処理回路５２４は、図１２に示すアクセス要求受信部５２０（図４に詳細を示す）に含まれるスキップコード処理回路５２４と同じである。また、非同期インタフェース制御部５６０に含まれるスキップコード挿入回路５４４は、図１２に示すリプライ送信部５４０（図１４に詳細を示す）に含まれるスキップコード挿入回路５４４と同じである。
【０１２８】
以上説明したように、本実施形態は、第２の実施形態においてリクエスト及びデータの流れに対応して纏めた各構成要素を、処理の段階に対応して纏めた形態である。
【０１２９】
上述した本実施形態の構成によっても、第２の実施形態と同様の効果を得ることができる。
【０１３０】
上述の各実施形態のメモリ制御装置は、プロセッサ部１００側とメモリ部７００側とにおける、第２アクセス要求８２０やリードデータ８８０を用いた既存のインタフェースを変更することなく、非同期インタフェース部４００を介して、プロセッサ部１００とメモリ部７００とを接続する。尚、上述の各実施形態は、プロセッサとメモリ間のインタフェースに限らず、様々な機器の固有のインタフェースを維持したまま、非同期インタフェースを介してそれらの機器を接続する場合に、適用できる。
【０１３１】
以上の各実施形態で説明した各構成要素は、必ずしも個々に独立した存在である必要はない。例えば、各構成要素は、複数の構成要素が１個のモジュールとして実現されてよい。また、各構成要素は、１つの構成要素が複数のモジュールで実現されてもよい。また、各構成要素は、ある構成要素が他の構成要素の一部であるような構成であってよい。また、各構成要素は、ある構成要素の一部と他の構成要素の一部とが重複するような構成であってもよい。
【０１３２】
以上説明した各実施形態における各構成要素及び各構成要素を実現するモジュールは、必要に応じ、ハードウェア的に実現されてよい。また、各構成要素及び各構成要素を実現するモジュールは、コンピュータ及びプログラムで実現されてよい。また、各構成要素及び各構成要素を実現するモジュールは、ハードウェア的なモジュールとコンピュータ及びプログラムとの混在により実現されてもよい。
【０１３３】
以上、各実施形態及び実施例を参照して本発明を説明したが、本発明は上記実施形態及び実施例に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しえる様々な変更をすることができる。
【産業上の利用可能性】
【０１３４】
本発明は、固有のインタフェースで接続される装置間を、非同期インタフェースで接続するような、コンピュータシステム及びネットワークシステムへ適用できる。
【符号の説明】
【０１３５】
１００    プロセッサ部
２１０    メモリ制御装置
２２０    メモリ制御装置
３００    インタフェース制御部
３０３    インタフェース制御部
３１０    アクセス要求送信部
３１１    メモリビジー制御回路
３１２    リクエスト発行制御回路
３１３    パケット生成回路
３１４    スキップコード挿入回路
３３０    リプライ受信部
３３３    デリミタ除去回路
３３４    スキップコード処理回路
３５０    メモリ制御部
３６０    非同期インタフェース制御部
４００    非同期インタフェース部
５００    インタフェース制御部
５０３    インタフェース制御部
５２０    アクセス要求受信部
５２３    デリミタ除去回路
５２４    スキップコード処理回路
５４０    リプライ送信部
５４３    パケット生成回路
５４４    スキップコード挿入回路
５５０    メモリ制御部
５６０    非同期インタフェース制御部
７００    メモリ部
８０１    発行許可
８０２    スキップ挿入許可
８０３    リクエスト発行抑止指示
８０４    スキップ挿入指示
８１０    第１アクセス要求
８１１    ライトリクエスト
８１２    リードリクエスト
８１３    リードリクエスト
８１４    リードリクエスト
８１５    リードリクエスト
８１６    ライトリクエスト
８２０    第２アクセス要求
８２１    ライトリクエスト
８２２    リードリクエスト
８２３    リードリクエスト
８２４    リードリクエスト
８３０    リクエストパケット
８４０    アクセス要求データ
８４１    スキップコード
８５０    リードデータ
８５１    リードデータ
８５２    リードデータ
８６０    リプライパケット
８７０    リプライデータ
８７１    スキップコード
８８０    リードデータ
８８１    リードデータ
８８２    リードデータ
８９１    第１クロック
８９２    第２クロック
３１３１    カウンタ
３１３２    比較回路
３１３３    デリミタ生成回路
【図１】
2015041177.tif 000003
【図２】
2015041177.tif 000004
【図３】
2015041177.tif 000005
【図４】
2015041177.tif 000006
【図５】
2015041177.tif 000007
【図６】
2015041177.tif 000008
【図７】
2015041177.tif 000009
【図８】
2015041177.tif 000010
【図９】
2015041177.tif 000011
【図１０】
2015041177.tif 000012
【図１１】
2015041177.tif 000013
【図１２】
2015041177.tif 000014
【図１３】
2015041177.tif 000015
【図１４】
2015041177.tif 000016
【図１５】
2015041177.tif 000017
【図１６】
2015041177.tif 000018
【図１７】
2015041177.tif 000019
【図１８】
2015041177.tif 000020
【図１９】
2015041177.tif 000021
【図２０】
2015041177.tif 000022
【図２１】
2015041177.tif 000023