(57)【要約】【課題】  超格子型記録膜の結晶配向性を高め、小さいセルサイズで低電力かつ素子間の特性ばらつきが小さい相変化メモリを提供することを課題とする。【解決手段】  相変化メモリセルの超格子型相変化層を、絶縁膜内に形成されたコンタクトホール内を完全に満たすように選択的に成長させて、上部電極材料が前記絶縁膜の上面と前記超格子型相変化層の上面と接続するように相変化メモリセルを構成する。【選択図】  図１８
2015072977.tif 000002
【特許請求の範囲】
【請求項１】
記録膜の原子配列の変化によって、下部電極と上部電極との間に形成された前記記録膜の抵抗を変化させて情報を記録する不揮発性半導体記憶装置において、
前記記録膜は、第１のカルコゲン化合物の膜と、前記第１のカルコゲン化合物とは組成が異なる第２のカルコゲン化合物の膜とが積層された超格子構造によって構成され、
絶縁膜内に形成されたコンタクトホールの側壁に、前記積層された第１のカルコゲン化合物の層と、前記第２のカルコゲン化合物の層との境界部の端面が、全て成膜状態で接続していることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記絶縁膜内に各相変化メモリセル毎に形成された前記コンタクトホール内に前記下部電極が形成され、その上に、前記第１のカルコゲン化合物と、前記第２のカルコゲン化合物とが繰り返し積層され、前記第１、または前記第２のカルコゲン化合物の最上層の積層面が前記コンタクトホールの開口端面に達しているか、または開口端面より低い前記コンタクトホール内の所定位置まで成膜され、
前記第１、または前記第２のカルコゲン化合物の最上層の積層面の上に、前記上部電極が前記コンタクトホールの開口部を塞いで形成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１のカルコゲン化合物は、ゲルマニウム(Ｇｅ)及びテルル(Ｔｅ)を主成分とすることを特徴とする請求項１、または請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第２のカルコゲン化合物は、アンチモン(Ｓｂ)及びテルル(Ｔｅ)を主成分とすることを特徴とする請求項１、または請求項２に記載の不揮発性半導体記憶装置。
【請求項５】
前記記録膜と前記記録膜の下に位置する下部電極との間に、前記記録膜の膜成長速度を高め、および結晶配向性を高めるシード層を有していることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項６】
前記シード層は、ＧｅまたはＷであることを特徴とする請求項５に記載の不揮発性半導体記憶装置。
【請求項７】
記録膜の原子配列の変化によって、下部電極と上部電極との間に形成された前記記録膜の抵抗を変化させて情報を記録する不揮発性半導体記憶装置の製造方法において、
半導体基板上に、バッファ層、下部配線層、ダイオード形成層、下部電極層、および犠牲材料層を成膜後、リソグラフィー工程によって下部配線を形成する工程と、
前記下部配線上の各層を、リソグラフィー工程によって各相変化メモリセルを構成する柱状の積層体に加工し、及び絶縁膜の成膜工程によって各相変化メモリセルを分離して構成するための絶縁膜のコンタクトホールを前記柱状の積層体の周囲に形成する工程と、
前記コンタクトホール内の犠牲材料層を除去して、コンタクトホール内に前記下部電極面を露出させる工程と、
前記コンタクトホール内の底面の前記下部電極面上に選択的ＣＶＤ工程により、第１のカルコゲン化合物と、前記第１のカルコゲン化合物とは組成が異なる第２のカルコゲン化合物の成膜を繰り返し、ボトムアップ状に積層する工程と、
前記第１、または前記第２のカルコゲン化合物の最上層の積層面が前記コンタクトホールの開口端面に達すると予測される時点で成膜を停止する工程と、
前記コンタクトホール内を満たしたカルコゲン化合物の積層面上に上部電極層を成膜して、リソグラフィー工程によって上部配線を形成する工程と
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項８】
前記第１、または前記第２のカルコゲン化合物の最上層の積層面が前記コンタクトホールの開口端面に達すると予測される時点で成膜を停止する工程に替えて、
前記第１、または前記第２のカルコゲン化合物の最上層の積層面が前記コンタクトホールの開口端面より所定の高さだけ低い位置まで達すると予測される時点で成膜を停止する工程を有することを特徴とする請求項７に記載の不揮発性半導体記憶装置の製造方法。
【請求項９】
前記第１のカルコゲン化合物は、ゲルマニウム(Ｇｅ)及びテルル(Ｔｅ)を主成分とすることを特徴とする請求項７、または請求項８に記載の不揮発性半導体記憶装置の製造方法。
【請求項１０】
前記第２のカルコゲン化合物は、アンチモン(Ｓｂ)及びテルル(Ｔｅ)を主成分とすることを特徴とする請求項７、または請求項８に記載の不揮発性半導体記憶装置の製造方法。
【請求項１１】
前記下部電極層の上に、前記第１、および前記第２のカルコゲン化合物の膜成長速度を高め、および結晶配向性を高めるシード層を形成する工程を更に有することを特徴とする請求項７に記載の不揮発性半導体記憶装置の製造方法。
【請求項１２】
前記シード層は、ＧｅまたはＷであることを特徴とする請求項１１に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に電流を素子に流すことにより、記録膜内部の原子配列や結晶構造に変化が引き起こされた結果、抵抗値が変化する物質を利用して、情報を記憶し、電気的書き換えが可能な不揮発性半導体記憶装置、特に相変化メモリ（Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｍｅｍｏｒｙ）に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリにデータを記録する固体ストレージは、高速アクセス、高データ転送レート、低消費電力といった特長を持つことから、次世代のストレージデバイスとして注目されている。固体ストレージの大容量化を目的として、メモリ素子サイズの微細化が進められているが、近い将来、隣接メモリ素子間のカップリングなどによって記憶密度が飽和すると予測され、ＮＡＮＤ型フラッシュメモリに代わる、高速で大容量化が可能な固体ストレージが求められている。
【０００３】
次世代の固体ストレージとして、抵抗変化型メモリが盛んに研究されており、その中の一つに、記録材料にカルコゲナイド材料を用いた相変化メモリがある。相変化メモリの１素子であるメモリセルの基本構造は、記録材料を金属電極で挟んだものである。相変化メモリは、電極間の記録材料が相変化によって異なる抵抗状態を持つことを利用して情報を記憶する抵抗変化型メモリである。
【０００４】
相変化メモリセルは、Ｇｅ２Ｓｂ２Ｔｅ５などの相変化材料で構成される記録材料の抵抗値がアモルファス状態と結晶状態で異なることを利用して情報を記憶する。アモルファス状態では抵抗が高く、結晶状態では抵抗が低い。したがって読み出しは、メモリセルの両端に電位差を与え、メモリセルに流れる電流を測定し、メモリセルの高抵抗状態／低抵抗状態を判別することで行う。
【０００５】
相変化メモリセルでは、印加された電流により発生するジュール熱によって、相変化膜の電気抵抗を異なる状態に変化させることによりデータ書き換えを行う。リセット動作、すなわち高抵抗のアモルファス状態へ変化させる動作は、大電流を短時間流して相変化材料を溶解させた後、電流を急減させ急冷することにより行う。一方、セット動作、すなわち低抵抗の結晶状態へ変化させる動作は、相変化材料を結晶化温度以上に保持するのに十分な電流を長時間流すことで行う。
【０００６】
相変化メモリは、微細化を進めると相変化膜の状態を変化させるために必要となる電流が小さくなり、原理上、微細化に向いているため、次世代の固体ストレージの一候補として研究開発されている。
【０００７】
相変化メモリセルの動作電流低減、電力低減は、重要な技術開発要素の一つである。相変化メモリセルの動作電流が低減できると、例えばＭＯＳトランジスタやダイオードなどのメモリセルを選択するスイッチを微細化が可能になり、固体ストレージの高密度化、高速化が可能になる。また相変化メモリセルの動作電力が低減できると、これを用いた固体ストレージをモバイルや家庭用ＰＣなどのストレージクラスメモリ（ＤＲＡＭなどのキャッシュメモリと外部記憶装置の性能ギャップを埋めて、デバイスの性能向上と消費電力低減とを両立することが可能な高速メモリ）に適用した場合、これらのデバイスの消費電力低減に有効である。相変化メモリセルの動作電流、消費電力のうち、データ書換え（特にリセット動作）に要するものは６０％以上であり、このリセット動作に要する電流、電力低減が重要である。
【０００８】
この相変化メモリのリセット電流を低減し、性能を向上させる技術として、特許文献１および非特許文献１において、相変化材料(記録膜)を超格子積層体SLにした構造が開示されている。ここでは、相変化材料(記録膜)を、従来、一般的に使用されているバルク状のＧｅ２Ｓｂ２Ｔｅ５合金に替えて、図２に示すように、結晶主軸ｃ軸配向したごく薄いＧｅＴｅ結晶層201と、Ｓｂ２Ｔｅ３結晶層202の薄膜を交互に繰り返し積層した人工超格子積層体SLとすることを特徴とする。
【０００９】
Ｓｂ２Ｔｅ３結晶層202は、図３(a)に示すように結晶格子が六方晶であり、結晶主軸ｃ軸が図２の積層方向に配向するように成膜される。
ＧｅＴｅ結晶層201は、図３(b)に示すようにゲルマニウム(Ｇｅ)を主成分とするＮａＣｌ型の立方晶の結晶格子であり、(1,1,1)結晶格子面301は、図３(a)のＳｂ２Ｔｅ３結晶層202の結晶格子面302の結晶格子303と、格子定数が誤差0.2％ぐらいでマッチングが良好である。そのため、Ｓｂ２Ｔｅ３結晶層202を下層にして、テンプレートとしてＧｅＴｅ膜をヘテロエピタキシャル成長させると、(1,1,1)結晶格子面301を図２の積層面に配向させて積層させることができる。
【００１０】
上記のように、ＧｅＴｅ結晶層201とＳｂ２Ｔｅ３結晶層202とを繰り返し積層して、超格子積層体SLが構成され、その積層方向における一方の面Slaには下部電極203が設けられ、超格子積層体SLの積層方向における他方の面Slbには上部電極204が設けられてメモリセルが構成される(図２)。この構成で、電極203,204を介して超格子積層体SLに電流を流すと、電流は超格子積層体SLの積層方向に流れる。そのようにすると、ＧｅＴｅ結晶層201内のゲルマニウム(Ｇｅ)原子の安定的な位置が複数存在して、比較的小さいエネルギー印加によって、ゲルマニウム(Ｇｅ)原子の位置が入れ替わることが報告されている。
【００１１】
特許文献１、非特許文献１の先行技術によれば、ＧｅＴｅ層内のＧｅ原子が結晶主軸ｃ軸方向に短距離移動することにより抵抗変化が誘起できる。すなわち、原子配列が変化する部分をＧｅＴｅ膜内のＳｂ２Ｔｅ３膜との界面に集中させることにより、溶融状態を経ずに相変化させることが出来るため、相変化動作に要する電気エネルギーを低減し、プログラミング時間を短くすることが出来ると提案されている。
【００１２】
この超格子型記録膜(ＧｅＴｅ層)の高抵抗状態においては、原子配置がランダムで長距離秩序を持たない非晶質の構造ではなく、結晶とも言える秩序を持った規則的配列であるが、このようなある種の規則的配列を有する秩序状態間の原子配列変化、あるいは結晶１⇔結晶２のような変化であっても、先に述べたような原子配列の変化を、本明細書では広義に「相変化」と定義し、便宜的に、高抵抗状態においては非晶質、低抵抗状態においては結晶と呼ぶことにする。
【００１３】
また、特許文献２には超格子積層体SLを用いたいくつかのメモリセル構造が提案されている。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２０１０−２６３１３１号公報
【特許文献２】特開２０１０−２８７７４４号公報
【非特許文献】
【００１５】
【非特許文献１】Ｎａｔｕｒｅ  Ｎａｎｏｔｅｃｈｎｏｌｏｇｙ，Ｖｏｌ．６，ｐｐ．５０１−５０５（２０１１）
【発明の概要】
【発明が解決しようとする課題】
【００１６】
特許文献１および２では、超格子積層体SLを利用したメモリセルアレイの例(図４)が示されて、複数通りのメモリセルのデバイス構造、その製造プロセスが開示されている。その１つのデバイス構造として、図２０に示すように、層間絶縁膜205に設けられたスルーホール206内に超格子積層体SL及び上部電極204の一部が埋め込まれた例が開示されている。ここでは、超格子積層体SLの積層面がスルーホール206の底面及び内壁に沿って設けられて、下部電極203と上部電極204との対向領域を制限することで電流密度を大きくして、相変化を制御する構造となっている。
【００１７】
特許文献１および２に開示されている人工超格子積層体SLの技術において鍵となるのは、超格子膜の結晶性と配向性である。相変化化合物層であるＧｅＴｅ層が結晶主軸ｃ軸配向していない場合は、Ｇｅ原子の移動方向が電流の流れる方向と一致しないため、スイッチングするために大きな電流が必要になってしまう。ところが、超格子型相変化膜を組み込んだメモリセルの素子間分離に、一般的な反応性イオンエッチングを用いた場合は、高エネルギーの反応性イオンが超格子型相変化膜に高速で入射するため、エッチングにより形成された加工端部においてＧｅＴｅとＳｂ２Ｔｅ３とが相互拡散して合金化したり、ｃ軸配向性が損傷されて非晶質化したりする。合金化や配向性の損傷が起きると、もはや超格子構造とは言えず動作エネルギーの低減効果が充分に機能しなくなってしまう。
【００１８】
上記の問題を回避低減するために、特許文献２では、超格子相変化膜のエッチング加工端部から離れたところに電流を集中させて加工端部の配向性損傷の影響を避ける構造が記載されているが、この構造では、抵抗変化動作に不要な部分を残す必要があるため、セルサイズを小さくできない。また、素子分離にエッチングではなく化学的機械研磨（ＣＭＰ）を用いる方法も記載されているが、この技術では、機械的研磨により超格子構造が損傷されることや、Ｇｅ原子の移動方向が必ずしも一方向に限定されておらず、動作電力低減効果が十分ではなく、電気特性が素子によって異なりビット間ばらつきが大きくなるという問題がある。
【００１９】
本発明は、人工超格子構造の記録膜を備えた相変化メモリが有する、上記の問題を解決し、小さいセルサイズで低電力かつ素子間の特性ばらつきが小さい相変化メモリを提供するべくなされたものである。
【課題を解決するための手段】
【００２０】
上記課題を解決するために本発明では、記録膜の原子配列の変化によって、下部電極と上部電極との間に形成された前記記録膜の抵抗を変化させて情報を記録する不揮発性半導体記憶装置を、前記記録膜は、第１のカルコゲン化合物の膜と、前記第１のカルコゲン化合物とは組成が異なる第２のカルコゲン化合物の膜とが積層された超格子構造によって構成され、絶縁膜内に形成されたコンタクトホールの側壁に、前記積層された第１のカルコゲン化合物の層と、前記第２のカルコゲン化合物の層との境界部の端面が、全て成膜状態で接続しているように構成した。
【００２１】
また、上記課題を解決するために本発明では、前記不揮発性半導体記憶装置を、前記絶縁膜内に各相変化メモリセル毎に形成された前記コンタクトホール内に前記下部電極が形成され、その上に、前記第１のカルコゲン化合物と、前記第２のカルコゲン化合物とが繰り返し積層され、前記第１、または前記第２のカルコゲン化合物の最上層の積層面が前記コンタクトホールの開口端面に達しているか、または開口端面より低い前記コンタクトホール内の所定位置まで成膜され、前記第１、または前記第２のカルコゲン化合物の最上層の積層面の上に、前記上部電極が前記コンタクトホールの開口部を塞いで形成されているように構成した。
【００２２】
また、上記課題を解決するために本発明では、記録膜の原子配列の変化によって、下部電極と上部電極との間に形成された前記記録膜の抵抗を変化させて情報を記録する不揮発性半導体記憶装置の製造方法において、半導体基板上に、バッファ層、下部配線層、ダイオード形成層、下部電極層、および犠牲材料層を成膜後、リソグラフィー工程によって下部配線を形成する工程と、前記下部配線上の各層を、リソグラフィー工程によって各相変化メモリセルを構成する柱状の積層体に加工し、及び絶縁膜の成膜工程によって各相変化メモリセルを分離して構成するための絶縁膜のコンタクトホールを前記柱状の積層体の周囲に形成する工程と、前記コンタクトホール内の犠牲材料層を除去して、コンタクトホール内に前記下部電極面を露出させる工程と、前記コンタクトホール内の底面の前記下部電極面上に選択的ＣＶＤ工程により、第１のカルコゲン化合物と、前記第１のカルコゲン化合物とは組成が異なる第２のカルコゲン化合物の成膜を繰り返し、ボトムアップ状に積層する工程と、前記第１、または前記第２のカルコゲン化合物の最上層の積層面が前記コンタクトホールの開口端面に達すると予測される時点で成膜を停止する工程と、前記コンタクトホール内を満たしたカルコゲン化合物の積層面上に上部電極層を成膜して、リソグラフィー工程によって上部配線を形成する工程とを有することを特徴とする。
【発明の効果】
【００２３】
本発明によれば、配向性の高い平面積層構造の超格子が形成でき、素子間分離工程において超格子膜が損傷されないため、全てのビットにおいてＧｅ原子のスイッチング方向が揃ったメモリを形成することが可能となる。したがって、抵抗値やプログラミング電流のばらつきが低減された高密度で低電力・高信頼の相変化メモリを提供することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の相変化メモリセルアレイの構造を模式的に示す俯瞰図である。
【図２】特許文献１および２における超格子積層体SL、および本発明における相変化材料層の構造を示す断面図である。
【図３】(a)はｃ軸配向したＳｂ２Ｔｅ３結晶層を示す図であり、(b)はＧｅＴｅ結晶層の(1,1,1)面を示す図である。
【図４】相変化メモリセルアレイ100の一部をより詳細に示す回路図である。
【図５】一般的な相変化メモリセルの動作と印加電圧との関係を模式的に示した図である。
【図６】一般的な相変化メモリセルの動作とそれぞれの動作に必要な電力の内訳を示した図である。
【図７】本発明の実施形態の半導体記憶装置の製造方法の一例を示した一部断面図である。
【図８】本発明の実施形態の半導体記憶装置の製造方法の一例を示した一部断面図である。
【図９】本発明の実施形態の半導体記憶装置の製造方法の一例を示した一部断面図である。
【図１０】本発明の実施形態の半導体記憶装置の製造方法の一例を示した一部断面図である。
【図１１】本発明の実施形態の半導体記憶装置の製造方法の一例を示した一部断面図である。
【図１２】本発明の実施形態の半導体記憶装置の製造方法の一例を示した一部断面図である。
【図１３】本発明の実施形態の半導体記憶装置の製造方法の一例を示した一部断面図である。
【図１４】本発明の実施形態の半導体記憶装置の製造方法の一例を示した一部断面図である。
【図１５】本発明の実施形態の半導体記憶装置の製造方法の一例を示した一部断面図である。
【図１６】本発明の実施形態の半導体記憶装置の製造方法の一例を示した一部断面図である。
【図１７】本発明の実施形態の半導体記憶装置の製造方法の一例を示した一部断面図である。
【図１８】本発明の実施形態の半導体記憶装置の製造方法の一例を示した一部断面図である。
【図１９】(a)は本発明の相変化メモリセルアレイのうち、１個の相変化メモリセルの断面図の一例であり、(b)はその他の断面図の一例である。
【図２０】特許文献２に開示されるデバイス構造において、スルーホール内に積層された超格子積層体の断面図である。
【発明を実施するための形態】
【００２５】
以下、本発明の実施の形態について図面を用いて説明する。
図１は、本実施形態の不揮発性半導体記憶装置(相変化メモリデバイス)の製造方法において製造される相変化メモリセルアレイが、半導体基板上から絶縁膜、半導体基板を取り除いて、ワード線105と、ビット線101に接続された態様を模式的に表わした模式図である。本実施形態の目的は、相変化メモリセル106を、一辺または径がＦ(リソグラフィの解像限界、最小分解能)の寸法の柱状形状に収めて、及び各相変化メモリセル106間の間隔もＦとすることで、メモリの集積度を高めた不揮発性半導体記憶装置を提供することである。
【００２６】
本実施形態の半導体記憶装置は、上部電極（ビット配線）101と、下部電極（ワード配線）105と、上部電極（ビット配線）101と下部電極（ワード配線）105との間に挟まれた相変化材料層102、ヒータ電極103、およびダイオード104で構成される相変化メモリセル106がアレイ状に配置された構造を持つ。アレイ状に配置された相変化メモリセル106の間はシリコン酸化膜やシリコン窒化膜などの絶縁材料層、もしくはエアギャップ層が設けられる。
【００２７】
本実施形態においては、前記した相変化材料層102を、図２に示すＧｅＴｅ結晶層201とＳｂ２Ｔｅ３結晶層202とを繰り返し積層した超格子積層体SLにより構成する。そして、図１のＡ−Ａ’切断面により切断された図１９に示す相変化メモリセル106の断面図では、図１９(a)に示すように、相変化材料層102が絶縁層に形成されたコンタクトホールの開口部上端まで満たされてその上に上部電極101が形成された場合と、図１９(b)に示すように、相変化材料層102が絶縁層に形成されたコンタクトホールの開口部上端まで達しない位置まで形成された上に上部電極101がコンタクトホールの上端部を埋めて形成された場合の両方を含むことを特徴する。
【００２８】
図４は相変化メモリセルアレイ100の一例を示す回路図である。相変化メモリセルアレイ100の内部においては、複数のワード線WLがＸ方向に設けられ、複数のビット線BLがＹ方向に設けられている。そして、ワード線WLとビット線BLの各交点にはメモリセルMCが配置されており、これにより複数のメモリセルMCがマトリクス状にレイアウトされている。図１の相変化メモリセル106がメモリセルMC、スイッチングデバイスであるダイオード104がダイオードD、相変化材料層102が超格子積層体SL、上部電極（ビット配線）101がビット線BL、下部電極（ワード配線）105がワード線WLを表わす。
【００２９】
図５は相変化メモリセルの動作と印加電圧との関係を模式的に示した図である。図５の縦軸107は、図１９(a),(b)における上部電極101と下部電極105との間に印加される電圧、横軸113は時間を表している。相変化メモリセルの動作は、読み出し動作110、リセット動作111、セット動作112の３動作に分類できる。読み出し動作110では、結晶化に必要な電圧109よりも十分に低い電圧パルスを印加し、相変化材料層102およびヒータ電極103に流れる電流値を読み出すことにより、相変化材料層102の抵抗値を読み出す。
【００３０】
リセット動作111は相変化材料層102が融点に達するのに必要な電圧108よりも高い電圧パルスを印加し、その際に発生するジュール熱により、相変化材料層102を結晶状態からアモルファス状態に書き換える。パルスの時間幅は20〜100ns程度とし、相変化材料層102を溶融したのち、急冷する。
【００３１】
セット動作112は相変化材料層102が結晶化するのに必要な電圧109よりも高い電圧パルスを印加し、その際に発生するジュール熱により、相変化材料層102をアモルファス状態から結晶状態に書き換える。パルスの時間幅は100〜1000ns程度とし、相変化材料層102を加熱した後、除冷する。
【００３２】
図６は相変化メモリセルの消費エネルギーの内訳を示した図である。図６から相変化メモリセルではデータ書き換え、特にリセット動作で全電力の60％以上を消費していることがわかる。必要とする電流値もリセット動作で最も高く、従ってリセット動作時の電力、電流値低減が重要であることがわかる。リセット動作は相変化材料層102の高抵抗化（アモルファス化）に対応しており、いかにして効率良く融点以上に加熱、急冷してアモルファス化できるかが鍵である。本発明においては、相変化材料層102にごく薄いＧｅＴｅ膜とＳｂ２Ｔｅ３膜等の複数のカルコゲナイド材料を繰り返し積層した超格子型相変化膜を利用することにより、消費電力を低減する。
【００３３】
以下、本発明を適用した相変化メモリセル106の形成プロセス例を図７乃至図１８に示すプロセスフローの斜視図を用いて説明する。
【００３４】
図７に示すように、シリコン基板401上に、バッファ膜402を化学気相成長法(CVD:chemical vapor deposition)もしくは塗布法を用いて成膜した後、下部配線105となる金属膜403をスパッタ法もしくはCVD法を用いて成膜する。
バッファ層402は、例えばシリコン酸化膜などの絶縁膜であり、シリコン基板401上に形成されたMOS回路、配線層などから素子を絶縁する機能を果たす。下部配線105となる金属膜403は、例えばタングステンなどの高融点金属を選択する。公知の配線層のように、バリアメタル層、キャップメタル層を成膜しても良い。
【００３５】
続いて選択スイッチのダイオードを作製するために、ボロンドープのシリコン膜404、真正層のシリコン膜405、リンドープのシリコン膜406を、CVD法により順次成膜する。
本実施例の場合、選択素子としてpinダイオードを作製する例を示しているが、選択素子の採用は任意である。選択素子を採用する場合、シリコン基板401に作成したダイオード、もしくはMOSトランジスタ、あるいはOTS(Ovonic Threshold Switch)と呼ばれるスイッチ素子でも良く、加工容易性、スイッチ特性の観点から適当なものを採用する。
【００３６】
必要に応じて高速熱処理あるいは低温熱処理などでシリコン膜404、405、406を改質した後、相変化メモリセル106のヒータ電極(下部電極)103となる金属膜407をスパッタ法もしくはCVD法を用いて成膜する。ヒータ電極(下部電極)103となる金属膜407は例えばタングステンなどの高融点金属を選択する。ヒータ電極(下部電極)103の上表面には、更に選択性ＣＶＤプロセスにより超格子型記録膜の膜成長速度を高め、および結晶配向性を高めるために、ＧｅまたはＷからなるシード層を形成しておくことが有効である。
続いて、犠牲材料411をスパッタ法もしくはCVD法を用いて製膜する。犠牲材料411としては、例えばシリコンなどのように、金属膜407および後に製膜する絶縁膜409とのエッチング選択比が高い材料を選択する。
【００３７】
続いて、図８に示すように、リソグラフィー工程によって下部配線408を加工する。本実施例では、下部配線408を加工する際、上部の層も一括して加工する。
【００３８】
続いて、図９に示すように、CVD法による絶縁膜もしくはスピン塗布により絶縁膜409を厚く成膜し、基板を平坦化する。
【００３９】
続いて、図１０に示すように、化学機械研磨(CMP:Chemical Mechanical Polishing)法により、絶縁膜409を削り、ヒータ電極(下部電極)103を形成するためのマスクとなる犠牲材料411を露出させる。
【００４０】
続いて、図１１に示すように、リソグラフィー工程によって下部配線408を除いた上部層を柱状に加工する。
【００４１】
続いて、図１２に示すように、CVD法による絶縁膜、若しくはスピン塗布による絶縁膜410を厚く成膜し、基板を平坦化した後CMP法により絶縁膜410を削り、犠牲材料411を露出させる。
【００４２】
続いて、図１３に示すように、犠牲層411のみを除去し、コンタクトホールを形成する。犠牲層411の除去には、ドライエッチング、またはウェットエッチングを用いることができる。コンタクトホール断面を確認できるように図１３のＸ−Ｘ’切断面で切断した断面が図１４になる。
【００４３】
続いて、図１４に断面を示すように、絶縁膜409,410により周囲が囲われたコンタクトホール内へ、ＧｅＴｅ膜とＳｂ２Ｔｅ３膜とを繰り返し積層する超格子型相変化膜421を、コンタクトホールの開口部まで内部を完全に埋め込むことを目標に形成する。形成方法としては選択性の高いＣＶＤ法を用いる。
【００４４】
選択性ＣＶＤプロセスのため、コンタクトホールの底部はタングステンなどの高融点金属膜を形成して、コンタクトホールの側壁はシリコン酸化膜、シリコン窒化膜などの絶縁膜で形成した表面に、以下に示す気相の化学種を選択して、ＧｅＴｅ膜およびＳｂ２Ｔｅ３膜の繰り返し積層膜を、コンタクトホールの底部にだけ選択的に成長させる。
【００４５】
選択性ＣＶＤプロセスにおいて、特にＧｅＴe層の膜厚は５ｎｍ以下のほうが消費電力が低減できる。超格子層にＧｅＴｅおよびＳｂ２Ｔｅ３を用いる場合、Ｇｅの前駆体ガスとして、ターシャリーブチル・ゲルマン、イソブチル・ゲルマンが用いられる。Ｓｂの前駆体ガスとして、トリイソプロピル・アンチモン、トリエチル・アンチモン、ターシャリーブチル・ジメチル・アンチモンが用いられる。Ｔｅの前駆体ガスとしては、ジイソプロピル・テルル、ジターシャリーブチル・テルル、ジエチル・テルルが用いられる。膜堆積温度は、１８０℃以上３５０℃以下、圧力は約０．１〜５ｔｏｒｒである。温度が１８０℃以下であると、堆積した超格子膜の結晶性が悪く、３５０℃以上であると、成膜中に膜が昇華してしまうため、不適切である。圧力が０．１Ｔｏｒｒよりも低いと、膜の平坦性が悪く、５Ｔｏｒｒよりも高いと、充分な堆積速度が得られない。
【００４６】
選択性ＣＶＤプロセスにより形成される超格子型相変化膜421は、コンタクトホールの底部で成膜レートが大きく、コンタクトホールの側壁では極めて小さい。そのため、超格子型相変化膜421はコンタクトホール内で、底面にほぼ平行にボトムアップ状に積層して、コンタクトホールを満たす。
本実施形態では、超格子型相変化膜421の成膜がコンタクトホール開口部上端に達した時点で終了させている。この場合には、図１５に示す通り、コンタクトホール開口部上端面と超格子型相変化膜421の表面がほぼ一致することになる。ただし、全ての相変化メモリセル106の相変化材料層102を同時に選択性ＣＶＤプロセスを行なうと、超格子型相変化膜421の成膜がコンタクトホール開口部上端に達する時期に多少の誤差が生じて、成膜がコンタクトホール開口部上端を溢れる箇所が発生することが予想される。
【００４７】
本実施形態の不揮発性半導体記憶装置(相変化メモリデバイス)の製造方法では、各相変化メモリセル106の相変化材料層102を成膜した後で、素子分離のためにエッチング処理、またはＣＭＰ処理を用いないで各相変化メモリセル106を分離して構成していることを特徴としている。これは、エッチング処理、またはＣＭＰ処理によって相変化材料層102に加工を施すと、加工端部、および加工面に、積層して成膜されたＧｅＴｅ膜とＳｂ２Ｔｅ３膜の結晶格子の配向性、および格子構造の損傷が起こり、電気抵抗変化に誤差が大きくなるという知見に基づく。
そのため、本実施形態では、超格子型相変化膜421の成膜がコンタクトホール内を満たして、コンタクトホール開口部上端に達した時期に成膜を停止する制御を実施しているが、超格子型相変化膜421の成膜がコンタクトホール開口部上端面から所定の深さＤまで達した時期に成膜を停止する制御を実施してもよい。本実施形態では、相変化材料層102のＧｅＴｅ膜とＳｂ２Ｔｅ３膜の積層境界部の端面は、絶縁膜に形成されたコンタクトホールの側壁に接続している。
【００４８】
続いて、図１６に示すように、上部電極材料412を成膜する。上部電極となる金属膜412は例えばタングステンなどの高融点金属を選択する。
【００４９】
最後に、図１７に示すように上部電極412をライン状に加工し、上部配線413を形成することで、pinダイオードをスイッチ素子とする相変化メモリセル106が形成される。これにより、ビットごとに選択スイッチを持ったクロスポイントセルが実現できる。
図１８は、絶縁膜409および絶縁膜410を省略し、柱状に加工された相変化メモリセル106、相変化材料層102(421)、ヒータ電極103(407)、およびダイオード104(404,
405,406)が分かるように図示した鳥瞰図である。
【００５０】
図１９(a)には、本実施形態において超格子型相変化膜421の成膜がコンタクトホール内を満たして、コンタクトホール開口部上端に達した時期に成膜を停止する制御を実施した場合の、図１のＡ−Ａ’切断面により切断された相変化メモリセル106の断面図を示す。また、図１９(b)には、本実施形態の変形例であり、超格子型相変化膜421の成膜がコンタクトホール開口部上端面から所定の深さＤまで達した時期に成膜を停止する制御を実施した場合の、図１のＡ−Ａ’切断面により切断された相変化メモリセル106の断面図を示す。
【符号の説明】
【００５１】
１００  相変化メモリセルアレイ
１０１  上部電極（配線）
１０２  相変化材料層
１０３  ヒータ電極
１０４  ダイオード
１０５  下部電極（配線）
１０６  相変化メモリセル
１０７  印加電圧(座標軸)
１０８  融点に達するのに必要な電圧
１０９  結晶化するのに必要な電圧
１１０  読み出し動作
１１１  リセット動作
１１２  セット動作
１１３  時間(座標軸)
２０１  ＧｅＴｅ結晶層
２０２  Ｓｂ２Ｔｅ３結晶層
２０３  下部電極
２０４  上部電極
２０５  層間絶縁膜
２０６  スルーホール
ＳＬ  超格子積層体
３０１  (1,1,1)結晶格子面
３０２  Ｓｂ２Ｔｅ３結晶層の結晶格子面
３０３  Ｓｂ２Ｔｅ３結晶層の結晶格子面の結晶格子
４０１  シリコン基板
４０２  バッファ層
４０３  下部配線層
４０４  ボロンドープシリコン膜
４０５  真正層シリコン膜
４０６  リンドープシリコン膜
４０７  下部電極層
４０８  下部配線
４０９  平坦化絶縁膜
４１０  平坦化絶縁膜
４１１  犠牲材料
４１２  上部配線層
４１３  上部配線
４２１  相変化材料層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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