(57)【要約】【課題】簡易な構成にて、ＬＳＩ内の回路で異常が発生する時期を予測する。【解決手段】入力データ生成部（１００）は、検査対象の回路である検査対象回路が配置されているＬＳＩ内に配置される。ＦＦ１（１０１）及びＦＦ２（１０２）は、検査対象回路に含まれるフリップフロップと同種のフリップフロップである。入力データ生成部（１００）は、ＦＦ１（１０１）に信号を繰り返し出力する。遅延制御部（１０４）は、ＦＦ１（１０１）からの信号を、検査対象回路で許容される許容遅延量から外れる遅延量である検査遅延量で遅延させ、遅延後の信号をＦＦ２（１０２）に出力する。結果判定部（１０５）及び結果集計・通知部（１０６）は、ＦＦ２（１０２）から出力された信号に基づき、検査対象回路で生じる遅延量の経時変化により検査対象回路で遅延異常が発生するタイミングを予測する。【選択図】図１
2015152557.tif 000002
【特許請求の範囲】
【請求項１】
検査対象の回路である検査対象回路が配置されているＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）内に配置され、
前記検査対象回路に含まれるフリップフロップと同種のフリップフロップである第１のフリップフロップと第２のフリップフロップと、
前記第１のフリップフロップに信号を繰り返し出力する信号出力部と、
前記第１のフリップフロップと前記第２のフリップフロップとに接続され、前記信号出力部から信号が出力される度に、前記信号出力部から出力された信号が前記第１のフリップフロップから入力され、前記検査対象回路で許容される許容遅延量から外れる遅延量である検査遅延量で前記第１のフリップフロップからの信号を遅延させ、遅延後の信号を前記第２のフリップフロップに出力する遅延制御部と、
前記第２のフリップフロップに接続され、前記第２のフリップフロップから出力された信号に基づき、前記検査対象回路で生じる遅延量の経時変化により前記検査対象回路で遅延異常が発生するタイミングを予測する予測部とを有することを特徴とする信号処理装置。
【請求項２】
前記遅延制御部は、
複数の検査遅延量で前記第１のフリップフロップからの信号を遅延させ、遅延後の信号を前記第２のフリップフロップに出力し、
前記予測部は、
前記第２のフリップフロップから出力された信号に基づき、検査遅延量ごとに、信号処理装置で生じる遅延量の経時変化により信号処理装置で遅延異常が発生する遅延異常発生タイミングを特定し、各検査遅延量の遅延異常発生タイミングに基づき、前記検査対象回路で遅延異常が発生するタイミングを予測することを特徴とする請求項１に記載の信号処理装置。
【請求項３】
前記予測部は、
各検査遅延量の遅延異常発生タイミングと、各検査遅延量と、前記検査対象回路の許容遅延量とを用いた演算を行って、前記検査対象回路で遅延異常が発生するタイミングを予測することを特徴とする請求項２に記載の信号処理装置。
【請求項４】
前記信号処理装置は、
複数の第２のフリップフロップと、
複数の遅延制御部とを有し、
各遅延制御部は、
前記第１のフリップフロップに接続されるとともに、前記複数の第２のフリップフロップのうちのいずれかの第２のフリップフロップに接続され、
前記複数の検査遅延量のうちのいずれかの検査遅延量に対応し、
前記信号出力部から出力された信号が前記第１のフリップフロップから並列に入力され、対応する検査遅延量で前記第１のフリップフロップからの信号を遅延させ、遅延後の信号を、接続されている第２のフリップフロップに出力し、
前記予測部は、
第２のフリップフロップから出力された信号に基づき、検査遅延量ごとに、信号処理装置で生じる遅延量の経時変化により信号処理装置で遅延異常が発生する遅延異常発生タイミングを特定し、各検査遅延量の遅延異常発生タイミングに基づき、前記検査対象回路で遅延異常が発生するタイミングを予測することを特徴とする請求項１に記載の信号処理装置。
【請求項５】
前記予測部は、
各検査遅延量の遅延異常発生タイミングと、各検査遅延量と、前記検査対象回路の許容遅延量とを用いた演算を行って、前記検査対象回路で遅延異常が発生するタイミングを予測することを特徴とする請求項４に記載の信号処理装置。
【請求項６】
前記遅延制御部は、
前記検査対象回路で許容される許容最大遅延量よりも大きな検査遅延量で前記第１のフリップフロップからの信号を遅延させることを特徴とする請求項１に記載の信号処理装置。
【請求項７】
前記遅延制御部は、
前記検査対象回路で許容される許容最小遅延量よりも小さい検査遅延量で前記第１のフリップフロップからの信号を遅延させることを特徴とする請求項１に記載の信号処理装置。
【請求項８】
前記ＬＳＩは、複数の領域に区分されており、
前記信号処理装置は、
前記検査対象回路とともに、前記複数の領域のうちのいずれかの領域に配置されていることを特徴とする請求項１に記載の信号処理装置。
【請求項９】
前記ＬＳＩは、機能単位、回路面積単位及び動作クロック単位のうちの少なくともいずれかにより複数の領域に区分されており、
前記信号処理装置は、
前記検査対象回路とともに、前記複数の領域のうちのいずれかの領域に配置されていることを特徴とする請求項１に記載の信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）を検査する技術に関する。
【背景技術】
【０００２】
ＬＳＩの検査は出荷時のみである。
また、その検査もテスタの制約により、実際の動作条件（動作周波数、電圧、温度等）に合致していない。
このため、実際の動作環境で動作異常を起こす可能性があり、また異常発生の予測や異常箇所の特定は困難であった。
この対策として特許文献１では、遅延回路とフリップフロップ等の記憶回路を用いた回路構成を開示している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第ＷＯ２００８／０２３５７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の手法では、ＬＳＩ内の全てのフリップフロップを２重持ちしなければならない。
つまり、検査対象の回路に含まれるフリップフロップと１対１で検査用のフリップフロップを実装する必要がある。
このため、特許文献１の手法では、回路面積の増加、ファンアウト数増加による性能劣化を引き起こすという課題がある。
【０００５】
本発明は、上記の事情に鑑みたものであり、ＬＳＩ搭載システムが稼働中に、電圧・温度等の動作条件や遅延故障等の局所的な変動による遅延増加で誤動作が発生し、システム全体が稼働停止に至るのを防止するために、簡易な構成にて、ＬＳＩ内の回路を定常的に検査し、異常発生の予測を可能とすることを主な目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る信号処理装置は、
検査対象の回路である検査対象回路が配置されているＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）内に配置され、
前記検査対象回路に含まれるフリップフロップと同種のフリップフロップである第１のフリップフロップと第２のフリップフロップと、
前記第１のフリップフロップに信号を繰り返し出力する信号出力部と、
前記第１のフリップフロップと前記第２のフリップフロップとに接続され、前記信号出力部から信号が出力される度に、前記信号出力部から出力された信号が前記第１のフリップフロップから入力され、前記検査対象回路で許容される許容遅延量から外れる遅延量である検査遅延量で前記第１のフリップフロップからの信号を遅延させ、遅延後の信号を前記第２のフリップフロップに出力する遅延制御部と、
前記第２のフリップフロップに接続され、前記第２のフリップフロップから出力された信号に基づき、前記検査対象回路で生じる遅延量の経時変化により前記検査対象回路で遅延異常が発生するタイミングを予測する予測部とを有することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、簡易な構成にて、ＬＳＩ内の回路で異常が発生する時期を予測することができる。
【図面の簡単な説明】
【０００８】
【図１】実施の形態１に係る異常検出回路の構成例を示す図。
【図２】実施の形態１に係るＬＳＩの領域分割例を示す図。
【図３】実施の形態１に係るＬＳＩの領域結合例を示す図。
【図４】実施の形態１に係る最大遅延異常の異常予測方法を示す図。
【図５】実施の形態１に係る最小遅延異常の異常予測方法を示す図。
【図６】実施の形態１に係る異常検出回路の構成例を示す図。
【発明を実施するための形態】
【０００９】
実施の形態１．
本実施の形態では、生産設備等、システム停止が許容できない長期間稼働する装置のＬＳＩ異常を予測する異常検出回路を説明する。
【００１０】
電圧・温度等が局所的に変動した場合、または、経年変化により動作条件が変動した場合は、それらを要因とする信号伝搬遅延の増加や減少で誤動作が発生し、システム全体が稼働停止に至る。
本実施の形態に係る異常検出回路は、異常が発生する前に異常の発生を予測することで、システム全体が稼働停止に至る事態を回避する。
【００１１】
図１に本実施の形態に係る異常検出回路１０の構成例を示す。
異常検出回路１０は、ＬＳＩ内に配置される。
ＬＳＩは複数の領域に区分され、ＬＳＩの各区分に異常検出回路１０が配置される。
より具体的には、異常検出回路１０は、ＬＳＩ内の検査対象の回路である検査対象（本来の機能を実現する回路）とともに区分ごとに配置される。
ＬＳＩの領域区分の方法は後述する。
異常検出回路１０は、信号処理装置の例に相当する。
【００１２】
図１に示すように、異常検出回路１０は、ＬＳＩ内の検査対象回路からは独立した最大遅延異常と最小遅延異常の異常検出を行う２系統の回路構成（最大遅延異常検出回路Ｓ及び最小遅延異常検出回路Ｈ）から成っている。
最大遅延異常検出回路Ｓ及び最小遅延異常検出回路Ｈはシステム動作と並行して常時または間欠的に動作し、遅延制御部Ｓ（１０４Ｓ）、遅延制御部Ｈ（１０４Ｈ）において、検査パラメータＳｘｙ、Ｈｘｙに基づいた信号伝搬遅延を付加して、入力データをフリップフロップ間（ＦＦＳ１からＦＦＳ２へ、またはＦＦＨ１からＦＦＨ２へ）で転送する。
そして、結果判定部Ｓ（１０５Ｓ）、結果判定部Ｈ（１０５Ｈ）にて、入力データとフリップフロップ（ＦＦＳ２とＦＦＨ２）の結果より遅延異常の有無を判定する。
また、結果集計・通知部（１０６）にて、異常検出回路１０ごとに保持するＩＤ（Ｉｄｅｎｔｉｆｉｅｒ）と検査パラメータ値と検査結果を集計・記録すると共に外部へ異常を通知する。
【００１３】
本実施の形態では、検査対象回路が誤動作する信号遅延変動量よりも厳しい遅延条件を検査パラメータＳｘｙまたは検査パラメータＨｘｙとして異常検出回路１０に与えることにより、検査対象回路が遅延変動によって誤動作する前に、異常検出回路１０における遅延異常の発生を検知する。
更に、異なる検査パラメータを異常検出回路１０に入力し、検査パラメータごとに異常を検出する時間を測定する。
これらの時間より、信号伝搬の劣化度合いを測り、検査対象回路で異常が発生するまでの時間予測が可能となる。
【００１４】
次に、最大遅延異常検出回路Ｓの詳細を説明する。
【００１５】
入力データ生成部Ｓ（１００Ｓ）は、ＦＦＳ１（１０１Ｓ）に入力データとして信号を繰り返し出力する。
入力データ生成部Ｓ（１００Ｓ）は、信号出力部の例に相当する。
【００１６】
ＦＦＳ１（１０１Ｓ）とＦＦＳ２（１０２Ｓ）は、検査対象回路に含まれるフリップフロップと同種のフリップフロップである。
ＦＦＳ１（１０１Ｓ）は第１のフリップフロップの例に相当し、ＦＦＳ２（１０２Ｓ）は第２のフリップフロップの例に相当する。
【００１７】
検査パラメータＳｘｙは、検査対象回路で許容される許容最大遅延量よりも大きな遅延量（検査遅延量）である。
本実施の形態では、レイアウト設計結果から検査対象回路における信号伝搬遅延の最大値（許容最大遅延量）を抽出し、抽出した許容最大遅延量より、下式に従って検査パラメータＳｘｙを算出する。
許容最大遅延量＜検査パラメータＳｘｙ＜（クロック周期−ＦＦＳ２のＳｅｔｕｐ値）
・・・式１
なお、ｘは領域を表し、ｙは動作クロック種別を表す。
【００１８】
遅延制御部Ｓ（１０４Ｓ）は、ＦＦＳ１（１０１Ｓ）とＦＦＳ２（１０２Ｓ）とに接続され、ＦＦＳ１（１０１Ｓ）からの信号を検査パラメータＳｘｙ（検査遅延量）で遅延させ、遅延後の信号をＦＦＳ２（１０２Ｓ）に出力する。
より具体的には、遅延制御部Ｓ（１０４Ｓ）は、複数の検査パラメータＳｘｙ（検査遅延量）で、ＦＦＳ１（１０１Ｓ）からの信号を遅延させ、遅延後の信号をＦＦＳ２（１０２Ｓ）に出力する。
【００１９】
結果判定部Ｓ（１０５Ｓ）は、ＦＦＳ２（１０２Ｓ）から出力された信号に基づき、検査パラメータＳｘｙ（検査遅延量）ごとに、最大遅延異常検出回路Ｓで生じる遅延量の経時変化により最大遅延異常検出回路Ｓで遅延異常が発生する遅延異常発生タイミングを特定する。
結果判定部Ｓ（１０５Ｓ）は、後述の結果集計・通知部（１０６）とともに予測部の例に相当する。
【００２０】
結果集計・通知部（１０６）は、各検査パラメータＳｘｙ（検査遅延量）の遅延異常発生タイミングに基づき、検査対象回路で遅延異常が発生するタイミングを予測する。
結果集計・通知部（１０６）は、結果判定部Ｓ（１０５Ｓ）とともに予測部の例に相当する。
【００２１】
次に、最小遅延異常検出回路Ｈの詳細を説明する。
【００２２】
入力データ生成部Ｈ（１００Ｈ）は、ＦＦＨ１（１０１Ｈ）に入力データとして信号を繰り返し出力する。
入力データ生成部Ｈ（１００Ｈ）は、信号出力部の例に相当する。
【００２３】
ＦＦＨ１（１０１Ｈ）とＦＦＨ２（１０２Ｈ）は、検査対象回路に含まれるフリップフロップと同種のフリップフロップである。
ＦＦＨ１（１０１Ｈ）は第１のフリップフロップの例に相当し、ＦＦＨ２（１０２Ｈ）は第２のフリップフロップの例に相当する。
【００２４】
検査パラメータＨｘｙは、検査対象回路で許容される許容最小遅延量よりも小さな遅延量（検査遅延量）である。
本実施の形態では、レイアウト設計結果から検査対象回路における信号伝搬遅延の最小値（許容最小遅延量）を抽出し、抽出した許容最小遅延量より、下式に従って検査パラメータＨｘｙを算出する。
ＦＦＨ２のＨｏｌｄ値＜検査パラメータＨｘｙ＜許容最小遅延量  ・・・式２
なお、ｘは領域を表し、ｙは動作クロック種別を表す。
【００２５】
遅延制御部Ｈ（１０４Ｈ）は、ＦＦＨ１（１０１Ｈ）とＦＦＨ２（１０２Ｈ）とに接続され、ＦＦＨ１（１０１Ｈ）からの信号を検査パラメータＨｘｙ（検査遅延量）で遅延させ、遅延後の信号をＦＦＨ２（１０２Ｈ）に出力する。
より具体的には、遅延制御部Ｈ（１０４Ｈ）は、複数の検査パラメータＨｘｙ（検査遅延量）で、ＦＦＨ１（１０１Ｈ）からの信号を遅延させ、遅延後の信号をＦＦＨ２（１０２Ｈ）に出力する。
【００２６】
結果判定部Ｈ（１０５Ｈ）は、ＦＦＨ２（１０２Ｈ）から出力された信号に基づき、検査パラメータＨｘｙ（検査遅延量）ごとに、最小遅延異常検出回路Ｈで生じる遅延量の経時変化により最小遅延異常検出回路Ｈで遅延異常が発生する遅延異常発生タイミングを特定する。
結果判定部Ｈ（１０５Ｈ）は、後述の結果集計・通知部（１０６）とともに予測部の例に相当する。
【００２７】
結果集計・通知部（１０６）は、各検査パラメータＨｘｙ（検査遅延量）の遅延異常発生タイミングに基づき、検査対象回路で遅延異常が発生するタイミングを予測する。
結果集計・通知部（１０６）は、結果判定部Ｈ（１０５Ｈ）とともに予測部の例に相当する。
【００２８】
異常検出回路１０は検査対象回路（本来の機能を実現する回路）からは独立し、検査対象回路の全てのフリップフロップを２重持ちする必要がないため、回路面積の大幅な増加やファンアウト数増加による性能劣化を引き起こすことはない。
また、最大遅延異常検出回路Ｓ、最小遅延異常検出回路Ｈは、検出すべき遅延異常の種類に応じてどちらか片方のみで構成することも可能であり、必ずしも２系統に限定するものではない。
つまり、検査対象回路の特性上、最大遅延異常のみを検出すればよい場合は最大遅延異常検出回路Ｓと結果集計・通知部（１０６）との構成のみでよい。
また、最小遅延異常のみを検出すればよい場合は最小遅延異常検出回路Ｈと結果集計・通知部（１０６）との構成のみでよい。
なお、結果集計・通知部（１０６）が、異常検出回路ＩＤと検査パラメータ値と検査結果をＬＳＩ外部のメモリに記録するようにしてもよい。
また、結果集計・通知部（１０６）はメモリに限らず、ＬＳＩ内部の異常検出時にのみ動作するような他の回路に通知してもよい。
【００２９】
次に、ＬＳＩの領域区分について説明する。
【００３０】
本実施の形態では、ＬＳＩ製造前のレイアウト設計結果から、機能、回路面積、あるいは動作クロックの分類でＬＳＩを複数の領域に分割し、図１に示した異常検出回路１０を各領域に配置する。
各領域には、検査対象回路と異常検出回路１０とが配置される。
異常検出回路１０に保持するＩＤを検査結果と共にＬＳＩ内の他の回路またはＬＳＩのピンから外部に通知することで、どの領域で遅延異常を検知したかを知ることが可能となる。
図２にＬＳＩの領域分割例を示す。
図２においてＡ〜Ｆのアルファベットは機能、回路面積、動作クロック等の分類を意味し、０〜６の数字は各分類を更に小領域に分割していることを意味している。
分類と分割単位は前記種類に限定するものではない。
【００３１】
また、ＬＳＩで許容される信号伝搬遅延の遅延最大値（許容最大遅延量）が小さく遅延増加に対するマージンが十分にある、もしくは、ＬＳＩで許容される信号伝搬遅延の遅延最小値（許容最小遅延量）が大きく遅延減少に対するマージンが十分にあるというような誤動作発生確率が他の領域と比較して低いと判断できる場合には、隣接する領域を結合することで、異常検出回路数を削減することが可能となる。
例えば、図２に示す領域を、図３のように結合することもできる。
この場合にも、各領域に異常検出回路１０が配置される。
【００３２】
次に、最大遅延異常検出回路Ｓにおける最大遅延異常の異常予測の動作例を図４を用いて説明する。
【００３３】
先ず、上述の式１より、検査パラメータＳｘｙの初期値（システム稼働時間＝０）を設定し、検査パラメータＳｘｙ（１）として遅延制御部Ｓ（１０４Ｓ）に入力する。
遅延制御部Ｓ（１０４Ｓ）は、ＦＦＳ１（１０１Ｓ）からの信号を検査パラメータＳｘｙ（１）で遅延させる。
検査対象回路と異常検出回路１０は、ＬＳＩ内の同じ領域に配置されているので、検査対象回路と異常検出回路１０の遅延量の経時変化は同じである。
つまり、システム稼働時間の経過に伴う伝搬遅延の増加曲線は、図４に示すように、検査対象回路と異常検出回路１０とで一致している。
異常検出回路１０は、ｔ１経過時に結果判定部Ｓ（１０５Ｓ）にて遅延異常と判定される。
結果判定部Ｓ（１０５Ｓ）は、検査パラメータＳｘｙ（１）を記録しておく。
次に、検査パラメータＳｘｙの値を信号伝搬遅延最大値寄りに設定して検査パラメータＳｘｙ（２）として遅延制御部Ｓ（１０４Ｓ）に入力する。
遅延制御部Ｓ（１０４Ｓ）は、ＦＦＳ１（１０１Ｓ）からの信号を検査パラメータＳｘｙ（２）で遅延させる。
検査パラメータＳｘｙ（２）のときは、システム稼働時間がｔ２のときに結果判定部Ｓ（１０５Ｓ）にて遅延異常と判定される。
この劣化進行の度合いから図４の式により検査対象回路が異常となるまでの時間予測が可能となる。
つまり、結果集計・通知部（１０６）が、図４に示す式に従って演算を行って、検査対象回路での異常発生までの時間（ｔ３−ｔ２）を予測する。
【００３４】
次に、最小遅延異常検出回路Ｈにおける最小遅延異常の異常予測の動作例を図５を用いて説明する。
【００３５】
先ず、上述の式２より、検査パラメータＨｘｙの初期値（システム稼働時間＝０）を設定し、検査パラメータＨｘｙ（１）として遅延制御部Ｈ（１０４Ｈ）に入力する。
遅延制御部Ｈ（１０４Ｈ）は、ＦＦＨ１（１０１Ｈ）からの信号を検査パラメータＨｘｙ（１）で遅延させる。
検査対象回路と異常検出回路１０は、ＬＳＩ内の同じ領域に配置されているので、検査対象回路と異常検出回路１０の遅延量の経時変化は同じである。
つまり、システム稼働時間の経過に伴う伝搬遅延の減少曲線は、図５に示すように、検査対象回路と異常検出回路１０とで一致している。
異常検出回路１０は、ｔ１経過時に結果判定部Ｈ（１０５Ｈ）にて遅延異常と判定される。
結果判定部Ｈ（１０５Ｈ）は、検査パラメータＨｘｙ（１）を記録しておく。
次に、検査パラメータＨｘｙの値を信号伝搬遅延最小値寄りに設定して検査パラメータＨｘｙ（２）として遅延制御部Ｈ（１０４Ｈ）に入力する。
遅延制御部Ｈ（１０４Ｈ）は、ＦＦＨ１（１０１Ｈ）からの信号を検査パラメータＨｘｙ（２）で遅延させる。
検査パラメータＨｘｙ（２）のときは、システム稼働時間がｔ２のときに結果判定部Ｈ（１０５Ｈ）にて遅延異常と判定される。
この劣化進行の度合いから図５の式により検査対象回路が異常となるまでの時間予測が可能となる。
つまり、結果集計・通知部（１０６）が、図５に示す式に従って演算を行って、検査対象回路での異常発生までの時間（ｔ３−ｔ２）を予測する。
【００３６】
図４に示す最大遅延異常の異常予測及び図５に示す最小遅延異常の異常予測は、例えば、図６に示す回路構成で実現することが考えられる。
【００３７】
図６では、最大遅延異常検出回路Ｓにおいて、遅延制御部Ｓ（１０７Ｓ）と、ＦＦＳ３（１０３Ｓ）と、結果判定部Ｓ（１０８Ｓ）とを追加している。
図６の構成では、ＦＦＳ３（１０３Ｓ）はＦＦＳ２（１０２Ｓ）とともに第２のフリップフロップの例に相当する。
遅延制御部Ｓ（１０４Ｓ）は、図４の検査パラメータＳｘｙ（１）でＦＦＳ１（１０１Ｓ）からの信号を遅延させ、ＦＦＳ２（１０２Ｓ）に出力する。
結果判定部Ｓ（１０５Ｓ）は、ＦＦＳ２（１０２Ｓ）からの信号を監視して、検査パラメータＳｘｙ（１）で信号を遅延させた場合の遅延異常発生タイミング（図４のｔ１）を特定する。
遅延制御部Ｓ（１０７Ｓ）は、図４の検査パラメータＳｘｙ（２）でＦＦＳ１（１０１Ｓ）からの信号を遅延させ、ＦＦＳ３（１０３Ｓ）に出力する。
結果判定部Ｓ（１０８Ｓ）は、ＦＦＳ３（１０３Ｓ）からの信号を監視して、検査パラメータＳｘｙ（２）で信号を遅延させた場合の遅延異常発生タイミング（図４のｔ２）を特定する。
遅延制御部Ｓ（１０４Ｓ）−ＦＦＳ２（１０２Ｓ）−結果判定部Ｓ（１０５Ｓ）での信号処理と、遅延制御部Ｓ（１０７Ｓ）−ＦＦＳ３（１０３Ｓ）−結果判定部Ｓ（１０８Ｓ）での信号処理は並列に処理される。
そして、結果集計・通知部（１０６）が、図４に示す式に従って演算を行って、検査対象回路での異常発生までの時間（ｔ３−ｔ２）を予測する。
【００３８】
また、図６では、最小遅延異常検出回路Ｈにおいて、遅延制御部Ｈ（１０７Ｈ）と、ＦＦＨ３（１０３Ｈ）と、結果判定部Ｈ（１０８Ｈ）とを追加している。
図６の構成では、ＦＦＨ３（１０３Ｈ）はＦＦＨ２（１０２Ｈ）とともに第２のフリップフロップの例に相当する。
遅延制御部Ｈ（１０４Ｈ）は、図５の検査パラメータＨｘｙ（１）でＦＦＨ１（１０１Ｈ）からの信号を遅延させ、ＦＦＨ２（１０２Ｈ）に出力する。
結果判定部Ｈ（１０５Ｈ）は、ＦＦＨ２（１０２Ｈ）からの信号を監視して、検査パラメータＨｘｙ（１）で信号を遅延させた場合の遅延異常発生タイミング（図５のｔ１）を特定する。
遅延制御部Ｈ（１０７Ｈ）は、図５の検査パラメータＨｘｙ（２）でＦＦＨ１（１０１Ｈ）からの信号を遅延させ、ＦＦＨ３（１０３Ｈ）に出力する。
結果判定部Ｈ（１０８Ｈ）は、ＦＦＨ３（１０３Ｈ）からの信号を監視して、検査パラメータＨｘｙ（２）で信号を遅延させた場合の遅延異常発生タイミング（図５のｔ２）を特定する。
遅延制御部Ｈ（１０４Ｈ）−ＦＦＨ２（１０２Ｈ）−結果判定部Ｈ（１０５Ｈ）での信号処理と、遅延制御部Ｈ（１０７Ｈ）−ＦＦＨ３（１０３Ｈ）−結果判定部Ｈ（１０８Ｈ）での信号処理は並列に処理される。
そして、結果集計・通知部（１０６）が、図５に示す式に従って演算を行って、検査対象回路での異常発生までの時間（ｔ３−ｔ２）を予測する。
【００３９】
このように、異なる検査パラメータＳｘｙ（１）（２）、Ｈｘｙ（１）（２）を予め遅延制御回路に入力しておくことで、それぞれ得られる検査結果から劣化進行の度合いが観測できるようになるため、検査パラメータを変える手続きを行うことなく検査対象回路が異常となるまでの時間予測が可能となる。
なお、回路の個数は図６の例に限定するものではない。
【００４０】
以上のように、本実施の形態によれば、より小さなＬＳＩの回路面積で異常検出回路を構成することが可能となる。
通常、ＬＳＩには、数千個〜数万個のフリップフロップが含まれており、特許文献１では、これら数千個〜数万個のフリップフロップを２重持ちする必要がある。
ＬＳＩを図２のように複数の領域に分割しても、各領域には、数百個〜数千個のフリップフロップが含まれるが、本実施の形態に係る異常検査回路に含まれるフリップフロップ数は、２個〜４０個程度であり、特許文献１の方式に比べて、フリップフロップ数を大幅に抑えることができる。
また、異常検出時には、発生箇所と信号伝搬遅延を通知することで、異常発生箇所の特定や検査対象回路に異常が発生するまでの時間予測も可能となる。
【符号の説明】
【００４１】
１０  異常検出回路、１００Ｓ  入力データ生成部Ｓ、１００Ｈ  入力データ生成部Ｈ、１０１Ｓ  ＦＦＳ１、１０１Ｈ  ＦＦＨ１、１０２Ｓ  ＦＦＳ２、１０２Ｈ  ＦＦＨ２、１０３Ｓ  ＦＦＳ３、１０３Ｈ  ＦＦＨ３、１０４Ｓ  遅延制御部Ｓ、１０４Ｈ  遅延制御部Ｈ、１０５Ｓ  結果判定部Ｓ、１０５Ｈ  結果判定部Ｈ、１０６  結果集計・通知部、１０７Ｓ  遅延制御部Ｓ、１０７Ｈ  遅延制御部Ｈ、１０８Ｓ  結果判定部Ｓ、１０８Ｈ  結果判定部Ｈ。
【図１】
2015152557.tif 000003
【図２】
2015152557.tif 000004
【図３】
2015152557.tif 000005
【図４】
2015152557.tif 000006
【図５】
2015152557.tif 000007
【図６】
2015152557.tif 000008