(57)【要約】【課題】増幅器帯域幅拡張を提供する。【解決手段】本稿に記載される少なくとも一つの実施形態によれば、増幅器が出力をもつ増幅回路を含んでいてもよい。増幅器は、増幅回路の出力に結合された帯域幅拡張回路をも含んでいてもよい。帯域幅拡張回路は能動デバイスおよび抵抗器を含んでいてもよい。能動デバイスおよび抵抗器は、増幅器の帯域幅を増すインダクタンスを作り出すよう構成されていてもよい。【選択図】図１Ａ
2015201836.tif 000002
【特許請求の範囲】
【請求項１】
出力をもつ増幅回路と；
能動デバイスおよび抵抗器を含む、前記増幅回路の前記出力に結合された帯域幅拡張回路とを有する増幅器であって、
前記能動デバイスおよび前記抵抗器は、当該増幅器の帯域幅を増すインダクタンスを作り出すよう構成されている、
増幅器。
【請求項２】
前記能動デバイスがp型金属酸化物半導体（PMOS）トランジスタである、請求項１記載の増幅器。
【請求項３】
前記能動デバイスがn型金属酸化物半導体（NMOS）トランジスタである、請求項１記載の増幅器。
【請求項４】
当該増幅器は当該増幅器の周波数応答を示す伝達関数をもち、前記伝達関数は当該増幅器の帯域幅に関連する極をもち、
前記能動デバイスおよび前記抵抗器が、前記インダクタンスが前記極を少なくとも部分的に打ち消して当該増幅器の帯域幅が増すようにする、前記伝達関数についての零点を作り出すよう構成されている、
請求項１記載の増幅器。
【請求項５】
前記零点が前記極にほぼ等しい、請求項４記載の増幅器。
【請求項６】
前記能動デバイスが第一の能動デバイスであり、前記抵抗器が第一の抵抗器であり、前記インダクタンスが第一のインダクタンスであり、前記帯域幅拡張回路がさらに、当該増幅器の帯域幅を増す第二のインダクタンスを作り出すよう構成されている第二の能動デバイスおよび第二の抵抗器を含み、前記第一の能動デバイスおよび前記第二の能動デバイスは前記増幅回路の出力信号によって駆動され、前記第一の能動デバイスおよび前記第一の抵抗器は、前記出力信号が前記第二の能動デバイスをオフにするのに十分低いときに前記第一のインダクタンスを作り出すよう構成されており、前記第二の能動デバイスおよび前記第二の抵抗器は、前記出力信号が前記第一の能動デバイスをオフにするのに十分高いときに前記第二のインダクタンスを作り出すよう構成されている、請求項１記載の増幅器。
【請求項７】
前記第一の能動デバイスがp型金属酸化物半導体（PMOS）トランジスタであり、前記第二の能動デバイスがn型金属酸化物半導体（NMOS）トランジスタである、請求項６記載の増幅器。
【請求項８】
前記出力が第一の出力であり、前記増幅回路が前記第一の出力および第二の出力を含む差動増幅回路であり、前記帯域幅拡張回路が第一の帯域幅拡張回路であり、前記インダクタンスが前記第一の出力に関して当該増幅器の帯域幅を増す第一のインダクタンスであり、当該増幅器がさらに、前記差動増幅回路の前記第二の出力に結合され、別の能動デバイスを使って第二のインダクタンスを作り出すよう構成された第二の帯域幅拡張回路を有し、前記第二のインダクタンスは前記第二の出力に関して当該増幅器の帯域幅を増す、請求項１記載の増幅器。
【請求項９】
増幅器であって：
ノードと；
前記ノードにおいて出力信号を出力するよう構成された増幅回路と；
トランジスタであって、該トランジスタのドレインにおいて前記ノードに結合されたトランジスタと；
前記ノードと前記トランジスタのゲートとの間に結合された抵抗器であって、該抵抗器および前記トランジスタが当該増幅器の帯域幅を増すインダクタンスを作り出すような抵抗をもつよう構成された抵抗器とを有する、
増幅器。
【請求項１０】
前記トランジスタがp型金属酸化物半導体（PMOS）トランジスタまたはn型金属酸化物半導体（NMOS）トランジスタである、請求項９記載の増幅器。
【請求項１１】
当該増幅器は当該増幅器の周波数応答を示す伝達関数をもち、前記伝達関数は当該増幅器の帯域幅に関連する極をもち、
前記トランジスタおよび前記抵抗器が、前記インダクタンスが前記極を少なくとも部分的に打ち消して当該増幅器の帯域幅が増すようにする、前記伝達関数についての零点を作り出すよう構成されている、
請求項９記載の増幅器。
【請求項１２】
前記零点が前記極にほぼ等しい、請求項１１記載の増幅器。
【請求項１３】
前記トランジスタが第一のトランジスタであり、前記抵抗器が第一の抵抗器であり、前記インダクタンスが第一のインダクタンスであり、前記帯域幅拡張回路がさらに：
第二のトランジスタであって、該第二のトランジスタのドレインにおいて前記ノードに結合されている第二のトランジスタと；
前記ノードと前記第二のトランジスタのゲートとの間に結合された第二の抵抗器であって、前記第二の抵抗器および前記トランジスタが、当該増幅器の帯域幅を増す第二のインダクタンスを作り出すような抵抗をもつよう構成されている、第二の抵抗器とを有する請求項９記載の増幅器であって、
前記第一のトランジスタおよび前記第二のトランジスタは当該増幅器の出力信号によって駆動され、前記第一のトランジスタおよび前記第一の抵抗器は、前記出力信号が前記第二のトランジスタをオフにするのに十分低いときに前記第一のインダクタンスを作り出すよう構成されており、前記第二のトランジスタおよび前記第二の抵抗器は、前記出力信号が前記第一のトランジスタをオフにするのに十分高いときに前記第二のインダクタンスを作り出すよう構成されている、請求項９記載の増幅器。
【請求項１４】
前記第一のトランジスタがPMOSトランジスタであり、前記第二のトランジスタがNMOSトランジスタである、請求項１３記載の増幅器。
【請求項１５】
前記ノードが第一のノードであり、当該増幅器が第二のノードを有し；
前記出力が第一の出力であり；
前記増幅回路が前記第一のノードに結合された前記第一の出力および前記第二のノードに結合された第二の出力を含む差動増幅回路であり；
前記インダクタンスが前記第一の出力に関して当該増幅器の帯域幅を増す第一のインダクタンスであり；
当該増幅器がさらに、前記差動増幅回路の前記第二の出力に結合され、別のトランジスタを使って第二のインダクタンスを作り出して該第二のインダクタンスが前記第二の出力に関して当該増幅器の帯域幅を増すようにするよう構成された第二の帯域幅拡張回路を有する、
請求項９記載の増幅器。
【請求項１６】
増幅器の帯域幅を増す方法であって、帯域幅拡張回路を用いて前記増幅器の帯域幅を増大させるインダクタンスを生成する段階を含み、前記帯域幅拡張回路は、前記インダクタンスを生成するよう構成され、前記増幅器の出力ノードに結合されている能動デバイスおよび抵抗器を含む、方法。
【請求項１７】
前記能動デバイスがPMOSトランジスタまたはNMOSトランジスタである、請求項１６記載の方法。
【請求項１８】
前記増幅器は前記増幅器の周波数応答を示す伝達関数をもち、前記伝達関数は前記増幅器の帯域幅に関連する極をもち、当該方法がさらに、前記インダクタンスが前記極を少なくとも部分的に打ち消して前記増幅器の帯域幅が増すようにする、前記伝達関数についての零点を作り出すよう前記能動デバイスおよび前記抵抗器を構成することを含む、請求項１６記載の方法。
【請求項１９】
前記零点が前記極にほぼ等しい、請求項１８記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本稿で論じる実施形態は増幅器の帯域幅の拡張に関する。
【背景技術】
【０００２】
多くの増幅器、特に差動増幅器は、高い周波数で動作する高速用途のために使われる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
よって、増幅器の帯域幅を増すことは、増幅器の有用性を高めることができる。増幅器についての周波数要求が高まり続けているので、特にそうである。
【０００４】
本願が特許請求する主題は、何らかの欠点を解決するまたは上記のような環境においてのみ動作する実施形態に限定されるものではない。むしろ、上記は単に、本稿に記載されるいくつかの実施形態が実施されうる一つの例示的な技術領域を示すために与えられている。
【課題を解決するための手段】
【０００５】
本稿に記載される少なくとも一つの実施形態によれば、増幅器が出力をもつ増幅回路を含んでいてもよい。増幅器は、増幅回路の出力に結合された帯域幅拡張回路をも含んでいてもよい。帯域幅拡張回路は能動デバイスおよび抵抗器を含んでいてもよい。能動デバイスおよび抵抗器は、増幅器の帯域幅を増すインダクタンスを作り出すよう構成されていてもよい。
【０００６】
これらの実施形態の目的および利点は、少なくとも、特に請求項において指摘される要素、特徴および組み合わせによって実現され、達成されるであろう。
【０００７】
上記の概括的な記述および以下の詳細な記述は例示および説明するものであり、特許請求される発明を制約するものではないことは理解される。
【図面の簡単な説明】
【０００８】
例示的な実施形態は、付属の図面の使用を通じてさらなに具体的かつ詳細に記述され、説明される。
【図１Ａ】増幅器の帯域幅を増すよう構成された帯域幅拡張回路を含む例示的な増幅器を示す図である。
【図１Ｂ】帯域幅拡張回路の例示的な構成をもつ図１Ａの増幅器を示す図である。
【図２Ａ】差動増幅器の帯域幅を増すよう構成された帯域幅拡張回路を含む例示的な差動増幅器を示す図である。
【図２Ｂ】帯域幅拡張回路の例示的な構成をもつ図２Ａの増幅器を示す図である。
【図３】本稿に記載される帯域幅拡張回路が増幅器の帯域幅を増しうることを例解する例示的なプロットを含むグラフである。
【発明を実施するための形態】
【０００９】
差動増幅器のような増幅器は、高速アプリケーションのためにますます使われており、増幅器の帯域幅を高めることがしばしば望まれる。しばしば、増幅器の帯域幅は、増幅器の負荷抵抗（loading  resistance）（Rcl）ならびに増幅器の出力ノードにおけるキャパシタンス（Cld）によって影響されうる。たとえば、増幅器は、増幅器の周波数応答を表わす伝達関数をもちうる。ここで、伝達関数の極――これは増幅器の帯域幅の上限に影響しうる――は、Rcl*Cldによって表わされうる。
【００１０】
いくつかの実施形態では、増幅器の帯域幅はキャパシタンスCldを少なくとも部分的に打ち消すことによって高めることができる。Cldを少なくとも部分的に打ち消せば、キャパシタンスCldおよび抵抗Rclに付随しうる極を少なくとも部分的に打ち消すことができるのである。のちに詳述するように、帯域幅拡張回路は、少なくとも部分的にキャパシタンスCldを打ち消しうる、増幅器の出力ノードにおけるインダクタンスを生成するよう構成されていてもよい。特に、帯域幅拡張回路は、キャパシタンスCldおよび負荷抵抗Rclに付随する極にいくらか近い（たとえば、ほぼ等しい）、前記伝達関数についての零点を生成でき、それにより、該零点が、キャパシタンスCldおよび抵抗Rclに付随する極を打ち消しうる。
【００１１】
増幅器の帯域幅を増す増幅器の出力ノードにおけるインダクタンスを生成するために、帯域幅拡張回路は能動デバイス（たとえばトランジスタ）および抵抗器を含んでいてもよい。該インダクタンスを生成するための該能動デバイスおよび抵抗器を使うことは、伝統的なインダクタを使うよりも少ないスペースを使用しうる。いくつかの実施形態では、該インダクタンスを生成するための該能動デバイスおよび抵抗器を使うことは、帯域幅打ち消し回路を含む増幅器全体が同じ集積されたチップ上に含まれることを許容しうる。
【００１２】
本開示の実施形態は、付属の図面を参照して説明される。
【００１３】
図１Ａは、本稿に開示される少なくとも一つの実施形態に基づく、増幅器１００の帯域幅を増すよう構成された帯域幅拡張回路１０４を含む例示的な増幅器１００を示している。増幅器１００は、入力ノード１０６、増幅回路１０２および出力ノード１０８をも含んでいてもよい。増幅回路１０２は、入力ノード１０６における入力信号を受け取って、該入力信号に利得を適用し、適用された利得をもつ入力信号を、出力ノード１０８において出力信号として出力するよう構成されたいかなる好適な回路であってもよい。
【００１４】
増幅器１００の帯域幅は、出力ノード１０８の出力キャパシタンス（Cout）および増幅回路１０２の負荷抵抗（Rl）によって影響され、場合によっては制限されうる。たとえば、増幅器１００は、増幅器１００の周波数応答を表わす伝達関数を有していてもよい。伝達関数は、増幅器１００の帯域幅の上限に影響しうる、RlおよびCoutに起因する極をもちうる。RlおよびCoutに起因する極は、Rl*Coutによって表わされてもよい。
【００１５】
帯域幅拡張回路１０４は出力ノード１０８に結合されていてもよく、出力キャパシタンスCoutを少なくとも部分的に打ち消しうるインダクタンスを生成するよう構成されていてもよい。図１Ｂに関して下記で詳述するように、いくつかの実施形態では、帯域幅拡張回路１０４は、該インダクタンスを生成するよう構成された一つまたは複数の能動デバイスおよび抵抗器を含んでいてもよい。いくつかの実施形態では、帯域幅拡張回路１０４は、増幅器１００の伝達関数に基づいて構成されてもよい。
【００１６】
たとえば、上記で示したように、前記伝達関数は、増幅器１００の帯域幅に対する出力キャパシタンスCoutおよび負荷抵抗Rlの影響を表わす極をもちうる。帯域幅拡張回路１０４は、この極を少なくとも部分的に打ち消すことができ、増幅器１００の帯域幅に対する帯域幅拡張回路１０４の効果を表わす、前記伝達関数についての零点を生成しうる。この零点が上記の極に近いほど、零点は極を打ち消し、増幅器１００の帯域幅が高められうる。したがって、のちに詳述するように、いくつかの実施形態では、帯域幅拡張回路１０４は、極を少なくとも部分的に打ち消すよう該極に十分近い、前記伝達関数についての零点を生成するよう構成されていてもよい。いくつかの実施形態では、帯域幅拡張回路１０４は、極にほぼ等しいまたは等しい、前記伝達関数についての零点を生成するよう構成されていてもよい。
【００１７】
図１Ｂは、本稿に記載される少なくとも一つの実施形態に基づく、帯域幅拡張回路１０４の例示的な構成をもつ増幅器１００を示している。図１Ｂの帯域幅拡張回路１０４は、抵抗器１１０および１１４ならびにp型金属酸化物半導体（PMOS）トランジスタ１１２（以下、「トランジスタ１１２」と称する）およびn型金属酸化物半導体（NMOS）トランジスタ１１６（以下、「トランジスタ１１６」と称する）を含んでいてもよい。トランジスタ１１２およびトランジスタ１１６は、帯域幅拡張回路１０４の能動デバイスであってもよい。
【００１８】
図示した実施形態では、トランジスタ１１２のソースは供給電圧VDDに結合されてもよく、トランジスタ１１６のソースはグラウンドに結合されてもよい。さらに、トランジスタ１１２およびトランジスタ１１６はそれぞれ、それぞれのドレインにおいて出力ノード１０８に結合されていてもよい。さらに、図１Ｂに示されるように、抵抗器１１０は出力ノード１０８とトランジスタ１１２のゲートとの間に結合されていてもよい。抵抗器１１４は同様に、出力ノード１０８とトランジスタ１１６のゲートとの間に結合されていてもよい。
【００１９】
図示した実施形態では、図示した仕方で構成された抵抗器１１０およびトランジスタ１１２は、増幅器１００の伝達関数における第一の零点を生成しうる第一のインダクタンスを生成しうる。第一の零点は、出力キャパシタンスCoutおよび負荷抵抗Rlに付随する極に近くてもよい。第一の零点は、該第一の零点が極を少なくとも部分的に打ち消しうるよう、抵抗器１１０の抵抗を調整することによって、極に近くなるよう調整されてもよい。いくつかの実施形態では、抵抗器１１０の抵抗は、該第一の零点が極を実質的に打ち消しうるよう、第一の零点が極にほぼ等しくなりうるよう選択されてもよい。
【００２０】
図示したように構成された抵抗器１１４およびトランジスタ１１６は同様に、増幅器１００の伝達関数における第二の零点を生成しうる第二のインダクタンスを生成しうる。第二の零点は、第一の零点と同様に、該第二の零点が極を少なくとも部分的に打ち消しうるよう、出力キャパシタンスCoutおよび負荷抵抗Rlに付随する極に近くてもよい。第二の零点は、抵抗器１１４の抵抗を調整することによって、極に近くなるよう調整されてもよい。いくつかの実施形態では、抵抗器１１４の抵抗は、該第二の零点が極を実質的に打ち消しうるよう、第二の零点が極にほぼ等しくなりうるよう選択されてもよい。
【００２１】
図１Ｂに示されるように、トランジスタ１１２およびトランジスタ１１６は、出力ノード１０８に存在しうる出力信号によって駆動されてもよい。よって、出力信号が十分低いときは、トランジスタ１１６は能動モードでなくなって、事実上オフになってもよい。そのゲート電圧がトランジスタ１１６を能動モードに維持するのに十分高くないかもしれないからである。トランジスタ１１６が能動モードでなくなることによって、トランジスタ１１６および抵抗器１１４は第二のインダクタンスを生成するのをやめてもよい――結果として、第二の零点は伝達関数に存在しなくてもよい。しかしながら、出力信号がトランジスタ１１６を事実上オフにするのに十分低いときは、トランジスタ１１２は、PMOSトランジスタなので、能動状態に維持されてもよい。したがって、出力信号がトランジスタ１１６を事実上オフにするのに十分低いときは、第二のインダクタンスおよび付随する第二の零点が存在しないときでも第一の零点が極を少なくとも部分的に打ち消しうるよう、トランジスタ１１２および抵抗器１１０は第一のインダクタンスを生成しうる。
【００２２】
同様に、出力信号が十分高いとき、トランジスタ１１２は能動モードでなくなって、事実上オフになってもよい。そのゲート電圧が、トランジスタ１１２を能動モードに維持するには高すぎることがありうるからである。トランジスタ１１２が能動モードでなくなると、トランジスタ１１２および抵抗器１１０は第一のインダクタンスを生成するのをやめてもよい――結果として、第一の零点は伝達関数に存在しなくてもよい。しかしながら、出力信号がトランジスタ１１２を事実上オフにするのに十分高いときは、トランジスタ１１６は、NMOSトランジスタなので、能動状態に維持されてもよい。したがって、出力信号がトランジスタ１１２を事実上オフにするのに十分高いときは、第一のインダクタンスおよび付随する第一の零点が存在しないときでも第二の零点が極を少なくとも部分的に打ち消しうるよう、トランジスタ１１６および抵抗器１１４は第二のインダクタンスを生成しうる。
【００２３】
さらに、場合によっては、出力信号は、トランジスタ１１２およびトランジスタ１１６の両方が同時にオンにされうるようなものであってもよい。これらの場合、第一のインダクタンスおよび第二のインダクタンスの両方が生成されてもよく、第一の零点および第二の零点の両方が少なくとも部分的に極を打ち消してもよい。
【００２４】
図示し、説明したように、トランジスタ１１２をPMOSトランジスタとして、トランジスタ１１６をNMOSトランジスタとして含むよう帯域幅拡張回路１０４を構成することは、帯域幅拡張をも提供しつつ、出力信号が通常許容されるよりも幅広い電圧の振れをもつことを許容する。しかしながら、出力信号における電圧範囲に依存して、いくつかの実施形態では、帯域幅拡張回路１０４は抵抗器１１０およびトランジスタ１１２を省略してもよく、あるいは抵抗器１１４およびトランジスタ１１６を省略してもよい。
【００２５】
よって、帯域幅拡張回路１０４は、能動デバイスを使って増幅器１００のための帯域幅拡張回路を提供でき、これは、帯域幅拡張を提供する他の回路または回路要素に比べ、帯域幅拡張を提供するために使われるスペースの量を減らしうる。本開示の範囲から外れることなく増幅器１００に対して修正、追加または省略がなされてもよい。たとえば、増幅器１００は、挙げられているより多くのコンポーネントを含んでいてもよい。また、トランジスタ１１２および／またはトランジスタ１１６のサイズ決めならびに抵抗器１１０および／または抵抗器１１４の抵抗は、具体的な実装に応じて変わりうる。さらに、上記のように、いくつかの実施形態では、出力信号の電圧範囲に依存して、抵抗器１１０およびトランジスタ１１２または抵抗器１１４およびトランジスタ１１６が実施形態によっては省略されてもよい。
【００２６】
図２Ａは、本稿に開示される少なくとも一つの実施形態に基づく、差動増幅器２００の帯域幅を増すよう構成された帯域幅拡張回路２０４ａおよび２０４ｂを含む例示的な差動増幅器２００を示している。差動増幅器２００は、入力ノード２０６ａおよび２０６ｂ、差動増幅回路２０２および出力ノード２０８ａおよび２０８ｂをも含んでいてもよい。差動増幅回路２０２は、入力ノード２０６ａおよび２０６ｂにおける差動入力信号を受け取って、それらの差動入力信号に利得を適用し、適用された利得をもつ差動入力信号を、出力ノード２０８ａおよび２０ｂにおいて差動出力信号として出力するよう構成されたいかなる好適な回路であってもよい。
【００２７】
差動増幅器２００は、差動増幅器２００の帯域幅を制限しうる、出力ノード２０８ａおよび２０８ｂにおける出力キャパシタンスおよび差動増幅回路２０２の負荷抵抗に対応しうる極を有していてもよい。よって、図１Ａおよび１Ｂの帯域幅拡張回路１０４と同様に、帯域幅拡張回路２０４ａおよび帯域幅拡張回路２０４ｂは、少なくとも部分的にそれらの極を打ち消すよう構成されてもよい。
【００２８】
たとえば、帯域幅拡張回路２０４ａは出力ノード２０８ａに結合されていてもよく、帯域幅拡張回路２０４ｂは出力ノード２０８ｂに結合されていてもよい。帯域幅拡張回路２０４ａは、出力ノード２０８ａにおける出力キャパシタンスおよび第一の負荷抵抗に付随する極を少なくとも部分的に打ち消しうる零点を生成するようインダクタンスを生成するよう構成されていてもよい。したがって、帯域幅拡張回路２０４ａは、出力ノード２０８ａにおいて生成される出力信号に関し、差動増幅器２００の帯域幅を増しうる。帯域幅拡張回路２０４ｂは、同様に、出力ノード２０８ｂにおける出力キャパシタンスおよび第二の負荷抵抗に付随する極を少なくとも部分的に打ち消しうる零点を生成するようインダクタンスを生成するよう構成されていてもよい。したがって、帯域幅拡張回路２０４ｂは、出力ノード２０８ａにおいて生成される出力信号に関し、差動増幅器２００の帯域幅を増しうる。
【００２９】
図２Ｂに関して下記で詳述するように、いくつかの実施形態では、帯域幅拡張回路２０４ａおよび２０４ｂのそれぞれは、それぞれのインダクタンスおよび零点を生成するよう構成された一つまたは複数の能動デバイスおよび抵抗器を含んでいてもよい。いくつかの実施形態では、帯域幅拡張回路２０４ａおよび２０４ｂは、帯域幅拡張回路１０４が図１Ａおよび図１Ｂの増幅器１００の伝達関数に基づいて構成されるのと同様に、差動増幅器２００の伝達関数に基づいて構成されてもよい。
【００３０】
図２Ｂは、本稿に記載される少なくとも一つの実施形態に基づく、帯域幅拡張回路２０４ａおよび２０４ｂの例示的な構成をもつ差動増幅器２００を示している。図２Ｂの帯域幅拡張回路２０４ａおよび２０４ｂは、それぞれ抵抗器２１０ａおよび２１０ｂ、それぞれ抵抗器２１４ａおよび２１４ｂならびにそれぞれPMOSトランジスタ２１２ａおよび２１２ｂ（以下、「トランジスタ２１２ａ」および「トランジスタ２１２ｂ」と称する）およびNMOSトランジスタ２１６ａおよび２１６ｂ（以下、「トランジスタ２１６ａ」および「トランジスタ２１６ｂ」と称する）を含んでいてもよい。トランジスタ２１２ａおよび２１２ｂおよびトランジスタ２１６ａおよび２１６ｂは、帯域幅拡張回路２０４ａおよび２０４ｂの能動デバイスであってもよい。
【００３１】
図示した実施形態では、トランジスタ２１２ａおよび２１２ｂのソースは供給電圧VDDに結合されてもよく、トランジスタ２１６ａおよび２１６ｂのソースはグラウンドに結合されてもよい。トランジスタ２１２ａおよびトランジスタ２１６ａはそれぞれ、それぞれのドレインにおいて出力ノード２０８ａに結合されていてもよい。同様に、トランジスタ２１２ｂおよびトランジスタ２１６ｂはそれぞれ、それぞれのドレインにおいて出力ノード２０８ｂに結合されていてもよい。さらに、図２Ｂに示されるように、抵抗器２１０ａは出力ノード２０８ａとトランジスタ２１２ａのゲートとの間に結合されていてもよく、抵抗器２１０ｂは出力ノード２０８ｂとトランジスタ２１２ｂのゲートとの間に結合されていてもよい。抵抗器２１４ａは同様に、出力ノード２０８ａとトランジスタ２１６ａのゲートとの間に結合されていてもよく、抵抗器２１４ｂは同様に、出力ノード２０８ｂとトランジスタ２１６ｂのゲートとの間に結合されていてもよい。
【００３２】
抵抗器２１０ａおよびトランジスタ２１２ａならびに抵抗器２１４ａおよびトランジスタ２１６ａは、抵抗器１１０、トランジスタ１１２、抵抗器１１４およびトランジスタ１１６が出力ノード１０８に付随する極を少なくとも部分的に打ち消しうる零点を生成するよう構成されている図１Ｂについて述べたのと同様の仕方で、出力ノード２０８ａに付随する極を少なくとも部分的に打ち消しうる零点を生成するインダクタンスを生成するよう構成されてもよい。いくつかの実施形態では、抵抗器２１０ａの抵抗および抵抗器２１４ａの抵抗は、抵抗器１１０および１１４の抵抗の選択に関して上記したように、所望される零点を生成するよう選択されてもよい。
【００３３】
同様に、抵抗器２１０ｂおよびトランジスタ２１２ｂならびに抵抗器２１４ｂおよびトランジスタ２１６ｂは、抵抗器１１０、トランジスタ１１２、抵抗器１１４およびトランジスタ１１６が出力ノード１０８に付随する極を少なくとも部分的に打ち消しうる零点を生成するよう構成されている図１Ｂについて述べたのと同様の仕方で、出力ノード２０８ｂに付随する極を少なくとも部分的に打ち消しうる零点を生成するインダクタンスを生成するよう構成されてもよい。いくつかの実施形態では、抵抗器２１０ｂの抵抗および抵抗器２１４ｂの抵抗は、抵抗器１１０および１１４の抵抗の選択に関して上記したように、所望される零点を生成するよう選択されてもよい。
【００３４】
よって、帯域幅拡張回路２０４ａおよび２０４ｂは、能動デバイスを使って差動増幅器２００のための帯域幅拡張を提供しうる。このことは、他の帯域幅拡張手順に比べ、帯域幅拡張のために使われるスペースの量を減らしうる。
【００３５】
本開示の範囲から外れることなく差動増幅器２００に対して修正、追加または省略がなされてもよい。たとえば、差動増幅器２００は、挙げられているより多くのコンポーネントを含んでいてもよい。また、トランジスタ２１２および／またはトランジスタ２１６のサイズ決めならびに抵抗器２１０および／または抵抗器２１４の抵抗は、具体的な実装に応じて変わりうる。さらに、上記のように、いくつかの実施形態では、差動増幅器２００の共通モード出力範囲に依存して、抵抗器２１０およびトランジスタ２１２または抵抗器２１４およびトランジスタ２１６が実施形態によっては省略されてもよい。
【００３６】
上記で示したように、本稿に記載される帯域幅拡張回路は、関連する増幅器の帯域幅を増しうる。図３は、本開示の少なくとも一つの実施形態に基づく、本稿に記載される帯域幅拡張回路が増幅器の帯域幅を増しうることを例解する例示的なプロット３０２および３０４を含む例示的なグラフ３００を示している。プロット３０２は、本稿に記載される帯域幅拡張回路を含まない差動増幅器の周波数応答を表わし、プロット３０４は、本稿に記載される帯域幅拡張回路を含んでいる同じ差動増幅器の周波数応答を表わす。
【００３７】
プロット３０２は、約17.2ギガヘルツ（GHz）に3デシベル（3dB）のカットオフをもつ。これは、本稿に記載される帯域幅拡張回路なしでは、本差動増幅器についての約17.2GHzの帯域幅を示しうる。比較として、プロット３０４は、約37.6GHzに3dBのカットオフをもつ。これは、本稿に記載される帯域幅拡張回路のある本差動増幅器についての約37.6GHzの帯域幅を示しうる。よって、本例では、帯域幅拡張は、差動増幅器の帯域幅を20GHz余り増大させうる。
【００３８】
図３は、本稿に記載される帯域幅拡張回路がどのように増幅器の帯域幅を増しうるかの一例に過ぎない。挙げられている周波数および関連する周波数応答は単に例であり、限定するものではない。
【００３９】
本稿に記載されるあらゆる例および条件付きの言辞は、本開示および発明者によって当技術分野の発展のために寄与される概念の理解において読者を助ける教育目的を意図されており、そのような特定的に挙げられる例および条件に限定することなく解釈されるものとする。本発明の実施形態について詳細に述べてきたが、本発明の精神および範囲から外れることなく、これにさまざまな変化、代替および変更をなすことができることは理解しておくべきである。
【００４０】
以上の実施例を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
出力をもつ増幅回路と；
能動デバイスおよび抵抗器を含む、前記増幅回路の前記出力に結合された帯域幅拡張回路とを有する増幅器であって、
前記能動デバイスおよび前記抵抗器は、当該増幅器の帯域幅を増すインダクタンスを作り出すよう構成されている、
増幅器。
（付記２）
前記能動デバイスがp型金属酸化物半導体（PMOS）トランジスタである、付記１記載の増幅器。
（付記３）
前記能動デバイスがn型金属酸化物半導体（NMOS）トランジスタである、付記１記載の増幅器。
（付記４）
当該増幅器は当該増幅器の周波数応答を示す伝達関数をもち、前記伝達関数は当該増幅器の帯域幅に関連する極をもち、
前記能動デバイスおよび前記抵抗器が、前記インダクタンスが前記極を少なくとも部分的に打ち消して当該増幅器の帯域幅が増すようにする、前記伝達関数についての零点を作り出すよう構成されている、
付記１記載の増幅器。
（付記５）
前記零点が前記極にほぼ等しい、付記４記載の増幅器。
（付記６）
前記能動デバイスが第一の能動デバイスであり、前記抵抗器が第一の抵抗器であり、前記インダクタンスが第一のインダクタンスであり、前記帯域幅拡張回路がさらに、当該増幅器の帯域幅を増す第二のインダクタンスを作り出すよう構成されている第二の能動デバイスおよび第二の抵抗器を含み、前記第一の能動デバイスおよび前記第二の能動デバイスは前記増幅回路の出力信号によって駆動され、前記第一の能動デバイスおよび前記第一の抵抗器は、前記出力信号が前記第二の能動デバイスをオフにするのに十分低いときに前記第一のインダクタンスを作り出すよう構成されており、前記第二の能動デバイスおよび前記第二の抵抗器は、前記出力信号が前記第一の能動デバイスをオフにするのに十分高いときに前記第二のインダクタンスを作り出すよう構成されている、付記１記載の増幅器。
（付記７）
前記第一の能動デバイスがp型金属酸化物半導体（PMOS）トランジスタであり、前記第二の能動デバイスがn型金属酸化物半導体（NMOS）トランジスタである、付記６記載の増幅器。
（付記８）
前記出力が第一の出力であり、前記増幅回路が前記第一の出力および第二の出力を含む差動増幅回路であり、前記帯域幅拡張回路が第一の帯域幅拡張回路であり、前記インダクタンスが前記第一の出力に関して当該増幅器の帯域幅を増す第一のインダクタンスであり、当該増幅器がさらに、前記差動増幅回路の前記第二の出力に結合され、別の能動デバイスを使って第二のインダクタンスを作り出すよう構成された第二の帯域幅拡張回路を有し、前記第二のインダクタンスは前記第二の出力に関して当該増幅器の帯域幅を増す、付記１記載の増幅器。
（付記９）
増幅器であって：
ノードと；
前記ノードにおいて出力信号を出力するよう構成された増幅回路と；
トランジスタであって、該トランジスタのドレインにおいて前記ノードに結合されたトランジスタと；
前記ノードと前記トランジスタのゲートとの間に結合された抵抗器であって、該抵抗器および前記トランジスタが当該増幅器の帯域幅を増すインダクタンスを作り出すような抵抗をもつよう構成された抵抗器とを有する、
増幅器。
（付記１０）
前記トランジスタがp型金属酸化物半導体（PMOS）トランジスタまたはn型金属酸化物半導体（NMOS）トランジスタである、付記９記載の増幅器。
（付記１１）
当該増幅器は当該増幅器の周波数応答を示す伝達関数をもち、前記伝達関数は当該増幅器の帯域幅に関連する極をもち、
前記トランジスタおよび前記抵抗器が、前記インダクタンスが前記極を少なくとも部分的に打ち消して当該増幅器の帯域幅が増すようにする、前記伝達関数についての零点を作り出すよう構成されている、
付記９記載の増幅器。
（付記１２）
前記零点が前記極にほぼ等しい、付記１１記載の増幅器。
（付記１３）
前記トランジスタが第一のトランジスタであり、前記抵抗器が第一の抵抗器であり、前記インダクタンスが第一のインダクタンスであり、前記帯域幅拡張回路がさらに：
第二のトランジスタであって、該第二のトランジスタのドレインにおいて前記ノードに結合されている第二のトランジスタと；
前記ノードと前記第二のトランジスタのゲートとの間に結合された第二の抵抗器であって、前記第二の抵抗器および前記トランジスタが、当該増幅器の帯域幅を増す第二のインダクタンスを作り出すような抵抗をもつよう構成されている、第二の抵抗器とを有する付記９記載の増幅器であって、
前記第一のトランジスタおよび前記第二のトランジスタは当該増幅器の出力信号によって駆動され、前記第一のトランジスタおよび前記第一の抵抗器は、前記出力信号が前記第二のトランジスタをオフにするのに十分低いときに前記第一のインダクタンスを作り出すよう構成されており、前記第二のトランジスタおよび前記第二の抵抗器は、前記出力信号が前記第一のトランジスタをオフにするのに十分高いときに前記第二のインダクタンスを作り出すよう構成されている、付記９記載の増幅器。
（付記１４）
前記第一のトランジスタがPMOSトランジスタであり、前記第二のトランジスタがNMOSトランジスタである、付記１３記載の増幅器。
（付記１５）
前記ノードが第一のノードであり、当該増幅器が第二のノードを有し；
前記出力が第一の出力であり；
前記増幅回路が前記第一のノードに結合された前記第一の出力および前記第二のノードに結合された第二の出力を含む差動増幅回路であり；
前記インダクタンスが前記第一の出力に関して当該増幅器の帯域幅を増す第一のインダクタンスであり；
当該増幅器がさらに、前記差動増幅回路の前記第二の出力に結合され、別のトランジスタを使って第二のインダクタンスを作り出して該第二のインダクタンスが前記第二の出力に関して当該増幅器の帯域幅を増すようにするよう構成された第二の帯域幅拡張回路を有する、
付記９記載の増幅器。
（付記１６）
増幅器の帯域幅を増す方法であって、帯域幅拡張回路を用いて前記増幅器の帯域幅を増大させるインダクタンスを生成する段階を含み、前記帯域幅拡張回路は、前記インダクタンスを生成するよう構成され、前記増幅器の出力ノードに結合されている能動デバイスおよび抵抗器を含む、方法。
（付記１７）
前記能動デバイスがPMOSトランジスタまたはNMOSトランジスタである、付記１６記載の方法。
（付記１８）
前記増幅器は前記増幅器の周波数応答を示す伝達関数をもち、前記伝達関数は前記増幅器の帯域幅に関連する極をもち、当該方法がさらに、前記インダクタンスが前記極を少なくとも部分的に打ち消して前記増幅器の帯域幅が増すようにする、前記伝達関数についての零点を作り出すよう前記能動デバイスおよび前記抵抗器を構成することを含む、付記１６記載の方法。
（付記１９）
前記零点が前記極にほぼ等しい、付記１８記載の方法。
【符号の説明】
【００４１】
１００  増幅器
１０２  増幅回路
１０４  帯域幅拡張回路
１０６  入力ノード
１０８  出力ノード
１１０  抵抗器
１１２  PMOSトランジスタ
１１４  抵抗器
１１６  NMOSトランジスタ
２００  差動増幅器
２０２  増幅回路
２０４ａ、ｂ  帯域幅拡張回路
２０６ａ、ｂ  入力ノード
２０８ａ、ｂ  出力ノード
２１０ａ、ｂ  抵抗器
２１２ａ、ｂ  PMOSトランジスタ
２１４ａ、ｂ  抵抗器
２１６ａ、ｂ  NMOSトランジスタ
３００  グラフ
３０２  帯域幅拡張回路を含まない差動増幅器の周波数応答
３０４  帯域幅拡張回路を含む差動増幅器の周波数応答
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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