(57)【要約】【課題】電流特性の変化を抑制すること。【解決手段】半導体基板１０と、半導体基板１０上に設けられたチャネル層１１と、チャネル層１１上に設けられ、チャネル層１１よりもバンドギャップの大きい電子供給層１２と、電子供給層１２上に設けられたゲート電極１５と、チャネル層１１上に設けられたソース電極１６及びドレイン電極１７と、チャネル層１１におけるドレイン電極１７のゲート電極１５側の端部下の領域に、チャネル層１１の上面に接して設けられた格子欠陥を有する領域１８と、を備える半導体装置。【選択図】図４
2015041651.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられたチャネル層と、
前記チャネル層上に設けられ、前記チャネル層よりもバンドギャップの大きい電子供給層と、
前記電子供給層上に設けられたゲート電極と、
前記チャネル層上に設けられたソース電極及びドレイン電極と、
前記チャネル層における前記ドレイン電極の前記ゲート電極側の端部下の領域に、前記チャネル層の上面に接して設けられた格子欠陥を有する領域と、を備えることを特徴とする半導体装置。
【請求項２】
前記チャネル層と前記電子供給層とは、ＧａＮを含む半導体の層であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記格子欠陥を有する領域は、前記チャネル層の上面から６０ｎｍの深さにかけて設けられていることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記格子欠陥を有する領域は、前記格子欠陥の密度が１×１０１８ｃｍ−３以上であることを特徴とする請求項１から３のいずれか一項記載の半導体装置。
【請求項５】
前記格子欠陥を有する領域は、Ａｒを含むことを特徴とする請求項１から４のいずれか一項記載の半導体装置。
【請求項６】
前記電子供給層上に設けられたｐ型のキャップ層を備え、
前記ゲート電極は、前記キャップ層上に設けられていることを特徴とする請求項１から５のいずれか一項記載の半導体装置。
【請求項７】
前記ゲート電極は、前記電子供給層に設けられた凹部に埋め込まれていることを特徴とする請求項１から５のいずれか一項記載の半導体装置。
【請求項８】
半導体基板上にチャネル層を形成する工程と、
前記チャネル層上に、前記チャネル層よりもバンドギャップの大きい電子供給層を形成する工程と、
前記電子供給層上にゲート電極を形成する工程と、
ドレイン電極が形成される領域の前記ゲート電極側の端部下における前記チャネル層に、前記チャネル層の上面に接して格子欠陥を有する領域を形成する工程と、
前記格子欠陥を有する領域を形成した後、前記チャネル層上にソース電極及び前記ドレイン電極を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項９】
前記ドレイン電極が形成される領域の前記ゲート電極側の端部下における前記チャネル層にイオン注入を行うことによって前記格子欠陥を有する領域を形成することを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記イオン注入は、Ａｒイオンを含むことを特徴とする請求項９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、例えば、チャネル層上に電子供給層が設けられた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
化合物半導体層を備える半導体装置は、例えば高耐圧デバイスに用いられている。このような高耐圧デバイスとして、例えば、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）等の電界効果トランジスタ（Field Effect Transistor）が知られている
【０００３】
電界効果トランジスタでは、電界によって加速された電子が、結晶格子と衝突して電子と正孔とを発生させるインパクトイオン化が生じることがある。このようなインパクトイオン化に対して、チャネル層内の下側に結晶欠陥を有する領域を設ける技術が知られている（例えば、特許文献１−３参照）。チャネル層をバンドギャップの異なる複数の層に分ける技術が知られている（例えば、特許文献４、５参照）。チャネル層におけるドレイン電極下の領域に、不純物濃度が異なるｎ型不純物領域を設ける技術が知られている（例えば、特許文献６参照）。また、化合物半導体のエッチング精度を向上させるために、結晶欠陥密度が大きい層をストッパ層として利用する技術が知られている（例えば、特許文献７参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−１１８２５９号公報
【特許文献２】特開２０１１−１７１６５４号公報
【特許文献３】特開２００１−３０８３３２号公報
【特許文献４】特開２０１０−２８７７２５号公報
【特許文献５】特開２００２−２５２３４５号公報
【特許文献６】特開２０１１−７１３０７号公報
【特許文献７】特開２０１０−２８７８０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
高電子移動度トランジスタのコストを低減させるために、ゲート−ドレイン間距離を短くして小型化することが検討されている。ゲート−ドレイン間が短くなると、インパクトイオン化が生じ易くなってしまう。高電子移動度トランジスタは、チャネル層上に電子供給層が設けられた構成をしている。このため、チャネル層でインパクトイオン化が生じると、インパクトイオン化で発生したホールが電子供給層に流れ込んでしまい、その結果、電流特性が変化してしまう。
【０００６】
本半導体装置及びその製造方法は、電流特性の変化を抑制することを目的とする。
【課題を解決するための手段】
【０００７】
本明細書に記載の半導体装置は、半導体基板と、前記半導体基板上に設けられたチャネル層と、前記チャネル層上に設けられ、前記チャネル層よりもバンドギャップの大きい電子供給層と、前記電子供給層上に設けられたゲート電極と、前記チャネル層上に設けられたソース電極及びドレイン電極と、前記チャネル層における前記ドレイン電極の前記ゲート電極側の端部下の領域に、前記チャネル層の上面に接して設けられた格子欠陥を有する領域と、を備えている。
【０００８】
本明細書に記載の半導体装置の製造方法は、半導体基板上にチャネル層を形成する工程と、前記チャネル層上に、前記チャネル層よりもバンドギャップの大きい電子供給層を形成する工程と、前記電子供給層上にゲート電極を形成する工程と、ドレイン電極が形成される領域の前記ゲート電極側の端部下における前記チャネル層に、前記チャネル層の上面に接して格子欠陥を有する領域を形成する工程と、前記格子欠陥を有する領域を形成した後、前記チャネル層上にソース電極及び前記ドレイン電極を形成する工程と、を備えている。
【発明の効果】
【０００９】
本明細書に記載の半導体装置及びその製造方法によれば、電流特性の変化を抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】図１（ａ）及び図１（ｂ）は、比較例１に係る半導体装置の断面図、図１（ｃ）及び図１（ｄ）は、比較例２に係る半導体装置の断面図である。
【図２】図２（ａ）及び図２（ｂ）は、ドレイン電極端部の電界強度が強い場合に起こる課題を説明するための断面図である。
【図３】図３は、比較例３に係る半導体装置の断面図である。
【図４】図４は、実施例１に係る半導体装置の断面図である。
【図５】図５（ａ）及び図５（ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。
【図６】図６は、実施例１に係る半導体装置の効果を説明するための断面図である。
【図７】図７は、比較例４に係る半導体装置の断面図である。
【図８】図８は、実施例１の変形例１に係る半導体装置の断面図である。
【図９】図９は、実施例２に係る半導体装置の断面図である。
【図１０】図１０は、ゲート電圧が０Ｖの場合での、ドレイン電圧に対するドレイン電流を示すシミュレーション結果である。
【図１１】図１１（ａ）は、実施例２でのインパクトイオン化により単位体積、単位時間当りに生成されるキャリア数のシミュレーション結果であり、図１１（ｂ）は、比較例５でのシミュレーション結果である。
【図１２】図１２（ａ）は、実施例２でのホール電流密度のシミュレーション結果であり、図１２（ｂ）は、比較例５でのシミュレーション結果である。
【図１３】図１３は、比較例５におけるドレイン電極のゲート電極側の端部での、チャネル層の深さに対するインパクトイオン化により単位体積、単位時間当りに生成されるキャリア数を示すシミュレーション結果である。
【図１４】図１４は、実施例３に係る半導体装置の断面図である。
【図１５】図１５（ａ）から図１５（ｄ）は、実施例３に係る半導体装置の製造方法を示す断面図（その１）である。
【図１６】図１６（ａ）から図１６（ｃ）は、実施例３に係る半導体装置の製造方法を示す断面図（その２）である。
【図１７】図１７（ａ）は、再結合中心の生成を説明するための断面図であり、図１７（ｂ）は、エネルギーバンド図である。
【図１８】図１８は、ＧａＮの深さに対する格子欠陥の密度を示すシミュレーション結果である。
【図１９】図１９は、実施例４に係る半導体装置の断面図である。
【図２０】図２０（ａ）から図２０（ｃ）は、実施例４に係る半導体装置の製造方法を示す断面図である。
【図２１】図２１は、実施例５に係る半導体装置の断面図である。
【図２２】図２２（ａ）から図２２（ｃ）は、実施例５に係る半導体装置の製造方法を示す断面図（その１）である。
【図２３】図２３（ａ）から図２３（ｃ）は、実施例５に係る半導体装置の製造方法を示す断面図（その２）である。
【発明を実施するための形態】
【００１１】
まず初めに、比較例に係る半導体装置について説明する。図１（ａ）及び図１（ｂ）は、比較例１に係る半導体装置の断面図、図１（ｃ）及び図１（ｄ）は、比較例２に係る半導体装置の断面図である。比較例１及び比較例２の半導体装置は共に、高電子移動度トランジスタである。なお、図１（ａ）及び図１（ｃ）は、ゲート電圧とドレイン電圧とが共に低い（ｌｏｗ）場合を図示しており、図１（ｂ）及び図１（ｄ）は、ゲート電圧が低く（ｌｏｗ）、ドレイン電圧が高い（ｈｉｇｈ）場合を図示している。図１（ａ）から図１（ｄ）のように、比較例１及び比較例２の半導体装置は共に、半導体基板８０上に、化合物半導体層８１として、チャネル層８２、電子供給層８３、及びキャップ層８４がこの順に設けられている。半導体基板１０は、例えばＳｉ基板である。チャネル層８２は、例えばＧａＮ層である。電子供給層８３は、例えばＡｌＧａＮ層である。キャップ層８４は、例えばアクセプタを含むｐ型ＧａＮ層である。
【００１２】
キャップ層８４上に、ゲート電極８５が設けられている。ゲート電極８５の両側のチャネル層８２上に、ソース電極８６及びドレイン電極８７が設けられている。チャネル層８２と電子供給層８３との界面のチャネル層８２側には、電子供給層８３の強い正の分極電荷により２次元電子ガス８８が形成されるが、キャップ層８４によりノーマリーオフ型の動作をするようになっている。即ち、キャップ層８４により、チャネル層８２と電子供給層８３との間に生じるピエゾ分極の向きと反対の向きのピエゾ分極が生じるため、比較例１及び比較例２は、ノーマリーオフ型の動作をするようになっている。
【００１３】
比較例１と比較例２とが構造上異なる点は、比較例２は、比較例１に比べて、ゲート−ドレイン間の距離が短くなっている点である。つまり、比較例２は、チップコストを低減させるために、ゲート−ドレイン間距離を短くして小型化した構造をしている。
【００１４】
図１（ａ）及び図１（ｃ）のように、ゲート電圧とドレイン電圧とが共に低い場合では、ゲート−ドレイン間は空乏化せず、２次元電子ガス８８の先端はゲート電極８５の端部付近に位置する。このため、ゲート電極８５及びドレイン電極８７端部の電界強度は弱い。
【００１５】
図１（ｂ）及び図１（ｄ）のように、ゲート電圧が低く、ドレイン電圧が高い場合では、ゲート−ドレイン間に空乏化が起こり、空乏層８９が生じる。図１（ｂ）の比較例１のように、ゲート−ドレイン間の距離が長い場合では、ゲート−ドレイン間の一部が空乏化して、２次元電子ガス８８の先端は、ゲート電極８５とドレイン電極８７との間に位置する。このため、２次元電子ガス８８の先端とゲート電極８５との間に電界がかかり、ゲート電極８５の端部に電界が集中して、ゲート電極８５端部での電界強度が強くなる。このように、ゲート電極８５端部の電界強度が強くなるが、図１（ｄ）のドレイン電極８７端部にかかる電界強度に比べれば弱いものである。
【００１６】
図１（ｄ）の比較例２のように、ゲート−ドレイン間の距離が短い場合では、ゲート−ドレイン間が完全に空乏化してしまい、２次元電子ガス８８の先端はドレイン電極８７の端部にまで到達してしまう。このため、ゲート−ドレイン間に電界がかかり、ドレイン電極８７端部に電界が集中して、ドレイン電極８７端部での電界強度が非常に強くなる。即ち、図１（ｄ）の領域Ａにおける電界強度が非常に強くなる。
【００１７】
このように、チップコストを低減させるために、ゲート−ドレイン間距離を短くした場合、ドレイン電極８７端部の電界強度が強くなるということが生じる。
【００１８】
図２（ａ）及び図２（ｂ）は、ドレイン電極端部の電界強度が強い場合に起こる課題を説明するための断面図である。なお、図の明瞭化のためにハッチは省略している。図２（ａ）のように、ソース−ドレイン間にリーク電流が生じると、ドレイン電極８７端部の強い電界によって電子が加速される。加速された電子は、チャネル層８２の結晶格子（ＧａＮの結晶格子）に衝突し、電子とホールを発生させるインパクトイオン化が起こる。インパクトイオン化で発生した電子は、ドレイン電極８７に向かって流れ、ホールは、電子供給層８３に流れ込むと共に、半導体基板８０に向かって流れる。
【００１９】
図２（ｂ）のように、インパクトイオン化で発生したホールは、電子供給層８３に流れ込むことで、電子供給層８３中にトラップされる。これにより、電流特性が変化してしまう。また、ホールが半導体基板８０に向かって流れることで、チャネル層８２の底部の電位が上昇し、その結果、ソース電極８６側の電子が更に引き出されて、インパクトイオン化を更に引き起こすという正帰還が起こる。これにより、アバランシェ降伏に至って、ブレークダウンしてしまう。
【００２０】
ドレイン電極端部の電界強度を緩和させるために、ドレイン電極にフィールドプレートを接続させた構造が検討されている。また、ドレイン電極下のチャネル層に低濃度のドナー層を設けた、いわゆるＬＤＤ（Light Doped Drain）構造とすることも検討されている。図３は、比較例３に係る半導体装置の断面図である。なお、図３では、図の明瞭化のためにハッチを省略している。図３のように、ドレイン電極８７に接続され、電子供給層８３上を延在するフィールドプレート９０が設けられている。また、チャネル層８２におけるドレイン電極８７下の領域に、ドナーとなる不純物を低濃度でドープし、活性化アニールを行った低濃度ドナー層９１が設けられている。フィールドプレート９０と低濃度ドナー層９１とを設けることによって、ドレイン電極８７端部の電界強度を緩和させることができる。しかしながら、このような場合でも、ゲート−ドレイン間距離が短いと、インパクトイオン化は起こってしまう。
【００２１】
そこで、インパクトイオン化で発生したホールが電子供給層に流れ込むことを抑えて、電流特性の変化を抑制すると共に、アバランシェ降伏を起き難くして、耐圧を改善することが可能な実施例について以下に説明する。
【実施例１】
【００２２】
図４は、実施例１に係る半導体装置の断面図である。図４のように、実施例１の半導体装置１００は、半導体基板１０上に、チャネル層１１が設けられている。チャネル層１１上に、チャネル層１１よりもバンドギャップが大きい電子供給層１２が設けられている。電子供給層１２上に、キャップ層１３が設けられている。半導体基板１０は、例えばＳｉ基板又はＳｉＣ基板である。チャネル層１１は、例えばＧａＮ層である。電子供給層１２は、例えばＡｌＧａＮ層である。キャップ層１３は、例えばｐ型ＧａＮ層である。このように、半導体基板１０上に、チャネル層１１、電子供給層１２、及びキャップ層１３を含む化合物半導体層１４が設けられている。比較例１及び比較例２で説明したように、ｐ型のキャップ層１３により、チャネル層１１と電子供給層１２との間に生じるピエゾ分極の向きと反対の向きのピエゾ分極が生じる。このため、実施例１の半導体装置１００はノーマリーオフ型の動作をする。
【００２３】
キャップ層１３上に、ゲート電極１５が設けられている。ゲート電極１５の両側に位置して、チャネル層１１上に、ソース電極１６及びドレイン電極１７が設けられている。チャネル層１１内に、ドレイン電極１７下からゲート電極１５とドレイン電極１７との間まで延在し、且つチャネル層１１の上面に接して、格子欠陥を有する領域１８が設けられている。格子欠陥を有する領域１８は、例えばチャネル層１１におけるゲート電極１５下の領域よりも格子欠陥の密度が高く、再結合中心の密度が高い領域である。詳しくは後述するが、再結合中心は、電子とホールを再結合させる仲介の役割を担う。なお、図４では、格子欠陥を有する領域１８が、ドレイン電極１７下からドレイン電極１７とゲート電極１５との間まで延在して設けられている場合を例に示した。しかしながら、この場合に限らず、格子欠陥を有する領域１８は、少なくともドレイン電極１７のゲート電極１５側の端部下に、チャネル層１１の上面に接して設けられていればよい。
【００２４】
図５（ａ）及び図５（ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図５（ａ）のように、半導体基板１０上に、チャネル層１１、電子供給層１２、及びキャップ層１３を含む化合物半導体層１４を形成する。キャップ層１３上に、ゲート電極１５を形成する。その後、チャネル層１１内に、ドレイン電極１７が形成される領域下からドレイン電極１７とゲート電極１５との間まで延在し、且つチャネル層１１の上面に接する、格子欠陥を有する領域１８を形成する。図５（ｂ）のように、格子欠陥を有する領域１８を形成した後、チャネル層１１上に、ソース電極１６とドレイン電極１７とを形成する。以上により、実施例１の半導体装置１００が形成される。
【００２５】
図６は、実施例１に係る半導体装置の効果を説明するための断面図である。なお、図の明瞭化のためにハッチを省略している。図６のように、ゲート電圧が低く、ドレイン電圧が高い場合、ゲート−ドレイン間が空乏化して、２次元電子ガス１９の先端はドレイン電極１７の端部にまで到達し、ドレイン電極１７のゲート電極１５側の端部での電界強度が強くなる。ソース−ドレイン間にリーク電流が生じると、ドレイン電極１７のゲート電極１５側の端部での強い電界によって加速された電子によりインパクトイオン化が起こる。このインパクトイオン化で電子とホールが発生する。電子は、ドレイン電極１７に向かって流れる。一方、ホールは、格子欠陥を有する領域１８の再結合中心を介して電子と再結合して消滅する。格子欠陥を有する領域１８は、ドレイン電極１７のゲート電極１５側の端部下のチャネル層１１内に、チャネル層１１の上面に接して設けられている。このため、インパクトイオン化で発生したホールを直ぐに電子と再結合させることができる。
【００２６】
実施例１によれば、図５（ａ）のように、ドレイン電極１７が形成される領域のゲート電極１５側の端部下におけるチャネル層１１に、チャネル層１１の上面に接して格子欠陥を有する領域１８を形成する。その後、図５（ｂ）のように、チャネル層１１上にソース電極１６及びドレイン電極１７を形成する。これにより、図４のように、チャネル層１１におけるドレイン電極１７のゲート電極１５側の端部下の領域に、チャネル層１１の上面に接して格子欠陥を有する領域１８が設けられる。これにより、図６で説明したように、インパクトイオン化で発生したホールを直ぐに電子と再結合させて消滅させることができる。よって、ホールが電子供給層１２に流れ込むことを抑制でき、電流特性が変化することを抑制できる。また、ホールが半導体基板１０に向かって流れることも抑制でき、その結果、チャネル層１１の電位が上昇することが抑制できるため、アバランシェ降伏が起き難くなり、耐圧を改善することができる。
【００２７】
図７は、比較例４に係る半導体装置の断面図である。なお、図７では、図の明瞭化のためにハッチを省略している。図７のように、比較例４は、格子欠陥を有する領域１８が、チャネル層１１の下部に設けられている点で、実施例１と異なる。その他の構成は、実施例１の図４と同じであるため説明を省略する。
【００２８】
比較例４では、チャネル層１１の下部に格子欠陥を有する領域１８が設けられている。インパクトイオン化で発生したホールは、半導体基板１０に向かって流れるため、チャネル層１１の下部に溜まり易い。したがって、チャネル層１１の下部に格子欠陥を有する領域１８を設けることでも、インパクトイオン化で発生したホールを電子と再結合させて消滅させることができる。しかしながら、比較例４では、インパクトイオン化で発生したホールを直ぐに電子と再結合させることができないため、ホールが電子供給層１２に流れ込むことを抑えることができず、電流特性の変化が生じてしまう。したがって、ホールの電子供給層１２への流れ込みを抑制するには、チャネル層１１におけるドレイン電極１７のゲート電極１５側の端部下の領域に、チャネル層１１の上面に接して格子欠陥を有する領域１８を設けることがよい。
【００２９】
図８は、実施例１の変形例１に係る半導体装置の断面図である。図８のように、実施例１の変形例１の半導体装置１５０は、ソース電極１６とドレイン電極１７とが、電子供給層１２上に設けられている点で実施例１と異なる。その他の構成は、実施例１の図４と同じであるため説明を省略する。実施例１の変形例１の場合でも、チャネル層１１におけるドレイン電極１７のゲート電極１５側の端部下の領域に、チャネル層１１の上面に接して格子欠陥を有する領域１８を設けることで、ホールの電子供給層１２への流入を抑制できる。
【実施例２】
【００３０】
実施例２では、発明者が行ったシミュレーションについて説明する。図９は、実施例２に係る半導体装置の断面図である。図９のように、実施例２の半導体装置２００は、半導体基板２０上に、化合物半導体層２４として、バッファ層３１、チャネル層２１、チャネル層２１よりもバンドギャップが大きい電子供給層２２、キャップ層２３がこの順に設けられている。半導体基板２０は、アクセプタ濃度Ｎａが１×１０１４ｃｍ−３で、厚さが６４５μｍのＳｉ基板である。バッファ層３１は、ドナー濃度Ｎｄが１×１０１４ｃｍ−３で、厚さが０．５μｍのＡｌ０．０７Ｇａ０．９３Ｎ層である。チャネル層２１は、ドナー濃度Ｎｄが１×１０１５ｃｍ−３で、厚さが１．０μｍのＧａＮ層である。電子供給層２２は、ドナー濃度Ｎｄが１×１０１７ｃｍ−３で、厚さが１０ｎｍのＡｌ０．２Ｇａ０．８Ｎ層である。キャップ層２３は、アクセプタ濃度Ｎａが２×１０１７ｃｍ−３で、厚さが６５ｎｍのｐ型ＧａＮ層である。
【００３１】
キャップ層２３上に、ゲート電極２５が設けられている。ゲート電極２５の仕事関数ＷＦは４．６ｅＶで、ゲート長は３．０μｍである。キャップ層２３及びゲート電極２５の両側の電子供給層２２上に、パッシベーション膜２９が設けられている。パッシベーション膜２９は、厚さが０．２６５μｍのＳｉＮ膜である。ゲート電極２５及びパッシベーション膜２９上に、層間絶縁膜３０が設けられている。層間絶縁膜３０は、厚さが１．３μｍのＳｉＯ２膜である。
【００３２】
ゲート電極２５の両側に位置して、チャネル層２１上に、幅が共に０．５μｍのソース電極２６とドレイン電極２７とが設けられている。ゲート−ソース間距離、ゲートードレイン間距離は共に、１．０μｍである。チャネル層２１内に、ドレイン電極２７下からゲート電極２５とドレイン電極２７との間まで延在し、且つチャネル層２１の上面に接して格子欠陥を有する領域２８が設けられている。格子欠陥を有する領域２８は、チャネル層２１の上面から深さ６０ｎｍにかけて設けられている。実施例１で説明したように、格子欠陥を有する領域２８ではホールのライフタイムを短くできるため、格子欠陥を有する領域２８でのホールのライフタイムを１×１０−１３ｓとしている。格子欠陥を有する領域２８以外のチャネル層２１でのホールのライフタイムを１×１０−１１ｓとしている。
【００３３】
図１０は、ゲート電圧が０Ｖの場合での、ドレイン電圧に対するドレイン電流を示すシミュレーション結果である。なお、比較のために、格子欠陥を有する領域２８が設けられていない点を除いて、実施例２の図９と同じ構造をした比較例５の半導体装置についてのシミュレーション結果も示す。図１０では、実施例２のシミュレーション結果を実線で、比較例５のシミュレーション結果を破線で示している。図１０のように、比較例５では、ドレイン電圧が８Ｖ程度までは、ドレイン電流はほぼ一定の増加となっているが、１０Ｖを超えてからは、ドレイン電流の増加は一定になっていないことが分かる。これは、図２（ａ）及び図２（ｂ）で説明したように、インパクトイオン化で発生したホールが電子供給層２２に流れ込んだために、電流特性が変化したものと考えられる。
【００３４】
一方、実施例２では、ドレイン電圧が３０Ｖまで、ドレイン電流はほぼ一定に増加していることが分かる。これは、格子欠陥を有する領域２８が設けられているため、インパクトイオン化で発生したホールが電子供給層２２に流れ込むことが抑えられたためと考えられる。
【００３５】
また、比較例５では、ドレイン電圧が２６Ｖまでは、ドレイン電流が閾値電流（１×１０−６Ａ／ｍｍ）より小さく、耐圧を確保できているが、ドレイン電圧が２８Ｖでは、ドレイン電流が急激に上昇して閾値電流を超えてしまっている。ドレイン電流が急激に上昇したのは、図２（ａ）及び図２（ｂ）で説明したようなアバランシェ降伏のためと考えられる。一方、実施例２では、ドレイン電圧が３０Ｖまで、ドレイン電流が閾値電流を超えることなく、十分な耐圧が確保されていることが分かる。これは、格子欠陥を有する領域２８が設けられているため、アバランシェ降伏が起こり難くなり、耐圧を確保できたものと考えられる。
【００３６】
次に、ドレイン電極近傍のチャネル層において、インパクトイオン化により単位体積、単位時間当りに生成されるキャリア数についてのシミュレーションを行った。図１１（ａ）は、実施例２でのインパクトイオン化により単位体積、単位時間当りに生成されるキャリア数のシミュレーション結果であり、図１１（ｂ）は、比較例５でのシミュレーション結果である。シミュレーションは、ゲート電圧が０Ｖ、ドレイン電圧が３０Ｖの条件で行った。図１１（ａ）及び図１１（ｂ）のように、実施例２は、比較例５に比べて、インパクトイオン化により単位体積、単位時間当りに生成されるキャリア数が少ないことが分かる。
【００３７】
次に、ドレイン電極近傍のチャネル層でのホールの電流密度についてシミュレーションを行った。図１２（ａ）は、実施例２でのホール電流密度のシミュレーション結果であり、図１２（ｂ）は、比較例５でのシミュレーション結果である。シミュレーションは、ゲート電圧が０Ｖ、ドレイン電圧が３０Ｖの条件で行った。図１２（ａ）及び図１２（ｂ）のように、実施例２は、比較例５に比べて、ドレイン電極２７下から半導体基板２０に向かってチャネル層２１を流れるホールが減少していることが分かる。
【００３８】
図１１（ａ）から図１２（ｂ）によれば、格子欠陥を有する領域２８が設けられることで、インパクトイオン化の発生が抑制されていることが確認できる。このシミュレーション結果からも、格子欠陥を有する領域２８を設けることで、ホールが電子供給層２２に流れ込み難くなり、電流特性の変化を抑制できることが分かる。また、アバランシェ降伏が起き難くなり、耐圧を改善できることが分かる。
【００３９】
図１３は、比較例５におけるドレイン電極のゲート電極側の端部での、チャネル層の深さに対するインパクトイオン化により単位体積、単位時間当りに生成されるキャリア数を示すシミュレーション結果である。図１３では、ゲート電圧０Ｖ、ドレイン電圧３０Ｖの場合を実線で示し、ゲート電圧０Ｖ、ドレイン電圧２６Ｖの場合を破線で示している。図１０で説明したように、比較例５は、ドレイン電圧が２６Ｖの場合では、ドレイン電流が閾値電流より小さく耐圧を確保できているが、ドレイン電圧が３０Ｖの場合では、ドレイン電流が閾値電流を超えてしまっている。図１３によると、ドレイン電圧２６Ｖの場合（破線）でのインパクトイオン化により単位体積、単位時間当りに生成されるキャリア数の最大値（一点鎖線）は１．４×１０４ｃｍ−３ｓ−１である。一方、ドレイン電圧３０Ｖの場合（実線）では、チャネル層２１の上面から深さ６０ｎｍまでの領域において、インパクトイオン化により単位体積、単位時間当りに生成されるキャリア数が１．４×１０４ｃｍ−３ｓ−１を超えている。このことから、格子欠陥を有する領域２８を、チャネル層２１の上面から深さ６０ｎｍにかけて設けて、インパクトイオン化で発生したホールを再結合により消滅させることで、アバランシェ降伏を起き難くできることが分かる。
【００４０】
このように、格子欠陥を有する領域２８は、チャネル層２１の上面から深さ６０ｎｍにかけて設けられることが好ましく、深さ７０ｎｍにかけて設けられることがより好ましく、深さ８０ｎｍにかけて設けられることがさらに好ましい。これにより、アバランシェ降伏を起き難くできる。また、インパクトイオン化により単位体積、単位時間当りに生成されるキャリア数は、チャネル層２１の表面付近で多い。このことを考慮すると、格子欠陥を有する領域２８は、少なくともチャネル層２１の上面から深さ５０ｎｍにかけて設けられていることが好ましく、深さ４０ｎｍにかけて設けられていることが好ましい。
【実施例３】
【００４１】
図１４は、実施例３に係る半導体装置の断面図である。図１４のように、実施例３の半導体装置３００は、半導体基板４０上に、化合物半導体層４４として、バッファ層５１、チャネル層４１、チャネル層４１よりもバンドギャップが大きい電子供給層４２、キャップ層４３がこの順に設けられている。電子供給層４２上に設けられたキャップ層４３によって、チャネル層４１と電子供給層４２との間に生じるピエゾ分極の向きと反対の向きのピエゾ分極が生じるため、実施例３の半導体装置３００は、ノーマリーオフ型の動作をする。
【００４２】
キャップ層４３上に、ＴｉＮ層５２とＡｌ層５３とを含むゲート電極４５が設けられている。キャップ層４３とゲート電極４５とを覆うように、パッシベーション膜４９と層間絶縁膜５０とが設けられている。ゲート電極４５の両側に位置するチャネル層４１上に、ＴｉＮ層５４とＡｌ層５５とを含むソース電極４６及びドレイン電極４７が設けられている。チャネル層４１内に、ドレイン電極４７下からゲート電極４５とドレイン電極４７との間まで延在し、且つチャネル層４１の上面に接して、格子欠陥を有する領域４８が設けられている。
【００４３】
図１５（ａ）から図１６（ｃ）は、実施例３に係る半導体装置の製造方法を示す断面図である。図１５（ａ）のように、半導体基板４０上に、バッファ層５１を形成する。バッファ層５１上に、チャネル層４１を形成する。チャネル層４１上に、電子供給層４２を形成する。電子供給層４２上に、キャップ層４３を形成する。バッファ層５１、チャネル層４１、電子供給層４２、及びキャップ層４３の形成は、例えばＭＯＶＰＥ法（有機金属気相成長法）を用いることができる。半導体基板４０は、例えばＢを８×１０１９±８×１０１８ｃｍ−３の濃度でドープした、厚さ６４５μｍのｐ型のＳｉ基板を用いることができる。また、ノンドープのＳｉ基板やＳｉＣ基板を用いてもよい。バッファ層５１は、例えばＡｌの組成が５０％±５％で、厚さ５００ｎｍ〜１μｍのＡｌＧａＮ層を用いることができる。チャネル層４１は、例えば厚さ１００ｎｍ〜１．２μｍのｉ型のＧａＮ層を用いることができる。電子供給層４２は、例えばＡｌの組成が１５〜２５％で、厚さ５ｎｍ〜２０ｎｍのＡｌＧａＮ層を用いることができる。キャップ層４３は、例えばＭｇを１×１０１９〜４×１０１９ｃｍ−３の濃度でドープした、厚さ５０ｎｍ〜８０ｎｍのｐ型ＧａＮ層を用いることができる。これにより、半導体基板４０上に、バッファ層５１、チャネル層４１、電子供給層４２、及びキャップ層４３を含む化合物半導体層４４が形成される。
【００４４】
図１５（ｂ）のように、キャップ層４３上に、ＴｉＮ層５２を形成する。ＴｉＮ層５２上に、Ａｌ層５３を形成する。ＴｉＮ層５２とＡｌ層５３の形成は、例えばスパッタリング法を用いることができる。ＴｉＮ層５２の厚さは、例えば２０ｎｍ〜１００ｎｍとすることができ、Ａｌ層５３の厚さは、例えば２００ｎｍ±２０ｎｍとすることができる。
【００４５】
図１５（ｃ）のように、Ａｌ層５３上に形成したレジストパターンをマスクとして、例えば塩素系ガスを用いたドライエッチング法により、Ａｌ層５３とＴｉＮ層５２とキャップ層４３とをエッチングする。これにより、ＴｉＮ層５２とＡｌ層５３とを含み、例えばゲート長が０．５μｍ〜２μｍのゲート電極４５が形成される。また、ゲート電極４５下に、ゲート電極４５と同じ形状をしたキャップ層４３が形成される。
【００４６】
図１５（ｄ）のように、例えばＰＣＶＤ法（プラズマ気相成長法）を用いて、ゲート電極４５とキャップ層４３とを覆うように、電子供給層４２上に、パッシベーション膜４９と層間絶縁膜５０とを形成する。パッシベーション膜４９は、例えば厚さ２００ｎｍ±１００ｎｍのＳｉＮ膜を用いることができる。層間絶縁膜５０は、例えば厚さ４００ｎｍ±１００ｎｍのＴＥＯＳ（テトラエトキシシラン）膜を用いることができる。
【００４７】
図１６（ａ）のように、層間絶縁膜５０上に、ソース電極及びドレイン電極が形成される領域が開口したレジストパターン５６を形成する。この際、ソース電極及びドレイン電極の幅が、例えば２μｍ〜４μｍとなるようなレジストパターン５６とすることができる。また、ゲート−ドレイン間距離が、例えば０．５μｍ〜３μｍとなるようなレジストパターン５６とすることができる。レジストパターン５６をマスクとして、例えばフッ素系ガスを用いたドライエッチング法によって、層間絶縁膜５０とパッシベーション膜４９とをエッチングする。次いで、レジストパターン５６をマスクとして、例えば塩素系ガスを用いたドライエッチング法によって、電子供給層４２をエッチングして、チャネル層４１の上面を露出させる。なお、電子供給層４２を完全に除去せず、チャネル層４１上に残存するように、電子供給層４２をエッチングしてもよい。
【００４８】
図１６（ｂ）のように、レジストパターン５６をマスクとして、ソース電極及びドレイン電極が形成される領域におけるチャネル層４１に、Ａｒをイオン注入する。これにより、ゲート電極４５下のチャネル層４１よりも再結合中心の密度が高い、格子欠陥を有する領域４８が形成される。この際、図示はしないが、ソース電極が形成される領域におけるチャネル層４１をレジストでマスクして、かかる領域のチャネル層４１にＡｒをイオン注入させずに格子欠陥を有する領域４８を形成しないようにする場合でもよい。格子欠陥を有する領域４８は、Ａｒをイオン注入することによって形成されているため、Ａｒを含有することになる。Ａｒのイオン注入は、例えば注入エネルギー３０ｋｅＶ、ドーズ量５×１０１２ｃｍ−２の条件で行うことができる。
【００４９】
ここで、Ａｒのイオン注入によって再結合中心が生成されることについて説明する。図１７（ａ）は、再結合中心の生成を説明するための断面図であり、図１７（ｂ）は、エネルギーバンド図である。図１７（ａ）のように、例えばＧａＮ層であるチャネル層４１にＡｒのイオン注入を行うと、ＧａとＮの結合が崩れて歪みが生じたり、また、Ｇａ又はＮが結合から抜け出たりして、格子欠陥５７が生じる。
【００５０】
図１７（ｂ）のように、格子欠陥５７が生じている領域では、格子欠陥５７によって禁制帯の中に再結合中心５８のエネルギー準位が形成される。この再結合中心５８が電子を捕獲して負に帯電すると、ホールが引き寄せられて、電子とホールの再結合がなされる。このように、再結合中心５８は、電子とホールを再結合させる仲介の役割を担う。電子とホールが再結合した後は、再結合中心５８は中性になる。このように、Ａｒがイオン注入された領域は、イオン注入されていない領域に比べて格子欠陥の密度が高い領域となり、再結合中心の密度が高い領域となる。したがって、ドレイン電極４７が形成される領域におけるチャネル層４１にＡｒをイオン注入することで、再結合中心の密度が高い、格子欠陥を有する領域４８を形成することができる。
【００５１】
次に、表面に２ｎｍの酸化膜が形成されたＧａＮに対し、ドーズ量を一定とし、注入エネルギーを変えてＡｒをイオン注入した場合に、ＧａＮに生じる格子欠陥の密度の分布を調べたシミュレーションについて説明する。図１８は、ＧａＮの深さに対する格子欠陥の密度を示すシミュレーション結果である。シミュレーションは、ドーズ量を５×１０１２ｃｍ−２とし、注入エネルギーを１０ｋｅＶ〜５０ｋｅＶの間で１０ｋｅＶ毎に振って行った。図１８のように、ＧａＮの表面から深い部分に向かうに従い、格子欠陥の密度は低くなっていく。格子欠陥の密度が高いほど再結合中心の密度が高くなり、インパクトイオン化で発生したホールのライフタイムを短くできるため、ホールが電子供給層に流れ込むことを抑制でき、また、アバランシェ降伏を起き難くすることができる。ホールが電子供給層に流れ込むことを抑制し、また、アバランシェ降伏を起き難くするために、格子欠陥を有する領域４８の格子欠陥の密度は１×１０１８ｃｍ−３以上であることが好ましい。３×１０１８ｃｍ−３以上であることがより好ましい。５×１０１８ｃｍ−３以上であることがさらに好ましい。
【００５２】
図１６（ｂ）では、注入エネルギー３０ｋｅＶ、ドーズ量５×１０１２ｃｍ−２の条件でＡｒをイオン注入して格子欠陥を有する領域４８を形成している。図１８から、注入エネルギーが３０ｋｅＶの場合（実線）、ＧａＮの表面から深さ１００ｎｍまで、格子欠陥の密度が１×１０１８ｃｍ−３以上である。つまり、図１６（ｂ）によれば、チャネル層４１の表面から深さ１００ｎｍにかけて、ホールのライフタイムが好ましい短さになる格子欠陥を有する領域４８が形成される。したがって、図１６（ｂ）によって形成された格子欠陥を有する領域４８によれば、ホールが電子供給層４２に流れ込むことを抑制できる。また、図１３で説明したように、アバランシェ降伏を起き難くするには、格子欠陥を有する領域４８はチャネル層４１の上面から深さ６０ｎｍにかけて設けられることが好ましいことから、アバランシェ降伏を起き難くできる。なお、格子欠陥を有する領域４８を形成する際のＡｒのイオン注入の条件は、上記の場合に限られる訳ではなく、所望の深さに対して所望の格子欠陥の密度となるような条件に適宜変更することができる。
【００５３】
図１６（ｃ）のように、レジストパターン５６を除去した後、例えばスパッタリング法を用いて、ＴｉＮ層５４とＡｌ層５５とをこの順に全面に形成する。ＴｉＮ膜５４の厚さは、例えば２０ｎｍ〜１００ｎｍとすることができ、Ａｌ層５５の厚さは、例えば２μｍ〜４μｍとすることができる。その後、Ａｌ層５５上に形成したレジストパターンをマスクとして、例えば塩素系ガスを用いたドライエッチング法により、Ａｌ層５５とＴｉＮ層５４とをエッチングする。これにより、ＴｉＮ層５４とＡｌ層５５とを含むソース電極４６及びドレイン電極４７が形成される。以上の工程により、実施例３に係る半導体装置３００が形成される。
【００５４】
実施例３によれば、図１６（ｂ）のように、ドレイン電極４７が形成される領域のゲート電極４５側の端部下におけるチャネル層４１に、Ａｒをイオン注入することで、格子欠陥を有する領域４８を形成している。これにより、図１４のように、チャネル層４１におけるドレイン電極４７のゲート電極４５側の端部下の領域に、チャネル層４１の上面に接して格子欠陥を有する領域４８が設けられる。よって、インパクトイオン化で発生したホールが電子供給層４２に流れ込むことを抑制でき、電流特性が変化することを抑制できる。また、耐圧の改善もできる。
【００５５】
実施例３では、チャネル層４１がＧａＮ層で、電子供給層４２がＡｌＧａＮ層である場合を例に説明している。このように、チャネル層４１と電子供給層４２とはＧａＮを含む半導体の層であることが好ましい。チャネル層４１と電子供給層４２とにＧａＮを含む半導体の層を用いた高電子移動度トランジスタは、高電圧で動作されるため、インパクトイオン化が起こり易い。したがって、この場合に、インパクトイオン化で発生したホールが電子供給層４２に流れ込むことを抑制するために、格子欠陥を有する領域４８を設けることが好ましい。
【００５６】
図１６（ａ）で説明したように、ゲート電極４５とドレイン電極４７との間隔（ゲート−ドレイン間距離）は、０．５μｍ以上且つ３μｍ以下であることが好ましい。ゲート−ドレイン間距離が３μｍよりも長いとインパクトイオン化が起き難くなるが、３μｍ以下であるとインパクトイオン化が起き易くなる為、格子欠陥を有する領域４８を設けることが望ましいからである。このように、ゲート−ドレイン間距離が短い場合に格子欠陥を有する領域４８を設けることが望ましいため、ゲート−ドレイン間距離は、２．５μｍ以下の場合がより好ましく、２．０μｍ以下の場合がさらに好ましい。一方、ゲート−ドレイン間距離が０．５μｍよりも小さくなるような半導体装置の製造は困難であるため、ゲート−ドレイン間距離は、０．５μｍ以上の場合が好ましい。半導体装置の製造容易性を考えると、ゲート−ドレイン間距離は、０．７５μｍ以上の場合がより好ましく、１．０μｍ以上の場合がさらに好ましい。
【実施例４】
【００５７】
図１９は、実施例４に係る半導体装置の断面図である。図１９のように、実施例４の半導体装置４００は、ソース電極４６及びドレイン電極４７下のチャネル層４１に、ｎ型不純物（例えばＳｉ）がドープされて、活性化アニールが行われた不純物拡散領域５９が設けられている。格子欠陥を有する領域４８は、チャネル層４１内に、ドレイン電極４７下からゲート電極４５とドレイン電極４７との間まで延在して設けられているが、ドレイン電極４７のゲート電極４５とは反対側の部分下には設けられていない。その他の構成は、実施例３と同じであるため説明を省略する。
【００５８】
図２０（ａ）から図２０（ｃ）は、実施例４に係る半導体装置の製造方法を示す断面図である。実施例４の半導体装置は、まず、実施例３の図１５（ａ）から図１６（ａ）で説明した工程を実施する。その後、図２０（ａ）のように、レジストパターン５６をマスクとして、ソース電極及びドレイン電極が形成される領域におけるチャネル層４１に、ｎ型不純物（例えばＳｉ）をイオン注入する。そして、活性化アニールを行い、ソース電極及びドレイン電極が形成される領域におけるチャネル層４１に不純物拡散領域５９を形成する。
【００５９】
図２０（ｂ）のように、レジストパターン５６を除去した後、ドレイン電極が形成される領域のうちゲート電極側の領域に開口を有するレジストパターン７８を形成する。図２０（ｃ）のように、レジストパターン７８をマスクとして、ドレイン電極が形成される領域のうちゲート電極側の領域におけるチャネル層４１に、Ａｒをイオン注入する。これにより、ゲート電極４５下のチャネル層４１よりも再結合中心の密度が高い、格子欠陥を有する領域４８が形成される。Ａｒのイオン注入は、実施例３と同じ条件で行うことができる。その後、図１６（ｃ）で説明した方法と同様の方法によりソース電極４６及びドレイン電極４７を形成する。これにより、実施例４の半導体装置４００が形成される。
【００６０】
実施例４によれば、図１９のように、ソース電極４６及びドレイン電極４７下のチャネル層４１に、不純物拡散領域５９が設けられている。これにより、ソース電極４６及びドレイン電極４７のコンタクト抵抗を低減させることができる。なお、不純物拡散領域５９は、ｎ型不純物をイオン注入した後、活性化アニールを行って形成されていることから、格子欠陥は抑制されている。チャネル層４１におけるドレイン電極６７のゲート電極６５側の端部下の領域に、チャネル層４１の上面に接して格子欠陥を有する領域６８が設けられるため、ホールが電子供給層６２に流れ込むことの抑制も勿論できる。なお、図２０（ａ）の不純物拡散領域５９の形成にあたり、電子供給層４２、パッシベーション膜４９、及び層間絶縁膜５０の側面にマスク（サイドウォール）を形成してもよい。
【実施例５】
【００６１】
図２１は、実施例５に係る半導体装置の断面図である。図２１のように、実施例５の半導体装置５００は、半導体基板６０上に、化合物半導体層６４として、バッファ層７１、チャネル層６１、チャネル層６１よりもバンドギャップが大きい電子供給層６２、キャップ層６３がこの順に設けられている。キャップ層６３上に、パッシベーション膜６９が設けられている。パッシベーション膜６９とキャップ層６３と電子供給層６２の一部とに対して凹部が形成されていて、この凹部にＴｉＮ層７２とＡｌ層７３とを含むゲート電極６５が埋め込まれている。ゲート電極６５と、電子供給層６２、キャップ層６３、及びパッシベーション膜６９と、の間には、ゲート絶縁膜７７が設けられている。このように、ゲート電極６５が電子供給層６２に形成された凹部に埋め込まれていることで、実施例４の半導体装置５００はノーマリーオフ型の動作をする。また、ゲート電極６５と電子供給層６２との間にゲート絶縁膜７７が設けられていることで、高耐圧化が図られている。
【００６２】
ゲート電極６５を覆うように層間絶縁膜７０が設けられている。ゲート電極６５の両側に位置して、チャネル層６１上に、ＴｉＮ層７４とＡｌ層７５とを含むソース電極６６及びドレイン電極６７が設けられている。チャネル層６１内に、ドレイン電極６７下からゲート電極６５とドレイン電極６７との間まで延在し、且つチャネル層６１の上面に接して、格子欠陥を有する領域６８が設けられている。
【００６３】
図２２（ａ）から図２３（ｃ）は、実施例５に係る半導体装置の製造方法を示す断面図である。図２２（ａ）のように、半導体基板６０上に、バッファ層７１を形成する。バッファ層７１上に、チャネル層６１を形成する。チャネル層６１上に、電子供給層６２を形成する。電子供給層６２上に、キャップ層６３を形成する。バッファ層７１、チャネル層６１、電子供給層６２、及びキャップ層６３の形成は、例えばＭＯＶＰＥ法を用いることができる。半導体基板６０とバッファ層７１とチャネル層６１は、実施例３の図１５（ａ）で説明したのと同じものを用いることができる。電子供給層６２は、例えばＡｌの組成が２０〜３０％で、厚さが２０ｎｍ〜３０ｎｍのＡｌＧａＮ層を用いることができる。キャップ層６３は、例えばＳｉを１×１０１８〜２×１０１８ｃｍ−３の濃度でドープした、厚さ１ｎｍ〜３ｎｍのｎ型ＧａＮ層を用いることができる。これにより、半導体基板６０上に、バッファ層７１、チャネル層６１、電子供給層６２、及びキャップ層６３を含む化合物半導体層６４が形成される。
【００６４】
キャップ層６３上に、例えばＰＣＶＤ法を用いて、パッシベーション膜６９を形成する。パッシベーション膜６９は、例えば厚さ２００ｎｍ±１００ｎｍのＳｉＮ膜を用いることができる。
【００６５】
図２２（ｂ）のように、パッシベーション膜６９上に、ゲート電極が形成される領域（例えばゲート長が０．５μｍ〜２μｍ）が開口したレジストパターンを形成する。このレジストパターンをマスクとして、例えば塩素系ガスを用いたドライエッチング法により、パッシベーション膜６９、キャップ層６３、及び電子供給層６２をエッチングする。この際、電子供給層６２は、５ｎｍ程度の厚さが残るようにエッチングする。その後、例えばＰＣＶＤ法を用いて、ゲート絶縁膜７７を全面に形成する。ゲート絶縁膜７７は、例えば厚さ４０ｎｍ±２ｎｍのＡｌ２Ｏ３膜を用いることができる。なお、ゲート絶縁膜７７は、Ａｌ２Ｏ３膜の他にも、例えばＳｉＯ２膜、ＳｉＮ膜、ＨｆＯ２膜、ＡｌＮ膜を用いてもよい。
【００６６】
図２２（ｃ）のように、ゲート絶縁膜７７上に、例えばスパッタリング法を用いて、ＴｉＮ層７２とＡｌ層７３とをこの順に形成する。ＴｉＮ層７２の厚さは、例えば４０ｎｍ±１０ｎｍとすることができ、Ａｌ層７３の厚さは、例えば５００ｎｍ±１００ｎｍとすることができる。その後、Ａｌ層７３上に形成したレジストパターンをマスクとして、例えば塩素系ガスを用いたドライエッチング法により、パッシベーション膜６９が露出するまで、Ａｌ層７３とＴｉＮ層７２とゲート絶縁膜７７とをエッチングする。これにより、ＴｉＮ層７２とＡｌ層７３とを含むゲート電極６５が形成される。ゲート電極６５下には、電子供給層６２、キャップ層６３、及びパッシベーション膜６９との間に、ゲート絶縁膜７７が形成される。
【００６７】
図２３（ａ）のように、例えばＰＣＶＤ法を用いて、ゲート電極６５とゲート絶縁膜７７とを覆うように、パッシベーション膜６９上に、層間絶縁膜７０を形成する。層間絶縁膜７０は、例えば厚さ４００±１００ｎｍのＴＥＯＳ膜を用いることができる。その後、層間絶縁膜７０上に、ソース電極及びドレイン電極が形成される領域が開口したレジストパターン７６を形成する。ソース電極及びドレイン電極の幅並びにゲート−ドレイン間距離は、実施例３で説明した長さとすることができる。レジストパターン７６をマスクとして、例えばフッ素系ガスを用いたドライエッチング法によって、層間絶縁膜７０とパッシベーション膜６９とをエッチングする。次いで、レジストパターン７６をマスクとして、例えば塩素系ガスを用いたドライエッチング法によって、キャップ層６３と電子供給層６２とをエッチングして、チャネル層６１の上面を露出させる。なお、電子供給層６２を完全に除去せず、チャネル層６１上に残存するように、電子供給層６２をエッチングする場合でもよい。
【００６８】
図２３（ｂ）のように、レジストパターン７６をマスクとして、ソース電極及びドレイン電極が形成される領域におけるチャネル層６１にＡｒをイオン注入する。これにより、ゲート電極６５下のチャネル層６１よりも再結合中心の密度が高い、格子欠陥を有する領域６８が形成される。Ａｒのイオン注入は、実施例３と同じ条件で行うことができる。
【００６９】
図２３（ｃ）のように、レジストパターン７６を除去した後、例えばスパッタリング法を用いて、ＴｉＮ層７４とＡｌ層７５とをこの順に全面に形成する。ＴｉＮ層７４及びＡｌ層７５の厚さは、実施例３のＴｉＮ層５４及びＡｌ層５５の厚さと同じにすることができる。その後、実施例３の図１６（ｃ）で説明した工程と同様の工程を行い、ソース電極６６及びドレイン電極６７を形成する。以上の工程により、実施例５に係る半導体装置５００が形成される。
【００７０】
実施例５によれば、図２３（ｂ）のように、ドレイン電極６７が形成される領域のゲート電極６５側の端部下におけるチャネル層６１に、Ａｒをイオン注入することで、格子欠陥を有する領域６８を形成している。これにより、図２１のように、チャネル層６１におけるドレイン電極６７のゲート電極６５側の端部下の領域に、チャネル層６１の上面に接して格子欠陥を有する領域６８が設けられる。よって、インパクトイオン化で発生したホールが電子供給層６２に流れ込むことを抑制でき、電流特性の変化を抑制できる。また、耐圧の改善もできる。
【００７１】
実施例５においても、実施例４と同様に、ソース電極６６及びドレイン電極６７下のチャネル層６１に、不純物拡散領域が設けられていてもよい。
【００７２】
実施例３から実施例５では、Ａｒをイオン注入することによって格子欠陥を有する領域を形成しているが、その他のイオンをイオン注入することによって形成してもよい。また、チャネル層と電子供給層とがＧａＮを含む半導体の層である場合を例に説明したが、その他の半導体の層である場合でもよい。
【００７３】
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【００７４】
なお、以上の説明に関して更に以下の付記を開示する。
（付記１）半導体基板と、前記半導体基板上に設けられたチャネル層と、前記チャネル層上に設けられ、前記チャネル層よりもバンドギャップの大きい電子供給層と、前記電子供給層上に設けられたゲート電極と、前記チャネル層上に設けられたソース電極及びドレイン電極と、前記チャネル層における前記ドレイン電極の前記ゲート電極側の端部下の領域に、前記チャネル層の上面に接して設けられた格子欠陥を有する領域と、を備えることを特徴とする半導体装置。
（付記２）前記チャネル層と前記電子供給層とは、ＧａＮを含む半導体の層であることを特徴とする付記１記載の半導体装置。
（付記３）前記チャネル層はＧａＮ層で、前記電子供給層はＡｌＧａＮ層であることを特徴とする付記１または２記載の半導体装置。
（付記４）前記格子欠陥を有する領域は、前記チャネル層の上面から６０ｎｍの深さにかけて設けられていることを特徴とする付記１から３のいずれか一項記載の半導体装置。
（付記５）前記格子欠陥を有する領域は、前記格子欠陥の密度が１×１０１８ｃｍ−３以上であることを特徴とする付記１から４のいずれか一項記載の半導体装置。
（付記６）前記格子欠陥を有する領域は、Ａｒを含有することを特徴とする付記１から５のいずれか一項記載の半導体装置。
（付記７）前記電子供給層上に設けられたｐ型のキャップ層を備え、前記ゲート電極は、前記キャップ層上に設けられていることを特徴とする付記１から６のいずれか一項記載の半導体装置。
（付記８）前記チャネル層はＧａＮ層で、前記電子供給層はＡｌＧａ層で、前記キャップ層はＧａＮ層であることを特徴とする付記７記載の半導体装置。
（付記９）前記ゲート電極は、前記電子供給層に設けられた凹部に埋め込まれていることを特徴とする付記１から８のいずれか一項記載の半導体装置。
（付記１０）前記ゲート電極と前記電子供給層との間に、ゲート絶縁膜を備えることを特徴とする付記９記載の半導体装置。
（付記１１）前記ゲート電極と前記ドレイン電極との間隔は、０．５μｍ以上且つ３μｍ以下であることを特徴とする付記１から１０のいずれか一項記載の半導体装置。
（付記１２）前記ソース電極及び前記ドレイン電極下の前記チャネル層に、不純物拡散領域を備えることを特徴とする付記１から１１のいずれか一項記載の半導体装置。
（付記１３）半導体基板上にチャネル層を形成する工程と、前記チャネル層上に、前記チャネル層よりもバンドギャップの大きい電子供給層を形成する工程と、前記電子供給層上にゲート電極を形成する工程と、ドレイン電極が形成される領域の前記ゲート電極側の端部下における前記チャネル層に、前記チャネル層の上面に接して格子欠陥を有する領域を形成する工程と、前記格子欠陥を有する領域を形成した後、前記チャネル層上にソース電極及び前記ドレイン電極を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
（付記１４）前記ドレイン電極が形成される領域の前記ゲート電極側の端部下における前記チャネル層にイオン注入を行うことによって前記格子欠陥を有する領域を形成することを特徴とする付記１３記載の半導体装置の製造方法。
（付記１５）前記イオン注入は、Ａｒイオン注入を含むことを特徴とする付記１４記載の半導体装置の製造方法。
【符号の説明】
【００７５】
１０、２０、４０、６０    半導体基板
３１、５１、７１    バッファ層
１１、２１、４１、６１    チャネル層
１２、２２、４２、６２    電子供給層
１３、２３、４３、６３    キャップ層
１４、２４、４４、６４    化合物半導体層
１５、２５、４５、６５    ゲート電極
１６、２６、４６、６６    ソース電極
１７、２７、４７、６７    ドレイン電極
１８、２８、４８、６８    格子欠陥を有する領域
１９                ２次元電子ガス
２９、４９、６９    パッシベーション膜
３０、５０、７０    層間絶縁膜
５２、５４、７２、７４    ＴｉＮ層
５３、５５、７３、７５    Ａｌ層
５６、７６、７８    レジストパターン
５７                格子欠陥
５８                再結合中心
５９                不純物拡散領域
７７                ゲート絶縁膜
１００、１５０、２００、３００、４００、５００    半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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