(57)【要約】【課題】回路面積の増加を抑えつつ、寄生電流を低減して、電力の消費量を少なくする。【解決手段】半導体装置は、第１半導体層と、第２半導体層と、パワートランジスタと、トランジスタと、第１拡散層領域とを具備する。第１半導体層は、高濃度であり第１導電型を有する。第２半導体層は、第１半導体層上に接合され、低濃度であり第１導電型を有する。パワートランジスタは、第２半導体層の表面領域に形成され、第１導電型のチャネルである。トランジスタは、第２半導体層１２の表面領域に形成される。第１拡散層領域は、第２半導体層の表面領域に、パワートランジスタとトランジスタとの間に境界を設けるように形成され、第２導電型である。第１半導体層は、パワートランジスタのドレインとして機能する。第１拡散層領域は、ドレインと同電位に設定される。【選択図】図１Ａ
2015088617.tif 000002
【特許請求の範囲】
【請求項１】
高濃度で第１導電型を有する第１半導体層と、
前記第１半導体層上に接合され、低濃度で前記第１導電型を有する第２半導体層と、
前記第２半導体層の表面領域に形成された前記第１導電型チャネルの第１パワートランジスタと、
前記第２半導体層の表面領域に形成されたトランジスタと、
前記第２半導体層の表面領域に、前記第１パワートランジスタと前記トランジスタとの間に境界を設けるように形成された前記第２導電型の第１拡散層領域と
を具備し、
前記第１半導体層は、前記第１パワートランジスタのドレインとして機能し、
前記第１拡散層領域は、前記ドレインと同電位に設定される
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１導電型はＮ型であり、
前記第２導電型はＰ型であり、
前記第１拡散層領域は、相対的に高い電源電位に設定される
半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記トランジスタは、前記第２半導体層の表面領域に形成された前記第１導電型チャネルの第２パワートランジスタであり、
前記第１半導体層は、前記第２パワートランジスタのドレインとしても機能する
半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記トランジスタは、前記第２半導体層の表面領域に形成された、前記第１導電型チャネルのプレーナ型トランジスタ及び前記第２導電型チャネルのプレーナ型トランジスタの少なくとも一方である
半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記第１拡散層領域に接続され、前記第１拡散層領域に沿って伸びる電極層と、
前記第２半導体層の表面領域に形成され、前記第１導電型を有し、前記配線層に接続される第２拡散層領域と
を更に具備する
半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記第１拡散層領域に接続され、前記第１拡散層領域に沿って伸びる電極層と、
前記第２半導体層の表面領域に、前記第１拡散層領域における前記第１パワートランジスタと反対側の側面に沿って形成され、前記第１導電型を有し、前記電極層に接続される第２拡散層領域と
を更に具備する
半導体装置。
【請求項７】
請求項３に記載の半導体装置において、
前記第１パワートランジスタ及び前記第２パワートランジスタを含む複数のパワートランジスタを更に具備し、
前記第１半導体層は、前記複数のパワートランジスタのドレインとしても機能し、
前記第１拡散層領域は、前記複数のパワートランジスタにおける隣り合う二つのパワートランジスタのソースの間に境界を設けるように形成される
半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記第１パワートランジスタは、チャネルとなる前記第２導電型のベース拡散層を備え、
前記第１拡散層領域の拡散深さは、前記ベース拡散層の拡散深さと概ね同じである
半導体装置。
【請求項９】
請求項１に記載の半導体装置において、
前記第１パワートランジスタは、チャネルとなる前記第２導電型のベース拡散層と、
前記ベース拡散層を周囲を囲むように設けられたウェル拡散層と
を備え、
前記第１拡散層領域の拡散深さは、前記ウェル拡散層の拡散深さと概ね同じである
半導体装置。
【請求項１０】
請求項１に記載の半導体装置において、
前記第１パワートランジスタは、
チャネルとなる前記第２導電型のベース拡散層と、
前記ベース拡散層を表面側から内部側へ貫通するように形成されたゲートと、
前記ベース拡散層の表面領域における前記ゲートの側面に形成された前記第１導電型のソースと
を備える
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にインテリジェントパワーデバイス（Ｉｎｔｅｌｌｉｇｅｎｔ  Ｐｏｗｅｒ  Ｄｅｖｉｃｅ：ＩＰＤ）に好適に利用できるものである。
【背景技術】
【０００２】
近年、自動車電装用のエンジンコントロールユニットに用いられているリレーは無接点化を目的としてパワーＭＯＳＦＥＴ等の半導体デバイスに置き換えられている。最近では、パワーＭＯＳＦＥＴに電流制限回路、過熱検知回路、断線検知回路などの保護機能を内蔵し、自己診断結果を制御側のマイクロコンピュータに伝えることが可能なＩＰＤ（Ｉｎｔｅｌｌｉｇｅｎｔ  Ｐｏｗｅｒ  Ｄｅｖｉｃｅ）が用いられるようになった。ＩＰＤとしては、面積の増加を抑えつつ、電力の消費量をより少なくすることが求められている。
【０００３】
例えば、特許文献１（特開平６−１５１７４０号公報）に、パワー半導体装置が開示されている。このパワー半導体装置は、半導体基板と、複数のパワートランジスタと、少なくとも１つの拡散層と、トレンチ分離酸化膜とを具備している。半導体基板は、共通ドレインとして使用されるようになる高濃度の第１の基板、およびこの第１の基板に接合された低濃度の第２の基板によって構成されている。複数のパワートランジスタは、この半導体基板の前記第２の基板の主表面に領域を分割して形成されている。少なくとも１つの拡散層は、この複数のパワートランジスタそれぞれの領域を分割するようにその境界線に対応して前記第２の基板に埋設形成されている。トレンチ分離酸化膜は、この拡散層に対応して前記第２の基板に前記第１の基板に至るまでの深さで形成された溝に埋設設定されている。前記拡散層には前記複数のパワートランジスタに対して最低電位に設定される。それにより、隣り合うパワートランジスタの寄生トランジスタがオンされて一方のソースから他方のソースへ寄生電流が流れ込む、という現象を防止する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平６−１５１７４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１のパワー半導体装置では、トレンチ分離酸化膜及びＰ型拡散層が、第１のパワートランジスタと第２のパワートランジスタとの間に配置されている。ただし、各パワートランジスタは、Ｖ−ＤＭＯＳ（Ｖｅｒｔｉｃａｌ−Ｄｉｆｆｕｓｅｄ  ＭＯＳ）トランジスタである。ここで、Ｐ型拡散層は、接地されている必要がある。そのため、このパワー半導体装置（パワートランジスタチップ）と制御チップとを並べて搭載したマルチチップ構成を採用した場合、このパワー半導体装置（パワートランジスタチップ）には、ＧＮＤ用パッドを設ける必要がある。そうなると、パッドの面積分だけチップ面積が増大してしまう。
【０００６】
また、このパワー半導体装置では、電力の消費量を小さくするために、Ｐ型拡散層とＧＮＤ用パッドとの間のアルミ配線の抵抗を低減する必要がある。そのためには、配線を短くする、すなわちＧＮＤ用パッドを複数個設ける必要がある。そうなると、複数個のパッドの面積分だけ、更にチップ面積が増大してしまう。回路面積の増加を抑制しつつ、寄生電流を低減して、電力の消費量を少なくすることが可能な技術が望まれる。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、第１導電型チャネルのパワートランジスタと、第２導電型の拡散層を有するトランジスタとの間に、第２導電型の第１拡散層領域を設け、その第１拡散層領域の電位を、そのパワートランジスタのドレインと同電位に設定する。
【発明の効果】
【０００８】
本発明により、回路面積の増加を抑えつつ、寄生電流を低減して、電力の消費量を少なくすることができる。
【図面の簡単な説明】
【０００９】
【図１Ａ】図１Ａは、実施の形態に係る半導体装置の構成を模式的に示す断面図である。
【図１Ｂ】図１Ｂは、第１の実施の形態に係る半導体装置の構成例を模式的に示す断面図である。
【図２Ａ】図２Ａは、第１の実施の形態に係る半導体装置の構成例を模式的に示す平面図である。
【図２Ｂ】図２Ｂは、図２ＡにおけるＡ−Ａ’断面図である。
【図２Ｃ】図２Ｃは、図２ＡにおけるＢ−Ｂ’断面図である。
【図３Ａ】図３Ａは、第１の実施の形態に係る半導体装置の応用例を模式的に示す平面図である。
【図３Ｂ】図３Ｂは、比較例の半導体装置の応用例を模式的に示す平面図である。
【図４】図４は、第１の実施の形態に係る半導体装置を４出力ハイサイドＩＰＤに適用したシステムを示す回路ブロック図である。
【図５】図５は、第２の実施の形態に係る半導体装置の構成例を模式的に示す断面図である。
【図６】図６は、第３の実施の形態に係る半導体装置の構成例を模式的に示す断面図である。
【図７】図７は、第４の実施の形態に係る半導体装置の構成例を模式的に示す断面図である。
【図８】図８は、第４の実施の形態に係る半導体装置の構成例を模式的に示す断面図である。
【図９】図９は、第４の実施の形態に係る半導体装置の構成例を模式的に示す平面図である。
【図１０】図１０は、第４の実施の形態に係る半導体装置を２出力ハイサイドＩＰＤに適用したシステムを示す回路ブロック図である。
【図１１】図１１は、第４の実施の形態に係る半導体装置を２出力ハイサイドＩＰＤに適用したシステムを示す回路ブロック図である。
【発明を実施するための形態】
【００１０】
以下、実施の形態に係る半導体装置について説明する。図１Ａは、実施の形態に係る半導体装置の構成を模式的に示す断面図である。ただし、この図において、第１導電型をＮ型、第２導電型をＰ型とした例が示されているが、逆であってもよい。なお、括弧書きで記載された番号・符号は、後述の各実施の形態（本実施の形態を含む）で使用される番号・符号を用いて構成の一例を示している。
【００１１】
実施の形態に係る半導体装置は、第１半導体層（１１）と、第２半導体層（１２）と、第１導電型（Ｎ）チャネルの第１パワートランジスタ（２００）と、トランジスタ（１００、５００／６００）と、第１拡散層領域（１３、６３）とを具備している。第１半導体層（１１）は、高濃度（＋）であり第１導電型（Ｎ）を有している。第２半導体層（１２）は、第１半導体層上に接合され、低濃度（−）であり第１導電型（Ｎ）を有している。第１導電型（Ｎ）チャネルの第１パワートランジスタ（２００）は、第２半導体層（１２）の表面領域に形成されている。トランジスタ（１００、５００／６００）は、第２半導体層（１２）の表面領域に形成されている。第１拡散層領域（１３、６３）は、第２半導体層（１２）の表面領域に、第１パワートランジスタ（２００）とトランジスタ（１００、５００／６００）との間に境界を設けるように形成され、第２導電型（Ｐ）である。第１半導体層（１１）は、第１パワートランジスタ（２００）のドレインとして機能する。第１拡散層領域（１３、６３）は、ドレインと同電位に設定される。
【００１２】
このような半導体装置１において、第１パワートランジスタ（２００）のドレインである第１半導体層（１１）＋第２半導体層（１２）は、所定のドレイン電位を有している。ここで、第１パワートランジスタ（２００）のソースにドレイン電位＋α（α＞０：第１導電型がＮ型、α＜０：第１導電型がＰ型）の電気的ノイズが印加されると、第１パワートランジスタ（２００）のチャネル領域（Ｐ）は、順方向にバイアスされる。そのため、そのチャネル領域（Ｐ）と第２半導体層（１２）（Ｎ）と第２導電型（Ｐ）の領域は寄生（ＰＮＰ）トランジスタが存在するかのような事象が発生する。ただし、その第２導電型（Ｐ）の領域は、第１拡散層領域（１３、６３）又はトランジスタ（１００、５００／６００）の第２導電型（Ｐ）の拡散層領域である。その結果、エミッタであるチャネル領域（Ｐ）からの寄生電流により、ベースである第２半導体層（１２）へ寄生電流が流れるとともに、コレクタであるその第２導電型（Ｐ）の領域へも電流が流れ込む。このとき、本実施の形態の半導体装置１では、チャネル領域（Ｐ）に対して、トランジスタ（１００、５００／６００）の第２導電型（Ｐ）の拡散層領域より手前に（近くに）、第２導電型（Ｐ）の第１拡散層領域（１３、６３）が存在している。したがって、寄生電流は、第１拡散層領域（１３、６３）に流れ込む。そのため、トランジスタ（１００、５００／６００）への寄生電流の流れ込みを抑制することができる。すなわち、寄生電流を低減することができるので、電力の消費量を少なくすることができる。また、このとき、第１拡散層領域（１３、６３）は、寄生電流を逃がす先としてドレイン電位に接続されている。ドレイン電位の取得先としては、例えば、第１半導体層（１１）＋第２半導体層（１２）が考えられる。したがって、ＧＮＤ用パッドを設ける必要がないので、チップ面積の増加を大幅に抑制することができる。
【００１３】
以下、各実施の形態において、実施の形態に係る半導体装置を具体的に説明する。以下では、一例として、第１パワートランジスタがＮｃｈハイサイドの出力パワーＭＯＦＥＴである場合が説明される。しかし、各実施の形態はこの例に限定されるものではない。第１パワートランジスタがＰｃｈローサイドの出力パワーＭＯＳＦＥＴである場合も、各層の導電型を逆にすることで、同様に説明される。
【００１４】
（第１の実施の形態）
第１の実施の形態に係る半導体装置の構成例について説明する。図１Ｂは、第１の実施の形態に係る半導体装置の構成例を模式的に示す断面図である。半導体装置１は、Ｎ＋半導体基板１１と、Ｎ−エピタキシャル層１２と、出力パワーＭＯＳＦＥＴ１００と、出力パワーＭＯＳＦＥＴ２００と、Ｐ型拡散層領域１３とを具備している。
【００１５】
Ｎ＋半導体基板１１（第１半導体層）は、高濃度にＮ型不純物をドープされたＮ型の半導体基板である。Ｎ−エピタキシャル層１２（第２半導体層）は、Ｎ＋半導体基板１１上にエビタキシャル成長され、Ｎ＋半導体基板１１に接合されている。Ｎ−エピタキシャル層１２は、低濃度にＮ型不純物をドープされたＮ型の半導体層である。出力パワーＭＯＳＦＥＴ１００（トランジスタ）は、Ｎ−エピタキシャル層１２の表面領域に形成されたＮｃｈのＶ−ＤＭＯＳ（Ｖｅｒｔｉｃａｌ−Ｄｉｆｆｕｓｅｄ  ＭＯＳ）トランジスタである。出力パワーＭＯＳＦＥＴ２００（第１パワートランジスタ）は、Ｎ−エピタキシャル層１２の表面領域に形成されたＮｃｈのＶ−ＤＭＯＳトランジスタである。出力パワーＭＯＳＦＥＴ１００と出力パワーＭＯＳＦＥＴ２００のドレインはＮ＋半導体基板１１及びエピタキシャル層１２であり、高電位側の電源電位に接続される。高電位側の電源電位としては、バッテリー電位ＶＢＡＴが例示される。以下では、そのバッテリー電位ＶＢＡＴの例を説明する（他の実施の形態においても同様）。Ｐ型拡散層領域１３（第１拡散層領域）は、Ｎ−エピタキシャル層１２の表面領域における、出力パワーＭＯＳＦＥＴ２００と出力パワーＭＯＳＦＥＴ１００との間に境界を設けるように形成された、Ｐ型の半導体層である。Ｐ型拡散層領域１３の電位は電極層１４により、Ｎ＋半導体基板１１及びＮ−エピタキシャル層１２と同じバッテリー電位ＶＢＡＴ電位に接続され、出力パワーＭＯＳＦＥＴ１００や出力パワーＭＯＳＦＥＴ２００のドレインと同電位に設定される。なお、出力パワーＭＯＳＦＥＴが３個以上ある場合には、Ｐ型拡散層領域１３は、複数の出力パワーＭＯＳＦＥＴにおける任意の隣接する出力パワーＭＯＳＦＥＴの間に境界を設けるように形成されている。
【００１６】
また、出力パワーＭＯＳＦＥＴ１００のチャネル領域は、Ｎ−エピタキシャル層１２の表面領域に形成されたＰ型ベース層１０１（ベース拡散層）である。ゲートは、Ｐ型ベース層１０１を表面側から内部側へ貫通するように形成されたポリシリコン層１０２と、そのポリシリコン層１０２の外側を覆ように形成された絶縁層１０２ａである。ソースは、Ｐ型ベース層１０１の表面領域におけるゲートの側面に形成されたＮ＋拡散層１０３ａと、Ｎ＋拡散層１０３ａの表面上に設けられた電極１０３である。同様に、出力パワーＭＯＳＦＥＴ２００のチャネル領域は、Ｎ−エピタキシャル層１２の表面領域に形成されたＰ型ベース層２０１（ベース拡散層）である。ゲートは、Ｐ型ベース層２０１を表面側から内部側へ貫通するように形成されたポリシリコン層２０２と、そのポリシリコン層２０２の外側を覆ように形成された絶縁層２０２ａである。ソースは、Ｐ型ベース層２０１の表面領域におけるゲートの側面に形成されたＮ＋拡散層２０３ａと、Ｎ＋拡散層２０３ａの表面上に設けられた電極２０３である。これらのソースの電極１０３、２０３がそれぞれ出力端子ＯＵＴ１及びＯＵＴ２となる。出力端子ＯＵＴ１及びＯＵＴ２には、それぞれ負荷ＲがＧＮＤとの間に接続される。すなわち、半導体装置１は、いわゆるハイサイドスイッチの構成を取っている。そのため、出力パワーＭＯＳＦＥＴをオンさせるためには、ゲートのポリシリコン層１０２、２０２にはチャージポンプにより昇圧された電圧が印加される。
【００１７】
ここで、この半導体装置１において、電気的ノイズが出力パワーＭＯＳＦＥＴ２００の出力端子ＯＵＴ２に印加され、その電位がＶＢＡＴ＋αになった場合を考える。Ｎ＋半導体基板１１及びＮ−エピタキシャル層１２はバッテリー電位ＶＢＡＴに接続されているが、それよりも高い電位ＶＢＡＴ＋αが電気的ノイズとしてＯＵＴ２に印加されるとＰ型ベース層２０１は順方向にバイアスされる。そのため、図に示すように、あたかも、寄生ＰＮＰトランジスタ１５（エミッタ：Ｐ型ベース層２０１、ベース：エピタキシャル層１２及びＮ＋半導体基板１１、コレクタ：Ｐ型ベース層１０１／Ｐ型拡散層領域１３）が存在するかのような事象が発生する。すなわち、エミッタであるＰ型ベース層２０１からの寄生電流により、ベースであるエピタキシャル層１２及びＮ＋半導体基板１１へ寄生電流が流れるとともに、コレクタであるＰ型ベース層１０１／Ｐ型拡散層領域１３へも電流が流れ込むことが考えられる。このとき、本実施の形態の半導体装置１では、Ｐ型ベース層２０１に対して、Ｐ型ベース層１０１より手前に（近くに）、Ｐ型拡散層領域１３が存在している。したがって、寄生電流は、Ｐ型ベース層１０１ではなく、Ｐ型拡散層領域１３に流れ込む。そのため、出力パワーＭＯＳＦＥＴ１００に寄生電流が流れ込むことを抑制できる。すなわち、出力パワーＭＯＳＦＥＴ１００を通って負荷Ｒへ流れ込む寄生電流を低減することができるので、電力の消費量を少なくすることができる。
【００１８】
また、このとき、Ｐ型拡散層領域１３は、寄生電流を逃がす先としてバッテリー電位ＶＢＡＴに接続されているが、そのバッテリー電位ＶＢＡＴの取得先としては、例えば、Ｐ型拡散層領域１３の下方のＮ＋半導体基板１１が考えられる。この場合、Ｐ型拡散層領域１３に流れ込む寄生電流は、Ｎ＋半導体基板１１から抜くことができるので、寄生電流を逃がすためのＧＮＤ用パッドのようなパッドを設ける必要がない。したがって、チップ面積の増加を大幅に抑制することができる。
【００１９】
このようなハイサイドスイッチ構成の半導体装置１（ＩＰＤ）は、例えば、車載用途として使用されている。その半導体装置１（ＩＰＤ）は、マイクロコンピュータなどと同じＥＣＵ（Ｅｌｅｃｔｒｏｎｉｃ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）基板に実装されており、ワイヤーハーネスを介して自動車のボディーの各部に設置されたランプやソレノイドなどの負荷Ｒに接続される。上述の通り、車載用途でも電子機器は必要不可欠なものとなっているが、それらの電子機器や、自然現象から発生する電気的ノイズ、不要電波が、他の機器の正常な動作に干渉し、誤動作を引き起こす可能性は常に問題視されている。そのような電気的ノイズに対する耐量を評価する試験の規格としては、ＩＳＯ７６３７（過渡サージ試験）、ＩＳＯ１０６０５（静電気試験）等で規定されている。本実施の形態の半導体装置１は、そのような誤動作の原因の一つである寄生電流を大幅に抑制することができる。
【００２０】
図２Ａは、本実施の形態に係る半導体装置の構成例を模式的に示す平面図である。この図は、一例として、４個の出力パワーＭＯＳＦＥＴ（４ｃｈ）を有する半導体装置１を示している。この図において、出力パワーＭＯＳＦＥＴ１００〜４００に関する配線は記載を省略している。また、図２Ｂ及び図２Ｃは、それぞれ図２ＡにおけるＡ−Ａ’断面図及びＢ−Ｂ’断面図を示している。すなわち、図２Ｂ及び図２Ｃは、Ｐ型拡散層領域１３を電極層１４を介してバッテリー電位ＶＢＡＴのＮ＋半導体基板１１に接続する箇所の断面図である。
【００２１】
半導体装置１は、はんだ２１を介してリードフレーム２上に搭載されている。具体的には、Ｎ＋半導体基板１１の下方の面が、はんだ２１を介して、バッテリー電位ＶＢＡＴのリードフレーム２に電気的に接続されている。この図の例では、半導体装置１は、４個の出力パワーＭＯＳＦＥＴ１００、２００、３００、４００を備えている（４ｃｈ）。出力パワーＭＯＳＦＥＴ３００、４００は、出力パワーＭＯＳＦＥＴ１００、２００と同じである。出力パワーＭＯＳＦＥＴ１００、２００、３００、４００は、２行２列の行列上に配置されている。Ｐ型拡散層領域１３は、出力パワーＭＯＳＦＥＴ４００と出力パワーＭＯＳＦＥＴ３００と出力パワーＭＯＳＦＥＴ２００と出力パワーＭＯＳＦＥＴ１００との間に境界を設けるように十字形状に配置されている。Ｐ型拡散層領域１３の端部は、各出力パワーＭＯＳＦＥＴの端部と同じか、その端部より外側まで伸びていることが好ましい。それにより、寄生電流を阻止する効果がより向上する。出力パワーＭＯＳＦＥＴ３００、４００の横には、出力パワーＭＯＳＦＥＴ１００、２００、３００、４００と外部回路とを接続するパッド１９が設けられている。
【００２２】
Ｐ型拡散層領域１３は、Ｎ−エピタキシャル層１２の表面領域に設けられた高濃度のＰ型拡散層領域１３ａを介して電極層１４に接続されている。Ｐ型拡散層領域１３ａの端部もＰ型拡散層領域１３の端部と同程度の位置になるように、各出力パワーＭＯＳＦＥＴの端部と同じか、その端部より外側まで伸びている。電極層１４（例示：アルミニウム）の端部は、各出力パワーＭＯＳＦＥＴの端部やＰ型拡散層領域１３の端部より外側まで伸びている。そして、層間絶縁層１７を貫通するビア１６ａを介してＮ＋拡散層領域１６（第２拡散層領域）に接続されている。Ｎ＋拡散層領域１６は、Ｎ−エピタキシャル層１２の表面領域に形成されている。したがって、電極層１４は、ビア１６ａ、Ｎ＋拡散層領域１６、Ｎ−エピタキシャル層１２を介して、バッテリー電位ＶＢＡＴのＮ＋半導体基板１１に接続されている。電極層１４上には保護用のカバー膜１８が設けられている。
【００２３】
ここで、Ｐ型拡散層領域１３は、各出力パワーＭＯＳＦＥＴ１００、２００、…のＰ型ベース層１０１、２０１、…と同時に形成されることが好ましい。追加の製造工程が不要だからである。その場合、Ｐ型拡散層領域１３は、Ｐ型ベース層１０１、２０１、…と同程度の深さを有している。また、Ｐ型拡散層領域１３ａは、各出力パワーＭＯＳＦＥＴ１００、２００、…のＮ＋拡散層１０３ａ、２０３ａ、…間に設けられたＰ＋拡散層１０４、２０４、…と同時に形成されることが好ましい。追加の製造工程が不要だからである。その場合、Ｐ型拡散層領域１３ａは、Ｐ＋拡散層１０４、２０４、…と同程度の深さを有している。また、Ｎ＋拡散層領域１６は、各出力パワーＭＯＳＦＥＴ１００、２００、…のＮ＋拡散層１０３ａ、２０３ａ、…と同時に形成されることが好ましい。追加の製造工程が不要だからである。その場合、Ｎ＋拡散層領域１６は、Ｎ＋拡散層１０３ａ、２０３ａ、…と同程度の深さを有している。更に、電極層１４は、電極１０３、２０３、…と同時に形成されることが好ましい。追加の製造工程が不要だからである。
【００２４】
この半導体装置１では、Ｐ型拡散層領域１３は、Ｐ型拡散層領域１３ａ、電極層１４、ビア１６ａ、Ｎ＋拡散層領域１６、Ｎ−エピタキシャル層１２を介して、バッテリー電位ＶＢＡＴを有するＮ＋半導体基板１１に接続されている。そして、Ｐ型拡散層領域１３に流れ込む寄生電流を、Ｎ＋半導体基板１１へ逃がすことができる。このとき、Ｎ＋拡散層領域１６は、Ｎ＋半導体基板１１の上方のいずれかの位置に設けられていればよく、パッド１９のような形状や大きさにする必要はなく、他のパッド１９と並べて配置する必要はない。例えば、Ｎ＋拡散層領域１６は、他の素子に影響しなければ、適当な空き領域があれば、その位置に設けることができる。言い換えると、ＧＮＤ用パッドのようなパッドを設ける必要がない。したがって、チップ面積の増加を大幅に抑制することができる。
【００２５】
なお、電気的ノイズの影響が比較的少ない場合には、例えば、Ｐ型拡散層領域１３がなく、Ｐ型拡散層領域１３ａのみであってもよい。その場合であっても、Ｐ型ベース層２０１に対して、Ｐ型拡散層領域１３ａは、Ｐ型ベース層１０１よりも近いからである。また、Ｐ型拡散層領域１３、１３ａの深さには特に制限はないが、深いほど寄生電流を低減する効果をより奏することができる。
【００２６】
図３Ａは、本実施の形態に係る半導体装置の応用例を模式的に示す平面図である。この図では、半導体装置１を制御チップ３と共にリードフレーム２上に搭載したマルチチップ構成を示している。この半導体装置１は、図２Ａに記載された４個の出力パワーＭＯＳＦＥＴ（４ｃｈ）を有する半導体装置１である。半導体装置１の出力パワーＭＯＳＦＥＴ１００〜４００の出力端子ＯＵＴ１〜ＯＵＴ４は、それぞれいずれかの端子２３に接続されている。ただし、この図では、半導体装置１の出力パワーＭＯＳＦＥＴ１００〜４００の配線や、出力端子ＯＵＴ１〜ＯＵＴ４や、それらと端子２３とを接続するリード線については、記載を省略している。
【００２７】
リードフレーム２は、端子２３のうち、バッテリー電位ＶＢＡＴを供給する端子２３ａに接続されている。半導体装置１は、そのバッテリー電位ＶＢＡＴを有するリードフレーム２上に搭載されている。具体的には、バッテリー電位ＶＢＡＴを有するリードフレーム２に、はんだ２１を介してＮ＋半導体基板１１が電気的に接続されている。一方、Ｐ型拡散層領域１３の端部（４か所）には、Ｐ型拡散層領域１３で収集された寄生電流をＮ＋半導体基板１１（バッテリー電位ＶＢＡＴ）に導く基板コンタクト（Ｎ＋拡散層領域１６＋ビア１６ａ）が設けられている。したがって、この半導体装置１では、寄生電流を、それら端部の基板コンタクトから容易に逃がすことができる。
【００２８】
制御チップ３は、半導体装置１の動作を制御する制御用の回路（図示されず）が搭載されている。半導体装置１側のパッド１９と制御チップ３側のパッド３ａとはボンディングワイヤ４で接続されている。また、制御チップ３の入出力端子は、それぞれいずれかの端子２３に接続されている。ただし、この図では、制御チップ３の入出力端子や、それらと端子２３とを接続するリード線については、記載を省略している。
【００２９】
一方、図３Ｂは、比較例の半導体装置の応用例を模式的に示す平面図である。この半導体装置１００１は、本実施の形態のＰ型拡散層領域１３の代わりに、特許文献１のＰ型拡散層及びトレンチ酸化膜としてのＰ型拡散層１０１３及びトレンチ酸化膜１０１４を用いている点で、本実施の形態の半導体装置１（図３Ａ）と相違している。すなわち、出力パワーＭＯＳＦＥＴ１００〜４００の間には、ＧＮＤ電位に接続されたＰ型拡散層１０１３が形成されている。
【００３０】
Ｐ型拡散層１０１３はＧＮＤ電位に接続する必要がある。そのため、半導体装置１００１には、ＧＮＤ電位に接続されるボンディングワイヤ４ａ、４ｂ用に、複数のパッド１９ａ、１９ｂを設ける必要がある。Ｐ型拡散層１０１３の配線抵抗が高いためである。また、Ｐ型拡散層１０１３上アルミニウム配線を設けたとしても、その配線抵抗が比較的高いため、同様に複数のパッド１９ａ、１９ｂを設ける必要がある。また、制御チップ３には、ボンディングワイヤ４ｂ、４ｃ用に複数のパッド３ｂ、３ｄやＧＮＤ用配線３ｃを設ける必要がある。そして、ＧＮＤ端子として、端子２３から、端子２３ｂだけでなく、端子２３ｃを割り当てる必要がある。このとき、寄生電流は、例えば、Ｐ型拡散層１０１３−アルミニウム配線−パッド１９ａ−ボンディングワイヤ４ａ−端子２３ｃの経路を通る必要がある。あるいは、寄生電流は、例えば、Ｐ型拡散層１０１３−アルミニウム配線−パッド１９ｂ−ボンディングワイヤ４ｂ−パッド３ｂ−ＧＮＤ用配線３ｃ−パッド３ｄ−ボンディングワイヤ４ｃ−端子２３ｂの経路を通る必要がある。このとき、制御チップ３を介さずに直接ＧＮＤ用の端子２３ｃを通す場合、専用のＧＮＤ用の端子２３ｃを割り当てる必要があり、ピン数の制約を受ける。一方、制御チップ３を介してＧＮＤ用の端子２３ｂを通す場合、ボンディングワイヤ４ｂの抵抗や、制御チップ３上のＧＮＤ用配線３ｃの抵抗や、ボンディングワイヤ４ｃの抵抗が直列に接続されるため、寄生電流をＧＮＤ用の端子２３ｂに効率的に流し込むことは困難である。
【００３１】
このように、本実施の形態に係る半導体装置１（図３Ａ）と比較例の半導体装置１００１（図３Ｂ）を比較すると、本実施の形態に係る半導体装置１は、専用のＧＮＤ用の端子２３ｃを割り当てる必要がなく、ピン数の制約は受けない。また、半導体装置１は、パッド１９ａ、１９ｂを設ける必要はなく基板コンタクト（Ｎ＋拡散層領域１６＋ビア１６ａ）を設ければよく、パッド１９ａ、１９ｂの面積よりも基板コンタクトの面積のほうが小さくて済むので、その面積の差分だけチップ面積の増加を抑制できる。また、半導体装置１は、ボンディングワイヤ４ｂやＧＮＤ用配線３ｃやボンディングワイヤ４ｃの抵抗の影響を受けず、基板コンタクトを介して寄生電流をバッテリー電位ＶＢＡＴへ流し込むことができるので、極めて効率的である。
【００３２】
更に、図３Ａの例に限らず、半導体装置１では、Ｎ＋半導体基板１１に対する基板コンタクトを、Ｎ＋半導体基板１１上の任意の場所に配置することができる。それにより、Ｐ型拡散層領域１３をより近い距離に設けた基板コンタクトを介してバッテリー電位ＶＢＡＴに接続することができる。その結果、寄生電流をより効率的にバッテリー電位ＶＢＡＴに逃がすことが可能となる。
【００３３】
ここで、図２Ａに示すような半導体装置１の構成において、Ｐ型拡散層領域１３がある場合と、ない場合とで、寄生ＰＮＰトランジスタ１５のｈＦＥをシミュレーションにより比較して、以下のような結果を得た。ただし、出力パワーＭＯＳＦＥＴ２００のソースに電位ＶＢＡＴ＋αが印加され、出力パワーＭＯＳＦＥＴ１００のソースにＧＮＤ電位が印加され、Ｐ型拡散層領域１３及びＮ＋半導体基板１１にバッテリー電位ＶＢＡＴが印加されたとする。また、Ｎ＋半導体基板１１から送出される電流をＩＢとし、出力パワーＭＯＳＦＥＴ１００のソースから送出される電流をＩＣする。この場合、Ｐ型拡散層領域１３がある場合のｈＦＥ（＝ＩＣ／ＩＢ）は、Ｐ型拡散層領域１３がない場合のｈＦＥよりも２桁小さいことが分かった。すなわち、Ｐ型拡散層領域１３がない場合と比較して、Ｐ型拡散層領域１３がある場合の方が、出力パワーＭＯＳＦＥＴ１００のソースに流れる寄生電流が２桁小さいことが分かった。このように、本実施の形態の半導体装置１は、寄生電流を適切にバッテリー電位ＶＢＡＴへ導くことができ、出力パワーＭＯＳＦＥＴ１００のソースへの寄生電流を低減できる。
【００３４】
図４は、本実施の形態に係る半導体装置１を４出力ハイサイドＩＰＤに適用したシステムを示す回路ブロック図である。ここでは、図３Ａに示すマルチチップ構成（半導体装置１＋制御チップ３）を車載用の４出力ハイサイドＩＰＤに適用した例を示している。この車載用のＩＰＤは、ＥＣＵ（Ｅｎｇｉｎｅ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）基板６に搭載されたマイクロコンピュータ５とマルチチップ構成の半導体装置１及び制御チップ３とを備えている。マイクロコンピュータ５は、プログラムや外部信号（制御チップ３からの信号を含む）に基づいて、制御信号により、制御チップ３を介して半導体装置１の動作を制御する。その制御信号は、ＣＳ（Ｃｈｉｐ  Ｓｅｌｅｃｔｉｏｎ）、ＳＣＬＫ（Ｓｅｒｉａｌ  Ｃｌｏｃｋ）、ＳＯ（Ｓｅｒｉａｌ  Ｏｕｔｐｕｔ）、ＳＩ（Ｓｅｒｉａｌ  Ｉｎｐｕｔ）に例示される。制御チップ３は、マイクロコンピュータ５からの制御信号や半導体装置１からの検出信号（例示：過電流、過昇温、断線）に基づいて、制御信号により、半導体装置１の動作を制御する。半導体装置１は、制御チップ３からの制御信号に基づいて、その半導体装置１の４ｃｈの出力パワーＭＯＳＦＥＴ１００〜４００のオン／オフを制御する。また、半導体装置１は、過電流、過昇温、断線等を検出して制御チップ３へ通知する。出力パワーＭＯＳＦＥＴ１００〜４００の入力端子はバッテリー電位ＶＢＡＴに接続され、出力端子ＯＵＴ１〜ＯＵＴ４はワイヤーハーネス４２を介して車両の各部に配置された負荷Ｒに接続されている。ただし、負荷は、ヘッドライト、フラッシャー、テールランプに例示される。
【００３５】
この場合、ワイヤーハーネス４２から誘導ノイズやサージ電圧が印加され、出力パワーＭＯＦＥＴの出力端子に印加されるおそれがある。しかし、本実施の形態の半導体装置１は、以下の動作に説明されるように、そのような電気的ノイズが出力パワーＭＯＳＦＥＴの出力端子（ソース）に印加されても、他の出力パワーＭＯＦＥＴの出力端子（ソース）から負荷Ｒへ寄生電流が流入することを防止できる。
【００３６】
次に、本実施の形態に係る半導体装置１の動作について説明する。
ただし、図１Ｂの半導体装置１を、図４の車載用の４出力ハイサイドＩＰＤに適用した場合の動作について説明する。ここでは、電気的ノイズが出力パワーＭＯＳＦＥＴの出力端子に印加されたときの動作について説明する。
【００３７】
まず、図１Ｂ及び図４において、出力パワーＭＯＳＦＥＴ２００のソースの電極２０３（出力端子ＯＵＴ２に接続）にワイヤーハーネス４２から電気ノイズ（電位ＶＢＡＴ＋α）が印加されたと仮定する。Ｎ＋半導体基板１１及びＮ−エピタキシャル層１２は、バッテリー電位ＶＢＡＴに接続されている。しかし、そのバッテリー電位ＶＢＡＴよりも高い電位を有する電気的ノイズが出力端子ＯＵＴ２に印加されると、Ｐ型ベース層２０１は順方向にバイアスされ、寄生ＰＮＰトランジスタ１５のベース（Ｎ−エピタキシャル層１２、Ｎ＋半導体基板１１）にベース電流ＩＢが流れ込む。それと共に、コレクタ電流ＩＣがバッテリー電位ＶＢＡＴに接続されたＰ型拡散層領域１３に流れ込む。すなわち、出力パワーＭＯＳＦＥＴ１００のＰ型ベース層１０１よりも、Ｐ型拡散層領域１３の方がＰ型ベース層２０１に近いため、コレクタ電流ＩＣ（寄生電流）は、出力パワーＭＯＳＦＥＴ１００に流れ込むことはない。
【００３８】
もし、Ｐ型拡散層領域１３が存在しないと、出力パワーＭＯＳＦＥＴ２００の出力端子ＯＵＴ２からの電気的ノイズにより寄生ＰＮＰトランジスタ１５のベースにベース電流ＩＢが流れ込み、コレクタ電流ＩＣ（寄生電流）が出力パワーＭＯＳＦＥＴ１００のＰ型ベース層１０１（ソース）に流れ込んでしまう。その場合、出力パワーＭＯＳＦＥＴ１００がオフしているときには、本来流れてはいけない電流（寄生電流）が出力端子ＯＵＴ１に接続された負荷Ｒに流れてしまう。例えば、負荷Ｒがランプであった場合、消灯しているべき時に点灯してしまうという誤動作を起こすおそれがある。一方、出力パワーＭＯＳＦＥＴ１００がオンしているときには、過剰な電流（寄生電流）が出力端子ＯＵＴ１に接続された負荷Ｒに流れてしまい、負荷Ｒの定格を超える電流が流れるおそれがある。例えば、負荷Ｒがランプであった場合、フィラメントが焼損するおそれがある。しかし、本実施の形態に係る半導体装置１には、Ｐ型拡散層領域１３が存在し、ＮｃｈパワーＭＯＳＴＥＦ１００の出力端子ＯＵＴ１へ寄生電流が流れることを大幅に抑制することができるので、負荷Ｒ等で起こる異常を防止することができる。
【００３９】
したがって、本実施の形態の半導体装置１は、以下の効果を奏することができる。出力パワーＭＯＳＦＥＴ２００のソースの電極２０３に電気的ノイズが印加された場合、寄生電流は、出力パワーＭＯＳＦＥＴ１００のＰ型ベース層１０１ではなく、それよりも近い場所にあるバッテリー電位ＶＢＡＴに接続されたＰ型拡散層領域１３に流れ込む。そのため、出力パワーＭＯＳＦＥＴ１００に寄生電流が流れ込むことはない。その結果、出力パワーＭＯＳＦＥＴ１００がオフの場合、負荷Ｒの誤動作（例示：ランプの誤点灯）を防止することができる。加えて、出力パワーＭＯＳＦＥＴ１００がオンの場合、負荷Ｒの過電流による損傷（例示：ランプに定格以上の電流が流れ込み、フィラメントが焼損）を防止することができる。このとき、Ｐ型拡散層領域１３は、寄生電流を逃がす先としてバッテリー電位ＶＢＡＴ（例示：Ｎ−エピタキシャル層１２経由でＮ＋半導体基板１１）に接続されている。したがって、ＧＮＤ用パッドを設ける必要がなく、幅の狭いＰ型拡散層領域１３を設けるだけでよいので、チップ面積の増加を大幅に抑制することができる。
【００４０】
（第２の実施の形態）
第２の実施の形態に係る半導体装置について説明する。本実施の形態では、出力パワーＭＯＳＦＥＴの周囲にＰ型ウェルを設けている点、及び、出力パワーＭＯＳＦＥＴ間に設けられるＰ型拡散層領域の構成の点で、第１の実施の形態と相違している。以下では、その相違点に関して主に説明する。
【００４１】
第２の実施の形態に係る半導体装置の構成例について説明する。図５は、第２の実施の形態に係る半導体装置の構成例を模式的に示す断面図である。本実施の形態の半導体装置１ａは、更に、出力パワーＭＯＳＦＥＴ１００のＰ型ベース層１０１の周囲に形成されたＰ型ウェル６１と、出力パワーＭＯＳＦＥＴ２００のＰ型ベース層２０１の周囲に形成されたＰ型ウェル６２とを備えている。Ｐ型ウェル６１、６２は、Ｐ型ベース層１０１、２０１の外周に、リング状に形成され、Ｐ型ベース層１０１、２０１よりも深いＰ型のウェルである。それにより、出力パワーＭＯＳＦＥＴ１００、２００の耐圧を相対的に高くすることができる。
【００４２】
半導体装置１ａは、更に、Ｐ型拡散層領域１３及びＰ型拡散層領域１３ａの代わりに、Ｐ型拡散層領域６３及びＰ型拡散層領域６３ａを備えている。Ｐ型拡散層領域６３は、Ｎ−エピタキシャル層１２の表面領域において、出力パワーＭＯＳＦＥＴ１００と出力パワーＭＯＳＦＥＴ２００との間に境界を設けるように形成されている。Ｐ型拡散層領域６３ａは、Ｐ型拡散層領域６３よりも高濃度であり、Ｎ−エピタキシャル層１２の表面領域に設けられ、Ｐ型拡散層領域６３を電極層１４に接続している。電極層１４は、バッテリー電位ＶＢＡＴに接続されている。
【００４３】
ただし、出力パワーＭＯＳＦＥＴが３個以上ある場合には、Ｐ型拡散層領域６３は、隣接する出力パワーＭＯＳＦＥＴの間に境界を設けるように形成されている。なお、Ｐ型拡散層領域６３及びＰ型拡散層領域６３ａの形状や配置については、Ｐ型拡散層領域６３の深さ以外は、第１の実施の形態のＰ型拡散層領域１３及びＰ型拡散層領域１３ａと同様である。
【００４４】
ここで、Ｐ型拡散層領域６３は、各出力パワーＭＯＳＦＥＴ１００、２００のＰ型ウェル６１、６２と同時に形成されることが好ましい。追加の製造工程が不要だからである。その場合、Ｐ型拡散層領域６３は、Ｐ型ウェル６１、６２と同程度の深さを有している。このように、Ｐ型拡散層領域６３の深さをＰ型拡散層領域１３の深さよりも深くすることで、寄生ＰＮＰトランジスタ１５のコレクタ領域の面積をより稼げるため、寄生電流をより効率的にバッテリー電位ＶＢＡＴの電極層１４へ流し込むことが可能となる。
【００４５】
なお、電気的ノイズの影響が比較的少ない場合には、Ｐ型拡散層領域６３がなく、Ｐ型拡散層領域６３ａのみであってもよい。また、Ｐ型拡散層領域（６３、６３ａ）の深さには特に制限はないが、深ければ深いほど寄生電流を低減する効果をより奏することができる。
【００４６】
本実施の形態についても第１の実施の形態と同様の効果を奏することができる。
加えて、寄生電流をより効率的にバッテリー電位ＶＢＡＴを有する電極へ流し込むことが可能となる。そのため、出力パワーＭＯＳＦＥＴに流れ込む寄生電流をより低減することが可能となる。
【００４７】
（第３の実施の形態）
第３の実施の形態に係る半導体装置について説明する。本実施の形態では、出力パワーＭＯＳＦＥＴ間に設けられるＰ型拡散層領域に関わる構成が、第１の実施の形態と相違している。以下では、その相違点に関して主に説明する。
【００４８】
第３の実施の形態に係る半導体装置の構成例について説明する。図６は、第３の実施の形態に係る半導体装置の構成例を模式的に示す断面図である。半導体装置１ｂは、更に、Ｎ型拡散層領域７２を備え、電極層１４の代わりに電極層７１を備えている。Ｎ型拡散層領域７２は、Ｎ−エピタキシャル層１２の表面領域に設けられた高濃度のＮ型の半導体層である。Ｎ型拡散層領域７２は、Ｐ型拡散層領域１３の両側に、Ｐ型拡散層領域１３に沿って設けられている。言い換えると、Ｎ型拡散層領域７２は、Ｐ型拡散層領域１３の両側に、隣接する出力パワーＭＯＳＦＥＴの間に境界を設けるように形成されている。電極層７１は、Ｐ型拡散層領域１３（１３ａ）及びＮ型拡散層領域７２の上に、Ｐ型拡散層領域１３（１３ａ）とＮ型拡散層領域７２とに沿うように設けられている。Ｐ型拡散層領域１３とＮ型拡散層領域７２とは、Ｐ型拡散層領域１３ａと電極層７１とを介して電気的に接続されている。
【００４９】
このとき、Ｐ型拡散層領域１３に流入する寄生電流は、Ｐ型拡散層領域１３ａと電極層７１とを介して、寄生電流の発生する側と反対側のＮ型拡散層領域７２に供給される。そして、その寄生電流は、Ｎ型拡散層領域７２からＮ−エピタキシャル層１２を介してバッテリー電位ＶＢＡＴのＮ＋半導体基板１１へ流れ出る。したがって、図２Ａや図２Ｂに示すようなビア１６ａやＮ＋拡散層領域１６を通過するまでもなく、Ｐ型拡散層領域１３に流入する寄生電流は、その近傍のＮ型拡散層領域７２から、Ｎ−エピタキシャル層１２を介してＮ＋半導体基板１１へ到達することができる。すなわち、図２Ａや図２Ｂに示すようなビア１６ａやＮ＋拡散層領域１６が不要になる。
【００５０】
ただし、出力パワーＭＯＳＦＥＴが３個以上ある場合には、Ｎ型拡散層領域７２は、隣接する出力パワーＭＯＳＦＥＴの間に境界を設けるように形成される。なお、Ｎ型拡散層領域７２の形状や配置については、Ｐ型拡散層領域１３の両側に配置されている以外は、Ｐ型拡散層領域１３ａと同様である。また、電極層７１の形状や配置については、Ｎ型拡散層領域７２と接続されている以外は、電極層１４と同様である。
【００５１】
ここで、Ｎ型拡散層領域７２は、各出力パワーＭＯＳＦＥＴ１００、２００のＮ＋拡散層１０３ａ、２０３ａと同時に形成されることが好ましい。追加の製造工程が不要だからである。その場合、Ｎ型拡散層領域７２は、Ｎ＋拡散層１０３ａ、２０３ａと同程度の深さを有している。更に、電極層７１は、電極１０３、２０３と同時に形成されることが好ましい。追加の製造工程が不要だからである。
【００５２】
本実施の形態についても第１の実施の形態と同様の効果を奏することができる。
加えて、Ｐ型拡散層領域１３の近傍でＮ型拡散層領域７２を介してバッテリー電位ＶＢＡＴに接続しているため、電極層７１（例示：アルミ配線）の抵抗による電圧降下の影響が低減される。そのため、出力パワーＭＯＳＦＥＴに流れ込む寄生電流をより効率的にバッテリー電位ＶＢＡＴに流し込むことが可能となる。
【００５３】
（第４の実施の形態）
第４の実施の形態に係る半導体装置について説明する。本実施の形態では、出力パワーＭＯＳＦＥＴと通常のＭＯＳＦＥＴとの間にＰ型拡散層領域を設ける点で、第１の実施の形態と相違している。以下では、その相違点に関して主に説明する。
【００５４】
第４の実施の形態に係る半導体装置の構成例について説明する。図７及び図８は、第４の実施の形態に係る半導体装置の構成例を模式的に示す断面図である。半導体装置１ｃは、出力パワーＭＯＳＦＥＴ２００に加えて、ＰｃｈＭＯＳＦＥＴ６００（図７）及びＮｃｈＭＯＳＦＥＴ７００（図８）を具備している。
【００５５】
図７を参照して、ＰｃｈＭＯＳＦＥＴ６００は、Ｎ−エピタキシャル層１２の表面領域に形成されたｐｌａｎａｒ型の通常のＰｃｈのＭＯＳトランジスタであり、例えば、論理回路に用いられる。ＰｃｈＭＯＳＦＥＴ６００のソース／ドレイン（Ｐ＋拡散層）６０３、６０４は、Ｎ−エピタキシャル層１２の表面領域に設けられている。ＰｃｈＭＯＳＦＥＴ６００のゲート絶縁膜６０２ａ及びゲート電極６０２は、ソース／ドレイン６０３、６０４間のチャネル領域上に設けられている。このとき、Ｐ型拡散層領域１３は、更に、Ｎ−エピタキシャル層１２の表面領域における、出力パワーＭＯＳＦＥＴ２００とＰｃｈＭＯＳＦＥＴ６００との間に境界を設けるように形成されている。
【００５６】
ここで、この半導体装置１ｃにおいて、電気的ノイズが出力パワーＭＯＳＦＥＴ２００の出力端子ＯＵＴ２に印加され、その電位がＶＢＡＴ＋αになった場合を考える。Ｎ＋半導体基板１１及びＮ−エピタキシャル層１２はバッテリー電位ＶＢＡＴに接続されているが、それよりも高い電位ＶＢＡＴ＋αが電気的ノイズとしてＯＵＴ２に印加されるとＰ型ベース層２０１は順方向にバイアスされる。そのため、図に示すようにあたかも、寄生ＰＮＰトランジスタ１５（エミッタ：Ｐ型ベース層２０１、ベース：エピタキシャル層１２及びＮ＋半導体基板１１、コレクタ：ソース／ドレイン６０４（Ｐ＋拡散層）／Ｐ型拡散層領域１３）が存在するかのような事象が発生する。すなわち、エミッタであるＰ型ベース層２０１からの寄生電流により、ベースであるエピタキシャル層１２及びＮ＋半導体基板１１へ寄生電流が流れるとともに、コレクタであるソース／ドレイン６０４／Ｐ型拡散層領域１３へも電流が流れ込む。このとき、本実施の形態の半導体装置１ｃでは、Ｐ型ベース層２０１に関して、ソース／ドレイン６０４より手前に（近くに）、Ｐ型拡散層領域１３が存在している。したがって、寄生電流は、ソース／ドレイン６０４はなく、Ｐ型拡散層領域１３に流れ込む。そのため、ＰｃｈＭＯＳＦＥＴ６００に寄生電流が流れ込むことを抑制できる。すなわち、寄生電流を低減することができるので、電力の消費量を少なくすることができる。
【００５７】
また、図８を参照して、ＮｃｈＭＯＳＦＥＴ５００は、Ｎ−エピタキシャル層１２の表面領域に形成されたＰウェル５０１内に形成されたｐｌａｎａｒ型の通常のＮｃｈのＭＯＳトランジスタであり、例えば、論理回路に用いられる。ＮｃｈＭＯＳＦＥＴ５００のソース／ドレイン（Ｎ＋拡散層）５０３、５０４は、Ｎ−エピタキシャル層１２の表面領域に設けられたＰウェル５０１内に形成されている。ＮｃｈＭＯＳＦＥＴ５００のゲート絶縁膜５０２ａ及びゲート電極５０２は、ソース／ドレイン５０３、５０４間のチャネル領域上に設けられている。このとき、Ｐ型拡散層領域１３は、更に、Ｎ−エピタキシャル層１２の表面領域における、出力パワーＭＯＳＦＥＴ２００とＮｃｈＭＯＳＦＥＴ５００との間に境界を設けるように形成されている。
【００５８】
ここで、この半導体装置１ｃにおいて、電気的ノイズが出力パワーＭＯＳＦＥＴ２００の出力端子ＯＵＴ２に印加され、その電位がＶＢＡＴ＋αになった場合を考える。Ｎ＋半導体基板１１及びＮ−エピタキシャル層１２はバッテリー電位ＶＢＡＴに接続されているが、それよりも高い電位ＶＢＡＴ＋αが電気的ノイズとしてＯＵＴ２に印加されるとＰ型ベース層２０１は順方向にバイアスされる。そのため、図に示すようにあたかも、寄生ＰＮＰトランジスタ１５（エミッタ：Ｐ型ベース層２０１、ベース：エピタキシャル層１２及びＮ＋半導体基板１１、コレクタ：Ｐウェル５０１／Ｐ型拡散層領域１３）が存在するかのような事象が発生する。すなわち、エミッタであるＰ型ベース層２０１からの寄生電流により、ベースであるエピタキシャル層１２及びＮ＋半導体基板１１へ寄生電流が流れるとともに、コレクタであるＰウェル５０１／Ｐ型拡散層領域１３へも電流が流れ込む。このとき、本実施の形態の半導体装置１ｃでは、Ｐ型ベース層２０１に関して、Ｐウェル５０１より手前に（近くに）、Ｐ型拡散層領域１３が存在している。したがって、寄生電流は、Ｐウェル５０１ではなく、Ｐ型拡散層領域１３に流れ込む。そのため、ＮｃｈＭＯＳＦＥＴ５００に寄生電流が流れ込むことを抑制できる。すなわち、寄生電流を低減することができるので、電力の消費量を少なくすることができる。
【００５９】
図９は、本実施の形態に係る半導体装置の構成例を模式的に示す平面図である。この図は、一例として、２個の出力パワーＭＯＳＦＥＴ（２ｃｈ）及び制御回路３０を有する半導体装置１ｃを示している。この図では、出力パワーＭＯＳＦＥＴ１００〜２００に関する配線は記載を省略している。また、制御回路３０は、複数のＰｃｈＭＯＳＦＥＴ６００及び複数のＮｃｈＭＯＳＦＥＴ５００を備えている。この図では、制御回路３０として、１個ずつのＰｃｈＭＯＳＦＥＴ６００及びＮｃｈＭＯＳＦＥＴ５００を例示し、関連する配線は記載を省略している。
【００６０】
半導体装置１ｃは、はんだ２１を介してリードフレーム２上に搭載されている。具体的には、Ｎ＋半導体基板１１の下方の面が、はんだ２１を介して、バッテリー電位ＶＢＡＴのリードフレーム２に電気的に接続されている。この図の例では、半導体装置１ｃは、２個の出力パワーＭＯＳＦＥＴ１００、２００を備え（２ｃｈ）、制御回路３０（複数のＰｃｈＭＯＳＦＥＴ６００及び複数のＮｃｈＭＯＳＦＥＴ５００）を備えている。制御回路３０は、例えば、チャージポンプ回路や、温度検知回路や、電流検知回路のような回路を含んでいる。Ｐ型拡散層領域１３は、出力パワーＭＯＳＦＥＴ２００と出力パワーＭＯＳＦＥＴ１００と制御回路３０（ＰｃｈＭＯＳＦＥＴ６００及びＮｃｈＭＯＳＦＥＴ５００）との間に境界を設けるようにＴ字形状に配置されている。Ｐ型拡散層領域１３の端部は、各出力パワーＭＯＳＦＥＴの端部と同じか、その端部より外側まで伸びていることが好ましい。それにより、寄生電流を阻止する効果がより向上する。制御回路３０の横には、出力パワーＭＯＳＦＥＴ１００、２００や、制御回路３０と外部回路とを接続するパッド１９が設けられている。
【００６１】
この半導体装置１ｃでも、図２Ｂや図２Ｃの場合と同様に、Ｐ型拡散層領域１３は、Ｐ型拡散層領域１３ａ、電極層１４、ビア１６ａ、Ｎ＋拡散層領域１６、Ｎ−エピタキシャル層１２を介して、バッテリー電位ＶＢＡＴを有するＮ＋半導体基板１１に接続されている。そして、Ｐ型拡散層領域１３に流れ込む寄生電流を、Ｎ＋半導体基板１１から引き抜くことができる。
【００６２】
したがって、Ｐ型拡散層領域１３により、一方の出力パワーＭＯＳＦＥＴ１００及び出力パワーＭＯＳＦＥＴ２００のうちの一方から他方への寄生電流の流入を防止できると共に、出力パワーＭＯＳＦＥＴ１００及び出力パワーＭＯＳＦＥＴ２００から制御回路３０への寄生電流の流入を防止できる。すなわち、出力パワーＭＯＳＦＥＴ１００及び出力パワーＭＯＳＦＥＴ２００からＰｃｈＭＯＳＦＥＴ６００のソース／ドレインへ流れ込む寄生電流の低減や、ＮｃｈＭＯＳＦＥＴ５００のＰウェル５０１（バックゲート）へ流れ込む寄生電流の低減が可能となる。
【００６３】
この場合にも、第１の実施の形態と同様の効果を得ることができる。
加えて、制御回路３０のＰｃｈＭＯＳＦＥＴ６００及びＮｃｈＭＯＳＦＥＴ５００へ寄生電流が侵入することを防止でき、制御回路３０の誤動作を防止することが可能となる。
【００６４】
図１０は、第４の実施の形態に係る半導体装置を２出力ハイサイドＩＰＤに適用したシステムを示す回路ブロック図である。この図は、図９の半導体装置１ｃを２出力ハイサイドＩＰＤに適用してＨブリッジを構成した場合の回路図の一例である。Ｈブリッジは、マイクロコンピュータ５に制御された半導体装置１ｃ（２出力ハイサイドＩＰＤ）と、モータ７と、トランジスタＭＬＬ８と、トランジスタＭＲＬ９とを具備している。
【００６５】
半導体装置１ｃの出力パワーＭＯＳＦＥＴ１００（トランジスタＭＨＬ）及び出力パワーＭＯＳＦＥＴ２００（トランジスタＭＨＲ）のドレインは高電位側の電源（例示：ＶＢＡＴ）に接続されている。出力パワーＭＯＳＦＥＴ１００（ＭＨＬ）のソースは、モータ７の一方の端子と、ローサイドのトランジスタＭＬＬ８（パワーＭＯＳＦＥＴ）のドレインに接続されている。出力パワーＭＯＳＦＥＴ２００（ＭＨＲ）のソースは、モータ７の他方の端子と、ローサイドのトランジスタＭＬＲ９（パワーＭＯＳＦＥＴ）のドレインに接続されている。トランジスタＭＬＬ８及びトランジスタＭＬＲ９のソースは、低電位側の電源（例示：ＧＮＤ）に接続されている。
【００６６】
例えば、出力パワーＭＯＳＦＥＴ１００（ＭＨＬ）及びトランジスタＭＬＲ９がオンのとき、高電位側の電源から出力パワーＭＯＳＦＥＴ１００（ＭＨＬ）、モータ７及びトランジスタＭＬＲ９を介して低電位側の電源へ電流が流れ、モータ７が回転する。ここで、トランジスタＭＬＲがオフになったとき、回生動作により、出力パワーＭＯＳＦＥＴ２００（ＭＨＲ）のボディーダイオードに順方向電流が流れる。ただし、順方向電流は、出力パワーＭＯＳＦＥＴ２００（ＭＨＲ）のソース側からドレイン側へ向かう方向の電流である。すなわち、出力パワーＭＯＳＦＥＴ２００（ＭＨＲ）の出力端子へ外部から電流が供給される。その結果、出力パワーＭＯＳＦＥＴ１００（ＭＨＬ）と制御回路３０が影響を受ける可能がある。例えば、出力パワーＭＯＳＦＥＴ１００（ＭＨＬ）に関しては、センス比のずれ等が発生する可能性がある。また、制御回路３０に関しては、ＮｃｈＭＯＳＦＥＴ５００やＰｃｈＭＯＳＦＥＴ６００がオンしない、又は、オフしない、電流検出値がずれる、過熱検出値がずれる等が発生する可能性がある。しかし、本実施の形態に係る半導体装置１ｃでは、Ｐ型拡散層領域１３を備えているので、出力パワーＭＯＳＦＥＴ２００（ＭＨＲ）ソースからの寄生電流の影響を大幅に抑制することができる。それにより、出力パワーＭＯＳＦＥＴ１００（ＭＨＬ）と制御回路３０が影響を受けることを防止できる。
【００６７】
図１１は、第４の実施の形態に係る半導体装置を２出力ハイサイドＩＰＤに適用したシステムを示す回路ブロック図である。この図における半導体装置１は、図９の半導体装置１ｃである。Ｃｈａｎｎｅｌ２は詳細を図示していないが、Ｃｈａｎｎｅｌ１と同等である。Ｃｈａｎｎｅｌ１は出力パワーＭＯＳＦＥＴ１００を備え、Ｃｈａｎｎｅｌ２は出力パワーＭＯＳＦＥＴ２００を備えている（図示されず）。Ｃｈａｎｎｅｌ１の他の構成が制御回路３０に相当する。制御回路３０は、Ｐｏｗｅｒ  ｓｕｐｐｌｙ  ｖｏｌｔａｇｅ  ｓｅｎｓｅ回路、Ｉｎｔｅｒｎａｌ  ｐｏｗｅｒ  ｓｕｐｐｌｙ回路、ＥＳＤ  ｐｒｏｔｅｃｔｉｏｎ回路、Ｓｅｎｓｅ  ｅｎａｂｌｅ回路、Ｃｏｎｔｒｏｌ  ｌｏｇｉｃ回路を備えている。更に、制御回路３０は、Ｃｈａｒｇｅ  ｐｕｍｐ回路、Ｃｕｒｒｅｎｔ  ｄｅｔｅｃｔｏｒ回路、Ｏｕｔｐｕｔ  ｖｏｌｔａｇｅ  ｓｅｎｓｅ回路、Ｆａｕｌｔ  ｓｉｇｎａｌ回路、Ｔｅｍｐｅｒａｔｕｒｅ  ｓｅｎｓｏｒ回路、Ｄｙｎａｍｉｃ  ｃｌａｍｐ回路、Ｃｕｒｒｅｎｔ  ｓｅｎｓｅ回路を備えている。Ｃｈａｎｎｅｌ２も同様である。ＶＣＣは高電位側の電源電圧であり、ＧＮＤは低電位側の電源電圧である。
【００６８】
例えば、Ｐｏｗｅｒ  ｓｕｐｐｌｙ  ｖｏｌｔａｇｅ  ｓｅｎｓｅ回路は、電源電圧を測定する。Ｉｎｔｅｒｎａｌ  ｐｏｗｅｒ  ｓｕｐｐｌｙ回路は、回路内部に所望の電源電圧を供給する。ＥＳＤ  ｐｒｏｔｅｃｔｉｏｎ回路は、ＥＳＤから回路を保護する。Ｓｅｎｓｅ  ｅｎａｂｌｅ回路は、検知を可能化する。Ｃｈａｒｇｅ  ｐｕｍｐ回路は、出力パワーＭＯＳＦＥＴのゲート電圧を生成する。Ｃｕｒｒｅｎｔ  ｄｅｔｅｃｔｏｒ回路は、過電流を検知する。Ｏｕｔｐｕｔ  ｖｏｌｔａｇｅ  ｓｅｎｓｅ回路は、出力電圧を測定する。Ｆａｕｌｔ  ｓｉｇｎａｌ回路は、異常検知信号を出力する。Ｔｅｍｐｅｒａｔｕｒｅ  ｓｅｎｓｏｒ回路は、温度を測定する。Ｄｙｎａｍｉｃ  ｃｌａｍｐ回路は、誘導性負荷を電流遮断した時に発生するサージ電圧をクランプする。Ｃｕｒｒｅｎｔ  ｓｅｎｓｅ回路は、電流を測定する。Ｃｏｎｔｒｏｌ  ｌｏｇｉｃ回路は、各海路からの信号等に基づいて、Ｃｈａｎｎｅｌ１の動作を制御する。半導体装置１は、これらの回路により、電流制限機能、過熱検知機能、断線検知機能などの保護機能を内蔵し、自己診断結果を制御側のマイクロコンピュータに伝達している。
【００６９】
また、この半導体装置１を図１０に適用するとすれば、ＶＯＵＴ１のＬｏａｄがモータ７（一端側）及びトランジスタＭＬＬ８に対応し、ＶＯＵＴ２のＬｏａｄがモータ７（他端側）及びトランジスタＭＬＲに対応している。
【００７０】
以上説明されたように、各実施の形態における半導体装置は、Ｐ型拡散層領域１３、６３をバッテリー電位ＶＢＡＴに接続することで、出力パワーＭＯＳＦＥＴのＧＮＤ用パッドを配置することを不要とすることができる。このため、出力パワーＭＯＳＦＥＴのチップサイズを縮小することが可能となる。また、Ｐ型拡散層領域１３、６３のバッテリー電位ＶＢＡＴを取るためのＮ＋拡散層領域１６やＮ型拡散層領域７２は、Ｎ＋半導体基板１１の任意の場所に置くことができる。そのため、アルミニウム配線のような電極層の抵抗の影響を低減することが可能となる。すなわち、回路面積の増加を抑えつつ、寄生電流を低減して、電力の消費量を少なくすることができる。
【００７１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７２】
また、各実施の形態の技術は、矛盾の発生しない限り、他の実施の形態に対しても同様に適用可能である。例えば、第１〜第３の実施の形態の技術を第４の実施の形態に適用することが可能である。また、各出力パワーＭＯＳＦＥＴがＰｃｈローサイドの出力パワーＭＯＳＦＥＴである場合も、各層の導電型を逆にすることで、同様に各実施の形態の技術を適用することが可能である。
【符号の説明】
【００７３】
１、１ａ、１ｂ、１ｃ    ：半導体装置
２    ：リードフレーム
３    ：制御チップ
３ａ、３ｂ、３ｄ    ：パッド
３ｃ    ：ＧＮＤ用配線
４、４ａ、４ｂ、４ｃ    ：ボンディングワイヤ
５    ：マイクロコンピュータ
６    ：基板
７    ：モータ
８    ：トランジスタＭＬＬ
９    ：トランジスタＭＬＲ
１１    ：Ｎ＋半導体基板
１２    ：Ｎ−エピタキシャル層
１３    ：Ｐ型拡散層領域
１３ａ    ：Ｐ型拡散層領域
１４    ：電極層
１５    ：寄生ＰＮＰトランジスタ
１６    ：Ｎ＋拡散層領域
１６ａ    ：ビア
１７    ：層間絶縁層
１８    ：カバー膜
１９、１９ａ    ：パッド
２１    ：はんだ
２３、２３ａ、２３ｂ、２３ｃ    ：端子
３０    ：制御回路
４２    ：ワイヤーハーネス
６１    ：Ｐ型ウェル
６２    ：Ｐ型ウェル
６３    ：Ｐ型拡散層領域
６３ａ    ：Ｐ型拡散層領域
７１    ：電極層
７２    ：Ｎ型拡散層領域
１０１    ：Ｐ型ベース層
１０２    ：ポリシリコン層
１０２ａ    ：絶縁層
１０３    ：電極
１０３ａ    ：Ｎ型拡散層
１０４    ：Ｐ型拡散層
２０１    ：Ｐ型ベース層
２０２    ：ポリシリコン層
２０２ａ    ：絶縁層
２０３    ：電極
２０３ａ    ：Ｎ型拡散層
２０４    ：Ｐ型拡散層
５０１    ：Ｐウェル
５０２    ：ゲート電極
５０２ａ    ：ゲート絶縁膜
５０３、５０４    ：ソース／ドレイン
６０２    ：ゲート電極
６０２ａ    ：ゲート絶縁膜
６０３、６０４    ：ソース／ドレイン
１００１    ：半導体装置
１０１３    ：Ｐ型拡散層
１０１４  ：トレンチ酸化膜
ＩＢ      ：ベース電流
ＩＣ      ：コレクタ電流
１００、２００、３００、４００    ：ＮｃｈパワーＭＯＦＥＴ：
５００    ：ＮｃｈＭＯＳＦＥＴ
６００    ：ＰｃｈＭＯＳＦＥＴ
ＯＵＴ１  ：出力端子
ＯＵＴ２  ：出力端子
Ｒ        ：負荷
ＶＢＡＴ    ：バッテリー電位
【図１Ａ】
2015088617.tif 000003
【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
2015088617.tif 000007
【図３Ａ】
2015088617.tif 000008
【図３Ｂ】
2015088617.tif 000009
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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