(57)【要約】【課題】オンチップレギュレータが生成し、半導体装置の内部回路に供給する電源電圧を安定して供給する。【解決手段】半導体装置は、電源回路ＰＤＣ、およびコンデンサＣａｐ１を有する。電源回路ＰＤＣは、電源電圧ＶＣＣから、内部回路の動作電源として供給される電源電圧ＶＤＤを生成する。コンデンサＣａｐ１は、電源電圧ＶＤＤが出力される電源回路ＰＤＣの出力部に第１の電極が接続され、基準電位ＶＳＳに第２の電極が接続される。このコンデンサＣａｐ１は、電源回路ＰＤＣの４辺の外側に配置される。また、内部回路は、コンデンサＣａｐ１の外側に配置される。【選択図】図３
2015088652.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源電圧から第２の電源電圧を生成する電源生成回路と、
前記電源生成回路が生成した前記第２の電源電圧が、動作電源として供給される機能モジュールと、
前記第２の電源電圧が出力される前記電源生成回路の出力部に第１の電極が接続され、基準電位に第２の電極が接続されるコンデンサと、
を有し、
前記コンデンサは、前記電源生成回路の４辺の外側に配置され、
前記機能モジュールは、前記コンデンサの外側に配置される、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記コンデンサは、前記電源生成回路の４辺を囲むように形成されたリング状からなる、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記電源生成回路は、半導体チップの中央部にレイアウトされる、半導体装置。
【請求項４】
第１の電源電圧から第２の電源電圧を生成し、機能モジュールの動作電源として供給する電源生成回路と、
前記第２の電源電圧が出力される前記電源生成回路の出力部に第１の電極が接続され、基準電位に第２の電極が接続されるコンデンサと、
を有し、
前記電源生成回路は、
基準電圧を生成する基準電圧発生回路と、
前記基準電圧発生回路が生成した前記基準電圧に基づいて、前記第２の電源電圧を生成するコア電圧生成回路と、
を有し、
前記コンデンサは、前記コア電圧生成回路の４辺の外側にそれぞれ配置される、半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記コンデンサは、リング状からなり、前記電源生成回路の４辺を囲むように配置される、半導体装置。
【請求項６】
請求項４記載の半導体装置において、
前記コア電圧生成回路は、半導体チップの中央部にレイアウトされる、半導体装置。
【請求項７】
請求項４記載の半導体装置において、
前記コア電圧生成回路は、
一方の入力部に基準電圧が入力され、他方の入力部にフィードバック電圧として前記第２の電源電圧が入力されるオペアンプと、
前記オペアンプの出力部がゲートに接続され、ソース／ドレインの一端が前記第１の電源電圧に接続され、ソース／ドレインの他端が前記第２の電源電圧が出力される前記電源生成回路の出力部となるトランジスタと、
を有し、
前記オペアンプは、前記フィードバック電圧として前記第２の電源電圧を、前記トランジスタのソース／ドレインの他端に接続された前記コンデンサの第１の電極の接続点と前記機能モジュールとの間の電源経路から取得する、半導体装置。
【請求項８】
半導体チップを有し、
前記半導体チップは、第１の電源電圧から第２の電源電圧を生成する電源生成回路、および前記第２の電源電圧が出力される前記電源生成回路の出力部に第１の電極が接続され、基準電位に第２の電極が接続されるコンデンサが形成される電源回路領域を有し、
前記電源回路領域は、
前記第１の電源電圧を前記電源生成回路に供給する第１のボンディングパッドと、
前記基準電位が接続される第２のボンディングパッドと、
を有し、
前記第１のボンディングパッドは、外部供給される前記第１の電源電圧が供給されるボンディングワイヤが接続され、
前記第２のボンディングパッドは、外部供給される前記基準電位が接続されるボンディングワイヤが接続される、半導体装置。
【請求項９】
請求項８の半導体装置において、
前記ボンディングワイヤは、銅線である、半導体装置。
【請求項１０】
請求項８の半導体装置において、
ＥＳＤ保護用のＥＳＤ保護回路を有し、前記ＥＳＤ保護回路を通過させた前記第１の電源電圧、および前記基準電位を前記ボンディングワイヤにより、それぞれ前記電源生成回路に供給する、半導体装置。
【請求項１１】
請求項１０の半導体装置において、
前記ＥＳＤ保護回路は、前記半導体チップの周辺部に配置される、半導体装置。
【請求項１２】
請求項８記載の半導体装置において、
ＥＳＤ保護用のＥＳＤ保護回路を有し、前記ＥＳＤ保護回路を通過させた前記第１の電源電圧、および前記基準電位を前記電源生成回路に供給する、半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
前記ＥＳＤ保護回路は、前記電源回路領域に配置される、半導体装置。
【請求項１４】
請求項８記載の半導体装置において、
さらに、前記電源回路領域は、前記第２の電源電圧を出力する前記電源生成回路の出力部が接続される第３のボンディングパッドを有し、
前記第３のボンディングパッドは、前記第２の電源電圧を安定化させる外付けされた電源安定化用コンデンサの第１の電極が接続されるボンディングワイヤが接続される、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、半導体チップに設けられた電源回路に適用可能な技術に関する。
【背景技術】
【０００２】
近年、マイクロコンピュータなどの半導体装置は、プロセスの微細化、および低電圧動作化などが進んでおり、外部から供給される外部電源電圧よりも低い電圧レベルにて、各種の機能モジュール、いわゆるコアが動作するものがある。
【０００３】
この場合、半導体装置は、オンチップレギュレータなどの降圧回路を有しており、該オンチップレギュレータによって、外部電源電圧をコアの動作電源となる内部電源電圧まで降圧し、各々のコアに供給している。
【０００４】
なお、この種の半導体装置における内部電源電圧の生成技術としては、例えば多バンク構成の半導体記憶装置のように複数のメモリブロックの活性化がそれぞれ異なるタイミングでされる場合に、内部発生電位のより正確な検知および制御を行うものが知られている（特許文献１参照）。
【０００５】
あるいは、内部電源電圧発生器回路の動作時にドライバのターンオン、またはターンオフ動作を緩慢にし、外部電源電圧ＶＣＣと接地電圧ＶＳＳのノイズを減らし、安定した内部電源電圧を供給するもの（特許文献２参照）や、 レイアウト設計工程における変更量をおさえつつ、電源電圧の電圧降下や接地電圧の変動などによる製造後の動作不良を低減するもの（特許文献３参照）などがある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−６７８６８号公報
【特許文献２】特開平１０−１８８５５７号公報
【特許文献３】特開２００８−４７５５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところが、上記のようなオンチップレギュレータによる内部電源電圧の生成技術では、次のような問題点があることが本発明者により見い出された。
【０００８】
オンチップレギュレータは、外部電源電圧が供給される配線の取り回しが長くなることを防止するため、電源端子、およびグランド端子の近傍に位置するようにレイアウトされている。ここで、電源端子は、外部電源電圧が入力される外部端子であり、グランド端子は、基準電位が接続される外部端子である。
【０００９】
このようなレイアウトの場合、オンチップレギュレータからコアまでの距離が、コアのレイアウト位置によって大きく異なってしまうことになる。例えばオンチップレギュレータが半導体チップのある１辺の近傍にレイアウトされていると、該オンチップレギュレータがレイアウトされた辺と対向する１辺側の近傍にレイアウトされているコアまでの距離がとても離れてしまうことになる。
【００１０】
このような場合には、オンチップレギュレータが生成した内部電源電圧を供給する電源配線の配線長も長くなってしまう。電源配線の配線長が長くなると、電源配線の寄生抵抗によって内部電源電圧がドロップしてしまい、安定した内部電源電圧を供給することができない恐れがある。例えば、配線の寄生抵抗がＲであり、配線に流れる電流をＩとすると、内部電源電圧Ｖは、Ｖ＝ＩＲ2となり、寄生抵抗が大きいほど、すなわち配線長が長くなるほど、内部電源電圧のドロップも大きくなる。
【００１１】
その他の新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
一実施の形態による半導体装置は、以下のような特徴を有するものである。
【００１３】
半導体装置は、第１の電源電圧から第２の電源電圧を生成する電源生成回路と、該電源生成回路が生成した第２の電源電圧が、動作電源として供給される機能モジュールと、第２の電源電圧が出力される電源生成回路の出力部に第１の電極が接続され、基準電位に第２の電極が接続されるコンデンサとを有する。そして、コンデンサは、電源生成回路の４辺の外側に配置され、機能モジュールは、コンデンサの外側に配置される。
【発明の効果】
【００１４】
半導体装置の動作を安定化させることができる。
【図面の簡単な説明】
【００１５】
【図１】本実施の形態１による半導体装置に設けられる半導体チップのレイアウトの一例を示す説明図である。
【図２】図１の半導体チップに形成されるコア電源配線、およびグランド配線の一例を示す説明図である。
【図３】図１の半導体チップに設けられた電源回路領域のレイアウトの一例を示す説明図である。
【図４】図１の電源回路領域に設けられる電源回路、およびコンデンサの回路構成の一例を示す説明図である。
【図５】図４のオペアンプに帰還するフィードバック電圧の取得例を示す模式図である。
【図６】図４のコンデンサの種類の一例を示す説明図である。
【図７】図３のＡ−Ａ断面図である。
【図８】本実施の形態２による半導体装置の一例を示す説明図である。
【図９】図８の半導体装置に設けられたＥＳＤ保護回路における構成の一例を示す説明図である。
【図１０】図８のボンディングパッド、およびＥＳＤ保護回路のレイアウトの一例を示す説明図である。
【図１１】本実施の形態３による半導体装置の一例を示す説明図である。
【図１２】図１１の電源回路領域における拡大図である。
【発明を実施するための形態】
【００１６】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１７】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１８】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１９】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２０】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２１】
（実施の形態１）
〈実施の形態の概要〉
本実施の形態の概要は、電源生成回路（電源回路ＰＤＣ）、機能モジュール（内部回路）、およびコンデンサ（Ｃａｐ１）を有する半導体装置である。電源生成回路は、第１の電源電圧（電源電圧ＶＣＣ）から第２の電源電圧（電源電圧ＶＤＤ）を生成する。
【００２２】
機能モジュールは、電源生成回路が生成した第２の電源電圧が、動作電源として供給される。コンデンサは、第２の電源電圧が出力される電源生成回路の出力部に第１の電極が接続され、基準電位に第２の電極が接続される。このコンデンサは、電源生成回路の４辺の外側に配置され、機能モジュールは、該コンデンサの外側に配置される。
【００２３】
〈半導体チップのレイアウト例〉
図１は、本実施の形態１による半導体装置に設けられる半導体チップＣＨＰのレイアウトの一例を示す説明図である。
【００２４】
半導体チップＣＨＰは、図１に示すように、例えば正方形状からなり、４つの辺部には、額縁状にＩ／Ｏ領域ＩＯＡが設けられている。このＩ／Ｏ領域ＩＯＡには、外部とのインタフェースである複数の図示しないＩ／Ｏセルが直線状にそれぞれレイアウトされた構成からなり、該Ｉ／Ｏ領域ＩＯＡの上方には、複数のボンディングパッドＢＰＡＤが形成されている。
【００２５】
そして、これらＩ／Ｏ領域ＩＯＡに囲まれるように、内部回路領域ＩＣＡが形成されている。この内部回路領域ＩＣＡには、機能モジュールなどの内部回路として、不揮発性メモリＮＶＳ、マイクロプロセッサＭＰＵ、周辺モジュールＰＭＤ、揮発性メモリＶＬＭなどが形成されている。
【００２６】
半導体チップＣＨＰの上方には、図１において、各種のデータやプログラムなどが格納される不揮発性メモリＮＶＳがレイアウトされている。不揮発性メモリＮＶＳは、例えばフラッシュメモリやＲＯＭ（Read Only Memory）などである。
【００２７】
また、不揮発性メモリＮＶＳの右下方には、ＣＰＵ（Central Processing Unit）などのマイクロプロセッサＭＰＵがレイアウトされている。このマイクロプロセッサＭＰＵの下方には、タイマ機能や通信機能などの機能を備えたモジュールからなる周辺モジュールＰＭＤがレイアウトされている。
【００２８】
不揮発性メモリＮＶＳの左側下方には、例えばマイクロプロセッサＭＰＵのワークエリアとして用いられる揮発性メモリＶＬＭがレイアウトされている。この揮発性メモリＶＬＭは、例えばＳＲＡＭ（Static Random Access Memory）などからなる。そして、半導体チップＣＨＰのほぼ中央部には、電源回路領域ＰＳＳがレイアウトされている。
【００２９】
半導体チップＣＨＰの下方において、Ｉ／Ｏ領域ＩＯＡと内部回路領域ＩＣＡとの間には、アナログ周辺回路ＩＰがレイアウトされている。このアナログ周辺回路ＩＰは、例えばＡ／Ｄ(Analog/Digital)コンバータなどのアナログ機能ブロックからなる。
【００３０】
半導体チップＣＨＰの下側の辺部には、外部から入力される電源電圧ＶＣＣが供給されるボンディングパッドＢＰＡＤａ、および基準電位ＶＳＳが接続されるボンディングパッドＢＰＡＤｂがそれぞれ設けられている。ボンディングパッドＢＰＡＤａに供給される電源電圧ＶＣＣは、例えば２．７Ｖ程度〜５．５Ｖ程度の電圧レベルである。
【００３１】
また、半導体チップＣＨＰの右側の辺部には、ボンディングパッドＢＰＡＤｃ、およびボンディングパッドＢＰＡＤｄがそれぞれ設けられている。ボンディングパッドＢＰＡＤｃには、後述するコア電圧である電源電圧ＶＤＤが接続されており、ボンディングパッドＢＰＡＤｄは、半導体装置が実装される実装基板である図示しないプリント配線基板における基準電位ＶＳＳと接続される。
【００３２】
これらボンディングパッドＢＰＡＤｃとボンディングパッドＢＰＡＤｄとの間には、電源安定化用コンデンサであるコンデンサＣａｐが接続される。コンデンサＣａｐは、前述したプリント配線基板に外付けされる。
【００３３】
ボンディングパッドＢＰＡＤｃには、コンデンサＣａｐの第１の電極が接続されており、ボンディングパッドＢＰＡＤｄには、コンデンサＣａｐの第２の電極が接続されている。このコンデンサＣａｐは、電源電圧ＶＤＤを安定化させる。
【００３４】
また、コンデンサＣａｐは、例えば積層セラミックコンデンサなどからなり、その静電容量値は、例えば０．１μＦ程度〜１μＦ程度である。なお、コンデンサＣａｐは、内部回路領域ＩＣＡの消費電流が、例えば１０ｍＡ程度以下の場合には、内部回路領域ＩＣＡの内部回路が動作することによるダッシュカレントなども小さくなるので、不要とすることができる場合がある。
【００３５】
半導体チップＣＨＰにおいて、内部回路領域ＩＣＡの上方の配線層には、コア電源配線ＰＭＰ、およびグランド配線ＧＭＰがそれぞれ形成されている。なお、図１では、簡単化のためグランド配線ＧＭＰは示していない。
【００３６】
〈電源配線例〉
図２は、半導体チップＣＨＰに形成されるコア電源配線ＰＭＰ、およびグランド配線ＧＭＰの一例を示す説明図である。
【００３７】
コア電源配線ＰＭＰは、メタル配線層に形成され、図２に示すように、図１のＩ／Ｏ領域ＩＯＡの周辺部近傍に四角形状の電源幹線ＭＬＰが形成されている。この電源幹線ＭＬＰに囲まれる領域には、複数の配線ＭＳＰがメッシュ状、すなわちグリッド状に形成されている。
【００３８】
グランド配線ＧＭＰにおいても、同様に、図１のＩ／Ｏ領域ＩＯＡの周辺部近傍に四角形状の電源幹線ＭＬＰａが形成されており、該電源幹線ＭＬＰａに囲まれる領域には、複数の配線ＭＳＰａがメッシュ状、すなわちグリッド状に形成された構成となっている。
【００３９】
コア電源配線ＰＭＰは、内部回路領域ＩＣＡに設けられた各々の内部回路と接続されており、電源回路領域ＰＳＳにおいて生成された電源電圧ＶＤＤを内部回路に供給する。グランド配線ＧＭＰは基準電位ＶＳＳが接続された配線であり、内部回路領域ＩＣＡに設けられた各々の内部回路に接続されている。
【００４０】
〈電源回路領域のレイアウト例〉
図３は、図１の半導体チップＣＨＰに設けられた電源回路領域ＰＳＳのレイアウトの一例を示す説明図である。
【００４１】
電源回路領域ＰＳＳは、電源回路ＰＤＣ、およびコンデンサ領域ＣＡＲを有する。この電源回路領域ＰＳＳのほぼ中央部には、図３に示すように、いわゆる、オンチップレギュレータである電源回路ＰＤＣがレイアウトされている。
【００４２】
そして、電源回路ＰＤＣの外周部には、コンデンサ領域ＣＡＲがレイアウトされている。電源回路ＰＤＣは、内部回路領域ＩＣＡにレイアウトされている内部回路に供給する電源電圧ＶＤＤを生成する。
【００４３】
コンデンサ領域ＣＡＲは、図３に示すように、電源回路ＰＤＣの外側を取り囲むように形成されており、該コンデンサ領域ＣＡＲには、リング状のコンデンサＣａｐ１が形成されている。電源電圧ＶＤＤは、内部回路の動作電源電圧、いわゆるコア電源である。ここで、電源電圧ＶＤＤは、例えば１．１Ｖ程度〜１．８Ｖ程度である。
【００４４】
電源回路ＰＤＣは、基準電圧発生回路ＰＲＥＦ、および複数のコア電圧生成回路ＤＣＮを有する。基準電圧発生回路ＰＲＥＦは、電源回路領域ＰＳＳのほぼ中央部にレイアウトされている。
【００４５】
そして、基準電圧発生回路ＰＲＥＦの外周を覆うように複数のコア電圧生成回路ＤＣＮがレイアウトされている。コア電圧生成回路ＤＣＮの数は、例えば２０〜４０程度である。
【００４６】
コア電圧生成回路ＤＣＮを複数設けることにより、均一な電圧レベルを電源回路領域ＰＳＳの各内部回路に供給することができる。なお、コア電圧生成回路ＤＣＮの数は、これに制限させるものではなく、必要に応じて増減することができる。
【００４７】
基準電圧発生回路ＰＲＥＦは、基準電圧ＶＲＥＦを生成する回路であり、コア電圧生成回路ＤＣＮは、基準電圧ＶＲＥＦに基づいて電源電圧ＶＤＤを生成する回路である。コア電圧生成回路ＤＣＮが生成した電源電圧ＶＤＤは、コンデンサＣａｐ１を介して電源回路領域ＰＳＳの４辺からそれぞれ出力される。
【００４８】
ここでは、内部回路領域ＩＣＡの消費電力が中電力のコアであるため、複数のコア電圧生成回路ＤＣＮを用いて電源電圧ＶＤＤを生成する構成とした。しかし、内部回路領域ＩＣＡが小電力のコアの場合には、１つ、あるいは２つ程度のコア電圧生成回路ＤＣＮを設けるだけでよい場合もある。
【００４９】
ここで中電力とは、内部回路領域ＩＣＡの消費電流が、例えば２０ｍＡ程度〜１５０ｍＡ程度であり、小電力とは、内部回路領域ＩＣＡの消費電流が、例えば２０ｍＡ程度よりも小さい値である。
【００５０】
さらに、コンデンサＣａｐ１がリング状からなる１つのコンデンサとしたが、このコンデンサＣａｐ１は、リング状でなくてもよく、例えば電源回路領域ＰＳＳの４つの辺にそれぞれ形成する構成であってもよい。この場合、コンデンサＣａｐ１は、１つの辺毎に１つを形成してもよいし、あるいは１つの辺毎に複数個のコンデンサを形成するようにしてもよい。
【００５１】
このように、電源回路ＰＤＣを半導体チップＣＨＰのほぼ中央部に配置し、電源回路領域ＰＳＳの４辺からそれぞれ電源電圧ＶＤＤを出力することにより、該電源回路領域ＰＳＳの回りにレイアウトされている内部回路に対して電源電圧ＶＤＤを供給する構成とする。
【００５２】
この構成によって、内部回路領域ＩＣＡの４つの辺付近のいずれかにレイアウトされている内部回路であっても、電源回路ＰＤＣから電源電圧ＶＤＤを供給する電源供給経路を短くすることができる。
【００５３】
例えば、電源回路ＰＤＣが半導体チップＣＨＰのある一辺にレイアウトされている場合には、その辺と対向する周辺部にレイアウトされている内部回路までの距離が長くなってしまう。これに伴い、電源電圧ＶＤＤを供給する配線パターンも長くなってしまい、該配線パターンの寄生抵抗などによる電圧降下などが生じてしまうことになる。
【００５４】
また、電圧降下を低減するためには、電源電圧ＶＤＤを供給する配線パターンの幅を大きくしなければならず、配線パターンのレイアウト面積が増大してしまうことなる。
【００５５】
一方、電源回路ＰＤＣを半導体チップＣＨＰのほぼ中央部に配置した場合には、内部回路が半導体チップＣＨＰのどの周辺部にレイアウトされていても、電源回路ＰＤＣから内部回路領域ＩＣＡの内部回路までの距離を短くすることができるので、配線パターンの幅を大きくしなくとも、大幅な電圧降下を防止することができる。これによって、安定した電源電圧ＶＤＤを供給することができるとともに、該電源電圧ＶＤＤを供給する配線パターンのレイアウト面積を低減することができる。
【００５６】
〈電源回路の構成例〉
図４は、図１の電源回路領域ＰＳＳに設けられる電源回路ＰＤＣ、およびコンデンサＣａｐ１の回路構成の一例を示す説明図である。
【００５７】
図４において、電源回路ＰＤＣは、図３で述べたように、基準電圧発生回路ＰＲＥＦ、およびコア電圧生成回路ＤＣＮを有する。基準電圧発生回路ＰＲＥＦは、バンドギャップ回路ＢＧＲ、オペアンプＯＰ１、トランジスタＴＲ１、および抵抗Ｒから構成されている。コア電圧生成回路ＤＣＮは、オペアンプＯＰ２、およびトランジスタＴＲ２を有する。
【００５８】
バンドギャップ回路ＢＧＲは、バンドギャップを利用して温度に依存しない参照電圧を生成する。バンドギャップ回路ＢＧＲが生成した参照電圧は、オペアンプＯＰ１の一方の入力部に入力されるように接続されている。
【００５９】
オペアンプＯＰ１の出力部には、トランジスタＴＲ１のゲートが接続されている。このトランジスタＴＲ１は、例えばＰチャネルＭＯＳ（Metal Oxide Semiconductor）からなる。トランジスタＴＲ１のソース／ドレインの一端には、電源電圧ＶＣＣが接続されている。
【００６０】
抵抗Ｒは、可変抵抗であり、トランジスタＴＲ１のソース/ドレインの他端に、抵抗Ｒの一方の接続部が接続されている。抵抗Ｒの他方の接続部には、基準電位ＶＳＳが接続されており、該抵抗Ｒの中間接続部には、オペアンプＯＰ１の他方の入力部が接続されている。抵抗Ｒの中間接続部は、可変された抵抗によって分圧された電圧が出力される。
【００６１】
ボルテージフォロワ構成のオペアンプＯＰ１は、抵抗Ｒの中間接続部から出力される電圧とバンドギャップ回路ＢＧＲから出力される参照電圧とのずれを検出し、出力電圧がほぼ一定となるように補正する。
【００６２】
トランジスタＴＲ１は、オペアンプＯＰ１から出力される出力電圧に基づいて動作し、電源電圧ＶＣＣから、基準電圧ＶＲＥＦを生成して出力する。よって、トランジスタＴＲ１から出力される基準電圧ＶＲＥＦは、抵抗Ｒの中間接続部から出力される電圧とほぼ同じとなる。例えば、抵抗Ｒの中間接続部から出力される電圧を１．１Ｖ程度に設定すると、基準電圧ＶＲＥＦも１．１Ｖ程度となる。
【００６３】
この基準電圧ＶＲＥＦは、オペアンプＯＰ２の一方の入力部に入力されるように接続されており、該オペアンプＯＰ２の出力部には、トランジスタＴＲ２のゲートが接続されている。
【００６４】
トランジスタＴＲ２のソース／ドレインの一端には、電源電圧ＶＣＣが接続されている。トランジスタＴＲ２は、例えばＰチャネルＭＯＳからなる。このトランジスタＴＲ２のソース／ドレインの他端には、コンデンサ領域ＣＡＲに形成されたコンデンサＣａｐ１の第１の電極が接続されている。このコンデンサＣａｐ１の第２の電極は、基準電位ＶＳＳが接続されている。
【００６５】
また、トランジスタＴＲ２のソース／ドレインの他端から出力される電圧は、電源電圧ＶＤＤとして、コア電源配線ＰＭＰを介して内部回路領域ＩＣＡに設けられた各々の内部回路に供給される。
【００６６】
また、オペアンプＯＰ２の他方の入力部には、フィードバック電圧として電源電圧ＶＤＤが入力されるように接続されている。このフィードバック電圧は、コンデンサＣａｐ１における第１の電極よりも後の経路から帰還する電圧である。
【００６７】
さらに、電源回路ＰＤＣが生成した電源電圧ＶＤＤは、図１に示したように、ボンディングパッドＢＰＡＤｃとボンディングパッドＢＰＡＤｄと間にプリント配線基板などに外付けにて接続されたコンデンサＣａｐによって安定化される。
【００６８】
コア電圧生成回路ＤＣＮにおいて、内部回路領域ＩＣＡに流れるコア電流が増加すると、該コア電流は、トランジスタＴＲ２に流れる電流とほぼ等しいため、電源電圧ＶＤＤが低下することになる。その結果、オペアンプＯＰ２は、トランジスタＴＲ２に対して電源電圧ＶＤＤが基準電圧ＶＲＥＦとほぼ同じ電圧レベルとなるように、制御信号を出力する。
【００６９】
コンデンサＣａｐ１は、内部回路が動作する際にダッシュカレントなどによって外部に放出するノイズ、いわゆるエミッションノイズを低減するバイパスコンデンサとして機能する。
【００７０】
このように、コンデンサＣａｐ１によってエミッションノイズを低減した電源電圧ＶＤＤを内部回路に供給することができるので、半導体装置の信頼性を向上させることができる。
【００７１】
コンデンサＣａｐ１によってエミッションノイズを低減した電源電圧ＶＤＤを、オペアンプＯＰ２のフィードバック電圧として帰還させることにより、精度の高い電源電圧ＶＤＤを生成することができる。
【００７２】
〈フィードバック電圧の取得例〉
図５は、図４のオペアンプＯＰ２に帰還するフィードバック電圧の取得例を示す模式図である。
【００７３】
コア電圧生成回路ＤＣＮから出力される電源電圧ＶＤＤは、リング状に形成されたコンデンサＣａｐ１を介して内部回路に供給される。また、コア電圧生成回路ＤＣＮにおける図示しないオペアンプＯＰ２に入力するフィードバック電圧は、コンデンサＣａｐ１の第１電極と内部回路の入力部との間の経路から取り込んでいる。
【００７４】
〈コンデンサの構成種類〉
図６は、図４のコンデンサＣａｐ１の種類の一例を示す説明図である。なお、図６において示すハッチングはコンデンサの形成部分、すなわちキャパシタ誘電体を示しているものとする。
【００７５】
半導体チップＣＨＰに形成されるコンデンサＣａｐ１は、図６に示すように、メタル間容量、ポリ−シリコン間容量、およびＭＯＳ（Metal Oxide Semiconductor）トランジスタのゲート間容量などによって形成する。
【００７６】
メタル間容量としては、例えばＭＯＭ（Metal-Oxide-Metal）構造、層間容量、およびＭＩＭ（Metal-Insulator-Metal）構造などがある。ＭＯＭ構造のコンデンサは、隣り合う配線の線間容量を利用したキャパシタである。金属配線などの配線を利用した隣り合うキャパシタ電極ＣＥＤ１，ＣＥＤ２との間に、層間絶縁膜等の絶縁膜ＩＳＦ１からなるキャパシタ誘電体が形成された構成からなる。
【００７７】
また、層間容量は、上下の配線層に形成される金属配線などを利用したものであり、上方のキャパシタ電極ＣＥＤ１と下方のキャパシタ電極ＣＥＤ３との間に、層間絶縁膜などの絶縁膜ＩＳＦ２からなるキャパシタ絶縁膜が形成された構成からなる。
【００７８】
ＭＩＭ構造のコンデンサは、配線と埋め込み電極との間の容量を利用したものであり、金属配線などの配線を利用した隣り合うキャパシタ電極ＣＥＤ４と埋め込み電極を利用したキャパシタ電極ＣＥＤ５との間に、層間絶縁膜などの絶縁膜ＩＳＦ３からなるキャパシタ絶縁膜が形成された構成からなる。
【００７９】
ポリ−シリコン間容量としては、ＰＩＰ（Polysilicon Insulator Polysilicon）がある。ＰＩＰは、下部電極と上部電極の両電極をポリシリコン膜から形成する容量素子である。ポリシリコン膜よりなる下部電極ＣＥＤＬ上に絶縁膜ＩＳＦ４を介して上部電極ＣＥＤＵを形成する構成からなる。上部電極ＣＥＤＵは、ポリシリコン層と該ポリシリコン層の上面に形成されたシリサイド層とからなる。
【００８０】
ＭＯＳトランジスタのゲート容量としては、ＰＭＯＳ型、ＮＭＯＳ型、アキミュレーションＰＭＯＳ型、およびアキミュレーションＮＭＯＳ型などがある。ＰＭＯＳ型は、半導体基板上に形成されたＮ−ウェルＮＷＥＬＬ１の上方にキャパシタ電極ＣＥＤ７が形成されている。キャパシタ電極となるＮ−ウェルＮＷＥＬＬ１とキャパシタ電極ＣＥＤ７との間には、酸化膜などの絶縁膜ＩＳＦ５からなるキャパシタ絶縁膜が形成されている。
【００８１】
ＮＭＯＳ型は、半導体基板上に形成されたＰ−ウェルＰＷＥＬＬ１の上方にキャパシタ電極ＣＥＤ８が形成されている。Ｐ−ウェルＰＷＥＬＬ１とキャパシタ電極ＣＥＤ８との間には、酸化膜などの絶縁膜ＩＳＦ６からなるキャパシタ絶縁膜が形成されている。
【００８２】
アキミュレーションとは、ＭＯＳ構造において、酸化膜に接する半導体界面に多数キャリアが多く集まる現象である。アキミュレーションＰＭＯＳ型は、半導体基板上に形成されたＰ−ウェルＰＷＥＬＬ２の上方にキャパシタ電極ＣＥＤ９が形成されている。Ｐ−ウェルＰＷＥＬＬ２とキャパシタ電極ＣＥＤ９との間には、酸化膜などの絶縁膜ＩＳＦ７からなるキャパシタ絶縁膜が形成されている。
【００８３】
アキミュレーションＮＭＯＳ型は、半導体基板上に形成されたＮ−ウェルＮＷＥＬＬ２の上方にキャパシタ電極ＣＥＤ１０が形成されている。Ｎ−ウェルＮＷＥＬＬ２とキャパシタ電極ＣＥＤ１０との間には、酸化膜などの絶縁膜ＩＳＦ８からなるキャパシタ絶縁膜が形成されている。
【００８４】
ここで、キャパシタ電極ＣＥＤ７〜ＣＥＤ１０においては、上部電極ＣＥＤＵと同様に、ポリシリコン層と該ポリシリコン層の上面に形成されたシリサイド層とからなる。また、これらメタル間容量、ポリ−シリコン間容量、およびＭＯＳトランジスタのゲート間容量などによるコンデンサ構造は、図６の右側に示すような特徴をそれぞれ備えている。
【００８５】
〈コンデンサの構成例〉
図７は、図３のＡ−Ａ断面図である。この図７は、コンデンサ領域ＣＡＲに形成されるコンデンサＣａｐ１の一例を示す説明図であり、該コンデンサＣａｐ１は、ＭＯＳトランジスタのゲート容量から構成されている。
【００８６】
コンデンサＣａｐ１は、図７に示すように、半導体基板上にＮ−ウェルＮＷＥＬＬが形成されており、このＮ−ウェルＮＷＥＬＬがコンデンサＣａｐ１における第２の電極となる。
【００８７】
このＮ−ウェルＮＷＥＬＬの右側上部には、Ｎ＋半導体領域ＮＳＣＡが形成されている。Ｎ＋半導体領域ＮＳＣＡは、Ｎ−ウェルＮＷＥＬＬよりも不純物濃度の高い領域である。Ｎ＋半導体領域ＮＳＣＡは、スルーホールＴＨを介して、図２のグランド配線ＧＭＰなどのグランド配線パターンに接続されている。
【００８８】
Ｎ−ウェルＮＷＥＬＬの上方には、コンデンサＣａｐ１における第１の電極となるキャパシタ電極ＣＥＤが形成されている。ゲート電極であるキャパシタ電極ＣＥＤは、例えばポリシリサイド層ＰＳの上面にシリサイドＳＩが形成された構成からなる。
【００８９】
Ｎ−ウェルＮＷＥＬＬとキャパシタ電極ＣＥＤとの間には、ゲート絶縁膜として使用される誘電体となる酸化膜などの絶縁膜ＩＳＦがキャパシタ絶縁膜として形成されている。キャパシタ電極ＣＥＤの一端は、スルーホールＴＨを介して電源電圧ＶＤＤを出力する図４のトランジスタＴＲ２のソース／ドレインの他端に接続されている。
【００９０】
キャパシタ電極ＣＥＤの他端は、図２のコア電源配線ＰＭＰに接続されている。このコア電源配線ＰＭＰを介して内部回路領域ＩＣＡにおける各内部回路に電源電圧ＶＤＤがそれぞれ供給されている。
【００９１】
このように、ＭＯＳトランジスタのゲート容量からコンデンサＣａｐ１を形成することによって、複雑なＣＭＯＳプロセス構造などが不要となり、低コストで製造することができる。また、単位面積当たりの静電容量値を大きくすることができる。
【００９２】
キャパシタ電極ＣＥＤをポリシリサイド層ＰＳの上面にシリサイドＳＩが形成された構成とした場合、寄生抵抗が大きくなってしまう恐れがある。このようなシート抵抗の大きな電極の場合、キャパシタ電極ＣＥＤの長手方向の長さを長くするためにリング状に形成するとともに、該キャパシタ電極ＣＥＤの幅方向の長さを短くすることによって寄生抵抗を下げることができる。
【００９３】
以上により、電源電圧ＶＤＤの電圧レベルを安定化させて内部回路に供給することができる。それにより、耐ノイズ性が高く、高い信頼性を有する半導体装置を供給することができる。
【００９４】
（実施の形態２）
〈実施の形態の概要〉
本実施の形態の概要は、第１の電源電圧（電源電圧ＶＣＣ）から第２の電源電圧（電源電圧ＶＤＤ）を生成する電源生成回路（電源回路ＰＤＣ）、および第２の電源電圧が出力される電源生成回路の出力部に第１の電極が接続され、基準電位に第２の電極が接続されるコンデンサ（Ｃａｐ１）が形成される電源回路領域を有する半導体装置である。
【００９５】
電源回路領域は、第１のボンディングパッド（ボンディングパッドＢＰＡＤｖ）、および第２のボンディングパッド（ボンディングパッドＢＰＡＤｓ）を有する。第１のボンディングパッドは、第１の電源電圧を電源生成回路に供給する。第２のボンディングパッドは、基準電位が接続される。
【００９６】
また、第１のボンディングパッドは、外部供給される第１の電源電圧が供給されるボンディングワイヤが接続され、第２のボンディングパッドは、外部供給される基準電位が接続されるボンディングワイヤが接続される。
【００９７】
〈概要〉
前記実施の形態１においては、半導体チップＣＨＰのほぼ中央部に電源回路領域ＰＳＳをレイアウトする構成とした。しかし、この場合、電源電圧ＶＣＣが供給されるボンディングパッドＢＰＡＤａから電源回路領域ＰＳＳまで、電源電圧ＶＣＣを供給する配線パターンの経路が必要となってしまい、レイアウト面積的に不利となってしまう。
【００９８】
そこで、本実施の形態２では、ボンディングパッドＢＰＡＤａから電源回路領域ＰＳＳまで、電源電圧ＶＣＣを供給する配線パターンを不要にする技術について説明する。
【００９９】
〈半導体装置の構成例〉
図８は、本実施の形態２による半導体装置の一例を示す説明図である。
【０１００】
半導体装置は、図８に示すように、例えばＱＦＰ（Quad Flat Package）などのパッケージからなる。半導体装置の中央部には、半導体チップＣＨＰが搭載されている。この半導体チップＣＨＰ上部における４辺の周辺部には、複数のボンディングパッドＢＰＡＤが形成されている。これらボンディングパッドＢＰＡＤは、Ｉ／Ｏ領域ＩＯＡの上方に形成されている。
【０１０１】
また、半導体チップＣＨＰにおける４辺の外周部の外側には、複数のリードＬＡＤが位置しており、これらリードＬＡＤの先端部と半導体チップＣＨＰに形成されたボンディングパッドＢＰＡＤとが、金線や銅線などからなるボンディングワイヤＷＩＲによって電気的にそれぞれ接続されている。
【０１０２】
半導体チップＣＨＰ、リードＬＡＤ、ならびにボンディングワイヤＷＩＲは、熱硬化性の封止樹脂などによって封止され、図示しない矩形状のパッケージが形成されている。このパッケージの４つの側面から突出したリードＬＡＤの一部は、ガルウィング状に形成された外部接続端子となる。
【０１０３】
半導体チップＣＨＰにおいて、半導体チップＣＨＰのほぼ中央部に位置する電源回路領域ＰＳＳの上方には、ボンディングパッドＢＰＡＤｖ，ＢＰＡＤｓ，ＢＰＡＤｌがそれぞれ形成されている。
【０１０４】
これらボンディングパッドＢＰＡＤｖ，ＢＰＡＤｓ，ＢＰＡＤｌは、パッド下に半導体回路を配置するＣＵＰ(Circuit Under Pad)などの技術によって形成される。なお、半導体チップＣＨＰのその他の構成については、前記実施の形態１と同様であるので、説明は省略する。
【０１０５】
半導体チップＣＨＰの右側下方には、基準電位ＶＳＳが接続される外部接続端子であるグランド端子ＰＧＮＤが設けられている。グランド端子ＰＧＮＤの２つ左側には、電源電圧ＶＣＣが供給される外部接続端子である電源端子ＰＶＣＣが設けられている。
【０１０６】
また、半導体チップＣＨＰの右側には、図１に示す外付けのコンデンサＣａｐが接続される外部接続端子であるコンデンサ接続端子ＰＶＣＬが設けられている。コンデンサ接続端子ＰＶＣＬは、ボンディングワイヤＷＩＲ３を介して、第３のボンディングパッドであるボンディングパッドＢＰＡＤｌに接続されている。
【０１０７】
半導体チップＣＨＰにおいて、下側の周辺部には、電源電圧ＶＣＣが入力されるボンディングパッドＢＰＡＤａ、および基準電位ＶＳＳが接続されるボンディングパッドＢＰＡＤｂがそれぞれ設けられている。
【０１０８】
ボンディングパッドＢＰＡＤａは、ボンディングワイヤＷＩＲを介して電源端子ＰＶＣＣに接続されている。また、ボンディングパッドＢＰＡＤａの左隣には、ボンディングパッドＢＰＡＤｅが設けられている。
【０１０９】
そして、ボンディングパッドＢＰＡＤａとボンディングパッドＢＰＡＤｅとの間には、ＥＳＤ保護回路ＥＳＤが接続されている。ＥＳＤ保護回路ＥＳＤは、半導体チップＣＨＰにおける電子回路をＥＳＤ（Electro-Static Discharge）放電などのノイズから保護する回路である。また、ボンディングパッドＢＰＡＤｅとボンディングパッドＢＰＡＤｖとは、ボンディングワイヤＷＩＲ１を介して接続されている。
【０１１０】
このように、電源回路領域ＰＳＳの形成された電源回路ＰＤＣには、電源端子ＰＶＣＣ、ボンディングパッドＢＰＡＤａ、ＥＳＤ保護回路ＥＳＤ、ボンディングパッドＢＰＡＤｅ、ボンディングワイヤＷＩＲ１、およびボンディングパッドＢＰＡＤｖを経て電源電圧ＶＣＣが供給される。
【０１１１】
また、ボンディングパッドＢＰＡＤｂは、ボンディングワイヤＷＩＲを介してグランド端子ＰＧＮＤに接続されている。このボンディングパッドＢＰＡＤｂの左隣には、ボンディングパッドＢＰＡＤｆが設けられている。
【０１１２】
ボンディングパッドＢＰＡＤｂとボンディングパッドＢＰＡＤｆとの間には、ＥＳＤ放電などのノイズ保護用回路であるＥＳＤ保護回路ＥＳＤが接続されている。ボンディングパッドＢＰＡＤｆとボンディングパッドＢＰＡＤｓとは、ボンディングワイヤＷＩＲ２を介して接続されている。
【０１１３】
このように、電源回路領域ＰＳＳの形成された電源回路ＰＤＣには、グランド端子ＰＧＮＤ、ボンディングパッドＢＰＡＤｂ、ＥＳＤ保護回路ＥＳＤ、ボンディングパッドＢＰＡＤｆ、ボンディングワイヤＷＩＲ２、およびボンディングパッドＢＰＡＤｓを経て基準電位ＶＳＳが接続される。
【０１１４】
また、ボンディングワイヤＷＩＲ１〜ＷＩＲ３は、例えば銅線などからなる。これにより、ボンディングワイヤを使用することによるコストアップを抑えることができる。
【０１１５】
〈ＥＳＤ保護回路の構成例〉
図９は、図８の半導体装置に設けられたＥＳＤ保護回路ＥＳＤにおける構成の一例を示す説明図である。この図９は、ボンディングパッドＢＰＡＤａとボンディングパッドＢＰＡＤｅとの間に接続されたＥＳＤ保護回路ＥＳＤについて示しているが、他のＥＳＤ保護回路も同様の構成となっている。
【０１１６】
ＥＳＤ保護回路ＥＳＤは、電源電圧ＶＣＣと基準電位ＶＳＳとの間に直列接続された抵抗Ｒ１、およびコンデンサＣ１を有する。抵抗Ｒ１とコンデンサＣ１との接続部には、インバータＩｖ１の入力部が接続されている。
【０１１７】
このインバータＩｖ１は、ＰチャネルＭＯＳ（Metal Oxide Semiconductor）のトランジスタＴ１とＮチャネルＭＯＳのトランジスタＴ２とが電源電圧ＶＣＣと基準電位ＶＳＳとの間に直列接続された構成からなる。
【０１１８】
インバータＩｖ１の出力部には、ＮチャネルＭＯＳからなるクランプ用のトランジスタＴ３のゲートが接続されている。トランジスタＴ３のソース／ドレインの一端には、電源電圧ＶＣＣが接続されており、該トランジスタＴ３のソース／ドレインの他端には、基準電位ＶＳＳが接続されている。
【０１１９】
トランジスタＴ３のゲートは、抵抗Ｒ２を介して基準電位ＶＳＳが接続されている。このトランジスタＴ３のウェル領域とソースとの接合部分には、寄生ダイオードＤＰが形成される。また、電源電圧ＶＣＣと基準電位ＶＳＳとの間には、ダイオードＤ１が接続される。
【０１２０】
ＥＳＤ保護回路ＥＳＤは、クランプ用のトランジスタＴ３のゲートと基準電位ＶＳＳとの間を抵抗Ｒ２でショートすることにより、ＤＣ的にクランプ用のトランジスタＴ３のゲート電圧を常にローレベルに保つ。これによって、電源電圧ＶＣＣのＥＳＤサージのような大きな電圧変動に対しては動作するが、必要以下の小さな電圧変動（例えば、電源ノイズ）に対しては動作しないように制御できる。
【０１２１】
〈レイアウト例〉
図１０は、図８のボンディングパッドＢＰＡＤａ、ＥＳＤ保護回路ＥＳＤ、およびボンディングパッドＢＰＡＤｅのレイアウトの一例を示す説明図である。
【０１２２】
ボンディングパッドＢＰＡＤａの左側には、図１０に示すように、ボンディングパッドＢＰＡＤｅが形成されている。そして、ボンディングパッドＢＰＡＤａ、およびボンディングパッドＢＰＡＤｅの下方には、ＥＳＤ保護回路ＥＳＤが形成されている。
【０１２３】
この場合においても、ボンディングパッドＢＰＡＤａ、およびボンディングパッドＢＰＡＤｅは、ＣＵＰなどの技術によって形成される。なお、他のボンディングパッドＢＰＡＤｂ，ＢＰＡＤｆについても同様である。
【０１２４】
以上のように、図８に示す構成とすることによって、半導体チップＣＨＰ内において、電源回路ＰＤＣに対して電源電圧ＶＣＣを供給する配線パターン、およびボンディングパッドＢＰＡＤｃから電源回路ＰＤＣまでの配線パターンをそれぞれ不要とすることができるので、半導体チップＣＨＰのレイアウト面積を小さくすることができる。
【０１２５】
さらに、ＥＳＤ保護回路ＥＳＤによって静電ノイズなどによる静電破壊を防止することができるので、電源回路ＰＤＣの信頼性を向上させることができる。よって、半導体装置の耐ノイズ性能を向上させることができる。
【０１２６】
なお、ボンディングパッドＢＰＡＤｅは、Ｉ／Ｏ領域ＩＯＡに設けられるＩ／Ｏセルにも接続されている。これによって、Ｉ／Ｏセルについても、ＥＳＤ保護回路ＥＳＤによって静電破壊を防止することができる。
【０１２７】
（実施の形態３）
〈半導体装置の構成例〉
本実施の形態３では、ＥＳＤ保護回路を半導体チップＣＨＰの電源回路領域ＰＳＳの上方に設ける技術について記載する。
【０１２８】
図１１は、本実施の形態３による半導体装置の一例を示す説明図である。図１２は、図１１の電源回路領域ＰＳＳにおける拡大図である。
【０１２９】
この場合、図８の半導体装置と異なるところは、図１１、および図１２に示すように、ＥＳＤ保護回路ＥＳＤが半導体チップＣＨＰにおける電源回路領域ＰＳＳに形成されている点である。
【０１３０】
そして、ＥＳＤ保護回路ＥＳＤの上方には、図８と同様に、ボンディングパッドＢＰＡＤｖ，ＢＰＡＤｓ，ＢＰＡＤｌがそれぞれ形成されている。また、図１１の半導体装置では、図８にあったボンディングパッドＢＰＡＤｅ，ＢＰＡＤｆが設けられていない。
【０１３１】
ボンディングパッドＢＰＡＤｖは、ボンディングワイヤＷＩＲ１を介して電源端子ＰＶＣＣに接続されており、ボンディングパッドＢＰＡＤｓは、ボンディングワイヤＷＩＲ２を介してグランド端子ＰＧＮＤに接続されている。ボンディングパッドＢＰＡＤｌは、ボンディングワイヤＷＩＲ３を介してコンデンサ接続端子ＰＶＣＬに接続されている。その他の接続構成については、図８と同様であるので、説明は省略する。
【０１３２】
これによって、電源回路ＰＤＣには、電源端子ＰＶＣＣ、ボンディングパッドＢＰＡＤａ、ボンディングワイヤＷＩＲ１、ボンディングパッドＢＰＡＤｖ、およびＥＳＤ保護回路ＥＳＤを経て電源電圧ＶＣＣが供給される。
【０１３３】
同様に、電源回路ＰＤＣには、グランド端子ＰＧＮＤ、ボンディングワイヤＷＩＲ２、ボンディングパッドＢＰＡＤｓ、およびＥＳＤ保護回路ＥＳＤを経て基準電位ＶＳＳが接続される。
【０１３４】
ここで、図４に示した電源回路ＰＤＣを構成する基準電圧発生回路ＰＲＥＦは、必ずしも電源回路領域ＰＳＳにレイアウトする必要はない。例えば、図１２に示したように、ＥＳＤ保護回路ＥＳＤを電源回路領域ＰＳＳに形成する際、該電源回路領域ＰＳＳにレイアウト面積が確保できない場合などにおいては、基準電圧発生回路ＰＲＥＦを電源回路領域ＰＳＳ以外の場所にレイアウトするようにしてもよい。
【０１３５】
なお、ボンディングワイヤＷＩＲを介して電源端子ＰＶＣＣに接続されるボンディングパッドＢＰＡＤａ、およびボンディングワイヤＷＩＲを介してグランド端子ＰＧＮＤに接続されるボンディングパッドＢＰＡＤｂには、ＥＳＤ保護回路ＥＳＤがそれぞれ設けられている。
【０１３６】
よって、Ｉ／Ｏセルについても、ＥＳＤ保護回路ＥＳＤによって、静電破壊を防止することができる。
【０１３７】
以上のように、図１１に示す構成においても、電源回路ＰＤＣに対して電源電圧ＶＣＣを供給する配線パターン、およびボンディングパッドＢＰＡＤｃから電源回路ＰＤＣまでの配線パターンを不要とすることができる。よって、半導体チップＣＨＰのレイアウト面積を小さくすることができる。
【０１３８】
また、ＥＳＤ保護回路ＥＳＤによって静電ノイズなどによる静電破壊を防止することができるので、電源回路ＰＤＣの信頼性を向上させることができる。
【０１３９】
なお、本実施の形態３では、ＥＳＤ保護回路ＥＳＤを介して電源電圧ＶＣＣを電源回路ＰＤＣに供給する構成としたが、該ＥＳＤ保護回路ＥＳＤを設けずに、電源回路ＰＤＣに直接電源電圧ＶＣＣを供給する構成としてもよい。これによっても、半導体チップＣＨＰのレイアウト面積を低減することが可能となる。
【０１４０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１４１】
ＣＨＰ  半導体チップ
ＩＯＡ  Ｉ／Ｏ領域
ＢＰＡＤ  ボンディングパッド
ＩＣＡ  内部回路領域
ＮＶＳ  不揮発性メモリ
ＭＰＵ  マイクロプロセッサ
ＰＭＤ  周辺モジュール
ＶＬＭ  揮発性メモリ
ＰＳＳ  電源回路領域
ＩＰ  アナログ周辺回路
ＢＰＡＤａ  ボンディングパッド
ＢＰＡＤｂ  ボンディングパッド
ＢＰＡＤｃ  ボンディングパッド
ＢＰＡＤｄ  ボンディングパッド
Ｃａｐ  コンデンサ
Ｃａｐ１  コンデンサ
ＰＭＰ  コア電源配線
ＭＬＰ  電源幹線
ＭＳＰ  配線
ＧＭＰ  グランド配線
ＭＬＰａ  電源幹線
ＭＳＰａ  配線
ＰＤＣ  電源回路
ＣＡＲ  コンデンサ領域
ＰＲＥＦ  基準電圧発生回路
ＤＣＮ  コア電圧生成回路
ＢＧＲ  バンドギャップ回路
ＯＰ１  オペアンプ
ＯＰ２  オペアンプ
ＴＲ１  トランジスタ
ＴＲ２  トランジスタ
Ｒ  抵抗
ＣＥＤ  キャパシタ電極
ＣＥＤ１  キャパシタ電極
ＣＥＤ２  キャパシタ電極
ＣＥＤ３  キャパシタ電極
ＣＥＤ４  キャパシタ電極
ＣＥＤ５  キャパシタ電極
ＣＥＤ７  キャパシタ電極
ＣＥＤ８  キャパシタ電極
ＣＥＤ９  キャパシタ電極
ＣＥＤ１０  キャパシタ電極
ＣＥＤＵ  上部電極
ＣＥＤＬ  下部電極
ＩＳＦ  絶縁膜
ＩＳＦ１  絶縁膜
ＩＳＦ２  絶縁膜
ＩＳＦ３  絶縁膜
ＩＳＦ４  絶縁膜
ＩＳＦ５  絶縁膜
ＩＳＦ６  絶縁膜
ＩＳＦ７  絶縁膜
ＩＳＦ８  絶縁膜
ＮＷＥＬＬ  Ｎ−ウェル
ＮＷＥＬＬ１  Ｎ−ウェル
ＮＷＥＬＬ２  Ｎ−ウェル
ＰＷＥＬＬ１  Ｐ−ウェル
ＰＷＥＬＬ２  Ｐ−ウェル
ＮＳＣＡ  半導体領域
ＴＨ  スルーホール
ＰＳ  ポリシリサイド層
ＳＩ  シリサイド
ＬＡＤ  リード
ＷＩＲ  ボンディングワイヤ
ＷＩＲ１  ボンディングワイヤ
ＷＩＲ２  ボンディングワイヤ
ＷＩＲ３  ボンディングワイヤ
ＢＰＡＤｖ  ボンディングパッド
ＢＰＡＤｓ  ボンディングパッド
ＢＰＡＤｌ  ボンディングパッド
ＢＰＡＤｅ  ボンディングパッド
ＢＰＡＤｆ  ボンディングパッド
ＰＧＮＤ  グランド端子
ＰＶＣＣ  電源端子
ＰＶＣＬ  コンデンサ接続端子
ＥＳＤ  ＥＳＤ保護回路
Ｒ１  抵抗
Ｒ２  抵抗
Ｃ１  コンデンサ
Ｉｖ１  インバータ
Ｔ１  トランジスタ
Ｔ２  トランジスタ
Ｔ３  トランジスタ
Ｄ１  ダイオード
ＤＰ  寄生ダイオード
【図１】
2015088652.tif 000003
【図２】
2015088652.tif 000004
【図３】
2015088652.tif 000005
【図４】
2015088652.tif 000006
【図５】
2015088652.tif 000007
【図６】
2015088652.tif 000008
【図７】
2015088652.tif 000009
【図８】
2015088652.tif 000010
【図９】
2015088652.tif 000011
【図１０】
2015088652.tif 000012
【図１１】
2015088652.tif 000013
【図１２】
2015088652.tif 000014