(57)【要約】【課題】フォトリソグラフィ工程において、重ね合わせ検査マークの位置を精度よく検出することにより、半導体装置の製造歩留りを向上させる。【解決手段】重ね合わせ検査マーク領域の半導体基板ＳＵＢの主面にマーク溝ＭＴを形成した後、マーク溝ＭＴの内部に絶縁膜を埋め込む。次に、半導体基板ＳＵＢの主面上にゲート絶縁膜ＧＩ１を形成した後、低圧系ｎＭＩＳ領域、低圧系ｐＭＩＳ領域、および重ね合わせ検査マーク領域のゲート絶縁膜ＧＩ１をウェットエッチングにより除去する。このウェットエッチングの際、マーク溝ＭＴの内部に埋め込まれた絶縁膜の上面が半導体基板ＳＵＢの主面から２０ｎｍ程度の深さとなるまで加工して、マーク溝ＭＴの内部に埋め込まれた絶縁膜からなるリセス構造の重ね合わせ検査マークＭＴＩを形成する。【選択図】図４
2015026732.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に、第１厚さの第１絶縁膜が形成される第１領域、前記第１厚さと異なる第２厚さの第２絶縁膜が形成される第２領域、およびフォトリソグラフィ工程で用いる重ね合わせ検査マークが形成される第３領域を有する半導体装置の製造方法であって、
（ａ）前記第３領域の前記半導体基板の主面に溝を形成する工程、
（ｂ）前記（ａ）工程の後、前記溝の内部に第３絶縁膜を埋め込む工程、
（ｃ）前記（ｂ）工程の後、前記第１領域、前記第２領域、および前記第３領域の前記半導体基板の主面に前記第２絶縁膜を形成する工程、
（ｄ）前記（ｃ）工程の後、前記第１領域および前記第３領域の前記第２絶縁膜をウェットエッチングにより除去する工程、
（ｅ）前記（ｄ）工程の後、前記第１領域および前記第３領域の前記半導体基板の主面に前記第１絶縁膜を形成する工程、
を含み、
前記（ｄ）工程において、前記第３絶縁膜の上面が前記半導体基板の主面から第１深さとなるまで前記第３絶縁膜を前記ウェットエッチングにより加工して、前記溝の内部に埋め込まれた前記第３絶縁膜からなる前記重ね合わせ検査マークを形成する、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１深さは１５〜２５ｎｍである、半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記第３領域はスクライブ領域である、半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記第１絶縁膜および前記第２絶縁膜は、前記半導体基板に対して酸化処理を施すことにより形成された酸化シリコンからなり、
前記第３絶縁膜は、プラズマＣＶＤ法により形成された酸化シリコンからなる、半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、さらに、
（ｆ）前記（ｅ）工程の後、前記半導体基板の主面上に導電膜を形成する工程、
（ｇ）前記（ｆ）工程の後、前記導電膜上にレジストパターンを形成する工程、
を含み、
前記（ｇ）工程において、前記第３領域に形成された前記レジストパターンと、前記重ね合わせ検査マークと、を用いて重ね合わせ精度を検査する、半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記（ｄ）工程において、前記ウェットエッチングが行われた前記第３絶縁膜の上面は平滑である、半導体装置の製造方法。
【請求項７】
半導体基板に、メモリセルが形成される第１領域、およびフォトリソグラフィ工程で用いる重ね合わせ検査マークが形成される第２領域を有する半導体装置の製造方法であって、
（ａ）前記第２領域の前記半導体基板の主面に溝を形成する工程、
（ｂ）前記（ａ）工程の後、前記溝の内部に第１絶縁膜を埋め込む工程、
（ｃ）前記（ｂ）工程の後、前記第１絶縁膜の上面が前記半導体基板の主面から第１深さとなるまで前記第１絶縁膜をエッチングにより加工して、前記溝の内部に埋め込まれた前記第１絶縁膜からなる前記重ね合わせ検査マークを形成する工程、
（ｄ）前記（ｃ）工程の後、前記第１領域および前記第２領域の前記半導体基板の主面上に第２絶縁膜を形成し、前記第２絶縁膜上に第１導電膜を形成する工程、
（ｅ）前記（ｄ）工程の後、前記第１領域の前記第１導電膜上に第１レジストパターンを形成し、前記第２領域の前記第１導電膜上に第２レジストパターンを形成する工程、
（ｆ）前記（ｅ）工程の後、前記第１レジストパターンをマスクとして、前記第１導電膜を加工することにより、前記第１領域に前記メモリセルのゲート電極を形成する工程、
を含み、
前記（ｅ）工程では、前記第２領域に形成された前記第２レジストパターンと、前記重ね合わせ検査マークと、を用いて重ね合わせ精度を検査する、半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記第２領域はスクライブ領域である、半導体装置の製造方法。
【請求項９】
請求項７記載の半導体装置の製造方法において、
前記第１絶縁膜は、プラズマＣＶＤ法により形成された酸化シリコンからなり、
前記第２絶縁膜は、下層の絶縁膜、前記下層の絶縁膜上に形成された電荷蓄積層、および前記電荷蓄積層上に形成された上層の絶縁膜の積層膜からなる、半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記電荷蓄積層は窒化シリコンからなる、半導体装置の製造方法。
【請求項１１】
請求項７記載の半導体装置の製造方法において、
前記（ｃ）工程の前記エッチングはウェットエッチングである、半導体装置の製造方法。
【請求項１２】
請求項７記載の半導体装置の製造方法において、
前記（ｃ）工程において、前記エッチングが行われた前記第１絶縁膜の上面は平滑である、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造技術に関し、例えば半導体装置の製造過程であるフォトリソグラフィ工程に好適に利用できるものである。
【背景技術】
【０００２】
例えば特開２００６−１３３５９号公報（特許文献１）に、基板の表面に複数の凹部を形成する工程と、凹部の内部に選択的に膜を形成する工程と、凹部およびその近傍を含む第１の領域を局所的にエッチングして段差を形成する工程とを備え、段差が形成された位置をアライメントマークとして利用する半導体装置の製造方法が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−１３３５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
フォトリソグラフィ工程における被合わせ層と露光層との重ね合わせ精度の検査に、基板に形成された溝の内部に絶縁膜を埋め込んだ被合わせ層の重ね合わせ検査マークと露光層の重ね合わせ検査マーク用レジストパターンとが用いられている。しかし、被合わせ層の重ね合わせ検査マークの溝の底面が非対称の場合は、検出波形が溝の底面からの信号強度を拾うため、検出波形も非対称となり、被合わせ層の重ね合わせ検査マークの検出精度が低下する。また、被合わせ層の重ね合わせ検査マークの溝の内部に埋め込まれる絶縁膜の上面の平坦性が悪い場合も、散乱光により被合わせ層の重ね合わせ検査マークの検出精度が低下する。
【０００５】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態の半導体装置の製造方法は、まず、重ね合わせ検査マーク領域の半導体基板の主面に溝を形成し、この溝の内部に絶縁膜を埋め込む。次に、低圧系素子領域、高圧系素子領域、および重ね合わせ検査マーク領域の半導体基板の主面上に第１絶縁膜を形成する。次に、低圧系素子領域および重ね合わせ検査マーク領域の第１絶縁膜をウェットエッチングにより除去する。このウェットエッチングの際、溝の内部に埋め込まれた絶縁膜の上面が半導体基板の主面から２０ｎｍ程度の深さとなるまで加工して、リセス構造の重ね合わせ検査マークを形成する。その後、低圧系素子領域の半導体基板の主面上に第２絶縁膜を形成する。
【発明の効果】
【０００７】
一実施の形態によれば、フォトリソグラフィ工程において、重ね合わせ検査マークの位置を精度よく検出することにより、半導体装置の製造歩留りを向上させることができる。
【図面の簡単な説明】
【０００８】
【図１】実施の形態１による半導体装置の製造工程を示すメモリ領域、周辺回路領域（低圧系ｎＭＩＳ領域、低圧系ｐＭＩＳ領域、高圧系ｎＭＩＳ領域、および高圧系ｐＭＩＳ領域）、および重ね合わせ検査マーク領域の要部断面図である。
【図２】図１に続く、半導体装置の製造工程中の図１と同じ箇所の要部断面図である。
【図３】図２に続く、半導体装置の製造工程中の図１と同じ箇所の要部断面図である。
【図４】図３に続く、半導体装置の製造工程中の図１と同じ箇所の要部断面図である。
【図５】図４に続く、半導体装置の製造工程中の図１と同じ箇所の要部断面図である。
【図６】図５に続く、半導体装置の製造工程中の図１と同じ箇所の要部断面図である。
【図７】図６に続く、半導体装置の製造工程中の図１と同じ箇所の要部断面図である。
【図８】図７に続く、半導体装置の製造工程中の図１と同じ箇所の要部断面図である。
【図９】図８に続く、半導体装置の製造工程中の図１と同じ箇所の要部断面図である。
【図１０】図９に続く、半導体装置の製造工程中の図１と同じ箇所の要部断面図である。
【図１１】図１０に続く、半導体装置の製造工程中の図１と同じ箇所の要部断面図である。
【図１２】図１１に続く、半導体装置の製造工程中の図１と同じ箇所の要部断面図である。
【図１３】（ａ）および（ｂ）はそれぞれ、実施の形態１による被合わせ層の重ね合わせ検査マークと露光層の重ね合わせ検査マーク用レジストパターンとを示す要部平面図および要部断面図（同図（ａ）に示すＡ−Ａ線に沿った断面図）である。
【図１４】実施の形態１による被合わせ層の重ね合わせ検査マークの要部断面図および検出波形、ならびに比較例による被合わせ層の重ね合わせ検査マークの要部断面図および検出波形である。
【図１５】図１２に続く、半導体装置の製造工程中の図１と同じ箇所の要部断面図である。
【図１６】図１５に続く、半導体装置の製造工程中の図１と同じ箇所の要部断面図である。
【図１７】図１６に続く、半導体装置の製造工程中の図１と同じ箇所の要部断面図である。
【図１８】図１７に続く、半導体装置の製造工程中の図１と同じ箇所の要部断面図である。
【図１９】図１８に続く、半導体装置の製造工程中の図１と同じ箇所の要部断面図である。
【図２０】図１９に続く、半導体装置の製造工程中の図１と同じ箇所の要部断面図である。
【図２１】図２０に続く、半導体装置の製造工程中の図１と同じ箇所の要部断面図である。
【図２２】実施の形態２による半導体装置の製造工程を示すメモリ領域、周辺回路領域（低圧系ｎＭＩＳ領域、低圧系ｐＭＩＳ領域、高圧系ｎＭＩＳ領域、および高圧系ｐＭＩＳ領域）、および重ね合わせ検査マーク領域の要部断面図である。
【図２３】図２２に続く、半導体装置の製造工程中の図２２と同じ箇所の要部断面図である。
【図２４】図２３に続く、半導体装置の製造工程中の図２２と同じ箇所の要部断面図である。
【図２５】図２４に続く、半導体装置の製造工程中の図２２と同じ箇所の要部断面図である。
【図２６】図２５に続く、半導体装置の製造工程中の図２２と同じ箇所の要部断面図である。
【図２７】図２６に続く、半導体装置の製造工程中の図２２と同じ箇所の要部断面図である。
【図２８】図２７に続く、半導体装置の製造工程中の図２２と同じ箇所の要部断面図である。
【図２９】図２８に続く、半導体装置の製造工程中の図２２と同じ箇所の要部断面図である。
【図３０】実施の形態２による被合わせ層の重ね合わせ検査マークの要部断面図および検出波形である。
【図３１】図２９に続く、半導体装置の製造工程中の図２２と同じ箇所の要部断面図である。
【図３２】図３１に続く、半導体装置の製造工程中の図２２と同じ箇所の要部断面図である。
【図３３】図３２に続く、半導体装置の製造工程中の図２２と同じ箇所の要部断面図である。
【図３４】図３３に続く、半導体装置の製造工程中の図２２と同じ箇所の要部断面図である。
【図３５】図３４に続く、半導体装置の製造工程中の図２２と同じ箇所の要部断面図である。
【図３６】図３５に続く、半導体装置の製造工程中の図２２と同じ箇所の要部断面図である。
【発明を実施するための形態】
【０００９】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１０】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１１】
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１２】
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１３】
また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。また、以下の実施の形態で記載するＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型メモリセルについても、上記ＭＩＳの下位概念に含まれることは勿論である。
【００１４】
また、以下の実施の形態において、窒化シリコン、窒化ケイ素またはシリコンナイトライドというときは、Ｓｉ３Ｎ４は勿論であるが、それのみではなく、シリコンの窒化物で類似組成の絶縁膜を含むものとする。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００１５】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本実施の形態を図面に基づいて詳細に説明する。
【００１６】
（実施の形態１）
実施の形態１による半導体装置の製造方法を図１〜図２１を用いて工程順に説明する。実施の形態１では、ＭＯＮＯＳ型不揮発性メモリセルを有する半導体装置の製造過程であるフォトリソグラフィ工程において使用する重ね合わせ検査マークについて説明する。また、不揮発性メモリセルには、選択用ｎＭＩＳの選択ゲート電極の片側面にサイドウォール形状のメモリ用ｎＭＩＳのメモリゲート電極を形成した２トランジスタ構成のスプリットゲート構造のメモリセルを例示する。
【００１７】
図１〜図１２および図１５〜図２１は、実施の形態１による半導体装置の製造工程中におけるメモリ領域、周辺回路領域（低圧系ｎＭＩＳ領域、低圧系ｐＭＩＳ領域、高圧系ｎＭＩＳ領域、および高圧系ｐＭＩＳ領域）、および重ね合わせ検査マーク領域の要部断面図である。メモリ領域および周辺回路領域においてはゲート長方向の断面図を示している。周辺回路領域に形成されるＭＩＳＦＥＴは、ＣＰＵ等のプロセッサ、論理回路、入出力回路、デコーダ、および昇圧回路等を構成する。図１３（ａ）および（ｂ）はそれぞれ、実施の形態１による被合わせ層の重ね合わせ検査マークと露光層の重ね合わせ検査マーク用レジストパターンとを示す要部平面図および要部断面図（同図（ａ）に示すＡ−Ａ線に沿った断面図）である。図１４は、実施の形態１による被合わせ層の重ね合わせ検査マークの要部断面図および検出波形、ならびに比較例による被合わせ層の重ね合わせ検査マークの要部断面図および検出波形である。
【００１８】
まず、図１に示すように、半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）ＳＵＢの主面上に、酸化シリコン膜ＳＯ１および窒化シリコン膜ＳＮ１を順次形成する。酸化シリコン膜ＳＯ１は、例えば熱酸化法により形成され、窒化シリコン膜ＳＮ１は、例えばＣＶＤ（Chemical Vapor Deposition）法により形成される。
【００１９】
続いて、レジストパターンをマスクとしたドライエッチングにより、素子分離部および重ね合わせ検査マークが形成される所定箇所の窒化シリコン膜ＳＮ１および酸化シリコン膜ＳＯ１を除去する。さらに、素子分離部が形成される半導体基板ＳＵＢの所定箇所に分離溝ＳＴを形成し、重ね合わせ検査マークが形成される半導体基板ＳＵＢの所定箇所にマーク溝ＭＴを形成する。その後、上記レジストパターンを除去する。
【００２０】
重ね合わせ検査マークが形成される重ね合わせ検査マーク領域は、例えばスクライブ領域に配置される。平面視において、マーク溝ＭＴは四角の枠形状を有している（後述の図１３参照）。マーク溝ＭＴの幅は、例えば２μｍであり、マーク溝ＭＴの半導体基板ＳＵＢの主面からの深さは、例えば３００〜３５０ｎｍである。
【００２１】
次に、図２に示すように、半導体基板ＳＵＢの主面上に絶縁膜を堆積し、さらに、その絶縁膜が分離溝ＳＴの内部およびマーク溝ＭＴの内部のみに残されるように、その絶縁膜をＣＭＰ（Chemical Mechanical Polishing）法等によって研磨する。これにより、分離溝ＳＴの内部に埋め込まれた絶縁膜からなる素子分離部ＳＴＩが活性領域を取り囲むように形成される。また、マーク溝ＭＴの内部に埋め込まれた絶縁膜からなる重ね合わせ検査マークＭＴＩが重ね合わせ検査マーク領域に形成される。
【００２２】
分離溝ＳＴおよびマーク溝ＭＴに埋め込まれる上記絶縁膜は、例えば酸化シリコン膜であり、ＴＥＯＳ（Tetra Ethyl Ortho Silicate；Ｓｉ（ＯＣ２Ｈ５）４）とオゾン（Ｏ３）とをソースガスに用いたプラズマＣＶＤ法で堆積される。
【００２３】
次に、図３に示すように、窒化シリコン膜ＳＮ１を除去した後、周辺回路領域の半導体基板ＳＵＢにｎ型不純物を選択的にイオン注入することにより、ｎ型の埋め込みウェルＮＩＳＯを形成する。続いて、メモリ領域および高圧系ｎＭＩＳ領域の半導体基板ＳＵＢにｐ型不純物を選択的にイオン注入することによりｐ型のウェルＷＨｐを形成し、高圧系ｐＭＩＳ領域の半導体基板ＳＵＢにｎ型不純物を選択的にイオン注入することによりｎ型のウェルＷＨｎを形成する。同様に、低圧系ｎＭＩＳ領域の半導体基板ＳＵＢにｐ型不純物を選択的にイオン注入することによりｐ型のウェルＷＬｐを形成し、低圧系ｐＭＩＳ領域の半導体基板ＳＵＢにｎ型不純物を選択的にイオン注入することによりｎ型のウェルＷＬｎを形成する。
【００２４】
次に、メモリ領域の半導体基板ＳＵＢに所定の不純物をイオン注入する。これにより、、選択用ｎＭＩＳのチャネル形成用の半導体領域Ｃｃを形成する。同様に、周辺回路領域の低圧系ｎＭＩＳ領域、低圧系ｐＭＩＳ領域、高圧系ｎＭＩＳ領域、および高圧系ｐＭＩＳ領域のそれぞれの半導体基板ＳＵＢに所定の不純物をイオン注入する。これにより、周辺回路領域の低圧系ｎＭＩＳ領域、低圧系ｐＭＩＳ領域、高圧系ｎＭＩＳ領域、および高圧系ｐＭＩＳ領域のそれぞれの半導体基板ＳＵＢにチャネル形成用の半導体領域ＣＬｎ，ＣＬｐ，ＣＨｎ，ＣＨｐを形成する。
【００２５】
次に、酸化シリコン膜ＳＯ１をウェットエッチングにより除去した後、半導体基板ＳＵＢに対して酸化処理を施すことにより、半導体基板ＳＵＢの主面に、例えば酸化シリコンからなるゲート絶縁膜ＧＩ１を形成する。ゲート絶縁膜ＧＩ１の厚さは、例えば２０ｎｍである。
【００２６】
次に、図４に示すように、メモリ領域、低圧系ｎＭＩＳ領域、低圧系ｐＭＩＳ領域、および重ね合わせ検査マーク領域のゲート絶縁膜ＧＩ１をウェットエッチングにより除去する。この際、重ね合わせ検査マーク領域のマーク溝ＭＴの内部に埋め込まれた絶縁膜の上面が、半導体基板ＳＵＢの主面から所定の深さとなるまで、ウェットエッチングを行う。すなわち、重ね合わせ検査マークＭＴＩを、その上面が窪んだリセス構造（凹構造）とする。半導体基板ＳＵＢの主面からマーク溝ＭＴの内部に埋め込まれた絶縁膜の上面までの深さ（リセス量）は、例えば１５〜２５ｎｍである。重ね合わせ検査マークＭＴＩをリセス構造とするため、メモリ領域、低圧系ｎＭＩＳ領域、および低圧系ｐＭＩＳ領域の素子分離部ＳＴＩもリセス構造となる。
【００２７】
また、マーク溝ＭＴの内部に埋め込まれた絶縁膜の上面をウェットエッチングにより加工しているので、マーク溝ＭＴの内部に埋め込まれた絶縁膜は平滑な上面を有する。
【００２８】
前述の特許文献１では、段差が形成された位置をアライメントマークとして利用する半導体装置の製造方法が開示されているが、上記アライメントマークを形成するための複数の工程が必要である。これに対して、実施の形態１では、互いに厚さの異なる２種類のゲート絶縁膜を形成する際のエッチング工程を利用して、重ね合わせ検査マークＭＴＩを窪みを有するリセス構造としている。従って、工程数が増加することなく、重ね合わせ検査マークＭＴＩのリセス構造を実現することができる。
【００２９】
次に、図５に示すように、半導体基板ＳＵＢに対して酸化処理を施す。これにより、メモリ領域、低圧系ｎＭＩＳ領域、低圧系ｐＭＩＳ領域、および重ね合わせ検査マーク領域の半導体基板ＳＵＢの主面に、例えば酸化シリコンからなるゲート絶縁膜ＧＩ２を形成する。ゲート絶縁膜ＧＩ２の厚さは、例えば１〜５ｎｍである。
【００３０】
次に、図６に示すように、半導体基板ＳＵＢの主面上に、例えば非晶質シリコンからなる導電膜ＳＩをＣＶＤ法により堆積する。導電膜ＳＩの厚さは、例えば１５０ｎｍである。続いて、メモリ領域の導電膜ＳＩにｎ型不純物をイオン注入法等によって導入することにより、ｎ型の導電膜ＳＩｎ１を形成する。
【００３１】
次に、図７に示すように、レジストパターンをマスクとしたドライエッチングにより、メモリ領域のｎ型の導電膜ＳＩｎ１を加工する。これにより、メモリ領域にｎ型の導電膜ＳＩｎ１からなる選択用ｎＭＩＳの選択ゲート電極ＣＧを形成する。メモリ領域の選択ゲート電極ＣＧのゲート長は、例えば１００ｎｍである。その後、上記レジストパターンを除去する。
【００３２】
次に、選択用ｎＭＩＳの選択ゲート電極ＣＧおよびレジストパターンをマスクとして、メモリ領域の半導体基板ＳＵＢの主面にｎ型不純物、例えばヒ素またはリンをイオン注入することにより、メモリ用ｎＭＩＳのチャネル形成用のｎ型の半導体領域Ｃｍを形成する。その後、上記レジストパターンを除去する。
【００３３】
次に、図８に示すように、半導体基板ＳＵＢの主面上に、例えば酸化シリコンからなる下層の絶縁膜Ｉｂ、窒化シリコンからなるトラップ準位を有する電荷蓄積層ＣＳＬ、および酸化シリコンからなる上層の絶縁膜Ｉｔを順次形成する。下層の絶縁膜Ｉｂは、例えば熱酸化法またはＩＳＳＧ（In-Situ Steam Generation）酸化法により形成され、その厚さは、例えば１〜１０ｎｍである。電荷蓄積層ＣＳＬは、例えばＣＶＤ法により形成され、その厚さは、例えば５〜２０ｎｍである。上層の絶縁膜Ｉｔは、例えばＣＶＤ法またはＩＳＳＧ酸化法により形成され、その厚さは、例えば４〜１５ｎｍである。また、絶縁膜Ｉｂ，Ｉｔは、窒素を含んだ酸化シリコン膜でもよく、電荷蓄積層ＣＳＬは、例えば酸化アルミニウム（アルミナ）膜、酸化ハフニウム膜、または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜でもよい。
【００３４】
次に、半導体基板ＳＵＢの主面上に、例えば低抵抗多結晶シリコンからなるｎ型の導電膜を堆積する。この導電膜は、例えばＣＶＤ法により形成され、その厚さは、例えば４０〜１００ｎｍである。続いて、この導電膜を異方性のドライエッチングを用いてエッチバックする。
【００３５】
これにより、図９に示すように、メモリ領域において、選択用ｎＭＩＳの選択ゲート電極ＣＧからなる積層膜の両側面に、絶縁膜Ｉｂ，Ｉｔおよび電荷蓄積層ＣＳＬを介してサイドウォールＳＷ１を形成する。
【００３６】
次に、図１０に示すように、レジストパターンをマスクとして、そこから露出するサイドウォールＳＷ１をエッチングする。これにより、メモリ領域において、選択用ｎＭＩＳの選択ゲート電極ＣＧの片側面のみにメモリ用ｎＭＩＳのメモリゲート電極ＭＧ（サイドウォールＳＷ１）を形成する。メモリゲート電極ＭＧのゲート長は、例えば６５ｎｍである。その後、上記レジストパターンを除去する。
【００３７】
次に、メモリ領域において、選択ゲート電極ＣＧとメモリゲート電極ＭＧとの間、および半導体基板ＳＵＢとメモリゲート電極ＭＧとの間の絶縁膜Ｉｂ，Ｉｔおよび電荷蓄積層ＣＳＬを残して、その他の領域の絶縁膜Ｉｂ，Ｉｔおよび電荷蓄積層ＣＳＬを選択的にエッチングする。
【００３８】
次に、図１１に示すように、周辺回路領域の低圧系ｎＭＩＳ領域および高圧系ｎＭＩＳ領域の導電膜ＳＩにｎ型不純物をイオン注入法等によって導入することにより、ｎ型の導電膜ＳＩｎ２を形成する。また、周辺回路領域の低圧系ｐＭＩＳ領域および高圧系ｐＭＩＳ領域の導電膜ＳＩにｐ型不純物をイオン注入法等によって導入することにより、ｐ型の導電膜ＳＩｐを形成する。
【００３９】
次に、図１２に示すように、フォトリソグラフィ法により、周辺回路領域の低圧系ｎＭＩＳ、低圧系ｐＭＩＳ、高圧系ｎＭＩＳ、および高圧系ｐＭＩＳのそれぞれのゲート電極を形成するために用いるレジストパターンＲＰを形成する。
【００４０】
このレジストパターンＲＰを形成する際に、重ね合わせ検査マーク領域に重ね合わせ検査マーク用レジストパターンＭＲＰを形成する。重ね合わせ検査マーク用レジストパターンＭＲＰは、平面視において、重ね合わせ検査マークＭＴＩより大きい四角の枠形状を有している（後述の図１３参照）。そして、重ね合わせ検査マーク領域にすでに形成されている重ね合わせ検査マークＭＴＩと重ね合わせ検査マーク用レジストパターンＭＲＰとを用いて、重ね合わせ精度を検査する。
【００４１】
図１３（ａ）および（ｂ）はそれぞれ、重ね合わせ検査マーク領域に形成された被合わせ層の重ね合わせ検査マークと露光層の重ね合わせ検査マーク用レジストパターンとを示す要部平面図および要部断面図である。
【００４２】
素子分離部ＳＴＩを形成する際に、四角の枠形状を有する重ね合わせ検査マークＭＴＩが半導体基板ＳＵＢの主面に形成されており、重ね合わせ検査マークＭＴＩより大きい四角の枠形状を有する重ね合わせ検査マーク用レジストパターンＭＲＰが、重ね合わせ検査マークＭＴＩと重なるように形成される。そして、重ね合わせ検査マークＭＴＩと重ね合わせ検査マーク用レジストパターンＭＲＰとの平面方向の相対的な位置ずれを測定することにより、被合わせ層と露光層との重ね合わせ精度を検査する。
【００４３】
図１４に、実施の形態１による被合わせ層の重ね合わせ検査マークの要部断面図および検出波形を示す。また、比較例による被合わせ層の重ね合わせ検査マークの要部断面図および検出波形を示す。比較例は、半導体基板に形成されたマーク溝の内部に埋め込まれた絶縁膜の上面が、半導体基板の主面とほぼ同じ位置にある重ね合わせ検査マークである。
【００４４】
比較例による重ね合わせ検査マークＭＴＩから得られる検出波形は、マーク溝ＭＴの形状に影響され易い。このため、マーク溝ＭＴの形状、特にマーク溝ＭＴの底面の形状およびマーク溝ＭＴの深さが非対称の場合は検出波形も非対称となり、重ね合わせ検査マークＭＴＩの位置が正確に得られない。
【００４５】
これに対して、実施の形態１による重ね合わせ検査マークでＭＴＩは、その上面が窪んだ側壁部分（図１４に示すＡ領域）において、マーク溝ＭＴの底面からの散乱光が抑えられることから、マーク溝ＭＴの深さが非対称であっても検出波形の非対称性が解消されて、重ね合わせ検査マークＭＴＩの位置を精度よく検出することができる。
【００４６】
すなわち、重ね合わせ検査マークＭＴＩと重ね合わせ検査マーク用レジストパターンＭＲＰとの重ね合わせ精度を検査するには、被合わせ層の重ね合わせ検査マークＭＴＩの位置を精度よく検出する必要がある。実施の形態１では、前述の図４を用いて説明したように、重ね合わせ検査マークＭＴＩをリセス構造とし、さらに、平滑な上面を有する絶縁膜がマーク溝ＭＴの内部に埋め込まれている。従って、マーク溝ＭＴの底面からの散乱光およびマーク溝ＭＴの内部に埋め込まれた絶縁膜の上面からの散乱光が抑えられることから、重ね合わせ検査マークＭＴＩから得られる検出波形が、中心位置の光強度が最も強く、かつ、対称性の良い波形となる。これにより、被合わせ層の重ね合わせ検査マークＭＴＩの位置を精度よく検出することができる。
【００４７】
実施の形態１では、マーク溝ＭＴの深さを、例えば３００〜３５０ｎｍとし、重ね合わせ検査マークのリセス量を、例えば１５〜２５ｎｍとした。この場合、リセス量が２５０ｎｍ以上となると、マーク溝ＭＴの底面の形状が検出波形に直接影響を及ぼすことになる。また、マーク溝の内部に埋め込まれた絶縁膜の上面をウェットエッチングする際には、同時に、分離溝ＳＴの内部に埋め込まれた絶縁膜の上面もウェットエッチングされるので、リセス量が大きくなると、メモリ領域、低圧系ｎＭＩＳ領域、および低圧系ｐＭＩＳ領域の素子分離部ＳＴＩの機能が低下する恐れもある。このため、リセス量の制御は重要であり、リセス量としては、２０ｎｍを中心値とする１５〜２５ｎｍの範囲が最も好適と考えられる。
【００４８】
次に、図１５に示すように、レジストパターンＲＰをマスクとして、周辺回路領域の導電膜ＳＩｎ２，ＳＩｐをドライエッチングにより加工して、導電膜ＳＩｎ２からなる低圧系ｎＭＩＳのゲート電極ＧＬｎおよび高圧系ｎＭＩＳのゲート電極ＧＨｎを形成し、導電膜ＳＩｐからなる低圧系ｐＭＩＳのゲート電極ＧＬｐおよび高圧系ｐＭＩＳのゲート電極ＧＨｐを形成する。活性領域における低圧系ｎＭＩＳのゲート電極ＧＬｎおよび低圧系ｐＭＩＳのゲート電極ＧＬｐのゲート長は、例えば１００ｎｍであり、高圧系ｎＭＩＳのゲート電極ＧＨｎおよび高圧系ｐＭＩＳのゲート電極ＧＨｐのゲート長は、例えば４００ｎｍである。その後、上記レジストパターンＲＰ，ＭＲＰを除去する。
【００４９】
次に、周辺回路領域の高圧系ｎＭＩＳ領域の半導体基板ＳＵＢの主面に、レジストパターンをマスクとしてｎ型不純物、例えばヒ素を半導体基板ＳＵＢの主面にイオン注入することにより、周辺回路領域の高圧系ｎＭＩＳ領域の半導体基板ＳＵＢの主面にｎ−型の半導体領域ＨＬｎをゲート電極ＧＨｎに対して自己整合的に形成する。その後、上記レジストパターンを除去する。
【００５０】
同様に、周辺回路領域の高圧系ｐＭＩＳ領域の半導体基板ＳＵＢの主面に、レジストパターンをマスクとしてｐ型不純物、例えばフッ化ボロンを半導体基板ＳＵＢの主面にイオン注入することにより、周辺回路領域の高圧系ｐＭＩＳ領域の半導体基板ＳＵＢの主面にｐ−型の半導体領域ＨＬｐをゲート電極ＧＨｐに対して自己整合的に形成する。その後、上記レジストパターンを除去する。
【００５１】
次に、図１６に示すように、半導体基板ＳＵＢの主面上に、例えば酸化シリコンからなる絶縁膜をＣＶＤ法により堆積した後、この絶縁膜を異方性のドライエッチングを用いてエッチバックする。これにより、メモリ領域では、選択ゲート電極ＣＧのメモリゲート電極ＭＧと反対側の側面およびメモリゲート電極ＭＧの側面にそれぞれサイドウォールＳＷ２を形成する。さらに、周辺回路領域では、低圧系ｎＭＩＳのゲート電極ＧＬｎ、低圧系ｐＭＩＳのゲート電極ＧＬｐ、高圧系ｎＭＩＳのゲート電極ＧＨｎ、および高圧系ｐＭＩＳのゲート電極ＧＨｐの両側面にそれぞれサイドウォールＳＷ２を形成する。サイドウォールＳＷ２のスペーサ長は、例えば６ｎｍ程度である。
【００５２】
これにより、選択用ｎＭＩＳの選択ゲート電極ＣＧと半導体基板ＳＵＢとの間のゲート絶縁膜ＧＩ２の露出していた側面、ならびにメモリ用ｎＭＩＳのメモリゲート電極ＭＧと半導体基板ＳＵＢとの間の絶縁膜Ｉｂ，Ｉｔおよび電荷蓄積層ＣＳＬの露出していた側面をサイドウォールＳＷ２によって覆うことができる。
【００５３】
次に、その端部がメモリ領域の選択用ｎＭＩＳの選択ゲート電極ＣＧの上面に位置してメモリ用ｎＭＩＳのメモリゲート電極ＭＧ側の選択ゲート電極ＣＧの一部およびメモリゲート電極ＭＧを覆うレジストパターンを形成した後、選択ゲート電極ＣＧ、メモリゲート電極ＭＧ、およびレジストパターンをマスクとしてｎ型不純物、例えばヒ素を半導体基板ＳＵＢの主面にイオン注入することにより、半導体基板ＳＵＢの主面にｎ−型の半導体領域Ｄｎを選択ゲート電極ＣＧに対して自己整合的に形成する。その後、上記レジストパターンを除去する。
【００５４】
次に、その端部がメモリ領域の選択用ｎＭＩＳの選択ゲート電極ＣＧの上面に位置してメモリ用ｎＭＩＳのメモリゲート電極ＭＧと反対側の選択ゲート電極ＣＧの一部を覆うレジストパターンを形成した後、選択ゲート電極ＣＧ、メモリゲート電極ＭＧ、およびレジストパターンをマスクとしてｎ型不純物、例えばヒ素を半導体基板ＳＵＢの主面にイオン注入することにより、半導体基板ＳＵＢの主面にｎ−型の半導体領域Ｓｎをメモリゲート電極ＭＧに対して自己整合的に形成する。その後、上記レジストパターンを除去する。
【００５５】
ここでは、先にｎ−型の半導体領域Ｄｎを形成し、その後ｎ−型の半導体領域Ｓｎを形成したが、先にｎ−型の半導体領域Ｓｎを形成し、その後ｎ−型の半導体領域Ｄｎを形成してもよい。また、ｎ−型の半導体領域Ｄｎを形成するｎ型不純物のイオン注入に続いて、ｐ型不純物、例えばボロンを半導体基板ＳＵＢの主面にイオン注入し、ｎ−型の半導体領域Ｄｎの下部を囲むようにｐ型の半導体領域を形成してもよい。
【００５６】
次に、図１７に示すように、周辺回路領域の低圧系ｎＭＩＳ領域の半導体基板ＳＵＢの主面に、レジストパターンをマスクとしてｎ型不純物、例えばヒ素を半導体基板ＳＵＢの主面にイオン注入することにより、周辺回路領域の低圧系ｎＭＩＳ領域の半導体基板ＳＵＢの主面にｎ−型の半導体領域ＬＬｎをゲート電極ＧＬｎに対して自己整合的に形成する。その後、上記レジストパターンを除去する。
【００５７】
同様に、周辺回路領域の低圧系ｐＭＩＳ領域の半導体基板ＳＵＢの主面に、レジストパターンをマスクとしてｐ型不純物、例えばフッ化ボロンを半導体基板ＳＵＢの主面にイオン注入することにより、周辺回路領域の低圧系ｐＭＩＳ領域の半導体基板ＳＵＢの主面にｐ−型の半導体領域ＬＬｐをゲート電極ＧＬｐに対して自己整合的に形成する。その後、上記レジストパターンを除去する。
【００５８】
次に、図１８に示すように、半導体基板ＳＵＢの主面上に、例えば酸化シリコン膜、窒化シリコン膜、および酸化シリコン膜をＣＶＤ法により順次堆積し、これらを異方性のドライエッチングでエッチバックする。これにより、メモリ領域では、選択ゲート電極ＣＧのメモリゲート電極ＭＧと反対側の側面ならびにメモリゲート電極ＭＧの側面に、周辺回路領域では、低圧系ｎＭＩＳのゲート電極ＧＬｎ、低圧系ｐＭＩＳのゲート電極ＧＬｐ、高圧系ｎＭＩＳのゲート電極ＧＨｎ、および高圧系ｐＭＩＳのゲート電極ＧＨｐの両側面にそれぞれサイドウォールＳＷ３を形成する。下層の酸化シリコン膜の厚さは、例えば２０ｎｍ、窒化シリコン膜の厚さは、例えば２５ｎｍ、および上層の酸化シリコン膜の厚さは、例えば５０ｎｍである。
【００５９】
次に、図１９に示すように、周辺回路領域の低圧系ｐＭＩＳ領域および高圧系ｐＭＩＳ領域の半導体基板ＳＵＢの主面に、レジストパターンをマスクとしてｐ型不純物、例えばボロンまたはフッ化ボロンを半導体基板ＳＵＢの主面にイオン注入する。そして、低圧系ｐＭＩＳのゲート電極ＧＬｐおよび高圧系ｐＭＩＳのゲート電極ＧＨｐに対してｐ＋型の半導体領域Ｈｐを自己整合的に形成する。これにより、ｐ−型の半導体領域ＨＬｐとｐ＋型の半導体領域Ｈｐとからなる高圧系ｐＭＩＳのソース・ドレイン領域ＳＤが形成され、ｐ−型の半導体領域ＬＬｐとｐ＋型の半導体領域Ｈｐとからなる低圧系ｐＭＩＳのソース・ドレイン領域ＳＤが形成される。その後、上記レジストパターンを除去する。
【００６０】
次に、メモリ領域、ならびに周辺回路領域の低圧系ｎＭＩＳ領域および高圧系ｎＭＩＳ領域の半導体基板ＳＵＢの主面に、レジストパターンをマスクとしてｎ型不純物、例えばヒ素およびリンを半導体基板ＳＵＢの主面にイオン注入する。そして、メモリ領域では、選択用ｎＭＩＳの選択ゲート電極ＣＧおよびメモリ用ｎＭＩＳのメモリゲート電極ＭＧに対してｎ＋型の半導体領域Ｈｍを自己整合的に形成し、周辺回路領域では、低圧系ｎＭＩＳのゲート電極ＧＬｎおよび高圧系ｎＭＩＳのゲート電極ＧＨｎに対してｎ＋型の半導体領域Ｈｎを自己整合的に形成する。これにより、メモリ領域では、ｎ−型の半導体領域Ｄｎおよびｎ＋型の半導体領域Ｈｍからなるドレイン領域Ｄｒｍが形成され、ｎ−型の半導体領域Ｓｎおよびｎ＋型の半導体領域Ｈｍからなるソース領域Ｓｒｍが形成される。また、周辺回路領域では、ｎ−型の半導体領域ＨＬｎとｎ＋型の半導体領域Ｈｎとからなる高圧系ｎＭＩＳのソース・ドレイン領域ＳＤが形成され、ｎ−型の半導体領域ＬＬｎとｎ＋型の半導体領域Ｈｎとからなる低圧系ｎＭＩＳのソース・ドレイン領域ＳＤが形成される。その後、上記レジストパターンを除去する。
【００６１】
次に、図２０に示すように、メモリ領域では、メモリ用ｎＭＩＳのメモリゲート電極ＭＧの上面、選択用ｎＭＩＳの選択ゲート電極ＣＧの上面、およびｎ＋型の半導体領域Ｈｍの上面に、シリサイド層ＳＩＬ、例えばニッケルシリサイドまたはコバルトシリサイドを自己整合法、例えばサリサイド（Salicide：Self Align silicide）プロセスにより形成する。同様に、周辺回路領域では、低圧系ｎＭＩＳのゲート電極ＧＬｎの上面とｎ＋型の半導体領域Ｈｎの上面、低圧系ｐＭＩＳのゲート電極ＧＬｐの上面とｐ＋型の半導体領域Ｈｐの上面、高圧系ｎＭＩＳのゲート電極ＧＨｎの上面とｎ＋型の半導体領域Ｈｎの上面、および高圧系ｐＭＩＳのゲート電極ＧＨｐの上面とｐ＋型の半導体領域Ｈｐの上面にシリサイド層ＳＩＬを形成する。
【００６２】
次に、図２１に示すように、半導体基板ＳＵＢの主面上に、絶縁膜として窒化シリコン膜ＳＮ２をＣＶＤ法により堆積する。この窒化シリコン膜ＳＮ２は、後述のコンタクトホールを形成する際に、エッチングストッパとして機能する。続いて、絶縁膜として酸化シリコン膜ＳＯ２をＣＶＤ法により堆積した後、酸化シリコン膜ＳＯ２をＣＭＰ法により研磨することによって、窒化シリコン膜ＳＮ２および酸化シリコン膜ＳＯ２からなる層間絶縁膜ＩＬＳを形成する。
【００６３】
次に、メモリ領域では、ドレイン領域Ｄｒｍ上のシリサイド層ＳＩＬに達するコンタクトホールＣＮＴを層間絶縁膜ＩＬＳに形成する。同時に、ソース領域Ｓｒｍ上のシリサイド層ＳＩＬに達するコンタクトホールＣＮＴも形成されるが、図２１では、説明の簡略化のため、ドレイン領域Ｄｒｍ上のシリサイド層ＳＩＬに達するコンタクトホールＣＮＴのみを図示している。
【００６４】
また、同時に、周辺回路領域では、低圧系ｎＭＩＳ、低圧系ｐＭＩＳ、高圧系ｎＭＩＳ、および高圧系ｐＭＩＳにおいて、それぞれのゲート電極ＧＬｎ，ＧＬｐ，ＧＨｎ，ＧＨｐ上のシリサイド層ＳＩＬおよびソース・ドレイン領域ＳＤ上のシリサイド層ＳＩＬに達するコンタクトホールＣＡを形成する。図２１では、説明の簡略化のため、低圧系ｎＭＩＳ、低圧系ｐＭＩＳ、高圧系ｎＭＩＳ、および高圧系ｐＭＩＳのソース・ドレイン領域ＳＤ上のシリサイド層ＳＩＬに達するコンタクトホールＣＡのみを図示している。
【００６５】
次に、コンタクトホールＣＮＴ，ＣＡ内にプラグＰＬＧを形成する。プラグＰＬＧは、例えばチタンと窒化チタンとの積層膜等からなる相対的に薄いバリア膜、およびそのバリア膜に包まれるように形成されたタングステンまたはアルミニウム等からなる相対的に厚い導電膜からなる積層膜によって構成される。
【００６６】
その後、層間絶縁膜ＩＬＳ上に、例えば銅またはアルミニウムを主成分とする第１層目の配線Ｍ１を形成することによって、メモリ領域に形成されるメモリセル、ならびに周辺回路領域に形成される低圧系ｎＭＩＳ、低圧系ｐＭＩＳ、高圧系ｎＭＩＳ、および高圧系ｐＭＩＳが略完成する。これ以降は、さらに上層の配線等を形成し、通常の半導体装置の製造工程を経て、不揮発性メモリを有する半導体装置が製造される。
【００６７】
なお、実施の形態１では、被合わせ層を素子分離部ＳＴＩを形成する工程とし、露光層を周辺回路領域の低圧系ｎＭＩＳ、低圧系ｐＭＩＳ、高圧系ｎＭＩＳ、および高圧系ｐＭＩＳのそれぞれのゲート電極ＧＬｎ，ＧＬｐ，ＧＨｎ，ＧＨｐを形成する工程とした重ね合わせ精度の検査を例示しているが、これら工程に限定されるものではない。例えば被合わせ層をコンタクトホールＣＮＴ，ＣＡを形成する工程、露光層を第１層目の配線Ｍ１を形成する工程とした重ね合わせ精度の検査等にも適用することができる。
【００６８】
また、実施の形態１では、選択用ｎＭＩＳの選択ゲート電極ＣＧの片側面にサイドウォール形状のメモリ用ｎＭＩＳのメモリゲート電極ＭＧを形成したスプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを例示したが、これに限定されるものではない。例えば選択用ｎＭＩＳの選択ゲート電極ＣＧの両側面にサイドウォール形状のメモリ用ｎＭＩＳのメモリゲート電極ＭＧを形成したスプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルにも実施の形態１で説明した重ね合わせ検査マークを適用することができる。
【００６９】
このように、実施の形態１によれば、被合わせ層の重ね合わせ検査マークＭＴＩを、平滑な上面を有する絶縁膜がマーク溝ＭＴの内部に埋め込まれたリセス構造とすることにより、被合わせ層と露光層との重ね合わせ精度の検査において、重ね合わせ検査マークＭＴＩの位置を精度よく検出することができる。これにより、半導体装置の製造歩留りを向上させることができる。さらに、被合わせ層の重ね合わせ検査マークＭＴＩは、半導体装置の製造過程における工程数を増加させることなく形成することができるので、半導体装置の製造コストおよび製造ＴＡＴ（Turn around time）の増加を回避することができる。
【００７０】
（実施の形態２）
実施の形態２による半導体装置の製造方法を図２２〜図３６を用いて工程順に説明する。実施の形態２では、ＭＯＮＯＳ型不揮発性メモリセルを有する半導体装置の製造過程であるフォトリソグラフィ工程において使用する重ね合わせ検査マークについて説明する。また、不揮発性メモリセルには、１トランジスタ構成の単体構造のメモリセルを例示する。
【００７１】
図２２〜図２９および図３１〜図３６は、実施の形態２による半導体装置の製造工程中におけるメモリ領域、周辺回路領域（低圧系ｎＭＩＳ領域、低圧系ｐＭＩＳ領域、高圧系ｎＭＩＳ領域、および高圧系ｐＭＩＳ領域）、および重ね合わせ検査マーク領域の要部断面図である。メモリ領域および周辺回路領域においてはゲート長方向の断面図を示している。図３０は、実施の形態２による被合わせ層の重ね合わせ検査マークの要部断面図および検出波形である。
【００７２】
まず、図２２に示すように、前述の実施の形態１と同様にして、素子分離部が形成される半導体基板ＳＵＢの所定箇所に分離溝ＳＴを形成し、重ね合わせ検査マークが形成される半導体基板ＳＵＢの所定箇所にマーク溝ＭＴを形成する。
【００７３】
重ね合わせ検査マークが形成される重ね合わせ検査マーク領域は、例えばスクライブ領域に配置される。平面視において、マーク溝ＭＴは四角の枠形状を有している（前述の図１３参照）。マーク溝ＭＴの幅は、例えば２μｍであり、マーク溝ＭＴの半導体基板ＳＵＢの主面からの深さは、例えば３００〜３５０ｎｍである。
【００７４】
次に、半導体基板ＳＵＢの主面上に絶縁膜を堆積し、さらに、その絶縁膜が分離溝ＳＴの内部およびマーク溝ＭＴの内部のみに残されるように、その絶縁膜をＣＭＰ法等によって研磨する。これにより、絶縁膜が埋め込まれた分離溝ＳＴからなる素子分離部ＳＴＩが活性領域を取り囲むように形成される。また、絶縁膜が埋め込まれたマーク溝ＭＴからなる重ね合わせ検査マークＭＴＩがスクライブ領域に形成される。分離溝ＳＴおよびマーク溝ＭＴに埋め込まれる上記絶縁膜は、例えば酸化シリコン膜であり、ＴＥＯＳとオゾンとをソースガスに用いたプラズマＣＶＤ法で堆積される。
【００７５】
次に、図２３に示すように、周辺回路領域の半導体基板ＳＵＢにｎ型不純物を選択的にイオン注入することにより、ｎ型の埋め込みウェルＮＩＳＯを形成する。続いて、メモリ領域および高圧系ｎＭＩＳ領域の半導体基板ＳＵＢにｐ型不純物を選択的にイオン注入することによりｐ型のウェルＷＨｐを形成し、高圧系ｐＭＩＳ領域の半導体基板ＳＵＢにｎ型不純物を選択的にイオン注入することによりｎ型のウェルＷＨｎを形成する。同様に、低圧系ｎＭＩＳ領域の半導体基板ＳＵＢにｐ型不純物を選択的にイオン注入することによりｐ型のウェルＷＬｐを形成し、低圧系ｐＭＩＳ領域の半導体基板ＳＵＢにｎ型不純物を選択的にイオン注入することによりｎ型のウェルＷＬｎを形成する。
【００７６】
次に、メモリ領域の半導体基板ＳＵＢに所定の不純物をイオン注入する。これにより、、メモリ領域の半導体基板ＳＵＢにチャネル形成用の半導体領域Ｃｃを形成する。同様に、周辺回路領域の低圧系ｎＭＩＳ領域、低圧系ｐＭＩＳ領域、高圧系ｎＭＩＳ領域、および高圧系ｐＭＩＳ領域のそれぞれの半導体基板ＳＵＢに所定の不純物をイオン注入する。これにより、周辺回路領域の低圧系ｎＭＩＳ領域、低圧系ｐＭＩＳ領域、高圧系ｎＭＩＳ領域、および高圧系ｐＭＩＳ領域のそれぞれの半導体基板ＳＵＢにチャネル形成用の半導体領域ＣＬｎ，ＣＬｐ，ＣＨｎ，ＣＨｐを形成する。
【００７７】
次に、図２４に示すように、半導体基板ＳＵＢに対して酸化処理を施すことにより、半導体基板ＳＵＢの主面に、例えば酸化シリコンからなるゲート絶縁膜ＧＩ１を形成する。ゲート絶縁膜ＧＩ１の厚さは、例えば２０ｎｍである。
【００７８】
次に、レジストパターンをマスクとしたウェットエッチングにより、低圧系ｎＭＩＳ領域および低圧系ｐＭＩＳ領域のゲート絶縁膜ＧＩ１を除去する。その後、上記レジストパターンを除去する。
【００７９】
次に、図２５に示すように、半導体基板ＳＵＢに対して酸化処理を施す。これにより、低圧系ｎＭＩＳ領域および低圧系ｐＭＩＳ領域の半導体基板ＳＵＢの主面に、例えば酸化シリコンからなるゲート絶縁膜ＧＩ２を形成する。ゲート絶縁膜ＧＩ２の厚さは、例えば１〜５ｎｍである。
【００８０】
次に、半導体基板ＳＵＢの主面上に、例えば多結晶シリコンからなる導電膜ＰＳ１をＣＶＤ法により堆積する。導電膜ＰＳ１の厚さは、例えば１５０ｎｍである。
【００８１】
次に、図２６に示すように、レジストパターンＲＰ０をマスクとしたドライエッチングにより、メモリ領域および重ね合わせ検査マーク領域の導電膜ＰＳ１およびゲート絶縁膜ＧＩ１を除去する。その後、上記レジストパターンＲＰ０を除去する。
【００８２】
次に、図２７に示すように、重ね合わせ検査マーク領域以外の領域（メモリ領域、低圧系ｎＭＩＳ領域、低圧系ｐＭＩＳ領域、高圧系ｎＭＩＳ領域、および高圧系ｐＭＩＳ領域）にレジストパターンＲＰ１を形成する。続いて、このレジストパターンＲＰ１をマスクとして、重ね合わせ検査マーク領域のマーク溝ＭＴの内部に埋め込まれた絶縁膜の上面が、半導体基板ＳＵＢの主面から所定の深さとなるまで、ウェットエッチングを行う。すなわち、重ね合わせ検査マークＭＴＩを、その上面が窪んだリセス構造（凹構造）とする。半導体基板ＳＵＢの主面からマーク溝ＭＴの内部に埋め込まれた絶縁膜の上面までの深さ（リセス量）は、例えば１５０ｎｍである。その後、上記レジストパターンＲＰ１を除去する。
【００８３】
ところで、前述の実施の形態１（前述の図４を用いて説明したウェットエッチング工程）においても同様に、マーク溝ＭＴの内部に埋め込まれた絶縁膜の上面が、半導体基板ＳＵＢの主面から所定の深さとなるまで、ウェットエッチングを行っている。しかし、前述の実施の形態１におけるウェットエッチング工程では、メモリ領域、低圧系ｎＭＩＳ領域、および低圧系ｐＭＩＳ領域の分離溝ＳＴの内部に埋め込まれた絶縁膜の上面もエッチングされるため、重ね合わせ検査マークＭＴＩに最適なリセス量が得ることができない場合がある。
【００８４】
しかし、実施の形態２におけるウェットエッチングの工程では、マーク溝ＭＴの内部に埋め込まれた絶縁膜のみをウェットエッチングにより加工するため、この絶縁膜のエッチング量を制御することにより、最適なリセス量を精度よく得ることが可能である。
【００８５】
次に、図２８に示すように、半導体基板ＳＵＢの主面上に、例えば酸化シリコンからなる下層の絶縁膜Ｉｂ、窒化シリコンからなるトラップ準位を有する電荷蓄積層ＣＳＬ、および酸化シリコンからなる上層の絶縁膜Ｉｔを順次形成する。下層の絶縁膜Ｉｂは、例えば熱酸化法またはＩＳＳＧ酸化法により形成され、その厚さは、例えば１〜１０ｎｍである。電荷蓄積層ＣＳＬは、例えばＣＶＤ法により形成され、その厚さは、例えば５〜２０ｎｍである。上層の絶縁膜Ｉｔは、例えばＣＶＤ法またはＩＳＳＧ酸化法により形成され、その厚さは、例えば４〜１５ｎｍである。また、絶縁膜Ｉｂ，Ｉｔは、窒素を含んだ酸化シリコン膜でもよく、電荷蓄積層ＣＳＬは、例えば酸化アルミニウム（アルミナ）膜、酸化ハフニウム膜、または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜でもよい。
【００８６】
ここで、絶縁膜Ｉｂ，Ｉｔおよび電荷蓄積層ＣＳＬは重ね合わせ検査マーク領域にも形成される。すなわち、重ね合わせ検査マークＭＴＩに形成された窪み部分の形状に倣って、窪み部分の底面および側壁にも絶縁膜Ｉｂ，Ｉｔおよび電荷蓄積層ＣＳＬが形成される。
【００８７】
次に、絶縁膜Ｉｂ，Ｉｔおよび電荷蓄積層ＣＳＬ上に、例えば多結晶シリコンからなるｎ型の導電膜ＰＳ２をＣＶＤ法により堆積する。導電膜ＰＳ２の厚さは、例えば２００ｎｍである。
【００８８】
次に、図２９に示すように、フォトリソグラフィ法により、メモリ領域に選択ゲート電極を形成するために用いるレジストパターンＲＰ２を形成する。このレジストパターンＲＰ２を形成する際に、重ね合わせ検査マーク領域に重ね合わせ検査マーク用レジストパターンＭＲＰ２を形成する。重ね合わせ検査マーク用レジストパターンＭＲＰ２は、平面視において、重ね合わせ検査マークＭＴＩより大きい四角の枠形状を有している（前述の図１３参照）。そして、重ね合わせ検査マーク領域にすでに形成されている重ね合わせ検査マークＭＴＩと重ね合わせ検査マーク用レジストパターンＭＲＰ２とを用いて、重ね合わせ精度を検査する。
【００８９】
重ね合わせ検査マークＭＴＩと重ね合わせ検査マーク用レジストパターンＭＲＰ２との重ね合わせ精度を検査するには、被合わせ層の重ね合わせ検査マークＭＴＩの位置を精度よく検出する必要がある。前述の実施の形態１において説明したように、重ね合わせ検査マークＭＴＩをリセス構造としたことにより、重ね合わせ検査マークＭＴＩから得られる検出波形が、中心位置の光強度が最も強く、かつ、対称性の良い波形となる。これにより、被合わせ層の重ね合わせ検査マークＭＴＩの位置を精度よく検出することができる。
【００９０】
しかし、リセス量のばらつきが大きくなると検出される信号強度のばらつきも大きくなるため、所望する光強度および対称性を有する検出波形が得られなくなる恐れがある。例えばリセス量が大きくなり過ぎると、マーク溝ＭＴの底面の形状が検出波形に直接影響を及ぼす場合がある。
【００９１】
図３０は、実施の形態２による被合わせ層の重ね合わせ検査マークの要部断面図および検出波形を示す。重ね合わせ検査マークＡと重ね合わせ検査マークＢとはリセス量が互いに異なり、重ね合わせ検査マークＡのリセス量は３００ｎｍ、重ね合わせ検査マークＢのリセス量は１５０ｎｍである。
【００９２】
重ね合わせ検査マークＢにおいて検出された検出波形は、中心位置の光強度が最も強く、かつ、対称性の良い波形となる。これに対して、重ね合わせ検査マークＡにおいて検出された検出波形は、マーク溝ＭＴの底面および側壁の形状の影響により、非対称となっている。
【００９３】
このように、対称性の良い検出波形を得るには、重ね合わせ検査マークＭＴＩのリセス量を制御することが重要である。実施の形態２では、前述の図２７を用いて説明したように、マーク溝ＭＴの内部に埋め込まれた絶縁膜のみをウェットエッチングにより加工するため、この絶縁膜のエッチング量を容易に制御することができる。従って、最適なリセス量を有する構造の重ね合わせ検査マークＭＴＩが形成できるので、明確な光強度および対称性を有する検出波形を得ることができて、被合わせ層の重ね合わせ検査マークＭＴＩの位置を精度よく検出することができる。
【００９４】
次に、図３１に示すように、レジストパターンＲＰ２をマスクとしたドライエッチングにより、メモリ領域のｎ型の導電膜ＰＳ２を加工する。これにより、メモリ領域にｎ型の導電膜ＰＳ２からなる選択ゲート電極ＣＧを形成する。メモリ領域の選択ゲート電極ＣＧのゲート長は、例えば１００ｎｍである。その後、上記レジストパターンＲＰ２，ＭＲＰ２を除去する。
【００９５】
次に、メモリ領域において、選択ゲート電極ＣＧと半導体基板ＳＵＢとの間、ならびに重ね合わせ検査マーク領域において、導電膜ＰＳ２と半導体基板ＳＵＢとの間の絶縁膜Ｉｂ，Ｉｔおよび電荷蓄積層ＣＳＬを残して、その他の領域の絶縁膜Ｉｂ，Ｉｔおよび電荷蓄積層ＣＳＬを選択的にエッチングする。
【００９６】
次に、図３２に示すように、レジストパターンをマスクとして、周辺回路領域の導電膜ＰＳ１をドライエッチングにより加工して、低圧系ｎＭＩＳのゲート電極ＧＬｎ、低圧系ｐＭＩＳのゲート電極ＧＬｐ、高圧系ｎＭＩＳのゲート電極ＧＨｎ、および高圧系ｐＭＩＳのゲート電極ＧＨｐを形成する。活性領域における低圧系ｎＭＩＳのゲート電極ＧＬｎおよび低圧系ｐＭＩＳのゲート電極ＧＬｐのゲート長は、例えば１００ｎｍであり、高圧系ｎＭＩＳのゲート電極ＧＨｎおよび高圧系ｐＭＩＳのゲート電極ＧＨｐのゲート長は、例えば４００ｎｍである。その後、上記レジストパターンを除去する。
【００９７】
次に、レジストパターンをマスクとしてｎ型不純物、例えばヒ素を半導体基板ＳＵＢの主面にイオン注入することにより、メモリ領域の半導体基板ＳＵＢの主面にｎ−型の半導体領域ＳＤｎを選択ゲート電極ＣＧに対して自己整合的に形成する。その後、上記レジストパターンを除去する。
【００９８】
次に、図３３に示すように、周辺回路領域の高圧系ｎＭＩＳ領域の半導体基板ＳＵＢの主面に、レジストパターンをマスクとしてｎ型不純物、例えばヒ素を半導体基板ＳＵＢの主面にイオン注入することにより、周辺回路領域の高圧系ｎＭＩＳ領域の半導体基板ＳＵＢの主面にｎ−型の半導体領域ＨＬｎをゲート電極ＧＨｎに対して自己整合的に形成する。その後、上記レジストパターンを除去する。
【００９９】
同様に、周辺回路領域の高圧系ｐＭＩＳ領域の半導体基板ＳＵＢの主面に、レジストパターンをマスクとしてｐ型不純物、例えばフッ化ボロンを半導体基板ＳＵＢの主面にイオン注入することにより、周辺回路領域の高圧系ｐＭＩＳ領域の半導体基板ＳＵＢの主面にｐ−型の半導体領域ＨＬｐをゲート電極ＧＨｐに対して自己整合的に形成する。その後、上記レジストパターンを除去する。
【０１００】
次に、周辺回路領域の低圧系ｎＭＩＳ領域の半導体基板ＳＵＢの主面に、レジストパターンをマスクとしてｎ型不純物、例えばヒ素を半導体基板ＳＵＢの主面にイオン注入することにより、周辺回路領域の低圧系ｎＭＩＳ領域の半導体基板ＳＵＢの主面にｎ−型の半導体領域ＬＬｎをゲート電極ＧＬｎに対して自己整合的に形成する。その後、上記レジストパターンを除去する。
【０１０１】
同様に、周辺回路領域の低圧系ｐＭＩＳ領域の半導体基板ＳＵＢの主面に、レジストパターンをマスクとしてｐ型不純物、例えばフッ化ボロンを半導体基板ＳＵＢの主面にイオン注入することにより、周辺回路領域の低圧系ｐＭＩＳ領域の半導体基板ＳＵＢの主面にｐ−型の半導体領域ＬＬｐをゲート電極ＧＬｐに対して自己整合的に形成する。その後、上記レジストパターンを除去する。
【０１０２】
次に、図３４に示すように、半導体基板ＳＵＢの主面上に、例えば酸化シリコン膜Ｓｂ、窒化シリコン膜Ｓｃ、および酸化シリコン膜ＳｔをＣＶＤ法により順次堆積し、これらを異方性のドライエッチングでエッチバックする。これにより、メモリ領域では、選択ゲート電極ＣＧの両側面に、周辺回路領域では、低圧系ｎＭＩＳのゲート電極ＧＬｎ、低圧系ｐＭＩＳのゲート電極ＧＬｐ、高圧系ｎＭＩＳのゲート電極ＧＨｎ、および高圧系ｐＭＩＳのゲート電極ＧＨｐの両側面にそれぞれサイドウォール形状の絶縁膜を形成する。
【０１０３】
次に、周辺回路領域の低圧系ｐＭＩＳ領域および高圧系ｐＭＩＳ領域の半導体基板ＳＵＢの主面に、レジストパターンをマスクとしてｐ型不純物、例えばボロンまたはフッ化ボロンを半導体基板ＳＵＢの主面にイオン注入する。そして、低圧系ｐＭＩＳのゲート電極ＧＬｐおよび高圧系ｐＭＩＳのゲート電極ＧＨｐに対してｐ＋型の半導体領域Ｈｐを自己整合的に形成する。これにより、ｐ−型の半導体領域ＨＬｐとｐ＋型の半導体領域Ｈｐとからなる高圧系ｐＭＩＳのソース・ドレイン領域ＳＤが形成され、ｐ−型の半導体領域ＬＬｐとｐ＋型の半導体領域Ｈｐとからなる低圧系ｐＭＩＳのソース・ドレイン領域ＳＤが形成される。その後、上記レジストパターンを除去する。
【０１０４】
次に、メモリ領域、ならびに周辺回路領域の低圧系ｎＭＩＳ領域および高圧系ｎＭＩＳ領域の半導体基板ＳＵＢの主面に、レジストパターンをマスクとしてｎ型不純物、例えばヒ素およびリンを半導体基板ＳＵＢの主面にイオン注入する。そして、メモリ領域では、ｎ＋型の半導体領域Ｈｍを選択ゲート電極ＣＧに対して自己整合的に形成し、周辺回路領域では、ｎ＋型の半導体領域Ｈｎを低圧系ｎＭＩＳのゲート電極ＧＬｎおよび高圧系ｎＭＩＳのゲート電極ＧＨｎに対して自己整合的に形成する。これにより、メモリ領域では、ｎ−型の半導体領域ＳＤｎおよびｎ＋型の半導体領域Ｈｍからなるソース・ドレイン領域ＳＤｒｍが形成される。また、周辺回路領域では、ｎ−型の半導体領域ＨＬｎとｎ＋型の半導体領域Ｈｎとからなる高圧系ｎＭＩＳのソース・ドレイン領域ＳＤが形成され、ｎ−型の半導体領域ＬＬｎとｎ＋型の半導体領域Ｈｎとからなる低圧系ｎＭＩＳのソース・ドレイン領域ＳＤが形成される。その後、上記レジストパターンを除去する。
【０１０５】
次に、図３５に示すように、メモリ領域では、選択ゲート電極ＣＧの上面およびｎ＋型の半導体領域Ｈｍの上面に、シリサイド層ＳＩＬ、例えばニッケルシリサイドまたはコバルトシリサイドを自己整合法、例えばサリサイドプロセスにより形成する。同様に、周辺回路領域では、低圧系ｎＭＩＳのゲート電極ＧＬｎの上面とｎ＋型の半導体領域Ｈｎの上面、低圧系ｐＭＩＳのゲート電極ＧＬｐの上面とｐ＋型の半導体領域Ｈｐの上面、高圧系ｎＭＩＳのゲート電極ＧＨｎの上面とｎ＋型の半導体領域Ｈｎの上面、および高圧系ｐＭＩＳのゲート電極ＧＨｐの上面とｐ＋型の半導体領域Ｈｐの上面にシリサイド層ＳＩＬを形成する。
【０１０６】
次に、図３６に示すように、半導体基板ＳＵＢの主面上に、絶縁膜として窒化シリコン膜ＳＮ２をＣＶＤ法により堆積する。この窒化シリコン膜ＳＮ２は、後述のコンタクトホールを形成する際に、エッチングストッパとして機能する。続いて、絶縁膜として酸化シリコン膜ＳＯ２をＣＶＤ法により堆積した後、酸化シリコン膜ＳＯ２をＣＭＰ法により研磨することによって、窒化シリコン膜ＳＮ２および酸化シリコン膜ＳＯ２からなる層間絶縁膜ＩＬＳを形成する。
【０１０７】
次に、メモリ領域では、ソース・ドレイン領域ＳＤｒｍ上のシリサイド層ＳＩＬに達するコンタクトホールＣＮＴを層間絶縁膜ＩＬＳに形成する。
【０１０８】
また、同時に、周辺回路領域では、低圧系ｎＭＩＳ、低圧系ｐＭＩＳ、高圧系ｎＭＩＳ、および高圧系ｐＭＩＳにおいて、それぞれのゲート電極ＧＬｎ，ＧＬｐ，ＧＨｎ，ＧＨｐ上のシリサイド層ＳＩＬおよびソース・ドレイン領域ＳＤ上のシリサイド層ＳＩＬに達するコンタクトホールＣＡを形成する。図３６では、説明の簡略化のため、低圧系ｎＭＩＳ、低圧系ｐＭＩＳ、高圧系ｎＭＩＳ、および高圧系ｐＭＩＳのソース・ドレイン領域ＳＤ上のシリサイド層ＳＩＬに達するコンタクトホールＣＡのみを図示している。
【０１０９】
次に、コンタクトホールＣＮＴ，ＣＡ内にプラグＰＬＧを形成する。プラグＰＬＧは、例えばチタンと窒化チタンとの積層膜等からなる相対的に薄いバリア膜、およびそのバリア膜に包まれるように形成されたタングステンまたはアルミニウム等からなる相対的に厚い導電膜からなる積層膜によって構成される。
【０１１０】
その後、層間絶縁膜ＩＬＳ上に、例えば銅またはアルミニウムを主成分とする第１層目の配線Ｍ１を形成することによって、メモリ領域に形成されるメモリセル、ならびに周辺回路領域に形成される低圧系ｎＭＩＳ、低圧系ｐＭＩＳ、高圧系ｎＭＩＳ、および高圧系ｎＭＩＳが略完成する。これ以降は、さらに上層の配線等を形成し、通常の半導体装置の製造工程を経て、不揮発性メモリを有する半導体装置が製造される。
【０１１１】
このように、実施の形態２によれば、被合わせ層の重ね合わせ検査マークＭＴＩを、平滑な上面を有する絶縁膜がマーク溝ＭＴの内部に埋め込まれたリセス構造とすることにより、被合わせ層と露光層との重ね合わせ精度の検査において、重ね合わせ検査マークＭＴＩの位置を精度よく検出することができる。さらに、リセス量の制御が可能であることから、最適なリセス量を有する構造の重ね合わせ検査マークＭＴＩが形成できる。これにより、半導体装置の製造歩留りを向上させることができる。
【０１１２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１１３】
ＣＡ  コンタクトホール
Ｃｃ  チャネル形成用の半導体領域
ＣＧ  選択ゲート電極
ＣＨｎ，ＣＨｐ，ＣＬｎ，ＣＬｐ  チャネル形成用の半導体領域
Ｃｍ  チャネル形成用の半導体領域
ＣＮＴ  コンタクトホール
ＣＳＬ  電荷蓄積層
Ｄｎ  ｎ−型の半導体領域
Ｄｒｍ  ドレイン領域
ＧＩ１，ＧＩ２  ゲート絶縁膜
ＧＨｎ，ＧＨｐ，ＧＬｎ，ＧＬｐ  ゲート電極
ＨＬｎ  ｎ−型の半導体領域
ＨＬｐ  ｐ−型の半導体領域
Ｈｍ，Ｈｎ  ｎ＋型の半導体領域
Ｈｐ  ｐ＋型の半導体領域
Ｉｂ  下層の絶縁膜
ＩＬＳ  層間絶縁膜
Ｉｔ  上層の絶縁膜
ＬＬｎ  ｎ−型の半導体領域
ＬＬｐ  ｐ−型の半導体領域
Ｍ１  第１層目の配線
ＭＧ  メモリゲート電極
ＭＲＰ，ＭＲＰ２  重ね合わせ検査マーク用レジストパターン
ＭＴ  マーク溝
ＭＴＩ  重ね合わせ検査マーク
ＮＩＳＯ  ｎ型の埋め込みウェル
ＰＬＧ  プラグ
ＰＳ１，ＰＳ２  ｎ型の導電膜
ＲＰ，ＲＰ０，ＲＰ１，ＲＰ２  レジストパターン
Ｓｂ  酸化シリコン膜
Ｓｃ  窒化シリコン膜
ＳＤｎ  ｎ−型の半導体領域
ＳＤ，ＳＤｒｍ  ソース・ドレイン領域
ＳＩ  導電膜
ＳＩｎ１，ＳＩｎ２  ｎ型の導電膜
ＳＩｐ  ｐ型の導電膜
ＳＩＬ  シリサイド層
Ｓｎ  ｎ−型の半導体領域
ＳＮ１，ＳＮ２  窒化シリコン膜
ＳＯ１，ＳＯ２  酸化シリコン膜
Ｓｒｍ  ソース領域
Ｓｔ  酸化シリコン膜
ＳＴ  分離溝
ＳＴＩ  素子分離部
ＳＵＢ  半導体基板
ＳＷ１，ＳＷ２，ＳＷ３  サイドウォール
ＷＨｎ  ｎ型のウェル
ＷＨｐ  ｐ型のウェル
ＷＬｎ  ｎ型のウェル
ＷＬｐ  ｐ型のウェル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３０】
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