(57)【要約】【課題】信頼性の高い不揮発性半導体記憶装置を提供する。【解決手段】実施形態の不揮発性半導体記憶装置は、空隙を隔てて配列された複数の第１半導体領域と、複数の第１半導体領域の上側に設けられ、それぞれが空隙を隔てて配列された複数の制御ゲート電極と、複数の第１半導体領域の上側に設けられ、複数の制御ゲート電極中の最も外側に位置する制御ゲート電極に空隙を隔てて並んだ選択ゲート電極と、複数の第１半導体領域のそれぞれと複数の制御ゲート電極のそれぞれとが交差する位置に設けられ、その側壁の一部が隣り合う第１半導体領域の間の空隙に露出された電荷蓄積層と、複数の制御ゲート電極および選択ゲート電極を覆うとともに、選択ゲート電極の側壁の上に空隙を介して設けられ、複数の制御ゲート電極のそれぞれの間に架設された部分が複数の制御ゲート電極のそれぞれの間の空隙に向かって突出している第１絶縁層と、を備える。【選択図】図１
2015026766.tif 000002
【特許請求の範囲】
【請求項１】
前記第１方向に延在し、前記第１方向と交差する方向にそれぞれが空隙を隔てて配列された複数の第１半導体領域と、
前記複数の第１半導体領域の上側に設けられ、前記第１方向と異なる第２方向に延在し、前記第２方向と交差する方向にそれぞれが前記空隙を隔てて配列された複数の制御ゲート電極と、
前記複数の第１半導体領域の上側に設けられ、前記第２方向に延在し、前記複数の制御ゲート電極中の最も外側に位置する制御ゲート電極に前記空隙を隔てて並んだ選択ゲート電極と、
前記複数の第１半導体領域のそれぞれと前記複数の制御ゲート電極のそれぞれとが交差する位置に設けられ、その側壁の一部が隣り合う前記第１半導体領域の間の前記空隙に露出された電荷蓄積層と、
前記複数の制御ゲート電極および前記選択ゲート電極を覆うとともに、前記選択ゲート電極の側壁の上に前記空隙を介して設けられた第１絶縁層であり、前記複数の制御ゲート電極のそれぞれの間に架設された部分が前記複数の制御ゲート電極のそれぞれの間の前記空隙に向かって突出している第１絶縁層と、
前記複数の制御ゲート電極のそれぞれと前記電荷蓄積層との間に設けられ、その一部が隣り合う前記第１半導体領域の間の前記空隙に露出している第１絶縁膜と、
を備えた不揮発性半導体記憶装置。
【請求項２】
前記第１方向に延在し、前記第１方向と交差する方向にそれぞれが空隙を隔てて配列された複数の第１半導体領域と、
前記複数の第１半導体領域の上側に設けられ、前記第１方向と異なる第２方向に延在し、前記第２方向と交差する方向にそれぞれが前記空隙を隔てて配列された複数の制御ゲート電極と、
前記複数の第１半導体領域の上側に設けられ、前記第２方向に延在し、前記複数の制御ゲート電極中の最も外側に位置する制御ゲート電極に前記空隙を隔てて並んだ選択ゲート電極と、
前記複数の第１半導体領域のそれぞれと前記複数の制御ゲート電極のそれぞれとが交差する位置に設けられ、その側壁の一部が隣り合う前記第１半導体領域の間の前記空隙に露出された電荷蓄積層と、
前記複数の制御ゲート電極および前記選択ゲート電極を覆うとともに、前記選択ゲート電極の側壁の上に前記空隙を介して設けられた第１絶縁層であり、前記複数の制御ゲート電極のそれぞれの間に架設された部分が前記複数の制御ゲート電極のそれぞれの間の前記空隙に向かって突出している第１絶縁層と、
を備えた不揮発性半導体記憶装置。
【請求項３】
前記第１絶縁層の上に設けられた層間絶縁膜と、
前記層間絶縁膜の上面から前記複数の第１半導体領域のそれぞれに達する導電層と、
をさらに備え、
前記導電層は、第１導電体と、前記第１導電体の外側に設けられ前記第１導電体の側壁および下部に接する第２導電体と、を有し、
前記第１導電体は、前記複数の第１半導体領域のそれぞれに接触せず、前記第２導電体を介して前記複数の第１半導体領域のそれぞれに電気的に接続されている請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第２方向において、前記複数の第１半導体領域のそれぞれの中心線と前記導電層の中心線とがずれている請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項５】
（ａ）半導体層の上に設けられた第２絶縁膜と、前記第２絶縁膜の上に設けられた電荷蓄積層と、を有する第１積層構造を形成する工程と、
（ｂ）前記第１積層構造に、第１方向に延在し前記第１方向と交差する方向に配列された複数の第１トレンチを形成することにより、前記第１方向に延在し、前記第１方向と交差する方向に配列された複数の第１半導体領域と、前記複数の第１半導体領域のそれぞれの上に設けられ、前記第１方向に延在する前記第２絶縁膜と、前記第２絶縁膜の上に設けられ、前記第１方向に延在する前記電荷蓄積層と、を形成する工程と、
（ｃ）前記複数の第１トレンチのそれぞれの中に、前記電荷蓄積層の上部および前記上部に連なる前記電荷蓄積層の側壁の一部が表出するように、素子分離領域を形成する工程と、
（ｄ）前記電荷蓄積層の前記上部の上および前記電荷蓄積層の前記側壁の前記一部の上に、第１絶縁膜を形成する工程と、
（ｅ）前記第１絶縁膜の上に、ゲート電極層を形成する工程と、
（ｆ）前記ゲート電極層、前記第１絶縁膜、前記電荷蓄積層、および前記素子分離領域を有する第２積層構造に、第２方向に延在し前記第２方向と交差する方向に配列された複数の第２トレンチを形成することにより、前記第２方向に延在し、前記第２方向と交差する方向に配列された複数の制御ゲート電極と、前記複数の制御ゲート電極に並ぶ選択ゲート電極と、前記複数の制御ゲート電極のそれぞれと前記複数の第１半導体領域のそれぞれとの間に設けられた前記電荷蓄積層と、前記複数の制御ゲート電極のそれぞれと前記電荷蓄積層との間に設けられた前記第１絶縁膜と、を形成する工程と、
（ｇ）前記複数の第２トレンチを経由して、前記素子分離領域の一部を除去することにより、前記第１方向と交差する方向において、前記複数の第１半導体領域のそれぞれの間に空隙を形成するとともに、隣り合う前記第１半導体領域の間の前記空隙に前記電荷蓄積層の一部および前記第１絶縁膜の一部を露出させる工程と、
（ｈ）前記空隙、前記複数の第２トレンチ、および前記選択ゲート電極の側壁に犠牲層を形成する工程と、
（ｉ）前記複数の制御ゲート電極の上、前記選択ゲート電極の上、および前記犠牲層の上を第１絶縁層によって被覆する工程と、
（ｊ）前記第１絶縁層の上に、層間絶縁膜を形成する工程と、
（ｋ）前記層間絶縁膜の上面から前記犠牲層および前記複数の第１半導体領域のそれぞれに達するホールを形成する工程と、
（ｌ）前記ホールを経由して、前記犠牲層を除去することにより、前記複数の第１半導体領域のそれぞれの間、前記複数の制御ゲート電極のそれぞれの間、前記複数の制御ゲート電極中の最も外側に位置する制御ゲート電極と前記選択ゲート電極との間に前記空隙を形成し、さらに隣り合う前記第１半導体領域の間の前記空隙に前記電荷蓄積層の側壁の一部および前記第１絶縁膜の一部を露出させる工程と、
を備えた不揮発性半導体記憶装置の製造方法。
【請求項６】
前記犠牲層として、炭素含有層を用いる請求項５に記載の不揮発性半導体記憶装置の製造方法。
【請求項７】
前記（ｈ）工程では、前記複数の第２トレンチの中に形成される前記犠牲層の上部が凹むように前記犠牲層を形成する請求項５に記載の不揮発性半導体記憶装置の製造方法。
【請求項８】
前記（ｋ）工程では、前記第２方向において、前記複数の第１半導体領域のそれぞれの中心線と前記ホールの中心線とがずれるように前記ホールを形成する請求項５に記載の不揮発性半導体記憶装置の製造方法。
【請求項９】
前記（ｌ）工程の後に、前記ホールの側壁に第２導電体を形成するとともに、前記ホールと前記空隙との間の開口を前記第２導電体によって塞いだ後、前記第２導電体に、その側壁および下部が接する第１導電体を形成し、前記ホール内に、前記第１導電体と前記第２導電体とを有する導電層を形成する請求項５に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤフラッシュメモリに代表される不揮発性半導体記憶装置においては、記憶セルの微細化、記憶セルのピッチ短縮によって記憶容量の大容量化を実現している。しかし、その微細化、ピッチ短縮に伴って、記憶セル間の電気的な干渉が顕著になっている。
【０００３】
記憶セル間の干渉を抑える方法として、エアギャップ技術がある。これは、記憶セル間に絶縁層を形成する際に、絶縁層中に空隙を残す技術である。これにより、記憶セル間の寄生容量が低減して、記憶セル間の電気的な干渉が抑えられる。
【０００４】
しかし、空隙が残った絶縁層には、いわゆるシームと呼ばれる狭い隙間が形成されている場合がある。このようなシームが絶縁層に形成されると、プロセス中に薬液や、記憶セルの上側に設ける電極材料がシームを経由して記憶セル間に入り込む場合がある。このような場合、不揮発性半導体記憶装置の信頼性が低下する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１３−１０５９９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、信頼性の高い不揮発性半導体記憶装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
実施形態の不揮発性半導体記憶装置は、前記第１方向に延在し、前記第１方向と交差する方向にそれぞれが空隙を隔てて配列された複数の第１半導体領域と、前記複数の第１半導体領域の上側に設けられ、前記第１方向と異なる第２方向に延在し、前記第２方向と交差する方向にそれぞれが前記空隙を隔てて配列された複数の制御ゲート電極と、前記複数の第１半導体領域の上側に設けられ、前記第２方向に延在し、前記複数の制御ゲート電極中の最も外側に位置する制御ゲート電極に前記空隙を隔てて並んだ選択ゲート電極と、前記複数の第１半導体領域のそれぞれと前記複数の制御ゲート電極のそれぞれとが交差する位置に設けられ、その側壁の一部が隣り合う前記第１半導体領域の間の前記空隙に露出された電荷蓄積層と、前記複数の制御ゲート電極および前記選択ゲート電極を覆うとともに、前記選択ゲート電極の側壁の上に前記空隙を介して設けられた第１絶縁層であり、前記複数の制御ゲート電極のそれぞれの間に架設された部分が前記複数の制御ゲート電極のそれぞれの間の前記空隙に向かって突出している第１絶縁層と、を備える。
【図面の簡単な説明】
【０００８】
【図１】図１は、本実施形態に係る不揮発性半導体記憶装置を表す模式的平面図である。
【図２】図２（ａ）〜図２（ｃ）は、本実施形態に係る不揮発性半導体記憶装置を表す模式的断面図である。
【図３】図３は、本実施形態に係る不揮発性半導体記憶装置の導電層を表す模式的断面図である。
【図４】図４（ａ）〜図４（ｃ）は、本実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図５】図５（ａ）〜図５（ｃ）は、本実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図６】図６（ａ）〜図６（ｃ）は、本実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図７】図７（ａ）〜図７（ｃ）は、本実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図８】図８（ａ）〜図８（ｃ）は、本実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図９】図９（ａ）〜図９（ｃ）は、本実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図１０】図１０（ａ）〜図１０（ｃ）は、本実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図１１】図１１（ａ）〜図１１（ｃ）は、本実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図１２】図１２（ａ）〜図１２（ｃ）は、本実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図１３】図１３（ａ）〜図１３（ｃ）は、本実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図１４】図１４（ａ）〜図１４（ｃ）は、本実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図１５】図１５（ａ）〜図１５（ｃ）は、本実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図１６】図１６（ａ）〜図１６（ｃ）は、本実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図１７】図１７（ａ）〜図１７（ｃ）は、本実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図１８】図１８（ａ）〜図１８（ｃ）は、本実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図１９】図１９（ａ）〜図１９（ｃ）は、本実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図２０】図２０（ａ）〜図２０（ｃ）は、本実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図２１】図２１（ａ）〜図２１（ｃ）は、本実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図２２】図２２（ａ）〜図２２（ｃ）は、参考例に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図２３】図２３（ａ）〜図２３（ｃ）は、参考例に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図２４】図２４（ａ）〜図２４（ｃ）は、参考例に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図２５】図２５（ａ）〜図２５（ｃ）は、参考例に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図２６】図２６（ａ）〜図２６（ｃ）は、参考例に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図２７】図２７（ａ）〜図２７（ｃ）は、参考例に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
【００１０】
図１は、本実施形態に係る不揮発性半導体記憶装置を表す模式的平面図である。  
図１には、ＮＡＮＤ型フラッシュメモリのメモリセル部における平面レイアウトが表されている。
【００１１】
第１実施形態に係る不揮発性半導体記憶装置１は、複数の半導体領域１１（第１半導体領域）と、複数の制御ゲート電極６０と、選択ゲート電極６１と、導電層６５を備える。
【００１２】
複数の半導体領域１１のそれぞれは、Ｙ方向（第１方向）に延在し、このＹ方向に延びた半導体領域１１のそれぞれは、Ｙ方向と交差する方向（例えば、Ｘ方向とする。）に配列されている。
【００１３】
複数の制御ゲート電極６０のそれぞれは、Ｙ方向とは異なるＸ方向（第２方向）に延在し、Ｘ方向と交差する方向（例えば、Ｙ方向とする。）に配列されている。選択ゲート電極６１は、図１に表す複数の制御ゲート電極６０中の最も外側に位置する制御ゲート電極６０に並んでいる。選択ゲート電極６１は、Ｘ方向に延在している。Ｘ方向とＹ方向は、例えば、直交している。
【００１４】
複数の制御ゲート電極６０および選択ゲート電極６１は、複数の半導体領域１１の上側に設けられている。すなわち、不揮発性半導体記憶装置１においては、複数の半導体領域１１および選択ゲート電極６１のそれぞれと、複数の制御ゲート電極６０のそれぞれと、が交差している。
【００１５】
導電層６５は、コンタクト電極である（後述）。図１には、一例として、複数の導電層６５がＹ方向においてずれず、Ｘ方向に直線状に並んでいる状態が示されている。複数の導電層６５のそれぞれの位置はＹ方向においてずれてもよい。
【００１６】
不揮発性半導体記憶装置１においては、複数の半導体領域１１のそれぞれと複数の制御ゲート電極６０のそれぞれとが交差する位置にトランジスタが配置されている（後述）。各々のトランジスタは、Ｘ−Ｙ平面において２次元的に配列されている。各々のトランジスタは、不揮発性半導体記憶装置１の記憶セルとして機能する。
【００１７】
複数の半導体領域１１および選択ゲート電極６１のそれぞれは、ＮＡＮＤストリングの一部を構成している。選択ゲート電極６１は、ＮＡＮＤストリングの一方の選択ゲート電極である。複数の半導体領域１１のそれぞれは素子分離されている。制御ゲート電極６０についてはワード線と称してもよい。
【００１８】
図２（ａ）〜図２（ｃ）は、本実施形態に係る不揮発性半導体記憶装置を表す模式的断面図である。
【００１９】
ここで、図２（ａ）は、図１のＢ−Ｂ’線で不揮発性半導体記憶装置を切断した場合の模式的断面図、図２（ｂ）は、図１のＣ−Ｃ’線で不揮発性半導体記憶装置を切断した場合の模式的断面図、図２（ｃ）は、図１のＡ−Ａ’線で不揮発性半導体記憶装置を切断した場合の模式的断面図である。
【００２０】
本実施形態では、不揮発性半導体記憶装置１の構造および製造方法を、図１のＡ−Ａ’線、Ｂ−Ｂ’線、およびＣ−Ｃ’線での断面図を用いながら説明する。
【００２１】
不揮発性半導体記憶装置１は、半導体領域１１、制御ゲート電極６０、および選択ゲート電極６１のほか、ゲート絶縁膜２０（第２絶縁膜）と、電荷蓄積層３０と、ゲート絶縁膜４０（第１絶縁膜）と、素子分離領域５０と、を備える。
【００２２】
不揮発性半導体記憶装置１は、半導体領域１１、ゲート絶縁膜２０、電荷蓄積層３０、ゲート絶縁膜４０、および制御ゲート電極６０を含むトランジスタを有する。また、不揮発性半導体記憶装置１は、半導体領域１１、ゲート絶縁膜２０、および選択ゲート電極６１を含むトランジスタを有する。
【００２３】
複数の半導体領域１１のそれぞれは、Ａ−Ａ’線断面において、半導体層１０内で素子分離領域５０および空隙５５により画定されている（図２（ｃ））。例えば、Ｙ方向に延在する複数の半導体領域１１のそれぞれは、半導体層１０内で素子分離領域５０および空隙５５により画定されている。複数の半導体領域１１のそれぞれは、Ｘ方向において空隙５５を隔てて配列されている。複数の半導体領域１１のそれぞれは、不揮発性半導体記憶装置１のトランジスタが占める活性領域である。
【００２４】
ゲート絶縁膜２０は、複数の半導体領域１１のそれぞれと電荷蓄積層３０との間に設けられている（図２（ａ）、（ｂ））。また、ゲート絶縁膜２０は、半導体領域１１と選択ゲート電極６１との間に設けられている。ゲート絶縁膜２０は、半導体領域１１と電荷蓄積層３０との間において、電荷（例えば、電子）をトンネル通過させるトンネル絶縁膜（ＴＮＬ絶縁膜）として機能する。
【００２５】
電荷蓄積層３０は、複数の半導体領域１１のそれぞれと複数の制御ゲート電極６０のそれぞれとが交差する位置に設けられている（図２（ａ）、（ｂ））。電荷蓄積層３０は、ゲート絶縁膜２０の上に設けられている。Ｂ−Ｂ’線断面においては、複数の電荷蓄積層３０のそれぞれの間に空隙５５がある（図２（ａ））。また、Ａ−Ａ’線断面においては、複数の電荷蓄積層３０のそれぞれの間に制御ゲート電極６０、ゲート絶縁膜４０、および空隙５５がある（図２（ｃ））。つまり、電荷蓄積層３０の側壁３０ｗの一部が隣り合う半導体領域１１の間の空隙５５に露出している。
【００２６】
電荷蓄積層３０は、ゲート絶縁膜２０を介して半導体領域１１からトンネル通過した電荷を蓄積することができる。電荷蓄積層３０は、不揮発性半導体記憶装置１における浮遊ゲートである。Ａ−Ａ’線断面およびＢ−Ｂ’線断面において、電荷蓄積層３０の断面形状は、例えば、長方形になっている（図２（ａ）、（ｂ））。つまり、電荷蓄積層３０の外形は、Ｚ方向に延びる柱状になっている。また、電荷蓄積層３０と、電荷蓄積層３０の上に設けられた制御ゲート電極６０の部分を含めて記憶セルと呼称する。
【００２７】
ゲート絶縁膜４０は、複数の制御ゲート電極６０のそれぞれと電荷蓄積層３０との間に設けられている（図２（ａ）、（ｃ））。Ａ−Ａ’線断面においては、ゲート絶縁膜４０は、電荷蓄積層３０の上部３０ｕ、および電荷蓄積層３０の側壁３０ｗの一部を覆っている（図２（ｃ））。例えば、ゲート絶縁膜４０は、電荷蓄積層３０が空隙５５に露出している部分以外の電荷蓄積層３０を覆っている。また、ゲート絶縁膜４０の一部は、隣り合う半導体領域１１の間の空隙５５に露出している。
【００２８】
電荷蓄積層３０の上部３０ｕおよび側壁３０ｗの一部は、ゲート絶縁膜４０により覆われ、電荷蓄積層３０に蓄積された電荷が制御ゲート電極６０へ漏れないようになっている。ゲート絶縁膜４０については、ＩＰＤ（Inter Poly Dielectric）膜と称されたり、電荷ブロック層と称されたりする。
【００２９】
複数の制御ゲート電極６０のそれぞれは、Ｂ−Ｂ’線断面において、空隙５５を隔てて配列されている（図２（ａ）、（ｂ））。ここで、制御ゲート電極６０は、ゲート絶縁膜４０の上に設けられている。制御ゲート電極６０は、トランジスタを制御するためのゲート電極として機能する。また、Ａ−Ａ’線断面においては、制御ゲート電極６０は、ゲート絶縁膜４０を介して電荷蓄積層３０の上部３０ｕおよび側壁３０ｗの一部を覆っている（図２（ｃ））。これにより、電荷蓄積層３０がゲート絶縁膜４０を介して制御ゲート電極６０に接する面積が増大して、書き込み等の信頼性が向上する。
【００３０】
選択ゲート電極６１は、Ｂ−Ｂ’線断面において、複数の制御ゲート電極６０中の最も外側に位置する制御ゲート電極６０に空隙５５を隔てて並んでいる。選択ゲート電極６１は、ゲート絶縁膜２０の上に設けられている（図２（ａ））。選択ゲート電極６１は、トランジスタを制御するためのゲート電極として機能する。
【００３１】
また、複数の制御ゲート電極６０のそれぞれの上には、絶縁膜７０が設けられている。選択ゲート電極６１の上には、絶縁膜７０が設けられている。絶縁膜７０は、いわゆるキャップ層である。
【００３２】
また、不揮発性半導体記憶装置１においては、複数の制御ゲート電極６０および選択ゲート電極６１が絶縁層７２（第１絶縁層）によって覆われている。絶縁層７２は、絶縁層７２ａと絶縁層７２ａの上に設けられた絶縁層７２ｂと、を有する。さらに、選択ゲート電極６１の側壁６１ｗの上に、空隙５５を隔てて絶縁層７２が設けられている。
【００３３】
絶縁層７２においては、複数の制御ゲート電極６０のそれぞれの間に架設された部分７２ｐが複数の制御ゲート電極のそれぞれの間の空隙５５に向かって突出している（図２（ａ）、（ｂ））。すなわち、部分７２ｐは、複数の制御ゲート電極のそれぞれの間において半導体層１０の側に降下している。本実施形態において、部分７２ｐの断面形状は図示された形状に限らず、例えば、複数の制御ゲート電極のそれぞれの間において平坦であってもよい。
【００３４】
また、不揮発性半導体記憶装置１において、素子分離領域５０が複数の半導体領域１１のそれぞれの間に設けられている（図２（ｃ））。また、絶縁層７２の上には、層間絶縁膜８０が設けられている。
【００３５】
また、不揮発性半導体記憶装置１においては、空隙５５がある。これは、記憶セル間における寄生容量を下げるためである。また、図２（ａ）〜図２（ｃ）のそれぞれに表された空隙５５は互いに繋がっている。
【００３６】
また、不揮発性半導体記憶装置１は、導電層６５を備える。導電層６５は、層間絶縁膜８０の上面８０ｕから複数の半導体領域１１のそれぞれに達する。導電層６５は、半導体領域１１に接続されたコンタクト電極である。例えば、導電層６５は、選択ゲート電極６１の隣の半導体領域１１に設けられた拡散領域に電気的に接続されている。導電層６５は、導電体６５ａと導電体６５ｂとを有する。例えば、導電層６５は、導電体６５ａと、導電体６５ａの外側に設けられ、導電体６５ａの側壁６５ａｗおよび下部６５ｗｄに接する導電体６５ｂと、を有する。導電体６５ａは、複数の半導体領域１１のそれぞれに接触していない。導電体６５ａは、導電体６５ｂを介して複数の半導体領域１１のそれぞれに電気的に接続されている。
【００３７】
図３は、本実施形態に係る不揮発性半導体記憶装置の導電層を表す模式的断面図である。
【００３８】
図３には、Ａ−Ａ’線で不揮発性半導体記憶装置を切断した場合の導電層６５の断面が表されている。
【００３９】
不揮発性半導体記憶装置１においては、Ｘ方向において、半導体領域１１の中心線１１ｃと導電層６５の中心線６５ｃとがずれている。導電層６５は、半導体領域１１の上部１１ｕのほか、その側壁１１ｗにも接している。これにより、半導体領域１１と導電層６５との接触が確保され、半導体領域１１と導電層６５との電気的接触が良好になる。
【００４０】
半導体層１０（あるいは、半導体領域１１）の材料は、例えば、ｐ形（第１導電形）の半導体結晶である。この半導体としては、例えば、シリコン（Ｓｉ）があげられる。
【００４１】
ゲート絶縁膜２０の材料は、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）等である。ゲート絶縁膜２０は、例えば、酸化シリコン膜または窒化シリコン膜の単層であってもよく、酸化シリコン膜または窒化シリコン膜のいずれかが積層された膜であってもよい。
【００４２】
電荷蓄積層３０の材料は、例えば、Ｓｉ、Ｓｉ系化合物等の半導体材料、これ以外の材料（例えば、金属や絶縁膜）、またはそれらの積層膜であってもよい。電荷蓄積層３０の材料は、例えば、ｎ形（第２導電形）の不純物を含む半導体、金属、金属化合物等である。この材料としては、例えば、アモルファスシリコン（ａ−Ｓｉ）、ポリシリコン（ｐｏｌｙ−Ｓｉ）、シリコンゲルマン（ＳｉＧｅ）、窒化シリコン（ＳｉｘＮｙ）、酸化ハフニウム（ＨｆＯｘ）等があげられる。
【００４３】
ゲート絶縁膜４０は、例えば、酸化シリコン膜または窒化シリコン膜のいずれかが積層された膜であってもよい。例えば、ゲート絶縁膜４０は、いわゆるＯＮＯ膜（酸化シリコン膜／窒化シリコン膜／酸化シリコン膜）であってもよい。あるいは、ゲート絶縁膜４０は、窒化シリコン膜または酸化シリコン膜の単層であってもよい。また、ゲート絶縁膜４０は、金属酸化膜や金属窒化膜であってもよい。
【００４４】
複数の制御ゲート電極６０のそれぞれは、ポリシリコン含有層６０ａと、ポリシリコン含有層６０ａの上に設けられた金属含有層６０ｂと、を有する。ポリシリコン含有層６０ａは、不純物元素を含有してもよい。
【００４５】
金属含有層６０ｂは、タングステン（Ｗ）を含む。例えば、金属含有層６０ｂは、タングステン（Ｗ）の単層でもよく、下側から窒化タングステン（ＷＮ）／タングステン（Ｗ）の積層膜であってもよい。金属含有層６０ｂの下側層を窒化タングステン層とすることにより、窒化タングステン層がバリア層となって、ポリシリコン含有層６０ａからのシリコンの金属含有層６０ｂの拡散が抑制される。これにより、金属含有層６０ｂにおけるタングステンシリサイドの発生が抑制され、金属含有層６０ｂは、その抵抗率を維持する。
【００４６】
選択ゲート電極６１は、ポリシリコン含有層３１、６１ａと、ポリシリコン含有層６１ａの上に設けられた金属含有層６１ｂと、を有する。ポリシリコン含有層３１、６１ａは、不純物元素を含有してもよい。選択ゲート電極６１は、ゲート絶縁膜４０を有しているが、ゲート絶縁膜４０一部は開口されて、この開口を通じてポリシリコン含有層３１とポリシリコン含有層６１ａとが導通している。
【００４７】
金属含有層６１ｂは、タングステン（Ｗ）を含む。例えば、金属含有層６１ｂは、タングステン（Ｗ）の単層でもよく、下側から窒化タングステン（ＷＮ）／タングステン（Ｗ）の積層膜であってもよい。積層膜にする理由は、上記の通りである。
【００４８】
素子分離領域５０および層間絶縁膜８０の材料は、例えば、酸化シリコン（ＳｉＯ２）である。絶縁膜７０は、窒化シリコンもしくは酸化シリコンを含む。
【００４９】
絶縁層７２ａは、例えば、酸化シリコン等を含む。絶縁層７２ｂは、例えば、窒化シリコン等を含む。
【００５０】
また、不純物元素としては、例えば、ｐ形不純物として硼素（Ｂ）、ｎ形不純物としてリン（Ｐ）、ヒ素（Ａｓ）があげられる。
【００５１】
導電体６５ａは、例えば、タングステン（Ｗ）等を含む。導電体６５ｂは、例えば、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）等を含む。導電体６５ｂは、導電層のほか、バリア層として機能する。
【００５２】
不揮発性半導体記憶装置１の製造過程について説明する。
【００５３】
図４（ａ）〜図２０（ｃ）は、本実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【００５４】
各図の図（ａ）は、上記Ｂ−Ｂ’線での模式的断面図、各図の図（ｂ）は、上記Ｃ−Ｃ’線での模式的断面図、各図の図（ｃ）は、上記Ａ−Ａ’線で模式的断面図に対応している。
【００５５】
まず、図４（ａ）〜図４（ｃ）に表すように、半導体層１０の上に設けられたゲート絶縁膜２０と、ゲート絶縁膜２０の上に設けられた電荷蓄積層３０と、を有する積層構造１００を形成する。ゲート絶縁膜２０および電荷蓄積層３０は、例えば、ＣＶＤ（Chemical Vapor Deposition）によって形成される。
【００５６】
続いて、積層構造１００の上に、Ｙ方向に延び、Ｘ方向に配列された複数のマスク層９０をパターニングする。マスク層９０は、例えば、レジスト層、酸化膜層、窒化膜層等である。そして、マスク層９０から表出された積層構造１００にエッチング加工を施す。エッチングは、例えば、ＲＩＥ（Reactive Ion Etching）である。エッチング加工の後、マスク層９０を除去する。この状態を、図５（ａ）〜図５（ｃ）に表す。
【００５７】
図５（ａ）〜図５（ｃ）に表すように、積層構造１００に、Ｙ方向に延在し、Ｘ方向に配列された複数のトレンチ１００ｔが形成される。このトレンチ１００ｔの形成によって、Ｙ方向に延在し、Ｘ方向に配列された複数の半導体領域１１が形成される。また、ゲート絶縁膜２０が複数の半導体領域１１のそれぞれの上に設けられる。この段階では、ゲート絶縁膜２０はＹ方向に延在している。さらに、ゲート絶縁膜２０の上には、電荷蓄積層３０が形成される。この段階では、電荷蓄積層３０はＹ方向に延在している。
【００５８】
次に、図６（ａ）〜図６（ｃ）に表すように、複数のトレンチ１００ｔのそれぞれの中に、素子分離領域５０を形成する。素子分離領域５０の上面は、適宜ＣＭＰ（Chemical Mechanical Polishing）が施される。これにより、電荷蓄積層３０の上部３０ｕと素子分離領域５０の上部５０ｕとが面一になる。
【００５９】
次に、図７（ａ）〜図７（ｃ）に表すように、素子分離領域５０にエッチバックを行う。これにより、複数のトレンチ１００ｔのそれぞれの中に、素子分離領域５０が形成される。電荷蓄積層３０の上部３０ｕ、および、この上部３０ｕに連なる電荷蓄積層３０の側壁３０ｗの一部は、素子分離領域５０から表出している。
【００６０】
次に、図８（ａ）〜図８（ｃ）に表すように、電荷蓄積層３０の上部３０ｕの上、および電荷蓄積層３０の側壁３０ｗの一部の上に、ゲート絶縁膜４０を形成する。続いて、ゲート絶縁膜４０の上に、ポリシリコン含有層６０ａを形成する。ポリシリコン含有層６０ａの上面には、ＣＭＰ処理が施される。
【００６１】
次に、図９（ａ）〜図９（ｂ）に表すように、ポリシリコン含有層６０ａの上に、マスク層９１をパターニングする。マスク層９１は、例えば、レジスト層、酸化膜層、窒化膜層等である。マスク層９１は、Ｘ方向に延びる開口９１ｈを有している。
【００６２】
続いて、マスク層９１から表出されたポリシリコン含有層６０ａと、この表出されたポリシリコン含有層６０ａの下のゲート絶縁膜４０と、さらに、この下の電荷蓄積層３０の一部をエッチング加工（例えば、ＲＩＥ）する。この状態を、図１０（ａ）〜図１０（ｃ）に表す。
【００６３】
図１０（ａ）〜図１０（ｃ）に表すように、ポリシリコン含有層６０ａ、ゲート絶縁膜４０、および電荷蓄積層３０にＸ方向に延びるトレンチ６０ｔ形成される。
【００６４】
次に、図１１（ａ）〜図１１（ｂ）に表すように、トレンチ６０ｔの中およびポリシリコン含有層６０ａの上に金属含有層６０ｂを形成する。これにより、ゲート絶縁膜４０の上に、ポリシリコン含有層６０ａと金属含有層６０ｂとを有するゲート電極層６０Ｌが形成される。さらに、金属含有層６０ｂの上に、絶縁膜７０を形成する。
【００６５】
次に、図１２（ａ）〜図１２（ｃ）に表すように、絶縁膜７０の上に、マスク層９２をパターニングする。マスク層９２は、例えば、レジスト層、酸化膜層、窒化膜層等である。マスク層９２は、選択ゲート電極を形成する領域、および記憶セルを形成する領域を被覆している。
【００６６】
続いて、ゲート電極層６０Ｌ、ゲート絶縁膜４０、電荷蓄積層、および素子分離領域５０を有する積層構造１０１にエッチング加工を施す。すなわち、マスク層９２から表出された積層構造１０１にエッチング加工を施す。この状態を、図１３（ａ）〜図１３（ｃ）に表す。
【００６７】
図１３（ａ）〜図１３（ｃ）に表すように、積層構造１０１にＸ方向に延在し、Ｙ方向に配列された複数のトレンチ１０１ｔを形成することにより、Ｘ方向に延在し、Ｙ方向に配列された複数の制御ゲート電極６０と、複数の制御ゲート電極６０に並ぶ選択ゲート電極６１と、が形成される。また、複数の制御ゲート電極６０のそれぞれと複数の半導体領域１１のそれぞれとの間に設けられた電荷蓄積層３０と、複数の制御ゲート電極６０のそれぞれと電荷蓄積層３０との間に設けられたゲート絶縁膜４０と、が形成される。
【００６８】
ここで、選択ゲート電極６１は、図１２（ａ）に表すゲート電極層６０Ｌ、電荷蓄積層３０をＹ方向に分離して形成したものである。図１３（ａ）から、選択ゲート電極の符号として「６１」を用いる。また、選択ゲート電極６１に含まれるポリシリコン含有層の符号を「３１、６１ａ」にする。金属含有層の符号を「６１ｂ」にする。
【００６９】
次に、図１４（ａ）〜図１４（ｃ）に表すように、ウェットエッチングによって複数のトレンチ１０１ｔを介して素子分離領域５０の一部を除去する。例えば、複数のトレンチ１０１ｔの中に、素子分離領域５０に薬液（例えば、希フッ酸溶液）を導入して、素子分離領域５０の一部を溶解して除去する。ここで、素子分離領域５０の一部とは、例えば、素子分離領域５０の上側部分である。
【００７０】
素子分離領域５０を形成する際には、素子分離領域５０のエッチング速度がゲート絶縁膜２０、４０のエッチング速度よりも早くなるように素子分離領域５０の膜質が調整されている。例えば、素子分離領域５０のエッチング速度は、ゲート絶縁膜２０、４０のエッチング速度の１０倍〜３０倍である。このため、このウェットエッチングでは、素子分離領域５０、およびゲート絶縁膜２０、４０のそれぞれが同じ組成であっても素子分離領域５０が優先的にエッチングされる。例えば、素子分離領域５０の密度は、ゲート絶縁膜２０、４０の密度に比べて低い。
【００７１】
これにより、Ｘ方向において、複数の半導体領域１１のそれぞれの間に空隙５５が形成される（図１４（ｃ））。さらに、電荷蓄積層３０の側壁３０ｗの一部およびゲート絶縁膜４０の一部が空隙５５に露出する。空隙５５は、複数の制御ゲート電極６０の下側、および選択ゲート電極６１の下側において連なっている（図１４（ｂ））。さらに、空隙５５は、複数の制御ゲート電極６０のそれぞれの間のトレンチ１０１ｔ、および制御ゲート電極６０と選択ゲート電極６１との間のトレンチ１０１ｔにも通じている。
【００７２】
次に、図１５（ａ）〜図１５（ｃ）に表すように、空隙５５、複数のトレンチ１０１ｔ、および選択ゲート電極６１の側壁６１ｗに犠牲層８５を形成する。複数の制御ゲート電極６０および選択ゲート電極６１は、犠牲層８５によって覆われる。犠牲層８５として、炭素含有層を用いる。例えば、犠牲層８５は、段差被覆性の良好な条件で形成したＣＶＤカーボン層である。具体的には、犠牲層８５は、アモルファスカーボンを含む。ＣＶＤでは、２−ブチンを窒素によって希釈したガスが用いられる。そのほか、炭素含有層は、レジスト、エポキシ樹脂、アクリル樹脂、ポリカーボネート樹脂等であってもよい。また、炭素含有層は、加熱により硬化する熱硬化性樹脂であってもよい。
【００７３】
例えば、レジスト、樹脂溶液等をトレンチ１０１ｔを経由して空隙５５内に供給する。さらにレジスト、樹脂溶液等を複数の制御ゲート電極６０の上、選択ゲート電極６１の上、および選択ゲート電極６１の側壁６１ｗの上に供給する。この後、必要に応じてレジスト、樹脂溶液等に加熱処理を行う。
【００７４】
次に、図１６（ａ）〜図１６（ｃ）に表すように、犠牲層８５の上部８５ｕにエッチング加工（例えば、物理エッチング）を施す。これにより、空隙５５、複数のトレンチ１０１ｔ、および選択ゲート電極６１の側壁６１ｗに犠牲層８５が形成される。
【００７５】
ここで、複数の制御ゲート電極６０のそれぞれの間の犠牲層８５の上部８５ｕ、および制御ゲート電極６０と選択ゲート電極６１との間の犠牲層８５の上部８５ｕは、一例として、半導体層１０側に凹むように形成される。この段階での犠牲層８５の上部８５ｕについては、平坦になるように加工してもよく、上側に凸になるように加工してもよい。
【００７６】
この後、必要に応じて半導体領域１１に不純物元素の注入を行い、不活性ガス雰囲気下で活性化処理（温度：約１０００℃）を行う。
【００７７】
次に、図１７（ａ）〜図１７（ｃ）に表すように、複数の制御ゲート電極６０の上、選択ゲート電極６１の上、および犠牲層８５の上を絶縁層７２によって被覆する。絶縁層７２は、絶縁層７２ａと絶縁層７２ｂとを有する。犠牲層８５の上部８５ｕを半導体層１０側に凹むように形成したため、この上部８５ｕの上に形成された絶縁層７２も半導体層１０側に凹むように形成される。
【００７８】
次に、図１８（ａ）〜図１８（ｃ）に表すように、絶縁層７２の上に、層間絶縁膜８０を形成する。続いて、層間絶縁膜８０の上面８０ｕから犠牲層８５に達するコンタクトホール８０ｈを形成する（図１８（ｂ））。コンタクトホール８０ｈは、層間絶縁膜８０の上面８０ｕから半導体領域１１にも達している（図１８（ａ））。
【００７９】
次に、図１９（ａ）〜図１９（ｃ）に表すように、コンタクトホール８０ｈを経由して、犠牲層８５を除去する。例えば、犠牲層８５を有機溶剤に晒すことにより犠牲層８５を有機溶剤に溶解して、犠牲層８５を除去する。あるいは、酸化ガス雰囲気、酸素プラズマ雰囲気等に犠牲層８５を晒し、犠牲層８５を酸化することにより犠牲層８５を消去する。
【００８０】
これにより、複数の半導体領域１１のそれぞれの間に空隙５５が形成される。また、複数の制御ゲート電極６０のそれぞれの間に空隙５５が形成される。さらに、複数の制御ゲート電極６０中の最も外側に位置する制御ゲート電極６０と選択ゲート電極６１との間に空隙５５が形成される。空隙５５は、複数の制御ゲート電極６０の下側、および選択ゲート電極６１の下側において連なっている。さらに隣り合う半導体領域１１の間の空隙５５に、電荷蓄積層３０の側壁３０ｗの一部および絶縁層７２の一部が露出する。
【００８１】
なお、犠牲層８５を除去した後に、半導体領域１１に注入した不純物元素の活性化処理（温度：約１０００℃）を行ってもよい。
【００８２】
次に、図２０（ａ）〜図２０（ｃ）に表すように、コンタクトホール８０ｈの側壁８０ｈｗに、例えば、ＬＴＳ（Long Through Sputter）によって、導電体６５ｂを形成する。この際、コンタクトホール８０ｈのＹ方向における幅は半導体層１０側ほど狭くなっているため、コンタクトホール８０ｈと空隙５５との間の開口部分（矢印Ａで示す開口部）は導電体６５ｂによって塞がれる。また、コンタクトホール８０ｈ下において、導電体６５ｂは半導体領域１１に接触する（図２（ａ））。
【００８３】
この後、図２（ａ）〜図２（ｃ）に表すように、導電体６５ｂの上に導電体６５ａを形成する。すなわち、コンタクトホール８０ｈ内に、導電層６５が形成される。このような製造過程によって、不揮発性半導体記憶装置１が形成される。
【００８４】
コンタクトホール８０ｈの形成と導電体６５ｂの形成について、別の断面図を用いて補足する。
【００８５】
図２１（ａ）〜図２１（ｃ）は、本実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【００８６】
図２１（ａ）〜図２１（ｃ）には、コンタクトホール８０ｈ付近のＡ−Ａ’線断面が表されている。
【００８７】
図２１（ａ）に表すように、コンタクトホール８０ｈについては、Ｘ方向において半導体領域１１の中心線１１ｃとコンタクトホール８０ｈの中心線６５ｃとがずれるように形成されている。
【００８８】
次に、図２１（ｂ）に表すように、コンタクトホール８０ｈを経由して、犠牲層８５を除去する。
【００８９】
次に、図２１（ｃ）に表すように、コンタクトホール８０ｈの側壁８０ｈｗに導電体６５ｂを形成する。この際、コンタクトホール８０ｈと空隙５５との間の開口部分（矢印Ａ）が導電体６５ｂによって塞がれる。コンタクトホール８０ｈ下において、導電体６５ｂは半導体領域１１に接触する。
【００９０】
仮に、コンタクトホール８０ｈと空隙５５との間の開口部分を導電体６５ｂによって塞がずにプロセスを進行させると、この次に形成する導電層６５ａが空隙５５内に入り込む可能性がある。このような場合、例えば、隣り合う半導体領域１１、あるいは隣り合う電荷蓄積層３０が導電層６５ａを通じて短絡してしまう。本実施形態では、このような不具合を回避するために、コンタクトホール８０ｈと空隙５５との間の開口部分を、導電層６５ａの形成前に導電体６５ｂによって塞いでいる。
【００９１】
また、この後、必要に応じて加熱処理を行い、半導体領域１１と導電体６５ｂとの間で反応を引きおこしてよい。例えば、半導体領域１１に含まれるシリコン（Ｓｉ）と導電体６５ｂに含まれるチタン（Ｔｉ）とを反応させて、半導体領域１１と導電体６５ｂとの間にチタンシリサイド層を形成してもよい。これにより、半導体領域１１と導電体６５ｂとの間の接触抵抗が低減する。この後は、図３に表すように、導電体６５ａを形成する。
【００９２】
本実施形態の効果を説明する前に、参考例に係る実施形態を説明する。  
参考例に係る不揮発性半導体記憶装置の製造過程では、上述した図４（ａ）〜図１３（ｃ）の製造過程が転用される。従って、図１３（ａ）〜図１３（ｃ）の次の工程から説明する。
【００９３】
図２２（ａ）〜図２７（ｃ）は、参考例に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【００９４】
まず、図２２（ａ）〜図２２（ｃ）に表すように、トレンチ１０１ｔの中、複数の制御ゲート電極６０のそれぞれの上、選択ゲート電極６１の上、および選択ゲート電極６１の側壁６１ｗの上に、ＣＶＤによって絶縁層８７を形成する。ここで、記憶セル間の寄生容量を下げるために、記憶セル間に空隙５５が残るように絶縁層８７を形成する。例えば、絶縁層８７を段差被覆性が劣る条件で形成する。
【００９５】
続いて、図２２（ａ）〜図２２（ｃ）に表す状態から、トレンチ１０１の上部の開口が完全に絶縁層８７によって塞がれるまで成膜を遂行する。この状態を、図２３（ａ）〜図２３（ｃ）に表す。
【００９６】
図２３（ａ）〜図２３（ｃ）に表すように、トレンチ１０１ｔの中は、完全に絶縁層８７によって埋め込まれずに空隙５５が残る。
【００９７】
しかしながら、絶縁層８７は、複数の制御ゲート電極６０のそれぞれの上、および選択ゲート電極６１の上に形成された絶縁層８７の膜厚を増加させて形成した層である。つまり、絶縁層８７は、複数の制御ゲート電極６０のそれぞれの上、および選択ゲート電極６１の上に形成された絶縁層８７が繋がった層である。このため、空隙上方の絶縁層８７（すなわち、層が繋がった部分）には、シーム８７ｓと呼ばれる狭い隙間が形成される場合がある。
【００９８】
さらに、参考例では、複数の制御ゲート電極６０のそれぞれの間に架設された絶縁層８７が空隙５５に向かって突出しない形状が得られる。つまり、空隙５５が絶縁層８７側に突出する形状が得られる。
【００９９】
次に、図２４（ａ）〜図２４（ｃ）に表すように、絶縁層８７の上にマスク層９４を形成する。マスク層９４は、複数の制御ゲート電極６０と、選択ゲート電極６１のおよそ半分を覆うように形成される。
【０１００】
次に、図２５（ａ）〜図２５（ｃ）に表すように、マスク層９４から表出された絶縁層８７にエッチング加工を施す。例えば、選択ゲート電極６１上の絶縁膜７０が表出するまで絶縁層８７のエッチング加工を施す。これにより、選択ゲート電極６１の側壁６１ｗには、絶縁層８７から分離して形成された側壁膜８７ｓｗが形成される。
【０１０１】
次に、図２６（ａ）〜図２６（ｃ）に表すように、絶縁層８７の上、選択ゲート電極６１上に設けられた絶縁膜７０の上、および側壁膜８７ｓｗの上に、絶縁層７２ａを形成し、絶縁層７２ａの上に、絶縁層７２ｂを形成する。これにより、絶縁層７２ａと絶縁層７２ｂとを有する絶縁層７２が形成される。
【０１０２】
次に、図２７（ａ）〜図２７（ｃ）に表すように、絶縁層７２の上に層間絶縁膜８０を形成する。この後は、必要に応じてコンタクトホール８０ｈを形成し、コンタクトホール８０ｈの中に導電層６５を形成する。
【０１０３】
参考例では、隣り合う記憶セル間に空隙５５が残るように絶縁層８７が形成されるものの、隣り合う記憶セル間には絶縁層８７が形成されるため、隣り合う記憶セル間の結合容量が低減しない。これにより、データの書き込み、消去時には、記憶セル間が互いに干渉する可能性がある。
【０１０４】
また、参考例では、絶縁層８７によってゲート絶縁膜２０が被覆される可能性がある。このため、ゲート絶縁膜２０に応力が印加されて、ゲート絶縁膜２０の内部に電荷トラップ準位が形成される可能性がある。ゲート絶縁膜２０の内部で電荷がトラップされ易くなると、電荷蓄積層３０への電荷の注入効率、電荷蓄積層３０の電荷保持特性が悪化してしまう。
【０１０５】
また、参考例では、空隙５５の上方に形成した絶縁層８７にシーム８７ｓが形成される可能性がある。このような場合、絶縁層８７の形成後に行われる薬液処理では、この薬液がシーム８７ｓを経由して記憶セル間に入り込む場合がある。そして、この薬液によって記憶セルが汚染されたり、劣化したりする可能性がある。
【０１０６】
これに対し、本実施形態では、隣り合う記憶セル間から犠牲層８５が取り除かれ、隣り合う記憶セル間に空隙５５が形成される。さらに、この空隙５５は、複数の制御ゲート電極６０の下側、および選択ゲート電極６１の下側において繋がっている（図１４（ａ）〜図１４（ｃ））。そして、絶縁層７２は、隣り合う記憶セル間に設けた犠牲層８５の上に形成されるため、絶縁層７２が隣り合う記憶セル間に入り込むこともない（図１７（ａ）〜図１７（ｃ））。
【０１０７】
すなわち、本実施形態に係る記憶セル間には、誘電率が極めて小さい空気が存在しているか、あるいは減圧状態になっている。このため、隣り合う記憶セル間の結合容量が低減し、データの書き込み、消去時における記憶セル間の干渉が抑制される。
【０１０８】
また、本実施形態では、記憶セル間において、ゲート絶縁膜２０が絶縁層７２によって被覆されることはない（図１９（ａ）〜図１９（ｃ））。このため、ゲート絶縁膜２０には応力が印加され難くなり、ゲート絶縁膜２０の内部に電荷トラップ準位が形成され難くなる。これにより、電荷蓄積層３０への電荷の注入効率、電荷蓄積層３０の電荷保持特性が向上する。
【０１０９】
また、本実施形態では、絶縁層７２を隣り合う記憶セル間に設けた犠牲層８５の上に形成するため、絶縁層７２にシームが形成され難くなる（図１７（ａ）〜図１７（ｃ））。つまり、絶縁層７２は、複数の制御ゲート電極６０のそれぞれの上、および選択ゲート電極６１の上に形成された絶縁層８７が繋がって形成された層ではない。従って、絶縁層７２の形成後に薬液処理を行っても、この薬液がシームを通じて記憶セル間に入り込むことはない。
【０１１０】
また、本実施形態では、複数の記憶セルの上側に絶縁層７２、層間絶縁膜８０を形成する際に、複数の記憶セルのそれぞれが犠牲層８５によって支持されている（図１８（ａ）〜図１８（ｃ））。従って、複数の記憶セルの上側に絶縁層７２、層間絶縁膜８０を形成した後に、絶縁層７２、層間絶縁膜８０から印加される応力によって、記憶セルが倒れることはない。また、隣り合う記憶セル同士が接触することもない。
【０１１１】
また、本実施形態では、層間絶縁膜８０に形成するコンタクトホール８０ｈと空隙５５との間の開口部分を導電体６５ｂによって塞いだ後に、導電体６５ａを形成している。このため、導電層６５ａが空隙５５に入り込むことはなく、隣り合う半導体領域１１、あるいは隣り合う電荷蓄積層３０が導電層６５ａを通じて短絡することもない。
【０１１２】
以上説明したように、本実施形態によれば、信頼性の高い不揮発性半導体記憶装置が得られる。
【０１１３】
上記の実施形態では、「部位Ａは部位Ｂの上に設けられている」と表現された場合の「の上に」とは、部位Ａが部位Ｂに接触して、部位Ａが部位Ｂの上に設けられている場合の他に、部位Ａが部位Ｂに接触せず、部位Ａが部位Ｂの上方に設けられている場合との意味で用いられる場合がある。また、「部位Ａは部位Ｂの上に設けられている」は、部位Ａと部位Ｂとを反転させて部位Ａが部位Ｂの下に位置した場合や、部位Ａと部位Ｂとが横に並んだ場合にも適用される場合がある。これは、実施形態に係る半導体装置を回転しても、回転前後において半導体装置の構造は変わらないからである。
【０１１４】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【０１１５】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
【０１１６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１７】
１  不揮発性半導体記憶装置、  １０  半導体層、  １１  半導体領域、  １１ｃ、６５ｃ  中心線、  １１ｕ、３０ｕ、５０ｕ、８５ｕ  上部、  １１ｗ、３０ｗ、６１ｗ、６５ａｗ、８０ｈｗ  側壁、  ２０  ゲート絶縁膜、  ３０  電荷蓄積層、  ３１、６０ａ、６１ａ  ポリシリコン含有層、  ４０  ゲート絶縁膜、  ５０  素子分離領域、  ５５  空隙、  ６０  制御ゲート電極、  ６０ｂ、６１ｂ  金属含有層、  ６０Ｌ  ゲート電極層、  ６０ｔ、１００ｔ、１０１ｔ  トレンチ、  ６１  選択ゲート電極、  ６５  導電層、  ６５ａ、６５ｂ  導電体、  ６５ｗｄ  下部、  ７０  絶縁膜、  ７２、７２ａ、７２ｂ、８７  絶縁層、  ７２ｐ  部分、  ８０  層間絶縁膜、  ８０ｈ  コンタクトホール、  ８０ｕ  上面、  ８５  犠牲層、  ８７ｓ  シーム、  ８７ｓｗ  側壁膜、  ９０、９１、９２、９４  マスク層、  ９１ｈ  開口、  １００、１０１  積層構造
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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