(57)【要約】【課題】高耐圧トランジスタと通常耐圧トランジスタを単一チップに集積した半導体装置のノイズ解析のためのシミュレーションを実用的な計算処理時間で実行する。【解決手段】ＬＳＩのネットリストとそれを含むテストベンチを使った第１の回路シミュレーションを行うことにより、ネットリストにおいて接地電位よりも低い負電位レベルとなりうる負電位ノードを抽出する。抽出した負電位ノードをエミッタとし、ＬＳＩの基板をベースとし、ネットリストに含まれるＭＯＳＦＥＴのバックゲートをコレクタとする寄生バイポーラトランジスタを、ネットリストに付加して、テストベンチを使った第２の回路シミュレーションを行う。第２の回路シミュレーションにより、抽出された寄生バイポーラを含むネットリストが、所定の信号仕様を満足するか否かの判定を行う。【選択図】図１
2015026296.tif 000002
【特許請求の範囲】
【請求項１】
ｎ型半導体基板上に複数のＭＯＳＦＥＴが形成された半導体装置の設計方法であって、負電位ノード抽出ステップと、寄生バイポーラトランジスタ付加ステップと、判定ステップとを含み、電子計算機上で動作するプログラムによって実行され、
前記負電位ノード抽出ステップは、前記半導体装置のネットリストと前記ネットリストを含むテストベンチを使った第１の回路シミュレーションを行うことにより、前記ネットリストにおいて接地電位よりも低い負電位レベルとなりうる負電位ノードを抽出し、
前記寄生バイポーラトランジスタ付加ステップは、前記負電位ノードをエミッタとし前記半導体装置の基板をベースとし前記ネットリストに含まれるＭＯＳＦＥＴのバックゲートをコレクタとする寄生バイポーラトランジスタを、前記ネットリストに付加し、
前記判定ステップは、前記寄生バイポーラトランジスタが付加された前記ネットリストに対して前記テストベンチを使った第２の回路シミュレーションを行うことにより、所定の信号仕様を満足するか否かの判定を行う、設計方法。
【請求項２】
請求項１において、前記ネットリストに含まれるＭＯＳＦＥＴのバックゲートが接続されるノードにノイズ電流源を接続して、前記テストベンチを使った第３の回路シミュレーションを行うことにより、前記信号仕様を満足できなくなるノードを被害素子ノードと特定し、前記信号仕様を満足できなくなるときの前記ノイズ電流源の電流量をクライテリアとして抽出する被害素子ノード特定ステップをさらに含み、
前記判定ステップは、前記負電位ノードをエミッタとし前記半導体装置の基板をベースとし前記被害素子ノードをコレクタとする寄生バイポーラトランジスタを、前記ネットリストに付加して、テストベンチを使った第２の回路シミュレーションを行うことにより、前記被害素子ノードにおける電流量が前記クライテリアを超えるか否かの判定を行う、設計方法。
【請求項３】
請求項１において、前記第２の回路シミュレーションにおいて、前記寄生バイポーラトランジスタを、前記半導体装置のレイアウトにおけるウェル層のパターンに基づいて算出された電流増幅率を持つ、電流制御電流源でモデル化する、設計方法。
【請求項４】
請求項３において、前記第２の回路シミュレーションにおいて、前記寄生バイポーラトランジスタのベース電流は、前記負電位ノードと前記寄生バイポーラトランジスタのベースを含む、寄生ダイオードと基板抵抗素子を用いた等価回路に基づいて求める、設計方法。
【請求項５】
請求項１において、前記寄生バイポーラトランジスタのベース・エミッタ間を、寄生ダイオードと基板抵抗素子を用いた等価回路でモデル化し、前記第２の回路シミュレーションにおいて、前記寄生バイポーラトランジスタのベース電流は、前記等価回路に対する静的回路解析によって算出し、前記寄生バイポーラトランジスタのコレクタ電流は、算出した前記ベース電流を入力とし、前記半導体装置のレイアウトにおけるウェル層のパターンに基づいて算出された電流増幅率を持つ、電流制御電流源でモデル化する、設計方法。
【請求項６】
ｎ型半導体基板上に複数のＭＯＳＦＥＴが形成された半導体装置におけるノイズ解析のため、負電位ノード抽出ステップと、寄生バイポーラトランジスタ付加ステップと、判定ステップとを含む、電子計算機上で動作するプログラムであって、
前記負電位ノード抽出ステップは、前記半導体装置のネットリストと前記ネットリストを含むテストベンチを使った第１の回路シミュレーションを行うことにより、前記ネットリストにおいて接地電位よりも低い負電位レベルとなりうる負電位ノードを抽出し、
前記寄生バイポーラトランジスタ付加ステップは、前記負電位ノードをエミッタとし前記半導体装置の基板をベースとし前記ネットリストに含まれるＭＯＳＦＥＴのバックゲートをコレクタとする寄生バイポーラトランジスタを、前記ネットリストに付加し、
前記判定ステップは、前記寄生バイポーラトランジスタが付加された前記ネットリストに対して前記テストベンチを使った第２の回路シミュレーションを行うことにより、所定の信号仕様を満足するか否かの判定を行う、プログラム。
【請求項７】
請求項６において、前記プログラムは、被害素子ノード特定ステップをさらに含み、
前記被害素子ノード特定ステップは、前記ネットリストに含まれるＭＯＳＦＥＴのバックゲートが接続されるノードにノイズ電流源を接続して、前記テストベンチを使った第３の回路シミュレーションを行うことにより、前記信号仕様を満足できなくなるノードを被害素子ノードと特定し、前記信号仕様を満足できなくなるときの前記ノイズ電流源の電流量をクライテリアとして抽出し、
前記判定ステップは、前記負電位ノードをエミッタとし前記半導体装置の基板をベースとし前記被害素子ノードをコレクタとする寄生バイポーラトランジスタを、前記ネットリストに付加して、テストベンチを使った第２の回路シミュレーションを行うことにより、前記被害素子ノードにおける電流量が前記クライテリアを超えるか否かの判定を行う、プログラム。
【請求項８】
請求項６において、前記第２の回路シミュレーションにおいて、前記寄生バイポーラトランジスタを、前記半導体装置のレイアウトにおけるウェル層のパターンに基づいて算出された電流増幅率を持つ、電流制御電流源でモデル化する、プログラム。
【請求項９】
請求項８において、前記第２の回路シミュレーションにおいて、前記寄生バイポーラトランジスタのベース電流は、前記負電位ノードと前記寄生バイポーラトランジスタのベースを含む、寄生ダイオードと基板抵抗素子を用いた等価回路に基づいて求める、プログラム。
【請求項１０】
請求項６において、前記寄生バイポーラトランジスタのベース・エミッタ間を、寄生ダイオードと基板抵抗素子を用いた等価回路でモデル化し、前記第２の回路シミュレーションにおいて、前記寄生バイポーラトランジスタのベース電流は、前記等価回路に対する静的回路解析によって算出し、前記寄生バイポーラトランジスタのコレクタ電流は、算出した前記ベース電流を入力とし、前記半導体装置のレイアウトにおけるウェル層のパターンに基づいて算出された電流増幅率を持つ、電流制御電流源でモデル化する、プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の設計方法およびプログラムに関し、特に高耐圧トランジスタと通常耐圧トランジスタを単一チップに集積した半導体装置のノイズ解析に好適に利用できるものである。
【背景技術】
【０００２】
半導体集積回路（ＬＳＩ；Large Scale Integrated circuit）では、半導体基板と素子との間に形成されるｐｎ接合を逆バイアス状態にして素子間を電気的に分離しているが、このｐｎ接合が順バイアス状態になって電流が流れた場合には、そのｐｎ接合を含む寄生バイポーラトランジスタが動作して、ノイズの伝搬経路を形成する問題がある。特に、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）混載ＬＳＩのように、高耐圧トランジスタと通常耐圧トランジスタを単一チップに集積した半導体装置において、顕著な問題である。ノイズ解析には一般に、本来の回路を記述したネットリストに、寄生バイポーラトランジスタを始めとする寄生素子を、等価回路として付け加えたネットリストを使った、回路シミュレーションが利用される。
【０００３】
近年、ハードディスク用モータドライバＬＳＩ等で、パワーＭＯＳＦＥＴと通常耐圧トランジスタを混載したＬＳＩの需要が高まっている。通常耐圧トランジスタで構成されるアナログ／ディジタル変換回路やアナログアンプは、小信号を扱うため、ノイズの影響を強く受ける。そのため、上記のようなノイズ解析のニーズは高い。
【０００４】
特許文献１には、レイアウトパターンからの素子抽出方法および回路特性検証方法が、開示されている。レイアウトパターンに基づいて、着目する半導体領域に、これと逆の導電型の半導体領域が２以上接する場合に、この着目導体を動作領域とみなしてバイポーラトランジスタを抽出し、回路シミュレーションを行う。
【０００５】
特許文献２には、寄生回路抽出用ルールにより寄生トランジスタや寄生抵抗などの寄生回路情報を抽出するバックアノテーション装置が、開示されている。抽出した寄生回路情報を論理回路データに対応付け、等価回路データを生成する。
【０００６】
特許文献３には、寄生トランジスタを組み入れた回路動作解析により、誤動作等の発生を予測する設計方法が、開示されている。レイアウト図から、半導体素子以外の寄生バイポーラトランジスタを抽出する。抽出した寄生バイポーラトランジスタの回路パラメータをデバイスシミュレータにより抽出する。寄生バイポーラトランジスタを集積回路に組み入れて、回路シミュレータ(ＳＰＩＣＥ)により回路動作解析を行う。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平０３−２６６４４８号公報
【特許文献２】特開平０７−１２９６５０号公報
【特許文献３】特開２００６−１３４９５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１、２及び３について本発明者が検討した結果、以下のような新たな課題があることがわかった。
【０００９】
ＬＳＩのように回路規模が大きくなると、寄生バイポーラトランジスタを始めとする寄生素子はＬＳＩ全体に及び、数と種類が膨大になるため、実用的な計算機処理時間で解決することが困難になる。一般に回路シミュレーションは、シミュレーション対象の回路における素子の接続関係を記述したネットリストと、素子の動作特性を記述したモデルパラメータを必要とする。寄生バイポーラトランジスタを始めとする寄生素子の数は、回路シミュレーションにおけるネットリストの規模と複雑さに影響する。寄生バイポーラトランジスタの種類が増えれば、同じ数のモデルパラメータが必要となる。トランジスタの構造上の大きさ即ち、各電極の幅、長さ、間隔などが異なれば、動作特性も異なるので、別のモデルパラメータが必要となる。寄生バイポーラトランジスタは意図して形成されたものではないから、その構造は多岐に渡るからである。
【００１０】
特許文献１に記載される技術は、レイアウトパターンからバイポーラトランジスタを抽出するためのルールを提供するものであり、そのルールを満たすバイポーラトランジスタを網羅的に抽出することができる。このとき、寄生トランジスタに関してはその形状、寸法、重なり方の違いに応じて特性の異なる複数のモデルを用意しておき、抽出された寄生トランジスタの特徴から、最も近い素子モデルを選択してシミュレーションに利用する。
【００１１】
特許文献２に記載される技術は、レイアウトパターンから寄生バイポーラトランジスタを抽出するためのルールと寄生抵抗抽出用ルールを備えるバックアノテーション装置であるため、寄生素子による寄生回路が正確に抽出され、シミュレーションのための等価回路が正確に抽出される。シミュレーション実行のためのモデルパラメータは与えられるものとされ、抽出方法には言及されていない。
【００１２】
特許文献１及び特許文献２に記載される技術を回路規模の大きなＬＳＩに適用すると、ルールを満たすバイポーラトランジスタを網羅的に抽出するため、シミュレーション対象のネットリストは大規模かつ複雑となり、さらに、予め用意すべきモデルパラメータの種類も膨大となる。
【００１３】
特許文献３に記載される技術は、レイアウトパターンから寄生バイポーラトランジスタを抽出した後、抽出した寄生バイポーラトランジスタのモデルパラメータを、デバイスシミュレーションによって抽出する。抽出されたあらゆる形状の寄生バイポーラについてのモデルパラメータが、回路シミュレーションで利用可能となる。この技術を回路規模の大きなＬＳＩに適用すると、シミュレーション対象のネットリストは大規模かつ複雑となり、さらに、モデルパラメータを抽出するためのデバイスシミュレーションの計算機処理時間が膨大となる。デバイスシミュレーションは、デバイス構造を３次元のモデルで表現して行うシミュレーションであるので、１種類のデバイス構造当たりの計算機処理時間が長いため、多数種類のデバイス構造について実行すると計算機処理時間は膨大となる。
【００１４】
いずれも、計算機処理時間が回路規模に対して指数関数的に増加し膨大となって、実用的には回路規模の大きなＬＳＩに採用することができない。
【００１５】
このような課題を解決するための手段を以下に説明するが、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
一実施の形態によれば、下記の通りである。
【００１７】
すなわち、半導体装置のネットリストとそれを含むテストベンチを使った第１の回路シミュレーションを行うことにより、ネットリストにおいて接地電位よりも低い負電位レベルとなりうる負電位ノードを抽出する。抽出した負電位ノードをエミッタとし、半導体装置の基板をベースとし、ネットリストに含まれるＭＯＳＦＥＴのバックゲートをコレクタとする寄生バイポーラトランジスタを、ネットリストに付加して、テストベンチを使った第２の回路シミュレーションを行う。第２の回路シミュレーションにより、抽出された寄生バイポーラを含むネットリストが、所定の信号仕様を満足するか否かの判定を行う。
【発明の効果】
【００１８】
前記一実施の形態によって得られる効果を簡単に説明すれば下記のとおりである。
【００１９】
すなわち、シミュレーション対象の寄生バイポーラトランジスタの数が限定され、シミュレーションを実用的な計算処理時間で実行することができる。
【図面の簡単な説明】
【００２０】
【図１】図１は、実施形態１に係る設計方法を表すフローチャートである。
【図２】図２は、実施形態２に係る設計方法を表すフローチャートである。
【図３】図３は、実施形態３に係る設計方法を表すフローチャートである。
【図４】図４は、ノイズ解析の対象である半導体装置に搭載される回路の一例を表す回路図である。
【図５】図５は、負電位ノードの波形を表す波形図である。
【図６】図６は、被害素子ノード特定ステップにおける、シミュレーション対象のネットリストの一例を表す回路図である。
【図７】図７は、ノイズ解析のためのシミュレーション対象のネットリストの一例を表す回路図である。
【図８】図８は、ノイズ解析のためのシミュレーション対象のネットリストの別の一例を表す回路図である。
【図９】図９は、寄生バイポーラトランジスタの電流増幅率算出式の導出方法の一例を表す説明図である。
【図１０】図１０は、寄生ダイオードと基板抵抗素子等を用いた、寄生バイポーラトランジスタの等価回路の作成方法の一例を表す説明図である。
【図１１】図１１は、実施形態４に係る設計方法を表すフローチャートである。
【発明を実施するための形態】
【００２１】
１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００２２】
〔１〕＜加害ノードを負電位ノードに絞った寄生バイポーラの付加＞
ｎ型半導体基板上に複数のＭＯＳＦＥＴ（ＴｒＨ、ＴｒＬ、Ｍ１、Ｍ２、Ｍ３）が形成された半導体装置（１０）の設計方法であって、負電位ノード抽出ステップ（Ｓ１）と、寄生バイポーラトランジスタ付加ステップ（Ｓ２）と、判定ステップ（Ｓ３，Ｓ４）とを含み、電子計算機上で動作するプログラムによって実行される。
【００２３】
前記負電位ノード抽出ステップは、前記半導体装置のネットリスト（１）と前記ネットリストを含むテストベンチ（２）を使った第１の回路シミュレーションを行うことにより、前記ネットリストにおいて接地電位よりも低い負電位レベルとなりうる負電位ノードを抽出する。
【００２４】
前記寄生バイポーラトランジスタ付加ステップは、前記負電位ノードをエミッタとし前記半導体装置の基板をベースとし前記ネットリストに含まれるＭＯＳＦＥＴのバックゲートをコレクタとする寄生バイポーラトランジスタ（Ｂｉｐ）を、前記ネットリストに付加する。
【００２５】
前記判定ステップは、前記寄生バイポーラトランジスタが付加された前記ネットリストに対して前記テストベンチを使った第２の回路シミュレーション（Ｓ３）を行うことにより、所定の信号仕様を満足するか否かの判定を行う。
【００２６】
これにより、シミュレーション対象の寄生バイポーラトランジスタの数が限定され、シミュレーションを実用的な計算処理時間で実行することができる。
【００２７】
〔２〕＜被害素子ノード特定ステップ＞
項１において、設計方法は以下の被害素子ノード特定ステップ（Ｓ６）をさらに含む。
【００２８】
被害素子ノード特定ステップでは、前記ネットリストに含まれるＭＯＳＦＥＴのバックゲートが接続されるノードにノイズ電流源（１５）を接続して、前記テストベンチを使った第３の回路シミュレーション（Ｓ６）を行う。これにより、前記信号仕様を満足できなくなるノードを被害素子ノードと特定し、前記信号仕様を満足できなくなるときの前記ノイズ電流源の電流量をクライテリアとして抽出する（Ｓ６）。
【００２９】
前記判定ステップは、前記負電位ノードをエミッタとし前記半導体装置の基板をベースとし前記被害素子ノードをコレクタとする寄生バイポーラトランジスタ（Ｂｉｐ）を、前記ネットリストに付加して、テストベンチを使った第２の回路シミュレーションを行うことにより（Ｓ３）、前記被害素子ノードにおける電流量が前記クライテリアを超えるか否かの判定を行う（Ｓ４）。
【００３０】
これにより、被害素子ノードを絞り込むことができ、ノイズ解析時間のための計算機処理時間（シミュレーション時間）をさらに抑えることができる。
【００３１】
〔３〕＜寄生バイポーラトランジスタの簡易モデル＞
項１または項２において、前記第２の回路シミュレーションにおいて、前記寄生バイポーラトランジスタを、前記半導体装置のレイアウト（４）におけるウェル層のパターンに基づいて算出された電流増幅率を持つ、電流制御電流源（１６）でモデル化する（Ｓ７，Ｓ８）。
【００３２】
これにより、多数の寄生バイポーラトランジスタそれぞれに適するモデルパラメータを抽出するための、デバイスシミュレーションを不要とすることができ、ノイズ解析時間のための計算機処理時間（シミュレーション時間）を抑えることができる。
【００３３】
〔４〕＜寄生バイポーラトランジスタのベース電流の算出＞
項３において、前記第２の回路シミュレーションにおいて、前記寄生バイポーラトランジスタのベース電流は、前記負電位ノードと前記寄生バイポーラトランジスタのベースを含む、寄生ダイオード（Ｄｓ）と基板抵抗素子（Ｒｓ）を用いた等価回路に基づいて求める。
【００３４】
これにより、デバイスシミュレーションを使うことなく、寄生バイポーラトランジスタのベース電流を算出することができ、ノイズ解析時間のための計算機処理時間（シミュレーション時間）をさらに抑えることができる。
【００３５】
〔５〕＜静的回路解析による寄生バイポーラトランジスタのベース電流の算出＞
項１または項２において、前記寄生バイポーラトランジスタのベース・エミッタ間を、寄生ダイオード（Ｄｓ）と基板抵抗素子（Ｒｓ）を用いた等価回路でモデル化する。前記第２の回路シミュレーションにおいて、前記寄生バイポーラトランジスタのベース電流は、前記等価回路に対する静的回路解析によって算出する。前記寄生バイポーラトランジスタのコレクタ電流は、算出した前記ベース電流を入力とし、前記半導体装置のレイアウトにおけるウェル層のパターンに基づいて算出された電流増幅率を持つ、電流制御電流源（１６）でモデル化する。
【００３６】
これにより、寄生バイポーラトランジスタのベース電流を、過渡解析によらず静的な回路解析によって算出することができ、ノイズ解析時間のための計算機処理時間（シミュレーション時間）をさらに抑えることができる。
【００３７】
〔６〕＜加害ノードを負電位ノードに絞った寄生バイポーラの付加（プログラム）＞
ｎ型半導体基板上に複数のＭＯＳＦＥＴ（ＴｒＨ、ＴｒＬ、Ｍ１、Ｍ２、Ｍ３）が形成された半導体装置（１０）におけるノイズ解析のための電子計算機上で動作するプログラムであって、負電位ノード抽出ステップ（Ｓ１）と、寄生バイポーラトランジスタ付加ステップ（Ｓ２）と、判定ステップ（Ｓ３，Ｓ４）とを含んで構成される。
【００３８】
前記負電位ノード抽出ステップは、前記半導体装置のネットリスト（１）と前記ネットリストを含むテストベンチ（２）を使った第１の回路シミュレーションを行うことにより、前記ネットリストにおいて接地電位よりも低い負電位レベルとなりうる負電位ノードを抽出する。
【００３９】
前記寄生バイポーラトランジスタ付加ステップは、前記負電位ノードをエミッタとし前記半導体装置の基板をベースとし前記ネットリストに含まれるＭＯＳＦＥＴのバックゲートをコレクタとする寄生バイポーラトランジスタ（Ｂｉｐ）を、前記ネットリストに付加する。
【００４０】
前記判定ステップは、前記寄生バイポーラトランジスタが付加された前記ネットリストに対して前記テストベンチを使った第２の回路シミュレーション（Ｓ３）を行うことにより、所定の信号仕様を満足するか否かの判定を行う。
【００４１】
これにより、シミュレーション対象の寄生バイポーラトランジスタの数が限定され、シミュレーションを実用的な計算処理時間で実行することができる。
【００４２】
〔７〕＜被害素子ノード特定ステップ（プログラム）＞
項６において、前記プログラムは、被害素子ノード特定ステップ（Ｓ６）をさらに含む。
【００４３】
前記被害素子ノード特定ステップは、前記ネットリストに含まれるＭＯＳＦＥＴのバックゲートが接続されるノードにノイズ電流源（１５）を接続して、前記テストベンチを使った第３の回路シミュレーション（Ｓ６）を行う。これにより、前記信号仕様を満足できなくなるノードを被害素子ノードと特定し、前記信号仕様を満足できなくなるときの前記ノイズ電流源の電流量をクライテリアとして抽出する。
【００４４】
前記判定ステップは、前記負電位ノードをエミッタとし前記半導体装置の基板をベースとし前記被害素子ノードをコレクタとする寄生バイポーラトランジスタ（Ｂｉｐ）を、前記ネットリストに付加して、テストベンチを使った第２の回路シミュレーションを行うことにより（Ｓ３）、前記被害素子ノードにおける電流量が前記クライテリアを超えるか否かの判定を行う。
【００４５】
これにより、被害素子ノードを絞り込むことができ、ノイズ解析時間のための計算機処理時間（シミュレーション時間）をさらに抑えることができる。
【００４６】
〔８〕＜寄生バイポーラトランジスタの簡易モデル（プログラム）＞
項６または項７において、前記第２の回路シミュレーションにおいて、前記寄生バイポーラトランジスタを、前記半導体装置のレイアウトにおけるウェル層のパターンに基づいて算出された電流増幅率を持つ、電流制御電流源（１６）でモデル化する（Ｓ７，Ｓ８）。
【００４７】
これにより、多数の寄生バイポーラトランジスタそれぞれに適するモデルパラメータを抽出するための、デバイスシミュレーションを不要とすることができ、ノイズ解析時間のための計算機処理時間（シミュレーション時間）を抑えることができる。
【００４８】
〔９〕＜寄生バイポーラトランジスタのベース電流の算出（プログラム）＞
項８において、前記第２の回路シミュレーションにおいて、前記寄生バイポーラトランジスタのベース電流は、前記負電位ノードと前記寄生バイポーラトランジスタのベースを含む、寄生ダイオード（Ｄｓ）と基板抵抗素子（Ｒｓ）を用いた等価回路に基づいて求める。
【００４９】
これにより、デバイスシミュレーションを使うことなく、寄生バイポーラトランジスタのベース電流を算出することができ、ノイズ解析時間のための計算機処理時間（シミュレーション時間）をさらに抑えることができる。
【００５０】
〔１０〕＜静的回路解析による寄生バイポーラのＩｂ算出（プログラム）＞
項６または項７において、前記寄生バイポーラトランジスタのベース・エミッタ間を、寄生ダイオード（Ｄｓ）と基板抵抗素子（Ｒｓ）を用いた等価回路でモデル化する。前記第２の回路シミュレーションにおいて、前記寄生バイポーラトランジスタのベース電流は、前記等価回路に対する静的回路解析によって算出する。前記寄生バイポーラトランジスタのコレクタ電流は、算出した前記ベース電流を入力とし、前記半導体装置のレイアウトにおけるウェル層のパターンに基づいて算出された電流増幅率を持つ、電流制御電流源（１６）でモデル化する。
【００５１】
これにより、寄生バイポーラトランジスタのベース電流を、過渡解析によらず静的な回路解析によって算出することができ、ノイズ解析時間のための計算機処理時間（シミュレーション時間）をさらに抑えることができる。
【００５２】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００５３】
〔実施形態１〕
図１は、実施の形態の概要に係る設計方法を表すフローチャートである。特に制限されないが、ＥＷＳ（Engineering Work Station）などの電子計算機上で動作するプログラムである。負電位ノード抽出ステップＳ１において、解析対象の半導体装置のネットリスト１とそれを含むテストベンチ２を使った第１の回路シミュレーションを行うことにより、接地電位よりも低い負電位レベルとなりうる負電位ノードを抽出する。このネットリスト１とテストベンチ２は通常の回路設計に用いられるネットリストとテストベンチであればよい。テストベンチ２は、種々の条件において設計したネットリスト１が所定の仕様を満足することを確認するため、入力信号波形、接続される回路の条件、動作条件などを変えた多くのテスト項目と、所定の仕様を満足するか否かを判断するための、プローブ記述を含んで構成されている。
【００５４】
寄生バイポーラトランジスタ付加ステップＳ２により、抽出された負電位ノードをエミッタとし、基板をベースとし、ネットリスト１に含まれるＭＯＳＦＥＴのバックゲートをコレクタとする寄生バイポーラトランジスタＢｉｐを、ネットリスト１に付加する。寄生バイポーラトランジスタＢｉｐが付加されたネットリストを対象として、第２の回路シミュレーションを行う（ステップＳ３）。判定ステップＳ４では、そのシミュレーションの結果、所定の信号仕様を満足するか否かの判定を行う。
【００５５】
これにより、シミュレーション対象の寄生バイポーラトランジスタの数が限定され、シミュレーションを実用的な計算処理時間で実行することができる。
【００５６】
なお、対策ステップＳ５は、レイアウト設計の変更または回路設計の変更であって、同じプログラムに含まれていてもよいし、プログラムは仕様を満足しない旨を出力して終了し、対策を設計者に任せても良い。同じプログラムによって自動で対策する場合には、例えばレイアウト設計において、負電位ノードの周辺の基板コンタクトを増やす、負電位ノードの負荷容量を増やすなどの変更を行うことができる。また例えば回路設計において、高耐圧パワーＭＯＳＦＥＴと負電位ノードの間に抵抗を挿入するあるいは挿入されている抵抗の値を大きくする、駆動回路１１、１２による駆動波形を鈍らせるなどの変更を行うことができる。
【００５７】
図４は、ノイズ解析の対象である半導体装置に搭載される回路の一例を表す回路図である。ＬＳＩ１０には、２段に縦積みされた高耐圧パワーＭＯＳＦＥＴ（ＴｒＨ，ＴｒＬ）により、外部の誘導性負荷１３を駆動する回路と、通常耐圧のＭＯＳＦＥＴ（Ｍ１，Ｍ２，Ｍ３）によるアナログ回路が、同一チップに搭載されている。２段に縦積みされた高耐圧パワーＭＯＳＦＥＴ（ＴｒＨ，ＴｒＬ）は、それぞれ、駆動回路１１、１２によって駆動される。高耐圧パワーＭＯＳＦＥＴ（ＴｒＨ）のドレインは高電圧電源ＶＤＨに接続され、他方の高耐圧パワーＭＯＳＦＥＴ（ＴｒＬ）のソースは接地されている。高耐圧パワーＭＯＳＦＥＴ（ＴｒＨ）のソースと他方の高耐圧パワーＭＯＳＦＥＴ（ＴｒＬ）のドレインは互いに接続され、端子ＯＵＴを介して外部の誘導性負荷１３に接続される。駆動回路１１は電源ＶＤで動作し、駆動回路１２は電源ＶＬで動作する。外部の誘導性負荷１３の一方の端子にはＶＤ端子との間に容量Ｃ１が接続され、他方の端子には抵抗ＲＬと接地されている容量Ｃ２が接続されている。図示を省略した駆動回路１１と１２の入力信号が増幅されて、端子ＯＵＴを介して誘導性負荷１３が駆動される。アナログ回路は、電源ＶＡで動作する差動回路であり、ＭＯＳＦＥＴ（Ｍ１、Ｍ２）にはそれぞれ負荷抵抗Ｒ１とＲ２が接続されて差動対を構成し、共通に電流源ＭＯＳＦＥＴ（Ｍ３）に接続されている。図示を省略した入力信号ＩＮ１とＩＮ２に対応する、差動出力ＯＴ１とＯＴ２を出力する。ＬＳＩ１０の内部回路は、ネットリスト１に記述され、外部に接続される回路は、テストベンチ２に記述される。なお、図４は、説明のために、極めて簡略な回路例を例示したものである。ノイズの被害を受ける可能性がある回路は、アナログ回路に限定されない。
【００５８】
図５は、負電位ノードの波形を表す波形図である。図４に示したネットリスト１とテストベンチ２を使って、回路シミュレーションを実行し、端子ＯＵＴを観測したものである。端子ＯＵＴには、誘導性負荷１３が接続されているので、２段に縦積みされた高耐圧パワーＭＯＳＦＥＴである、ＴｒＨとＴｒＬにより、交互に駆動されると、逆起電力によってダンピング波形が観測される。接地側のダンピングは、接地電位よりも低い、負電位となる。負電位ノード抽出ステップＳ１では、このようなノードを負電位ノードとして抽出する。
【００５９】
図７は、ノイズ解析のためのシミュレーション対象のネットリストの一例を表す回路図である。抽出された負電位ノードＯＵＴをエミッタとし、基板をベースとし、例えばアナログ回路の通常耐圧ＭＯＳＦＥＴ（Ｍ２）のバックゲートをコレクタとする寄生バイポーラトランジスタＢｉｐを、ネットリスト１に付加する（ステップＳ２）。寄生バイポーラトランジスタＢｉｐが付加されたネットリスト１を対象として、第２の回路シミュレーションを行う（ステップＳ３）。寄生バイポーラトランジスタＢｉｐのためのモデルパラメータは、デバイスシミュレータなどを用いて抽出しても良い。ネットリスト１に付加すべき寄生バイポーラトランジスタＢｉｐが特定されているので、寄生バイポーラトランジスタを網羅的に抽出し、必要なモデルパラメータ全てについて、デバイスシミュレーションを行って求める、従来技術に対して、デバイスシミュレーションによる計算機負荷を大幅に低減することができる。
【００６０】
判定ステップＳ４では、そのシミュレーションの結果、所定の信号仕様を満足するか否かの判定を行う。所定の信号仕様を満足するか否かの判定は、通常の設計のための判定基準と同じでよい。寄生バイポーラの影響が、所定の信号仕様にどう影響するかを評価し、影響があっても所定の仕様が満足されていれば、ノイズは十分小さいものとして許容される。
【００６１】
図７に図示した回路は、ＭＯＳＦＥＴ（Ｍ２）を被害素子ノードと見たノイズ解析の例である。他のＭＯＳＦＥＴにも同時に寄生バイポーラトランジスタＢｉｐを接続した、ネットリストを対象としてノイズ解析を行っても良いし、１個ずつ順次接続して複数回のシミュレーションを行ってもよい。複数のＭＯＳＦＥＴを同時に被害素子ノードと見たノイズ解析を行えば、複合的な影響を評価することができるが、シミュレーション対象のネットリストは、大規模かつ複雑になり、シミュレーション１回あたりの計算機処理時間は長くなる。
【００６２】
全ての寄生バイポーラ素子を抽出してネットリストに付加する、従来のノイズ解析と比較して、解析対象の寄生バイポーラ素子を、負電位ノードに接続された寄生バイポーラトランジスタのみに限定することができるため、ネットリスト１に付加される寄生バイポーラ素子の数は、大幅に少なくてすむ。したがって、シミュレーション対象のネットリストの規模と複雑さは、著しく軽減される。
【００６３】
負電位ノードに接続された寄生バイポーラトランジスタのみに限定することができる理由について説明する。高耐圧トランジスタと通常耐圧トランジスタを単一チップに集積した半導体装置（ＬＳＩ）１０では、高耐圧トランジスタのドレインまたはソースをエミッタとし、基板をベースとし、通常耐圧トランジスタのドレインまたはソースをコレクタとする、ｎｐｎ型バイポーラトランジスタが、寄生バイポーラトランジスタとして形成される。通常、ｐ型半導体基板は接地されているので、ｐｎ接合は常時逆バイアスされている。ｐｎ接合が順バイアスされない限り、ｎｐｎ型バイポーラトランジスタは増幅動作をしないので、ｐｎ接合が順バイアスされる場合についてのみ、寄生バイポーラトランジスタを考慮すればよい。通常、ｐ基板は接地されているのであるから、高耐圧トランジスタのドレインまたはソースが負電位にならなければ、ｐｎ接合は順バイアスされない。したがって、高耐圧トランジスタのドレインまたはソースが負電位になる場合についてのみ、考慮すれば良いことになる。なお、負電位を生じる可能性があれば、高耐圧トランジスタのドレインまたはソースには限られない。また、ｎ型基板上に形成した場合は、寄生バイポーラトランジスタはｐｎｐ型となり、ｎ基板が電位固定される電位よりも高い電位の場合にのみ、寄生バイポーラトランジスタが動作する。
【００６４】
〔実施形態２〕
図２は、実施形態２に係る設計方法を表すフローチャートである。実施形態１に係る設計方法を表すフローチャートに対して、被害素子ノード特定ステップ（Ｓ６）をさらに含む。図６は、被害素子ノード特定ステップにおける、シミュレーション対象のネットリストの一例を表す回路図である。
【００６５】
被害素子ノード特定ステップＳ６では、例えば図６に示すように、ネットリスト１に含まれるＭＯＳＦＥＴ（Ｍ１，Ｍ２，Ｍ３）のバックゲートが接続されるノードにノイズ電流源（１５＿１、１５＿２、１５＿３）を接続して、テストベンチを使った第３の回路シミュレーション（Ｓ６）を行う。これにより、信号仕様を満足できなくなるノードを被害素子ノードと特定し、信号仕様を満足できなくなるときのノイズ電流源の電流量をクライテリアとして抽出する（Ｓ６）。
【００６６】
判定ステップＳ４では、実施形態１と同様に、負電位ノードをエミッタとし前記半導体装置の基板をベースとし前記被害素子ノードをコレクタとする寄生バイポーラトランジスタ（Ｂｉｐ）を、ネットリスト１に付加して、テストベンチ２を使った第２の回路シミュレーションを行う（Ｓ３）。本実施形態では、判定ステップＳ４において、ステップＳ６で特定した被害素子ノードにおける電流量が、クライテリアを満足するか否かの判定を行う。
【００６７】
図６に例示した回路は、差動増幅回路である。ＩＮ１とＩＮ２に入力される差動入力信号の差分が、出力ＯＴ１とＯＴ２に差動出力される。ＶＲＥＦは、Ｍ３による定電流源の電流値を与える参照電圧である。テストベンチでは、例えば、利得（ＯＴ２−ＯＴ１）／（ＩＮ２−ＩＮ１）の線形性に対して、満足すべき信号仕様が与えられているとする。図６に示すように、ネットリスト１に含まれるＭＯＳＦＥＴ（Ｍ１，Ｍ２，Ｍ３）のバックゲートが接続されるノードにノイズ電流源（１５＿１、１５＿２、１５＿３）を接続して、テストベンチを使った第３の回路シミュレーション（Ｓ６）を行う。ノイズ電流源（１５＿１、１５＿２、１５＿３）のそれぞれに、どの程度の大きさのノイズを与えたときに、上記利得の線形性の信号仕様を満足できなくなるかの指標を、予め、第３の回路シミュレーション（Ｓ６）によって求めておく。この指標がクライテリアである。判定ステップＳ４では、求めたクライテリアに基づいて、ノイズ量が許容範囲か否かの判定とする。クライテリアは、計算機上で実行されるプログラムにより自動的に求めることができる。例えば、テストベンチ２の中に信号仕様を満足しているか否かの範囲を行う記述を含めておき、ノイズ電流源（１５＿１、１５＿２、１５＿３）の電流量を徐々に増加して、信号仕様を満たさなくなった時点の電流量をクライテリアとすることができる。
【００６８】
これにより、被害素子ノードを絞り込むことができ、シミュレーション時間をさらに抑えることができる。
【００６９】
〔実施形態３〕＜寄生バイポーラトランジスタのベース電流の算出＞
図３は、実施形態２に係る設計方法を表すフローチャートである。実施形態２に対して、寄生バイポーラ素子の電流増幅率hFE算出式の読み込みステップ（Ｓ７）と、寄生バイポーラ素子のベース電流、コレクタ電流の算出ステップ（Ｓ８）をさらに含む。回路シミュレーション（Ｓ３）で用いる寄生バイポーラトランジスタＢｉｐを、半導体装置１０のレイアウト４におけるウェル層のパターンに基づいて算出された電流増幅率hFEを持つ、電流制御電流源１６でモデル化する（Ｓ７，Ｓ８）。ステップＳ２では、寄生バイポーラトランジスタＢｉｐを、通常のバイポーラトランジスタと同様の高精度なデバイスモデルに代えて、ベース電流が入力されると、それに電流増幅率hFEを比例定数として比例するコレクタ電流を出力する、電流制御電流源によって、モデリングすることができる。
【００７０】
図８は、ノイズ解析のためのシミュレーション対象のネットリストの別の一例を表す回路図である。ＬＳＩ１０の基板と負電位ノードの間を、寄生ダイオードＤｓと基板抵抗Ｒｓによる等価回路によって記述する。寄生バイポーラトランジスタＢｉｐのベース電流Ｉｂは、寄生ダイオードＤｓと基板抵抗Ｒｓを流れる電流として求めることができる。寄生バイポーラトランジスタＢｉｐのコレクタ電流Ｉｃは、電流値が式Ic=hFEIbによって制御される、電流制御電流源１６によって、モデリングすることができる。
【００７１】
これにより、多数の寄生バイポーラトランジスタそれぞれに適するモデルパラメータを抽出するための、デバイスシミュレーションを不要とすることができ、ノイズ解析時間のための計算機処理時間を抑えることができる。
【００７２】
図９は、寄生バイポーラトランジスタの電流増幅率算出式の導出方法の一例を表す説明図である。上側に上面図を示し、下側に断面図を示す。断面図に示すように、寄生バイポーラトランジスタＢｉｐは、Ｐ型エピタキシャル基板３０をベースとし、高耐圧トランジスタ側のＮ型埋め込み層３１＿１とｎ型エピタキシャル成長層３３＿１をエミッタとし、通常耐圧のＭＯＳＦＥＴ側のＮ型埋め込み層３１＿２とＮ型エピタキシャル成長層３３＿２をコレクタとして形成される。上面図でみると、２つのＮウェル層（Ｎウェルパターン）４１＿１と４１＿２にＰウェル層（Ｐウェルパターン）４２が挟まれた箇所である。
【００７３】
一般に、バイポーラトランジスタの電流増幅率hFEは、近似的に以下の式で表すことができる。
hFE=(Ln・dn)／(We・Wb)
ここで、Wbはベース幅、Weはエミッタ幅、Lnとdnはそれぞれキャリアの拡散長および深さである。WbはＮウェル層Nwell/Epi４１＿１と４１＿２の間隔に相当する。Weは被害を受けるＭＯＳＦＥＴのセル幅に相当する。被害を受けるＭＯＳＦＥＴは、ゲート３７を挟むＰ型拡散層３６を備えて形成されている。拡散長Lnと深さdnは、事前にデバイスシミュレーションなどにより、基板とウェルのドーピングプロファイルに基づいて求めることができる。拡散長Lnと深さdnを求めるために、デバイスシミュレーションが必要になるが、これらのパラメータは、基板とウェルのドーピングプロファイルに基づいて一意に決まり、トランジスタの形状には依存しない。半導体製造プロセスに対して１種類のパラメータがあればよい。
【００７４】
上に示した式により、電流増幅率hFEを決めるパラメータのうち、ベース幅Wbとエミッタ幅Weは、負電位ノードと被害素子ノードが決まると、その間のウェルのレイアウトパターン形状に基づいて算出され、ノイズ解析の度に再計算が必要となる。一方、拡散長Lnと深さdnは、半導体製造プロセスについて固有のパラメータであるから、ノイズ解析の度に再計算する必要はない。
【００７５】
これにより、ノイズ解析の度にデバイスシミュレーションを使うことなく、寄生バイポーラトランジスタのベース電流を算出することができ、ノイズ解析時間のための計算機処理時間をさらに抑えることができる。
【００７６】
〔実施形態４〕＜静的回路解析による寄生バイポーラトランジスタのベース電流の算出＞
図１０は、寄生ダイオードと基板抵抗素子等を用いた、寄生バイポーラトランジスタの等価回路の作成方法の一例を表す説明図である。
【００７７】
Ｐ型エピ基板３０上に、ＮウェルであるＮ型エピタキシャル成長層３３＿１〜３３＿７と、ＰウェルであるＰ型エピタキシャル成長層３４＿１〜３４＿８とが形成されている。Ｎ型埋め込み層３１とＰ型埋め込み層３２は、図示を省略した。Ｎウェル（Ｎ型エピタキシャル成長層）３３＿２と３３＿４に、高耐圧トランジスタＴｒＬとＴｒＨが、それぞれ形成され、Ｎウェル（Ｎ型エピタキシャル成長層）３３＿６と３３＿７に、通常耐圧ＭＯＳＦＥＴであるＭ１とＭ３が、それぞれ形成されている。
【００７８】
図４に示した回路例と同様に、高耐圧トランジスタＴｒＬのドレインとＴｒＨのソースが互いに接続されたノードを、負電位ノードとする。高耐圧トランジスタＴｒＬのドレインは、Ｎ型拡散層３５＿２、３５＿４であり、Ｎウェル（Ｎ型エピタキシャル成長層）３３＿２内に形成され、Ｐ型基板３０との間にＰＮ接合が形成されており、寄生バイポーラトランジスタＢｉｐのエミッタとして機能する。Ｐ型基板３０はベースである。通常耐圧ＭＯＳＦＥＴであるＭ１を被害素子とすると、Ｎウェル（Ｎ型エピタキシャル成長層）３３＿７がＭ１のバックゲートに接続されている。Ｎウェル（Ｎ型エピタキシャル成長層）３３＿７は、Ｐ型基板３０との間にＰＮ接合が形成されており、寄生バイポーラトランジスタＢｉｐのコレクタとして機能する。
【００７９】
寄生バイポーラトランジスタＢｉｐの電極間（ベース・エミッタ間、ベース・コレクタ間）の基板３０を格子状のＲＣネットワークとして、等価回路を抽出する。基板３０は、Ｐウェルと同じ層のＰ型エピタキシャル成長層３４＿３〜３４＿８を介して接地されている。所謂基板コンタクトである。Ｐ型エピタキシャル成長層３４＿３〜３４＿８と基板３０の縦方向の抵抗は、Ｒｓ＿２，Ｒｓ＿４、Ｒｓ＿７、Ｒｓ＿９、Ｒｓ＿１３、Ｒｓ＿１６としてモデル化する。ＰＮ接合が形成されている高耐圧トランジスタＴｒＨのドレインは、高電圧電源ＶＤＨに接続されているので、寄生ダイオードＤｓ＿２としてモデル化する。寄生ダイオードＤｓ＿２は逆バイアスされているので、容量として機能する。ＰＮ接合が形成されている通常耐圧トランジスタＭ３のウェルは、寄生ダイオードＤｓ＿３としてモデル化する。負電位ノードには、ノイズ発生源として機能する電流源１５を接続し、被害素子である通常耐圧もＳＦＥＴＭ１のバックゲートには、電流源１６を接続する。
【００８０】
図１１は、実施形態４に係る設計方法を表すフローチャートである。上述のように、寄生ダイオードＤｓと基板抵抗素子Ｒｓを用いた等価回路でモデル化する。実施形態３に対して、被害素子ノード及びクライテリア特定ステップ（Ｓ６）と寄生バイポーラ素子の電流増幅率hFE算出式の読み込みステップ（Ｓ７）の間に、格子状ＲＣネットワークの抽出（Ｓ９）と回路シミュレーション（Ｓ１０）を行う。格子状ＲＣネットワークの抽出（Ｓ９）では、上述のように、寄生バイポーラトランジスタＢｉｐの電極間（ベース・エミッタ間、ベース・コレクタ間）の基板３０を格子状のＲＣネットワークとして、等価回路を抽出する。格子状のＲＣネットワークは、図１０には断面図を示して深さ方向と電極間方向に２次元的に広がる格子状のＲＣネットワークとして説明したが、基板表面に平行な方向にも広がる、３次元的な格子状ＲＣネットワークとしてモデル化しても良い。負電位ノードには、ノイズ発生源として機能する電流源１５を接続し、被害素子である通常耐圧もＳＦＥＴＭ１のバックゲートには、寄生バイポーラトランジスタＢｉｐのコレクタ電流として機能する、電流源１６を接続する。
【００８１】
回路シミュレーションＳ１０は、過渡解析でなはなく、ＡＣ解析やＤＣ解析などの静的回路解析でよい。ノイズ発生源として機能する電流源１５、格子状のＲＣネットワーク、および、寄生バイポーラトランジスタＢｉｐのコレクタ電流として機能する電流源１６は、全て線形素子であるため、ＡＣ解析やＤＣ解析などの静的回路解析の結果は、過渡解析の結果と一致する。計算機への負荷が小さい、静的回路解析を行えば良いので、ノイズ解析時間のための計算機処理時間をさらに抑えることができる。
【００８２】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００８３】
例えば、電子計算機上のソフトウェアによってノイズ解析を行う設計支援システムとして実施形態を開示したが、電子計算機は、大型のスーパーコンピュータから、エンジニアリング・ワークステーション、パーソナル・コンピュータなど、如何なる電子計算機にも適用できる。また、ソフトウェアは、独立して動作するアプリケーション・ソフトウェアであっても、さらに大きな設計ツールの中にサブプログラムなどとして組み込まれた１機能であっても良い。
【符号の説明】
【００８４】
１  ネットリスト
２  テストベンチ
３  バイポーラトランジスタの電流増幅率hFE算出式
４  レイアウトデータ
Ｓ１  負電位ノード抽出ステップ
Ｓ２  ネットリストに寄生バイポーラトランジスタを付加
Ｓ３  回路シミュレーション
Ｓ４  判定ステップ
Ｓ５  対策（レイアウト設計変更、回路設計変更）
Ｓ６  被害素子ノード及びクライテリアを特定するステップ
Ｓ７  寄生バイポーラ素子の電流増幅率hFE算出式の読み込み
Ｓ８  寄生バイポーラ素子のベース電流、コレクタ電流の算出
Ｓ９  格子状ＲＣネットワークの抽出
Ｓ１０  静的回路解析
ＴｒＨ、ＴｒＬ  高耐圧トランジスタ
Ｍ１、Ｍ２、Ｍ３  通常耐圧ＭＯＳＦＥＴ
Ｂｉｐ  寄生バイポーラトランジスタ
Ｄｓ  寄生ダイオード
Ｒｓ  基板抵抗
Ｃｓ  寄生容量
Ｒ  抵抗
Ｃ  容量
ＶＨ、ＶＬ、ＶＡ  電源
１０  ＬＳＩ
１１、１２  駆動回路
１３  誘導性負荷
１４  ダイオード
１５  ノイズ電流源
１６  電流源（Ｉｃ）
３０  基板
３１  Ｎ型埋め込み層
３２  Ｐ型埋め込み層
３３  Ｎ型エピタキシャル成長層
３４  Ｐ型エピタキシャル成長層
３５  Ｎ型拡散層
３６  Ｐ型拡散層
３７  ゲート
４１  Ｎウェル層
４２  Ｐウェル層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2015026296.tif 000011
【図１０】
2015026296.tif 000012
【図１１】
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