(57)【要約】【課題】本発明は、複数の受動素子を備えた複合電子部品及びその実装基板に関する。【解決手段】本発明は、複数の誘電体層を有し、上記誘電体層を介して対向配置される第１及び第２内部電極が積層されたセラミック本体からなるキャパシタとコイル部を含む磁性体本体で構成されるインダクタとが結合された複合体と、上記複合体の第１端面に形成され、上記インダクタのコイル部と連結される第１入力端子と、上記キャパシタの上下面及び第２側面の少なくとも一つ以上に形成され、上記第２内部電極と連結される第２入力端子と、上記複合体の第２端面に形成され、上記インダクタのコイル部と連結される出力端子と、上記複合体のうち上記キャパシタの上下面及び第１側面の少なくとも一つ以上に形成され、上記キャパシタの第１内部電極と連結されるグラウンド端子と、を含む複合電子部品に関する。【選択図】図１
2015088720.tif 000002
【特許請求の範囲】
【請求項１】
複数の誘電体層を有し、前記複数の誘電体層の各々の誘電体層を介して対向配置される第１内部電極及び第２内部電極が積層されたセラミック本体を備えたキャパシタと、コイル部を含む磁性体本体を備えたインダクタとが結合された複合体と、
前記複合体の第１端面に形成され、前記インダクタのコイル部と連結される第１入力端子、及び前記キャパシタの上下面及び第２側面の少なくとも一つ以上に形成され、前記第２内部電極と連結される第２入力端子と、
前記複合体の第２端面に形成され、前記インダクタのコイル部と連結される出力端子と、
前記複合体のうち前記キャパシタの上下面及び第１側面の少なくとも一つ以上に形成され、前記キャパシタの前記第１内部電極と連結されるグラウンド端子と、を含む複合電子部品。
【請求項２】
前記第１内部電極は前記複合体の第１側面に露出するリードを有し、前記第２内部電極は前記複合体の第２側面に露出するリードを有する、請求項１に記載の複合電子部品。
【請求項３】
複数の誘電体層を有し、複数の誘電体層の各々の誘電体層を介して対向するように配置され、第１側面に露出するリードを有する第１内部電極及び第２側面に露出するリードを有する第２内部電極が積層されたセラミック本体を備えたキャパシタと、コイル部を含む磁性体本体を備えたインダクタとが結合された複合体と、
前記セラミック本体の第１側面に形成され、前記第１内部電極と電気的に連結される第１外部電極、第２側面に形成され、前記第２内部電極と電気的に連結される第２外部電極、及び前記セラミック本体の第１端面及び第２端面に形成された第１ダミー電極及び第２ダミー電極と、
前記磁性体本体の第１端面及び第２端面に形成され、前記コイル部と連結される第３及び第４外部電極と、を含み、
前記複合体は、前記第１ダミー電極と第３外部電極が結合されて形成される第１入力端子、前記第２外部電極である第２入力端子、前記第２ダミー電極と第４外部電極が結合されて形成される出力端子、及び前記第１外部電極であるグラウンド端子を含む複合電子部品。
【請求項４】
前記磁性体本体は導電パターンが形成された複数の磁性体層が積層された形態であり、前記導電パターンが前記コイル部を構成する、請求項１から３のいずれか１項に記載の複合電子部品。
【請求項５】
前記インダクタは薄膜型であり、前記磁性体本体が絶縁基板及び前記絶縁基板の少なくとも一面に形成されたコイルを含む、請求項１から４のいずれか１項に記載の複合電子部品。
【請求項６】
前記インダクタは巻線型であり、前記磁性体本体がコア及び前記コアに巻取された巻線コイルを含む、請求項１から５のいずれか１項に記載の複合電子部品。
【請求項７】
前記インダクタはパワーインダクタである、請求項１から６のいずれか１項に記載の複合電子部品。
【請求項８】
前記インダクタは前記キャパシタの上部に配置される、請求項１から７のいずれか１項に記載の複合電子部品。
【請求項９】
前記キャパシタとインダクタは導電性接着剤により連結される、請求項１から８のいずれか１項に記載の複合電子部品。
【請求項１０】
電力管理部により変換された電源の供給を受ける第１入力端子と、
バッテリーから電源の供給を受ける第２入力端子と、
前記電力管理部により変換された電源と前記バッテリーから供給された電源を安定化させ、複数の誘電体層を有し、複数の誘電体層の各々の誘電体層を介して対向配置される第１内部電極及び第２内部電極が積層されたセラミック本体を備えたキャパシタとコイル部を含む磁性体本体を備えたインダクタとが結合された複合体を備えた電源安定化部と、
安定化された前記電力管理部により変換された電源を供給する出力端子と、接地のためのグラウンド端子と、
を含む複合電子部品。
【請求項１１】
前記第１入力端子は前記複合体の第１端面に形成され、
前記第２入力端子は前記複合体の下面及び第２側面に形成され、前記キャパシタの第２内部電極と連結され、
前記出力端子は前記複合体の第２端面に形成され、
前記グラウンド端子は前記複合体の下面及び第１側面に形成され、前記キャパシタの第１内部電極と連結される、請求項１０に記載の複合電子部品。
【請求項１２】
前記第１内部電極は前記複合体の第１側面に露出するリードを有し、前記第２内部電極は前記複合体の第２側面に露出するリードを有する、請求項１０又は１１に記載の複合電子部品。
【請求項１３】
前記第１入力端子は、前記セラミック本体の第１端面に形成された第１ダミー電極と、前記磁性体本体の第１端面に形成され、前記コイル部と連結される第３外部電極とが結合されて形成され、
前記第２入力端子は、前記セラミック本体の第２側面に形成され、前記第２内部電極と電気的に連結される第２外部電極であり、
前記出力端子は、前記セラミック本体の第２端面に形成された第２ダミー電極と、前記磁性体本体の第２端面に形成され、前記コイル部と連結される第４外部電極とが結合されて形成され、
前記グラウンド端子は、前記セラミック本体の第１側面に形成され、前記第１内部電極と電気的に連結される第１外部電極である、請求項１０から１２のいずれか１項に記載の複合電子部品。
【請求項１４】
上部に３つ以上の電極パッドを有する印刷回路基板と、
前記印刷回路基板上に設けられた前記請求項１から１３のいずれか一項の複合電子部品と、
前記電極パッドと前記複合電子部品を連結するための半田と、を含む複合電子部品の実装基板。
【請求項１５】
前記電極パッドは、前記複合電子部品の第１入力端子と連結される第１電極パッド、前記出力端子と連結される第２電極パッド、前記グラウンド端子と連結される第３電極パッド、及び前記第２入力端子と連結される第４電極パッドからなる、請求項１４に記載の複合電子部品の実装基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の受動素子を備えた複合電子部品及びその実装基板に関する。
【背景技術】
【０００２】
最近の電子機器は、軽薄短小化及び高性能化の要求に伴い、電子機器のサイズを最小化しながら、多様な機能を備えることが求められている。
【０００３】
これらの電子機器は、求められる多様なサービスを満たすために、制限されたバッテリーリソースの効率的な制御及び管理機能を担う電力半導体基盤のＰＭＩＣを備えている。
【０００４】
しかし、電子機器に多様な機能が備えられるに伴って、電力管理回路（Ｐｏｗｅｒ  Ｍａｎａｇｅｍｅｎｔ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ、ＰＭＩＣ）に備えられるＤＣ／ＤＣコンバータの数も増加しており、さらに、ＰＭＩＣの電源入力端及び電源出力端に備える受動素子の数も増加している。
【０００５】
この場合、電子機器の部品配置面積が増加するため、電子機器の小型化が制限される。
【０００６】
また、ＰＭＩＣとその周辺回路の配線パターンによりノイズが大きく発生する恐れがある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】韓国公開特許ＫＲ２００３−００１４５８６
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本明細書では、駆動電源供給システムにおいて、部品実装面積を減少させることができる複合電子部品及びその実装基板を提供する。
【０００９】
また、本明細書では、駆動電源供給システムにおいて、ノイズの発生を抑制することができる複合電子部品及びその実装基板を提供する。
【課題を解決するための手段】
【００１０】
本発明の一実施形態は、複数の誘電体層を有し、上記誘電体層を介して対向配置される第１及び第２内部電極が積層されたセラミック本体からなるキャパシタと、コイル部を含む磁性体本体からなるインダクタとが結合された複合体と、上記複合体の第１端面に形成され、上記インダクタのコイル部と連結される第１入力端子、及び上記キャパシタの上下面及び第２側面の少なくとも一つ以上に形成され、上記第２内部電極と連結される第２入力端子と、上記複合体の第２端面に形成され、上記インダクタのコイル部と連結される出力端子と、上記複合体のうち上記キャパシタの上下面及び第１側面の少なくとも一つ以上に形成され、上記キャパシタの第１内部電極と連結されるグラウンド端子と、を含む複合電子部品を提供する。
【００１１】
上記磁性体本体は導電パターンが形成された複数の磁性体層が積層された形態で、上記導電パターンが上記コイル部を構成してもよい。
【００１２】
上記インダクタは薄膜型であり、上記磁性体本体が絶縁基板及び上記絶縁基板の少なくとも一面に形成されたコイルを含んでもよい。
【００１３】
上記インダクタは巻線型であり、上記磁性体本体がコア及び上記コアに巻取された巻線コイルを含んでもよい。
【００１４】
上記インダクタはパワーインダクタであってもよい。
【００１５】
上記第１内部電極は上記複合体の第１側面に露出するリードを有し、上記第２内部電極は上記複合体の第２側面に露出するリードを有してもよい。
【００１６】
上記インダクタは上記キャパシタの上部に配置されてもよい。
【００１７】
上記キャパシタとインダクタは導電性接着剤により連結されてもよい。
【００１８】
本発明の他の実施形態は、複数の誘電体層を有し、上記誘電体層を介して対向するように配置され、第１側面に露出するリードを有する第１内部電極及び第２側面に露出するリードを有する第２内部電極が積層されたセラミック本体からなるキャパシタと、コイル部を含む磁性体本体からなるインダクタとが結合された複合体と、上記セラミック本体の第１側面に形成され、上記第１内部電極と電気的に連結される第１外部電極、第２側面に形成され、上記第２内部電極と電気的に連結される第２外部電極、及び上記セラミック本体の第１及び第２端面に形成された第１及び第２ダミー電極と、上記磁性体本体の第１及び第２端面に形成され、上記コイル部と連結される第３及び第４外部電極と、含み、上記複合体は、上記第１ダミー電極と第３外部電極が結合されて形成される第１入力端子、上記第２外部電極である第２入力端子、上記第２ダミー電極と第４外部電極が結合されて形成される出力端子、及び上記第１外部電極であるグラウンド端子を含む複合電子部品を提供する。
【００１９】
上記磁性体本体は導電パターンが形成された複数の磁性体層が積層された形態であり、上記導電パターンが上記コイル部を構成してもよい。
【００２０】
上記インダクタは薄膜型であり、上記磁性体本体が絶縁基板及び上記絶縁基板の少なくとも一面に形成されたコイルを含んでもよい。
【００２１】
上記インダクタは巻線型であり、上記磁性体本体がコア及び上記コアに巻取された巻線コイルを含んでもよい。
【００２２】
上記インダクタはパワーインダクタであってもよい。
【００２３】
上記インダクタは上記キャパシタの上部に配置されてもよい。
【００２４】
上記キャパシタとインダクタは導電性接着剤により連結されてもよい。
【００２５】
本発明のさらに他の実施形態は、電力管理部により変換された電源の供給を受ける第１入力端子と、バッテリーから電源の供給を受ける第２入力端子と、上記電力管理部により変換された電源と上記バッテリーから供給された電源を安定化させ、複数の誘電体層を有し、上記誘電体層を介して対向配置される第１及び第２内部電極が積層されたセラミック本体からなるキャパシタとコイル部を含む磁性体本体からなるインダクタとが結合された複合体を備えた電源安定化部と、安定化された上記電力管理部により変換された電源を供給する出力端子と、接地のためのグラウンド端子と、を含む複合電子部品を提供する。
【００２６】
上記第１入力端子は上記複合体の第１端面に形成され、上記第２入力端子は上記複合体の下面及び第２側面に形成され、上記キャパシタの第２内部電極と連結され、上記出力端子は上記複合体の第２端面に形成され、上記グラウンド端子は上記複合体の下面及び第１側面に形成され、上記キャパシタの第１内部電極と連結されてもよい。
【００２７】
上記第１内部電極は上記複合体の第１側面に露出するリードを有し、上記第２内部電極は上記複合体の第２側面に露出するリードを有してもよい。
【００２８】
上記第１入力端子は、上記セラミック本体の第１端面に形成された第１ダミー電極と、上記磁性体本体の第１端面に形成され、上記コイル部と連結される第３外部電極とが結合されて形成され、上記第２入力端子は、上記セラミック本体の第２側面に形成され、上記第２内部電極と電気的に連結される第２外部電極であり、上記出力端子は、上記セラミック本体の第２端面に形成された第２ダミー電極と、上記磁性体本体の第２端面に形成され、上記コイル部と連結される第４外部電極とが結合されて形成され、上記グラウンド端子は、上記セラミック本体の第１側面に形成され、上記第１内部電極と電気的に連結される第１外部電極であってもよい。
【００２９】
本発明のさらに他の実施形態は、上部に３つ以上の電極パッドを有する印刷回路基板と、上記印刷回路基板上に設けられた上記複合電子部品と、上記電極パッドと上記複合電子部品を連結するための半田と、を含む複合電子部品の実装基板を提供する。
【００３０】
上記電極パッドは、上記複合電子部品の第１入力端子と連結される第１電極パッド、上記出力端子と連結される第２電極パッド、上記グラウンド端子と連結される第３電極パッド、及び上記第２入力端子と連結される第４電極パッドからなってもよい。
【発明の効果】
【００３１】
本明細書の開示により、駆動電源供給システムにおいて、部品実装面積を減少させることができる複合電子部品を提供することができる。
【００３２】
また、本明細書の開示により、駆動電源供給システムにおいて、ノイズの発生を抑制することができる複合電子部品を提供することができる。
【図面の簡単な説明】
【００３３】
【図１】本発明の一実施形態による複合電子部品を概略的に示す斜視図である。
【図２】図１の複合電子部品の第１実施形態によるＡ−Ａ'断面図である。
【図３】図１の複合電子部品の第２実施形態によるＡ−Ａ'断面図である。
【図４】図１の複合電子部品の第３実施形態によるＡ−Ａ'断面図である。
【図５】図１の複合電子部品の第１実施形態による積層状態を分解して示した概略斜視図である。
【図６】図１に示された複合電子部品のうち積層セラミックキャパシタに採用可能な内部電極を示す平面図である。
【図７】図１に示された複合電子部品の等価回路図である。
【図８】駆動電源を必要とする所定の端子に、バッテリー及び電力管理部を介して駆動電源を供給する駆動電源供給システムを示したものである。
【図９】駆動電源供給システムの配置パターンを示したものである。
【図１０】本発明の一実施形態による複合電子部品の回路図を示したものである。
【図１１】本発明の一実施形態による複合電子部品を適用した駆動電源供給システムの配置パターンを示すものである。
【図１２】図１の複合電子部品が印刷回路基板に実装された様子を示した斜視図である。
【図１３】図１２の平面図である。
【発明を実施するための形態】
【００３４】
以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
【００３５】
［複合電子部品］
図１は本発明の一実施形態による複合電子部品を概略的に示す斜視図であり、図２は図１の複合電子部品の第１実施形態によるＡ−Ａ'断面図であり、図３は図１の複合電子部品の第２実施形態によるＡ−Ａ'断面図であり、図４は図１の複合電子部品の第３実施形態によるＡ−Ａ'断面図であり、図５は図１の複合電子部品の第１実施形態による積層状態を分解して示した概略斜視図であり、図６は図１に示された複合電子部品のうち積層セラミックキャパシタに採用可能な内部電極を示す平面図である。
【００３６】
本発明の一実施形態による複合電子部品では、図１を参照して、「長さ方向」は「Ｌ」方向、「幅方向」は「Ｗ」方向、「厚さ方向」は「Ｔ」方向と定義する。ここで、「厚さ方向」はキャパシタの誘電体層を積み上げる方向、即ち、「積層方向」と同じ概念で使用することができる。
【００３７】
一方、上記複合電子部品の長さ、幅及び厚さ方向は、後述するようにキャパシタ及びインダクタの長さ、幅及び厚さ方向と同一であると定義する。
【００３８】
また、本発明の一実施形態における複合電子部品は、対向する上面及び下面と、上記上下面を連結する第１側面、第２側面、第１端面及び第２端面を有することができる。上記複合電子部品の形状は特に制限されないが、図示したように、六面体状であってもよい。
【００３９】
また、上記複合電子部品の第１及び第２側面、第１及び第２端面は、後述するように、キャパシタ及びインダクタの第１及び第２側面、第１及び第２端面と同じ方向の面と定義する。
【００４０】
一方、上記複合電子部品は、キャパシタとインダクタが組み合わさった形態であって、キャパシタ上にインダクタが結合されている場合、上記複合電子部品の上面は上記インダクタの上面と定義し、上記複合電子部品の下面は上記キャパシタの下面と定義することができる。
【００４１】
また、上記第１及び第２側面は上記複合電子部品の幅方向に対向する面に該当し、上記第１及び第２端面は上記複合電子部品の長さ方向に対向する面に該当し、上記上面及び下面は上記複合電子部品の厚さ方向に対向する面に該当する。
【００４２】
図１〜図６を参照すると、本発明の一実施形態による複合電子部品１００は、複数の誘電体層１１を有し、上記誘電体層１１を介して対向配置される内部電極３１、３２が積層されたセラミック本体からなるキャパシタ１１０と、コイル部１４０を含む磁性体本体からなるインダクタ１２０と、が結合された複合体１３０を含んでもよい。
【００４３】
本実施形態において、上記複合体１３０は対向する上面及び下面と、上記上面及び下面を連結するための第１側面、第２側面、第１端面及び第２端面を有することができる。
【００４４】
上記複合体１３０の形状は特に制限されないが、図示したように六面体状であってもよい。
【００４５】
上記六面体状の複合体１３０は、上記キャパシタ１１０とインダクタ１２０が結合されて形成されてもよく、上記複合体１３０の形成方法は特に制限されない。
【００４６】
例えば、上記複合体１３０は、別途に製作された上記キャパシタ１１０とインダクタ１２０を導電性接着剤または樹脂などで結合させて形成してもよく、上記キャパシタ１１０を構成するセラミック本体とインダクタ１２０を構成する磁性体本体を順次積層して形成してもよいが、特に制限されない。
【００４７】
一方、本発明の一実施形態によると、上記インダクタ１２０は、上記キャパシタ１１０の上部に配置されてもよいが、これに限定されず、様々な形態で配置されてもよい。
【００４８】
以下では、上記複合体１３０を構成するキャパシタ１１０とインダクタ１２０について具体的に説明する。
【００４９】
本発明の一実施形態によると、上記インダクタ１２０を構成する磁性体本体は、コイル部１４０を含んでもよい。
【００５０】
上記インダクタ１２０は特に制限されず、例えば、積層型インダクタ、薄膜型インダクタまたは巻線型インダクタであってもよく、その他に、レーザーヘリキシング（Ｌａｓｅｒ  Ｈｅｌｉｘｉｎｇ）型などを用いてもよい。
【００５１】
上記積層型インダクタとは、薄いフェライトまたはガラスセラミックシートに電極を厚膜印刷して複数層の電極が印刷されたシートを積層し、ビアホールを介して内部導線を連結する方式で製造されるインダクタのことである。
【００５２】
上記薄膜型インダクタとは、セラミック基板上にコイル導体を薄膜スパッタリングまたはめっきで形成し、フェライト材料で充填して製造されるインダクタのことである。
【００５３】
上記巻線型インダクタとは、コアに線材（コイル導体）を巻取して製造されるインダクタのことである。
【００５４】
上記レーザーヘリキシング（Ｌａｓｅｒ  Ｈｅｌｉｘｉｎｇ）型インダクタとは、セラミックボビンに電極層をスパッタリングしたり、めっきして形成した後、レーザーでコイルを螺旋状に形成させた後、その上部に外部保護膜樹脂を塗布して外部電極を形成したインダクタのことである。
【００５５】
図２を参照すると、本発明の第１実施形態による複合電子部品における上記インダクタ１２０は、積層型インダクタであってもよい。
【００５６】
具体的には、上記インダクタにおいて、上記磁性体本体は導電パターン４１が形成された複数の磁性体層２１が積層された形態であり、上記導電パターン４１は上記コイル部１４０を構成することができる。
【００５７】
図３を参照すると、本発明の第２実施形態による複合電子部品における上記インダクタ１２０は、薄膜型インダクタであってもよい。
【００５８】
具体的には、上記インダクタ１２０において、上記磁性体本体は絶縁基板１２３及び上記絶縁基板１２３の少なくとも一面に形成されたコイルを含む形態であってもよい。
【００５９】
上記磁性体本体は、上記コイルが少なくとも一面に形成された絶縁基板１２３の上下部に磁性体１２２を充填して形成することができる。
【００６０】
図４を参照すると、本発明の第３実施形態による複合電子部品における上記インダクタ１２０は、巻線型インダクタであってもよい。
【００６１】
具体的には、上記インダクタ１２０において、上記磁性体本体は、コア１２４及び上記コア１２４に巻取された巻線コイルを含む形態であってもよい。
【００６２】
上記磁性体層２１及び磁性体１２２には、Ｎｉ−Ｃｕ−Ｚｎ系、Ｎｉ−Ｃｕ−Ｚｎ−Ｍｇ系、Ｍｎ−Ｚｎ系フェライト系材料を用いてもよいが、これらに限定されない。
【００６３】
本発明の一実施形態によると、上記インダクタ１２０は、大容量電流に適用できるパワーインダクタであってもよい。
【００６４】
上記パワーインダクタとは、直流電流を加えたとき、通常のインダクタより容量（Ｉｎｄｕｃｔａｎｃｅ）変化が少ない効率の高いインダクタのことである。即ち、パワーインダクタは、通常のインダクタの機能にＤＣバイアス特性（直流電流の印加によるインダクタンスの変化）までを含むとみることができる。
【００６５】
本発明の一実施形態による複合電子部品は、電力管理回路（Ｐｏｗｅｒ  Ｍａｎａｇｅｍｅｎｔ  ＩＣ、ＰＭＩＣ）で用いられるものであり、一般的なインダクタではなく、直流電流を加えたときに容量（Ｉｎｄｕｃｔａｎｃｅ）変化が少ない効率の高いインダクタであるパワーインダクタを含んでもよい。
【００６６】
以下では、複合電子部品において、上記インダクタ１２０が積層インダクタである第１実施形態についてより詳細に説明する。
【００６７】
上記磁性体本体は、磁性体層２１ｂ〜２１ｊ上に導電パターン４１を印刷し、上記導電パターン４１が形成された複数の磁性体層２１ｂ〜２１ｊを積層してから上部及び下部に磁性体層２１ａ、２１ｋをさらに積層した後、焼結して製造することができる。
【００６８】
上記磁性体としては、Ｎｉ−Ｃｕ−Ｚｎ系、Ｎｉ−Ｃｕ−Ｚｎ−Ｍｇ系、Ｍｎ−Ｚｎ系フェライト系材料を用いるが、これに制限されない。
【００６９】
図５を参照すると、磁性体層２１ｂ〜２１ｊ上に導電パターン４１を印刷して乾燥した後、上部及び下部に磁性体層２１ａ、２１ｋを積層して磁性体本体を形成することができる。
【００７０】
上記磁性体本体内の上記導電パターン４１は、積層方向にコイルパターンを形成するように多数の導電パターン４１ａ〜４１ｆが積層されてもよい。
【００７１】
上記導電パターン４１は、銀（Ａｇ）を主成分とする導電ペーストを所定の厚さに印刷して形成することができる。
【００７２】
上記導電パターン４１ａ、４１ｆは長さ方向の両端部に形成され、それぞれ入力端子及び出力端子１５１、１５２を構成する第３外部電極１５１ｂ及び第４外部電極１５２ｂに電気的に連結されてもよい。
【００７３】
上記導電パターン４１は、上記入力端子１５１及び出力端子１５２を構成する第３外部電極１５１ｂ及び第４外部電極１５２ｂと電気的に連結されるリードを備えてもよい。
【００７４】
上記導電パターン４１のうち一つの導電パターン４１ａは、磁性体層２１ｂを介して配置される他の導電パターン４１ｂと磁性体層２１ｂに形成されるビア電極により電気的に連結されることができ、積層方向にコイルパターンを形成することができる。
【００７５】
本発明の一実施形態における上記コイルパターンは特に限定されず、インダクタの容量に合わせて設計することができる。
【００７６】
即ち、上記複合体の第２端面に露出するリードを有する第１導電パターン４１ａと、第１端面に露出するリードを有する第６導電パターン４１ｆとの間に、第２ないし第５導電パターン４１ｂ〜４１ｅがコイル状をなして積層されてもよく、各導電パターンは、上述したように各磁性体に形成されるビア電極により互いに連結されてもよい。
【００７７】
図５には、上記第２ないし第４導電パターン４１ｂ〜４１ｄがそれぞれ二回繰り返されるものが示されているが、その数はこれに限定されず、本発明の目的に応じて変更してもよい。
【００７８】
一方、上記キャパシタ１１０を構成する上記セラミック本体は、複数の誘電体層１１ａ〜１１ｄが積層されて形成され、上記セラミック本体内には、複数の内部電極３１、３２（順に第１及び第２内部電極）が誘電体層を介して分離されて配置されてもよい。
【００７９】
上記誘電体層１１は、セラミック粉末、有機溶剤及び有機バインダーを含むセラミックグリーンシートを焼成することにより形成されてもよい。上記セラミック粉末は高誘電率を有する物質で、これに制限されないが、チタン酸バリウム（ＢａＴｉＯ３）系材料、チタン酸ストロンチウム（ＳｒＴｉＯ３）系材料などを使用することができる。
【００８０】
一方、本発明の一実施形態によると、上記内部電極は、上記複合体１３０の第１側面に露出するリード３１ａを有する第１内部電極３１と、第２側面に露出するリード３２ａを有する第２内部電極３２と、を含んでもよいが、必ずしもこれに制限されない。
【００８１】
具体的には、上記キャパシタ１１０を構成する上記セラミック本体は、複数の誘電体層１１ａ〜１１ｄを積層して形成することができる。
【００８２】
上記複数の誘電体層１１ａ〜１１ｄの一部の誘電体層１１ｂ、１１ｃ上には、第１及び第２内部電極３１、３２が形成されて積層されてもよい。
【００８３】
本発明の一実施形態によると、上記第１及び第２内部電極３１、３２は、導電性金属を含む導電性ペーストで形成されてもよい。
【００８４】
上記導電性金属は、これに制限されないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、またはこれらの合金であってもよい。
【００８５】
スクリーン印刷法またはグラビア印刷法などの印刷法により、誘電体層１１を形成するセラミックグリーンシート上に、導電性ペーストで第１及び第２内部電極３１、３２を印刷してもよい。
【００８６】
内部電極が印刷されたセラミックグリーンシートを交互に積層して焼成することで、セラミック本体を形成することができる。
【００８７】
図６には、上記第１及び第２内部電極３１、３２のパターン形状が示されているが、これに制限されず、様々な変形が可能である。
【００８８】
上記キャパシタは、電力管理回路（Ｐｏｗｅｒ  Ｍａｎａｇｅｍｅｎｔ  ＩＣ、ＰＭＩＣ）から供給される電圧を調節する役割を担うことができる。
【００８９】
本発明の一実施形態による複合電子部品１００は、上記複合体１３０の第１端面に形成され、上記インダクタ１２０のコイル部１４０と連結される第１入力端子１５１と、上記キャパシタ１１０の上下面及び第２側面の少なくとも１つ以上に形成され、上記第２内部電極３２と連結される第２入力端子１５４と、上記複合体１３０の第２端面に形成され、上記インダクタ１２０のコイル部１４０と連結される出力端子１５２と、上記複合体１３０の上記キャパシタ１１０の上下面及び第１側面の少なくとも１つ以上に形成され、上記キャパシタ１１０の第１内部電極３１と連結されるグラウンド端子１５３と、を含んでもよい。
【００９０】
上記第１入力端子１５１と上記出力端子１５２が上記インダクタ１２０のコイル部と連結されて、上記複合電子部品内でインダクタの役割をすることができる。
【００９１】
また、上記第２入力端子１５４が上記キャパシタ１１０の第２内部電極３２と連結され、上記キャパシタ１１０の第１内部電極３１が上記グラウンド端子１５３と連結されて、上記複合電子部品内でキャパシタの役割をすることができる。
【００９２】
上記第１入力端子１５１、第２入力端子１５４、出力端子１５２及びグラウンド端子１５３は、導電性金属を含む導電性ペーストで形成されてもよい。
【００９３】
上記導電性金属は、これに制限されないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、スズ（Ｓｎ）、またはこれらの合金であってもよい。
【００９４】
上記導電性ペーストは絶縁性物質をさらに含んでもよく、これに制限されないが、例えば、上記絶縁性物質はガラスであってもよい。
【００９５】
上記第１入力端子１５１、第２入力端子１５４、出力端子１５２及びグラウンド端子１５３を形成する方法は特に制限されず、上記複合体をディッピング（ｄｉｐｐｉｎｇ）して形成してもよく、めっきなどの他の方法を用いて形成してもよい。
【００９６】
図７は、図１に示された複合電子部品の等価回路図である。
【００９７】
図７を参照すると、本発明の一実施形態による複合電子部品は、従来と異なって、上記インダクタ１２０とキャパシタ１１０が結合されており、インダクタ１２０とキャパシタ１１０を最短距離に設計することができるため、ノイズの低減に効果がある。
【００９８】
また、上記インダクタ１２０とキャパシタ１１０が結合されているため、電力管理回路（Ｐｏｗｅｒ  Ｍａｎａｇｅｍｅｎｔ  ＩＣ、ＰＭＩＣ）での実装面積を最小化し、実装空間の確保に優れる。
【００９９】
また、実装時の費用を減少させる効果もある。
【０１００】
一方、本発明の他の実施形態による複合電子部品１００は、複数の誘電体層１１を有し、上記誘電体層１１を介して対向配置され、第１側面に露出するリード３１ａを有する第１内部電極３１、及び第２側面に露出するリード３２ａを有する第２内部電極３２が積層されたセラミック本体からなるキャパシタ１１０と、コイル部１４０を含む磁性体本体からなるインダクタ１２０とが結合された複合体１３０と、上記セラミック本体の第１側面に形成され、上記第１内部電極３１と電気的に連結されるキャパシタ１１０の第１外部電極でもあるグラウンド端子１５３と、上記セラミック本体の第２側面に形成され、上記第２内部電極３２と電気的に連結されるキャパシタ１１０の第２外部電極でもある第２入力端子１５４と、上記セラミック本体の第１及び第２端面に形成される第１及び第２ダミー電極１５１ａ、１５２ａと、上記磁性体本体の第１及び第２端面に形成され、上記コイル部１４０と連結される第３及び第４外部電極１５１ｂ、１５２ｂとを含み、上記複合体１３０は、上記第１ダミー電極１５１ａと第３外部電極１５１ｂが結合されて形成される第１入力端子１５１、第２入力端子１５４、上記第２ダミー電極１５２ａと第４外部電極１５２ｂが結合されて形成される出力端子１５２、及びグラウンド端子１５３を含んでもよい。
【０１０１】
上記キャパシタ１１０は、上記セラミック本体の第１側面に形成され、上記第１内部電極３１と電気的に連結されるグラウンド端子１５３と、第２側面に形成され、上記第２内部電極３２と電気的に連結される第２入力端子１５４と、上記セラミック本体の第１及び第２端面に形成される第１及び第２ダミー電極１５１ａ、１５２ａと、を含んでもよい。
【０１０２】
上記グラウンド端子１５３は、上記セラミック本体の第１側面に形成されるが、上記セラミック本体の上面及び下面に延長形成されてもよい。
【０１０３】
上記第２入力端子１５４は、上記セラミック本体の第２側面に形成されるが、上記セラミック本体の上面及び下面に延長形成されてもよい。
【０１０４】
上記第１及び第２ダミー電極１５１ａ、１５２ａは、それぞれ上記セラミック本体の第１及び第２端面に形成されるが、上記セラミック本体の上下面、第１及び第２側面に延長形成されてもよい。
【０１０５】
即ち、本発明の他の実施形態による複合電子部品に含まれるキャパシタ１１０は、上記グラウンド端子１５３、第２入力端子１５４、及び第１及び第２ダミー電極１５１ａ、１５２ａを含むため、４端子キャパシタであってもよい。
【０１０６】
また、上記インダクタ１２０は、上記磁性体本体の第１及び第２端面に形成され、上記コイル部１４０と連結される第３及び第４外部電極１５１ｂ、１５２ｂを含んでもよい。
【０１０７】
上記第３及び第４外部電極１５１ｂ、１５２ｂは、それぞれ上記磁性体本体の第１及び第２端面に形成されるが、上記磁性体本体の上下面、第１及び第２側面に延長形成されてもよい。
【０１０８】
上記キャパシタ１１０の第１ダミー電極１５１ａと上記インダクタ１２０の第３外部電極１５１ｂが結合して上記複合電子部品の第１入力端子１５１を形成することができる。
【０１０９】
上記第１入力端子１５１は、後述するように、複合電子部品内で電力管理部により変換された電源を安定化させるために、上記電源の供給を受ける入力端子であってもよい。
【０１１０】
上記キャパシタ１１０の第２外部電極は、上記複合電子部品の第２入力端子１５４であってもよい。
【０１１１】
上記第２入力端子１５４は、後述するように、複合電子部品内でバッテリーから供給された電源を安定化させるために、バッテリーから電源の供給を受ける入力端子であってもよい。
【０１１２】
また、上記キャパシタ１１０の第２ダミー電極１５２ａと上記インダクタ１２０の第４外部電極１５２ｂが結合して上記複合電子部品の出力端子１５２を形成することができる。
【０１１３】
一方、上記キャパシタ１１０の第１外部電極は接地電極で、基板上の電極パッドと連結されて上記複合電子部品のグラウンド端子１５３を形成してもよい。
【０１１４】
上記第１入力端子１５１を形成する上記キャパシタ１１０の第１ダミー電極１５１ａと上記インダクタ１２０の第３外部電極１５１ｂは、導電性接着剤により結合されてもよいが、必ずしもこれに制限されない。
【０１１５】
また、上記出力端子１５２を形成する上記キャパシタ１１０の第２ダミー電極１５２ａと上記インダクタ１２０の第４外部電極１５２ｂは、導電性接着剤により結合されてもよいが、必ずしもこれに制限されない。
【０１１６】
上記導電性接着剤は、特に制限されず、例えば、導電性エポキシペーストであってもよい。
【０１１７】
上記第１入力端子１５１、第２入力端子１５４、出力端子１５２及びグラウンド端子１５３上には、めっき層がさらに形成されてもよい（不図示）。
【０１１８】
上記インダクタ１２０の下部に、上記キャパシタ１１０を導電性接着剤により接着してから上記めっき層を形成すると、外部に露出した端子上にのみめっき層が形成され、上記キャパシタ１１０の上面に形成されたグラウンド端子１５３及び第２入力端子１５４上にはめっき層が形成されない恐れがある。
【０１１９】
但し、上記の方法に限定されず、例えば、上記インダクタ１２０及びキャパシタ１１０の外部に各端子を形成し、めっき層をそれぞれ形成した後に導電性接着剤により接着させてもよい。
【０１２０】
上記本発明の他の実施形態による複合電子部品１００において、上述した本発明の一実施形態による複合電子部品の特徴と同じ部分は、重複説明を避けるために、ここでは詳細な説明を省略する。
【０１２１】
本発明の他の実施形態による複合電子部品は、電力管理部により変換された電源の供給を受ける第１入力端子と、バッテリーから電源の供給を受ける第２入力端子と、上記電力管理部により変換された電源と上記バッテリーから供給された電源を安定化させ、複数の誘電体層を有し、上記誘電体層を介して対向配置される第１及び第２内部電極が積層されたセラミック本体からなるキャパシタとコイル部を含む磁性体本体からなるインダクタとが結合された複合体を備えた電源安定化部と、安定化された上記電力管理部により変換された電源を供給する出力端子と、接地のためのグラウンド端子と、を含んでもよい。
【０１２２】
上記第１入力端子は上記複合体の第１端面に形成され、上記第２入力端子は上記複合体の下面及び第２側面に形成され、上記キャパシタの第２内部電極と連結され、上記出力端子は上記複合体の第２端面に形成され、上記グラウンド端子は上記複合体の下面及び第１側面に形成され、上記キャパシタの第１内部電極と連結されてもよい。
【０１２３】
上記第１内部電極は上記複合体の第１側面に露出するリードを有し、上記第２内部電極は上記複合体の第２側面に露出するリードを有することができる。
【０１２４】
上記第１入力端子は、上記セラミック本体の第１端面に形成された第１ダミー電極と、上記磁性体本体の第１端面に形成され、上記コイル部と連結される第３外部電極とが結合されて形成され、上記第２入力端子は、上記セラミック本体の第２側面に形成され、上記第２内部電極と電気的に連結される第２外部電極であり、上記出力端子は、上記セラミック本体の第２端面に形成された第２ダミー電極と、上記磁性体本体の第２端面に形成され、上記コイル部と連結される第４外部電極とが結合されて形成され、上記グラウンド端子は、上記セラミック本体の第１側面に形成され、上記第１内部電極と電気的に連結される第１外部電極であることができる。
【０１２５】
上記本発明の他の実施形態による複合電子部品の特徴のうち上述した本発明の一実施形態による複合電子部品の特徴と同じ部分は、重複説明を避けるために、ここではその説明を省略し、以下で、図８〜図１０を参照してより詳細に説明する。
【０１２６】
図８は、駆動電源を必要とする所定の端子に、バッテリー及び電力管理部を通じて駆動電源を供給する駆動電源供給システムを示したものである。
【０１２７】
図８を参照すると、上記駆動電源供給システムは、バッテリー３００、第１電源安定化部４００、電力管理部５００、及び第２電源安定化部６００を含んでもよい。
【０１２８】
上記バッテリー３００は、上記電力管理部５００に電源を供給することができる。ここで、上記バッテリー３００が上記電力管理部５００に供給する電源を第１電源と定義する。
【０１２９】
上記第１電源安定化部４００は、上記第１電源Ｖ１を安定化させ、安定化した第１電源を電力管理部に供給することができる。具体的には、上記第１電源安定化部４００は、バッテリー３００と電力管理部５００の連結端子及び接地の間に形成されたキャパシタＣ１を含んでもよい。上記キャパシタＣ１は、第１電源に含まれるノイズを低減させることができる。
【０１３０】
また、上記キャパシタＣ１は電荷を充電することができる。そして、上記電力管理部５００が瞬間的に大きな電流を消費する場合、上記キャパシタＣ１は充電された電荷を放電させて上記電力管理部５００の電圧変動を抑制することができる。
【０１３１】
上記キャパシタＣ１は、誘電体層の積層数が３００層以上の大容量キャパシタであることが好ましい。
【０１３２】
上記電力管理部５００は、電子機器に入る電力をその電子機器に合わせて変換させ、分配、充電、制御する役割をする。従って、上記電力管理部５００は、一般的にＤＣ／ＤＣコンバータを備えてもよい。
【０１３３】
また、上記電力管理部５００は、電力管理回路（Ｐｏｗｅｒ  Ｍａｎａｇｅｍｅｎｔ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ、ＰＭＩＣ）で具現されてもよい。
【０１３４】
上記電力管理部５００は、上記第１電源Ｖ１を第２電源Ｖ２に変換することができる。上記第２電源Ｖ２は、電力管理部５００の出力端と連結されて駆動電源の供給を受けるＩＣなどのアクティブ素子が求める電源であってもよい。
【０１３５】
上記第２電源安定化部６００は上記第２電源Ｖ２を安定化させ、安定化した第２電源を出力端Ｖｄｄに伝達することができる。上記出力端Ｖｄｄには、上記電力管理部５００から駆動電源の供給を受けるＩＣなどのアクティブ素子が連結されてもよい。
【０１３６】
具体的には、上記第２電源安定化部６００は、電力管理部５００と出力端Ｖｄｄとの間に直列連結されたインダクタＬ１を含んでもよい。また、上記第２電源安定化部６００は、電力管理部５００と出力端Ｖｄｄの連結端子及び接地の間に形成されたキャパシタＣ２を含んでもよい。
【０１３７】
上記第２電源安定化部６００は、上記第２電源Ｖ２に含まれるノイズを減少させることができる。
【０１３８】
また、上記第２電源安定化部６００は、出力端Ｖｄｄに安定的に電力を供給することができる。
【０１３９】
上記インダクタＬ１は、大容量電流に適用できるパワーインダクタであることが好ましい。
【０１４０】
上記パワーインダクタとは、直流電流を加えたとき、通常のインダクタより容量（Ｉｎｄｕｃｔａｎｃｅ）変化が少ない効率性の高いインダクタのことである。即ち、パワーインダクタは、通常のインダクタの機能にＤＣバイアス特性（直流電流の印加によるインダクタンスの変化）まで含むとみることができる。
【０１４１】
また、上記キャパシタＣ２は、大容量キャパシタであることが好ましい。
【０１４２】
図９は、駆動電源供給システムの配置パターンを示したものである。
【０１４３】
図９を参照すると、電力管理部５００、パワーインダクタＬ１、第２キャパシタＣ２の配置パターンを確認することができる。
【０１４４】
一般的には、電力管理部（ＰＭＩＣ）５００は、数個から数十個のＤＣ／ＤＣコンバータを備えることができる。また、上記ＤＣ／ＤＣコンバータの機能を具現するために、１個のＤＣ／ＤＣコンバータごとにパワーインダクタ、大容量キャパシタが必要である。
【０１４５】
図９を参照すると、電力管理部５００は、所定の端子Ｎ１、Ｎ２、Ｎ３を備えることができる。上記電力管理部５００は、第２端子Ｎ２を通じてバッテリーから電源の供給を受けることができる。また、上記電力管理部５００は、バッテリーから供給された電源を変換し、第１端子Ｎ１を通じて変換された電力を供給することができる。上記第３端子Ｎ３は接地端子であってもよい。
【０１４６】
ここで、第１キャパシタＣ１は、バッテリーと電力管理部５００の連結端子及び接地の間に形成されて第１電源安定化部の機能を行うことができる。
【０１４７】
また、インダクタＬ１と第２キャパシタＣ２は、第１端子Ｎ１から第２電源の供給を受け、これを安定化させて第４端子Ｎ４に駆動電源を供給するため、第２電源安定化部の機能を行うことができる。
【０１４８】
図９に示された第５〜８端子（Ｎ５〜Ｎ８）は、第１〜４端子（Ｎ１〜Ｎ４）と同じ機能を行うため、具体的な説明を省略する。
【０１４９】
駆動電源供給システムのパターン設計において重要に考慮すべき点は、電力管理部、パワーインダクタ、大容量キャパシタを最大限近くに配置することである。また、電源線の配線を短くて厚く設計することが必要である。
【０１５０】
その理由は、上記のような要件を満たさなければ、部品配置面積を減少させることができず、ノイズの発生を抑制することができないためである。
【０１５１】
電力管理部５００の出力端の数が少ない場合は、パワーインダクタと大容量キャパシタを近く配置するのに大きな問題はない。しかし、電力管理部５００に複数の出力端を使用する場合は、部品の密集度によりパワーインダクタと大容量キャパシタの配置が正常に行われない。また、電源の優先順位によって、パワーインダクタと大容量キャパシタを最適化されていない状態に配置する状況が発生し得る。
【０１５２】
例えば、パワーインダクタ、大容量キャパシタの素子のサイズが大きいため、実際に素子を配置する際、電源線及び信号線がやむを得ず長くなるような状況が発生し得る。
【０１５３】
パワーインダクタと大容量キャパシタが最適化されていない状態に配置される場合、各素子の間隔及び電源線が長くなることにより、ノイズが発生する恐れがある。上記ノイズは電源供給システムに悪影響を及ぼす。
【０１５４】
図１０は、本発明の一実施形態による複合電子部品の回路図を示したものである。
【０１５５】
図１０を参照すると、上記複合電子部品は、入力端子部（入力端子）Ａ、出力端子部（出力端子）Ｂ、接地端子部（グラウンド端子）Ｃ、及び電源安定化部を含んでもよい。
【０１５６】
上記電源安定化部は、第１キャパシタＣ１とインダクタＬ１を含んでもよい。
【０１５７】
上記複合電子部品は、上述した第１電源安定化部と第２電源安定化部の機能を行うことができる素子である。
【０１５８】
上記入力端子部Ａは、上記電力管理部５００により変換された電源の供給を受けることができる。
【０１５９】
上記電源安定化部は、上記入力端子部Ａから供給された電源を安定化させることができる。
【０１６０】
また、上記バッテリーから供給された電源を、上記複合電子部品のうち第１キャパシタＣ１で安定化させることができる。
【０１６１】
上記出力端子部Ｂは、安定化した上記電力を出力端Ｖｄｄに供給することができる。
【０１６２】
上記接地端子部Ｃは、上記電源安定化部で安定化された電源を別途の第２キャパシタＣ２を介してグラウンドと連結することができる。
【０１６３】
一方、上記電源安定化部は、上記バッテリーと上記電力管理部５００との間に連結された第１キャパシタＣ１と、上記入力端子部Ａと上記出力端子部Ｂとの間に連結されたパワーインダクタＬ１と、を含んでもよい。
【０１６４】
図１０を参照すると、上記第１キャパシタＣ１とパワーインダクタＬ１を一つの部品に形成することで、第１キャパシタＣ１とパワーインダクタＬ１の間隔を減少させることができる。
【０１６５】
このように、上記複合電子部品は、バッテリーと電力管理部５００の電源端に備えられるパワーインダクタ、大容量キャパシタを一つの部品に具現したものである。従って、上記複合電子部品は素子の集積度が向上する。
【０１６６】
図１１は、本発明の一実施形態による複合電子部品を適用した駆動電源供給システムの配置パターンを示したものである。
【０１６７】
図１１を参照すると、図９に示された第１キャパシタＣ１、パワーインダクタＬ１が本発明の一実施形態による複合電子部品に代替されていることが分かる。
【０１６８】
上述したように、上記複合電子部品は、第１電源安定化部及び第２電源安定化部の機能を行うことができる。
【０１６９】
また、第１キャパシタＣ１及びパワーインダクタＬ１を、本発明の一実施形態による複合電子部品に代替することで、配線の長さを最小化することができる。また、配置される素子の数が減少されるため、最適化された素子の配置が可能である。
【０１７０】
即ち、本発明の一実施形態によると、電力管理部、パワーインダクタ、大容量キャパシタを最大限近くに配置することができ、電源線の配線を短くて厚く設計することができ、ノイズを低減させることができる。
【０１７１】
一方、電子機器製造メーカーでは、消費者のニーズを満たすべく、電子機器に備えられるＰＣＢのサイズを減らす努力をしている。従って、ＰＣＢに実装されるＩＣの集積度を上げることが求められている。本発明の一実施形態による複合電子部品のように複数個の素子を一つの複合部品に構成することで、該ニーズを満たすことができる。
【０１７２】
また、本発明の一実施形態によると、二つの部品（第２キャパシタ、パワーインダクタ）を一つの複合電子部品に具現することで、ＰＣＢの実装面積を減少させることができる。本実施形態によると、既存の配置パターンに比べて約１０〜３０％の実装面積減少効果がある。
【０１７３】
また、本発明の一実施形態によると、上記電力管理部５００は、駆動電源の供給を受けるＩＣに最短配線で電源を供給することができる。
【０１７４】
［積層セラミックキャパシタの実装基板］
図１２は図１の複合電子部品が印刷回路基板に実装された様子を示した斜視図であり、図１３は図１２の平面図である。
【０１７５】
図１２及び図１３を参照すると、本実施形態による複合電子部品１００の実装基板２００は、複合電子部品１００が実装される印刷回路基板２１０と、印刷回路基板２１０の上面に形成された４つの電極パッド２２１、２２２、２２３、２２４と、を含む。
【０１７６】
上記電極パッドは、上記複合電子部品の第１入力端子１５１、出力端子１５２、グラウンド端子１５３及び第２入力端子１５４とそれぞれ連結される第１〜第４電極パッド２２１、２２２、２２３、２２４からなることができる。
【０１７７】
この際、複合電子部品１００の上記第１入力端子１５１、出力端子１５２、グラウンド端子１５３及び第２入力端子１５４は、それぞれ第１〜第４電極パッド２２１、２２２、２２３、２２４上に接触されるように位置した状態で、半田付けにより印刷回路基板２１０と電気的に連結されることができる。
【０１７８】
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
【符号の説明】
【０１７９】
１００  複合電子部品
１１０  キャパシタ
１２０  インダクタ
１３０  複合体
１１  誘電体層
２１  磁性体層
３１、３２  内部電極
３１ａ、３２ａ  リード
４１  導電パターン
１２２  磁性体
１２３  絶縁基板
１２４  コア
１４０  コイル部
１５１  第１入力端子
１５１ａ  第１ダミー電極
１５１ｂ  第３外部電極
１５２  出力端子
１５２ａ  第２ダミー電極
１５２ｂ  第４外部電極
１５３  グラウンド端子
１５４  第２入力端子
２００  実装基板
２１０  印刷回路基板
２２１、２２２、２２３、２２４  第１〜第４電極パッド
３００  バッテリー
４００  第１電源安定化部
５００  電力管理部
６００  第２電源安定化部
【図１】
2015088720.tif 000003
【図２】
2015088720.tif 000004
【図３】
2015088720.tif 000005
【図４】
2015088720.tif 000006
【図５】
2015088720.tif 000007
【図６】
2015088720.tif 000008
【図７】
2015088720.tif 000009
【図８】
2015088720.tif 000010
【図９】
2015088720.tif 000011
【図１０】
2015088720.tif 000012
【図１１】
2015088720.tif 000013
【図１２】
2015088720.tif 000014
【図１３】
2015088720.tif 000015