(57)【要約】【課題】ゲート絶縁膜の電界緩和とオン抵抗の低減の間のトレードオフ関係を改善するワイドバンドギャップ絶縁ゲート型半導体装置の提供。【解決手段】低不純物濃度のｎ-ドリフト層２の表層に選択的に複数設けられるｐチャネル領域３と、該領域３内の表層にそれぞれ選択的に設けられるｎ+半導体領域５とを備え、前記領域３の下側に接するｐ+ベース領域４と、前記複数の領域３と前記ｐ+ベース領域４の側面に挟まれるＪＦＥＴ領域２ａの表面と該表面に並ぶ前記領域３の表面とにゲート絶縁膜７を介して形成されるゲート電極８と、前記領域３と前記領域５の表面に共通に接するソース電極９を備え、前記ＪＦＥＴ領域２ａ内に、前記ｐ+ベース領域４の側面に間隔を置いて対向する側面を有するｐ+フローティング領域１４を備え、対向する前記側面に凸部を設けて間隔が広い部分と狭い部分を備える。【選択図】図１
2015041719.tif 000002
【特許請求の範囲】
【請求項１】
シリコンよりワイドバンドギャップからなる半導体基板を主要基板とし、該半導体基板が低不純物濃度の第１導電型ドリフト層と、該ドリフト層の表層に選択的に複数設けられる第２導電型チャネル領域と、前記チャネル領域内の表層にそれぞれ選択的に設けられる高不純物濃度第１導電型半導体領域とを備え、前記チャネル領域の下側に接する高不純物濃度第２導電型ベース領域と、前記複数のチャネル領域と前記ベース領域の側面に主面に沿う方向に挟まれる凸型ドリフト層部分の表面と該表面に並ぶ前記チャネル領域の表面とにゲート絶縁膜を介して形成されるゲート電極と、前記チャネル領域と前記半導体領域の表面に共通に接する第１主電極を備え、前記凸型ドリフト層部分内に、前記ベース領域の側面で主面に沿う方向に間隔を置いて平行に対向する側面を有する高不純物濃度の第２導電型フローティング領域を備え、該間隔が広い部分と狭い部分を有するように対向する側面に凸部が設けられていることを特徴とするワイドバンドギャップ絶縁ゲート型半導体装置。
【請求項２】
前記高不純物濃度第２導電型ベース領域と前記高不純物濃度の第２導電型フローティング領域との間の、主面に沿う方向の広い部分と狭い部分の間隔が、前記第２導電型フローティング領域の側面で主面に沿う方向に部分的に伸びる凸部または前記第２導電型ベース領域の第２導電型フローティング領域に対向する側面で主面に沿う方向に部分的に伸びる凸部の少なくともいずれかの凸部を備えることにより形成されることを特徴とする請求項１記載のワイドバンドギャップ絶縁ゲート型半導体装置。
【請求項３】
それぞれ、半導体基板の表面から低不純物濃度第１導電型ドリフト層に達する深さの第１トレンチと第２トレンチを有し、第１トレンチ内にはゲート絶縁膜を介してゲート電極が設けられてトレンチゲート構造とされ、さらに前記第１トレンチの下方に高不純物濃度の第２導電型フローティング領域を有し、該トレンチゲート構造の両側面に沿って配置される第２トレンチ内面には第１電極に接する第２導電型高濃度領域または第１電極が覆うことによりトレンチ第１電極構造にされ、前記第２トレンチの底部に第２導電型ベース領域を備え、該ベース領域と前記第２導電型フローティング領域との主面に沿う方向の間隔が、広い部分と狭い部分とを有する形状で配置される構成を有することを特徴とするワイドバンドギャップ絶縁ゲート型半導体装置。
【請求項４】
前記２導電型ベース領域が第２トレンチ底部に接し、前記第２導電型フローティング領域が第１トレンチにゲート絶縁膜を介して接することを特徴とする請求項３記載のワイドバンドギャップ絶縁ゲート型半導体装置。
【請求項５】
前記２導電型ベース領域が第２トレンチ底部に第２導電型チャネル領域を介して接し、前記第２導電型フローティング領域が第１トレンチにゲート絶縁膜とドリフト層を介して接することを特徴とする請求項３記載のワイドバンドギャップ絶縁ゲート型半導体装置。
【請求項６】
絶縁ゲート型半導体装置がＭＯＳＦＥＴであることを特徴とする請求項１乃至５のいずれか一項に記載のワイドバンドギャップ絶縁ゲート型半導体装置。
【請求項７】
絶縁ゲート型半導体装置がＩＧＢＴであることを特徴とする請求項１乃至５のいずれか一項に記載のワイドバンドギャップ絶縁ゲート型半導体装置。
【請求項８】
前記半導体基板が、炭化珪素半導体、窒化ガリウム半導体、ダイヤモンドのいずれかであることを特徴とする請求項１記載のワイドバンドギャップ絶縁ゲート型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インバータ，スイッチング電源等に使用されるワイドバンドギャップ絶縁ゲート型半導体装置に関する。
【背景技術】
【０００２】
炭化珪素（以降ＳｉＣと略）、窒化ガリウム（ＧａＮ）、ダイヤモンドなどのワイドバンドギャップ半導体はその高い絶縁破壊電界、高い熱伝導率などの優れた特性により、特に高耐圧でかつ低損失が求められるパワーデバイスへの応用が期待されている。
【０００３】
図８は、そのような従来のプレナーゲート型ＳｉＣ縦型パワーＭＯＳＦＥＴの単位セルの断面図を示す。図８では、高不純物濃度ｎ型ＳｉＣ半導体基板（ｎ+基板１）上に、ＳｉＣエピタキシャル成長により堆積された低不純物濃度ｎ型ドリフト層が示されている。この低不純物濃度ｎ型ドリフト層（ｎ-ドリフト層２）の表面の一部には複数のｐチャネル領域３が形成される。このｐチャネル領域３の下側には、ｐチャネル領域３が逆バイアス時のパンチスルーを防止するために空乏層の伸びを抑える高不純物濃度ｐベース領域（ｐ+ベース領域４）が挿入されている。前記複数のｐチャネル領域３とその下層のｐ+ベース領域４とに挟まれたｎ型領域（ＪＦＥＴ領域２ａ）はｎ-ドリフト層２に繋がっている。
【０００４】
さらに、ｐチャネル領域３の表層の一部には、ｎ+ソース領域５とｐチャネル領域３（ｐ+ベース領域４）をソース電極９に低抵抗に接続するためのｐ+コンタクト領域６が形成されている。ｎ+ソース領域５の端部表面からｐチャネル領域３およびＪＦＥＴ領域２ａにかけての表面上にはゲート酸化膜７を介してＰｏｌｙ−Ｓｉゲート電極８が覆っている。なお、ｐチャネル領域３、ｐ+ベース領域４に挟まれたＪＦＥＴ領域２ａには、オンバイアス時に伸びる空乏層により通路が狭められることにより生じるＪＦＥＴ抵抗を低減するため、ｎ-ドリフト層２より高い不純物濃度にされる場合が多い。また、ｎ+ソース領域５、ｐ+コンタクト領域６の表面にはソース電極９が、ｎ+基板１の反対側の裏面にはドレイン電極１０がそれぞれ低抵抗接触している。
【０００５】
ここで、前述のＳｉＣ−ＭＯＳＦＥＴの基本的な動作を説明する。ソース電極９に対しＰｏｌｙ−Ｓｉゲート電極８に閾値以上のゲート電圧を印加するとＰｏｌｙ−Ｓｉゲート電極８直下のｐチャネル領域３表面層に反転層が形成される。その状態で、ソース電極９に対しドレイン電極１０に正の電圧を印加すると、ソース電極９−ｎ+ソース領域５−ｐチャネル領域３表面反転層−ＪＦＥＴ領域２ａ−ｎ-ドリフト層２−ｎ+基板１−ドレイン電極１０というルートで電子の経路ができる。すなわち、ドレイン電極１０からソース電極９へ電流が流れる。
【０００６】
一方、ソース電極９に対しＰｏｌｙ−Ｓｉゲート電極８に閾値以下の電圧を印加した時は、ｐチャネル領域３表面の反転層が消滅するため電流は流れない。この基本的な動作はシリコン（Ｓｉ）半導体を使用した通常のＭＯＳＦＥＴと変わりはない。一般にワイドバンドギャップ半導体では絶縁破壊電界がＳｉ半導体に比較して高い（４Ｈ−ＳｉＣで約１０倍、ＧａＮで約１１倍、ダイヤモンドで約１９倍）ため、ｎ-ドリフト層２の不純物濃度を高く、厚さを薄くすることが可能となるので、Ｓｉ−ＭＯＳＦＥＴより高耐圧、低オン抵抗のデバイスを実現することが可能となる。
【０００７】
図９のＳｉＣ−ＭＯＳＦＥＴの単位セルの断面図に示すように、それぞれ基板表面からｎ-ドリフト層２に達するトレンチ深さを有し、トレンチゲート構造の第１トレンチ２０両側を、第２トレンチ２１内に埋設させたソース電極９からなるトレンチソース電極構造で挟む構造のＭＯＳＦＥＴが公開されている。このトレンチソース電極構造では、オン時に、その第２トレンチ２１下側のｐ+ベース領域４から伸びる空乏層が、寄生トランジスタ（ｎ-ドリフト層２−ｐチャネル領域３−ｎ+ソース領域５）に流れる充電電流をピンチオフさせることができる。その結果、急峻な立ち上がりの電圧印加に対して強いデバイスとすることができる。その他の符号１はｎ+基板、７はゲート絶縁膜、８はゲート電極、１０はドレイン電極、１３は層間絶縁膜である（特許文献１）。
【０００８】
また、対峙する主端子（ソース・ドレイン）間に流れる電流を、ゲート電極に印加される電圧により形成される空乏層によって制御する高耐圧静電誘導型トランジスタ（パワーＳＩＴ）あるいは高耐圧接合型電界効果トランジスタ（パワーＪＦＥＴ）が知られている。これらのパワートランジスタでは、半導体層中に形成されたゲート領域と半導体層の１面に形成されたドレイン領域との間に位置する半導体層が空乏化する事により耐圧を保持している（特許文献２）。
【０００９】
ｎ-ドリフト層に至る深さを有するトレンチゲートの底部に、ｎ-ドリフト層と異なる導電型領域を設けることにより、ゲート絶縁膜にかかる電界を緩和してブロッキング電圧を向上させることに関する記載がある（特許文献３）。
【００１０】
プレナーゲート型ＳｉＣ−ＭＯＳＦＥＴのＭＯＳゲート構造に対向する基板表面層内でｐベース領域の主面に沿う方向に挟まれたｎ-ドリフト層（ＪＦＥＴ領域）の表層にフローティングｐ-領域を設ける構造とすることにより、ＪＦＥＴ領域の間隔を広くしても、その表面に接するゲート絶縁膜にかかる電界を低く抑制することに関する開示がされている（特許文献４）。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特許第３２５９４８５号公報（図７）
【特許文献２】特許第４５６４３６２号（段落０００２、段落０００６）
【特許文献３】特許第５０５４２５５号（発明の概要、図２）
【特許文献４】特開２０１１−６０９３０号公報（図１、段落０００７〜０００８）
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ワイドバンドギャップ半導体の利点の一つが、前述したように、シリコン（Ｓｉ）半導体に比べて、絶縁破壊に至る電界強度が高いので、同じ耐圧でもドリフト層の不純物濃度を増加（抵抗を低下）させることができる。また、ワイドバンドギャップ半導体は空乏層の伸びが少なくなることにより必要なドリフト層の厚さを低減し抵抗をさらに低下させることが可能である。
【００１３】
しかしながら、ワイドバンドギャップ半導体でＭＯＳＦＥＴを構成する場合、ドリフト層の不純物濃度を増加させドリフト層の厚さを低減することにより、ゲート絶縁膜直下のワイドバンドギャップ半導体の電界がＳｉ半導体より増加し、ゲート絶縁膜の電界も上昇するため、ゲート絶縁膜が破壊し易くなることが問題となる。
【００１４】
さらに、特に、トレンチゲート型ＭＯＳＦＥＴではプレナーゲート型のようなＪＦＥＴ効果によるピンチオフが無いため、トレンチ底部のゲート絶縁膜に過大な電界が印加され易い。この問題を改善するために、前述の図９に示すように、トレンチゲート構造のための第１トレンチ２０に加えて、ソース電極９もトレンチゲート構造と同様の深さの第２トレンチを有するトレンチソース構造としたダブルトレンチ型ＭＯＳＦＥＴが公知になっている。このダブルトレンチ型ＭＯＳＦＥＴでは、オフ（主接合に逆バイアス）時第２トレンチの底部直下に接するｐ+ベース領域４から空乏層を伸ばすことによってチャネル部分手前のｎ-ドリフト層２部分をピンチオフさせ、ゲート絶縁膜にかかる電界を緩和させることができる。
【００１５】
しかしながら、寄生トランジスタをピンチオフさせる際には、新たにＪＦＥＴ効果によりオン抵抗が増加するため、やはり、ゲート絶縁膜の電界緩和とオン抵抗の低減の間にはトレードオフの関係が見られる。
【００１６】
このトレードオフの関係はプレナーゲート型においても同様である。図８においてＪＦＥＴ領域２ａの幅を大きくする構造またはその不純物濃度を高くすることによりＪＦＥＴ効果によるオン抵抗の増加をある程度は抑制することができるが、ゲート絶縁膜７にかかる電界の増大による破壊、ＪＦＥＴ領域２ａ近傍の電界増大による耐圧の低下が発生するという問題は根本的には避けられない。
【００１７】
本発明は、以上説明した課題を考慮してなされたものである。本発明の目的は、ゲート絶縁膜の電界緩和とオン抵抗の低減との間のトレードオフ関係を改善することができるワイドバンドギャップ絶縁ゲート型半導体装置を提供することである。
【課題を解決するための手段】
【００１８】
前述の課題を解決し、発明の目的を達成するため、本発明は、例えば図１で、シリコンよりワイドバンドギャップからなる半導体基板を主要基板とし、該半導体基板に最も低不純物濃度のｎ-ドリフト層２と、該ドリフト層２の表層に選択的に複数設けられるｐチャネル領域３と、該ｐチャネル領域３内の表層にそれぞれ選択的に設けられるｎ+半導体領域５とを備え、前記ｐチャネル領域３の下側に接するｐ+ベース領域４と、前記複数のｐチャネル領域３と前記ｐ+ベース領域４の側面に主面に沿う方向に挟まれる凸型ｎ-ドリフト層部分（ＪＦＥＴ領域２ａ）の表面と該表面に並ぶ前記ｐチャネル領域３の表面とにゲート絶縁膜７を介して形成されるゲート電極８と、前記ｐチャネル領域３と前記ｎ+半導体領域５の表面に共通に接するソース電極９を備え、前記ＪＦＥＴ領域２ａ内に、前記ｐ+ベース領域４の側面で主面に沿う方向に間隔を置いて平行に対向する側面を有するｐ+フローティング領域１４を備え、ｐ+ベース領域４とｐ+フローティング領域１４の間隔が広い部分と狭い部分を有するように対向する前記側面に凸部が設けられているワイドバンドギャップＭＯＳＦＥＴとする。
【００１９】
前記ｐ+ベース領域４と前記ｐ+フローティング領域１４との間の、主面に沿う方向の広い部分と狭い部分の間隔が、前記ｐ+フローティング領域１４の側面で主面に沿う方向に部分的に伸びる凸部および前記ｐ+ベース領域４の前記ｐ+フローティング領域１４に対向する側面で主面に沿う方向に部分的に伸びる凸部の少なくともいずれかの凸部を備えることにより形成されることが好ましい。
【００２０】
また、本発明は、前記目的を達成するために、図５、図６に示すように、それぞれ、半導体基板の表面からｎ-ドリフト層２に達する深さの第１トレンチ２０と第２トレンチ２１を有し、第１トレンチ２０内にはゲート絶縁膜７を介してゲート電極８が設けられてトレンチゲート構造とされ、さらに前記第１トレンチ２０の下方にｐ+フローティング領域１４を有し、該トレンチゲート構造の両側面に沿って配置される第２トレンチ２１内面にはソース電極９が埋設されるかソース電極９に接するｐ+領域を埋設することによりトレンチソース構造にされ、前記第２トレンチ２１の底部に接するｐ+ベース領域４を備え、該ｐ+ベース領域４と前記ｐ+フローティング領域１４との主面に沿う方向の間隔が、広い部分と狭い部分とを有する形状で配置される構成を有するワイドバンドギャップ絶縁ゲート型半導体装置とする。
【００２１】
図５に示すように、前記ｐ+ベース領域４が第２トレンチ２１底部に第２導電型チャネル領域３を介して接し、前記第２導電型フローティング領域１４が第１トレンチ２０にゲート絶縁膜とドリフト層２を介して接することが好ましい。
【００２２】
図６に示すように、前記第ｐ+ベース領域４が第２トレンチ２１の底部に接し、前記ｐ+フローティング領域１４が前記第１トレンチ２０にゲート絶縁膜を介して接する構成を有することが好ましい。
【００２３】
本発明は、図１または図４に示すように、絶縁ゲート型半導体装置がＭＯＳＦＥＴまたはＩＧＢＴであることが好適である。さらに本発明は前記半導体基板として、炭化珪素半導体、窒化ガリウム半導体またはダイヤモンドのいずれかを用いることができる。
【発明の効果】
【００２４】
本発明によれば、ゲート絶縁膜の電界緩和とオン抵抗の低減との間のトレードオフ関係を改善するワイドバンドギャップ絶縁ゲート型半導体装置を提供することができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施例１に係るプレナーゲート型ＳｉＣ−ＭＯＳＦＥＴの要部断面図（ａ）と平面パターンがストライプ状であることを示すＸ１−Ｘ２線位置での要部横断面図（ｂ）である。
【図２】本発明の実施例１の変形例に係るプレナーゲート型ＳｉＣ−ＭＯＳＦＥＴの要部断面図（ａ）と平面パターンがストライプ状であることを示すＸ３−Ｘ４線位置での要部横断面図（ｂ）である。
【図３】本発明の実施例１に係る、平面パターンが６角形型のセルに適用したプレナーゲート型ＳｉＣ−ＭＯＳＦＥＴの図１（ｂ）に相当する位置での要部横断面図（ａ）と変形例の要部横断面図（ｂ）である。
【図４】本発明の実施例２に係るプレナーゲート型ＳｉＣ−ＩＧＢＴの要部断面図である。
【図５】本発明の実施例３に係るトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴの要部断面図である。
【図６】本発明の実施例４に係るトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴの要部断面図である。
【図７】本発明の実施例４に係る、平面パターンがストライプ状のセルに適用したトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴの図６のＺ１−Ｚ２線の位置での要部横断面図である。
【図８】従来のプレナーゲート型ＳｉＣ−ＭＯＳＦＥＴの要部断面図である。
【図９】従来のトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴの要部断面図である。
【発明を実施するための形態】
【００２６】
以下、本発明のワイドバンドギャップ絶縁ゲート型半導体装置の実施例として、ＳｉＣ―ＭＯＳＦＥＴについて、図面を参照して詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれ相対的に不純物濃度が高いまたは低いことを意味する。なお、以下の実施例の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、実施例で説明される添付図面は、見易くまたは理解し易くするために正確なスケール、寸法比で描かれていない。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
【実施例１】
【００２７】
図１は、本発明の実施例１に係るＳｉＣ−ＭＯＳＦＥＴの単位セル部分の半導体基板の縦断面図（ａ）（以降単に断面図）と（ａ）のＸ１−Ｘ２線の位置での横断面図（ｂ）であり、（ｂ）はその横断面の表面に表れるＪＦＥＴ領域２ａの平面パターンがストライプ状の場合を示している。図１（ａ）が前述の図８に示す従来の単位セルの断面図と異なるところは、ＪＦＥＴ領域２ａ内の一部に、ｐ+ベース領域４と同時に形成されるフローティングｐ+領域１４が設けられている点である。さらに図１（ｂ）に示すように、ｐ+ベース領域４の平面パターンの側面に対向するフローティングｐ+領域１４の側面の一部に凸部１４ａが設けられていることが本発明の特徴部分である。
【００２８】
凸部１４ａについては、図２に示すように、ｐ+ベース領域４の側面に凸部４ａを設ける構成としてもよい。フローティングｐ+領域１４は、オフ時には印加電圧の上昇と共にｐ+ベース領域４から伸びる空乏層が幅広の間隔（ｗ１）と比較して、凸部１４ａまたは４ａにより幅が狭くなった間隔（ｗ２）部分において、低い電圧で到達してパンチスルーすることによりｐ+ベース領域４に近い電位になる。このため、オフ時の印加電圧の上昇と共にｐｎ接合に掛かる逆バイアス電圧が増加するとフローティングｐ+領域１４からも空乏層がのびるようになり、凸部１４ａまたは４ａが形成されていない幅の広い部分も容易にピンチオフすることが可能になる。その結果、ゲート絶縁膜にかかる電界が緩和され高耐圧になる。
【００２９】
一方、オン時にはｐｎ接合に掛かる逆バイアスは主としてチャネル抵抗とＪＦＥＴ抵抗に流れる電流による電圧降下分であるためその値は小さい。従って、ｐ+ベース領域４から伸びる空乏層はフローティングｐ+領域１４に到達しない、もしくは到達してもフローティングｐ+領域１４から伸びる空乏層は僅かであるためＪＦＥＴ効果は大きくない。この結果、ゲート絶縁膜の電界緩和とオン抵抗の低減に対するトレードオフの関係を改善できる。図１ではフローティングｐ+領域１４の一部（図１（ｂ））に、図２ではｐ+ベース領域４の一部（図２（ｂ））に、それぞれ凸部１４ａ，４ａが設けられているが、その両方にそれぞれ凸部を設けてフローティングｐ+領域１４とｐ+ベース領域４の間隔を小さくする部分を設けてもよいことは言うまでもない。
【００３０】
図３は、表面のセルパターンが６角状の場合ＳｉＣ−ＭＯＳＦＥＴの図１のＸ１−Ｘ２線の位置での横断面図である。図３（ａ）、（ｂ）に示す６角状の表面のセルパターン構造にして、フローティングｐ+領域１４とｐ+ベース領域４の間隔が広い部分（ｗ１）と狭い部分（ｗ２）を作ることによっても、前述と同様のゲート絶縁膜の電界緩和とオン抵抗の低減に対するトレードオフの関係を改善する効果を得ることができる。６角状の表面セルでは、６角の各頂点部分で隣り合うｐ+ベース領域４同士の間隔が広くなり、その部分でピンチオフの効果が低下しゲート絶縁膜に印加される電界が高くなる、耐圧が低下するなどの問題があるため、６角の各頂点部分にフローティングｐ+領域１４とｐ+ベース領域４の間隔が狭い部分を作ることは特に有効である。また、６角状の表面セル以外でも、正方形の表面セル、長方形の表面セルに類似の構造を適用することも好ましい。なお、フローティングｐ+領域１４とｐ+ベース領域４は同一のマスク工程とイオン注入工程で形成可能である。
【実施例２】
【００３１】
図４は、本発明の実施例２に係るＳｉＣ−ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  ＧａｔｅＢ  ｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）の単位セル部分の半導体基板の縦断面図である  。図１と異なる点はｎ+基板１の代わりに高不純物濃度のｐ型半導体基板（ｐ+基板１１）が設けられ、ｎ-ドリフト層２とｐ+基板１１の間にｎ型バッファー層１２（またはフィールドストップ層）が設けられている点である。また、ＩＧＢＴでは、ＭＯＳＦＥＴのソース、ドレインの代わりにエミッタ、コレクタの呼称が使用される点が異なる。この場合にも図４のＸ５−Ｘ６線の位置での横断面図において、ストライプ型の表面セルパターンまたは、６角状の表面セルパターンのいずれの場合でも、それぞれ実施例１と同様の効果を得ることができる。
【００３２】
ＭＯＳＦＥＴの場合は、ユニポーラのため、原則、電導度変調が無いので、耐圧が低いデバイスに適用されることが多い。その結果、デバイスのオン抵抗は、チャネル抵抗成分（反転層の抵抗）が支配的となる。前記図１に示すプレナーゲート型ＭＯＳＦＥＴではフローティングｐ+領域１４を設けることにより、セルピッチ幅が増加しオン抵抗がその分、大きくなる。
【００３３】
一方、通常は高耐圧デバイスに適用される図４の単位セル部分の縦断面図に示すＩＧＢＴでは、オン時、厚いドリフト層の抵抗成分比率が最も大きく、前述のようにチャネル抵抗が支配的ではない。そのため、ＩＧＢＴではフローティングｐ+領域１４を設けるセルピッチ幅の増加によるデメリットが減少するので、より大きな効果を得ることができる。図４では、空乏層が設計耐圧の電圧印加でドリフト層内を伸び切ってｎ+層に到達するパンチスルー型ＩＧＢＴ（またはフィールドストップ型ＩＧＢＴ）の構造を示したが、ｎ型バッファー層（またはフィールドストップ層）１２を無くしたノンパンチスルー型ＩＧＢＴにも適用可能である。
【実施例３】
【００３４】
図５は、本発明の実施例３に係るトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴの単位セルの縦断面図である。図５では、ゲート電極８がゲート絶縁膜を介して埋設される第１トレンチ２０の下方に間隔を置いてフローティングｐ+領域１４が形成され、ソース電極９が埋設される第２トレンチ２１底部直下にはｐ+ベース領域４が、例えば埋め込みエピ法により形成されている。さらに、図５ではフローティングｐ+領域１４は、ゲート絶縁膜７の膜質の低下を低減するため、前述したようにゲート絶縁膜７直下から離れた下方に形成されているが、接していてもよい。フローティングｐ+領域１４およびｐ+ベース領域４の平面形状は、図５におけるＹ１−Ｙ２線の位置での横断面図に表れる平面パターンが、それぞれストライプ状の平面セルパターンまたは６角状の表面セルパターンとされる場合、具体的には、それぞれ図１〜図３に示される平面セルパターンとすることができる。このようなトレンチゲート型ＭＯＳＦＥＴではフローティングｐ+領域１４をトレンチゲート構造の第１トレンチ２０直下に設けてもセルピッチ幅が増加しないことがメリットである。なお、この実施例３においても、図４と同様に裏面側にｐ+層（コレクタ層）を設ける構成にすることによりＩＧＢＴとしても、前述のＭＯＳＦＥＴと同様の効果を得ることができる。この実施例では、第２トレンチ２１にソース電極９を埋設しているが、第２トレンチ２１内に高濃度ｐ型のＰｏｌｙーＳｉまたは高濃度ｐ型のエピタキシャル成長膜で埋設してソース電極９に繋げてもよい。
【実施例４】
【００３５】
図６は、本発明の実施例４に係るトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴの単位セルの縦断面図である。図７は図６のＺ１−Ｚ２線の位置での横断面図を示す。この実施例４ではフローティングｐ+領域１４およびｐ+ベース領域４を、それぞれゲートトレンチゲート構造、トレンチソース構造の第１、第２トレンチ２０、２１にＰｏｌｙーＳｉゲート電極、ソース電極を埋設する工程（埋戻し工程）前にイオン注入により形成する場合の例を示している。この実施例４では、トレンチへの埋戻し工程の際に、トレンチ幅を均一にすることが効率がよく、図１〜図３に示すように間隔を狭くするための凸部を形成することが好ましくない場合に適用することができる。
【００３６】
すなわち、図７に示すように、フローティングｐ+領域１４とｐ+ベース領域４の幅広間隔幅（ｗ１）に比較して狭い間隔（ｗ２）を、第１トレンチ２０に第２トレンチ２１の平面パターンの端部を間隔ｗ２に近づける構成にすることにより、前記図１〜図３に示す凸部を設けることなく、形成することが可能である。
【００３７】
図６において、フローティングｐ+領域１４は第１トレンチ２０底部にゲート絶縁膜７を介してその直下に形成されているが、イオン注入の加速電圧を高くすることによってゲート絶縁膜７から離れて形成してもよい。
【００３８】
なお、実施例４においても、前記図４と同様に裏面側にｐ+層（コレクタ層）を設ける構成にすることによりＩＧＢＴとしても、前述のＭＯＳＦＥＴと同様の効果を得ることができる。また、実施例４では、第２トレンチ２１にＰｏｌｙーＳｉを埋設しているが、第２トレンチ２１内にソース電極９を埋設または高濃度ｐ型のエピタキシャル成長膜で埋設してソース電極９に繋げてもよい。
【００３９】
以上説明した本発明にかかる実施例１〜５に記載によれば、オフ状態においてｐ+ベース領域４から伸びる空乏層がフローティングｐ+領域１４に到達し、フローティングｐ+領域１４がパンチスルーすると、さらなる電圧の上昇に伴いフローティングｐ+領域１４からも空乏層が伸びる。そのため、ＪＦＥＴ領域を容易にピンチオフし、ゲート絶縁膜の電界を緩和し、その破壊を防止することができるとともに耐圧の低下を防止できる。
【００４０】
また、オン状態ではｐ+ベース領域４からの空乏層の伸びが少なくフローティングｐ+領域１４がパンチスルーすることが無くフローティング高不純物濃度ｐ領域１４からの空乏層の伸びがないため、ＪＦＥＴ効果によるオン抵抗の増加を防止することができる。これにより、ゲート絶縁膜の電界緩和とオン抵抗の低減はトレードオフの関係を改善できる。
【符号の説明】
【００４１】
１．      ｎ+基板
２．      ｎ-ドリフト層
２ａ．    ＪＦＥＴ領域
３．      ｐチャネル領域
４．      ｐ+ベース領域
５．      ｎ+ソース領域
６．      ｐ+コンタクト領域
７．      ゲート絶縁膜
８．      Ｐｏｌｙ−Ｓｉゲート電極
９．      ソース電極
１０．    ドレイン電極
１１．    ｐ+基板、コレクタ層
１２．    ｎ型バッファー層、フィールドストップ層
１３．    層間絶縁膜
１４．    フローティングｐ+領域
２０、    第１トレンチ
２１、    第２トレンチ
Ｘ１−Ｘ２    切断線
Ｘ３−Ｘ４    切断線
Ｘ５−Ｘ６    切断線
Ｚ１−Ｚ２    切断線
ｗ１          ｐ+ベース領域とフローティングｐ+領域の間隔
ｗ２          ｐ+ベース領域とフローティングｐ+領域の間隔
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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