(57)【要約】【課題】高さ＞幅の条件を満足しつつも回路基板等への実装を良好に行える積層セラミックコンデンサを提供する。【解決手段】積層セラミックコンデンサ１０-1は、積層構造のコンデンサ本体１１と１対の外部電極１２とを備え、長さＬと幅Ｗと高さＨで規定された略直方体状を成している。この積層セラミックコンデンサ１０-1は、前記幅Ｗと前記高さＨが、１．１０≦Ｈ／Ｗ≦１．７０の条件を満足している。【選択図】図３
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【特許請求の範囲】
【請求項１】
積層構造のコンデンサ本体と１対の外部電極とを備え、長さＬと幅Ｗと高さＨで規定された略直方体状の積層セラミックコンデンサであって、
前記幅Ｗと前記高さＨが、１．１０≦Ｈ／Ｗ≦１．７０の条件を満足している、
積層セラミックコンデンサ。
【請求項２】
請求項１に記載した条件が、１．３０≦Ｈ／Ｗ≦１．６０である、
請求項１に記載の積層セラミックコンデンサ。
【請求項３】
前記コンデンサ本体は、複数の内部電極層がセラミック層を介して積層された容量部と、セラミック製の第１保護部と、セラミック製の第２保護部とを、高さ方向に第１保護部−容量部−第２保護部の順で層状に並ぶように有しており、
前記コンデンサ本体の第１保護部の厚さをＴ２とし第２保護部の厚さをＴ３としたとき、前記厚さＴ２と前記厚さＴ３が、１．１８≦Ｔ３／Ｔ２≦４．３６の条件を満足している、
請求項１に記載の積層セラミックコンデンサ。
【請求項４】
請求項３に記載した条件が、２．１８≦Ｔ３／Ｔ２≦３．６４である、
請求項３に記載の積層セラミックコンデンサ。
【請求項５】
前記コンデンサ本体は、複数の内部電極層がセラミック層を介して積層された容量部と、セラミック製の第１保護部と、セラミック製の第２保護部とを、高さ方向に第１保護部−容量部−第２保護部の順で層状に並ぶように有しており、
前記コンデンサ本体の第１保護部の厚さをＴ２とし第２保護部の厚さをＴ３としたとき、前記厚さＴ２と前記厚さＴ３と前記高さＨが、０．０２８≦（Ｔ３−Ｔ２）／Ｈ≦０．３５０の条件を満足している、
請求項１又は３に記載の積層セラミックコンデンサ。
【請求項６】
請求項５に記載した条件が、０．１５９≦（Ｔ３−Ｔ２）／Ｈ≦０．２９７である、
請求項５に記載の積層セラミックコンデンサ。
【請求項７】
前記長さＬと前記幅Ｗと前記高さＨが、Ｌ＞Ｈ＞Ｗの条件を満足している、
請求項１〜６の何れか１項に記載の積層セラミックコンデンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミックコンデンサに関する。
【背景技術】
【０００２】
積層セラミックコンデンサは、一般に、積層構造のコンデンサ本体と１対の外部電極とを備え、長さと幅と高さで規定された略直方体状を成している。この積層セラミックコンデンサの静電容量は、コンデンサ本体が有する容量部、即ち、複数の内部電極層がセラミック層を介して積層された部分によって確保されている。
【０００３】
この種の積層セラミックコンデンサに対しては、高密度実装に応じた低実装面積化に加えて、大容量化の要求が依然として強い。この大容量化の要求に対しては、内部電極層を薄厚化してその層数を増やす技法が一般的であるが、内部電極層の厚さが既にμｍオーダーに達しているが故にさらなる薄厚化には物理的な限界がある。
【０００４】
また、大容量化の要求に対しては、複数の積層セラミックコンデンサを積み重ねて一体化する技法も知られている（後記特許文献１を参照）。しかしながら、この技法は、複数の積層セラミックコンデンサを積み重ねて接合し、且つ、１対の端子を設ける必要があるため、コスト増加に伴う単価高騰は避けられない。また、単独で使用可能な積層コンデンサを積み重ねて一体化するために、一体化物の高さが必要以上に高くなってしまう。
【０００５】
ところで、大容量化の要求に対しては、積層セラミックコンデンサの高さを幅よりも大きくすることによって内部電極層の層数を増やす考え方もある。しかしながら、高さ＞幅の条件を満足する積層セラミックコンデンサは、高さ＝幅の条件や高さ＜幅の条件を満足する積層セラミックコンデンサに比べ、回路基板等への実装時にセルフアライメント効果が得難くなる等の懸念がある。
【０００６】
要するに、大容量化に要求に対して積層セラミックコンデンサの高さを幅よりも大きく考え方を採用する場合には、回路基板等への実装を良好に行うための条件を見出すことが極めて肝要となる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−２５１１８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、高さ＞幅の条件を満足しつつも回路基板等への実装を良好に行える積層セラミックコンデンサを提供することにある。
【課題を解決するための手段】
【０００９】
前記目的を達成するため、本発明は、積層構造のコンデンサ本体と１対の外部電極とを備え、長さＬと幅Ｗと高さＨで規定された略直方体状の積層セラミックコンデンサであって、前記幅Ｗと前記高さＨが、１．１０≦Ｈ／Ｗ≦１．７０の条件を満足している。
【発明の効果】
【００１０】
本発明によれば、高さ＞幅の条件を満足しつつも回路基板等への実装を良好に行える積層セラミックコンデンサを提供することができる。
【図面の簡単な説明】
【００１１】
【図１】図１は本発明を適用した積層セラミックコンデンサ（第１実施形態）の上面図である。
【図２】図２は図１に示した積層セラミックコンデンサの幅方向の側面図である。
【図３】図３は図１のＳ−Ｓ線に沿う縦断面図である。
【図４】図４は検証用サンプルＮｏ．１〜Ｎｏ．１０の仕様と特性（静電容量と電界強度と撓み強度）を示す図である。
【図５】図５は図４に示した検証用サンプルＮｏ．１〜Ｎｏ．９のセルフアライメント効果を示す図である。
【図６】図６はセルフアライメント効果の確認方法の説明図である。
【図７】図７はセルフアライメント効果の確認方法の説明図である。
【図８】図８は本発明を適用した積層セラミックコンデンサ（第２実施形態）の図３対応の縦断面図である。
【図９】図９は検証用サンプルＮｏ．１１〜Ｎｏ．２３の仕様と特性（撓み強度）を示す図である。
【発明を実施するための形態】
【００１２】
《第１実施形態》
図１〜図３は本発明を適用した積層セラミックコンデンサ１０-1（第１実施形態）を示す。この積層セラミックコンデンサ１０-1は、積層構造のコンデンサ本体１１と１対の外部電極１２とを備え、長さＬと幅Ｗと高さＨで規定された略直方体状を成している。また、この積層セラミックコンデンサ１０-1は、高さＨ＞幅Ｗの条件、より詳しくは長さＬ＞高さＨ＞幅Ｗの条件を満足している。
【００１３】
コンデンサ本体１１は、複数の内部電極層１１ａ１がセラミック層１１ａ２を介して積層された容量部１１ｂと、セラミックス製の第１保護部１１ｂと、セラミックス製の第２保護部１１ｃとを、高さ方向に第１保護部１１ｂ−容量部１１ａ−第２保護部１１ｃの順で層状に並ぶように有している。このコンデンサ本体１１も、長さと幅と高さで規定された略直方体状を成していて、高さ＞幅の条件、より詳しくは長さ＞高さ＞幅の条件を満足している。また、このコンデンサ本体１１は、第１保護部１１ｂの厚さＴ２＝第２保護部１１ｃの厚さＴ３の条件、より詳しくは容量部１１ａの厚さＴ１＞第１保護部１１ｂの厚さＴ２＝第２保護部１１ｃの厚さＴ３の条件を満足している。
【００１４】
容量部１１ａに含まれる複数（図中は２０層）の内部電極層１１ａ１は、各々の輪郭形状が略等しい矩形であり、各々の厚さも略等しい。また、隣接する内部電極層１１ａ１の間に存するセラミック層１１ａ２（隣接する内部電極層１１ａ１に挟まれた部分と挟まれていない長さ方向両側部分を含む層、図中は１９層）は、各々の輪郭形状が略等しく、且つ、内部電極層１１ａ１の輪郭形状よりも大きな矩形であり、各々の厚さも略等しい。複数の内部電極層１１ａ１は長さ方向に交互にずれていて、図３の上から奇数番目に当たる内部電極層１１ａ１の端縁は外部電極１２の一方（図３の左側）に電気的に接続され、且つ、図３の上から偶数番目に当たる内部電極層１１ａ１の端縁は外部電極１２の他方（図３の右側）に電気的に接続されている。
【００１５】
容量部１１ａに含まれる複数の内部電極層１１ａ１は、組成が略同じ導体から成る。この導体には、好ましくはニッケル、銅、パラジウム、白金、銀、金、これらの合金等を主成分した良導体を使用できる。ここでの「組成が略同じ導体」は、組成が同じ導体の他、焼結度合等の関係から組成が許容範囲内で若干異なる導体を指す。また、隣接する内部電極層１１ａ１の間に存するセラミック層１１ａ２は、第１保護部１１ｂと第２保護部１１ｃを含め、組成が略同じで誘電率も略同じセラミックスから成る。このセラミックスには、好ましくはチタン酸バリウム、チタン酸ストロンチウム、チタン酸カルシウム、チタン酸マグネシウム、ジルコン酸カルシウム、チタン酸ジルコン酸カルシウム、ジルコン酸バリウム、酸化チタン等を主成分とした誘電体セラミックス、より好ましくはε＞１０００又はクラス２（高誘電率系）の誘電体セラミックスを使用できる。ここでの「組成が略同じで誘電率も略同じセラミックス」は、組成と誘電率が同じセラミックスの他、焼結度合等の関係から組成と誘電率の少なくとも一方が許容範囲内で若干異なるセラミックスを指す。
【００１６】
各外部電極１２は、コンデンサ本体１１の長さ方向端面と該端面と隣接する４側面の一部を覆うように設けられている。図１〜図３中のＬｅは、各外部電極１２においてコンデンサ本体１１の４側面の一部を覆う部分の長さを示す。図示を省略したが、各外部電極１２はコンデンサ本体１１の外面に密着した下地膜と、該下地膜の外面に密着した表面膜との２層構造、或いは、下地膜と表面膜との間に少なくとも１つの中間膜を有する多層構造を有している。下地膜は例えば焼き付け膜から成り、該焼き付け膜には、好ましくはニッケル、銅、パラジウム、白金、銀、金、これらの合金等を主成分した良導体を使用できる。表面膜は例えばメッキ膜から成り、該メッキ膜には、好ましくはスズ、パラジウム、金、亜鉛、これらの合金等を主成分とした良導体を使用できる。中間膜は例えばメッキ膜から成り、該メッキ膜には、好ましくは白金、パラジウム、金、銅、ニッケル、これらの合金等を主成分とした良導体を使用できる。
【００１７】
図１〜図３に示した積層セラミックコンデンサ１０-1は、１．１０≦高さＨ／幅Ｗ≦１．７０の条件、好ましくは１．３０≦高さＨ／幅Ｗ≦１．６０の条件を満足している。これら条件の意義については後に詳述する。
【００１８】
ここで、図１〜図３に示した積層セラミックコンデンサ１０-1の好ましい製造例を紹介する。容量部１１ａのセラミック層１１ａ２と第１保護部１１ｂと第２保護部１１ｃがチタン酸バリウムを主成分とし、容量部１１ａの内部電極層１１ａ１がニッケルを主成分とする場合には、先ず、チタン酸バリウム粉末とエタノール（溶剤）とポリビニルブチラール（バインダ）と分散剤等の添加剤を含むセラミックスラリーを準備すると共に、ニッケル粉末とターピネオール（溶剤）とエチルセルロース（バインダ）と分散剤等の添加剤を含む電極ペーストを準備する。
【００１９】
そして、ダイコータ等の塗工装置と乾燥装置を用いて、キャリアフィルム上にセラミックスラリーを塗工し乾燥して、第１グリーンシートを作製する。加えて、スクリーン印刷機等の印刷装置と乾燥装置を用いて、第１グリーンシート上に電極ペーストを千鳥状又はマトリクス状に印刷し乾燥して、内部電極層用パターン群が形成された第２グリーンシートを作製する。
【００２０】
そして、打ち抜き刃及びヒータを有する吸着ヘッド等の積層装置を用いて、第１グリーンシートから打ち抜いた単位シートを所定数に至るまで積み重ねて熱圧着して、第２保護部１１ｃに対応した部位を作製する。続いて、第２グリーンシートから打ち抜いた単位シート（内部電極層用パターン群を含む）を所定数に至るまで積み重ねて熱圧着して、容量部１１ａに対応した部位を作製する。続いて、第１グリーンシートから打ち抜いた単位シートを所定数に至るまで積み重ねて熱圧着して、第１保護部１１ｂに対応した部位を作製する。そして、熱間静水圧プレス機等の本圧着装置を用いて、積み重ねて熱圧着したものを最終的に本圧着して、未焼成積層シートを作製する。
【００２１】
そして、ダイシング機等の切断装置を用いて、未焼成積層シートを格子状に切断して、コンデンサ本体１１に対応した未焼成チップを作製する。そして、トンネル型焼成炉等の焼成装置を用いて、多数の未焼成チップを還元性雰囲気下、或いは、低酸素分圧雰囲気下で、チタン酸バリウム及びニッケルに応じた温度プロファイルで焼成（脱バインダ処理と焼成処理を含む）を行って、コンデンサ本体１１に対応した焼成チップを作製する。
【００２２】
そして、ローラ塗布機等の塗布装置を用いて、焼成チップの長さ方向両端部に電極ペースト（内部電極層用の電極ペーストを流用）を塗布し、前記同様の雰囲気下で焼き付け処理を行って下地膜を形成し、その上に表面膜、或いは、中間膜と表面膜を電解メッキ等のメッキ処理で形成して、外部電極を作製する。外部電極の下地膜は、未焼成チップの長さ方向両端部に電極ペーストを塗布して乾燥した後、これを未焼成チップと同時焼成することによって作製しても良い。
【００２３】
図４は検証用サンプルＮｏ．１〜Ｎｏ．１０の仕様と特性（静電容量ＥＣと電界強度ＦＩと撓み強度ＢＳ）を示す。これらサンプルＮｏ．１〜Ｎｏ．１０は何れも前記製造例に準じて作製されたものであって、容量部１１ａの内部電極層１１ａ１の主成分はニッケル、容量部１１ａのセラミック層１１ａ２と第１保護部１１ｂと第２保護部１１ｃの主成分はチタン酸バリウムであり、各外部電極１２はニッケルを主成分とする下地膜と銅を主成分とする中間膜とスズを主成分とする表面膜の３層構造である。
【００２４】
サンプルＮｏ．１〜Ｎｏ．９は、
・長さＬが１０００μｍ
・幅Ｗが５００μｍ
・第１保護部１１ｂの厚さＴ２が８８μｍ
・第１保護部１１ｂを構成するセラミック層の層数（層構成ＬＣの左側に示した数値）が１１層
・第２保護部１１ｃの厚さＴ３が８８μｍ
・第２保護部１１ｃを構成するセラミック層の層数（層構成ＬＣの右側に示した数値）が１１層
・容量部１１ａの内部電極層１１ａ１の厚さＴｉが１．０μｍ
・容量部１１ａのセラミック層１１ａ２の厚さＴｄと、第１保護部１１ｂを構成するセラミック層の厚さＴｄと、第２保護部１１ｃを構成するセラミック層の厚さＴｄが何れも８．０μｍ
・各外部電極１２の厚さが１０μｍで、コンデンサ本体１１の４側面の一部を覆う部分の長さＬｅ（図１〜図３を参照）が２５０μｍ
である点で共通しているものの、層構成ＬＣの中央に示した数値（内部電極層１１ａ１の層数とセラミック層１１ａ２の層数との和）を増やすことによって容量部１１ａの厚さＴ１と高さＨが徐々に増加している。
【００２５】
層構成ＬＣの記載（ｎ１−ｍ−ｎ２）について補足すれば、ｎ１は第１保護部１１ｂを構成するセラミック層の層数、ｍは容量部１１ａの内部電極層１１ａ１の層数とセラミック層１１ａ２の層数との和、ｎ２は第２保護部１１ｃを構成するセラミック層の層数であり、これら層数は前記製造例の積層工程時における積み重ね数を基準としている。また、ｍについては、（ｍ−１）／２＋１が内部電極層１１ａ１の層数に該当し、（ｍ−１）／２がセラミック層１１ａ２の層数に該当する。層構成ＬＣ中のｍと厚さＴｉと厚さＴｄに基づく単純計算では、該計算値と容量部１１ａの厚さＴ１の値とに誤差が生じるが、この誤差は前記製造例の積層工程時に内部電極層１１ａ１となる内部電極層用パターンがセラミック層１１ａ２となるグリーンシートに部分的にめり込むような形態となることをその理由とする。
【００２６】
サンプルＮｏ．１〜Ｎｏ．９のうち、サンプルＮｏ．２〜Ｎｏ．９は高さＨ＞幅Ｗの条件を満足しているものの、サンプルＮｏ．１は高さＨが幅Ｗと同じであるため同条件を満足していない。つまり、サンプルＮｏ．１は従前の積層セラミックコンデンサであり、サンプルＮｏ．２〜Ｎｏ．９は図１〜図３に示した積層セラミックコンデンサ１０-1に対応した積層セラミックコンデンサである。
【００２７】
サンプルＮｏ．１０は、
・容量部１１ａのセラミック層１１ａ２の厚さＴｄと、第１保護部１１ｂを構成するセラミック層の厚さＴｄと、第２保護部１１ｃを構成するセラミック層の厚さＴｄが何れも１１．３μｍ
・第１保護部１１ｂの厚さＴ２が１２４．３μｍ
・第２保護部１１ｃの厚さＴ３が１２４．３μｍ
である点で前記サンプルＮｏ．１〜Ｎｏ．９と相違する。つまり、サンプルＮｏ．１０は、厚さＴｄが異なるものの、高さＨ＞幅Ｗの条件を満足していることから、図１〜図３に示した積層セラミックコンデンサ１０-1に対応した積層セラミックコンデンサである。
【００２８】
ここで、図４に示した静電容量ＥＣの測定方法と電界強度ＦＩの測定方法と撓み強度ＢＳの測定方法について説明する。図５に示した静電容量ＥＣは、サンプルＮｏ．１〜Ｎｏ．１０を１００個ずつ用意し、それぞれの静電容量をＨＰ４２８４Ａ（Ａｇｉｒｅｎｔ社製）を用いて測定し、各サンプル毎の平均値を算出した。また、図４に示した電界強度ＦＩは、定格電圧（１００Ｖ）に対するセラミック層の厚さＴｄから算出した。
【００２９】
さらに、図４に示した撓み強度ＢＳは、サンプルＮｏ．１〜Ｎｏ．１０を１００個ずつ用意し、それぞれをＪＩＳ−Ｃ−６４８４準拠のガラスエポキシ基板の一面にハンダ付けした後、該ガラスエポキシ基板の一面におけるサンプルハンダ付け箇所から両側４５ｍｍのところを駒で支えた状態でその他面におけるサンプルハンダ付け箇所に相当する部位をジグ（押圧部が曲率半径２３０ｍｍの曲面から成るもの）で０．５ｍｍ／ｓｅｃの一定速度で１０ｍｍ下側に押圧して変形させ、該変形過程でサンプルに１２．５％以上の容量低下が生じた数を各サンプル毎に計数した。
【００３０】
図５は検証用サンプルＮｏ．１〜Ｎｏ．９のセルフアライメント効果を示す。先に述べたように、サンプルＮｏ．１は従前の積層セラミックコンデンサであり、サンプルＮｏ．２〜Ｎｏ．９は図１〜図３に示した積層セラミックコンデンサ１０-1に対応した積層セラミックコンデンサである。
【００３１】
ここで、図５に示したセルフアライメント効果の確認方法について図６及び図７を引用して説明する。先ず、サンプルＮｏ．１〜Ｎｏ．９を８０個ずつ用意すると共に、試験基板を３６枚用意する。各試験基板には、長さＬ２１が５００μｍで幅Ｗ２１が５５０μｍの２つの矩形状導体パッド２１が５００μｍの間隔ＩＮ２１をおいて２０組形成されている（図６を参照）。図６及び図７に記した×印は導体パッド２１の中心ＣＰを示し、１点鎖線は組を成す導体パッド２１の幅方向の中心線を示す。
【００３２】
続いて、４枚の試験基板の導体パッド２１それぞれの上面にクリームハンダを厚さ０．２０ｍｍで塗布し、組を成す導体パッド２１それぞれの上にクリームハンダを介してサンプルＮｏ．１を搭載する（試験基板１枚につき２０個）。１枚目の試験基板に２０個のサンプルＮｏ．１を搭載するときには、各サンプルＮｏ．１の幅方向の中心線が組を成す導体パッド２１の幅方向の中心線と一致するように、且つ、各サンプルＮｏ．１の外部電極１２それぞれの端面と導体パッド２１の中心ＣＰとに７５μｍのズレＧＡが生じるようにする（図６を参照）。また、２枚目の試験基板に２０個のサンプルＮｏ．１を搭載するときには前記ズレＧＡを５０μｍとし、３枚目の試験基板に２０個のサンプルＮｏ．１を搭載するときには前記ズレＧＡを２５μｍとし、４枚目の試験基板に２０個のサンプルＮｏ．１を搭載するときには前記ズレＧＡを１０μｍとする（図５のズレＧＡを参照）。他のサンプルＮｏ．２〜Ｎｏ．９についても、それぞれ４枚の試験基板に対してサンプルＮｏ．１と同様の搭載を行う。
【００３３】
続いて、サンプルＮｏ．１〜Ｎｏ．９が搭載された計３６枚の試験基板に対してリフローハンダ付け等の熱処理を施して、搭載された各サンプル１〜９の外部電極１２それぞれをハンダを介して導体パッド２１に接合する。続いて、前記熱処理過程において前記ズレＧＡが零になったか否か（セルフアライメント効果が得られたか否か）を、各試験基板毎に光学顕微鏡を用いて確認する（図７を参照）。
【００３４】
続いて、確認結果に基づき、ズレＧＡが異なる４種類の試験基板上の２０個のサンプル（Ｎｏ．１〜Ｎｏ．９）うち、２０個にセルフアライメント効果が得られた場合には効果大（図５の○印を参照）の評価をし、１９〜１４個にセルフアライメント効果が得られた場合には効果中（図５の△印を参照）の評価をし、１３個以下にセルフアライメント効果が得られた場合には効果小（図５の×印を参照）の評価をした。
【００３５】
以下、図４に示した仕様と特性（静電容量ＥＣと電界強度ＦＩと撓み強度ＢＳ）と、図５に示したセルフアライメント効果を考慮の上で、図１〜図３に示した積層セラミックコンデンサ１０-1によって得られる効果について説明する。
【００３６】
第１に、図４に示したサンプルＮｏ．１の静電容量ＥＣに比べ、サンプルＮｏ．２〜Ｎｏ．９の静電容量ＥＣは高さＨが高くなるに従って増加している。この静電容量ＥＣの増加は容量部１１ａの層数（内部電極層１１ａ１の層数）を増したことによるものであるが、サンプルＮｏ．２〜Ｎｏ．９の静電容量ＥＣの増加傾向からすると、高さＨをさほど高くしなくても大容量化を図ることができると言える。換言すれば、大容量化のためにサンプルＮｏ．１を２個積み重ねて一体化する場合よりも低い高さＨで、該サンプルＮｏ．１の２倍以上の静電容量ＥＣを簡単に確保することができると言える。
【００３７】
第２に、図４に示したサンプルＮｏ．１の撓み強度ＢＳに比べ、サンプルＮｏ．２〜Ｎｏ．９の撓み強度ＢＳは高さＨが高くなるに従って向上している。サンプルＮｏ．２の撓み強度ＢＳは２／１００であるが、該数値は実際の実装上ではさほど大きな問題にはならないものであるから、幅Ｗと高さＨが１．１０≦高さＨ／幅Ｗの条件を満足していれば、回路基板等への実装を良好に行うことができると言える。また、サンプルＮｏ．４〜Ｎｏ．９の撓み強度ＢＳは何れも０／１００であることを勘案すると、幅Ｗと高さＨが１．３０≦高さＨ／幅Ｗの条件を満足していれば、回路基板等への実装をより一層良好に行うことができると言える。
【００３８】
第３に、図４に示したサンプルＮｏ．１０の電界強度ＦＩは、サンプルＮｏ．１は勿論のこと、サンプルＮｏ．２〜Ｎｏ．９よりも低下している。この電界強度ＦＩの低下は容量部１１ａのセラミック層１１ａ２の厚さＴｄに依存したものであるが、高さＨを幅Ｗよりも大きくすることによって、耐電圧性を簡単に向上させることができると言える。
【００３９】
第４に、図５に示したサンプルＮｏ．９のセルフアライメント効果に比べ、サンプルＮｏ．２〜Ｎｏ．８のセルフアライメント効果は向上している。サンプルＮｏ．８のセルフアライメント効果は効果中（△印）を含んでいるが、該評価は実際の実装上でさほど大きな問題にはならないものであるから、幅Ｗと高さＨが高さＨ／幅Ｗ≦１．７０の条件を満足していれば、回路基板等への実装を良好に行うことができると言える。また、サンプルＮｏ．２〜Ｎｏ．７のセルフアライメント効果は何れも効果大（○印）であることを勘案すると、幅Ｗと高さＨが高さＨ／幅Ｗ≦１．６０の条件を満足していれば、回路基板等への実装をより一層良好に行うことができると言える。
【００４０】
因みに、サンプル２〜８は、各外部電極１２においてコンデンサ本体１１の４側面の一部を覆う部分の長さＬｅが２５０μｍであるが、前掲のセルフアライメント効果は主として各外部電極１２の端面へのハンダの付着輪郭に依存するため、長さＬｅを２５０μｍ以外の数値に変更してもセルフアライメント効果は同様に得られる。
【００４１】
総括すれば、図１〜図３に示した積層セラミックコンデンサ１０-1にあっては、幅Ｗと高さＨが１．１０≦高さＨ／幅Ｗ≦１．７０の条件を満足していれば、大容量化に有効であることに加え、撓み強度ＢＳ及びセルフアライメント効果の向上に基づいて回路基板等への実装を良好に行うことができる。また、幅Ｗと高さＨが１．３０≦高さＨ／幅Ｗ≦１．６０の条件を満足していれば、大容量化に有効であることは勿論のこと、回路基板等への実装をより一層良好に行うことができる。
【００４２】
《第２実施形態》
図８は本発明を適用した積層セラミックコンデンサ１０-2（第２実施形態）を示す。この積層セラミックコンデンサ１０-2は、図１〜図３に示した積層セラミックコンデンサ１０-1（第１実施形態）と、コンデンサ本体１１の容量部１１ａと第１保護部１１ｂと第２保護部１１ｃが、第２保護部１１ｃの厚さＴ３＞第１保護部１１ｂの厚さＴ２の条件、より詳しくは容量部１１ａの厚さＴ１＞第２保護部１１ｃの厚さＴ３＞第１保護部１１ｂの厚さＴ２の条件を満足している点で相違する。他の構成は図１〜図３に示した積層セラミックコンデンサ１０-1と同じであるため、その説明を省略する。
【００４３】
図８に示した積層セラミックコンデンサ１０-2は、１．１８≦厚さＴ３／厚さＴ２≦４．３６の条件、好ましくは２．１８≦厚さＴ３／厚さＴ２≦３．６４の条件を満足している。また、図８に示した積層セラミックコンデンサ１０-2は、０．０２８≦（厚さＴ３−厚さＴ２）／高さＨ≦０．３５０の条件、好ましくは０．１５９≦（厚さＴ３−厚さＴ２）／高さＨ≦０．２９７の条件を満足している。これら条件の意義について後に詳述する。
【００４４】
図９は検証用サンプルＮｏ．１１〜Ｎｏ．２３の仕様と特性（撓み強度ＢＳ）を示す。また、図９にはサンプルＮｏ．１１〜Ｎｏ．２３の他に、比較用として、図４に示したサンプルＮｏ．２の仕様と特性（撓み強度ＢＳ）が示されている。これらサンプルＮｏ．１１〜Ｎｏ．２３は何れも前記製造例（第１実施形態欄を参照）に準じて作製されたものであって、容量部１１ａの内部電極層１１ａ１の主成分はニッケル、容量部１１ａのセラミック層１１ａ２と第１保護部１１ｂと第２保護部１１ｃの主成分はチタン酸バリウムであり、各外部電極１２はニッケルを主成分とする下地膜と銅を主成分とする中間膜とスズを主成分とする表面膜の３層構造である。
【００４５】
サンプルＮｏ．１１〜Ｎｏ．２３は、
・長さＬが１０００μｍ
・幅Ｗが５００μｍ
・容量部１１ａの厚さＴ１が３７０μｍ
・容量部１１ａの内部電極層１１ａ１の層数とセラミック層１１ａ２の層数との和（層構成ＬＣの中央に示した数値）が４３層
・第１保護部１１ｂの厚さＴ２が８８μｍ
・第１保護部１１ｂを構成するセラミック層の層数（層構成ＬＣの左側に示した数値）が１１層
・容量部１１ａの内部電極層１１ａ１の厚さＴｉが１．０μｍ
・容量部１１ａのセラミック層１１ａ２の厚さＴｄと、第１保護部１１ｂを構成するセラミック層の厚さＴｄと、第２保護部１１ｃを構成するセラミック層の厚さＴｄが何れも８．０μｍ
・各外部電極１２の厚さが１０μｍで、コンデンサ本体１１の４側面の一部を覆う部分の長さＬｅ（図８を参照）が２５０μｍ
である点で共通しているものの、層構成ＬＣの右側に示した数値（第２保護部１１ｃを構成するセラミック層の層数）を増やすことによって第２保護部１１ｃの厚さＴ３と高さＨが徐々に増加している。
【００４６】
図４に示した層構成ＬＣの記載（ｎ１−ｍ−ｎ２）と撓み強度ＢＳの測定方法は第１実施例欄で述べた通りであるため、ここでの説明を省略する。
【００４７】
つまり、サンプルＮｏ．１１〜Ｎｏ．２３は、高さＨ＞幅Ｗの条件に加えて厚さＴ３＞厚さＴ２の条件を満足していることから、図８に示した積層セラミックコンデンサ１０-２に対応した積層セラミックコンデンサである。
【００４８】
以下、図９に示した仕様と特性（撓み強度ＢＳ）を考慮の上で、図８に示した積層セラミックコンデンサ１０-2によって得られる効果について説明する。
【００４９】
第１に、図９に示したサンプルＮｏ．２の撓み強度ＢＳに比べ、サンプルＮｏ．１１〜Ｎｏ．２３の撓み強度ＢＳは向上している。サンプルＮｏ．１１〜Ｎｏ．２３が何れも第１実施形態欄の最後に述べた１．１０≦高さＨ／幅Ｗ≦１．７０の条件を満足していることを考慮した上で、第１保護部１１ｂの厚さＴ２と第２保護部１１ｃの厚さＴ３に着目すると、厚さＴ２と厚さＴ３が１．１８≦厚さＴ３／厚さＴ２≦４．３６の条件を満足していれば、大容量化に有効であることは勿論のこと、回路基板等への実装を良好に行うことができると言える。
【００５０】
また、サンプルＮｏ．１１〜Ｎｏ．２３のうち、サンプルＮｏ．１５〜Ｎｏ．２０が何れも何れも第１実施形態欄の最後に述べた１．３０≦高さＨ／幅Ｗ≦１．６０の条件を満足していることを考慮した上で、第１保護部１１ｂの厚さＴ２と第２保護部１１ｃの厚さＴ３に着目すると、厚さＴ２と厚さＴ３が２．１８≦厚さＴ３／厚さＴ２≦３．６４の条件を満足していれば、大容量化に有効であることは勿論のこと、回路基板等への実装をより一層良好に行うことができると言える。
【００５１】
第２に、サンプルＮｏ．１１〜Ｎｏ．２３が何れも第１実施形態欄の最後に述べた１．１０≦高さＨ／幅Ｗ≦１．７０の条件を満足していることを考慮した上で、第１保護部１１ｂの厚さＴ２と第２保護部１１ｃの厚さＴ３と高さＨに着目すると、厚さＴ２と厚さＴ３と高さＨが０．０２８≦（厚さＴ３−厚さＴ２）／高さＨ≦０．３５０の条件を満足していれば、大容量化に有効であることは勿論のこと、回路基板等への実装を良好に行うことができると言える。
【００５２】
また、サンプルＮｏ．１１〜Ｎｏ．２３のうち、サンプルＮｏ．１５〜Ｎｏ．２０が何れも何れも第１実施形態欄の最後に述べた１．３０≦高さＨ／幅Ｗ≦１．６０の条件を満足していることを考慮した上で、第１保護部１１ｂの厚さＴ２と第２保護部１１ｃの厚さＴ３と高さＨに着目すると、厚さＴ２と厚さＴ３と厚さＨが０．１５９≦（厚さＴ３−厚さＴ２）／高さＨ≦０．２９７の条件を満足していれば、大容量化に有効であることは勿論のこと、回路基板等への実装をより一層良好に行うことができると言える。
【００５３】
《他の実施形態》
（１）図４に示したサンプルＮｏ．２〜Ｎｏ．１０、並びに、図９に示したサンプルＮｏ．１１〜Ｎｏ．２３として、容量部１１ａの内部電極層１１ａ１の厚さＴｉが１．０μｍのものを示したが、該内部電極層１１ａ１の厚さＴｉを１．０μｍ超過又は１．０μｍ未満としても、前記同様の効果を得ることができる。また、容量部１１ａのセラミック層１１ａ２の厚さＴｄを８．０μｍ未満にして容量部１１ａの層数（内部電極層１１ａ１の層数）を増せば、大容量化により一層貢献することができる。
【００５４】
（２）図１〜図３に示した積層セラミックコンデンサ１０-1、並びに、図８に示した積層セラミックコンデンサ１０-2として、長さＬ＞高さＨ＞幅Ｗの条件を満足するものを示したが、少なくとも高さＨ＞幅Ｗの条件を満足していれば、長さＬと高さＨとの寸法関係に拘わらず、前記同様の効果を得ることができる。
【符号の説明】
【００５５】
１０-1，１０-2…積層セラミックコンデンサ、１１…コンデンサ本体、１１ａ…容量部、１１ａ１…内部電極層、１１ａ２…セラミック層、１１ｂ…第１保護部、１１ｃ…第２保護部、１２…外部電極、Ｌ…積層セラミックコンデンサの長さ、Ｗ…積層セラミックコンデンサの幅、Ｈ…積層セラミックコンデンサの高さ、Ｔ１…コンデンサ本体の容量部の厚さ、Ｔ２…コンデンサ本体の第１保護部の厚さ、Ｔ３…コンデンサ本体の第２保護部の厚さ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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