(57)【要約】【課題】積層金属膜をパターニングする際のパターン残を低減できる技術を提供する。【解決手段】基板上で絶縁膜を間に介して互いに交差してマトリクス状をなすソース配線およびゲート配線と、ソース配線とゲート配線との交差部に設けられたＴＦＴとを備え、ゲート配線と一体に設けられゲート配線の延在方向に延在するゲート電極と、ゲート電極の上方に絶縁膜を間に介して設けられた半導体層と、半導体層上にソース配線から分岐して設けられたソース電極と、平面視的にソース電極と間を開けて半導体層上に設けられたドレイン電極とを有し、ドレイン電極は、平面視においてゲート電極と平行するようにゲート電極と間を開けて設けられたドレイン配線から半導体層に向けてソース配線と間を開けて平行して延在するドレイン配線延在部の先端部として設けられ、平面視において、ソース配線とドレイン配線延在部との間の基板上に設けられたダミーパターンを備える。【選択図】図１
2015201465.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上で絶縁膜を間に介して互いに交差してマトリクス状をなすソース配線およびゲート配線と、
前記ソース配線と前記ゲート配線との交差部に設けられた薄膜トランジスタと、を備えた薄膜トランジスタ基板であって、
前記薄膜トランジスタは、
前記ゲート配線と一体に設けられ前記ゲート配線の延在方向に延在するゲート電極と、
前記ゲート電極の上方に前記絶縁膜を間に介して設けられた半導体層と、
前記半導体層上に前記ソース配線から分岐して設けられたソース電極と、
平面視的に前記ソース電極と間を開けて前記半導体層上に設けられたドレイン電極と、を有し、
前記ドレイン電極は、
平面視において前記ゲート電極と平行するように前記ゲート電極と間を開けて設けられたドレイン配線から前記半導体層に向けて前記ソース配線と間を開けて平行して延在するドレイン配線延在部の先端部として設けられ、
前記薄膜トランジスタ基板は、
平面視において、少なくとも前記ソース配線と前記ドレイン配線延在部との間の前記基板上に設けられたダミーパターンを備えることを特徴とする、薄膜トランジスタ基板。
【請求項２】
前記薄膜トランジスタ基板は、
平面視において、前記ソース配線と前記ドレイン配線延在部とが間を開けて平行する部分において、前記ドレイン配線延在部が、平面視的に前記ソース配線から遠ざかる方向に窪んだ凹部を有し、
前記ダミーパターンは、
前記ソース配線と前記ドレイン配線延在部の前記凹部との間に設けられる、請求項１記載の薄膜トランジスタ基板。
【請求項３】
前記ダミーパターンは、その高さが、前記ゲート電極よりも高く形成される、請求項１記載の薄膜トランジスタ基板。
【請求項４】
前記ゲート電極および前記ゲート配線は、前記基板の表面内に埋め込まれるように設けられる、請求項１記載の薄膜トランジスタ基板。
【請求項５】
前記ソース電極は、
前記半導体層上において前記ソース配線から分岐した部分から前記半導体層の外周に沿って前記ドレイン電極と平行するように回り込む廻廊部の先端部として設けられ、
前記廻廊部において、その一部が凹部となって、前記廻廊部の幅が部分的に狭くなった狭隘部を有する、請求項１記載の薄膜トランジスタ基板。
【請求項６】
前記ソース配線を含む前記ソース電極および前記ドレイン配線を含む前記ドレイン電極は、下層と上層とで材質が異なる積層金属膜で形成される、請求項１記載の薄膜トランジスタ基板。
【請求項７】
前記積層金属膜は、
下層がＭｏ合金、上層がＡｌ合金で形成される、請求項６記載の薄膜トランジスタ基板。
【請求項８】
請求項１記載の薄膜トランジスタ基板の製造方法であって、
前記ソース配線を含む前記ソース電極および前記ドレイン配線を含む前記ドレイン電極の製造工程は、
（ａ）前記半導体層を含めて前記絶縁膜上全面に導電体膜を形成する工程と、
（ｂ）前記導電体膜上に写真製版によりレジストマスクをパターニングする工程と、
（ｃ）前記レジストマスクを用いて前記導電体膜をエッチングして、前記ソース電極および前記ドレイン電極をパターニングする工程と、を有し、
前記工程（ｃ）は、前記ソース電極が、前記半導体層上において前記ソース配線から分岐した部分から前記半導体層の外周に沿って前記ドレイン電極と平行するように回り込む廻廊部の先端部となるように前記ソース電極をパターニングし、
前記工程（ｂ）は、
前記廻廊部の一部の上方に設けるフォトマスクの遮光部を完全な遮光部とせず、所定間隔でスリット状の透過部を設けた照射光量を低減したハーフトーン露光部または完全な透過部よりは透過率の低い半透過部とすることで、前記廻廊部の前記一部の上の前記レジストマスクの上層部に対して照射光量の少ない露光を行うことで前記レジストマスクの上層部に、前記廻廊部の幅に相当する長さを有する溝を形成する工程を含む、薄膜トランジスタ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜トランジスタ基板に関し、特に、積層金属配線を有する薄膜トランジスタ基板の配線パターンの形成技術に関する。
【背景技術】
【０００２】
薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）を液晶制御用のスイッチングデバイスとして用いたＴＦＴ−ＬＣＤ（液晶表示装置）において、ＴＥＴがアレイ状に配設されたＴＦＴ基板には、ゲート電極、ゲート絶縁膜、シリコン（Ｓｉ）半導体層、ソース電極、ドレイン電極、保護層および画素電極が形成されている。
【０００３】
液晶表示装置の表示動作において点欠陥となる要因として、上述した構成のパターニングの際のパターン残り（パターン残）が挙げられるが、パターン残の原因には、異物によるパターン残、エッチング不良によるパターン残等が考えられる。その中で、エッチング不良によるパターン残は、段差のある部分の底側で、かつ、パターニングによる除去面積が狭い領域において発生する。パターン残に起因する点欠陥は、製造歩留まりを低下させる要因の一つである。
【０００４】
特許文献１には、Ａｌ（アルミニウム）やＡｌ合金の下層膜とＭｏ（モリブデン）等の上層膜とで構成される積層金属配線を備えたマトリクスアレイ基板において、積層金属配線のエッチング残りを防止するために、エッチング液によるエッチングに先だって、エッチング液を希釈した希釈液で洗浄する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−５４１６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述したような積層金属配線を形成する場合、積層金属膜上にレジストパターンを形成し、そのレジストパターンをマスクとして積層金属膜をパターニングするが、積層金属膜の場合、積層された金属間の電池反応によってもエッチングが進行するため、パターン形状によってはエッチング状態にばらつきが生じることがある。
【０００７】
本発明は上記のような問題を解決するためになされたものであり、積層金属膜をパターニングする際のエッチング状態のばらつきを改善してエッチング不良によるパターン残を低減できる技術を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る薄膜トランジスタ基板の態様は、基板と、前記基板上で絶縁膜を間に介して互いに交差してマトリクス状をなすソース配線およびゲート配線と、前記ソース配線と前記ゲート配線との交差部に設けられた薄膜トランジスタと、を備えた薄膜トランジスタ基板であって、前記薄膜トランジスタは、前記ゲート配線と一体に設けられ前記ゲート配線の延在方向に延在するゲート電極と、前記ゲート電極の上方に前記絶縁膜を間に介して設けられた半導体層と、前記半導体層上に前記ソース配線から分岐して設けられたソース電極と、平面視的に前記ソース電極と間を開けて前記半導体層上に設けられたドレイン電極と、を有し、前記ドレイン電極は、平面視において前記ゲート電極と平行するように前記ゲート電極と間を開けて設けられたドレイン配線から前記半導体層に向けて前記ソース配線と間を開けて平行して延在するドレイン配線延在部の先端部として設けられ、前記薄膜トランジスタ基板は、平面視において、少なくとも前記ソース配線と前記ドレイン配線延在部との間の前記基板上に設けられたダミーパターンを備える。
【発明の効果】
【０００９】
本発明に係る薄膜トランジスタ基板によれば、ダミーパターンを備えることで、ソース電極、ドレイン電極等をパターニングする際のエッチング状態のばらつきを改善してエッチング不良によるパターン残を低減できる。
【図面の簡単な説明】
【００１０】
【図１】本発明に係る実施の形態のＴＦＴ基板における１つの画素を示す平面図である。
【図２】本発明に係る実施の形態のＴＦＴ基板における１つの画素の部分断面図である。
【図３】本発明に係る実施の形態のＴＦＴ基板における１つの画素の部分断面図である。
【図４】本発明に係る実施の形態のＴＦＴ基板における１つの画素のソース・ドレイン工程での断面状態を示す図である。
【図５】本発明に係る実施の形態のＴＦＴ基板における１つの画素のソース・ドレイン工程での断面状態を示す図である。
【図６】本発明に係る実施の形態のＴＦＴ基板において複数の画素が配置された状態を示す平面図である。
【図７】本発明に係る実施の形態の変形例１における１つの画素を示す平面図である。
【図８】本発明に係る実施の形態の変形例１における１つの画素の部分断面図である。
【図９】本発明に係る実施の形態の変形例２における１つの画素を示す平面図である。
【図１０】本発明に係る実施の形態の変形例２における１つの画素の部分断面図である。
【図１１】本発明に係る実施の形態の変形例２における製造工程を説明する断面図である。
【図１２】本発明に係る実施の形態の変形例２における製造工程を説明する断面図である。
【図１３】本発明に係る実施の形態の変形例２における製造工程を説明する断面図である。
【図１４】本発明に係る実施の形態の変形例２における製造工程を説明する断面図である。
【図１５】本発明に係る実施の形態の変形例３における１つの画素を示す平面図である。
【図１６】本発明に係る実施の形態の変形例３における１つの画素の部分断面図である。
【図１７】本発明に係る実施の形態の変形例３における１つの画素の部分断面図である。
【図１８】本発明に係る実施の形態の変形例４における１つの画素を示す平面図である。
【図１９】本発明に係る実施の形態の変形例４における製造工程を説明する断面図である。
【図２０】本発明に係る実施の形態の変形例４における製造工程を説明する断面図である。
【図２１】本発明に係る実施の形態の変形例４における効果を説明する平面図である。
【図２２】本発明に係る実施の形態の変形例５における１つの画素を示す平面図である。
【発明を実施するための形態】
【００１１】
＜実施の形態＞
図１は、本発明に係る実施の形態の液晶表示装置を構成するＴＦＴ基板１００における１つの画素を示す平面図であり、図２は、図１におけるＡ−Ａ線での断面構成を示す断面図であり、図３は、図１におけるＢ−Ｂ線での断面構成を示す断面図である。
【００１２】
図１〜図３に示すように、ＴＦＴ基板１００は、ガラス基板１０上にパターニングされたゲート電極１が形成され、ゲート電極１を覆うようにガラス基板１０の全面に層間絶縁膜１１が形成されている。そして層間絶縁膜１１上にはゲート電極１の上方に対応する位置にパターニングされた半導体層（例えばシリコン層）３が形成されている。なお、図１では層間絶縁膜１１の記載は省略している。なお、ガラス基板１０は一例であり透明で絶縁性を有する透明絶縁性基板であればガラスに限定されるものではない。
【００１３】
半導体層３上には、ソース配線４から延在するソース電極２と、ドレイン配線１５から延在するドレイン電極５が設けられており、半導体層３の下方のゲート電極１と、半導体層３、ソース電極２と、ドレイン電極５とで１つのＴＦＴ９が構成される。なお、ゲート電極１と半導体層３との間の層間絶縁膜１１は、ゲート絶縁膜として機能する。
【００１４】
図１に示すようにゲート電極１と平行するように、ゲート電極１と同層に同じ材質で補助容量電極７が設けられており、補助容量電極７上を覆うようにドレイン配線１５が設けられている。ドレイン配線１５から半導体層３に向けて延在するドレイン配線延在部１５１は、ソース配線４と間を開けて平行するように設けられており、ドレイン配線延在部１５１の先端部が半導体層３上においてドレイン電極５となっている。
【００１５】
なお、図１では省略しているが、ゲート電極１はゲート配線ＧＬによって複数の画素間で共通して接続され、ソース配線４は、ゲート配線ＧＬと層間絶縁膜１１を間に介して互いに交差している。
【００１６】
また、ソース配線４は、ゲート電極１および補助容量電極７の配設方向に対して直交するように設けられており、ゲート電極１および補助容量電極７の上方を横切るが、その一部は半導体層３上にも形成されており、半導体層３上において分岐した部分から半導体層３の外周に沿ってドレイン電極５と平行するように回り込む廻廊部２１を有しており、廻廊部２１の先端部がソース電極２となっている。
【００１７】
なお、ソース配線４は、半導体層３と同層でソース配線４に沿って設けられた冗長配線８を覆っている。冗長配線８を設けることでソース配線４が破断した場合でも、配線としての機能を保つためである。
【００１８】
そして、図１に示されるように、ドレイン配線１５から半導体層３に向けて延在するドレイン配線延在部１５１とソース配線４とが間を開けて平行する部分であって、ゲート電極１と補助容量電極７との間の領域には、当該領域の中央部に細長形状のダミーパターン６が設けられている。
【００１９】
ダミーパターン６は、ゲート電極１および補助容量電極７の製造工程で両電極と同じ材質で同じ厚さに形成され、ゲート電極１および補助容量電極７と同層となるが、図１に示すように、平面視的には、ゲート電極１、補助容量電極７、ドレイン配線延在部１５１およびソース配線４で囲まれた領域に設けられている。
【００２０】
そして、図２に示されるように、ガラス基板１０上のダミーパターン６を設けた領域においては、ダミーパターン６の厚みに対応する分だけ層間絶縁膜１１が盛り上がり、突出部ＤＰが形成される。
【００２１】
層間絶縁膜１１を形成した後は、半導体層を層間絶縁膜１１の全面に形成し、パターニングすることで半導体層３および冗長配線８を形成し、その後、ソース・ドレイン工程において、層間絶縁膜１１および半導体層３の全面に多層金属膜を形成し、パターニングすることで、ソース配線４、ソース電極２、ドレイン配線１５およびドレイン電極５を形成する。
【００２２】
ここで、多層金属膜のパターニングにおいては、まず、多層金属膜上に写真製版によりレジストパターンをパターニングし、当該レジストパターンを用いてウエットエッチングにより多層金属膜をパターニングするが、平面視的に、ゲート電極１、補助容量電極７、ドレイン配線延在部１５１およびソース配線４で囲まれた領域では、後にドレイン配線延在部１５１およびソース配線４となる領域の多層金属膜上にレジストパターンが形成され、両者の間の多層金属膜上にはレジストパターンは形成されない。
【００２３】
このソース・ドレイン工程での断面状態を、図１に示すＢ−Ｂ線での断面図として図４に示し、Ｃ−Ｃ線での断面図として図５に示す。
【００２４】
図４に示されるように、層間絶縁膜１１上に多層金属膜５０が形成され、その上にレジストマスクＲＭがパターニングされている。レジストマスクＲＭは、後にドレイン配線延在部１５１およびソース配線４となる領域に設けられ、両者の間の多層金属膜５０上は開口部ＯＰとなっている。
【００２５】
また、図５に示されるように、レジストマスクＲＭは、ゲート電極１および補助容量電極７の上方の多層金属膜５０上に設けられ、両者の間の多層金属膜５０上は開口部ＯＰとなっている。
【００２６】
ウエットエッチングを行う際には、エッチング液と多層金属膜５０の反応により水素の気泡が発生する。すなわち、多層金属膜５０が、例えば下層がＭｏ合金、上層がＡｌ合金の２層で構成される場合、エッチングが進行することで下層のＭｏ合金から水素の気泡が発生する。
【００２７】
発生した気泡が多層金属膜５０の表面に付着した場合、エッチングを阻害してエッチング残となるので、発生した気泡を流す必要があるが、エッチング液は粘度が高いこともあり、レジストマスクＲＭで四方が囲まれた開口部ＯＰ内にエッチング液が滞留しやすい。
【００２８】
ここで、ダミーパターン６を有さない場合、図４および図５に示される開口部ＯＰにおける底面がより深くなりエッチング液が滞留しやすいが、ダミーパターン６を設けることで開口部ＯＰにおける底面が、少なくともダミーパターン６の厚さ分は浅くなる。このため、エッチング液の流れが改善され、エッチング液が滞留する時間が減少してエッチング残を抑制することが可能となる。
【００２９】
なお、図１においては１つの画素のみを示したが、ＴＦＴ基板ではこのような画素が複数配列されており、その一例を図６に示す。図６において、ゲート電極１はゲート配線ＧＬによって複数の画素間で共通して接続され、補助容量電極７も複数の画素間で共通して接続されているが、ドレイン配線１５は独立している。そして、ソース配線４と隣り合う画素のドレイン配線１５との間には平面視的に隙間が設けられている。この隙間の部分にもダミーパターン６を配設することで、補助容量電極７の上方、および後にソース配線４およびドレイン配線１５となる多層金属膜上に設けられたレジストマスクで三方が囲まれた開口部の底面が浅くなり、エッチング液の流れが改善され、エッチング液が滞留する時間が減少してエッチング残を抑制することが可能となる。
【００３０】
＜変形例１＞
図７は、本発明に係る実施の形態の変形例における１つの画素を示す平面図であり、図８は、図１におけるＤ−Ｄ線での断面構成を示す断面図である。
【００３１】
図７に示す画素においてはドレイン配線１５から半導体層３に向けて延在するドレイン配線延在部１５１とソース配線４とが間を開けて平行する部分において、ドレイン配線延在部１５１が、平面視的にソース配線４から遠ざかる方向に窪んだ凹部ＣＰを有しており、ダミーパターン６は凹部ＣＰとソース配線４との間に設けられている。
【００３２】
凹部ＣＰは、細長形状のダミーパターン６の長手方向の長さと同程度の長さを有しており、ダミーパターン６と凹部ＣＰとが平行する部分においては、ダミーパターン６とドレイン配線延在部１５１との距離が、ダミーパターン６とソース配線４との距離よりも長くなっている。
【００３３】
図４を用いて説明したように、層間絶縁膜１１上に多層金属膜５０が形成され、後にドレイン配線延在部１５１およびソース配線４となる領域にレジストマスクＲＭが設けられ、両者の間の多層金属膜５０上は開口部ＯＰとなる。
【００３４】
しかし、図７に示す構成を得る場合には、ダミーパターン６の上方に対応する部分では開口部ＯＰの幅が少し広くなる。このため、エッチング液の流れがより改善され、エッチング液が滞留する時間がさらに減少してドレイン配線延在部１５１およびソース配線４のエッチング残をさらに抑制することが可能となる。
【００３５】
＜変形例２＞
図９は、本発明に係る実施の形態の変形例における１つの画素を示す平面図であり、図１０は、図９におけるＥ−Ｅ線での断面構成を示す断面図である。なお、図９に示す画素の平面構成は図１に示した画素と同じであるが、図１０に示すようにダミーパターン１６の高さがゲート電極１および補助容量電極７の高さよりも高く形成されている。
【００３６】
図５を用いて説明したように、層間絶縁膜１１上に多層金属膜５０が形成され、レジストマスクＲＭは、ゲート電極１および補助容量電極７の上方の多層金属膜５０上に設けられ、両者の間の多層金属膜５０上は開口部ＯＰとなるが、図１０に示す構成を得る場合には、ダミーパターン１６の上方に対応する部分の開口部ＯＰの底面部が他の部分よりも突出する構成となる。
【００３７】
このため、エッチング液が開口部ＯＰ内に滞留しにくくなり、ドレイン配線延在部１５１およびソース配線４のエッチング残をさらに抑制することが可能となる。
【００３８】
次に、図１１〜図１４を用いてダミーパターン１６の形成方法について説明する。まず、図１１に示すように、ガラス基板１０上全面に導電体膜１６１を形成する。その後、後にダミーパターン１６を設ける位置に対応する導電体膜１６１上に、ダミーパターン１６のパターン形状に合わせたレジストマスクＲＭ１０を写真製版によりパターニングする。
【００３９】
その後、レジストマスクＲＭ１０を用いて導電体膜１６１をウエットエッチングによりパターニングし、図１２に示すようにガラス基板１０上に下層ダミーパターン６Ａを形成する。
【００４０】
次に、図１３に示す工程において、下層ダミーパターン６Ａを覆うようにガラス基板１０上全面に導電体膜１６２を形成する。下層ダミーパターン６Ａを導電体膜１６２が覆うことで、下層ダミーパターン６Ａの厚みに対応する分だけ導電体膜１６２が盛り上がり、突出部ＤＰ１が形成される。なお、突出部ＤＰ１の高さがダミーパターン１６の高さと同程度となるよう、下層ダミーパターン６Ａおよび導電体膜１６２の厚さが決定される。
【００４１】
ここで、導電体膜１６１の材質は金属であればＡｌ合金、Ｍｏ合金およびＣｒ（クロム）などの何れでも良いが、導電体膜１６２はゲート電極１および補助容量電極７も構成するので、Ａｌ合金、Ｍｏ合金およびＣｒなどの中から、ゲート電極１および補助容量電極７に適した材質を選択する。また、導電体膜１６１および１６２の形成方法は、スパッタ法、ＣＶＤ（化学気相成長）法などの既存の方法を使用すれば良い。
【００４２】
次に、図１４に示すように、後にダミーパターン１６を設ける位置、ゲート電極１および補助容量電極７を設ける位置に対応する導電体膜１６２上に、ダミーパターン１６、ゲート電極１および補助容量電極７のパターン形状に合わせたレジストマスクＲＭ２０を写真製版によりパターニングする。
【００４３】
その後、レジストマスクＲＭ２０を用いて導電体膜１６２をウエットエッチングによりパターニングすることで、図１０に示したように、ゲート電極１および補助容量電極７の高さよりも高く形成されたダミーパターン１６を得る。なお、ダミーパターン１６の高さは、最高でソース電極２およびドレイン電極５の最上部と同じ高さとなるように設定する。
【００４４】
＜変形例３＞
図１５は、本発明に係る実施の形態の変形例における１つの画素を示す平面図であり、図１６は図１５におけるＢ−Ｂ線での断面構成を示す断面図であり、図１７は図１５におけるＦ−Ｆ線での断面構成を示す断面図である。なお、図１５に示す画素の平面構成は図１に示した画素と同じであるが、図１６および図１７に示すようにゲート電極１および補助容量電極７がガラス基板１０の表面内に埋め込まれており、ゲート電極１および補助容量電極７の上面が、ガラス基板１０の上面と同じ高さとなっている。
【００４５】
このような構成を得るには、まず、後にゲート電極１および補助容量電極７を設ける位置に対応するガラス基板１０上が開口部となったレジストマスクを写真製版によりパターニングし、当該レジストマスクを用いてガラス基板１０をＨＦ（フッ酸）等を用いたウエットエッチングによりパターニングすることで、後にゲート電極１および補助容量電極７を設ける部分に凹部を形成する。ここで、当該凹部の深さは、ゲート電極１および補助容量電極７の厚みと同じ程度とする。
【００４６】
次に、ガラス基板１０上全面に導電体膜を形成してゲート電極１および補助容量電極７を設ける部分の凹部に当該導電体膜を充填する。その後、ガラス基板１０上の導電体膜が除去されるようにウエットエッチングを行い、ガラス基板１０の表面内にゲート電極１および補助容量電極７が埋め込まれた構成を得る。
【００４７】
その後、さらにガラス基板１０上全面に導電体膜を形成し後に、ダミーパターン６を設ける位置に対応する導電体膜上に、ダミーパターン６のパターン形状に合わせたレジストマスクを写真製版によりパターニングする。
【００４８】
次に、当該レジストマスクを用いて導電体膜をウエットエッチングによりパターニングすることで、図１６および図１７に示すようにゲート電極１および補助容量電極７がガラス基板１０の表面内に埋め込まれた構成を得る。
【００４９】
このような構成を採ることで、平面視的に、ゲート電極１、補助容量電極７、ドレイン配線延在部１５１およびソース配線４で囲まれた領域のうち、ゲート電極１および補助容量電極７の上方の、ソース電極２およびドレイン電極５の形成工程で使用されるレジストマスクの高さがゲート電極１および補助容量電極７の厚さに相当する分だけ低くなる。
【００５０】
このため、エッチング液がレジストの開口部内に滞留しにくくなり、ドレイン配線延在部１５１およびソース配線４のエッチング残をさらに抑制することが可能となる。
【００５１】
＜変形例４＞
図１８は、本発明に係る実施の形態の変形例における１つの画素を示す平面図であり、図１９は図１８における“Ａ”部のソース・ドレイン工程を説明する断面図であり、図２０は図１８における“Ｂ”部のソース・ドレイン工程を説明する断面図である。なお、図１８に示す画素の平面構成は図１に示した画素と基本的には同じであるが、ソース配線４から分岐した半導体層３上の廻廊部２１において、その一部が凹部ＣＰ２となって、廻廊部２１の幅が部分的に狭くなって狭隘部２２となっている。なお、凹部ＣＰ２は、廻廊部２１の基部近傍であって、ソース電極２に対して直交する方向に延在する直線部分の内周側に設けられている。
【００５２】
ここで、ソース電極２を含むソース配線４およびドレイン電極５を含むドレイン電極５を形成する工程（ソース・ドレイン工程）のレジストマスクは、後にこれらを設ける位置に対応する導電体膜上を覆うように形成され、当該レジストマスクに覆われない部分の導電体膜をエッチングにより除去することで、ソース電極２を含むソース配線４およびドレイン電極５を含むドレイン電極５が形成される。
【００５３】
この際、凹部ＣＰ２が設けられ廻廊部２１の幅が狭くなった狭隘部２２にも対応するようにレジストマスクが設けられるが、当該狭隘部２２でのレジストマスクは、写真製版における露光時に、露光光の回折が発生し、本来はフォトマスクの遮光部に覆われ、光が当たらないレジストマスクの上部にも光が当たり、レジストマスクが感光するという現象（光の回折による過剰露光現象と呼称）が起きる。これは、平面視的に幅の狭いレジストマスクを形成した場合に起きる現象であり、配線などの最小幅は、この現象が起きない程度の幅に設定されるのが一般的である。例えば、廻廊部２１の他の部分の幅は、上記現象が起きない幅に設定されるが、凹部ＣＰ２を設けることで、意図的に光の回折による過剰露光現象を発生させるのが本発明である。
【００５４】
図１９は廻廊部２１の狭隘部２２でのレジストマスクＲＭの断面構成を示す断面図であり、“Ａ”部を示す楕円状の領域の長手方向に沿った断面図である。図１９に示すように、エッチング対象となる導電体膜５０の上部にレジストマスクＲＭが設けられているが、レジストマスクＲＭには上層部に溝ＧＲが設けられている。溝ＧＲは、光の回折による過剰露光現象によりレジストマスクＲＭが部分的に感光され、それを現像することで得られ、その長さは狭隘部２２の幅に相当する。
【００５５】
また、図２０は廻廊部２１の凹部ＣＰ２を設ける部分でのレジストマスクＲＭの断面構成を示す断面図であり、“Ｂ”部を示す楕円状の領域の長手方向に沿った断面図である。図２０に示すように、凹部ＣＰ２に対応する部分にはレジストマスクＲＭが設けられておらず、レジストマスクＲＭを用いてエッチングにより導電体膜５０を除去することで凹部ＣＰ２が得られる。
【００５６】
このため、廻廊部２１の狭隘部２２では、廻廊部２１の内周側から見るとレジストマスクＲＭを貫通する溝ＧＲが存在することになり、ソース・ドレイン工程でのエッチング液が溝ＧＲを通して廻廊部２１外に流れやすくなる。
【００５７】
ここで、図２１を用いてソース・ドレイン工程でのエッチング液の流れを説明する。図２１に示す矢印ＡＲがエッチング液の流れる方向を示しており、エッチング液は廻廊部２１の内側に沿って流れ、ドレイン配線延在部１５１とソース配線４との間および、ソース電極２とドレイン電極５との間を通って外部に流出するだけでなく、廻廊部２１の狭隘部２２を通って流出する。このため、エッチング液の流れが良くなり、ソース・ドレイン工程におけるエッチング残をさらに抑制することが可能となる。
【００５８】
＜変形例５＞
図２２は、本発明に係る実施の形態の変形例における１つの画素を示す平面図である。なお、図２２に示す画素の平面構成は図１に示した画素と同じであるが、図２２の“Ｃ”部におけるＧ−Ｇ線でのソース・ドレイン工程を説明する断面図は図１９のようになっている。
【００５９】
図１８〜図２０を用いて説明した変形例４においては、廻廊部２１に狭隘部２２を設けることで光の回折による過剰露光現象を利用してレジストマスクＲＭに溝ＧＲを設ける方法を説明したが、レジストマスクの形成時に、本来はフォトマスクの遮光部に覆われ、光が当たらない領域にも光量を調整した露光光を当てることで、光の回折による過剰露光現象と同様の露光を行うようにしても良い。
【００６０】
例えば、“Ｃ”部の上方に設けるフォトマスクの遮光部を完全な遮光部とせず、所定間隔でスリット状の透過部を設けることで照射光量の少ない露光を行うハーフトーン露光を行うハーフトーン露光部としても良いし、完全な透過部よりは透過率の低い半透過部を設けることで照射光量の少ない露光を行うようにしても良い。
【００６１】
これにより、“Ｃ”部に設けるレジストマスクの上層部は、写真製版における露光時に、照射光量の少ない露光が行われ、それを現像することで図１９に示したような溝ＧＲが形成されることとなる。なお、図２２に示す画素においては、溝ＧＲの長さは廻廊部２１の幅に相当する長さとなる。
【００６２】
この結果、図２１を用いて説明したソース・ドレイン工程でのエッチング液の流れと同様に、エッチング液は廻廊部２１の内側に沿って流れ、ドレイン配線延在部１５１とソース配線４との間および、ソース電極２とドレイン電極５との間を通って外部に流出するだけでなく、廻廊部２１の“Ｃ”部を通って流出する。このため、エッチング液の流れが良くなり、ソース・ドレイン工程におけるエッチング残をさらに抑制することが可能となる。
【００６３】
なお、本変形例５においては、変形例４のように廻廊部２１に凹部ＣＰ２を設ける必要がなく、レジストマスクの照射光量を調整するだけでレジストマスクに溝を形成できるという利点がある。
【００６４】
＜他の適用例＞
以上説明した実施の形態およびその変形例１〜６においては、半導体層として透明なシリコン半導体を使用し、ガラス基板上に画素を形成した透過型のＴＦＴ−ＬＣＤへ適用した例について説明したが、本発明の適用はこれに限定されるものではなく、半透過型または反射型の半導体層を用いたＴＦＴ−ＬＣＤ、および酸化物半導体を用いたＴＦＴ−ＬＣＤへの適用も可能である。
【００６５】
なお、本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【００６６】
１  ゲート電極、２  ソース電極、３  半導体層、４  ソース配線、５  ドレイン電極、６  ダミーパターン、１５  ドレイン配線、１０  ガラス基板、１１  層間絶縁膜、２１  廻廊部、２２  狭隘部、１５１  ドレイン配線延在部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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