(57)【要約】【課題】ロックレンジが広いプリスケーラを有する位相同期回路を提供する。【解決手段】位相同期回路１は、電圧制御発振器１０と、電圧制御発振器１０が出力する発振信号を分周するプリスケーラ２０と、プリスケーラが分周した信号を更に分周する分周回路３０と、を有し、プリスケーラ２０は、電圧制御発振器１０が出力する発振信号を分周した信号を出力する注入同期型周波数分周回路２１と、注入同期型周波数分周回路２１が自走発振しているときに分周回路３０から出力される信号の周波数が、参照信号の周波数に一致するように、注入同期型周波数分周回路２１の自走周波数を較正する自走周波数較正回路２２と、を有する。【選択図】図２
2015089000.tif 000002
【特許請求の範囲】
【請求項１】
電圧制御発振器と、
前記電圧制御発振器が出力する発振信号を分周するプリスケーラと、
前記プリスケーラが分周した信号を更に分周する分周回路と、
を有する位相同期回路であって、前記プリスケーラは、
前記電圧制御発振器が出力する発振信号を分周した信号を出力する注入同期型周波数分周回路と、
前記注入同期型周波数分周回路が自走発振しているときに前記分周回路から出力される信号の周波数が、参照信号の周波数に一致するように、前記注入同期型周波数分周回路の自走周波数を較正する自走周波数較正回路と、を有することを特徴とする位相同期回路。
【請求項２】
前記注入同期型周波数分周回路は、リング接続された遅延素子を有し、
前記自走周波数較正回路は、
前記分周回路から出力される信号の周波数を計数する第１カウンタと、
前記参照信号の周波数を計数する第２カウンタと、
前記第１カウンタが計数した周波数と、前記第２カウンタが計数した周波数とを比較する周波数比較部と、
前記周波数比較部の比較結果に応じて変化する周波数較正信号を前記遅延素子に出力することによって、前記遅延素子の遅延値を較正する遅延値較正部と、
前記周波数比較部が、前記第１カウンタが計数した周波数と前記第２カウンタが計数した周波数とが等しくなったと判定したときに、遅延値較正部が出力する周波数較正信号を一定値に固定する較正信号固定部と、
を有する、請求項１に記載の位相同期回路。
【請求項３】
前記自走周波数較正回路は、前記参照信号が何周期入力されたかを計数して、所定の周期毎に前記第１カウンタ及び第２カウンタをリセットするカウンタリセット部を更に有する、請求項２に記載の位相同期回路。
【請求項４】
前記遅延素子は、フォワードボディバイアスされたトランジスタを含む、請求項２又は３に記載の位相同期回路。
【請求項５】
前記電圧制御発振器は、ゲートが接地され且つフォワードボディバイアスされたトランジスタを有するバラクタを有する、請求項１〜４の何れか一項に記載の位相同期回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相同期回路に関する。
【背景技術】
【０００２】
種々のデータを検出するセンサと、検出したデータを送信する無線通信回路とを有するセンサノード等の無線通信機器のバッテリの寿命を延ばすために、無線通信回路の低消費電力化が望まれている。従来の無線通信回路の中で消費電力が大きい構成素子は、位相同期回路（Phase-Locked Loop、ＰＬＬ）である。
【０００３】
図１（ａ）は従来の位相同期回路の一例の回路ブロック図であり、図１（ｂ）は従来の電圧制御発振器の一例の回路ブロック図であり、図１（ｃ）は従来のブリスケーラの一例の回路ブロック図である。
【０００４】
位相同期回路１００は、電圧制御発振器（Voltage Controlled Oscillator、ＶＣＯ）１０１と、プリスケーラ１０２と、分周回路１０３と、位相周波数検出器１０４と、チャージポンプ１０５と、ローパスフィルタ１０６とを有する。プリスケーラ１０２は、電圧制御発振器１０１から出力される高周波信号をある程度の周波数まで分周する。分周回路１０３は、プリスケーラ１０２が分周した信号を更に分周する。位相周波数検出器１０４は、分周回路１０３が分周した信号及び参照信号Ｒｅｆの位相差及び周波数差を検出して制御信号を出力する。チャージポンプ１０５は、位相周波数検出器１０４から出力された制御信号に応じたレベル信号を生成する。ローパスフィルタ１０６は、位相周波数検出器１０４が生成したレベル信号の低周波成分を抽出して低周波制御信号として出力する。電圧制御発振器１０１は、ローパスフィルタ１０６から出力された低周波信号に応じて発振周波数を変化させる。
【０００５】
電圧制御発振器１０１は、ソース及びゲートがクロス結合された第１トランジスタ１０１１及び第２トランジスタ１０１２と、一端が電源電圧に接続された第１インダクタ１０１３及び第２インダクタ１０１４と、キャパシタ１０１５とを有する。電圧制御発振器１０１は、第１インダクタ１０１３及び第２インダクタ１０１４と、キャパシタ１０１５との共振周波数を正帰還することにより発振する。
【０００６】
プリスケーラ１０２は、第１トランジスタ１０２１〜第６トランジスタ１０２６と、第１抵抗１０２７と、第２抵抗１０２８とを有するコモンモード型Ｄラッチによる分周回路であり、分周数は２〜５分周程度である。
【０００７】
また、プリスケーラとして、プリスケーラ１０２の代わりに、注入同期型周波数分周回路（Injection-Locked Frequency Divider）を使用することが知られている。注入同期型周波数分周回路は、注入同期端子に入力される高周波信号の周波数よりも低い周波数で発振する発振器であり、注入同期端子に入力される高周波信号と発振周波数を同期させることより、見かけ上の分周動作を実現する。注入同期型周波数分周回路では、発振周波数を注入同期端子に入力される高周波信号の周波数の整数分の１に設定することにより、分周数を任意に設定できる。しかしながら、注入同期型周波数分周回路では、注入同期型周波数分周回路が自走発振するときの自走周波数と注入同期端子に入力される信号との比が整数倍に近いときにのみに同期するので、分周可能な周波数帯（以下、ロックレンジとも称する）が狭くなる。
【０００８】
非特許文献１及び２には、位相同期回路に供給される電圧を低くすることにより、位相同期回路で消費される電力を抑制することが記載されている。しかしながら、電圧制御発振器１０１では、電源電圧を低くすることに伴って出力信号の振幅が小さくなり、位相雑音特性が劣化する。電圧制御発振器１０１に電流を多く供給することにより、電圧制御発振器１０１の位相雑音特性を向上させることが可能である。しかしながら、電圧制御発振器１０１に供給される電流量を増加させると消費電力が増加することになり、低電圧化による低消費電力化の効果が十分に得られない。また、非特許文献３及び４には、電源電圧が低いときでも、良好な位相雑音特性を有するＣ級電圧制御発振器が記載されているがＣ級電圧制御発振器が搭載された位相同期回路は知られていない。
【０００９】
また、プリスケーラ１０２では、電源電圧を低くすることに伴って動作速度が低下してしまうので、動作速度を向上させるために供給される電流を多くすることになり、低電圧化による低消費電力化の効果が十分に得られない。
【先行技術文献】
【非特許文献】
【００１０】
【非特許文献１】「A 0.65-V 2.5-GHz Fractional-N Synthesizer With Two-Point 2-Mb/s GFSK Data Modulation」, Shih-An Yu, Member, IEEE, and Peter Kinget, Senior Member, IEEE, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 44, NO. 9, SEPTEMBER 2009
【非特許文献２】「A Low-Power Quadrature VCO and Its Application to a 0.6-V 2.4-GHz PLL」, Chung-Ting Lu, Student Member, IEEE, Hsieh-Hung Hsieh, Member, IEEE, and Liang-Hung Lu, Member, IEEE, IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS−I: REGULAR PAPERS, VOL. 57, NO. 4, APRIL 2010
【非特許文献３】「Class-C Harmonic CMOS VCOs, With a General Result on Phase Noise」, Andrea Mazzanti, Member, IEEE, and Pietro Andreani, Senior Member, IEEE, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 43, NO. 12, DECEMBER 2008
【非特許文献４】「High-Swing Class-C VCO」Massoud Tohidian, Ali Fotowat-Ahmadi, Mahmoud Kamarei, Fabien Ndagijimana, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 44, NO. 9, SEPTEMBER 2009
【発明の概要】
【発明が解決しようとする課題】
【００１１】
注入同期型周波数分周回路の分周数を大きくすることにより、位相同期回路全体の消費電力を低くすることが提案されている。しかしながら、注入同期型周波数分周回路の分周数を大きくすると、注入同期型周波数分周回路のロックレンジが更に狭くなるという問題がある。ロックレンジが狭い場合、位相同期回路が搭載される半導体装置の製造条件、及び位相同期回路の動作条件等により、ロックレンジが変位すると、注入同期型周波数分周回路が所望の分周信号を出力できなくなるおそれがある。また、ロックレンジが異なる複数の注入同期型周波数分周回路を搭載することにより、複数のロックレンジを用意することができるが、回路規模が大きくなり、好ましくない。
【００１２】
そこで、本発明は、ロックレンジが広い注入同期型周波数分周回路を有する位相同期回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明に係る位相同期回路は、電圧制御発振器と、電圧制御発振器が出力する発振信号を分周するプリスケーラと、プリスケーラが分周した信号を更に分周する分周回路と、を有する位相同期回路であって、プリスケーラは、電圧制御発振器が出力する発振信号を分周した信号を出力する注入同期型周波数分周回路と、注入同期型周波数分周回路が自走発振しているときに分周回路から出力される信号の周波数が、参照信号の周波数に一致するように、注入同期型周波数分周回路の自走周波数を較正する自走周波数較正回路と、を有することを特徴とする。
【００１４】
また、本発明に係る位相同期回路では、注入同期型周波数分周回路は、リング接続された遅延素子を有し、自走周波数較正回路は、分周回路から出力される信号の周波数を計数する第１カウンタと、参照信号の周波数を計数する第２カウンタと、第１カウンタが計数した周波数と、第２カウンタが計数した周波数とを比較する周波数比較部と、周波数比較部の比較結果に応じて変化する周波数較正信号を遅延素子に出力することによって、遅延素子の遅延値を較正する遅延値較正部と、周波数比較部が、第１カウンタが計数した周波数と第２カウンタが計数した周波数とが等しくなったと判定したときに、遅延値較正部が出力する周波数較正信号を一定値に固定する較正信号固定部と、を有することが好ましい。
【００１５】
また、本発明に係る位相同期回路では、自走周波数較正回路は、参照信号が何周期入力されたかを計数して、所定の周期毎に第１カウンタ及び第２カウンタをリセットするカウンタリセット部を更に有することが好ましい。
【００１６】
また、本発明に係る位相同期回路の遅延素子は、フォワードボディバイアスされたトランジスタを含むことが好ましい。
【００１７】
また、本発明に係る位相同期回路は、電圧制御発振器は、ゲートが接地され且つフォワードボディバイアスされたトランジスタを有するバラクタを有することが好ましい。
【発明の効果】
【００１８】
本発明に係る位相同期回路では、自走周波数較正回路が、注入同期型周波数分周回路が自走発振しているときに分周回路から出力される信号の周波数が、参照信号の周波数に一致するように、注入同期型周波数分周回路の自走周波数を較正するので、注入同期型周波数分周回路のロックレンジを広くすることが可能になった。
【図面の簡単な説明】
【００１９】
【図１】（ａ）は従来の位相同期回路の一例の回路ブロック図であり、（ｂ）は従来の電圧制御発振器の一例の回路ブロック図であり、（ｃ）は従来のブリスケーラの一例の回路ブロック図である。
【図２】本発明に係る位相同期回路の回路ブロック図である。
【図３】本発明に係る電圧制御発振器の内部回路ブロック図である。
【図４】（ａ）は比較用の電圧制御発振器の制御入力電圧と発振周波数との関係を示す図であり、（ｂ）は比較用の電圧制御発振器及び本発明に係る電圧制御発振器の制御入力電圧と発振周波数及び利得との関係を示す図である。
【図５】（ａ）は本発明に係る注入同期型周波数分周回路の内部回路ブロック図であり、（ｂ）は（ａ）に示す注入同期型周波数分周回路に含まれる反転素子の内部回路ブロック図であり、（ｃ）は（ｂ）に示す反転素子に含まれる素子の内部回路ブロック図である。
【図６】本発明に係る自走周波数較正回路の内部回路ブロック図である。
【図７】（ａ）は分周回路として使用される回路の一例を示す回路ブロック図であり、（ｂ）は分周回路として使用される回路の他の例を示す回路ブロック図であり、（ｃ）は（ｂ）に示す回路の内部回路の一例を示す回路ブロック図である。
【図８】（ａ）は位相周波数検出器として使用される回路の一例を示す回路ブロック図であり、（ｂ）は位相周波数検出器として使用される回路の他の例を示す回路ブロック図であり、（ｃ）はチャージポンプとして使用される回路の一例を示す回路ブロック図である。
【図９】自走周波数較正処理の処理フローを示すフローチャートである。
【図１０】本発明に係る注入同期型周波数分周回路のロックレンジと他の注入同期型周波数分周回路のロックレンジとの比較を示す図である。
【図１１】実施例に係る位相同期回路を搭載したチップ写真である。
【図１２】図１１に示すチップに搭載された位相同期回路のスペクトラムを示す図である。
【図１３】図１１に示すチップに搭載された位相同期回路の位相雑音特性を示す図である。
【図１４】（ａ）は実施例と比較例の消費電力の比較を示す図であり、（ｂ）は実施例と比較例の位相雑音の比較を示す図である。
【発明を実施するための形態】
【００２０】
以下図面を参照して、本発明に係る位相同期回路について説明する。但し、本発明の技術的範囲はそれらの実施の形態に限定されず、特許請求の範囲に記載された発明との均等物に及ぶ点に留意されたい。
【００２１】
図２は、本発明に係る位相同期回路の回路ブロック図である。
【００２２】
位相同期回路１は、Ｃ級ＶＣＯである電圧制御発振器１０と、プリスケーラ２０と、分周回路３０と、位相周波数検出器４０と、チャージポンプ５０と、ローパスフィルタ６０とを有する。
【００２３】
図３は、電圧制御発振器１０の内部回路ブロック図である。
【００２４】
電圧制御発振器１０は、第１インダクタ１１１〜第２インダクタ１１２と、第１キャパシタ１２１〜第６キャパシタ１２６と、第１抵抗１３１〜第４抵抗１３４とを有する。電圧制御発振器１０は、第１トランジスタ１４１〜第５トランジスタ１４５と、バラクタ用第１トランジスタ１５１と、バラクタ用第２トランジスタ１５２とを更に有する。第１トランジスタ１４１、第２トランジスタ１４２、第４トランジスタ１４４及び第５トランジスタ１４５は、ｎＭＯＳトランジスタである。第３トランジスタ１４３、バラクタ用第１トランジスタ１５１及びバラクタ用第２トランジスタ１５２は、ｐＭＯＳトランジスタである。
【００２５】
第１インダクタ１１１及び第２インダクタ１１２はそれぞれ一端が電源電圧に接続される。第１インダクタ１１１の他端は、第１キャパシタ１２１、第３キャパシタ１２３及び第４キャパシタ１２４の一端、第１トランジスタ１４１のドレイン及び第１出力端子１７１に接続される。第２インダクタ１１２の他端は、第２キャパシタ１２２及び第５キャパシタ１２５の一端、第３キャパシタ１２３の他端、第２トランジスタ１４２のドレイン及び第２出力端子１７２に接続される。
【００２６】
第１キャパシタ１２１の他端は第１抵抗１３１の一端及びバラクタ用第１トランジスタ１５１のゲートに接続され、第２キャパシタ１２２の他端は第２抵抗１３２の一端及びバラクタ用第２トランジスタ１５２のゲートに接続される。第４キャパシタ１２４の他端は、第４抵抗１３４の一端及び第２トランジスタ１４２及び第４トランジスタ１４４のゲートに接続される。第５キャパシタ１２５の他端は、第３抵抗１３３の一端及び第１トランジスタ１４１及び第５トランジスタ１４５のゲートに接続される。第６キャパシタ１２６の一端は第３トランジスタ１４３〜第５トランジスタ１４５のドレイン並びに第３抵抗１３３及び第４抵抗１３４の他端と共にバイアス入力端子１６１に接続され、第６キャパシタ１２６の他端は接地される。
【００２７】
第１抵抗１３１及び第２抵抗１３２の他端は接地される。第１トランジスタ１４１、第２トランジスタ１４２、第４トランジスタ１４４及び第５トランジスタ１４５のソースは接地され、第３トランジスタ１４３のソースは電源電圧に接続される。
【００２８】
バラクタ用第１トランジスタ１５１及びバラクタ用第２トランジスタ１５２のソース及びドレインは制御入力端子１６２に接続される。また、バラクタ用第１トランジスタ１５１及びバラクタ用第２トランジスタ１５２のバックゲートは、他の接地レベルの電位よりも電位が高い第２接地レベル１８０に接地される。第２接地レベル１８０の電位が他の接地レベルの電位よりも高いので、バラクタ用第１トランジスタ１５１及びバラクタ用第２トランジスタ１５２のバックゲートには他の接地レベルと比較して順方向の基板バイアスが印加されるような電圧が印加される。すなわち、バラクタ用第１トランジスタ１５１及びバラクタ用第２トランジスタ１５２は、フォワードボディバイアス（Forward Body Bias、ＦＢＢ）される。バラクタ用第１トランジスタ１５１は、ゲートが第１抵抗１３１を介して接地され且つフォワードボディバイアスされる。また、バラクタ用第２トランジスタ１５２は、ゲートが第２抵抗１３２を介して接地され且つフォワードボディバイアスされる。このような構成により、電圧制御発振器１０では、制御入力端子１６２に入力される電圧に応じて変化する電圧制御発振器１０の発振周波数の変化量が大きい領域が低電圧側にシフトする。一例では、第２接地レベルの電位は電源電圧と等しい。
【００２９】
図４（ａ）は比較用の電圧制御発振器の制御入力電圧と発振周波数との関係を示す図であり、図４（ｂ）は比較用の電圧制御発振器及び電圧制御発振器１０の制御入力電圧と発振周波数及び利得との関係を示す図である。図４（ａ）及び４（ｂ）に示される比較用の電圧制御発振器は、バラクタ用トランジスタのゲートが抵抗を介して接地されていないこと、及びバラクタ用トランジスタがフォワードボディバイアスされていないことが電圧制御発振器１０と相違する。図４（ａ）において、横軸は制御入力電圧を示し、縦軸は発振周波数を示す。図４（ｂ）において、横軸は制御入力電圧を示し、左縦軸は発振周波数を示し、右縦軸は電圧制御発振器の利得を示す。図４（ｂ）において、実線は電圧制御発振器１０の制御入力電圧と発振周波数との関係を示す曲線であり、破線は比較用の電圧制御発振器の制御入力電圧と発振周波数との関係を示す曲線である。また、一点鎖線は電圧制御発振器１０の制御入力電圧と利得との関係を示す曲線であり、二点鎖線は比較用の電圧制御発振器の制御入力電圧と利得との関係を示す曲線である。
【００３０】
図４（ａ）において矢印Ａで示される領域は、電源電圧が０．５Ｖ程度のときの動作領域を示す。図４（ａ）において矢印Ｂで示される領域は、制御電圧に応じて変化する電圧制御発振器の発振周波数の変化量が大きい領域、すなわち電圧制御発振器の利得が大きい領域を示す。図４（ａ）において矢印Ｂで示される電圧制御発振器の利得が大きい領域は０．５Ｖ程度であり、電源電圧が０．５Ｖ程度のときにこの領域を使用することはできない。
【００３１】
図４（ｂ）において矢印Ｃで示されるように、電圧制御発振器１０では、比較用の電圧制御発振器と比較して、利得が最大になる電圧が低電圧側にシフトして０．３Ｖ程度になる。電圧制御発振器１０では、利得が最大になる電圧が０．３Ｖ程度であるので、電源電圧が０．５Ｖ程度である場合でも、利得が比較的大きくなる領域を使用することができる。
【００３２】
電圧制御発振器１０は、発振信号を検出した後に、Ｂ級のバイアス点動作からＣ級のバイアス点動作に移行する。また、バラクタ用第１トランジスタ１５１及びバラクタ用第２トランジスタ１５２のゲートを接地し且つフォワードボディバイアスすることにより、周波数が大きく変化する制御電圧範囲を低電圧領域に移行している。これにより、電圧制御発振器１０は、０．５Ｖ程度の電源でも高いＶＣＯ利得を得ることができる。
【００３３】
プリスケーラ２０は、電圧制御発振器１０の発振周波数を４分周する注入同期型周波数分周回路２１と、注入同期型周波数分周回路２１が自走発振するときの自走周波数を較正する自走周波数較正回路２２とを有する。
【００３４】
図５（ａ）は注入同期型周波数分周回路２１の内部回路ブロック図であり、図５（ｂ）は注入同期型周波数分周回路２１に含まれる反転素子の内部回路ブロック図であり、図５（ｃ）は図５（ｂ）に示す反転素子に含まれる素子の内部回路ブロック図である。
【００３５】
注入同期型周波数分周回路２１は、第１遅延素子２１１と、第２遅延素子２１２とを有する。第１遅延素子２１１及び第２遅延素子２１２はそれぞれ、正入力端子、負入力端子、正出力端子、負出力端子、第１注入端子、第２注入端子、第１較正入力端子及び第２較正端子を有する。第１遅延素子２１１の負出力端子は第２遅延素子２１２の正入力端子に接続され、第１遅延素子２１１の正出力端子は第２遅延素子２１２の負入力端子に接続される。第２遅延素子２１２の正出力端子は第１遅延素子２１１の正入力端子に接続され、第２遅延素子２１２の負出力端子は第１遅延素子２１１の負入力端子に接続される。第１遅延素子２１１及び第２遅延素子２１２の注入端子は、電圧制御発振器１０の発振周波数に対応する信号Ｖinjが入力される。第１遅延素子２１１及び第２遅延素子２１２の第１較正端子及び第２較正端子はそれぞれ、自走周波数較正回路２２から出力される信号Ｖbp及びＶbnが入力される。
【００３６】
第１遅延素子２１１は、第１可変遅延素子２１１１と、第２可変遅延素子２１１２と、第１ラッチ反転素子２１１３と、第２ラッチ反転素子２１１４と、第１注入トランジスタ２１１５ｐと、第２注入トランジスタ２１１５ｎとを有する。第１注入トランジスタ２１１５ｐはｐＭＯＳトランジスタであり、第２注入トランジスタ２１１５ｎはｎＭＯＳトランジスタである。
【００３７】
第１可変遅延素子２１１１は、第１トランジスタ２１１６と、第２トランジスタ２１１７と、第３トランジスタ２１１８と、第４トランジスタ２１１９とを有する。第１トランジスタ２１１６及び第２トランジスタ２１１７はｐＭＯＳトランジスタであり、第３トランジスタ２１１８及び第４トランジスタ２１１９はｎＭＯＳトランジスタである。第１トランジスタ２１１６、第２トランジスタ２１１７、第３トランジスタ２１１８及び第４トランジスタ２１１９はそれぞれ、フォワードボディバイアスされている。第１トランジスタ２１１６は、ゲートが第１較正入力端子に接続され、ソースが電源電圧に接続され、ドレインが第２トランジスタ２１１７のソースの接続される。第２トランジスタ２１１７は、ゲートが第３トランジスタ２１１８のゲートに接続され、ソースが第１トランジスタ２１１６のドレインに接続され、ドレインが第３トランジスタ２１１８のドレインの接続される。第３トランジスタ２１１８は、ゲートが第２トランジスタ２１１７のゲートに接続され、ソースが第４トランジスタ２１１９のドレインに接続され、ドレインが第２トランジスタ２１１７のドレインの接続される。第４トランジスタ２１１９は、ゲートが第２較正入力端子に接続され、ソースが接地され、ドレインが第３トランジスタ２１１８のソースの接続される。第２トランジスタ２１１７及び第３トランジスタ２１１８のゲートは第１遅延素子２１１の正入力端子となり、第２トランジスタ２１１７及び第３トランジスタ２１１８のドレインは第１遅延素子２１１の負出力端子となる。第２トランジスタ２１１７及び第３トランジスタ２１１８のドレインは、第１ラッチ反転素子２１１３の入力端子、第２ラッチ反転素子２１１４の出力端子、第１注入トランジスタ２１１５ｐのソース及び第２注入トランジスタ２１１５ｎのドレインに更に接続される。第１注入トランジスタ２１１５ｐ及び第２注入トランジスタ２１１５ｎはそれぞれ、フォワードボディバイアスされている。
【００３８】
第２可変遅延素子２１１２は、第１可変遅延素子２１１１と同一の構成を有する。第２可変遅延素子２１１２の第２トランジスタ２１１７及び第３トランジスタ２１１８のゲートは第１遅延素子２１１の負入力端子となる。また、第２可変遅延素子２１１２の第２トランジスタ２１１７及び第３トランジスタ２１１８のドレインは第１遅延素子２１１の正出力端子となる。第２可変遅延素子２１１２の第２トランジスタ２１１７及び第３トランジスタ２１１８のドレインは、第１ラッチ反転素子２１１３の出力端子、第２ラッチ反転素子２１１４の入力端子、第１注入トランジスタ２１１５ｐ及び第２注入トランジスタ２１１５ｎのソースに更に接続される。
【００３９】
第２遅延素子２１２は、第１遅延素子２１１と同一の構成を有する。
【００４０】
注入同期型周波数分周回路２１は、第１遅延素子２１１及び第２遅延素子２１２の第１較正入力端子及び第２較正端子に入力される信号を変化させることにより、第１可変遅延素子２１１１及び第２可変遅延素子２１１２の遅延時間が変化する。
【００４１】
図６は、自走周波数較正回路２２の内部回路ブロック図である。
【００４２】
自走周波数較正回路２２は、第１カウンタ２２１と、第２カウンタ２２２と、周波数比較部２２３と、パルス生成部２２４と、クロック信号選択部２２５と、アップダウンカウンタ２２６と、デジタルアナログ変換部２２７とを有する。第１カウンタ２２１、第２カウンタ２２２、周波数比較部２２３、パルス生成部２２４、クロック信号選択部２２５、アップダウンカウンタ２２６及びデジタルアナログ変換部２２７はそれぞれ、デジタル回路で形成される。
【００４３】
第１カウンタ２２１は、分周回路３０から出力される分周信号Ｄｉｖｏｕｔの周波数を計数して５ビットのデジタル信号である第１カウント信号として周波数比較部２２３に出力する。一例では、第１カウンタ２２１は、所定の時間当たりの分周信号Ｄｉｖｏｕｔの立ち上がりエッジの回数を計数することにより、分周信号Ｄｉｖｏｕｔの周波数を計数する。第１カウンタ２２１は、パルス生成部２２４から出力されるリセット信号に基づいて、計数したカウント値をリセットする。
【００４４】
第２カウンタ２２２は、位相周波数検出器４０に入力される参照信号Ｒｅｆの周波数を計数して５ビットのデジタル信号である第２カウント信号として周波数比較部２２３に出力する。一例では、第２カウンタ２２２は、所定の時間当たりの参照信号Ｒｅｆの立ち上がりエッジの回数を計数することにより、参照信号Ｒｅｆの周波数を計数する。第２カウンタ２２２は、パルス生成部２２４から出力されるリセット信号に基づいて、計数したカウント値をリセットする。
【００４５】
周波数比較部２２３は、第１カウンタ２２１から入力される第１カウント信号に対応する第１カウント値と、第２カウンタ２２２から入力される第２カウント信号に対応する第２カウント値とを比較する。周波数比較部２２３は、第１カウント値が第２カウント値よりも２以上大きい場合、カウントダウン信号をアップダウンカウンタ２２６に出力する。また、周波数比較部２２３は、第１カウント値が第２カウント値よりも２以上小さい場合、カウントアップ信号をアップダウンカウンタ２２６に出力する。また、周波数比較部２２３は、第１カウント値と第２カウント値とが同一である場合又は第１カウント値と第２カウント値と差が１である場合、クロック停止信号をクロック信号選択部２２５に出力する。
【００４６】
パルス生成部２２４は、位相周波数検出器４０に入力される参照信号Ｒｅｆが何周期入力されたかを計数して、第１カウンタ２２１及び第２カウンタ２２２に所定の周期毎にパルス状のリセット信号を出力する。また、パルス生成部２２４は、第１カウンタ２２１及び第２カウンタ２２２にリセット信号を出力している間、クロック停止信号をクロック信号選択部２２５に出力する。一例では、パルス生成部２２４は、１８周期毎にリセット信号を出力する。
【００４７】
クロック信号選択部２２５は、周波数比較部２２３及びパルス生成部２２４の何れからもクロック停止信号が入力されていない場合、参照信号Ｒｅｆをクロック信号としてアップダウンカウンタ２２６に出力する。クロック信号選択部２２５は、周波数比較部２２３又はパルス生成部２２４からクロック停止信号が入力されている場合、Ｈレベル信号をアップダウンカウンタ２２６に出力する。
【００４８】
アップダウンカウンタ２２６は、周波数比較部２２３から入力されるカウントアップ信号及びカウントダウン信号に基づいて、デジタルアナログ変換部２２７に出力する８ビットのデジタル信号である較正デジタル信号を変化させる。アップダウンカウンタ２２６は、カウントアップ信号が入力されると較正デジタル信号が示す較正値を１つアップし、カウントダウン信号が入力されると較正デジタル信号が示す較正値を１つダウンする。較正デジタル信号は、アップダウンカウンタ２２６がリセットされると、電源電圧の１／２の値に対応する信号になる。
【００４９】
デジタルアナログ変換部２２７は、アップダウンカウンタ２２６から入力される較正デジタル信号をデジタルアナログ変換して第１較正アナログ信号及び第２較正アナログ信号を生成する。デジタルアナログ変換部２２７は、生成した第１較正アナログ信号及び第２較正アナログ信号を注入同期型周波数分周回路２１の第１較正入力端子及び第２較正端子にそれぞれ出力する。
【００５０】
分周回路３０、位相周波数検出器４０、チャージポンプ５０及びローパスフィルタ６０はそれぞれ、分周回路１０３、位相周波数検出器１０４、チャージポンプ１０５及びローパスフィルタ１０６と同一の機能を有する。
【００５１】
図７（ａ）は分周回路３０として使用される回路の一例を示す回路ブロック図であり、図７（ｂ）は分周回路３０として使用される回路の他の例を示す回路ブロック図であり、図７（ｃ）は図７（ｂ）に示す回路の内部回路の一例を示す回路ブロック図である。図８（ａ）は位相周波数検出器４０として使用される回路の一例を示す回路ブロック図であり、図８（ｂ）は位相周波数検出器４０として使用される回路の他の例を示す回路ブロック図である。また、図８（ｃ）はチャージポンプ５０として使用される回路の一例を示す回路ブロック図である。それぞれの回路の構成及び動作の説明は省略する。
【００５２】
図９は、注入同期型周波数分周回路２１の自走周波数較正処理の処理フローを示すフローチャートである。
【００５３】
まず、ステップＳ１０１において、電圧制御発振器１０の発振動作を停止する。電圧制御発振器１０の発振動作を停止することにより、注入同期型周波数分周回路２１は、電圧制御発振器１０の影響を受けずに自走発振することが可能になる。次いで、ステップＳ１０２において、電圧制御発振器１０を形成するデジタル回路をリセットする。アップダウンカウンタ２２６がリセットされると、アップダウンカウンタ２２６から出力される較正デジタル信号は電源電圧の１／２の値に対応する信号になる。
【００５４】
次いで、ステップＳ１０３において、注入同期型周波数分周回路２１は、自走発振を開始する。次いで、ステップＳ１０４において、第１カウンタ２２１は分周回路３０から出力される分周信号Ｄｉｖｏｕｔの周波数を計数し、第２カウンタ２２２は位相周波数検出器４０に入力される参照信号Ｒｅｆの周波数を計数する。
【００５５】
次いで、ステップＳ１０５において、周波数比較部２２３は、第１カウンタ２２１が計数した第１カウント値と、第２カウンタ２２２が計数した第２カウント値との第１の比較を実施する。ステップＳ１０５における第１の比較では、周波数比較部２２３は、第１カウント値と第２カウント値とが同一値であるか又は第１カウント値と第２カウント値との差が１であるか否かを判定する。周波数比較部２２３が第１カウント値と第２カウント値とが同一値であるか又は第１カウント値と第２カウント値との差が１であると判定すると、処理はステップＳ１０９に進む。また、周波数比較部２２３が第１カウント値と第２カウント値とが同一値でなく且つ第１カウント値と第２カウント値との差が１ではないと判定すると、処理はステップＳ１０６に進む。
【００５６】
処理がステップＳ１０６に進むと、周波数比較部２２３は、第１カウント値と第２カウント値との第２の比較を実施する。ステップＳ１０６における第２の比較では、第１カウント値と第２カウント値との何れのカウント値が大きいかを判定する。周波数比較部２２３が、第１カウント値が第２カウント値よりも大きいと判定した場合、カウントダウン信号をアップダウンカウンタ２２６に出力して、処理はステップＳ１０７に進む。次いでステップＳ１０７において、アップダウンカウンタ２２６は、較正値が１つダウンした較正デジタル信号をデジタルアナログ変換部２２７に出力する。次いで、デジタルアナログ変換部２２７は、入力された較正デジタル信号に対応する第１較正アナログ信号及び第２較正アナログ信号を注入同期型周波数分周回路２１の第１較正入力端子及び第２較正端子にそれぞれ出力して、処理はステップＳ１０４に戻る。
【００５７】
また、ステップＳ１０６において、周波数比較部２２３が、第１カウント値が第２カウント値よりも小さいと判定した場合、カウントアップ信号をアップダウンカウンタ２２６に出力して、処理はステップＳ１０８に進む。次いでステップＳ１０８において、アップダウンカウンタ２２６は、較正値が１つアップした較正デジタル信号をデジタルアナログ変換部２２７に出力する。次いで、デジタルアナログ変換部２２７は、入力された較正デジタル信号に対応する第１較正アナログ信号及び第２較正アナログ信号を注入同期型周波数分周回路２１の第１較正入力端子及び第２較正端子にそれぞれ出力して、処理はステップＳ１０４に戻る。
【００５８】
処理がステップＳ１０９に進むと、周波数比較部２２３は、クロック停止信号をクロック信号選択部２２５に出力する。次いで、クロック信号選択部２２５は、Ｈレベル信号をアップダウンカウンタ２２６に出力して、アップダウンカウンタ２２６が出力する較正デジタル信号を一定値に固定する。アップダウンカウンタ２２６が出力する較正デジタル信号が一定値に固定されることにより、注入同期型周波数分周回路２１が自走発振するときの自走周波数は、
fILFD =N *fref/4
で示される一定値に固定される。ここで、fILFDは注入同期型周波数分周回路２１の自走周波数であり、Ｎは分周回路３０の分周数であり、frefは参照信号Ｒｅｆの周波数である。
【００５９】
位相同期回路１は、注入同期型周波数分周回路２１が自走発振するときの自走周波数を較正する自走周波数較正回路２２を有するので、実質的にロックレンジを広くすることができる。
【００６０】
また、電圧制御発振器１０は、発振信号を検出した後に、Ｂ級のバイアス点動作からＣ級のバイアス点動作に移行するように構成されているので、消費電力を抑制することができる。また、バラクタ用第１トランジスタ１５１及びバラクタ用第２トランジスタ１５２のゲートが接地され且つフォワードボディバイアスされているので、周波数が大きく変化する制御電圧範囲を低電圧領域に移行することができる。
【００６１】
また、注入同期型周波数分周回路２１では、第１遅延素子２１１及び第２遅延素子２１２の双方に注入端子が配置されると共に第１注入トランジスタ２１１５ｐ及び第２注入トランジスタ２１１５ｎがフォワードボディバイアスされているので、ロックレンジを拡張することができる。
【００６２】
図１０は注入同期型周波数分周回路２１のロックレンジと他の注入同期型周波数分周回路のロックレンジとの比較を示す図である。図１０において、横軸は注入端子に印加される信号の振幅を示し、縦軸はロックレンジを示す。また、図１０において、ひし形は注入同期型周波数分周回路２１のロックレンジを示し、丸はフォワードボディバイアスをしない注入同期型周波数分周回路でのロックレンジである。また、四角は注入同期型周波数分周回路２１において、第１遅延素子２１１のみにフォワードボディバイアスされた第１注入トランジスタ２１１５２１１５ｐ及び第２注入トランジスタ２１１５ｎが配置される注入同期型周波数分周回路のロックレンジを示す。また、三角は第１遅延素子２１１のみにフォワードボディバイアスされていない第１注入トランジスタ２１１５ｐ及び第２注入トランジスタ２１１５ｎが配置される注入同期型周波数分周回路のロックレンジを示す。
【００６３】
注入同期信号の振幅が０．３Ｖのとき、ひし形で示される注入同期型周波数分周回路２１は、丸で示されるフォワードボディバイアスをしない状態の注入同期型周波数分周回路と比較してロックレンジが７倍程度になっている。また、ひし形で示される注入同期型周波数分周回路２１は、四角で示される１遅延素子２１１のみにフォワードボディバイアスされた第１注入トランジスタ２１１５２１１５ｐ及び第２注入トランジスタ２１１５ｎが配置される注入同期型周波数分周回路と比較してロックレンジが２倍強になっている。
【００６４】
また、第１可変遅延素子２１１１及び第２可変遅延素子２１１２は、第１トランジスタ２１１６〜第４トランジスタ２１１９がフォワードボディバイアスされているので、高速動作が可能である。
【００６５】
また、第１カウンタ２２１、第２カウンタ２２２、周波数比較部２２３、パルス生成部２２４、クロック信号選択部２２５、アップダウンカウンタ２２６及びデジタルアナログ変換部２２７はデジタル回路で形成されるので、実装面積が小さくなる。
【００６６】
また、パルス生成部２２４は、第１カウンタ２２１及び第２カウンタ２２２に所定の周期毎にパルス状のリセット信号を出力するので、第１カウンタ２２１及び第２カウンタ２２２がオーバフローすることを防止できる。
【００６７】
周波数比較部２２３は、第１カウント値と第２カウント値と差が１以下であるとき、クロック停止信号を出力するが、第１カウント値と第２カウント値とが同一又は差が所定の値以下のときにクロック停止信号を出力してもよい。周波数比較部２２３は、第１カウンタが計数した周波数と第２カウンタが計数した周波数とが等しくなったと判定したときに、クロック停止信号を出力する。
【実施例１】
【００６８】
図１１は位相同期回路を搭載したチップの写真であり、図１２は図１１に示すチップに搭載された位相同期回路のスペクトラムを示す図であり、図１３は図１１に示すチップに搭載された位相同期回路の位相雑音特性を示す図である。
【００６９】
図１１に示すチップは６５ｎｍＣＭＯＳプロセス技術で形成され、電源電圧は０．５Ｖである。図１１に示すチップに搭載された位相同期回路の出力周波数は５．４９ＧＨｚであり、入力される参照信号の周波数は３４．３ＭＨｚである。
【００７０】
図１１に示すチップに搭載された電圧制御発振器の消費電力は５５１μＷであり、プリスケーラと分周回路との合計の消費電力は３４６μＷであり、位相周波数検出器とチャージポンプとの合計の消費電力は３２μＷ、その他の回路部は２１μＷであった。また、図１１に示すチップに搭載された位相同期回路の合計の消費電力は９５０μＷであった。また、リファレンススプリアスは−７０ｄＢ及び−６５ｄＢであり、１ＭＨｚオフセットにおける位相雑音は、−１０６ｄＢｃ／Ｈｚであった。
【００７１】
表１は、本実施例と他の位相同期回路との比較を示す表である。表１において、Ｔｅｃｈはプロセスルールを示し、ｆoutは出力周波数を示し、ＶDDは電源電圧を示し、ＰＮは位相雑音を示し、ＰＯＷＥＲは消費電力を示す。また、比較例１はH.-H.HsiehらによりＶＬＳＩにおいて２００７年に発表されたものであり、比較例２はC.-T. LuらによりＴＣＡＳにおいて２０１０年に発表されたものである。また、比較例３はS.-A.YuらによりＪＳＳＣにおいて２００９年に発表されたものであり、比較例４はC.-Y.YangらによりＴＣＡＳにおいて２００１年に発表されたものである。また、比較例５はK.-H.ChengらによりＴＣＡＳにおいて２０１１年に発表されたものである。
【表１】
2015089000.tif 000003
【００７２】
図１４（ａ）は実施例と比較例の消費電力の比較を示す図であり、図１４（ｂ）は実施例と比較例の位相雑音の比較を示す図である。図１４（ａ）において、横軸は出力周波数を示し、縦軸は消費電力を示す。また、「ＰＥ」は、
ＰＥ  ＝  ＰDC／ｆout
であり、位相雑音ＰDCと出力周波数ｆoutとの比を示す。図１４（ｂ）において、横軸は「ＰＮnorm」であり、縦軸は「ＰＥ」である。「ＰＮnorm」は、
ＰＮnorm  ＝  ＰＮ−２０ｌｏｇ（ｆout／ｆofset）
である。ここで、ＰＮは位相雑音であり、ｆofsetはオフセット周波数である。
【００７３】
実施例は、比較例と同程度の位相雑音特性を維持しつつ、比較例と比較して消費電力が大幅に低減されている。
【符号の説明】
【００７４】
１    位相同期回路
１０    電圧制御発振器
２０    プリスケーラ
２１    注入同期型周波数分周回路
２２    自走周波数較正回路
３０    分周回路
４０    位相周波数検出器
５０    チャージポンプ
６０    ローパスフィルタ
２２１    第１カウンタ
２２２    第２カウンタ
２２３    周波数比較部
２２４    パルス生成部（カウンタリセット部）
２２５    クロック信号選択部（較正信号固定部）
２２６    アップダウンカウンタ（遅延値較正部）
２２７    デジタルアナログ変換部
【図１】
2015089000.tif 000004
【図２】
2015089000.tif 000005
【図３】
2015089000.tif 000006
【図４】
2015089000.tif 000007
【図５】
2015089000.tif 000008
【図６】
2015089000.tif 000009
【図７】
2015089000.tif 000010
【図８】
2015089000.tif 000011
【図９】
2015089000.tif 000012
【図１０】
2015089000.tif 000013
【図１２】
2015089000.tif 000014
【図１３】
2015089000.tif 000015
【図１４】
2015089000.tif 000016
【図１１】
2015089000.tif 000017