(57)【要約】【課題】第２の溝の底面における活性領域の突出高さを安定させる。【解決手段】活性領域Ｋを区画する素子分離領域Ｓを半導体基板２に形成する工程と、活性領域Ｋを横切って素子分離領域Ｓに至るゲート電極７の形成領域を露出させるマスクパターンを形成する工程と、このマスクパターンをマスクとして用いて活性領域Ｋの一部をエッチングすることにより第１の溝を形成する工程と、第１の溝を形成した後、上記マスクパターンをマスクとして用いて素子分離領域Ｓの一部をエッチングすることにより、前記第１の溝よりも深い第２の溝（＝ゲートトレンチＧＴ）を形成する工程と、第２の溝の内表面に露出した活性領域Ｋの表面にゲート絶縁膜６を形成する工程と、ゲート絶縁膜６の形成後、第２の溝に導電材料を埋め込むことにより、ゲート電極７を形成する工程とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
活性領域を区画する素子分離領域を半導体基板に形成する工程と、
前記活性領域を横切って前記素子分離領域に至るゲート電極の形成領域を露出させるマスクパターンを形成する工程と、
前記マスクパターンをマスクとして用いて前記活性領域の一部をエッチングすることにより、第１の溝を形成する工程と、
前記第１の溝を形成した後、前記マスクパターンをマスクとして用いて前記素子分離領域の一部をエッチングすることにより、前記第１の溝よりも深い第２の溝を形成する工程と、
前記第２の溝の内表面に露出した前記活性領域の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の形成後、前記第２の溝に導電材料を埋め込むことにより、前記ゲート電極を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の溝を形成する工程では、前記素子分離領域に対して選択的かつ異方性のエッチングにより前記活性領域の前記一部をエッチングする
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の溝を形成する工程では、前記活性領域に対して選択的かつ異方性のエッチングにより前記素子分離領域の前記一部をエッチングする
ことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第２の溝を形成した後、前記ゲート絶縁膜を形成する前に、等方性のエッチング又は横方向のエッチング成分を含むエッチングにより前記活性領域の一部をエッチングする工程
をさらに備えることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記第１の溝を形成した後、前記第２の溝を形成する前に、等方性のエッチング又は横方向のエッチング成分を含むエッチングにより前記活性領域の一部をエッチングする工程
をさらに備えることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記マスクパターンを形成する前に、前記活性領域の表面に不純物拡散層を形成する工程
をさらに備えることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記第２の溝を形成する工程は、前記第２の溝の底面から前記活性領域の一部が突出してなるフィン部が形成されるように行う
ことを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記第２の溝を形成する工程は、前記フィン部の角部が丸まるように行う
ことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
第１の方向に並ぶ複数の活性領域を区画する素子分離領域を半導体基板に形成する工程と、
前記複数の活性領域を横切って前記第１の方向に延伸する開口部を有するマスクパターンを形成する工程と、
前記マスクパターンをマスクとして用いて前記活性領域を前記素子分離領域に対して選択的にエッチングすることにより、底面から前記素子分離領域が突出した第１の溝を形成する工程と、
前記第１の溝の底面に露出した前記素子分離領域を前記活性領域に対して選択的にエッチングすることにより、底面から前記複数の活性領域がそれぞれ突出した第２の溝を形成する工程と、
前記第２の溝の内表面に露出した前記複数の活性領域それぞれの表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の形成後、前記第２の溝に導電材料を埋め込むことにより、前記ゲート電極を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、サドルフィン構造のトランジスタを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ(Dynamic Random Access Memory)などの半導体装置では、サドルフィンを有する埋め込みゲート型のトランジスタが利用される場合がある。埋め込みゲート型のトランジスタは、半導体基板に形成したトレンチ内にゲート電極を埋設し、トレンチの側面と底面をチャネルとして用いるトランジスタである。サドルフィンは、トレンチの底面に設けられた突起部であり、チャネル長を変えることなくチャネル幅を拡大し、それによって高い相互コンダクタンスを得る目的で設置される。以下、サドルフィンを有する埋め込みゲート型のトランジスタを「サドルフィン付埋め込みゲート型トランジスタ」と称する。
【０００３】
特許文献１，２には、サドルフィン付埋め込みゲート型トランジスタを有する半導体装置の例が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−２５３１２２号公報
【特許文献２】特開２０１２−２３４９６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、メモリセルを構成するセルトランジスタを上述したサドルフィン付埋め込みゲート型トランジスタによって構成する場合、ゲート電極であるワード線の底面には、素子分離領域を構成する絶縁材料と、活性領域を構成する半導体基板材料とが、ワード線の延設方向に交互に現れることになる。サドルフィンは、素子分離領域に比べて活性領域を突出させることによって構成することが好適であるが、これまでのところ考えられている製造方法によれば、活性領域ごとに突出高さがばらつくため、セルトランジスタの特性を安定させることが困難である。
【課題を解決するための手段】
【０００６】
本発明の一側面による半導体装置の製造方法は、活性領域を区画する素子分離領域を半導体基板に形成する工程と、前記活性領域を横切って前記素子分離領域に至るゲート電極の形成領域を露出させるマスクパターンを形成する工程と、前記マスクパターンをマスクとして用いて前記活性領域の一部をエッチングすることにより、第１の溝を形成する工程と、前記第１の溝を形成した後、前記マスクパターンをマスクとして用いて前記素子分離領域の一部をエッチングすることにより、前記第１の溝よりも深い第２の溝を形成する工程と、前記第２の溝の内表面に露出した前記活性領域の表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の形成後、前記第２の溝に導電材料を埋め込むことにより、前記ゲート電極を形成する工程とを備えることを特徴とする。
【０００７】
本発明の他の一側面による半導体装置の製造方法は、第１の方向に並ぶ複数の活性領域を区画する素子分離領域を半導体基板に形成する工程と、前記複数の活性領域を横切って前記第１の方向に延伸する開口部を有するマスクパターンを形成する工程と、前記マスクパターンをマスクとして用いて前記活性領域を前記素子分離領域に対して選択的にエッチングすることにより、底面から前記素子分離領域が突出した第１の溝を形成する工程と、前記第１の溝の底面に露出した前記素子分離領域を前記活性領域に対して選択的にエッチングすることにより、底面から前記複数の活性領域がそれぞれ突出した第２の溝を形成する工程と、前記第２の溝の内表面に露出した前記複数の活性領域それぞれの表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の形成後、前記第２の溝に導電材料を埋め込むことにより、前記ゲート電極を形成する工程とを備えることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、初めに活性領域を素子分離領域に対して選択的にエッチングし、その後、素子分離領域を活性領域に対して選択的にエッチングしていることから、第２の溝（ゲートトレンチ）の底面における活性領域の突出高さを安定させることができる。したがって、本発明をセルトランジスタに適用した場合、セルトランジスタの特性を安定させることが可能になる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施の形態による半導体装置の製造方法によって製造される半導体装置１ａの平面的な構成を示す図である。
【図２】半導体装置１ａについて、図１に示したＡ−Ａ線及びＢ−Ｂ線のそれぞれに対応する断面を示す図である。
【図３】半導体装置１ａについて、製造途中における、図１に示したＡ−Ａ線及びＢ−Ｂ線のそれぞれに対応する断面を示す図である。
【図４】本発明の比較例による半導体装置の製造方法によって製造される半導体装置１００について、製造途中における、図１に示したＡ−Ａ線及びＢ−Ｂ線のそれぞれに対応する断面を示す図である。
【図５】半導体装置１００について、製造途中における、図１に示したＡ−Ａ線及びＢ−Ｂ線のそれぞれに対応する断面を示す図である。
【図６】半導体装置１００について、製造途中における、図１に示したＡ−Ａ線及びＢ−Ｂ線のそれぞれに対応する断面を示す図である。
【図７】半導体装置１ａについて、製造途中における、図１に示したＡ−Ａ線及びＢ−Ｂ線のそれぞれに対応する断面を示す図である。
【図８】半導体装置１ａについて、製造途中における、図１に示したＡ−Ａ線及びＢ−Ｂ線のそれぞれに対応する断面を示す図である。
【図９】半導体装置１ａについて、製造途中における、図１に示したＡ−Ａ線及びＢ−Ｂ線のそれぞれに対応する断面を示す図である。
【図１０】半導体装置１ａについて、製造途中における、図１に示したＡ−Ａ線及びＢ−Ｂ線のそれぞれに対応する断面を示す図である。
【図１１】半導体装置１ａの製造工程を示すフローチャートである。
【図１２】本発明の第２の実施の形態による半導体装置の製造方法によって製造される半導体装置１ｂについて、製造途中における、図１に示したＡ−Ａ線及びＢ−Ｂ線のそれぞれに対応する断面を示す図である。
【図１３】半導体装置１ｂについて、製造途中における、図１に示したＡ−Ａ線及びＢ−Ｂ線のそれぞれに対応する断面を示す図である。
【図１４】半導体装置１ｂについて、製造途中における、図１に示したＡ−Ａ線及びＢ−Ｂ線のそれぞれに対応する断面を示す図である。
【図１５】半導体装置１ｂの製造工程を示すフローチャートである。
【図１６】本発明の第３の実施の形態による半導体装置の製造方法によって製造される半導体装置１ｃについて、製造途中における、図１に示したＡ−Ａ線及びＢ−Ｂ線のそれぞれに対応する断面を示す図である。
【図１７】半導体装置１ｃの製造工程を示すフローチャートである。
【図１８】本発明の第４の実施の形態による半導体装置の製造方法によって製造される半導体装置１ｄについて、製造途中における、図１に示したＡ−Ａ線及びＢ−Ｂ線のそれぞれに対応する断面を示す図である。
【図１９】半導体装置１ｄについて、製造途中における、図１に示したＡ−Ａ線及びＢ−Ｂ線のそれぞれに対応する断面を示す図である。
【図２０】半導体装置１ｄについて、製造途中における、図１に示したＡ−Ａ線及びＢ−Ｂ線のそれぞれに対応する断面を示す図である。
【図２１】本発明の第５の実施の形態による半導体装置の製造方法によって製造される半導体装置１ｅについて、製造途中における、図１に示したＡ−Ａ線及びＢ−Ｂ線のそれぞれに対応する断面を示す図である。
【図２２】半導体装置１ａ，１ｅ，１００のそれぞれについて、スレッショルド電圧Ｖｔの分布を模式的に示す度数分布図である。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１１】
まず、図１及び図２を参照しながら、本発明の第１の実施の形態による半導体装置の製造方法によって製造される半導体装置１ａの構造について説明する。
【００１２】
半導体装置１ａはＤＲＡＭとして機能させるものであり、半導体基板２の主面２ｓ（図２）にメモリセル領域が配置された構成を有している。メモリセル領域内には複数のメモリセルがマトリックス状に並べて配置されており、図１には、このようなメモリセル領域の一部のみを抜き出して図示している。半導体基板２の主面２ｓには、この他にメモリセル領域内の各メモリセルの動作を制御するための回路が形成される周辺回路領域も配置されるが、本実施の形態では図示を省略している。
【００１３】
半導体基板２の主面２ｓには、図２に示すように、複数の活性領域Ｋを区画する素子分離領域Ｓが形成される。各活性領域Ｋは、図１に示すようにマトリックス状に並べて配置されており、図示したＸ方向とＹ方向がそれぞれマトリクスの軸となっている。複数の活性領域Ｋには、Ｘ方向に対して図面上側方向に所定角度傾いたＸ'軸に沿って延設されるものと、Ｘ方向に対して図面下側方向に所定角度傾いたＸ''軸に沿って延設されるものとが含まれており、Ｘ方向に見ると、これらは交互に配置されている。
【００１４】
半導体装置１ａは、それぞれＹ方向に延設される複数のワード線ＷＬと、それぞれＸ方向に延設される複数のビット線ＢＬとを備えて構成される。１つの活性領域Ｋには２本のワード線ＷＬと、１本のビット線ＢＬが対応している。ビット線ＢＬは、図１に示すように、対応する活性領域Ｋの中央部を通過するように形成される。一方、１つの活性領域Ｋに対応する２本のワード線ＷＬは、該活性領域ＫのＸ方向の中央部を挟んで、互いに対称となる位置に形成される。
【００１５】
各ワード線ＷＬは、図２に示すように、半導体基板２の主面２ｓに形成されたゲートトレンチＧＴの内部に埋め込まれたゲート電極７（導電膜）によって構成される。ゲートトレンチＧＴは、複数の活性領域Ｋを横切ってＹ方向に延伸するように形成されており、その内表面には活性領域Ｋ及び素子分離領域Ｓが露出している。ゲートトレンチＧＴの内表面のうち活性領域Ｋが露出する部分はゲート絶縁膜６によって覆われており、ワード線ＷＬを構成するゲート電極７は、このゲート絶縁膜６を介して活性領域Ｋと対向している。ゲートトレンチＧＴの底面は平坦ではなく、図２に示すように、フィン部２ａ（サドルフィン）が突出した構造を有している。フィン部２ａは、半導体基板２の一部である。
【００１６】
半導体基板２の主面２ｓには、図２に示すように不純物拡散層４が形成される。不純物拡散層４は、半導体基板２の主面２ｓに不純物イオンを注入することによって形成されるもので、活性領域Ｋ内のみに配置されている。１つの活性領域Ｋ内において、不純物拡散層４は、対応する２本のワード線ＷＬの間に位置する不純物拡散層４ａと、各ワード線ＷＬと素子分離領域Ｓとの間に位置する２つの不純物拡散層４ｂとに分離されている。
【００１７】
１つの活性領域Ｋには、２つのセルトランジスタが対応している。一方のセルトランジスタは、２本のワード線ＷＬのうちの一方をゲート電極とし、その両側に位置する不純物拡散層４ａ，４ｂをそれぞれソース／ドレインの一方及び他方として構成される。他方のセルトランジスタは、２本のワード線ＷＬのうちの他方をゲート電極とし、その両側に位置する不純物拡散層４ａ，４ｂをそれぞれソース／ドレインの一方及び他方として構成される。以上から理解されるように、不純物拡散層４ａは、２つのセルトランジスタに共通して設けられている。
【００１８】
半導体基板２の主面２ｓの上側には、シリコン酸化膜（ＳｉＯ２）であるパッド酸化膜３、シリコン酸化膜（ＳｉＯ２）又はシリコン窒化膜（Ｓｉ３Ｎ４）である絶縁膜５、シリコン窒化膜（ＳｉＮ）である埋め込み絶縁膜８、シリコン酸化膜（ＳｉＯ２）である層間絶縁膜１６が順次形成されている。
【００１９】
ビット線ＢＬは埋め込み絶縁膜８の上面に形成されており、埋め込み絶縁膜８、絶縁膜５、及びパッド酸化膜３を貫通するビット線コンタクトプラグＢＣによって、対応する活性領域Ｋ内の不純物拡散層４ａと電気的に接続されている。ビット線ＢＬの上面は、シリコン窒化膜（Ｓｉ３Ｎ４）であるキャップ絶縁膜１４によって覆われている。また、ビット線ＢＬ及びキャップ絶縁膜１４の側面は、シリコン窒化膜（Ｓｉ３Ｎ４）であるビット線サイドウォール絶縁膜１５によって覆われている。キャップ絶縁膜１４の上面及びビット線サイドウォール絶縁膜１５の上面は、それぞれ層間絶縁膜１６の上面と同一の平面を構成している。
【００２０】
層間絶縁膜１６の上面には、シリコン窒化膜（Ｓｉ３Ｎ４）であるウエットエッチトングストッパー膜２０が形成され、その上側にはセルトランジスタごとのセルキャパシタＣが形成される。セルキャパシタＣは、図２に示すように、セルキャパシタＣごとに設けられる下部電極２１と、各セルキャパシタＣに共通に設けられる上部電極２６と、下部電極２１と上部電極２６の間に設けられる容量絶縁膜２２とによって構成される。
【００２１】
下部電極２１は有底円筒型の導電膜であり、具体的には窒化チタン（ＴｉＮ）によって構成される。隣接する下部電極２１の間には、シリコン窒化膜（Ｓｉ３Ｎ４）である下部電極サポート膜２７が形成される。下部電極サポート膜２７は、各下部電極２１が倒壊することを防止するために設けられているもので、下部電極２１の上端を接続するように配置されている。下部電極２１の下端はウエットエッチトングストッパー膜２０を貫通してており、層間絶縁膜１６、埋め込み絶縁膜８、絶縁膜５、及びパッド酸化膜３を貫通するストレージノードコンタクトプラグＳＣによって、対応する不純物拡散層４ｂと電気的に接続されている。
【００２２】
上部電極２６は、窒化チタン（ＴｉＮ）である導電膜２３と、ボロンをドープしたポリシリコンゲルマニウムである導電膜２４と、タングステン（Ｗ）である導電膜２５との積層膜によって構成される。導電膜２３は、下部電極２１と対向する位置に、一定の膜厚で配置される。上述した容量絶縁膜２２は、導電膜２３と下部電極２１の間に形成される。導電膜２４は、導電膜２３の隙間を埋めるように形成されている。導電膜２５は、導電膜２４の上面を覆うように、一定の膜厚で形成されている。
【００２３】
導電膜２５の上面には、シリコン酸化膜（ＳｉＯ２）である層間絶縁膜３０、バリアメタル層３３、アルミニウムである配線層３４、シリコン酸化膜（ＳｉＯ２）である層間絶縁膜３５が順次形成されている。導電膜２５は、タングステン（Ｗ）である導電膜３１と窒化チタン（ＴｉＮ）である導電膜３２の積層膜からなる貫通電極によって、バリアメタル層３３及び配線層３４と電気的に接続されている。
【００２４】
以上、完成形としての半導体装置１ａの構造について説明した。次に、本実施の形態による半導体装置の製造方法について、図３〜図１１を参照しながら詳しく説明する。
【００２５】
初めに、図３及び図１１のステップＳ１に示すように、シリコンである半導体基板２の主面２ｓに、素子分離領域Ｓ及び活性領域Ｋを形成する。具体的には、初めに５ｎｍ厚のパッド酸化膜３を主面２ｓに形成し、フォトリソグラフィ法及びエッチングを用いて、主面２ｓにトレンチを設ける。そして、その内部にシリコン酸化膜（ＳｉＯ２）などの絶縁膜を埋め込むことにより素子分離領域Ｓを形成する。この際の絶縁膜の形成には、ＨＤＰ−ＣＶＤ(High Density Plasma Chemical Vapor Deposition)法又はＳＯＧ(Spin On Glass)法を用いることが好ましい。素子分離領域Ｓを埋め込まなかった部分が、活性領域Ｋとなる。素子分離領域Ｓの深さ（主面２ｓからの深さ）は、２５０ｎｍとすることが好ましい。
【００２６】
次に、図３及び図１１のステップＳ２に示すように、活性領域Ｋの表面に不純物拡散層４を形成する。具体的には、上述したように、半導体基板２の主面２ｓに不純物イオンを注入することによって、不純物拡散層４を形成することが好適である。
【００２７】
ここで、以降の説明では、本発明の理解を容易にするために、まず初めに本発明の比較例による半導体装置の製造方法によって製造される半導体装置１００の製造工程について説明し、その後、半導体装置１ａの製造工程に戻ることとする。なお、以下で説明する半導体装置１００の製造工程自体、本願発明の発明者が発明したものであり、本願の出願時点で公知技術となっているものではない。半導体装置１００の構成は、フィン部２ａの形状が異なる点を除き、半導体装置１ａと同様である。製造工程についても、図３を参照して説明した工程までは、半導体装置１ａの製造工程と同様である。以下では、それ以降の工程について説明する。
【００２８】
半導体装置１００の製造工程では、図４に示すように、不純物拡散層４を形成した後、パッド酸化膜３の上面に、絶縁膜５及びカーボン膜４０を形成する。なお、カーボン膜４０に代えてフォトレジストを用いることも可能である。続いて、パッド酸化膜３、絶縁膜５、及びカーボン膜４０に、ワード線ＷＬ（図１）の形成領域を露出させる開口部Ｏ３を形成する。
【００２９】
次に、図４に示すように、パッド酸化膜３、絶縁膜５、及びカーボン膜４０からなるマスクパターンをマスクとして用いる異方性のエッチングにより、素子分離領域Ｓを活性領域Ｋに対して選択的にエッチングする。なお、本明細書において「ＡをＢに対して選択的にエッチングする」という記述は、ＡのエッチングレートがＢのエッチングレートに比べて十分高く（Ｂに対するＡの選択比が大きく）、Ｂがほとんどエッチングされない条件でエッチングすることを意味する。また、異方性のエッチングとは、主面２ｓに対して垂直な方向のエッチングが支配的となるエッチングを指す。このエッチングでは、開口部Ｏ３の底面に露出した素子分離領域Ｓを深さＤ２までエッチングする。その結果、図４に示すように、底面から活性領域Ｋが突出した第３の溝Ｔ３が形成される。
【００３０】
次に、再度絶縁膜５及びカーボン膜４０をマスクとして用いる異方性のエッチングにより、今度は活性領域Ｋを素子分離領域Ｓに対して選択的にエッチングする。このエッチングでは、開口部Ｏ３の底面に露出した活性領域Ｋを深さＤ１（＜Ｄ２）までエッチングする。深さＤ１が深さＤ２より浅いことから、このエッチングの後にも、図５に示すように、第３の溝Ｔ３の底面から活性領域Ｋが突出した状態が維持される。突出した部分は、フィン部２ａとなる。
【００３１】
ここで、図５に示すように、半導体装置１００におけるフィン部２ａの断面形状は、三角形となる。これは、活性領域Ｋに対して異方的かつ選択的なエッチングを行った際、イオン流によってフィン部２ａの上部が叩かれる結果、フィン部２ａの肩部分におけるエッチング速度が、他の部分に比べて速くなるためであると考えられる。フィン部２ａの断面形状がこのように三角形となる場合、図６に示すように、活性領域Ｋの寸法にばらつきがあると、フィン部２ａの高さもばらつくこととなる。
【００３２】
図６の例について説明すると、図示した活性領域Ｋａは本来の幅（図５に示した幅）より狭くなってしまっており、一方で図示した活性領域Ｋｂは本来の幅より広くなってしまっている。その結果、活性領域Ｋａに対応するフィン部２ａａの上端は、深さＤ２より深い位置にあり、活性領域Ｋｂに対応するフィン部２ａｂの上端は、深さＤ２より浅い位置にある。すなわち、活性領域Ｋの寸法のばらつきが、フィン部２ａの高さのばらつきを生んでしまっている。このようなフィン部２ａの高さのばらつきは、後述する図２２に示すように、セルトランジスタのスレッショルド電圧Ｖｔがばらつく原因となる。本実施の形態による半導体装置の製造方法は、このようにセルトランジスタのスレッショルド電圧Ｖｔがばらつくことを、フィン部２ａの高さを安定させることによって防止するものである。以下、半導体装置１ａの製造工程に戻って説明を続ける。
【００３３】
半導体装置１ａの製造工程では、図３を参照して説明した工程の後、図７に示すように、パッド酸化膜３の上面に、絶縁膜５及びカーボン膜４０を順次形成する。なお、カーボン膜４０に代えてフォトレジストを用いることも可能である。また、上述したように、絶縁膜５はシリコン酸化膜（ＳｉＯ２）又はシリコン窒化膜（Ｓｉ３Ｎ４）であるが、以下ではシリコン酸化膜（ＳｉＯ２）であるとして説明する。
【００３４】
続いて、フォトリソグラフィー法又はダブルパターニング法を用いて、パッド酸化膜３、絶縁膜５、及びカーボン膜４０に、ワード線ＷＬ（図１）の形成領域を露出させる開口部Ｏ１を形成する。開口部Ｏ１を有する絶縁膜５及びカーボン膜４０は、ワード線形成用マスクパターンを構成する（図１１のステップＳ３）。
【００３５】
なお、絶縁膜５及びカーボン膜４０の膜厚は、それぞれ２５ｎｍ及び１４０ｎｍとすることが好適である。また、開口部Ｏ１を設けるための具体的なエッチング条件は、次の通りとすることが好ましい。すなわち、まずカーボン膜４０のエッチングについては、反応ガスとして窒素（Ｎ２）と水素（Ｈ２）を３００ｓｃｃｍずつ導入し、圧力を４５ｍＴｏｒｒとし、ＲＦパワーを１０００Ｗとすることが好ましい。また、絶縁膜５のエッチングについては、反応ガスとして、シクロブタン（Ｃ４Ｈ８）、アルゴン（Ａｒ）、及び酸素（Ｏ２）をそれぞれ１５ｓｃｃｍ、７５０ｓｃｃｍ、１５ｓｃｃｍずつ導入し、圧力を３０ｍＴｏｒｒとし、ＲＦパワーを２０００Ｗとすることが好ましい。シリコン（Ｓｉ）に対するシリコン酸化膜（ＳｉＯ２）の選択比は３とすることが好ましく、そのために必要に応じて酸素（Ｏ２）の流量を１０ｓｃｃｍ〜２０ｓｃｃｍの間で調整してもよい。また、開口部Ｏ１の形状を考慮し、圧力を２０ｍＴｏｒｒ〜６０ｍＴｏｒｒの間で調整してもよい。
【００３６】
開口部Ｏ１を形成するためのエッチングでは、素子分離領域Ｓ及び活性領域Ｋも多少エッチングされる。特に素子分離領域Ｓについては、パッド酸化膜３及び絶縁膜５と同じシリコン酸化膜（ＳｉＯ２）で構成されていることから、大きくエッチングされる可能性がある。しかしながら、本実施の形態では、図４の例とは異なり、素子分離領域Ｓ及び活性領域Ｋのエッチングを最小限に留める。具体的には、素子分離領域Ｓの上面の位置が、少なくとも主面２ｓから深さＤ１（フィン部２ａの上面位置）の位置より高い位置となるよう、絶縁膜５及びパッド酸化膜３のエッチング量を調整する。これは、後述する第１の溝Ｔ１（図８）の底面から、素子分離領域Ｓが突出するようにするためである。
【００３７】
次に、図８及び図１１のステップＳ４に示すように、パッド酸化膜３、絶縁膜５、及びカーボン膜４０からなるマスクパターンをマスクとして用いる異方性のエッチングにより、活性領域Ｋを素子分離領域Ｓに対して選択的にエッチングする。このエッチングでは、開口部Ｏ１の底面に露出した活性領域Ｋを深さＤ１までエッチングする。その結果、図８に示すように、底面から素子分離領域Ｓが突出した第１の溝Ｔ１が形成される。
【００３８】
このときの具体的なエッチング条件は、次の通りとすることが好ましい。すなわち、反応ガスとして、テトラフルオロメタン（ＣＦ４）、塩素（Ｃｌ）、及びヘリウム（Ｈｅ）をそれぞれ３０ｓｃｃｍ、８０ｓｃｃｍ、１５０ｓｃｃｍずつ導入し、圧力を４０ｍＴｏｒｒとし、バイアスのＲＦパワーを２００Ｗとし、ソースのＲＦパワーを３００Ｗとすることが好ましい。シリコン酸化膜（ＳｉＯ２）に対するシリコン（Ｓｉ）の選択比は６以上とすることが好ましく、そのために必要に応じてテトラフルオロメタン（ＣＦ４）の流量を１０ｓｃｃｍ〜６０ｓｃｃｍの間で調整し、圧力を１０ｍＴｏｒｒ〜４０ｍＴｏｒｒの間で調整し、バイアスのＲＦパワーを５０Ｗ〜３００Ｗの間で調整してもよい。また、深さＤ１は１４０ｎｍとすることが好ましい。
【００３９】
次に、図９及び図１１のステップＳ６に示すように、パッド酸化膜３、絶縁膜５、及びカーボン膜４０からなるマスクパターンをマスクとして用いる異方性のエッチングにより、素子分離領域Ｓを活性領域Ｋに対して選択的にエッチングする。このエッチングでは、第１の溝Ｔ１の底面に露出した素子分離領域Ｓを深さＤ２（＞Ｄ１）までエッチングする。その結果、図９に示すように、底面から活性領域Ｋが突出した第２の溝Ｔ２が形成される。第２の溝Ｔ２は、図２に示したゲートトレンチＧＴを構成する。また、活性領域Ｋの突出部分はフィン部２ａとなる。
【００４０】
このときの具体的なエッチング条件は、次の通りとすることが好ましい。すなわち、反応ガスとして、ヘキサフルオロ−１，３−ブタジエン（Ｃ４Ｆ６）、テトラフルオロメタン（ＣＦ４）、アルゴン（Ａｒ）、及び酸素（Ｏ２）をそれぞれ２５ｓｃｃｍ、１２０ｓｃｃｍ、１０００ｓｃｃｍ、３０ｓｃｃｍずつ導入し、圧力を３０ｍＴｏｒｒとし、バイアスのＲＦパワーを１８００Ｗとし、ソースのＲＦパワーを１２００Ｗとすることが好ましい。シリコン（Ｓｉ）に対するシリコン酸化膜（ＳｉＯ２）の選択比は５以上とすることが好ましく、そのために必要に応じてテトラフルオロメタン（ＣＦ４）の流量を１０ｓｃｃｍ〜１２０ｓｃｃｍの間で調整し、酸素（Ｏ２）の流量を２０ｓｃｃｍ〜３５ｓｃｃｍの間で調整し、圧力を１５ｍＴｏｒｒ〜６０ｍＴｏｒｒの間で調整し、ソースのＲＦパワーを８００Ｗ〜１６００Ｗの間で調整し、バイアスのＲＦパワーを１２００Ｗ〜２８００Ｗの間で調整してもよい。また、深さＤ２は１８０ｎｍとすることが好ましい。
【００４１】
本実施の形態では、以上のように、第１の溝Ｔ１の底面に突出した状態の素子分離領域Ｓを活性領域Ｋの上面を超える深さまでエッチングすることによって活性領域Ｋを突出させ、それによってフィン部２ａを形成している。したがって、図５を参照して説明した半導体装置１００の場合とは異なり、フィン部２ａの肩部分が特にエッチングされてしまうという事態が発生しないので、フィン部２ａの断面形状が図５に示した例のように三角形となってしまうことがない。その結果、半導体装置１ａでは、フィン部２ａの高さを高精度で一定値に揃えることが可能になっている。
【００４２】
次に、カーボン膜４０をアッシングなどによって除去した後、第２の溝Ｔ２の内表面に露出した活性領域Ｋを酸化することにより、図１０に示すように、活性領域Ｋの露出面にゲート絶縁膜６を形成する。ゲート絶縁膜６の膜厚は、５ｎｍ〜７ｎｍとすることが好適である。続いて、それぞれ導電材料である４ｎｍ厚の窒化チタン（ＴｉＮ）と４０ｎｍ厚のタングステン（Ｗ）とを順次成膜し、これらを選択的にエッチバックすることにより、第２の溝Ｔ２の内部にゲート電極７を埋め込む。このときのエッチバック量は、ゲート電極７の上面が主面２ｓから深さＤ３（＜Ｄ１）の位置となるように調整する。なお、深さＤ３は、具体的には５０ｎｍとすることが好ましい。
【００４３】
続いて、シリコン窒化膜（Ｓｉ３Ｎ４）を成膜することにより、第２の溝Ｔ２を埋める埋め込み絶縁膜８を成膜する。埋め込み絶縁膜８の成膜量は、絶縁膜５の上面に形成された部分の膜厚が５０ｎｍとなるように設定することが好ましい。
【００４４】
その後は、図２に示したようにビット線ＢＬ、セルキャパシタＣを作製することにより、半導体装置１ａが完成する。図２を参照しながら具体的に説明すると、まず初めに、埋め込み絶縁膜８、絶縁膜５、及びパッド酸化膜３を貫通し、不純物拡散層４ａを露出させるコンタクトホールを形成し、その内部を埋める膜厚で、不純物をドープしたポリシリコンを成膜する。その後、ＣＭＰ(Chemical Mechanical Polishing)又はエッチバックを行うことにより、コンタクトホールの外部に形成されたポリシリコンを除去する。これにより、ビット線コンタクトプラグＢＣが形成される。
【００４５】
続いて、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、及びシリコン窒化膜（Ｓｉ３Ｎ４）を順次成膜し、フォトリソグラフィー法を用いて、これらをビット線ＢＬのパターンに加工する。これにより、ビット線ＢＬ及びキャップ絶縁膜１４が形成される。その後、シリコン窒化膜（Ｓｉ３Ｎ４）を全面に成膜し、エッチバックを行うことにより、ビット線ＢＬ及びキャップ絶縁膜１４の側面を覆うビット線サイドウォール絶縁膜１５を形成する。
【００４６】
次に、シリコン酸化膜（ＳｉＯ２）を成膜し、ＣＭＰによって平坦化することにより、層間絶縁膜１６を形成する。そして、層間絶縁膜１６、埋め込み絶縁膜８、絶縁膜５、及びパッド酸化膜３を貫通するストレージノードコンタクトプラグＳＣを設け、さらに下部電極２１、容量絶縁膜２２、及び上部電極２６からなるセルキャパシタＣなどを形成することにより、図１及び図２に示した構造を有する半導体装置１ａが完成する。
【００４７】
以上説明したように、本実施の形態による半導体装置の製造方法によれば、初めに活性領域Ｋを素子分離領域Ｓに対して選択的にエッチングし、その後、素子分離領域Ｓを活性領域Ｋに対して選択的にエッチングしていることから、第２の溝Ｔ２の底面における活性領域Ｋの突出高さ（フィン部２ａの高さ）を安定させることができる。したがって、第２の溝Ｔ２に埋め込まれたゲート電極７（ワード線ＷＬ）をゲート電極とするセルトランジスタの特性を安定させることが可能になる。
【００４８】
半導体装置１ａにおいてセルトランジスタの特性が安定していることは、図２２に示した度数分布図からも明らかである。同図では、横軸をセルトランジスタのスレッショルド電圧Ｖｔとし、縦軸を度数（Ｃｏｕｎｔ）としている。同図に示されるように、半導体装置１ａにおいては、度数分布の裾野付近での広がりが、半導体装置１００に比べて明らかに小さくなっている。これは、半導体装置１ａにおけるセルトランジスタのスレッショルド電圧Ｖｔのばらつきが、半導体装置１００のそれに比べて小さいことを意味している。したがって、半導体装置１ａにおいては、半導体装置１００に比べてセルトランジスタの特性が安定していると言える。
【００４９】
次に、本発明の第２の実施の形態による半導体装置の製造方法について、図１２〜図１５を参照しながら詳しく説明する。
【００５０】
本実施の形態による半導体装置の製造方法によって製造される半導体装置１ｂの完成形は、図１及び図２に示した半導体装置１ａのものと同じである。本実施の形態による半導体装置の製造方法は、図７から図８に至る製造工程において図１２に示すようにバリＢが生じてしまった場合に対処するための工程を含む点で第１の実施の形態による半導体装置の製造方法と相違し、その他の点では第１の実施の形態による半導体装置の製造方法と同様である。以下、相違点に着目して説明する。
【００５１】
まず、バリＢが形成される理由について説明する。図７から図８に至る製造工程においては、シリコンを選択的かつ異方的にエッチングすることになるが、その際、シリコン酸化膜（ＳｉＯ２）に対するシリコン（Ｓｉ）の選択比が例えば１０以上になると、シリコンのうちオーバーハング状になっているシリコン酸化膜の影にあたる部分にエッチングが及ばなくなり、結果として、シリコン酸化膜（素子分離領域Ｓ）の側面に、１ｎｍ〜３ｎｍ程度の厚さのシリコンが残ることになる。この残ったシリコンが、バリＢである。加工寸法の微細化に伴って、垂直に近い形状を得るべく異方性や選択性のより高いエッチング条件を用いる必要が生じており、その結果として、図１２に示すようなバリＢが形成されてしまうことが多くなっている。
【００５２】
本実施の形態による半導体装置の製造方法では、図１５のステップＳ４ａに示すエッチング工程でバリＢが生じた後、まず第１の実施の形態と同様に、素子分離領域Ｓを選択的かつ異方的にエッチングすることによりフィン部２ａの形成を行う（図１５のステップＳ６）。その結果、図１３に示すように、フィン部２ａの上面のＹ方向の両端からバリＢが突出した状態となる。
【００５３】
次に、図１４及び図１５のステップＳ７に示すように、素子分離領域の側面に沿って形成されたバリを除去する。具体的には、例えば等方性のエッチング又は横方向のエッチング成分を含むエッチングにより、活性領域Ｋを素子分離領域Ｓに対して選択的又は非選択的にエッチングする。等方性のエッチング又は横方向のエッチング成分を含むエッチングとすることにより、フィン部２ａの上面から突出したバリＢが好適に除去される。なお、横方向のエッチング成分とは、半導体基板の主面２Ｓと平行な方向へのエッチング成分である。
【００５４】
このときの具体的なエッチング条件は、次の通りとすることが好ましい。すなわち、反応ガスとして、テトラフルオロメタン（ＣＦ４）及びアルゴン（Ａｒ）を１００ｓｃｃｍずつ導入し、圧力を８ｍＴｏｒｒとし、バイアスのＲＦパワーを２００Ｗとし、ソースのＲＦパワーを３００Ｗとすることが好ましい。シリコン酸化膜（ＳｉＯ２）に対するシリコン（Ｓｉ）の選択比は２とすることが好ましく、そのために必要に応じてテトラフルオロメタン（ＣＦ４）の流量を５０ｓｃｃｍ〜２００ｓｃｃｍの間で調整し、圧力を５ｍＴｏｒｒ〜２０ｍＴｏｒｒの間で調整し、バイアスのＲＦパワーを５０Ｗ〜３００Ｗの間で調整してもよい。エッチング量は、シリコンが２ｎｍ程度削れる程度とすることが好ましい。
【００５５】
バリＢを除去した後の工程は、第１の実施の形態における工程と同様である。
【００５６】
以上説明したように、本実施の形態による半導体装置の製造方法によれば、フィン部２ａを形成した後にシリコンを等方的かつ選択的にエッチングしているので、フィン部２ａの上面から突出したバリＢを好適に除去することが可能になる。
【００５７】
なお、バリＢをフィン２ａの形状の一部として積極的に活用することも可能である。この場合、ステップＳ７を行わずに、その後の工程を進めることとすればよい。
【００５８】
次に、本発明の第３の実施の形態による半導体装置の製造方法について、図１６及び図１７を参照しながら詳しく説明する。
【００５９】
本実施の形態による半導体装置の製造方法によって製造される半導体装置１ｃの完成形も、図１及び図２に示した半導体装置１ａのものと同じである。本実施の形態による半導体装置の製造方法は、バリＢを除去するタイミングが異なる点で第２の実施の形態による半導体装置の製造方法と相違し、その他の点では第２の実施の形態による半導体装置の製造方法と同様である。以下、相違点に着目して説明する。
【００６０】
本実施の形態による半導体装置の製造方法では、図１７に示すように、活性領域Ｋを選択的かつ異方的にエッチングした（ステップＳ４）後、素子分離領域Ｓを選択的かつ異方的にエッチングする（ステップＳ６）前に、バリＢの除去を行う（ステップＳ５）。すなわち、図１６に示すように、第２の溝Ｔ２の底面に素子分離領域Ｓが突出している状態で、バリＢの除去を行う。
【００６１】
具体的には、例えば、第２の実施の形態と同様、等方性のエッチング又は横方向のエッチング成分を含むエッチングにより、活性領域Ｋを素子分離領域Ｓに対して選択的又は非選択的にエッチングする。等方性のエッチング又は横方向のエッチング成分を含むエッチングとすることにより、素子分離領域Ｓの側面を覆うバリＢが好適に除去される。
【００６２】
このときの具体的なエッチング条件は、次の通りとすることが好ましい。すなわち、反応ガスとして、テトラフルオロメタン（ＣＦ４）、アルゴン（Ａｒ）、及び酸素（Ｏ２）をそれぞれ１８０ｓｃｃｍ、２００ｓｃｃｍ、４０ｓｃｃｍずつ導入し、圧力を１０ｍＴｏｒｒとし、ソースのＲＦパワーを１２００Ｗとすることが好ましい。シリコン酸化膜（ＳｉＯ２）に対するシリコン（Ｓｉ）の選択比は概ね１とすることが好ましく、そのために必要に応じてテトラフルオロメタン（ＣＦ４）の流量を５０ｓｃｃｍ〜２００ｓｃｃｍの間で調整し、酸素（Ｏ２）の流量を１０ｓｃｃｍ〜６０ｓｃｃｍの間で調整し、ソースのＲＦパワーを６００Ｗ〜１２００Ｗの間で調整してもよい。エッチング量は、第２の実施の形態と同様、シリコンが２ｎｍ程度削れる程度とすることが好ましい。
【００６３】
図１７に示したステップＳ６以降の工程は、第１の実施の形態における工程と同様である。
【００６４】
以上説明したように、本実施の形態による半導体装置の製造方法によれば、活性領域Ｋを選択的かつ異方的にエッチングした後に、シリコンを等方的かつ選択的にエッチングしているので、素子分離領域Ｓの側面を覆うバリＢを好適に除去することが可能になる。
【００６５】
次に、本発明の第４の実施の形態による半導体装置の製造方法について、図１８〜図２０を参照しながら詳しく説明する。
【００６６】
本実施の形態による半導体装置の製造方法によって製造される半導体装置１ｄの完成形は、図１及び図２に示した半導体装置１ａのものとほぼ同様であるが、絶縁膜５がシリコン膜に置き換わる点で、半導体装置１ａのものと異なっている。また、本実施の形態による半導体装置の製造方法は、絶縁膜５に代えてシリコン膜を用いる点、カーボン膜４０に代えてシリコン酸化膜を用いる点、及び、これらの相違点に起因して各種エッチングの具体的な条件が異なる点で第１の実施の形態による半導体装置の製造方法と相違し、その他の点では第１の実施の形態による半導体装置の製造方法と同様である。以下、相違点に着目して説明する。
【００６７】
本実施の形態による半導体装置の製造方法では、図３に示した工程の後、図１８に示すように、パッド酸化膜３の上面に、シリコン（Ｓｉ）であるマスク膜４１と、シリコン酸化膜（ＳｉＯ２）であるマスク膜４２とを順次形成する。
【００６８】
続いて、フォトリソグラフィー法又はダブルパターニング法を用いて、パッド酸化膜３及びマスク膜４１，４２に、ワード線ＷＬ（図１）の形成領域を露出させる開口部Ｏ２を形成する。開口部Ｏ２を有するパッド酸化膜３及びマスク膜４１，４２は、ワード線形成用マスクパターンを構成する。この際、素子分離領域Ｓ及び活性領域Ｋのエッチングを最小限に留める点は、第１の実施の形態と同様である。
【００６９】
次に、図１９に示すように、パッド酸化膜３及びマスク膜４１，４２からなるマスクパターンをマスクとして用いる異方性のエッチングにより、活性領域Ｋを素子分離領域Ｓに対して選択的にエッチングする。このエッチングでは、第１の実施の形態と同様、開口部Ｏ２の底面に露出した活性領域Ｋを深さＤ１までエッチングし、その結果として、第１の実施の形態と同様の第１の溝Ｔ１が形成される。
【００７０】
このときの具体的なエッチング条件は、次の通りとすることが好ましい。すなわち、反応ガスとして、塩素（Ｃｌ２）、臭化水素（ＨＢｒ）、窒素（Ｎ２）、及びヘリウム（Ｈｅ）をそれぞれ８０ｓｃｃｍ、５０ｓｃｃｍ、４０ｓｃｃｍ、１５０ｓｃｃｍずつ導入し、圧力を２０ｍＴｏｒｒとし、バイアスのＲＦパワーを１００Ｗとし、ソースのＲＦパワーを３００Ｗとすることが好ましい。シリコン酸化膜（ＳｉＯ２）に対するシリコン（Ｓｉ）の選択比は５以上とすることが好ましく、そのために必要に応じて塩素（Ｃｌ２）の流量を５０ｓｃｃｍ〜１００ｓｃｃｍの間で調整し、臭化水素（ＨＢｒ）の流量を２０ｓｃｃｍ〜８０ｓｃｃｍの間で調整し、バイアスのＲＦパワーを５０Ｗ〜３００Ｗの間で調整してもよい。また、深さＤ１は、第１の実施の形態と同じ１４０ｎｍとすることが好ましい。
【００７１】
次に、図２０に示すように、パッド酸化膜３及びマスク膜４１，４２からなるマスクパターンをマスクとして用いる異方性のエッチングにより、素子分離領域Ｓを活性領域Ｋに対して選択的にエッチングする。このエッチングでは、第１の実施の形態と同様、第１の溝Ｔ１の底面に露出した素子分離領域Ｓを深さＤ２（＞Ｄ１）までエッチングし、その結果として、第１の実施の形態と同様の第２の溝Ｔ２（ゲートトレンチＧＴ）が形成される。活性領域Ｋの突出部分は、フィン部２ａとなる。
【００７２】
このときの具体的なエッチング条件は、次の通りとすることが好ましい。すなわち、反応ガスとして、ヘキサフルオロ−１，３−ブタジエン（Ｃ４Ｆ６）、アルゴン（Ａｒ）、及び酸素（Ｏ２）をそれぞれ２５ｓｃｃｍ、１２５０ｓｃｃｍ、２０ｓｃｃｍずつ導入し、圧力を３０ｍＴｏｒｒとし、バイアスのＲＦパワーを１８００Ｗとし、ソースのＲＦパワーを１２００Ｗとすることが好ましい。反応ガスとして、さらにテトラフルオロメタン（ＣＦ４）を導入してもよい。シリコン（Ｓｉ）に対するシリコン酸化膜（ＳｉＯ２）の選択比は１０以上とすることが好ましく、そのために必要に応じて酸素（Ｏ２）の流量を１８ｓｃｃｍ〜２８ｓｃｃｍの間で調整し、テトラフルオロメタン（ＣＦ４）の流量を０ｓｃｃｍ〜１２０ｓｃｃｍの間で調整し、圧力を１５ｍＴｏｒｒ〜６０ｍＴｏｒｒの間で調整し、ソースのＲＦパワーを８００Ｗ〜１６００Ｗの間で調整し、バイアスのＲＦパワーを１２００Ｗ〜２８００Ｗの間で調整してもよい。また、深さＤ２は、第１の実施の形態と同じ１８０ｎｍとすることが好ましい。
【００７３】
第２の溝Ｔ２を形成した後の工程は、第１の実施の形態における工程と同様である。
【００７４】
以上説明したように、本実施の形態による半導体装置の製造方法によれば、絶縁膜５に代えてシリコン膜を用い、かつ、カーボン膜４０に代えてシリコン酸化膜を用いても、半導体装置１ａと同様の構成を有する半導体装置１ｄを製造することが可能になる。また、図２０に示すように、第２の溝Ｔ２を形成する過程でマスク膜４２を除去することができるので、マスク膜４２を除去するための工程（第１の実施の形態におけるカーボン膜４０のアッシングに相当する工程）を省略することが可能になる。
【００７５】
次に、本発明の第５の実施の形態による半導体装置の製造方法について、図２１を参照しながら詳しく説明する。
【００７６】
本実施の形態による半導体装置の製造方法によって製造される半導体装置１ｅの完成形は、図１及び図２に示した半導体装置１ａのものとほぼ同様であるが、フィン部２ａの角部が丸まっている点で、半導体装置１ａのものと異なっている。また、本実施の形態による半導体装置の製造方法は、フィン部２ａの角部を丸めるための工程を有している点で第１の実施の形態による半導体装置の製造方法と相違し、その他の点では第１の実施の形態による半導体装置の製造方法と同様である。以下、相違点に着目して説明する。
【００７７】
本実施の形態による半導体装置の製造方法では、図９を参照して説明した工程（第２の溝Ｔ２を形成するために素子分離領域Ｓを選択的かつ異方的にエッチングする工程）を、図２１に示すように、フィン部２ａの角部が丸まる（上面にラウンド形状が付与される）ような条件で行う。具体的には、第１の実施の形態に比べ、シリコン（Ｓｉ）に対するシリコン酸化膜（ＳｉＯ２）の選択比が小さくなるような条件、具体的には２となるような条件で、素子分離領域Ｓのエッチングを行う。
【００７８】
より具体的には、次のエッチング条件を採用することが好ましい。すなわち、反応ガスとして、テトラフルオロメタン（ＣＦ４）及びアルゴン（Ａｒ）を１００ｓｃｃｍずつ導入し、圧力を８ｍＴｏｒｒとし、バイアスのＲＦパワーを２００Ｗとし、ソースのＲＦパワーを３００Ｗとすることが好ましい。また、シリコン（Ｓｉ）に対するシリコン酸化膜（ＳｉＯ２）の選択比を２とするために、必要に応じてテトラフルオロメタン（ＣＦ４）の流量を５０ｓｃｃｍ〜２００ｓｃｃｍの間で調整し、圧力を５ｍＴｏｒｒ〜２０ｍＴｏｒｒの間で調整し、バイアスのＲＦパワーを５０Ｗ〜３００Ｗの間で調整してもよい。また、深さＤ２は１８０ｎｍとすることが好ましい。
【００７９】
以上説明したように、本実施の形態による半導体装置の製造方法によれば、素子分離領域Ｓをエッチングする際のエッチング条件を調節することで、容易にフィン部２ａの角部を丸めることができる。そしてこれにより、フィン部２ａの角部に電界が集中し、ゲート絶縁膜６が破壊されてしまうことを防止することが可能になる。
【００８０】
また、本実施の形態による半導体装置の製造方法によれば、第１の実施の形態による半導体装置の製造方法に比べ、セルトランジスタの特性をさらに安定させることが可能になる。このことは、図２２の度数分布図に示した例からも明らかである。すなわち、同図には半導体装置１ｅにおけるセルトランジスタのスレッショルド電圧Ｖｔのばらつきも描画しているが、これを半導体装置１００，１ａのものと比べると明らかなように、半導体装置１ｅでは、半導体装置１００はもちろん半導体装置１ａに比べても、セルトランジスタのスレッショルド電圧Ｖｔのばらつきが小さくなっている。したがって、本実施の形態による半導体装置の製造方法によれば、セルトランジスタの特性をより安定させることが可能になっていると言える。
【００８１】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００８２】
例えば、上記実施の形態では、ＤＲＡＭのセルトランジスタに本発明を適用した例について説明したが、本発明は、各種の半導体装置に設けられるサドルフィン付埋め込みゲート型トランジスタに広く適用可能である。
【符号の説明】
【００８３】
１ａ〜１ｅ              半導体装置
２                      半導体基板
２ａ，２ａａ，２ａｂ    フィン部
２ｓ                    半導体基板２の主面
３                      パッド酸化膜
４，４ａ，４ｂ          不純物拡散層
５                      絶縁膜
６                      ゲート絶縁膜
７                      ゲート電極
８                      埋め込み絶縁膜
１４                    キャップ絶縁膜
１５                    ビット線サイドウォール絶縁膜
１６，３０，３５        層間絶縁膜
２０                    ウエットエッチトングストッパー膜
２１                    下部電極
２２                    容量絶縁膜
２３〜２５，３１，３２  導電膜
２６                    上部電極
２７                    下部電極サポート膜
３３                    バリアメタル層
３４                    配線層
４０                    カーボン膜
４１，４２              マスク膜
Ｂ                      バリ
ＢＣ                    ビット線コンタクトプラグ
ＢＬ                    ビット線
Ｃ                      セルキャパシタ
ＧＴ                    ゲートトレンチ
Ｋ，Ｋａ，Ｋｂ          活性領域
Ｏ１〜Ｏ３              開口部
Ｓ                      素子分離領域
ＳＣ                    ストレージノードコンタクトプラグ
Ｔ１〜Ｔ３              溝
ＷＬ                    ワード線
【図１】
2015026657.tif 000003
【図２】
2015026657.tif 000004
【図３】
2015026657.tif 000005
【図４】
2015026657.tif 000006
【図５】
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【図６】
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【図７】
2015026657.tif 000009
【図８】
2015026657.tif 000010
【図９】
2015026657.tif 000011
【図１０】
2015026657.tif 000012
【図１１】
2015026657.tif 000013
【図１２】
2015026657.tif 000014
【図１３】
2015026657.tif 000015
【図１４】
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【図１５】
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【図１６】
2015026657.tif 000018
【図１７】
2015026657.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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