(57)【要約】      （修正有）【課題】広周波数帯域で位相ノイズを低減したＶＣＯを提供する。【解決手段】ＶＣＯ１３９のＬＣタンク１５５は、微調整ために使用される主バラクタ回路１６２及び主バラクタ回路に並列接続で結合され、２つのバラクタ回路を横切る共通モード・ノイズの影響が最小化されるような、主バラクタ回路の静電容量−電圧特性と異なる静電容量−電圧特性を有する温度補償バラクタ回路１６３を含む。また、ＬＣタンクは、粗同調のために提供される切替可能なキャパシタ回路を切替可能なキャパシタ回路１６５を含めて複数有し、切替可能なキャパシタ回路の各々において、第１のトランジスタ４００および第２のトランジスタ４０７は、薄膜酸化物トランジスタスイッチであり、薄膜酸化物トランジスタがブレークダウンすることを防ぐため、第１のトランジスタがオフのとき、第１のトランジスタを横切る電圧を低下させる容量性分圧器回路を有する。【選択図】図８
2015165678.tif 000002
【特許請求の範囲】
【請求項１】
回路であって、
第１の端子および第２の端子を有する第１のバラクタと；
第１の端子および第２の端子を有する第２のバラクタと、ここで、前記第２のバラクタの前記第２の端子および前記第１のバラクタの前記第２の端子は、第３のノードにおいて連結される；
第１の端子および第２の端子を有する第３のバラクタと、ここで、前記第３のバラクタの前記第１の端子および前記第１のバラクタの前記第１の端子は、第１のノードにおいて連結される；
第１の端子および第２の端子を有する第４のバラクタと、ここで、前記第４のバラクタの前記第１の端子および第２のバラクタの前記第１の端子は、第２のノードにおいて連結され、ここで、前記第４のバラクタの前記第２の端子および前記第３のバラクタの前記第２の端子は、第４のノードにおいて連結され、ここで、前記第１のおよび第２のバラクタは、第１の導電型（conductivity type）のチャネル領域を有し、ここで、前記第３のおよび第４のバラクタは、前記第１の導電型と逆の第２の導電型のチャネル領域を有する；を備える、回路。
【請求項２】
前記第１のバラクタの前記第１の端子はゲート端子であり、前記第２のバラクタの前記第１の端子はゲート端子であり、前記第３のバラクタの前記第１の端子はゲート端子であり、前記第４のバラクタの前記第１の端子はゲート端子である、請求項１に記載の回路。
【請求項３】
前記第１のバラクタの前記第２の端子はソース／ドレイン端子であり、前記第２のバラクタの前記第２の端子はソース／ドレイン端子であり、前記第３のバラクタの前記第２の端子はソース／ドレイン端子であり、前記第４のバラクタの前記第２の端子は、ソース／ドレイン端子である、請求項１に記載の回路。
【請求項４】
前記第３のノードに同調電圧を供給する同調電圧入力導体と；
前記第４のノードに温度補償電圧を供給する温度補償電圧入力導体と；をさらに備える、請求項１に記載の回路。
【請求項５】
バイアス・ノードと；
前記バイアス・ノードを前記第１のノードに抵抗結合する第１のバイアス抵抗と；
前記バイアス・ノードを前記第２のノードに抵抗結合する第２のバイアス抵抗と；をさらに備える、請求項１に記載の回路。
【請求項６】
前記回路は、電圧制御発振器（ＶＣＯ）のＬＣタンクの一部である、請求項１に記載の回路。
【請求項７】
前記第１のバラクタはソースおよびドレイン領域が連結されたＮチャネル・トランジスタ構造であり、前記第２のバラクタはソースおよびドレイン領域が連結されたＮチャネル・トランジスタ構造であり、前記第３のバラクタはソースおよびドレイン領域が連結されたＰチャネル・トランジスタ構造であり、前記第４のバラクタはソースおよびドレイン領域が連結されたＰチャネル・トランジスタ構造である、請求項１に記載の回路。
【請求項８】
電圧信号を前記第４のノードに供給する電圧生成回路であって、ここで、前記電圧信号は温度の上昇と共に減少する、電圧生成回路をさらに備える、請求項１に記載の回路。
【請求項９】
微調整電圧信号を前記第３のノードに供給するループ・フィルタ回路をさらに備える、請求項１に記載の回路。
【請求項１０】
回路であって、
第１の端子および第２の端子を有する第１のバラクタと；
第１の端子および第２の端子を有する第２のバラクタと、ここで、前記第２のバラクタの前記第２の端子および前記第１のバラクタの前記第２の端子は、第３のノードにおいて連結される；
第１の端子および第２の端子を有する第３のバラクタと、ここで、前記第３のバラクタの前記第２の端子および前記第１のバラクタの前記第１の端子は、第１のノードにおいて連結される；
第１の端子および第２の端子を有する第４のバラクタと、ここで、前記第４のバラクタの前記第２の端子および前記第２のバラクタの前記第１の端子は、第２のノードにおいて連結され、ここで、前記第４のバラクタの前記第１の端子および前記第３のバラクタの前記第１の端子は、第４のノードにおいて連結され、ここで、前記第１の、第２の、第３のおよび第４のバラクタの前記第１の端子は、ゲート端子である；を備える、回路。
【請求項１１】
前記第１のバラクタが導電型のチャネル領域を有し、前記第２のバラクタが前記導電型のチャネル領域を有し、前記第３のバラクタが前記導電型のチャネル領域を有し、前記第４のバラクタが前記導電型のチャネル領域を有し、前記導電型は、Ｎタイプの導電性（conductivity）およびＰタイプの導電性によって構成されるグループから選ばれる、請求項１０に記載の回路。
【請求項１２】
前記第１のバラクタの前記第２の端子はソース／ドレイン端子であり、前記第２のバラクタの前記第２の端子はソース／ドレイン端子であり、前記第３のバラクタの前記第２の端子はソース／ドレイン端子であり、前記第４のバラクタの前記第２の端子は、ソース／ドレイン端子である、請求項１０に記載の回路。
【請求項１３】
前記第３のノードに同調電圧を供給する同調電圧入力導体と；
前記第４のノードに温度補償電圧を供給する温度補償電圧入力導体と；をさらに含む、請求項１０に記載の回路。
【請求項１４】
バイアス・ノードと；
前記バイアス・ノードを前記第１のノードに抵抗結合する第１のバイアス抵抗と；
前記バイアス・ノードを前記第２のノードに抵抗結合する第２のバイアス抵抗と；をさらに備える、請求項１０に記載の回路。
【請求項１５】
前記回路は、電圧制御発振器（ＶＣＯ）のＬＣタンクの一部である、請求項１０に記載の回路。
【請求項１６】
前記第１のバラクタはソースおよびドレイン領域が連結されたＮチャネル・トランジスタ構造であり、前記第２のバラクタはソースおよびドレイン領域が連結されたＮチャネル・トランジスタ構造であり、前記第３のバラクタはソースおよびドレイン領域が連結されたＮチャネル・トランジスタ構造であり、前記第４のバラクタはソースおよびドレイン領域が連結されたＮチャネル・トランジスタ構造である、請求項１０に記載の回路。
【請求項１７】
電圧信号を前記第４のノードに供給する電圧生成回路であって、ここで、前記電圧信号は温度の上昇と共に減少する、をさらに備える、請求項１０に記載の回路。
【請求項１８】
微調整電圧信号を前記第３のノードに供給するループ・フィルタ回路をさらに備える、請求項１０に記載の回路。
【請求項１９】
回路であって、
第１の端子および第２の端子を有する第１のバラクタと；
第１の端子および第２の端子を有する第２のバラクタと、ここで、前記第２のバラクタの前記第２の端子および前記第１のバラクタの前記第２の端子は、第３のノードにおいて連結される；
第１の端子および第２の端子を有する第３のバラクタと、ここで、前記第３のバラクタの前記第１の端子および前記第１のバラクタの前記第１の端子は、第１のノードにおいて連結される；
第１の端子および第２の端子を有する第４のバラクタと、ここで、前記第４のバラクタの前記第１の端子および第２のバラクタの前記第１の端子は第２のノードにおいて連結され、ここで、前記第４のバラクタの前記第２の端子および前記第３のバラクタの前記第２の端子は第４のノードにおいて連結され、ここで、前記第１のバラクタは、第１の傾きを有する前記第３のノードへの前記第１のノードからの静電容量−電圧特性を有し、ここで、前記第３のバラクタは、第２の傾きを有する前記第４のノードへの前記第１のノードからの静電容量−電圧特性を有し、前記第１の傾きは前記第２の傾きと反対符号である；を備える、回路。
【請求項２０】
前記第３のノードに同調電圧を供給する同調電圧入力導体と；前記第４のノードに温度補償電圧を供給する温度補償電圧入力導体と；をさらに備える、請求項１９に記載の回路。
【請求項２１】
方法であって、
第１のバラクタ回路の第３のノードへ微調整信号を供給することによって電圧制御発振器（ＶＣＯ）を同調することと、ここで、前記第１のバラクタ回路は第１のノードと第２のノードの間で第１のキャパシタンスを提供し、ここで、前記第１のバラクタ回路は、第１の傾きの前記第１の静電容量−電圧特性を有する、ただし前記第１の特性のキャパシタンスが、前記第１のノードから前記第２のノードへのものであり、および前記第１の特性の電圧が前記第１のノードと前記第３のノードの間で共通モード電圧である；
第２のバラクタ回路の第４のノードへ温度補償信号を供給することによって前記ＶＣＯを温度補償することと、ここで、前記第２のバラクタ回路は、前記第２のバラクタ回路が前記第１のノードと前記第２のノードの間で第２のキャパシタンスを提供するように前記第１のバラクタ回路と並列接続で結合され、ここで、前記第２のバラクタ回路は、第２の傾きの第２の静電容量−電圧特性を有する、ただし前記第２の特性のキャパシタンスが、前記第１のノードから前記第２のノードへのものであり、および前記第２の特性の電圧が前記第１のノードおよび前記第４のノードの間の共通モード電圧である、ここで、前記第１の傾きと前記第２の傾きは実質上反対符号である；を備える、方法。
【請求項２２】
前記第１のバラクタ回路が第１のバラクタの１組を含み、前記第１のバラクタのそれぞれは、第１の導電型のチャネル領域を有し、前記第２のバラクタ回路は第２のバラクタの１組を含み、前記第２のバラクタのそれぞれは、前記第１の導電型と逆の第２の導電型のチャネル領域を有する、請求項２１に記載の方法。
【請求項２３】
前記第１のバラクタ回路が第１のバラクタの１組を含み、前記第１のバラクタのうちの１つは、前記第１のノードに結合されるゲート端子を有し、前記第２のバラクタ回路が第２のバラクタ回路の１組を含み、前記第２のバラクタのうちの１つが前記第４のノードに結合されるゲート端子を有する、請求項２１に記載の方法。
【請求項２４】
方法であって、
第１のノードと第２のノードの間で主バラクタ回路を提供することと、ここで、前記主バラクタ回路は前記第１のノードに結合される第１の端子および第３のノードに結合される第２の端子を有する第１のバラクタを含み、ここで、前記主バラクタ回路は、前記第２のノードに結合された第１の端子および前記第３のノードに結合された第２の端子を有する第２のバラクタをさらに含み、ここで、前記第１のバラクタは、前記第１のノードから前記第３のノードへの第１の傾きの静電容量−電圧特性を有する；
前記第１のノードおよび前記第２のノードの間で温度補償バラクタ回路を提供することと、ここで、前記温度補償バラクタ回路は、前記第１のノードに結合された第１の端子および第４のノードに結合された第２の端子を有する第３のバラクタを含み、ここで、前記温度補償バラクタ回路は、前記第２のノードに結合された第１の端子および前記第４のノードに結合された第２の端子を有する第４のバラクタをさらに含み、ここで、前記第３のバラクタは、前記第１のノードから前記第４のノードへの第２の傾きの静電容量−電圧特性を有し、ここで、前記第２の傾きは前記第１の傾きの符号と逆の符号を有する；を備える、方法。
【請求項２５】
前記第１のおよび第２のバラクタは、第１の導電型のチャネル領域を有し、前記第３のおよび第４のバラクタは前記第１の導電型と逆の第２の導電型のチャネル領域を有する、請求項２４に記載の方法。
【請求項２６】
前記第１のバラクタの前記第１の端子はゲート端子であり、前記第２のバラクタの前記第１の端子はゲート端子であり、前記第３のバラクタの前記第２の端子はゲート端子であり、前記第４のバラクタの前記第２の端子はゲート端子である、請求項２４に記載の方法。
【請求項２７】
前記第１のバラクタはソースおよびドレイン領域が連結されたＮチャネル・トランジスタ構造であり、前記第２のバラクタはソースおよびドレイン領域が連結されたＮチャネル・トランジスタ構造であり、前記第３のバラクタはソースおよびドレイン領域が連結されたＰチャネル・トランジスタ構造であり、前記第４のバラクタはソースおよびドレイン領域が連結されたＰチャネル・トランジスタ構造である、請求項２４に記載の方法。
【請求項２８】
前記第１のバラクタはソースおよびドレイン領域が連結されたＮチャネル・トランジスタ構造であり、前記第２のバラクタはソースおよびドレイン領域が連結されたＮチャネル・トランジスタ構造であり、前記第３のバラクタはソースおよびドレイン領域が連結されたＮチャネル・トランジスタ構造であり、前記第４のバラクタはソースおよびドレイン領域が連結されたＮチャネル・トランジスタ構造である、請求項２４に記載の方法。
【請求項２９】
同調電圧を前記第３のノードに供給することと；
温度補償電圧を前記第４のノードに供給することと；をさらに備える、請求項２４に記載の方法。
【請求項３０】
前記第１のノードを第１の抵抗を通してバイアス・ノードへ抵抗結合することと；
前記第２のノードを第２の抵抗を通して前記バイアス・ノードへ抵抗結合することと；をさらに備える、請求項２４に記載の方法。
【請求項３１】
ＣＴＡＴ（Complementary To Absolute Temperature）電圧信号を前記第４のノードへ供給することをさらに備える、請求項２４に記載の方法。
【請求項３２】
前記第４のノードへ温度の上昇と共に低下する電圧信号を供給することをさらに備える、請求項２４に記載の方法。
【請求項３３】
回路であって、
第１のノードと第２のノードとの間で結合された主バラクタ回路と、ここで、前記主バラクタ回路は同調電圧入力導体上で同調電圧を受信し、前記主バラクタ回路は、前記同調電圧入力導体上で一定電圧であると仮定すれば、前記第１のおよび第２のノードの間のキャパシタンスについての第１の傾きの静電容量−電圧特性を有する；
前記主バラクタ回路を温度補償するための手段と、ここで、前記手段は前記第１のノードと前記第２のノードとの間で前記主バラクタ回路と並列接続で結合され、ここで、前記手段はまた、温度補償電圧入力導体上で温度補償電圧を受信するためのものであり、ここで、前記手段は、前記温度補償電圧入力導体上で一定電圧であると仮定すれば、前記第１のおよび第２のノードの間のキャパシタンスの第２の傾きの静電容量−電圧特性を有し、前記第２の傾きは、前記第１の傾きの符号と逆の符号を有する；を備える、回路。
【請求項３４】
前記主バラクタ回路は第１のバラクタおよび第２のバラクタを備え、前記第１のおよび第２のバラクタは第１の導電型のチャネル領域を有し、前記手段は第３のバラクタおよび第４のバラクタを備え、前記第３のおよび第４のバラクタは前記第１の導電型と逆の第２の導電型のチャネル領域を有する、請求項３３に記載の回路。
【請求項３５】
前記主バラクタ回路は第１のバラクタおよび第２のバラクタを備え、前記第１のバラクタのゲート端子は前記第１のノードに結合され、前記第２のバラクタのゲート端子は前記第２のノードに結合され、前記手段は第３のバラクタおよび第４のバラクタを備え、前記第３のバラクタのゲート端子は前記第４のバラクタのゲート端子に結合される、請求項３３に記載の回路。
【請求項３６】
デジタル的にプログラム可能なキャパシタであって、
複数の切替可能なキャパシタ回路と、ここで、第１の前記複数の切替可能なキャパシタ回路は、
第１のトランジスタと；
前記第１のトランジスタのソースに結合されるリードを有する第１のキャパシタと；
前記第１のトランジスタのドレインに結合されるリードを有する第２のキャパシタと；
第２のトランジスタと；
前記第２のトランジスタのソースに結合される第１のリードを有する第３のキャパシタと、ここで、前記第３のキャパシタは前記第１のトランジスタの前記ソースに結合される第２のリードを有する；
前記第２のトランジスタのドレインに結合される第１のリードを有する第４のキャパシタと、ここで、前記第４のキャパシタは前記第１のトランジスタの前記ドレインに結合される第２のリードを有する；
を備える、を備える、デジタル的にプログラム可能なキャパシタ。
【請求項３７】
第２の前記複数の切替可能なキャパシタ回路が、
第１のトランジスタと；
前記第１のトランジスタのソースに結合されるリードを有する第１のキャパシタと、前記第２の切替可能なキャパシタ回路の前記第１のキャパシタの第２のリードは、前記第１の切替可能なキャパシタ回路の前記第１のキャパシタの第２のリードに結合されている；
前記第１のトランジスタのドレインに結合されるリードを有する第２のキャパシタと、ここで、前記第２の切替可能なキャパシタ回路の前記第２のキャパシタの第２のリードは、前記第１の切替可能なキャパシタ回路の前記第２のキャパシタの第２のリードに結合されている；
第２のトランジスタと；
前記第２のトランジスタのソースに結合される第１のリードを有する第３のキャパシタと、ここで、前記第３のキャパシタは前記第１のトランジスタの前記ソースに結合される第２のリードを有する；
前記第２のトランジスタのドレインに結合される第１のリードを有する第４のキャパシタと、ここで、前記第４のキャパシタは前記第１のトランジスタの前記ドレインに結合される第２のリードを有する；
を備える、請求項３６に記載のデジタル的にプログラム可能なキャパシタ。
【請求項３８】
前記第１の切替可能なキャパシタ回路の前記第２のトランジスタのゲートに、および前記第２の切替可能なキャパシタ回路の前記第２のトランジスタのゲートに、抵抗結合された入力信号導体をさらに備える、請求項３７に記載のデジタル的にプログラム可能なキャパシタ。
【請求項３９】
複数の入力信号導体であって、第１の前記複数の入力信号導体に存在する第１のデジタル信号は前記第１の切替可能なキャパシタ回路の前記第１のトランジスタのゲートに供給され、第２の前記複数の入力信号導体に存在する第２のデジタル信号は、前記第２の切替可能なキャパシタ回路の前記第１のトランジスタのゲートに供給される、入力信号導体をさらに備える、請求項３７に記載のデジタル的にプログラム可能なキャパシタ。
【請求項４０】
前記第１のデジタル信号は、第１の抵抗を通して前記第１の切替可能なキャパシタ回路の前記第１のトランジスタの前記ゲートへ供給され、前記第２のデジタル信号は第２の抵抗を通して前記第２の切替可能なキャパシタ回路の前記第１のトランジスタの前記ゲートへ供給される、請求項３９に記載のデジタル的にプログラム可能なキャパシタ。
【請求項４１】
前記デジタル的にプログラム可能なキャパシタは、電圧制御発振器（ＶＣＯ）のＬＣタンクの一部である、請求項３６に記載のデジタル的にプログラム可能なキャパシタ。
【請求項４２】
方法であって、
第１のトランジスタと、第１のノードおよび前記第１のトランジスタのソースの間で結合される第１のキャパシタと、第２のノードと前記第１のトランジスタのドレインの間で結合される第２のキャパシタとを提供することと；
第２のトランジスタと、前記第１のトランジスタの前記ソースおよび前記第２のトランジスタのソースの間で結合される第３のキャパシタと、前記第１のトランジスタのドレインと前記第２のトランジスタのドレインとの間で結合される第４のキャパシタとを提供することと、ここで、前記第１のトランジスタ、前記第１のキャパシタ、前記第２のキャパシタ、前記第２のトランジスタ、前記第３のキャパシタおよび前記第４のキャパシタは、第１の切替可能なキャパシタ回路の部分である；を備える、方法。
【請求項４３】
第３のトランジスタと、前記第１のノードと前記第３のトランジスタのソースの間で結合される第５のキャパシタと、前記第２のノードと前記第３のトランジスタのドレインの間で結合される第６のキャパシタとを提供することと；
第４のトランジスタと、前記第４のトランジスタのソースおよび前記第３のトランジスタの前記ソースの間で結合される第７のキャパシタと、前記第４のトランジスタのドレインと前記第３のトランジスタのドレインとの間で結合される第８のキャパシタとを提供することと、ここで、前記第３のトランジスタ、前記第５のキャパシタ、前記第６のキャパシタ、前記第４のトランジスタ、前記第７のキャパシタおよび前記第８のキャパシタは、第２の切替可能なキャパシタ回路の部分である；をさらに備える、請求項４２に記載の方法。
【請求項４４】
前記第１のおよび第２の切替可能なキャパシタ回路はデジタル的にプログラム可能なキャパシタの部分であり、前記デジタル的にプログラム可能なキャパシタはタンクの一部であり、前記タンクは発振器の部分である、請求項４３に記載の方法。
【請求項４５】
前記第１のトランジスタのゲートに第１のデジタル制御信号を供給することと、
前記第２のトランジスタのゲートに第２のデジタル制御信号を供給することと、をさらに備える、請求項４４に記載の方法。
【請求項４６】
前記第２のトランジスタのゲートを制御入力導体に抵抗結合することと；
前記第４のトランジスタのゲートを前記制御入力導体に抵抗結合することと；
をさらに備える、請求項４５に記載の方法。
【請求項４７】
回路であって、
複数の切替可能なキャパシタ回路、ここで、第１の前記複数の切替可能なキャパシタ回路は、
第１のトランジスタと；
前記第１のトランジスタのソースに結合されるリードを有する第１のキャパシタと；
前記第１のトランジスタのドレインに結合されるリードを有する第２のキャパシタと；
前記第１のトランジスタの前記ドレインと前記第１のトランジスタの前記ソースの間で、第１のモードにおいて、第１のキャパシタンスを提供するための、および、前記第１のキャパシタンスが前記第１のトランジスタの前記ドレインと前記第１のトランジスタの前記ソースの間で提供されないように、第２のモードにおいて、前記第１のキャパシタンスを切断するための、第１の手段と；
を備える、を備える回路。
【請求項４８】
前記第１の手段は、前記第１のモードにおいてオンであり、前記第２のモードにおいてオフである第２のトランジスタを含み、前記第１の手段は、前記第１のトランジスタの前記ソースと前記第２のトランジスタのソースとの間で結合される第３のキャパシタをさらに備え、前記第１の手段は、前記第１のトランジスタの前記ドレインと前記第２のトランジスタのドレインとの間で結合される第４のキャパシタをさらに備える、請求項４７に記載の回路。
【請求項４９】
第２の前記複数の切替可能なキャパシタ回路が、
第２のトランジスタと；
前記第２のトランジスタのソースに結合されるリードを有する第３のキャパシタと；
前記第２のトランジスタのドレインに結合されるリードを有する第４のキャパシタと；
前記第２のトランジスタの前記ドレインと前記第２のトランジスタの前記ソースの間で、前記第１のモードにおいて、第２のキャパシタンスを提供するための、および前記第２のキャパシタンスが前記第２のトランジスタの前記ドレインと前記第２のトランジスタの前記ソースとの間で提供されないように、前記第２のモードにおいて、前記第２のキャパシタンスを切断するための、第２の手段と；を備える請求項４７に記載の回路。
【請求項５０】
前記第１のキャパシタが前記第３のキャパシタの第２のリードに結合されている第２のリードを有し、前記第２のキャパシタが前記第４のキャパシタの第２のリードに結合されている第２のリードを有する、請求項４９に記載の回路。
【発明の詳細な説明】
【背景情報】
【０００１】
［技術分野］
[0001]  ここに開示された実施形態は、広く、電圧制御発振器（Voltage-Controlled Oscillators）（ＶＣＯ）における粗同調のための切替可能なキャパシタ回路および／または微調整のためのバラクタ回路に関する。
【０００２】
［背景情報］
[0002]  図１（先行技術）は、電圧制御発振器（ＶＣＯ）１のシンボルである。図２（先行技術）は、図１のＶＣＯ１のより詳細な図である。ＶＣＯ１は、ＬＣタンク２を含む。ＬＣタンク２の固有振動周波数（natural resonant frequency）は主として、差動出力導体３および４へＶＣＯ１によって出力される差動ＶＣＯ出力信号の発振周波数を決定する。例示された例において、ＬＣタンク２のインダクタンスは、インダクタ５によって提供される。ＬＣタンク２のキャパシタンスは、バラクタ回路６および粗同調キャパシタ・バンク７を含むキャパシタンス素子の組み合わせによって提供される。粗同調キャパシタ・バンク７は、多数の並列接続の切替可能なキャパシタ回路で構成されている。参照数字２５は、１つの切替可能なキャパシタ回路を特定する。入力導体（conductor）１４および１５を介して粗同調キャパシタ・バンク７へ供給されるデジタル入力信号ＥＮ［１：Ｎ］およびＥＮＢ［１：Ｎ］を変更することによって、個々の切替可能なキャパシタ回路によって提供されるキャパシタンスは、選択的にＬＣタンク２に切り替えて入れられる（switched into）およびＬＣタンク２から切り替えて外される（switched out）ことができる。 切替可能なキャパシタ回路のスイッチを切ることは、ＬＣタンク２の全体のキャパシタンスを下げ、それによりＶＣＯ１発振周波数を上げる。キャパシタ素子をＬＣタンク２に切り替えることは、ＬＣタンク２の全体のキャパシタンスを上げ、それによりＶＣＯ１発振周波数を下げる。
【０００３】
[0003]  ＬＣタンク２のキャパシタンスの微調整は、微調整アナログ入力信号ＶＴＵＮＥを入力リード８に適応することによって達成される。微調整アナログ入力信号（fine tune analog input signal）ＶＴＵＮＥは、バラクタ９および１０を横切る電圧に影響し、これは、ＬＣタンク２のキャパシタンスを微調整する。バラクタ９とバラクタ１０にどのようにＶＴＵＮＥが影響するかは、バラクタがどのようにバイアスされるかによって決定される。ある例において、ＶＴＵＮＥを上げることは主バラクタを横切る電圧を下げ、それにより主バラクタによって提供されるキャパシタンスを下げ、それによりＶＣＯ１発振周波数を上げる。逆に、ＶＴＵＮＥを下げることは、主バラクタを横切る電圧を上げることをもたらし、それにより主バラクタ９および１０によって提供されるキャパシタンスを上げ、それによりＶＣＯ１発振周波数を下げる。
【０００４】
[0004]  ＶＣＯ１の発振周波数は、ＶＴＵＮＥの、および粗同調デジタル入力信号ＥＮ［１：Ｎ］およびＥＮＢ［１：Ｎ］の関数であり、事実上温度と無関係であることが望まれる。しかしながら、もし温度補償回路が提供されない場合、所与の固定ＶＴＵＮＥ電圧に関して、ＶＣＯ１の発振周波数は、温度の上昇と共に上がる主バラクタ９および１０のキャパシタンスが原因で温度の上昇と共に下がると見なされるだろう。これを補うため、図２のＶＣＯ１は、バラクタ１１および１２の形で温度補償バラクタ回路を含む。これらのバラクタ１１および１２は、ＶＣＯ１のＬＣタンク２の主バラクタ９および１０と並列接続で結合される。温度補償電圧信号ＰＴＡＴは、入力リード１３を介してこれらのバラクタ１１および１２へ印加される（applied）。電圧信号ＰＴＡＴは、温度の上昇と共に上がる。温度が上がるにつれて、電圧ＰＴＡＴは上がる。ＰＴＡＴの上昇は、温度補償バラクタ１１および１２を通じて電圧を下げ、それによりそれらのキャパシタンスを低下させる（reduce）。温度が上がるにつれて生じる温度補償バラクタ１１および１２のキャパシタンスの低下は、温度の上昇が主バラクタ９および１０のキャパシタンスをどのように上げるかの影響を弱める。
【０００５】
[0005]  図２に例示されているように、バラクタ回路６は、インダクタ５に交流結合（AC coupled）される。バラクタ回路は、それゆえ、バイアス抵抗１６および１７を介してＤＣバイアス（DC biased）される。抵抗１６および１７によって導入された抵抗・ノイズのような、および電圧供給導体（voltage supply conductor）１８において電圧ＶＢＩＡＳの中に含まれる電源（power supply noise）ノイズのような、ノイズ・ソース（noise source）が存する。電源ノイズは、バラクタを横切る共通モード・ノイズとしてそれ自体を明示する。これらのソースからのノイズは、望ましくない方法で、バラクタに影響し、およびＶＣＯ位相ノイズを増やす。改善されたＶＣＯ構造が、求められる。
【０００６】
[0006]  さらに、ＶＣＯ１は、例えば、３.０ＧＨｚから５.０ＧＨｚの広周波数帯域で動作することが求められ得る。このような広周波数帯域に対応するために、粗同調キャパシタ・バンク７の切替可能なキャパシタ回路によって提供されるキャパシタンスのスイッチを入れるおよび切るための能力が必要とされる。いくつかのアプリケーションでは、いくつかの動作周波数においてＶＣＯ１に課される厳格な位相ノイズ要求（phase noise requirement）が存在する。この厳格な位相ノイズ要求を満たすため、ＶＣＯ１は、ノード１９およびノード２０の間でＬＣタンク２を横切る大きいＡＣ電圧振幅（a large AC voltage swing）で動作するように作られている。ＡＣ電圧振幅は、例えば、ＶＣＯ１が、４.０ＧＨｚで動作しているとき、ピークツーピーク（peak-to-peak）２.５ボルトであリ得る。ＶＣＯがその一部であるＲＦトランシーバ集積回路は、今日しばしば、薄膜ゲート酸化物（thin gate oxide）６５ｎｍまたは４５ｎｍのＭＯＳ半導体製造プロセスを用いて作られる。このような小さなジオメトリー処理（geometry processes）を用いて作られたトランジスタの薄膜ゲート酸化物によって、トランジスタを横切る電圧は、大きな電圧がブレークダウン（breakdown）を起こすことを防ぐために、約１．５ボルト以下で維持されなければならない、さもなければトランジスタにダメージを与えてしまう。もし、このような半導体プロセスの単純薄膜酸化物トランジスタ（simple thin oxide transistor）が、スイッチ２１のために使用された場合、その結果トランジスタはブレークダウン（break down）し、機能しなく（fail）なり得る。
【０００７】
[0007]  図３（先行技術）は、この問題が起こるのを防ぐ１つの方法を例示する図である。より厚い酸化物ゲート誘電体（dielectric）を有する特別なトランジスタ２２が使用される。しかしながら、図２の薄膜ゲート酸化物トランジスタ２１を使用して達成されるのと同じ性能を達成するために、図３の厚膜ゲート酸化物（thick gate oxide）トランジスタ２２は、より大きく作られる。より大きなトランジスタを提供することは、寄生容量（parasitic capacitances）を含む、寄生（parasitics）を増やす。粗同調キャパシタ・バンク７の切替可能なキャパシタ回路のキャパシタの中の多くが、ＶＣＯ１が高い周波数で発振することができるようにスイッチが切られるとき、ＬＣタンク２の全体のキャパシタンスを低減することができることが望まれる。切替可能なキャパシタ回路の多くのトランジスタのすべての寄生容量は、しかしながら、全体のＬＣタンク・キャパシタンスが高い周波数のＶＣＯ１動作に必要とされるほど低く低減されることができないような大きなキャパシタンスに、組み合わせられ得る。
【０００８】
[0008]  図４（先行技術）は、図２の薄膜ゲート酸化物トランジスタ２１がブレークダウンすることに関連する問題を避ける第２の方法を例示する図である。この第２の方法において、２つの薄膜ゲート酸化物トランジスタ２３および２４が、例示されたように直列で提供される（provided in series）。これらのトランジスタのそれぞれは、ノード１９と２０の間のＡＣ電圧振幅の半分しか見込（see）まないため、それゆえ、ブレークダウンを被ることなくＶＣＯ１の高い電圧振幅を乗り切る（survive）ことができる。図２の薄膜ゲート酸化物トランジスタ２１と同じ性能を達成するためには、しかしながら、２つのトランジスタを通じたオン抵抗（on resistance）は、低くあるべきである。１つよりむしろ直列に２つのトランジスタがあるので、トランジスタ２３および２４のサイズは、十分に低いオン抵抗を達成するために倍にされる。トランジスタのサイズにおけるこの増加は、寄生容量を再び増加させる。粗同調キャパシタ・バンク７のすべての切替可能なキャパシタ回路のすべてのトランジスタの寄生容量は、ＬＣタンク２のキャパシタンスの下限値が高い周波数ＶＣＯ１動作に関して高すぎるように組み合わせる。さらに、図４の接続形態（topology）の直列接続トランジスタは、不要なノイズの増加した総量を拾う（pick up）か、さもなければ導入する（introduce）ように観察される。このノイズが導入される明確なメカニズムは、完全には理解されていないが、改善されたＶＣＯ構造が望まれる。
【発明の概要】
【０００９】
[0009]  第１の態様においては、電圧制御発振器（ＶＣＯ）のＬＣタンクは、主バラクタ回路と、主バラクタ回路に並列接続で結合された温度補償バラクタ回路を含む。主バラクタ回路は、ＶＣＯの微調整ために使用される。温度補償バラクタ回路は、２つのバラクタ回路を横切る共通モード・ノイズの影響が最小化されるように、主バラクタ回路の静電容量−電圧特性（capacitance-voltage characteristic）と異なる静電容量−電圧特性を有する。第１の例において、温度補償バラクタ回路は、主バラクタ回路の静電容量−電圧特性の傾きとは逆の傾きの静電容量−電圧特性を有する。温度補償バラクタ回路は、主バラクタ回路において使用されているようなＮタイプ・バラクタよりむしろＰタイプ・バラクタを使用することによって逆の傾きの静電容量−電圧特性を有するように作られている。第２の例において、温度補償バラクタ回路は、Ｎタイプのバラクタを使用することによって、しかしバラクタがどのように主バラクタ回路に接続されているかと比較すると、バラクタがどのように温度補償バラクタ回路に接続されているかを逆にすることによって、逆の傾きの静電容量−電圧特性を有するように作られている。バラクタがどのように接続されているかを反対にすることは、温度補償バラクタ回路の静電容量−電圧特性の傾きの符号（sign）を変える働きをする。このような方法で２つのバラクタ回路を横切る共通モード・ノイズの影響を最小限にすることは、ＶＣＯ位相ノイズを改善し、電力供給ノイズのような共通モード・ノイズに対するＶＣＯ感受性（susceptibility）を低減する。
【００１０】
[0010]  第２の態様において、ＶＣＯのＬＣタンクは複数の切替可能なキャパシタ回路を有する。これらの切替可能なキャパシタ回路は、ＶＣＯの粗同調のために使用される。それぞれの切替可能なキャパシタ回路は、そのキャパシタンスをＬＣタンクに切り替えるように、またはそのキャパシタンスをＬＣタンクから切り替えるように制御されることができる。このような方法で、切替可能なキャパシタンスをＬＣタンクへ、またはＬＣタンクから切り替えることによって、ＶＣＯは粗同調される。切替可能なキャパシタ回路のそれぞれにおいて主薄膜酸化物スイッチがブレークダウンすることを防ぐため、それぞれの切替可能なキャパシタ回路は、主薄膜酸化物スイッチのそばに接続された容量性分圧器回路（capacitive voltage divider circuit）を有する。容量性分圧器回路は、主スイッチがオフのとき、主薄膜酸化物スイッチを横切る最大電圧を低減する働きをする。切替可能なキャパシタ回路における容量性分圧器回路は、高電圧モード（低位相ノイズ・モート゛）でのＶＣＯ動作が可能にされている。切替可能なキャパシタ回路における容量性分圧器回路は、低電力モードにおいてＶＣＯ動作をディスエーブル（disable）されることができる。
【００１１】
[0011]  これまでに記したのは、概要であり、従って、必然的に、単純化、一般化および詳細の省略を含み、それ故に、当業者は、概要は例示のみであって、いかなる形でも制限されることを意味しないということを理解するだろう。他の態様、発明の特徴、およびここに説明された装置および／またはプロセスの利点は、請求項によって定義されているように、ここに説明されている詳細な説明に限定されないことは明らかになるだろう。
【図面の簡単な説明】
【００１２】
【図１】[0012]  図１（先行技術）は、電圧制御発振器（ＶＣＯ）１のシンボルである。
【図２】[0013]  図２（先行技術）は、図１のＶＣＯ１のより詳細な図である。
【図３】[0014]  図３（先行技術）は、厚膜酸化物トランジスタ（thick oxide transistor）を伴う粗同調切り替え回路の図である。
【図４】[0015]  図４（先行技術）は、２つの直列接続した薄膜酸化物トランジスタを伴う粗同調切り替え回路の図である。
【図５】[0016]  図５（先行技術）は、１つの新規の態様に従う移動通信装置１００の簡略化されたハイレベル・ブロック図である。
【図６】[0017]  図６は、図５のＲＦトランシーバ集積回路のより詳細なブロック図である。
【図７】[0018]  図７は、図６のローカル発振器のより詳細なブロック図である。
【図８】[0019]  図８は、第１の新規の態様の第１の例に従う図７のローカル発振器のＶＣＯの回路図である。
【図９】[0020]  図９は、図８のＶＣＯの主バラクタ回路をさらに詳細に示す図である。
【図１０】[0021]  図１０は、図８のＶＣＯの温度補償バラクタ回路をさらに詳細に示す図である。
【図１１】[0022]  図１１は、主バラクタ回路における、および温度補償バラクタ回路におけるバラクタ回路の静電容量−電圧特性を示す図である。
【図１２】[0023]  図１２は、全体の主バラクタ回路および全体の温度補償バラクタ回路の静電容量−電圧特性を示す図である。
【図１３】[0024]  図１３は、図８の微調整バラクタ回路が、従来の微調整バラクタ回路に比べてどの程度、ノードＡおよびノードＢ上での共通モード・ノイズに対してより少ない感受性（susceptibility）を有するかを例示する図である。
【図１４】[0025]  図１４は、先行技術のバラクタ回路が、どの程度、ノードＡおよびノードＢでの共通モード・ノイズに対して感受性が強い（susceptible）かを示す図である。
【図１５】[0026]  図１５は、第１の新規の態様の第２の例に従う図７のローカル発振器におけるＶＣＯの回路図である。
【図１６】[0027]  図１６は、図８のＶＣＯ、および二重薄膜酸化物トランジスタ先行技術ＶＣＯに関するＶＣＯ位相ノイズの比較を示す表である。
【図１７】[0028]  図１７は、図８のＶＣＯ、および二重薄膜酸化物トランジスタ先行技術ＶＣＯに関するＶＣＯ位相ノイズの比較を示すプロットである。
【図１８】[0029]  図１８は、主バラクタ回路の温度補償の方法のフローチャートである。
【図１９】[0030]  図１９は、従来の粗同調切り替えキャパシタ回路の図である。
【図２０】[0031]  図２０は、第２の新規の態様に従うハイ・ブレークダウン電圧粗同調切り替えキャパシタ回路の図である。
【図２１】[0032]  図２１は、図２０のハイ・ブレークダウン切替可能なキャパシタ回路および従来の切替可能なキャパシタ回路における主トランジスタを通した最大電圧を示す表である。
【図２２】[0033]  図２２は、図８のＶＣＯにおいて粗同調キャパシタ・バンクのより詳細な図である。
【図２３】[0034]  図２３は、図２０の切替可能なキャパシタ回路の動作を例示する表である。
【図２４】[0035]  図２４は、容量性分圧回路が常にイネーブルされて（enabled）いる粗同調キャパシタ・バンクの図である。
【図２５】[0036]  図２５は、容量性分圧回路を使用する切替可能なキャパシタ回路において主トランジスタを保護するための方法のフローチャートである。
【発明を実施するための形態】
【００１３】
[0037]  図５は、第１の新規の態様に従う移動通信装置１００の簡易化されたハイレベル・ブロック図である。この例では、移動通信装置１００は携帯電話である。携帯電話１００は、（例示されていないいくつかの他の構成要素の間で）アンテナ１０１および２つの集積回路１０２および１０３を含む。集積回路１０３は、「デジタル・ベースバンド集積回路（digital baseband integrated circuit）」と呼ばれる。集積回路１０２は、無線周波数（Radio Frequency）（ＲＦ）トランシーバ集積回路である。ＲＦトランシーバ集積回路１０２は、送信機も受信機も含むので、「トランシーバ（送受信機）」と呼ばれる。
【００１４】
[0038]  図６は、図５のＲＦトランシーバ集積回路１０２のより詳細なブロック図である。受信機は、いわゆる「受信チェーン（receive chain）」１０４もローカル発振器１０５も含む。携帯電話が受信されているとき、高周波数ＲＦ信号１０６はアンテナ１０１で受信される。信号１０６からの情報は、送受切り替え器１０７（duplexer）、マッチングネットワーク（matching network）１０８、および受信チェーン１０４を通過する。信号１０６は、低雑音増幅器（Low Noise Amplifier）（ＬＮＡ）１０９によって増幅され、ミキサ１１０によって周波数ダウン・コンバート（down-converted in frequency）される。結果として生じるダウン・コンバートされた信号は、ベースバンド・フィルタ１１１によってフィルタされ、図１のデジタル・ベースバンド集積回路１０３へ渡される。デジタル・ベースバンド集積回路１０３のアナログ・デジタル・コンバータ１１２は、信号をデジタル形態に変換し、結果として生じるデジタル情報が、デジタル・ベースバンド集積回路１０３においてデジタル回路によって処理される。デジタル・ベースバンド集積回路１０３は、ＬＯ信号（ＬＣ１）１１３の周波数を制御することによって受信機を同調する。
【００１５】
[0039]  携帯電話が送信していると、送信されるべき信号は、デジタル・ベースバンド集積回路１０３においてデジタル・アナログ・コンバータ（ＤＡＣ）１１４によってアナログの形態に変換され、ＲＦトランシーバ集積回路１０２において「送信チェーン（transmit chain）」１１５に供給される。ベースバンド・フィルタ１１６は、デジタル・アナログ変換処理が原因でノイズ除去され（filters out noise）る。ローカル発振器１１８の制御下のミキサ・ブロック１１７は、それから、信号を高周波数信号にアップ・コンバート（up-converts）する。ドライバ増幅器１１９および外部電力増幅器（external Power Amplifier）（ＰＡ）１２０は、高周波数ＲＦ信号１２１がアンテナ１０１から送信されるようにアンテナ１０１を駆動するために、高周波数信号を増幅する。デジタル・ベースバンド集積回路１０３は、ミキサ１１７に供給されるＬＯ信号（ＬＣ２）の周波数を制御することによって送信機を制御する。デジタル・ベースバンド集積回路１０３は、バス・インターフェース１２４および制御線１２５および１２６を通してデジタル・シリアル・バス１２３を横切って適切な制御情報を送ることによってローカル発振器１０５および１１８を制御する。
【００１６】
[0040]  図７は、図６中に示されているローカル発振器１０５のより詳細なブロック図である。ローカル発振器１０５は、新規の電圧制御発振器（ＶＣＯ）１３９を含む。ローカル発振器１０５は、ドライバ１３０、位相ロック・ロープ（ＰＬＬ）１３１および分周回路１３２を含む。ＰＬＬ１３１は、外部で生成された導体１３３上の参照信号ＲＥＦ  ＣＬＫ（例えば、外部の水晶発振器によって生成される１９．２ＭＨｚ信号）を受信し、そこから差動（differential）ＰＬＬ出力信号ＶＯを生成する。ここで使用されるラベル「ＶＯ」は、ＶＯ信号が差動ＶＣＯ出力信号であることを示す。信号ＶＯは、導体１３４での信号ＶＯＰ、および導体１３５での信号ＶＯＮを示す。この場合のＰＬＬ１３１は、位相コンパレータ１３６、電荷ポンプ１３７、ループ・フィルタ１３８、新規のＶＣＯ１３９、ループ分配器１４０、およびシグマ・デルタ変調器１４１を含む。差動ＶＣＯ出力信号は、ローカル発振器信号ＬＯ１を生成するために分周器（divider）１３２によって分周される（divided down in frequency）。ローカル発振器信号ＬＯ１は、差動同相（Ｉ）信号（differential In-phase（I）signal）および差動直交（Ｑ）信号（differential Quadrature (Q) signal）を含む。ローカル発振器１０５は、デジタル入力信号導体１２５上でマルチビット・デジタル制御値制御（multi-bit digital control value CONTROL）によって制御される。マルチビット・デジタル制御値制御は、導体１４３でのデジタル制御値ＯＮ１４２および導体１４５でのその相補物（complement）ＯＮＢ１４４を含む。マルチビット制御値制御は、導体１４７でのマルチビット・デジタル制御値ＥＮＢ［１：Ｎ］１４６および導体１４９でのそれらの信号ＥＮＢ［１：Ｎ］１４８の相補物を含む。ＶＣＯ１３９は、ループ・フィルタ１３８から微調整アナログ制御信号ＶＴＵＮＥ１５０を受信する。ＶＣＯ１３９は、温度補償バイアス電圧発生回路１５２から温度補償制御信号１５１を受信する。ＶＣＯ１３９はまた、ＶＢＩＡＳ供給電圧制御回路１５４からバラクタ・バイアス供給電圧ＶＢＩＡＳ１５３を受信する。
【００１７】
[0041]  図８は、第１の新規の態様の第１の例に従う図７のＶＣＯ１３９の回路図である。ＶＣＯ１３９は、ＬＣタンク１５５および増幅回路１５６−１５９を含む。ＬＣタンク１５５は、インダクタ１６４、微調整バラクタ回路１６０および粗同調キャパシタ・バンク１６１を含む。微調整バラクタ回路１６０は、１Ｋオーム・バイアス抵抗（1k ohm bias resistors）１６９および１７０の一組、主バラクタ回路１６２、温度補償バラクタ回路１６３、および結合キャパシタ１７１および１７２の一組を含む。粗同調キャパシタ・バンク１６１は、複数の並列接続の切替可能なキャパシタ回路を含むデジタル的にプログラム可能なキャパシタ構造である。切替可能なキャパシタ回路の代表例が、参照数字１６５で図８に示されている。ＶＢＩＡＳ供給電圧信号１５３は、供給導体およびバイアス・ノード１６６を介してＶＣＯによって受信される。微調整制御電圧ＶＴＵＮＥ信号１５０は、同調電圧入力導体１６７を介してＶＣＯによって受信される。この場合の温度補償電圧は、温度補償電圧入力導体１６８を介してＶＣＯによって受信された絶対温度相補（Complementary To Absolute Temperature（ＣＴＡＴ）電圧信号１５１である。その結果、温度が上がるにつれて電圧ＣＴＡＴは下がり、温度が下がるにつれて電圧ＣＴＡＴは上がる。微調整バラクタ回路１６０の中で、主バラクタ回路１６２はノードＡ１７３およびノードＢ１７４の間で、例示されるように温度補償バラクタ回路１６３と並行して結合される。粗同調ＶＴＵＮＥ信号１５０は、主バラクタ回路１６２内でノードＣ１７５に向けられて（onto）受信される。温度補償制御信号１５１は、温度補償バラクタ回路１６３内でノードＤ１７６に向けられて受信される。主バラクタ回路１６２の第１のバラクタ１７７および第２のバラクタ１７８は、Ｎタイプ・チェネル領域を有する。温度補償バラクタ回路１６３の第１のバラクタ１７９および第２のバラクタ１８０は、Ｐタイプ・チェネル領域を有する。
【００１８】
[0042]  バラクタ１７７−１８０は、絶縁ゲート端子を有するＭＯＳ電界効果バラクタ（MOS field effect varactor）である。用語、チャネル領域（channel region）は、広義に使用され、トランジスタにおいてのように、導体チャネルがソース領域とドレイン領域の間で形作られなければならないことを示さず、むしろ用語、チャネル領域は、空乏領域（depletion region）が電荷の分離をもたらすように形作ることができ、それによりバラクタ構造のキャパシタンスを変えるゲートの下部の半導体物質を示す。例示された例におけるバラクタ１７７−１８０は、ソースおよびドレイン領域を含むが、他のタイプのバラクタが採用されることができる。例示された例において、Ｎタイプ・バラクタ１７７および１７８は、介在チャネル領域（intervening channel region）が比較的軽く（lightly）Ｎタイプ・ドープされた領域（Ｎ−）であるのに対して、比較的重く（heavily）Ｎタイプ・ドープされた領域（Ｎ＋）であるソースおよびドレイン領域を伴うＮチャネル・トランジスタ構造である。同様に、Ｐタイプ・バラクタ１７９および１８０は、介在チャネル領域が比較的軽くＰタイプ・ドープされた領域（Ｐ−）であるのに対して、比較的重くＰタイプ・ドープされた領域（Ｐ＋）であるソースおよびドレイン領域を伴うＰタイプ・トランジスタ構造である。それぞれのバラクタにおいて、ソース、ドレイン、およびバルク領域は、互いに短絡される（shorted together）。バラクタのゲート端子は、参照数字１９０−１９３で示される。バラクタの共通ソース・ドレイン端子は、参照数字１９４−１９７で示される。
【００１９】
[0043]  図９は、主バラクタ回路１６２をさらに詳細に示す図である。
【００２０】
[0044]  図１０は、温度補償バラクタ回路１６３をさらに詳細に示す図である。
【００２１】
[0045]  図１１は、バラクタ１７７−１８０の静電容量−電圧特性を示す図である。線１８１は、主バラクタ回路１６２のバラクタ１７７および１７８の静電容量−電圧特性を表す。これらのバラクタ１７７および１７８はＮタイプ・チャネル領域を有する。線１８１に対するＸ軸の電圧は、ノードＡおよびノードＣの間の電圧である。線１８２は、温度補償バラクタ回路１６３のバラクタ１７９および１８０の静電容量−電圧特性を表す。これらのバラクタ１７９および１８０は、Ｐタイプ・チャネル領域を有する。線１８２に対するＸ軸の電圧は、ノードＡおよびノードＤの間の電圧である。Ｐタイプ・バラクタ１７９および１８０に関する電圧についてバラクタ・キャパシタンスがいかに変わるかの１８３の傾きは、Ｎタイプ・バラクタ１７７および１７８に関する電圧について、バラクタ・キャパシタンスがいかに変わるかの傾き１８４に反対符号（opposite sign）である。
【００２２】
[0046]  図１２は、主バラクタ回路１６２の静電容量−電圧特性および温度補償バラクタ回路１６３の静電容量−電圧特性を示す図である。線１８５は、主バラクタ回路１６２の静電容量−電圧特性を表す。この静電容量−電圧特性のキャパシタンスは、ノードＡおよびノードＣの間のキャパシタンスである。この静電容量−電圧特性の電圧は、ノードＡおよびノードＢでの電圧が等しい場合、バラクタ回路を横切る共通モード電圧、すなわち、ノードＡおよびＶＴＵＮＥ電圧ノードＣ１７５の間の電圧差である。線１８６は、温度補償バラクタ回路１６３の静電容量−電圧特性を表す。この静電容量−電圧特性のキャパシタンスは、ノードＡおよびノードＤの間のキャパシタンスである。この静電容量−電圧特性の電圧は、ノードＡおよびノードＢでの電圧が等しい場合、バラクタ回路を横切る共通モード電圧、すなわち、ノードＡおよびＣＴＡＴ電圧ノードＤ１７６の間の電圧差である。２つのバラクタ回路を横切る同じ共通モード電圧に関して、２つのバラクタ回路は、異なる傾きの静電容量−電圧特性を示す。主バラクタ回路１６２の傾き１８８は、温度補償バラクタ回路１６３の傾き１８７が負（negative）である一方、正（positive）である。主バラクタ回路１６２および温度補償バラクタ回路１６３は、所与の時間において、異なる共通モード電圧で動作するが、２つの異なるバラクタ回路は、共通モード電圧における所与の変化に関して実質的に反対の方法でそれらのキャパシタンスを変える。２つのバラクタ回路の静電容量−電圧特性の傾きは、反対符号である。
【００２３】
[0047]  図１３は、図８の微調整バラクタ回路が、図２の従来の微調整バラクタ回路６に比べてどの程度、ノードＡおよびノードＢ上での共通モード・ノイズへのより少ない感受性を有するかを例示する図である。例えば、電力供給ノイズが原因で、（ＶＴＵＮＥおよびＣＴＡＴが一定と仮定すると）もしＶＢＩＡＳの電圧が上がるならば、ノードＡおよびノードＢ上での電圧が上がるだろう。これは、ノードＡおよびノードＢの両方に共通なので、共通モード・ノイズと称される。ノードＡおよびノードＢ上での電圧の上昇は、正の傾きを持つ主バラクタ回路１６２の静電容量−電圧特性が原因で、ノードＡおよびノードＢを横切るキャパシタンスにおける上昇を結果的にもたらす。しかしながら、図８の新規の回路において、ノードＡおよびノードＢにおける電圧の上昇はまた、温度補償バラクタ回路１６３によってもたらされるノードＡおよびノードＢを横切るキャパシタンスにおける減少を引き起こす。共通モード・ノイズが原因のノードＡおよびノードＢを横切るキャパシタンスでの温度補償バラクタ回路１６３の効果は、共通モード・ノイズが原因のノードＡおよびノードＢを横切るキャパシタンス上の主バラクタ回路１６２の効果を、完全に、あるいは部分的に補償し得る。
【００２４】
[0048]  図１４は、図２の先行技術のバラクタ回路６がどの程度、ノードＡおよびノードＢ上の共通モード・ノイズに、より感受性が強いかを示す図である。ＶＢＩＡＳでの上昇は、主バラクタ回路および温度補償バラクタ回路の両方のバラクタを横切る共通モード電圧を上昇させる。主バラクタ回路および温度補償バラクタ回路の両方の静電容量−電圧特性の傾きは同符号（the same sign）であるため、主バラクタ回路が原因のノードＡおよびノードＢの間のキャパシタンスの上昇は、温度補償バラクタ回路によって相殺され（countered）ず、むしろその上昇は、温度補償バラクタ回路のバラクタのキャパシタンスもまた上昇するので、さらに激化される（exacerbated）。
【００２５】
[0049]  図１５は、第１の新規の態様の第２の例に従うＶＣＯ１３９微調整バラクタ回路１６０の図である。温度補償バラクタ回路１６３において、Ｐタイプ・バラクタを提供することによって主バラクタ回路１６２での共通モード・ノイズ電圧の効果を無効にする（countering）よりむしろ、温度補償バラクタ回路１６３のＮタイプ・バラクタ２００および２０１が提供されるが、温度補償バラクタ回路１６３のＮタイプ・バラクタ２００および２０１の結合は、図１５に例示されたように結合されるように逆にされる（reversed）。バラクタは２端子デバイスである。バラクタへの接続を逆にすることは、したがって、静電容量−電圧特性を逆にすることをもたらす。この効果は、ｙ次元における軸について静電容量−電圧特性をミラーリング（mirroring）することであると考えられることができる。バラクタの静電容量−電圧特性の傾きは、そのため符号において変わる。図１１および図１２の図は、それゆえ図１５の第２の例も記載している。図１５において、バラクタ２００および２０１は、バラクタ１７７および１７８のＮタイプ・チャネル領域と同一のＮタイプ・チャネル領域を有するが、バラクタ２００および２０１は、ノードＤ１７６において互いに結合されたそれらのゲート端子２０２および２０３を有する。バラクタ２００の共通ソース・ドレイン端子２０４は、ノードＡにおいてバラクタ１７７のゲート端子に結合される。バラクタ２０１の共通ソース・ドレイン端子２０５は、ノードＢにおいてバラクタ１７８のゲート端子に結合される。
【００２６】
[0050]  図１６は、図８のＶＣＯ１３９および図４の二重薄膜酸化物トランジスタ先行技術ＶＣＯに関するＶＣＯ位相ノイズの比較を示す表である。「ＴＴ／５５」は、摂氏５５度での典型的な処理コーナー（typical process corner）を示す。「ＳＳ/１１０」は、摂氏１１０度でのスロー処理コーナー（slow process corner）を示す。
【００２７】
[0051]  図１７は、図８のＶＣＯ１３９および図４の二重薄膜酸化物トランジスタ先行技術ＶＣＯに関するＶＣＯ位相ノイズの比較を示すプロットである。線２０６は、図４の従来のＶＣＯ位相ノイズを表す。線２０７は、図８のＶＣＯ１３９のＶＣＯ位相ノイズを表す。約１ｋＨｚから約１０ＭＨｚへの範囲のどこにおいても動作周波数に関して、図８のＶＣＯ１３９は、先行技術ＶＣＯと比較して約１ｄＢの位相ノイズ改善を示す。
【００２８】
[0052]  図１８は、主バラクタ回路の温度補償の方法３００のフローチャートである。ＶＣＯは、第１のバラクタ回路へ微調整信号を供給することによって調整される（ステップ３０１）。第１のバラクタ回路は、第１の傾きの第１の静電容量−電圧特性を有する。ある例において、第１のバラクタ回路は、図８の主バラクタ回路１６２である。別の例において、第１のバラクタ回路は、図１５の主バラクタ回路１６２である。ＶＣＯは、第２のバラクタ回路へ温度補償信号を供給することによって温度補償される（ステップ３０２）。第２のバラクタ回路は、第１のバラクタ回路と並列接続で結合される。第２のバラクタ回路は、第１の傾きと反対の第２傾きの第２の静電容量−電圧特性を有する。ある例において、図２のバラクタ回路は、図８の温度補償バラクタ回路１６３である。別の例において、第２のバラクタ回路は、図１５の温度補償バラクタ回路１６３である。
【００２９】
[0053]  図１９は、従来の粗同調切り替えキャパシタ回路の図である。ＶＣＯが発振するとき、ノード１９およびノード２０の間で、大きな３.０ボルトＡＣピークツーピーク（peak-to-peak）電圧振幅があり得る。トランジスタ２１を通した流出（leakage）およびノード２７における寄生（parasitics）および他の影響が原因で、キャパシタ２６を横切る電圧降下が起こる。同様に、トランジスタ２１を通した漏れ（leakage）およびノード２９における寄生（parasitics）および他の影響が原因で、キャパシタ２８を横切る電圧降下が起こる。それにもかかわらず、従来の回路におけるトランジスタ２１は、ＡＣピークツーピーク・ソース・トゥー・ドレイン電圧（AC peak-to-peak source-to-drain voltage）が２.６ボルトと同じ高さを経験し得る。
【００３０】
[0054]  図２０は、第２の新規の態様に従う図８のＶＣＯ１３９のハイ・ブレークダウン電圧粗同調切替可能なキャパシタ回路１６５の図である。第１のキャパシタ４０１の第１のリード（lead）は、第１のトランジスタ４００のソースに結合されている。第１のキャパシタ４０１の第２のリードは、ノードＥ１９８に結合されている。第２のキャパシタ４０２の第１のリードは、第１のトランジスタ４００のドレインに結合されている。第２のキャパシタ４０２の第２のリード（lead）は、ノードＦ１９９に結合されている。用語、ソースおよびドレインは、ここで交換可能に使用される。
【００３１】
[0055]  第１のトランジスタ４００、第１のキャパシタ４０１、第２のキャパシタ４０２、および抵抗４０３−４０５に加えて、トランジスタ４００を横切る分圧キャパシタンス（voltage dividing capacitance）を提供するための回路４０６が、提供される。容量性分圧器回路４０６は、第２のトランジスタ４０７、第３のキャパシタ４０８、第４のキャパシタ４０９、および図２０に例示されるように、相互接続されている３つの抵抗４１０−４１２を含む。第３のキャパシタ４０８の第１のリードは、第２のトランジスタ４０７のソースに結合されている。第３のキャパシタ４０８の第２のリードは、第１のトランジスタ４００のソースに結合されている。同様に、第４のキャパシタ４０９の第１のリードは、第２のトランジスタ４０７のドレインに結合されている。第４のキャパシタ４０９の第２のリードは、第１のトランジスタ４００のドレインに結合されている。
【００３２】
[0056]  第１のトランジスタ４００および第２のトランジスタ４０７は、薄膜酸化物トランジスタである。もしトランジスタ４０７がオンかつ導通している（conductive）場合、キャパシタンス（直列接続キャパシタ４０８および４０９の等価静電容量（equivalent capacitance））は、ノード４１３およびノード４１４を横切り結合される。主スイッチ・トランジスタ４００がオフであり、＋１.５ボルトがノードＥ１９８に存在し、−１.５ボルトがノードＦ１９９に存在する状況を考える。これは、ＶＣＯが発振しているとき、ノード１９８および１９９の間に最大電圧が存するときの状態である。容量性分圧器は、キャパシタ４０１、回路４０６のキャパシタンスおよびキャパシタ４０２によって形成される。この容量性分圧器は、図１９の従来の回路におけるトランジスタ２１を横切り存する、より高い２.６ボルトと比べ、例示されるように、ノード４１３および４１４の間の電圧を約２.０ボルトに低減する。ＬＣタンクのキャパシタ４０１および４０２のキャパシタンスを切り替えるために、トランジスタ４００はデジタル信号ＥＮ［１］をデジタル論理をロー（digital logic low）に設定することによって、およびデジタル信号ＥＮＢ［１］をデジタル論理をハイ（digital logic high）に設定することによって、スイッチを切られる（turned off）。ＥＮ［１］は、導体４１５（図７のＮ本の導体１４９の１つ）で受信される。ＥＮＢ［１］は、導体４１６（図７のＮ本の導体１４７の１つ）で受信される。デジタル信号ＯＮは、デジタル論理をハイ(high)にセットされ、デジタル信号ＯＮＢは、回路４０６をイネーブルするためにデジタル論理をロー(low)にセットされる。他方では、もしキャパシタ４０１および４０２のキャパシタンスがＬＣタンクに切り替えられることになると、トランジスタ４００はＥＮ［１］をハイ(high)に、およびＥＮＢ［１］をロー(low)に設定することによって、スイッチを入れられる（turned on）。
【００３３】
[0057]  ＶＣＯ１３９は、ノード１９８および１９９の間で、ＡＣピークツーピーク電圧振幅が高い（例えば、３．０ボルト）第１のモード（低位相ノイズ・モード）を有し得、ノード１９８および１９９の間でＡＣピークツーピーク電圧振幅はそのようには高くない（例えば、２．０ボルト）第２のモード（低電力モード）を有し得る。第２のモードにおいて、信号ＯＮおよびＯＮＢは、それぞれ回路４０６をディスエーブルするために低と高である。粗同調バンク１６１を形成するために並列接続で結合され実質的に同一の構造の複数の切替可能なキャパシタ回路が存在する。これらのすべての切替可能なキャパシタ回路における回路４０６は、デジタル信号ＯＮおよびＯＮＢによって互いに制御される。しかしながら、切替可能なキャパシタ回路の主トランジスタは、独立して制御される。それぞれの切替可能なキャパシタ回路の主トランジスタは、それ自身のイネーブル信号ＥＮおよびＥＮＢを供給される。図８の信号ＥＮ［１：Ｎ］およびＥＮＢ［１：Ｎ］は、粗同調キャパシタ・バンク１６１のＮ個の切替可能なキャパシタ回路を独立して制御するための、これらのイネーブル制御信号のＮ個のセットを表す。
【００３４】
[0058]  図２１は、図２０のハイ・ブレークダウン切替可能なキャパシタ回路、および図２の従来の切替可能なキャパシタ回路における主トランジスタを通した最大電圧を説明する表である。表の値は、ノードＥ１９８およびノードＦ１９９の間の３.０ボルトＡＣピークツーピーク電圧に関する。
【００３５】
[0059]  図２２は、粗同調キャパシタ・バンク１６１のより詳細な図である。さまざまな切替可能なキャパシタ回路の第１のおのび第２のキャパシタのキャパシタンス値は、典型的にバイナリ加重（binary weighted）される。第１の切替可能なキャパシタ回路は、１ｐＦのキャパシタを有し、第２の切替可能なキャパシタ回路は２ｐＦのキャパシタを有し、第３の切替可能なキャパシタ回路は４ｐＦのキャパシタを有し、他もそのようである。
【００３６】
[0060]  図２３は、図２０の切替可能なキャパシタ回路１６５の動作を例示する表である。回路４０６は、第１のモード（高電圧モードまたは低位相ノイズ・モード）においてイネーブルされる。回路４０６は、第２のモード（低電圧モードまたは低電力モード）においてディスエーブルされる。切替可能なキャパシタ回路１６５は、そのキャパシタンスをＬＣタンクに切り替える、あるいはＬＣタンクからそのキャパシタを切り替えるように制御可能である。第１のモードにおいて、キャパシタンスがＬＣタンクから切り替えて外されたとき、切替可能なキャパシタ回路１６５は、ノード１９８および１９９の間で０.１ｐＦを加えるのに対して、キャパシタンスが切り替えて入れられたとき、切替可能なキャパシタ回路１６５がノード１９８およびノード１９９の間で０.５ｐＦを加える。第２のモードにおいて、キャパシタンスが切り替えて外されたとき、切替可能なキャパシタ回路１６５は、ノード１９８および１９９の間で０.０２ｐＦを加えるのに対して、    キャパシタンスがスイッチを入れられたとき、切替可能なキャパシタ回路１６５がノード１９８およびノード１９９の間で０.５ｐＦを加える。表に示された式には理想的なキャパシタが使用されることが想定されているが、実際の回路には、バラクタ・ノードから他のノードへの多くの寄生（parasitic）が存在し、これらの寄生は実質的である（substantial）。従って、電圧は実際の回路を作り、そしてそれを検証すること、あるいはＳＰＩＣＥのような回路シミュレータを使用してそれをシミュレーションすることによって最良に決定される。
【００３７】
[0061]  図２４は、容量性分圧回路（例えば、回路４０６）が常にイネーブルされて（enabled）いる粗同調キャパシタ・バンク１６１の図である。  図２４の例では、回路４０６には１つのトランジスタも提供されず、むしろ、示されているように、単に１つのキャパシタ４１７のみが提供される。このキャパシタ４１７は、ノード４１３における主トランジスタのソースとノード４１４における主トランジスタ４００のドレインの間で恒久的に結合される（permanently coupled）。
【００３８】
[0062]  図２５は、切替可能なキャパシタ回路における主トランジスタを高電圧によるダメージおよびブレークダウンから守るための方法５００のフローチャートである。第１のトランジスタ、第１のキャパシタ、第２のキャパシタが提供される（ステップ５０１）。一例において、第１のトランジスタは図２０の第１のトランジスタ４００であり、第１のキャパシタは図２０の第１のキャパシタ４０１であり、第２のキャパシタは図２０の第２のキャパシタ４０２である。第１のトランジスタは、第１のノードと第１のトランジスタのソースの間で結合される。第２のトランジスタは、第２のノードと第１のトランジスタのドレインの間で結合される。第２のトランジスタ、第３のキャパシタ、第４のキャパシタが提供される（ステップ５０２）。第２のトランジスタがオンであり、かつ導電性がある場合、容量性分圧器が第１のノードと第２のノードの間で形成される。容量性分圧器は、第１のキャパシタの直列結合（series-coupling）、第３のおよび第４のキャパシタの直列等価（series equivalent）、および第２のキャパシタを含む。容量性分圧器は、第１の主なトランジスタがオフのとき、第１の主なトランジスタを横切る最大電圧を低減する働きをする。ある例において、第２のトランジスタは図２０の第２のトランジスタ４０７であり、第３のキャパシタは図２０の第３のキャパシタ４０８であり、第４のキャパシタは図２０の第４のキャパシタ４０９である。一例において、第２のトランジスタは第１のモード（高電圧および低位相ノイズ・モード）における動作のためにオンにされることができ、第２のトランジスタは第２のモード（低電圧およびより低電力モード）における動作のためにオフにされることができる。
【００３９】
[0063]  １つまたは複数の典型的な実施形態では、説明された機能は、ハードウェア、ソフトウェア、ファームウェア、またはこれらの任意の組み合わせでインプリメントされ得る。ソフトウェアでインプリメントされる場合、これらの機能は、コンピュータ読取可能な媒体上で、１つまたは複数の命令またはコードとして送信または記憶され得る。コンピュータ読取可能な媒体は、ある場所から別の場所へのコンピュータ・プログラムの転送を容易にする任意の媒体を含む通信媒体とコンピュータ記憶媒体との両方を含む。記憶媒体は、コンピュータによってアクセスされうる任意の利用可能な媒体でありうる。限定ではなく例として、このようなコンピュータ読取可能な媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ（登録商標）、ＣＤ−ＲＯＭまたは他の光ディスク記憶装置、磁気ディスク記憶装置またはその他の磁気記憶装置、あるいは、データ構造または命令の形式で所望のプログラムコードを記憶または搬送するために使用可能であり、かつコンピュータによってアクセスされ得るその他任意の媒体を備えうる。また、任意の接続は、コンピュータ読取可能な媒体と厳密には称されうる。例えば、ソフトウェアが、ウェブサイト、サーバ、または同軸ケーブル、ファイバ光ケーブル、ツイスト・ペア、デジタル加入者線（ＤＳＬ）、または赤外線、ラジオ（radio）、マイクロ波のようなワイヤレス技術を使用している他の遠隔ソースから送信された場合、同軸ケーブル、ファイバ光ケーブル、ツイスト・ペア、ＤＳＬ、または赤外線、ラジオ（radio）、およびマイクロ波のようなワイヤレス技術は、媒体の定義に含まれる。ここで使用される、ディスク（Ｄｉｓｋ）とディスク（ｄｉｓｃ）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光学ディスク、デジタルバーサタイルディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、およびブルーレイディスクを含み、ディスク（Ｄｉｓｋ）はしばしばデータを磁気的に再生し、ディスク（ｄｉｓｃ）は、レーザで光学的に再生する。上記の組み合わせもまた、コンピュータ読取可能な媒体の範囲内に含まれるべきである。ある特定の例において、図５のメモリ２０８は、プロセッサ読取可能な命令２０９のセットを記録するプロセッサ読取可能な媒体である。プロセッサ２１０は、プロセッサ読取可能な命令を読み、および実行し、それによって、直列バス・インターフェース２１１、直列バス１２３、直列バス・インターフェース１２４、およびデジタル制御信号ＯＮ、ＯＮＢ、ＥＮ［１：Ｎ］、およびＥＮＢ［１：Ｎ］を介してＶＣＯ１３９を制御する。プロセッサ２１０は、このような方法で図１８の方法および図２５の方法が実行されるようにＶＣＯ１３９を制御する。プロセッサ２１０はＶＣＯ１３９を粗同調し、ＶＣＯを高電圧の第１のモードおよび低電力の第２のモードの間で切り替えさせる。
【００４０】
[0064]  ある特定の実施形態が、教育上の目的で上に説明されるが、この特許文献の教示内容は、一般的適用性を有し、上に説明された特定の実施形態に限定されない。従って、様々な修正、適合、および説明された特定の実施形態の様々な特徴の組み合わせが、以下に説明される特許請求の範囲から逸脱することなく、実施される。
【図１】
2015165678.tif 000003
【図２】
2015165678.tif 000004
【図３】
2015165678.tif 000005
【図４】
2015165678.tif 000006
【図５】
2015165678.tif 000007
【図６】
2015165678.tif 000008
【図７】
2015165678.tif 000009
【図８】
2015165678.tif 000010
【図９】
2015165678.tif 000011
【図１０】
2015165678.tif 000012
【図１１】
2015165678.tif 000013
【図１２】
2015165678.tif 000014
【図１３】
2015165678.tif 000015
【図１４】
2015165678.tif 000016
【図１５】
2015165678.tif 000017
【図１６】
2015165678.tif 000018
【図１７】
2015165678.tif 000019
【図１８】
2015165678.tif 000020
【図１９】
2015165678.tif 000021
【図２０】
2015165678.tif 000022
【図２１】
2015165678.tif 000023
【図２２】
2015165678.tif 000024
【図２３】
2015165678.tif 000025
【図２４】
2015165678.tif 000026
【図２５】
2015165678.tif 000027
【手続補正書】
【提出日】平成27年4月28日(2015.4.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
デジタル的にプログラム可能なキャパシタであって、
複数の切替可能なキャパシタ回路と、ここで、第１の前記複数の切替可能なキャパシタ回路は、
第１のトランジスタと；
前記第１のトランジスタのソースに結合されるリードを有する第１のキャパシタと；
前記第１のトランジスタのドレインに結合されるリードを有する第２のキャパシタと；
第２のトランジスタと；
前記第２のトランジスタのソースに結合される第１のリードを有する第３のキャパシタと、ここで、前記第３のキャパシタは前記第１のトランジスタの前記ソースに結合される第２のリードを有する；
前記第２のトランジスタのドレインに結合される第１のリードを有する第４のキャパシタと、ここで、前記第４のキャパシタは前記第１のトランジスタの前記ドレインに結合される第２のリードを有する；
を備える、
を備える、デジタル的にプログラム可能なキャパシタ。
【請求項２】
第２の前記複数の切替可能なキャパシタ回路が、
第１のトランジスタと；
前記第１のトランジスタのソースに結合されるリードを有する第１のキャパシタと、前記第２の切替可能なキャパシタ回路の前記第１のキャパシタの第２のリードは、前記第１の切替可能なキャパシタ回路の前記第１のキャパシタの第２のリードに結合されている；
前記第１のトランジスタのドレインに結合されるリードを有する第２のキャパシタと、ここで、前記第２の切替可能なキャパシタ回路の前記第２のキャパシタの第２のリードは、前記第１の切替可能なキャパシタ回路の前記第２のキャパシタの第２のリードに結合されている；
第２のトランジスタと；
前記第２のトランジスタのソースに結合される第１のリードを有する第３のキャパシタと、ここで、前記第３のキャパシタは前記第１のトランジスタの前記ソースに結合される第２のリードを有する；
前記第２のトランジスタのドレインに結合される第１のリードを有する第４のキャパシタと、ここで、前記第４のキャパシタは前記第１のトランジスタの前記ドレインに結合される第２のリードを有する；
を備える、請求項１に記載のデジタル的にプログラム可能なキャパシタ。
【請求項３】
前記第１の切替可能なキャパシタ回路の前記第２のトランジスタのゲートに、および前記第２の切替可能なキャパシタ回路の前記第２のトランジスタのゲートに、抵抗結合された入力信号導体
をさらに備える、請求項２に記載のデジタル的にプログラム可能なキャパシタ。
【請求項４】
複数の入力信号導体であって、第１の前記複数の入力信号導体に存在する第１のデジタル信号は前記第１の切替可能なキャパシタ回路の前記第１のトランジスタのゲートに供給され、第２の前記複数の入力信号導体に存在する第２のデジタル信号は、前記第２の切替可能なキャパシタ回路の前記第１のトランジスタのゲートに供給される、入力信号導体
をさらに備える、請求項２に記載のデジタル的にプログラム可能なキャパシタ。
【請求項５】
前記第１のデジタル信号は、第１の抵抗を通して前記第１の切替可能なキャパシタ回路の前記第１のトランジスタの前記ゲートへ供給され、前記第２のデジタル信号は第２の抵抗を通して前記第２の切替可能なキャパシタ回路の前記第１のトランジスタの前記ゲートへ供給される、請求項４に記載のデジタル的にプログラム可能なキャパシタ。
【請求項６】
前記デジタル的にプログラム可能なキャパシタは、電圧制御発振器（ＶＣＯ）のＬＣタンクの一部である、請求項１に記載のデジタル的にプログラム可能なキャパシタ。
【請求項７】
方法であって、
第１のトランジスタと、第１のノードおよび前記第１のトランジスタのソースの間で結合される第１のキャパシタと、第２のノードと前記第１のトランジスタのドレインの間で結合される第２のキャパシタとを提供することと；
第２のトランジスタと、前記第１のトランジスタの前記ソースおよび前記第２のトランジスタのソースの間で結合される第３のキャパシタと、前記第１のトランジスタのドレインと前記第２のトランジスタのドレインとの間で結合される第４のキャパシタとを提供することと、ここで、前記第１のトランジスタ、前記第１のキャパシタ、前記第２のキャパシタ、前記第２のトランジスタ、前記第３のキャパシタおよび前記第４のキャパシタは、第１の切替可能なキャパシタ回路の部分である；
を備える、方法。
【請求項８】
第３のトランジスタと、前記第１のノードと前記第３のトランジスタのソースの間で結合される第５のキャパシタと、前記第２のノードと前記第３のトランジスタのドレインの間で結合される第６のキャパシタとを提供することと；
第４のトランジスタと、前記第４のトランジスタのソースおよび前記第３のトランジスタの前記ソースの間で結合される第７のキャパシタと、前記第４のトランジスタのドレインと前記第３のトランジスタのドレインとの間で結合される第８のキャパシタとを提供することと、ここで、前記第３のトランジスタ、前記第５のキャパシタ、前記第６のキャパシタ、前記第４のトランジスタ、前記第７のキャパシタおよび前記第８のキャパシタは、第２の切替可能なキャパシタ回路の部分である；
をさらに備える、請求項７に記載の方法。
【請求項９】
前記第１のおよび第２の切替可能なキャパシタ回路はデジタル的にプログラム可能なキャパシタの部分であり、前記デジタル的にプログラム可能なキャパシタはタンクの一部であり、前記タンクは発振器の部分である、請求項８に記載の方法。
【請求項１０】
前記第１のトランジスタのゲートに第１のデジタル制御信号を供給することと、
前記第２のトランジスタのゲートに第２のデジタル制御信号を供給することと、
をさらに備える、請求項９に記載の方法。
【請求項１１】
前記第２のトランジスタのゲートを制御入力導体に抵抗結合することと；
前記第４のトランジスタのゲートを前記制御入力導体に抵抗結合することと；
をさらに備える、請求項１０に記載の方法。
【請求項１２】
回路であって、
複数の切替可能なキャパシタ回路、ここで、第１の前記複数の切替可能なキャパシタ回路は、
第１のトランジスタと；
前記第１のトランジスタのソースに結合されるリードを有する第１のキャパシタと；
前記第１のトランジスタのドレインに結合されるリードを有する第２のキャパシタと；
前記第１のトランジスタの前記ドレインと前記第１のトランジスタの前記ソースとの間で、第１のモードにおいて、第１のキャパシタンスを提供するための、および、前記第１のキャパシタンスが前記第１のトランジスタの前記ドレインと前記第１のトランジスタの前記ソースの間で提供されないように、第２のモードにおいて、前記第１のキャパシタンスを切断するための、第１の手段と；
を備える、
を備える回路。
【請求項１３】
前記第１の手段は、前記第１のモードにおいてオンであり、前記第２のモードにおいてオフである第２のトランジスタを含み、前記第１の手段は、前記第１のトランジスタの前記ソースと前記第２のトランジスタのソースとの間で結合される第３のキャパシタをさらに備え、前記第１の手段は、前記第１のトランジスタの前記ドレインと前記第２のトランジスタのドレインとの間で結合される第４のキャパシタをさらに備える、請求項１２に記載の回路。
【請求項１４】
第２の前記複数の切替可能なキャパシタ回路が、
第２のトランジスタと；
前記第２のトランジスタのソースに結合されるリードを有する第３のキャパシタと；
前記第２のトランジスタのドレインに結合されるリードを有する第４のキャパシタと；
前記第２のトランジスタの前記ドレインと前記第２のトランジスタの前記ソースとの間で、前記第１のモードにおいて、第２のキャパシタンスを提供するための、および前記第２のキャパシタンスが前記第２のトランジスタの前記ドレインと前記第２のトランジスタの前記ソースとの間で提供されないように、前記第２のモードにおいて、前記第２のキャパシタンスを切断するための、第２の手段と；
を備える請求項１２に記載の回路。
【請求項１５】
前記第１のキャパシタが前記第３のキャパシタの第２のリードに結合されている第２のリードを有し、前記第２のキャパシタが前記第４のキャパシタの第２のリードに結合されている第２のリードを有する、請求項１４に記載の回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
[0064]  ある特定の実施形態が、教育上の目的で上に説明されるが、この特許文献の教示内容は、一般的適用性を有し、上に説明された特定の実施形態に限定されない。従って、様々な修正、適合、および説明された特定の実施形態の様々な特徴の組み合わせが、以下に説明される特許請求の範囲から逸脱することなく、実施される。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
回路であって、
第１の端子および第２の端子を有する第１のバラクタと；
第１の端子および第２の端子を有する第２のバラクタと、ここで、前記第２のバラクタの前記第２の端子および前記第１のバラクタの前記第２の端子は、第３のノードにおいて連結される；
第１の端子および第２の端子を有する第３のバラクタと、ここで、前記第３のバラクタの前記第１の端子および前記第１のバラクタの前記第１の端子は、第１のノードにおいて連結される；
第１の端子および第２の端子を有する第４のバラクタと、ここで、前記第４のバラクタの前記第１の端子および第２のバラクタの前記第１の端子は、第２のノードにおいて連結され、ここで、前記第４のバラクタの前記第２の端子および前記第３のバラクタの前記第２の端子は、第４のノードにおいて連結され、ここで、前記第１のおよび第２のバラクタは、第１の導電型（conductivity type）のチャネル領域を有し、ここで、前記第３のおよび第４のバラクタは、前記第１の導電型と逆の第２の導電型のチャネル領域を有する；を備える、回路。
［Ｃ２］
前記第１のバラクタの前記第１の端子はゲート端子であり、前記第２のバラクタの前記第１の端子はゲート端子であり、前記第３のバラクタの前記第１の端子はゲート端子であり、前記第４のバラクタの前記第１の端子はゲート端子である、Ｃ１に記載の回路。
［Ｃ３］
前記第１のバラクタの前記第２の端子はソース／ドレイン端子であり、前記第２のバラクタの前記第２の端子はソース／ドレイン端子であり、前記第３のバラクタの前記第２の端子はソース／ドレイン端子であり、前記第４のバラクタの前記第２の端子は、ソース／ドレイン端子である、Ｃ１に記載の回路。
［Ｃ４］
前記第３のノードに同調電圧を供給する同調電圧入力導体と；
前記第４のノードに温度補償電圧を供給する温度補償電圧入力導体と；をさらに備える、Ｃ１に記載の回路。
［Ｃ５］
バイアス・ノードと；
前記バイアス・ノードを前記第１のノードに抵抗結合する第１のバイアス抵抗と；
前記バイアス・ノードを前記第２のノードに抵抗結合する第２のバイアス抵抗と；をさらに備える、Ｃ１に記載の回路。
［Ｃ６］
前記回路は、電圧制御発振器（ＶＣＯ）のＬＣタンクの一部である、Ｃ１に記載の回路。
［Ｃ７］
前記第１のバラクタはソースおよびドレイン領域が連結されたＮチャネル・トランジスタ構造であり、前記第２のバラクタはソースおよびドレイン領域が連結されたＮチャネル・トランジスタ構造であり、前記第３のバラクタはソースおよびドレイン領域が連結されたＰチャネル・トランジスタ構造であり、前記第４のバラクタはソースおよびドレイン領域が連結されたＰチャネル・トランジスタ構造である、Ｃ１に記載の回路。
［Ｃ８］
電圧信号を前記第４のノードに供給する電圧生成回路であって、ここで、前記電圧信号は温度の上昇と共に減少する、電圧生成回路をさらに備える、Ｃ１に記載の回路。
［Ｃ９］
微調整電圧信号を前記第３のノードに供給するループ・フィルタ回路をさらに備える、Ｃ１に記載の回路。
［Ｃ１０］
回路であって、
第１の端子および第２の端子を有する第１のバラクタと；
第１の端子および第２の端子を有する第２のバラクタと、ここで、前記第２のバラクタの前記第２の端子および前記第１のバラクタの前記第２の端子は、第３のノードにおいて連結される；
第１の端子および第２の端子を有する第３のバラクタと、ここで、前記第３のバラクタの前記第２の端子および前記第１のバラクタの前記第１の端子は、第１のノードにおいて連結される；
第１の端子および第２の端子を有する第４のバラクタと、ここで、前記第４のバラクタの前記第２の端子および前記第２のバラクタの前記第１の端子は、第２のノードにおいて連結され、ここで、前記第４のバラクタの前記第１の端子および前記第３のバラクタの前記第１の端子は、第４のノードにおいて連結され、ここで、前記第１の、第２の、第３のおよび第４のバラクタの前記第１の端子は、ゲート端子である；を備える、回路。
［Ｃ１１］
前記第１のバラクタが導電型のチャネル領域を有し、前記第２のバラクタが前記導電型のチャネル領域を有し、前記第３のバラクタが前記導電型のチャネル領域を有し、前記第４のバラクタが前記導電型のチャネル領域を有し、前記導電型は、Ｎタイプの導電性（conductivity）およびＰタイプの導電性によって構成されるグループから選ばれる、Ｃ１０に記載の回路。
［Ｃ１２］
前記第１のバラクタの前記第２の端子はソース／ドレイン端子であり、前記第２のバラクタの前記第２の端子はソース／ドレイン端子であり、前記第３のバラクタの前記第２の端子はソース／ドレイン端子であり、前記第４のバラクタの前記第２の端子は、ソース／ドレイン端子である、Ｃ１０に記載の回路。
［Ｃ１３］
前記第３のノードに同調電圧を供給する同調電圧入力導体と；
前記第４のノードに温度補償電圧を供給する温度補償電圧入力導体と；をさらに含む、Ｃ１０に記載の回路。
［Ｃ１４］
バイアス・ノードと；
前記バイアス・ノードを前記第１のノードに抵抗結合する第１のバイアス抵抗と；
前記バイアス・ノードを前記第２のノードに抵抗結合する第２のバイアス抵抗と；をさらに備える、Ｃ１０に記載の回路。
［Ｃ１５］
前記回路は、電圧制御発振器（ＶＣＯ）のＬＣタンクの一部である、Ｃ１０に記載の回路。
［Ｃ１６］
前記第１のバラクタはソースおよびドレイン領域が連結されたＮチャネル・トランジスタ構造であり、前記第２のバラクタはソースおよびドレイン領域が連結されたＮチャネル・トランジスタ構造であり、前記第３のバラクタはソースおよびドレイン領域が連結されたＮチャネル・トランジスタ構造であり、前記第４のバラクタはソースおよびドレイン領域が連結されたＮチャネル・トランジスタ構造である、Ｃ１０に記載の回路。
［Ｃ１７］
電圧信号を前記第４のノードに供給する電圧生成回路であって、ここで、前記電圧信号は温度の上昇と共に減少する、をさらに備える、Ｃ１０に記載の回路。
［Ｃ１８］
微調整電圧信号を前記第３のノードに供給するループ・フィルタ回路をさらに備える、Ｃ１０に記載の回路。
［Ｃ１９］
回路であって、
第１の端子および第２の端子を有する第１のバラクタと；
第１の端子および第２の端子を有する第２のバラクタと、ここで、前記第２のバラクタの前記第２の端子および前記第１のバラクタの前記第２の端子は、第３のノードにおいて連結される；
第１の端子および第２の端子を有する第３のバラクタと、ここで、前記第３のバラクタの前記第１の端子および前記第１のバラクタの前記第１の端子は、第１のノードにおいて連結される；
第１の端子および第２の端子を有する第４のバラクタと、ここで、前記第４のバラクタの前記第１の端子および第２のバラクタの前記第１の端子は第２のノードにおいて連結され、ここで、前記第４のバラクタの前記第２の端子および前記第３のバラクタの前記第２の端子は第４のノードにおいて連結され、ここで、前記第１のバラクタは、第１の傾きを有する前記第３のノードへの前記第１のノードからの静電容量−電圧特性を有し、ここで、前記第３のバラクタは、第２の傾きを有する前記第４のノードへの前記第１のノードからの静電容量−電圧特性を有し、前記第１の傾きは前記第２の傾きと反対符号である；を備える、回路。
［Ｃ２０］
前記第３のノードに同調電圧を供給する同調電圧入力導体と；前記第４のノードに温度補償電圧を供給する温度補償電圧入力導体と；をさらに備える、Ｃ１９に記載の回路。
［Ｃ２１］
方法であって、
第１のバラクタ回路の第３のノードへ微調整信号を供給することによって電圧制御発振器（ＶＣＯ）を同調することと、ここで、前記第１のバラクタ回路は第１のノードと第２のノードの間で第１のキャパシタンスを提供し、ここで、前記第１のバラクタ回路は、第１の傾きの前記第１の静電容量−電圧特性を有する、ただし前記第１の特性のキャパシタンスが、前記第１のノードから前記第２のノードへのものであり、および前記第１の特性の電圧が前記第１のノードと前記第３のノードの間で共通モード電圧である；
第２のバラクタ回路の第４のノードへ温度補償信号を供給することによって前記ＶＣＯを温度補償することと、ここで、前記第２のバラクタ回路は、前記第２のバラクタ回路が前記第１のノードと前記第２のノードの間で第２のキャパシタンスを提供するように前記第１のバラクタ回路と並列接続で結合され、ここで、前記第２のバラクタ回路は、第２の傾きの第２の静電容量−電圧特性を有する、ただし前記第２の特性のキャパシタンスが、前記第１のノードから前記第２のノードへのものであり、および前記第２の特性の電圧が前記第１のノードおよび前記第４のノードの間の共通モード電圧である、ここで、前記第１の傾きと前記第２の傾きは実質上反対符号である；を備える、方法。
［Ｃ２２］
前記第１のバラクタ回路が第１のバラクタの１組を含み、前記第１のバラクタのそれぞれは、第１の導電型のチャネル領域を有し、前記第２のバラクタ回路は第２のバラクタの１組を含み、前記第２のバラクタのそれぞれは、前記第１の導電型と逆の第２の導電型のチャネル領域を有する、Ｃ２１に記載の方法。
［Ｃ２３］
前記第１のバラクタ回路が第１のバラクタの１組を含み、前記第１のバラクタのうちの１つは、前記第１のノードに結合されるゲート端子を有し、前記第２のバラクタ回路が第２のバラクタ回路の１組を含み、前記第２のバラクタのうちの１つが前記第４のノードに結合されるゲート端子を有する、Ｃ２１に記載の方法。
［Ｃ２４］
方法であって、
第１のノードと第２のノードの間で主バラクタ回路を提供することと、ここで、前記主バラクタ回路は前記第１のノードに結合される第１の端子および第３のノードに結合される第２の端子を有する第１のバラクタを含み、ここで、前記主バラクタ回路は、前記第２のノードに結合された第１の端子および前記第３のノードに結合された第２の端子を有する第２のバラクタをさらに含み、ここで、前記第１のバラクタは、前記第１のノードから前記第３のノードへの第１の傾きの静電容量−電圧特性を有する；
前記第１のノードおよび前記第２のノードの間で温度補償バラクタ回路を提供することと、ここで、前記温度補償バラクタ回路は、前記第１のノードに結合された第１の端子および第４のノードに結合された第２の端子を有する第３のバラクタを含み、ここで、前記温度補償バラクタ回路は、前記第２のノードに結合された第１の端子および前記第４のノードに結合された第２の端子を有する第４のバラクタをさらに含み、ここで、前記第３のバラクタは、前記第１のノードから前記第４のノードへの第２の傾きの静電容量−電圧特性を有し、ここで、前記第２の傾きは前記第１の傾きの符号と逆の符号を有する；を備える、方法。
［Ｃ２５］
前記第１のおよび第２のバラクタは、第１の導電型のチャネル領域を有し、前記第３のおよび第４のバラクタは前記第１の導電型と逆の第２の導電型のチャネル領域を有する、Ｃ２４に記載の方法。
［Ｃ２６］
前記第１のバラクタの前記第１の端子はゲート端子であり、前記第２のバラクタの前記第１の端子はゲート端子であり、前記第３のバラクタの前記第２の端子はゲート端子であり、前記第４のバラクタの前記第２の端子はゲート端子である、Ｃ２４に記載の方法。
［Ｃ２７］
前記第１のバラクタはソースおよびドレイン領域が連結されたＮチャネル・トランジスタ構造であり、前記第２のバラクタはソースおよびドレイン領域が連結されたＮチャネル・トランジスタ構造であり、前記第３のバラクタはソースおよびドレイン領域が連結されたＰチャネル・トランジスタ構造であり、前記第４のバラクタはソースおよびドレイン領域が連結されたＰチャネル・トランジスタ構造である、Ｃ２４に記載の方法。
［Ｃ２８］
前記第１のバラクタはソースおよびドレイン領域が連結されたＮチャネル・トランジスタ構造であり、前記第２のバラクタはソースおよびドレイン領域が連結されたＮチャネル・トランジスタ構造であり、前記第３のバラクタはソースおよびドレイン領域が連結されたＮチャネル・トランジスタ構造であり、前記第４のバラクタはソースおよびドレイン領域が連結されたＮチャネル・トランジスタ構造である、Ｃ２４に記載の方法。
［Ｃ２９］
同調電圧を前記第３のノードに供給することと；
温度補償電圧を前記第４のノードに供給することと；をさらに備える、Ｃ２４に記載の方法。
［Ｃ３０］
前記第１のノードを第１の抵抗を通してバイアス・ノードへ抵抗結合することと；
前記第２のノードを第２の抵抗を通して前記バイアス・ノードへ抵抗結合することと；をさらに備える、Ｃ２４に記載の方法。
［Ｃ３１］
ＣＴＡＴ（Complementary To Absolute Temperature）電圧信号を前記第４のノードへ供給することをさらに備える、Ｃ２４に記載の方法。
［Ｃ３２］
前記第４のノードへ温度の上昇と共に低下する電圧信号を供給することをさらに備える、Ｃ２４に記載の方法。
［Ｃ３３］
回路であって、
第１のノードと第２のノードとの間で結合された主バラクタ回路と、ここで、前記主バラクタ回路は同調電圧入力導体上で同調電圧を受信し、前記主バラクタ回路は、前記同調電圧入力導体上で一定電圧であると仮定すれば、前記第１のおよび第２のノードの間のキャパシタンスについての第１の傾きの静電容量−電圧特性を有する；
前記主バラクタ回路を温度補償するための手段と、ここで、前記手段は前記第１のノードと前記第２のノードとの間で前記主バラクタ回路と並列接続で結合され、ここで、前記手段はまた、温度補償電圧入力導体上で温度補償電圧を受信するためのものであり、ここで、前記手段は、前記温度補償電圧入力導体上で一定電圧であると仮定すれば、前記第１のおよび第２のノードの間のキャパシタンスの第２の傾きの静電容量−電圧特性を有し、前記第２の傾きは、前記第１の傾きの符号と逆の符号を有する；を備える、回路。
［Ｃ３４］
前記主バラクタ回路は第１のバラクタおよび第２のバラクタを備え、前記第１のおよび第２のバラクタは第１の導電型のチャネル領域を有し、前記手段は第３のバラクタおよび第４のバラクタを備え、前記第３のおよび第４のバラクタは前記第１の導電型と逆の第２の導電型のチャネル領域を有する、Ｃ３３に記載の回路。
［Ｃ３５］
前記主バラクタ回路は第１のバラクタおよび第２のバラクタを備え、前記第１のバラクタのゲート端子は前記第１のノードに結合され、前記第２のバラクタのゲート端子は前記第２のノードに結合され、前記手段は第３のバラクタおよび第４のバラクタを備え、前記第３のバラクタのゲート端子は前記第４のバラクタのゲート端子に結合される、Ｃ３３に記載の回路。
［Ｃ３６］
デジタル的にプログラム可能なキャパシタであって、
複数の切替可能なキャパシタ回路と、ここで、第１の前記複数の切替可能なキャパシタ回路は、
第１のトランジスタと；
前記第１のトランジスタのソースに結合されるリードを有する第１のキャパシタと；
前記第１のトランジスタのドレインに結合されるリードを有する第２のキャパシタと；
第２のトランジスタと；
前記第２のトランジスタのソースに結合される第１のリードを有する第３のキャパシタと、ここで、前記第３のキャパシタは前記第１のトランジスタの前記ソースに結合される第２のリードを有する；
前記第２のトランジスタのドレインに結合される第１のリードを有する第４のキャパシタと、ここで、前記第４のキャパシタは前記第１のトランジスタの前記ドレインに結合される第２のリードを有する；
を備える、を備える、デジタル的にプログラム可能なキャパシタ。
［Ｃ３７］
第２の前記複数の切替可能なキャパシタ回路が、
第１のトランジスタと；
前記第１のトランジスタのソースに結合されるリードを有する第１のキャパシタと、前記第２の切替可能なキャパシタ回路の前記第１のキャパシタの第２のリードは、前記第１の切替可能なキャパシタ回路の前記第１のキャパシタの第２のリードに結合されている；
前記第１のトランジスタのドレインに結合されるリードを有する第２のキャパシタと、ここで、前記第２の切替可能なキャパシタ回路の前記第２のキャパシタの第２のリードは、前記第１の切替可能なキャパシタ回路の前記第２のキャパシタの第２のリードに結合されている；
第２のトランジスタと；
前記第２のトランジスタのソースに結合される第１のリードを有する第３のキャパシタと、ここで、前記第３のキャパシタは前記第１のトランジスタの前記ソースに結合される第２のリードを有する；
前記第２のトランジスタのドレインに結合される第１のリードを有する第４のキャパシタと、ここで、前記第４のキャパシタは前記第１のトランジスタの前記ドレインに結合される第２のリードを有する；
を備える、Ｃ３６に記載のデジタル的にプログラム可能なキャパシタ。
［Ｃ３８］
前記第１の切替可能なキャパシタ回路の前記第２のトランジスタのゲートに、および前記第２の切替可能なキャパシタ回路の前記第２のトランジスタのゲートに、抵抗結合された入力信号導体をさらに備える、Ｃ３７に記載のデジタル的にプログラム可能なキャパシタ。
［Ｃ３９］
複数の入力信号導体であって、第１の前記複数の入力信号導体に存在する第１のデジタル信号は前記第１の切替可能なキャパシタ回路の前記第１のトランジスタのゲートに供給され、第２の前記複数の入力信号導体に存在する第２のデジタル信号は、前記第２の切替可能なキャパシタ回路の前記第１のトランジスタのゲートに供給される、入力信号導体をさらに備える、Ｃ３７に記載のデジタル的にプログラム可能なキャパシタ。
［Ｃ４０］
前記第１のデジタル信号は、第１の抵抗を通して前記第１の切替可能なキャパシタ回路の前記第１のトランジスタの前記ゲートへ供給され、前記第２のデジタル信号は第２の抵抗を通して前記第２の切替可能なキャパシタ回路の前記第１のトランジスタの前記ゲートへ供給される、Ｃ３９に記載のデジタル的にプログラム可能なキャパシタ。
［Ｃ４１］
前記デジタル的にプログラム可能なキャパシタは、電圧制御発振器（ＶＣＯ）のＬＣタンクの一部である、Ｃ３６に記載のデジタル的にプログラム可能なキャパシタ。
［Ｃ４２］
方法であって、
第１のトランジスタと、第１のノードおよび前記第１のトランジスタのソースの間で結合される第１のキャパシタと、第２のノードと前記第１のトランジスタのドレインの間で結合される第２のキャパシタとを提供することと；
第２のトランジスタと、前記第１のトランジスタの前記ソースおよび前記第２のトランジスタのソースの間で結合される第３のキャパシタと、前記第１のトランジスタのドレインと前記第２のトランジスタのドレインとの間で結合される第４のキャパシタとを提供することと、ここで、前記第１のトランジスタ、前記第１のキャパシタ、前記第２のキャパシタ、前記第２のトランジスタ、前記第３のキャパシタおよび前記第４のキャパシタは、第１の切替可能なキャパシタ回路の部分である；を備える、方法。
［Ｃ４３］
第３のトランジスタと、前記第１のノードと前記第３のトランジスタのソースの間で結合される第５のキャパシタと、前記第２のノードと前記第３のトランジスタのドレインの間で結合される第６のキャパシタとを提供することと；
第４のトランジスタと、前記第４のトランジスタのソースおよび前記第３のトランジスタの前記ソースの間で結合される第７のキャパシタと、前記第４のトランジスタのドレインと前記第３のトランジスタのドレインとの間で結合される第８のキャパシタとを提供することと、ここで、前記第３のトランジスタ、前記第５のキャパシタ、前記第６のキャパシタ、前記第４のトランジスタ、前記第７のキャパシタおよび前記第８のキャパシタは、第２の切替可能なキャパシタ回路の部分である；をさらに備える、Ｃ４２に記載の方法。
［Ｃ４４］
前記第１のおよび第２の切替可能なキャパシタ回路はデジタル的にプログラム可能なキャパシタの部分であり、前記デジタル的にプログラム可能なキャパシタはタンクの一部であり、前記タンクは発振器の部分である、Ｃ４３に記載の方法。
［Ｃ４５］
前記第１のトランジスタのゲートに第１のデジタル制御信号を供給することと、
前記第２のトランジスタのゲートに第２のデジタル制御信号を供給することと、をさらに備える、Ｃ４４に記載の方法。
［Ｃ４６］
前記第２のトランジスタのゲートを制御入力導体に抵抗結合することと；
前記第４のトランジスタのゲートを前記制御入力導体に抵抗結合することと；
をさらに備える、Ｃ４５に記載の方法。
［Ｃ４７］
回路であって、
複数の切替可能なキャパシタ回路、ここで、第１の前記複数の切替可能なキャパシタ回路は、
第１のトランジスタと；
前記第１のトランジスタのソースに結合されるリードを有する第１のキャパシタと；
前記第１のトランジスタのドレインに結合されるリードを有する第２のキャパシタと；
前記第１のトランジスタの前記ドレインと前記第１のトランジスタの前記ソースの間で、第１のモードにおいて、第１のキャパシタンスを提供するための、および、前記第１のキャパシタンスが前記第１のトランジスタの前記ドレインと前記第１のトランジスタの前記ソースの間で提供されないように、第２のモードにおいて、前記第１のキャパシタンスを切断するための、第１の手段と；
を備える、を備える回路。
［Ｃ４８］
前記第１の手段は、前記第１のモードにおいてオンであり、前記第２のモードにおいてオフである第２のトランジスタを含み、前記第１の手段は、前記第１のトランジスタの前記ソースと前記第２のトランジスタのソースとの間で結合される第３のキャパシタをさらに備え、前記第１の手段は、前記第１のトランジスタの前記ドレインと前記第２のトランジスタのドレインとの間で結合される第４のキャパシタをさらに備える、Ｃ４７に記載の回路。
［Ｃ４９］
第２の前記複数の切替可能なキャパシタ回路が、
第２のトランジスタと；
前記第２のトランジスタのソースに結合されるリードを有する第３のキャパシタと；
前記第２のトランジスタのドレインに結合されるリードを有する第４のキャパシタと；
前記第２のトランジスタの前記ドレインと前記第２のトランジスタの前記ソースの間で、前記第１のモードにおいて、第２のキャパシタンスを提供するための、および前記第２のキャパシタンスが前記第２のトランジスタの前記ドレインと前記第２のトランジスタの前記ソースとの間で提供されないように、前記第２のモードにおいて、前記第２のキャパシタンスを切断するための、第２の手段と；を備えるＣ４７に記載の回路。
［Ｃ５０］
前記第１のキャパシタが前記第３のキャパシタの第２のリードに結合されている第２のリードを有し、前記第２のキャパシタが前記第４のキャパシタの第２のリードに結合されている第２のリードを有する、Ｃ４９に記載の回路。
【外国語明細書】
2015165678000001.pdf