(57)【要約】【課題】出力信号のＣ／Ｎ比を向上させることができる固体撮像装置および固体撮像装置の製造方法を提供すること。【解決手段】本発明の一つの実施形態によれば、固体撮像装置が提供される。固体撮像装置は、複数の光電変換素子と、不純物層と、低濃度領域と、トランジスタとを備える。複数の光電変換素子は、半導体層に２次元アレイ状に配列される。不純物層は、光電変換素子が配列される半導体層と同一の層に設けられ、光電変換素子の電荷蓄積領域とは逆導電型の不純物を含む。低濃度領域は、不純物層の内部に設けられ、不純物の濃度が不純物層よりも低い。トランジスタは、不純物層にアクティブ領域が設けられる。【選択図】図５
2015088621.tif 000002
【特許請求の範囲】
【請求項１】
半導体層に２次元アレイ状に配列される複数の光電変換素子と、
前記光電変換素子が配列される半導体層と同一の層に設けられ、前記光電変換素子の電荷蓄積領域とは逆導電型の不純物を含む不純物層と、
前記不純物層の内部に設けられ、前記不純物の濃度が前記不純物層よりも低い低濃度領域と、
前記不純物層にアクティブ領域が設けられるトランジスタと
を備えることを特徴とする固体撮像装置。
【請求項２】
前記低濃度領域は、
前記トランジスタのチャネルが形成される領域よりも前記不純物層内の深い位置に設けられる
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記不純物層には、前記トランジスタを囲むＳＴＩ（Shallow  Trench  Isolation）が設けられ、
前記低濃度領域は、
前記ＳＴＩの内周に接することなく、当該内周よりも内側に設けられる
ことを特徴とする請求項１または請求項２に記載の固体撮像装置。
【請求項４】
前記トランジスタは、
前記光電変換素子によって光電変換された信号電荷を増幅する増幅トランジスタである
ことを特徴とする請求項１〜３のいずれか一つに記載の固体撮像装置。
【請求項５】
半導体層に複数の光電変換素子を２次元アレイ状に形成する工程と、
前記光電変換素子が配列される半導体層と同一の層に、前記光電変換素子の電荷蓄積領域とは逆導電型の不純物を含む不純物層を形成する工程と、
前記不純物層の内部に、前記不純物の濃度が前記不純物層よりも低い低濃度領域を形成する工程と、
前記不純物層に、トランジスタのアクティブ領域を形成する工程と
を含むことを特徴とする固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、固体撮像装置および固体撮像装置の製造方法に関する。
【背景技術】
【０００２】
従来、固体撮像装置に設けられるＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）イメージセンサは、複数の光電変換素子、フローティングディフュージョン、転送トランジスタ、リセットトランジスタ、増幅トランジスタなどを備える。
【０００３】
光電変換素子は、入射光を光量に応じた信号電荷へ光電変換して蓄積する素子である。転送トランジスタは、光電変換素子に蓄積された信号電荷をフローティングディフュージョンへ転送するトランジスタである。増幅トランジスタは、フローティングディフュージョンへ転送された信号電荷を増幅するトランジスタである。リセットトランジスタは、フローティングディフュージョンの電位を所定の電位にリセットするトランジスタである。
【０００４】
かかるＣＭＯＳイメージセンサでは、一般に、複数の光電変換素子の電荷蓄積領域と上記したトランジスタのチャネルとが同一の半導体層に設けられる。このため、ＣＭＯＳイメージセンサでは、光電変換素子の電荷蓄積領域とは逆導電型のウェル内にトランジスタのアクティブ領域を設け、ウェルの不純物濃度を一定以上にすることで、光電変換素子とトランジスタのチャネルとが素子分離される。
【０００５】
しかしながら、固体撮像装置は、素子分離特性を向上させるためにウェルの不純物濃度を高めた場合、例えば、増幅トランジスタの変調度が低下して、出力信号のＣ／Ｎ比（Carrier  to  Noise  Ratio）が劣化するという問題がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−２８３６４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の一つの実施形態は、出力信号のＣ／Ｎ比を向上させることができる固体撮像装置および固体撮像装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一つの実施形態によれば、固体撮像装置が提供される。固体撮像装置は、複数の光電変換素子と、不純物層と、低濃度領域と、トランジスタとを備える。複数の光電変換素子は、半導体層に２次元アレイ状に配列される。不純物層は、前記光電変換素子が配列される半導体層と同一の層に設けられ、前記光電変換素子の電荷蓄積領域とは逆導電型の不純物を含む。低濃度領域は、前記不純物層の内部に設けられ、前記不純物の濃度が前記不純物層よりも低い。トランジスタは、前記不純物層にアクティブ領域が設けられる。
【図面の簡単な説明】
【０００９】
【図１】図１は、実施形態に係る固体撮像装置を備えるデジタルカメラの概略構成を示すブロック図。
【図２】図２は、実施形態に係る固体撮像装置の概略構成を示すブロック図。
【図３】図３は、実施形態に係る画素アレイの回路構成の一例を示す説明図。
【図４】図４は、実施形態に係る画素アレイの上面視による説明図。
【図５】図５は、実施形態に係る増幅トランジスタの断面視による説明図。
【図６】図６は、実施形態に係る増幅トランジスタの製造工程を示す断面視による説明図。
【図７】図７は、実施形態に係る増幅トランジスタの製造工程を示す断面視による説明図。
【図８】図８は、実施形態に係るリセットトランジスタの製造工程を示す断面視による説明図。
【図９】図９は、実施形態に係るリセットトランジスタの製造工程を示す断面視による説明図。
【発明を実施するための形態】
【００１０】
以下に添付図面を参照して、実施形態に係る固体撮像装置および固体撮像装置の製造方法を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
【００１１】
図１は、実施形態に係る固体撮像装置１４を備えるデジタルカメラ１の概略構成を示すブロック図である。図１に示すように、デジタルカメラ１は、カメラモジュール１１と後段処理部１２とを備える。
【００１２】
カメラモジュール１１は、撮像光学系１３と固体撮像装置１４とを備える。撮像光学系１３は、被写体からの光を取り込み、被写体像を結像させる。固体撮像装置１４は、撮像光学系１３によって結像される被写体像を撮像し、撮像によって得られた画像信号を後段処理部１２へ出力する。かかるカメラモジュール１１は、デジタルカメラ１以外に、例えば、カメラ付き携帯端末等の電子機器に適用される。
【００１３】
後段処理部１２は、ＩＳＰ（Image  Signal  Processor）１５、記憶部１６および表示部１７を備える。ＩＳＰ１５は、固体撮像装置１４から入力される画像信号の信号処理を行う。かかるＩＳＰ１５は、例えば、ノイズ除去処理、欠陥画素補正処理、解像度変換処理等の高画質化処理を行う。
【００１４】
そして、ＩＳＰ１５は、信号処理後の画像信号を記憶部１６、表示部１７およびカメラモジュール１１内の固体撮像装置１４が備える後述の信号処理回路２１（図２参照）へ出力する。ＩＳＰ１５からカメラモジュール１１へフィードバックされる画像信号は、固体撮像装置１４の調整や制御に用いられる。
【００１５】
記憶部１６は、ＩＳＰ１５から入力される画像信号を画像として記憶する。また、記憶部１６は、記憶した画像の画像信号をユーザの操作等に応じて表示部１７へ出力する。表示部１７は、ＩＳＰ１５あるいは記憶部１６から入力される画像信号に応じて画像を表示する。かかる表示部１７は、例えば、液晶ディスプレイである。
【００１６】
次に、図２を参照してカメラモジュール１１が備える固体撮像装置１４について説明する。図２は、実施形態に係る固体撮像装置１４の概略構成を示すブロック図である。図２に示すように、固体撮像装置１４は、イメージセンサ２０と、信号処理回路２１とを備える。
【００１７】
ここでは、イメージセンサ２０が、入射光を光電変換する光電変換素子の入射光が入射する面に配線層が形成される所謂表面照射型ＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）イメージセンサである場合について説明する。
【００１８】
なお、本実施形態に係るイメージセンサ２０は、表面照射型ＣＭＯＳイメージセンサに限定するものではなく、裏面照射型ＣＭＯＳイメージセンサや、ＣＣＤ（Charge  Coupled  Device）イメージセンサ等といった任意のイメージセンサであってもよい。
【００１９】
イメージセンサ２０は、周辺回路２２と、画素アレイ２３とを備える。また、周辺回路２２は、垂直シフトレジスタ２４、タイミング制御部２５、ＣＤＳ（相関二重サンプリング部）２６、ＡＤＣ（アナログデジタル変換部）２７、およびラインメモリ２８を備える。
【００２０】
画素アレイ２３は、イメージセンサ２０の撮像領域に設けられる。かかる画素アレイ２３には、撮像画像の各画素に対応する複数の光電変換素子であるフォトダイオードが、水平方向（行方向）および垂直方向（列方向）へ２次元アレイ状に配置されている。そして、画素アレイ２３は、各画素に対応する各光電変換素子が入射光量に応じた信号電荷（例えば、電子）を生成する。
【００２１】
タイミング制御部２５は、垂直シフトレジスタ２４に対して動作タイミングの基準となるパルス信号を出力する処理部である。垂直シフトレジスタ２４は、アレイ（行列）状に配置された複数の光電変換素子の中から信号電荷を読み出す光電変換素子を行単位で順次選択するための選択信号を画素アレイ２３へ出力する処理部である。
【００２２】
画素アレイ２３は、垂直シフトレジスタ２４から入力される選択信号によって行単位で選択される各光電変換素子に蓄積された信号電荷を、各画素の輝度を示す画素信号として光電変換素子からＣＤＳ２６へ出力する。なお、画素アレイ２３の回路構成の一例については、図３を参照して後述する。
【００２３】
ＣＤＳ２６は、画素アレイ２３から入力される画素信号から、相関二重サンプリングによってノイズを除去してＡＤＣ２７へ出力する処理部である。ＡＤＣ２７は、ＣＤＳ２６から入力されるアナログの画素信号をデジタルの画素信号へ変換してラインメモリ２８へ出力する処理部である。ラインメモリ２８は、ＡＤＣ２７から入力される画素信号を一時的に保持し、画素アレイ２３における光電変換素子の行毎に信号処理回路２１へ出力する処理部である。
【００２４】
信号処理回路２１は、ラインメモリ２８から入力される画素信号に対して所定の信号処理を行って後段処理部１２へ出力する処理部である。信号処理回路２１は、画素信号に対して、例えば、レンズシェーディング補正、傷補正、ノイズ低減処理等の信号処理を行う。
【００２５】
このように、イメージセンサ２０では、画素アレイ２３に配置される複数の光電変換素子が入射光を受光量に応じた量の信号電荷へ光電変換して蓄積し、周辺回路２２が各光電変換素子に蓄積された信号電荷を画素信号として読み出すことによって撮像を行う。
【００２６】
次に、図３を参照し、画素アレイ２３の回路の構成および動作について簡単に説明する。図３は、実施形態に係る画素アレイ２３の回路構成の一例を示す説明図である。なお、図３に示す回路は、画素アレイ２３の中で、撮像画像の１画素に対応する部分を選択的に抜き出した回路である。
【００２７】
なお、ここでは、撮像画像の１画素に対応して２つの光電変換素子ＰＤが設けられる場合について説明するが、撮像画像の１画素に対応して設けられる光電変換素子ＰＤの個数は、１つでもよく、３つ以上であってもよい。
【００２８】
図３に示すように、画素アレイ２３は、２つの光電変換素子ＰＤ、２つの転送トランジスタＴＲＳを備える。さらに、画素アレイ２３は、フローティングディフュージョンＦＤ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、アドレストランジスタＡＤＲを備える。なお、２つの光電変換素子ＰＤ、２つの転送トランジスタＴＲＳ、フローティングディフュージョンＦＤ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴの物理的な配置の一例については、図４を参照して後述する。
【００２９】
各光電変換素子ＰＤは、カソードがグランドに接続され、アノードが転送トランジスタＴＲＳのソースに接続されるフォトダイオードである。２つの転送トランジスタＴＲＳの各ドレインは、１つのフローティングディフュージョンＦＤに接続される。
【００３０】
各転送トランジスタＴＲＳは、ゲート電極に転送信号が入力されると、光電変換素子ＰＤによって光電変換された信号電荷をフローティングディフュージョンＦＤへ転送する。フローティングディフュージョンＦＤには、リセットトランジスタＲＳＴのソースが接続される。
【００３１】
また、リセットトランジスタＲＳＴのドレインは、電源電圧線Ｖｄｄに接続される。かかるリセットトランジスタＲＳＴは、フローティングディフュージョンＦＤへ信号電荷が転送される前に、ゲート電極へリセット信号が入力されると、フローティングディフュージョンＦＤの電位を電源電圧の電位にリセットする。
【００３２】
また、フローティングディフュージョンＦＤには、増幅トランジスタＡＭＰのゲート電極が接続される。かかる増幅トランジスタＡＭＰのソースは、ＣＤＳ２６へ信号電荷を出力する出力信号線Ｖｓｉｇに接続され、ドレインがアドレストランジスタＡＤＲのソースに接続される。また、アドレストランジスタＡＤＲのドレインは、電源電圧線Ｖｄｄに接続される。
【００３３】
画素アレイ２３では、アドレストランジスタＡＤＲのゲート電極にアドレス信号が入力されると、フローティングディフュージョンＦＤへ転送されている信号電荷の電荷量に応じて増幅された信号が増幅トランジスタＡＭＰからＣＤＳ２６へ出力される。
【００３４】
次に、図４を参照し、２つの光電変換素子ＰＤ、２つの転送トランジスタＴＲＳ、フローティングディフュージョンＦＤ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴの物理的な配置の一例について説明する。図４は、実施形態に係る画素アレイ２３の上面視による説明図である。なお、図４には、画素アレイ２３における撮像画像の１画素に対応する部分を選択的に示している。
【００３５】
図４に示すように、画素アレイ２３における撮像画像の１画素に対応する領域には、電気的に素子分離された２つの光電変換素子ＰＤが配置される。さらに、２つの光電変換素子ＰＤの間には、フローティングディフュージョンＦＤ、リセットトランジスタＲＳＴのゲートＲＧ、増幅トランジスタＡＭＰのゲートＧが配置される。
【００３６】
また、各光電変換素子ＰＤとフローティングディフュージョンＦＤとの間の半導体層上には、それぞれ、転送トランジスタＴＲＳの転送ゲートＴＧが配置される。リセットトランジスタＲＳＴおよび増幅トランジスタＡＭＰと、２つの光電変換素子ＰＤとの間には、ＳＴＩ（Shallow  Trench  Isolation）６４が配置される。かかるＳＴＩ６４は、リセットトランジスタＲＳＴおよび増幅トランジスタＡＭＰを囲むように設けられる。
【００３７】
このように、画素アレイ２３は、２つの光電変換素子ＰＤによって、フローティングディフュージョンＦＤ、リセットトランジスタＲＳＴ、アドレストランジスタＡＤＲ、増幅トランジスタＡＭＰを共用する構成を備える。
【００３８】
これにより、画素アレイ２３によれば、光電変換素子ＰＤ毎に、フローティングディフュージョン、リセットトランジスタ、アドレストランジスタ、増幅トランジスタが設けられる画素アレイに比べてサイズを小型化することができる。
【００３９】
かかる画素アレイ２３では、一般に、各光電変換素子ＰＤの電荷蓄積領域と、リセットトランジスタＲＳＴや増幅トランジスタＡＭＰのチャネルとが同一の半導体層に設けられる。このため、画素アレイ２３では、光電変換素子ＰＤの電荷蓄積領域とは逆導電型の不純物層であるウェル内に、リセットトランジスタＲＳＴおよび増幅トランジスタＡＭＰのアクティブ領域が設けられる。そして、ウェルの不純物濃度を一定以上にすることで、光電変換素子ＰＤとリセットトランジスタＲＳＴおよび増幅トランジスタＡＭＰのチャネルとが素子分離される。
【００４０】
しかしながら、画素アレイ２３では、素子分離特性を向上させるためにウェルの不純物濃度を高めた場合、例えば、増幅トランジスタＡＭＰの変調度が低下して、出力信号のＣ／Ｎ比（Carrier  to  Noise  Ratio）が劣化するという問題がある。
【００４１】
具体的には、増幅トランジスタＡＭＰは、ソースフォロワ回路として動作するため、変調度が低下すると、ゲートＧの容量が大きくなり、入力電圧の変化量に対する出力電圧の変化量も低下して、ＣＤＳ２６へ出力する画素信号を十分に増幅することが困難となる。
【００４２】
したがって、固体撮像装置１４では、画素アレイ２３の後段で画素信号に重畳されるノイズが一定であると仮定すると、画素信号の増幅率が低減される分、画素信号に対するノイズの比を示すＣ／Ｎ比が劣化する。
【００４３】
そこで、本実施形態では、増幅トランジスタＡＭＰのチャネルと光電変換素子ＰＤとの間の素子分離特性を低下させることなく、増幅トランジスタＡＭＰの変調度を向上させることによって、固体撮像装置１４のＣ／Ｎ比を向上させる。次に、かかる増幅トランジスタＡＭＰの構成について、図５を参照して説明する。
【００４４】
図５は、実施形態に係る増幅トランジスタＡＭＰの断面視による説明図である。なお、図５には、図４に示すＡ−Ａ´線による断面を模式的に示している。図５に示すように、増幅トランジスタＡＭＰは、２つの光電変換素子ＰＤの間に設けられる。
【００４５】
増幅トランジスタＡＭＰは、ゲートＧと、ゲートＧの直下に設けられるゲート絶縁膜６３と、ゲート絶縁膜６３の下方に設けられるＰ型の半導体（例えば、Ｓｉ：シリコン）によって形成される不純物層のウェル６１ａ、６１ｂとを備える。かかるウェル６１ａ、６１ｂは、光電変換素子ＰＤが設けられる半導体層と同一の層に設けられる。
【００４６】
また、ウェル６１ａ、６１ｂの上面側内部には、ゲートＧを囲むようにＳＴＩ６４が設けられる。ＳＴＩ６４は、ウェル６１ａ、６１ｂにおけるＳＴＩ６４の形成位置に、例えば、ＲＩＥ（Reactive  Ion  Etching）によってトレンチを形成し、トレンチの内部に絶縁膜を設けることによって形成される。
【００４７】
なお、ここでは、図示されていないが、増幅トランジスタＡＭＰは、ウェル６１ａの内部に、ゲート絶縁膜６３を挟んで、図面手前側にＮ型の不純物がドープされたドレインを備え、図面奥側にＮ型の不純物がドープされたソースを備える。つまり、増幅トランジスタＡＭＰは、Ｎチャネル型のＭＯＳ（Metal  Oxide  Semiconductor）である。
【００４８】
ここで、２つの光電変換素子ＰＤは、例えば、Ｎ型Ｓｉ（シリコン）のエピタキシャル層３０に設けられるＮ型の半導体領域３１と、Ｎ型の半導体領域３１の上面に設けられるＰ型の半導体領域３２とのＰＮ接合によって形成されるフォトダイオードである。かかる光電変換素子ＰＤでは、Ｎ型の半導体領域３１が光電変換によって生じる信号電荷の電荷積領域となる。
【００４９】
このように、増幅トランジスタＡＭＰのチャネルと、光電変換素子ＰＤの電荷蓄積領域となるＮ型の半導体領域３１とは、導電型が同じＮ型である。このため、ウェル６１ａ、６１ｂには、増幅トランジスタＡＭＰのチャネルと、光電変換素子ＰＤの電荷蓄積領域とを電気的に素子分離可能な比較的高濃度なＰ型の不純物がドープされる。
【００５０】
ただし、ウェル６１ａ、６１ｂにおけるＰ型の不純物濃度を高くし過ぎると、前述したように、増幅トランジスタＡＭＰの変調度が低下し、固体撮像装置１４のＣ／Ｎ比が劣化する。そこで、増幅トランジスタＡＭＰは、ウェル６１ｂの内部に、ウェル６１ｂよりもＰ型の不純物濃度が低い低濃度領域６２を備える。
【００５１】
増幅トランジスタＡＭＰの変調度は、ゲート絶縁膜６３の容量と、空乏層の容量との比で決まる。したがって、増幅トランジスタＡＭＰは、ウェル６１ｂの内部にウェル６１ｂよりもＰ型の不純物濃度が低い低濃度領域６２が設けられることによって、空乏層の容量が低減されるので、低濃度領域６２が設けられない場合に比べて、変調度を向上させることができる。
【００５２】
これにより、増幅トランジスタＡＭＰは、入力電圧の変化量に対する出力電圧の変化量を増大させることができる。その結果、固体撮像装置１４は、増幅トランジスタＡＭＰが出力する画素信号に後段で重畳されるノイズの量を一定と仮定した場合、後段で画素信号に占めるノイズの相対的な割合を減少させることができるので、Ｃ／Ｎ比を向上（改善）させることができる。
【００５３】
また、増幅トランジスタＡＭＰは、光電変換素子ＰＤが設けられるエリアの外部に設けられる負荷トランジスタ（図示略）とソースフォロワ回路を形成して動作するため、変調度が向上することで、ゲートＧとチャネルとの間の容量が低減される。
【００５４】
これにより、増幅トランジスタＡＭＰから見たフローティングディフュージョンＦＤの相対的な容量が低減される。その結果、増幅トランジスタＡＭＰでは、フローティングディフュージョンＦＤに保持される信号電荷の変化に応じて変化する増幅トランジスタＡＭＰのゲートＧに入力される入力電圧の変化量が増大するので、信号電荷に対するノイズの相対量が低減される。
【００５５】
したがって、固体撮像装置１４は、増幅トランジスタＡＭＰの後段で画素信号に占めるノイズの相対的な割合を減少させることができるので、Ｃ／Ｎ比を向上（改善）させることができる。
【００５６】
また、低濃度領域６２は、増幅トランジスタＡＭＰのチャネルが形成されるウェル６１ａよりも深い位置に形成されるウェル６１ｂの内部に設けられる。より具体的には、低濃度領域６２は、ウェル６１ｂの内部で、増幅トランジスタＡＭＰの応答性を損なうことなく、ソースおよびドレイン間に電流のリークが生じない程度の深さに設けられる。
【００５７】
これにより、増幅トランジスタＡＭＰのチャネルとなるゲート絶縁膜６３直下の領域は、Ｐ型の不純物濃度が低濃度領域６２よりも高く維持される。したがって、増幅トランジスタＡＭＰによれば、低濃度領域６２を設けたことによるスレッショルド電圧の過剰な低下を抑制することが可能となるので、ソースおよびドレイン間で電流のリークが発生することを抑制することができる。
【００５８】
なお、低濃度領域６２は、増幅トランジスタＡＭＰのソースが形成されるソース領域およびドレインが形成されるドレイン領域よりも半導体層の深い位置に設けられてもよい。
【００５９】
また、低濃度領域６２は、増幅トランジスタＡＭＰを囲むように設けられるＳＴＩ６４の内周に接することなく、ウェル６１ｂ内でＳＴＩ６４の内周よりも内側に設けられる。これにより、増幅トランジスタＡＭＰでは、ＳＴＩ６４の近傍で発生する電子に起因したノイズの影響を低減することができる。
【００６０】
具体的には、前述したように、ＳＴＩ６４は、例えば、ＲＩＥなどのドライエッチングによって形成されるので、ウェル６１ａ、６１ｂとの界面に結晶欠陥が生じる場合がある。ＳＴＩ６４とウェル６１ａ、６１ｂとの界面に結晶欠陥が生じると、結晶欠陥に起因した電子がノイズとなって、増幅トランジスタＡＭＰのチャネルを流れる。
【００６１】
そこで、増幅トランジスタＡＭＰでは、低濃度領域６２がＳＴＩ６４の内周に接することなく、ウェル６１ｂ内でＳＴＩ６４の内周よりも内側に設けられる。これにより、増幅トランジスタＡＭＰでは、電流がチャネルの中央を流れやすくなるので、ＳＴＩ６４とウェル６１ａ、６１ｂとの界面で生じるノイズの影響を低減することができる。
【００６２】
次に、図６〜図９を参照して、実施形態に係る固体撮像装置１４の製造方法について説明する。ここでは、図６〜図７と、図８〜図９とを並行して参照しながら、固体撮像装置１４における増幅トランジスタＡＭＰ、およびリセットトランジスタＲＳＴの製造工程を説明する。
【００６３】
図６および図７は、実施形態に係る増幅トランジスタＡＭＰの製造工程を示す断面視による説明図である。また、図８および図９は、実施形態に係るリセットトランジスタＲＳＴの製造工程を示す断面視による説明図である。なお、図６および図７には、図４に示すＡ−Ａ´線による断面部分の製造工程を示しており、図８および図９には、図４に示すＢ−Ｂ´線による断面部分の製造工程を示している。
【００６４】
実施形態に係る固体撮像装置１４の製造工程では、図６の（ａ）および図８の（ａ）に示すように、Ｎ型のエピタキシャル層３０における光電変換素子ＰＤの形成位置に、例えば、リン等のＮ型の不純物をイオン注入する。さらに、Ｎ型の不純物をイオン注入した領域の表層に、例えば、ボロン等のＰ型の不純物をイオン注入する。その後、アニール処理を施すことによって、Ｎ型の半導体領域３１およびＰ型の半導体領域３２を形成することにより、光電変換素子ＰＤを形成する。
【００６５】
続いて、図６の（ｂ）および図８の（ｂ）に示すように、Ｎ型のエピタキシャル層３０における光電変換素子ＰＤが形成されていない領域上に開口５１が設けられたレジスト４１を形成する。その後、レジスト４１の開口５１からＮ型のエピタキシャル層３０の表層部分へ、例えば、ボロン等のＰ型の不純物をイオン注入した後、アニール処理を行う。
【００６６】
この工程では、後に形成される増幅トランジスタＡＭＰおよびリセットトランジスタＲＳＴのチャネルと、光電変換素子ＰＤとの素子分離が可能となり、且つ、増幅トランジスタＡＭＰのスレッショルド電圧が所望の値となるような処理条件でイオン注入を行う。イオン注入の処理条件は、例えば、ボロン濃度が４＊１０＾１６ａｔｏｍ／ｃｍ３程度となるように設定する。
【００６７】
また、この工程では、最終的に形成される増幅トランジスタＡＭＰのチャネルが形成される深さまで、Ｐ型の不純物が拡散する処理条件でアニール処理を行う。これにより、図６の（ｃ）および図８の（ｃ）に示すように、ウェル６１ａが形成される。
【００６８】
続いて、レジスト４１をマスクとして、レジスト４１の開口５１から、Ｎ型のエピタキシャル層３０へ向けてウェル６１ａよりも深い位置まで、例えば、ボロン等のＰ型の不純物をイオン注入した後、アニール処理を行う。
【００６９】
この工程では、後に形成するウェル６１ｂ（図５、図７の（ｂ）、図９の（ｂ）参照）よりもＰ型の不純物濃度が低濃度となる処理条件でＰ型の不純物をイオン注入する。イオン注入の処理条件は、例えば、ボロン濃度が３＊１０＾１６ａｔｏｍ／ｃｍ３程度となるように設定する。これにより、図６の（ｄ）および図９の（ａ）に示すように、ウェル６１ａよりも深い位置に、低濃度領域６２が形成される。
【００７０】
その後、図７の（ａ）に示すように、ウェル６１ａ上面の中央領域を被覆するように、レジスト４２を形成する。この工程では、上面視において、後に、増幅トランジスタＡＭＰを囲むように形成されるＳＴＩ６４の内周に接することなく、ＳＴＩ６４の内周の内側に納まる大きさのレジスト４２を形成する。これにより、レジスト４１とレジスト４２との間に、溝５２が形成される。
【００７１】
ここで、固体撮像装置１４では、光電変換素子ＰＤの飽和電子数増大や受光感度の向上の観点から光電変換素子ＰＤの専有面積を極力広くとる必要がある。このため、リセットトランジスタＲＳＴのようなスイッチトランジスタは、専有面積が小さくなるように設計される。
【００７２】
これに対して、増幅トランジスタＡＭＰは、１／ｆノイズがランダムノイズに大きく影響するので、チャネル長およびチャネル幅がリセットトランジスタＲＳＴに比べて大きくなるように設計される。これにより、増幅トランジスタＡＭＰが形成されるウェル６１ａの中央領域上には、比較的容易なパターニングによってレジスト４２を形成することができ、その結果、レジスト４１とレジスト４２との間には、溝５２が形成される。
【００７３】
その後、図７の（ａ）に示す溝５２、および図９の（ａ）に示す開口５１から低濃度領域６２へ向けて、例えば、ボロン等のＰ型の不純物をイオン注入した後、アニール処理を行う。
【００７４】
この工程では、後に形成される増幅トランジスタＡＭＰおよびリセットトランジスタＲＳＴのチャネルと、光電変換素子ＰＤとの素子分離が可能となる不純物濃度となる処理条件でＰ型の不純物をイオン注入する。イオン注入の処理条件は、例えば、６＊１０＾１６ａｔｏｍ／ｃｍ３程度になるように設定する。
【００７５】
また、この工程では、後に形成される増幅トランジスタＡＭＰおよびリセットトランジスタＲＳＴのチャネルと、光電変換素子ＰＤとの素子分離が可能となる深さまで、Ｐ型の不純物が拡散する処理条件でアニール処理を行う。
【００７６】
これにより、図７の（ｂ）および図９の（ｂ）に示すように、ウェル６１ｂが形成される。かかるウェル６１ｂは、２度にわたるボロンのイオン注入およびアニール処理によって形成されるので、最終的なボロンの濃度は、９＊１０＾１６ａｔｏｍ／ｃｍ３程度になる。
【００７７】
続いて、レジスト４１およびレジスト４２を剥離した後、図７の（ｃ）および図９の（ｃ）に示すように、ウェル６１ａ、６１ｂの周縁部にＳＴＩ６４を形成し、ウェル６１ａの上面でＳＴＩ６４によって囲まれた領域にゲート絶縁膜６３を形成する。そして、増幅トランジスタＡＭＰが形成される領域のゲート絶縁膜６３上にゲートＧ、リセットトランジスタＲＳＴが形成される領域のゲート絶縁膜６３上にゲートＲＧを形成する。
【００７８】
ＳＴＩ６４は、ウェル６１ａ、６１ｂの周縁部に、例えば、ＲＩＥによって、ウェル６１ａの上面からウェル６１ａの下面よりも深い位置まで達するトレンチを形成し、トレンチの内部に、例えば、酸化Ｓｉを埋め込むことによって形成される。これにより、ＳＴＩ６４は、後に形成される増幅トランジスタＡＭＰおよびリセットトランジスタＲＳＴのチャネルよりも深い位置まで形成される。
【００７９】
ゲート絶縁膜６３は、例えば、酸化Ｓｉによって形成される。このとき、転送トランジスタＴＲＳのゲート絶縁膜も同時に形成する。また、ゲートＧおよびゲートＲＧは、例えば、ポリＳｉによって形成される。このとき、転送トランジスタＴＲＳのゲート絶縁膜も同時に形成する。
【００８０】
その後、各ゲートＧおよびゲートＲＧを挟んでウェル６１ａの内部に、それぞれ、増幅トランジスタＡＭＰのソースおよびドレイン、リセットトランジスタＲＳＴのソースおよびドレインを形成する。ソースおよびドレインは、ウェル６１ａへ、例えば、リン等のＰ型の不純物をイオン注入した後、アニール処理を行うことによって形成される。これにより、転送トランジスタＴＲＳ、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰが形成される。
【００８１】
上述したように、実施形態に係る固体撮像装置は、光電変換素子によって光電変換された信号電荷を増幅する増幅トランジスタのウェルの内部中央領域に、ウェルに含まれる不純物と同じ導電型の不純物が、ウェルよりも低濃度に含まれる低濃度領域を備える。
【００８２】
これにより、増幅トランジスタのチャネルと光電変換素子との間の素子分離特性を低下させることなく、増幅トランジスタの変調度を向上させることができる。したがって、実施形態に係る固体撮像装置は、出力する画素信号のＣ／Ｎ比を向上（改善）させることができる。
【００８３】
なお、上記した実施形態は、一例に過ぎず、種々の変形が可能である。例えば、上記した実施形態では、図６の（ｃ）に示すウェル６１ａを形成した後に、図６の（ｄ）に示す低濃度領域６２を形成したが、低濃度領域６２を形成した後に、ウェル６１ａを形成してもよい。
【００８４】
また、上記した実施形態では、増幅トランジスタＡＭＰのウェル６１ｂの内部中央領域に低濃度領域６２を設けたが、低濃度領域６２は、固体撮像装置１４が備える他のトランジスタのウェルの内部中央領域に設けられてもよい。これにより、低濃度領域６２が設けられる各トランジスタの応答性を向上させることが可能となる。
【００８５】
また、上記した固体撮像装置１４におけるＮ型の不純物とＰ型の不純物との導電型は、それぞれ逆の導電型であってもよい。かかる場合、固体撮像装置１４が備える各トランジスタは、Ｐチャネル型のトランジスタとなる。Ｐチャネル型のトランジスタに低濃度領域を設ける場合には、Ｎ型のウェルの内部中央領域に、ウェルよりも不純物濃度が低いＮ型の低濃度領域を設ける。
【００８６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８７】
１  デジタルカメラ、１１  カメラモジュール、１２  後段処理部、１３  撮像光学系、１４  固体撮像装置、１５  ＩＳＰ、１６  記憶部、１７  表示部、２０  イメージセンサ、２１  信号処理回路、２２  周辺回路、２３  画素アレイ、２４  垂直シフトレジスタ、２５  タイミング制御部、２６  ＣＤＳ、２７  ＡＤＣ、２８  ラインメモリ、ＰＤ  光電変換素子、ＴＲＳ  転送トランジスタ、ＲＳＴ  リセットトランジスタ、ＡＭＰ  増幅トランジスタ、ＡＤＲ  アドレストランジスタ、Ｖｄｄ  電源電圧線、Ｖｓｉｇ  出力信号線、３０  Ｎ型のエピタキシャル層、３１  Ｎ型の半導体領域、３２  Ｐ型の半導体領域、４１、４２  レジスト、５１  開口、５２  溝、６１ａ、６１ｂ  ウェル、６２  低濃度領域、６３  ゲート絶縁膜、６４  ＳＴＩ、Ｇ  ゲート、ＲＧ  ゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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