(57)【要約】【課題】  バリなどに起因する不具合を抑制可能な半導体素子、半導体素子集合体、半導体装置、および半導体素子の製造方法を提供すること。【解決手段】  半導体素子Ａ１は、主面および裏面を有する主部１と、主部１の上記裏面の少なくとも一部を覆う裏面電極層２と、を備えており、上記裏面は、ｘ方向に延びる第一端縁１２ａを有しており、主部１は、ｙ方向を向くとともに、上記主面に繋がり、かつｘ方向において第一端縁１２ａよりも外方に位置する主面側第一側面１３ａと、第一端縁１２ａと主面側第一側面１３ａとを繋ぐ裏面側第一側面１４ａと、を有しており、裏面電極層２は、ｚ方向視において第一端縁１２ａの少なくとも一部と重なるとともに、ｘ方向において主面側第一側面１３ａよりも内方に位置する。【選択図】  図１７
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【特許請求の範囲】
【請求項１】
少なくとも一部が半導体からなり、厚さ方向において互いに反対側を向く主面および裏面を有する主部と、
上記主部の上記裏面の少なくとも一部を覆う裏面電極層と、を備えており、
上記裏面は、上記厚さ方向に対して直角である第一方向に延びる第一端縁を有しており、
上記主部は、上記厚さ方向および上記第一方向のいずれに対しても直角である第二方向を向くとともに、上記主面に繋がり、かつ上記第二方向において上記第一端縁よりも外方に位置する主面側第一側面と、上記第一端縁と上記主面側第一側面とを繋ぐ裏面側第一側面と、を有しており、
上記裏面電極層は、上記厚さ方向視において上記第一端縁の少なくとも一部と重なるとともに、上記第二方向において上記主面側第一側面よりも内方に位置することを特徴とする、半導体素子。
【請求項２】
上記裏面電極層は、第一端縁のすべてと重なる、請求項１に記載の半導体素子。
【請求項３】
上記裏面電極層は、上記裏面が向く方向を向く表面から上記第一端縁側へと回りこむ形状とされた第一曲面部を有している、請求項１または２に記載の半導体素子。
【請求項４】
上記裏面電極層は、上記裏面側第一側面の少なくとも一部を覆う第一延伸部を有している、請求項１ないし３のいずれかに記載の半導体素子。
【請求項５】
上記裏面電極層の上記第一延伸部は、上記第一端縁の全長にわたって、上記第一端縁から上記裏面側第一側面に向かって延伸している、請求項４に記載の半導体素子。
【請求項６】
上記裏面側第一側面は、上記第一端縁に繋がり上記第二方向を向く部分と、この第二方向を向く部分と上記主面側第一側面とを繋ぐ凹曲面状の部分と、を有する、請求項１ないし５のいずれかに記載の半導体素子。
【請求項７】
上記裏面側第一側面の上記厚さ方向寸法は、上記裏面電極層の厚さよりも大である、請求項６に記載の半導体素子。
【請求項８】
上記裏面側第一側面の上記厚さ方向寸法は、上記主面側第一側面の上記厚さ方向寸法よりも小である、請求項６または７に記載の半導体素子。
【請求項９】
上記裏面は、上記第二方向において互いに反対側に位置する、２つの上記第一端縁を有しており、
上記主部は、上記第二方向において互いに反対側に位置する、２つの上記主面側第一側面および２つの裏面側第一側面を有している、請求項１ないし８のいずれかに記載の半導体素子。
【請求項１０】
上記裏面電極層は、上記第二方向において互いに反対側に位置する、２つの上記第一曲面部を有している、請求項３に記載の半導体素子。
【請求項１１】
上記裏面電極層は、上記第二方向において互いに反対側に位置する、２つの上記第一延伸部を有している、請求項４に記載の半導体素子。
【請求項１２】
上記裏面は、上記第二方向に延びる第二端縁を有しており、
上記主部は、上記第一方向を向くとともに、上記主面に繋がり、かつ上記第一方向において上記第二端縁よりも外方に位置する主面側第二側面と、上記第二端縁と上記主面側第二側面とを繋ぐ裏面側第二側面と、を有しており、
上記裏面電極層は、上記厚さ方向視において上記第二端縁の少なくとも一部と重なるとともに、上記第一方向において上記主面側第二側面よりも内方に位置する、請求項１ないし１１のいずれかに記載の半導体素子。
【請求項１３】
上記裏面電極層は、第二端縁のすべてと重なる、請求項１２に記載の半導体素子。
【請求項１４】
上記裏面電極層は、上記裏面が向く方向を向く表面から上記第二端縁側へと回りこむ形状とされた第二曲面部を有している、請求項１２または１３に記載の半導体素子。
【請求項１５】
上記裏面電極層は、上記裏面側第二側面の少なくとも一部を覆う第二延伸部を有している、請求項１２ないし１４のいずれかに記載の半導体素子。
【請求項１６】
上記裏面電極層の上記第二延伸部は、上記第二端縁の全長にわたって、上記第二端縁から上記裏面側第二側面に向かって延伸している、請求項１５に記載の半導体素子。
【請求項１７】
上記裏面側第二側面は、上記第二端縁に繋がり上記第一方向を向く部分と、この第一方向を向く部分と上記主面側第二側面とを繋ぐ凹曲面状の部分と、を有する、請求項１２ないし１６のいずれかに記載の半導体素子。
【請求項１８】
上記裏面側第二側面の上記厚さ方向寸法は、上記裏面電極層の厚さよりも大である、請求項１７に記載の半導体素子。
【請求項１９】
上記裏面側第二側面の上記厚さ方向寸法は、上記主面側第二側面の上記厚さ方向寸法よりも小である、請求項１７または１８に記載の半導体素子。
【請求項２０】
上記裏面は、上記第一方向において互いに反対側に位置する、２つの上記第二端縁を有しており、
上記主部は、上記第一方向において互いに反対側に位置する、２つの上記主面側第二側面および２つの裏面側第二側面を有している、請求項１２ないし１９のいずれかに記載の半導体素子。
【請求項２１】
上記裏面電極層は、上記第一方向において互いに反対側に位置する、２つの上記第二曲面部を有している、請求項１４に記載の半導体素子。
【請求項２２】
上記裏面電極層は、上記第一方向において互いに反対側に位置する、２つの上記第二延伸部を有している、請求項１５に記載の半導体素子。
【請求項２３】
上記裏面電極層は、上記裏面のすべてを覆っている、請求項１ないし２２のいずれかに記載の半導体素子。
【請求項２４】
上記主面の少なくとも一部を覆うとともに、開口を有する絶縁層を有しており、
上記主面に形成され、かつ上記絶縁層の上記開口から露出する主面電極を有する、請求項１ないし２３のいずれかに記載の半導体素子。
【請求項２５】
保持テープと、
マトリクス状に配置された状態で上記保持テープに保持された請求項１ないし２４のいずれかに記載の複数の半導体素子と、
を備えることを特徴とする、半導体素子集合体。
【請求項２６】
請求項１ないし２４のいずれかに記載の半導体素子と、
上記半導体素子に導通する２つの導通部材と、
上記半導体素子と上記２つの導通部材の一部ずつとを覆う封止樹脂と、
を備えることを特徴とする、半導体装置。
【請求項２７】
少なくとも一部が半導体からなり、厚さ方向において互いに反対側を向く主面および裏面を有するとともに、上記裏面の少なくとも一部が裏面電極層によって覆われた主部材料を用意する工程と、
上記主部材料の上記主面側を保持テープに保持させる工程と、
上記厚さ方向に対して直角である第一方向に沿って、上記裏面電極層の一部と上記主部材料の上記裏面側部分の一部とを削除することにより、第一溝を形成する工程と、
上記主部材料の上記裏面側を保持テープに保持させる工程と、
上記厚さ方向および上記第一方向のいずれに対しても直角である第二方向寸法が上記第一溝の上記第二方向寸法以下であり、かつ上記厚さ方向視において上記第一溝に内包されるとともに、上記主部材料を上記厚さ方向に分断する第一スリットを形成する工程と、
を備えることを特徴とする、半導体素子の製造方法。
【請求項２８】
上記裏面電極層は、上記裏面のすべてを覆っている、請求項２７に記載の半導体素子の製造方法。
【請求項２９】
上記主部材料の上記主面には、複数の開口を有する絶縁層が設けられており、
上記主面には、上記絶縁層の上記複数の開口から各々が露出する複数の主面電極を有する、請求項２７または２８に記載の半導体素子の製造方法。
【請求項３０】
上記絶縁層は、各々が上記第一方向に沿って延び、かつ互いに平行に離間配置された複数の絶縁層第一スリットと、各々が上記第二方向に沿って延び、かつ互いに平行に離間配置された複数の絶縁層第二スリットと、を有しており、
上記第一スリットは、厚さ方向視において上記絶縁層第一スリットに内包される領域に形成され、
上記第二スリットは、厚さ方向視において上記絶縁層第二スリットに内包される領域に形成される、請求項２７ないし２９のいずれかに記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子、半導体素子集合体、半導体装置、および半導体素子の製造方法に関する。
【背景技術】
【０００２】
半導体素子の製造方法においては、ウエハなどの半導体を含む主部材料に、各々が所定の機能を果たす複数の機能領域が形成される。そして、これらの機能領域を個別に分割するように上記主部材料が切断される。特許文献１に記載の構成においては、上記主部材料の裏面側に金属からなるコンタクト層が形成されている。そして、上記切断においては、上記裏面とは反対側の主面側から、ダイサーを用いたダイシングが行われている。これにより、各々が上記機能領域を具備する複数の半導体素子が形成される。
【０００３】
上記切断において、上記コンタクト層には、上記ダイサーによって裏面が向く方向に押し出される力が作用する。このため、製造された上記半導体素子の裏面に設けられたコンタクト層は、その端縁に裏面が向く方向に突出する微小なバリが生じやすい。上記主面が向く側に設けられた検査手段によって上記裏面が向く方向に上記半導体素子を撮影することにより検査を行なっても、上記バリは検出されにくい。しかしながら、上記半導体素子をたとえば半導体装置の部品として対象物にボンディングするなどの際に、上記バリが障害物となり、適切にボンディングできないという不具合が生じうる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−００９６７０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、上記した事情のもとで考え出されたものであって、バリなどに起因する不具合を抑制可能な半導体素子、半導体素子集合体、半導体装置、および半導体素子の製造方法を提供することをその課題とする。
【課題を解決するための手段】
【０００６】
本発明の第一の側面によって提供される半導体素子は、少なくとも一部が半導体からなり、厚さ方向において互いに反対側を向く主面および裏面を有する主部と、上記主部の上記裏面の少なくとも一部を覆う裏面電極層と、を備えており、上記裏面は、上記厚さ方向に対して直角である第一方向に延びる第一端縁を有しており、上記主部は、上記厚さ方向および上記第一方向のいずれに対しても直角である第二方向を向くとともに、上記主面に繋がり、かつ上記第二方向において上記第一端縁よりも外方に位置する主面側第一側面と、上記第一端縁と上記主面側第一側面とを繋ぐ裏面側第一側面と、を有しており、上記裏面電極層は、上記厚さ方向視において上記第一端縁の少なくとも一部と重なるとともに、上記第二方向において上記主面側第一側面よりも内方に位置することを特徴としている。
【０００７】
本発明の好ましい実施の形態においては、上記裏面電極層は、第一端縁のすべてと重なる。
【０００８】
本発明の好ましい実施の形態においては、上記裏面電極層は、上記裏面が向く方向を向く表面から上記第一端縁側へと回りこむ形状とされた第一曲面部を有している。
【０００９】
本発明の好ましい実施の形態においては、上記裏面電極層は、上記裏面側第一側面の少なくとも一部を覆う第一延伸部を有している。
【００１０】
本発明の好ましい実施の形態においては、上記裏面電極層の上記第一延伸部は、上記第一端縁の全長にわたって、上記第一端縁から上記裏面側第一側面に向かって延伸している。
【００１１】
本発明の好ましい実施の形態においては、上記裏面側第一側面は、上記第一端縁に繋がり上記第二方向を向く部分と、この第二方向を向く部分と上記主面側第一側面とを繋ぐ凹曲面状の部分と、を有する。
【００１２】
本発明の好ましい実施の形態においては、上記裏面側第一側面の上記厚さ方向寸法は、上記裏面電極層の厚さよりも大である。
【００１３】
本発明の好ましい実施の形態においては、上記裏面側第一側面の上記厚さ方向寸法は、上記主面側第一側面の上記厚さ方向寸法よりも小である。
【００１４】
本発明の好ましい実施の形態においては、上記裏面は、上記第二方向において互いに反対側に位置する、２つの上記第一端縁を有しており、
上記主部は、上記第二方向において互いに反対側に位置する、２つの上記主面側第一側面および２つの裏面側第一側面を有している。
【００１５】
本発明の好ましい実施の形態においては、上記裏面電極層は、上記第二方向において互いに反対側に位置する、２つの上記第一曲面部を有している。
【００１６】
本発明の好ましい実施の形態においては、上記裏面電極層は、上記第二方向において互いに反対側に位置する、２つの上記第一延伸部を有している。
【００１７】
本発明の好ましい実施の形態においては、上記裏面は、上記第二方向に延びる第二端縁を有しており、上記主部は、上記第一方向を向くとともに、上記主面に繋がり、かつ上記第一方向において上記第二端縁よりも外方に位置する主面側第二側面と、上記第二端縁と上記主面側第二側面とを繋ぐ裏面側第二側面と、を有しており、上記裏面電極層は、上記厚さ方向視において上記第二端縁の少なくとも一部と重なるとともに、上記第一方向において上記主面側第二側面よりも内方に位置する。
【００１８】
本発明の好ましい実施の形態においては、上記裏面電極層は、第二端縁のすべてと重なる。
【００１９】
本発明の好ましい実施の形態においては、上記裏面電極層は、上記裏面が向く方向を向く表面から上記第二端縁側へと回りこむ形状とされた第二曲面部を有している。
【００２０】
本発明の好ましい実施の形態においては、上記裏面電極層は、上記裏面側第二側面の少なくとも一部を覆う第二延伸部を有している。
【００２１】
本発明の好ましい実施の形態においては、上記裏面電極層の上記第二延伸部は、上記第二端縁の全長にわたって、上記第二端縁から上記裏面側第二側面に向かって延伸している。
【００２２】
本発明の好ましい実施の形態においては、上記裏面側第二側面は、上記第二端縁に繋がり上記第一方向を向く部分と、この第一方向を向く部分と上記主面側第二側面とを繋ぐ凹曲面状の部分と、を有する。
【００２３】
本発明の好ましい実施の形態においては、上記裏面側第二側面の上記厚さ方向寸法は、上記裏面電極層の厚さよりも大である。
【００２４】
本発明の好ましい実施の形態においては、上記裏面側第二側面の上記厚さ方向寸法は、上記主面側第二側面の上記厚さ方向寸法よりも小である。
【００２５】
本発明の好ましい実施の形態においては、上記裏面は、上記第一方向において互いに反対側に位置する、２つの上記第二端縁を有しており、上記主部は、上記第一方向において互いに反対側に位置する、２つの上記主面側第二側面および２つの裏面側第二側面を有している。
【００２６】
本発明の好ましい実施の形態においては、上記裏面電極層は、上記第一方向において互いに反対側に位置する、２つの上記第二曲面部を有している。
【００２７】
本発明の好ましい実施の形態においては、上記裏面電極層は、上記第一方向において互いに反対側に位置する、２つの上記第二延伸部を有している。
【００２８】
本発明の好ましい実施の形態においては、上記裏面電極層は、上記裏面のすべてを覆っている。
【００２９】
本発明の好ましい実施の形態においては、上記主面の少なくとも一部を覆うとともに、開口を有する絶縁層を有しており、上記主面に形成され、かつ上記絶縁層の上記開口から露出する主面電極を有する。
【００３０】
本発明の第二の側面によって提供される半導体素子集合体は、保持テープと、マトリクス状に配置された状態で上記保持テープに保持された本発明の第一の側面によって提供される複数の半導体素子と、を備えることを特徴としている。
【００３１】
本発明の第三の側面によって提供される半導体装置は、本発明の第一の側面によって提供される半導体素子と、上記半導体素子に導通する２つの導通部材と、上記半導体素子と上記２つの導通部材の一部ずつとを覆う封止樹脂と、を備えることを特徴としている。
【００３２】
本発明の第四の側面によって提供される半導体素子の製造方法は、少なくとも一部が半導体からなり、厚さ方向において互いに反対側を向く主面および裏面を有するとともに、上記裏面の少なくとも一部が裏面電極層によって覆われた主部材料を用意する工程と、上記主部材料の上記主面側を保持テープに保持させる工程と、上記厚さ方向に対して直角である第一方向に沿って、上記裏面電極層の一部と上記主部材料の上記裏面側部分の一部とを削除することにより、第一溝を形成する工程と、上記主部材料の上記裏面側を保持テープに保持させる工程と、上記厚さ方向および上記第一方向のいずれに対しても直角である第二方向寸法が上記第一溝の上記第二方向寸法以下であり、かつ上記厚さ方向視において上記第一溝に内包されるとともに、上記主部材料を上記厚さ方向に分断する第一スリットを形成する工程と、を備えることを特徴としている。
【００３３】
本発明の好ましい実施の形態においては、上記裏面電極層は、上記裏面のすべてを覆っている。
【００３４】
本発明の好ましい実施の形態においては、上記主部材料の上記主面には、複数の開口を有する絶縁層が設けられており、上記主面には、上記絶縁層の上記複数の開口から各々が露出する複数の主面電極を有する。
【００３５】
本発明の好ましい実施の形態においては、上記絶縁層は、各々が上記第一方向に沿って延び、かつ互いに平行に離間配置された複数の絶縁層第一スリットと、各々が上記第二方向に沿って延び、かつ互いに平行に離間配置された複数の絶縁層第二スリットと、を有しており、上記第一スリットは、厚さ方向視において上記絶縁層第一スリットに内包される領域に形成され、上記第二スリットは、厚さ方向視において上記絶縁層第二スリットに内包される領域に形成される。
【００３６】
このような構成によれば、上記第一端縁に続く上記裏面側第一側面が形成されており、この裏面側第一側面の第二方向外方に上記主面側第一側面が形成されている。そして、上記裏面電極層は、上記第一端縁の少なくとも一部と重なるものの、上記主面側第一側面を超えて大きくはみ出す形状とはなっていない。このような上記裏面電極層は、上記厚さ方向外方に大きく突出するバリが生じにくい。したがって、半導体装置の部品として対象物にボンディングするなどの際に、上記バリが障害物となり、適切にボンディングできないという不具合を抑制することができる。
【００３７】
本発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
【図面の簡単な説明】
【００３８】
【図１】本発明の第一実施形態に基づく半導体素子の製造方法に用いられる主部材料を示す要部平面図である。
【図２】図１のＩＩ−ＩＩ線に沿う要部断面図である。
【図３】本発明の第一実施形態に基づく半導体素子の製造方法において第一溝を形成する工程を示す要部斜視図である。
【図４】図３のＩＶ−ＩＶ線に沿う要部断面図である。
【図５】第一溝を示す要部拡大断面図である。
【図６】本発明の第一実施形態に基づく半導体素子の製造方法において第一溝および第二溝が形成された状態を示す要部斜視図である。
【図７】第二溝を示す要部拡大断面図である。
【図８】本発明の第一実施形態に基づく半導体素子の製造方法に用いられる主部材料を示す要部平面図である。
【図９】本発明の第一実施形態に基づく半導体素子の製造方法に用いられる主部材料を示す要部斜視図である。
【図１０】図８のＸ−Ｘ線に沿う要部断面図である。
【図１１】本発明の第一実施形態に基づく半導体素子の製造方法において第一スリットを形成する工程を示す要部斜視図である。
【図１２】図１１のＸＩＩ−ＸＩＩ線に沿う要部断面図である。
【図１３】本発明の第一実施形態に基づく半導体素子の製造方法において第一スリットが形成された状態を示す要部断面図である。
【図１４】第一溝および第一スリットを示す要部拡大断面図である。
【図１５】本発明の第一実施形態に基づく半導体素子の製造方法において第一スリットおよび第二スリットが形成された状態を示す要部斜視図である。
【図１６】本発明の第一実施形態に基づく半導体素子集合体を示す要部斜視図である。
【図１７】本発明の第一実施形態に基づく半導体素子を示す斜視図である。
【図１８】図１７のＸＶＩＩＩ−ＸＶＩＩI線に沿う要部拡大断面図である。
【図１９】図１７の半導体素子を示す切断端面図である。
【図２０】図１７の半導体素子を示す切断端面拡大図である。
【図２１】本発明の第一実施形態に基づく半導体装置を示す断面図である。
【発明を実施するための形態】
【００３９】
以下、本発明の好ましい実施の形態につき、図面を参照して具体的に説明する。
【００４０】
図１〜図１５は、本発明の第一実施形態に基づく半導体素子の製造方法を示している。
【００４１】
図１および図２は、本製造方法に用いられる主部材料１０を示している。図１は、主部材料１０の厚さ方向であるｚ方向視における要部平面図であり、図２は、図１のＩＩ−ＩＩ線に沿うｙｚ平面における要部断面図である。主部材料１０は、少なくとも一部が半導体材料からなり、本実施形態においては、ｎ型領域およびｐ型領域が形成されたＳｉからなる。すなわち、主部材料１０は、図１および図２に示す状態に先立ち、いわゆるウエハの状態で、半導体素子の所定の機能を果たすべき複数の機能領域が作りこまれたものである。主部材料１０の厚さは、たとえば８０〜２６０μｍである。
【００４２】
主部材料１０は、主面１０ａおよび裏面１０ｂを有する。主面１０ａおよび裏面１０ｂは、ｚ方向において互いに反対側を向いている。主面１０ａには、複数の主面電極４と絶縁層３０が形成されている。複数の主面電極４は、上記機能領域に導通する電極であり、たとえばＡｕからなる。絶縁層３０は、たとえばＳｉＯ2からなり、厚さがたとえば３〜１０μｍである。絶縁層３０には、複数の開口３１が形成されている。各開口３１は、主面電極４を露出させている。また、本図の絶縁層３０には、後述する絶縁層第一スリット３２ａが表れている。
【００４３】
裏面１０ｂには、導電体層２０が形成されている。導電体層２０は、たとえばＡｕなどの金属からなる層であり、本実施形態においては、裏面１０ｂの前面を覆っている。導電体層２０の厚さは、たとえば２μｍ程度である。
【００４４】
図１および図２においては、主部材料１０は、保持テープＤｔに保持されている。保持テープＤｔは、図中上面が接着面とされている。主部材料１０は、主面１０ａがｚ方向下方を向き、保持テープＤｔと対面する姿勢で保持テープＤｔに保持されている。このため、導電体層２０がｚ方向上方に露出している。
【００４５】
次いで、図３および図４に示すように、第一溝１５ａを形成する。第一溝１５ａの形成は、たとえばダイサーＤｃを用いたダイシングによって行う。なお、図３における二点差線は、ダイサーＤｃによって削除される領域を示している。まず、ダイサーＤｃを用いて、導電体層２０および主部材料１０の裏面１０ｂ近傍の領域を、ｘ方向に沿って順次削除することにより、ｘ方向に延びる第一溝１５ａを形成する。この際、第一溝１５ａの深さは、たとえば８〜２０μｍ程度、第一溝１５ａの幅は、たとえば２５〜４０μｍである。すなわち、ダイサーＤｃをいわゆるハーフカットの状態で使用することにより、主部材料１０が厚さ方向に切断されてしまうことはなく上述した程度の寸法の第一溝１５ａが形成される。ｘ方向に沿ったダイサーＤｃによる削除作業を複数回行うことにより、各々がｘ方向に延び、互いにｙ方向に等ピッチで離間配置された複数の第一溝１５ａが形成される。
【００４６】
なお、絶縁層３０には、複数の絶縁層第一スリット３２ａが形成されている。絶縁層第一スリット３２ａは、絶縁層３０の一部がｘ方向に沿って除去されたことによって形成されている。複数の絶縁層第一スリット３２ａは、各々がｘ方向に延び、互いにｙ方向に等ピッチで離間配置されている。上述した第一溝１５ａの形成においては、各第一溝１５ａが各絶縁層第一スリット３２ａにｚ方向視において重なるようにダイサーＤｃを走査する。
【００４７】
ダイサーＤｃによって形成された第一溝１５ａは、図５に例示される詳細形状となりうる。本図に示すように、第一溝１５ａは、裏面１０ｂに繋がるｙ方向を向く平坦な部分と、この平坦な部分と第一溝１５ａの底部との間に位置する凹曲面状の部分とを有している。裏面１０ｂは、ｘ方向に長く延びる第一端縁１２ａを有するものとなっている。そして、第一端縁１２ａは、ｚ方向視において導電体層２０と少なくとも一部が重なっており、本実施形態においては、第一端縁１２ａの全長にわたって導電体層２０と重なっている。
【００４８】
また、導電体層２０は、第一曲面部２３ａを有している。第一曲面部２３ａは、導電体層２０のうち裏面１０ｂが向く方向を向く表面から第一端縁１２ａへと回りこむ形状とされた曲面である。本実施形態においては、第一曲面部２３ａは、第一端縁１２ａの全長に対応する領域にｘ方向に沿って形成されている。このような第一曲面部２３ａは、ダイサーＤｃによる削除作業において、導電体層２０の上記表面近傍部分が主部材料１０の内部に引きこまれることによって形成されたものである。
【００４９】
また、さらに導電体層２０は、第一延伸部２２ａを有している。第一延伸部２２ａは、第一端縁１２ａから第一溝１５ａの底面に向かう方向（ｚ方向下方）に延出しており、第一溝１５ａの内側面のごく一部を覆っている。本実施形態においては、第一端縁１２ａの全長にわたって第一延伸部２２ａが存在している例を典型例として挙げるが、第一端縁１２ａの一部のみに第一延伸部２２ａが存在する構成であってもよい。第一延伸部２２ａは、ダイサーＤｃによる削除作業において、導電体層２０の一部が主部材料１０の内部に引き伸ばされることによって形成されたものである。
【００５０】
図３に示した想像線のうちｘ方向に延びるものによって示された領域をダイサーＤｃによって削除することにより複数の第一溝１５ａを形成した後は、図３に示した想像線のうちｙ方向に延びるものによって示された領域をダイサーＤｃによって削除する。これにより、図６に示すように、複数の第二溝１５ｂが形成される。第二溝１５ｂの形成においては、ダイサーＤｃの削除深さなどの条件は第一溝１５ａの形成における条件と同様である。このため、第二溝１５ｂは、第一溝１５ａと延びる方向が異なることを主な相違点とする以外は、同様の構成となっている。
【００５１】
すなわち、図７に示すように、第二溝１５ｂは、裏面１０ｂに繋がるｘ方向を向く平坦な部分と、この平坦な部分と第二溝１５ｂの底部との間に位置する凹曲面状の部分とを有している。裏面１０ｂは、ｙ方向に長く延びる第二端縁１２ｂを有するものとなっている。そして、第二端縁１２ｂは、ｚ方向視において導電体層２０と少なくとも一部が重なっており、本実施形態においては、第二端縁１２ｂの全長にわたって導電体層２０と重なっている。
【００５２】
また、導電体層２０は、第二曲面部２３ｂを有している。第二曲面部２３ｂは、導電体層２０のうち裏面１０ｂが向く方向を向く表面から第二端縁１２ｂへと回りこむ形状とされた曲面である。本実施形態においては、第二曲面部２３ｂは、第二端縁１２ｂの全長に対応する領域にｙ方向に沿って形成されている。このような第二曲面部２３ｂは、ダイサーＤｃによる削除作業において、導電体層２０の上記表面近傍部分が主部材料１０の内部に引きこまれることによって形成されたものである。
【００５３】
また、さらに導電体層２０は、第二延伸部２２ｂを有している。第二延伸部２２ｂは、第二端縁１２ｂから第二溝１５ｂの底面に向かう方向（ｚ方向下方）に延出しており、第二溝１５ｂの内側面のごく一部を覆っている。本実施形態においては、第二端縁１２ｂの全長にわたって第二延伸部２２ｂが存在している例を典型例として挙げるが、第二端縁１２ｂの一部のみに第二延伸部２２ｂが存在する構成であってもよい。第二延伸部２２ｂは、ダイサーＤｃによる削除作業において、導電体層２０の一部が主部材料１０の内部に引き伸ばされることによって形成されたものである。
【００５４】
なお、図８に示すように、絶縁層３０には、複数の絶縁層第一スリット３２ａおよび複数の絶縁層第二スリット３２ｂが形成されている。絶縁層第一スリット３２ａは、絶縁層３０の一部がｘ方向に沿って除去されたことによって形成されている。複数の絶縁層第一スリット３２ａは、各々がｘ方向に延び、互いにｙ方向に等ピッチで離間配置されている。絶縁層第二スリット３２ｂは、絶縁層３０の一部がｙ方向に沿って除去されたことによって形成されている。複数の絶縁層第二スリット３２ｂは、各々がｙ方向に延び、互いにｘ方向に等ピッチで離間配置されている。複数の絶縁層第一スリット３２ａおよび複数の絶縁層第二スリット３２ｂによって区画された複数の矩形状領域には、各々に１つずつの主面電極４が配置された状態となる。上述した第一溝１５ａの形成においては、各第一溝１５ａが各絶縁層第一スリット３２ａにｚ方向視において重なるようにダイサーＤｃを走査する。また、上述した第二溝１５ｂの形成においては、各第二溝１５ｂが各絶縁層第二スリット３２ｂにｚ方向視において重なるようにダイサーＤｃを走査する。
【００５５】
複数の第一溝１５ａおよび複数の第二溝１５ｂを形成した後は、主部材料１０を保持テープＤｔからいったん剥離し、図８〜図１０に示すように、裏面１０ｂがｚ方向下方を向き、保持テープＤｔと対面する姿勢で主部材料１０を保持テープＤｔに保持させる。
【００５６】
次いで、図１１および図１２に示すように、ｘ方向に沿って主部材料１０の一部をｘ方向に貫通するように削除する。この削除は、たとえばダイサーＤｃをｘ方向に走査させることによって行う。図１２に示すように、このダイサーＤｃの幅は、第一溝１５ａの幅、すなわち図３に示したダイサーＤｃよりもたとえば１０μｍ程度小である。また、ｚ方向視においてダイサーＤｃと第一溝１５ａとが重なり、さらに、ｙ方向においてダイサーＤｃが第一溝１５ａに内包されるようにダイサーＤｃを走査する。これにより、第一スリット１６ａが形成される。第一スリット１６ａは、主部材料１０を厚さ方向であるｚ方向において主面１０ａから裏面１０ｂにわたって形成されており、ｚ方向視において第一溝１５ａに内包されている。ダイサーＤｃの走査を複数回繰り返すことにより、図１３に示すように、複数の第一スリット１６ａが形成される。
【００５７】
図１４に示すように、第一スリット１６ａは、第一溝１５ａの底面に繋がっており、ｙ方向において主面１０ａの第一端縁１２ａよりも外方に位置している。また、導電体層２０は、ｙ方向において第一スリット１６ａよりも内包に位置している。すなわち、導電体層２０の第一延伸部２２ａは、第一端縁１２ａよりもｙ方向外方に位置するものの、第一スリット１６ａよりもｙ方向内方に位置している。
【００５８】
複数の第一スリット１６ａを形成した後は、同じダイサーＤｃをｙ方向に複数回走査させる。これにより、図１５に示すように、複数の第二スリット１６ｂを形成する。この際、ｚ方向視においてダイサーＤｃと第二溝１５ｂとが重なり、さらに、ｘ方向においてダイサーＤｃが第二溝１５ｂに内包されるようにダイサーＤｃを走査する。第二スリット１６ｂは、主部材料１０を厚さ方向であるｚ方向において主面１０ａから裏面１０ｂにわたって形成されており、ｚ方向視において第二溝１５ｂに内包されている。ダイサーＤｃの走査を複数回繰り返すことにより、複数の第一スリット１６ａが形成される。複数の第一スリット１６ａおよび複数の第二スリット１６ｂが形成されることにより、主部材料１０は、複数の個片に分割される。
【００５９】
この主部材料１０が複数個の個片に分割された状態は、図１６に示すように、本発明においては、複数の半導体素子Ａ１が保持テープＤｔに保持された状態と定義される。複数の半導体素子Ａ１は、ｘ方向およびｙ方向に沿ってマトリクス状に配置されている。この結果、複数の半導体素子Ａ１と保持テープＤｔとを備える半導体素子集合体Ｂ１が得られる。半導体素子集合体Ｂ１は、たとえば半導体素子Ａ１の製造メーカーから、半導体素子Ａ１を電子部品の一つとしてたとえば半導体装置や電子機器に組み込むメーカーへと搬送される形態として用いられる。
【００６０】
図１７は、１つの半導体素子Ａ１を示している。半導体素子Ａ１は、主部１、裏面電極層２、絶縁層３および主面電極４を備えている。本実施形態の半導体素子Ａ１は、たとえばダイオードとして構成されている。
【００６１】
主部１は、主部材料１０が分割されることによって得られた個片からなる。本実施形態の主部１は、ｚ方向視において矩形状であり、ｘ方向に延びる辺およびｙ方向に延びる辺の長さがたとえば０．４ｍｍ〜６ｍｍとされる。また、主部１のｚ方向厚さは、たとえば８０μｍ〜２６０μｍである。主部１は、主面１１および裏面１２を有している。主面１１および裏面１２は、ｚ方向において互いに反対方向を向いている。主部１は、少なくとも一部が半導体によって形成されており、本実施形態においては、そのほとんどがＳｉからなる。
【００６２】
主部１は、２つずつの主面側第一側面１３ａ、裏面側第一側面１４ａ、主面側第二側面１３ｂ、裏面側第二側面１４ｂを有している。主面側第一側面１３ａは、第一溝１５ａであった部分であり、裏面側第一側面１４ａは、第一スリット１６ａであった部分である。また、主面側第二側面１３ｂは、第二溝１５ｂであった部分であり、裏面側第二側面１４ｂは、第二スリット１６ｂであった部分である。
【００６３】
主面側第一側面１３ａは、ｙ方向を向いており、主面１１に繋がっている。主面側第一側面１３ａは、裏面１２のｘ方向に延びる第一端縁１２ａよりもｙ方向においてたとえば５μｍ程度外方に位置している。裏面側第一側面１４ａは、第一端縁１２ａと主面側第一側面１３ａとをつないでいる。裏面側第一側面１４ａは、図１８に示すように、第一端縁１２ａに繋がりｙ方向を向く平面状の部分と、このｙ方向を向く平面状の部分と主面側第一側面１３ａとを繋ぐ凹曲面状の部分とを有する。
【００６４】
主面側第二側面１３ｂは、ｘ方向を向いており、主面１１に繋がっている。主面側第二側面１３ｂは、裏面１２のｙ方向に延びる１２ｂよりもｘ方向においてたとえば５μｍ程度外方に位置している。裏面側第二側面１４ｂは、１２ｂと主面側第二側面１３ｂとを繋いでいる。裏面側第二側面１４ｂは、図１８に示された裏面側第一側面１４ａと同様に、第二端縁１２ｂに繋がりｘ方向を向く平面状の部分と、このｘ方向を向く平面状の部分と主面側第二側面１３ｂとを繋ぐ凹曲面状の部分とを有する。
【００６５】
裏面電極層２は、裏面１２に形成されており、本実施形態においては、裏面１２のすべてを覆っている。裏面電極層２は、たとえばＡｕなどの金属からなる層であり、本実施形態においては、その厚さは、たとえば２μｍ程度である。裏面電極層２は、裏面１２の第一端縁１２ａおよび第二端縁１２ｂのそれぞれとそれらのすべてと重なっている。裏面電極層２は、導電体層２０が分割されることによって形成されている。
【００６６】
裏面電極層２は、２つの第一曲面部２３ａ、２つの第二曲面部２３ｂ、２つの第一延伸部２２ａおよび２つの第二延伸部２２ｂを有している。図１８に示すように、第一曲面部２３ａは、導電体層２０のうち裏面１０ｂが向く方向を向く表面から第一端縁１２ａへと回りこむ形状とされた曲面である。本実施形態においては、第一曲面部２３ａは、第一端縁１２ａの全長に対応する領域にｘ方向に沿って形成されている。図１８に示す第一曲面部２３ａと同様に、第二曲面部２３ｂは、導電体層２０のうち裏面１０ｂが向く方向を向く表面から第二端縁１２ｂへと回りこむ形状とされた曲面である。本実施形態においては、第二曲面部２３ｂは、第二端縁１２ｂの全長に対応する領域にｘ方向に沿って形成されている。第一延伸部２２ａは、主面側第一側面１３ａの少なくとも一部を覆っており、本実施形態においては、図１８に示すように、第一延伸部２２ａは、第一端縁１２ａの全長にわたって第一端縁１２ａから裏面側第一側面１４ａ側に向かって延伸している。第二延伸部２２ｂは、主面側第二側面１３ｂの少なくとも一部を覆っており、本実施形態においては、図１８に示す第一延伸部２２ａと同様に、第二延伸部２２ｂは、第二端縁１２ｂの全長にわたって第二端縁１２ｂから裏面側第二側面１４ｂ側に向かって延伸している。
【００６７】
裏面側第一側面１４ａのｚ方向寸法は、裏面電極層２の厚さよりも大であり、たとえば８〜１２μｍ程度である。また、裏面側第一側面１４ａのｚ方向寸法は、主面側第一側面１３ａのｚ方向寸法よりも小である。同様に、裏面側第二側面１４ｂのｚ方向寸法は、裏面電極層２の厚さよりも大であり、たとえば８〜１２μｍ程度である。また、裏面側第二側面１４ｂのｚ方向寸法は、主面側第二側面１３ｂのｚ方向寸法よりも小である。
【００６８】
主面電極４は、上述した通り、上記機能領域に導通する電極であり、たとえばＡｕからなる。絶縁層３は、絶縁層３０が分割されることによって形成されており、たとえばＳｉＯ2からなり、厚さがたとえば３〜１０μｍである。絶縁層３には、開口３１が形成されている。開口３１は、主面電極４を露出させている。
【００６９】
図１９および図２０は、実際に作成された半導体素子Ａ１の一例の断面写真である。図１９は、半導体素子Ａ１の一部をｚ方向全厚にわたって表しており、図２０は、裏面側第一側面１４ａ近傍部分を拡大して表している。図２０に示すように、この例においては、第一延伸部２２ａは、裏面側第一側面１４ａのすべてを覆うほどのｚ方向寸法ではなく、裏面側第一側面１４ａのごく一部を覆う程度の極小さいｚ方向寸法ではあるものの、第一端縁１２ａを超えて裏面側第一側面１４ａ側に延伸している形態であることが理解される。また、ごく微小領域ではあるものの、第一曲面部２３ａが形成されている。
【００７０】
図２１は、半導体素子Ａ１を用いて製造された半導体装置Ｃ１を示している。半導体装置Ｃ１は、半導体素子Ａ１、リード５１、リード５２、ワイヤ６および封止樹脂７を備えている。
【００７１】
リード５１およびリード５２は、たとえばＣｕからなり、必要に応じてその表面にＮｉメッキなどが施されてもよい。リード５１およびリード５２は、本発明で言う導通部材の一例に相当する。リード５１には、半導体素子Ａ１が搭載されている。より具体的には、半導体素子Ａ１の裏面電極層２をリード５１に押し付けつつ、超音波振動を付与することにより、裏面電極層２とリード５１とを共晶させることによって、半導体素子Ａ１がリード５１に接合されている。リード５２は、ワイヤ６を介して半導体素子Ａ１の主面電極４と導通している。封止樹脂７は、半導体素子Ａ１およびワイヤ６のすべてと、リード５１およびリード５２の一部ずつを覆っており、たとえば黒色のエポキシ樹脂からなる。リード５１およびリード５２のうち封止樹脂７から露出した部分は、半導体装置Ｃ１を回路基板などに実装するための実装端子として用いられる。
【００７２】
次に、半導体素子Ａ１、半導体素子集合体Ｂ１、半導体装置Ｃ１および半導体素子Ａ１の製造方法の作用について説明する。
【００７３】
本実施形態によれば、図１８に示すように、第一端縁１２ａに続く裏面側第一側面１４ａが形成されており、この裏面側第一側面１４ａのｙ方向外方に主面側第一側面１３ａが形成されている。そして、裏面電極層２は、第一端縁１２ａの少なくとも一部と重なるものの、主面側第一側面１３ａを超えて大きくはみ出す形状とはなっていない。このような裏面電極層２は、ｚ方向下方に大きく突出するバリが生じにくい。したがって、半導体素子Ａ１を半導体装置の部品として対象物にボンディングするなどの際に、上記バリが障害物となり、適切にボンディングできないという不具合を抑制することができる。また、このような半導体素子Ａ１を複数備える半導体素子集合体Ｂ１においては、個々の半導体素子Ａ１をピックアップする際にバリによってピックアップが阻害されるなどの不具合を抑制することができる。
【００７４】
図３〜図１４を参照して説明した通り、半導体素子Ａ１の製造方法においては、まず、裏面１２側から複数の第一溝１５ａおよび複数の第二溝１５ｂを形成する。これにより、図５および図７に示すように、導電体層２０は、ダイサーＤｃによってｚ方向内方に引き込まれる格好となり、ｚ方向外方には突出しない形態となる。そして、複数の第一溝１５ａおよび複数の第二溝１５ｂよりも狭い幅のダイサーＤｃを用いて複数の第一スリット１６ａおよび複数の第二スリット１６ｂを形成することにより、第一スリット１６ａおよび第二スリット１６ｂの形成においては、導電体層２０がなんら加工されず、ｚ方向内方に引きこまれた状態が保たれる。半導体素子Ａ１や半導体素子集合体Ｂ１がこのような形態を維持したまま製品化されることにより、バリに起因する不具合を解消することができる。
【００７５】
裏面電極層２が第一曲面部２３ａや第二曲面部２３ｂを有する形状であることにより、半導体素子Ａ１が保持テープＤｔに引っかかってしまったり、半導体素子Ａ１が実装対象物に適切に載置されることを阻害してしまうことを防止するのに有利である。また、裏面電極層２が第一延伸部２２ａおよび第二延伸部２２ｂを有していることは、裏面電極層２が確実にｚ方向内方へと引き込まれている証拠であり、バリの発生を確実に防止するのに適している。
【００７６】
第一延伸部２２ａのｚ方向寸法が、裏面側第一側面１４ａのｚ方向寸法よりも小であることは、図５において、第一延伸部２２ａが第一溝１５ａの底面に到達していないことを意味する。このため、図１４から理解される通り、第一スリット１６ａを形成する際にダイサーＤｃが意図せず導電体層２０の第一延伸部２２ａを加工してしまうことを回避することができる。第一スリット１６ａを形成する際にダイサーＤｃが導電体層２０に接触すると、ダイサーＤｃは導電体層２０をｚ方向外方へと引き出す挙動を示す。この挙動が発生すると、導電体層２０の一部がｚ方向外方に突出するおそれがある。この突出は半導体素子Ａ１においてバリを生じさせるものであるため、これを回避することは好ましい。第二延伸部２２ｂのｚ方向寸法が、裏面側第二側面１４ｂのｚ方向寸法よりも小であることによっても、同様の効果が期待できる。
【００７７】
本発明に係る半導体素子、半導体素子集合体、半導体装置、および半導体素子の製造方法は、上述した実施形態に限定されるものではない。本発明に係る半導体素子、半導体素子集合体、半導体装置、および半導体素子の製造方法の具体的な構成は、種々に設計変更自在である。
【符号の説明】
【００７８】
Ａ１    半導体素子
Ｂ１    半導体素子集合体
Ｃ１    半導体装置
１      主部
１１    主面
１２    裏面
１２ａ  第一端縁
１２ｂ  第二端縁
１３ａ  主面側第一側面
１４ａ  裏面側第一側面
１３ｂ  主面側第二側面
１４ｂ  裏面側第二側面
２      裏面電極層
２２ａ  第一延伸部
２２ｂ  第二延伸部
２３ａ  第一曲面部
２３ｂ  第二曲面部
２０    導電体層
３      絶縁層
３０    絶縁層
３１    開口
３２ａ  絶縁層第一スリット
３２ｂ  絶縁層第二スリット
４      主面電極
１０    主部材料
１０ａ  主面
１０ｂ  裏面
１５ａ  第一溝
１６ａ  第一スリット
１５ｂ  第二溝
１６ｂ  第二スリット
５１    リード
５２    リード
６      ワイヤ
７      封止樹脂
Ｄｃ    ダイサー
Ｄｔ    保持テープ
【図１】
2015041665.tif 000003
【図２】
2015041665.tif 000004
【図３】
2015041665.tif 000005
【図４】
2015041665.tif 000006
【図５】
2015041665.tif 000007
【図６】
2015041665.tif 000008
【図７】
2015041665.tif 000009
【図８】
2015041665.tif 000010
【図９】
2015041665.tif 000011
【図１０】
2015041665.tif 000012
【図１１】
2015041665.tif 000013
【図１２】
2015041665.tif 000014
【図１３】
2015041665.tif 000015
【図１４】
2015041665.tif 000016
【図１５】
2015041665.tif 000017
【図１６】
2015041665.tif 000018
【図１７】
2015041665.tif 000019
【図１８】
2015041665.tif 000020
【図２１】
2015041665.tif 000021
【図１９】
2015041665.tif 000022
【図２０】
2015041665.tif 000023