(57)【要約】【課題】界面特性が良好ではない半導体材料についても、その界面準位を推定し、引いてはトランジスタの特性を推定することを目的とする。【解決手段】ステップＳ１では、少なくともサブスレッショルド領域の電流／電圧特性を取得する。ステップＳ２では、第１の電圧領域における対数変化率の温度変化から、パラメータ群ＮＴ１，σ１を決定して、界面準位のエネルギー分布Ｄｉｔ１を決定する。ステップＳ３では、第２の電圧領域における対数変化率の温度変化から、パラメータ群ＮＴ２，σ２を決定して、界面準位のエネルギー分布Ｄｉｔ２を決定する。ステップＳ４において、２つのエネルギー分布Ｄｉｔ１，Ｄｉｔ２を合成して、サブスレッショルド領域全体でのエネルギー分布Ｄｉｔ０を得る。【選択図】図４
2015026702.tif 000002
【特許請求の範囲】
【請求項１】
絶縁ゲート型電界効果トランジスタが流す電流の前記絶縁ゲート型電界効果トランジスタに印加される制御電圧に対する電流電圧特性に基づいて、前記絶縁ゲート型電界効果トランジスタの界面準位を推定する方法であって、
所定の温度範囲における、前記制御電圧のサブスレッショルド領域の高電圧側である第１の電圧領域での、前記電流の対数値の前記制御電圧に対する変化率の温度変化に基づいて、前記絶縁ゲート型電界効果トランジスタの界面準位を決定するパラメータ群の第１値を決定し、
前記所定の温度範囲における、前記制御電圧の前記サブスレッショルド領域の前記第１の電圧領域よりも低い第２の電圧領域での、前記変化率の温度変化に基づいて、前記パラメータ群の第２値を決定し、
前記パラメータ群の前記第１値から求められる前記界面準位の第１値と、前記パラメータ群の前記第２値から求められる前記界面準位の第２値とを合成して、前記界面準位の合成値を求める、界面準位の推定方法。
【請求項２】
前記所定の温度範囲における、前記第１の電圧領域よりも高い前記制御電圧の領域での前記電流値の前記制御電圧に対する変化率の温度変化に基づいて、前記パラメータ群の第３値（ＮＴ３，σ３）を更に決定し、
前記界面準位の前記第１値及び前記第２値のみならず、更に前記パラメータ群の前記第３値から求められる前記界面準位の第３値も合成して、前記界面準位の合成値（Ｄｉｔ０）を求める、請求項１に記載の界面準位の推定方法。
【請求項３】
請求項１又は請求項２記載の界面準位の推定方法によって得られた前記界面準位の合成値を用いて、前記絶縁ゲート型電界効果トランジスタを評価用素子とする他の絶縁ゲート型電界効果トランジスタの特性を推定する、トランジスタの特性の推定方法。
【請求項４】
前記評価用素子となる前記絶縁ゲート型電界効果トランジスタ及び前記他の絶縁ゲート型電界効果トランジスタはいずれもＳｉＣを半導体材料として採用し、いずれも平面型のゲート構造を採用する、請求項３記載のトランジスタの特性の推定方法。
【請求項５】
請求項３又は請求項４記載のトランジスタの特性の推定方法によって推定された前記他の絶縁ゲート型電界効果トランジスタの特性に基づいて、前記他の絶縁ゲート型電界効果トランジスタの動作をシミュレーションする、トランジスタのシミュレーション方法。
【請求項６】
絶縁ゲート型電界効果トランジスタが流す電流の前記絶縁ゲート型電界効果トランジスタに印加される制御電圧に対する電流電圧特性のうち、前記制御電圧のサブスレッショルド領域での前記電流の対数値の前記制御電圧に対する変化率の、所定の温度範囲における温度変化に基づいて、前記絶縁ゲート型電界効果トランジスタの界面準位の準位密度とエネルギー拡がりとを、前記絶縁ゲート型電界効果トランジスタの界面準位を決定するパラメータとして抽出する、界面準位のパラメータ抽出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体と絶縁膜との界面を有する絶縁ゲート型の半導体装置の界面特性を評価する技術に関する。
【背景技術】
【０００２】
ワイドバンドギャップ半導体材料は絶縁破壊電界値が大きく、たとえばＳｉＣ（炭化珪素）を用いた半導体装置は、低損失で耐圧特性に優れたデバイスとして知られている。
【０００３】
素子耐圧として、６００Ｖから数千Ｖの範囲においては、従来のＳｉを用いたデバイスの場合、バイポーラ素子でなければ、充分に抵抗に低いものが得られなかった。
【０００４】
それに対してＳｉＣを用いたデバイスでは、スイッチング素子として、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）をはじめとするユニポーラ素子でも低い素子抵抗を実現できる。
【０００５】
Ｓｉバイポーラ素子では、オン状態（導通状態）において伝導度変調による多量のキャリアが耐圧層中に存在する。しかしＳｉＣユニポーラ素子ではそのような多量のキャリアが存在しないので、スイッチングの際に多量のキャリアによる過渡電流が生じない。これはスイッチング損失の大幅な低減が可能な点で有利である。
【０００６】
ＳｉＣは熱酸化によってシリコン酸化膜が形成できるので、Ｓｉと同様にシリコン酸化膜を用いたＭＯＳＦＥＴを作製することができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１３−０３８３４０号公報
【特許文献２】特開平８−２２２６１３号公報
【特許文献３】特開２０００−３２３７０９号公報
【非特許文献】
【０００８】
【非特許文献１】M.G.Jaikumar, Shreepad Karmalkar, "Calibration of Mobility and Interface Trap Parameters for High Temperature TCAD Simulation of 4H-SiC VDMOSFETs", Material Science Forum vols.717-720(2012), pp1101-1104
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、ＳｉＣのシリコン酸化膜の界面特性は、Ｓｉのそれと比べると良好ではない。具体的には、ＳｉＣを用いたＭＯＳＦＥＴのチャネル移動度は、バルク移動度と比較するとはるかに小さい値となる。
【００１０】
この現象の起源を調べるため、容量を用いた界面準位の評価方法が提案されている（たとえば特許文献１）。
【００１１】
しかしながら、デバイス特性に大きな影響を及ぼす伝導帯端近傍の値を、精度よく評価することは困難である。
【００１２】
また、容量を用いた評価において、伝導帯近傍の値を評価する場合には、ｎ型の材料に形成されたＭＯＳの容量を評価することになる。しかしながら実際のＭＯＳＦＥＴにおいて伝導帯近傍の値が問題となるｎ型のチャネルは、ｐ型の材料に形成されたＭＯＳの界面を、導電型を反転させた状態として得られる。このため、ｎ型の材料に対する評価から求められた値が、ＭＯＳＦＥＴ中のｎ型のチャネルの特性とは必ずしも対応しない、という問題がある。
【００１３】
デバイスシミュレーションにより、測定された素子特性から界面準位の物性パラメータをフィッティングにより求めることも提案されている（たとえば非特許文献１）。
【００１４】
しかしながら、エネルギー分布を有する界面準位成分としては１種のみを設定し、そのエネルギー分布が温度によって変化しており、物理的な妥当性については検討が不十分である。また、適用温度範囲は室温以上についてのものであり、室温未満の温度範囲の素子特性把握には適用できていない。
【００１５】
界面準位に関連した素子特性の分析方法について、素子特性の劣化との関連を解析する手法が提案され、複数の準位成分を考慮することも示されている（たとえば特許文献２、特許文献３）。
【００１６】
しかしながら、素子特性の温度依存性に関する解析については触れられていない。また、これら２つの文献はＳｉにおけるものである。よって、界面特性がＳｉと比べると良好ではないＳｉＣ材料に、これらの文献の解析をそのままあてはめることは困難である。
【００１７】
この発明は上記の事情に鑑みて、界面特性が良好ではない半導体材料についても、その界面準位を推定し、引いてはトランジスタの特性を推定することを目的とする。
【課題を解決するための手段】
【００１８】
この発明にかかる界面準位の推定方法は、絶縁ゲート型電界効果トランジスタが流す電流の前記絶縁ゲート型電界効果トランジスタに印加される制御電圧に対する電流電圧特性に基づいて、前記絶縁ゲート型電界効果トランジスタの界面準位を推定する方法である。
【００１９】
そしてその第１の態様は、所定の温度範囲における、前記制御電圧のサブスレッショルド領域の高電圧側である第１の電圧領域での、前記電流の対数値の前記制御電圧に対する変化率の温度変化に基づいて、前記絶縁ゲート型電界効果トランジスタの界面準位を決定するパラメータ群の第１値を決定し、前記所定の温度範囲における、前記制御電圧の前記サブスレッショルド領域の前記第１の電圧領域よりも低い第２の電圧領域での、前記変化率の温度変化に基づいて、前記パラメータ群の第２値を決定し、前記パラメータ群の前記第１値から求められる前記界面準位の第１値と、前記パラメータ群の前記第２値から求められる前記界面準位の第２値とを合成して、前記界面準位の合成値を求める。
【００２０】
この発明にかかる界面準位の推定方法の第２の態様は、その第１の態様であって、前記所定の温度範囲における、前記第１の電圧領域よりも高い前記制御電圧の領域での前記電流値の前記制御電圧に対する変化率の温度変化に基づいて、前記パラメータ群の第３値を更に決定する。
【００２１】
そして前記界面準位の前記第１値及び前記第２値のみならず、更に前記パラメータ群の前記第３値から求められる前記界面準位の第３値も合成して、前記界面準位の合成値を求める。
【００２２】
この発明にかかるトランジスタの特性の推定方法は、この発明にかかる界面準位の推定方法の第１の態様、あるいは第２の態様によって得られた前記界面準位の合成値を用いて、前記絶縁ゲート型電界効果トランジスタを評価用素子とする他のトランジスタの特性を推定する。
【００２３】
望ましくは、前記評価用素子となる前記絶縁ゲート型電界効果トランジスタ及び前記他の絶縁ゲート型電界効果トランジスタはいずれもＳｉＣを半導体材料として採用し、いずれも平面型のゲート構造を採用する。
【００２４】
この発明にかかるトランジスタのシミュレーション方法は、この発明にかかるトランジスタの特性の推定方法によって推定された前記他の絶縁ゲート型電界効果トランジスタの特性に基づいて、前記他の絶縁ゲート型電界効果トランジスタの動作をシミュレーションする。
【００２５】
この発明にかかる界面準位のパラメータ抽出方法は、絶縁ゲート型電界効果トランジスタが流す電流の前記絶縁ゲート型電界効果トランジスタに印加される制御電圧に対する電流電圧特性のうち、前記制御電圧のサブスレッショルド領域での前記電流の対数値の前記制御電圧に対する変化率の、所定の温度範囲における温度変化に基づいて、前記絶縁ゲート型電界効果トランジスタの界面準位の準位密度とエネルギー拡がりとを、前記絶縁ゲート型電界効果トランジスタの界面準位を決定するパラメータとして抽出する。
【発明の効果】
【００２６】
この発明にかかる界面準位の推定方法の第１の態様によれば、界面特性が良好ではない半導体材料についても、その界面準位を推定できる。
【００２７】
この発明にかかる界面準位の推定方法の第１の態様ならびに第２の態様によれば、伝導帯端直下のエネルギー領域においても良好に界面準位を推定できる。
【００２８】
この発明にかかるトランジスタの特性の推定方法によれば、他のトランジスタの特性を良好に推定することができる。
【００２９】
この発明にかかるトランジスタのシミュレーション方法によれば、他のトランジスタの動作を良好にシミュレーションすることができる。
【００３０】
この発明にかかる界面準位のパラメータ抽出方法によれば、界面特性が良好ではない半導体材料についても、その界面準位のパラメータを抽出できる。
【図面の簡単な説明】
【００３１】
【図１】実施の形態１における評価方法に供されるＭＯＳＦＥＴの構成を例示する断面図である。
【図２】ドレイン電流とゲート電圧との特性を示すグラフである。
【図３】ドレイン電流とゲート電圧との特性を示すグラフである。
【図４】実施の形態１におけるＭＯＳＦＥＴの評価方法を示すフローチャートである。
【図５】エネルギー分布の、エネルギーに対する依存性を示すグラフである。
【図６】実施の形態２における評価方法に供されるＭＯＳＦＥＴの構成を例示する断面図である。
【図７】実施の形態２におけるＭＯＳＦＥＴの評価方法を示すフローチャートである。
【図８】実施の形態２におけるＭＯＳＦＥＴのオン抵抗を示すグラフである。
【発明を実施するための形態】
【００３２】
実施の形態１．
図１はこの実施の形態における評価方法に供されるＭＯＳＦＥＴ１００の構成を例示する断面図である。ＭＯＳＦＥＴ１００は、他のＭＯＳＦＥＴについての評価用素子（いわゆるＴＥＧ：Test Element Group）として採用することができる。以下、本実施の形態においては当該「他のＭＯＳＦＥＴ」を「本体ＭＯＳＦＥＴ」と仮称する。
【００３３】
ｎ型で低抵抗の半導体基板１は（０００１）面からオフ角を有した主面１ａを有する。主面１ａ上に、ｎ型のドリフト層２が設けられる。ドリフト層２はＭＯＳＦＥＴ１００の耐圧を保持する機能を果たし、主面１ａ上にエピタキシャル成長によって設けられる。本体ＭＯＳＦＥＴにおいて想定される耐圧に応じて、ドリフト層２の層厚は４−１５０μｍ程度に、またドーピング濃度は０．５−３０×１０１５／ｃｍ３程度に、それぞれ設定される。
【００３４】
ｐ型のウェル領域３並びにｎ型のソース領域４及びｎ型のドレイン領域１４が、ドリフト層２中に選択的に形成される。これらの形成にはイオン注入および活性化熱処理工程を採用することができる。ソース領域４、ドレイン領域１４のいずれも、層厚は０．３−０．７μｍ程度に、ドーピング濃度は５−５０×１０１８／ｃｍ３程度に、それぞれ設定される。
【００３５】
ウェル領域３は部分３ａ，３ｂ，３ｃ，３ｄを有している。部分３ａはソース領域４と対向して配置されており、その層厚は０．８−１．５μｍ程度に、またドーピング濃度は７−２０×１０１７／ｃｍ３程度に、それぞれ設定される。これは、本体ＭＯＳＦＥＴにおいて想定する耐圧が、ソース領域４と基板１側（例えば基板１のソース領域４とは反対側に設けられるドレイン電極）との間に印加されたときにも、部分３ａを空乏化させないためである。
【００３６】
もちろん、耐圧が印加されたときの空乏化に依存して、部分３ａの層厚及びドーピング濃度が決まる。想定する耐圧によって空乏化の様子は多少異なることになるが、素子の耐圧が大きくなればなるほど、ドリフト層２のドーピング濃度はより小さい値となる。よって、部分３ａの層厚及びドーピング濃度は、本体ＭＯＳＦＥＴにおいて想定する耐圧によらず、ほぼ同じ範囲の層厚とドーピング濃度を用いることができる。
【００３７】
部分３ｄは、コンタクト領域として機能する。その最表面領域については、そのドーピング濃度を他の部分３ａ，３ｂ，３ｃよりも高く、例えば５−５０×１０１８／ｃｍ３程度に設定してもよい。このような濃度を得るためには、他の部分３ａ，３ｂ，３ｃのドーピング濃度を得るためのイオン注入とは別の、選択的なイオン注入を採用することができる。
【００３８】
部分３ｂ，３ｃは縦方向においては、ソース領域４と対向せず、当該断面において部分３ａ，３ｄと共にソース領域４を囲む。具体的には該断面において、部分３ｂ，３ｃは横方向においてソース領域４、部分３ａを介して部分３ｄと対向する。
【００３９】
但し、部分３ｂは部分３ｃよりもドリフト層２に近く配置される。部分３ｂは例えば部分３ａと同じドーピング濃度を有する。かかるドーピングプロファイルは、例えば本体ＭＯＳＦＥＴの耐圧の確保と耐圧におけるゲート絶縁膜６中の電界値の低減において有効である。
【００４０】
部分３ｃはソース領域４、ドレイン領域１４に挟まれ、部分３ｂよりもゲート絶縁膜６に近く配置される。部分３ｃはゲート絶縁膜６との接触面を含み、チャネルとなる最表面を含む。部分３ｃにおいては、部分３ａ，３ｂよりもドーピング濃度が低い。例えば部分３ｃの実効アクセプタ濃度はゲート絶縁膜６との接触面で１−１０×１０１６／ｃｍ３程度で最小となるドーピングプロファイルを有する。この位置でドーピング濃度を下げることで、不純物による散乱が低減され、チャネルにおけるキャリアの移動度が増加し、素子抵抗を下げることができる。
【００４１】
部分３ｃの長さ（ソース領域４、ドレイン領域１４間の距離）がチャネル長Ｌｃｈ１に相当する。チャネル長Ｌｃｈ１は、例えば１０−５００μｍ程度に設定される。このチャネル長Ｌｃｈ１を十分に長くすることが望ましい。短チャネル効果などの影響を排除して、チャネル特性だけを反映したドレイン電流・ゲート電圧特性が得られるからである。
【００４２】
図１には、ＪＦＥＴ領域５も示されている。ＪＦＥＴ領域５は本体ＭＯＳＦＥＴにおいて、ウェル領域３が形成されないｎ型の領域であって、ドリフト層２の上（ドレイン領域４側）に配置される。例えばＪＦＥＴ領域５はドリフト層２よりも大きなドーピング濃度を有してもよい。
【００４３】
ＪＦＥＴ領域５は、ドリフト層２のエピタキシャル成長時に連続的に形成してもよいし、エピタキシャル成長後にイオン注入によって形成してもよい。また、イオン注入種の活性化熱処理は一括して行ってもよいし、それぞれの注入工程ごとに活性化熱処理を行ってもよい。
【００４４】
なお、図１においては、ＪＦＥＴ領域５がウェル領域３の下にも存在する構成が例示されている。但し、ＪＦＥＴ領域５は、ウェル領域３とほぼ同じ深さまで存在する構成であってもよいし、ウェル領域３よりも浅い構成であってもよい。このような場合にはＪＦＥＴ領域５に相当する部分は図１においては現れない。
【００４５】
部分３ｃを露出させるウェル領域３、ソース領域４、ドレイン領域１４が設けられた層構造の上に、ゲート絶縁膜６、ゲート電極７を形成してゲート部６７を作製する。
【００４６】
ゲート絶縁膜６には、例えばシリコン酸化膜もしくはシリコン酸化窒化膜を採用する。これらは例えば、炭化珪素半導体の熱酸化や窒化、絶縁膜を堆積成膜することによって、あるいはこれらの併用によって形成できる。ゲート絶縁膜６の厚さは、部分３ｃと対向する部分において１０−１００ｎｍ程度に設定される。
【００４７】
なお、窒化の工程を用いることでＭＯＳ界面特性は改善される。但し、半導体基板１、ドリフト層２、ウェル領域３、ソース領域４、ドレイン領域１４の材料としてＳｉＣを用いた場合、Ｓｉを用いた場合と比較して、チャネル移動度は小さい値となる。
【００４８】
ゲート電極７には、例えば多結晶シリコン膜や金属膜が採用される。
【００４９】
ゲート絶縁膜６の材料、ゲート電極７の材料をこの順に成膜し、その後ゲート部６７以外の領域についてこれらを除去することで、ゲート絶縁膜６、ゲート電極７が整形される。
【００５０】
ゲート部６７は層間絶縁膜８で覆われる。層間絶縁膜８はソース電極９およびドレイン電極２０の接触部となる領域を露出させる。具体的には、ソース電極９が接触できるようにソース領域４の一部及び部分３ｄを、ドレイン電極２０が接触できるようにドレイン領域１４の一部を、それぞれ露出させる。
【００５１】
ソース電極９は層間絶縁膜８が露出させたソース領域４の一部及び部分３ｄに接触して設けられる。ドレイン電極２０は層間絶縁膜８が露出させたドレイン領域１４の一部に接触して設けられる。
【００５２】
ソース電極９、ドレイン電極２０および層間絶縁膜８上には、ソース電極９と接続されるソース配線１１と、ドレイン電極２０と接続されるドレイン配線２１とが設けられる。ソース配線１１とドレイン配線２１とは、層間絶縁膜８上で互いに離間している。
【００５３】
なお、ゲート電極７と接続されるゲート電極パッドが形成される領域においては、層間絶縁膜８上にソース配線１１及びドレイン配線２１は設けられない。
【００５４】
ＭＯＳＦＥＴ１００について、ドレイン電流ＩＤとゲート電圧ＶＧとの特性（以下「電流／電圧特性」と称す）は図２及び図３で示される。図２及び図３のいずれも、測定値を曲線で、計算値を記号で、それぞれ示している。なお、図２及び図３は半導体材料としてＳｉＣを採用し、ドレイン電圧が０．１Ｖである場合を例示した。
【００５５】
図２はゲート電圧ＶＧのしきい値Ｖth1，Ｖth2，Ｖth3（それぞれＭＯＳＦＥＴ１００の温度が−５０℃、２５℃、２００℃の場合）を含む比較的に広い範囲でのゲート電圧ＶＧについての電流／電圧特性を示す。但し、図２において、横軸及び縦軸には線形目盛が採用される。
【００５６】
ここでゲート電圧ＶＧのしきい値は、電流／電圧特性が線形であると見なせる領域のグラフを外挿して、ドレイン電流ＩＤが零となるゲート電圧ＶＧとして見積もられる。
【００５７】
図２及び図３から理解されるように、電流／電圧特性及びしきい値は温度依存性が大きい。
【００５８】
通常の絶縁ゲート型電界効果トランジスタでは、温度上昇とともにキャリアの移動度が減少するので、ドレイン電流は減少する。しかしながらＳｉＣを用いたＭＯＳＦＥＴでは、温度上昇とともにドレイン電流が増加し、低温側では電流値が大幅に減少する。これはＭＯＳ界面の準位が大きいので、想定する温度範囲のうち高温側では比較的理想に近い特性が得られるのに対して、低温側では本来チャネルに存在してドレイン電流に寄与すべき電子が、界面準位に捕獲されているからであると考えられる。
【００５９】
図３はしきい値よりも低い範囲、即ちサブスレッショルド領域と呼ばれる範囲でのゲート電圧ＶＧについての電流／電圧特性を示す。但し、図３においては横軸には線形目盛が、縦軸には対数目盛が、それぞれ採用され、片対数グラフが示されている。また、示しているゲート電圧ＶＧの範囲は、比較的理想に近い特性である、２００℃（想定する温度範囲の最高温度）におけるしきい値近傍以下に対応する。
【００６０】
図３を参照して、ゲート電圧ＶＧのサブスレッショルド領域の高電圧側である第１の電圧領域のデータＧ１と、第１の電圧領域よりも低い第２の電圧領域のデータＧ２とでは、ドレイン電流ＩＤの対数値log（ＩＤ）のゲート電圧ＶＧに対する変化率ｄ（log（ＩＤ））／ｄＶＧ（以下「対数変化率」と称す）は明らかに異なる。例えば、データＧ１は、対数変化率が温度上昇と共に低減する傾向を見せるのに対し、データＧ２は、対数変化率が温度上昇と共に増大する傾向を見せる。
【００６１】
なお、サブスレッショルド領域の解析においては、ドレイン電流ＩＤが一桁変化するときのゲート電圧ＶＧの変化量をサブスレッショルドスイング（あるいは「Ｓファクタ」）と称して用いられることが公知である。よって対数変化率はサブスレッショルドスイングの逆数に近い概念である。しかしながら、従来のサブスレッショルドスイングは、サブスレッショルド領域における電流／電圧特性の片対数グラフで一つの傾斜しか採用していなかった。換言すれば、サブスレッショルドスイングのゲート電圧ＶＧに対する依存性を無視していた。
【００６２】
これに対し、この実施の形態では、サブスレッショルド領域において、対数変化率を複数のゲート電圧ＶＧに対して求める点で、公知のサブスレッショルドスイングとは大きな相違がある。
【００６３】
図４は、本実施の形態におけるＭＯＳＦＥＴ１００の評価方法を示すフローチャートである。まずステップＳ１において、少なくともサブスレッショルド領域の電流／電圧特性を、想定する所定の温度範囲において（異なる複数の温度について）取得する。ここでいう「取得」とは、電流／電圧特性の「測定」ではなく、予め測定された電流／電圧特性のデータを、引き続いて行われる計算のために取得することを意味する。もちろん、ステップＳ１において電流／電圧特性の「測定」を含めてもよい。
【００６４】
次にステップＳ２において、第１の電圧領域における対数変化率の温度変化から、パラメータ群ＮＴ１，σ１を決定する。ステップＳ３では第２の電圧領域における対数変化率の温度変化から、パラメータ群ＮＴ２，σ２を決定する。
【００６５】
パラメータＮＴ１，ＮＴ２はウェル領域３を構成する半導体とゲート絶縁膜６との界面の準位密度であり、パラメータσ１，σ２はそのエネルギー拡がりである。これらは非特許文献１に示されるような温度に依存して相違するものではなく、ステップＳ１で取得される複数の温度における電流／電圧特性に共通するパラメータである。そしてこれらはそれぞれデータＧ１，Ｇ２の対数変化率の温度変化の傾向に適合する。
【００６６】
パラメータ群ＮＴ１，σ１を決定するために採用される電流／電圧特性と、パラメータ群ＮＴ２，σ２を決定するために採用される電流／電圧特性とは、いずれも、想定する所定の温度範囲を同じにして測定されなければならない。
【００６７】
このようなパラメータ群の決定は、例えば以下のようにして行うことができる。一般に、界面準位のエネルギー分布Ｄｉｔは、伝導帯端の準位密度ＮＴ、準位のエネルギーＥＴ、伝導帯端のエネルギーＥＣ、エネルギー拡がりσを導入して、ＮＴ・exp［（ＥＴ−ＥＣ）／σ］で表わすことができる。よって準位密度ＮＴ、エネルギー拡がりσを変えて公知のデバイスシミュレーションを行って界面準位のエネルギー分布Ｄｉｔを求め、第１の電圧領域における対数変化率の温度変化を近似する準位密度ＮＴ１及びエネルギー拡がりσ１、並びに第２の電圧領域における対数変化率の温度変化を近似する準位密度ＮＴ２及びエネルギー拡がりσ２を得ることができる。
【００６８】
例えばステップＳ２においては、ＮＴ１＝２×１０１４／ｃｍ２ｅＶ、σ１＝０．０４ｅＶ、と決定し、これに基づいて界面準位のエネルギー分布Ｄｉｔ１を求める。またステップＳ３においてはＮＴ２＝１×１０１３／ｃｍ２ｅＶ、σ２＝０．２ｅＶと決定し、これに基づいて界面準位のエネルギー分布Ｄｉｔ２を求める。
【００６９】
なお、パラメータ群ＮＴ１，σ１を決定するデバイスシミュレーションにおいて第２の電圧領域におけるデータＧ２が影響しないように、またパラメータ群ＮＴ２，σ２を決定するデバイスシミュレーションにおいて第１の電圧領域におけるデータＧ１が影響しないように、第１の電圧領域と第２の電圧領域とを設定できることが確かめられている。
【００７０】
具体的には、第２の電圧領域におけるドレイン電流ＩＤが、第１の電圧領域におけるドレイン電流ＩＤよりも３桁から４桁程度小さくなるようにすることで、第１の電圧領域と第２の電圧領域とを、相互に大きな影響を及ぼすことなく設定できることが確かめられている。
【００７１】
また、対数変化率を求め易いように、第１の電圧領域、第２の電圧領域は、それぞれにおいて電流／電圧特性の片対数グラフが直線で近似しやすいように選定されることが望ましい。
【００７２】
このようにして、第１の電圧領域での対数変化率の温度変化に対応して決定されたエネルギー分布Ｄｉｔ１と、第２の電圧領域での対数変化率の温度変化に対応して決定されたエネルギー分布Ｄｉｔ２とは、相互に大きな影響を及ぼすことがないことがわかった。
【００７３】
図５に、ステップＳ２，Ｓ３で決定されたエネルギー分布Ｄｉｔ１，Ｄｉｔ２の、エネルギーに対する依存性を、それぞれグラフＬ１，Ｌ２で示す。そして界面準位の総量としてはこれら２つのエネルギー分布Ｄｉｔ１，Ｄｉｔ２の足し合わせで得られる。従ってステップＳ４において、２つのエネルギー分布Ｄｉｔ１，Ｄｉｔ２を合成して、サブスレッショルド領域全体でのエネルギー分布Ｄｉｔ０を得ることができる。ここで、エネルギー拡がりσ１の値は０．０４ｅＶと小さく、伝導帯端直下のエネルギー範囲まで求められることが示されている。
【００７４】
ＭＯＳＦＥＴ１００や本体ＭＯＳについてデバイスシミュレーションを行う際に、本実施の形態で示されたようにしてエネルギー分布Ｄｉｔ０を用いることは、特に半導体材料としてＳｉＣが採用される場合に好適である。サブスレッショルド領域では電流／電圧特性が界面準位の影響を受けやすいところ、従来から半導体材料として良く用いられているＳｉと比較して、ＳｉＣは界面準位が良好でなく、従来のように単なるサブスレッショルドスイングだけでは正確な電流／電圧特性を把握することはできないからである。
【００７５】
さらに、図２に見られる、電流／電圧特性が線形であると見なせる程度にゲート電圧ＶＧがしきい値よりも大きな領域においても、電流・電圧特性の測定結果と計算結果とを近づけることが望ましい。
【００７６】
この領域においてシミュレーション結果を、電流／電圧特性の測定値に近づけるためには、この領域においても界面準位のエネルギー分布Ｄｉｔ３を求め、界面準位全体でのエネルギー分布Ｄｉｔ０をエネルギー分布Ｄｉｔ１，Ｄｉｔ２のみならずエネルギー分布Ｄｉｔ３をも合成して求めることになる。エネルギー分布Ｄｉｔ３も、エネルギー分布Ｄｉｔ１，Ｄｉｔ２と同様にして、パラメータ群ＮＴ３、σ３を変えて公知のデバイスシミュレーションを行って求めることができる。但し、ここでは、対数変化率ではなく、ドレイン電流ＩＤのゲート電圧ＶＧに対する変化率ｄＩＤ／ｄＶＧの温度変化に対応して決定される。例えばＮＴ２＜ＮＴ１＜ＮＴ３，σ２＞σ１＞σ３である。
【００７７】
あるいは、一般に、ゲート電圧ＶＧが大きい領域においては、移動度のうち表面ラフネスに関係した成分が電流／電圧特性に与える影響が大きくなると言われている。よってこの成分を調整して測定結果と計算結果とを近づけることもできる。
【００７８】
このようにして得られたエネルギー分布Ｄｉｔ０に基づいてデバイスシミュレーションを行った結果を、図２及び図３においてプロットした。図２及び図３に見られるように、このシミュレーション結果（点）は電流・電圧特性の測定値（線）に近い。
【００７９】
このようにしてＭＯＳＦＥＴ１００の電流／電圧特性について、サブスレッショルド領域ならびに、線形であると見なせる領域のいずれの特性についても、測定結果と計算結果とを近づけることができる。従ってパラメータ群ＮＴ１，σ１，ＮＴ２，σ２，ＮＴ３，σ３を用いて、あるいはエネルギー分布Ｄｉｔ１，Ｄｉｔ２，Ｄｉｔ３を用いてＭＯＳＦＥＴ１００の素子特性の記述が可能となる。
【００８０】
これは、界面特性が良好ではない半導体材料についても、上述の手法によって、その界面準位のパラメータを適切に抽出できることを意味する。
【００８１】
あるいは、サブスレッショルド領域において対数変化率を決定する電圧領域を、（上述の用に二つに限定せず）三つ以上に分けることもできる。例えば上述の例では、第２の電圧領域におけるドレイン電流ＩＤが、第１の電圧領域におけるドレイン電流ＩＤよりも３桁から４桁程度小さくなるように、第１の電圧領域と第２の電圧領域とが離れていた。これらの間に更に他の電圧領域を設定し、この電圧領域において対数変化率を決定し、パラメータ群を決定し、エネルギー分布を決定してもよい。例えばこの電圧領域におけるドレイン電流ＩＤが、第１の電圧領域におけるドレイン電流ＩＤよりも２桁程度小さい。
【００８２】
実施の形態２．
図６はこの実施の形態における評価方法に供されるＭＯＳＦＥＴ２００の構成を例示する断面図である。ＭＯＳＦＥＴ２００はＭＯＳＦＥＴ１００と同じ半導体基板１、ドリフト層２ウェル領域３を用いて作製される。
【００８３】
ＭＯＳＦＥＴ２００はそれ自体、あるいは複数が接続されて縦型のパワーデバイスを構成する。つまりＭＯＳＦＥＴ２００はパワーデバイスを構成する基本単位として把握することができ、この構成が折り返されて、櫛型、あるいは多角形状に配置される。基本単位の長さとなるピッチＬＨＰは４−１０μｍ程度である。
【００８４】
本実施の形態においてＭＯＳＦＥＴ１００は、ＭＯＳＦＥＴ２００あるいはＭＯＳＦＥＴ２００が構成するパワーデバイスについての評価用素子（ＴＥＧ）として機能する。
【００８５】
ＭＯＳＦＥＴ２００においても、ＭＯＳＦＥＴ１００と同様にして、ドリフト層２中に、ウェル領域３及びソース領域４が形成される。
【００８６】
ウェル領域３とソース領域４はイオン注入および活性化熱処理工程によって形成される。ソース領域４の層厚は０．３−０．７μｍ程度に、ドーピング濃度は５−５０×１０１８／ｃｍ３程度に、それぞれ設定される。
【００８７】
ウェル領域３は部分３ａ，３ｂ，３ｃ，３ｄを有している。部分３ａはソース領域４と対向して配置されており、その層厚は０．８−１．５μｍ程度に、またドーピング濃度は７−２０×１０１７／ｃｍ３程度に、それぞれ設定される。これは、ＭＯＳＦＥＴ２００において想定する耐圧が、ソース領域４とドレイン電極１０（これは基板１のソース領域４とは反対側に設けられる）との間に印加されたときにも、部分３ａを空乏化させないためである。
【００８８】
もちろん、耐圧が印加されたときの空乏化に依存して、部分３ａの層厚及びドーピング濃度が決まる。想定する耐圧によって空乏化の様子は多少異なることになるが、素子の耐圧が大きくなればなるほど、ドリフト層２のドーピング濃度はより小さい値となる。よって、部分３ａの層厚及びドーピング濃度は、ＭＯＳＦＥＴ２００において想定する耐圧によらず、ほぼ同じ範囲の層厚とドーピング濃度を用いることができる。
【００８９】
部分３ｄは、コンタクト領域として機能する。その最表面領域については、そのドーピング濃度を他の部分３ａ，３ｂ，３ｃよりも高く、例えば５−５０×１０１８／ｃｍ３程度に設定してもよい。このような濃度を得るためには、他の部分３ａ，３ｂ，３ｃのドーピング濃度を得るためのイオン注入とは別の、選択的なイオン注入を採用することができる。
【００９０】
部分３ｂ，３ｃは縦方向においては、ソース領域４と対向せず、当該断面において部分３ａ，３ｄと共にソース領域４を囲む。具体的には該断面において、部分３ｂ，３ｃは横方向においてソース領域４、部分３ａを介して部分３ｄと対向する。
【００９１】
但し、部分３ｂは部分３ｃよりもドリフト層２に近く、部分３ａと同じドーピング濃度を有する。かかるドーピングプロファイルは、耐圧の確保と耐圧におけるゲート絶縁膜６中の電界値の低減において有効である。
【００９２】
部分３ｃは部分３ｂよりもゲート絶縁膜６に近く、ゲート絶縁膜６との接触面を含む。部分３ｃにおいては、部分３ａ，３ｂよりもドーピング濃度が低い。例えば部分３ｃの実効アクセプタ濃度はゲート絶縁膜６との接触面で１−１０×１０１６／ｃｍ３程度で最小となるドーピングプロファイルを有する。この位置でドーピング濃度を下げることで、不純物による散乱が低減され、チャネルにおけるキャリアの移動度が増加し、素子抵抗を下げることができる。
【００９３】
ＭＯＳＦＥＴ２００におけるウェル領域３のうち、ゲート絶縁膜６との接触面を含む部分３ｃの長さがチャネル長Ｌｃｈ２に相当し、０．３−１μｍ程度に設定される。
【００９４】
ＭＯＳＦＥＴ２００において、ウェル領域３が形成されない領域である、ｎ型のＪＦＥＴ領域５はウェル領域３に隣接しつつ、ドリフト層２の上に位置する。ＪＦＥＴ領域５はドリフト層２よりも大きなドーピング濃度を有してもよい。
【００９５】
ＪＦＥＴ領域５は、ドリフト層２のエピタキシャル成長時に連続的に形成してもよいし、エピタキシャル成長後にイオン注入によって形成してもよい。また、イオン注入種の活性化熱処理は一括して行ってもよいし、それぞれの注入工程ごとに活性化熱処理を行ってもよい。
【００９６】
なお、図６は、ＪＦＥＴ領域５がウェル領域３の下にも存在する構成を例示した。但し、ＪＦＥＴ領域５は、ウェル領域３とほぼ同じ深さまで存在する構成であってもよいし、ウェル領域３よりも浅い構成であってもよい。図１では、ＪＦＥＴ領域５が、ウェル領域３とほぼ同じ深さまで存在するか、あるいはウェル領域３よりも浅い構成を採っている場合を例示している。よってＪＦＥＴ領域５とドリフト層２との境界は描かれていない。
【００９７】
部分３ｃを露出させるウェル領域３、ソース領域４、ドレイン領域１４が設けられた層構造の上に、ＭＯＳＦＥＴ１００と同様にしてゲート絶縁膜６、ゲート電極７を形成してゲート部６７を作製する。
【００９８】
ゲート部６７は層間絶縁膜８で覆われる。層間絶縁膜８はソース電極９の接触部となる、ソース領域４の一部及び部分３ｄ領域を露出させる。ソース電極９は層間絶縁膜８が露出させたソース領域４の一部及び部分３ｄに接触して設けられる。
【００９９】
ソース電極９および層間絶縁膜８上にはソース電極と接続されるソース配線１１が設けられる。但し、ゲート電極７と接続されるゲート電極パッドが形成される領域においては、層間絶縁膜８上にソース配線１１は設けられない。
【０１００】
図７は、本実施の形態におけるＭＯＳＦＥＴ２００の評価方法を示すフローチャートである。まずステップＳ１１において、実施の形態１のステップＳ１と同様に、ＭＯＳＦＥＴ１００の電流／電圧特性を取得する。
【０１０１】
次にステップＳ１２，Ｓ１３において、それぞれ実施の形態１のステップＳ２，Ｓ３と同様にして、パラメータ群ＮＴ１，σ１及びパラメータ群ＮＴ２，σ２を得て、エネルギー分布Ｄｉｔ１，Ｄｉｔ２を決定する。
【０１０２】
次にステップＳ１４において、エネルギー分布Ｄｉｔ１，Ｄｉｔ２から、エネルギー分布Ｄｉｔ０を得る。ステップＳ１４は、実施の形態１のステップＳ４の実行と同様にして、実行することができる。
【０１０３】
次にステップＳ１５において、ＭＯＳＦＥＴ１００から得られたエネルギー分布Ｄｉｔ０を用いて、ＭＯＳＦＥＴ２００のデバイスシミュレーションを行う。
【０１０４】
評価用素子たるＭＯＳＦＥＴ１００から求められた界面準位の物性定数を用いて、ＭＯＳＦＥＴ２００の特性をデバイスシミュレーションすることで、ＭＯＳＦＥＴ２００、ひいてはこれが構成するパワーデバイスの特性を予測することができる。
【０１０５】
図８は、ＭＯＳＦＥＴ２００のオン抵抗Ｒonを示すグラフであり、上述のシミュレーションによって得られた計算値と、測定値とを示す。横軸には温度Ｔを採り、ゲート電圧ＶＧが１５Ｖ，２０Ｖの二つの場合を示した。ここではエネルギー分布Ｄｉｔ０をも含めて考慮して計算した結果である。
【０１０６】
図からわかるように、室温よりも低温である−５０℃から、２００℃までの温度範囲において、オン抵抗Ｒonの計算値と測定値とがよく一致する。よって本実施の形態のようにしてＭＯＳ界面特性を把握することが有効なことがわかる。
【０１０７】
評価用素子として横型でチャネル長が十分長いＭＯＳＦＥＴ１００を用い、これから得られた界面特性をＭＯＳＦＥＴ２００に適用することで、その特性を良好に推定することができる。
【０１０８】
上記においては、ＭＯＳＦＥＴ２００として縦型ＭＯＳＦＥＴの場合について示したが、横型ＭＯＳＦＥＴであっても同様である。またパワーデバイス以外のＭＯＳＦＥＴであっても縦型、横型にかかわらない。
【０１０９】
ＭＯＳＦＥＴ１００，２００に採用される半導体材料としては、ＳｉＣを例示した。これ以外にもＭＯＳあるいはＭＩＳ（metal insulator semiconductor）界面特性がＳｉほどには良好でない半導体材料に適用して効果的である。例えば、ＧａＮ、ＡｌＧａＮ、ＡｌＧａＩｎＮ、ＩｎＰ、ＩｎＧａＡｓＰ、ＩｎＧａＡｓ、ＡｌＧａＳｂ、ＧａＳｂなどの半導体、ならびにそのヘテロ構造をチャネルとしたＭＯＳ（ＭＩＳ）ＦＥＴにも本方法が適用可能である。
【０１１０】
但し、ＭＯＳＦＥＴ１００，２００が半導体材料としてＳｉＣを採用する場合には、これらが平面型のゲート構造であることが望ましい。短チャネル効果を排除して電流／電圧特性を得るにはＴＥＧとして横型ＭＯＳＦＥＴを採用することが望ましいものの、ＳｉＣを採用したＭＯＳＦＥＴでは、キャリア移動度やＭＯＳ界面の特性が結晶面による異方性を有する。よってＭＯＳＦＥＴ２００のゲート構造が基板に垂直な、例えばトレンチ構造を採る場合には、ＴＥＧとなるＭＯＳＦＥＴ１００のゲート構造も基板に垂直としなければならない。しかしながら、そのようなＭＯＳＦＥＴ１００において短チャネル効果を排除できるほどに長いチャネルを垂直方向に得ることは困難である。
【０１１１】
よってＴＥＧとなるＭＯＳＦＥＴ１００は、短チャネル効果を排除しやすい構造、即ち平面型のゲート構造を採用する。そしてキャリア移動度やＭＯＳ界面の特性の異方性に鑑みれば、本体ＭＯＳＦＥＴとなるＭＯＳＦＥＴ２００もまた、平面型のゲート構造を採用することが望ましい。
【０１１２】
なお、本発明は、その発明の範囲内において、各実施の形態及び変形例同士を自由に組み合わせたり、各実施の形態及び変形例を適宜、更に変形したり、省略したりすることが可能である。
【符号の説明】
【０１１３】
１００，２００  ＭＯＳＦＥＴ、Ｄｉｔ１，Ｄｉｔ２，Ｄｉｔ３  エネルギー分布、ＮＴ１，ＮＴ２，ＮＴ３  準位密度、Ｓ１〜Ｓ４，Ｓ１１〜Ｓ１５  ステップ、σ１，σ２，σ３  エネルギー拡がり。
【図１】
2015026702.tif 000003
【図２】
2015026702.tif 000004
【図３】
2015026702.tif 000005
【図４】
2015026702.tif 000006
【図５】
2015026702.tif 000007
【図６】
2015026702.tif 000008
【図７】
2015026702.tif 000009
【図８】
2015026702.tif 000010