(57)【要約】【課題】的確な温度補償を行うことが可能なキャパシタンス検出装置を提供する。【解決手段】実施形態に係るキャパシタンス検出装置は、可変キャパシタ１２及びレファレンスキャパシタ１３を含むスイッチドキャパシタ増幅回路１０と、可変キャパシタのキャパシタンスの温度特性に起因するスイッチドキャパシタ増幅回路の出力電圧の変動を補償する温度特性を有するレファレンス電圧を、スイッチドキャパシタ増幅回路に供給する電圧供給回路３０、５０とを備える。【選択図】図２
2015152416.tif 000002
【特許請求の範囲】
【請求項１】
可変キャパシタ及びレファレンスキャパシタを含むスイッチドキャパシタ増幅回路と、
前記可変キャパシタのキャパシタンスの温度特性に起因する前記スイッチドキャパシタ増幅回路の出力電圧の変動を補償する温度特性を有するレファレンス電圧を、前記スイッチドキャパシタ増幅回路に供給する電圧供給回路と、
を備えたことを特徴とするキャパシタンス検出装置。
【請求項２】
前記レファレンス電圧は、温度に比例する
ことを特徴とする請求項１に記載のキャパシタンス検出装置。
【請求項３】
前記電圧供給回路は、温度に依存しない電圧を発生する第１の電圧発生回路を含む
ことを特徴とする請求項１に記載のキャパシタンス検出装置。
【請求項４】
前記電圧供給回路は、前記第１の電圧発生回路からの電圧を入力して、温度に比例する電圧を発生する第２の電圧発生回路を含む
ことを特徴とする請求項３に記載のキャパシタンス検出装置。
【請求項５】
前記スイッチドキャパシタ増幅回路の出力電圧は、前記レファレンス電圧に比例する
ことを特徴とする請求項１に記載のキャパシタンス検出装置。
【請求項６】
前記スイッチドキャパシタ増幅回路の出力電圧は、前記可変キャパシタのキャパシタンスに比例又は反比例する
ことを特徴とする請求項１に記載のキャパシタンス検出装置。
【請求項７】
前記可変キャパシタのキャパシタンスは、圧力に応じて変化する
ことを特徴とする請求項１に記載のキャパシタンス検出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、キャパシタンス検出装置に関する。
【背景技術】
【０００２】
圧力検出装置（圧力センサ）に用いるキャパシタンス検出装置として、可変キャパシタを有するスイッチドキャパシタ増幅回路を用いたものが提案されている。
【０００３】
しかしながら、通常、可変キャパシタは温度特性を有している。そのため、正確なキャパシタンスを検出するためには、的確な温度補償を行うことが望ましい。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Matti Paavola, Mika Kamarainen, Erkka Laulainen, Mikko Saukoski,, Lauri Koskinen, Marko Kosunen, Kari A. I. Halonen, “A Micropower ΔΣ -Based Interface ASIC for a Capacitive 3-Axis Micro-Accelerometer,” IEEE J. Solid-State Circuits, vol. 42, no. 12, pp. 2651-2665, 2009
【発明の概要】
【発明が解決しようとする課題】
【０００５】
的確な温度補償を行うことが可能なキャパシタンス検出装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態に係るキャパシタンス検出装置は、可変キャパシタ及びレファレンスキャパシタを含むスイッチドキャパシタ増幅回路と、前記可変キャパシタのキャパシタンスの温度特性に起因する前記スイッチドキャパシタ増幅回路の出力電圧の変動を補償する温度特性を有するレファレンス電圧を、前記スイッチドキャパシタ増幅回路に供給する電圧供給回路と、を備える。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係るキャパシタンス検出装置の構成を示したブロック図である。
【図２】第１の実施形態に係るキャパシタンス検出装置の具体的な構成例を示した電気回路図である。
【図３】可変キャパシタ及びリファレンスキャパシタの構成を模式的に示した断面図である。
【図４】第２の実施形態に係るキャパシタンス検出装置の構成を示したブロック図である。
【図５】第２の実施形態に係るキャパシタンス検出装置の具体的な構成例を示した電気回路図である。
【図６】第３の実施形態に係るキャパシタンス検出装置の構成を示したブロック図である。
【図７】第３の実施形態に係るキャパシタンス検出装置の具体的な構成例を示した電気回路図である。
【図８】第４の実施形態に係るキャパシタンス検出装置の構成を示したブロック図である。
【図９】第４の実施形態に係るキャパシタンス検出装置の具体的な構成例を示した電気回路図である。
【図１０】第５の実施形態に係るキャパシタンス検出装置の構成を示したブロック図である。
【図１１】第５の実施形態に係るキャパシタンス検出装置の具体的な構成例を示した電気回路図である。
【発明を実施するための形態】
【０００８】
以下、実施形態を図面を参照して説明する。
【０００９】
（実施形態１）
図１は、第１の実施形態に係るキャパシタンス検出装置の構成を示したブロック図である。図１に示したキャパシタンス検出装置は、ＭＥＭＳ素子を用いた圧力検出装置（圧力センサ）に用いられる。
【００１０】
図１に示したキャパシタンス検出装置は、スイッチドキャパシタ増幅回路１０、ＡＤＣ（Analogue-to-Digital Converter）回路２０、ＢＧＲ（Band Gap Reference）回路３０、レギュレータ回路４０、及びＣＴＡＴ（Complementary To Absolute Temperature）電圧発生回路５０を備えている。
【００１１】
図２は、キャパシタンス検出装置の具体的な構成例を示した電気回路図である。図２に示すように、スイッチドキャパシタ増幅回路１０は、演算増幅器１１、可変キャパシタ１２、レファレンスキャパシタ１３、及び複数のスイッチを含んでいる。スイッチには、互いに逆相のクロック信号φ1 及びφ2 が入力される。
【００１２】
図３は、スイッチドキャパシタ増幅回路１０に含まれる可変キャパシタ１２及びリファレンスキャパシタ１３の構成を模式的に示した断面図である。
【００１３】
基板２１０上に、可変キャパシタ２２０及びリファレンスキャパシタ２３０が形成されている。これらの可変キャパシタ２２０及びリファレンスキャパシタ２３０は、ＭＥＭＳ素子によって形成されている。基板２１０には、半導体基板、トランジスタ及び配線を含む回路（例えば、図１及び図２に示した各種回路）及び層間絶縁膜等が含まれる。可変キャパシタ２２０は図２に示した可変キャパシタ１２に対応し、リファレンスキャパシタ２３０は図２に示したレファレンスキャパシタ１３に対応する。
【００１４】
可変キャパシタ２２０は、下電極２２１と、上電極２２２と、下電極２２１上に形成された誘電体膜２２３とを有している。上電極２２２と絶縁膜２２３との間には空隙２２４が設けられている。リファレンスキャパシタ２３０は、下電極２３１と、上電極２３２と、下電極２３１上に形成された誘電体膜２３３とを有している。上電極２３２と絶縁膜２３３との間には空隙２３４が設けられている。可変キャパシタ２２０及びリファレンスキャパシタ２３０は、同一基板２１０上に配置されている。
【００１５】
可変キャパシタ２２０では、上電極２２２が可変である。具体的には、上電極２２２に圧力が加わると、圧力の大きさに応じて上電極２２２が垂直方向に変位する。その結果、下電極２２１と上電極２２２との間の電極間距離が変化し、可変キャパシタ２２０のキャパシタンスが変化する。リファレンスキャパシタ２３０は、下電極２３１と上電極２３２との間の電極間距離が固定されている。そのため、リファレンスキャパシタ２３０のキャパシタンスは一定値に固定されている。
【００１６】
上述したように、可変キャパシタ２２０では、上電極２２２に圧力が加わると、圧力の大きさに応じて可変キャパシタ２２０のキャパシタンスＣS が変化する。すなわち、可変キャパシタ２２０のキャパシタンスは、圧力に応じて変化する。したがって、可変キャパシタ２２０のキャパシタンスＣS を検出することで、上電極２２２に加わる圧力を検出することができる。
【００１７】
スイッチドキャパシタ増幅回路１０の出力電圧は、ＡＤＣ回路２０に入力する。本実施形態では、ＡＤＣ回路２０としてΔΣ−ＡＤＣ回路を用いる。ＡＤＣ回路２０では、スイッチドキャパシタ増幅回路１０の出力電圧がＡＤ変換される。ＡＤ変換値に基づいて、スイッチドキャパシタ増幅回路１０の可変キャパシタ１２のキャパシタンスＣS が検出され、キャパシタンスＣS の上電極２２２に加わる圧力が検出される。ＡＤＣ回路２０は、加算器２１、積分器２２、比較器２３及び遅延要素２４を含んでいる。
【００１８】
ＢＧＲ回路３０（第１の電圧発生回路）は、温度に依存しない電圧を発生するものである。ＢＧＲ回路３０は、温度に依存する電圧を発生する部分を有しているが、ＢＧＲ回路３０の内部で補正を行うことで、温度に依存しない電圧を発生するように構成されている。ＢＧＲ回路３０は、図２に示すように、演算増幅器ＯＰ、トランジスタＴｒ１〜Ｔｒ６、並びに抵抗Ｒ１及びＲ２を含んでいる。
【００１９】
ＢＧＲ回路３０には、レギュレータ回路４０が接続されている。レギュレータ回路４０は、電源電圧変動があっても一定電圧を維持するように構成されている。
【００２０】
また、ＢＧＲ回路３０には、ＣＴＡＴ電圧発生回路（第２の電圧発生回路）５０が接続されている。具体的には、ＣＴＡＴ電圧発生回路５０は、ＢＧＲ回路３０内の温度に依存する電圧を発生する電圧発生点からの電圧を入力する。なお、図２の電圧発生点ＶN の電圧をＣＴＡＴ電圧発生回路５０に与えるようにしてもよい。ＣＴＡＴ電圧発生回路５０からは、温度に比例するＤＣ電圧としてレファレンス電圧ＶREF が発生する。具体的には、ＣＴＡＴ電圧発生回路５０からは、負の温度係数を有する電圧がレファレンス電圧ＶREF として発生する。ＣＴＡＴ電圧発生回路５０から出力されたレファレンス電圧ＶREF は、スイッチドキャパシタ増幅回路１０に入力する。ＣＴＡＴ電圧発生回路５０は、図２に示すように、トランジスタＴｒ７及びＴｒ８、並びに抵抗Ｒ３及びＲ４を含んでいる。
【００２１】
次に、上述したキャパシタンス検出装置の動作について説明する。
【００２２】
スイッチドキャパシタ増幅回路１０の出力電圧は、レファレンス電圧ＶREF に比例する。また、スイッチドキャパシタ増幅回路１０の出力電圧は、可変キャパシタ１２のキャパシタンスに反比例する。可変キャパシタのキャパシタンスをＣS と表し、レファレンスキャパシタのキャパシタンスをＣR と表したとき、スイッチドキャパシタ増幅回路１０の出力電圧は、（ＣR／ＣS）に比例する。すなわち、スイッチドキャパシタ増幅回路１０の増幅率は、（ＣR／ＣS）となる。したがって、スイッチドキャパシタ増幅回路１０の出力電圧は、（ＣR／ＣS）ＶREF となる。
【００２３】
また、ＡＤＣ回路２０の出力電圧ＶOUT は、
ＶOUT ＝（ＣR／ＣS）ＶREF ＋（１−Ｚ-1）Ｎ          （１）
と表される。ただし、Ｚ-1 は遅延要素（例えば、１クロック分の遅延要素）、Ｎは量子化誤差を表している。
【００２４】
ここで、可変キャパシタ１２に加わる圧力をＰ、可変キャパシタ１２の周囲温度をＴとして、可変キャパシタ１２のキャパシタンスＣS が以下の特性を示すものとする。
【００２５】
１／ＣS ＝ｍ0 −ａΔＰ＋ｂΔＴ          （２）
また、レファレンス電圧ＶREF は、ＣＴＡＴ電圧発生回路５０の特性に基づき、以下のように表される。
【００２６】
ＶREF ＝Ｖ0 −Ｖ1ΔＴ          （３）
（１）、（２）及び（３）式から、ＶOUT は、以下のように表される。
【００２７】
ＶOUT ＝ＣR｛ｍ0Ｖ0−ａＶ0ΔＰ＋（ｂＶ0−ｍ0Ｖ1）ΔＴ｝
＋（１−Ｚ-1）Ｎ          （４）
ただし、ａ及びｂは１よりも十分小さく（ａ<<１、ｂ<<１）、ΔＰΔＴの項は無視できるものとする。
【００２８】
（４）式に示されるように、ΔＴの係数は「ｂＶ0−ｍ0Ｖ1」である。すなわち、ΔＴの係数には、正の項「ｂＶ0」及び負の項「−ｍ0Ｖ1」が含まれている。したがって、正の項「ｂＶ0」を負の項「−ｍ0Ｖ1」で打ち消すように作用する。そのため、出力電圧に対する温度変化ΔＴの影響を抑制することが可能である。本実施形態では、可変キャパシタ１２のキャパシタンスＣS が（２）式で表される場合に、（３）式で表されるＣＴＡＴ電圧発生回路５０を用いることで、温度変化ΔＴの影響を抑制している。
【００２９】
このように、本実施形態では、ＢＧＲ回路３０及びＣＴＡＴ電圧発生回路５０によって電圧供給回路を構成し、この電圧供給回路により、可変キャパシタ１２のキャパシタンスの温度特性に起因するスイッチドキャパシタ増幅回路１０の出力電圧の変動を補償する温度特性を有するレファレンス電圧ＶREF を発生し、レファレンス電圧ＶREF をスイッチドキャパシタ増幅回路１０に供給している。
【００３０】
上述したように、本実施形態では、電圧供給回路で生成されるレファレンス電圧ＶREF によって温度補償を行っている。その結果、可変キャパシタの温度特性に起因する出力電圧の変動を的確に補償することができ、正確なキャパシタンス（正確な圧力）を検出することが可能である。
【００３１】
また、電圧供給回路の一部を構成する第１の電圧発生回路としてＢＧＲ回路を用いている。このＢＧＲ回路は、通常のキャパシタンス検出装置に用いられているものである。そのため、新たな回路を大幅に追加しなくても、上述した温度補償を行うことが可能である。したがって、回路を大幅に増加しなくても、上述したキャパシタンス検出装置を構成することが可能である。
【００３２】
（実施形態２）
次に、第２の実施形態について説明する。なお、本実施形態の基本的な構成は第１の実施形態と同様であるため、第１の実施形態で説明した事項の説明は省略する。
【００３３】
図４は、第２の実施形態に係るキャパシタンス検出装置の構成を示したブロック図である。図４に示したキャパシタンス検出装置も、圧力検出装置（圧力センサ）に用いられる。図５は、キャパシタンス検出装置の具体的な構成例を示した電気回路図である。なお、第１の実施形態で示した構成要素に対応する構成要素には同一の参照符号を付し、それらの説明は省略する。
【００３４】
上述した第１の実施形態では、スイッチドキャパシタ増幅回路１０及びＡＤＣ回路２０を別々に設けていたが、本実施形態では、スイッチドキャパシタ増幅回路をＡＤＣ回路内に組み込んでＡＤＣ回路６０を構成している。その他の基本的な構成は第１の実施形態と同様である。
【００３５】
ＡＤＣ回路６０は、加算器６１、積分器６２、比較器６３、遅延要素６４、増幅器６５及び増幅器６６を含んでいる。増幅器６５の増幅率は（ＣS／ＣS）であり、増幅器６６の増幅率は（ＣR／ＣS）である。
【００３６】
図５に示すように、ＡＤＣ回路６０は、演算増幅器１６１、比較器１６２、可変キャパシタ１６３〜１６６、レファレンスキャパシタ１６７及び１６８、並びに複数のスイッチを含んでいる。スイッチには、互いに逆相のクロック信号φ1 及びφ2 が入力される。また、Ｑ1 が供給されるスイッチは「Ｑ1 ＝１」のときにオンし、Ｑ2 が供給されるスイッチは「Ｑ2 ＝１」のときにオンする。
【００３７】
ＢＧＲ回路３０、レギュレータ回路４０、及びＣＴＡＴ電圧発生回路５０の基本的な構成は、第１の実施形態と同様である。
【００３８】
本実施形態においても、第１の実施形態で示した（１）〜（４）式が成立する。したがって、本実施形態においても、第１の実施形態で述べた効果と同様の効果を得ることが可能である。
【００３９】
（実施形態３）
次に、第３の実施形態について説明する。なお、本実施形態の基本的な構成は第１の実施形態と同様であるため、第１の実施形態で説明した事項の説明は省略する。
【００４０】
図６は、第３の実施形態に係るキャパシタンス検出装置の構成を示したブロック図である。図６に示したキャパシタンス検出装置も、圧力検出装置（圧力センサ）に用いられる。図７は、キャパシタンス検出装置の具体的な構成例を示した電気回路図である。なお、第１の実施形態で示した構成要素に対応する構成要素には同一の参照符号を付し、それらの説明は省略する。
【００４１】
図７に示すように、本実施形態では、スイッチドキャパシタ増幅回路７０は、演算増幅器７１、比較器７２、可変キャパシタ７３、レファレンスキャパシタ７４、フィードバックキャパシタ７５及び７６、並びに複数のスイッチを含んでいる。スイッチには、互いに逆相のクロック信号φ1 及びφ2 が入力される。
【００４２】
また、本実施形態では、第２の電圧発生回路として、正の温度係数を有する電圧を発生するＰＴＡＴ（Proportional To Absolute Temperature）電圧発生回路８０を設けている。ＰＴＡＴ電圧発生回路８０は、ＢＧＲ回路３０内の温度に依存する電圧を発生する電圧発生点からの電圧を入力する。なお、図７の電圧発生点ＶN の電圧をＰＴＡＴ電圧発生回路８０に与えるようにしてもよい。ＰＴＡＴ電圧発生回路８０からは、温度に比例するＤＣ電圧としてレファレンス電圧ＶREF が発生する。具体的には、ＰＴＡＴ電圧発生回路８０からは、正の温度係数を有する電圧がレファレンス電圧ＶREF として発生する。ＰＴＡＴ電圧発生回路８０から出力されたレファレンス電圧ＶREF は、スイッチドキャパシタ増幅回路７０に入力する。ＰＴＡＴ電圧発生回路８０は、トランジスタＴｒ９及び抵抗Ｒ５を含んでいる。
【００４３】
ＡＤＣ回路２０、ＢＧＲ回路３０及びレギュレータ回路４０の基本的な構成は、第１の実施形態と同様である。
【００４４】
スイッチドキャパシタ増幅回路７０の出力電圧は、レファレンス電圧ＶREF に比例する。また、スイッチドキャパシタ増幅回路１０の出力電圧は、可変キャパシタ７３のキャパシタンスに比例する。可変キャパシタのキャパシタンスをＣS と表し、レファレンスキャパシタのキャパシタンスをＣR と表し、フィードバックキャパシタ７５及び７６のキャパシタンスをＣi と表したとき、スイッチドキャパシタ増幅回路７０の出力電圧は、（ＣS−ＣR）／Ｃi に比例する。すなわち、スイッチドキャパシタ増幅回路１０の増幅率は、（ＣS−ＣR）／Ｃi となる。
【００４５】
したがって、ＡＤＣ回路２０の出力電圧ＶOUT は、
ＶOUT ＝｛（ＣS−ＣR）／Ｃi｝ＶREF ＋（１−Ｚ-1）Ｎ          （５）
と表される。ただし、Ｚ-1 は遅延要素（例えば、１クロック分の遅延要素）、Ｎは量子化誤差を表している。
【００４６】
ここで、可変キャパシタ７３に加わる圧力をＰ、可変キャパシタ７３の周囲温度をＴとして、可変キャパシタ７３のキャパシタンスＣS が以下の特性を示すものとする。
【００４７】
ＣS ＝ｍ0 ＋ａΔＰ−ｂΔＴ          （６）
また、レファレンス電圧ＶREF は、ＰＴＡＴ電圧発生回路８０の特性に基づいて、以下のように表される。
【００４８】
ＶREF ＝Ｖ0 ＋Ｖ1ΔＴ          （７）
（５）、（６）及び（７）式から、ＶOUT は、以下のように表される。
【００４９】
ＶOUT ＝[（ｍ0−ＣR）Ｖ0＋ａＶ0ΔＰ＋｛−ｂＶ0＋（ｍ0−ＣR）Ｖ1｝ΔＴ］/Ｃi
＋（１−Ｚ-1）Ｎ          （８）
ただし、ａ及びｂは１よりも十分小さく、ΔＰΔＴの項は無視できるものとする。
【００５０】
（８）式に示されるように、ΔＴの係数は「−ｂＶ0＋（ｍ0−ＣR）Ｖ1」である。すなわち、ΔＴの係数には、負の項「−ｂＶ0」及び正の項「（ｍ0−ＣR）Ｖ1」が含まれている。したがって、負の項「−ｂＶ0」を正の項「（ｍ0−ＣR）Ｖ1」で打ち消すように作用する。そのため、出力電圧に対する温度変化ΔＴの影響を抑制することが可能である。本実施形態では、可変キャパシタ１２のキャパシタンスＣS が（６）式で表される場合に、（７）式で表されるＰＴＡＴ電圧発生回路８０を用いることで、温度変化ΔＴの影響を抑制している。
【００５１】
本実施形態においても、電圧供給回路（ＢＧＲ回路３０及びＰＴＡＴ電圧発生回路８０）で生成されるレファレンス電圧ＶREF によって温度補償を行っている。したがって、本実施形態においても、第１の実施形態で述べた効果と同様の効果を得ることが可能である。
【００５２】
（実施形態４）
次に、第４の実施形態について説明する。なお、本実施形態の基本的な構成は第１〜第３の実施形態の構成と同様であるため、第１〜第３の実施形態で説明した事項の説明は省略する。
【００５３】
図８は、第４の実施形態に係るキャパシタンス検出装置の構成を示したブロック図である。図８に示したキャパシタンス検出装置も、圧力検出装置（圧力センサ）に用いられる。図９は、キャパシタンス検出装置の具体的な構成例を示した電気回路図である。なお、第１〜３の実施形態で示した構成要素に対応する構成要素には同一の参照符号を付し、それらの説明は省略する。
【００５４】
上述した第３の実施形態では、スイッチドキャパシタ増幅回路７０及びＡＤＣ回路２０を別々に設けていたが、本実施形態では、スイッチドキャパシタ増幅回路をＡＤＣ回路内に組み込んでＡＤＣ回路９０を構成している。その他の基本的な構成は第３の実施形態と同様である。
【００５５】
ＡＤＣ回路９０は、加算器９１、積分器９２、比較器９３、遅延要素９４、増幅器９５及び増幅器９６を含んでいる。増幅器９５の増幅率は（Ｃfb／Ｃi）であり、増幅器９６の増幅率は（ＣS−ＣR）／Ｃi である。ここでは、Ｃfb／Ｃi は１であるとする。
【００５６】
図９に示すように、ＡＤＣ回路９０は、演算増幅器１９１、比較器１９２、フィードバックキャパシタ１９３及び１９４、キャパシタ１９５及び１９６、可変キャパシタ１９７、レファレンスキャパシタ１９８、並びに複数のスイッチを含んでいる。スイッチには、互いに逆相のクロック信号φ1 及びφ2 が入力される。また、Ｑ1 が供給されるスイッチは「Ｑ1 ＝１」のときにオンし、Ｑ2 が供給されるスイッチは「Ｑ2 ＝１」のときにオンする。
【００５７】
ＢＧＲ回路３０、レギュレータ回路４０、及びＰＴＡＴ電圧発生回路８０の基本的な構成は、第３の実施形態と同様である。
【００５８】
本実施形態においても、第３の実施形態で示した（５）〜（８）式が成立する。したがって、本実施形態においても、第１及び第３の実施形態で述べた効果と同様の効果を得ることが可能である。
【００５９】
（実施形態５）
次に、第５の実施形態について説明する。なお、本実施形態の基本的な構成は第１の実施形態と同様であるため、第１の実施形態で説明した事項の説明は省略する。
【００６０】
図１０は、第５の実施形態に係るキャパシタンス検出装置の構成を示したブロック図である。図１０に示したキャパシタンス検出装置も、圧力検出装置（圧力センサ）に用いられる。図１１は、キャパシタンス検出装置の具体的な構成例を示した電気回路図である。なお、第１の実施形態で示した構成要素に対応する構成要素には同一の参照符号を付し、それらの説明は省略する。
【００６１】
第１の実施形態では、スイッチドキャパシタ増幅回路１０の増幅率が（ＣR／ＣS）であったが、本実施形態では、スイッチドキャパシタ増幅回路１００の増幅率が（ＣS／ＣR）である。
【００６２】
スイッチドキャパシタ増幅回路１００は、演算増幅器１１１、可変キャパシタ１１２、レファレンスキャパシタ１１３、及び複数のスイッチを含んでいる。スイッチには、互いに逆相のクロック信号φ1 及びφ2 が入力される。
【００６３】
上述したように、本実施形態では、スイッチドキャパシタ増幅回路１００の増幅率が（ＣS／ＣR）であるため、スイッチドキャパシタ増幅回路１００の出力電圧は、可変キャパシタ１１２のキャパシタンスに比例する。すなわち、可変キャパシタのキャパシタンスをＣS と表し、レファレンスキャパシタのキャパシタンスをＣR と表したとき、スイッチドキャパシタ増幅回路１０の出力電圧は、（ＣS／ＣR）に比例する。
【００６４】
ＡＤＣ回路２０、ＢＧＲ回路３０及びレギュレータ回路４０の基本的な構成は、第１の実施形態と同様である。ＰＴＡＴ電圧発生回路８０の基本的な構成は、第３の実施形態と同様である。
【００６５】
本実施形態では、ＡＤＣ回路２０の出力電圧ＶOUT は、
ＶOUT ＝（ＣS／ＣR）ＶREF ＋（１−Ｚ-1）Ｎ          （９）
と表される。ただし、Ｚ-1 は遅延要素（例えば、１クロック分の遅延要素）、Ｎは量子化誤差を表している。
【００６６】
ここで、可変キャパシタ１１２に加わる圧力をＰ、可変キャパシタ１１２の周囲温度をＴとして、可変キャパシタ１１２のキャパシタンスＣS が以下の特性を示すものとする。
【００６７】
ＣS ＝ｍ0 ＋ａΔＰ−ｂΔＴ          （１０）
また、レファレンス電圧ＶREF は、ＰＴＡＴ電圧発生回路８０の特性に起因して、以下のように表される。
【００６８】
ＶREF ＝Ｖ0 ＋Ｖ1ΔＴ          （１１）
（９）、（１０）及び（１１）式から、ＶOUT は、以下のように表される。
【００６９】
ＶOUT ＝（１／ＣR）｛ｍ0Ｖ0＋ａＶ0ΔＰ＋（−ｂＶ0＋ｍ0Ｖ1）ΔＴ｝
＋（１−Ｚ-1）Ｎ          （１２）
ただし、ａ及びｂは１よりも十分小さく、ΔＰΔＴの項は無視できるものとする。
【００７０】
（１２）式に示されるように、ΔＴの係数は「−ｂＶ0＋ｍ0Ｖ1」である。すなわち、ΔＴの係数には、負の項「−ｂＶ0」及び正の項「ｍ0Ｖ1」が含まれている。したがって、負の項「−ｂＶ0」を正の項「ｍ0Ｖ1」で打ち消すように作用する。そのため、出力電圧に対する温度変化ΔＴの影響を抑制することが可能である。本実施形態では、可変キャパシタ１１２のキャパシタンスＣS が（１０）式で表される場合に、（１１）式で表されるＰＴＡＴ電圧発生回路８０を用いることで、温度変化ΔＴの影響を抑制している。
【００７１】
以上のことからわかるように、本実施形態においても、第１の実施形態で述べた効果と同様の効果を得ることが可能である。
【００７２】
なお、本実施形態においても、第２の実施形態と同様に、スイッチドキャパシタ増幅回路をＡＤＣ回路内に組み込むようにしてもよい。
【００７３】
上述した第１〜第５の実施形態では、ＡＤＣ回路として１次のΔΣ−ＡＤＣ回路を用いたが、２次以上のΔΣ−ＡＤＣ回路を用いるようにしてもよい。
【００７４】
また、上述した第１〜第５の実施形態では、ＡＤＣ回路としてΔΣ−ＡＤＣ回路を用いたが、他の方式のＡＤＣ回路を用いてもよい。
【００７５】
また、上述した第１〜第５の実施形態において、ＢＧＲ回路、ＣＴＡＴ回路、ＰＴＡＴ回路等をＭＥＭＳ素子が形成された基板と同一基板内に形成するようにしてもよい。同一基板内に形成することで、外部ノイズの影響を受けにくくすることが可能である。
【００７６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７７】
１０…スイッチドキャパシタ増幅回路      １１…演算増幅器
１２…可変キャパシタ      １３…レファレンスキャパシタ
２０…ＡＤＣ回路      ２１…加算器      ２２…積分器
２３…比較器      ２４…遅延要素
３０…ＢＧＲ回路      ４０…レギュレータ回路      ５０…ＣＴＡＴ電圧発生回路
６０…ＡＤＣ回路      ６１…加算器      ６２…積分器
６３…比較器      ６４…遅延要素      ６５、６６…増幅器
７０…スイッチドキャパシタ増幅回路      ７１…演算増幅器
７２…比較器      ７３…可変キャパシタ
７４…レファレンスキャパシタ      ７５、７６…フィードバックキャパシタ
８０…ＰＴＡＴ電圧発生回路
９０…ＡＤＣ回路      ９１…加算器      ９２…積分器
９３…比較器      ９４…遅延要素      ９５、９６…増幅器
１００…スイッチドキャパシタ増幅回路
２１０…基板      ２２０…可変キャパシタ      ２２１…下電極
２２２…上電極      ２２３…誘電体膜      ２２４…空隙
２３０…リファレンスキャパシタ      ２３１…下電極
２３２…上電極      ２３３…誘電体膜      ２３４…空隙
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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