(57)【要約】【課題】消費電力の低減、回路の縮小が図られた、新規な構成の半導体装置を提供する。【解決手段】コンフィギュレーションメモリ内のパストランジスタにおいて、コンフィギュレーション動作を開始すると、信号パスノードへのＨレベルの電位の供給を停止させた後、そして信号パスノードをＬレベルの電位として、パストランジスタのゲートであるメモリ電位保持ノードに、コンフィギュレーションデータを与え、そしてコンフィギュレーション動作完了後に、信号パスノードへのＨレベルの電位の供給を再開することで、パストランジスタとメモリ電位保持ノードの間で容量結合を発生させ、パストランジスタのゲート電位を上昇させることでブースティング効果が得られる半導体装置とする。該構成とすることで、キーパー回路が不要となり、消費電力の低減、回路面積の縮小を図ることができる。【選択図】図１
2015165653.tif 000002
【特許請求の範囲】
【請求項１】
第１乃至第５のトランジスタを有する半導体装置であって、
前記第１のトランジスタのゲートは、第１の配線に電気的に接続され、
前記第１のトランジスタのソース及びドレインの一方は、第２の配線に電気的に接続され、
前記第２のトランジスタのゲートは、前記第１の配線に電気的に接続され、
前記第２のトランジスタのソース及びドレインの一方は、第３の配線に電気的に接続され、
前記第３のトランジスタのゲートは、前記第１のトランジスタのソース及びドレインの他方に電気的に接続され、
前記第４のトランジスタのゲートは、前記第２のトランジスタのソース及びドレインの他方に電気的に接続され、
前記第５のトランジスタのゲートは、第４の配線に電気的に接続され、
前記第５のトランジスタのソース及びドレインの一方は、第５の配線に電気的に接続され、
前記第５のトランジスタのソース及びドレインの他方は、第３のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第４のトランジスタのソース及びドレインの一方は、第６の配線に電気的に接続され、
前記第３のトランジスタのソース及びドレインの一方は、第７の配線に電気的に接続され、
前記第４のトランジスタのソース及びドレインの一方は、前記第７の配線に電気的に接続され、
前記第１の配線は、第１の信号を伝えることができる機能を有し、
前記第２の配線は、第２の信号を伝えることができる機能を有し、
前記第３の配線は、第３の信号を伝えることができる機能を有し、
前記第４の配線は、第４の信号を伝えることができる機能を有し、
前記第５の配線は、Ｈレベルの電位を伝えることができる機能を有し、
前記第６の配線は、Ｌレベルの電位を伝えることができる機能を有し、
前記第７の配線は、前記第５の配線の電位又は前記第６の配線の電位を伝えることができる機能を有し、
前記第１の信号は、前記第１のトランジスタ及び前記第２のトランジスタの導通状態を制御することができる機能を有し、
前記第２の信号は、前記第３のトランジスタの導通状態を制御することができる機能を有し、
前記第３の信号は、前記第４のトランジスタの導通状態を制御することができる機能を有し、
前記第４の信号は、前記第５のトランジスタの導通状態を制御することができる機能を有することを特徴とする半導体装置。
【請求項２】
第１乃至第５のトランジスタを有する半導体装置であって、
前記第１のトランジスタのゲートは、第１の配線に電気的に接続され、
前記第１のトランジスタのソース及びドレインの一方は、第２の配線に電気的に接続され、
前記第２のトランジスタのゲートは、前記第１の配線に電気的に接続され、
前記第２のトランジスタのソース及びドレインの一方は、第３の配線に電気的に接続され、
前記第３のトランジスタのゲートは、前記第１のトランジスタのソース及びドレインの他方に電気的に接続され、
前記第４のトランジスタのゲートは、前記第２のトランジスタのソース及びドレインの他方に電気的に接続され、
前記第５のトランジスタのゲートは、第４の配線に電気的に接続され、
前記第５のトランジスタのソース及びドレインの一方は、第５の配線に電気的に接続され、
前記第５のトランジスタのソース及びドレインの他方は、第３のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第４のトランジスタのソース及びドレインの一方は、第６の配線に電気的に接続され、
前記第３のトランジスタのソース及びドレインの一方、並びに前記第４のトランジスタのソース及びドレインの一方は、第７の配線に電気的に接続され、
前記第１の配線は、第１の信号を伝えることができる機能を有し、
前記第２の配線は、第２の信号を伝えることができる機能を有し、
前記第３の配線は、第３の信号を伝えることができる機能を有し、
前記第４の配線は、第４の信号を伝えることができる機能を有し、
前記第５の配線は、Ｈレベルの電位を伝えることができる機能を有し、
前記第６の配線は、Ｌレベルの電位を伝えることができる機能を有し、
前記第７の配線は、前記第５の配線の電位又は前記第６の配線の電位を伝えることができる機能を有し、
前記第１乃至第４の信号は、前記第５のトランジスタを非導通状態として、前記第３のトランジスタ及び前記第４のトランジスタを導通状態とすることで前記第５のトランジスタのソース及びドレインの他方をＬレベルとし、前記第５のトランジスタを導通状態として、前記第５のトランジスタのソース及びドレインの他方をＨレベルとすることができる機能を有することを特徴とする半導体装置。
【請求項３】
請求項１又は２において、前記第１乃至第４のトランジスタはｎチャネル型トランジスタであり、前記第５のトランジスタは、ｐチャネル型トランジスタであることを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか一において、前記第１及び第２のトランジスタは、半導体層が酸化物半導体を有することを特徴とする半導体装置。
【請求項５】
請求項４において、前記第３及び第４のトランジスタは、半導体層が酸化物半導体を有することを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれか一において、
前記第１の信号及び前記第２の信号は、前記第５のトランジスタを非導通状態とする期間において、第１の期間では、前記第１の信号をＨレベルの電位とし、且つ前記第２の信号をＨレベルとし、第２の期間では、前記第１の信号をＨレベルの電位又はＬレベルの電位の一方とし、且つ前記第２の信号をＨレベルの電位又はＬレベルの電位の他方とすることができる機能を有することを特徴とする半導体装置。
【請求項７】
請求項１乃至６のいずれか一に記載の半導体装置と、
前記半導体装置に電気的に接続されたリードと、を有することを特徴とする電子部品。
【請求項８】
請求項７に記載の電子部品と、
表示装置と、を有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置、電子部品、及び電子機器に関する。
【０００２】
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
【背景技術】
【０００３】
プログラマブルロジックデバイス（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）は、複数のプログラマブルロジックエレメント（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｅｌｅｍｅｎｔ）及びプログラマブルスイッチエレメント（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｓｗｉｔｃｈ  Ｅｌｅｍｅｎｔ）で構成されている。ＰＬＤでは、各プログラマブルロジックエレメントの機能の情報や、プログラマブルスイッチエレメントによるプログラマブルロジックエレメント間の接続構造の情報をコンフィギュレーションデータとして、コンフィギュレーションメモリ内に格納している。
【０００４】
近年、普及しているコンフィギュレーションメモリは、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）で使用されるインバータループにコンフィギュレーションデータを格納している。インバータループに保持する電位をパストランジスタのゲートに与えて出力信号を出力し、該出力信号によってプログラマブルロジックエレメントの機能に切り替え等を行うことができる。
【０００５】
近年では、チャネルが酸化物半導体層に形成されるトランジスタのソース及びドレインの一方を、パストランジスタのゲートに接続し、パストランジスタのゲートにコンフィギュレーションデータに相当する電位を保持させるコンフィギュレーションメモリとする構成が提案されている（特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１３−２５１８９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
パストランジスタにおいて、インバータループで保持する電位と出力信号とが等電位の場合、ｎチャネル型のトランジスタを用いるパストランジスタでは閾値電圧分だけ出力信号の電位が低下してしまう。この場合、出力信号が出力されるノードにインバータループ等で構成されるキーパー回路が必要となる。
【０００８】
キーパー回路によって出力信号の電圧振幅を正常に保てるものの、キーパー回路の導入に伴う消費電力の増加、回路面積の増大が問題となる。
【０００９】
そこで、本発明の一態様は、消費電力を低減できる、新規な構成の半導体装置等を提供することを課題の一とする。または、本発明の一態様は、回路面積を縮小できる、新規な構成の半導体装置等を提供することを課題の一とする。または、本発明の一態様は、新規な半導体装置等を提供することを課題の一とする。
【００１０】
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。
【課題を解決するための手段】
【００１１】
本発明の一態様は、第１乃至第５のトランジスタを有する半導体装置であって、第１のトランジスタのゲートは、第１の配線に電気的に接続され、第１のトランジスタのソース及びドレインの一方は、第２の配線に電気的に接続され、第２のトランジスタのゲートは、第１の配線に電気的に接続され、第２のトランジスタのソース及びドレインの一方は、第３の配線に電気的に接続され、第３のトランジスタのゲートは、第１のトランジスタのソース及びドレインの他方に電気的に接続され、第４のトランジスタのゲートは、第２のトランジスタのソース及びドレインの他方に電気的に接続され、第５のトランジスタのゲートは、第４の配線に電気的に接続され、第５のトランジスタのソース及びドレインの一方は、第５の配線に電気的に接続され、第５のトランジスタのソース及びドレインの他方は、第３のトランジスタのソース及びドレインの一方に電気的に接続され、第４のトランジスタのソース及びドレインの一方は、第６の配線に電気的に接続され、第３のトランジスタのソース及びドレインの一方は、第７の配線に電気的に接続され、第４のトランジスタのソース及びドレインの一方は、第７の配線に電気的に接続され、第１の配線は、第１の信号を伝えることができる機能を有し、第２の配線は、第２の信号を伝えることができる機能を有し、第３の配線は、第３の信号を伝えることができる機能を有し、第４の配線は、第４の信号を伝えることができる機能を有し、第５の配線は、Ｈレベルの電位を伝えることができる機能を有し、第６の配線は、Ｌレベルの電位を伝えることができる機能を有し、第７の配線は、第５の配線の電位又は第６の配線の電位を伝えることができる機能を有し、第１の信号は、第１のトランジスタ及び第２のトランジスタの導通状態を制御することができる機能を有し、第２の信号は、第３のトランジスタの導通状態を制御することができる機能を有し、第３の信号は、第４のトランジスタの導通状態を制御することができる機能を有し、第４の信号は、第５のトランジスタの導通状態を制御することができる機能を有する半導体装置である。
【００１２】
別の本発明の一態様は、本発明の一態様は、第１乃至第６のトランジスタを有する半導体装置であって、第１のトランジスタのゲートは、第１の配線に電気的に接続され、第１のトランジスタのソース及びドレインの一方は、第２の配線に電気的に接続され、第２のトランジスタのゲートは、第１の配線に電気的に接続され、第２のトランジスタのソース及びドレインの一方は、第３の配線に電気的に接続され、第３のトランジスタのゲートは、第１のトランジスタのソース及びドレインの他方に電気的に接続され、第４のトランジスタのゲートは、第２のトランジスタのソース及びドレインの他方に電気的に接続され、第５のトランジスタのゲートは、第４の配線に電気的に接続され、第５のトランジスタのソース及びドレインの一方は、第５の配線に電気的に接続され、第５のトランジスタのソース及びドレインの他方は、第３のトランジスタのソース及びドレインの一方に電気的に接続され、第４のトランジスタのソース及びドレインの一方は、第６の配線に電気的に接続され、第３のトランジスタのソース及びドレインの一方は、第７の配線に電気的に接続され、第４のトランジスタのソース及びドレインの一方は、第７の配線に電気的に接続され、第６のトランジスタのゲートは、第８の配線に電気的に接続され、第６のトランジスタのソース及びドレインの一方は、第５のトランジスタのソース及びドレインの他方に電気的に接続され、第６のトランジスタのソース及びドレインの他方は、第６の配線に電気的に接続され、第１の配線は、第１の信号を伝えることができる機能を有し、第２の配線は、第２の信号を伝えることができる機能を有し、第３の配線は、第３の信号を伝えることができる機能を有し、第４の配線は、第４の信号を伝えることができる機能を有し、第５の配線は、Ｈレベルの電位を伝えることができる機能を有し、第６の配線は、Ｌレベルの電位を伝えることができる機能を有し、第７の配線は、第５の配線の電位又は第６の配線の電位を伝えることができる機能を有し、第８の配線は、第５の信号を伝えることができる機能を有し、第１の信号は、第１のトランジスタ及び第２のトランジスタの導通状態を制御することができる機能を有し、第２の信号は、第３のトランジスタの導通状態を制御することができる機能を有し、第３の信号は、第４のトランジスタの導通状態を制御することができる機能を有し、第４の信号は、第５のトランジスタの導通状態を制御することができる機能を有し、第５の信号は、第６のトランジスタの導通状態を制御することができる機能を有する半導体装置である。
【００１３】
なおその他の本発明の一態様については、以下で述べる実施の形態における説明、及び図面に記載されている。
【発明の効果】
【００１４】
本発明の一態様は、消費電力を低減できる、新規な構成の半導体装置等を提供することができる。または、本発明の一態様は、回路面積を縮小できる、新規な構成の半導体装置等を提供することができる。または、本発明の一態様は、新規な半導体装置等を提供することができる。
【００１５】
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び／又は他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
【図面の簡単な説明】
【００１６】
【図１】本発明の一態様を説明するための回路図。
【図２】本発明の一態様を説明するためのタイミングチャート。
【図３】本発明の一態様を説明するためのブロック図。
【図４】本発明の一態様を説明するためのブロック図。
【図５】本発明の一態様を説明するためのブロック図。
【図６】本発明の一態様を説明するための回路図。
【図７】本発明の一態様を説明するためのタイミングチャート。
【図８】本発明の一態様を説明するためのブロック図及び回路図。
【図９】本発明の一態様を説明するための回路図。
【図１０】酸化物半導体の断面ＴＥＭ像および局所的なフーリエ変換像。
【図１１】酸化物半導体膜のナノビーム電子回折パターンを示す図、および透過電子回折測定装置の一例を示す図。
【図１２】透過電子回折測定による構造解析の一例を示す図、および平面ＴＥＭ像。
【図１３】本発明の一態様を説明する断面図。
【図１４】本発明の一態様を説明する断面図。
【図１５】電子部品の作製工程を示すフローチャート図及び斜視模式図。
【図１６】電子部品を用いた電子機器。
【図１７】本発明の一態様を説明するための回路図。
【図１８】本発明の一態様を説明するための回路図。
【図１９】本発明の一態様を説明するための回路図。
【図２０】本発明の一態様を説明するためのタイミングチャート。
【図２１】本発明の一態様を説明するためのブロック図。
【図２２】本発明の一態様を説明するための回路図。
【図２３】本発明の一態様を説明するための回路図。
【図２４】本発明の一態様を説明するための回路図。
【発明を実施するための形態】
【００１７】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００１８】
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【００１９】
また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。
【００２０】
ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって変わるため、いずれがソース又はドレインであるかを限定することが困難である。そこで、ソースとして機能する部分、及びドレインとして機能する部分を、ソース又はドレインと呼ばず、ソースとドレインとの一方を第１電極と表記し、ソースとドレインとの他方を第２電極と表記する場合がある。
【００２１】
なお本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
【００２２】
なお本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
【００２３】
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
【００２４】
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００２５】
なお本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【００２６】
なお図面におけるブロック図の各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路ブロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある。また図面における各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路ブロックにおいては一つの回路ブロックで行う処理を、複数の回路ブロックで行うよう設けられている場合もある。
【００２７】
（実施の形態１）
本実施の形態では、コンフィギュレーションメモリとして用いることのできる半導体装置の回路図、及びタイミングチャートの構成例について説明する。
【００２８】
本明細書等において半導体装置とは、半導体特性を利用することで機能しうるもの全般を指す。よって、トランジスタ等の半導体素子で構成されるプログラマブルロジックデバイス（以下、ＰＬＤ）や、ＰＬＤを構成する複数のプログラマブルロジックエレメント（以下、ＰＬＥ）及びプログラマブルスイッチエレメント（以下、ＰＳＥ）や、ＰＬＥ及びＰＳＥが有するコンフィギュレーションメモリなどは、半導体装置である。
【００２９】
図１、図１９は、半導体装置であるコンフィギュレーションメモリの回路構成を示す図である。なお図１９については、図１と異なる構成についてのみ説明し、重複する説明については説明を省略する。
【００３０】
図１に示すコンフィギュレーションメモリＣＭは、トランジスタＯＳ１、トランジスタＯＳ２、トランジスタＮＴ１、トランジスタＮＴ２、トランジスタＰＴ１、容量素子Ｃ１、及び容量素子Ｃ２を有する。なおトランジスタＮＴ１のゲートをノードＮ１とし、トランジスタＮＴ２のゲートをノードＮ２として図示している。またトランジスタＮＴ１のソース及びドレインの一方をノードＮ３として図示している。
【００３１】
また、図１に示すコンフィギュレーションメモリＣＭには、ワード信号ｗｏｒｄを与えるための配線ＷＬ、データ信号ｄａｔａを与えるための配線ＢＬ、データ信号ｄａｔａｂを与えるための配線ＢＬＢ、コンフィギュレーション状態信号ｃｏｎｆｉｇを与えるための配線ＣＯＮＦＬ、出力信号ｏｕｔを与えるための配線ＯＵＴＬを図示している。また図１に示すコンフィギュレーションメモリＣＭには、配線ＶＬ、配線ＧＬを図示している。
【００３２】
一方、図１９に示すコンフィギュレーションメモリＣＭは、トランジスタＯＳ１、トランジスタＯＳ２、トランジスタＮＴ１、トランジスタＮＴ２、トランジスタＮＴ４、トランジスタＰＴ１、容量素子Ｃ１、及び容量素子Ｃ２を有する。なおトランジスタＮＴ１のゲートをノードＮ１とし、トランジスタＮＴ２のゲートをノードＮ２として図示している。またトランジスタＮＴ１のソース及びドレインの一方をノードＮ３として図示している。
【００３３】
また、図１９に示すコンフィギュレーションメモリＣＭには、ワード信号ｗｏｒｄを与えるための配線ＷＬ、データ信号ｄａｔａを与えるための配線ＢＬ、データ信号ｄａｔａｂを与えるための配線ＢＬＢ、コンフィギュレーション状態信号ｃｏｎｆｉｇを与えるための配線ＣＯＮＦＬ、コンフィギュレーション初期化信号ｃｏｎｆｉｇ＿ｉｎｉｔを与えるための配線ＩＮＩＴＬ、出力信号ｏｕｔを与えるための配線ＯＵＴＬを図示している。また図１９に示すコンフィギュレーションメモリＣＭには、配線ＶＬ、配線ＧＬを図示している。
【００３４】
コンフィギュレーションメモリＣＭは、一例として、ＰＬＥが有するコンフィギュレーションメモリである。ＰＬＥが有するコンフィギュレーションメモリは、ＬＵＴ（ルックアップテーブル）の記憶回路としての機能を有する回路であり、Ｈレベル又はＬレベルの出力信号を与える。コンフィギュレーションメモリＣＭの出力信号を切り替えることで、ＰＬＥの機能を切り替えることができる。
【００３５】
トランジスタＯＳ１は、ゲートが配線ＷＬに接続される。トランジスタＯＳ１は、ソース及びドレインの一方が配線ＢＬに接続される。トランジスタＯＳ１は、ソース及びドレインの他方がトランジスタＮＴ１のゲートに接続される。
【００３６】
トランジスタＯＳ２は、ゲートが配線ＷＬに接続される。トランジスタＯＳ２は、ソース及びドレインの一方が配線ＢＬＢ接続される。トランジスタＯＳ２は、ソース及びドレインの他方がトランジスタＮＴ２のゲートに接続される。
【００３７】
なおトランジスタＯＳ１、ＯＳ２は、オフ電流の小さいトランジスタを用いることが好ましい。オフ電流の小さいトランジスタをトランジスタＯＳ１及びトランジスタＯＳ２に用いることで、ノードＮ１及びノードＮ２を非導通状態とした際、ノードＮ１、Ｎ２での電荷の移動を極めて少なくすることができる。そのため、ノードＮ１、Ｎ２を含む回路を記憶回路として機能させることができる。
【００３８】
オフ電流の小さいトランジスタとしては、チャネルが形成される半導体層に酸化物半導体を用いるトランジスタを挙げることができる。酸化物半導体膜を用いたトランジスタでは、室温（２５℃程度）にてチャネル幅１μｍあたりの規格化されたオフ電流を１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、更に好ましくは１×１０−２４Ａ以下、又は８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、更に好ましくは１×１０−２１Ａ以下とすることができる。
【００３９】
なおオフ電流とは、ｎチャネル型トランジスタの場合、トランジスタがオフ状態のときにソースとドレインとの間に流れる電流をいう。ｎチャネル型トランジスタの閾値電圧が、例えば、０Ｖ乃至２Ｖ程度であれば、ゲートとソースの間に印加される電圧が負の電圧の場合に、ソースとドレインとの間に流れる電流をオフ電流ということができる。
【００４０】
配線ＷＬに与えるワード信号ｗｏｒｄは、トランジスタＯＳ１、ＯＳ２の導通状態を制御する信号である。本明細書では、トランジスタＯＳ１、ＯＳ２をｎチャネル型トランジスタとして説明する。そのため、ワード信号ｗｏｒｄがＨレベルの電位であれば、トランジスタＯＳ１、ＯＳ２が導通状態となり、Ｌレベルの電位であれば、トランジスタＯＳ１、ＯＳ２が非導通状態となる。
【００４１】
配線ＢＬに与えるデータ信号ｄａｔａは、トランジスタＮＴ１の導通状態を制御する信号である。本明細書では、トランジスタＮＴ１をｎチャネル型トランジスタとして説明する。そのため、データ信号ｄａｔａがＨレベルの電位であれば、トランジスタＮＴ１が導通状態となり、Ｌレベルの電位であれば、トランジスタＮＴ１が非導通状態となる。
【００４２】
配線ＢＬＢに与えるデータ信号ｄａｔａｂは、トランジスタＮＴ２の導通状態を制御する信号である。本明細書では、トランジスタＮＴ２をｎチャネル型トランジスタとして説明する。そのため、データ信号ｄａｔａｂがＨレベルの電位であれば、トランジスタＮＴ２が導通状態となり、Ｌレベルの電位であれば、トランジスタＮＴ２が非導通状態となる。
【００４３】
なお図１、図１９では、配線ＢＬ、ＢＬＢを別の配線として示しているが、同じ配線ＢＬにデータ信号ｄａｔａ、ｄａｔａｂを異なるタイミングで与える構成としてもよい。例えば、図１８、図２４に図示する回路構成とすることができる。図１８、図２４では、図１、図１９で示した回路構成において、配線ＷＬを配線ＷＬ１、ＷＬ２と別の配線とし、配線ＢＬにデータ信号ｄａｔａ、ｄａｔａｂを与える構成とする。該構成とすることで、トランジスタＯＳ１及びトランジスタＯＳ２を異なるタイミングで導通状態とすることができる。
【００４４】
トランジスタＮＴ１は、ゲートがトランジスタＯＳ１のソース及びドレインの他方に接続される。トランジスタＮＴ１は、ソース及びドレインの一方がトランジスタＰＴ１のソース及びドレインの一方に接続される。トランジスタＮＴ１は、ソース及びドレインの他方が配線ＯＵＴＬに接続される。
【００４５】
トランジスタＮＴ２は、ゲートがトランジスタＯＳ２のソース及びドレインの他方に接続される。トランジスタＮＴ２は、ソース及びドレインの一方が配線ＧＬに接続される。トランジスタＮＴ２は、ソース及びドレインの他方が配線ＯＵＴＬに接続される。
【００４６】
配線ＯＵＴＬに与える出力信号ｏｕｔは、ＰＬＥの機能を切り替えるための信号である。出力信号ｏｕｔは、Ｈレベルの電位を与える際、トランジスタＮＴ１の閾値電圧分の電位の減少がないようにすることが好ましい。
【００４７】
トランジスタＰＴ１は、ゲートが配線ＣＯＮＦＬに接続される。トランジスタＰＴ１は、ソース及びドレインの他方が配線ＶＬに接続される。トランジスタＰＴ１は、ソース及びドレインの一方がトランジスタＮＴ１のソース及びドレインの一方に接続される。
【００４８】
一方、図１９において、トランジスタＮＴ４は、ゲートが配線ＩＮＩＴＬに接続される。トランジスタＮＴ４は、ソース及びドレインの一方がトランジスタＮＴ１のソース及びドレインの一方に接続される。トランジスタＮＴ４は、ソース及びドレインの他方が配線ＧＬに接続される。
【００４９】
なおトランジスタＮＴ１、ＮＴ２、ＮＴ４、ＰＴ１は、チャネルが形成される半導体層にシリコンを用いるトランジスタを用いることが好ましい。チャネルが形成される半導体層にシリコンを用いるトランジスタは、チャネルが形成される半導体層に酸化物半導体を用いるトランジスタを重畳させて設けることができるため、半導体装置の小型化を図ることができ、好適である。
【００５０】
なおトランジスタＮＴ１、ＮＴ２、ＮＴ４は、オフ電流の小さいトランジスタを用いてもよい。オフ電流の小さいトランジスタとしては、上述したように、チャネルが形成される半導体層に酸化物半導体を用いるトランジスタを用いればよい。トランジスタＮＴ１、ＮＴ２、ＮＴ４を、チャネルが形成される半導体層に酸化物半導体を用いるトランジスタとすることで、トランジスタＮＴ１、ＮＴ２、ＮＴ４を非導通状態とする期間において電荷の移動を極めて少なくすることができる。
【００５１】
配線ＶＬに与えるＨレベルの電位は、例えば電位ＶＤＤである。また配線ＧＬに与えるＬレベルの電位は、例えば電位ＧＮＤである。Ｌレベルの電位は、電位ＶＳＳでもよい。配線ＶＬに与えるＨレベルの電位、及び配線ＧＬに与えるＬレベルの電位は、配線ＯＵＴＬに与える出力信号ｏｕｔの電位である。そのため、配線ＯＵＴＬに与える出力信号ｏｕｔの電位は、配線ＶＬ、ＧＬに与える電位から変化することなく与えられることで、ＰＬＥの機能をより確実に切り替えることができるため好適である。
【００５２】
配線ＣＯＮＦＬに与えるコンフィギュレーション状態信号ｃｏｎｆｉｇは、トランジスタＰＴ１の導通状態を制御する信号である。本明細書では、トランジスタＰＴ１をｐチャネル型トランジスタとして説明する。そのため、コンフィギュレーション状態信号ｃｏｎｆｉｇがＬレベルの電位であれば、トランジスタＰＴ１が導通状態となり、Ｈレベルの電位であれば、トランジスタＰＴ１が非導通状態となる。トランジスタＰＴ１をｐチャネル型トランジスタとすることで、トランジスタＰＴ１を介してノードＮ３に与える配線ＶＬのＨレベルの電位が閾値電圧分の電位の減少をなくすことができる。
【００５３】
一方、図１９において、配線ＩＮＩＴＬに与えるコンフィギュレーション初期化信号ｃｏｎｆｉｇ＿ｉｎｉｔは、トランジスタＮＴ４の導通状態を制御する信号である。本明細書では、トランジスタＮＴ４をｎチャネル型トランジスタとして説明する。そのため、コンフィギュレーション初期化信号ｃｏｎｆｉｇ＿ｉｎｉｔがＨレベルの電位であれば、トランジスタＮＴ４が導通状態となり、Ｌレベルの電位であれば、トランジスタＮＴ４が非導通状態となる。
【００５４】
なおトランジスタＮＴ１、ＮＴ２は、パストランジスタとして機能を有するトランジスタである。またノードＮ１、Ｎ２は、電位を保持することでコンフィギュレーションデータを記憶する機能を有するノードである。また、トランジスタＯＳ１、ＯＳ２は、非導通状態時にノードＮ１、Ｎ２の電位を保持する機能を有するトランジスタである。また、ノードＮ３は、信号パスノードとしての機能を有するノードである。なおトランジスタＰＴ１は、信号パスノードにＨレベルの電位を供給するか停止するかを切り替えるために、導通状態が制御される機能を有するトランジスタである。
【００５５】
容量素子Ｃ１は、一方の電極がトランジスタＮＴ１のゲートに接続される。容量素子Ｃ１は、他方の電極が配線ＧＬに接続される。
【００５６】
容量素子Ｃ２は、一方の電極がトランジスタＮＴ２のゲートに接続される。容量素子Ｃ２は、他方の電極が配線ＧＬに接続される。
【００５７】
なお容量素子Ｃ１、Ｃ２は、トランジスタＮＴ１、ＮＴ２のゲート容量を大きくすることで、省略することができる。この場合、図９、図２２に示す回路構成とすることができる。
【００５８】
また容量素子Ｃ１、Ｃ２の他方の電極が接続される配線は、図１、図１９に示す回路構成で配線ＧＬとしたが他の配線でもよい。例えば、図１７（Ａ）、図２３（Ａ）に示す回路構成にように、容量素子Ｃ１の他方の電極を配線ＶＬとし、容量素子Ｃ２の他方の電極を配線ＧＬとしてもよい。あるいは、図１７（Ｂ）、図２３（Ｂ）に示す回路構成にように、容量素子Ｃ１、Ｃ２の他方の電極を配線ＶＬとしてもよい。
【００５９】
図１、図１９に示すコンフィギュレーションメモリＣＭは、コンフィギュレーション動作を開始するとノードＮ３へのＨレベルの電位の供給を停止させた後、ノードＮ３をＬレベルの電位とする。そしてトランジスタＮＴ１のゲートであるノードＮ１に、コンフィギュレーションデータとなる電位を与える。そしてコンフィギュレーション動作完了後にノードＮ３へのＨレベルの電位の供給を再開することで、トランジスタＮＴ１とノードＮ１との間で容量結合を発生させ、トランジスタＮＴ１のゲート電位を上昇させることでブースティング効果が得られる半導体装置である。該構成とすることで、トランジスタＮＴ１を介して伝達する出力信号の、閾値電圧分の電位の減少をなくすことができる。その結果、配線ＯＵＴＬではキーパー回路を不要とすることができる。キーパー回路をなくすことにより、半導体装置の消費電力の低減、回路面積の縮小を図ることができる。
【００６０】
次いで図１、図１９に示すコンフィギュレーションメモリＣＭの動作について説明する。図２、図２０には、コンフィギュレーション設定動作時において、図１、図１９に示す回路ブロックで入出力される信号及びノードの電位のタイミングチャートを示す。なお図２０については、図２と異なる構成についてのみ説明し、重複する説明については説明を省略する。
【００６１】
なお図２では、図１に示すコンフィギュレーション状態信号ｃｏｎｆｉｇ、データ信号ｄａｔａ、データ信号ｄａｔａｂ、ワード信号ｗｏｒｄ、ノードＮ１、ノードＮ２、ノードＮ３、出力信号ｏｕｔについての変化について示す。なお図２では、説明のため、信号を切り替えるタイミングを時刻Ｔ０乃至Ｔ４を付している。
【００６２】
一方、図２０では、図１９に示すコンフィギュレーション状態信号ｃｏｎｆｉｇ、コンフィギュレーション初期化信号ｃｏｎｆｉｇ＿ｉｎｉｔ、データ信号ｄａｔａ、データ信号ｄａｔａｂ、ワード信号ｗｏｒｄ、ノードＮ１、ノードＮ２、ノードＮ３、出力信号ｏｕｔについての変化について示す。なお図２０では、説明のため、信号を切り替えるタイミングを時刻Ｔ０乃至Ｔ４を付している。
【００６３】
なおノードＮ１及びノードＮ２で保持されるコンフィギュレーションデータは、「１」又は「０」による二値のデータであり、データ「１」をＨレベルの電位、データ「０」をＬレベルの電位として保持する。なお図１に示す回路ブロックで入出力される信号及びノードの電位は、説明のため、Ｈレベルの電位が電位ＶＤＤ、Ｌレベルの電位が電位ＧＮＤを基準として示している。
【００６４】
まず時刻Ｔ０において初期化動作が開始される。なおここでいう初期化動作は、ノードＮ３へのＨレベルの電位の供給を停止し、ノードＮ３をＬレベルの電位とする動作である。初期化動作は、コンフィギュレーションデータの設定動作毎に行われる。
【００６５】
図２の時刻Ｔ０では、コンフィギュレーション状態信号ｃｏｎｆｉｇをＨレベル、ワード信号ｗｏｒｄをＨレベル、データ信号ｄａｔａ、データ信号ｄａｔａｂをＨレベルとし、トランジスタＰＴ１を非導通状態、トランジスタＯＳ１、ＯＳ２を導通状態とする。トランジスタＯＳ１、ＯＳ２はｎチャネル型トランジスタであるため、ノードＮ１、Ｎ２の電位は、Ｈレベルの電位から閾値電圧分減少した電位まで上昇する。またノードＮ１、Ｎ２の電位が上昇することでトランジスタＮＴ１、ＮＴ２は非導通状態から導通状態へと変化する。そのためノードＮ３には、配線ＧＬのＬレベルの電位となる。
【００６６】
一方、図２０の時刻Ｔ０では、コンフィギュレーション状態信号ｃｏｎｆｉｇをＨレベル、コンフィギュレーション初期化信号ｃｏｎｆｉｇ＿ｉｎｉｔをＨレベル、ワード信号ｗｏｒｄをＬレベル、データ信号ｄａｔａをＨレベル、データ信号ｄａｔａｂをＬレベルとし、トランジスタＰＴ１を非導通状態、トランジスタＮＴ４を導通状態とする。ノードＮ３は、配線ＧＬのＬレベルの電位となる。
【００６７】
図２の時刻Ｔ１では、初期化動作が完了する。時刻Ｔ１では、ワード信号ｗｏｒｄがＬレベルの電位、データ信号ｄａｔａｂがＬレベルの電位になり、ノードＮ１、Ｎ２及びＮ３、並びに出力信号ｏｕｔの電位は維持される。
【００６８】
一方、図２０の時刻Ｔ１では、初期化動作が完了する。時刻Ｔ１では、コンフィギュレーション初期化信号ｃｏｎｆｉｇ＿ｉｎｉｔがＬレベルの電位になり、ノードＮ１、Ｎ２及びＮ３、並びに出力信号ｏｕｔの電位は維持される。
【００６９】
時刻Ｔ２においてコンフィギュレーションデータの書き込み動作が開始される。なおコンフィギュレーションデータの書き込み動作は、データ信号ｄａｔａの電位、データ信号ｄａｔａｂの電位を変化させ、ノードＮ１、Ｎ２の電位を書き換える動作である。このノードＮ１、Ｎ２の電位を書き換えることによって、出力信号ｏｕｔではＨレベル又はＬレベルの電位を切り替えて出力することができる。なお図２におけるコンフィギュレーションデータとしては、一例として、データ信号ｄａｔａの電位はＨレベル、データ信号ｄａｔａｂの電位はＬレベルとして、ノードＮ１、Ｎ２の電位を書き換える動作を説明する。
【００７０】
時刻Ｔ２では、ワード信号ｗｏｒｄをＨレベル、データ信号ｄａｔａをＨレベル、データ信号ｄａｔａｂをＬレベルとし、ノードＮ１、Ｎ２の電位を書き換える。ノードＮ１はＨレベルの電位を維持し、ノードＮ２はＨレベルからＬレベルの電位に変化する。
【００７１】
時刻Ｔ３では、コンフィギュレーションデータの書き込み動作が完了する。時刻Ｔ３では、ワード信号ｗｏｒｄがＬレベルの電位、データ信号ｄａｔａｂがＨレベルの電位になる。ワード信号ｗｏｒｄがＬレベルの電位となると、トランジスタＯＳ１、ＯＳ２のオフ電流が小さいために、ノードＮ１、Ｎ２が電気的に浮遊状態となり、時刻Ｔ２で書き込んだ電位を保持する。そのため、ノードＮ１、Ｎ２は以降、コンフィギュレーションデータを保持する記憶回路として機能させることができる。
【００７２】
なおチャネルが形成される半導体層に酸化物半導体を用いるトランジスタの、オフ電流が小さい特性を利用してメモリとする場合には、情報を保持する期間において、トランジスタには、所定の電圧が供給され続けている場合がある。例えば、トランジスタのゲートには、トランジスタが完全にオフ状態となるような電圧が供給され続けている場合がある。または、トランジスタのバックゲートには、トランジスタの閾値電圧がシフトして、トランジスタがノーマリオフ状態になるような電圧が供給され続けている場合がある。そのような場合には、情報を保持する期間において、記憶回路の場合に電圧が供給されていることになるが、電流がほとんど流れないため、電力をほとんど消費しない。したがって、仮に、所定の電圧が記憶回路に供給されているとしても、実質的には、記憶回路は不揮発性であると表現することができる。
【００７３】
時刻Ｔ４では、コンフィギュレーションデータの設定動作が完了される。コンフィギュレーション状態信号ｃｏｎｆｉｇがＬレベルの電位になることで、トランジスタＰＴ１が導通状態となり、ノードＮ３の電位がＨレベルの電位になり、続いて出力信号ｏｕｔがＨレベルになる。ノードＮ３及び出力信号ｏｕｔの電位の上昇に伴って、トランジスタＮＴ１では、ゲート容量を介して容量結合が発生しノードＮ１の電位が上昇する。
【００７４】
ノードＮ１の電位を上昇させるための容量結合を発生させるためには、時刻Ｔ０におけるノードＮ３の初期化動作が必要となる。ノードＮ３の初期化動作によって、ノードＮ３の電位をＬレベルとしておくことができ、その後ノードＮ１を電気的に浮遊状態とすることで、トランジスタＮＴ１のゲートの電位はブースティング動作させることができる。このブースティング動作によって、トランジスタＮＴ１のゲートであるノードＮ１の電位を、Ｈレベルの電位よりもさらに上昇した電位にすることができる。トランジスタＮＴ１のゲートの電位がＨレベルの電位よりも上昇することで、トランジスタＮＴ１では閾値電圧分の電位の減少をなくすことができる。その結果、配線ＶＬの電位が低下することなく、出力信号ｏｕｔとして出力することが可能となる。
【００７５】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【００７６】
（実施の形態２）
本実施の形態では、上記実施の形態で説明したコンフィギュレーションメモリとして用いる半導体装置を有するＰＬＤの構成例、及びＰＬＤを構成する各回路の回路構成について説明する。
【００７７】
＜ＰＬＤの構成例＞
ＰＬＤの構成の一例について説明する。図３に、ＰＬＤのブロック図を例示する。
【００７８】
ＰＬＤ１００が有する構成として、図３では、ＰＬＥ１０１及びＰＳＥ１０２で構成されるＬＡ１０３（Ｌｏｇｉｃ  Ａｒｒａｙ）、ワード線駆動回路１１１（Ｗｏｒｄ  Ｄｒｉｖｅｒ）、ビット線駆動回路１１２（Ｂｉｔ  Ｄｒｉｖｅｒ）、制御回路１１３（Ｃｏｎｔｒｏｌｌｅｒ）、入出力端子部１１４Ｌ（Ｉ／Ｏ）並びに入出力端子部１１４Ｒ（Ｉ／Ｏ）、が配置されるブロック図を例示している。
【００７９】
図３では、ＰＬＥ及びＰＳＥが縦横に並んで配置される例を示している。
【００８０】
図３中のＰＬＥ１０１は、２０個のＰＬＥが設けられる例を示している。なお図３では各ＰＬＥについて、説明のためブロック中において”ＬＥ＿００”乃至”ＬＥ＿１９”と番号を付している。
【００８１】
図３中のＰＬＥ１０１は、一つのＰＬＥ（たとえば”ＬＥ＿０１”）について、４つのＰＳＥが設けられる例を示している。たとえば図３で示す”ＬＥ＿００”についていえば、４つのＰＳＥとしてブロック中に”ＬＥ＿０＊  ｔｏ  ＩＯ＿００”、”ＩＯ＿０＊  ｔｏ  ＬＥ＿００”、”ＬＥ＿１＊  ｔｏ  ＬＥ＿００”及び”ＬＥ＿０＊  ｔｏ  ＬＥ＿００”が付された４つのブロックが対応するＰＳＥである。
【００８２】
なお図３のＰＳＥに付した、”ＬＥ＿０＊  ｔｏ  ＩＯ＿００”とは、”ＬＥ＿００”乃至”ＬＥ＿０９”のいずれか一のＰＬＥと、入出力端子部１１４Ｌが有する１番目の入出力端子との間の導通状態（オンとオフ）を制御するためのＰＳＥを意味する。また、”ＩＯ＿０＊  ｔｏ  ＬＥ＿００”とは、入出力端子部１１４Ｌが有する１番目の入出力端子乃至１０番目の入出力端子のいずれか一の入出力端子と、”ＬＥ＿００”との間の導通状態を制御するためのＰＳＥを意味する。また、”ＬＥ＿１＊  ｔｏ  ＬＥ＿００”とは、”ＬＥ＿１０”乃至”ＬＥ＿１９”のいずれか一のＰＬＥと、”ＬＥ＿００”との間の導通状態を制御するためのＰＳＥを意味する。また、”ＬＥ＿０＊  ｔｏ  ＬＥ＿００”とは、”ＬＥ＿００”乃至”ＬＥ＿０９”のいずれか一のＰＬＥと、”ＬＥ＿００”との間の導通状態を制御するためのＰＳＥを意味する。このＰＳＥ１０２によってＰＬＤ１００は、ＰＬＥ１０１、ＰＳＥ１０２、入出力端子部１１４Ｌ及び入出力端子部１１４Ｒ同士の接続関係を切り替え、コンフィギュレーションデータに応じて異なる機能に切り替えられる回路構成を実現することができる。
【００８３】
なお図３では図示していないが、ＰＬＥ１０１及びＰＳＥ１０２には、ワード線駆動回路１１１からワード信号が与えられる。また、ＰＬＥ１０１及びＰＳＥ１０２には、ビット線駆動回路１１２からコンフィギュレーションデータが与えられる。制御回路１１３は、ワード線駆動回路１１１及びビット線駆動回路１１２を制御する機能を有する回路である。
【００８４】
なお図３に示す入出力端子部１１４Ｌ及び入出力端子部１１４Ｒは、ＬＡ１０３に信号を入出力するための端子を有する。入出力端子部１１４Ｌ及び入出力端子部１１４Ｒは、一例としては、上述したように、”ＬＥ＿００”乃至”ＬＥ＿１９”に対応して、”ＩＯ＿００”乃至”ＩＯ＿１９”の２０個の入出力端子が設けられている。
【００８５】
＜ＰＬＥの構成例＞
ＰＬＥの構成の一例について説明する。図４に、ＰＬＥのブロック図を例示する。
【００８６】
ＰＬＥ１０１が有する構成として、図４では、コンフィギュレーションメモリ部２０１（Ｃｏｎｆｉｇｕｒａｔｉｏｎ  Ｍｅｍｏｒｉｅｓ）、排他的論理和回路２０２（ＥＸＯＲｓ）、マルチプレクサＭＵＸ、セレクタＳＥＬ１、フリップフロップＦＦ、及びセレクタＳＥＬ２を有する。
【００８７】
コンフィギュレーションメモリ部２０１は、ワード信号が与えられる配線（ＷＬ）、データ信号ｄａｔａ、ｄａｔａｂが与えられる配線（ＢＬ、ＢＬＢ）に接続される。またコンフィギュレーションメモリ部２０１は、コンフィギュレーション状態信号が与えられる配線に接続される。コンフィギュレーションメモリ部２０１は、実施の形態１で説明したコンフィギュレーションメモリＣＭが複数設けられる。
【００８８】
またコンフィギュレーションメモリ部２０１は、排他的論理和回路２０２（ＥＸＯＲｓ）、マルチプレクサＭＵＸ、セレクタＳＥＬ１、フリップフロップＦＦ、及びセレクタＳＥＬ２に出力する信号を切り替えることで回路構成を切り替える機能を有する。
【００８９】
ＰＬＥ１０１は、回路構成の切り替えに従って、隣接するＰＬＥ１０１間で、キャリーチェーン（Ｃａｒｒｙ  ｃｈａｉｎ）またはレジスタチェーン（Ｒｅｇｉｓｔｅｒ  ｃｈａｉｎ）を形成するための信号（ｃａｒｒｙ  ｓｉｇｎａｌｓ、ｒｅｇｉｓｔｅｒ  ｃｈａｉｎ  ｓｉｇｎａｌｓ）の入出力が行われる。
【００９０】
また、排他的論理和回路２０２には、入力端子ＩＮより入力信号、コンフィギュレーションメモリ部２０１よりＰＬＥの機能を切り替えるための出力信号ｏｕｔが与えられる。排他的論理和回路２０２で得られる信号は、マルチプレクサＭＵＸに出力する。
【００９１】
またマルチプレクサＭＵＸには、コンフィギュレーションメモリ部２０１よりＰＬＥの機能を切り替えるための出力信号ｏｕｔ、排他的論理和回路２０２から出力される信号、キャリーチェーンを形成するための信号、セレクタＳＥＬ１で選択される信号が与えられる。マルチプレクサＭＵＸで得られる信号は、セレクタＳＥＬ１に出力する。
【００９２】
また、セレクタＳＥＬ１には、レジスタチェーンを形成するための信号、及びマルチプレクサＭＵＸから出力される信号が与えられる。セレクタＳＥＬ１で選択される信号は、フリップフロップＦＦの端子Ｄ、及びセレクタＳＥＬ２に与える信号として出力する。
【００９３】
また、セレクタＳＥＬ２には、セレクタＳＥＬ１の信号、フリップフロップＦＦの端子Ｑの信号が与えられる。セレクタＳＥＬ２で選択される信号は、出力端子ＯＵＴより出力信号として出力する。
【００９４】
フリップフロップＦＦは、レジスタとして機能する回路である。フリップフロップＦＦは、データが入力される端子Ｄ、リセット信号ＲＥＳＥＴが入力される端子ＸＲ、クロック信号ＣＬＫが入力される端子、データを出力する端子Ｑを有する。
【００９５】
＜コンフィギュレーションメモリ部の構成例＞
コンフィギュレーションメモリ部の構成の一例について説明する。図５、図２１に、コンフィギュレーションメモリ部のブロック図を例示する。なお図２１については、図５と異なる構成についてのみ説明し、重複する説明については説明を省略する。
【００９６】
図５、図２１に示すコンフィギュレーションメモリ部２０１は、複数のコンフィギュレーションメモリ３０１を有する。図５、図２１では、複数のコンフィギュレーションメモリ３０１がｍ行ｎ列（ｍ、ｎは２以上の自然数）設けられている。各コンフィギュレーションメモリ３０１は、ワード線駆動回路１１１に接続された配線ＷＬ＿０乃至ＷＬ＿ｍ−１、及びビット線駆動回路１１２に接続された配線ＢＬ＿０乃至ＢＬ＿ｎ−１、配線ＢＬＢ＿０乃至ＢＬＢ＿ｎ−１に、それぞれ接続され、コンフィギュレーションデータの書き込みが制御される。また各コンフィギュレーションメモリ３０１は、配線ＣＯＮＦＬに接続され、コンフィギュレーション状態信号ｃｏｎｆｉｇが与えられる。書き込まれたコンフィギュレーションデータに従って配線ＯＵＴＬ（０，０）乃至配線ＯＵＴＬ（ｎ−１，ｍ−１）にＰＬＥの機能を切り替えるための信号を出力する。
【００９７】
また図５に示す制御回路１１３は、配線ＣＯＮＦＬに接続され、コンフィギュレーション状態信号ｃｏｎｆｉｇが入力される。制御回路１１３はコンフィギュレーション状態信号ｃｏｎｆｉｇに応じて、コンフィギュレーション初期化信号ｃｏｎｆｉｇ＿ｉｎｉｔをワード線駆動回路１１１及びビット線駆動回路１１２に出力する。コンフィギュレーション初期化信号ｃｏｎｆｉｇ＿ｉｎｉｔは、各コンフィギュレーションメモリ３０１において初期化動作を行うための機能を有する信号である。
【００９８】
一方、図２１に示す制御回路１１３は、配線ＣＯＮＦＬに接続され、コンフィギュレーション状態信号ｃｏｎｆｉｇが入力される。制御回路１１３はコンフィギュレーション状態信号ｃｏｎｆｉｇに応じて、コンフィギュレーション初期化信号ｃｏｎｆｉｇ＿ｉｎｉｔを配線ＩＮＩＴＬに出力する。
【００９９】
各コンフィギュレーションメモリ３０１は、配線ＣＯＮＦＬ及び配線ＩＮＩＴＬに接続され、コンフィギュレーション状態信号ｃｏｎｆｉｇ及びコンフィギュレーション初期化信号ｃｏｎｆｉｇ＿ｉｎｉｔが与えられる。コンフィギュレーション初期化信号ｃｏｎｆｉｇ＿ｉｎｉｔは、各コンフィギュレーションメモリ３０１において初期化動作を行うための機能を有する信号である。
【０１００】
図６に制御回路１１３の回路構成を例示する。図６に示す制御回路１１３は、フリップフロップ回路３１１、インバータ回路３１２、ＮＡＮＤ回路３１３、インバータ回路３１４を有する。
【０１０１】
コンフィギュレーション状態信号ｃｏｎｆｉｇは、クロック信号ｃｌｋに同期したフリップフロップを介すことでクロック信号ｃｌｋの１周期分遅延させたコンフィギュレーション状態信号ｃｏｎｆｉｇとすることができる。この遅延させたコンフィギュレーション状態信号ｃｏｎｆｉｇと、元のコンフィギュレーション状態信号ｃｏｎｆｉｇと、の論理を取ることで、コンフィギュレーション状態信号ｃｏｎｆｉｇがＨレベルの電位の期間において、クロック信号ｃｌｋの１周期分の期間の幅を有するパルス信号としたコンフィギュレーション初期化信号ｃｏｎｆｉｇ＿ｉｎｉｔを生成することができる。なお、コンフィギュレーション状態信号ｃｏｎｆｉｇがクロック信号ｃｌｋに対して非同期の信号の場合、フリップフロップ回路３１１を追加することで、コンフィギュレーション状態信号ｃｏｎｆｉｇをクロック信号ｃｌｋに同期した信号として、コンフィギュレーション状態信号ｃｏｎｆｉｇを制御回路１１３に入力する構成とすればよい。該構成とすることでクロック信号ｃｌｋの１周期分の期間の幅を有するコンフィギュレーション初期化信号ｃｏｎｆｉｇ＿ｉｎｉｔを生成することができる。
【０１０２】
次いで図５、図２１に示すコンフィギュレーションメモリ部２０１、及び図６に示す制御回路１１３の動作について、図７のタイミングチャートを用いて説明する。
【０１０３】
なお図７では、図６に示すクロック信号ｃｌｋ、コンフィギュレーション状態信号ｃｏｎｆｉｇ、コンフィギュレーション初期化信号ｃｏｎｆｉｇ＿ｉｎｉｔ、図５に示すデータ信号ｄａｔａ［０］、データ信号ｄａｔａ［１］、データ信号ｄａｔａ［ｎ−１］、データ信号ｄａｔａｂ［０］、データ信号ｄａｔａｂ［１］、データ信号ｄａｔａｂ［ｎ−１］、ワード信号ｗｏｒｄ［０］、ワード信号ｗｏｒｄ［１］、ワード信号ｗｏｒｄ［ｍ−１］、出力信号ｏｕｔ［０，０］、出力信号ｏｕｔ［１，０］、出力信号ｏｕｔ［ｎ−１，０］、出力信号ｏｕｔ［０，１］、出力信号ｏｕｔ［１，１］、出力信号ｏｕｔ［ｎ−１，１］、出力信号ｏｕｔ［０，ｍ−１］、出力信号ｏｕｔ［１，ｍ−１］、出力信号ｏｕｔ［ｎ−１，ｍ−１］についての変化について示す。なお図７では、説明のため、信号を切り替えるタイミングを時刻Ｔ５乃至Ｔ１２を付している。
【０１０４】
なお図７に示す各信号は、「１」又は「０」による二値のデータであり、説明のため、Ｈレベルの電位が電位ＶＤＤ、Ｌレベルの電位が電位ＧＮＤを基準として示している。
【０１０５】
まず時刻Ｔ５において初期化動作が開始される。時刻Ｔ５ではコンフィギュレーション状態信号ｃｏｎｆｉｇがＨレベルの電位になると、コンフィギュレーション初期化信号ｃｏｎｆｉｇ＿ｉｎｉｔがＨレベルの電位になる。コンフィギュレーション初期化信号ｃｏｎｆｉｇ＿ｉｎｉｔがＨレベルの電位になると、ワード信号ｗｏｒｄ［０］乃至［ｍ−１］がＨレベルとなり、データ信号ｄａｔａ［０］乃至［ｎ−１］、データ信号ｄａｔａｂ［０］乃至［ｎ−１］がＨレベルになる。そのため、各コンフィギュレーションメモリ３０１では、図２で説明したように、ノードＮ１、Ｎ２がＨレベルの電位となり、ノードＮ３はＬレベルの電位となる。
【０１０６】
時刻Ｔ６では、初期化動作が完了する。時刻Ｔ６ではコンフィギュレーション初期化信号ｃｏｎｆｉｇ＿ｉｎｉｔがＬレベルの電位になると、ワード信号ｗｏｒｄ［０］乃至［ｍ−１］、データ信号ｄａｔａｂ［０］、データ信号ｄａｔａｂ［１］及びデータ信号ｄａｔａｂ［ｎ−１］がＬレベルになる。そのため、各コンフィギュレーションメモリ３０１では、図２で説明したように、ノードＮ１、Ｎ２、Ｎ３及び配線ＯＵＴＬ［０，０］乃至［ｎ−１，ｍ−１］の電位は維持される。
【０１０７】
時刻Ｔ７においてコンフィギュレーションデータの書き込み動作が開始される。時刻Ｔ７では、ワード信号ｗｏｒｄ［０］で選択されるコンフィギュレーションメモリ３０１のノードＮ１、Ｎ２へのコンフィギュレーションデータの書き込み動作が開始される。ワード信号ｗｏｒｄ［０］がＨレベルの電位になると、コンフィギュレーションデータであるデータ信号ｄａｔａ［０］乃至ｄａｔａ［ｎ−１］の電位、データ信号ｄａｔａｂ［０］乃至ｄａｔａｂ［ｎ−１］の電位がノードＮ１、Ｎ２に供給される。
【０１０８】
時刻Ｔ８では、ワード信号ｗｏｒｄ［０］で選択されるコンフィギュレーションデータの書き込み動作が完了する。時刻Ｔ８においてワード信号ｗｏｒｄ［０］で選択されるコンフィギュレーションメモリ３０１のノードＮ１、Ｎ２へのコンフィギュレーションデータの書き込み動作が完了しており、続いてワード信号ｗｏｒｄ［１］で選択されるコンフィギュレーションメモリ３０１のノードＮ１、Ｎ２へのコンフィギュレーションデータの書き込み動作が開始される。ワード信号ｗｏｒｄ［１］の電位がＨレベルの電位になると、コンフィギュレーションデータであるデータ信号ｄａｔａ［０］乃至ｄａｔａ［ｎ−１］の電位、データ信号ｄａｔａｂ［０］乃至ｄａｔａｂ［ｎ−１］の電位がノードＮ１、Ｎ２に供給される。
【０１０９】
時刻Ｔ９において、ワード信号ｗｏｒｄ［１］で選択されるコンフィギュレーションデータの書き込み動作が完了する。
【０１１０】
Ｔ１０においてワード信号ｗｏｒｄ［ｍ−１］で選択されるコンフィギュレーションメモリ３０１のノードＮ１、Ｎ２へのコンフィギュレーションデータの書き込み動作が開始される。ワード信号ｗｏｒｄ［ｍ−１］の電位がＨレベルの電位になると、コンフィギュレーションデータであるデータ信号ｄａｔａ［０］乃至ｄａｔａ［ｎ−１］の電位、データ信号ｄａｔａｂ［０］乃至ｄａｔａｂ［ｎ−１］の電位がノードＮ１、Ｎ２に供給される。
【０１１１】
時刻Ｔ１１において、ワード信号ｗｏｒｄ［ｍ−１］で選択されるコンフィギュレーションデータの書き込み動作が完了する。
【０１１２】
時刻Ｔ１２では、コンフィギュレーションデータの設定動作が完了される。コンフィギュレーション状態信号ｃｏｎｆｉｇがＬレベルの電位になることで、ノードＮ３の電位がＨレベルの電位になる。
【０１１３】
時刻Ｔ１２において、出力信号ｏｕｔ［０，０］、ｏｕｔ［ｎ−１，１］、ｏｕｔ［０，１］、ｏｕｔ［０，ｍ−１］、ｏｕｔ［ｎ−１，ｍ−１］を出力するコンフィギュレーションメモリ３０１では、ノードＮ１がＨレベルの電位、ノードＮ２がＬレベルの電位であり、配線ＯＵＴＬがＨレベルの電位になる。ノードＮ３及び配線ＯＵＴＬの電位の上昇に伴って、ブースティング動作によりノードＮ１の電位が上昇する。
【０１１４】
このブースティング動作によって、ノードＮ１の電位を、Ｈレベルの電位よりもさらに上昇した電位にすることができる。ノードＮ１の電位がＨレベルの電位である電位ＶＤＤよりも上昇することで、パストランジスタであるトランジスタＮＴ１では閾値電圧分の電位の減少をなくすことができる。その結果、配線ＶＬの電位が低下することなく、出力信号ｏｕｔとして出力することが可能となる。
【０１１５】
一方で時刻Ｔ１２では、出力信号ｏｕｔ［１，０］、ｏｕｔ［１，１］、ｏｕｔ［ｎ−１，０］、ｏｕｔ［１，ｍ−１］を出力するコンフィギュレーションメモリ３０１では、ノードＮ１がＬレベルの電位、ノードＮ２がＨレベルの電位であり、配線ＯＵＴＬがＬレベルの電位になる。
【０１１６】
＜ＰＳＥの構成例＞
ＰＳＥの構成の一例について説明する。図８（Ａ）に、ＰＳＥのブロック図を例示する。
【０１１７】
図８（Ａ）に示すＰＳＥ１０２は、複数のルーティングスイッチ３２１（Ｒｏｕｔｉｎｇ  Ｓｗｉｔｃｈ：ＲＳ）を有する。図８（Ａ）では、複数のルーティングスイッチ３２１がｍ行ｎ列（ｍ、ｎは２以上の自然数）設けられている。各ルーティングスイッチ３２１は、配線ＷＬ＿０乃至ＷＬ＿ｍ−１、配線ＢＬ＿０乃至ＢＬ＿ｎ−１、入力線ＳＷ＿ｉｎ＿０乃至ＳＷ＿ｉｎ＿ｎ−１、出力線ＳＷ＿ｏｕｔ＿０乃至ＳＷ＿ｏｕｔ＿ｍ−１に接続され、コンフィギュレーションデータの書き込み、及び入力線と出力線との間の導通状態が制御される。
【０１１８】
次いで図８（Ｂ）では、図８（Ａ）に示したルーティングスイッチ３２１の具体的な回路構成について説明する。
【０１１９】
ルーティングスイッチ３２１は、トランジスタＯＳ３、トランジスタＮＴ３、容量素子Ｃ３を有する。
【０１２０】
また図８（Ｂ）では、トランジスタＯＳ３のソース及びドレインの一方をノードＮ４として図示している。
【０１２１】
また、図８（Ｂ）に示すルーティングスイッチ３２１には、ワード信号ｗｏｒｄを与えるための配線ＷＬ、データ信号ｄａｔａを与えるための配線ＢＬ、入力信号Ｄ＿ＩＮを与えるための入力線ＳＷ＿ｉｎ、出力信号Ｄ＿ｏｕｔを与えるための出力線ＳＷ＿ｏｕｔを図示している。
【０１２２】
トランジスタＯＳ３は、ゲートが配線ＷＬに接続され、ソース及びドレインの他方が配線ＢＬに接続される。トランジスタＯＳ３は、上記実施の形態１で説明したトランジスタＯＳ１、ＯＳ２と同様に、オフ電流の小さいトランジスタを用いることが好ましい。
【０１２３】
図８（Ｂ）に示すルーティングスイッチ３２１の構成では、トランジスタＯＳ３の導通状態を制御することで、コンフィギュレーションデータの書き込み、保持を行っている。そのためコンフィギュレーションデータに相当する電位をノードＮ４で保持する期間において、ノードＮ４での電荷の移動を伴った電位の変動を抑えるスイッチとして、オフ電流の小さいトランジスタが用いられることが特に好ましい。
【０１２４】
トランジスタＯＳ３をオフ電流の小さいトランジスタとすることで、ルーティングスイッチ３２１を、電源供給を停止後にデータの保持期間が存在する不揮発性のメモリとすることができる。ワード信号ｗｏｒｄをＬレベルの電位とすることで、ノードＮ４が電気的に浮遊状態となり、一度書き込んだコンフィギュレーションデータに相当する電位を保持する。そのため、ノードＮ４は以降、コンフィギュレーションデータを保持する記憶回路として機能させることができる。
【０１２５】
なお入力信号Ｄ＿ＩＮの電位がＬレベルからＨレベルに変化するとき、ノードＮ４がトランジスタＮＴ３を導通状態とする電位を保持する場合、トランジスタＮＴ３とノードＮ４との間で容量結合を発生させ、ブースティング効果を得ることができる。
【０１２６】
トランジスタＮＴ３は、ゲートがトランジスタＯＳ３のソース及びドレインの一方に接続され、ソース及びドレインの一方が入力線ＳＷ＿ｉｎに接続され、ソース及びドレインの他方が出力線ＳＷ＿ｏｕｔに接続されている。トランジスタＮＴ３は、上記実施の形態１で説明したトランジスタＮＴ１、ＮＴ２と同様に、チャネルが形成される半導体層にシリコンを用いるトランジスタを用いることが好ましい。なお図８（Ｂ）では、トランジスタＮＴ３をｎチャネル型のトランジスタとして説明するが、ｐチャネル型トランジスタとすることもできる。
【０１２７】
容量素子Ｃ３は、一方の電極がトランジスタＮＴ３のゲートに接続される。容量素子Ｃ３は、他方の電極が配線ＧＬに接続される。
【０１２８】
なお容量素子Ｃ３は、トランジスタＮＴ１、ＮＴ２のゲート容量を大きくすることで、省略することができる。また容量素子Ｃ３の他方の電極が接続される配線は、図８（Ｂ）に示す回路構成で配線ＧＬとしたが他の配線でもよい。
【０１２９】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１３０】
（実施の形態３）
本実施の形態では、上記実施の形態で説明したオフ電流の小さいトランジスタの半導体層に用いることのできる酸化物半導体層について説明する。
【０１３１】
トランジスタの半導体層中のチャネル形成領域に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。
【０１３２】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種又は複数種を有してもよい。
【０１３３】
トランジスタの半導体層として用いられる酸化物半導体としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。
【０１３４】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０１３５】
半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。
【０１３６】
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理と記す場合がある、又は酸化物半導体膜に含まれる酸素を化学量論的組成よりも多くする場合を過酸素化処理と記す場合がある。
【０１３７】
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素又は水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化又はｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０１７／ｃｍ３以下、１×１０１６／ｃｍ３以下、１×１０１５／ｃｍ３以下、１×１０１４／ｃｍ３以下、１×１０１３／ｃｍ３以下、好ましくは８×１０１１／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上であることをいう。
【０１３８】
また、このように、ｉ型又は実質的にｉ型である酸化物半導体膜を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジスタがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、更に好ましくは１×１０−２４Ａ以下、又は８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、更に好ましくは１×１０−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧が閾値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧が閾値電圧よりも１Ｖ以上、２Ｖ以上又は３Ｖ以上小さければ、トランジスタはオフ状態となる。
【０１３９】
また、酸化物半導体膜は、単結晶構造の酸化物半導体（以下、単結晶酸化物半導体という。）、多結晶構造の酸化物半導体（以下、多結晶酸化物半導体という。）、微結晶構造の酸化物半導体（以下、微結晶酸化物半導体という。）、及び非晶質構造の酸化物半導体（以下、非晶質酸化物半導体という。）の一以上で構成されてもよい。また、酸化物半導体膜は、ＣＡＡＣ−ＯＳ膜で構成されていてもよい。また、酸化物半導体膜は、非晶質酸化物半導体及び結晶粒を有する酸化物半導体で構成されていてもよい。以下に、代表例として、ＣＡＡＣ−ＯＳ及び微結晶酸化物半導体について説明する。
【０１４０】
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
【０１４１】
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
【０１４２】
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１４３】
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０１４４】
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０１４５】
図１０（Ａ）は、ＣＡＡＣ−ＯＳ膜の断面ＴＥＭ像である。また、図１０（Ｂ）は、図１０（Ａ）をさらに拡大した断面ＴＥＭ像であり、理解を容易にするために原子配列を強調表示している。
【０１４６】
図１０（ｃ）は、図１０（Ａ）のＡ−Ｏ−Ａ’間において、丸で囲んだ領域（直径約４ｎｍ）の局所的なフーリエ変換像である。図１０（ｃ）より、各領域においてｃ軸配向性が確認できる。また、Ａ−Ｏ間とＯ−Ａ’間とでは、ｃ軸の向きが異なるため、異なるグレインであることが示唆される。また、Ａ−Ｏ間では、ｃ軸の角度が１４．３°、１６．６°、２６．４°のように少しずつ連続的に変化していることがわかる。同様に、Ｏ−Ａ’間では、ｃ軸の角度が−１８．３°、−１７．６°、−１５．９°と少しずつ連続的に変化していることがわかる。
【０１４７】
なお、ＣＡＡＣ−ＯＳ膜に対し、電子回折を行うと、配向性を示すスポット（輝点）が観測される。例えば、ＣＡＡＣ−ＯＳ膜の上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電子線を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測される（図１１（Ａ）参照。）。
【０１４８】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
【０１４９】
なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
【０１５０】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
【０１５１】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【０１５２】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０１５３】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
【０１５４】
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳ膜は、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。
【０１５５】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０１５６】
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
【０１５７】
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
【０１５８】
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
【０１５９】
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
【０１６０】
次に、微結晶酸化物半導体膜について説明する。
【０１６１】
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
【０１６２】
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある（図１１（Ｂ）参照。）。
【０１６３】
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
【０１６４】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０１６５】
酸化物半導体膜が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析が可能となる場合がある。
【０１６６】
図１１（Ｃ）に、電子銃室７０と、電子銃室７０の下の光学系７２と、光学系７２の下の試料室７４と、試料室７４の下の光学系７６と、光学系７６の下の観察室８０と、観察室８０に設置されたカメラ７８と、観察室８０の下のフィルム室８２と、を有する透過電子回折測定装置を示す。カメラ７８は、観察室８０内部に向けて設置される。なお、フィルム室８２を有さなくても構わない。
【０１６７】
また、図１１（Ｄ）に、図１１（Ｃ）で示した透過電子回折測定装置内部の構造を示す。透過電子回折測定装置内部では、電子銃室７０に設置された電子銃から放出された電子が、光学系７２を介して試料室７４に配置された物質８８に照射される。物質８８を通過した電子は、光学系７６を介して観察室８０内部に設置された蛍光板９２に入射する。蛍光板９２では、入射した電子の強度に応じたパターンが現れることで透過電子回折パターンを測定することができる。
【０１６８】
カメラ７８は、蛍光板９２を向いて設置されており、蛍光板９２に現れたパターンを撮影することが可能である。カメラ７８のレンズの中央、および蛍光板９２の中央を通る直線と、蛍光板９２の上面と、の為す角度は、例えば、１５°以上８０°以下、３０°以上７５°以下、または４５°以上７０°以下とする。該角度が小さいほど、カメラ７８で撮影される透過電子回折パターンは歪みが大きくなる。ただし、あらかじめ該角度がわかっていれば、得られた透過電子回折パターンの歪みを補正することも可能である。なお、カメラ７８をフィルム室８２に設置しても構わない場合がある。例えば、カメラ７８をフィルム室８２に、電子８４の入射方向と対向するように設置してもよい。この場合、蛍光板９２の裏面から歪みの少ない透過電子回折パターンを撮影することができる。
【０１６９】
試料室７４には、試料である物質８８を固定するためのホルダが設置されている。ホルダは、物質８８を通過する電子を透過するような構造をしている。ホルダは、例えば、物質８８をＸ軸、Ｙ軸、Ｚ軸などに移動させる機能を有していてもよい。ホルダの移動機能は、例えば、１ｎｍ以上１０ｎｍ以下、５ｎｍ以上５０ｎｍ以下、１０ｎｍ以上１００ｎｍ以下、５０ｎｍ以上５００ｎｍ以下、１００ｎｍ以上１μｍ以下などの範囲で移動させる精度を有すればよい。これらの範囲は、物質８８の構造によって最適な範囲を設定すればよい。
【０１７０】
次に、上述した透過電子回折測定装置を用いて、物質の透過電子回折パターンを測定する方法について説明する。
【０１７１】
例えば、図１１（Ｄ）に示すように物質におけるナノビームである電子８４の照射位置を変化させる（スキャンする）ことで、物質の構造が変化していく様子を確認することができる。このとき、物質８８がＣＡＡＣ−ＯＳ膜であれば、図１１（Ａ）に示したような回折パターンが観測される。または、物質８８がｎｃ−ＯＳ膜であれば、図１１（Ｂ）に示したような回折パターンが観測される。
【０１７２】
ところで、物質２８がＣＡＡＣ−ＯＳ膜であったとしても、部分的にｎｃ−ＯＳ膜などと同様の回折パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳ膜の良否は、一定の範囲におけるＣＡＡＣ−ＯＳ膜の回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう。）で表すことができる場合がある。例えば、良質なＣＡＡＣ−ＯＳ膜であれば、ＣＡＡＣ化率は、５０％以上、好ましくは８０％以上、さらに好ましくは９０％以上、より好ましくは９５％以上となる。なお、ＣＡＡＣ−ＯＳ膜と異なる回折パターンが観測される領域の割合を非ＣＡＡＣ化率と表記する。
【０１７３】
一例として、成膜直後（ａｓ−ｓｐｕｔｔｅｒｅｄと表記。）、または酸素を含む雰囲気における４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜を有する各試料の上面に対し、スキャンしながら透過電子回折パターンを取得した。ここでは、５ｎｍ／秒の速度で６０秒間スキャンしながら回折パターンを観測し、観測された回折パターンを０．５秒ごとに静止画に変換することで、ＣＡＡＣ化率を導出した。なお、電子線としては、プローブ径が１ｎｍのナノビームを用いた。なお、同様の測定は６試料に対して行った。そしてＣＡＡＣ化率の算出には、６試料における平均値を用いた。
【０１７４】
各試料におけるＣＡＡＣ化率を図１２（Ａ）に示す。成膜直後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は７５．７％（非ＣＡＡＣ化率は２４．３％）であった。また、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は８５．３％（非ＣＡＡＣ化率は１４．７％）であった。成膜直後と比べて、４５０℃加熱処理後のＣＡＡＣ化率が高いことがわかる。即ち、高い温度（例えば４００℃以上）における加熱処理によって、非ＣＡＡＣ化率が低くなる（ＣＡＡＣ化率が高くなる）ことがわかる。また、５００℃未満の加熱処理においても高いＣＡＡＣ化率を有するＣＡＡＣ−ＯＳ膜が得られることがわかる。
【０１７５】
ここで、ＣＡＡＣ−ＯＳ膜と異なる回折パターンのほとんどはｎｃ−ＯＳ膜と同様の回折パターンであった。また、測定領域において非晶質酸化物半導体膜は、確認することができなかった。したがって、加熱処理によって、ｎｃ−ＯＳ膜と同様の構造を有する領域が、隣接する領域の構造の影響を受けて再配列し、ＣＡＡＣ化していることが示唆される。
【０１７６】
図１２（Ｂ）および図１２（Ｃ）は、成膜直後および４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜の平面ＴＥＭ像である。図１２（Ｂ）と図１２（Ｃ）とを比較することにより、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜は、膜質がより均質であることがわかる。即ち、高い温度における加熱処理によって、ＣＡＡＣ−ＯＳ膜の膜質が向上することがわかる。
【０１７７】
このような測定方法を用いれば、複数の構造を有する酸化物半導体膜の構造解析が可能となる場合がある。
【０１７８】
なお、本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法などと適宜組み合わせて用いることができる。
【０１７９】
（実施の形態４）
本実施の形態では、開示する発明の一態様に係る半導体装置に用いられるトランジスタの断面構造の一例について、図面を参照して説明する。
【０１８０】
図１３に、発明の一態様に係る回路部の断面構造の一部を、一例として示す。なお、図１３では、上記実施の形態１の図１で図示したトランジスタＯＳ１、及びトランジスタＮＴ１の断面構造を、一例として示す。なお、破線Ａ１−Ａ２で示す領域では、トランジスタＯＳ１、及びトランジスタＮＴ１のチャネル長方向における構造を示しており、破線Ａ３−Ａ４で示す領域では、トランジスタＯＳ１、及びトランジスタＮＴ１のチャネル幅方向における構造を示している。ただし、本発明の一態様では、トランジスタＯＳ１のチャネル長方向とトランジスタＮＴ１のチャネル長方向とが、必ずしも一致していなくともよい。
【０１８１】
なお、チャネル長方向とは、ソース領域及びドレイン領域として機能する一対の不純物領域間において、キャリアが最短距離で移動する方向を意味し、チャネル幅方向は、チャネル長方向に対して垂直の方向を意味する。
【０１８２】
また、図１３では、酸化物半導体膜にチャネル形成領域を有するトランジスタＯＳ１が、単結晶のシリコン基板にチャネル形成領域を有するトランジスタＮＴ１上に形成されている場合を例示している。
【０１８３】
トランジスタＮＴ１は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或いは、トランジスタＮＴ１は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有している場合、トランジスタＯＳ１はトランジスタＮＴ１上に積層されていなくとも良く、トランジスタＯＳ１とトランジスタＮＴ１とは、同一の層に形成されていても良い。
【０１８４】
シリコンの薄膜を用いてトランジスタＮＴ１を形成する場合、当該薄膜には、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
【０１８５】
トランジスタＮＴ１が形成される基板４００は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図１３では、単結晶シリコン基板を基板４００として用いる場合を例示している。
【０１８６】
また、トランジスタＮＴ１は、素子分離法により電気的に分離されている。素子分離法として、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）等を用いることができる。図１３では、トレンチ分離法を用いてトランジスタＮＴ１を電気的に分離する場合を例示している。具体的に、図１３では、エッチング等により基板４００に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離領域４０１により、トランジスタＮＴ１を素子分離させる場合を例示している。
【０１８７】
また、トレンチ以外の領域に存在する基板４００の凸部には、トランジスタＮＴ１の不純物領域４０２及び不純物領域４０３と、不純物領域４０２及び不純物領域４０３に挟まれたチャネル形成領域４０４とが設けられている。さらに、トランジスタＮＴ１は、チャネル形成領域４０４を覆う絶縁膜４０５と、絶縁膜４０５を間に挟んでチャネル形成領域４０４と重なるゲート電極４０６とを有する。
【０１８８】
トランジスタＮＴ１では、チャネル形成領域４０４における凸部の側部及び上部と、ゲート電極４０６とが絶縁膜４０５を間に挟んで重なることで、チャネル形成領域４０４の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタＮＴ１の基板上における専有面積を小さく抑えつつ、トランジスタＮＴ１におけるキャリアの移動量を増加させることができる。その結果、トランジスタＮＴ１は、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域４０４における凸部のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域４０４における凸部の膜厚をＴとすると、チャネル幅Ｗに対する膜厚Ｔの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタＮＴ１のオン電流をより大きくすることができ、電界効果移動度もより高められる。
【０１８９】
なお、バルクの半導体基板を用いたトランジスタＮＴ１の場合、アスペクト比は０．５以上であることが望ましく、１以上であることがより望ましい。
【０１９０】
トランジスタＮＴ１上には、絶縁膜４１１が設けられている。絶縁膜４１１には開口部が形成されている。そして、上記開口部には、不純物領域４０２、不純物領域４０３にそれぞれ電気的に接続されている導電膜４１２、導電膜４１３と、ゲート電極４０６に電気的に接続されている導電膜４１４とが、形成されている。
【０１９１】
そして、導電膜４１２は、絶縁膜４１１上に形成された導電膜４１６に電気的に接続されており、導電膜４１３は、絶縁膜４１１上に形成された導電膜４１７に電気的に接続されており、導電膜４１４は、絶縁膜４１１上に形成された導電膜４１８に電気的に接続されている。
【０１９２】
導電膜４１６乃至導電膜４１８上には、絶縁膜４２０が設けられている。そして、絶縁膜４２０上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜４２１が設けられている。絶縁膜４２１は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
【０１９３】
絶縁膜４２１上には絶縁膜４２２が設けられており、絶縁膜４２２上には、トランジスタＯＳ１が設けられている。
【０１９４】
トランジスタＯＳ１は、絶縁膜４２２上に、酸化物半導体を含む半導体膜４３０と、半導体膜４３０に電気的に接続された、ソース電極またはドレイン電極として機能する導電膜４３２及び導電膜４３３と、半導体膜４３０を覆っているゲート絶縁膜４３１と、ゲート絶縁膜４３１を間に挟んで半導体膜４３０と重なるゲート電極４３４と、を有する。なお、絶縁膜４２０乃至絶縁膜４２２には開口部が設けられており、導電膜４３３は、上記開口部において導電膜４１８に接続されている。
【０１９５】
なお、図１３において、トランジスタＯＳ１は、ゲート電極４３４を半導体膜４３０の片側において少なくとも有していれば良いが、絶縁膜４２２を間に挟んで半導体膜４３０と重なるゲート電極を、さらに有していても良い。
【０１９６】
トランジスタＯＳ１が、一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
【０１９７】
また、図１３では、トランジスタＯＳ１が、一のゲート電極４３４に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタＯＳ１は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。
【０１９８】
また、図１３に示すように、トランジスタＯＳ１は、半導体膜４３０が、絶縁膜４２２上において順に積層された酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃを有する場合を例示している。ただし、本発明の一態様では、トランジスタＯＳ１が有する半導体膜４３０が、単膜の金属酸化物膜で構成されていても良い。
【０１９９】
絶縁膜４２２は、加熱により酸素の一部を酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜４２２は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により得られる、シリコンのダングリングボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０１８ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。
【０２００】
絶縁膜４２２は、加熱により上記酸素の一部を酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜４２２は、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタリング法等により、形成することができる。
【０２０１】
なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。
【０２０２】
なお、図１３に示すトランジスタＯＳ１は、チャネル領域が形成される酸化物半導体膜４３０ｂの端部のうち、導電膜４３２及び導電膜４３３とは重ならない端部、言い換えると、導電膜４３２及び導電膜４３３が位置する領域とは異なる領域に位置する端部と、ゲート電極４３４とが、重なる構成を有する。酸化物半導体膜４３０ｂの端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、ｎ型化しやすいやすいと考えられる。しかし、図１３に示すトランジスタＯＳ１では、導電膜４３２及び導電膜４３３とは重ならない酸化物半導体膜４３０ｂの端部と、ゲート電極４３４とが重なるため、ゲート電極４３４の電位を制御することにより、当該端部にかかる電界を制御することができる。よって、酸化物半導体膜４３０ｂの端部を介して導電膜４３２と導電膜４３３の間に流れる電流を、ゲート電極４３４に与える電位によって制御することができる。このようなトランジスタＯＳ１の構造を、Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ（Ｓ−Ｃｈａｎｎｅｌ）構造とよぶ。
【０２０３】
具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタＯＳ１がオフとなるような電位をゲート電極４３４に与えたときは、当該端部を介して導電膜４３２と導電膜４３３の間に流れるオフ電流を小さく抑えることができる。そのため、トランジスタＯＳ１では、大きなオン電流を得るためにチャネル長を短くし、その結果、酸化物半導体膜４３０ｂの端部における導電膜４３２と導電膜４３３の間の長さが短くなっても、トランジスタＯＳ１のオフ電流を小さく抑えることができる。よって、トランジスタＯＳ１は、チャネル長を短くすることで、オンのときには大きいオン電流を得ることができ、オフのときにはオフ電流を小さく抑えることができる。
【０２０４】
また、具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタＯＳ１がオンとなるような電位をゲート電極４３４に与えたときは、当該端部を介して導電膜４３２と導電膜４３３の間に流れる電流を大きくすることができる。当該電流は、トランジスタＯＳ１の電界効果移動度とオン電流の増大に寄与する。そして、酸化物半導体膜４３０ｂの端部と、ゲート電極４３４とが重なることで、酸化物半導体膜４３０ｂにおいてキャリアの流れる領域が、ゲート絶縁膜４３１に近い酸化物半導体膜４３０ｂの界面近傍のみでなく、酸化物半導体膜４３０ｂの広い範囲においてキャリアが流れるため、トランジスタＯＳ１におけるキャリアの移動量が増加する。この結果、トランジスタＯＳ１のオン電流が大きくなると共に、電界効果移動度が高くなり、代表的には電界効果移動度が１０ｃｍ２／Ｖ・ｓ以上、さらには２０ｃｍ２／Ｖ・ｓ以上となる。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移動度である。
【０２０５】
なお、図１３を用いて述べたが、本発明の実施形態の一態様は、これに限定されない。例えば、図１４に示すような構造でもよい。
【０２０６】
なお、本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法などと適宜組み合わせて用いることができる。
【０２０７】
（実施の形態５）
上記実施の形態で開示された、導電膜や半導体膜はスパッタ法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。
【０２０８】
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
【０２０９】
熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
【０２１０】
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単原子層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
【０２１１】
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された導電膜や半導体膜を形成することができ、例えば、ＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、（ＣＨ３）３Ｉｎである。また、トリメチルガリウムの化学式は、（ＣＨ３）３Ｇａである。また、ジメチル亜鉛の化学式は、（ＣＨ３）２Ｚｎである。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式（Ｃ２Ｈ５）３Ｇａ）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式（Ｃ２Ｈ５）２Ｚｎ）を用いることもできる。
【０２１２】
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
【０２１３】
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎＯ２層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２とＯ３ガスを同時に導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎＧａＯ２層やＩｎＺｎＯ２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。
【０２１４】
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０２１５】
（実施の形態６）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図１５、図１６を用いて説明する。
【０２１６】
図１５（Ａ）では上述の実施の形態で説明し半導体装置を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
【０２１７】
上記実施の形態４の図１３に示すようなトランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
【０２１８】
後工程については、図１５（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。
【０２１９】
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。
【０２２０】
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
【０２２１】
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。
【０２２２】
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。
【０２２３】
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。
【０２２４】
以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、消費電力の低減、及び小型化が図られた電子部品を実現することができる。
【０２２５】
また、完成した電子部品の斜視模式図を図１５（Ｂ）に示す。図１５（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）の斜視模式図を示している。図１５（Ｂ）に示す電子部品７００は、リード７０１及び回路部７０３を示している。図１５（Ｂ）に示す電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで電子機器の内部に搭載することができる。完成した回路基板７０４は、電子機器等の内部に設けられる。
【０２２６】
次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説明する。
【０２２７】
図１６（Ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９０３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少なくとも一には、先の実施の形態に示す半導体装置を有する電子部品が設けられている。そのため、消費電力の低減、及び小型化が図られた携帯型の情報端末が実現される。
【０２２８】
なお、第１の表示部９０３ａはタッチ入力機能を有するパネルとなっており、例えば図１６（Ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図１６（Ａ）の右図のように第１の表示部９０３ａにはキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。
【０２２９】
また、図１６（Ａ）に示す携帯型の情報端末は、図１６（Ａ）の右図のように、第１の表示部９０３ａ及び第２の表示部９０３ｂのうち、一方を取り外すことができる。第２の表示部９０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体９０２を持ち、他方の手で操作することができるため便利である。
【０２３０】
図１６（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
【０２３１】
また、図１６（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０２３２】
更に、図１６（Ａ）に示す筐体９０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。
【０２３３】
図１６（Ｂ）は、電子ペーパーを実装した電子書籍９１０であり、筐体９１１と筐体９１２の２つの筐体で構成されている。筐体９１１及び筐体９１２には、それぞれ表示部９１３及び表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５により接続されており、該軸部９１５を軸として開閉動作を行うことができる。また、筐体９１１は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１１、筐体９１２の少なくとも一には、半導体装置を有する電子部品が設けられている。そのため、消費電力の低減、及び小型化が図られた電子書籍が実現される。
【０２３４】
図１６（Ｃ）は、テレビジョン装置であり、筐体９２１、表示部９２２、スタンド９２３などで構成されている。テレビジョン装置９２０の操作は、筐体９２１が備えるスイッチや、リモコン操作機９２４により行うことができる。筐体９２１及びリモコン操作機９２４には、先の実施の形態に示す半導体装置を有する電子部品が搭載されている。そのため、消費電力の低減、及び小型化が図られたテレビジョン装置が実現される。
【０２３５】
図１６（Ｄ）は、スマートフォンであり、本体９３０には、表示部９３１と、スピーカー９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３０内には、先の実施の形態に示す半導体装置を有する電子部品が設けられている。そのため消費電力の低減、及び小型化が図られたスマートフォンが実現される。
【０２３６】
図１６（Ｅ）は、デジタルカメラであり、本体９４１、表示部９４２、操作スイッチ９４３などによって構成されている。本体９４１内には、先の実施の形態に示す半導体装置を有する電子部品が設けられている。そのため、消費電力の低減、及び小型化が図られたデジタルカメラが実現される。
【０２３７】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置を有する電子部品が搭載されている。このため、消費電力の低減、及び小型化が図られた電子機器が実現される。
【符号の説明】
【０２３８】
Ａ１−Ａ２    破線
Ａ３−Ａ４    破線
ＢＬ    配線
ＢＬＢ    配線
ＢＬ＿ｎ−１    配線
ＢＬ＿０    配線
ＢＬＢ＿ｎ−１    配線
ＢＬＢ＿０    配線
Ｃ１    容量素子
Ｃ２    容量素子
Ｃ３    容量素子
ＣＭ    コンフィギュレーションメモリ
ＣＯＮＦＬ    配線
ＧＬ    配線
ＶＬ    配線
ＷＬ    配線
ＯＵＴＬ    配線
Ｎ１    ノード
Ｎ２    ノード
Ｎ３    ノード
Ｎ４    ノード
Ｎ５    ノード
ＮＴ１    トランジスタ
ＮＴ２    トランジスタ
ＮＴ３    トランジスタ
ＮＴ４    トランジスタ
ＯＳ１    トランジスタ
ＯＳ２    トランジスタ
ＯＳ３    トランジスタ
ＰＴ１    トランジスタ
ＳＷ＿ｉｎ    入力線
ＳＷ＿ｏｕｔ    出力線
ＳＷ＿ｉｎ＿ｎ−１    入力線
ＳＷ＿ｉｎ＿０    入力線
ＳＷ＿ｏｕｔ＿ｍ−１    出力線
ＳＷ＿ｏｕｔ＿０    出力線
Ｔ０    時刻
Ｔ１    時刻
Ｔ２    時刻
Ｔ３    時刻
Ｔ４    時刻
Ｔ５    時刻
Ｔ６    時刻
Ｔ７    時刻
Ｔ８    時刻
Ｔ９    時刻
Ｔ１１    時刻
Ｔ１２    時刻
ＷＬ＿ｍ−１    配線
ＷＬ＿０    配線
２８    物質
７０    電子銃室
７２    光学系
７４    試料室
７６    光学系
７８    カメラ
８０    観察室
８２    フィルム室
８４    電子
８８    物質
９２    蛍光板
１００    ＰＬＤ
１０１    ＰＬＥ
１０２    ＰＳＥ
１０３    ＬＡ
１１１    ワード線駆動回路
１１２    ビット線駆動回路
１１３    制御回路
１１４Ｌ    入出力端子部
１１４Ｒ    入出力端子部
２０１    コンフィギュレーションメモリ部
２０２    排他的論理和回路
３０１    コンフィギュレーションメモリ
３１１    フリップフロップ回路
３１２    インバータ回路
３１３    ＮＡＮＤ回路
３１４    インバータ回路
３２１    ルーティングスイッチ
４００    基板
４０１    素子分離領域
４０２    不純物領域
４０３    不純物領域
４０４    チャネル形成領域
４０５    絶縁膜
４０６    ゲート電極
４１１    絶縁膜
４１２    導電膜
４１３    導電膜
４１４    導電膜
４１６    導電膜
４１７    導電膜
４１８    導電膜
４２０    絶縁膜
４２１    絶縁膜
４２２    絶縁膜
４３０    半導体膜
４３０ａ    酸化物半導体膜
４３０ｂ    酸化物半導体膜
４３０ｃ    酸化物半導体膜
４３１    ゲート絶縁膜
４３２    導電膜
４３３    導電膜
４３４    ゲート電極
７００    電子部品
７０１    リード
７０２    プリント基板
７０３    回路部
７０４    回路基板
９０１    筐体
９０２    筐体
９０３ａ    表示部
９０３ｂ    表示部
９０４    選択ボタン
９０５    キーボード
９１０    電子書籍
９１１    筐体
９１２    筐体
９１３    表示部
９１４    表示部
９１５    軸部
９１６    電源
９１７    操作キー
９１８    スピーカー
９２０    テレビジョン装置
９２１    筐体
９２２    表示部
９２３    スタンド
９２４    リモコン操作機
９３０    本体
９３１    表示部
９３２    スピーカー
９３３    マイク
９３４    操作ボタン
９４１    本体
９４２    表示部
９４３    操作スイッチ
【図１】
2015165653.tif 000003
【図２】
2015165653.tif 000004
【図３】
2015165653.tif 000005
【図４】
2015165653.tif 000006
【図５】
2015165653.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2015165653.tif 000015
【図１７】
2015165653.tif 000016
【図１８】
2015165653.tif 000017
【図１９】
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【図２０】
2015165653.tif 000019
【図２１】
2015165653.tif 000020
【図２２】
2015165653.tif 000021
【図２３】
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【図２４】
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【図１０】
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【図１１】
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【図１２】
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