(57)【要約】【課題】ＤＭＯＳトランジスターのオン抵抗を低減するとともに、ＭＯＳトランジスターのリーク電流を低減する。【解決手段】この半導体装置は、Ｎ型ゲート電極を備えたＰチャネルＤＭＯＳトランジスターと、Ｐ型ゲート電極を備えたＰチャネルＭＯＳトランジスターと、Ｎ型ゲート電極を備えたＮチャネルＭＯＳトランジスターと、を具備する。ＰチャネルＤＭＯＳトランジスターのＮ型ゲート電極は、ＰチャネルＤＭＯＳトランジスターのソース側に位置する第１の端部と、ＰチャネルＤＭＯＳトランジスターのドレイン側に位置する第２の端部と、を有し、第１の端部にＰ型拡散層を有することが望ましい。【選択図】図１
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【特許請求の範囲】
【請求項１】
Ｎ型ゲート電極を備えたＰチャネルＤＭＯＳトランジスターと、
Ｐ型ゲート電極を備えたＰチャネルＭＯＳトランジスターと、
Ｎ型ゲート電極を備えたＮチャネルＭＯＳトランジスターと、
を具備する半導体装置。
【請求項２】
前記ＰチャネルＤＭＯＳトランジスターの前記Ｎ型ゲート電極は、前記ＰチャネルＤＭＯＳトランジスターのソース側に位置する第１の端部と、前記ＰチャネルＤＭＯＳトランジスターのドレイン側に位置する第２の端部と、を有し、前記第１の端部にＰ型拡散層を有する、請求項１記載の半導体装置。
【請求項３】
前記Ｐ型拡散層は、前記Ｎ型ゲート電極の厚み方向にゲート絶縁膜から離れて位置する、請求項２記載の半導体装置。
【請求項４】
半導体基板の第１方向側の面に位置する第１のＮ型領域の一部及び第１のＰ型領域の一部に接して位置する絶縁膜の前記第１方向側に、Ｎ型ゲート電極を形成する工程（ａ）と、
前記Ｎ型ゲート電極の前記第１方向側の面の一部である第１領域と、前記第１のＮ型領域の前記第１方向側の面の一部である第２領域と、にまたがって、Ｐ型の不純物を注入することにより、前記第１領域にＰ型拡散層を形成し且つ前記第２領域にソース領域を形成する工程（ｂ）と、
を具備する半導体装置の製造方法。
【請求項５】
工程（ａ）と工程（ｂ）との間に、前記第１領域の前記第１方向側の面と、前記第２領域の前記第１方向側の面とにまたがってレジストを形成し、前記Ｎ型ゲート電極の前記第１方向側の面の一部であって前記第１領域と異なる第３領域と、前記第１のＮ型領域の前記第１方向側の面の一部であって前記第２領域と異なる第４領域とに、Ｎ型の不純物を注入し、前記レジストを除去する工程（ｃ）
をさらに具備する、請求項４記載の半導体装置の製造方法。
【請求項６】
工程（ｂ）は、ＰチャネルＭＯＳトランジスターのソース領域及びドレイン領域を形成することをさらに含む、請求項４又は請求項５記載の半導体装置の製造方法。
【請求項７】
工程（ｃ）は、ＮチャネルＭＯＳトランジスターのソース領域及びドレイン領域を形成することをさらに含む、請求項５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＤＭＯＳ（Double diffused Metal Oxide Semiconductor）トランジスターは、例えばＰチャネル型の場合には、半導体基板の第１方向側の面に位置する低濃度のＮ型ウェル領域と、このＮ型ウェル領域の第１方向側の面に位置する高濃度のＰ型ソース領域とを、二重拡散で形成した構造を有する。このＤＭＯＳトランジスターは、大電力を取り扱うことができ、且つ、スイッチング速度が速いなどの特性を有している。
【０００３】
ＰチャネルＤＭＯＳトランジスターの主要なキャリアは正孔であり、ＮチャネルＤＭＯＳトランジスターの主要なキャリアである電子と比べると移動度が低い。このため、ＰチャネルＤＭＯＳトランジスターはＮチャネルＤＭＯＳトランジスターに比べてオン抵抗が大きくなる場合がある。但し、ＰチャネルＤＭＯＳトランジスターのゲート電極としてＮ型の不純物を含む半導体を用いることにより、埋め込みチャネル化され、オン抵抗を低減することができる。下記の特許文献１には、ＰチャネルＤＭＯＳトランジスターのゲート電極としてＮ型の不純物を含む半導体を用いたものが開示されている。
【０００４】
上述のようなＮ型ゲート電極を備えたＰチャネルＤＭＯＳトランジスターを、これとともに用いられるロジック回路と混載することが考えられる。この場合、ロジック回路を構成するＭＯＳトランジスターとして、Ｎ型ゲート電極を備えたＰチャネルＭＯＳトランジスターと、Ｎ型ゲート電極を備えたＮチャネルＭＯＳトランジスターとを用いることが考えられる。すなわち、ＤＭＯＳトランジスター及びＭＯＳトランジスターのゲート電極を、全てＮ型ゲート電極とすることが考えられる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２３５５９２号公報（図１０）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、Ｎ型ゲート電極を備えたＰチャネルＭＯＳトランジスターは、埋め込みチャネル化され、オン抵抗が低減されるが、その反面、閾値電圧未満でのリーク電流が生じやすい。そのため、Ｎ型ゲート電極を備えたＰチャネルＭＯＳトランジスターは、ロジック回路を構成するＭＯＳトランジスターとしては好ましくない場合がある。
【０００７】
本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様は、ＤＭＯＳトランジスターのオン抵抗を低減するとともに、ＭＯＳトランジスターのリーク電流を低減することに関連している。
【課題を解決するための手段】
【０００８】
本発明の幾つかの態様において、半導体装置は、Ｎ型ゲート電極を備えたＰチャネルＤＭＯＳトランジスターと、Ｐ型ゲート電極を備えたＰチャネルＭＯＳトランジスターと、Ｎ型ゲート電極を備えたＮチャネルＭＯＳトランジスターと、を具備する。
この態様によれば、ＰチャネルＤＭＯＳトランジスターのゲート電極をＮ型とし、ＰチャネルＭＯＳトランジスターのゲート電極をＰ型とするので、ＤＭＯＳトランジスターのオン抵抗を低減するとともに、ＭＯＳトランジスターのリーク電流を低減することができる。
【０００９】
上述の態様において、ＰチャネルＤＭＯＳトランジスターのＮ型ゲート電極は、ＰチャネルＤＭＯＳトランジスターのソース側に位置する第１の端部と、ＰチャネルＤＭＯＳトランジスターのドレイン側に位置する第２の端部と、を有し、第１の端部にＰ型拡散層を有することが望ましい。
これによれば、ソース領域に確実にＰ型不純物が注入されたＰチャネルＤＭＯＳトランジスターとすることができる。
【００１０】
上述の態様において、Ｐ型拡散層は、Ｎ型ゲート電極の厚み方向にゲート絶縁膜から離れて位置することが望ましい。
これによれば、ＤＭＯＳトランジスターを埋め込みチャネル化し、オン抵抗を低減することができる。
【００１１】
本発明の他の態様において、半導体装置の製造方法は、半導体基板の第１方向側の面に位置する第１のＮ型領域の一部及び第１のＰ型領域の一部に接して位置する絶縁膜の第１方向側に、Ｎ型ゲート電極を形成する工程（ａ）と、Ｎ型ゲート電極の第１方向側の面の一部である第１領域と、第１のＮ型領域の第１方向側の面の一部である第２領域と、にまたがって、Ｐ型の不純物を注入することにより、第１領域にＰ型拡散層を形成し且つ第２領域にソース領域を形成する工程（ｂ）と、を具備する。
この態様によれば、ＰチャネルＤＭＯＳトランジスターのソース領域に確実にＰ型不純物を注入することができる。
【００１２】
上述の態様において、工程（ａ）と工程（ｂ）との間に、第１領域の第１方向側の面と、第２領域の第１方向側の面とにまたがってレジストを形成し、Ｎ型ゲート電極の第１方向側の面の一部であって第１領域と異なる第３領域と、第１のＮ型領域の第１方向側の面の一部であって第２領域と異なる第４領域とに、Ｎ型の不純物を注入し、レジストを除去する工程（ｃ）をさらに具備することが望ましい。
これによれば、Ｎ型ゲート電極の第１方向側の面にＮ型の不純物を注入するときに、ソース領域にＮ型の不純物が注入されることを抑制することができる。
【００１３】
上述の態様において、工程（ｂ）は、ＰチャネルＭＯＳトランジスターのソース領域及びドレイン領域を形成することをさらに含むことが望ましい。
これによれば、ＰチャネルＤＭＯＳトランジスターのソース領域と、ＰチャネルＭＯＳトランジスターのソース領域及びドレイン領域とを同時に形成することができる。
【００１４】
上述の態様において、工程（ｃ）は、ＮチャネルＭＯＳトランジスターのソース領域及びドレイン領域を形成することをさらに含むことが望ましい。
これによれば、Ｎ型ゲート電極のＮ型拡散層と、ＮチャネルＭＯＳトランジスターのソース領域及びドレイン領域とを同時に形成することができる。
【図面の簡単な説明】
【００１５】
【図１】実施形態に係る半導体装置の断面図及び不純物の濃度分布を示すグラフ。
【図２】実施形態に係る半導体装置の製造方法を示す断面図。
【図３】実施形態に係る半導体装置の製造方法を示す断面図。
【図４】実施形態に係る半導体装置の製造方法を示す断面図。
【図５】実施形態に係る半導体装置の製造方法を示す断面図。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態について詳細に説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。また同一の構成要素には同一の参照符号を付して説明を省略する。
【００１７】
＜１．構成＞
図１（Ａ）は、本発明の実施形態に係る半導体装置の一例を示す断面図である。
図１（Ａ）に示される半導体装置１は、ＰチャネルＤＭＯＳトランジスターＴｒ１と、ＰチャネルＭＯＳトランジスターＴｒ２と、ＮチャネルＭＯＳトランジスターＴｒ３と、を含んでいる。これらのトランジスターは、いずれも、Ｐ型の半導体基板１０ｐの第１方向側の面に位置している。第１方向側は、各図における上側に相当する。半導体基板１０ｐは、Ｐ型の不純物を含む単結晶シリコンによって構成されている。
【００１８】
＜１−１．ＰチャネルＤＭＯＳトランジスターＴｒ１＞
ＰチャネルＤＭＯＳトランジスターＴｒ１は、図１（Ａ）に示されるように左右対称の構造を有しているので、右側と左側とで対応する要素には同一の符号を付し、重複する説明を省略する。半導体基板１０ｐにおけるＰチャネルＤＭＯＳトランジスターＴｒ１の位置には、Ｎ型ウェル１１ｎと、Ｎ型ボディー領域１２ｎと、Ｐ型オフセット領域１３ｐと、Ｐ型ソース領域２１ｐと、Ｎ型ボディーコンタクト領域２２ｎと、Ｐ型ドレイン領域２３ｐと、が位置している。
【００１９】
Ｎ型ウェル１１ｎは、Ｎ型の不純物を含んでいる。Ｎ型ウェル１１ｎは、半導体基板１０ｐの第１方向側の面に接して位置している。Ｎ型ボディー領域１２ｎは、Ｎ型の不純物を、Ｎ型ウェル１１ｎよりも高い濃度で含んでいる。Ｎ型ボディー領域１２ｎは、Ｎ型ウェル１１ｎの内部において、半導体基板１０ｐの第１方向側の面に接して位置している。Ｐ型オフセット領域１３ｐは、Ｐ型の不純物を含んでいる。Ｐ型オフセット領域１３ｐは、Ｎ型ウェル１１ｎの内部において、半導体基板１０ｐの第１方向側の面に接して、Ｎ型ボディー領域１２ｎの左右両側に位置している。
【００２０】
Ｐ型ソース領域２１ｐは、Ｐ型の不純物を含み、Ｎ型ボディーコンタクト領域２２ｎは、Ｎ型の不純物をＮ型ボディー領域１２ｎよりも高い濃度で含んでいる。Ｐ型ソース領域２１ｐ及びＮ型ボディーコンタクト領域２２ｎは、Ｎ型ボディー領域１２ｎの内部において、半導体基板１０ｐの第１方向側の面に接して位置している。Ｐ型ドレイン領域２３ｐは、Ｐ型の不純物を、Ｐ型オフセット領域１３ｐよりも高い濃度で含んでいる。Ｐ型ドレイン領域２３ｐは、Ｐ型オフセット領域１３ｐの内部において、半導体基板１０ｐの第１方向側の面に接して位置している。
【００２１】
半導体基板１０ｐの第１方向側には、第１絶縁膜３１と、第２絶縁膜３２と、第３絶縁膜３３と、Ｎ型ゲート電極４１ｎと、が位置している。
【００２２】
第３絶縁膜３３は、Ｎ型ウェル１１ｎの外周に沿って配置されている。第３絶縁膜３３は、例えば、ＬＯＣＯＳ（Local Oxidization of Silicon）法によって形成されたものである。第３絶縁膜３３とＮ型ウェル１１ｎとによって、ＰチャネルＤＭＯＳトランジスターＴｒ１が半導体基板１０ｐの他の素子から分離されている。
【００２３】
Ｎ型ゲート電極４１ｎは、Ｎ型ボディー領域１２ｎの第１方向側とＰ型オフセット領域１３ｐの第１方向側とにまたがって配置されている。Ｎ型ゲート電極４１ｎと半導体基板１０ｐとの間に、第１絶縁膜３１と第２絶縁膜３２とが位置している。
【００２４】
第１絶縁膜３１は、Ｎ型ゲート電極４１ｎと半導体基板１０ｐとの間の領域のうちの、Ｎ型ボディー領域１２ｎ側の位置に有している。第１絶縁膜３１は、ゲート絶縁膜としての機能を有する。
【００２５】
第２絶縁膜３２は、Ｎ型ゲート電極４１ｎと半導体基板１０ｐとの間の領域のうちの、Ｐ型オフセット領域１３ｐ側の位置に有している。第２絶縁膜３２は、第１絶縁膜３１よりも大きい膜厚を有することにより、Ｎ型ゲート電極４１ｎとＰ型ドレイン領域２３ｐとの間の電界を緩和する機能を有する。
【００２６】
Ｎ型ゲート電極４１ｎは、Ｎ型の不純物を含む多結晶シリコンによって構成されている。Ｎ型ゲート電極４１ｎは、ソース側に位置する第１の端部５１と、ドレイン側に位置する第２の端部５２とを有する。
【００２７】
Ｎ型ゲート電極４１ｎの第１の端部５１には、Ｐ型拡散層４４ｐが位置している。Ｐ型拡散層４４ｐは、Ｐ型の不純物を含む。Ｐ型拡散層４４ｐは、Ｎ型ゲート電極４１ｎの厚み方向に、第１絶縁膜３１から離れて位置している。Ｎ型ゲート電極４１ｎの厚み方向は、第１方向にほぼ一致する。また、Ｐ型拡散層４４ｐは、Ｎ型ゲート電極４１ｎの第１方向側の面に接して位置している。
【００２８】
Ｎ型ゲート電極４１ｎの第１方向側の面には、Ｎ型拡散層４５ｎも位置している。Ｎ型拡散層４５ｎは、Ｎ型の不純物を、Ｎ型ゲート電極４１ｎの他の部分よりも高い濃度で含んでいる。Ｎ型拡散層４５ｎは、Ｐ型拡散層４４ｐに接する位置から、Ｎ型ゲート電極４１ｎの第２の端部５２までの位置にわたっている。
【００２９】
図１（Ｂ）は、図１（Ａ）のＡ−Ｂ線に沿った不純物の濃度分布を示すグラフである。Ｎ型ゲート電極４１ｎの第１の端部５１付近においては、第１方向側の面に近い位置、すなわち、Ｎ型ゲート電極４１ｎの厚み方向に第１絶縁膜３１から離れた位置においては、Ｐ型の不純物が、高い濃度で含まれている。第１方向側の面から遠い位置、すなわち、第１絶縁膜３１に近い位置においては、Ｎ型の不純物が高い濃度で含まれている。従って、Ｎ型ゲート電極４１ｎは、一部にＰ型拡散層４４ｐを有しているが、Ｎ型ボディー領域１２ｎに形成されるチャネルを埋め込みチャネル化し、オン抵抗を低減することができる。
【００３０】
＜１−２．ＰチャネルＭＯＳトランジスターＴｒ２＞
図１（Ａ）を再び参照し、半導体基板１０ｐにおけるＰチャネルＭＯＳトランジスターＴｒ２の位置には、Ｎ型ウェル１４ｎと、Ｐ型ソース領域２４ｐと、Ｐ型ドレイン領域２５ｐと、が位置している。
Ｎ型ウェル１４ｎは、Ｎ型の不純物を含んでいる。Ｎ型ウェル１４ｎは、半導体基板１０ｐの第１方向側の面に接して位置している。
【００３１】
Ｐ型ソース領域２４ｐ及びＰ型ドレイン領域２５ｐは、Ｐ型の不純物を含んでいる。Ｐ型ソース領域２４ｐ及びＰ型ドレイン領域２５ｐは、Ｎ型ウェル１４ｎの内部において、半導体基板１０ｐの第１方向側の面に接し、且つ、互いに間隔をあけて位置している。
【００３２】
半導体基板１０ｐの第１方向側には、第４絶縁膜３４と、第５絶縁膜３５と、Ｐ型ゲート電極４２ｐと、が位置している。第５絶縁膜３５は、例えば、ＬＯＣＯＳ法によって形成されたものである。ＰチャネルＭＯＳトランジスターＴｒ２は、第３絶縁膜３３と、第５絶縁膜３５と、Ｎ型ウェル１４ｎとによって、半導体基板１０ｐの他の素子から分離されている。
【００３３】
第４絶縁膜３４は、半導体基板１０ｐの第１方向側の面であって、Ｐ型ソース領域２４ｐとＰ型ドレイン領域２５ｐとに挟まれた領域に接して位置している。第４絶縁膜３４は、ゲート絶縁膜としての機能を有する。
【００３４】
Ｐ型ゲート電極４２ｐは、第４絶縁膜３４の第１方向側の面に接して位置している。Ｐ型ゲート電極４２ｐは、Ｐ型の不純物を含む多結晶シリコンによって構成されている。Ｐ型ゲート電極４２ｐの第１方向側の面には、Ｐ型拡散層４６ｐが位置している。Ｐ型拡散層４６ｐは、Ｐ型の不純物を、Ｐ型ゲート電極４２ｐの他の部分よりも高い濃度で含んでいる。Ｐ型ゲート電極４２ｐは、Ｎ型ウェル１４ｎに形成されるチャネルが埋め込みチャネル化されることを抑制し、閾値電圧未満でのリーク電流を低減することができる。
【００３５】
＜１−３．ＮチャネルＭＯＳトランジスターＴｒ３＞
半導体基板１０ｐにおけるＮチャネルＭＯＳトランジスターＴｒ３の位置には、Ｐ型ウェル１５ｐと、Ｎ型ソース領域２６ｎと、Ｎ型ドレイン領域２７ｎと、が位置している。
Ｐ型ウェル１５ｐは、Ｐ型の不純物を含んでいる。Ｐ型ウェル１５ｐは、半導体基板１０ｐの第１方向側の面に接して位置している。
【００３６】
Ｎ型ソース領域２６ｎ及びＮ型ドレイン領域２７ｎは、Ｎ型の不純物を含んでいる。Ｎ型ソース領域２６ｎ及びＮ型ドレイン領域２７ｎは、Ｐ型ウェル１５ｐの内部において、半導体基板１０ｐの第１方向側の面に接し、且つ、互いに間隔をあけて位置している。
【００３７】
半導体基板１０ｐの第１方向側には、第５絶縁膜３５と、第６絶縁膜３６と、Ｎ型ゲート電極４３ｎと、が位置している。ＮチャネルＭＯＳトランジスターＴｒ３は、第５絶縁膜３５と、Ｐ型ウェル１５ｐとによって、半導体基板１０ｐの他の素子から分離されている。
【００３８】
第６絶縁膜３６は、半導体基板１０ｐの第１方向側の面であって、Ｎ型ソース領域２６ｎとＮ型ドレイン領域２７ｎとに挟まれた領域に接して位置している。第６絶縁膜３６は、ゲート絶縁膜としての機能を有する。
【００３９】
Ｎ型ゲート電極４３ｎは、第６絶縁膜３６の第１方向側の面に接して位置している。Ｎ型ゲート電極４３ｎは、Ｎ型の不純物を含む多結晶シリコンによって構成されている。Ｎ型ゲート電極４３ｎの第１方向側の面には、Ｎ型拡散層４７ｎが位置している。Ｎ型拡散層４７ｎは、Ｎ型の不純物を、Ｎ型ゲート電極４３ｎの他の部分よりも高い濃度で含んでいる。ＰチャネルＭＯＳトランジスターＴｒ２とＮチャネルＭＯＳトランジスターＴｒ３とを組み合わせることにより、ロジック回路が構成される。
【００４０】
＜２．製造方法＞
図２〜図５は、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。まず、図２（Ａ）に示されるように、Ｐ型の半導体基板１０ｐの第１方向側の面に、Ｎ型ウェル１１ｎを形成する。
【００４１】
次に、図２（Ｂ）に示されるように、半導体基板１０ｐの第１方向側の面の所定箇所に、例えばＬＯＣＯＳ法により、第２絶縁膜３２、第３絶縁膜３３及び第５絶縁膜３５を形成する。
【００４２】
次に、図３（Ｃ）に示されるように、半導体基板１０ｐの第１方向側の面にＮ型の不純物を注入することにより、Ｎ型ボディー領域１２ｎ及びＮ型ウェル１４ｎを形成する。また、半導体基板１０ｐの第１方向側の面にＰ型の不純物を注入することにより、Ｐ型オフセット領域１３ｐ及びＰ型ウェル１５ｐを形成する。Ｎ型ボディー領域１２ｎは本発明における第１のＮ型領域に相当し、Ｐ型オフセット領域１３ｐは本発明における第１のＰ型領域に相当する。
【００４３】
次に、図３（Ｄ）に示されるように、半導体基板１０ｐの第１方向側の面に、ゲート絶縁膜となる薄い絶縁膜３７を形成する。さらに、絶縁膜３７の第１方向側の面に、ゲート電極となる多結晶シリコン層４８を形成する。
【００４４】
次に、図４（Ｅ）に示されるように、多結晶シリコン層４８のうちＮ型ゲート電極４１ｎとなる部分及びＮ型ゲート電極４３ｎとなる部分に、Ｎ型の不純物を注入してＮ型領域４８ｎとする。なお、多結晶シリコン層４８のうちＰ型ゲート電極４２ｐとなる部分には、Ｐ型の不純物を注入してもよいし、特に注入しなくてもよい。
【００４５】
次に、図４（Ｆ）に示されるように、多結晶シリコン層４８の一部及び絶縁膜３７の一部をエッチングして取り除く。これにより、Ｎ型ゲート電極４１ｎと、Ｐ型ゲート電極４２ｐと、Ｎ型ゲート電極４３ｎと、第１絶縁膜３１と、第４絶縁膜３４と、第６絶縁膜３６と、を形成する。
【００４６】
次に、図５（Ｇ）に示されるように、Ｎ型ボディー領域１２ｎにＮ型ボディーコンタクト領域２２ｎを形成し、Ｎ型ゲート電極４１ｎにＮ型拡散層４５ｎを形成するために、それぞれの位置にＮ型の不純物を注入する。
【００４７】
このとき、Ｐ型ソース領域２１ｐとなる部分にはＮ型の不純物が入らないように、レジストＲ１を形成しておく。レジストＲ１は、Ｐ型ソース領域２１ｐとなる部分を覆うだけでなく、Ｎ型ゲート電極４１ｎのソース側に位置する第１の端部５１も覆うように、Ｎ型ボディー領域１２ｎの一部とＮ型ゲート電極４１ｎの一部とにまたがって形成される。Ｎ型ボディーコンタクト領域２２ｎは本発明における第４領域に相当する位置に形成され、Ｎ型拡散層４５ｎは本発明における第３領域に相当する位置に形成される。
【００４８】
また、この工程と同時に、図５（Ｇ）に示されるように、ＮチャネルＭＯＳトランジスターＴｒ３のＮ型ソース領域２６ｎと、Ｎ型ドレイン領域２７ｎと、Ｎ型拡散層４７ｎとを形成することが望ましい。その後、レジストＲ１を除去する。
【００４９】
次に、図５（Ｈ）に示されるように、Ｎ型ボディー領域１２ｎにＰ型ソース領域２１ｐを形成し、Ｐ型オフセット領域１３ｐにＰ型ドレイン領域２３ｐを形成するために、それぞれの位置にＰ型の不純物を注入する。
【００５０】
このときに形成しておくレジストＲ２は、Ｎ型ゲート電極４１ｎを完全に覆うのではなく、Ｎ型ゲート電極４１ｎのソース側に位置する第１の端部５１は露出させておく。これにより、Ｐ型ソース領域２１ｐとなる部分と、Ｎ型ゲート電極４１ｎのソース側に位置する第１の端部５１とにまたがってＰ型の不純物が注入される。Ｎ型ゲート電極４１ｎのソース側に位置する第１の端部５１付近にはＰ型拡散層４４ｐが形成される。Ｐ型ソース領域２１ｐとなる部分は本発明における第２領域に相当し、Ｎ型ゲート電極４１ｎのソース側に位置する第１の端部５１付近は本発明における第１領域に相当する。
【００５１】
また、この工程と同時に、図５（Ｈ）に示されるように、ＰチャネルＭＯＳトランジスターＴｒ２のＰ型ソース領域２４ｐと、Ｐ型ドレイン領域２５ｐと、Ｐ型拡散層４６ｐとを形成することが望ましい。その後、レジストＲ２を除去する。
以上の工程により、半導体装置１を製造することができる。
【００５２】
以上述べた実施形態において、Ｎ型ウェル１１ｎの代わりに、Ｐ型の不純物を含むＰ型ウェルが配置されてもよい。
【符号の説明】
【００５３】
１…半導体装置、１０ｐ…半導体基板、１１ｎ…Ｎ型ウェル、１２ｎ…Ｎ型ボディー領域、１３ｐ…Ｐ型オフセット領域、１４ｎ…Ｎ型ウェル、１５ｐ…Ｐ型ウェル、２１ｐ…Ｐ型ソース領域、２２ｎ…Ｎ型ボディーコンタクト領域、２３ｐ…Ｐ型ドレイン領域、２４ｐ…Ｐ型ソース領域、２５ｐ…Ｐ型ドレイン領域、２６ｎ…Ｎ型ソース領域、２７ｎ…Ｎ型ドレイン領域、３１…第１絶縁膜、３２…第２絶縁膜、３３…第３絶縁膜、３４…第４絶縁膜、３５…第５絶縁膜、３６…第６絶縁膜、３７…絶縁膜、４１ｎ…Ｎ型ゲート電極、４２ｐ…Ｐ型ゲート電極、４３ｎ…Ｎ型ゲート電極、４４ｐ…Ｐ型拡散層、４５ｎ…Ｎ型拡散層、４６ｐ…Ｐ型拡散層、４７ｎ…Ｎ型拡散層、４８…多結晶シリコン層、４８ｎ…Ｎ型領域、５１…第１の端部、５２…第２の端部、Ｒ１、Ｒ２…レジスト、Ｔｒ１…ＰチャネルＤＭＯＳトランジスター、Ｔｒ２…ＰチャネルＭＯＳトランジスター、Ｔｒ３…ＮチャネルＭＯＳトランジスター。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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