(57)【要約】【課題】ドレイン電流ドリフトの補償の動作点の複雑な調整を不要とし、ＦＥＴ特性の変化によるドレイン電流ドリフトの補償の動作点の変化に起因した補償の異常を抑制すること。【解決手段】高周波信号がゲート端子に入力されるＦＥＴ１０からなるパワーアンプ１１と、前記パワーアンプのドレインアイドル電流を検出し、前記ドレインアイドル電流に応じた第１電圧を出力する検出部１２と、前記第１電圧が低下する場合に前記第１電圧から第１応答時間で前記第１電圧に応じたゲートバイアス電圧を生成し、前記パワーアンプのゲート端子に出力し、前記第１電圧が上昇する場合に前記第１電圧から前記第１応答時間より短い第２応答時間で前記第１電圧に応じた前記ゲートバイアス電圧を生成し、前記ゲート端子に出力する出力部１５と、を具備する増幅回路。【選択図】図２
2015041998.tif 000002
【特許請求の範囲】
【請求項１】
高周波信号がゲート端子に入力されるＦＥＴを含むパワーアンプと、
前記ＦＥＴのドレインアイドル電流を検出し、前記ドレインアイドル電流に応じた第１電圧を出力する検出部と、
前記第１電圧が低下する場合に前記第１電圧から第１応答時間で前記第１電圧に応じたゲートバイアス電圧を生成し、前記ＦＥＴのゲート端子に出力し、前記第１電圧が上昇する場合に前記第１電圧から前記第１応答時間より短い第２応答時間で前記第１電圧に応じた前記ゲートバイアス電圧を生成し、前記ゲート端子に出力する出力部と、
を具備することを特徴とする増幅回路。
【請求項２】
前記高周波信号には、他の期間よりも電力が大きい大電力期間が存在し、前記第１応答時間は、前記大電力期間よりも短いことを特徴とする請求項１記載の増幅回路。
【請求項３】
前記ドレインアイドル電流は、ドハティ増幅回路のメインアンプに含まれるＦＥＴのドレインアイドル電流であり、前記ゲートバイアス電圧は、前記メインアンプに含まれるＦＥＴのゲートバイアス電圧であることを特徴とする請求項１または２記載の増幅回路。
【請求項４】
前記パワーアンプのドレイン電圧を制御するエンベロープコントローラを具備することを特徴とする請求項１から３のいずれか一項記載の増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅回路に関し、例えば、ドレインアイドル電流に応じゲートバイアス電圧を制御する増幅回路に関する。
【背景技術】
【０００２】
近年の携帯電話用基地局等においては、高出力かつ高効率な高周波増幅回路が求められている。シリコンまたはＧａＡｓを用いた増幅回路に代わりＧａＮ等の窒化物半導体ＦＥＴ（Field Effect Transistor）を用いた高周波増幅回路が用いられはじめている。窒化物半導体を用いた増幅回路は、高電圧動作、高電流密度動作が可能であり、高熱伝導性の基板を選択することもできる。このように、窒化物半導体を用いた増幅回路は、高出力高周波増幅回路として優れている。
【０００３】
いっぽう、とりわけ窒化物半導体を用い増幅回路においては、ドレインアイドル電流が、例えば大電力を入力するストレスにより変動することが知られている。ここで、ドレインアイドル電流とは、ゲート端子に高周波信号を入力しない状態でドレインに流れる電流を指す。この現象はドレインアイドル電流のドリフトと呼ばれている。ドレインアイドル電流のドリフトが発生すると、利得低下および／または歪み特性の劣化が生じることが知られている。特許文献１には、窒化物半導体を用いた増幅回路において、ドレインアイドル電流のドリフトが生じた場合に、ゲートバイアス電圧を制御することにより利得の低下または歪み特性の劣化を抑制する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−９２００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１では、ドレインアイドル電流のドリフト（以下ドレイン電流ドラフトともいう）の補償を行なうためのドレイン電流の基準値をスイッチを用い複雑な調整を行なうことになる。また、窒化物半導体ＦＥＴの特性が温度変化および／または経年変化した場合、ドレイン電流ドリフトの補償を行なうためのドレイン電流の基準値が変化し、ドレイン電流ドリフトの補償が正常に行なわれない場合がある。
【０００６】
本発明は、上記課題に鑑みなされたものであり、ドレイン電流ドリフトの補償の異常を抑制することを可能とすることを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、窒化物半導体層を有し、かつ高周波信号がゲート端子に入力されるＦＥＴからなるパワーアンプと、前記パワーアンプのドレインアイドル電流を検出し、前記ドレインアイドル電流に応じた第１電圧を出力する検出部と、前記第１電圧が低下する場合に前記第１電圧から第１応答時間で前記第１電圧に応じたゲートバイアス電圧を生成し、前記パワーアンプのゲート端子に出力し、前記第１電圧が上昇する場合に前記第１電圧から前記第１応答時間より短い第２応答時間で前記第１電圧に応じた前記ゲートバイアス電圧を生成し、前記ゲート端子に出力する出力部と、を具備することを特徴とする増幅回路である。
【０００８】
上記構成において、前記高周波信号には、他の期間よりも電力が大きい大電力期間が存在し、前記第１応答時間は、前記大電力期間よりも短い構成とすることができる。
【０００９】
上記構成において、前記ドレインアイドル電流は、ドハティ増幅回路のメインアンプに含まれるＦＥＴのドレインアイドル電流であり、前記ゲートバイアス電圧は、前記メインアンプに含まれるＦＥＴのゲートバイアス電圧である構成とすることができる。
【００１０】
上記構成において、前記パワーアンプのドレイン電圧を制御するエンベロープコントローラを具備する構成とすることができる。
【発明の効果】
【００１１】
本発明によれば、ドレイン電流ドリフトの補償の異常を抑制することができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、実施例１に用いられるＦＥＴの断面図である。
【図２】図２は、実施例１に係る増幅回路の回路図である。
【図３】図３は、比較例１に係る増幅回路の回路図である。
【図４】図４は、実施例１における時間に対するドレイン電流等を示す模式図であり、ドレイン電流ドリフトがない場合の例である。
【図５】図５は、実施例１における時間に対するドレイン電流等を示す模式図であり、ドレイン電流ドリフトがある場合の例である。
【図６】図６は、比較例１における時間に対するドレイン電流等を示す模式図であり、ドレイン電流ドリフトがある場合の例である。
【図７】図７は、比較例１における時間に対するドレイン電流を示す模式図である。
【図８】図８は、実施例２に係る増幅回路の回路図である。
【図９】図９（ａ）から図９（ｃ）は、出力部の別の例である。
【図１０】図１０（ａ）および図１０（ｂ）は、出力部のさらに別の例である。
【図１１】図１１（ａ）および図１１（ｂ）は、出力部のさらに別の例である。
【図１２】図１２は、実施例３に係る増幅回路のブロック図である。
【図１３】図１３は、実施例４に係る増幅回路のブロック図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照し、本発明の実施例について説明する。
【実施例１】
【００１４】
図１は、実施例１に用いられるＦＥＴの断面図である。図１に示すように、基板４０に、バッファ層４２、電子走行層４４、電子供給層４６およびキャップ層４８が順次形成され窒化物半導体層５０を形成している。基板４０は、例えばＳｉＣ、サファイアまたはＳｉからなる基板である。バッファ層４２は、例えば膜厚が３００ｎｍのＡｌＮ層である。電子走行層４４は、例えば膜厚が１０００ｎｍのＧａＮ層である。電子供給層４６は、例えば膜厚が２０ｎｍのｎ型ＡｌＧａＮ層である。キャップ層４８は、例えば膜厚が５ｎｍのｎ型ＧａＮ層である。窒化物半導体層５０上にゲート電極５４、ソース電極５２およびドレイン電極５６が形成されている。ゲート電極５４は、窒化物半導体層５０の上面において、ソース電極５２とドレイン電極５６の間に配置されている。ソース電極５２およびドレイン電極５６は、例えば窒化物半導体層５０側からＴａ層およびＡｌ層から形成されている。ゲート電極５４は、例えば窒化物半導体層５０側からＮｉ層およびＡｕ層から形成されている。ゲート電極５４を覆うように、窒化物半導体層５０上に例えば窒化シリコン膜からなる絶縁膜５８が形成されている。窒化物半導体層５０は、上記各層に限られない。例えば、窒化物半導体層５０としてＩｎＧａＮ、ＡｌＩｎＧａＮ、またはＩｎＡｌＮなどを用いることもできる。
【００１５】
例えば、図１に示した窒化物半導体層５０を用いたＦＥＴにおいては、基板４０と窒化物半導体層５０との異種の材料を接合している。このため、接合面または接合面の近傍の窒化物半導体層５０に深い電子トラップが形成される。この電子トラップが電子を捕獲または放出することにより、ドレイン電流ドリフトが生じる。深い電子トラップは、異種材料の接合に起因する空孔または不純物により形成されるものと考えられている。このように、ドレイン電流ドリフトは、窒化物半導体層５０を用いた半導体装置特有の現象である。以下の実施例は、窒化物半導体層を用いた増幅回路に限られず、経時変化を有する増幅回路に適用できる。
【００１６】
図２は、実施例１に係る増幅回路の回路図である。増幅回路１００は、パワーアンプ１１、検出部１２および出力部１５を主に備えている。パワーアンプ１１は、窒化物半導体からなるＦＥＴ１０から形成されている。ＦＥＴ１０のソース端子Ｓは接地されている。ゲート端子Ｇには入力端子Ｔｉｎから高周波信号が入力する。入力端子Ｔｉｎには、チョークインダクタＬ１を介し出力部１５からゲートバイアス電圧Ｖｇが印加される。終端用のキャパシタＣ１が、インダクタＬ１と出力部１５との間のノードと、グランドと、の間に接続されている。
【００１７】
ＦＥＴ１０のドレイン端子Ｄは出力端子Ｔｏｕｔに増幅した高周波信号を出力する。出力端子Ｔｏｕｔには、チョークインダクタＬ２を介しドレインアイドル電圧ＶＤが印加される。雑音除去用のキャパシタＣ２が、インダクタＬ２とドレイン電源との間のノードと、グランドと、の間に接続されている。インダクタＬ２とドレイン電源との間には抵抗Ｒ１が直列に接続されている。
【００１８】
検出部１２は、抵抗Ｒ１の両端の電位差からＦＥＴ１０のドレインアイドル電流をドレイン電流Ｉｄとして検出する。検出部１２は、基準電圧ＶＲを用い検出されたドレイン電流Ｉｄに応じた電圧Ｖａ（第１電圧）を生成し、出力部１５に電圧Ｖａを出力する。
【００１９】
出力部１５は、第１回路１４および第２回路１６を備えている。第１回路１４は、電圧Ｖａが低下する場合に第１応答時間で電圧Ｖａから電圧Ｖｂ（第２電圧）を生成し、電圧Ｖａが上昇する場合に第１応答時間より速い第２応答時間で応答し電圧Ｖａから電圧Ｖｂを生成する。第２回路１６は、電圧Ｖｂをゲートバイアス電圧ＶｇとしてＦＥＴ１０のゲート端子Ｇに出力する。
【００２０】
実施例１との比較のため比較例１について説明する。図３は、比較例１に係る増幅回路の回路図である。図３に示すように、増幅回路１１０は、制御部３０、出力部３２およびスイッチ３４を備えている。制御部３０は、検出されたドレイン電流Ｉｄが基準値より小さい場合は、ドレイン電流Ｉｄに応じた電圧Ｖｂを出力部３２に出力する。一方、検出されたドレイン電流Ｉｄが基準値以上の場合は、固定値の電圧ＶＲを電圧Ｖｂとして出力部３２に出力する。出力部３２は、制御部３０の出力電圧Ｖｂをゲートバイアス電圧Ｖｇとしてパワーアンプ１１のＦＥＴ１０のゲート端子Ｇに印加する。スイッチ３４は、出力部３２の出力と電圧ＶＲとのいずれかを選択し、ＦＥＴ１０のゲート端子Ｇに出力する。増幅回路１１０の初期調整またはＦＥＴ特性が経年変化した場合に、ドレイン電流の基準値を調整するために、スイッチ１８はゲート端子Ｇに電圧ＶＲを印加する。増幅回路１１０の動作時は、スイッチ１８はゲート端子Ｇに出力部３２の出力を出力する。その他の構成は実施例１と同じであり説明を省略する。
【００２１】
図４は、実施例１における時間に対するドレイン電流等を示す模式図であり、ドレイン電流ドリフトがない場合の例である。ドレイン電流Ｉｄは、ドレインアイドル電流に対応する。閾値電圧ＶｔｈはＦＥＴ１０の閾値電圧である。電圧Ｖａ、電圧Ｖｂおよびゲートバイアス電圧Ｖｇは、高周波信号に対し十分周波数の低い直流成分の電圧である。時間ｔ０において、ドレイン電流Ｉｄ、閾値電圧Ｖｔｈ、電圧Ｖａ、電圧Ｖｂおよびゲートバイアス電圧Ｖｇは、それぞれ例えば１５０ｍＡ、−２．５Ｖ、−２Ｖ、−２Ｖおよび−２Ｖである。
【００２２】
時間ｔ１とｔ２との間に入力端子Ｔｉｎに大電力の高周波信号が入力される。時間ｔ１とｔ２との間においては、ドレイン電流の直流成分が大きくなるためドレイン電流Ｉｄが大きくなる。このため、検出部１２の出力電圧Ｖａは例えば−２．３Ｖとなる。ドレイン電流ドリフトが発生しないため、閾値電圧Ｖｔｈは−２．５Ｖで一定である。電圧Ｖｂは、第１応答時間で応答する。第１応答時間は、ｔ１とｔ２との期間より十分長いため、時間ｔ２においても電圧Ｖｂは−２Ｖからほとんど低下しない。ゲートバイアス電圧Ｖｇは電圧Ｖｂとほぼ同じであり、ほとんど−２Ｖである。時間ｔ２後にドレイン電流Ｉｄのドリフトが生じていない。電圧Ｖａが−２Ｖに戻ると、電圧Ｖｂは第２応答時間で応答する。第２応答時間は、第１応答時間より速いため、電圧ＶｂおよびＶｇは時間ｔ２後直ぐに−２Ｖに戻る。
【００２３】
図４において、大電力の信号が入力する時間ｔ１とｔ２との間において、ドレイン電流Ｉｄは大きくなる。このため、検出部１２の出力電圧Ｖａは、例えば−２Ｖから−２．３Ｖに変化する。しかしながら、第１回路１４は、電圧Ｖｂとして、ほぼ−２Ｖを出力する。よって、大電力の信号が入力する時間ｔ１とｔ２との間において、ゲートバイアス電圧Ｖｇはほとんど変化しない。仮に、大電力の信号が入力する時間ｔ１とｔ２との間において、ゲートバイアス電圧Ｖｇが変化すると、増幅回路１００の最大出力電圧の低下、ゲインの低下、またはエラー率の劣化等を招いてしまう。実施例１によれば、時間ｔ１とｔ２との間において、ゲートバイアス電圧Ｖｇがほとんど変化しないことにより、増幅回路１００の出力電力の低下、ゲインの低下、またはエラー率の劣化等を抑制できる。
【００２４】
図５は、実施例１における時間に対するドレイン電流等を示す模式図であり、ドレイン電流ドリフトがある場合の例である。ドレイン電流Ｉｄは、ドレインアイドル電流に対応する。電圧Ｖａ、電圧Ｖｂおよびゲートバイアス電圧Ｖｇは、高周波信号に対し十分周波数の低い直流成分の電圧である。時間ｔ０からｔ２におけるドレイン電流Ｉｄ、閾値電圧Ｖｔｈ、電圧Ｖａ、電圧Ｖｂおよびゲートバイアス電圧Ｖｇは、図４と同じである。時間ｔ２において大電力の高周波信号がオフする。時間ｔ２の後、ドレイン電流ドリフトのため閾値電圧Ｖｔｈが例えば−２．２Ｖとなり、その後徐々に−２．５Ｖに戻る。ドレイン電流Ｉｄが小さくなるため、検出部１２は、ドレイン電流Ｉｄの低下を検出し、電圧Ｖａとして例えば−１．７Ｖを出力する。電圧Ｖａが上昇するときの第２応答時間は速いため、電圧Ｖｂは、直ぐに電圧Ｖａに追従する。これにより、ＦＥＴ１０のドレイン電流Ｉｄが大きくなるようにゲートバイアス電圧Ｖｇがフィードバックされ、結果としてドレイン電流Ｉｄは変化しない。閾値電圧Ｖｔｈが例えば−２．２Ｖから徐々に−２．５Ｖに戻るに従い、電圧Ｖａ、ＶｂおよびＶｇは、例えば−１．７Ｖから徐々に−２Ｖに戻る。
【００２５】
図６は、比較例１における時間に対するドレイン電流等を示す模式図であり、ドレイン電流ドリフトがある場合の例である。電圧Ｖｂは制御部３０の出力電圧、電圧Ｖｇは出力部３２の出力電圧である。制御部３０は、ドレイン電流Ｉｄが基準値（例えば１５０ｍＡ）より小さい場合は、ドレイン電流Ｉｄに応じた電圧Ｖｂを出力部３２に出力し、ドレイン電流Ｉｄが基準値以上の場合は、固定電圧として例えば−２Ｖを電圧Ｖｂとして出力する。時間ｔ０からｔ２の間は、ドレイン電流Ｉｄは基準値以上である。よって、電圧ＶｂおよびＶｇは、時間ｔ２まで−２Ｖと一定である。時間ｔ２以降においてドレイン電流ドリフトが発生すると、ドレイン電流Ｉｄは基準値より小さくなろうとする。よって、電圧ＶｂおよびＶｇは、ほぼ電圧Ｖａとなる。これにより、ドレイン電流ドリフトが補償され、ドレイン電流Ｉｄはほとんど変化しない。
【００２６】
図７は、比較例１における時間に対するドレイン電流を示す模式図である。図７において、実線８０は、図６のドレイン電流Ｉｄと同じである。破線８１は、ＦＥＴ１０の特性が温度変化および／または経年変化し、ドレインアイドル電流が大きくなった場合を示している。一点鎖線８２のように、ドレイン電流ドリフトが発生してもドレイン電流は一定であることが好ましい。仮にドレイン電流ドリフトの補償を行なわないと、点線８３のように、時間ｔ２直後においてドレイン電流が大きく低下してしまう。比較例１においては、制御部３０が電圧Ｖｂを一定にするか電圧Ｖａにするか判定する基準値が一定である。このため、ドレイン電流ドリフトが発生しても一部の期間でドレイン電流ドリフトの補償のフィードバックがかからない。よって、破線８１のように、時間ｔ２直後において、ドレイン電流のドリフトが一部残ってしまう。これにより、増幅回路１１０において利得の低下および歪み特性の劣化が生じてしまう。
【００２７】
実施例１によれば、出力部１５は、電圧Ｖａが低下する場合に電圧Ｖａから第１応答時間で電圧Ｖａに応じたゲートバイアス電圧Ｖｇを生成し、ゲート端子Ｇに出力する。出力部１５は、電圧Ｖａが上昇する場合に電圧Ｖａから第１応答時間より短い第２応答時間で電圧Ｖａに応じたゲートバイアス電圧Ｖｇを生成し、ゲート端子Ｇに出力する。これにより、第１応答時間より長い時間で考えれば、ドリフト電流はほぼ一定の電流となる。よって、ＦＥＴ特性が温度変化および／または経年変化してもドレインアイドル電流をほぼ一定に保つ。よって、図７の破線８１のようなＦＥＴ特性の変化に起因し、ドレイン電流ドリフトの補償が異常となることを抑制することができる。よって、低下および歪み特性の劣化を抑制できる。さらに、比較例１のように、スイッチ１８を用いた複雑な基準値の設定を行なわなくてもよい。
【００２８】
また、第２応答時間は、高周波信号に大電力が入力する期間（ｔ１とｔ２との間の期間）より長い。これにより、時間ｔ２までに電圧ＶｂおよびＶｇが低下してしまうことを抑制できる。第２応答時間は、例えば１００ｍ秒以上が好ましい。
【００２９】
さらに、第１応答時間は、高周波信号に大電力が入力する期間より短い。すなわち、高周波信号には、他の期間よりも電力が大きい大電力期間が存在し、第１応答時間は、大電力期間よりも短い。これにより、ドレイン電流ドリフトの応答に電圧ＶｂおよびＶｇを十分追従させることができる。第１応答時間は、例えば１μ秒以下が好ましい。
【実施例２】
【００３０】
図８は、実施例２に係る増幅回路の回路図である。図８に示すように、検出部１２は、差動増幅回路２８と抵抗Ｒ１１からＲ１４を備えている。抵抗Ｒ１１は、差動増幅回路２８の正入力端子と、抵抗Ｒ１とインダクタＬ２との間のノードとの間に接続されている。抵抗Ｒ１２は、差動増幅回路２８の負入力端子とドレイン電圧ＶＤとの間に接続されている。抵抗Ｒ１３は、差動増幅回路２８の出力端子と負入力端子との間に接続されている。抵抗Ｒ１４は、差動増幅回路２８の正入力端子と、抵抗Ｒ２とＲ３との間のノードと、の間に接続されている。抵抗Ｒ２とＲ３とは電圧ＶＲとグランドとの間に直接に接続されている。ドレイン電流Ｉｄが大きくなると出力電圧Ｖａは負側に変化し、ドレイン電流Ｉｄが小さくなると出力電圧Ｖａは正側に変化する。抵抗Ｒ２およびＲ３は、抵抗分割により差動増幅回路２８の正入力端子に出力する電圧を調整している。他の方法で電圧を調整してもよい。抵抗Ｒ１１〜Ｒ１４の抵抗値は例えば等しく設定されている。抵抗Ｒ１１〜Ｒ１４の抵抗値を異ならせることにより、差動増幅回路２２の増幅率等を変更することもできる。
【００３１】
第１回路１４は、差動増幅回路２２、ダイオードＤ１、抵抗Ｒ４およびキャパシタＣ３を備えている。電圧Ｖａが差動増幅回路２２の正入力端子に入力する。差動増幅回路２２の出力端子には、ダイオードＤ１のアノードと抵抗Ｒ４の一端が共通に接続されている。ダイオードＤ１のカソードと抵抗Ｒ４の他端は共通に差動増幅回路２２の負入力端子に接続され、キャパシタＣ３を介しグランドに接続され、かつ電圧Ｖｂを出力する。
【００３２】
電圧Ｖａが上昇するときには、電圧Ｖａが電圧Ｖｂより高くなる。よって、ダイオードＤ１の順方向に電流が流れ、キャパシタＣ３が充電される。ダイオードＤ１の順方向のインピーダンスは抵抗Ｒ４の抵抗値より十分低い。これにより、電圧Ｖｂは速い応答時間で電圧Ｖａに追従し応答する。一方、電圧Ｖａが低下するときには、電圧Ｖａが電圧Ｖｂより低くなる。よって、電流はダイオードＤ１を介さず抵抗Ｒ４を介し流れ、キャパシタＣ３が放電される。よって、電圧Ｖｂは遅い応答時間で電圧Ｖａに追従し応答する。このように、第１回路１４は、電圧Ｖａに対し非対称な応答速度で追従し電圧Ｖｂを生成する。
【００３３】
第２回路１６は、差動増幅回路２４と抵抗Ｒ５およびＲ６を備えている。電圧Ｖｂが抵抗Ｒ５を介し差動増幅回路２４の正入力端子に入力する。差動増幅回路２４の出力端子が抵抗Ｒ６を介し差動増幅回路２４の負入力端子に接続されている。以上により、第２回路１６は、ボルテージフォロア回路として機能する。よって、第２回路１６は、電圧Ｖｂをゲートバイアス電圧Ｖｇとして出力する。また、第２回路１６の出力インピーダンスを第１回路１４の出力インピーダンスより低くできる。
【００３４】
図９（ａ）から図９（ｃ）は、出力部の別の例である。図９（ａ）に示すように、図８のキャパシタＣ３の充放電の機能とキャパシタＣ１の雑音除去機能を１つのキャパシタＣ１で兼ねている。このように、第２回路１６を省略してもよい。これにより、出力部１５が簡素となり、実装面積の削減およびコストを低減することができる。
【００３５】
図９（ｂ）に示すように、ダイオードＤ１が差動増幅回路２０の出力に直列に接続され、抵抗Ｒ７とキャパシタＣ３とが負電圧ＶＲに接続されていてもよい。キャパシタＣ３の充電の際は、ダイオードＤ１の順方向に電流が流れるため応答時間が速い。キャパシタＣ３の放電の際は、ダイオードＤ１には電流が流れず、抵抗Ｒ７を介し負電圧ＶＲに放電される。よって、応答時間が長くなる。第２回路１６における抵抗の図示を省略しているが、第２回路１６は図８と同じ構成である。図９（ｃ）に示すように、図９（ｂ）の第２回路１６を省略し、キャパシタＣ１が、図９（ｂ）のキャパシタＣ１およびＣ３の機能を兼ねていてもよい。
【００３６】
図１０（ａ）および図１０（ｂ）は、出力部のさらに別の例である。図１０（ａ）に示すように、第１回路１４は、ｐｎｐ型バイポーラトランジスタ３６および３９、ｎｐｎ型バイポーラトランジスタ３７および３８、並びに抵抗Ｒ２０からＲ２２を備えている。電圧Ｖａは、トランジスタ３６および３７のベースに入力する。トランジスタ３６のエミッタは抵抗Ｒ２０を介し高電圧電源に接続されている。トランジスタ３６のコレクタは低電圧電源に接続されている。トランジスタ３７のエミッタは抵抗Ｒ２１を介し低電圧電源に接続されている。トランジスタ３７のコレクタは高電圧電源に接続されている。トランジスタ３８のベースはトランジスタ３６のエミッタに接続されている。トランジスタ３８のコレクタは高電圧電源に接続されている。トランジスタ３９のベースはトランジスタ３７のエミッタに接続されている。トランジスタ３９のコレクタは低電圧電源に接続されている。トランジスタ３８および３９のエミッタは共通に第１回路１４の出力端子に接続されている。トランジスタ３９のエミッタは抵抗Ｒ２２を介し出力端子に接続されている。キャパシタＣ３は出力端子とグランドとの間に接続されている。
【００３７】
トランジスタ３６から３９は、ボルテージフォロアとして機能し、電圧Ｖｂが電圧Ｖａと同じになるように、トランジスタ３８および３９が電流を流す。電圧Ｖａが上昇すると、トランジスタ３８がキャパシタＣ３を高速に充電する。電圧Ｖａが低下すると、トランジスタ３９がキャパシタＣ３を充電する。しかし、抵抗Ｒ２２のため、キャパシタＣ３の放電は低速になる。これにより、第１応答時間を第２応答時間より遅くできる。第２回路１６における抵抗の図示を省略しているが、第２回路１６は図８と同じ構成である。図１０（ｂ）に示すように、図１０（ａ）の第２回路１６を省略し、キャパシタＣ１が、図１０（ａ）のキャパシタＣ１およびＣ３の機能を兼ねていてもよい。
【００３８】
図１１（ａ）および図１１（ｂ）は、出力部のさらに別の例である。図１１（ａ）は、図１０（ａ）のトランジスタ３８、抵抗Ｒ２２およびトランジスタ３９を、複数のトランジスタ３８およびトランジスタ３９に置き換えた回路である。トランジスタ３６のエミッタが複数のトランジスタ３８のベースに接続されている。トランジスタ３７のエミッタがトランジスタ３９のベースに接続されている。トランジスタ３９のエミッタに抵抗Ｒ２２が接続されていない。その他の構成は、図１０（ｂ）と同じであり説明を省略する。キャパシタＣ３を充電することきは、複数のトランジスタ３８が駆動するため、高速に充電される。キャパシタＣ３を放電するときはトランジスタ３８より少ない（例えば１つ）トランジスタ３９が駆動するため低速に放電される。これにより、第１応答時間を第２応答時間より遅くできる。第２回路１６における抵抗の図示を省略しているが、第２回路１６は図８と同じ構成である。図１１（ｂ）に示すように、図１１（ａ）の第２回路１６を省略し、キャパシタＣ１が、図１１（ａ）のキャパシタＣ１およびＣ３の機能を兼ねていてもよい。
【００３９】
図９（ａ）から図１１（ｂ）のように、出力部１５として、任意の回路を用いることができる。
【実施例３】
【００４０】
実施例３は、実施例１または２に係る増幅回路をドハティ型増幅回路に適用する例である。図１２は、実施例３に係る増幅回路のブロック図である。図１２に示すように、増幅回路１０４は、メインアンプ６０、ピークアンプ６２、１／４波長位相線路６４および６６および回路７０を備えるドハティ型増幅回路である。入力端子Ｔｉｎはメインアンプ６０の入力に電気的に接続され、かつ１／４波長位相線路６６を介しピークアンプ６２の入力に電気的に接続されている。出力端子Ｔｏｕｔは１／４波長位相線路６４を介しメインアンプ６０の出力に電気的に接続され、かつピークアンプ６２の出力に電気的に接続されている。メインアンプ６０は、例えばＡ級またはＡＢ級アンプであり、入力端子Ｔｉｎに入力した入力信号を常に増幅する。ピークアンプ６２は、例えばＣ級アンプであり、入力信号が所定電力以上の場合、入力信号を増幅する。よって、メインアンプ６０はドレインアイドル電流が流れているが、ピークアンプ６２はアイドル電流が流れていない。このため、ドレイン電流のドリフトが問題になるのは、主にメインアンプ６０である。
【００４１】
回路７０は、実施例１の抵抗Ｒ１、検出部１２および出力部１５に対応する。回路７０の抵抗Ｒ１および検出部１２は、メインアンプ６０のドレイン電流を検出する。回路７０の出力部１５がメインアンプ６０のゲートバイアス電圧を制御する。これにより、ドハティ型増幅回路においてもドレイン電流ドリフトに起因したゲイン低下等を抑制することができる。
【実施例４】
【００４２】
実施例４は、実施例１または２に係る増幅回路をエンベロープトラッキング方式増幅回路に適用する例である。図１３は、実施例４に係る増幅回路のブロック図である。図１３に示すように、増幅回路１０６において、入力端子Ｔｉｎはパワーアンプ７２の入力に電気的に接続されている。出力端子Ｔｏｕｔは、パワーアンプ７２の出力に電気的に接続されている。エンベロープコントローラ７４は、パワーアンプ７２のドレイン電圧を制御する。回路７０の抵抗Ｒ１および検出部１２は、パワーアンプ７２のドレイン電流を検出する。回路７０の出力部１５がパワーアンプ７２のゲートバイアス電圧を制御する。
【００４３】
エンベロープトラッキング方式では、エンベロープコントローラ７４が変調信号のエンベロープ（変調信号波の振幅）に合わせてパワーアンプ７２のドレイン電圧を高速で制御する。ドレイン電圧を高電圧（例えば５０Ｖ）から低電圧（例えば１０Ｖ）に変化させた場合、高電圧のストレスにより、ドレイン電流のドリフトが発生し、低電圧時にバイアス点がシフトしてしまう。そこで、回路７０を用いることにより、低電圧時のドレイン電流ドリフトを補償し、バイアス点を一定に保つことができる。なお、検出部１２は、抵抗Ｒ１の両端の電位差を検知している。このため、ドレイン電圧の絶対値が変化しても、ドレイン電流の大小により検出部１２は実施例１または２と同様に動作することができる。
【００４４】
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００４５】
１０      ＦＥＴ
１１      パワーアンプ
１２      検出部
１４      第１回路
１５      出力部
１６      第２回路
６０      メインアンプ
６２      ピークアンプ
７０      回路
７４      エンベロープコントローラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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