(57)【要約】【課題】増幅器の性能の劣化を抑制して、増幅器の利得を制御できる可変利得多段増幅器を提供する。【解決手段】複数段の増幅器が直列に接続され、入力信号を増幅する可変利得多段増幅器であって、複数段の増幅器のうち、最終段を含み連続する１つ以上の増幅器は、カスコード増幅器を含む、又は、複数の信号経路に分岐されて各信号経路において直列に配置される。【選択図】図１３
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【特許請求の範囲】
【請求項１】
複数段の増幅器が直列に接続され、入力信号を増幅する可変利得多段増幅器であって、
前記複数段の増幅器のうち、最終段を含み連続する１つ以上の増幅器は、カスコード増幅器を含む、又は、複数の信号経路に分岐されて各信号経路において直列に配置された、可変利得多段増幅器。
【請求項２】
更に、トランジスタの制御入力端子に印加されるバイアス電圧を制御するバイアス電圧制御部を備え、
前記カスコード増幅器は、前記入力信号又は増幅された信号を入力する第１のトランジスタを含み、
前記バイアス電圧制御部は、前記最終段を含み連続する１つ以上の増幅器では、前記第１のトランジスタの第１の制御入力端子に印加されるバイアス電圧を制御する、
請求項１に記載の可変利得多段増幅器。
【請求項３】
前記カスコード増幅器は、前記第１のトランジスタに接続された第２のトランジスタを含み、
前記バイアス電圧制御部は、初段を含み連続する１つ以上のカスコード増幅器では、前記第２のトランジスタの第２の制御入力端子に印加されるバイアス電圧を制御する、
請求項２に記載の可変利得多段増幅器。
【請求項４】
更に、前記増幅器のプロセスばらつきを検出するプロセスばらつき検出部を備え、
前記バイアス電圧制御部は、前記増幅器のプロセスばらつきに応じて、前記バイアス電圧を制御する、
請求項２または３に記載の可変利得多段増幅器。
【請求項５】
更に、トランジスタの入力側のリアクタンスを制御するリアクタンス制御部を備え、
前記カスコード増幅器は、前記入力信号又は増幅された信号を入力する第１のトランジスタを含み、
前記リアクタンス制御部は、前記最終段を含み連続する１つ以上のカスコード増幅器では、前記第１のトランジスタの入力側のリアクタンスを制御する、
請求項１に記載の可変利得多段増幅器。
【請求項６】
更に、前記増幅器のプロセスばらつきを検出するプロセスばらつき検出部を備え、
前記リアクタンス制御部は、前記増幅器のプロセスばらつきに応じて、前記リアクタンスを制御する、
請求項５に記載の可変利得多段増幅器。
【請求項７】
請求項１ないし６のいずれか１項に記載の可変利得多段増幅器と、
電磁波を受信し、前記可変利得多段増幅器に前記入力信号を出力するアンテナと、
前記可変利得多段増幅器により増幅された高周波信号をベースバンドに周波数変換する周波数変換部と、
前記周波数変換部により周波数変換された信号を処理する信号処理部と、
を備える受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、可変利得多段増幅器及び受信機に関する。
【背景技術】
【０００２】
従来、低雑音増幅器（ＬＮＡ：Ｌｏｗ  Ｎｏｉｓｅ  Ａｍｐｌｉｆｉｅｒ）として、信号を増幅する場合の利得を変更可能な可変利得増幅器が知られている。
【０００３】
従来の可変利得増幅器として、第１カスコード増幅器、第２カスコード増幅器、及び利得調節部を備える可変利得増幅器が知られている。第１カスコード増幅器は、第１コモンソーストランジスタと第１コモンゲートトランジスタとを含む。第２カスコード増幅器は、第１カスコード増幅器と差動対をなす、第２コモンソーストランジスタと第２コモンゲートトランジスタとを含む。利得調節部は、第２コモンソーストランジスタのドレインと第２コモンゲートトランジスタのソースとに一端が接続され、第２コモンソーストランジスタのドレインと第２コモンゲートトランジスタのソースとに他端が接続される。また、利得調節部は、制御バイアス電圧によって開閉されるトランジスタ対と抵抗とを含む（例えば、特許文献１参照）。
【０００４】
また、特許文献１の可変利得増幅器は、差動間のインピーダンスを変更することで、利得調整する。
【０００５】
また、従来の可変利得増幅器として、増幅素子、負荷、出力端子、バイアス回路、可変電流原、利得検出回路、及び直流出力電圧検出回路を備える可変利得増幅器が知られている。増幅素子は、制御電極、接地電極及び出力電極を含む。負荷は、増幅素子の出力電極に接続される。出力端子は、増幅素子の出力電極と負荷との接続点に形成される。バイアス回路は、制御電極に接続され、増幅素子の利得を制御するための回路である。可変電流源は、出力電極に接続され、出力端子における直流出力電圧を制御するための電源である。利得検出回路は、出力端子に接続され、増幅素子の利得を検出する。直流出力電圧検出回路は、出力端子に接続され、直流出力電圧を検出する。また、バイアス回路は、利得検出回路の出力によって制御される。可変電流源は、直流出力電圧検出回路の出力によって制御される（例えば特許文献２参照）。
【０００６】
また、特許文献２の可変利得増幅器は、ソース接地増幅回路のゲート電位の制御によって利得を変更する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−１０９４０９号公報
【特許文献２】特開２００３−２３４６２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１，２の可変利得増幅器では、増幅器の利得を制御する場合、増幅器の性能（例えば、周波数特性、雑音特性（ＮＦ：Ｎｏｉｓｅ  Ｆｉｇｕｒｅ）、線形性、耐圧性能）が劣化することがあった。
【０００９】
本開示は、上記事情に鑑みてなされたものであり、増幅器の性能の劣化を抑制して、増幅器の利得を制御できる可変利得多段増幅器及び受信機を提供する。
【課題を解決するための手段】
【００１０】
本開示の可変利得多段増幅器は、複数段の増幅器が直列に接続され、入力信号を増幅する可変利得多段増幅器であって、前記複数段の増幅器のうち、最終段を含み連続する１つ以上の増幅器は、カスコード増幅器を含む、又は、複数の信号経路に分岐されて各信号経路において直列に配置される。
【発明の効果】
【００１１】
本開示によれば、増幅器の性能の劣化を抑制して、増幅器の利得を制御できる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態に係る受信機の構成例を示すブロック図
【図２】第１の実施形態に係る可変利得増幅器の回路図
【図３】（Ａ）第１の実施形態に係るカスコード増幅器の各パラメータをシミュレーションするための回路図、（Ｂ）〜（Ｅ）第１の実施形態に係るカスコード増幅器の各パラメータのシミュレーション結果の一例を示す模式図
【図４】（Ａ），（Ｂ）第１の実施形態に係るバイアス回路の構成例を示す模式図
【図５】（Ａ），（Ｂ）第１の実施形態に係るバイアス回路の構成例を示す模式図
【図６】第２の実施形態に係る可変利得増幅器の第１構成例を示す回路図
【図７】第２の実施形態に係る可変利得増幅器の第２構成例を示す回路図
【図８】第３の実施形態に係る可変利得増幅器の構成例を示す回路図
【図９】（Ａ），（Ｂ）第３の実施形態に係る可変リアクタンス回路の構成例を示す模式図
【図１０】第４の実施形態に係るプロセスばらつきの補償フローの一例を示すフローチャート
【図１１】（Ａ）第４の実施形態に係るＤＣ電位モニタ回路の一例を示す模式図、（Ｂ）第４の実施形態に係るＤＣ電位モニタ回路によりモニタリング位置の電位を測定した結果の一例を示す模式図
【図１２】（Ａ），（Ｂ）第４の実施形態に係るプロセスばらつきの補償フローを実行する回路の一例を示すブロック図
【図１３】（Ａ）第５の実施形態に係る可変利得増幅器の構成例を示す模式図、（Ｂ）第５の実施形態に係る可変利得増幅器に含まれる増幅器の第１構成例を示す回路図、（Ｃ）第５の実施形態に係る可変利得増幅器に含まれる増幅器の第２構成例を示す回路図
【図１４】第６の実施形態に係る可変利得増幅回路の構成例を示す模式図
【図１５】第６の実施形態に係る可変利得増幅回路の構成例を示す模式図
【図１６】第６の実施形態に係る可変利得増幅回路の構成例を示す模式図
【発明を実施するための形態】
【００１３】
以下、本開示の実施形態について、図面を用いて説明する。
【００１４】
（本開示の一形態を得るに至った経緯）
特許文献１の可変利得増幅器では、信号経路に、トランジスタスイッチの寄生容量と抵抗とを付加することとなる。この寄生容量及び抵抗は、高速動作を妨げるように作用するので、例えば高周波回路（例えばミリ波通信用の回路）に使用される場合、整合ずれによる利得低下が発生することがある。
【００１５】
特許文献２の可変利得増幅器では、ソース接地増幅回路のゲート電位の変化に伴ってトランジスタの入力における整合がずれ、増幅器の特性（例えば、周波数特性、利得特性、雑音特性（ＮＦ：Ｎｏｉｓｅ  Ｆｉｇｕｒｅ）が劣化する可能性がある。この劣化は、例えば、高周波（例えばミリ波）信号を処理する高周波回路に増幅器を用いる場合に、特に
顕著になる。
【００１６】
また、可変利得増幅器において増幅器が増幅器が多段に接続された多段構成とされる場合、各増幅器において順次増幅された結果、後段の増幅器において信号振幅が所定振幅以上となり、耐圧を越えることがある。耐圧とは、例えば、トランジスタの寿命が保証される電圧値を指す。
【００１７】
また、可変利得増幅器を含む受信機は、通信対象の機器と近接された状態（例えば３ｍｍの距離）で通信可能であり、かつ、通信対象の機器と遠く離れた状態（例えば１０ｍの距離）で通信可能であることが望ましい。この場合、受信機と通信対象の機器との間の通信距離が大きく変動するので、利得の制御が困難となる。例えば、近接された状態での通信を基準に可変利得増幅器が設計されると、必要な信号対雑音電力比（ＳＮＲ：Ｓｉｇｎａｌ−Ｎｏｉｓｅ  Ｒａｔｉｏ）を満たすことが困難となる。また、例えば、遠く離れた状態での通信を基準に可変利得増幅器が設計されると、可変利得増幅器のトランジスタにかかる電圧が耐圧を超えることがある。
【００１８】
以下の実施形態では、増幅器の性能の劣化を抑制して、増幅器の利得を制御できる可変利得多段増幅器及び受信機について説明する。
【００１９】
（第１の実施形態）
図１は、第１の実施形態に係る可変利得受信機１０の構成例を示すブロック図である。可変利得受信機１０は、アンテナ１１、可変利得低雑音増幅器（ＬＮＡ：Ｌｏｗ  Ｎｏｉｓｅ  Ａｍｐｌｉｆｉｅｒ）１２、ミクサ回路（ＭＩＸ）１３、参照周波数発振部１４、ベースバンド可変利得増幅器（ＶＧＡ：Ｖａｒｉａｂｌｅ  Ｇａｉｎ  Ａｍｐｌｉｆｉｅｒ）１５、Ａ／Ｄ（Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ）変換処理部１６、及びデジタル受信処理部１７を有する。
【００２０】
可変利得受信機１０は、搬送波周波数ｆＲＦを用いて送信された電磁波２１を受信し、この受信信号に対して利得制御とフィルタ処理とを施して、信号成分を抽出する。可変利得受信機１０は、抽出された信号成分をデジタル信号に変換し、変換されたデジタル信号に対してデジタル受信処理し、デジタル受信処理された受信データ２８を出力する。
【００２１】
アンテナ１１は、送信局（不図示）から搬送波周波数ｆＲＦを用いて送信された電磁波２１を受信し、受信された信号をアナログＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）信号２２に変換する。
【００２２】
可変利得低雑音増幅器１２は、アンテナ１１からのアナログＲＦ信号２２を増幅して出力する。つまり、アナログＲＦ信号２２は、増幅対象となる入力信号の一例である。また、可変利得低雑音増幅器１２は、可変利得多段増幅器の一例である。
【００２３】
ミクサ回路１３は、増幅されたアナログＲＦ信号２３と参照周波数信号２４とを入力とし、アナログＲＦ信号２３を離散時間的に周波数変換してベースバンド信号２５を出力する。なお、ミクサ回路１３は、ベースバンド信号２５の代わりに、中間周波数（ＩＦ：Ｉｎｔｅｒｍｅｄｉａｔｅ  Ｆｒｅｑｕｅｎｃｙ)信号を出力してもよい。ミクサ回路１３は、周波数変換部の一例である。
【００２４】
参照周波数発振部１４は、ミクサ回路１３による周波数変換処理に用いられる参照周波数信号２４を生成し、ミクサ回路１３へ出力する。
【００２５】
ベースバンド可変利得増幅器１５は、ベースバンド信号２５に対して、利得調整とフィ
ルタ処理とを施し、ベースバンド信号２６を出力する。
【００２６】
Ａ／Ｄ変換処理部１６は、入力されるベースバンド信号２６を所定のサンプリング周波数を用いてデジタル値に量子化し、変換されたデジタルベースバンド信号２７を出力する。
【００２７】
デジタル受信処理部１７は、入力されるデジタルベースバンド信号２７に対して、所定のデジタル受信処理（例えば、復調処理、復号処理）を行い、得られた受信データ２８を出力する。デジタル受信処理部１７は、信号処理部の一例である。
【００２８】
次に、可変利得低雑音増幅器１２の構成例について説明する。
図２は、可変利得増幅器１００の構成例を示す回路図である。可変利得増幅器１００は、可変利得低雑音増幅器１２の一部又は全部である。可変利得増幅器１００は、マイクロ波回路に用いられ、例えばミリ波回路に用いられる。
【００２９】
可変利得増幅器１００は、入力整合回路１１０、カスコード増幅器（カスコード増幅回路）１２０、固定バイアス回路１３０、可変バイアス回路１４０、可変バイアス回路１５０、中間整合回路１６０、及び出力整合回路１７０を有する。
【００３０】
図２では、カスコード増幅器１２０は、第１のカスコード増幅器１２０Ａ及び第２のカスコード増幅器１２０Ｂを含む。各カスコード増幅器１２０Ａ，１２０Ｂにおいて共通に説明する場合には、単に、カスコード増幅器１２０と称する。
【００３１】
カスコード増幅器１２０は、カスコード接続された複数のトランジスタを含む。具体的には、カスコード増幅器１２０は、カスコード第１トランジスタ１２１と、カスコード第２トランジスタ１２２と、を含む。
【００３２】
なお、カスコード第１トランジスタ１２１のゲート１２１ｇを、「第１ゲート」とも称する。カスコード第２トランジスタ１２２のゲート１２２ｇを、「第２ゲート」とも称する。図２では、カスコード第１トランジスタ１２１は、下側に配置され、ソース接地回路に含まれる。図２では、カスコード第２トランジスタ１２２は、上側に配置され、ゲート接地回路に含まれる。
【００３３】
カスコード第１トランジスタ１２１は、第１のトランジスタの一例であり、カスコード第２トランジスタ１２２は、第２のトランジスタの一例である。第１ゲート１２１ｇ及び第２ゲート１２２ｇは、トランジスタの制御入力端子の一例である。
【００３４】
固定バイアス回路１３０は、第１ゲート１２１ｇに印加される固定（不変）のバイアス電圧を生成する回路である。可変バイアス回路１４０は、第１ゲート１２１ｇに印加される可変のバイアス電圧を生成する回路である。可変バイアス回路１５０は、第２ゲート１２２ｇに印加される可変のバイアス電圧を生成する回路である。可変バイアス回路１５０は、バイアス電圧を制御するバイアス電圧制御部の一例である。
【００３５】
次に、可変利得増幅器１００の動作例について説明する。
【００３６】
アンテナ１１（図１参照）から入力された高周波の入力信号は、入力整合回路１１０を介して、第１のカスコード増幅器１２０Ａに入力される。この場合、入力整合回路１１０は、第１のカスコード増幅器１２０Ａの入力インピーダンスが、アンテナ１１の出力インピーダンスの複素共役値になるように、インピーダンス変換する。
【００３７】
第１のカスコード増幅器１２０Ａの第１ゲート１２１ｇに入力された信号は、第１のカスコード増幅器１２０Ａによって増幅される。増幅された信号は、第１のカスコード増幅器１２０Ａのカスコード第２トランジスタ１２２のドレインに出力される。
【００３８】
第１のカスコード増幅器１２０Ａのカスコード第２トランジスタ１２２のドレインから出力された高周波信号は、中間整合回路１６０を介して第２のカスコード増幅器１２０Ｂの第１ゲート１２１ｇに入力される。この場合、中間整合回路１６０は、第２のカスコード増幅器１２０Ｂの入力インピーダンスが、第１のカスコード増幅器１２０Ａの出力インピーダンスの複素共役値になるように、インピーダンス変換する。つまり、中間整合回路１６０は、隣接するカスコード増幅器１２０の出力インピーダンス（前段側）と入力インピーダンス（後段側）を整合する。
【００３９】
第２のカスコード増幅器１２０Ｂの第１ゲート１２１ｇに入力された信号は、第２のカスコード増幅器１２０Ｂによって増幅される。増幅された信号は、第２のカスコード増幅器１２０Ｂのカスコード第２トランジスタ１２２のドレインに出力される。
【００４０】
第２のカスコード増幅器１２０Ｂのカスコード第２トランジスタ１２２のドレインから出力された高周波信号は、出力整合回路１７０を介してミクサ回路１３（図１参照）に入力される。この場合、出力整合回路１７０は、第２のカスコード増幅器１２０Ｂの出力インピーダンスが、ミクサ回路１３の入力インピーダンスの複素共役値になるように、インピーダンス変換する。
【００４１】
次に、可変利得増幅器１００の設計方法について説明する。
【００４２】
例えば、まず、可変利得受信機１０と送信機（不図示）との間の最長距離における感度点付近において、可変利得増幅器１００を考える。感度点とは、可変利得受信機１０が通信可能な最小受信電力を指す。この場合に、可変利得増幅器１００の利得、帯域内偏差、雑音指数が所定基準を満たすように（規格に定められた通信性能を持ち、製品として必要な通信性能を持つように）、可変利得増幅器１００における各回路が設計される（高利得モードの設計）。
【００４３】
また、可変利得受信機１０と送信機とが近づくと、可変利得受信機１０のＳＮＲが所定基準を十分満たすようになる。この場合、可変利得増幅器１００が、可変利得増幅器１００の歪みと耐圧の性能を高めるために、低利得モードに移行してもよい。低利得モードに移行する場合、低利得モードとして利得が異なるモードが複数段階あってもよい。
【００４４】
なお、高利得モード、低利得モードの切り替えは、例えば可変バイアス回路１４０，１５０により生成されるバイアス電圧の大きさに応じて変化する。例えば、バイアス電圧が高い場合には高利得モードとなり、バイアス電圧が低い場合には低利得モードとなる。
【００４５】
可変利得増幅器１００は、例えば、可能な限り高利得モードを維持し、高利得モードにおいて、歪みや耐圧性能が限界に達した場合に低利得モードに切り替える。低利得モードでは、所定のＳＮＲを満たし、例えば利得切り替え点において必要なＳＮＲを確保可能な利得に設定し、可能な限り、大きな入力電圧にして耐圧できることが求められる。
【００４６】
図２に示した可変利得増幅器１００では、２つのカスコード増幅器１２０が直列に接続される。複数のカスコード増幅器１２０のうち、入力側に位置する第１のカスコード増幅器１２０Ａでは、第２ゲート１２２ｇの電位Ｖｇ２を調整し、出力側に位置する第２のカスコード増幅器１２０Ｂでは、第１ゲート１２１ｇの電位Ｖｇ１を調整する。これにより、増幅器の性能の劣化を抑制して、可変利得増幅器１００の利得を調整できる。
【００４７】
ここで、カスコード増幅器１２０の第１ゲート１２１ｇ及び第２ゲート１２２ｇによる利得調整について説明する。
【００４８】
まず、第１ゲート１２１ｇによる利得調整について説明する。第１ゲート１２１ｇの電位Ｖｇ１を下げることによってカスコード増幅器１２０の利得を低下させる場合、利得低下に伴ってカスコード第１トランジスタ１２１のゲート−ソース間の容量が変化する。そのため、カスコード増幅器１２０の入力側における整合がずれる。
【００４９】
一方、利得低下に対して、カスコード第１トランジスタ１２１のドレイン−ソース間の電圧の変化は小さいため、カスコード第１トランジスタ１２１とカスコード第２トランジスタ１２２のいずれか一方に信号電圧が偏ってかかることが少ない。信号電圧の偏りが少ないことは、カスコード増幅器１２０の耐圧性能が高いことを意味する。
【００５０】
また、第１ゲート１２１ｇの電位Ｖｇ２の低下に対して、カスコード増幅器１２０を流れる電流の低下が大きいので、利得低下に伴って、カスコード増幅器１２０の消費電流を低減できる。
【００５１】
次に、第２ゲート１２２ｇによる利得調整について説明する。第２ゲート１２２ｇの電位Ｖｇ２を下げることによってカスコード増幅器１２０の利得を低下させるとする。この場合、利得低下に伴うカスコード第１トランジスタ１２１のゲート−ソース間の容量の変化量は、比較的小さい。そのため、第１ゲート１２１ｇの調整に比べると、カスコード増幅器１２０の入力側における整合のずれは小さい。
【００５２】
一方、カスコード増幅器１２０の利得低下に伴って、カスコード第１トランジスタ１２１のドレイン−ソース間電圧が低下するため、カスコード第２トランジスタ１２２に信号電圧の大半が偏ってかかる。信号電圧が偏ってかかること、つまり信号電圧の偏りが多いことは、カスコード増幅器１２０の耐圧性能が低いことを意味する。
【００５３】
このように、第１ゲート１２１ｇによる利得調整によれば、第２ゲート１２２ｇの利得調整と比較すると、カスコード増幅器１２０の入力側における整合の劣化を招くが、カスコード増幅器１２０を省電力化でき、カスコード増幅器１２０の耐圧性能を向上できる。また、第２ゲート１２２ｇによる利得調整によれば、第１ゲート１２１ｇによる利得調整と比較すると、カスコード増幅器１２０の耐圧性能の劣化を招くが、カスコード増幅器１２０の入力側における整合の劣化を抑制できる。
【００５４】
図３（Ａ）〜（Ｅ）は、トランスより入出力整合された１段のカスコード増幅器１２０のＳパラメータのシミュレーション結果の一例を示す模式図である。ここでは、カスコード第１トランジスタ１２１のドレイン電圧をＶｄ１とする。
【００５５】
図３（Ｂ）では、特性Ｃ１は、第１ゲート１２１ｇの電位Ｖｇ１を調整した場合の電圧Ｖｄ１を示す。特性Ｃ２は、第２ゲート１２２ｇの電位Ｖｇ２を調整した場合の電圧Ｖｄ１を示す。
【００５６】
図３（Ｂ）では、第１ゲート１２１ｇの電位Ｖｇ１を調整（例えば０〜１ｍＶにおいて調整）した場合、電圧ｖｄ１は所定電位（例えば２００ｍｖ）を維持でき、電圧Ｖｄ１が電位Ｖｇ１以上となるので、カスコード第２トランジスタ１２２にかかる電圧は低い。一方、第２ゲート１２２ｇの電位Ｖｇ２を調整した場合、電圧ｖｄ１は所定電位を維持できず、電位Ｖｇ２が電圧Ｖｄ１以下となるので、カスコード第２トランジスタ１２２に高電圧がかかる。
【００５７】
図３（Ｃ）は、カスコード増幅器１２０のＳパラメータの１つであるＳ１１のパラメータを示す模式図である。Ｓ１１のパラメータは、カスコード増幅器１２０に含まれる各トランジスタの入力側のインピーダンスを示し、入力端子（ＩＮ）からカスコード増幅器１２０を見た場合の反射係数を示す。
【００５８】
図３（Ｃ）では、実線により示された特性は、第１ゲート１２１ｇの電位Ｖｇ１を調整した場合の周波数とＳ１１のパラメータとの関係性の一例を示し、実線の異なる複数の特性は、電位Ｖｇ１を変化させた場合を示す。図３（Ｃ）では、点線により示された特性は、第２ゲート１２２ｇの電位Ｖｇ２を調整した場合の周波数とＳ１１のパラメータとの関係の一例を示し、実線の異なる複数の特性は、電位Ｖｇ２を変化させた場合を示す。
【００５９】
Ｓ１１のパラメータは、第２ゲート１２２ｇの電位Ｖｇ２の調整では、ＷｉＧｉｇに使用される５７〜６５ＧＨｚ付近の広い周波数範囲にわたって−１０ｄＢ以下の値を維持する。一方、第１ゲート１２１ｇの電位Ｖｇ１の調整では、第１ゲート１２１ｇの利得を低下させた場合に、−１０ｄＢ以上となる周波数範囲がある。
【００６０】
つまり、第１ゲート１２１ｇの電位Ｖｇ１を調整した場合、カスコード増幅器１２０の入力側のインピーダンスの整合が劣化することが理解できる。また、第２ゲート１２２ｇの電位Ｖｇ２を調整した場合、カスコード増幅器１２０の入力側のインピーダンスの整合の劣化を抑制できることが理解できる。
【００６１】
図３（Ｄ）は、カスコード増幅器１２０のＳパラメータの１つであるＳ２１のパラメータを示す模式図である。Ｓ２１のパラメータは、カスコード増幅器１２０に含まれる各トランジスタのゲイン特性を示す。
【００６２】
図３（Ｄ）では、実線により示された特性は、第１ゲート１２１ｇの電位Ｖｇ１を調整した場合の周波数とＳ２１のパラメータとの関係の一例を示し、実線の異なる複数の特性は、電位Ｖｇ１を変化させた場合を示す。図３（Ｄ）では、点線により示された特性は、第２ゲート１２２ｇの電位Ｖｇ２を調整した場合の周波数とＳ２１のパラメータとの関係の一例を示し、実線の異なる複数の特性は、電位Ｖｇ２を変化させた場合を示す。
【００６３】
図３（Ｄ）では、周波数が６０ＧＨｚ付近の場合に、利得が最大化されることを理解できる。従って、このカスコード増幅器１２０を用いることで、例えば６０ＧＨｚのミリ波帯の信号を感度良く受信できることが理解できる。
【００６４】
図３（Ｅ）は、カスコード増幅器１２０のＳパラメータの１つであるＳ２２のパラメータを示す模式図である。Ｓ２２のパラメータは、出力端子（ＯＵＴ）からカスコード増幅器１２０を見た場合の反射係数を示す。
【００６５】
図３（Ｅ）では、実線により示された特性は、第１ゲート１２１ｇの電位Ｖｇ１を調整した場合の周波数とＳ２２のパラメータとの関係性の一例を示し、実線の異なる複数の特性は、電位Ｖｇ１を変化させた場合を示す。図３（Ｅ）では、点線により示された特性は、第２ゲート１２２ｇの電位Ｖｇ２を調整した場合の周波数とＳ２２のパラメータとの関係の一例を示し、実線の異なる複数の特性は、電位Ｖｇ２を変化させた場合を示す。
【００６６】
Ｓ２２のパラメータは、第１ゲート１２１ｇの電位Ｖｇ１及び第２ゲート１２２ｇの電位Ｖｇ２の調整において共に、６０ＧＨｚ付近において特性の値が小さくなっており、各特性のばらつきが少なく、整合の劣化が小さいことが理解できる。
【００６７】
図２に示したように、可変利得増幅器１００では、第１のカスコード増幅器１２０Ａの第２ゲート１２２ｇに、可変バイアス回路１５０が接続され、第２のカスコード増幅器１２０Ｂの第１ゲート１２１ｇに、可変バイアス回路１４０が接続される。
【００６８】
例えば、第２ゲート１２２ｇの電位Ｖｇ２の調整により、第１のカスコード増幅器１２０Ａの利得を低下させるとする。この場合、第１のカスコード増幅器１２０Ａは、アンテナ１１（図１参照）と好適に整合できる。
【００６９】
また、例えば、第１ゲート１２１ｇの電位Ｖｇ１を調整することにより、第２のカスコード増幅器１２０Ｂの利得を低下させるとする。この場合、第２のカスコード増幅器１２０Ｂにおいて、信号振幅が大きくなり、耐圧を越えることを抑制できる。
【００７０】
このような可変利得増幅器１００によれば、カスコード増幅器１２０の入力側の整合の劣化を抑制し、カスコード増幅器１２０の耐圧の仕様も満足して、利得制御できる。
【００７１】
次に、バイアス回路の構成例について説明する。
【００７２】
図４（Ａ）は、固定バイアス回路１３０の構成例を示す回路図である。図４（Ａ）では、固定バイアス回路１３０と第１のカスコード増幅器１２０Ａとが、カレントミラーの構造になるように接続される。これにより、参照電流ＩｒｅｆのＭ倍の電流が第１のカスコード増幅器１２０Ａのトランジスタに流れるようにする。Ｍは、任意の整数である。
【００７３】
図４（Ｂ）に可変バイアス回路１５０の構成例を示す回路図である。図４（Ｂ）では、可変バイアス回路１５０と第２のカスコード増幅器１２０Ｂとが、カレントミラーの構造になるように接続される。可変バイアス回路１５０のスイッチＳＷ１のＯＮ／ＯＦＦにより、第２のカスコード増幅器１２０Ｂのトランジスタに流れる電流量を制御する。なお、スイッチＳＷ１の制御は、例えば、可変利得受信機１０における図示しない制御部により行われる。
【００７４】
可変利得増幅器１００は、受信電力が大きい場合には低利得モードで動作し、受信電力が小さい場合には高利得モードで動作する。ＳＮＲと耐圧の観点から、利得切り替え点（ある受信電力）において、図４（Ｂ）のスイッチＳＷ１のＯＮ／ＯＦＦを切り替えることで利得を切り替える。例えば、スイッチＳＷ１が全てＯＮにされた場合には、高利得モードとして、比較的高い電圧が、第２のカスコード増幅器１２０Ｂの第１ゲート１２１ｇに印加される。また、例えば、スイッチＳＷ１の１つのスイッチがＯＮにされた場合には、低利得モードとして、比較的低い電圧が、第２のカスコード増幅器１２０Ｂの第１ゲート１２１ｇに印加される。
利得切り替え点の決定方法には、様々な方法がある。例えば、高利得モードにおいて、トランジスタにかかる電圧振幅がトランジスタの耐圧を越える受信電力が、利得切り替え点として選択される。
【００７５】
図５（Ａ），（Ｂ）は、可変バイアス回路１４０の構成例を示す回路図である。図５（Ａ）では、制御信号ＳＥＬがＨｉｇｈかＬｏｗかに応じて、第１のカスコード増幅器１２０Ａの第２ゲート１２２ｇに対して、参照電流Ｉｒｅfが流れる抵抗の参照電位を印加するか、ＶＤＤを印加するか、が選択される。この選択は、例えば、制御部（不図示）により行われる。
【００７６】
図５（Ａ）では、利得切り替え点（ある受信電力）において、スイッチに印加する電位を選択して、利得を切り替える。例えば、制御信号ＳＥＬがＬｏｗの場合には、高利得モードとして、比較的高い電圧が、第１のカスコード増幅器１２０Ａの第２ゲート１２２ｇ
に印加される。また、例えば、制御信号ＳＥＬがＨｉｇｈの場合には、低利得モードとして、比較的低い電圧が、第１のカスコード増幅器１２０Ａの第２ゲート１２２ｇに印加される。
【００７７】
図５（Ｂ）では、参照電流Ｉｒｅｆを出力する電流源に接続された複数の抵抗のうち、どの抵抗と第１のカスコード増幅器１２０Ａとを接続するかをスイッチＬ１，Ｌ２，Ｌ３により選択することによって、第２ゲート１２２ｇに印加される電圧を選択する。
【００７８】
図５（Ｂ）では、利得切り替え点（ある受信電力）において、スイッチＬ１，Ｌ２，Ｌ３を選択して、利得を切り替える。例えば、スイッチＬ１が選択された場合には、高利得モードとして、比較的高い電圧が、第１のカスコード増幅器１２０Ａの第２ゲート１２２ｇに印加される。また、例えば、スイッチＬ２が選択された場合には、中利得モードとして、中程度の電圧が、第１のカスコード増幅器１２０Ａの第２ゲート１２２ｇに印加される。また、例えば、スイッチＬ３が選択された場合には、低利得モードとして、比較的低い電圧が、第１のカスコード増幅器１２０Ａの第２ゲート１２２ｇに印加される。
【００７９】
可変利得増幅器１００によれば、前段側に位置する第１のカスコード増幅器１２０Ａの第２ゲート１２２ｇの電位を調整することで、可変利得増幅器１００の入力側の整合の劣化を抑制できる。整合の劣化を抑制することで、可変利得増幅器１００において信号帯域内の受信電力偏差を抑制できるので、例えば可変利得増幅器１００がミリ波回路に適用される場合でも、通信品質の低下を抑制できる。
【００８０】
また、後段側に位置する第２のカスコード増幅器１２０Ｂの第１ゲート１２１ｇの電位を調整することで、カスコード増幅器１２０を省電力化でき、カスコード増幅器１２０の耐圧性能を向上できる。
【００８１】
従って、高周波信号を扱う多段構成の可変利得増幅器１００において、可変利得増幅器１００の性能(例えば、周波数特性、雑音特性、線形性、耐圧性能)の劣化を抑制し、可変利得増幅器１００の利得を変更できる。
【００８２】
また、可変利得増幅器１００は、入力信号として差動信号ではなくシングルエンド信号を用いるので、差動信号を用いる場合と比較すると、消費電力及び実装面積を低減（例えば半減）できる。つまり、回路規模を縮小でき、省電力化できる。従って、例えば、可変利得増幅器１００の面積を極力小さくして、感度点付近において可変利得増幅器１００の性能に与える影響を抑制し、低利得モードに移行することも可能である。
【００８３】
また、可変利得増幅器１００は、通信先の機器との間で近接通信する場合に低利得モードで動作する場合でも、通信先の機器との間で遠く離れて通信する場合に高利得モードで動作する場合でも、同一の可変利得増幅器を用いることができる。従って、可変利得増幅器１００に要するコストを削減できる。
【００８４】
また、可変利得増幅器１００は、高利得モードと低利得モードとを短時間に利得を切り替えでき、例えば、Ｗｉｇｉｇ規格に記述された切り替え時間の制限を満たすことができる。なお、利得切り替え時間の観点において、ＷｉＧｉｇ規格を満たすためには、例えば、２段階程度の利得設定が適切と考えられる。
【００８５】
また、可変利得受信機１０は、可変利得増幅器１００を含むので、可変利得増幅器１００と同様の作用効果が得られる。
【００８６】
（第２の実施形態）
第１の実施形態では、カスコード増幅器１２０が２段直列に接続されることを例示したが、第２の実施形態では、カスコード増幅器１２０がＮ段直列に接続されることを想定する。なお、Ｎ≧２である。第１の実施形態は、本実施形態において、Ｎ＝２の場合を抜粋した形態とも言える。
【００８７】
図６は、第２の実施形態に係る可変利得増幅器１００Ｂの構成例を示す回路図である。可変利得増幅器１００Ｂは、可変利得低雑音増幅器１２（図１参照）の一部又は全部である。可変利得増幅器１００Ｂは、マイクロ波回路に用いられ、例えばミリ波回路に用いられる。
【００８８】
可変利得増幅器１００Ｂは、入力整合回路１１０、カスコード増幅器１２０、バイアス回路２３０、可変バイアス回路１４０、中間整合回路１６０、及び出力整合回路１７０を有する。可変利得増幅器１００Ｂにおいて、可変利得増幅器１００と同様の構成については、同一の符号を付し、説明を省略又は簡略化する。
【００８９】
複数のカスコード増幅器１２０の初段をＡ段、最終段をＮ段とする。カスコード増幅器１２０は、Ｎ個のカスコード増幅器１２０Ａ，・・・，１２０Ｎを含む。バイアス回路２３０は、Ｎ個のバイアス回路２３０Ａ，・・・，２３０Ｎを含み、各カスコード増幅器１２０に接続される。バイアス回路２３０は、固定バイアス回路１３０又は可変バイアス回路１５０と同様である。また、可変バイアス回路１４０は、少なくとも可変バイアス回路１４０Ａを含み、可変バイアス回路１４０Ａはカスコード増幅器１２０Ａに接続される。また、中間整合回路１６０は、隣接するカスコード増幅器１２０間に配置され、（Ｎ−１）個の中間整合回路１６０Ａ，・・・、１６０（Ｎ−１）を含む。
【００９０】
図６では、カスコード増幅器１２０の第１ゲート１２１ｇに電圧を印加するためのバイアス回路２３０として、固定バイアス回路と可変バイアス回路とが使用される。例えば、初段のカスコード増幅器１２０Ａには、固定バイアス回路としてのバイアス回路２３０Ａが接続され、最終段のカスコード増幅器１２０Ｎには、可変バイアス回路としてのバイアス回路２３０Ｎが接続される。
【００９１】
可変利得増幅器１００Ｂの入力側（前段側）に配置されたカスコード増幅器１２０Ａでは、第２ゲート１２２ｇの電位Ｖｇ２の調整により利得が切り替えられる。可変利得増幅器１００Ｂの出力側（後段側）に配置されたカスコード増幅器１２０では、第１ゲート１２１ｇの電位Ｖｇ１の調整により利得が切り替えられる。
【００９２】
（ｎ１−１）段までのカスコード増幅器では、第１ゲート１２１ｇの電位Ｖｇ１が調整され、ｎ１段以降のカスコード増幅器では、第２ゲート１２２ｇの電位Ｖｇ２が調整される。
【００９３】
ここで、各段のカスコード増幅器１２０の利得を同一の利得Ｇ１とする。電位Ｖｇ２の制御によって利得を低下させた場合、カスコード増幅器１２０にかかる電圧はほとんどが上側のトランジスタ（カスコード第２トランジスタ１２２）にかかる。そのため、可変利得増幅器１００への入力振幅（ゲート電圧の振幅）を「Ａ１」、可変利得増幅器１００の段数を「ｎ１」（変数）、トランジスタの許容最大電圧を「Ｖｍ１」とすると、以下の関係にある（ｎ１−１）段目までが電位Ｖｇ２による利得低下制御が許され、ｎ１段目からは電位Ｖｇ１による利得低下制御が必要となる。
Ｖｍ１＞Ａ１×（ｎ１−１）×Ｇ１  ・・・（式１）
【００９４】
よって、１段目〜（ｎ１−１）段目のカスコード増幅器１２０では、第１ゲート１２１ｇの電位Ｖｇ１を調整し、ｎ１〜Ｎ段目のカスコード増幅器１２０では、第２ゲート１２
２ｇの電位Ｖｇ２を調整した場合、可変利得増幅器１００Ｂの耐圧性能を向上できる。
【００９５】
図７は、第２の実施形態に係る可変利得増幅器１００Ｃの構成例を示す回路図である。可変利得増幅器１００Ｃは、可変利得低雑音増幅器１２（図１参照）の一部又は全部である。可変利得増幅器１００Ｃは、マイクロ波回路に用いられ、例えばミリ波回路に用いられる。可変利得増幅器１００Ｃは、可変利得増幅器１００Ｂの変形例である。可変利得増幅器１００Ｃにおいて、可変利得増幅器１００，１００Ｂと同様の構成については、同一の符号を付し、説明を省略又は簡略化する。
【００９６】
可変利得増幅器１００Ｃでは、各カスコード増幅器１２０の第２ゲート１２２ｇに、可変バイアス回路１４０（１４０Ａ，・・・，１４０Ｎ）が接続される。また、各カスコード増幅器１２０の第１ゲート１２１ｇに、可変バイアス回路１５０（１５０Ａ，・・・，１５０Ｎ）が接続される。このように、各ゲートに可変バイアス回路１４０，１５０が接続されることで、カスコード増幅器１２０の利得を切り替えるために追加する回路の利得調整の多様性を増大できる。
【００９７】
例えば、可変利得増幅器１００Ｃの入力側に配置されたカスコード増幅器１２０Ａでは、第２ゲート１２２ｇの電位Ｖｇ２の制御によって利得が切り替えられる。また、出力側に配置されたカスコード増幅器１２０Ｎでは、第１ゲート１２１ｇの電位Ｖｇ２の調整によって利得が切り替えられる。また、可変利得増幅器１００Ｃは、必要に応じて、各段の第１ゲート１２１ｇの電位Ｖｇ１又は第２ゲート１２２ｇの電位Ｖｇ２の両方又はいずれか一方を制御する。
【００９８】
このように、可変利得増幅器１００Ｂによれば、可変利得増幅器１００Ｃと比較すると、可変バイアス回路の数が少ないので、これにより、可変利得増幅器１００Ｂの利得を切り替えるために追加する回路数を抑制できる。また、回路構成を単純化できる。
【００９９】
また、可変利得増幅器１００Ｃによれば、可変利得増幅器１００Ｂと比較すると、バイアス回路として全て可変バイアス回路を用いるので、各第１ゲート１２１ｇ及び各第２ゲート１２２ｇの電位を調整できるので、利得の調整をより柔軟に実施できる。従って、可変利得増幅器１００Ｃの出力として、所望の電圧を取得できる。
【０１００】
また、高周波信号（例えばミリ波信号）を扱う増幅器は、１段あたりの増幅度が小さく、増幅器が多段に接続された多段構成とされることが多い。多段構成の増幅器では、各増幅器において順次増幅された結果、後段の増幅器において信号振幅が大きくなるが、可変利得増幅器１００Ｂ，１００Ｃによれば、耐圧性能を向上できる。
【０１０１】
（第３の実施形態）
第１の実施形態及び第２の実施形態では、バイアス回路によりカスコード増幅器１２０の利得を制御することを例示した。第３の実施形態では、リアクタンスの制御によりカスコード増幅器１２０の利得を制御することを想定する。
【０１０２】
図８は、第３の実施形態に係る可変利得増幅器１００Ｄの構成例を示す回路図である。可変利得増幅器１００Ｄは、可変利得低雑音増幅器１２（図１参照）の一部又は全部である。可変利得増幅器１００Ｄは、マイクロ波回路に用いられ、例えばミリ波回路に用いられる。可変利得増幅器１００Ｄにおいて、可変利得増幅器１００，１００Ｂ，１００Ｃと同様の構成については、同一の符号を付し、説明を省略又は簡略化する。可変利得増幅器１００Ｄは、可変利得増幅器１００と比較すると、可変バイアス回路１５０の代わりに可変リアクタンス回路２５０を備える。
【０１０３】
可変利得増幅器１００Ｄでは、第２のカスコード増幅器１２０Ｂの利得が、トランスとしての中間整合回路１６０に接続された可変リアクタンス回路２５０により制御される。可変リアクタンス回路２５０は、第２のカスコード増幅器１２０Ｂのカスコード第１トランジスタ１２１の入力側（例えば中間整合回路１６０）のリアクタンスを制御する。つまり、可変リアクタンス回路２５０は、リアクタンス制御部の一例である。
【０１０４】
図９（Ａ），（Ｂ）は、可変リアクタンス回路２５０の構成例を示す回路図である。図９（Ａ）に示す可変リアクタンス回路２５０は、スイッチＳＷ２のオンオフ制御によって、第２のカスコード増幅器１２０Ｂに接続する容量の値を切り替える。
【０１０５】
図９（Ｂ）に示す可変リアクタンス回路２５０は、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）バラクタ２５０ａを含む。ＭＯＳバラクタ２５０ａは、ＭＯＳバラクタ２５０ａに印加されるバイアス電位の制御によって、第２のカスコード増幅器１２０Ｂに接続する容量の値を制御する。
【０１０６】
なお、図９（Ａ）におけるスイッチＳＷ２及び図９（Ｂ）におけるバイアス電位の制御は、例えば、制御部（不図示）により行われる。図９（Ａ），（Ｂ）のいずれにおいても、容量の値が切り替えられることで、例えば高利得モード、低利得モードが切り替えられる。
【０１０７】
可変利得増幅器１００Ｄによれば、リアクタンスを制御するので、第２のカスコード増幅器１２０Ｂのカスコード第１トランジスタ１２１のドレイン−ソース間の電圧Ｖｄｓを低下させずに利得制御できる。そのため、可変リアクタンス回路２５０を用いる場合、可変バイアス回路１４０を用いる場合と比較すると、カスコード第２トランジスタ１２２のドレイン−ソース間の電圧の上昇を抑制できるので、耐圧性能の観点で有利である。
【０１０８】
なお、本実施形態では、第２のカスコード増幅器１２０Ｂにリアクタンス回路が接続されることを主に例示したが、可変利得増幅器１００Ｄにおける他のカスコード増幅器１２０に可変リアクタンス回路が接続されてもよい。
【０１０９】
また、本実施形態では、第１の実施形態と同様に、２段のカスコード増幅器１２０を含む可変利得増幅器を例示したが、第２の実施形態と同様に、Ｎ段のカスコード増幅器１２０を含む可変利得増幅器でもよい。
【０１１０】
（第４の実施形態）
例えば、プロセス、電源電圧、又は温度（ＰＶＴ：Ｐｒｏｃｅｓｓ  Ｓｕｐｐｌｙ  Ｖｏｌｔａｇｅ，Ｔｅｍｐｅｒａｔｕｒｅ）のばらつき（ＰＶＴばらつき）は、回路特性を変化させる。このＰＶＴばらつきによる回路特性への影響は、高周波回路（例えばミリ波回路）では特に顕著となる。
【０１１１】
例えば、送信機が遠くから徐々に受信機に近づき、受信電力が非常に小さい状態から受信電力が増加していく場合を考える。可変利得増幅器は、受信電力が小さいときには高利得モードで動作するが、受信電力が大きくなってトランジスタの耐圧を越える受信電力になると、低利得モードに移行する。
【０１１２】
ここで、ＰＶＴばらつきによる利得変動が±１０ｄＢあるときの利得切り替え点(受信電力)の設計を考える。
【０１１３】
高利得モードでのＰＶＴばらつきの最大利得条件において、トランジスタにかかる電圧がいずれも耐圧を超えないようにしなければならない。そのため、ＰＶＴばらつきがない
ときのゲイン切り替え点に比べて、１０ｄＢ低い受信電力を利得切り替え点とする必要がある。これによって、利得切り替え点のＳＮＲが１０ｄＢ低下する。
さらに、高利得モードから低利得モードへ切り替えられた場合、低利得モードにおいて通信のために必要なＳＮＲを確保しなければならない。低利得モードでのワーストケースは、ＰＶＴばらつきによって最小利得条件となる場合である。この場合、利得が１０ｄＢ低下し、ＮＦが増加するため、更に１０ｄＢ以上のＳＮＲが低下する。
【０１１４】
合計として、ＰＶＴばらつきがある場合には、ＰＶＴばらつきがない場合に比べて、低利得モードでのＳＮＲが２０ｄＢ以上劣化する。この場合、ゲイン切り替え点で必要なＳＮＲを確保することは非常に困難である。耐圧性能を犠牲にするか、利得切り替え点で通信が切れることを許容するか、のいずれかを求められるが、どちらも製品として許され難いものである。
【０１１５】
従って、耐圧及びＳＮＲの観点でも、ＰＶＴばらつきの影響を抑制することが重要となる。
【０１１６】
電源電圧の変動又はばらつきは、ＬＤＯ(Ｌｏｗ  Ｄｒｏｐ  Ｏｕｔ)を用いることによって、影響を小さくできる。ＬＤＯは、低い入出力電位差でも動作するリニアレギュレータである。
【０１１７】
温度の変動又はばらつきは、図４（Ａ），（Ｂ）に示したバイアス回路の参照電流Ｉｒｅｆを工夫することで、影響を小さくできる。例えば、図４（Ａ），（Ｂ）に示した参照電流Ｉｒｅｆの値に温度傾斜を持たせることにより、温度による可変利得増幅器の利得変動を抑制できる。例えば、温度に依存しない参照電流１／Ｒ及び温度に依存する参照電流Ｖｔ／Ｒに対して、カレントミラーの構造を用いて重み付けし、図４（Ｂ）と同様の回路によって合計することで、参照電流Ｉｒｅｆの温度傾斜を自由に設定できる。
（参照電流Ｖｔ／Ｒ、参照電流１／Ｒの具体的な構造は参考文献参照）。
（参考文献:Ｂｅｈｚａｄ  Ｒａｚａｂｉ著,黒田忠広監訳,“アナログＣＭＯＳ集積回路の設計  応用編,”丸善株式会社,ｐｐ.４７７,Ｊｕｌｙ,２０００)
【０１１８】
このように、電源電圧及び温度の変動又はばらつきに対しては、比較的補償し易い。
【０１１９】
ここでは、プロセスばらつき（製造ばらつき）を抑える手法を提案する。図１０は、プロセスばらつきの補償フローの一例を示すフローチャートである。図１０の処理により、可変利得増幅器を制御するための制御パラメータを設定する。なお、プロセスばらつきは、トランジスタ毎に発生し、トランジスタが多数集積されて、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）が形成される。図１０では、ＩＣ毎に補償フローを実行する。
【０１２０】
なお、ＩＣには、例えば、可変利得増幅器１００Ｅ（例えば、図１２（Ａ），（Ｂ）参照）が含まれる。可変利得増幅器１００Ｅは、例えば、可変利得増幅器１００，１００Ｂ，１００Ｃ，１００Ｄのいずれかを含む。可変利得増幅器１００Ｅは、マイクロ波回路に用いられ、例えばミリ波回路に用いられる。また、ＩＣには、可変利得受信機１０Ｅが含まれてもよい。
【０１２１】
まず、制御部（不図示）が、可変利得増幅器１００ＥのＤＣ電位モニタ回路３１０を起動し、モニタリング位置での電位を監視する（Ｓ１０１）。モニタリング位置は、例えば、後述する図１１（Ａ）の点Ａである。
【０１２２】
続いて、制御部（不図示）は、変数Ｘに、ＤＣ電位モニタ回路３１０により取得されたモニタ値を保持させる。このモニタ値は、例えば、後述する図１１（Ａ）におけるダイオード接続されたトランジスタのゲート電位（図１１（Ａ）の点Ａの電位）の値である。
【０１２３】
続いて、制御部（不図示）は、変数Ｘを所定の閾値（ｔｈ＿ｓｓ，ｔｓ＿ｆｆ）と比較し、補償対象のＩＣを、ＳＳ（Ｓｌｏｗ−Ｓｌｏｗ），ＴＴ（Ｔｙｐｉｃａｌ），ＦＦ（Ｆａｓｔ−Ｆａｓｔ）のいずれかに分類する（Ｓ１０３，Ｓ１０４）。また、制御部（不図示）は、ＩＣの分類結果としてのＳＳ、ＴＴ、又はＦＦの値に応じて、制御値を設定する（Ｓ１０５，Ｓ１０６，Ｓ１０７）。この制御値は、例えば、プロセスばらつきの状態を示す値である。
【０１２４】
ＳＳは、ＩＣに含まれるトランジスタの閾値電圧が所定範囲より高く、ＩＣの動作が比較的低速であることを示す。ＦＦは、ＩＣに含まれるトランジスタの閾値電圧が所定範囲より低く、ＩＣの動作が比較的高速であることを示す。ＴＴは、ＩＣに含まれるトランジスタの閾値電圧が所定範囲内であり、ＩＣの動作がＳＳより高速であり、ＦＦより低速であることを示す。
【０１２５】
なお、図１０では、プロセスばらつきを３段階に分類したが、例えばルックアップテーブルを用いて、より細かくプロセスばらつきが分類されてもよい。
【０１２６】
プロセスばらつきは、製造されたＩＣの閾値電圧Ｖｔｈのばらつきであり、時々刻々と変化するものではない。そのため、図１０に示した補償フローは、例えば、工場でのＩＣ検査時、又は、ＩＣの電源投入時、に実行される。
【０１２７】
工場でのＩＣ検査時に補償フローを実行する場合、図１０に示した制御値の設定（Ｓ１０５，Ｓ１０６，Ｓ１０７）は、例えば、ＩＣ内に用意される電気ヒューズに書き込まれる。電気ヒューズを用いることで、ＩＣを低コストに実装でき、ＩＣが実装される可変利得増幅器を低コスト化できる。
【０１２８】
ＩＣの電源投入時に行う場合、例えば、ＩＣのデジタル制御回路内に、図１０の補償フローをコンピュータに実行させるための補償プログラムを記録することを想定している。これにより、ＩＣの出荷後であっても、任意のタイミングで補償フローを実行でき、ＩＣのプロセスばらつきを検出できる。
【０１２９】
図１１（Ａ）は、ＤＣ電位モニタ回路３１０の一例を示す回路図である。ＤＣ電位モニタ回路３１０では、ダイオード接続されたＮＭＯＳ（Ｎｅｇａｔｉｖｅ  ｃｈａｎｎｅｌ
ＭＯＳ）トランジスタ３１１に、電源電圧と温度とに依存しない参照電流（例えば、参照電流１／Ｒ）を出力する電流源３１２が接続されている。ＤＣ電位モニタ回路３１０により、ＮＭＯＳトランジスタ３１１のゲート電位（点Ａの電位）を監視する（図１０のＳ１０１参照）。
【０１３０】
点Ａの電位を検出することで、ＮＭＯＳトランジスタ３１１のプロセスばらつきを判別でき、ＤＣ電位モニタ回路３１０が実装されたＩＣのプロセスばらつきを判別できる。従って、ＤＣ電位モニタ回路３１０は、増幅器のプロセスばらつきを検出するプロセスばらつき検出部の一例である。
【０１３１】
図１１（Ｂ）は、図１１（Ａ）のＤＣ電位モニタ回路３１０によりモニタリング位置（点Ａ）の電位を測定した結果の一例を示す模式図である。図１１（Ｂ）を参照すると、測定サンプルに応じて、ＴＴと推定される領域、ＦＦと推定される領域、ＳＳと推定される領域に、点Ａの電圧値が分離されていることが理解できる。
【０１３２】
従って、ＴＴと推定される領域とＦＦと推定される領域との間に閾値ｔｈ＿ｆｆが設定されることで、ＴＴとＦＦとを容易に判別できる。また、ＴＴと推定される領域とＳＳと
推定される領域との間に閾値ｔｈ＿ｓｓが設定されることで、ＴＴとＳＳとを容易に判別できる。このように、ＤＣ電位モニタ回路３１０を用いることで、ＩＣのプロセスばらつきがＳＳ，ＴＴ，ＦＦのいずれであるか容易に判別できる。
なお、プロセスモニタ回路として、電流調整用に使用されているカレントミラーを利用すれば、プロセスモニタ回路を追加で実装する必要がない。
【０１３３】
図１２（Ａ），（Ｂ）は、図１０の補償フローの実行する回路例を示すブロック図である。図１２（Ａ）は、工場でＩＣ検査する場合の検査機３２０及び可変利得増幅器１００Ｅを含む回路図である。図１２（Ａ）では、ＩＣ外部の検査機３２０により、図１０に示した補償フローを実行する。図１２（Ａ）に示す回路は、ＤＣ電位モニタ回路３１０、検査機３２０、可変バイアス回路３５０、及び可変利得増幅器１００Ｅを含む。ＤＣ電位モニタ回路３１０、可変バイアス回路３５０、及び可変利得増幅器１００Ｅは、例えば同一のＩＣ内に実装され、検査機３２０が外部装置として別個に用意される。図１２（Ａ）のＩＣ内の構成は、例えば、可変利得受信機１０Ｅの一部が示されたものでもよい。
【０１３４】
検査機３２０は、例えばＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）を有する。検査機３２０は、例えば、ＲＯＭに記憶された補償プログラムをＣＰＵにより実行し、可変バイアス回路３５０に対して制御信号を送る。制御信号は、例えば、ＩＣのプロセスばらつきに応じた制御値Ａ，Ｂ，Ｃの情報を含む。
【０１３５】
可変バイアス回路３５０は、例えば、第１〜第３の実施形態において説明した可変バイアス回路１４０，１５０等と同様の回路を含み、検査機３２０から制御信号を取得する。従って、ＩＣのプロセスばらつきを考慮して、バイアス電圧を生成し、例えば可変利得増幅器１００Ｅのカスコード増幅器１２０へバイアス電圧を制御し、供給できる。
【０１３６】
図１２（Ａ）の構成例によれば、ＩＣ外部の検査機３２０を用いて、プロセスばらつきを検査し、検査結果を可変バイアス回路３５０へ出力する。従って、プロセスばらつきを考慮したバイアス電圧が可変利得増幅器１００Ｅへ供給されるので、可変利得増幅器１００Ｅが所望の動作を実施するか否かを検査できる。また、プロセスばらつきの検査をＩＣ出荷前の工場内で完結できる。
【０１３７】
図１２（Ｂ）は、電源投入時にプロセスばらつきを検査する場合の可変利得増幅器１００Ｅを含む回路図である。ＩＣ内部の可変利得受信機１０Ｅは、ＤＣ電位モニタ回路３１０、ＡＤＣ（Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）３３０、制御ユニット３４０、可変バイアス回路３５０、及び可変利得増幅器１００Ｅを含む。図１２（Ｂ）のＩＣ内の構成は、例えば、可変利得受信機１０Ｅの一部が示されたものでもよい。
【０１３８】
ＡＤＣ３３０は、ＤＣ電位モニタ回路３１０により取得された点ＡのＤＣ電位を、アナログ値からデジタル値に変換する。
【０１３９】
制御ユニット３４０は、例えばＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）を有する。制御ユニット３４０は、例えば、ＲＯＭに記憶された補償プログラムをＣＰＵにより実行し、可変バイアス回路１５０に対して制御信号を送る。制御信号は、例えば、ＩＣのプロセスばらつきに応じた制御値Ａ，Ｂ，Ｃの情報を含む。
【０１４０】
可変バイアス回路３５０は、第１〜第３の実施形態において説明した可変バイアス回路１４０，１５０等と同様の回路を含み、制御ユニット３４０から制御信号を取得する。従
って、ＩＣのプロセスばらつきを考慮して、バイアス電圧を生成し、例えば可変利得増幅器１００Ｅのカスコード増幅器１２０へバイアス電圧を供給できる。
【０１４１】
なお、参照電流Ｉｒｅｆとして、参照電流１／Ｒの代わりに、又は参照電流１／Ｒとともに参照電流Ｖｔ／Ｒを用いてもよい。参照電流１／Ｒ及び参照電流Ｖｔ／Ｒの値をモニタ（比較など）することで、温度依存性を把握できるので、温度補償できる。
【０１４２】
図１２（Ｂ）の構成例によれば、制御ユニット３４０が、ＩＣ内部においてプロセスばらつきを検査する。従って、プロセスばらつきを考慮したバイアス電圧が可変利得増幅器１００Ｅへ供給することができる。
【０１４３】
なお、本実施形態の比較例として、遅延回路を有する半導体集積回路がある（参考特許文献参照）。この遅延回路は、定電流源と、定電流源による定電流に依存して入力に対する出力の動作遅延時間が決まる遅延段と、遅延段の温度変動、電源電圧変動及びプロセスばらつきによる遅延特性の変動を逆方向に補償する補償回路と、を有する。
（参考特許文献：２００５−１１７４４２号公報）
【０１４４】
この比較例の半導体集積回路では、ＰＶＴばらつきをアナログ的に補償するので、回路設計が困難である。また、単純な電流傾斜でＰＶＴの全ての影響を補償することが困難であり、必要な補償量を取得することが困難である。
【０１４５】
これに対し、本実施形態のようにＰＶＴばらつきを考慮することで、デジタル的にＰＶＴばらつきを補償でき、アナログ回路による煩雑な補償機構を構築する必要がなく、回路の消費電流と面積の増加とを抑制することが可能である。また、回路設計を容易化し、開発期間の短縮もはかることができる。また、高周波回路（例えばミリ波回路）においてＰＶＴに対する利得の変動の大きさを抑制でき、可変利得増幅器１００Ｅにおけるトランジスタにかかる電圧の振幅が想定以上となることを抑制できる。例えば、３ｍｍ程度の近接受信時に、受信入力が約−６ｄＢｍ程度の場合に、後段の増幅器のトランジスタにかかる電圧が２Ｖ程度になることを抑制でき、耐圧性能を向上できる。
【０１４６】
なお、ＰＶＴばらつきの考慮とは別に、可変利得受信機１０Ｅが、チャネル（周波数チャネル）毎の可変利得増幅器１００Ｅの利得差をテーブル（不図示）が保持してもよい。プロセスばらつきの情報と同様に、チャネル毎の利得差の情報が可変バイアス回路に提供されることで、可変利得増幅器１００Ｅは、チャネル毎の利得差を考慮して動作できる。つまり、チャネル毎の利得差の情報が、チャンネル間の利得偏差の補正に利用されてもよい。
【０１４７】
なお、本実施形態では、可変バイアス回路３５０の代わりに、可変リアクタンス回路が設けられてもよい。この可変リアクタンス回路は、ＩＣのプロセスばらつきに応じて、リアクタンスを制御する。これにより、高周波回路（例えばミリ波回路）においてＰＶＴに対する利得の変動の大きさを抑制でき、可変利得増幅器１００Ｅにおけるトランジスタにかかる電圧の振幅が想定以上となることを抑制できる。
【０１４８】
（第５の実施形態）
第１〜第４の実施形態では、可変利得増幅器が備える増幅器として、カスコード増幅器が設けられることを例示した。第５の実施形態では、可変利得増幅器が、カスコード増幅器以外の増幅器１００を含むこともある。
【０１４９】
図１３（Ａ）は、第５の実施形態に係る可変利得増幅器１００Ｆの構成例を示す回路図である。可変利得増幅器１００Ｆは、可変利得低雑音増幅器１２（図１参照）の一部又は
全部である。可変利得増幅器１００Ｆは、マイクロ波回路に用いられ、例えばミリ波回路に用いられる。可変利得増幅器１００Ｆにおいて、可変利得増幅器１００，１００Ｂ，１００Ｃ，１００Ｄと同様の構成については、同一の符号を付し、説明を省略又は簡略化する。
【０１５０】
可変利得増幅器１００Ｆは、複数の増幅器２００（２００Ａ，２００Ｂ，・・・，２００Ｎ）を含む。可変利得増幅器１００Ｆでは、可変利得増幅器１００Ｆの入力端子（ＩＮ）と初段の増幅器２００Ａとの間には、入力整合回路１１０が設けられる。可変利得増幅器１００Ｆの出力端子（ＯＵＴ）と最終段の増幅器２００（ここでは増幅器２００Ｄ）との間には、出力整合回路１７０が設けられる。隣接する２つの増幅器２００間には、１段以上の中間整合回路１６０が設けられる。
【０１５１】
図１３（Ｂ）は、増幅器２００の第１構成例を示す回路図である。第１構成例では、増幅器２００は、ソース接地型増幅器（ソース接地増幅回路）２２０を含む。
【０１５２】
図１３（Ｃ）は、増幅器２００の第２構成例を示す回路図である。第２構成例では、増幅器２００は、カスコード増幅器１２０を含む。カスコード増幅器１２０は、例えば先述したカスコード増幅器１２０Ａ又はカスコード増幅器１２０Ｂを含む。
【０１５３】
増幅器２００として、ソース接地型増幅器２２０が選択されてもカスコード増幅器１２０が選択されてもよい。例えば、所定段よりも後段の増幅器２００として、カスコード増幅器１２０が選択される。
【０１５４】
ソース接地型増幅器２２０は１つの増幅器を含み、カスコード増幅器１２０は複数のトランジスタを含む。よって、ソース接地型増幅器２２０とカスコード増幅器１２０とが同一の利得を得るように設定されている場合、ソース接地型増幅器２２０のトランジスタにかかる電圧は、カスコード増幅器１２０にかかる電圧よりも高くなる。従って、カスコード増幅器１２０は、ソース接地型増幅器２２０よりも耐圧性能が高いと言える。
【０１５５】
（ｎ２−１）段までの増幅器には、ソース接地型増幅器を用いて、ｎ２段以降の増幅器には、カスコード増幅器を用いる。
【０１５６】
ここで、各段の増幅器２００の利得を同一の利得Ｇ２とする。増幅器２００の入力振幅（ゲート電圧の振幅）を「Ａ２」、増幅器２００の段数を「ｎ２」（変数）、トランジスタの許容最大電圧を「Ｖｍ２」とすると、以下の関係にある（ｎ２−１）段目までがソース接地型の構成が許され、ｎ２段目からはカスコード型の構成が必要となる。
Ｖｍ２＞Ａ２×（ｎ２−１）×Ｇ２  ・・・（式２）
【０１５７】
よって、１段目〜（ｎ２−１）段目の増幅器２００がソース接地型増幅器２２０である場合、ｎ２段目〜Ｎ段目の増幅器２００をカスコード増幅器１２０とした場合、可変利得増幅器１００Ｆの耐圧性能を向上できる。
【０１５８】
（第６の実施形態）
第６の実施形態は、第５の実施形態の変形例である。第６の実施形態では、分岐回路を用いることを説明する。
【０１５９】
図１４〜図１６は、第６の実施形態に係る可変利得増幅器１００Ｇの第１構成例を示す回路図である。可変利得増幅器１００Ｇは、可変利得低雑音増幅器１２（図１参照）の一部又は全部である。可変利得増幅器１００Ｇは、マイクロ波回路に用いられ、例えばミリ波回路に用いられる。可変利得増幅器１００Ｇにおいて、可変利得増幅器１００Ｆと同様
の構成については、同一の符号を付し、説明を省略又は簡略化する。
【０１６０】
図１４では、可変利得増幅器１００Ｇの最終段の増幅器２００が分岐回路により形成され、２つの経路に分岐される。つまり、最終段以外は１つの増幅器２００により構成され、最終段では２つの増幅器２００が並列に接続される。これにより、分岐しない場合には出力端子（ＯＵＴ）の１つの端子にかかる電圧が、分岐される場合には出力端子（ＯＵＴ＿Ｐ，ＯＵＴ＿Ｎ）の２つの端子に分散され、１端子あたりにかかる電圧を低減できる。
【０１６１】
また、複数の増幅器２００が直列に接続される場合、増幅器２００による増幅が反復される結果、前段側よりも後段側にかかる電圧が大きくなる。従って、最終段の増幅器２００に印加される電圧が大きくなることが予想されるが、最終段に分岐回路を用いることで耐圧性能を向上でき、最終段の増幅器２００の回路素子の故障を抑制できる。
【０１６２】
図１５では、可変利得増幅器１００Ｇの最終段と最終段の直前の２段の増幅器２００が分岐回路により形成され、２つの経路に分岐される。つまり、最終段から連続する２段以外は、１つの増幅器２００により構成され、最終段から連続する２段では、２つの増幅器２００が並列に接続される。これにより、分岐しない場合には出力端子（ＯＵＴ）の１つの端子にかかる電圧が、分岐される場合には出力端子（ＯＵＴ＿Ｐ，ＯＵＴ＿Ｎ）の２つの端子に分散され、１端子あたりにかかる電圧を低下できる。
【０１６３】
また、複数の増幅器２００が直列に接続される場合、増幅器２００による増幅が反復される結果、前段側よりも後段側にかかる電圧が大きくなる。従って、最終段の増幅器２００に印加される電圧が大きくなることが予想されるが、最終段から連続する２段に分岐回路を用いることで耐圧性能を向上でき、最終段から連続する２段の増幅器２００の回路素子の故障を抑制できる。
【０１６４】
また、可変利得増幅器１００Ｇがミリ波の信号を処理する場合、ミリ波の回路では１段の増幅器２００でのゲインが低く、かつ、分岐部（分岐回路において信号が分岐される部分）での信号損失（分岐ロス）が大きくなることがある。最終段とともに、最終段の直前の２段を分岐させることで、最終段の増幅器により分岐ロスを抑制できない場合でも、最終の２段により分岐ロスを抑制できる可能性を高くなる。よって、分岐ロスを考慮して分岐前の利得を過剰に大きくすることが不要となり、可変利得増幅器１００Ｇの全体としての耐圧性能を向上できる。
【０１６５】
図１６では、最終段からｎ段目までの増幅器２００が分岐回路により形成され、２つの経路に分岐される。つまり、可変利得増幅器１００Ｇの前段側では、１系統（分岐なし）により構成されることで、回路規模を抑制できる。可変利得増幅器１００Ｇの後段側では、耐圧性能が所定基準に満たすように、２系統（分岐あり）により構成される。これにより、可変利得増幅器１００Ｇの全体として、耐圧性能の高い多段増幅回路を実現できる。
【０１６６】
（ｎ３−１）段までの増幅器は、１系統の信号岐路に直列に配列され、ｎ３段以降の増幅器は、複数系統（例えば２系統）の信号経路に分岐して各経路に直列に配列される。
【０１６７】
ここで、各段の増幅器２００の利得を同一の利得Ｇ３とする。増幅器２００の入力振幅を「Ａ３」、増幅器２００の段数を「ｎ３」（変数）、増幅器２００の許容最大電圧を「Ｖｍ３」とすると、以下の関係にある（ｎ３−１）段目までが分岐をしない構成が許され、ｎ３段目からは分岐する構成が必要となる。
Ｖｍ３＞Ａ３×（ｎ３−１）×Ｇ３  ・・・（式３）
【０１６８】
よって、１段目〜ｎ３−１段目の増幅器２００が、１系統の信号経路において直列に配
置され、ｎ３段目〜Ｎ段目の増幅器２００が、複数系統の各信号経路において直列に配置された場合、可変利得増幅器１００Ｇの耐圧性能を向上できる。
【０１６９】
なお、本実施形態では、分岐数を２以上（２系統以上）とすることで、更に耐圧性能を向上できる。
【０１７０】
なお、本開示は、上記実施形態の構成に限られるものではなく、特許請求の範囲で示した機能、または本実施形態の構成が持つ機能が達成できる構成であればどのようなものであっても適用可能である。
【０１７１】
例えば、上記実施形態では、前段側の増幅器において耐圧を超えそうな場合、後段側において、バイアス電圧の印加先を第１ゲートから第２ゲートに変更すること、ソース接地増幅器からカスコード増幅器に変更して回路を形成すること、分岐なしから分岐ありに変更して回路を形成すること、を例示した。なお、これらを適宜組み合わせても耐圧性能を向上させてもよい。
【０１７２】
例えば、前段側にソース接地増幅器が配置され、中間段にカスコード増幅器が配置され、後段側にカスコード増幅器及び分岐回路を用いてもよい。また、前段側にソース接地増幅器が配置され、中間段に分岐回路が配置され、後段側に分岐回路及びカスコード増幅器を用いてもよい。また、前段側にカスコード増幅器が配置され、後段側に分岐回路及びカスコード増幅器を用いてもよい。また、前段側に分岐回路を用いて、後段側に分岐回路及びカスコード増幅器を用いてもよい。
【０１７３】
例えば、上記実施形態では、増幅器に含まれるトランジスタのソースとドレインとが逆でもよい。
【０１７４】
例えば、上記実施形態では、ＰＭＯＳ（Ｐｏｓｉｔｉｖｅ  ｃｈａｎｎｅｌ  ＭＯＳ）とＮＭＯＳとを逆にし、これに伴う回路の調整がされてもよい。
【０１７５】
例えば、上記実施形態では、カスコード増幅器が、ソース接地増幅回路とゲート接地増幅回路とを含み、ソース接地増幅回路のドレインとゲート接地増幅回路のソースとが接続されることを例示した。なお、カスコードトランジスタは、トランジスタを縦に積む構成の一例であり、その他のトランジスタを縦に積む構成でもよい。例えば上側の第１トランジスタにＰＭＯＳのソース接地型増幅器、下側の第２トランジスタにＮＭＯＳのソース接地型増幅器を使用するインバータ型増幅器を用いても良い。
【０１７６】
例えば、上記実施形態では、ＭＯＳ型のトランジスタを用いることを例示した。なお、ＭＯＳ型のトランジスタの代わりに、又はＭＯＳ型のトランジスタとともに、他の型式（例えばバイポーラ型）のトランジスタが用いられてもよい。
【０１７７】
なお、各実施形態は、適宜組み合わされてもよい。
【０１７８】
（本開示の一態様の概要）
本開示の第１の可変利得多段増幅器は、
複数段の増幅器が直列に接続され、入力信号を増幅する可変利得多段増幅器であって、
前記複数段の増幅器のうち、最終段を含み連続する１つ以上の増幅器は、カスコード増幅器を含む、又は、複数の信号経路に分岐されて各信号経路において直列に配置される。
【０１７９】
本開示の第２の可変利得多段増幅器は、第１の可変利得多段増幅器あって、
更に、トランジスタの制御入力端子に印加されるバイアス電圧を制御するバイアス電圧制御部を備え、
前記カスコード増幅器は、前記入力信号又は増幅された信号を入力する第１のトランジスタを含み、
前記バイアス電圧制御部は、前記最終段を含み連続する１つ以上の増幅器では、前記第１のトランジスタの第１の制御入力端子に印加されるバイアス電圧を制御する。
【０１８０】
本開示の第３の可変利得多段増幅器は、第２の可変利得多段増幅器であって、
前記カスコード増幅器は、前記第１のトランジスタに接続された第２のトランジスタを含み、
前記バイアス電圧制御部は、初段を含み連続する１つ以上のカスコード増幅器では、前記第２のトランジスタの第２の制御入力端子に印加されるバイアス電圧を制御する。
【０１８１】
本開示の第４の可変利得多段増幅器は、第２または第３の可変利得多段増幅器であって、
更に、前記増幅器のプロセスばらつきを検出するプロセスばらつき検出部を備え、
前記バイアス電圧制御部は、前記増幅器のプロセスばらつきに応じて、前記バイアス電圧を制御する、
【０１８２】
本開示の第５の可変利得多段増幅器は、第１の可変利得多段増幅器であって、
更に、トランジスタの入力側のリアクタンスを制御するリアクタンス制御部を備え、
前記カスコード増幅器は、前記入力信号又は増幅された信号を入力する第１のトランジスタを含み、
前記リアクタンス制御部は、前記最終段を含み連続する１つ以上のカスコード増幅器では、前記第１のトランジスタの入力側のリアクタンスを制御する。
【０１８３】
本開示の第６の可変利得多段増幅器は、第５の可変利得多段増幅器であって、
更に、前記増幅器のプロセスばらつきを検出するプロセスばらつき検出部を備え、
前記リアクタンス制御部は、前記増幅器のプロセスばらつきに応じて、前記リアクタンスを制御する。
【０１８４】
本開示の受信機は、
第１ないし第６のいずれか１つの可変利得多段増幅器と、
電磁波を受信し、前記可変利得多段増幅器に前記入力信号を出力するアンテナと、
前記可変利得多段増幅器により増幅された高周波信号をベースバンドに周波数変換する周波数変換部と、
前記周波数変換部により周波数変換された信号を処理する信号処理部と、
を備える。
【産業上の利用可能性】
【０１８５】
本開示は、増幅器の性能の劣化を抑制できる可変利得多段増幅器及び、受信機等に有用である。
【符号の説明】
【０１８６】
１０，１０Ｅ  可変利得受信機
１１  アンテナ
１２  可変利得低雑音増幅器（可変利得ＬＮＡ）
１３  ミクサ回路（ＭＩＸ）
１４  参照周波数発振部
１５  可変利得増幅器（ＶＧＡ）
１６  Ａ／Ｄ変換処理部
１７  デジタル受信処理部
１００，１００Ｂ，１００Ｃ，１００Ｄ，１００Ｅ，１００Ｆ，１００Ｇ  可変利得増幅器
１１０  入力整合回路
１２０，１２０Ａ，１２０Ｂ  カスコード増幅器
１２１  カスコード第１トランジスタ
１２１ｇ  第１ゲート
１２２  カスコード第２トランジスタ
１２２  第２ゲート
１３０  固定バイアス回路
１４０  可変バイアス回路
１５０  可変バイアス回路
１６０  中間整合回路
１７０  出力整合回路
２００  増幅器
２２０  ソース接地型増幅器
２３０  バイアス回路
２５０  可変リアクタンス回路
２５０ａ  ＭＯＳバラクタ
３１０  ＤＣ電位モニタ回路
３１１  ＮＭＯＳトランジスタ
３１２  電流源
３２０  検査機
３３０  ＡＤＣ
３４０  制御ユニット
３５０  可変バイアス回路
【図１】
2015165639.tif 000003
【図２】
2015165639.tif 000004
【図３】
2015165639.tif 000005
【図４】
2015165639.tif 000006
【図５】
2015165639.tif 000007
【図６】
2015165639.tif 000008
【図７】
2015165639.tif 000009
【図８】
2015165639.tif 000010
【図９】
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【図１０】
2015165639.tif 000012
【図１１】
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【図１２】
2015165639.tif 000014
【図１３】
2015165639.tif 000015
【図１４】
2015165639.tif 000016
【図１５】
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【図１６】
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