(57)【要約】【課題】ロジックデバイスとマイクロコンピュータとを接続する通信バスとしてシリアル通信バスを採用して小型の光トランシーバを提供すること。【解決手段】外部の上位レイヤ１００にＭＤＩＯバスＬ１を介して接続される光トランシーバ１であって、マイクロコンピュータ３と、ロジックデバイス２と、ＭＤＩＯバスＬ１と、シリアル通信バス８と、第１の専用信号線９と、を備えている。マイクロコンピュータ３は、ＭＤＩＯレジスタ４を有する。ロジックデバイス２は、ＭＤＩＯバスＬ１を介して上位レイヤ１００から命令コードとアドレス情報と単一データとを受信し、シリアル通信バス８を介してアドレス情報と単一データとをマイクロコンピュータ３に送信し、第１の専用信号線９を介してＯＰコードをマイクロコンピュータ３に送信する。【選択図】図１
2015026333.tif 000002
【特許請求の範囲】
【請求項１】
外部の上位レイヤにＭＤＩＯバスを介して接続される光トランシーバであって、
前記光トランシーバの内部状態を監視するマイクロコンピュータと、
前記ＭＤＩＯバスを介して前記上位レイヤと通信するロジックデバイスと、
前記ロジックデバイスと前記マイクロコンピュータとを接続するシリアル通信バスと、
前記ロジックデバイスと前記マイクロコンピュータとを接続し、前記シリアル通信バスとは独立の第１の専用信号線と、
を備え、
前記ロジックデバイスは、前記ＭＤＩＯバスを介して前記上位レイヤから命令コードとアドレス情報と単一データとを受信し、該アドレス情報と該単一データとを前記シリアル通信バスを介して前記マイクロコンピュータに送信し、該命令コードの情報を前記第１の専用信号線を介して前記マイクロコンピュータに送信する、
光トランシーバ。
【請求項２】
前記マイクロコンピュータは、
前記アドレス情報を記憶するアドレスレジスタと、
前記単一データを記憶するＭＤＩＯレジスタと、
前記単一データを記憶可能なレジスタであって、記憶した単一データをシリアルデータに変換して前記シリアル通信バスに出力する送信レジスタと、
を備え、
前記ロジックデバイスから前記アドレス情報または前記単一データを受信する度に、前記アドレスレジスタに記憶された情報によって特定された前記ＭＤＩＯレジスタに記憶されている前記単一データを前記送信レジスタに書き込む、
請求項１に記載の光トランシーバ。
【請求項３】
前記ロジックデバイスは、前記命令コードが読み出し命令か否かの情報と前記命令コードが書き込み命令かの情報とのいずれか一方を第２の専用信号線を介して前記マイクロコンピュータに送信する、
請求項１又は請求項２に記載の光トランシーバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＤＩＯインタフェースを有する光トランシーバに関する。
【背景技術】
【０００２】
特許文献１には、ＭＤＩＯ（Ｍａｎａｇｅｍｅｎｔ  Ｄａｔａ  Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）インタフェースを有する光トランシーバが記載されている。特許文献１に記載された光トランシーバは、外部の上位レイヤに接続される。光トランシーバは、マイクロコンピュータと、ロジックデバイスとを備える。ロジックデバイスは、上位レイヤとＭＤＩＯバスを介して接続され、マイクロコンピュータとパラレル通信バスを介して接続される。マイクロコンピュータは、光トランシーバの内部状態を監視する。マイクロコンピュータは、光トランシーバの内部状態を示す単一のデータを記憶するＭＤＩＯレジスタを有する。ロジックデバイスは、ＭＤＩＯレジスタ内に記憶されている単一のデータを、パラレル通信バスを介して取得する。単一のデータがその内容に応じてＭＤＩＯレジスタの複数のレジスタのどの位置（アドレス）に格納されているのかは、予め決められている。ＭＤＩＯレジスタのアドレスは、上位レイヤからＭＤＩＯバスを介して送信されるアドレス情報によって特定される。上位レイヤは、ロジックデバイスを介して、アドレス情報によって特定されたＭＤＩＯレジスタに対して単一のデータの読み書きを行う。
【０００３】
特許文献２には、複数のデバイスと制御装置とを備えた通信装置が記載されている。制御装置は、外部装置からＭＤＩＯ通信データを受ける。制御装置は、通信データの送信先を示す「ＡＤＤＲＥＳＳ」を参照する。制御装置は、「ＡＤＤＲＥＳＳ」がＭＤＩＯ通信プロトコルのデバイスを示している場合には、ＭＤＩＯ通信プロトコルを用いて対象のデバイスにＭＤＩＯ通信データを送信する。制御装置は、「ＡＤＤＲＥＳＳ」がＳＰＩ通信プロトコルのデバイスを示している場合には、ＳＰＩ通信プロトコルを用いて対象のデバイスにＳＰＩ通信データを送信する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−１６９７４５号公報
【特許文献２】特開２０１２−４９８１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年、通信ネットワークにおいて、高速化と大容量化が望まれている。光トランシーバにおいては、より高密度で伝送装置内に実装できるようにするため、小型化が要求されている。光トランシーバの小型化を実現するためには、例えば、ロジックデバイスとマイクロコンピュータとの間の信号線の本数はできるだけ少ないことが望ましい。信号線の本数を減らすと、ロジックデバイスの外形とマイクロコンピュータの外形とを小さくすることが可能となり、更に基板上の信号線の配線面積を減らすことも可能となる。
【０００６】
特許文献１において、ロジックデバイスとマイクロコンピュータとを接続する通信バスは、パラレル通信バスである。パラレル通信バスは、例えば、２０本の信号線を有する。例えば、パラレル通信バスをシリアル通信バス（ＳＰＩバス）に変更すると、信号線の本数は４本となる。その結果、ロジックデバイスの外形とマイクロコンピュータの外形とを小さくすることができ、基板上の配線面積を減らすことができる。
【０００７】
ＭＤＩＯバスは、ＭＳＡ（Ｍｕｌｔｉ  Ｓｏｕｒｃｅ  Ａｇｒｅｅｍｅｎｔ）規格に準拠したものである。ＭＤＩＯバスは、クロック信号ＭＤＣとデータ信号ＭＤＩＯの２本の信号線からなる。ＭＤＩＯバスを介した通信は、「ＭＤＩＯフレーム」と称する６４ビット長のデータを単位として行われ、目的に応じて「アドレス設定」、「書き込み」、「読み出し」（２種類）の４つのタイプがある。いずれのタイプであるかは、フレーム内に含まれる２ビット長のＯＰコード（命令コード）によって指定される。ＭＤＩＯバスでは、例えば、最大周波数４ＭＨｚ（最小周期０．２５μｓ）で通信が行われる。
【０００８】
例えば、特許文献２に記載された通信装置では、ＳＰＩ通信プロトコルによって通信するデバイスが、要求される最大周波数で通信を行うのに十分な高速性能を備えたハードウェアによって構成されている場合には、デバイスが設計通りに動作することによって通信が可能となる。しかしながら、特許文献１に記載された光トランシーバにおいては、マイクロコンピュータがソフトウェア（ファームウェア）を実行することによって応答処理が行われる。よって、マイクロコンピュータに小型化に適した比較的小規模のものを採用した場合、処理能力の不足によりソフトウェアによる応答処理が遅延するために、シリアル通信バスによる通信が困難になる場合がある。
【０００９】
特に、上位レイヤが「読み出し」を行う場合、ロジックデバイスが命令コードを受信してからマイクロコンピュータから読み出した単一データを上位レイヤに送信し始めるまでの時間（以下、「読み出し開始時間」という。）は、ＭＤＩＯフレームの長さ６４ビットと比較すると１２ビット分（例えば、時間としては最小で３μｓとなる）しかない。しかしながら、ロジックデバイスがシリアル通信バスを介して命令コードをマイクロコンピュータに送信する時間と、マイクロコンピュータのソフトウェアによるスレーブセレクタ信号（／ＳＳ）に対する外部割込処理のオーバヘッド時間と、ＭＤＩＯレジスタからシリアル通信バスの送信レジスタへ単一データを転送する時間等により、読み出し処理には数μｓの時間がかかる。よって、ロジックデバイスとマイクロコンピュータとをシリアル通信バスで接続した時に、ＭＤＩＯバスによる通信が正常に行えなくなる虞がある。
【００１０】
そこで、本発明の目的は、ロジックデバイスとマイクロコンピュータとを接続する通信バスとしてシリアル通信バスを採用し、小型のマイクロコンピュータを採用して、光トランシーバの小型化を実現させることである。
【課題を解決するための手段】
【００１１】
本発明に係る光トランシーバは、外部の上位レイヤにＭＤＩＯバスを介して接続される光トランシーバであって、光トランシーバの内部状態を監視するマイクロコンピュータと、ＭＤＩＯバスを介して上位レイヤと通信するロジックデバイスと、ロジックデバイスとマイクロコンピュータとを接続するシリアル通信バスと、ロジックデバイスとマイクロコンピュータとを接続し、シリアル通信バスとは独立の第１の専用信号線と、を備える。ロジックデバイスは、ＭＤＩＯバスを介して上位レイヤから命令コードとアドレス情報と単一データとを受信し、アドレス情報と単一データとをシリアル通信バスを介してマイクロコンピュータに送信し、命令コードの情報を、第１の専用信号線を介してマイクロコンピュータに送信する。
【００１２】
本発明に係る光トランシーバによれば、ロジックデバイスはシリアル通信バスを介してアドレス情報と単一データとを送信し、シリアル通信バスとは独立な専用信号線を介して命令コードを送信する。よって、ロジックデバイスが命令コードを上位レイヤから受信してから、マイクロコンピュータから読み出したデータを上位レイヤに送信し始めるまでの時間を所定の時間内に収めることが可能となる。従って、ロジックデバイスとマイクロコンピュータとを接続する通信バスとしてシリアル通信バスを採用し、小型のマイクロコンピュータを採用して、光トランシーバの小型化を実現させることが可能となる。
【００１３】
本発明に係る光トランシーバにおいて、マイクロコンピュータは、アドレス情報を記憶するアドレスレジスタと、単一データを記憶するＭＤＩＯレジスタと、単一データを記憶可能なレジスタであって、記憶した単一データをシリアルデータに変換してシリアル通信バスに出力する送信レジスタと、を備える。マイクロコンピュータはロジックデバイスからアドレス情報または単一データを受信する度に、アドレスレジスタに記憶された情報によって特定されるＭＤＩＯレジスタにて記憶されている単一データを送信レジスタに書き込む。このように、ＭＤＩＯレジスタから送信レジスタへのデータ転送は、マイクロコンピュータが次の命令コードを受信するよりも先行して行われる。よって、上位レイヤがＭＤＩＯレジスタに記憶された単一データを読み出すのに要する時間は短縮される。従って、ロジックデバイスとマイクロコンピュータとを接続する通信バスとしてシリアル通信バスを採用することができる。
【００１４】
本発明に係る光トランシーバにおいて、ロジックデバイスは、命令コードが読み出し命令か否かの情報と命令コードが書き込み命令か否かの情報との何れか一方を第２の専用信号線を介してマイクロコンピュータに送信する。命令コードが読み出しであるか否かの情報は、命令コードそのものと比較してビット数が少ない。よって、命令コードが読み出しであるか否かの情報のみが読み出し開始時間の短縮に有用な場合には、信号線の数を減らすことが可能となる。従って、光トランシーバをより小型化させることが可能となる。また、命令コードが読み出しであるか否かの情報の代わりに、命令コードが書き込みであるか否かの情報を用いても同様の効果を得られる場合がある。
【発明の効果】
【００１５】
本発明によれば、ロジックデバイスとマイクロコンピュータとを接続する通信バスとしてシリアル通信バスを採用して、小型のマイクロコンピュータを採用して、光トランシーバの小型化を実現することができる。
【図面の簡単な説明】
【００１６】
【図１】第１実施形態に係る光トランシーバの構成を示すブロック図である。
【図２】フレームデータを示す図である。
【図３】光トランシーバの処理を示すフローチャートである。
【図４】光トランシーバの処理を示すタイミングチャートである。
【図５】光トランシーバの処理を示すタイミングチャートである。
【図６】第２実施形態に係る光トランシーバの構成を示す図である。
【図７】第３実施形態に係る光トランシーバの構成を示す図である。
【図８】従来の光トランシーバの処理を示すタイミングチャートである。
【発明を実施するための形態】
【００１７】
以下、図面を参照して、本発明に係る好適な実施形態について詳細に説明する。なお、図面の説明において、同一要素には同一符号を付し、重複する説明を省略する。
【００１８】
（第１実施形態）図１は、第１実施形態に係る光トランシーバ１の構成を示すブロック図である。図１に示す光トランシーバ１は、外部の上位レイヤ１００に対して挿抜可能な光トランシーバである。このような光トランシーバに係る外径、端子配置、電気的特性、及び光学的特性に関する規格は、例えば、ＭＳＡ（Ｍｕｌｔｉ-Ｓｏｕｒｃｅ Ａｇｒｅｅｍｅｎｔ）規格のＣＦＰ（１００Ｇ Ｆｏｒｍ-ｆａｃｔｏｒ Ｐｌｕｇｇａｂｌｅ）によって規定されている。上位レイヤ１００は、ホストシステムとも称される。光トランシーバ１は、ロジックデバイス２と、マイクロコンピュータ３とを備えている。光トランシーバ１は、上位レイヤ１００とＭＤＩＯバスＬ１を介して電気信号の送受信を行い、送信用と受信用の２本の光ファイバーケーブルによって接続された他の光トランシーバ（図示されていない）と光信号の送受信を行う。光トランシーバ１は、電気信号と光信号との双方向の変換を行い、それに必要な部品として、例えば、クロックデータリカバリ（ＣＤＲ）と、駆動制御回路と、光送信サブアセンブリ（ＴＯＳＡ）と、光マルチプレクサと、光受信サブアセンブリ（ＲＯＳＡ）と、光デマルチプレクサとを備えている。マイクロコンピュータは、それらの部品の制御と、内部状態の監視として、動作条件や動作状態等の監視を行う。なお、送受信の機能とそれを行うための部品の構成は本発明には直接関係しないため、それらの部品は図示しておらず、説明は省略する。
【００１９】
ロジックデバイス２は、例えば、プログラム可能なＣＰＬＤ（Ｃｏｍｐｌｅｘ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）やＦＰＧＡ（Ｆｉｅｌｄ-Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等である。ロジックデバイス２はＭＤＩＯインタフェースを有する。光トランシーバ１は、上位レイヤ１００を含む装置に組み込まれる際に、ＭＤＩＯバスＬ１と、物理層のアドレス指定用の５本（５ビット）の信号線Ｌ２とを介して上位レイヤ１００と接続される。その場合に、光トランシーバ１の内部では、ロジックデバイス２がＭＤＩＯバスＬ１と信号線Ｌ２とを介して上位レイヤ１００と接続される。
【００２０】
ＭＤＩＯバスＬ１は、クロック信号ＭＤＣ用の信号線Ｌ１ａと、データ信号ＭＤＩＯ用の信号線Ｌ１ｂとを含む。ＭＤＩＯバスＬ１では、クロック信号ＭＤＣの最大周波数が、例えば４ＭＨｚ（最小周期０．２５μｓ）にてＭＤＩＯフレームによって通信が行われる。信号線Ｌ１ｂでは、通常は、上位レイヤ１００からロジックデバイス２にＭＤＩＯフレームが送信されるが、「読み出し」を行うときには、ＭＤＩＯレジスタ４から読み出した単一データがロジックデバイス２から上位レイヤ１００へ送信される。従って、命令コードに応じて、所定のタイミングにて双方向にて通信が行われる。ロジックデバイス２は、上位レイヤ１００とＭＤＩＯバスを介して通信を行う一方で、上位レイヤ１００から指示された命令コードに対応するためにマイクロコンピュータ３とシリアル通信バス８および第１の専用信号線９を介して通信を行う。なお、シリアル通信バス８のクロック信号８ｂ（ＳＣＫ）は、ＭＤＩＯバスＬ１のクロック信号Ｌ１ａ（ＭＤＣ）と同じ周波数の信号を使用する。
【００２１】
マイクロコンピュータ３は、例えば、１チップのマイクロコンピュータであり、マイクロコントロールユニット（ＭＣＵ：  Ｍｉｃｒｏ-Ｃｏｎｔｒｏｌ Ｕｎｉｔ)と呼ばれる場合もある。マイクロコンピュータ３は、ＣＤＲと、駆動制御回路と、ＴＯＳＡと、ＲＯＳＡとを制御し、他にもそれらの動作に必要な電圧生成回路、熱電素子制御回路、温度検出回路等も制御することができる。マイクロコンピュータ３は、それらの構成要素とシリアル通信バスあるいは専用信号線等によって接続され、通信を行うことによって光トランシーバ１の内部状態を監視することができる。マイクロコンピュータ３は、ＭＤＩＯレジスタ４と、ロジックデバイス２から受信した単一データを一時的に記憶する受信レジスタ５と、アドレス情報を記憶するアドレスレジスタ６と、ロジックデバイス２に送信する単一データを一時的に記憶する送信レジスタ７とを有する。
【００２２】
マイクロコンピュータ３は、光トランシーバ１の内部状態を示す複数の単一データ、上位レイヤから書き込みを指示された単一データ、および光トランシーバの識別のための単一データ（例えば、製造者名や製造番号）等をＭＤＩＯレジスタ４に記憶する。光トランシーバ１の内部状態を示すデータは、例えば、光トランシーバ１の温度、光トランシーバ１における電源の電圧、ＴＯＳＡのバイアス電流値、ＴＯＳＡの光送信パワー、ＴＯＳＡの発光素子の温度、又はＲＯＳＡの受信パワー等である。ＭＤＩＯレジスタ４は、数百個以上のレジスタを有するが、図１には便宜上、記憶領域４ａと、記憶領域４ｂと、記憶領域４ｃの3つレジスタのみを示している。ＭＤＩＯレジスタの個々のレジスタを識別するためにアドレスが決められており、アドレス情報によってアドレスが特定される。何番目のアドレスのレジスタに何の情報を記憶するかが、ＭＳＡ規格によって規定されている。受信レジスタ５に一時的に記憶されたデータは、それが、アドレス情報を示す単一データであれば、アドレスレジスタ６に転送されて記憶され、あるいは、ＭＤＩＯレジスタ４に記憶されるべき単一データであれば、アドレスレジスタ６に記憶されているアドレス情報によって特定されるＭＤＩＯレジスタ４ｂ（以下、これを「カレントレジスタ」という）に転送されて記憶される。命令コードによって「読み出し」が指示された時には、カレントレジスタ４ｂに記憶されている単一データが送信レジスタ７に転送されて、さらにシリアル通信バス８を介してロジックデバイス２へ送信される。マイクロコンピュータ３は、ロジックデバイス２からアドレス情報又は単一データを受信する度に、アドレスレジスタ６に記憶された情報（アドレス情報）によって特定された記憶領域４ｂに記憶された単一データを送信レジスタ７に書き込む。
【００２３】
ロジックデバイス２とマイクロコンピュータ３とは、シリアル通信バス８と、シリアル通信バス８とは独立の第１の専用信号線９とを介して接続されている。シリアル通信バス８は、／ＳＳ（スレーブセレクタ）信号用の信号線８ａと、ＳＣＫ（転送クロック）信号用の信号線８ｂと、ＳＯ（データ出力）信号用の信号線８ｃと、ＳＩ（データ入力）信号用の信号線８ｄとを備えている。シリアル通信は、通信を制御するマスターデバイスと、マスターデバイスからの命令に従って動作するスレーブデバイスとの間で行われる。本発明の実施形態では、ロジックデバイス２がマスターデバイスとなり、マイクロコンピュータ３がスレーブデバイスとなっている。なお、変形例として、シリアル通信バス８に他のスレーブデバイスを接続することもできる。ただし、その場合には、他のスレーブデバイスとマスターデバイスとは別のスレーブセレクタ信号用の配線を用意して１：１で接続する必要がある。データ入力およびデータ出力については、マスターデバイスであるロジックデバイス２を基準にして、ロジックデバイス２から出力される方向の信号をデータ出力とし、ロジックデバイス２に入力される方向の信号をデータ入力と呼んでいる。ロジックデバイス２はシリアル通信バスＬ１を介してアドレス情報と単一データとをマイクロコンピュータ３に送信する。第１の専用信号線９は命令コード（ＯＰコード）用の２本の信号線を備えている。ロジックデバイス２は第１の専用信号線９を介して命令コードの情報をパラレルデータとしてマイクロコンピュータ３に送信する。
【００２４】
上述の通り、ロジックデバイス２は上位レイヤ１００から指定されたアドレス情報によって特定されるＭＤＩＯレジスタ４内の単一データを、シリアル通信バス８を介して命令コードに応じて読み書きする。一方で、ロジックデバイス２と上位レイヤ１００との間では、ＭＤＩＯフレームに従って単一データの送受信が行われる。光トランシーバ１と上位レイヤ１００との間で送受されるＭＤＩＯフレームは、例えば、ＩＥＥＥ  ８０２．３  Ｃｌａｕｓｅ  ４５，ＣＦＰ  ＭＳＡ  Ｍａｎａｇｅｍｅｎｔ  Ｉｎｔｅｒｆａｃｅ  Ｓｐｅｃｉｆｉｃａｔｉｏｎで規定されるフレーム構造を有する。以下では、ＭＤＩＯフレームのフレーム構造について、図２を参照して説明する。
【００２５】
ＭＤＩＯフレームは、３２ビットのプリアンブル（Ｐｒｅａｍｂｌｅ）と、スタートビッツ（ＳＴ、２ビット）と、ＯＰ（Ｏｐｅｒａｔｉｏｎ）コード（ＯＰ、２ビット）と、物理層アドレス（ＰＨＹＡＤＲ、５ビット）と、ＭＤＩＯデバイスアドレス（ＤＥＶＡＤ、５ビット）と、ターンアラウンドビッツ（ＴＡ、２ビット）と、１６ビットのアドレス情報／データ領域とで構成されている。
【００２６】
上位レイヤ１００はＭＤＩＯバスＬ１を介してＭＤＩＯフレームを光トランシーバ１に送信する。本発明の実施形態にて、ＭＤＩＯバスＬ１は光トランシーバ１の内部にてロジックデバイス２に接続されている。従って、ロジックデバイス２は上位レイヤ１００から送信されたＭＤＩＯフレームを受信する。信号線Ｌ２もＭＤＩＯバスＬ１と同様に上位レイヤ１００からロジックデバイス２に接続されている。信号線Ｌ２は、５本の信号線から成り、ＭＤＩＯフレームの物理層アドレスＰＨＹＡＤＲと対応したアドレス情報を光トランシーバ１に伝達する。例えば、上位レイヤ１００とＭＤＩＯバスＬ１を介した通信を始める前に、予め信号線Ｌ２によってアドレスデータ０ｂ００００１（頭の０ｂは２進数を意味する）を光トランシーバ１に入力しておくと、光トランシーバ１はそれを記憶してＭＤＩＯフレームの物理層アドレスデータＰＨＹＡＤＲが０ｂ００００１と一致した時に、ロジックデバイス２は、上位レイヤ１００から送信されたＭＤＩＯフレームが自分宛であると認識してそのＭＤＩＯフレームを受信し、命令コードに応じた処理を行う。もしも、ＭＤＩＯフレームの物理層アドレスＰＨＹＡＤＲが０ｂ００００１以外であれば、そのＭＤＩＯフレームはＭＤＩＯバスに接続された他の光トランシーバ（図示されていない）に向けられたものと認識して無視する。ＭＤＩＯデバイスアドレスＤＥＶＡＤは物理層アドレスによって特定された光トランシーバについて、さらにその内部のデバイスを特定するためのアドレス情報で、例えば、ＣＦＰ  ＭＳＡ規格にて定められた値が使用される。
【００２７】
ＯＰコード（ＯＰ）は、２ビットのデータで、アドレス設定（Ａｄｄｒｅｓｓ）、書き込み（Ｗｒｉｔｅ）、読み出し（Ｒｅａｄ）及びインクリメント付き読み出し（Ｐｏｓｔ  Ｒｅａｄ  ｉｎｃ  Ａｄｄ）の４タイプの命令を与えるために使用される。具体的には、ＯＰコードは、アドレス設定の場合０ｂ００であり、書き込みの場合０ｂ０１であり、読み出しの場合０ｂ１１であり、インクリメント付き読み出しの場合０ｂ１０であるとＭＳＡ規格によって定められている。ターンアラウンドビッツ（ＴＡ）は、読み出しまたはインクリメント付き読み出しの場合に、ＭＤＩＯバス上の信号方向の切り替え（ロジックデバイス２のＭＤＩＯフレームの受信から読み出した単一データの上位レイヤ１００への送信への切り替え）に要する２ビットのタイミングギャップ（時間間隔）を表している。タイミングギャップは、１ビットを単位として規定されている。１ビットの時間はクロック信号線Ｌ１ａ（ＭＤＣ）の１周期となる。
【００２８】
図３〜図５は、光トランシーバ１の動作を説明するための図である。以下では、図３及び図４を参照しながら、上位レイヤ１００からＭＤＩＯフレームによってアドレス設定に続いて読み出しが指示された場合の処理について説明する。図３は、上位レイヤ１００から受信したＭＤＩＯフレームに対してロジックデバイス２およびマイクロコンピュータ３が行う処理の流れを示している。図３に示す処理は、上位レイヤ１００からＭＤＩＯフレームを受信する度に、ロジックデバイス２およびマイクロコンピュータ３によって実行される。図４は、ロジックデバイス２が上位レイヤ１００からＭＤＩＯフレームを受信した場合におけるシリアル通信バス８上の信号、第１の専用信号線９上の信号、およびマイクロコンピュータ３内のレジスタの単一データの時間に対する変化を示すタイミングチャートである。ここで、アドレス設定とは、ＭＤＩＯフレーム内のアドレス情報をアドレスレジスタ６に格納して新しくカレントレジスタ４ｂを決定する（選択する）処理をいう。また、読み出しとは、ロジックデバイス２がカレントレジスタ４ｂのデータをシリアル通信バス８を介して読み出して、ＭＤＩＯフレームによって決まる所定のタイミングにて上位レイヤ１００に送信する処理をいう。
【００２９】
ロジックデバイス２は、ステップＳ１（以下、「Ｓ１」という。他のステップにおいても同様とする）において、ＯＰコードが０ｂ００であるか否かの判定を行う。ロジックデバイス２が上位レイヤ１００から図４に示すＯＰコード０ｂ００を有するＭＤＩＯフレームＡを受信中に、ＯＰコードを受信すると（Ｓ１でＹＥＳ、図４の時刻ｔ１）、ロジックデバイス２は、ＯＰコード０ｂ００を第１の専用信号線９に出力する（Ｓ２、図４の時刻ｔ２）。ＯＰコードは２ビットであり、例えば、第１の専用信号線９の２本の信号線のうち、１本をＯＰコードの先頭ビットに対応させ、もう一本をＯＰコードの２番目のビットに対応させて、パラレルデータとして送信される。
【００３０】
ロジックデバイス２は、／ＳＳ信号をＨｉｇｈからＬｏｗに切り替えることによって、ＭＤＩＯフレームに含まれていたアドレス情報をマイクロコンピュータ３の受信レジスタ５に送信する（Ｓ３、図４の時刻ｔ３）。マイクロコンピュータ３は、受信レジスタ５にアドレス情報を受信し終えると、第１の専用信号線９を介して受信したＯＰコードに従って、受信レジスタ５のアドレス情報をアドレスレジスタ６に格納する（Ｓ４、図４の時刻ｔ４）。受信レジスタ５のアドレス情報をアドレスレジスタ６に格納し終わると、それによって特定されるＭＤＩＯレジスタ４の中のカレントレジスタ４ｂが新しく決まる。そして、マイクロコンピュータ３は、カレントレジスタ４ｂに記憶されている単一データを送信レジスタ７に格納する（Ｓ５、図４の時刻ｔ５，ｔ６）。
【００３１】
その間にロジックデバイス２が上位レイヤ１００から図４に示すＯＰコード０ｂ１１を有するＭＤＩＯフレームＢを受信し始めて、ＯＰコードを受信したら（Ｓ１及びＳ６でＮＯ、図４の時刻ｔ７）、ロジックデバイス２は、ＯＰコード０ｂ１１を専用信号線９に出力する（Ｓ７、図４の時刻ｔ８）。ロジックデバイス２はシリアル通信バス８の／ＳＳ信号をＨｉｇｈからＬｏｗに変化させてデータ入力ＳＩを介してマイクロコンピュータ３から送信レジスタ７の単一データを読み出し始める（Ｓ８）。ＭＤＩＯフレームＢのＴＡにおいて０ｂ０に切り替わったタイミング（図４の時刻ｔ９）に合わせて、１ビットの遅延後に、ロジックデバイス２は上位レイヤ１００にＭＤＩＯバスＬ１を介して単一データを送信する（図４の時刻ｔ１０）。時間間隔ｔ１０−ｔ７は、ＭＤＩＯフレームのビット数に換算すると、１２ビットに相当する。ＣＦＰ  ＭＳＡで規定される最大周波数は４ＭＨｚで、その場合の１ビットの時間は０．２５μｓとなる。従って、時間間隔ｔ１０−ｔ７の最小値は３μｓ（０．２５μｓ／ビット×１２ビット）となる。本発明によると、その最小時間内にマイクロコンピュータ３内のカレントレジスタ４ｂの単一データを読み出し、ＭＤＩＯバスを介して上位ホストに送信することができる。
【００３２】
ロジックデバイス２が単一データを上位レイヤ１００に送信した後、ロジックデバイス２は、ＯＰコードが０ｂ１０であるか否かの判定を行う（Ｓ１０）。そして、ＯＰコードが０ｂ１０である場合には（Ｓ１０でＹＥＳ）、マイクロコンピュータ３がアドレスレジスタ６の値をインクリメントする（Ｓ１１）。Ｓ１１の処理が完了した後、又はＳ１０でＯＰコードが０ｂ１０でないと判定された場合（Ｓ１０でＮＯ）には、Ｓ５に移行してマイクロコンピュータ３が送信レジスタ７への単一データの書き込み処理を行う。
【００３３】
次に、図３及び図５を参照しながら、上位レイヤ１００からＭＤＩＯフレームによってアドレス設定に続いて書き込みが指示された場合の処理について説明する。図５は、ロジックデバイス２が上位レイヤ１００からＭＤＩＯフレームを受信した場合におけるシリアル通信バス８上の信号、第１の専用信号線９上の信号、およびマイクロコンピュータ３内のレジスタのデータの時間に対する変化を示すタイミングチャートである。なお、書き込みとは、上位レイヤ１００からＭＤＩＯバスＬ１を介して送信されたＭＤＩＯフレームに含まれる単一データをマイクロコンピュータ３内のカレントレジスタ４ｂへ格納する処理をいう。
【００３４】
ロジックデバイス２は、上位レイヤ１００から図５に示すＭＤＩＯフレームＡを受信中にＯＰコードを受信すると（Ｓ１でＹＥＳ、図５の時刻ｔ１１）、ＯＰコード０ｂ００を第１の専用信号線９に出力する（Ｓ２、図５の時刻ｔ１２）。その後、ロジックデバイス２は、／ＳＳ信号をＨｉｇｈからＬｏｗに切り替えることによって、アドレス情報をマイクロコンピュータ３の受信レジスタ５に送信する（Ｓ３、図５の時刻ｔ１３）。そして、マイクロコンピュータ３は、受信レジスタ５にてアドレス情報を受信し終えると、第１の専用信号線９を介して受信したＯＰコードに従って、受信レジスタ５のアドレス情報をアドレスレジスタ６に格納する（Ｓ４、図４の時刻ｔ４）。受信レジスタ５のアドレス情報がアドレスレジスタ６に格納し終えると、それによって特定されるＭＤＩＯレジスタ４の中のカレントレジスタ４ｂが新しく決まる。そして、マイクロコンピュータ３は、カレントレジスタ４ｂに記憶されている単一データを送信レジスタに格納する（Ｓ５、図５の時刻ｔ１５，ｔ１６）。
【００３５】
その間にロジックデバイス２が上位レイヤ１００から図５に示すＯＰコード０ｂ０１を有するＭＤＩＯフレームＣを受信し始めて、ＯＰコードを受信すると（Ｓ１でＮＯ及びＳ６でＹＥＳ、図５の時刻ｔ１７）、ロジックデバイス２はＯＰコード０ｂ０１を第１の専用信号線９に出力する（Ｓ１２、図５の時刻ｔ１８）。ロジックデバイス２はシリアル通信バス８の／ＳＳ信号をＨｉｇｈからＬｏｗに変化させてデータ出力ＳＯを介して上位レイヤ１００から受信した単一データをマイクロコンピュータ３の受信レジスタ５へ送信する（Ｓ８）。なお、書き込みの場合は、ＭＤＩＯフレームＣのＴＡにおいて「０」に切り替わったタイミング（図５の時刻ｔ１９）とは無関係に単一データの先頭ビットを受信し始めてから、ロジックデバイス２は、／ＳＳ信号をＨｉｇｈからＬｏｗに切り替えることによってデータ出力ＳＯを介して単一データを受信レジスタ５に送信する（Ｓ１３、図５の時刻ｔ２０）。すなわち、書き込みの場合は、ＯＰコードからＴＡまでの１２ビット以内に処理を行うという制約は発生せず、読み出しの場合に比べるとロジックデバイス２およびマイクロコンピュータ３の動作については比較的に時間の余裕を持つことができる。
【００３６】
マイクロコンピュータ３は、単一データの受信レジスタ５への取り込みが完了すると（図５の時刻ｔ２１）、第１の専用信号線９を介して受信したＯＰコードに従って、単一データのカレントレジスタ４ｂへ格納する（Ｓ１４、図５の時刻ｔ２２）。そして、マイクロコンピュータ３は、単一データを送信レジスタ７へ書き込む（Ｓ５、図５の時刻ｔ２３）。ここで、カレントレジスタに記憶された単一データを送信レジスタに転送しておくことで、次に上位レイヤ１００から読み出しを指示された場合に、マイクロコンピュータ３からの読み出し処理は、シリアル通信バス８を介して単一データを送信レジスタ７からロジックデバイス２に送信するだけで済む。
【００３７】
以上、光トランシーバ１によれば、ロジックデバイス２は、シリアル通信バス８を介してアドレス情報と単一データとを送信し、第１の専用信号線９を介してＯＰコードを送信する。マイクロコンピュータ３は、アドレスレジスタ６に記憶されているアドレス情報によって特定されるＭＤＩＯレジスタにて記憶されている単一データをＯＰコードに対する処理を行う度毎に送信レジスタ７に書き込む。よって、ロジックデバイス２が上位レイヤ１００からＭＤＩＯバスを介して読み出しのＯＰコードを受信してから、マイクロコンピュータ３内のＭＤＩＯレジスタから読み出した単一データをＭＤＩＯバスを介して上位レイヤ１００に送信し始めるまでの時間を早めることが可能となる。
【００３８】
図８に示すように、ロジックデバイス２が上位レイヤ１００から読み出しのＯＰコードを受信してから単一データの送信を開始するまでに使える時間は１２ビット分（例えば、最大周波数４ＭＨｚの場合に最小で３μｓとなる）しかない。しかしながら、従来の光トランシーバでは、ロジックデバイス２が２ビット長のＯＰコードを受信してそれを適当なシリアルデータ（一般的に８ビット長となる）に変換してマイクロコンピュータ３に送信を開始するまでの時間ｔ３１と、ロジックデバイス２からマイクロコンピュータ３へのシリアル通信によるＯＰコードの転送時間ｔ３２と、スレーブセレクタ信号（／ＳＳ）に対するマイコンのソフトウェアによる外部割込処理のオーバヘッド時間とカレントレジスタ４ｂに記憶されている単一データを送信レジスタ７に転送する時間との和ｔ３３と、ロジックデバイス２がシリアル通信によって送信レジスタ７の単一データを受信し始めるまでの時間ｔ３４と、ロジックデバイス２がシリアル通信によって受信した単一データをＭＤＩＯバスＬ１を介して上位レイヤに送信し始めるまでの時間ｔ３５（図示していない）とによって、３μｓより長い時間がかかる。よって、従来の光トランシーバでは、ロジックデバイスとマイクロコンピュータとを接続する通信バスとして、シリアル通信バスを採用することは困難となる。
【００３９】
しかしながら、光トランシーバ１によれば、ＯＰコードを、アドレス情報及び単一データと別経路でマイクロコンピュータ３に送信している。よって、ロジックデバイス２からマイクロコンピュータ３へのＯＰコードの転送時間ｔ３２を無くすことができる。そして、上位レイヤ１００からロジックデバイス２がＯＰコードを受信してから（図４の時刻ｔ７）、マイクロコンピュータ３によるデータ値の送信開始まで（図４の時刻ｔ１０）の時間を３μｓより短くすることが可能となる。従って、ロジックデバイス２とマイクロコンピュータ３とを接続する通信バスとしてシリアル通信バスを採用し、マイクロコンピュータ３に比較的小型のものを採用して光トランシーバ１の小型化を実現させることが可能となる。
【００４０】
マイクロコンピュータ３は、ロジックデバイス２からアドレス情報又は単一データを受信する度に、ＭＤＩＯレジスタ４（具体的にはカレントレジスタ４ｂ）に記憶されている単一データを送信レジスタ７に書き込む。このように、ＭＤＩＯレジスタ４から送信レジスタ７へのデータ転送は予め先行して行われる。従来の光トランシーバにおける前述の時間ｔ３３について、カレントレジスタ４ｂから送信レジスタ７への単一データの転送が、アドレス情報がアドレスレジスタ６に格納された直後（図４の時刻ｔ５，ｔ６）に早められることになり、その転送に要する時間だけ短縮されることになる。よって、上位レイヤ１００がＭＤＩＯレジスタ４に記憶されている単一データを読み出す時間が短縮される。
【００４１】
（第２実施形態）図６に、第２実施形態の光トランシーバ１１を示す。第１実施形態の光トランシーバ１と第２実施形態の光トランシーバ１１との相違点は、第１実施形態における第１の専用信号線９が、１ビットの信号をマイクロコンピュータ３に送信する第２の専用信号線１９に代えられた点のみである。第２の専用信号線１９は、１本（１ビット）の信号線のみ有する。ロジックデバイス２は、第２の専用信号線１９を介して１ビットの情報（ＲＤ）をマイクロコンピュータ３に送信する。この１ビットの情報（ＲＤ）は、上位レイヤ１００から送信されたＯＰコードが読み出し命令であるか否かに関する情報である。すなわち、ロジックデバイス２は、ＯＰコードが０ｂ１１又は０ｂ１０であるか否かに関する情報を第２の専用信号線１９を介してマイクロコンピュータ３に送信する。
【００４２】
第２実施形態の光トランシーバ１１において、ＯＰコードが読み出しであるか否かに関する情報は１ビットであり、ＯＰコードそのものは２ビットである。よって、ＯＰコードが読み出しであるか否かに関する情報を、第２の専用信号線１９を介してマイクロコンピュータ３に送信することによって、第１の専用信号線よりも配線の数を減らすことが可能となる。従って、光トランシーバ１１をより小型化させることが可能となる。
【００４３】
（第３実施形態）
図７に、第３実施形態の光トランシーバ２１を示す。第１実施形態の光トランシーバ１と第３実施形態の光トランシーバ２１との相違点は、第１実施形態における第１の専用信号線９が、１ビットの信号をマイクロコンピュータ３に送信する第３の専用信号線２９に代えられた点のみである。第３の専用信号線２９は、１本（１ビット）の信号線を備えている。ロジックデバイス２は、第３の専用信号線２９を介して１ビットの情報（ＷＲ）をマイクロコンピュータ３に送信する。この１ビットの情報（ＷＲ）は、上位レイヤ１００から送信されたＯＰコードが書き込みであるか否かに関する情報である。すなわち、ロジックデバイス２は、ＯＰコードが０ｂ０１であるか否かに関する情報を第３の専用信号線２９を介してマイクロコンピュータ３に送信する。
【００４４】
第３実施形態の光トランシーバ２１において、ＯＰコードが書き込みであるか否かに関する情報は１ビットであり、ＯＰコードそのものは２ビットである。よって、ＯＰコードが書き込みであるか否かに関する情報を、第３の専用信号線２９を介してマイクロコンピュータ３に送信することによって、第１の専用信号線よりも配線の数を減らすことが可能となる。従って、光トランシーバ２１をより小型化させることが可能となる。
【００４５】
以上、好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置及び詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。従って、特許請求の範囲及びその精神の範囲から来る全ての修正及び変更に権利を請求する。
【符号の説明】
【００４６】
１，１１，２１…光トランシーバ、２…ロジックデバイス、３…マイクロコンピュータ、４…ＭＤＩＯレジスタ、５…受信レジスタ、６…アドレスレジスタ、７…送信レジスタ、８…シリアル通信バス、９…第１の専用信号線、１９…第２の専用信号線、２９…第３の専用信号線、１００…上位レイヤ、Ｌ１…ＭＤＩＯバス、Ｌ２…信号線（ＰＨＹＡＤＲ）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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