(57)【要約】【課題】高いサージ耐量と低い順方向電圧降下Ｖｆを両立させる。【解決手段】ｎ−層２２の表面には、イオン注入等によってｐ型領域３０が局所的に形成されている。ｐ型領域３０は、ダイオードｐ型領域３１とガードリングｐ型領域３２に分類される。ダイオードｐ型領域（第２の半導体領域）３１は、円環状に形成される。この円環形状の内側及びその外側には、ｎ−層２２が露出する。ｐ型領域の平面形状が円環状である場合には、ｐ型領域の周囲長を長くすることができるために、サージ電流による発熱に対する放熱効率が向上する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の導電型をもつ第１の半導体層の表面に局所的に前記第１の導電型と逆の第２の導電型をもつ第２の半導体領域が形成され、前記第１の半導体層及び前記第２の半導体領域と接続された主電極を具備し、前記主電極を介して電流が流される半導体装置であって、
平面視において、前記第２の半導体領域は、前記第１の半導体層の表面において環状に形成されたことを特徴とする半導体装置。
【請求項２】
前記第２の半導体領域は、前記第１の半導体層の表面において円環状に形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記主電極は、前記第１の半導体層とショットキー接触し、かつ前記第２の半導体領域とオーミック接触することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第２の半導体領域は、前記第１の半導体層の表面に配列して複数形成されたことを特徴とする請求項１から請求項３までのいずれか１項に記載の半導体装置。
【請求項５】
前記第１の半導体層の表面において形成された複数の前記第２の半導体領域を囲む前記第２の半導体領域で構成されたガードリングを具備することを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ｐｎ接合とショットキー接合とが共に用いられ、整流素子として動作する半導体装置の構造に関する。
【背景技術】
【０００２】
大電流動作が可能な整流素子としては、ｐｎ（あるいはｐｉｎ）接合を利用したダイオードと、ショットキー接合を利用したショットキーダイオードとがある。一般に、ｐｎ接合ダイオードは、逆方向電流が小さいが、順方向電圧降下Ｖｆが大きい。逆に、ショットキーダイオードは、順方向電圧降下Ｖｆは小さいが逆方向電流が大きい。また、こうした整流素子の動作上、逆方向において瞬間的に大電流（サージ電流）が流れると、素子が破壊されることがある。こうした点においては、ｐｎ接合ダイオードは逆回復電流（順方向から逆方向にバイアスを変化させ直後に流れる電流）が大きいため、ショットキーダイオードと比べると不利である。ｐｎ接合ダイオードにおける逆回復電流は、ｐｎｐｎ接合近傍に注入された少数キャリアが主な原因となる。こうした性質を考慮し、所望の特性が得られるように、ショットキーダイオードとｐｎ接合ダイオード、あるいは、各ダイオードにおける特性の異なる素子を組み合わせた構造の整流素子が使用されている。
【０００３】
特許文献１、２等には、ｎ型半導体層表面にｐ型領域を局所的に複数形成し、この上に電極を形成した整流素子が記載されている。この電極は、ｎ型半導体層とショットキー接触し、かつｐ型領域とオーミック接触するように設定される。このため、ｐ型領域が形成された箇所ではｐｎ接合ダイオードが、ｐ型領域が形成されない箇所ではショットキーダイオードが形成され、これらが並列に接続された形態となる。この整流素子において、ショットキーダイオードが形成された箇所においては少数キャリアの注入がされないために、ｐｎ接合ダイオードにおける逆回復電流が小さくなる、すなわち、サージ電流を小さくすることができる。一方、ショットキーダイオードとなる領域においては、両側にｐ型領域が形成されることによって、このｐｎ接合の空乏層が広がり、ショットキー障壁に加わる電界が緩和されるために、通常のショットキーダイオードよりも逆方向電流を小さくすることができる。これにより、逆方向電流をｐｎ接合ダイオードに近い程度に小さくすることができ、かつ高いサージ耐量を得ることができる。
【０００４】
また、更に、特許文献１に記載には、上記の構造におけるｐ型領域の間の表面に薄くキャリア濃度の低いｐ−層を形成することによって、この領域においても特性の異なる２種類のｐｎ接合ダイオードを形成した構造も記載されている。この構造においては、ｐ−層が形成された領域においては、少数キャリアの注入が少なくなるために、ｐｎ接合ダイオードにおける逆回復電流を小さくすることができる。また、この構造においてｐ−層、ｐ型領域と電極との間の接合をショットキー接合とすることにより、耐圧を向上させた構造も記載されている。
【０００５】
特許文献２に記載の技術においては、上記と同様にｐ型領域、ｐ−層を配した構造において、電極を、ｐ−層とはショットキー接合とし、ｐ型領域とはオーミック接合をするように設定している。また、ｐ型領域は、チップの中央領域（整流領域）においては配列して形成され、その外側では、整流領域全体を取り囲むガードリングとして形成されている。この構造によって、更に耐圧を向上させ、サージ耐圧も向上させることができる。ただし、この構造においては、整流領域に形成されたショットキーダイオード部（ｐ−層が形成された領域）、あるいはガードリングにサージ電流が流れた場合には、素子の破損が生じやすい。このため、サージ電流が素子に流れた場合、これらの領域にサージ電流が流れにくくするために、特に整流領域において形成されたｐ層の下側に低濃度のｎ層を形成し、この部分のｐｎ接合の降伏電圧が、整流領域に形成されたショットキーダイオードの降伏電圧、及びガードリングにおけるｐｎ接合の降伏電圧よりも小さくなるように設定されている。すなわち、この構造においては、サージ電流を、これによる悪影響を比較的受けにくい部分に選択的に流すことによって、実質的にサージ耐量を向上させている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平３−２５０６７０号公報
【特許文献２】特開２０１２−１７４８７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記の通り、上記の構造によってサージ耐量は向上した。しかしながら、整流素子においては、高いサージ耐量だけではなく、順方向電圧降下Ｖｆが小さくなることも要求される。特許文献１、２に記載の技術においては、いずれもｐｎ接合の空乏層が広がる方向に制御されるため、空乏層の広がりに起因してＶｆが大きくなることは明らかである。
【０００８】
このため、高いサージ耐量と低い順方向電圧降下Ｖｆを両立させることは困難であった。
【０００９】
本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、第１の導電型をもつ第１の半導体層の表面に局所的に前記第１の導電型と逆の第２の導電型をもつ第２の半導体領域が形成され、前記第１の半導体層及び前記第２の半導体領域と接続された主電極を具備し、前記主電極を介して電流が流される半導体装置であって、平面視において、前記第２の半導体領域は、前記第１の半導体層の表面において環状に形成されたことを特徴とする。
本発明の半導体装置において、前記第２の半導体領域は、前記第１の半導体層の表面において円環状に形成されたことを特徴とする。
本発明の半導体装置において、前記主電極は、前記第１の半導体層とショットキー接触し、かつ前記第２の半導体領域とオーミック接触することを特徴とする。
本発明の半導体装置において、前記第２の半導体領域は、前記第１の半導体層の表面に配列して複数形成されたことを特徴とする。
本発明の半導体装置は、前記第１の半導体層の表面において形成された複数の前記第２の半導体領域を囲む前記第２の半導体領域で構成されたガードリングを具備することを特徴とする。
【発明の効果】
【００１１】
本発明は以上のように構成されているので、高いサージ耐量と低い順方向電圧降下Ｖｆを両立させることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態に係る半導体装置の断面図（ａ）、上面図（ｂ）である。
【図２】ｐ層における、比較例（ａ）と本実施の形態（ｂ）の２種類の形状を表す図である。
【図３】比較例（ａ）と本発明の実施例（ｂ）の整流素子における破壊電圧の度数分布である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態となる半導体装置について説明する。この半導体装置は、主電極に流れる電流の整流を行う整流素子であり、ｐｎ接合ダイオードとショットキーダイオードが混在し、２つの主電極間においてこれらが並列に形成されている。この点については、特許文献１等に記載の構造と同様である。しかしながら、ｐｎ接合ダイオードとショットキーダイオードの２次元配列に特徴を有する。
【００１４】
図１（ａ）は、この半導体装置（整流素子）１０の断面図である。ここで、使用されるシリコンの半導体基板２０は、ｎ型（第１の導電型）のｎ＋基板２１と、その上にエピタキシャル成長したｎ−層（第１の半導体層）２２で構成される。ｎ−層２２の表面には、イオン注入等によってｐ型（第２の導電型）のｐ型領域（第２の半導体領域）３０が局所的に形成されている。ｐ型領域３０は、ダイオードｐ型領域３１とガードリングｐ型領域（ガードリング）３２に分類される。これらは同時に形成され、その平面形状が異なる。
【００１５】
図１（ｂ）は、半導体基板２０表面におけるｐ型領域３０（ダイオードｐ型領域３１、ガードリングｐ型領域３２）の平面形状を示す上面図である。図１（ａ）の断面図は、図１（ｂ）におけるＡ−Ａ断面に対応する。図示されるように、ダイオードｐ型領域（第２の半導体領域）３１は、円環状に形成される。この円環形状の内側及びその外側には、ｎ−層（第１の半導体層）２２が露出する。この形状のダイオードｐ型領域３１は複数配列されて形成されている。一方、ガードリングｐ型領域（第２の半導体領域）３２は、ダイオードｐ型領域３１が配列された素子周辺を取り囲むように形成され、図１においては、その一つの端部付近の構造が示されている。
【００１６】
図１（ａ）に示されるように、ガードリングｐ型領域３２の内側における半導体基板２０表面には、アノード電極（主電極）４１が形成され、半導体層２０の裏面（ｎ＋基板２１）には、カソード電極（他方の主電極）４２が形成されている。ガードリングｐ型領域３２の外側には層間絶縁層４３が形成されており、アノード電極４１はガードリングｐ型領域３２よりも外側のｎ−層２２とは絶縁される。また、アノード電極４１は、ガードリングｐ型領域３２よりも外側の領域を、層間絶縁層４３を介して覆うフィールドプレートとして形成されている。なお、図１（ｂ）においては、アノード電極４１の記載は省略されている。
【００１７】
アノード電極４１は、ｐ型領域３０とはオーミック接触し、ｎ−層２２とはショットキー接触する材料、熱処理で形成される。カソード電極４２は、ｎ＋基板２１とオーミック接触する材料、熱処理で形成される。
【００１８】
以上の構成において、アノード電極４１を介して、半導体基板２０の表面におけるダイオードｐ型領域３１はｐｎ接合ダイオードを構成し、円環状のダイオードｐ型領域３１の内側及び外側のｎ−層２２はショットキーダイオードを構成する。このため、図１の構成においては、アノード電極４１とカソード電極４２の間でｐｎ接合ダイオードとショットキーダイオードとが並列に接続されて形成される。この半導体装置１０においては、アノード電極４１を正、カソード電極４２を負とした場合が順方向となる。一方、ガードリングｐ型領域３２の機能は、特許文献２に記載されたものと同様である。すなわち、ガードリングｐ型領域３２は、ｎ−層２２中における電界集中を抑制している。
【００１９】
上記の構成においてはｐ型領域３０が複数分散されて形成されているために、特許文献１、２に記載の技術と同様に、ショットキーバリアダイオードの逆方向電流を抑制することができる。すなわち、この半導体装置１０は、逆方向電流の小さな整流素子となる。
【００２０】
ただし、順方向電圧降下Ｖｆを小さくするためには、ｐ型領域３０を維持した状態でｐｎ接合ダイオードの寄与を小さくしショットキーダイオードの寄与を大きくすることが好ましい。更に、サージ耐量を大きくするためには、サージ特性に支配的なｐｎ接合ダイオードにサージ電流が流れる状態を考慮する必要がある。以下にこの点について説明する。
【００２１】
図２（ａ）は、比較例として、ｐ型領域の平面形状が円形（半径Ｘ）である場合、図２（ｂ）は、上記のようなｐ型領域３０の平面形状が円環状である場合（外形Ｘ、内径Ｙ）である場合を模式的に示している。ここでは、ハッチング部がｐ型領域（ｐｎ接合ダイオードとなる部分）であり、それ以外がｎ−層（ショットキーダイオードとなる部分）となっている。
【００２２】
まず、Ｖｆを小さくするためには、ショットキーダイオードとなる部分の面積を大きくすることが有効であるため、図２におけるハッチング部分の面積を小さくすることが有効である。この点において、ｐ型領域の平面形状が円形である場合（図２（ａ））のこの面積はπＸ２であるのに対し、ｐ型領域の平面形状が円環状である場合（図２（ｂ））のこの面積はπ（Ｘ２−Ｙ２）となり、ｐ型領域の平面形状が円環状である場合がＶｆを低下させるために有効であることは明らかである。
【００２３】
次に、サージ電流が流れる際の状況について説明する。前記の通り、サージ電流は、ｐｎ接合の逆回復電流として図２における紙面垂直方向に流れる。整流素子の破損を生じないためには、この際に発生した熱が半導体基板を介して素早く放熱されることが必要である。この放熱に大きく影響を与えるのは、ｐ型領域の周囲長であり、周囲長が長いほど隣接するｎ−層を介した放熱の効率が高くなる。この点において、ｐ型領域の平面形状が円形である場合（図２（ａ））には、この周囲長は円の円周である２πＸとなる。一方、ｐ型領域の平面形状が円環状である場合（図２（ｂ））には、この周囲長は、円環形状の外周だけでなく内周も加わるために、２π（Ｘ＋Ｙ）となる。すなわち、ｐ型領域の平面形状が円環状である場合（図２（ｂ））には、ｐ型領域の周囲長を長くすることができるために、サージ電流による発熱に対する放熱効率が向上する。こうした放熱効率の向上は、こうした円環形状のｐ型領域が複数分散されて形成された場合には、広い範囲で放熱がなされるために、特に顕著となることは明らかである。
【００２４】
すなわち、ｐ型領域の平面形状が円環状である場合（図２（ｂ））には、順方向電圧降下Ｖｆを低下させ、かつサージ耐量を高めることもできる。このため、上記の半導体装置１０においては、ダイオードｐ型領域３１が円環状に形成される。
【００２５】
実際に、図２（ａ）（ｂ）の構造でサージ特性を実測して比較した結果を図３（ａ）（ｂ）にそれぞれ示す。ここでは、破壊が生じたサージ電圧（破壊電圧）の度数分布が示されている。ｐ型領域の形状が円形である場合（ａ）において９８．８Ｖであった平均破壊電圧が、ｐ型領域の平面形状が円環状である場合（ｂ）には、１００．４Ｖに向上しており、上記の効果が確認できた。
【００２６】
なお、上記の構成において、ｐ型領域は円環状であるものとしたが、厳密な円環状である必要はなく、環状であれば同様の効果を奏することは明らかである。ただし、ｐ型領域の中で特定の箇所における電流集中のない滑らかな形状である円環形状が最も好ましい。
【００２７】
また、上記の例では、第１の半導体層がｎ型、第２の半導体領域がｐ型であるものとしたが、導電型（ｎ型、ｐ型）がこれらと逆転した場合であっても、同様の構造によって同様の効果を奏することは明らかである。
【００２８】
また、上記の例では、ダイオードｐ型領域が複数配列して形成されたものとしたが、ダイオードｐ型領域が単一であっても同様の効果を奏することは明らかである。しかしながら、ダイオードｐ型領域が多数配列され、これを取り囲んでガードリングｐ型領域が形成された構成が、耐圧や許容電流の観点から特に好ましいことは、特許文献２等に記載の技術と同様である。
【００２９】
また、上記の例では、半導体基板がシリコン（Ｓｉ）で構成されるものとしたが、他の半導体材料、例えば炭化珪素（ＳｉＣ）を用いた場合であっても、同様の効果を奏することは明らかである。
【符号の説明】
【００３０】
１０  半導体装置（整流素子）
２０  半導体基板
２１  ｎ＋基板
２２  ｎ−層（第１の半導体層）
３０  ｐ型領域（第２の半導体領域）
３１  ダイオードｐ型領域
３２  ガードリングｐ型領域（ガードリング）
４１  アノード電極（主電極）
４２  カソード電極（他方の主電極）
４３  層間絶縁層
【図１】
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【図２】
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【図３】
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