(57)【要約】【課題】ＰＮ接合を用いることなく、第１回路の電源電圧と第２回路の電源電圧とを分離することができ、かつ半導体装置が大型化することを抑制する。【解決手段】整流素子ＨＲＤは、第２導電型層ＬＤＲ２、第１の高濃度第２導電型領域ＨＤＦ１、第２の高濃度第２導電型領域ＨＤＦ２、素子分離膜ＥＩ２、第１絶縁層ＣＧＩＮＳ、及び第１導電膜ＣＧを備えている。第１の高濃度第２導電型領域ＨＤＦ１には第１コンタクトＣＯＮ１が接続しており、第２の高濃度第２導電型領域ＨＤＦ２には第２コンタクトＣＯＮ２が接続しており、第１導電膜ＣＧには第３コンタクトＣＯＮ３が接続している。そして、第１コンタクトＣＯＮ１、第２コンタクトＣＯＮ２、及び第３コンタクトＣＯＮ３は、互いに分離している。【選択図】図１
2015088597.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の基板と、
前記基板に形成され、電源電位が第１電圧である第１回路が形成されている第１回路領域と、
前記第１回路領域を囲んでいる分離領域と、
前記基板に形成され、平面視で前記分離領域の外側に位置し、電源電位が前記第１電圧よりも低い第２電圧である第２回路が形成されている第２回路領域と、
を備え、
前記分離領域は、
前記基板に形成された第２導電型層と、
前記第２導電型層に形成された第１の高濃度第２導電型領域と、
前記第２導電型層に形成され、前記第１の高濃度第２導電型領域から離れている第２の高濃度第２導電型領域と、
前記基板に形成され、前記第１の高濃度第２導電型領域と前記第２の高濃度第２導電型領域の間に位置し、かつ前記第２の高濃度第２導電型領域から離れている素子分離膜と、
前記基板のうち前記第２の高濃度第２導電型領域と前記素子分離膜の間に位置する領域の上に形成された第１絶縁膜と、
前記第１絶縁膜の上に形成された第１導電膜と、
前記第１の高濃度第２導電型領域に接続している第１コンタクトと、
前記第２の高濃度第２導電型領域に接続している第２コンタクトと、
前記第１導電膜に接続している第３コンタクトと、
を備え、
前記第１コンタクト、前記第２コンタクト、及び前記第３コンタクトは、互いに分離している半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２コンタクトには前記第２電圧が印加される半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第３コンタクトに印加される電圧を制御する電圧制御回路を備える半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記半導体装置は電力制御回路とともに使用され、
前記電力制御回路は、
電力用電源配線と前記電力制御回路の出力端子とを接続する第１トランジスタと、
電力用接地配線と前記出力端子とを接続する第２トランジスタと、
一方の端子が前記出力端子に接続している容量素子と、
を備え、
前記半導体装置は、
前記第１トランジスタの第１ゲート電極に接続しており、前記第１回路である第１駆動回路と、
前記第２トランジスタの第２ゲート電極に接続しており、前記第２回路である第２駆動回路と、
を備え、
前記第１コンタクトは、前記容量素子の他方の端子に接続しており、
前記電圧制御回路及び前記第１駆動回路、又は前記電圧制御回路及び前記第２駆動回路には同一の制御信号が入力される半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
平面視において前記第２の高濃度第２導電型領域の隣に位置しており、前記第２導電型層を上下に貫いている第１導電型領域と、
前記第１導電型領域に接続する第４コンタクトと、
を備え、
前記第１導電型層の下部は、前記第２の高濃度第２導電型領域の下方に向けて張り出している半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記第２導電型層に形成され、前記第１絶縁膜の下に位置する第３の高濃度第２導電型領域を備える半導体装置。
【請求項７】
請求項２に記載の半導体装置において、
前記第２導電型層を上下に貫いている第１導電型領域と、
前記第１導電型領域に接続する第４コンタクトと、
を備え、
前記第２の高濃度第２導電型領域および第３の高濃度第２導電型領域は、前記第１導電型領域に形成されており、
前記第３の高濃度第２導電型領域は、前記第２の高濃度第２導電型領域よりも薄く、
前記第２導電型層と前記第２の高濃度第２導電型領域は、前記第３の高濃度第２導電型領域を介して互いに接続している半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば互いに電源電圧が異なる２つの回路を有する半導体装置に適用可能な技術である。
【背景技術】
【０００２】
半導体装置の一つに、電力制御素子の制御信号を生成する制御回路を集積したものがある。このような半導体装置において、電力制御素子の電源電圧は、制御回路の電源電圧よりも高い。このため、電力制御用素子に制御信号を入力するために、制御回路と電力制御素子の間に、第２の制御回路を設けることがある。この第２の制御回路の電源電圧は、一般的に、制御回路の電源電圧よりも高い。このため、このような半導体装置において、第２の制御回路を電源電圧の低い回路から分離する必要がある。
【０００３】
例えば特許文献１には、第２の制御回路である高圧側駆動回路への信号の入力を、レベルシフト回路を介して行うことが記載されている。さらに特許文献１では、高圧側駆動回路の電源電圧を、制御回路の電源電圧を用いて生成している。そして制御回路の電源電圧と、高圧側駆動回路の電源電圧を、ｐチャネル型のＭＯＳトランジスタを用いて分離している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−５１８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一般的に、２つの回路の間で逆流を防止する際に、ダイオードを用いる場合が多い。本発明者は、第１回路と、第１回路よりも電源電圧が低い第２回路を一つの基板に形成し、かつ、第１回路の電源電圧を第２回路の電源電圧を用いて生成する場合において、第１回路の電源電圧と第２回路の電源電圧とを分離する構造にダイオードを用いると、以下の問題が生じることを見出した。具体的には、ダイオードはＰＮ接合により構成されているため、順方向に電流を流す場合、Ｐ側の端子とＮ側の端子の間に、最低でも０．７Ｖ程度の電圧を加える必要がある。言い換えると、第２回路の電源電圧を第１回路の電源電圧に伝える際に、ＰＮ接合を介在させると、この接合に起因して電圧のロスが発生する。これにより、電源電圧が低下してしまい、電力の損失が増加したり、誤動作が生じる恐れが出てくる。
【０００６】
なお、特許文献１に記載の構造では、ｐチャネル型トランジスタを設ける必要があるため、そのぶん半導体装置が大型化してしまう。
【０００７】
そこで、本発明者は、ＰＮ接合を用いることなく、第１回路の電源電圧と第２回路の電源電圧とを分離することができ、かつ半導体装置が大型化しない構造を検討した。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態によれば、半導体装置は、第１回路領域、第２回路領域、及び分離領域を有している。第１回路領域には第１回路が設けられており、第２回路領域には第２回路が設けられている。第２回路の電源電圧は、第１回路の電源電圧よりも低い。分離領域は、第１回路領域を囲んでいる。第２回路領域は、分離領域の外側に位置している。そして分離領域は、第２導電型層、第１の高濃度第２導電型領域、第２の高濃度第２導電型領域、素子分離膜、第１絶縁層、及び第１導電膜を備えている。第１の高濃度第２導電型領域及び第２の高濃度第２導電型領域は第２導電型層に形成されており、第１の高濃度第２導電型領域及び第２の高濃度第２導電型領域は、互いに離れている。素子分離膜は、第１の高濃度第２導電型領域と第２の高濃度第２導電型領域の間に位置しており、第２の高濃度第２導電型領域から離れている。第１絶縁層は、エピタキシャル層のうち第２の高濃度第２導電型領域と素子分離膜の間に位置する領域の上に形成されている。第１導電膜は、第１絶縁層の上に形成されている。第１の高濃度第２導電型領域には第１コンタクトが接続しており、第２の高濃度第２導電型領域には第２コンタクトが接続しており、第１導電膜には第３コンタクトが接続している。第１コンタクト、第２コンタクト、及び第３コンタクトは、互いに分離している。
【発明の効果】
【０００９】
前記一実施の形態によれば、ＰＮ接合を用いることなく、第１回路の電源電圧と第２回路の電源電圧とを分離することができ、かつ半導体装置が大型化することを抑制できる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る半導体装置が用いられる電気機器の機能ブロック図である。
【図２】半導体装置の構成を示す平面図である。
【図３】図２のＡ−Ａ´断面図である。
【図４】図２のＢ−Ｂ´断面図である。
【図５】半導体装置の動作を示すタイミングチャートである。
【図６】比較例に係る半導体装置の構成を示すブロック図である。
【図７】２つの電源配線の電位差と、容量素子に流れる電流の関係を示す図である。
【図８】電圧制御回路が第１導電膜に印加する電位Ｖｇと整流素子でロスされる電圧の関係を示すとともに、電位Ｖｇと第１の高濃度第２導電型領域の電位の関係を示す図である。
【図９】（ａ）は、第１導電型領域の下部の幅Ｗｂｄｉｆと、整流素子でロスされる電圧の関係を示す図であり、（ｂ）はこの幅Ｗｂｄｉｆと第１の高濃度第２導電型領域の電位の関係を示す図であり、（ｃ）は、幅Ｗｂｄｉｆと整流素子がオフしている間に整流素子を逆流する電流の関係を示す図である。
【図１０】第２の実施形態に係る半導体装置の構成を説明するための断面図である。
【図１１】第３の実施形態に係る半導体装置の構成を説明するための断面図である。
【発明を実施するための形態】
【００１１】
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１２】
（第１の実施形態）
【００１３】
図１は、第１の実施形態に係る半導体装置ＳＤが用いられる電気機器の機能ブロック図である。本実施形態に係る半導体装置ＳＤは、電力制御回路ＯＰＣに制御信号を印加するための装置である。電力制御回路ＯＰＣは、負荷ＬＤ、例えばモータに入力する電力を制御する。すなわち半導体装置ＳＤは、電力制御回路ＯＰＣを介して負荷ＬＤを制御している。
【００１４】
電力制御回路ＯＰＣは、例えばプレーナ型の高耐圧ＭＯＳトランジスタ、縦型のＭＯＳトランジスタ、バイポーラトランジスタ、又はＩＧＢＴ（Insulated Gate Bipolar Transistor）を複数有している。本図に示す例では、電力制御回路ＯＰＣは、第１トランジスタＨＭのソース及び第２トランジスタＬＭのドレインを直列に接続し、かつ第１トランジスタＨＭと第２トランジスタＬＭの間に出力端子を設けたものである。なお、第１トランジスタＨＭのドレインは電力用電源配線（電圧はＨＶ）に接続しており、第２トランジスタＬＭのソースは電力用接地配線ＧＮＤに接続している。
【００１５】
半導体装置ＳＤは、信号処理回路ＬＧＣ（第２回路）、レベルシフト回路ＬＳＣ、ハイサイド駆動回路ＨＤＣ（第１回路）、及びローサイド駆動回路ＬＤＣを備えている。ハイサイド駆動回路ＨＤＣは電力制御回路ＯＰＣの第１トランジスタＨＭのゲート電極に接続しており、ローサイド駆動回路ＬＤＣは第２トランジスタＬＭのゲート電極に接続している。そしてハイサイド駆動回路ＨＤＣ及びローサイド駆動回路ＬＤＣは、信号処理回路ＬＧＣによって制御されている。言い換えると、信号処理回路ＬＧＣは、ハイサイド駆動回路ＨＤＣ及びローサイド駆動回路ＬＤＣを介して、電力制御回路ＯＰＣを制御している。
【００１６】
信号処理回路ＬＧＣはロジック回路であり、外部から入力される信号を処理して、電力制御回路ＯＰＣを制御するための制御信号を生成する。この制御信号は、ローサイド駆動回路ＬＤＣを制御する信号と、ハイサイド駆動回路ＨＤＣを制御する信号を含んでいる。
【００１７】
ローサイド駆動回路ＬＤＣの電源電圧は信号処理回路ＬＧＣの電源電圧ＶＣＣとほぼ等しいため、ローサイド駆動回路ＬＤＣを制御する信号は、信号処理回路ＬＧＣからローサイド駆動回路ＬＤＣに直接入力される。これに対して、ハイサイド駆動回路ＨＤＣの電源電圧ＶＢ（第１電圧）は、信号処理回路ＬＧＣの電源電圧ＶＣＣ（第２電圧）よりも高い。このため、ハイサイド駆動回路ＨＤＣを制御する信号は、レベルシフト回路ＬＳＣを介してハイサイド駆動回路ＨＤＣに入力される。なお、レベルシフト回路ＬＳＣは接続用トランジスタＴＲを有している。接続用トランジスタＴＲの詳細については後述する。
【００１８】
ハイサイド駆動回路ＨＤＣの電源電圧ＶＢは、信号処理回路ＬＧＣの電源電圧ＶＣＣから生成されている。電源電圧ＶＢの生成には、電源電圧ＶＣＣ、整流素子ＨＲＤ、電力制御回路ＯＰＣ、及び容量素子ＢＳＣが用いられている。容量素子ＢＳＣは、例えばブートストラップコンデンサである。容量素子ＢＳＣの一方の端子は電力制御回路ＯＰＣの出力端子に接続しており、容量素子ＢＳＣの他方の端子はハイサイド駆動回路ＨＤＣの電源配線ＶＩＮＣ２に接続されている。
【００１９】
電源配線ＶＩＮＣ２と信号処理回路ＬＧＣの電源配線ＶＩＮＣ１の間には、整流素子ＨＲＤが設けられている。整流素子ＨＲＤには、電圧制御回路ＰＣＣが接続している。電圧制御回路ＰＣＣは、整流素子ＨＲＤに信号を入力する。整流素子ＨＲＤ及び電圧制御回路ＰＣＣの詳細については、後述する。
【００２０】
なお、信号処理回路ＬＧＣには第１トランジスタＨＭを制御するための制御信号ＨＩＮ及び第２トランジスタＬＭを制御するための制御信号ＬＩＮが入力される。信号処理回路ＬＧＣは、制御信号ＨＩＮに基づいてハイサイド駆動回路ＨＤＣを制御し、かつ制御信号ＬＩＮに基づいてローサイド駆動回路ＬＤＣを制御する。
【００２１】
また、制御信号ＬＩＮは電圧制御回路ＰＣＣにも入力される。電圧制御回路ＰＣＣは、制御信号ＬＩＮに基づいて整流素子ＨＲＤに信号を入力する。このため、整流素子ＨＲＤに入力される信号を、第２トランジスタＬＭのオンオフと同期させることができる。ここで、制御信号ＬＩＮの代わりに制御信号ＨＩＮを用いてもよい。この場合、整流素子ＨＲＤに入力される信号を、第１トランジスタＨＭのオンオフと同期させることができる。
【００２２】
なお、図１において、整流素子ＨＲＤが有する抵抗は、後述する第２導電型層ＬＤＲ２による抵抗を示している。
【００２３】
図２は、半導体装置ＳＤの構成を示す平面図である。半導体装置ＳＤは、第１回路領域ＨＳＲ、分離領域ＳＰＲ、第２回路領域ＬＳＲ、及び接続用トランジスタＴＲを有している。
【００２４】
第１回路領域ＨＳＲはハイサイド駆動回路ＨＤＣを有しており、第２回路領域ＬＳＲはローサイド駆動回路ＬＤＣ、信号処理回路ＬＧＣ、及び電圧制御回路ＰＣＣを有している。
【００２５】
第１回路領域ＨＳＲは、分離領域ＳＰＲによって周囲を囲まれている。言い換えると、第１回路領域ＨＳＲと第２回路領域ＬＳＲとは、分離領域ＳＰＲによって分離されている。これにより、異なる電源電位を有する回路を一つの基板ＳＵＢに形成することができる。
【００２６】
また、分離領域ＳＰＲの最外周には、第１導電型領域ＩＤＦが形成されている。第１導電型領域ＩＤＦは、後述するように、基板ＳＵＢに形成されている。そして分離領域ＳＰＲのうち第１導電型領域ＩＤＦよりも内側の領域には、フィールドプレート電極ＦＰＥ及び整流素子ＨＲＤが形成されている。これらの断面構造の詳細については、後述する。
【００２７】
また、分離領域ＳＰＲには、接続用トランジスタＴＲが形成されている。本図に示す例では、第１回路領域ＨＳＲは矩形であるため、分離領域ＳＰＲも矩形の縁に沿った形状を有している。本図に示す例では、接続用トランジスタＴＲは、分離領域ＳＰＲが描く矩形の長辺に位置している。ただし、接続用トランジスタＴＲの位置は本図に示す例に限定されない。接続用トランジスタＴＲは、第１導電型領域ＩＤＦによって囲まれている。なお、上記した整流素子ＨＲＤは、分離領域ＳＰＲのうち接続用トランジスタＴＲが形成されている領域を除いた部分に形成されている。一方、フィールドプレート電極ＦＰＥは、分離領域ＳＰＲの上に位置し、第１回路領域ＨＳＲの全周を繰り返し囲んでいる。ここでフィールドプレート電極ＦＰＥが折り返されている場合、フィールドプレート電極ＦＰＥは、折り返し点を除いて第１回路領域ＨＳＲの全周を囲んでいる。
【００２８】
ここで、接続用トランジスタＴＲのドレイン及びソースの導電型を、第２導電型（例えばｎ型）とする。また、基板ＳＵＢのうち、分離領域ＳＰＲに位置する部分並びに第１回路領域ＨＳＲ及び第２回路領域ＬＳＲに位置する部分も、第２導電型になっている。
【００２９】
なお、本図に示す例では、基板ＳＵＢもほぼ矩形である。第１回路領域ＨＳＲは、基板ＳＵＢの一つの角に近接して配置されている。そして、第１回路領域ＨＳＲの一方の長辺（本図に示す例では上側の辺）及び一方の短辺（本図に示す例では左側の辺）と、基板ＳＵＢのうちこれらの辺に最も近い辺との間には、他の回路が配置されていない。ただし、第１回路領域ＨＳＲの位置は本図に示す例に限定されない。
【００３０】
図３は、図２のＡ−Ａ´断面図である。本図に示す例において、基板ＳＵＢは、ベースとなる第１導電型（例えばｐ型）の基板ＢＳＥ（例えばシリコン基板）上に、第２導電型（例えばｎ−型）のエピタキシャル層ＥＰＩ（例えばシリコン層）をエピタキシャル成長させたものである。また、基板ＳＵＢのうち第１回路領域ＨＳＲにする領域には、第２導電型（例えばｎ＋型）の埋込拡散層ＢＤＦが形成されている。埋込拡散層ＢＤＦは、基板ＳＵＢの厚さ方向において、基板ＢＳＥの上部からエピタキシャル層ＥＰＩの底部にかけて設けられている。
【００３１】
上記したように、接続用トランジスタＴＲの周囲は第１導電型領域ＩＤＦによって囲まれている。図３に示すように、深さ方向において、第１導電型領域ＩＤＦはエピタキシャル層ＥＰＩの全体に形成されている。このため、第１導電型領域ＩＤＦの下端は、基板ＳＵＢに接続している。
【００３２】
また、接続用トランジスタＴＲは、第２導電型のソースＳＯ及びドレインＤＲ、並びにゲート電極ＧＥを有している。ソースＳＯ、ゲート電極ＧＥ、及びドレインＤＲは、第１回路領域ＨＳＲの縁に交わる方向（例えば直交する方向）に並んでいる。具体的には、第１回路領域ＨＳＲから第２回路領域ＬＳＲに向けて、ドレインＤＲ、ゲート電極ＧＥ、及びソースＳＯがこの順に並んでいる。
【００３３】
本図に示す例において、接続用トランジスタＴＲはドレインオフセット型のトランジスタであり、エピタキシャル層ＥＰＩを用いて形成されている。
【００３４】
詳細には、ドレインＤＲとゲート電極ＧＥの間には、素子分離膜ＥＩ１が形成されている。ゲート電極ＧＥは、一部が素子分離膜ＥＩ１の上に位置している。また、ソースＳＯは、第１導電型領域ＩＤＦのうち分離領域ＳＰＲの外周に位置する部分の中に、形成されている。そして、エピタキシャル層ＥＰＩのうち素子分離膜ＥＩ１の下に位置する部分（すなわち平面視でドレインＤＲとゲート電極ＧＥの間に位置する部分）は、第２導電型（例えばｎ−型）のドリフト領域ＬＤＲ１となっている。
【００３５】
また、ゲート電極ＧＥとドレインＤＲの間の素子分離膜ＥＩ１の上には、フィールドプレート電極ＦＰＥが形成されている。そして、素子分離膜ＥＩ１のうちドレインＤＲ側の縁は、フィールドプレート電極ＦＰ１によって覆われている。ゲート電極ＧＥ、フィールドプレート電極ＦＰＥ、及びフィールドプレート電極ＦＰ１は、いずれも同一工程で形成されている。このため、これらは互いに同一の材料（例えばポリシリコン）によって形成されている。ただし、ゲート電極ＧＥ、フィールドプレート電極ＦＰＥ、及びフィールドプレート電極ＦＰ１の少なくとも一つは、他とは異なる工程で形成されていても良い。
【００３６】
そして、基板ＳＵＢの上方には、ドレイン電極ＤＲＥ、ソース電極ＳＯＥ、及びゲートプレート電極ＧＰが形成されている。これらの電極と基板ＳＵＢの間には、少なくとも一層の層間絶縁膜ＩＮＳＬ１が形成されている。また、これらの電極は、例えばＡｌなどの金属によって形成されており、互いに同一の工程で形成されている。
【００３７】
ドレイン電極ＤＲＥは、コンタクトＤＣＮＴを介してドレインＤＲに接続しており、コンタクトＦＣＮＴ１を介してフィールドプレート電極ＦＰ１に接続しており、また、コンタクトＦＥＣＮＴを介してフィールドプレート電極ＦＰＥに接続している。
【００３８】
ゲートプレート電極ＧＰは、コンタクトＧＣＮＴを介してゲート電極ＧＥに接続している。ソース電極ＳＯＥは、コンタクトＳＣＮＴを介してソースＳＯに接続している。またソース電極ＳＯＥは、コンタクトＣＮＴ２を介して、第１導電型領域ＩＤＦに形成された第１導電型の拡散層ＤＦ１に接続している。これにより、第１導電型領域ＩＤＦにはソース電位（例えば接地電位）が印加される。
【００３９】
なお、ドレイン電極ＤＲＥと同層には、電極ＥＬ１も形成されている。電極ＥＬ１は、コンタクトＣＮＴ１を介して、第１回路領域ＨＳＲに位置する第２導電型の拡散層ＤＦ２に接続している。これにより、第１回路領域ＨＳＲに位置する第２導電型層ＬＤＦは、電極ＥＬ１を介して第１回路領域ＨＳＲの電源電位が印加される。
【００４０】
図４は、図２のＢ−Ｂ´断面図である。本図に示すように、整流素子ＨＲＤは、第２導電型層ＬＤＲ２、第１の高濃度第２導電型領域ＨＤＦ１、第２の高濃度第２導電型領域ＨＤＦ２、素子分離膜ＥＩ２、第１絶縁層ＣＧＩＮＳ、及び第１導電膜ＣＧを備えている。第２導電型層ＬＤＲ２は基板ＳＵＢに形成されており、エピタキシャル層ＥＰＩのうち不純物が導入されていない領域の一部である。第１の高濃度第２導電型領域ＨＤＦ１及び第２の高濃度第２導電型領域ＨＤＦ２は第２導電型層ＬＤＲ２に形成されている。第１の高濃度第２導電型領域ＨＤＦ１及び第２の高濃度第２導電型領域ＨＤＦ２は、互いに離れている。素子分離膜ＥＩ２は、エピタキシャル層ＥＰＩに形成されており、第１の高濃度第２導電型領域ＨＤＦ１と第２の高濃度第２導電型領域ＨＤＦ２の間に位置している。そして素子分離膜ＥＩ２は、第２の高濃度第２導電型領域ＨＤＦ２から離れている。第１絶縁層ＣＧＩＮＳは、エピタキシャル層ＥＰＩのうち第２の高濃度第２導電型領域ＨＤＦ２と素子分離膜ＥＩ２の間に位置する領域の上に形成されている。第１導電膜ＣＧは、第１絶縁層ＣＧＩＮＳの上に形成されている。
【００４１】
第１の高濃度第２導電型領域ＨＤＦ１には第１コンタクトＣＯＮ１が接続しており、第２の高濃度第２導電型領域ＨＤＦ２には第２コンタクトＣＯＮ２が接続しており、第１導電膜ＣＧには第３コンタクトＣＯＮ３が接続している。これらのコンタクトは、層間絶縁膜ＩＮＳＬ１に埋め込まれている。そして、第１コンタクトＣＯＮ１、第２コンタクトＣＯＮ２、及び第３コンタクトＣＯＮ３は、互いに分離している。本実施形態では、第１コンタクトＣＯＮ１は電源配線ＶＩＮＣ２に接続しており、第２コンタクトＣＯＮ２は電源配線ＶＩＮＣ１に接続している。そして第３コンタクトＣＯＮ３は電圧制御回路ＰＣＣに接続している。
【００４２】
また、第１導電型領域ＩＤＦは、エピタキシャル層ＥＰＩを上下に貫いている。このため第１導電型領域ＩＤＦの底面は基板ＢＳＥに接続している。また、第１導電型領域ＩＤＦには第４コンタクトＣＯＮ４の下端が接続している。なお、第４コンタクトＣＯＮ４の上端は、接地配線に接続している。第１導電型領域ＩＤＦの表層のうち第４コンタクトＣＯＮ４が接続している領域には、第１導電型の拡散層ＤＦ１が形成されている。拡散層ＤＦ１は、第１導電型領域ＩＤＦよりも不純物濃度が高い。
【００４３】
また、第１導電型領域ＩＤＦの下部ＢＩＤＦは、第２の高濃度第２導電型領域ＨＤＦ２の下方に向けて張り出している。平面視において、下部ＢＩＤＦは、第２の高濃度第２導電型領域ＨＤＦ２の一部と重なっていても良いし、第２の高濃度第２導電型領域ＨＤＦ２の全部と重なっていても良い。下部ＢＩＤＦが第２の高濃度第２導電型領域ＨＤＦ２に向けて張り出すことにより、第２導電型層ＬＤＲ２のうち下部ＢＩＤＦの上方に位置する第２導電型層ＬＤＲ２には空乏層ができやすくなる。この効果は、下部ＢＩＤＦと第２の高濃度第２導電型領域ＨＤＦ２の重なりが多くなるにつれて大きくなる。
【００４４】
次に、半導体装置ＳＤの製造方法を説明する。まず、基板ＢＳＥを準備する。次いで、基板ＢＳＥ上にレジストパターンを形成し、このレジストパターンをマスクとして基板ＢＳＥに第２導電型の不純物をイオン注入する。これにより、基板ＢＳＥには埋込拡散層ＢＤＦが形成される。
【００４５】
その後、レジストパターンを除去する。次いで、基板ＢＳＥ上にレジストパターンを形成し、このレジストパターンをマスクとして基板ＢＳＥに第１導電型の不純物をイオン注入する。これにより、第１導電型領域ＩＤＦの下部ＢＩＤＦの一部が形成される。
【００４６】
その後、レジストパターンを除去する。次いで、基板ＢＳＥ上にエピタキシャル層ＥＰＩを成長させる。次いで、エピタキシャル層ＥＰＩ上にレジストパターン（図示せず）を形成し、エピタキシャル層ＥＰＩに第１導電型の不純物を注入する。これにより、エピタキシャル層ＥＰＩには第１導電型領域ＩＤＦの残りの部分が形成される。
【００４７】
そして、基板ＢＳＥ及びエピタキシャル層ＥＰＩを熱処理する。これにより、エピタキシャル層ＥＰＩに導入した不純物が活性化する。また、不純物はエピタキシャル層ＥＰＩ内を拡散する。これにより、下部ＢＩＤＦ及び埋込拡散層ＢＤＦはエピタキシャル層ＥＰＩの底部に広がる。
【００４８】
次いで、ＬＯＣＯＳ酸化法を用いて素子分離膜ＥＩ１，ＥＩ２を形成する。なお、素子分離膜ＥＩはトレンチアイソレーション法を用いて形成されてもよい。
【００４９】
次いで、エピタキシャル層ＥＰＩを熱酸化する。これにより、接続用トランジスタＴＲのゲート絶縁膜が形成される。この工程において、第１絶縁層ＣＧＩＮＳも形成される。次いで、ゲート絶縁膜上、第１絶縁層ＣＧＩＮＳ上、及び素子分離膜ＥＩ１，ＥＩ２上に導電膜（例えばポリシリコン膜）を形成し、この導電膜を選択的に除去する。これにより、ゲート電極ＧＥ、第１導電膜ＣＧ、フィールドプレート電極ＦＰＥ、及びフィールドプレート電極ＦＰ１が形成される。
【００５０】
次いで、エピタキシャル層ＥＰＩ上および素子分離膜ＥＩ１，ＥＩ２上にレジストパターン（図示せず）を形成し、エピタキシャル層ＥＰＩに第２導電型の不純物を注入する。これにより、エピタキシャル層ＥＰＩには第１の高濃度第２導電型領域ＨＤＦ１、第２の高濃度第２導電型領域ＨＤＦ２、ソースＳＯ、ドレインＤＲ、及び拡散層ＤＦ２が形成される。その後、レジストパターンを除去する。
【００５１】
次いでエピタキシャル層ＥＰＩ上にレジストパターンを形成し、エピタキシャル層ＥＰＩに第１導電型の不純物を注入する。これにより、エピタキシャル層ＥＰＩには拡散層ＤＦ１が形成される。
【００５２】
その後、エピタキシャル層ＥＰＩ上及び素子分離膜ＥＩ１，ＥＩ２上に層間絶縁膜ＩＮＳＬ１（例えば酸化シリコン膜）を形成する。次いで、層間絶縁膜ＩＮＳＬ１に上記した各コンタクトを埋め込むとともに、層間絶縁膜ＩＮＳＬ１上に、ソース電極ＳＯＥ、ゲートプレート電極ＧＰ、及びドレイン電極ＤＲＥを形成する。これらは、例えばＡｌにより形成されるが、他の導電材料により形成されてもよい。
【００５３】
次に、図５、図１、及び図４を用いて、半導体装置ＳＤの動作を説明する。図５は、半導体装置ＳＤの動作を示すタイミングチャートである。半導体装置ＳＤには、図５（ｂ），（ｃ）に示すように、制御信号ＨＩＮと制御信号ＬＩＮが交互に入力される。
【００５４】
制御信号ＬＩＮが半導体装置ＳＤに入力されている間、ハイサイド駆動回路ＨＤＣは第１トランジスタＨＭをオフにしている。またローサイド駆動回路ＬＤＣは、第２トランジスタＬＭをオンにして、容量素子ＢＳＣの一方の端子に接地電位を印加する。この状態で、電圧制御回路ＰＣＣは、図５（ｄ）に示すように、整流素子ＨＲＤの第１導電膜ＣＧに電圧Ｖｃｃを印加する。すると、第２導電型層ＬＤＲ２のうち第１導電膜ＣＧの下に位置する領域には多数キャリアが集まり、第２導電型層ＬＤＲ２のうち第２の高濃度第２導電型領域ＨＤＦ２と第１の高濃度第２導電型領域ＨＤＦ１の間に位置する部分は空乏化していない状態になる。これにより、第２の高濃度第２導電型領域ＨＤＦ２から第１の高濃度第２導電型領域ＨＤＦ１に電流が流れ、その結果、容量素子ＢＳＣに電荷が蓄積される。なお、整流素子ＨＲＤがオンするときに集まるキャリアは多数キャリアであるため、整流素子ＨＲＤがオンするときの応答速度は速い。
【００５５】
なお、本図に示す例において、第１導電膜ＣＧに電圧ＶＬが印加され始めるタイミングは、制御信号ＬＩＮの入力から少し遅れている。これは、容量素子ＢＳＣの一方の電極が接地された後に、容量素子ＢＳＣの他方の電極に電源電圧ＶＣＣを印加するためである。
【００５６】
そして、図５（ａ）に示すように、容量素子ＢＳＣに電荷が蓄積されていくにつれて、容量素子ＢＳＣに加わる電圧すなわち電源配線ＶＩＮＣ２の電圧ＶＢは徐々に上昇していき、最終的に信号処理回路ＬＧＣの電源電圧Ｖｃｃになる。
【００５７】
そして、制御信号ＬＩＮがオフになり、その代わりに制御信号ＨＩＮがオンになる。
【００５８】
制御信号ＬＩＮがオフになると、電圧制御回路ＰＣＣは、図５（ｄ）に示すように、整流素子ＨＲＤの第１導電膜ＣＧに接地電圧ＧＮＤを印加する。すると、第２導電型層ＬＤＲ２のうち第１導電膜ＣＧの下に位置する領域にはキャリアが集まらなくなる。一方、第２導電型層ＬＤＲ２の底面には第１導電型の基板ＢＳＥが接合している。このため、第２導電型層ＬＤＲ２の底面から空乏層が広がり、最終的に第２導電型層ＬＤＲ２の全体が空乏化される。その結果、第１の高濃度第２導電型領域ＨＤＦ１と第２の高濃度第２導電型領域ＨＤＦ２の間には電流が流れなくなる。すなわち、整流素子ＨＲＤはオフになる。
【００５９】
本実施形態では、第１導電型領域ＩＤＦの下部ＢＩＤＦが第２の高濃度第２導電型領域ＨＤＦ２の下方に張り出しているため、第２導電型層ＬＤＲ２のうち第２の高濃度第２導電型領域ＨＤＦ２の周囲に位置する領域は特に空乏化しやすくなる。従って、整流素子ＨＲＤは素早くオフになる。
【００６０】
また、第２トランジスタＬＭはオフになり、かつ第１トランジスタＨＭがオンになる。従って、容量素子ＢＳＣの一方の端子には電圧ＨＶが加わる。そのため、容量素子ＢＳＣの他方の端子、すなわち電源配線ＶＩＮＣ２の電圧ＶＢも持ち上がり、最終的にＨＶ＋Ｖｃｃになる。
【００６１】
なお、上記したように整流素子ＨＲＤはオフになっているため、電源配線ＶＩＮＣ２の電圧がＨＶ＋Ｖｃｃになっても、電源配線ＶＩＮＣ２から電源配線ＶＩＮＣ１に電流は流れない。
【００６２】
その後、ハイサイド駆動回路ＨＤＣは、容量素子ＢＳＣが蓄積している電力を使用して動作する。このため、図５（ａ）に示すように、電源配線ＶＩＮＣ２の電圧ＶＢは徐々に低下していく。
【００６３】
そして、制御信号ＨＩＮがオフになり、その代わりに制御信号ＬＩＮがオンになる。すると、整流素子ＨＲＤがオンになり、図５（ａ）に示すように、電源配線ＶＩＮＣ２の電圧ＶＢは低下する。その後、電圧制御回路ＰＣＣは、整流素子ＨＲＤの第１導電膜ＣＧに電圧ＶＬを印加する。このような動作が繰り返される。
【００６４】
以上、本実施形態によれば、電源配線ＶＩＮＣ２と電源配線ＶＩＮＣ１は、整流素子ＨＲＤによって分離されている。整流素子ＨＲＤは、第２導電型層ＬＤＲ２、第１の高濃度第２導電型領域ＨＤＦ１、第２の高濃度第２導電型領域ＨＤＦ２、素子分離膜ＥＩ２、第１絶縁層ＣＧＩＮＳ、及び第１導電膜ＣＧによって形成されているため、整流素子ＨＲＤの電流経路にはｐｎ接合が介在していない。従って、電源配線ＶＩＮＣ２の電圧ＶＢを生成する際に、ｐｎ接合に起因した電圧のロスは生じなくなる。また、整流素子ＨＲＤは分離領域ＳＰＲに設けられているため、半導体装置ＳＤは大型化しない。
【００６５】
また、第２の高濃度第２導電型領域ＨＤＦ２の電圧が高くなっても、第２導電型層ＬＤＲ２と基板ＢＳＥからなるダイオードにとっては逆方向電圧となるため、基板ＢＳＥにリークする電流はほとんどない。
【００６６】
なお、本実施形態において、電圧制御回路ＰＣＣは、制御信号ＬＩＮに同期せずに、第１導電膜ＣＧに固定電位を印加しても良い。この場合、電圧制御回路ＰＣＣが第１導電膜ＣＧに印加する電圧は、例えば接地電圧以上電源電圧ＶＣＣ以下である。その理由は、図８を用いて後述する。
【００６７】
第１の高濃度第２導電型領域ＨＤＦ１に印加される電圧が高くなる（電源電圧ＶＢの電位が高くなる）と、第１導電膜ＣＧに与えられた固定電位に起因した電界により、第２導電型層ＬＤＲ２のうち第２の高濃度第２導電型領域ＨＤＦ２の周囲に位置する領域から、キャリアが押し出され、第２導電型層ＬＤＲ２のうち少なくとも第２の高濃度第２導電型領域ＨＤＦ２の周囲に位置する部分は空乏化する。これにより、整流素子ＨＲＤはオフになる。このため、ｐｎ接合を用いなくても、第１回路領域ＨＳＲから第２回路領域ＬＳＲに電流は流れなくなる。
【００６８】
ただし、電圧制御回路ＰＣＣが図５に示した動作を行うほうが、図８を用いて説明するように、整流素子ＨＲＤの整流特性を確実に得られるため、好ましい。
【００６９】
本実施形態の効果を、図６に示す比較例を用いて説明する。図６に示す半導体装置ＳＤは、整流素子ＨＲＤ及び電圧制御回路ＰＣＣの代わりに、ダイオードＤＩＯを有している。ダイオードＤＩＯは半導体装置ＳＤに対して外付けの場合（比較例１）と、半導体装置ＳＤに内蔵されている場合（比較例２）の２通りがある。なお、図６はダイオードＤＩＯが半導体装置ＳＤに内蔵されている場合を示している。
【００７０】
図７は、比較例１，２に係る半導体装置ＳＤと、本実施形態に係る半導体装置ＳＤのそれぞれにおける、電源配線ＶＩＮＣ１と電源配線ＶＩＮＣ２の電位差（Ｖｃｃ−ＶＢ）と、容量素子ＢＳＣに流れる電流Ｉｃｃの関係を示している。比較例に係る半導体装置ＳＤにおいては、電位差（Ｖｃｃ−ＶＢ）を０．６Ｖ程度にするまで電流Ｉｃｃは流れないが、実施形態に係る半導体装置ＳＤは、電位差（Ｖｃｃ−ＶＢ）が０Ｖを超えると電流Ｉｃｃは流れ始めている。
【００７１】
図８は、電圧制御回路ＰＣＣが第１導電膜ＣＧに印加する電位Ｖｇと整流素子ＨＲＤでロスされる電圧（Ｖｃｃロス電圧）の関係を示している。また図８は、電位Ｖｇと第１の高濃度第２導電型領域ＨＤＦ１の電位の関係を示している。
【００７２】
図８から、電位Ｖｇが高くなるにつれて、整流素子ＨＲＤでロスされる電位が小さくなることが分かる。一方、電位Ｖｇが高くなるにつれて、第１の高濃度第２導電型領域ＨＤＦ１の電位も高くなっている。第１の高濃度第２導電型領域ＨＤＦ１の電位がＶｃｃよりも高くなると、電流は整流素子ＨＲＤを逆流するため、第１の高濃度第２導電型領域ＨＤＦ１の電位がＶｃｃよりも高くならないようにする必要がある。このためには、電圧制御回路ＰＣＣが第１導電膜ＣＧに印加する電圧は、電源電圧ＶＣＣ以下であることが好ましい。
【００７３】
図９は、第１導電型領域ＩＤＦの下部ＢＩＤＦを第１の高濃度第２導電型領域ＨＤＦ１に向けて拡張させたことの効果を説明するための図である。本図において、幅Ｗｂｄｉｆ１は下部ＢＩＤＦの幅Ｗｂｄｉｆ（図４参照）の好ましい範囲の下限値であり、幅Ｗｂｄｉｆ２は幅Ｗｂｄｉｆの好ましい範囲の上限値である。
【００７４】
詳細には、図９（ａ）は、下部ＢＩＤＦの幅Ｗｂｄｉｆ（図４参照）と、整流素子ＨＲＤでロスされる電圧（Ｖｃｃロス電圧）の関係を示している。本図に示すように、下部ＢＩＤＦの幅Ｗｂｄｉｆをある程度広げると、比較例２および実施形態のいずれも、Ｖｃｃロス電圧が発生している。これは、下部ＢＩＤＦの幅Ｗｂｄｉｆを広げると、下部ＢＩＤＦに起因した空乏層が第２導電型層ＬＤＲ２内を広がるためである。このため、下部ＢＩＤＦの幅Ｗｂｄｉｆを、Ｖｃｃロス電圧が発生し始める幅Ｗｂｄｉｆ２以下にするのが好ましい。ただし、実施形態に係る半導体装置ＳＤのほうが、Ｖｃｃロス電圧は小さい。
【００７５】
図９（ｂ）は、幅Ｗｂｄｉｆと、第１の高濃度第２導電型領域ＨＤＦ１の電位の関係を示している。本図に示すように、下部ＢＩＤＦの幅Ｗｂｄｉｆを広げると、比較例２および実施形態のいずれも、第１の高濃度第２導電型領域ＨＤＦ１の電位は低くなる。ただし、実施形態に係る半導体装置ＳＤのほうが、第１の高濃度第２導電型領域ＨＤＦ１の電位は小さい。
【００７６】
図９（ｃ）は、幅Ｗｂｄｉｆと、整流素子ＨＲＤがオフしている間に整流素子ＨＲＤを逆流する電流の関係を示している。本図に示すように、本実施形態の場合、下部ＢＩＤＦの幅Ｗｂｄｉｆをある値（Ｗｂｄｉｆ１）未満にすると、整流素子ＨＲＤを逆流する電流が増加してしまう。このため、下部ＢＩＤＦの幅Ｗｂｄｉｆを、幅Ｗｂｄｉｆ１以上にするのが好ましい。
【００７７】
（第２の実施形態）
図１０は、第２の実施形態に係る半導体装置ＳＤの構成を説明するための断面図であり、第１の実施形態における図３に対応している。本実施形態に係る半導体装置ＳＤは、第３の高濃度第２導電型領域ＡＦを有している点を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。
【００７８】
第３の高濃度第２導電型領域ＡＦは第２導電型層ＬＤＲ２のうち第１絶縁層ＣＧＩＮＳの下に位置する部分に形成されており、第２導電型層ＬＤＲ２よりも不純物濃度が高い。ただし、第３の高濃度第２導電型領域ＡＦの不純物濃度は、第２の高濃度第２導電型領域ＨＤＦ２の不純物濃度よりも低いのが好ましい。
【００７９】
本実施形態によっても、第１の実施形態と同様の効果が得られる。また、第３の高濃度第２導電型領域ＡＦを設けているため、電圧制御回路ＰＣＣが第１導電膜ＣＧに接地電位とは異なる電位を与えたときに、第２導電型層ＬＤＲ２のうち第１導電膜ＣＧのすぐ下の領域にはキャリアが集まりやすい。従って、整流素子ＨＲＤがオンしやすくなり、と整流素子ＨＲＤでロスされる電圧（Ｖｃｃロス電圧）が発生しにくくなる。
【００８０】
（第３の実施形態）
図１１は、第３の実施形態に係る半導体装置ＳＤの構成を説明するための断面図であり、１の実施形態における図３に対応している。本実施形態に係る半導体装置ＳＤは、以下の点を除いて、第２の実施形態に係る半導体装置ＳＤと同様の構成である
【００８１】
まず、第１導電型領域ＩＤＦの下部ＢＩＤＦは、第２の高濃度第２導電型領域ＨＤＦ２の下方に向けて突出していない。その代わりに、第１導電型領域ＩＤＦの全体が、第２の高濃度第２導電型領域ＨＤＦ２に向けて張り出している。その結果、第２の高濃度第２導電型領域ＨＤＦ２及び第３の高濃度第２導電型領域ＡＦは、第１導電型領域ＩＤＦに囲まれており、第１導電型領域ＩＤＦの中に形成されていることになる。そして、第２導電型層ＬＤＲ２と第２の高濃度第２導電型領域ＨＤＦ２は、第３の高濃度第２導電型領域ＡＦを介して互いに接続されている。
【００８２】
本実施形態によっても、第２の実施形態と同様の効果が得られる。また、第２の高濃度第２導電型領域ＨＤＦ２と第２導電型層ＬＤＲ２は直接接続しておらず、第３の高濃度第２導電型領域ＡＦを介して互いに接続している。また、第３の高濃度第２導電型領域ＡＦは、第２の高濃度第２導電型領域ＨＤＦ２よりも薄い。このため、第２導電型層ＬＤＲ２の不純物濃度を濃くしても、整流素子ＨＲＤがオフしているとき（すなわち第１の高濃度第２導電型領域ＨＤＦ１に印加されている電位が高くなったとき）に第２の高濃度第２導電型領域ＨＤＦ２の電位は高くなりにくい。なお、第２の高濃度第２導電型領域ＨＤＦ２の電位が高くなって電源電位ＶＣＣを超えてしまうと、基板ＳＵＢおよび第２回路領域ＬＳＲに電流が流れてしまう。
【００８３】
また、整流素子ＨＲＤをオフにするためには、第３の高濃度第２導電型領域ＡＦのうち第１導電型領域ＩＤＦと重なっている部分を空乏化すればよい。このため、第２導電型層ＬＤＲ２を濃くしても、第１導電膜ＣＧに印加する電位を制御することにより、整流素子ＨＲＤをオフにすることができる。
【００８４】
そして、第２導電型層ＬＤＲ２を濃くすることにより、第２導電型層ＬＤＲ２の抵抗を低くして、整流素子ＨＲＤのオン電流を大きくすることができる。そして、これにより、容量素子ＢＳＣへの充電効率を高くすることができる。
【００８５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００８６】
ＡＦ 第３の高濃度第２導電型領域
ＢＤＦ 埋込拡散層
ＢＩＤＦ 下部
ＢＳＣ 容量素子
ＢＳＥ 基板
ＣＧ 第１導電膜
ＣＧＩＮＳ 第１絶縁層
ＣＮＴ１ コンタクト
ＣＮＴ２ コンタクト
ＣＯＮ１ 第１コンタクト
ＣＯＮ２ 第２コンタクト
ＣＯＮ３ 第３コンタクト
ＣＯＮ４ 第４コンタクト
ＤＣＮＴ コンタクト
ＤＦ１ 拡散層
ＤＦ２ 拡散層
ＤＩＯ ダイオード
ＤＲ ドレイン
ＤＲＥ ドレイン電極
ＥＩ１ 素子分離膜
ＥＩ２ 素子分離膜
ＥＬ１ 電極
ＥＰＩ エピタキシャル層
ＦＣＮＴ１ コンタクト
ＦＥＣＮＴ コンタクト
ＦＰＥ フィールドプレート電極
ＦＰ１ フィールドプレート電極
ＧＣＮＴ コンタクト
ＧＥ ゲート電極
ＧＮＤ 電力用接地配線
ＧＰ ゲートプレート電極
ＨＤＣ ハイサイド駆動回路
ＨＤＦ１ 第１の高濃度第２導電型領域
ＨＤＦ２ 第２の高濃度第２導電型領域
ＨＩＮ 制御信号
ＨＭ 第１トランジスタ
ＨＲＤ 整流素子
ＨＳＲ 第１回路領域
ＩＤＦ 第１導電型領域
ＩＮＳＬ１ 層間絶縁膜
ＬＤ 負荷
ＬＤＣ ローサイド駆動回路
ＬＤＦ 第２導電型層
ＬＤＲ１ ドリフト領域
ＬＤＲ２ 第２導電型層
ＬＧＣ 信号処理回路
ＬＭ 第２トランジスタ
ＬＳＣ レベルシフト回路
ＬＳＲ 第２回路領域
ＭＯＳＦＥＴ ローサイド
ＯＰＣ 電力制御回路
ＰＣＣ 電圧制御回路
ＳＣＮＴ コンタクト
ＳＤ 半導体装置
ＳＯ ソース
ＳＯＥ ソース電極
ＳＰＲ 分離領域
ＳＵＢ 基板
ＴＲ 接続用トランジスタ
ＶＩＮＣ１ 電源配線
ＶＩＮＣ２ 電源配線
【図１】
2015088597.tif 000003
【図２】
2015088597.tif 000004
【図３】
2015088597.tif 000005
【図４】
2015088597.tif 000006
【図５】
2015088597.tif 000007
【図６】
2015088597.tif 000008
【図７】
2015088597.tif 000009
【図８】
2015088597.tif 000010
【図９】
2015088597.tif 000011
【図１０】
2015088597.tif 000012
【図１１】
2015088597.tif 000013