(57)【要約】【課題】貫通電極を介して相互に接続された半導体チップ間の接続不良を検出する。【解決手段】複数のメモリセルＭＣを含むメモリセルアレイ３１と、メモリセルアレイ３１が記憶するデータとは無関係に貫通電極ＴＳＶにテスト信号ＴＥＳＴを出力するレプリカ出力回路３５と、を含む半導体チップ２１と、貫通電極ＴＳＶに接続される入力端子ＢＢと、出力端子ＦＢと、入力端子ＢＢが受けたテスト信号ＴＥＳＴに基づいて、出力端子ＦＢにモニタ信号ＭＯＮを出力するモニタ回路４６と、を含む半導体チップ２５と、を備える。本発明によれば、メモリセルアレイから読み出されたデータとは異なる信号をテスト専用の貫通電極を介して送信していることから、メモリセルアレイに不良があるか否かにかかわらず、接続不良を正確に評価することができる。【選択図】図２
2015041400.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを含む第１メモリセルアレイと、第１貫通電極と、前記第１メモリセルアレイが記憶するデータとは無関係に前記第１貫通電極に第１信号を出力する第１出力回路と、を含む第１チップと、
前記第１チップの前記第１貫通電極に接続される入力端子と、出力端子と、前記入力端子が受けた入力信号に基づいて、前記出力端子に出力信号を出力するモニタ回路と、を含む第２チップと、を備えることを特徴とする積層型半導体装置。
【請求項２】
複数のメモリセルを含む第２メモリセルアレイと、第２貫通電極と、前記第２メモリセルアレイが記憶するデータとは無関係に前記第２貫通電極に第２信号を出力する第２出力回路と、を含む第３チップと、をさらに備え、
前記第２チップの前記入力端子は、前記第２チップの前記第２貫通電極に接続されることを特徴とする請求項１記載の積層型半導体装置。
【請求項３】
前記第１チップは、第１ヒューズ回路を介して前記第１出力回路に電源を供給する第１電源線をさらに含み、
前記第２チップは、第２ヒューズ回路を介して前記第２出力回路に電源を供給する第２電源線をさらに含み、
前記第１チップをテストする第１期間に、前記第１及び第２ヒューズ回路は、導通状態であり、
前記第１期間後の第２期間に、前記第１及び第２ヒューズ回路は、非導通状態であることを特徴とする請求項１又は２記載の積層型半導体装置。
【請求項４】
前記第２チップは、前記モニタ回路を保護する保護素子を含むことを特徴とする請求項１乃至３のいずれか一項に記載の積層型半導体装置。
【請求項５】
前記第２チップは、前記出力端子に接続され、前記モニタ回路が生成した前記出力信号をアナログデジタル変換することによりデジタル値を生成する評価回路を含むことを特徴とする請求項１乃至４のいずれか一項に記載の積層型半導体装置。
【請求項６】
前記第２チップの前記モニタ回路は、カレントミラー構成を含むことを特徴とする請求項１乃至５のいずれか一項に記載の積層型半導体装置。
【請求項７】
複数のメモリセルを含む第３メモリセルアレイと、第３貫通電極と、前記第３メモリセルアレイが記憶するデータとは無関係に前記第３貫通電極に第３信号を出力する第３出力回路と、を含む第４チップと、をさらに備え、
前記第２チップは、前記第１チップの前記第１貫通電極に接続される入力端子と前記モニタ回路との間に挿入され、前記第１チップの前記第１貫通電極に接続される入力端子及び前記第４チップの前記第３貫通電極に接続される他の入力端子のうちの選択した一方を、前記モニタ回路に接続させる選択回路と、さらに備えることを特徴とする請求項１乃至６のいずれか一項に記載の積層型半導体装置。
【請求項８】
第１チップと、前記第１チップに積層された第２のチップとを備え、
前記第１チップ及び前記第２チップの少なくとも一方は、該チップを貫通して設けられた複数の第１貫通電極及び第２貫通電極を有し、
前記第１チップは、ユーザデータを記憶するメモリセルアレイと、前記メモリセルアレイに対するアクセス動作を行うアクセス制御回路と、前記メモリセルアレイから読み出された前記ユーザデータを出力する複数の出力バッファと、前記アクセス制御回路から供給されたテスト信号を出力するレプリカ回路とを有し、
前記第２チップは、複数の入力バッファと、モニタ回路と、外部端子とを有し、
前記複数の出力バッファと前記複数の入力バッファは、前記複数の第１貫通電極を介してそれぞれ相互に接続され、
前記レプリカ回路と前記モニタ回路は、前記第２貫通電極を介して相互に接続され、
前記レプリカ回路は、テスト動作時においてテスト信号を前記第２貫通電極に出力し、
前記モニタ回路は、前記テスト動作時において前記第２の貫通電極を介して供給される前記テスト信号をモニタすることによってモニタ信号を生成し、前記モニタ信号を前記外部端子に出力することを特徴とする積層型半導体装置。
【請求項９】
前記複数の出力バッファと前記複数の入力バッファとの間には、静電保護素子がそれぞれ接続され、
前記レプリカ回路と前記モニタ回路との間においては、静電保護素子が排除されていることを特徴とする請求項８に記載の積層型半導体装置。
【請求項１０】
前記複数の出力バッファと前記複数の入力バッファとの間、並びに、前記レプリカ回路と前記モニタ回路との間には、静電保護素子がそれぞれ接続されていることを特徴とする請求項８に記載の積層型半導体装置。
【請求項１１】
前記第１チップは、前記複数の出力バッファ及び前記レプリカ回路に電源を供給する第１電源線をさらに有し、
前記第２チップは、前記複数の入力バッファ及び前記モニタ回路に電源を供給する第２電源線をさらに有し、
前記第１電源線には、前記複数の出力バッファと前記レプリカ回路との間に設けられた第１ヒューズ回路が接続され、
前記第２電源線には、前記複数の入力バッファと前記モニタ回路との間に設けられた第２ヒューズ回路が接続されていることを特徴とする請求項８乃至１０のいずれか一項に記載の積層型半導体装置。
【請求項１２】
前記モニタ回路は、前記テスト信号のレベルに基づいた入力電流が流れるカレントミラー回路を含み、前記カレントミラー回路の出力電流が前記モニタ信号として前記外部端子に出力されることを特徴とする請求項８乃至１１のいずれか一項に記載の積層型半導体装置。
【請求項１３】
前記モニタ回路は、前記テスト信号のレベルに基づいた入力電流が流れるカレントミラー回路と、前記カレントミラー回路の出力電流をアナログデジタル変換することによって前記モニタ信号を生成する評価回路とを含むことを特徴とする請求項８乃至１１のいずれか一項に記載の積層型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は積層型半導体装置に関し、特に、貫通電極を介して複数の半導体チップが相互に接続されてなる積層型半導体装置に関する。
【背景技術】
【０００２】
近年、複数の半導体チップを高密度にパッケージングする技術として、マルチチップパッケージと呼ばれるパッケージング方法が知られている。マルチチップパッケージにおいては、パッケージ基板上に複数の半導体チップを積層し、ボンディングワイヤを用いて各半導体チップとパッケージ基板とを接続する。
【０００３】
しかしながら、マルチチップパッケージには多数のボンディングワイヤが用いられるため、ボンディングに必要なエリア分だけパッケージの平面サイズが増大するだけでなく、ボンディングワイヤの寄生インダクタンス成分によって信号品質が悪化するという問題があった。このような問題を解決すべく、近年においては、貫通電極を介して複数の半導体チップが相互に接続されてなる積層型半導体装置が提案されている（特許文献１参照）。
【０００４】
特許文献１に記載された積層型半導体装置はテスト回路を備えており、積層後においてもテスト回路を用いてメモリセルアレイに不良があるか否かをテストすることが可能である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−８２４４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、貫通電極を用いた積層型半導体装置では、上下に隣接する半導体チップがバンプ電極を介して接続されるため、積層時において平面的な位置ずれが生じると、接続不良が発生するおそれがある。このような接続不良はテスト動作などによって検出することが可能である。
【０００７】
しかしながら、特許文献１に記載のテスト回路は、メモリセルアレイから読み出されたリードデータを圧縮して出力するものであることから、不良が検出された場合であっても、これが接続不良に起因するものであるのか、メモリセルアレイの不良に起因するものであるのか、判別が困難であった。
【課題を解決するための手段】
【０００８】
本発明の一側面による積層型半導体装置は、複数のメモリセルを含む第１メモリセルアレイと、第１貫通電極と、前記第１メモリセルアレイが記憶するデータとは無関係に前記第１貫通電極に第１信号を出力する第１出力回路と、を含む第１チップと、前記第１チップの前記第１貫通電極に接続される入力端子と、出力端子と、前記入力端子が受けた入力信号に基づいて、前記出力端子に出力信号を出力するモニタ回路と、を含む第２チップと、を備えることを特徴とする。
【０００９】
本発明の他の側面による積層型半導体装置は、第１チップと、前記第１チップに積層された第２のチップとを備え、前記第１チップ及び前記第２チップの少なくとも一方は、該チップを貫通して設けられた複数の第１貫通電極及び第２貫通電極を有し、前記第１チップは、ユーザデータを記憶するメモリセルアレイと、前記メモリセルアレイに対するアクセス動作を行うアクセス制御回路と、前記メモリセルアレイから読み出された前記ユーザデータを出力する複数の出力バッファと、前記アクセス制御回路から供給されたテスト信号を出力するレプリカ回路とを有し、前記第２チップは、複数の入力バッファと、モニタ回路と、外部端子とを有し、前記複数の出力バッファと前記複数の入力バッファは、前記複数の第１貫通電極を介してそれぞれ相互に接続され、前記レプリカ回路と前記モニタ回路は、前記第２貫通電極を介して相互に接続され、前記レプリカ回路は、テスト動作時においてテスト信号を前記第２貫通電極に出力し、前記モニタ回路は、前記テスト動作時において前記第２の貫通電極を介して供給される前記テスト信号をモニタすることによってモニタ信号を生成し、前記モニタ信号を前記外部端子に出力することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、メモリセルアレイから読み出されたデータとは異なる信号をテスト専用の貫通電極を介して送信していることから、メモリセルアレイに不良があるか否かにかかわらず、接続不良を正確に評価することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の好ましい実施形態による積層型半導体装置の外観を示す略断面図である。
【図２】第１の実施形態による半導体チップ２１〜２５の回路構成を説明するためのブロック図である。
【図３】Ｉ／Ｏ回路３４の主要部及びレプリカ出力回路３５の構成を示す回路図である。
【図４】半導体チップ２１〜２５に設けられた出力バッファＲＯＢとモニタ回路４６との接続関係を説明するための模式図である。
【図５】モニタ回路４６の回路図である。
【図６】第２の実施形態による半導体チップ２１〜２５の回路構成を説明するためのブロック図である。
【図７】第３の実施形態による半導体チップ２１〜２５の回路構成を説明するためのブロック図である。
【図８】第４の実施形態による半導体チップ２１〜２５に設けられた出力バッファＲＯＢとモニタ回路４６との変形例による接続関係を説明するための模式図である。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１３】
図１は、本発明の好ましい実施形態による積層型半導体装置の外観を示す略断面図である。
【００１４】
図１に示すように、本実施形態による積層型半導体装置は、インターポーザ１０の表面上に積層された半導体チップ２１〜２５を備えている。一例として、半導体チップ２１〜２４についてはワイドＩ／Ｏ型のＤＲＡＭ（Dynamic Random Access Memory）を用い、半導体チップ２５についてＤＲＡＭを制御するコントローラを用いることができる。他の例として、半導体チップ２１〜２４についてはＤＲＡＭのバックエンド部が集積されたコアチップを用い、半導体チップ２５についてＤＲＡＭのフロントエンド部が集積されたインターフェースチップを用い、いわゆるＣＯＣ（Chip On Chip）型の積層構造を用いることができる。尚、図１に示す例では、半導体チップ２５の平面サイズが半導体チップ２１〜２４の平面サイズよりも小さいが、本発明がこれに限定されるものではない。また、積層される半導体チップの種類や数についても限定されない。
【００１５】
本実施形態においては半導体チップ２１〜２５がいずれもフェイスダウン方式で実装されている。フェイスダウン方式とは、トランジスタなどが形成される回路形成面が下向き、つまり、インターポーザ１０側を向くように半導体チップを搭載する方式である。そして、半導体チップ２２〜２５には、当該チップを貫通する貫通電極ＴＳＶが設けられており、貫通電極ＴＳＶを介して半導体チップ２１〜２５がインターポーザ１０に接続されている。
【００１６】
図１に示すように、貫通電極ＴＳＶの一端には表面バンプＦＢが接続され、他端には裏面バンプＢＢが接続されている。表面バンプＦＢとは回路形成面側に設けられたバンプ電極であり、裏面バンプＢＢとは裏面側に設けられたバンプ電極である。
【００１７】
そして、上層に位置する半導体チップの表面バンプＦＢは、下層に位置する半導体チップの裏面バンプＢＢに接続されている。尚、本実施形態においてはフェイスダウン方式が用いられているため、最上層に位置する半導体チップ２１には貫通電極ＴＳＶ及び裏面バンプＢＢは設けられていない。この場合、半導体チップ２２〜２４に比べて半導体チップ２１の厚みを厚くすることが好ましく、これによれば、積層型半導体装置の機械的強度が高められることから反りの発生を防止することが可能となる。但し、最上層の半導体チップ２１にも貫通電極ＴＳＶ及び裏面バンプＢＢを設けても構わない。この場合、半導体チップ２１〜２４を全て同一の工程で作製することが可能となる。
【００１８】
最下層に位置する半導体チップ２５の表面バンプＦＢは、インターポーザ１０に設けられた基板電極１１に接続されている。基板電極１１は、インターポーザ１０に設けられた貫通電極１２を介して、裏面に設けられた外部端子１３に接続される。
【００１９】
＜第１の実施形態＞
図２は、半導体チップ２１〜２５の回路構成を説明するためのブロック図であり、第１の実施形態に相当する。尚、半導体チップ２１〜２４は互いに同じ回路構成を有しているため、図２には代表して半導体チップ２１の回路構成を図示している。
【００２０】
図２に示すように、半導体チップ２１は、複数のメモリセルＭＣを含むメモリセルアレイ３１と、メモリセルアレイ３１に対するアクセス動作を行うアクセス制御回路３２とを備えている。アクセス制御回路３２には内部コマンドアドレス信号ＣＡｉｎｔが供給され、アクセス制御回路３２はこれに基づいて所定の動作を行う。特に限定されるものではないが、内部コマンドアドレス信号ＣＡｉｎｔには、コマンド信号、アドレス信号、クロック信号などが含まれる。
【００２１】
そして、内部コマンドアドレス信号ＣＡｉｎｔがリード動作を示している場合には、メモリセルアレイ３１にアクセスすることによってリード動作を行う。読み出された内部ユーザデータＤＱｉｎｔは、データ制御回路３３を介してＩ／Ｏ回路３４に供給され、表面バンプＦＢを介して半導体チップ２１の外部に出力される。また、内部コマンドアドレス信号ＣＡｉｎｔがライト動作を示している場合には、メモリセルアレイ３１にアクセスすることによってライト動作を行う。ライト動作時においては、表面バンプＦＢに入力された内部ユーザデータＤＱｉｎｔがＩ／Ｏ回路３４及びデータ制御回路３３を介してメモリセルアレイ３１に供給される。
【００２２】
さらに、内部コマンドアドレス信号ＣＡｉｎｔがテスト動作を示している場合、アクセス制御回路３２はテスト信号ＴＥＳＴをレプリカ出力回路３５に供給する。これを受けて、レプリカ出力回路３５はテスト信号ＴＥＳＴをバッファリングし、貫通電極ＴＳＶを介して半導体チップ２５に出力する。テスト信号ＴＥＳＴは、メモリセルアレイ３１から読み出されたユーザデータとは異なる信号であり、アクセス制御回路３２からレプリカ出力回路３５に直接供給される。
【００２３】
一方、半導体チップ２５は、外部から供給される外部コマンドアドレス信号ＣＡｅｘｔを受けて内部コマンドアドレス信号ＣＡｉｎｔを生成するアクセス制御回路４１を備えている。アクセス制御回路４１は、外部コマンドアドレス信号ＣＡｅｘｔを内部コマンドアドレス信号ＣＡｉｎｔに変換し、半導体チップ２１〜２４に供給する役割を果たす。
【００２４】
さらに、半導体チップ２５は、内部ユーザデータＤＱｉｎｔを入出力するＩ／Ｏ回路４２と、外部ユーザデータＤＱｅｘｔを入出力するＩ／Ｏ回路４３と、これらＩ／Ｏ回路４２，４３の間に接続されたデータ制御回路４４を備える。かかる構成により、リード動作時においては、半導体チップ２１〜２４からＩ／Ｏ回路４２に入力された内部ユーザデータＤＱｉｎｔがデータ制御回路４４を介してＩ／Ｏ回路４３に供給され、外部ユーザデータＤＱｅｘｔとして外部に出力される。また、ライト動作時においては、外部からＩ／Ｏ回路４３に入力された外部ユーザデータＤＱｅｘｔがデータ制御回路４４を介してＩ／Ｏ回路４２に供給され、内部ユーザデータＤＱｉｎｔとして半導体チップ２１〜２４に供給される。データ制御回路は、パラレルシリアル変換などを行うことによって内部ユーザデータＤＱｉｎｔを外部ユーザデータＤＱｅｘｔに変換するとともに、シリアルパラレル変換などを行うことによって外部ユーザデータＤＱｅｘｔを内部ユーザデータＤＱｉｎｔに変換する役割を果たす。
【００２５】
さらに、半導体チップ２５は、レプリカ出力回路４５を備える。レプリカ出力回路４５は、半導体チップ２１〜２４に設けられたレプリカ出力回路３５と同様の回路であり、アクセス制御回路４１による制御のもと、テスト信号ＴＥＳＴを出力する。
【００２６】
テスト信号ＴＥＳＴは、半導体チップ２５に設けられたモニタ回路４６に入力される。モニタ回路４６は、テスト信号ＴＥＳＴを受けてモニタ信号ＭＯＮを生成し、これを外部に出力する。モニタ回路４６の回路構成については後述する。
【００２７】
図２に示すように、動作電源として、電源電位ＶＤＤ及び接地電位ＶＳＳは、半導体チップ２１〜２５に含まれる各回路ブロック３１〜３５，４１〜４６に供給されている。
【００２８】
ヒューズ回路Ｆ１，Ｆ２は、電源電位ＶＤＤを供給する電源線ＶＬ１，ＶＬ２に挿入されており、レプリカ出力回路３５は、ヒューズ回路Ｆ１を介して電源電位ＶＤＤが供給され、レプリカ出力回路４５及びモニタ回路４６は、ヒューズ回路Ｆ２を介して電源電位ＶＤＤが供給される。したがって、ヒューズ回路Ｆ１，Ｆ２が切断されると、レプリカ出力回路３５，４５及びモニタ回路４６は、電源線ＶＬ１，ＶＬ２から切り離されることになる。
【００２９】
各回路ブロック３１〜３５，４１〜４６が同じ電源を使用することは必須でなく、回路ブロックごとに電圧の異なる電源を用いても構わない。
【００３０】
さらに、ＥＳＤによる静電破壊を防止するための静電保護素子Ｍは、半導体チップ２１〜２５に設けられた各端子（表面バンプＦＢ及び裏面バンプＢＢ）に接続されている。但し、図２に示すように、レプリカ出力回路３５，４５及びモニタ回路４６に対応する端子には静電保護素子Ｍが接続されていない。このため、レプリカ出力回路３５，４５及びモニタ回路４６はＥＳＤによる静電破壊を引き起こす可能性があるが、テスト信号ＴＥＳＴ及びモニタ信号ＭＯＮは静電保護素子Ｍによる負荷の影響を受けなくなり、より正確なモニタリングが可能となる。
【００３１】
図３は、Ｉ／Ｏ回路３４の主要部及びレプリカ出力回路３５の構成を示す回路図である。
【００３２】
図３に示すように、Ｉ／Ｏ回路３４には内部ユーザデータＤＱｉｎｔを構成するビットＤＱ０〜ＤＱｎごとに設けられたバッファ回路ＢＦ０〜ＢＦｎを備えている。各バッファ回路ＢＦ０〜ＢＦｎは、リード動作時に活性化される出力バッファＯＢと、ライト動作時に活性化される入力バッファＩＢからなり、対応する表面バンプＦＢ（及び裏面バンプＢＢ）とデータ制御回路３３との間に接続されている。これらバッファ回路ＢＦ０〜ＢＦｎには、動作電源として電源電位ＶＤＤ及び接地電位ＶＳＳが供給される。
【００３３】
一方、レプリカ出力回路３５は、出力バッファＲＯＢからなり、入力バッファは設けられていない。出力バッファＲＯＢは出力バッファＯＢのレプリカであり、出力バッファＯＢと同じ特性を有している。また、上述の通り、レプリカ出力回路３５はヒューズ回路Ｆ１を介して電源線ＶＬ１に接続され、且つ、対応する端子には静電保護素子Ｍが接続されていない。
【００３４】
半導体チップ２５に設けられたＩ／Ｏ回路４２，４３についても、図３に示したＩ／Ｏ回路３４と同様の回路構成を有している。したがって、リード動作時においては、半導体チップ２１〜２４側の出力バッファＯＢから内部ユーザデータＤＱｉｎｔが出力され、対応する貫通電極ＴＳＶを介して半導体チップ２５側の入力バッファＩＢに供給される。また、ライト動作時においては、半導体チップ２５側の出力バッファＯＢから内部ユーザデータＤＱｉｎｔが出力され、対応する貫通電極ＴＳＶを介して半導体チップ２１〜２４側の入力バッファＩＢに供給される。
【００３５】
半導体チップ２５に設けられたレプリカ出力回路４５についても、図３に示したレプリカ出力回路３５と同様の回路構成を有しており、出力バッファＯＢのレプリカである出力バッファＲＯＢによって構成されている。
【００３６】
図４は、半導体チップ２１〜２５に設けられた出力バッファＲＯＢとモニタ回路４６との接続関係を説明するための模式図である。
【００３７】
図４に示すように、半導体チップ２１〜２４に設けられた出力バッファＲＯＢの出力ノードは、当該半導体チップの表面バンプＦＢにそれぞれ接続されている。これら表面バンプＦＢは、それぞれ下層に位置する半導体チップ２２〜２５の裏面バンプＢＢを介し、貫通電極ＴＳＶに接続されている。貫通電極ＴＳＶは、当該半導体チップの表面バンプＦＢに接続されている。
【００３８】
かかる構成により、半導体チップ２１〜２５に設けられた貫通電極ＴＳＶ、表面バンプＦＢ及び裏面バンプＢＢは、図４に示すように１本の信号パスを構成する。この信号パスは、半導体チップ２５に設けられたモニタ回路４６に接続される。モニタ回路４６は、信号パスを介して供給されるテスト信号ＴＥＳＴをモニタリングし、これに基づいてモニタ信号ＭＯＮを生成する。モニタ信号ＭＯＮは、半導体チップ２５の表面バンプＦＢを介して外部に出力される。
【００３９】
ここで、半導体チップ２１〜２５に設けられた出力バッファＲＯＢは、互いに排他的に活性化される。これにより、モニタ回路４６には、各半導体チップ２１〜２５から出力されるテスト信号ＴＥＳＴが時分割で供給される。かかる制御は、内部コマンドアドレス信号ＣＡｉｎｔに含まれる所定の信号（例えばチップ選択信号）を用いることによって、半導体チップ２１〜２５内のアクセス制御回路３２，４１を排他的に選択することによって実現可能である。
【００４０】
図５は、モニタ回路４６の回路図である。
【００４１】
図５に示すように、モニタ回路４６は、ゲート電極にバイアス電位Ｖｂを受けるＮチャンネル型ＭＯＳトランジスタＮ１と、ゲート電極にテスト信号ＴＥＳＴを受けるＮチャンネル型ＭＯＳトランジスタＮ２と、トランジスタＮ１，Ｎ２の接続点にゲート電極が接続されたＰチャンネル型ＭＯＳトランジスタＰ０とを備えている。トランジスタＰ０を流れる電流は、Ｐチャンネル型ＭＯＳトランジスタＰ１，Ｐ２からなるカレントミラー回路に入力され、その出力電流がモニタ信号ＭＯＮとして外部に出力される。
【００４２】
かかる構成により、モニタ信号ＭＯＮの電流値は、テスト信号ＴＥＳＴの電位レベルに応じてリニアに変化することになる。したがって、外部のテスタを用いてモニタ信号ＭＯＮの電流値を検出すれば、テスト信号ＴＥＳＴの電位レベルを正確に評価することが可能となる。
【００４３】
また、モニタ回路４６に接続された電源線ＶＬ２にはヒューズ回路Ｆ２が接続されており、テスト動作時にはヒューズ回路Ｆ２を非切断状態（導通状態）とすることによりモニタ回路４６に電源を供給する。その後テストが完了すると、ヒューズ回路Ｆ２は切断される。
【００４４】
以上が本実施形態による積層型半導体装置の構成である。
【００４５】
以上説明したように、本実施形態によれば、テスト専用の貫通電極ＴＳＶを介してテスト信号ＴＥＳＴをモニタ回路４６に送信していることから、上下の半導体チップ間の接続が不良である場合、例えば、上層に位置する半導体チップの表面バンプＦＢと下層に位置する半導体チップの裏面バンプＢＢの平面位置にずれが生じている場合、モニタ信号ＭＯＮを解析することによってこれを検出することが可能となる。また、モニタ信号ＭＯＮは、アナログ的な電流波形を有しているため、単純なパス／フェイルだけでなく、接続不良によって信号パスがどの程度高抵抗化しているかを評価することも可能である。
【００４６】
しかも、本実施形態においては、メモリセルアレイ３１から読み出された内部ユーザデータＤＱｉｎｔとは異なるテスト信号ＴＥＳＴを用いていることから、メモリセルアレイ３１に不良があるか否かにかかわらず、接続不良を正確に評価することができる。また、メモリセルアレイ３１にテストデータを書き込む必要もない。
【００４７】
また、本実施形態においては、レプリカ出力回路３５，４５及びモニタ回路４６に静電保護素子Ｍが接続されていないことから、テスト信号ＴＥＳＴ及びモニタ信号ＭＯＮの負荷が軽減される。これにより、より高精度なテストが可能となる。そして、テストが完了した後、ヒューズ回路Ｆ１，Ｆ２を切断すれば、レプリカ出力回路３５，４５及びモニタ回路４６が電源線ＶＬ１，ＶＬ２から切り離されるため、レプリカ出力回路３５，４５及びモニタ回路４６に印加されたＥＳＤが他の回路に伝播することがない。
【００４８】
＜第２の実施形態＞
図６は、半導体チップ２１〜２５の他の回路構成を説明するためのブロック図であり、第２の実施形態に相当する。
【００４９】
図６に示すように、本実施形態による半導体チップ２１〜２５は、レプリカ出力回路３５，４５及びモニタ回路４６に対応する端子（表面バンプＦＢ及び裏面バンプＢＢ）に静電保護素子Ｍが接続されているとともに、ヒューズ回路Ｆ１，Ｆ２が削除されている点において、図２に示した第１の実施形態と相違している。その他の構成は第１の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００５０】
本実施形態においては、レプリカ出力回路３５，４５及びモニタ回路４６にも静電保護素子Ｍを接続していることから、テスト後においても、ヒューズ回路Ｆ１，Ｆ２を用いて電源線ＶＬ１，ＶＬ２を切り離す必要が無くなる。これにより、ヒューズ回路の切断動作が不要となるとともに、チップ面積を縮小することが可能となる。
【００５１】
＜第３の実施形態＞
図７は、半導体チップ２１〜２５のさらに他の回路構成を説明するためのブロック図であり、第３の実施形態に相当する。
【００５２】
図７に示すように、本実施形態による半導体チップ２１〜２５は、モニタ回路４６に評価回路４７が含まれている点において、図６に示した第２の実施形態と相違している。その他の構成は第２の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００５３】
評価回路４７は、アナログ波形を有するモニタ信号ＭＯＮをアナログデジタル変換することによって、デジタル化されたモニタ信号ＭＯＮＤを生成する回路である。第１及び第２の実施形態ではモニタ信号ＭＯＮがアナログ値としてテスタに供給されるため、テスタはこれをアナログ値のまま評価するか、或いは、アナログデジタル変換してから評価する必要がある。しかしながら、本実施形態では、デジタル化されたモニタ信号ＭＯＮＤをテスタに出力することができることから、テスタ側における処理を簡素化することが可能となる。
【００５４】
＜第４の実施形態＞
図８は、半導体チップ２１〜２５に設けられた出力バッファＲＯＢとモニタ回路４６との変形例による接続関係を説明するための模式図であり、第４の実施形態に相当する。
【００５５】
図８に示す第４の実施形態では、半導体チップ２１〜２４から出力されるテスト信号ＴＥＳＴに対してそれぞれ個別の信号パスを用いている。これら４本の信号パスは、半導体チップ２５に設けられた選択回路４８を介してモニタ回路４６に接続される。選択回路４８は、選択信号Ｓに基づき、４本の信号パスのいずれかをモニタ回路４６に接続する。選択信号Ｓは、アクセス制御回路から選択回路４８に送られる構成とすることができる。
【００５６】
このような構成を用いた場合であっても、上述した第１から第３の各実施形態と適宜組み合わせことが可能であり、上述した各実施形態による効果を得ることが可能となる。
【００５７】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００５８】
１０      インターポーザ
１１      基板電極
１２      貫通電極
１３      外部端子
２１〜２５    半導体チップ
３１      メモリセルアレイ
３２      アクセス制御回路
３３      データ制御回路
３４      Ｉ／Ｏ回路
３５      レプリカ出力回路
４１      アクセス制御回路
４２，４３    Ｉ／Ｏ回路
４４      データ制御回路
４５      レプリカ出力回路
４６      モニタ回路
４７      評価回路
４８      選択回路
ＢＢ      裏面バンプ
ＢＦ０〜ＢＦｎ    バッファ回路
Ｆ１，Ｆ２    ヒューズ回路
ＦＢ      表面バンプ
ＩＢ      入力バッファ
Ｍ        静電保護素子
ＭＣ      メモリセル
ＯＢ      出力バッファ
ＲＯＢ    出力バッファ
ＴＳＶ    貫通電極
ＶＬ１，ＶＬ２    電源線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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