(57)【要約】【課題】ゲート絶縁膜が破壊されることを防止しつつ、オン抵抗の上昇を抑制できるＳｉＣ半導体装置を提供する。【解決手段】トレンチ７の底部を覆うようにｐ型ボトム層１０を形成しつつ、ｐ型ベース領域４とｎ-型ドリフト層２との間にｎ型電流分散層３を形成する。これにより、トレンチ７の底部におけるゲート酸化膜８内での電界集中を緩和することが可能となり、ゲート酸化膜８が破壊されることを防止することが可能となると共に、オン抵抗の低減を図ることが可能となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
炭化珪素からなる第１または第２導電型の基板（１）と、
前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
前記ドリフト層の上に形成され、かつ、該ドリフト層よりも第１導電型不純物濃度が高くされた炭化珪素からなる電流分散層（３）と、
前記電流分散層の上に形成された第２導電型の炭化珪素からなるベース領域（４）と、
前記ベース領域の上層部に形成され、前記ドリフト層よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（５）と、
前記ソース領域の表面から前記ベース領域よりも深くまで形成され、一方向を長手方向として複数本がストライプ状に並列されたトレンチ（７）と、
前記トレンチの内壁面に形成されたゲート絶縁膜（８）と、
前記トレンチ内において、前記ゲート絶縁膜の上に形成されたゲート電極（９）と、
前記ソース領域および前記ベース領域に電気的に接続されたソース電極（１２）と、
前記基板の裏面側に形成されたドレイン電極（１４）と、
前記ベース領域よりも下方に配置され、前記トレンチの底部におけるコーナー部を含めて該トレンチの底部を覆い、前記電流分散層以上の深さとされた第２導電型のボトム層（１０）と、を有し、
前記ゲート電極への印加電圧を制御することで前記トレンチの側面に位置する前記ベース領域の表面部に反転型のチャネル領域を形成し、前記ソース領域と前記電流分散層および前記ドリフト層を介して、前記ソース電極および前記ドレイン電極の間に電流を流す反転型のＭＯＳＦＥＴを備えたことを特徴とする炭化珪素半導体装置。
【請求項２】
前記電流分散層は、前記トレンチの底部よりも深い位置まで形成されていることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
複数本が並列された前記トレンチのうち隣り合うもの同士の間において、前記ベース領域に接しつつ前記ドリフト層に達する第２導電型のディープ層（１１）が備えられていることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記ボトム層および前記ディープ層の不純物濃度は、前記ドレイン電極に対して電圧が印加される逆バイアス時に、前記電流分散層との境界部から広がる空乏層によって完全空乏化しない濃度に設定されていることを特徴とする請求項３に記載の炭化珪素半導体装置。
【請求項５】
前記ボトム層および前記ディープ層の不純物濃度は、前記電流分散層の不純物濃度の２倍以上とされていることを特徴とする請求項４に記載の炭化珪素半導体装置。
【請求項６】
前記ベース領域は、前記ソース領域側に位置する第１層（４ａ）と前記電流分散層側に位置する第２層（４ｂ）とを有し、前記第２層の方が前記第１層よりも不純物濃度が高くされていることを特徴とする請求項１ないし５のいずれか１つに記載の炭化珪素半導体装置。
【請求項７】
前記電流分散層の不純物濃度は、炭化珪素の内部電位によって該電流分散層内に伸びる空乏層の距離の２倍よりも前記ベース領域と前記ボトム層との間の距離の方が大きくなる濃度に設定されていることを特徴とする請求項１ないし６のいずれか１つに記載の炭化珪素半導体装置。
【請求項８】
前記炭化珪素の内部電位によって該電流分散層内に伸びる空乏層の距離は、真空の誘電率をε0、素電荷をｑ、炭化珪素の比誘電率をＫｓ、炭化珪素の内部電位をΨｄとして、
【数１】
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であることを特徴とする請求項７に記載の炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲートを有する炭化珪素（以下、ＳｉＣという）半導体装置に関する。
【背景技術】
【０００２】
近年、高い電界破壊強度が得られるパワーデバイスの素材としてＳｉＣが注目されている。ＳｉＣ半導体装置では電界破壊強度が強いため、大電流の制御を行うことができる。そのため、ハイブリットカー用のモーターの制御への活用が期待されている。
【０００３】
ＳｉＣ半導体装置において、より大電流を流すには、チャネル密度を高くすることが有効である。このため、シリコントランジスタにおいて、トレンチゲート構造のＭＯＳＦＥＴが採用され実用化されている。このトレンチゲート構造は当然ＳｉＣ半導体装置にも適用できる構造であるが、ＳｉＣに応用する場合、大きな問題がある。すなわち、ＳｉＣは破壊電界強度がシリコンの１０倍あるため、ＳｉＣ半導体装置にはシリコンデバイスの１０倍近い電圧をかけた状態で使用される。そのため、ＳｉＣの中に入り込んだトレンチ内に形成されたゲート絶縁膜にもシリコンデバイスの１０倍強度の電界がかかり、トレンチのコーナー部においてゲート絶縁膜が容易に破壊してしまうという問題がある。シミュレーションによって計算したところ、ドレインに１２００Ｖ印加した場合、トレンチゲートには１０ＭＶ／ｃｍの電界が集中していた。実際の使用に耐えるには、半分の５ＭＶ／ｃｍ以下にする必要がある。
【０００４】
このような問題を解決するものとして、特許文献１において、トレンチゲート構造を構成するトレンチの底部にｐ型層を形成したＳｉＣ半導体装置が提案されている。このように、トレンチゲート構造を構成するトレンチの底部にｐ型層を形成することで、トレンチ底部におけるゲート絶縁膜内での電界集中を緩和し、ゲート絶縁膜が破壊されることを防止している。また、トレンチの底部のみにｐ型層を形成したのでは、サージが浸入した場合にサージがトレンチゲート構造の底部を通り、ゲート絶縁膜を破壊してしまう。このため、隣り合うトレンチの間にもｐ型層を形成し、逆バイアスジにトレンチの間に等電位線が入り込むことを抑制し、ゲート絶縁膜が破壊されることを防止している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−２６７５７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＳｉＣはワイドバンドギャップの材料であるため、その内部電位が３Ｖ以上と大きい。このため、ソースやドレインを０Ｖに接続しておいても、ｐ型層の周り全域に、ｐ型層に−３Ｖ程度を印加した程度の空乏層が自然に広がる。したがって、ｐ型層から伸びた空乏層によって、各ｐ型層の間における電流経路が狭まり、オン抵抗を上昇させるという問題が発生する。
【０００７】
本発明は上記点に鑑みて、ゲート絶縁膜が破壊されることを防止しつつ、オン抵抗の上昇を抑制できるＳｉＣ半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、請求項１に記載の発明では、第１導電型のＳｉＣからなるドリフト層（２）と、ドリフト層の上に形成され、かつ、該ドリフト層よりも第１導電型不純物濃度が高くされたＳｉＣからなる電流分散層（３）と、電流分散層の上に形成された第２導電型のＳｉＣからなるベース領域（４）と、ベース領域の上層部に形成され、ドリフト層よりも高濃度の第１導電型のＳｉＣにて構成されたソース領域（５）と、ソース領域の表面からベース領域よりも深くまで形成され、一方向を長手方向として複数本がストライプ状に並列されたトレンチ（７）と、トレンチの内壁面に形成されたゲート絶縁膜（８）と、トレンチ内において、ゲート絶縁膜の上に形成されたゲート電極（９）と、ソース領域およびベース領域に電気的に接続されたソース電極（１２）と、基板の裏面側に形成されたドレイン電極（１４）と、ベース領域よりも下方に配置され、トレンチの底部におけるコーナー部を含めて該トレンチの底部を覆い、電流分散層以上の深さとされた第２導電型のボトム層（１０）と、を有していることを特徴としている。
【０００９】
このように、トレンチの底部を覆うようにボトム層を形成しつつ、ベース領域とドリフト層との間に電流分散層を形成している。このため、トレンチの底部におけるゲート絶縁膜内での電界集中を緩和することが可能となり、ゲート絶縁膜が破壊されることを防止できる。また、ベース領域とボトム層との間においてトレンチが電流分散層と接している部分により構成される電流蓄積層からドリフト層までの間が空乏層で遮断されていない電流通路が確保される。これにより、オン抵抗も低減できる。
【００１０】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１実施形態にかかるトレンチゲート構造のＭＯＳＦＥＴの断面図である。
【図２】図１に示すＭＯＳＦＥＴのオン時における空乏層の広がり方を示した断面図である。
【図３】図１に示すＭＯＳＦＥＴからｎ型電流分散層３を無くした構造のオン時における空乏層の広がり方を示した断面図である。
【図４】図１に示すＭＯＳＦＥＴの製造工程を示した断面図である。
【図５】図４に続くＭＯＳＦＥＴの製造工程を示した断面図である。
【図６】図５に続くＭＯＳＦＥＴの製造工程を示した断面図である。
【図７】ｎ型電流分散層３の深さとゲート酸化膜８に加わる電界強度（ゲート電界）との関係を示したグラフである。
【図８】ｎ型電流分散層３の深さとオン抵抗との関係を示したグラフである。
【図９】本発明の第２実施形態にかかるトレンチゲート構造のＭＯＳＦＥＴの断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１３】
（第１実施形態）
本発明の第１実施形態について説明する。ここではＳｉＣ半導体装置に備えられる素子として反転型のトレンチゲート構造のＭＯＳＦＥＴについて説明する。
【００１４】
まず、図１を参照して、本実施形態にかかるトレンチゲート構造のＭＯＳＦＥＴの断面構成について説明する。この図は、ＭＯＳＦＥＴの２セル分を抽出したものに相当する。本図ではＭＯＳＦＥＴの２セル分しか記載していないが、図１に示すＭＯＳＦＥＴと同様の構造のＭＯＳＦＥＴが複数列隣り合うように配置されている。
【００１５】
図１に示すＭＯＳＦＥＴは、ＳｉＣ基板などによって構成されたｎ+型層１を用いて形成されている。ｎ+型層１は、リン等のｎ型不純物濃度が例えば５．０×１０18〜１．０×１０20／ｃｍ3、厚さ１００〜４００μｍとされ、ここではｎ型不純物濃度を１．０×１０19／ｃｍ3、厚さを１００μｍとしている。このｎ+型層１の表面には、ＳｉＣからなるｎ-型ドリフト層２が形成され、リン等のｎ型不純物濃度が例えば７．０×１０15〜１．０×１０16／ｃｍ3、厚さ８〜１２μｍ、ここではｎ型不純物濃度を８．０×１０15／ｃｍ3、厚さを１０μｍとしている。ｎ-型ドリフト層２の不純物濃度は深さ方向において一定であっても良いが、濃度分布に傾斜を付け、ｎ-型ドリフト層２のうちｎ+型層１側の方がｎ+型層１から離れる側よりも高濃度となるようにすることもできる。このようにすると、ｎ-型ドリフト層２の内部抵抗を低減できるため、オン抵抗を低減することが可能となる。
【００１６】
このｎ-型ドリフト層２の表層部にはｎ型電流分散層３およびｐ型ベース領域４が形成されており、さらに、ｐ型ベース領域４の上層部分にはｎ+型ソース領域５およびｐ+型コンタクト層６が形成されている。
【００１７】
ｎ型電流分散層３は、リン等のｎ型不純物濃度が例えば５．０×１０16〜２．５×１０17／ｃｍ3、厚さ０．７〜１．２μｍ程度で構成され、ここではｎ型不純物濃度を１．０×１０17／ｃｍ3、厚さを１．０μｍとしている。ｎ型電流分散層３の不純物濃度は、ＳｉＣの内部電位（約３Ｖ）においてｎ型電流分散層３に伸びる空乏層の距離の２倍よりも、ｐ型ベース領域３とｐ型ボトム層１０との間の距離の方が大きくなる濃度に設定されている。具体的には、ＳｉＣの内部電圧によってｎ型電流分散層に伸びる空乏層の距離Ｌは、数式１のように表される。数式１において、Ｎｄは、ｎ型電流分散層３の不純物濃度、ε0は、真空の誘電率（＝８．８５４×１０-14Ｆ／ｃｍ）、ｑは素電荷（＝１．６×１０-19Ｃ）、Ｋｓは炭化珪素の比誘電率（＝約１０）、Ψｄは、炭化珪素の内部電位（＝約３Ｖ）である。このため、ｐ型ベース領域３とｐ型ボトム層１０との間の距離の方が数式１で示されるＬを２倍した値よりも大きくなるように、ｎ型電流分散層３の不純物濃度を設定してある。例えば、Ｎｄ＝１×１０17／ｃｍ3の場合、数式１の右辺が０．３６４μｍになる。なお、数式１は、ｎ型電流分散層３側にのみ空乏層が伸びることを仮定した式であるため、実際に空乏層が伸びる距離は数式１よりも短くなる。
【００１８】
【数１】
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ｐ型ベース領域４は、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば１．０×１０17〜３．０×１０17／ｃｍ3、厚さ１．０〜１．４μｍ程度で構成され、ここではｐ型不純物濃度を２．０×１０17／ｃｍ3、厚さを１．２μｍとしている。
【００１９】
ｎ+型ソース領域５は、表層部におけるリン等のｎ型不純物濃度（表面濃度）が１．０×１０20〜３．０×１０20／ｃｍ3（ここでは１．０×１０20／ｃｍ3）、厚さ０．５μｍ程度で構成されている。ｐ+型コンタクト層６は、後述するソース電極１２をｐ型ベース領域４に低抵抗で接触させるためのものであり、例えば表層部におけるボロンもしくはアルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０20〜１．０×１０21／ｃｍ3（ここでは１．０×１０20／ｃｍ3）、厚さ０．７μｍ程度で構成されている。ｎ+型ソース領域５は、後述するトレンチゲート構造の両側に配置されており、ｐ+型コンタクト層６は、ｎ+型ソース領域５を挟んでトレンチゲート構造と反対側に備えられている。
【００２０】
また、ｐ型ベース領域４およびｎ+型ソース領域５を貫通してｎ型電流分散層３の厚みの途中位置に達するように、例えば幅が０．８〜１．２μｍ、ｎ+型ソース領域５の表面からの深さが１．７〜２．１μｍのトレンチ７が形成されている。ここでは、トレンチ７の幅を０．８μｍ、深さを１．９μｍとしており、例えば隣り合うトレンチ７の間の間隔（ピッチ）を４．０μｍとしている。このトレンチ７の側面と接するように上述したｐ型ベース領域４およびｎ+型ソース領域５が配置されている。
【００２１】
さらに、トレンチ７の内壁面はゲート酸化膜８にて覆われている。ゲート酸化膜８の厚みは、例えば６０〜８０ｎｍとされ、ここでは７５ｎｍとしている。また、トレンチ７は、ゲート酸化膜８の表面に形成されたゲート電極８によって埋め尽くされている。ゲート電極８は、不純物をドープしたＰｏｌｙ−Ｓｉによって構成されている。
【００２２】
このようにして、トレンチゲート構造が構成されている。このトレンチゲート構造は、図１の紙面垂直方向を長手方向として延設されている。そして、複数のトレンチゲート構造が図１中の左右方向において並列させられることでストライプ状とされている。また、上述したｎ+型ソース領域５およびｐ+型コンタクト層６もトレンチゲート構造の長手方向に沿って延設された構造とされている。
【００２３】
また、トレンチ７の底部を覆いつつ、ｐ型ベース領域４の下面から所定距離離間した位置よりｎ-型ドリフト層２に達するように、ｐ型ボトム層１０が形成されている。ここで、トレンチ７の底部を覆うとは、トレンチ７の底部におけるコーナー部を含めて覆うという意味であり、トレンチ７の底面から側面に至るようにｐ型ボトム層１０が形成されていることを意味している。例えば、ｐ型ボトム層１０は、ｐ型ベース領域４の底面から０．３〜０．５μｍ離間して形成され、ここではその間隔を０．４μｍとしている。また、ｐ型ボトム層１０は、例えば深さが０．８〜１．０μｍ、幅がトレンチ７から両側に所定距離突き出す幅とされ、ここでは深さを０．９μｍ、幅をトレンチ７から両側に０．２μｍずつ突き出す幅としている。ｐ型ボトム層１０のボロンもしくはアルミニウム等のｐ型不純物濃度は、例えば２．０×１０17〜５．０×１０17／ｃｍ3（ここでは５．０×１０17／ｃｍ3）としている。この濃度は、例えばｎ型電流分散層３の２倍以上の濃度とされ、逆バイアス時（後述するドレイン電極１４に電圧が印加された時）にｎ型電流分散層３との境界部から広がる空乏層によって完全空乏化しないように、完全空乏化条件よりも高い濃度となっている。
【００２４】
さらに、複数本が並列されたトレンチ７のうち隣り合うもの同士の間に、ｐ型ベース領域４の底面に接しつつｎ-型ドリフト層２に達するように、ｐ型層にて構成されたｐ型ディープ層１１が形成されている。例えば、ｐ型ディープ層１１は、下面がｐ型ボトム層１０と同じ深さとされ、ここではｐ型ベース領域４の下面からの深さを１．３μｍとしている。ｐ型ディープ層１１におけるボロンもしくはアルミニウム等のｐ型不純物濃度は、ｐ型ボトム層１０と同じ濃度とされている。このため、ｐ型ディープ層１１の濃度も、逆バイアス時（後述するドレイン電極１４に電圧が印加された時）にｎ型電流分散層３との境界部から広がる空乏層によって完全空乏化しないように、完全空乏化条件よりも高い濃度となっている。
【００２５】
また、ｎ+型ソース領域５およびｐ+型コンタクト層６の表面やゲート電極９の表面には、ソース電極１２やゲート配線（図示せず）が形成されている。ソース電極１２およびゲート配線は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されており、少なくともｎ型ＳｉＣ（具体的にはｎ+型ソース領域５やｎドープの場合のゲート電極９）と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、これらのうち少なくともｐ型ＳｉＣ（具体的にはｐ+型コンタクト層６やｐドープの場合のゲート電極９）と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、これらソース電極１２およびゲート配線は、層間絶縁膜１３上に形成されることで電気的に絶縁されており、層間絶縁膜１３に形成されたコンタクトホールを通じて、ソース電極１２はｎ+型ソース領域５およびｐ+型コンタクト層６と電気的に接触させられ、ゲート配線はゲート電極９と電気的に接触させられている。
【００２６】
そして、ｎ+型層１の裏面側にはｎ+型層１と電気的に接続されたドレイン電極１４が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴが構成されている。
【００２７】
このような反転型のトレンチゲート構造のＭＯＳＦＥＴは、以下のように動作する。
【００２８】
まず、ゲート電極９にゲート電圧を印加する前の状態では、ｐ型ベース領域４に反転層が形成されない。したがって、ドレイン電極１４に正の電圧を加えたとしても、ｐ型ベース領域４内に到達することはできず、ソース電極１２とドレイン電極１４との間に電流が流れない。
【００２９】
次に、オフ時（ゲート電圧＝０Ｖ、ドレイン電圧＝１２００Ｖ、ソース電圧＝０Ｖ）には、ドレイン電極１４に電圧を加えても逆バイアスになる。このため、ｐ型ベース領域４とｎ型電流分散層３およびｎ-型ドリフト層２（電流拡散層２ａを含む）の間より、空乏層が広がる。このとき、ｐ型ベース領域４の濃度が２．０×１０17／ｃｍ3と高いため、ｎ型電流分散層３の濃度が１．０×１０17／ｃｍ3であっても、空乏層は殆どｎ-型ドリフト層２側に広がることになり、１０μｍ程の広がりとなる。このため、ｐ型ベース領域４がパンチスルーすることはなく、ソース電極１２とドレイン電極１４との間に電流は流れない。
【００３０】
また、ゲート電圧が０Ｖになっているため、ドレイン−ゲート間にも電界がかかる。この場合、ｎ型不純物濃度が５．０×１０17／ｃｍ3のｐ型ボトム層１０がトレンチ７の底部を覆っているため、ｐ型ボトム層１０に侵入する空乏層は０．２μｍ以下となる。すなわち、空乏層の広がりが不純物濃度に反比例し、かつ、ｎ-型ドリフト層２の空乏層の広がりが１０μｍ程で、ｐ型ボトム層１０の不純物濃度がｎ-型ドリフト層２の５０倍以上なので、上記した値程度しかｐ型ボトム層１０内に空乏層が広がらない。このため、トレンチ７まで空乏層が到達しないので、ｐ型ボトム層１０に囲まれたトレンチ７の底部には電界の集中が殆ど起こらないようにできる。これにより、ゲート酸化膜８内での電界集中、特にゲート酸化膜８のうちのトレンチ７の底部での電界集中を緩和することが可能となり、ゲート酸化膜８が破壊されることを防止することが可能となる。
【００３１】
なお、トレンチ７のうちｐ型ベース領域４の下面から突き出してｐ型ボトム層１０に至るまでの間は、トレンチ７の周囲にｐ型層が存在しない領域となっている。しかしながら、ここではそのトレンチ７の突き出し量が少ないので電界集中は少なく、ドレイン電圧１２００Ｖにおいて、この突き出し部分に掛かる電界強度は４．４ＭＶ／ｃｍ程度となる。これは、ゲート酸化膜８に加わっても絶縁破壊されないレベルの電圧である。このため、本実施形態の構造によれば、ドレイン電極１４に１２００Ｖの電圧が印加されたとしてもゲート酸化膜８は破壊されず、耐圧１２００Ｖを達成することが可能となる。
【００３２】
続いて、オン時（ゲート電圧＝２０Ｖ、ドレイン電圧＝２Ｖ、ソース電圧＝０Ｖ）には、次のような動作を行う。具体的には、ＳｉＣは不純物濃度が例えば１．０×１０17／ｃｍ3のように高い場合、ソース電圧が０Ｖであってもｐ型ベース領域４が−３Ｖのように振舞うため、ｐ型ベース領域４からｎ型電流分散層３側に空乏層が広がる。この広がり量は、ｎ型電流分散層３の不純物濃度によって決まる。シミュレーションによって調べたところ、ｎ型電流分散層３の不純物濃度が８．０×１０15／ｃｍ3の場合には０．３μｍ、１．０×１０17／ｃｍ3の場合には０．０８μｍであった。
【００３３】
図２は、本実施形態にかかるＭＯＳＦＥＴの各部の不純物濃度を上記した濃度とした場合のオン時における空乏層の広がり方を示している。空乏層は非常に高抵抗で電流が流れ難いが、本実施形態ではｎ-型ドリフト層２よりも高不純物濃度のｎ型電流分散層３を備えているため、空乏層の広がりが抑制される。このため、ｐ型ベース領域４とｐ型ボトム層１０との間においてトレンチ７がｎ型電流分散層３と接している部分により構成される電流蓄積層からｎ-型ドリフト層２までの間が空乏層で遮断されていない電流通路が確保され、オン抵抗が低減される。
【００３４】
一方、図３は、本実施形態にかかるＭＯＳＦＥＴのうちｎ型電流分散層３を無くした構造においてオン時における空乏層の広がり方を示している。この図に示すように、ｎ型電流分散層３を形成していない場合、その部分がｎ-型ドリフト層２となり、ｎ-型ドリフト層２において空乏層が大きく広がることになる。このため、ｐ型ベース領域４とｐ型ボトム層１０との間においてトレンチ７がｎ-型ドリフト層２と接している部分も空乏層によって囲まれてしまい、電流通路が確保されなくなって、オン抵抗が高くなる。
【００３５】
したがって、本実施形態のように、ｎ型電流分散層３を備えた構造とすることで、よりオン抵抗の低減を図ることが可能となる。
【００３６】
そして、ゲート電極９にゲート電圧として２０Ｖが印加されるため、ｐ型ベース領域４のうちトレンチ７に接している表面に反転層が形成されると共に、ｎ型電流分散層３のうちトレンチ７に接している表面に電流蓄積層が形成される。このため、ソース電極１２から注入された電子はｎ+型ソース領域５からｐ型ベース領域４に形成された反転層および電流蓄積層を通った後、ｎ型電流分散層３に到達する。これにより、比較的高不純物濃度とされたｎ型電流分散層３内において電流の流れる範囲が広められた状態でソース電極１２とドレイン電極１４との間に電流を流すことができる。このとき、ｎ+型ソース領域５から電流蓄積層までの抵抗は０．６ｍΩ・ｃｍ2である。
【００３７】
ここで、電子はｎ型電流分散層３のうち低抵抗である空乏層以外の経路を通ってｎ-型ドリフト層２に到達する。ここでの抵抗は０．４Ω・ｃｍ2であった。図３に示すようなｎ型電流分散層３が無い構造では、空乏層によって電流経路の大部分が塞がれてしまうため、高抵抗となり、０．８Ω・ｃｍ2であった。
【００３８】
また、ｎ-型ドリフト層２に到達した電子は、ｎ+型層１を通り、ドレイン電極１４に到達する。このときのドリフト抵抗は、０．８Ω・ｃｍ2となり、ｎ+型層１の抵抗値は０．２５Ω・ｃｍ2となった。これらの抵抗は、図２、図３の構造共に同じである。
【００３９】
したがって、図２に示した本実施形態の構造の場合、ゲート電圧を２０Ｖ、ゲート酸化膜８の厚みを７５ｎｍとしたとき、オン抵抗が２．０５（＝０．６＋０．４＋０．８＋０．２５）Ω・ｃｍ2という低オン抵抗を達成できる。これに対して、図３の構造では、オン抵抗が２．４５（＝０．６＋０．８＋０．８＋０．２５）となり、図２に示した本実施形態の構造と比べて０．４Ω・ｃｍ2大きくなる。このように、本実施形態のＭＯＳＦＥＴによれば、高耐圧に加えて低オン抵抗化も実現できる。
【００４０】
次に、図１に示すトレンチゲート型のＭＯＳＦＥＴの製造方法について、図４〜図６を参照して説明する。
【００４１】
〔図４（ａ）に示す工程〕
まず、ｎ+型層１の上にｎ-型ドリフト層２が形成された構造のものを用意する。例えば、ｎ+型層１としてｎ+型ＳｉＣ基板を用意し、ｎ-型ドリフト層２をエピタキシャル成長させる。
【００４２】
〔図４（ｂ）に示す工程〕
ｎ-型ドリフト層２の表面に、ｎ型電流分散層３の一部を形成する。例えば、ｎ-型ドリフト層２の表層部に対してｎ型不純物（例えば窒素）をイオン注入すること、もしくはｎ-型ドリフト層２のエピタキシャル成長条件を途中で変更してｎ型不純物濃度を高めることにより、ｎ型電流分散層３を形成する。
【００４３】
〔図４（ｃ）に示す工程〕
ｎ型電流分散層３の表面にＬＴＯなどで構成されるマスク２０を形成したのち、フォトリソグラフィ工程を経て、ｐ型ボトム層１０およびｐ型ディープ層１１の形成予定領域においてマスク２０を開口させる。つまり、マスク２０にｐ型ボトム層１０およびｐ型ディープ層１１と同じストライプ状のレイアウトの開口部が形成されるようにする。そして、マスク２０上からｐ型不純物（例えばボロンやアルミニウム）のイオン注入を行った後、活性化を行うことでｐ型ボトム層１０を形成すると共にｐ型ディープ層１１の一部を形成する。その後、マスク２０を除去する。
【００４４】
〔図５（ａ）に示す工程〕
再び、ｐ型ボトム層１０およびｐ型ディープ層１１の一部が形成されたｎ型電流分散層３の表面にさらにエピタキシャル成長させ、ｎ型電流分散層３の残部を形成する。
【００４５】
〔図５（ｂ）に示す工程〕
ｎ型電流分散層３の表面にＬＴＯなどで構成されるマスク２１を形成したのち、フォトリソグラフィ工程を経て、ｐ型ディープ層１１の形成予定領域においてマスク２１を開口させる。つまり、マスク２１にｐ型ディープ層１１と同じストライプ状のレイアウトの開口部が形成されるようにする。そして、マスク２１上からｐ型不純物（例えばボロンやアルミニウム）のイオン注入を行った後、活性化を行うことでｐ型ディープ層１１の残部を形成する。その後、マスク２１を除去する。
【００４６】
〔図５（ｃ）に示す工程〕
ｎ型電流分散層３およびｐ型ディープ層１１の表面に、ｐ型ベース領域４をエピタキシャル成長させる。
【００４７】
〔図６（ａ）に示す工程〕
図示しないが、ｎ+型ソース領域５の形成予定領域が開口するマスクを形成したのち、このマスクの上からｎ型不純物（例えば窒素）をイオン注入し、その後、マスクを除去する。また、ｐ+型コンタクト層６の形成予定領域が開口するマスクを形成したのち、このマスクの上からｎ型不純物（例えばボロンやアルミニウム）をイオン注入し、その後、マスクを除去する。そして、活性化を行うことで、ｎ+型ソース領域５およびｐ+型コンタクト層６を形成する。
【００４８】
〔図６（ｂ）に示す工程〕
ｐ型ベース領域４、ｎ+型ソース領域５およびｐ+型コンタクト層６の上に、図示しないエッチングマスクを成膜したのち、トレンチ７の形成予定領域においてエッチングマスクを開口させる。そして、エッチングマスクを用いた異方性エッチングを行ったのち、必要に応じて等方性エッチングや犠牲酸化工程を行うことで、トレンチ７を形成する。この後、エッチングマスクを除去する。
【００４９】
次に、ゲート酸化膜形成工程を行うことでゲート酸化膜８を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化（熱酸化）によりゲート酸化膜８を形成する。続いて、ゲート酸化膜８の表面にｎ型不純物をドーピングしたポリシリコン層を成膜したのち、エッチバック工程等を行うことにより、トレンチ７内にゲート酸化膜８およびゲート電極９を残す。
【００５０】
この後の工程に関しては、従来と同様であるため図示しないが、層間絶縁膜１２を成膜したのち、層間絶縁膜１２をパターニングしてｎ+型ソース領域５やｐ+型コンタクト層６に繋がるコンタクトホールを形成すると共に、ゲート電極９に繋がるコンタクトホールを別断面に形成する。続いて、コンタクトホール内を埋め込むように電極材料を成膜したのち、これをパターニングすることでソース電極１２やゲート配線を形成する。また、ｎ+型層１の裏面側にドレイン電極１４を形成する。これにより、図１に示したＭＯＳＦＥＴが完成する。
【００５１】
以上説明したように、本実施形態では、トレンチ７の底部を覆うようにｐ型ボトム層１０を形成しつつ、ｐ型ベース領域４とｎ-型ドリフト層２との間にｎ型電流分散層３を形成している。このため、トレンチ７の底部におけるゲート酸化膜８内での電界集中を緩和することが可能となり、ゲート酸化膜８が破壊されることを防止することが可能となると共に、オン抵抗の低減を図ることが可能となる。
【００５２】
ここで、ｐ型ボトム層１０にてトレンチ７のコーナ部を含めた底部を覆うようにしているが、これによる効果を明らかにするための実験を行った。すなわち、本実施形態のようにｐ型ボトム層１１にてトレンチ７の底部のコーナー部を覆った場合と、コーナー部を覆わずにトレンチ７の底面の下方にのみｐ型ボトム層１１を配置した場合とで、ｎ型電流分散層３の深さを変化させて比較実験を行った。具体的には、ｐ型ベース領域４の下面からのｎ型電流分散層３の深さを変化させ、ゲート酸化膜８に加わる電界強度やオン抵抗の変化について調べた。
【００５３】
その結果、図７に示すように、ゲート酸化膜８に加わる電界強度（ゲート電界）については、ｎ型電流分散層３の深さに対して依存性を有しており、ｐ型ベース領域４の下面からのｎ型電流分散層３の深さが深くなるほど電界強度が大きくなることが確認された。そして、ｎ型電流分散層３の深さが０．５μｍの場合について比較すると、ｐ型ボトム層１１にてトレンチ７の底部のコーナー部を覆っていない場合には電界強度が５ＭＶ／ｃｍであったのに対し、コーナー部を覆った場合には電界強度が１ＭＶ／ｃｍであった。このため、ゲート酸化膜８に加わる電界強度について検討してみると、ｐ型ボトム層１１にてトレンチ７の底部のコーナー部を覆った場合の方が覆っていない場合と比較して電界強度を低下させられていた。
【００５４】
また、ゲート酸化膜８の絶縁破壊を考慮すると、目標とする電界強度が例えば５ＭＶ／ｃｍになる。そして、それを実現することができるｎ型電流分散層３の深さは、トレンチ７のコーナー部をｐ型ボトム層１１によって覆った場合には１．１μｍ、覆っていない場合には０．５μｍとなる。したがって、トレンチ７のコーナー部をｐ型ボトム層１１によって覆うことで、より深い位置までｎ型電流分散層３を形成したとしても、ゲート酸化膜８の破壊を防止することが可能になると言える。
【００５５】
一方、図８に示すように、ｐ型ボトム層１１にてトレンチ７の底部のコーナー部を覆わない場合において、ｎ型電流分散層３の深さが０．５μｍであったときのオン抵抗は、２．４ｍΩ・ｃｍ2となる。これに対して、コーナー部を覆う場合において、ｎ型電流分散層３の深さが１．１μｍであったときのオン抵抗は１．８ｍΩ・ｃｍ2となる。
【００５６】
ここで、ｐ型ボトム層１１にてトレンチ７の底部のコーナー部を覆った場合、覆っていない場合と比較して、ｎ型電流分散層３の深さが同じであれば、覆っていない場合の方がオン抵抗が小さくなる。しかしながら、ｐ型ボトム層１１にてトレンチ７の底部のコーナー部を覆った場合には覆っていない場合よりもより深くまでｎ型電流分散層３の深さを深くでき、その場合には、覆った場合の方が覆っていない場合よりもオン抵抗を小さくできる。
【００５７】
よって、ｐ型ボトム層１１にてトレンチ７の底部のコーナー部を覆うことはゲート酸化膜８内における電界緩和に大きな効果があり、低オン抵抗と低ゲート電界のトレードオフ改善を図ることが可能になる。
【００５８】
なお、上記の目標とする特性、低オン抵抗かつ低ゲート電界を得るためには、ｎ型電流分散層３の深さがより深い方が良い。より詳しくは、ゲート酸化膜８に加わる電界強度が５ＭＶ／ｃｍ以下かつオン抵抗がｐ型ボトム層１１にてトレンチ７の底部のコーナー部を覆っていない場合の値以下となる特性を得るためには、ｎ型電流分散層３の深さが特にトレンチ７の底部よりも深い方が良い。さらに、ｐ型ボトム層１１よりもｎ型電流分散層３の深さが浅いか同じ深さまでである必要がある。
【００５９】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してｎ型電流拡散層３の構成を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００６０】
図９に示すように、本実施形態では、ｎ型電流分散層３の上に配置したｐ型ベース領域４を濃度の異なる第１層４ａと第２層４ｂとによって構成している。第１層４ａは、表面側、つまりｐ型ベース領域４のうちｎ+型ソース領域５やｐ+型コンタクト層６側に位置する部分であり、第２層４ｂよりもｐ型不純物濃度が低く設定されている。例えば、第１層４ａは、表面からの深さが０．９５μｍ、ｐ型不純物濃度が５．０×１０16／ｃｍ-3とされている。この第１層４ａの上に表面からの深さが０．５μｍのｎ+型ソース領域５が形成されていることから、第１層４ａの厚みは０．４５μｍ程度とされている。第２層４ｂは、第１層４ａよりもｎ-型ドリフト層２側に配置されており、例えば厚みが０．０５μｍ、ｐ型不純物濃度が７．０×１０17／ｃｍ-3とされている。この他の構成については、第１実施形態と同様である。このような構造のＭＯＳＦＥＴは、基本的には第１実施形態と同様の製造方法によって製造可能である。つまり、ｐ型ベース領域４を形成する際に、エピタキシャル成長時の不純物濃度の導入量を第２層４ｂを形成する際と第１層４ａを形成する際とで異ならせるようにすれば、その他は第１実施形態と同様で良い。
【００６１】
続いて、本実施形態にかかるＭＯＳＦＥＴの動作について説明する。
【００６２】
まず、ゲート電極９にゲート電圧を印加する前の状態の動作は第１実施形態と同様である。次に、オフ時（ゲート電圧＝０Ｖ、ドレイン電圧＝１２００Ｖ、ソース電圧＝０Ｖ）には、ドレイン電極１４に電圧を加えると、ｐ型ベース領域４とｎ型電流分散層３およびｎ-型ドリフト層２の間より空乏層が広がる。このとき、ｐ型ベース領域４の濃度を第２層４ｂだけ高くしているため、空乏層はこの濃度の高い第２層４ｂで留まる。このため、ｐ型ベース領域３の全体の厚さが０．５μｍであっても、ｐ型ベース領域３がパンチスルーすることはなく、ソース電極１２とドレイン電極１４との間に電流は流れない。
【００６３】
続いて、オン時（ゲート電圧＝２０Ｖ、ドレイン電圧＝２Ｖ、ソース電圧＝０Ｖ）には、ゲート電極９にゲート電圧として２０Ｖが印加される。このため、ｐ型ベース領域４のうちトレンチ７に接している表面に反転層が形成されると共に、ｎ型電流分散層３のうちトレンチ７に接している表面に電流蓄積層が形成される。これにより、ソース電極１２から注入された電子はｎ+型ソース領域５からｐ型ベース領域４に形成された反転層および電流蓄積層を通った後、ｎ型電流分散層３に到達する。
【００６４】
そして、ｎ+型ソース領域５から電流蓄積層までの抵抗は、ｐ型ベース領域４の厚さが第１実施形態よりも薄くなり、０．７μｍであったのが０．５μｍになったため、０．４ｍΩ・ｃｍ2となった。この他の部分の抵抗については、第１実施形態と同様である。このため、本実施形態の構造の場合、ゲート電圧を２０Ｖ、ゲート酸化膜８の厚みを７５ｎｍとしたとき、オン抵抗が１．８５（＝０．４＋０．４＋０．８＋０．２５）Ω・ｃｍ2という低オン抵抗を達成できる。これに対して、上記した図３の構造では、オン抵抗が２．４５であったことから、本実施形態の構造と比べて０．６Ω・ｃｍ2大きくなる。このように、本実施形態のＭＯＳＦＥＴによれば、高耐圧に加えて更なる低オン抵抗化も実現できる。
【００６５】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００６６】
例えば、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。また、上記説明では、トレンチゲート構造のＭＯＳＦＥＴを例に挙げて説明したが、同様のトレンチゲート構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、上記各実施形態に対して基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。
【００６７】
また、上記各実施形態では、ゲート絶縁膜として熱酸化によるゲート酸化膜８を例に挙げて説明したが熱酸化によらない酸化膜もしくは窒化膜などを含むものであっても構わない。また、ドレイン電極１４の形成工程に関しても、ソース電極１２の形成後などとしても構わない。
【符号の説明】
【００６８】
１    ｎ+型基板
２    ｎ-型ドリフト層
３    ｎ型電流分散層
４    ｐ型ベース領域
５    ｎ+型ソース領域
７    トレンチ
８    ゲート酸化膜
９    ゲート電極
１０  ｐ型ボトム層
１１  ｐ型ディープ層
１２  ソース電極
１４  ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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