(57)【要約】【課題】  リセット動作に必要な電流、電力が小さく、かつ特性ばらつきの少ない相変化メモリを提供する。【解決手段】  金属電極に挟まれた記録材料に異なる抵抗状態を持たせて情報を記憶する相変化メモリを、前記記録材料は、Sb2Te3層とGeTe層を少なくとも一層ずつ有する構造であり、かつ、少なくとも一層のGeTeが、Ge原子数に対してTe原子数の比率を意図的に多くしたGeTe材料から成膜したGeTe層であるように構成する。【選択図】  図３
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【特許請求の範囲】
【請求項１】
金属電極に挟まれた記録材料に異なる抵抗状態を持たせて情報を記憶する相変化メモリにおいて、
前記記録材料は、Sb2Te3層とGeTe層を少なくとも一層ずつ有する構造であり、かつ、少なくとも一層のGeTeが、Ge原子数に対してTe原子数の比率を意図的に多くしたGeTe材料から成膜したGeTe層であることを特徴とする相変化メモリ。
【請求項２】
前記記録材料は、[GeTe/ Sb2Te3]を単位層とする構造であり、該単位層の少なくとも一つが、Ge原子数に対してTe原子数の比率を意図的に多くしたGeTe材料から成膜したGeTe層を有することを特徴とする請求項１に記載の相変化メモリ。
【請求項３】
請求項１または請求項２に記載の相変化メモリにおいて、
前記記録材料の少なくとも一層のGeTe層の組成式をGe100-xTexとしたとき、その原子数の比率の範囲が60≦x≦90であることを特徴とする相変化メモリ。
【請求項４】
前記記録材料は、[GeTe/ Sb2Te3]を単位層とする構造であり、該単位層の少なくとも一つが、Ge原子数に対してTe原子数の比率を意図的に多くしたGeTe材料から成膜したGeTe層を有し、かつその他のGeTe層は、Ge原子数とTe原子数の比率が同じ、若しくはGe原子数がTe原子数より比率が多いGeTe材料から成膜したGeTe層を有することを特徴とする請求項１に記載の相変化メモリ。
【請求項５】
請求項４に記載の相変化メモリセルにおいて、
前記記録材料のGe原子数に対してTe原子数の比率の多いGeTe層の組成式をGe100-xTexとしたとき、その原子数の比率の範囲が60≦x≦90であり、かつGe原子数がTe原子数より比率が多いGeTe層の組成式をGe100-yTeyとしたとき、その原子数の比率の範囲が30≦y＜50であることを特徴とする相変化メモリ。
【請求項６】
半導体素子が形成された基板と、該基板の上方に設けられた第一の電極、および第二の電極との間に挟まれた記録材料が、少なくとも１層以上の単位層[GeTe/ Sb2Te3]より構成される相変化メモリにおいて、
該単位層の少なくとも一つがGe原子数に対してTe原子数の比率を意図的に多くしたGeTe材料から成膜したGeTe層を有し、かつ前記Ge原子数に対してTe原子数の比率を意図的に多くしたGeTe材料から成膜したGeTe層は第二の電極に接続することを特徴とする相変化メモリ。
【請求項７】
請求項６に記載の相変化メモリにおいて、
前記単位層の少なくとも一つがGe原子数に対してTe原子数の比率を意図的に多くしたGeTe材料から成膜したGeTe層を有し、かつ前記記録材料の最上層にはSb2Te3膜が形成されて前記第二の電極に接続し、該Sb2Te3膜の直下には前記Ge原子数に対してTe原子数の比率を意図的に多くしたGeTe材料から成膜したGeTe層が接続されることを特徴とする相変化メモリセル。
【請求項８】
請求項６または請求項７に記載の相変化メモリにおいて、
前記記録材料の前記Ge原子数に対してTe原子数の比率を意図的に多くしたGeTe材料から成膜したGeTe層の組成式をGe100-xTexとしたとき、その原子数の比率の範囲が60≦x≦90であることを特徴とする相変化メモリ。
【請求項９】
下部電極と上部電極との間に形成された記録膜の抵抗を変化させて情報を記録する相変化メモリの製造方法において、
半導体基板上に、高融点金属層を堆積後、リソグラフィー工程、ドライエッチングにより下部配線を形成する工程と、
絶縁膜を堆積後、CMP法により平坦化して、ダイオード形成層、および下部電極層を成膜する工程と、
前記下部電極層の上に前記記録膜を、PVD法またはCVD法により、第一にSb2Te3膜を形成し、その上にGeTe膜とSb2Te3膜を所定回数繰り返し成膜し、その中において、少なくとも一層のGeTe膜を、Ge原子数に対してTe原子数の比率を意図的に多くしたGeTe材料を用いて成膜する工程と、
前記下部配線上の各層を、リソグラフィー工程、ドライエッチングによって各相変化メモリセルを構成する柱状の積層体に加工し、及び絶縁膜の成膜工程によって各相変化メモリセルを分離して構成するための絶縁膜を前記柱状の積層体の周囲に形成する工程と、
CMP法により絶縁膜を削り、前記メモリセル単位の柱状の最上層が露出するまで平坦化し、金属膜を成膜する工程と、
前記金属膜をリソグラフィー工程及びドライエッチング工程により上部配線を形成する工程とを有することを特徴とする相変化メモリの製造方法。
【請求項１０】
請求項９に記載の相変化メモリの製造方法において、
前記記録膜の少なくとも一層のGeTe膜を、Ge原子数に対してTe原子数の比率を意図的に多くしたGeTe材料を用いて成膜したGeTe層の組成式をGe100-xTexとしたとき、その原子数の比率の範囲が60≦x≦90であることを特徴とする相変化メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相変化メモリ及びその製造方法に関し、特に電流を素子に流すことにより、相変化による構造変化が引き起こされた結果、電流抵抗値が変化する物質を利用して、情報を記憶し、電気的書き換えが可能な相変化メモリに関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリにデータを記録する固体ストレージは、高速アクセス、高データ転送レート、低消費電力といった特長を持つことから、次世代のストレージデバイスとして注目されている。固体ストレージの大容量化を目的として、メモリ素子サイズの微細化が進められているが、近い将来、隣接メモリ素子間のカップリングなどによって記憶密度が飽和すると予測され、ＮＡＮＤ型フラッシュメモリに代わる、高速で大容量化が可能な固体ストレージが求められている。
【０００３】
次世代の固体ストレージとして、抵抗変化型メモリが盛んに研究されており、その中の一つに、記録材料にカルコゲナイド材料を用いた相変化メモリがある。相変化メモリの１素子であるメモリセルの基本構造は、記録材料を金属電極で挟んだものである。相変化メモリは、電極間の記録材料が異なる抵抗状態を持つことを利用して情報を記憶する抵抗変化型メモリである。
【０００４】
相変化メモリセルは、Ge2Sb2Te5などの相変化材料で構成される記録材料の抵抗値がアモルファス状態と結晶状態で異なることを利用して情報を記憶する。アモルファス状態では抵抗が高く、結晶状態では抵抗が低い。したがって読み出しは、メモリセルの両端に電位差を与え、メモリセルに流れる電流を測定し、メモリセルの高抵抗状態／低抵抗状態を判別することで行う。
【０００５】
一方、相変化メモリのGeTeカルコゲン化合物の立方晶では、Ge原子の安定的な位置が複数存在し、エネルギーの印加によってGe原子の位置を可逆的に移動させることが可能で、Ge原子の移動のみで制御可能という理論が最近提唱され、この理論に基づいた相変化メモリとして、GeTeとSb2Te3を交互に層状に形成した超格子構造で高抵抗の結晶状態と低抵抗の結晶状態を遷移させることが非特許文献１に公開されている。また、この超格子構造の相変化メモリは、従来のGe2Sb2Te5などの相変化材料を用いた相変化メモリと比較して、低電流でのスイッチングが可能であり、低電力化を達成できる。
【０００６】
相変化メモリセルの動作電流低減、電力低減は、重要な技術開発要素の一つである。相変化メモリセルの動作電流が低減できると、例えばMOSトランジスタやダイオードなどのメモリセルを選択するスイッチを微細化が可能になり、固体ストレージの高密度化、高速化が可能になる。また相変化メモリセルの動作電力が低減できると、これを用いた固体ストレージをモバイルや家庭用PCなどのストレージクラスメモリ（DRAMなどのキャッシュメモリと外部記憶装置の性能ギャップを埋めて、デバイスの性能向上と消費電力低減とを両立することが可能な高速メモリ）に適用した場合、これらのデバイスの消費電力低減に有効である。相変化メモリセルの動作電流、消費電力のうち、データ書換え（特にリセット動作）に要するものは60 %以上であり、このリセット動作に要する電流、電力低減が重要である。
【０００７】
リセット動作は、相変化メモリセルの高抵抗化に対応している。従って、超格子型の相変化メモリセルにおいても、高抵抗化することで、さらなる電力低減が達成可能である。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】Nature Nanotechnology Vol.6 pp.501-505 (2011).
【非特許文献２】Physical Review B76, 235201 (2007).
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、リセット動作に必要な電流、電力が小さく、かつ大容量メモリに対応するように個々のメモリセルのセット/リセット電流のばらつきの小さい超格子構造相変化メモリセルを提供することを課題とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために本発明では、金属電極に挟まれた記録材料に異なる抵抗状態を持たせて情報を記憶する相変化メモリを、前記記録材料は、Sb2Te3層とGeTe層を少なくとも一層ずつ有する構造であり、かつ、少なくとも一層のGeTeが、Ge原子数に対してTe原子数の比率を意図的に多くしたGeTe材料から成膜したGeTe層であるように構成した。
【００１１】
また、上記課題を解決するために本発明では、前記相変化メモリにおいて、前記記録材料の少なくとも一層のGeTe層の組成式をGe100-xTexとしたとき、その原子数の比率の範囲が60≦x≦90であるように構成した。
【００１２】
また、上記課題を解決するために本発明では、半導体素子が形成された基板と、該基板の上方に設けられた第一の電極、および第二の電極との間に挟まれた記録材料が、少なくとも１層以上の単位層[GeTe/ Sb2Te3]より構成される相変化メモリを、該単位層の少なくとも一つがGe原子数に対してTe原子数の比率を意図的に多くしたGeTe材料から成膜したGeTe層を有し、かつ前記Ge原子数に対してTe原子数の比率を意図的に多くしたGeTe材料から成膜したGeTe層は第二の電極に接続するように構成した。
【００１３】
また、上記課題を解決するために本発明では、下部電極と上部電極との間に形成された記録膜の抵抗を変化させて情報を記録する相変化メモリの製造方法において、半導体基板上に、高融点金属層を堆積後、リソグラフィー工程、ドライエッチングにより下部配線を形成する工程と、絶縁膜を堆積後、CMP法により平坦化して、ダイオード形成層、および下部電極層を成膜する工程と、前記下部電極層の上に前記記録膜を、PVD法またはCVD法により、第一にSb2Te3膜を形成し、その上にGeTe膜とSb2Te3膜を所定回数繰り返し成膜し、その中において、少なくとも一層のGeTe膜を、Ge原子数に対してTe原子数の比率を意図的に多くしたGeTe材料を用いて成膜する工程と、前記下部配線上の各層を、リソグラフィー工程、ドライエッチングによって各相変化メモリセルを構成する柱状の積層体に加工し、及び絶縁膜の成膜工程によって各相変化メモリセルを分離して構成するための絶縁膜を前記柱状の積層体の周囲に形成する工程と、CMP法により絶縁膜を削り、前記メモリセル単位の柱状の最上層が露出するまで平坦化し、金属膜を成膜する工程と、前記金属膜をリソグラフィー工程及びドライエッチング工程により上部配線を形成する工程とを有するようにした。
【発明の効果】
【００１４】
本発明による超格子構造相変化メモリセルを適用することにより、書き換え電流、動作電力が小さく、ばらつきの少ないメモリセルを提供することが可能になり、その結果、高速、高密度で、動作消費電力の低い不揮発性半導体記憶装置を提供することが可能になる。
【図面の簡単な説明】
【００１５】
【図１】本発明の相変化メモリセルの第一の実施形態の構造を示す断面構造図である。
【図２】本発明の相変化メモリセルの第二の実施形態の構造を示す断面構造図である。
【図３】本発明の相変化メモリセルの第三の実施形態の構造を示す断面構造図である。
【図４】本発明の相変化メモリセルの第四の実施形態の構造を示す断面構造図である。
【図５】本発明の相変化メモリセルアレイの一構造を示す俯瞰図である。
【図６−１】本発明を適用した相変化メモリセルアレイの製造方法の一例を示した一部断面図である。
【図６−２】本発明を適用した相変化メモリセルアレイの製造方法の一例を示した一部断面図である。
【図６−３】本発明を適用した相変化メモリセルアレイの製造方法の一例を示した一部断面図である。
【図６−４】本発明を適用した相変化メモリセルアレイの製造方法の一例を示した一部断面図である。
【図６−５】本発明を適用した相変化メモリセルアレイの製造方法の一例を示した一部断面図である。
【図６−６】本発明を適用した相変化メモリセルアレイの製造方法の一例を示した一部断面図である。
【図６−７】本発明を適用した相変化メモリセルアレイの製造方法の一例を示した一部断面図である。
【図６−８】本発明を適用した相変化メモリセルアレイの製造方法の一例を示した一部断面図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施例について図面を用いて説明する。  
（１）本願発明の相変化メモリの超格子膜の検証
本願発明者は、非特許文献１に開示されている結晶Sb2Te3と結晶GeTeを交互に層状に形成した超格子膜を用いた相変化メモリに対して、膜厚を20nm〜50nm程度に形成した一層の結晶Sb2Te3上に膜厚1nm〜5nm程度の結晶GeTeを一層堆積するだけで、スイッチング動作することを見出した。また、この結晶GeTeには、Ge原子数に対してTe原子数の比率の多い膜を用いると、従来のGe原子数とTe原子数比率がほぼ同じGeTe層を用いた膜に対して大幅にリセット電流を減らすことができることも見出した。
【００１７】
非特許文献２によるとGeTeは6.4%の空孔を持つとされている。一般的にはGeTeは成膜条件によるが数％、すなわち3〜8%程度以下の空孔を持つことが知られている。例えばGeTeのGe原子数とTe原子数の比率がほぼ１：１のスパッタターゲットを用いてスパッタ成膜をした場合でも、3〜8%以下の空孔量に従い、GeがTeに対して3〜8%程度少ないGeTe膜が成膜されることが知られている。
【００１８】
一方、本発明のGeTeにおいて、Ge原子数に対してTe原子数の比率の多いGeTe層とは、例えば、Ge40Te60（組成式の表記法で、GeTeにおいて、Ge原子数とTe原子数との比率が4:6のものをGe40Te60と記す。）をGe原子数比率の上限として、それよりさらにGeの少ないGe10Te90をGe原子数比率の下限とした範囲のGeTe層を想定している。従って、意図的にTe原子数に対してGe原子数の比率の少ないスパッタターゲットを用いてGeTe層を形成することを想定しており、またスパッタ法に限らず例えばCVD法を用いて成膜する場合でも、従来の成膜条件では成膜できない特殊な成膜を必要とする場合を想定している。
【００１９】
結晶Sb2Te3と結晶GeTeを交互に層状に形成した超格子膜の場合でも、結晶GeTeにはGe原子数に対してTe原子数の比率の多い膜を用いると、大幅にリセット電流を減らすことができる。しかし、この超格子相変化膜の動作は非特許文献１に開示されている超格子膜を形成する全てのSb2Te3-GeTe界面で起きているわけではなく、上述した一層の結晶Sb2Te3上の結晶GeTe層の構造の膜では超格子膜と同じスイッチング動作をすることから、超格子膜の上部電極側数層で起きている現象ではないかと考えられる。すなわち、GeTeとSb2Te3を交互に層状に形成していく間にGeTe層が相変化をしやすい構造に成膜され、それより上層のGeTe層はその構造を継承していく。
一方、前記した一層の結晶Sb2Te3上のGeTeでは、結晶Sb2Te3は20nm程度以上の厚さが必要であることが分かっており、この膜(十分な厚さの結晶Sb2Te3膜)の上では、GeTeとSb2Te3を交互に層状に形成した場合(超格子膜)の上層のGeTe層と同じ構造のGeTe層が形成できていることはＸ線回折分析により実験的に確かめられている。
【００２０】
一方、GeTeとSb2Te3を交互に層状に形成した超格子膜では、GeTe層の上部数層が相変化に関与していると考えられるが、例えば300mmφウエハ全面に渡って、同じ数層が相変化に関与しているわけではなく、例えばある場所ではGeTeの最表面１層のみが、また違う場所ではGeTeの表面側から2層が、またその他の場所ではGeTeの表面側から3層がと、ウエハ内の場所によって、相変化に関与するGeTeの表面側からの層数は異なるという結果を発明者は得ている。その結果が、相変化メモリセルのセット電流やリセット電流のばらつきの原因につながる。
【００２１】
そこで、本願発明者は、特性が向上するTe原子数の比率がGe原子数に対して多いGeTe層は表面側から１層のみとし、その他のGeTe層は比較的特性の悪いGe原子数とTe原子数の比率の同じ（この場合の同じとは、非特許文献２に記載されている自然に含まれる8%の空孔量を勘案したGe原子数とTe原子数との比率でいうところの下限46%のGe原子数の比率（Ge46Te54）を含んでいることは言うまでもない）、またはGe原子数の比率がTe原子数に対して高いGeTe層とすれば、これらの層は相変化にほとんど関与せずに、特性の良い場所で相変化メモリセルの特性（セット電流やリセット電流等）は決まるため、ばらつきの少ない相変化メモリを作成することができることを見出した。
【００２２】
ただし、将来的には成膜技術の向上により、Sb2Te3層、GeTe層とも膜厚等を正確に成膜することができるようになれば、表面側からのGeTe１層のみでなく、表面側から数層のGeTe層をTe原子数の比率の高いGeTe層としても、特性ばらつきを抑えることができる。また、上部電極に接する層を後述する図３の実施例では、GeTe層としているが、上部電極が接する層がSb2Te3層の場合には、その直下のGeTe層をTe原子数の比率の高いGeTe層とすれば発明の効果を得ることができ、またこのGeTe層は１層のみでなく、数層としても発明の効果は得られる。
【００２３】
しかし、Ge原子数に対してTe原子数の比率を多くすると、GeTe膜の応力の影響により、例えば300mmφウエハでは周辺で剥離が生じる。そこで、最適なGe100-xTexのｘは60≦X≦90であることが実験により判明している。
【００２４】
（２）本願発明の相変化メモリセルの構造
【実施例１】
【００２５】
図１は、本発明の相変化メモリセルの一構造を示した断面図である。100は結晶Sb2Te3を、101は結晶GeTeであるが、この結晶GeTe層はGe原子数に対してTe原子数の比率の多いことが特徴である。例えば、このTe原子数の比率の多いGeTeとしてはGe30Te70等を用いることで、リセット電流等のデバイス性能が向上する。
【実施例２】
【００２６】
また、図２に示したように、図１に示した[GeTe（図１の101）/ Sb2Te3（図１の100）]を単位層として、これを繰り返し成膜した超格子構造においても、GeTe層としてTe原子数の比率の多いGeTe層を用いることで、リセット電流等のデバイス性能は向上する。
【実施例３】
【００２７】
図３は、図１、および図２とは異なる本発明の別の実施形態を示した断面図である。例えばタングステン等で形成された下部電極200上に、結晶Sb2Te3膜100と、結晶GeTe膜102を交互に堆積し、この100、102を繰り返し成膜した超格子膜において、上部電極201に接する101はTe原子数の比率の多いGeTe層であることが特徴である。例えば、このTe原子数の比率の多いGeTeとしてはGe30Te70等を用いることで、リセット電流等のデバイス性能が向上する。また、例えば102層のGeTeは、Ge50Te50であることが特徴である。
【００２８】
この図３に示した超格子膜では、Ge50Te50で形成された膜102が相変化する構造になったときと、Ge30Te70で形成された膜101が相変化する構造になったときの特性差を利用し、特性ばらつきの少ない超格子相変化メモリセルを形成することができる。すなわち、Sb2Te3膜とGeTe膜を繰り返し成膜すると、積層初期では、GeTeはc軸配向(GeTeの結晶(立方晶)のc軸が積層面に対して垂直方向に揃っている状態。)していないか、一部c軸配向しているが、ウエハ全面に渡ってはc軸配向していない。このc軸配向していないGeTeは、非特許文献１によると相変化動作をしない。しかし、積層を繰り返すに従ってGeTeのc軸配向する割合は上昇していき、Sb2Te3の膜厚に依存性があるが、[GeTe/Sb2Te3]の単位層を大体8層程度以上繰り返すとほぼウエハ全面に渡ってGeTeはc軸配向する。このとき、ウエハ全面を考えてみると、例えば6層〜8層目のGeTeがc軸配向しているメモリセルと、8層目のみのGeTeがc軸配向しているメモリセルが混在していることになる。その結果、メモリセルのリセット電流等の特性はばらつく。一方、Ge50Te50を利用した超格子相変化メモリセルとGe30Te70を利用した超格子メモリセルではGe30Te70を利用した超格子メモリセルの方がリセット電流は小さく、特性は向上することが分かっている。
【００２９】
そこで、図３に示したように、上部電極201に接するGeTe101のみGe30Te70とし、その他のGeTe102をGe50Te50とすることで、Ge30Te70のみが小さい電流で起こす相変化により、例えば低抵抗状態から高抵抗状態になれば、それ以上の電流を与える必要がない。その結果、Ge50Te50層は低抵抗状態を変化することはなく、高抵抗状態から低抵抗状態に遷移する際にも最上層のGe30Te70のみが相変化に関与するため、特性ばらつきを大幅に低減することができる。また、従来技術であるGe50Te50を用いた超格子メモリセルに対しても、Ge30Te70は大幅にリセット電流を低減でき、ひいては電力削減につながる。
【実施例４】
【００３０】
図４には本発明の第四の実施形態である超格子相変化メモリセルの一態様を示した。図３に示したものは、上部電極201に接するのはTe原子数の比率の多いGeTe層であるとしているが、本実施態様では、上部電極201にはSb2Te3層100が接し、その直下にTe原子数の比率の多いGeTe層101がある構造となっている。この構造でも、GeTe層101がc軸配向するに十部な積層数があることが前提であるが、101層はリセット電流の低い、例えばGe30Te70で形成すれば、この層のみ低い電流で、低抵抗状態から高抵抗状態に遷移し、その他の層は低抵抗状態を維持するため、ばらつきの少ない超格子相変化メモリセルを実現することができる。
【００３１】
（３）本願発明の相変化メモリの形成プロセスフロー
【実施例５】
【００３２】
以下、本発明を適用した相変化メモリの形成例を図５に、また図６−１乃至図６−８には相変化メモリの形成プロセスフローの斜視図を用いて説明する。  
図６−１の301はシリコン酸化膜などの絶縁膜である。この中には、シリコン基板上に公知技術により作成したCMOSによる回路などが埋め込まれている。このシリコン酸化膜などの絶縁膜の上に、例えばタングステンなどの高融点金属を堆積後、図６−１に示したような形状302に、ドライエッチングなどで加工して、下部配線を形成する。その後、シリコン酸化膜303などの絶縁膜をCVD(Chemical Vapor Deposition)法などで堆積後、CMP(Chemical Mechanical Polish)法により図６−２に示したように平坦化する。
【００３３】
ここで、図６−３に示すように選択スイッチのダイオードを作製するために、下層よりボロンドープのシリコン膜、真正層のシリコン膜、リンドープのシリコン膜の積層膜304を、CVD法により順次成膜する。本実施例の場合、選択素子としてpinダイオードを作製する例を示しているが、選択素子の採用は任意である。選択素子を採用する場合、シリコン基板中に作成したダイオード、もしくはMOSトランジスタ、あるいはOTS(Ovonic Threshold Switch)と呼ばれるスイッチ素子でも良く、加工容易性、スイッチ特性の観点から適当なものを採用する。また、必要に応じて高速熱処理あるいは低温熱処理などでシリコン膜304を改質したのち、相変化メモリセルの下部電極となる金属膜305をPVD法もしくはCVD法を用いて成膜する。下部電極となる金属膜305は例えばタングステンなどの高融点金属を選択する。
【００３４】
ここで、PVD法やCVD法などにより、第一にSb2Te3膜を形成し、その上にGeTe膜とSb2Te3膜を所定回数繰り返し成膜することで、図１ないしは図２、及び図３、図４で示した超格子膜306を成膜する。
【００３５】
続いて、図６−４に示すように、積層して成膜した各層304、305、306をリソグラフィー工程及びドライエッチング工程などにより、メモリセル単位の柱状に加工する。ここの加工は一括でも分割でも問題ない。  
さらに、図６−５に示すように、CVD法による絶縁膜もしくはスピン塗布により絶縁膜307を厚く成膜し、CMP法により絶縁膜307を削り、前記メモリセル単位の柱状の最上層306が露出するまで平坦化する。
ここで、図６−６に示すように、タングステンなどの金属膜308を成膜する。
【００３６】
図６−７には、図６−６に示した形成途中の相変化メモリの斜視図において、
絶縁膜307を除いて示した斜視図である。  
ここで、図６−８に示すように、金属膜308をリソグラフィー工程及びドライエッチング工程などにより加工すれば、選択素子を有する相変化メモリを得ることができる。
【００３７】
本相変化メモリ(図５)は、相変化素子306として、Sb2Te3とGeTeを少なくとも一層ずつ有し、少なくとも一層のGeTeがTe原子数の比率の多いGeTe層を有することを特徴とする相変化メモリであり、リセット電流を低減することができ、ひいては電力削減につながる効果を持つ。
【符号の説明】
【００３８】
１００  結晶Sb2Te3
１０１  Ge原子数とTe原子数の比率において、Te原子数の比率がGe原子数の比率に対して多い結晶GeTe
１０２  Ge原子数とTe原子数の比率において、Ge原子数とTe原子数の比率がほぼ等しいまたはGe原子数の比率がTe原子数の比率に対して多い結晶GeTe
２００  下部電極
２０１  上部電極
３０１  絶縁膜
３０２  金属膜
３０３  絶縁膜
３０４  ボロンドープのシリコン膜、真正層のシリコン膜、リンドープのシリコン膜の積層膜
３０５  金属膜
３０６  Sb2Te3とGeTeを少なくとも一層ずつ有し、少なくとも一層のGeTeが、Ge原子数に対してTe原子数の比率を意図的に多くしたGeTe材料から成膜したGeTe層を有する超格子膜。
３０７  絶縁膜
３０８  金属膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６−１】
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【図６−２】
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【図６−３】
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【図６−４】
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【図６−５】
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【図６−６】
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【図６−７】
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【図６−８】
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