(57)【要約】【課題】表示ドライバＩＣのチップサイズが増大したときにも、全てのソースアンプのスルーレートが均等になるように調整し、表示パネルのライン内での輝度特性を揃える。【解決手段】表示ドライバＩＣは、複数のソースアンプと、それぞれに入力レベルを供給する複数の階調レベル選択回路と、階調レベル選択回路に階調線によって階調レベルを供給する階調レベル生成回路と、ソースアンプのバイアス電流を調整するバイアス制御回路とを備える。バイアス制御回路は、各ソースアンプのバイアス電流を、当該ソースアンプに対応する階調レベル選択回路への階調レベル生成回路からの階調線の配線長に基づいて調整する。階調線の配線抵抗に起因する階調線レベル復帰時間の差を相殺するように、各ソースアンプのバイアス電流が調整され、各ソースアンプのスルーレートは、全てのソースアンプで均等になるように調整される。【選択図】図１４
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【特許請求の範囲】
【請求項１】
複数のソースアンプと、前記ソースアンプのそれぞれに入力レベルを供給する複数の階調レベル選択回路と、前記階調レベル選択回路に階調線によって階調レベルを供給する階調レベル生成回路と、前記複数のソースアンプのバイアス電流を調整するバイアス制御回路とを備え、
前記バイアス制御回路は、前記複数のソースアンプのバイアス電流を、当該ソースアンプに対応する階調レベル選択回路への前記階調レベル生成回路からの階調線の配線長に基づいて調整する、表示駆動回路。
【請求項２】
請求項１において、前記複数のソースアンプは、前記階調線の配線長に基づいて、複数のグループに分けられ、前記バイアス制御回路は、前記グループ毎に、ソースアンプのバイアス電流を調整する、表示駆動回路。
【請求項３】
請求項２において、前記バイアス制御回路から前記複数のソースアンプの前記各グループに供給されるバイアス電流の制御線は、互いに隣接するグループの境界で短絡される、表示駆動回路。
【請求項４】
請求項１において、前記バイアス制御回路は、前記複数のソースアンプとの間でカレントミラーを構成し、前記複数のソースアンプは、前記カレントミラーの電流増幅率がそれぞれ調整されることができる、表示駆動回路。
【請求項５】
請求項４において、前記複数のソースアンプは、前記階調線の配線長に基づいて、複数のグループに分けられ、前記バイアス制御回路は、前記グループ毎に、前記カレントミラーの電流増幅率を設定可能なレジスタを有する、表示駆動回路。
【請求項６】
請求項２において、前記バイアス制御回路は、前記複数のソースアンプのバイアス電流を制御するバイアス供給回路を前記グループ毎に備え、前記ソースアンプのバイアス電流は前記グループ毎に調整されることができる、表示駆動回路。
【請求項７】
請求項６において、前記バイアス制御回路は、１個の基準電流源と、各グループに対応する前記バイアス供給回路とを含んで構成され、前記バイアス供給回路は、それぞれ前記基準電流源との間でカレントミラーを構成し、前記カレントミラーはグループ毎に電流増幅率を調整されることができる、表示駆動回路。
【請求項８】
請求項６において、前記バイアス制御回路は、各グループに対応する前記バイアス供給回路と、それぞれに対応する複数の基準電流源を含んで構成され、前記バイアス供給回路は、それぞれ前記基準電流源との間でカレントミラーを構成し、前記基準電流源はグループ毎に電流値を調整されることができる、表示駆動回路。
【請求項９】
請求項６において、前記バイアス制御回路から前記複数のソースアンプの前記各グループに供給されるバイアス電流の制御線は、互いに隣接するグループの境界で短絡される、表示駆動回路。
【請求項１０】
請求項１において、単一半導体基板上に形成された、表示駆動回路。
【請求項１１】
請求項１０において、前記複数のソースアンプと前記複数の階調レベル選択回路とは、前記半導体基板の長手方向に配列され、前記階調レベル生成回路と前記バイアス制御回路は、それぞれ前記複数のソースアンプと前記複数の階調レベル選択回路と配列される前記長手方向の概ね中央に配置される、表示駆動回路。
【請求項１２】
複数のソースアンプと、前記ソースアンプのそれぞれに入力レベルを供給する複数の階調レベル選択回路と、前記階調レベル選択回路に階調線によって階調レベルを供給する階調レベル生成回路と、前記複数のソースアンプのバイアス電流を調整するバイアス制御回路とを備え、
前記複数のソースアンプと前記複数の階調レベル選択回路とが長手方向に配列され、前記階調線は前記階調レベル生成回路から前記長手方向に配線され、前記複数の階調レベル生成回路は、前記階調線にそれぞれ接続され、
前記バイアス制御回路は、前記複数のソースアンプのバイアス電流を、当該ソースアンプに対応する階調レベル選択回路への前記階調レベル生成回路からの階調線の配線長に基づいて調整する、表示ドライバＩＣ。
【請求項１３】
請求項１２において、前記複数のソースアンプと前記複数の階調レベル選択回路は、複数の領域に分けて配置され、前記バイアス制御回路は、前記領域毎にソースアンプのバイアス電流を調整する、表示ドライバＩＣ。
【請求項１４】
請求項１３において、前記バイアス制御回路から前記各領域のソースアンプに供給されるバイアス電流の制御線は、互いに隣接する領域の境界で短絡される、表示ドライバＩＣ。
【請求項１５】
請求項１２において、前記バイアス制御回路は、前記複数のソースアンプとの間でカレントミラーを構成し、前記複数のソースアンプは、前記カレントミラーの電流増幅率がそれぞれ調整されることができる、表示ドライバＩＣ。
【請求項１６】
請求項１５において、前記複数のソースアンプと前記複数の階調レベル選択回路は、複数の領域に分けて配置され、前記バイアス制御回路は、前記領域毎に前記カレントミラーの電流増幅率を設定可能なレジスタを有する、表示ドライバＩＣ。
【請求項１７】
請求項１３において、前記バイアス制御回路は、前記複数のソースアンプのバイアス電流を制御するバイアス供給回路を前記領域毎に備え、前記ソースアンプのバイアス電流は前記領域毎に調整されることができる、表示ドライバＩＣ。
【請求項１８】
請求項１７において、前記バイアス制御回路は、１個の基準電流源と、各領域のソースアンプにバイアス電流を供給する前記バイアス供給回路とを含んで構成され、前記バイアス供給回路は、それぞれ前記基準電流源との間でカレントミラーを構成し、前記カレントミラーは領域毎に電流増幅率を調整されることができる、表示ドライバＩＣ。
【請求項１９】
請求項１７において、前記バイアス制御回路は、各領域のソースアンプにバイアス電流を供給する前記バイアス供給回路と、それぞれに対応する複数の基準電流源を含んで構成され、前記バイアス供給回路は、それぞれ前記基準電流源との間でカレントミラーを構成し、前記基準電流源は領域毎に電流値を調整されることができる、表示ドライバＩＣ。
【請求項２０】
請求項１７において、前記バイアス制御回路から前記各領域のソースアンプに供給されるバイアス電流の制御線は、互いに隣接する領域の境界で短絡される、表示ドライバＩＣ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示駆動回路及び表示ドライバＩＣ（Integrated Circuit）に関し、特に高精細の表示パネルに接続される表示駆動回路及び表示ドライバＩＣに好適に利用できるものである。
【背景技術】
【０００２】
表示パネルに接続されてそのソース電極を駆動する表示ドライバＩＣは、表示パネルの高解像度、高精細化に伴い、ソース電極の負荷が増大し、合せてソース出力チャネル数が増加している。液晶表示（ＬＣＤ：Liquid Crystal Display）パネルなどの表示パネルは、複数の走査電極（ゲート電極とも呼ばれる）と複数の信号電極（ソース電極とも呼ばれる）を備え、その交点に画素容量（液晶容量）を備える。表示の解像度は画素の数であり、ライン数（ゲート電極数）と１ライン当たりの画素数（ソース電極数に対応）の積によって規定される。表示ドライバＩＣは、表示パネルの１辺に実装されるので、ライン数（ゲート電極数）の増加に伴って、遠端の画素容量までの配線長が長くなり配線抵抗が大きくなる。また、遠端と近端の画素容量では、配線抵抗の大きさの差が大きくなる。このような背景により、表示ドライバＩＣでは、表示パネルの高解像度、高精細化に伴って、ソース電極の負荷が増大している。
【０００３】
特許文献１には、このような表示ドライバＩＣのソース電極駆動回路（ソースアンプ）に好適であり、駆動能力を維持したまま消費電力を削減することが可能な容量性負荷駆動回路が開示されている。ソース電極駆動回路において、駆動対象の容量性負荷までの距離（配置）に基づいて、スルーレートが調整される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１３９６９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１について本発明者が検討した結果、以下のような新たな課題があることがわかった。
【０００６】
特許文献１においては、ソース電極駆動回路（ソースアンプ）から表示パネル上の負荷容量（画素容量）までの配線抵抗については考慮されているが、表示ドライバＩＣ内部の配線抵抗については考慮されていない。表示ドライバＩＣでは、表示パネルのソース電極に接続される端子が配置される辺に沿って、多数のソース電極駆動回路（ソースアンプ）が配置される。ソースアンプは、供給される複数の階調電圧から画像データに基づいて１つの階調電圧を選択または複数の階調電圧から中間的な階調電圧を生成して、接続されるソース電極を駆動するアナログ電圧を出力する。このとき、チップサイズの増加に伴い、階調電圧を各ソースアンプに供給する階調線等のチップ内配線は長配線化する。長配線化が進むと階調線、電源ラインが高抵抗化し、各々の供給回路から近端側と遠端側のソースアンプで、階調線レベル復帰時間や電源ドロップからの復帰時間に差が生じることがわかった。これに伴って、階調線の供給回路から近端側に配置されるソースアンプのスルーレートと、遠端側に配置されるソースアンプのスルーレートに差が発生し、表示パネルの輝度特性にばらつきを生じさせる恐れがあることがわかった。
【０００７】
本発明の目的は、表示ドライバＩＣのチップサイズが増大したときにも、全てのソースアンプのスルーレートが均等になるように調整し、表示パネルのライン内での輝度特性を揃えることである。
【０００８】
このような課題を解決するための手段を以下に説明するが、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態によれば、下記の通りである。
【００１０】
すなわち、本発明の一実施の形態は、複数のソースアンプと、それぞれに入力レベルを供給する複数の階調レベル選択回路と、階調レベル選択回路に階調線によって階調レベルを供給する階調レベル生成回路と、ソースアンプのバイアス電流を調整するバイアス制御回路とを備える表示駆動回路または表示ドライバＩＣである。バイアス制御回路は、各ソースアンプのバイアス電流を、当該ソースアンプに対応する階調レベル選択回路への階調レベル生成回路からの階調線の配線長に基づいて調整する。階調線の配線抵抗に起因する階調線レベル復帰時間の差を相殺するように、各ソースアンプのバイアス電流が調整され、各ソースアンプのスルーレートは、全てのソースアンプで均等になるように調整される。
【発明の効果】
【００１１】
前記一実施の形態によって得られる効果を簡単に説明すれば下記のとおりである。
【００１２】
すなわち、表示ドライバＩＣのチップサイズが増大したときにも、全てのソースアンプのスルーレートが均等になるように調整し、表示パネルのライン内での輝度特性を揃えることができる。尚本願において、スルーレートについて「均等」の用語は、数学的に厳密に等しいことを意味するものではなく、表示パネルのライン内での輝度特性の差が視覚によって認識されない範囲内の偏差を含んで等しいことを意味する。また、「均等になるように調整」の用語は、均等にするような方向に調整することを意味し、結果的に均等になっていることを要件としない。
【図面の簡単な説明】
【００１３】
【図１】図１は、本発明に係る表示駆動回路（表示ドライバＩＣ）が搭載される電子機器の構成例を示すブロック図である。
【図２】図２は、表示駆動回路（表示ドライバＩＣ）の構成例を示すブロック図である。
【図３】図３は、表示駆動回路（表示ドライバＩＣ）のレイアウトの一例を模式的に示す説明図である。
【図４】図４は、ソースアンプバイアス制御回路の構成例を示す回路図である。
【図５】図５は、ソースアンプの構成例を示す回路図である。
【図６】図６は、表示駆動回路（表示ドライバＩＣ）のレイアウトの一実施の形態を模式的に示す説明図である。
【図７】図７は、実施形態１のソースアンプブロックの構成例を示す回路図である。
【図８】図８は、実施形態２及び実施形態３のソースアンプブロックの構成例を示す回路図である。
【図９】図９は、実施形態２のソースアンプバイアス制御回路の構成例を示す回路図である。
【図１０】図１０は、実施形態３のソースアンプバイアス制御回路の構成例を示す回路図である。
【図１１】図１１は、実施形態２及び実施形態３のソースアンプブロックの配置及びソースアンプバイアス制御回路からの配線の一例を模式的に示す説明図である。
【図１２】図１２は、図１１に示されるレイアウト（配置・配線）におけるバイアス電流の分布を示すグラフである。
【図１３】図１３は、実施形態２及び実施形態３のソースアンプブロックの配置及びソースアンプバイアス制御回路からの配線の別の一例を模式的に示す説明図である。
【図１４】図１４は、図１３に示されるレイアウト（配置・配線）におけるバイアス電流の分布を示すグラフである。
【図１５】図１５は、本願の発明者が見出した課題及び本願発明の効果を説明するための説明図である。
【発明を実施するための形態】
【００１４】
１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１５】
〔１〕＜階調線の配線長に基づいてバイアス制御されるソースアンプ＞
本願において開示される代表的な実施の形態は、複数のソースアンプ（４＿１〜４＿ｎ）と、前記ソースアンプのそれぞれに入力レベルを供給する複数の階調レベル選択回路（５＿１〜５＿ｎ）と、前記階調レベル選択回路に階調線によって階調レベルを供給する階調レベル生成回路（１３）と、前記複数のソースアンプのバイアス電流を調整するバイアス制御回路（１４）とを備える、表示駆動回路（１）であって、以下のように構成される。前記バイアス制御回路は、前記複数のソースアンプのバイアス電流を、当該ソースアンプに対応する階調レベル選択回路への前記階調レベル生成回路からの階調線の配線長に基づいて調整する。
【００１６】
これにより、表示ドライバＩＣ（１）のチップサイズが増大したときにも、全てのソースアンプ（４＿１〜４＿ｎ）のスルーレートが均等になるように調整し、表示パネル（２）のライン内での輝度特性を揃えることができる。階調レベル生成回路（１３）から各ソースアンプまでの階調線の配線長（配線抵抗）に起因する階調線レベル復帰時間の差を相殺するように、各ソースアンプのバイアス電流を制御することができ、全てのソースアンプのスルーレートが均等になるように調整することができるからである。
【００１７】
〔２〕＜ブロック毎にバイアス電流を調整＞
項１において、前記複数のソースアンプは、前記階調線の配線長に基づいて、複数のグループ（Ｌ１〜Ｌ４，Ｒ１〜Ｒ４）に分けられ、前記バイアス制御回路は、前記グループ毎に、ソースアンプのバイアス電流を調整する。
【００１８】
これにより、バイアス制御回路が簡略化され、ソースアンプのバイアスを制御するために追加される回路の規模や、追加される配線の面積を、抑えることができる。
【００１９】
〔３〕＜バイアス電流供給配線をブロック間で短絡＞
項２において、前記バイアス制御回路から前記複数のソースアンプの前記各グループに供給されるバイアス電流の制御線は、互いに隣接するグループの境界で短絡される。
【００２０】
これにより、隣接するブロック間でのバイアス電流の不連続が解消される。
【００２１】
〔４〕＜ソースアンプのバイアス制御信号受信側で電流増幅率を調整＞
項１において、前記バイアス制御回路は、前記複数のソースアンプとの間でカレントミラーを構成し、前記複数のソースアンプは、前記カレントミラーの電流増幅率がそれぞれ調整されることができる。
【００２２】
これにより、バイアス制御回路から複数のソースアンプへのバイアス制御配線の数は、従来と同様となり、本発明を実施するための増加を抑えることができる。
【００２３】
〔５〕＜ソースアンプのバイアス電流増幅率を調整するレジスタ＞
項４において、前記複数のソースアンプは、前記階調線の配線長に基づいて、複数のグループ（Ｌ１〜Ｌ４，Ｒ１〜Ｒ４）に分けられ、前記バイアス制御回路は、前記グループ毎に、前記カレントミラーの電流増幅率を設定可能なレジスタ（２１＿Ｌ１〜２１＿Ｌ４，２１＿Ｒ１〜２１＿Ｒ４）を有する。
【００２４】
これにより、項２と同様にバイアス制御回路が簡略化され、ソースアンプのバイアスを制御するために追加される回路の規模や、追加される配線の面積を、抑えることができ、各グループのソースアンプのバイアス電流は、レジスタに設定されるディジタル値によってブロック（グループ）毎に制御される。
【００２５】
〔６〕＜ブロック毎のバイアス制御回路＞
項２において、前記バイアス制御回路は、前記複数のソースアンプのバイアス電流を制御するバイアス供給回路（３１＿Ｌ１〜３１＿Ｌ４，３１＿Ｒ１〜３１＿Ｒ４）を前記グループ毎に備え、前記ソースアンプのバイアス電流は前記グループ毎に調整されることができる。
【００２６】
これにより、項２と比較してバイアス制御回路から複数のソースアンプへのバイアス制御配線の数は増えるが、ソースアンプ自体は従来と同様となり、本発明を実施するためのソースアンプの回路規模の増加を抑えることができる。
【００２７】
〔７〕＜ブロック毎のバイアス制御回路（基準電流源を共有）＞
項６において、前記バイアス制御回路は、１個の基準電流源（３０）と、各グループに対応する前記バイアス供給回路（３１＿Ｌ１〜３１＿Ｌ４，３１＿Ｒ１〜３１＿Ｒ４）とを含んで構成され、前記バイアス供給回路は、それぞれ前記基準電流源との間でカレントミラーを構成し、前記カレントミラーはグループ毎に電流増幅率を調整されることができる。
【００２８】
これにより、簡略なバイアス制御回路が提供される。各ブロック（グループ）に対応するバイアス供給回路の電流増幅率は、例えばブロック（グループ）毎に設けられたレジスタ（２２＿Ｌ１〜２２＿Ｌ４，２２＿Ｒ１〜２２＿Ｒ４）によって設定される。
【００２９】
〔８〕＜ブロック毎のバイアス制御回路（個別の基準電流源）＞
項６において、前記バイアス制御回路は、各グループに対応する前記バイアス供給回路（３１＿Ｌ１〜３１＿Ｌ４，３１＿Ｒ１〜３１＿Ｒ４）と、それぞれに対応する複数の基準電流源（３０＿Ｌ１〜３０＿Ｌ４，３０＿Ｒ１〜３０＿Ｒ４）を含んで構成され、前記バイアス供給回路は、それぞれ前記基準電流源との間でカレントミラーを構成し、前記基準電流源はグループ毎に電流値を調整されることができる。
【００３０】
これにより、簡略なバイアス制御回路が提供される。各ブロック（グループ）に対応するバイアス供給回路の基準電流源の電流値は、例えばブロック（グループ）毎に設けられたレジスタ（２３＿Ｌ１〜２３＿Ｌ４，２３＿Ｒ１〜２３＿Ｒ４）によって設定される。
【００３１】
〔９〕＜バイアス電流供給配線をブロック間で短絡＞
項６、項７または項８において、前記バイアス制御回路から前記複数のソースアンプの前記各グループに供給されるバイアス電流の制御線（ＢＩＰ１１〜１４，ＢＩＮ１１〜１４）は、互いに隣接するグループの境界で短絡される。
【００３２】
これにより、項３と同様に、隣接するブロック（グループ）間でのバイアス電流の不連続が解消される。
【００３３】
〔１０〕＜表示ドライバＩＣ＞
項１から項９のうちのいずれか１項において、前記表示駆動回路は、単一半導体基板上に形成される。
【００３４】
これにより、本発明の表示駆動回路を備える表示ドライバＩＣを提供することができる。
【００３５】
〔１１〕＜レイアウト＞
項１０において、前記複数のソースアンプと前記複数の階調レベル選択回路とは、前記半導体基板の長手方向に配列され、前記階調レベル生成回路と前記バイアス制御回路は、それぞれ前記複数のソースアンプと前記複数の階調レベル選択回路と配列される前記長手方向の概ね中央に配置される。
【００３６】
これにより、階調線の配線長は、複数の階調レベル選択回路が配置される、前記長手方向（左右方向とする）の幅の約１／２に抑えることができる。前記複数のソースアンプのバイアス電流は左右対称に制御され、または、左右に非対称性がある場合には左右独立に制御されることによって、ソースアンプのスルーレートが左右対称になるように調整することができる。ここで、「中央」「左右対称」とは、数学的に厳密な「中央」「左右対称」を意味するものではなく、工業的な仕様に基づく誤差を許容する。このときの工業的仕様は、例えば、表示パネルに表示される画像の輝度が、その画像を見るユーザにとって左右の輝度差を視認することができない程度を基準として規定される。
【００３７】
〔１２〕＜階調線の配線長に基づいてソースアンプのバイアス電流を制御する表示ドライバＩＣ＞
本願において開示される代表的な実施の形態は、複数のソースアンプ（４＿１〜４＿ｎ）と、前記ソースアンプのそれぞれに入力レベルを供給する複数の階調レベル選択回路（５＿１〜５＿ｎ）と、前記階調レベル選択回路に階調線によって階調レベルを供給する階調レベル生成回路（１３）と、前記複数のソースアンプのバイアス電流を調整するバイアス制御回路（１４）とを備える、表示ドライバＩＣ（１）であって、以下のように構成される。
【００３８】
前記複数のソースアンプと前記複数の階調レベル選択回路とが長手方向に配列され、前記階調線は前記階調レベル生成回路から前記長手方向に配線され、前記複数の階調レベル生成回路は、前記階調線にそれぞれ接続される。前記バイアス制御回路は、前記複数のソースアンプのバイアス電流を、当該ソースアンプに対応する階調レベル選択回路への前記階調レベル生成回路からの階調線の配線長に基づいて調整する。
【００３９】
これにより、表示ドライバＩＣ（１）のチップサイズが増大したときにも、全てのソースアンプ（４＿１〜４＿ｎ）のスルーレートが均等になるように調整し、表示パネル（２）のライン内での輝度特性を揃えることができる。階調レベル生成回路（１３）から各ソースアンプまでの階調線の配線長（配線抵抗）に起因する階調線レベル復帰時間の差を相殺するように、各ソースアンプのバイアス電流を制御することができ、全てのソースアンプのスルーレートが均等になるように調整することができるからである。
【００４０】
〔１３〕＜ブロック毎にバイアス電流を調整＞
項１２において、前記複数のソースアンプと前記複数の階調レベル選択回路は、複数の領域（Ｌ１〜Ｌ４，Ｒ１〜Ｒ４）に分けて配置され、前記バイアス制御回路は、前記領域毎にソースアンプのバイアス電流を調整する。
【００４１】
これにより、バイアス制御回路が簡略化され、ソースアンプのバイアスを制御するために追加される回路の規模や、追加される配線の面積を、抑えることができる。
【００４２】
〔１４〕＜バイアス電流供給配線をブロック間で短絡＞
項１３において、前記バイアス制御回路から前記各領域のソースアンプに供給されるバイアス電流の制御線は、互いに隣接する領域の境界で短絡される。
【００４３】
これにより、隣接するブロック（領域）間でのバイアス電流の不連続が解消される。
【００４４】
〔１５〕＜ソースアンプのバイアス制御信号受信側で電流増幅率を調整＞
項１２において、前記バイアス制御回路は、前記複数のソースアンプとの間でカレントミラーを構成し、前記複数のソースアンプは、前記カレントミラーの電流増幅率がそれぞれ調整されることができる。
【００４５】
これにより、バイアス制御回路から複数のソースアンプへのバイアス制御配線の数は、従来と同様となり、本発明を実施するための増加を抑えることができる。
【００４６】
〔１６〕＜ソースアンプのバイアス電流増幅率を調整するレジスタ＞
項１５において、前記複数のソースアンプと前記複数の階調レベル選択回路は、複数の領域（Ｌ１〜Ｌ４，Ｒ１〜Ｒ４）に分けて配置され、前記バイアス制御回路は、前記領域毎に前記カレントミラーの電流増幅率を設定可能なレジスタ（２１＿Ｌ１〜２１＿Ｌ４，２１＿Ｒ１〜２１＿Ｒ４）を有する。
【００４７】
これにより、項１３と同様にバイアス制御回路が簡略化され、ソースアンプのバイアスを制御するために追加される回路の規模や、追加される配線の面積を、抑えることができ、各ブロック（領域）のソースアンプのバイアス電流は、レジスタに設定されるディジタル値によってブロック（領域）毎に制御される。
【００４８】
〔１７〕＜ブロック毎のバイアス制御回路＞
項１３において、前記バイアス制御回路は、前記複数のソースアンプのバイアス電流を制御するバイアス供給回路（３１＿Ｌ１〜３１＿Ｌ４，３１＿Ｒ１〜３１＿Ｒ４）を前記領域毎に備え、前記ソースアンプのバイアス電流は前記領域毎に調整されることができる。
【００４９】
これにより、項１３と比較してバイアス制御回路から複数のソースアンプへのバイアス制御配線の数は増えるが、ソースアンプ自体は従来と同様となり、本発明を実施するためのソースアンプの回路規模の増加を抑えることができる。
【００５０】
〔１８〕＜ブロック毎のバイアス制御回路（基準電流源を共有）＞
項１７において、前記バイアス制御回路は、１個の基準電流源（３０）と、各領域のソースアンプにバイアス電流を供給する前記バイアス供給回路（３１＿Ｌ１〜３１＿Ｌ４，３１＿Ｒ１〜３１＿Ｒ４）とを含んで構成され、前記バイアス供給回路は、それぞれ前記基準電流源との間でカレントミラーを構成し、前記カレントミラーは領域毎に電流増幅率を調整されることができる。
【００５１】
これにより、簡略なバイアス制御回路が提供される。各ブロック（領域）に対応するバイアス供給回路の電流増幅率は、例えばブロック（領域）毎に設けられたレジスタ（２２＿Ｌ１〜２２＿Ｌ４，２２＿Ｒ１〜２２＿Ｒ４）によって設定される。
【００５２】
〔１９〕＜ブロック毎のバイアス制御回路（個別の基準電流源）＞
項１７において、前記バイアス制御回路は、各領域のソースアンプにバイアス電流を供給する前記バイアス供給回路（３１＿Ｌ１〜３１＿Ｌ４，３１＿Ｒ１〜３１＿Ｒ４）と、それぞれに対応する複数の基準電流源（３０＿Ｌ１〜３０＿Ｌ４，３０＿Ｒ１〜３０＿Ｒ４）を含んで構成され、前記バイアス供給回路は、それぞれ前記基準電流源との間でカレントミラーを構成し、前記基準電流源は領域毎に電流値を調整されることができる。
【００５３】
これにより、簡略なバイアス制御回路が提供される。各ブロック（領域）に対応するバイアス供給回路の基準電流源の電流値は、例えばブロック（領域）毎に設けられたレジスタ（２３＿Ｌ１〜２３＿Ｌ４，２３＿Ｒ１〜２３＿Ｒ４）によって設定される。
【００５４】
〔２０〕＜バイアス電流供給配線をブロック間で短絡＞
項１７、項１８または項１９において、前記バイアス制御回路から前記各領域のソースアンプに供給されるバイアス電流の制御線は、互いに隣接する領域の境界で短絡される。
【００５５】
これにより、項１４と同様に、隣接するブロック（領域）間でのバイアス電流の不連続が解消される。
【００５６】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００５７】
〔実施形態１〕
図１は、本発明に係る表示駆動回路（表示ドライバＩＣ）１が搭載される電子機器１００の構成例を示すブロック図である。電子機器１００は、本発明に係る電子機器の一例であり、例えばＰＤＡ（Personal Digital Assistant）や携帯電話機などの携帯端末の一部を構成し、表示パネル２、表示駆動回路（表示ドライバＩＣ）１及びホストプロセッサ３を備える。電子機器１００では、ホストプロセッサ３から供給される画像データが、表示駆動回路（表示ドライバＩＣ）１によって表示パネル２に表示される。
【００５８】
電子機器１００は、さらにタッチパネル、タッチパネルコントローラ、タッチ検出のためのサブプロセッサなどを含んで構成されてもよい。このとき、表示駆動回路１とタッチパネルコントローラ、或いはさらにサブプロセッサやホストプロセッサ３が、単一の半導体チップ上に形成され、又は例えばマルチチップモジュールとして１個のパッケージに搭載されて１個の半導体装置として形成されてもよい。また、表示パネル２とタッチパネルは、互いに重ね合せて実装されても良く、これらが一体として製造されたインセル構成でも、個別に製造されて重ね合わされたオンセル構成でも良い。ホストプロセッサ３は画像データを生成し、表示駆動回路（表示ドライバＩＣ）１は、ホストプロセッサ３から受け取った画像データを表示パネル２に表示するための表示制御を行う。また、ホストプロセッサ３は、接触イベント（タッチ）が発生したときの位置座標のデータをサブプロセッサから取得し、表示パネル２における位置座標のデータと表示駆動回路（表示ドライバＩＣ）１に与えて表示させた画面との関係から、タッチパネルの操作による入力を解析するように構成されても良い。さらに、ホストプロセッサ３に、通信制御ユニット、画像処理ユニット、音声処理ユニット、及びその他アクセラレータなどが内蔵され或いは接続されることによって、電子機器１００は例えば携帯端末として構成される。
【００５９】
表示パネル２には、横方向に形成された走査電極としてのゲート配線Ｇ１〜Ｇｍと縦方向に形成された信号電極としてのソース配線Ｓ１〜Ｓｎとが配置され、その交点部分には表示セルが配置される。表示セルは、図中に破線で囲まれる領域に例示されるように、ゲート配線にゲート端子がソース配線にソース端子が接続されるトランスファゲートＴｒと、トランスファゲートＴｒのドレイン端子と共通電圧Ｖｃｏｍの間に形成された、例えば液晶などの画素容量Ｃによって構成される。トランスファゲートＴｒの構造は対称であり、上述のドレイン端子とソース端子の関係は逆でもよい。走査電極であるゲート配線Ｇ１〜Ｇｍは、表示パネル２に形成されたゲート駆動回路１５によって走査駆動される。ゲート駆動回路１５を構成する回路素子は、例えば表示パネル２のガラス基板上に形成された薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）を使って構成される。このとき、ゲート駆動回路１５はゲートインパネル（ＧＩＰ：Gate In Panel）と呼ばれる。ゲート駆動回路（ＧＩＰ）１５を制御するための信号Ｇｃｔｌは、表示駆動回路（表示ドライバＩＣ）１から供給される。例えば、ゲート駆動回路（ＧＩＰ）１５がシフトレジスタで構成されているとき、供給される信号Ｇｃｔｌには、シフト動作のためのクロックや開始フラグ、シフト方向やシフト動作をイネーブル／ディセーブルする信号などが含まれる。信号電極としてのソース配線Ｓ１〜Ｓｎには、表示駆動回路（表示ドライバＩＣ）１から、直接またはデマルチプレクサを介して、表示されるべき輝度に対応する階調レベルの信号が印加され、走査電極によって選択されたラインの画素容量Ｃが並列に充電される。表示パネル２が液晶表示パネルの場合、画素容量Ｃに保持される電荷によって形成される電界の大きさにより、液晶の偏光の大きさが決まり、光の透過量即ちその画素の輝度が決まる。画素容量Ｃは次のフレームで同じラインが選択され新たな表示レベルが充電されるまで、電荷を保持して同じ輝度を表示する。画素容量Ｃに表示レベルに対応する電荷を転送するために、走査電極と信号電極を上述のように駆動することを、表示駆動と称し、表示駆動期間（略して表示期間と言う場合も含む）は、表示駆動が行われる期間を意味する。表示パネル２の構成は、図示された例に制限されず任意である。例えば、ゲート駆動回路１５を備える代わりに、ゲート配線Ｇ１〜Ｇｍが表示駆動回路（表示ドライバＩＣ）１によって直接駆動される構成とすることもできる。
【００６０】
図２は、表示駆動回路（表示ドライバＩＣ）１の構成例を示すブロック図である。表示駆動回路１は、ホストインターフェース９と、制御部８と、フレームメモリ７と、ラインラッチ６と、ソースアンプブロック４０と、ソースアンプバイアス制御回路１４と、階調レベル生成回路１３と、ゲート制御信号駆動回路１２と、電源回路１１とを含んで構成される。
【００６１】
表示駆動回路１は、ホストインターフェース９を介してホストプロセッサ３と接続され、制御コマンドを受信し、各種パラメータを送受信し、さらに表示パネル２に表示すべき画像データを高速に受信し、垂直同期信号（Ｖｓｙｎｃ）及び水平同期信号（Ｈｓｙｎｃ）などのタイミング情報も合わせて受信する。ホストインターフェース９は、例えば表示デバイスの標準的な通信インターフェースの１つである、ＭＩＰＩ−ＤＳＩ（Mobile Industry Processor Interface  Display Serial Interface）に準拠するインターフェースであってもよい。制御部８は、ホストプロセッサ３から受信した制御コマンドやパラメータを保持するコマンドレジスタ（不図示）とパラメータレジスタ（不図示）を備え、それに基づいて各回路の動作、例えばゲート制御信号駆動回路１２からゲート駆動回路１５の制御信号Ｇｃｔｌを出力させる動作、を制御する。制御部８は、ホストインターフェース９を介してホストプロセッサ３から受信する画像データを、フレームメモリ７に書き込む。フレームメモリ７は、例えばＳＲＡＭ（Static Random Access Memory）で構成される。フレームメモリ７から１ライン分の画像データがラインラッチ６に読み出され、ラインラッチ６は１ライン分の画像データを並列にソースアンプブロック４０に供給する。ソースアンプブロック４０は、ソース配線Ｓ１〜Ｓｎを駆動するためのソースアンプ４＿１〜４＿ｎと、それぞれのソースアンプに階調レベルを入力する階調レベル選択回路５＿１〜５＿ｎとを含んで構成される。階調レベル選択回路５＿１〜５＿ｎには、階調レベル生成回路１３から、多階調のアナログ階調電圧が供給されている。階調レベル選択回路５＿１〜５＿ｎは、それぞれ、供給される多階調のアナログ階調電圧の中からラインラッチ６から入力される画像データに対応する、１つの階調レベルを選択し、または、複数の階調レベルを選択してそれらから中間の階調レベルを生成して、接続されるソースアンプ４＿１〜４＿ｎに供給する。ソースアンプ４＿１〜４＿ｎは、図２に例示されるように、演算増幅器で構成されるボルテージフォロワアンプであり、供給される階調レベルを電流増幅して、接続される表示パネル２の信号電極であるソース配線Ｓ１〜Ｓｎを駆動する。ソースアンプ４＿１〜４＿ｎには、ソースアンプバイアス制御回路１４からバイアス電圧が供給されている。
【００６２】
電源回路１１は、昇圧回路、降圧回路、安定化回路（レギュレータ）などを含んで構成され、外部から供給される電源ＶＤＤ／ＶＳＳから、表示駆動回路（表示ドライバＩＣ）１内の各回路で使用される内部電源を生成し供給する。内部電源は、図２には明示されない電源アンプによって低インピーダンスとされる。
【００６３】
上述の表示駆動回路（表示ドライバＩＣ）１は、フレームメモリ７を内蔵する構成例について説明したが、フレームメモリを内蔵しない構成も採用し得る。フレームメモリ７を内蔵する構成例では、表示する画像が静止画の場合に、１フレームの静止画をフレームメモリ７に保持し、繰り返し読み出して表示することにより、静止画が表示される期間のホストプロセッサ３からの画像データの転送を省略することができる。一方、フレームメモリを内蔵しない構成ではチップ面積が小さくて済み、コストが低減される。
【００６４】
図３は、表示駆動回路（表示ドライバＩＣ）１のレイアウトの一例を模式的に示す説明図である。表示駆動回路（表示ドライバＩＣ）１は、図示は省略されているが、表示パネル２のソース配線Ｓ１〜Ｓｎを駆動する端子（パッド）を備えるので、その端子が配列される方向、図３では横方向（これを長辺方向と呼ぶ）に長いチップとなる。ソースアンプブロック４０は、例えば左右に分けて配置され、その中央部分にソースアンプバイアス制御回路１４が配置される。階調レベル生成回路１３も同様に概ね中央に配置され、左右に階調線が配線される。図示は省略されているが、階調線からは、ソースアンプブロック４０に含まれる階調レベル選択回路５＿１〜５＿ｎに対してさらに配線される。また、ソースアンプ４＿１〜４＿ｎに電源を供給する電源アンプも、ソースアンプバイアス制御回路１４に近い位置に配置される。階調レベル生成回路１３、ソースアンプバイアス制御回路１４、及び電源アンプを、長辺方向の中央に配置して、階調線、バイアス配線、及び電源配線を、それぞれ左右に配線することにより、長辺方向のどちらかの一端に配置した場合と比較して、配線長を概ね１／２に低減することができる。
【００６５】
図４は、ソースアンプバイアス制御回路１４の構成例を示す回路図である。ソースアンプバイアス制御回路１４は、基準電流源３０とバイアス供給回路３１によって構成される。基準電流源３０は電流源３００とＮチャネルＭＯＳＦＥＴ（ＭＮ０）によって構成され、バイアス供給回路３１は、２個のＮチャネルＭＯＳＦＥＴ、ＭＮ９とＭＮ１０と、２個のＰチャネルＭＯＳＦＥＴ、ＭＰ９とＭＰ１０とによって構成される。ＭＮ０とＭＮ９によってカレントミラーが構成され、ＭＮ９のサイズを可変とすることにより、電流源３００によって規定される電流値が、ＭＮ０とＭＮ９のサイズ（相互コンダクタンス）の比にしたがって増幅されて、バイアス供給回路３１に供給される。バイアス供給回路３１もまた、ＭＰ９とＭＰ１０とによってカレントミラーが構成され、後述のソースアンプ４の差動段等に対して、バイアス線ＢＩＰ１とＢＩＮ１によりＰチャネル側とＮチャネル側のバイアス電圧をそれぞれ供給する。
【００６６】
図５は、ソースアンプ４の構成例を示す回路図である。ソースアンプ４は、差動段と中間段と出力段からなる演算増幅器であり、出力Ｖｏｕｔが差動入力の一方にフィードバックされて、ボルテージフォロワアンプが構成されている。差動段は、３個のＰチャネルＭＯＳＦＥＴ、ＭＰ１〜ＭＰ３と、３個のＮチャネルＭＯＳＦＥＴ、ＭＮ１〜ＭＮ３とによって構成される。ＭＰ１とＭＮ１にはバイアス線ＢＩＰ１とＢＩＮ１がそれぞれ接続され、ソースアンプバイアス制御回路１４のＭＰ９とＮＮ１０との間でカレントミラーを構成して、ソースアンプ４にバイアス電流を与えるテール電流源として機能する。一方の差動入力であるＭＰ２とＭＮ２のゲート端子にはＶｏｕｔからのフィードバックが接続され、他方の差動入力であるＭＰ３とＭＮ３のゲート端子には、Ｖｉｎが入力される。中間段は、４個のＰチャネルＭＯＳＦＥＴ、ＭＰ４〜ＭＰ７と、４個のＮチャネルＭＯＳＦＥＴ、ＭＮ４〜ＭＮ７とによって構成される。ＭＰ４とＭＰ６とＭＮ６とＭＮ４で構成されるレールと、ＭＰ５とＭＰ７とＭＮ７とＭＮ５で構成されるレールとの２本のレールが、同じ電流値の電流を流すように構成され、差動段への２つの入力ＶｉｎとＶｏｕｔの差に従って、差動段から入力される電流と、差動段に引き抜かれる電流とによって、差動電圧が生成され出力段へ出力される。ＭＰ６とＭＮ６、ＭＰ７とＭＮ７は、それぞれゲート端子への入力が図示を省略されているが、これらのゲート端子は例えば一定電圧に固定され、ＭＰ６とＭＮ６、ＭＰ７とＭＮ７がそれぞれ負荷抵抗として機能するように構成されている。出力段は、１個のＰチャネルＭＯＳＦＥＴ、ＭＰ８と、１個のＮチャネルＭＯＳＦＥＴ、ＭＮ８と、それぞれのドレイン端子とゲート端子の間に接続されたフィードバック容量ＣｐとＣｎとによって構成される。中間段から入力される差動電圧を電流増幅して、Ｖｏｕｔを出力する。
【００６７】
図６は、表示駆動回路（表示ドライバＩＣ）１のレイアウトの一実施の形態を模式的に示す説明図である。図３に示されるレイアウトと同様であるが、ソースアンプブロック４０が、左右でそれぞれ４つのブロック（領域）Ｌ１〜Ｌ４とＲ１〜Ｒ４に分けられている。分割数は任意であるが、各ブロック（領域）は、階調線、バイアス配線、及び電源配線の配線長に基づいて分割されている。ソースアンプバイアス制御回路１４が、ブロック（領域）毎にソースアンプ４のバイアス電流を調整することができるように構成される。ブロック（領域）毎のソースアンプ４のバイアス電流は、階調レベル生成回路１３から各ソースアンプまでの階調線の配線長（配線抵抗）に起因する階調線レベル復帰時間の差を相殺するように制御され、全てのソースアンプのスルーレートが均等になるように調整される。電源配線の配線長（配線抵抗）に起因して、ソースアンプのスルーレートに差が生じる場合は、この差が相殺されるように、ブロック（領域）毎のソースアンプ４のバイアス電流が制御される。ソースアンプのバイアス電流に代えて、他の方法によってスルーレートが均等になるように調整してもよい。
【００６８】
これにより、表示駆動回路（表示ドライバＩＣ）１のチップサイズが増大したときにも、全てのソースアンプ４＿１〜４＿ｎのスルーレートが均等になるように調整し、表示パネル２のライン内での輝度特性を揃えることができる。
【００６９】
図１５は、本願の発明者が見出した課題及び本願発明の効果を説明するための説明図である。横軸は時刻であり、縦軸方向には上から順に、データ、階調線、ソースアンプ４の電源ライン、入力及び出力の波形が、模式的に示される。データはラインラッチ６から階調レベル選択回路５に供給されるディジタル信号である。階調線は、階調レベル生成回路１３から、各階調レベル選択回路５に供給されるアナログの階調レベル信号であり、階調レベル選択回路５によって非選択状態から選択状態に変化する１本の階調線の電圧レベルが示される。階調線は、本来はその電圧が一定に保たれているが、時刻ｔ１でデータが変化するのに伴って、階調レベル選択回路５によって非選択状態から選択状態に変化すると負荷が変動するため、一時的にその電圧が低下する。負荷は容量性であり、階調線の配線抵抗の大きさに依存して、電圧低下の大きさと復帰までの時間が変化する。階調レベル生成回路１３の近端では、配線抵抗は最小であるので電圧低下と復帰時間は最小となるが、遠端では配線抵抗が最大であるので電圧低下と復帰時間も最大となる。ソースアンプ４の電源ラインについても同様である。電源電圧は、本来一定の値に保たれているが、データの変化に伴ってソースアンプ４が動作するために、過渡的に動作電流が大きくなり、一時的に電源電圧が低下する。電源の電圧低下の大きさと復帰までの時間は、電源線の配線抵抗の大きさに依存する。ソースアンプ４に電源を供給する電源アンプの近端では、配線抵抗は最小であるので電圧低下と復帰時間は最小となるが、遠端では配線抵抗が最大であるので電圧低下と復帰時間も最大となる。ソースアンプ４の入力は階調線の一時的な電圧低下の影響を受け、ソースアンプ４の出力は電源ラインの一時的な電圧低下の影響もさらに受けて、スルーレートにばらつきが発生する。階調レベル生成回路１３と電源アンプの近端ではスルーレートは最大であり、遠端では最小となる。これに伴って、セットリング時間は近端では短く遠端では長くなるため、遠端においてはセットリング時間の要求仕様ｔ２を満たせなくなる恐れが発生する。
【００７０】
これに対して本願発明では、近端側のバイアス電流を小さくし遠端側のバイアス電流を大きくすることによって、すべてのソースアンプ４＿１〜４＿ｎでのスルーレートを概ね均等にするような方向で調整することができる。これにより、表示駆動回路（表示ドライバＩＣ）１の長手方向のサイズが増大したときにも、全てのソースアンプのスルーレートが均等になるように調整し、表示パネルのライン内での輝度特性を揃えることができる。また、近端側でのソースアンプの消費電力を低減することができ、遠端側ではセットリング時間についての仕様を満足するために十分なマージンを確保することができる。
【００７１】
ここで、図６に示される実施の形態では、ソースアンプブロック４０が左右それぞれ４個のブロック（領域）Ｌ１〜Ｌ４とＲ１〜Ｒ４に分割され、ブロック（領域）毎のソースアンプ４のバイアス電流が制御される。分割されたブロック（領域）単位での制御であるため、そのブロック（領域）に含まれる複数のソースアンプ４の間ではスルーレートを調整し、均一化することができない。しかしながら、上記の通り、表示パネルのライン内での輝度特性を揃えることができていれば十分であり、全てのソースアンプのスルーレートは均等になる方向に調整されれば良く、結果的に均等になっている必要はない。分割数を多くすることにより、より正確に（より偏差の少ない）均等に近付けることができる一方、そのための回路やレイアウト上のオーバーヘッドは大きくなり、所謂トレードオフの関係にある。本願において、スルーレートについて「均等」及び「均一」の用語は、厳密に等しいことを意味するものではなく、上述のトレードオフを考慮した範囲内の偏差を含んで等しいことを意味する。
【００７２】
ソースアンプのスルーレートを調整する方法として、回路定数を変更する方法と動作条件を変更する方法がある。本願では動作条件を変更する方法の一つとして、バイアスを調整する方法について、以下に詳しく説明する。バイアスを調整する方法に代えて、回路定数を変更する方法や、他の動作条件を変更する方法を採用してもよい。
【００７３】
図７は、実施形態１のソースアンプブロック４０の構成例を示す回路図である。ソースアンプブロック４０の右側の４ブロック（領域）Ｒ１〜Ｒ４のみが示され、各ブロック（領域）に対応してバイアス電流調整用のレジスタ２１＿Ｒ１〜２１＿Ｒ４が設けられている。図示を省略された左側の４ブロック（領域）Ｌ１〜Ｌ４には、それぞれに対応してレジスタ２１＿Ｌ１〜２１＿Ｌ４が設けられている。レジスタ２１＿Ｒ１〜２１＿Ｒ４と２１＿Ｌ１〜２１＿Ｌ４は、必ずしもソースアンプブロック４０内に設けられる必要はなく、他の回路ブロック、例えば制御部８に設けられてもよい。各ブロック（領域）には複数のソースアンプ４が含まれるが、紙面の制約のため、図７には、ブロック（領域）Ｒ１に含まれる２個のソースアンプの差動段のみが示され、中間段と出力段、及び他のソースアンプは省略されている。
【００７４】
図７に示されるソースアンプ４は、図５に示されるソースアンプと比較して、差動段におけるテール電流源として機能する、図５のＭＰ１とＭＮ１に代わって、６個のＰチャネルＭＯＳＦＥＴ、ＭＰ１ａとＭＰ１ｂとＭＰ１ｃとＭＰ１ｓａとＭＰ１ｓｂとＭＰ１ｓｃと、６個のＮチャネルＭＯＳＦＥＴ、ＭＮ１ａとＭＮ１ｂとＭＮ１ｃとＭＮ１ｓａとＭＮ１ｓｂとＭＮ１ｓｃとが設けられている。中間段と出力段の構成は図５と同様である。ＭＰ１ａとＭＰ１ｂとＭＰ１ｃにはＢＩＰ１が入力されており、ソースアンプバイアス制御回路１４（図４参照）のＭＰ９とのカレントミラーを構成し、それぞれのサイズＷｐａ／Ｌｐａ、Ｗｐｂ／Ｌｐｂ、Ｗｐｃ／Ｌｐｃに応じて、ＭＰ９に流れる電流に比例する電流値の電流源として機能する。ＷｐａとＬｐａはそれぞれＭＰ１ａのゲート幅とゲート長であり、サイズとして「Ｗｐａ／Ｌｐａ」の表記は、ＭＰ１ａの相互コンダクタンスｇｍがＷｐａ／Ｌｐａに比例することから慣用される表記であり、本願明細書で引用する他の図面も含め、他のＭＯＳＦＥＴについても同様である。
【００７５】
ＭＰ１ｓａとＭＰ１ｓｂとＭＰ１ｓｃは、それぞれＭＰ１ａとＭＰ１ｂとＭＰ１ｃに接続され、スイッチとして機能する。電流源として機能するＭＰ１ａとＭＰ１ｂとＭＰ１ｃのうちのどれが、ＭＰ２とＭＰ３に接続されるかが、Ｒ１用レジスタ２１＿Ｒ１から供給される制御信号によって制御される。Ｒ１用レジスタ２１＿Ｒ１から供給される制御信号をｂｐａ、ｂｐｂ、ｂｐｃとし、それぞれがアサートされるとき値「１」をとり、ネゲートされるとき値「０」をとるとすると、ソースアンプ４のＰチャネル側のバイアス電流は、ソースアンプバイアス制御回路１４のＭＰ９に流れる電流に対して、以下の比例定数によって規定される。
【００７６】
ｂｐａ×Ｗｐａ／Ｌｐａ＋ｂｐｂ×Ｗｐｂ／Ｌｐｂ＋ｂｐｃ×Ｗｐｃ／Ｌｐｃ
Ｎチャネル側についても、６個のＮチャネルＭＯＳＦＥＴ、ＭＮ１ａとＭＮ１ｂとＭＮ１ｃとＭＮ１ｓａとＭＮ１ｓｂとＭＮ１ｓｃの機能は、上述のＰチャネル側と同様であり、ソースアンプ４のＮチャネル側のバイアス電流は、ソースアンプバイアス制御回路１４のＭＮ１０に流れる電流に対して、以下の比例定数によって規定される。
【００７７】
ｂｎａ×Ｗｎａ／Ｌｎａ＋ｂｎｂ×Ｗｎｂ／Ｌｎｂ＋ｂｎｃ×Ｗｎｃ／Ｌｎｃ
ソースアンプブロック４０を構成する８ブロック（領域）Ｒ１〜Ｒ４とＬ１〜Ｌ４に含まれるソースアンプ４は、ソースアンプバイアス制御回路１４から供給されるＢＩＰ１とＢＩＮ１は全てのブロックに共通に供給されるが、それぞれのブロック（領域）に対応するレジスタ２１＿Ｒ１〜２１＿Ｒ４と２１＿Ｌ１〜２１＿Ｌ４に設定される値により、ブロック（領域）毎に独立にバイアス電流が調整される。図７に示される例では、ＰチャネルとＮチャネルが各３ビットの制御値によって調整され、８階調から全てのスイッチがオフされる場合を除く残り７階調で、バイアス電流が制御される。これにより、ソースアンプバイアス制御回路１４を図４に示される回路から変更する必要はなく、また、ＢＩＰ１とＢＩＮ１の配線の本数を増やすことなく、ソースアンプ４のバイアス電流をブロック（領域）毎に独立に制御することができる。尚、バイアス電流の制御値を３ビットとしたのは、一例に過ぎず、ビット数は任意に変更することができる。
【００７８】
〔実施形態２〕
図８は、実施形態２及び実施形態３のソースアンプブロック４０の構成例を示す回路図である。図７と同様に、ソースアンプブロック４０の右側の４ブロック（領域）Ｒ１〜Ｒ４のみが示され、ブロック（領域）Ｒ１の１個のソースアンプ４の差動段のみが示され、中間段と出力段、及び他のソースアンプは省略されている。図７のソースアンプブロック４０ではバイアス線ＢＩＰ１とＢＩＮ１がそれぞれすべてのソースアンプに共通に接続されるが、本実施形態２である図８のソースアンプブロック４０では、それぞれのブロック（領域）Ｒ１〜Ｒ４に対応して、それぞれ独立のバイアス線ＢＩＰ１１〜ＢＩＰ１４とＢＩＮ１１〜ＢＩＮ１４が接続されている。個々のソースアンプ４は、図５に示されるソースアンプ４と同じ回路構成である。
【００７９】
図９は、実施形態２のソースアンプバイアス制御回路１４の構成例を示す回路図である。図４に示されるソースアンプバイアス制御回路１４とは異なり、１個の基準電流源３０と各ブロック（領域）Ｒ１〜Ｒ４にそれぞれ対応する、バイアス供給回路３１＿Ｒ１〜３１＿Ｒ４とレジスタ２２＿Ｒ１〜２２＿Ｒ４によって構成される。ブロック（領域）Ｌ１〜Ｌ４に対応するバイアス供給回路３１＿Ｌ１〜３１＿Ｌ４とレジスタ２２＿Ｌ１〜２２＿Ｌ４は、図示が省略されている。各バイアス供給回路３１＿Ｒ１〜３１＿Ｒ４は同じ回路で構成され、代表して３１＿Ｒ１のみが図示される。バイアス供給回路３１＿Ｒ１は、図４に示されるバイアス供給回路３１のＭＮ９に代えて、６個のＮチャネルＭＯＳＦＥＴ、ＭＮ９ａとＭＮ９ｂとＭＮ９ｃとＭＮ９ｓａとＭＮ９ｓｂとＭＮ９ｓｃとが設けられている。ＭＮ９ａとＭＮ９ｂとＭＮ９ｃのゲート端子には基準電流源３０のＭＮ０のドレイン端子とゲート端子からの配線が接続されて、ＭＮ０とのカレントミラーが構成され、ＭＮ９ａとＭＮ９ｂとＭＮ９ｃは、それぞれのサイズＷｎａ／Ｌｎａ、Ｗｎｂ／Ｌｎｂ、Ｗｎｃ／Ｌｎｃに応じて、ＭＰ９に流れる電流に比例する電流値の電流源として機能する。ＭＮ９ｓａとＭＮ９ｓｂとＭＮ９ｓｃは、それぞれＭＮ９ａとＭＮ９ｂとＭＮ９ｃに接続され、スイッチとして機能する。電流源として機能するＭＮ９ａとＭＮ９ｂとＭＮ９ｃのうちのどれが、ＭＰ９に接続されるかが、Ｒ１用レジスタ２２＿Ｒ１から供給される制御信号によって制御される。Ｒ１用レジスタ２２＿Ｒ１から供給される制御信号をｂｎａ、ｂｎｂ、ｂｎｃとし、それぞれがアサートされるとき値「１」をとり、ネゲートされるとき値「０」をとるとすると、ＢＩＰ１１によって規定されるソースアンプ４のバイアス電流は、基準電流源３０のＭＮ０に流れる電流に対して、以下の比例定数によって規定される。
【００８０】
ｂｎａ×Ｗｎａ／Ｌｎａ＋ｂｎｂ×Ｗｎｂ／Ｌｎｂ＋ｂｎｃ×Ｗｎｃ／Ｌｎｃ
ＭＰ１０とＭＮ１０に流れる電流もこれがミラーされているので、ＢＩＮ１１によって規定されるソースアンプ４のバイアス電流も同様である。ソースアンプ４のバイアス電流は、３ビットの制御値によって調整され、８階調から全てのスイッチがオフされる場合を除く残り７階調で制御される。
【００８１】
ブロック（領域）Ｒ１〜Ｒ４のそれぞれに対応して、レジスタ２２＿Ｒ１〜２２＿Ｒ４とバイアス供給回路３１＿Ｒ１〜３１＿Ｒ４と、バイアス線ＢＩＰ１１〜ＢＩＰ１４とＢＩＮ１１〜ＢＩＮ１４が設けられているので、ブロック（領域）Ｒ１〜Ｒ４のソースアンプ４のバイアス電流は、ブロック（領域）毎にそれぞれ独立に制御することができる。
【００８２】
これにより、本実施形態２によっても、ソースアンプブロック４０において、階調レベル生成回路１３から近端側のブロック（領域）のソースアンプ４のバイアス電流を小さくし遠端側のバイアス電流を大きくすることによって、すべてのソースアンプ４＿１〜４＿ｎでのスルーレートを概ね均等にするように調整することができる。したがって、表示駆動回路（表示ドライバＩＣ）１の長手方向のサイズが増大したときにも、全てのソースアンプのスルーレートが均等になるように調整し、表示パネルのライン内での輝度特性を揃えることができる。
【００８３】
図７を引用して説明した実施形態１では、全てのソースアンプ４＿１〜４＿ｎにトランジスタを追加したが、本実施形態では、バイアス線の配線数は増えるものの、ソースアンプ４には素子を追加する必要はなく、全体として追加するトランジスタの数を少なく抑えることができる。
【００８４】
なお、レジスタ２２＿Ｒ１〜２２＿Ｒ４とレジスタ２２＿Ｌ１〜２２＿Ｌ４（不図示）は、ソースアンプバイアス制御回路１４内に設けられても良いし、他の回路ブロック、例えば制御部８に設けられてもよい。また、レジスタ２２＿Ｒ１〜２２＿Ｒ４に格納される制御値を３ビットとして説明したのは一例に過ぎず、ビット数は任意に変更することができる。
【００８５】
図１１は、実施形態２のソースアンプブロック４０の右側の各ブロック（領域）Ｒ１〜Ｒ４の配置及びソースアンプバイアス制御回路１４からのバイアス線ＢＩＮ１１〜ＢＩＮ１４の配線の一例を模式的に示す説明図である。Ｐチャネル側のバイアス線ＢＩＰ１１〜ＢＩＰ１４の配線は、図示されるバイアス線ＢＩＮ１１〜ＢＩＮ１４の配線と同様であるが、図示は省略されている。ソースアンプブロック４０の左側の各ブロック（領域）Ｌ１〜Ｌ４についても図示される右側と同様であるが、図示は省略されている。抵抗Ｒ１１１〜Ｒ１１４，Ｒ１２２〜Ｒ１２４，Ｒ１３３〜Ｒ１３４，Ｒ１４４は、バイアス線ＢＩＮ１１〜ＢＩＮ１４の配線抵抗を模式的に示している。実際は分布定数であるが、集中定数の抵抗として示される。抵抗Ｒ１１１〜Ｒ１１４の値は、ブロック（領域）Ｒ１の長手方向の幅に相当する配線長によって決まる同じ値となる。抵抗ＲＲ１２２〜Ｒ１２４，Ｒ１３３〜Ｒ１３４，Ｒ１４４の値も同様に、ブロック（領域）Ｒ２，Ｒ３，Ｒ４の長手方向の幅に相当する配線長によってそれぞれ決まる同じ値となる。ＢＩＮ１１〜ＢＩＮ１４の配線抵抗は、それぞれ、Ｒ１１１のみ、Ｒ１１２＋Ｒ１２２、Ｒ１１３＋Ｒ１２３＋Ｒ１３３、Ｒ１１４＋Ｒ１２４＋Ｒ１３４＋Ｒ１４４となる。配線抵抗は、近端程小さく遠端ほど大きい。
【００８６】
図１２は、図１１に示されるレイアウト（配置・配線）におけるバイアス電流の分布を示すグラフである。横軸はソースアンプバイアス制御回路１４からの距離であり、縦軸にはソースアンプ４のバイアス電流の値が、模式的に示される。バイアス電流が全てのソースアンプ４＿１〜４＿ｎについて同じ値である場合には、階調レベル生成回路１３に近いブロック（領域）Ｒ１から順に遠いブロック（領域）Ｒ４に向かって、ソースアンプ４のスルーレートは低下する。これを相殺して概ね均等のスルーレートにするために、バイアス電流は、近いブロック（領域）Ｒ１から順に遠いブロック（領域）Ｒ４に向かって大きくなるように設定される。
【００８７】
これにより、すべてのソースアンプ４＿１〜４＿ｎでのスルーレートを概ね均等にするような方向で調整することができる。
【００８８】
図１３は、実施形態２のソースアンプブロック４０の右側の各ブロック（領域）Ｒ１〜Ｒ４の配置及びソースアンプバイアス制御回路１４からのバイアス線ＢＩＮ１１〜ＢＩＮ１４の配線の別の一例を模式的に示す説明図である。左側の各ブロック（領域）Ｌ１〜Ｌ４とバイアス線ＢＩＰ１１〜ＢＩＰ１４の配線が省略されている点などは、図１１と同様である。バイアス線ＢＩＮ１２がＢＩＮ１１とブロック（領域）Ｒ１とＲ２の境界付近で互いに接続され、バイアス線ＢＩＮ１３がＢＩＮ１１とブロック（領域）Ｒ２とＲ３の境界付近で互いに接続され、バイアス線ＢＩＮ１４がＢＩＮ１１とブロック（領域）Ｒ３とＲ４の境界付近で互いに接続されている点が、図１１と異なる。
【００８９】
図１４は、図１３に示されるレイアウト（配置・配線）におけるバイアス電流の分布を示すグラフである。図１２と同様に、横軸はソースアンプバイアス制御回路１４からの距離であり、縦軸にはソースアンプ４のバイアス電流の値が、模式的に示される。ソースアンプ４のスルーレートが近端から遠端に向かって低下するのを相殺して概ね均等にするために、バイアス電流は、近いブロック（領域）Ｒ１から順に遠いブロック（領域）Ｒ４に向かって大きくなるように設定される。各ブロック（領域）Ｒ１〜Ｒ４に設定されるバイアス電流は、ブロック（領域）毎に設定されるため、図１２に示されるように、同じブロック内では同じ値を取り、階段状となり、ブロック（領域）の境界で不連続となる。しかし図１３に示されるように、ブロック（領域）の境界付近でバイアス線を短絡することにより、実際にソースアンプ４に流れるバイアス電流は、ブロック（領域）の境界でも連続とすることができる。
【００９０】
これにより、ブロック（領域）の境界において、ソースアンプ４のスルーレートが不連続に変化することがないようにすることができる。ブロック（領域）の境界に対応して表示パネル２のライン内で隣接する画素においてソースアンプ４のスルーレートの不連続に起因して、輝度特性に不連続が生じる恐れがあるが、これを防止することができる。
【００９１】
〔実施形態３〕
図１０は、実施形態３のソースアンプバイアス制御回路１４の構成例を示す回路図である。図９に示されるソースアンプバイアス制御回路１４とは異なり、基準電流源３０＿Ｒ１〜３０＿Ｒ４とバイアス供給回路３１＿Ｒ１〜３１＿Ｒ４から成り、ブロック（領域）Ｒ１〜Ｒ４に対応する４個のソースアンプバイアス制御回路１４＿Ｒ１〜１４＿Ｒ４と、レジスタ２３＿Ｒ１〜２３＿Ｒ４とによって構成される。ブロック（領域）Ｌ１〜Ｌ４に対応するソースアンプバイアス制御回路１４＿Ｌ１〜１４＿Ｌ４とレジスタ２３＿Ｌ１〜２３＿Ｌ４は、図示が省略されている。４個のソースアンプバイアス制御回路１４＿Ｒ１〜１４＿Ｒ４は同じ回路で構成され、代表して１４＿Ｒ１のみが図示される。基準電流源３０＿Ｒ１には、図４に示され基準電流源３０の電流源３００に代えて、３個の電流源３００ａ、３００ｂ、３００ｃと、３個のＰチャネルＭＯＳＦＥＴ、ＭＰ０ｓａとＭＰ０ｓｂとＭＰ０ｓｃとが設けられている。３個のＰチャネルＭＯＳＦＥＴ、ＭＰ０ｓａとＭＰ０ｓｂとＭＰ０ｓｃはスイッチとして機能し、オンすることによって選択された電流源３００ａ、３００ｂ、３００ｃの合計の電流値が、基準電流源３０＿Ｒ１によってバイアス供給回路３１＿Ｒ１に供給される電流の基準値となり、この基準値によってブロック（領域）Ｒ１のソースアンプ４のバイアス電流の値が規定される。換言すれば、レジスタ２３＿Ｒ１に格納される値によって、３個のＰチャネルＭＯＳＦＥＴ、ＭＰ０ｓａとＭＰ０ｓｂとＭＰ０ｓｃがオン／オフ制御され、ブロック（領域）Ｒ１のソースアンプ４のバイアス電流の値が調整される。
【００９２】
これにより、本実施形態３に示されるソースアンプバイアス制御回路１４を用いても、ソースアンプブロック４０において、階調レベル生成回路１３から近端側のブロック（領域）のソースアンプ４のバイアス電流を小さくし遠端側のバイアス電流を大きくすることによって、すべてのソースアンプ４＿１〜４＿ｎでのスルーレートを概ね均等にするような方向で調整することができる。したがって、表示駆動回路（表示ドライバＩＣ）１の長手方向のサイズが増大したときにも、全てのソースアンプのスルーレートが均等になるように調整し、表示パネルのライン内での輝度特性を揃えることができる。
【００９３】
尚、レジスタ２３＿Ｒ１〜２３＿Ｒ４に格納される制御値を３ビットとして説明したのは一例に過ぎず、ビット数は任意に変更することができる。
【００９４】
また、本実施形態３においても、図１１に示されるように、ソースアンプブロック４０の各ブロック（領域）を配置し、ソースアンプバイアス制御回路１４からバイアス線ＢＩＮ１１〜ＢＩＮ１４とＢＩＰ１１〜ＢＩＰ１４を配線することができる。この場合、各ソースアンプにおけるバイアス電流は、図１２に示されるのと同様の分布となる。ソースアンプバイアス制御回路１４からバイアス線ＢＩＮ１１〜ＢＩＮ１４とＢＩＰ１１〜ＢＩＰ１４を図１３に示されるように変更した場合には、各ソースアンプにおけるバイアス電流は、図１４に示されるのと同様の分布となり、実施形態２において説明したのと同様の作用効果を得ることができる。
【００９５】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００９６】
例えば、ソースアンプのスルーレートを均等にする方法として、バイアス電流を制御する方法について説明したが、ソースアンプの回路定数をスイッチで制御する方法や、アナログ信号によって調整する方法に変更してもよい。また、ソースアンプを構成する演算増幅器は他の回路方式の演算増幅器、例えばテール電流源をＰチャネルかＮチャネルの一方にのみ備えるもの等に変更することも可能である。
【符号の説明】
【００９７】
１  表示駆動回路（表示ドライバＩＣ）
２  表示パネル
３  ホストプロセッサ
４  ソースアンプ
５  階調レベル選択回路
４０  ソースアンプブロック
６  ラインラッチ
７  フレームメモリ
８  制御部
９  ホストインターフェース
１１  電源回路
１２  ゲート制御信号駆動回路
１３  階調レベル生成回路
１４ソースアンプバイアス制御回路
１５  ゲートインパネル（ＧＩＰ）
２１、２２、２３  レジスタ
３０  基準電流源
３００  電流源
３１  バイアス供給回路
１００  電子機器
ＭＮ０〜ＭＮ１０，ＭＮ１ａ〜ＭＮ１ｃ，ＭＮ９ａ〜ＭＮ９ｃ  ＮチャネルＭＯＳＦＥＴ
ＭＮ１ｓａ〜ＭＮ１ｓｃ，ＭＮ９ｓａ〜ＭＮ９ｓｃ  ＮチャネルＭＯＳＦＥＴ（スイッチＭＯＳ）
ＭＰ１〜ＭＰ１０，ＭＰ１ａ〜ＭＰ１ｃ  ＰチャネルＭＯＳＦＥＴ
ＭＰ０ｓａ〜ＭＰ０ｓｃ，ＭＰ１ｓａ〜ＭＰ１ｓｃ  ＰチャネルＭＯＳＦＥＴ（スイッチＭＯＳ）
Ｔｒ  トランスファゲート
Ｃ  画素容量
Ｃｎ，Ｃｐ  フィードバック容量
Ｒ１１１〜Ｒ１４４  配線抵抗
Ｒ１〜Ｒ４，Ｌ１〜Ｌ４  ソースアンプブロックの各ブロック（領域）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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