(57)【要約】【課題】複数のメモリーセルに接続されたワード線を駆動するワード線ドライバーに電源電位を供給する回路装置において、簡単な回路構成によって消費電流の増加を抑えながら、非選択メモリーセルのリーク電流を抑制して読み出しデータの誤判定を防止する。【解決手段】この回路装置は、第１のノードと第２のノードとの間に電気的に接続されたトランジスターと、第２のノードに電気的に接続され、第１のノードから第２のノードに供給された第１の電源電位を下降させて、ワード線ドライバーのＮチャネルトランジスターのソースに供給される第２の電源電位を生成するブートストラップ回路とを含む。【選択図】図２
2015088209.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリーセルに接続されたワード線を駆動するＮチャネルトランジスターを含むワード線ドライバーに電源電位を供給する回路装置であって、
第１のノードと第２のノードとの間に電気的に接続されたトランジスターと、
前記第２のノードに電気的に接続され、前記第１のノードから前記第２のノードに供給された第１の電源電位を下降させて、前記ワード線ドライバーの前記Ｎチャネルトランジスターのソースに供給される第２の電源電位を生成するブートストラップ回路と、
を含む回路装置。
【請求項２】
メモリーセルアレイを構成する複数のブロックのメモリーセルに接続されたワード線を駆動する複数群のワード線ドライバーと前記第２のノードとの間に電気的にそれぞれ接続され、ゲート電位に従って、前記複数群の内から選択された少なくとも一群のワード線ドライバーの前記Ｎチャネルトランジスターのソースに第２の電源電位を供給する複数の第２のトランジスターと、
前記複数群のワード線ドライバーと前記第１のノードとの間に電気的にそれぞれ接続され、ゲート電位に従って、前記複数群の内から選択された少なくとも一群のワード線ドライバーの前記Ｎチャネルトランジスターのソースに第１の電源電位を供給する複数の第３のトランジスターと、
をさらに含む、請求項１記載の回路装置。
【請求項３】
一群のワード線ドライバーに電気的に接続された前記第２のトランジスターと前記第３のトランジスターとの内の一方をオンさせて他方をオフさせる制御回路をさらに含む、請求項２記載の回路装置。
【請求項４】
前記制御回路が、選択されたメモリーセルを含む１つのブロックのメモリーセルに接続されたワード線を駆動する一群のワード線ドライバーについて、前記第２のトランジスターをオンさせて前記第３のトランジスターをオフさせると共に、他の群のワード線ドライバーについて、前記第３のトランジスターをオンさせて前記第２のトランジスターをオフさせる、請求項３記載の回路装置。
【請求項５】
前記制御回路が、前記複数のブロックのメモリーセルと一群のビット線との間に電気的にそれぞれ接続された複数群のトランジスターの内で、選択されたメモリーセルを含む１つのブロックのメモリーセルと前記一群のビット線との間に電気的に接続された一群のトランジスターをオンさせて、他の群のトランジスターをオフさせる、請求項４記載の回路装置。
【請求項６】
前記複数の第２のトランジスター及び前記複数の第３のトランジスターがＮチャネルトランジスターであり、前記複数の第２のトランジスター及び前記複数の第３のトランジスターのバックゲートに、前記第２のノードから第２の電源電位が供給される、請求項２〜５のいずれか１項記載の回路装置。
【請求項７】
前記複数の第２のトランジスター及び前記複数の第３のトランジスターがＮチャネルトランジスターであり、前記複数の第２のトランジスター及び前記複数の第３のトランジスターのバックゲートに、前記第１のノードから第１の電源電位が供給される、請求項２〜５のいずれか１項記載の回路装置。
【請求項８】
複数のメモリーセルと、
前記複数のメモリーセルに接続されたワード線を駆動するＮチャネルトランジスターを含むワード線ドライバーと、
前記ワード線ドライバーに電源電位を供給する請求項１〜７のいずれか１項記載の回路装置と、
を含む半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発メモリーやＲＡＭ（Random Access Memory）等の半導体記憶装置に関する。さらに、本発明は、そのような半導体記憶装置において、複数のメモリーセルに接続されたワード線を駆動するワード線ドライバーに電源電位を供給するために用いられる回路装置等に関する。
【背景技術】
【０００２】
例えば、不揮発メモリーにおいては、アドレス信号に従って選択されるメモリーセルに保持されているデータを読み出すときに、メモリーセルに流れる読み出し電流に基づいて、読み出しデータが「１」であるか「０」であるかを判定することが行われている。その際に、非選択メモリーセルが過剰消去状態である場合には、非選択メモリーセルを介してリーク電流が流れて、誤判定を起こしてしまう。
【０００３】
そのような誤判定を起こさないために、同一ビット線に接続されるメモリーセルの数を制限して、リーク電流の経路となり得る非選択メモリーセルの数を低減する対策が提案されている。また、消去状態を確認（ベリファイ）したり、書き換え回数を制限したりして、メモリーセルが過剰消去状態にならないようにする対策も提案されている。しかしながら、これらの対策は、半導体記憶装置の仕様を制約したり、あるいは、複雑な回路を必要とするものである。
【０００４】
関連する技術として、特許文献１には、ワード線冗長を有効に導入すると共に、安定した書き込み及び各ベリファイを可能として、高歩留りで高性能なデバイスの実現を目的とする半導体記憶装置が開示されている。この半導体記憶装置は、読み出し時の選択ワード線に対して通常の選択電圧を印加し、該選択ワード線に接続されたメモリーセル・トランジスターを選択する第１の電源回路と、読み出し時の非選択ワード線に対して、一括消去により過剰消去状態になったメモリーセル・トランジスターを含めて非選択にする第２の電源回路とを具備する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−５１１９８号公報（段落００２２−００２３、０１０７−０１０８、図５、図４２）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１によれば、読み出し時の非選択ワード線に接続されているメモリーセル・トランジスターのコントロールゲートに負電圧を印加することにより、過剰消去によってデプリション型となっているメモリーセル・トランジスターにリーク電流が流れないようにすることができる。
【０００７】
特許文献１の図４２には、正電源回路５０２１に加えて、負電源回路５０２５を備えたロウデコーダー５０２が示されている。負電源回路５０２５の具体的な構成としては、特許文献１の図５に示されている負電圧生成回路１１８が適用されるが、負電圧生成回路１１８は、消去電源を含む大規模な回路である。しかしながら、非選択ワード線に負電圧を印加するために大規模な回路を使用すれば、消費電流の増加や半導体記憶装置の大型化を招いてしまう。
【０００８】
そこで、上記の点に鑑み、本発明の１つの目的は、複数のメモリーセルに接続されたワード線を駆動するワード線ドライバーに電源電位を供給する回路装置において、簡単な回路構成によって消費電流の増加を抑えながら、非選択メモリーセルのリーク電流を抑制して読み出しデータの誤判定を防止することである。本発明のもう１つの目的は、そのような回路装置を含む半導体記憶装置等を提供することである。
【課題を解決するための手段】
【０００９】
以上の課題を解決するため、本発明の１つの観点に係る回路装置は、複数のメモリーセルに接続されたワード線を駆動するＮチャネルトランジスターを含むワード線ドライバーに電源電位を供給する回路装置であって、第１のノードと第２のノードとの間に電気的に接続されたトランジスターと、第２のノードに電気的に接続され、第１のノードから第２のノードに供給された第１の電源電位を下降させて、ワード線ドライバーのＮチャネルトランジスターのソースに供給される第２の電源電位を生成するブートストラップ回路とを含む。
【００１０】
本発明の１つの観点によれば、ブートストラップ回路によって生成される第２の電源電位が非選択ワード線に印加されるので、簡単な回路構成によって消費電流の増加を抑えながら、非選択メモリーセルのリーク電流を抑制して読み出しデータの誤判定を防止することができる。なお、第２の電源電位を生成する期間は、メモリーセルアレイに保持されているデータを読み出すための短い期間で良い。
【００１１】
ここで、回路装置が、メモリーセルアレイを構成する複数のブロックのメモリーセルに接続されたワード線を駆動する複数群のワード線ドライバーと第２のノードとの間に電気的にそれぞれ接続され、ゲート電位に従って、複数群の内から選択された少なくとも一群のワード線ドライバーのＮチャネルトランジスターのソースに第２の電源電位を供給する複数の第２のトランジスターと、複数群のワード線ドライバーと第１のノードとの間に電気的にそれぞれ接続され、ゲート電位に従って、複数群の内から選択された少なくとも一群のワード線ドライバーのＮチャネルトランジスターのソースに第１の電源電位を供給する複数の第３のトランジスターとをさらに含むようにしても良い。
【００１２】
ブートストラップ回路による変圧動作において、変圧電位を決定するのは、変圧用のキャパシターの容量と負荷容量との比であり、負荷容量が小さいほど、小さいキャパシター容量及び少ない電荷量で変圧動作を行うことができる。そこで、メモリーセルアレイを構成する複数行のメモリーセルを複数のブロックに分割し、ブロック毎に第２及び第３のトランジスターを設けることにより、電源電位の供給をブロック毎に制御して、ブートストラップ回路の負荷となる容量を低減し、ブートストラップ回路の変圧効率又は変圧速度を改善することができる。
【００１３】
その結果、消費電流を低減したりブートストラップ回路の変圧用キャパシターを小型化したりすることが可能となる。あるいは、ブートストラップ回路の負荷となる容量が半導体記憶装置の記憶容量の大きさに依存しなくなるので、消費電流の増加や変圧用キャパシターの大型化を招くことなく、大容量の半導体記憶装置を実現することが可能となる。
【００１４】
その場合に、回路装置が、一群のワード線ドライバーに電気的に接続された第２のトランジスターと第３のトランジスターとの内の一方をオンさせて他方をオフさせる制御回路をさらに含むようにしても良い。これにより、一群のワード線ドライバーに、第２の電源電位と第１の電源電位との内から選択された適切な電源電位を供給することができる。
【００１５】
例えば、制御回路が、選択されたメモリーセルを含む１つのブロックのメモリーセルに接続されたワード線を駆動する一群のワード線ドライバーについて、第２のトランジスターをオンさせて第３のトランジスターをオフさせると共に、他の群のワード線ドライバーについて、第３のトランジスターをオンさせて第２のトランジスターをオフさせるようにしても良い。
【００１６】
これにより、選択されたメモリーセルを含む１つのブロックのメモリーセルに接続されたワード線を駆動する一群のワード線ドライバーのみに第２の電源電位を供給し、他の群のワード線ドライバーに第１の電源電位を供給することができる。
【００１７】
その場合に、制御回路が、複数のブロックのメモリーセルと一群のビット線との間に電気的にそれぞれ接続された複数群のトランジスターの内で、選択されたメモリーセルを含む１つのブロックのメモリーセルと一群のビット線との間に電気的に接続された一群のトランジスターをオンさせて、他の群のトランジスターをオフさせるようにしても良い。これにより、選択されたメモリーセルを含む１つのブロック以外のブロックのメモリーセルのリーク電流の影響を排除することができる。
【００１８】
以上において、複数の第２のトランジスター及び複数の第３のトランジスターがＮチャネルトランジスターであり、複数の第２のトランジスター及び複数の第３のトランジスターのバックゲートに、第２のノードから第２の電源電位が供給されるようにしても良い。ここで、Ｐ型半導体基板の場合には、第２及び第３のトランジスターのバックゲート（Ｐウエル）の電位を基板電位から分離するために、トリプルウエル構造が用いられる。これにより、第２のノードの電位が第１の電源電位より大きく低下しても、Ｐ型半導体基板から第２及び第３のトランジスターのソース又はドレイン（Ｎ型不純物拡散領域）に向けて電流が流れないようにすることができる。
【００１９】
あるいは、複数の第２のトランジスター及び複数の第３のトランジスターがＮチャネルトランジスターであり、複数の第２のトランジスター及び複数の第３のトランジスターのバックゲートに、第１のノードから第１の電源電位が供給されるようにしても良い。第２及び第３のトランジスターは、バックゲート（Ｐウエル又はＰ型半導体基板）をアノードとし、ソース又はドレイン（Ｎ型不純物拡散領域）をカソードとする寄生ダイオードを有するので、第２のノードの電位が一定の範囲に制限されるが、トリプルウエル構造を用いる必要がなくなるので、ウエル構造を簡素化することができる。
【００２０】
本発明の１つの観点に係る半導体記憶装置は、複数のメモリーセルと、それらのメモリーセルに接続されたワード線を駆動するＮチャネルトランジスターを含むワード線ドライバーと、ワード線ドライバーに電源電位を供給する上記いずれかの回路装置とを含む。これにより、簡単な回路構成によって消費電流の増加を抑えながら、非選択メモリーセルのリーク電流を抑制して読み出しデータの誤判定を防止する半導体記憶装置を実現することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の各実施形態に係る半導体記憶装置の構成例を示すブロック図。
【図２】本発明の第１の実施形態に係る半導体記憶装置の一部の構成例を示す回路図。
【図３】本発明の第２の実施形態に係る半導体記憶装置の一部の構成例を示す回路図。
【図４】本発明の第３の実施形態に係る半導体記憶装置の一部の構成例を示す回路図。
【発明を実施するための形態】
【００２２】
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。
本発明は、フラッシュメモリー等の不揮発メモリーや、ＤＲＡＭ（Dynamic Random Access Memory）等のＲＡＭを含む各種の半導体記憶装置に適用可能であるが、以下においては、一例として、本発明をフラッシュメモリーに適用した実施形態について説明する。
【００２３】
＜半導体記憶装置の全体構成＞
図１は、本発明の各実施形態に係る半導体記憶装置の構成例を示すブロック図である。この半導体記憶装置は、メモリーセルアレイ１０と、メモリー制御回路２０と、電源回路３０と、ワード線駆動電圧生成回路４０と、ワード線駆動回路５０と、ソース線駆動回路６０とを含んでいる。ここで、少なくともワード線駆動電圧生成回路４０が、複数のメモリーセルに接続されたワード線を駆動するワード線ドライバーに電源電位を供給する回路装置を構成している。さらに、この回路装置は、メモリー制御回路２０を含んでも良い。
【００２４】
メモリーセルアレイ１０は、行方向（図中横方向）及び列方向（図中縦方向）にマトリックス状に配置された複数のメモリーセルを含んでいる。各々のメモリーセルは、同一の構成を有し、データを記憶する不揮発性のメモリーセルである。また、メモリーセルアレイ１０は、複数のワード線ＷＬ１、ＷＬ２、・・・、ＷＬｍ、・・・と、複数のソース線ＳＬ１、ＳＬ２、・・・、ＳＬｍ、・・・と、複数のビット線ＢＬ１、ＢＬ２、・・・、ＢＬｎ、・・・とを含んでいる。各々のワード線及びソース線は、それぞれの行に配置された複数のメモリーセルに接続されている。また、各々のビット線は、それぞれの列に配置された複数のメモリーセルに接続されている。
【００２５】
メモリー制御回路２０には、チップセレクト信号ＣＳ、動作クロック信号ＣＫ、及び、アドレス信号ＡＤが入力される。メモリー制御回路２０は、チップセレクト信号ＣＳによって半導体記憶装置が選択されたときに、動作クロック信号ＣＫに同期して、アドレス信号ＡＤによって指定されるメモリーセルにアクセスするように半導体記憶装置の各部を制御する。
【００２６】
書き込みモードにおいて、メモリー制御回路２０は、書き込みデータを入力し、アドレス信号ＡＤによって指定されるメモリーセルにデータを書き込むように半導体記憶装置の各部を制御する。また、読み出しモードにおいて、メモリー制御回路２０は、アドレス信号ＡＤによって指定されるメモリーセルからデータを読み出すように半導体記憶装置の各部を制御し、読み出しデータを出力する。さらに、消去モードにおいて、メモリー制御回路２０は、所望のメモリーセルに保持されているデータを消去するように半導体記憶装置の各部を制御する。
【００２７】
例えば、メモリー制御回路２０は、読み出しモードにおいて、アドレス信号ＡＤによって指定されるメモリーセルを選択するためのビット線に１Ｖ程度の電圧を印加し、ビット線に流れる読み出し電流に基づいてデータを読み出す。ここで、メモリー制御回路２０は、リファレンスセルに流れる読み出し電流を基準として用いることにより、アドレス信号ＡＤによって指定されるメモリーセルに流れる読み出し電流に基づいて、読み出しデータが「１」であるか「０」であるかを判定しても良い。
【００２８】
電源回路３０には、ロジック回路用のロジック電源電位ＶＤＤと、書き込み及び消去用の高電源電位ＶＰＰと、第１の低電位側電源電位ＶＳＳ（以下においては、接地電位０Ｖとする）とが、外部から供給される。ロジック電源電位ＶＤＤは、電子機器において半導体記憶装置と共に使用されるマイクロコンピューター等の半導体集積回路装置の電源電位と共用されても良い。一般的に、高電源電位ＶＰＰが５Ｖ〜１０Ｖ程度であるのに対し、ロジック電源電位ＶＤＤは１．２Ｖ〜１．８Ｖ程度である。
【００２９】
電源回路３０は、ロジック電源電位ＶＤＤ、高電源電位ＶＰＰ、及び、第１の低電位側電源電位ＶＳＳを、必要に応じて半導体記憶装置の各部に供給する。例えば、電源回路３０は、読み出しモードにおいて、ロジック電源電位ＶＤＤを高電位側電源電位ＶＷＬとしてワード線駆動電圧生成回路４０に供給する。また、電源回路３０は、読み出しモードにおいて、第１の低電位側電源電位ＶＳＳをソース線電源電位ＶＳＬとしてソース線駆動回路６０に供給する。
【００３０】
ワード線駆動電圧生成回路４０は、読み出しモードにおいて、第１の低電位側電源電位ＶＳＳを下降させて第２の低電位側電源電位ＶＤＮを生成し、第２の低電位側電源電位ＶＤＮを高電位側電源電位ＶＷＬと共にワード線駆動回路５０に供給する。
【００３１】
ワード線駆動回路５０は、複数のワード線ＷＬ１、ＷＬ２、・・・、ＷＬｍ、・・・にそれぞれ接続された複数のワード線ドライバーを含み、アドレス信号ＡＤによって指定されるメモリーセルを選択するためのワード線を駆動する。
【００３２】
ソース線駆動回路６０は、複数のソース線ＳＬ１、ＳＬ２、・・・、ＳＬｍ、・・・にそれぞれ接続された複数のソース線ドライバーを含み、アドレス信号ＡＤによって指定されるメモリーセルに接続されたソース線を駆動する。
【００３３】
＜第１の実施形態＞
図２は、本発明の第１の実施形態に係る半導体記憶装置の一部の構成例を示す回路図である。図２には、図１に示すワード線駆動電圧生成回路４０に加えて、ワード線駆動回路５０の一部、ソース線駆動回路６０の一部、及び、メモリーセルアレイ１０の一部が示されている。
【００３４】
メモリーセルアレイは、例えば、２０４８行のメモリーセルによって構成される。１行のメモリーセル１１は、例えば、１０２４個のメモリーセルＭＣによって構成され、１２８個の８ビットデータを保持することができる。各々のメモリーセルＭＣは、例えば、フローティングゲート及びコントロールゲートを有するＮチャネルＭＯＳトランジスターによって構成される。１行のメモリーセル１１を構成する複数のトランジスターのコントロールゲートは、ワード線ＷＬｍに接続されており、ドレインは、ビット線ＢＬｎ、ＢＬｎ＋１、・・・にそれぞれ接続されており、ソースは、ソース線ＳＬｍに接続されている。
【００３５】
また、この例においては、１行のメモリーセル１１について、ワード線ＷＬｍの他に、メインワード線ＭＷＬｍが設けられている。メインワード線ＭＷＬｍには、メモリーセルアレイを構成する複数行のメモリーセルの内から１行のメモリーセル１１を選択するためのローアクティブの行選択信号が、メモリー制御回路２０（図１）から供給される。
【００３６】
ワード線駆動回路５０（図１）は、１行のメモリーセル１１に接続されたワード線ＷＬｍを駆動するワード線ドライバー５１を含んでいる。ワード線ドライバー５１は、ワード線ＷＬｍを駆動するＰチャネルＭＯＳトランジスターＱＰ２１及びＮチャネルＭＯＳトランジスターＱＮ２１と、ＮチャネルＭＯＳトランジスターＱＮ２２とを含んでいる。
【００３７】
トランジスターＱＰ２１のゲート及びトランジスターＱＮ２１のゲートは、メインワード線ＭＷＬｍに接続されており、トランジスターＱＰ２１のドレイン及びトランジスターＱＮ２１のドレインは、ワード線ＷＬｍに接続されている。トランジスターＱＰ２１のソース及びバックゲートには、ワード線駆動電圧生成回路４０から高電位側電源電位ＶＷＬが供給され、トランジスターＱＮ２１のソース及びバックゲートには、ワード線駆動電圧生成回路４０から第２の低電位側電源電位ＶＤＮが供給される。
【００３８】
トランジスターＱＮ２２のドレインは、ワード線ＷＬｍに接続されており、トランジスターＱＮ２２のソース及びバックゲートには、第１の低電位側電源電位ＶＳＳが供給される。トランジスターＱＮ２２は、消去モードにおいてオンすることにより、ワード線ＷＬｍに第１の低電位側電源電位ＶＳＳを印加し、書き込みモード及び読み出しモードにおいてはオフする。
【００３９】
ソース線駆動回路６０（図１）は、１行のメモリーセル１１に接続されたソース線ＳＬｍを駆動するソース線ドライバー６１を含んでいる。ソース線ドライバー６１は、トランスミッションゲートＴＧを含んでいる。
【００４０】
トランスミッションゲートＴＧは、ＰチャネルＭＯＳトランジスターと、ＮチャネルＭＯＳトランジスターとによって構成され、ソース線電源電位ＶＳＬとソース線ＳＬｍとの間の接続を開閉するスイッチ回路として機能する。トランスミッションゲートＴＧにおいて、ＰチャネルＭＯＳトランジスターのゲートは、メインワード線ＭＷＬｍに接続されており、ＮチャネルＭＯＳトランジスターのゲートは、ワード線ＷＬｍに接続されている。また、読み出しモードにおいては、ソース線電源電位ＶＳＬとして第１の低電位側電源電位ＶＳＳが供給される。
【００４１】
読み出しモードにおいて、選択されていないメインワード線ＭＷＬｍにハイレベルの行選択信号が供給されると、メインワード線ＭＷＬｍに接続されたワード線ドライバー５１において、トランジスターＱＰ２１がオフし、トランジスターＱＮ２１がオンする。これにより、ワード線ドライバー５１は、ワード線ＷＬｍに第２の低電位側電源電位ＶＤＮを印加する。また、トランスミッションゲートＴＧは、オフ状態となる。
【００４２】
一方、選択されたメインワード線ＭＷＬｍにローレベルの行選択信号が供給されると、メインワード線ＭＷＬｍに接続されたワード線ドライバー５１において、トランジスターＱＰ２１がオンし、トランジスターＱＮ２１がオフする。これにより、ワード線ドライバー５１は、ワード線ＷＬｍに高電位側電源電位ＶＷＬを印加する。また、トランスミッションゲートＴＧがオン状態となって、ソース線電源電位ＶＳＬとして第１の低電位側電源電位ＶＳＳがソース線ＳＬｍに印加される。
【００４３】
ワード線ＷＬｍの電位がハイレベルになると、例えば、ビット線ＢＬｎが選択されたときに、ビット線ＢＬｎに接続されたメモリーセルＭＣが、ビット線ＢＬｎに読み出し電流を流す。メモリー制御回路２０（図１）は、この読み出し電流に基づいて、メモリーセルＭＣに保持されているデータが「１」であるか「０」であるかを判定し、読み出しデータを出力する。
【００４４】
ワード線駆動電圧生成回路４０は、インバーター４１と、ＰチャネルＭＯＳトランジスターＱＰ１及びＱＰ１１〜ＱＰ１２と、ＮチャネルＭＯＳトランジスターＱＮ１及びＱＮ１０〜ＱＮ１２と、キャパシターＣ１とを含んでいる。
【００４５】
ワード線駆動電圧生成回路４０には、消去モードにおいてローレベルに活性化される消去モード信号ＸＥＭと、読み出しモードにおいてハイレベルに活性化される読み出しモード信号ＲＤＭとが、メモリー制御回路２０（図１）から供給される。
【００４６】
消去モード信号ＸＥＭは、インバーター４１の入力端子に供給される。インバーター４１の出力端子は、トランジスターＱＰ１のゲート、及び、トランジスターＱＮ１０のゲートに電気的に接続されている。トランジスターＱＰ１のソース及びバックゲートには、高電位側電源電位ＶＷＬが供給され、トランジスターＱＰ１のドレインは、ノードＮ３に電気的に接続されている。また、トランジスターＱＮ１０のドレインは、ノードＮ３に電気的に接続されており、トランジスターＱＮ１０のソース及びバックゲートには、第１の低電位側電源電位ＶＳＳが供給される。
【００４７】
読み出しモード信号ＲＤＭは、トランジスターＱＰ１１及びＱＮ１１によって構成されるインバーター４２の入力端子、及び、トランジスターＱＰ１２及びＱＮ１２によって構成されるインバーター４３の入力端子に供給される。インバーター４２の出力端子は、トランジスターＱＮ１のゲートに電気的に接続されている。トランジスターＱＮ１のソースは、第１の低電位側電源電位ＶＳＳが供給されるノードＮ１に電気的に接続されており、トランジスターＱＮ１のドレイン及びバックゲートは、ノードＮ２に電気的に接続されている。インバーター４３の出力端子は、キャパシターＣ１の一端に電気的に接続されている。キャパシターＣ１の他端は、ノードＮ２に電気的に接続されている。
【００４８】
キャパシターＣ１は、例えば、ＰチャネルＭＯＳトランジスターによって構成され、ソース、ドレイン、及び、バックゲートが第１の電極に相当し、ゲートが第２の電極に相当する。ここで、トランジスターＱＰ１２及びＱＮ１２と、キャパシターＣ１とは、ノードＮ１からノードＮ２に供給された第１の低電位側電源電位ＶＳＳを下降させて、ワード線ドライバー５１のトランジスターＱＮ２１のソースに供給される第２の低電位側電源電位ＶＤＮを生成するブートストラップ回路（変圧回路）を構成している。
【００４９】
消去モードにおいて、消去モード信号ＸＥＭがローレベルに活性化され、読み出しモード信号ＲＤＭがローレベルに非活性化される。消去モード信号ＸＥＭがローレベルに活性化されることにより、インバーター４１の出力信号がハイレベルとなり、トランジスターＱＰ１がオフし、トランジスターＱＮ１０がオンして、ノードＮ３に第１の低電位側電源電位ＶＳＳを供給する。
【００５０】
また、読み出しモード信号ＲＤＭがローレベルに非活性化されることにより、インバーター４２の出力信号がハイレベルとなる。従って、トランジスターＱＮ１がオンして、ノードＮ２に第１の低電位側電源電位ＶＳＳを供給する。ブートストラップ回路においては、インバーター４３の出力信号がハイレベルとなるので、キャパシターＣ１の一端に高電位側電源電位ＶＷＬが供給される。
【００５１】
読み出しモードにおいては、消去モード信号ＸＥＭがハイレベルに非活性化され、読み出しモード信号ＲＤＭがハイレベルに活性化される。消去モード信号ＸＥＭがハイレベルに非活性化されることにより、インバーター４１の出力信号がローレベルとなり、トランジスターＱＮ１０がオフし、トランジスターＱＰ１がオンして、ノードＮ３に高電位側電源電位ＶＷＬを供給する。
【００５２】
また、読み出しモード信号ＲＤＭがハイレベルに活性化されることにより、インバーター４２の出力信号がローレベルとなる。従って、トランジスターＱＮ１がオフして、ノードＮ２がフローティング状態となる。この時点で、ノードＮ２の電位は、第１の低電位側電源電位ＶＳＳとなっている。
【００５３】
ブートストラップ回路においては、インバーター４３の出力信号がローレベルとなる。これにより、キャパシターＣ１の一端に第１の低電位側電源電位ＶＳＳが供給され、キャパシターＣ１の他端から負の電荷が放出される。その結果、ブートストラップ回路は、ノードＮ１からノードＮ２に供給された第１の低電位側電源電位ＶＳＳを下降させて、第２の低電位側電源電位ＶＤＮを生成する。
【００５４】
本実施形態においては、ドレイン又はソースがノードＮ２に接続されたトランジスターＱＮ１、ＱＮ１１及びＱＮ２１のバックゲート（Ｐウエル）の電位を基板電位から分離するために、Ｐ型半導体基板の場合にはトリプルウエル構造が用いられる。トリプルウエル構造とは、Ｐ型半導体基板内にＮ型の埋め込み層が設けられ、さらにその内部にＰウエルが設けられた３層構造のことである。
【００５５】
トランジスターＱＮ１、ＱＮ１１及びＱＮ２１は、トリプルウエル構造のＰウエルに形成される。一方、Ｐ型半導体基板には、ノードＮ１から第１の低電位側電源電位ＶＳＳが供給される。トリプルウエル構造を用いる場合には、ノードＮ２の電位が第１の低電位側電源電位ＶＳＳより大きく低下しても、Ｐ型半導体基板からトランジスターＱＮ１等のドレイン又はソース（Ｎ型不純物拡散領域）に向けて電流が流れないようにすることができる。
【００５６】
高電位側電源電位ＶＷＬは、ノードＮ３から複数のワード線ドライバー５１のトランジスターＱＰ２１のソース及びバックゲートに供給される。一方、第２の低電位側電源電位ＶＤＮは、ノードＮ２から複数のワード線ドライバー５１のトランジスターＱＮ２１のソース及びバックゲートに供給される。また、第２の低電位側電源電位ＶＤＮは、インバーター４２を構成するトランジスターＱＮ１１のソース及びバックゲートにも供給される。
【００５７】
このとき、第１の低電位側電源電位ＶＳＳと第２の低電位側電源電位ＶＤＮとの間の電位差が、ワード線ドライバー５１のトランジスターＱＮ２１の閾値電圧Ｖｔｈを上回ると、メインワード線ＭＷＬｍに第１の低電位側電源電位ＶＳＳを印加しても、トランジスターＱＮ２１をオフすることができなくなる。
【００５８】
そこで、第１の低電位側電源電位ＶＳＳと第２の低電位側電源電位ＶＤＮとの間の電位差がトランジスターＱＮ２１の閾値電圧Ｖｔｈよりも小さくなるように、第２の低電位側電源電位ＶＤＮが設定される。例えば、第１の低電位側電源電位ＶＳＳが０Ｖであり、トランジスターＱＮ２１の閾値電圧Ｖｔｈが０．６Ｖである場合に、第２の低電位側電源電位ＶＤＮを−０．５Ｖに設定しても良い。この値は、非選択メモリーセルのリーク電流を抑制するのに十分な値である。
【００５９】
このように、本実施形態によれば、ブートストラップ回路によって生成される第２の低電位側電源電位ＶＤＮが非選択ワード線に印加されるので、簡単な回路構成によって消費電流の増加を抑えながら、非選択メモリーセルのリーク電流を抑制して読み出しデータの誤判定を防止することができる。なお、第２の低電位側電源電位ＶＤＮを生成する期間は、メモリーセルアレイに保持されているデータを読み出すための短い期間で良い。
【００６０】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。
図３は、本発明の第２の実施形態に係る半導体記憶装置の一部の構成例を示す回路図である。第２の実施形態においては、メモリーセルアレイを構成する複数行のメモリーセルが、複数のブロックに分割されて駆動される。例えば、メモリーセルアレイを構成する２０４８行のメモリーセルが、１６個のブロックに分割される。その場合には、１つのブロックが、１２８行のメモリーセルを含むことになる。
【００６１】
これに伴い、図２に示す第１の実施形態におけるワード線駆動電圧生成回路４０の替りに、ワード線駆動電圧生成回路４０ａが設けられている。また、複数のブロックのメモリーセルと一群のビット線ＢＬｎ、ＢＬｎ＋１、・・・との間に電気的にそれぞれ接続された複数群のＮチャネルＭＯＳトランジスターが追加されている。その他の点に関しては、第１の実施形態におけるのと同様である。
【００６２】
図３には、ワード線駆動電圧生成回路４０ａに加えて、メモリーセルの１つのブロックと、メモリーセルの１つのブロックに対応して設けられた一群のワード線ドライバー５１、一群のソース線ドライバー６１、及び、一群のＮチャネルＭＯＳトランジスターＱＮ３１、ＱＮ３２、・・・とが示されている。
【００６３】
トランジスターＱＮ３１、ＱＮ３２、・・・のソースは、それぞれの列のメモリーセル・トランジスターのドレインに電気的に接続されており、トランジスターＱＮ３１、ＱＮ３２、・・・のドレインは、それぞれのビット線ＢＬｎ、ＢＬｎ＋１、・・・に電気的に接続されている。トランジスターＱＮ３１、ＱＮ３２、・・・のゲートには、アドレス信号によって指定されるメモリーセルを含むブロックを選択するときにハイレベルに活性化されるブロック選択信号ＮＧＴが、メモリー制御回路２０（図１）から供給される。
【００６４】
メモリー制御回路２０は、複数のブロックのメモリーセルと一群のビット線ＢＬｎ、ＢＬｎ＋１、・・・との間に電気的にそれぞれ接続された複数群のＮチャネルＭＯＳトランジスターの内で、選択されたメモリーセルを含む１つのブロックのメモリーセルＭＣと一群のビット線ＢＬｎ、ＢＬｎ＋１、・・・との間に電気的に接続された一群のトランジスターＱＮ３１、ＱＮ３２、・・・をオンさせて、他の群のＮチャネルＭＯＳトランジスターをオフさせる。
【００６５】
即ち、選択されたメモリーセルを含む１つのブロックにおいては、ブロック選択信号ＮＧＴがハイレベルに活性化されて、トランジスターＱＮ３１、ＱＮ３２、・・・がオンし、１つのブロックのメモリーセルＭＣをビット線ＢＬｎ、ＢＬｎ＋１、・・・に電気的に接続する。
【００６６】
一方、他のブロックにおいては、ブロック選択信号ＮＧＴがローレベルに非活性化されて、トランジスターＱＮ３１、ＱＮ３２、・・・がオフし、１つのブロックのメモリーセルＭＣを、ビット線ＢＬｎ、ＢＬｎ＋１、・・・から電気的に切り離す。これにより、選択されたメモリーセルを含む１つのブロック以外のブロックのメモリーセルのリーク電流の影響を排除することができる。
【００６７】
ワード線駆動電圧生成回路４０ａにおいては、図２に示すワード線駆動電圧生成回路４０に対し、メモリーセルの複数のブロックに対応する複数のブロック駆動電圧生成回路７０が追加されている。ブロック駆動電圧生成回路７０には、ブロック選択信号ＮＧＴが、メモリー制御回路２０（図１）から供給される。
【００６８】
ブロック駆動電圧生成回路７０は、インバーター７１と、ＮチャネルＭＯＳトランジスターＱＮ２及びＱＮ３とを含んでいる。ブロック選択信号ＮＧＴは、トランジスターＱＮ２のゲート、及び、インバーター７１の入力端子に供給される。インバーター７１の出力端子は、トランジスターＱＮ３のゲートに電気的に接続されている。
【００６９】
トランジスターＱＮ２のソース及びバックゲートは、ノードＮ２に電気的に接続され、トランジスターＱＮ２のドレインは、一群のワード線ドライバー５１のトランジスターＱＮ２１のソースに接続されている。また、トランジスターＱＮ３のソースは、ノードＮ１に電気的に接続され、トランジスターＱＮ３のドレインは、一群のワード線ドライバー５１のトランジスターＱＮ２１のソースに接続され、トランジスターＱＮ３のバックゲートは、ノードＮ２に電気的に接続されている。
【００７０】
従って、複数のブロック駆動電圧生成回路７０に含まれている複数のトランジスターＱＮ２が、メモリーセルアレイを構成する複数のブロックのメモリーセルに接続されたワード線を駆動する複数群のワード線ドライバーとノードＮ２との間に電気的にそれぞれ接続され、ゲート電位に従って、複数群の内から選択された少なくとも一群のワード線ドライバーのトランジスターＱＮ２１のソースに第２の低電位側電源電位ＶＤＮを供給する。
【００７１】
また、複数のブロック駆動電圧生成回路７０に含まれている複数のトランジスターＱＮ３が、メモリーセルアレイを構成する複数のブロックのメモリーセルに接続されたワード線を駆動する複数群のワード線ドライバーとノードＮ１との間に電気的にそれぞれ接続され、ゲート電位に従って、複数群の内から選択された少なくとも一群のワード線ドライバーのトランジスターＱＮ２１のソースに第１の低電位側電源電位ＶＳＳを供給する。
【００７２】
ブートストラップ回路による変圧動作において、変圧電位を決定するのは、変圧用のキャパシターの容量と負荷容量との比であり、負荷容量が小さいほど、小さいキャパシター容量及び少ない電荷量で変圧動作を行うことができる。そこで、メモリーセルアレイを構成する複数行のメモリーセルを複数のブロックに分割し、ブロック毎にトランジスターＱＮ２及びＱＮ３を設けることにより、電源電位の供給をブロック毎に制御して、ブートストラップ回路の負荷となる容量を低減し、ブートストラップ回路の変圧効率又は変圧速度を改善することができる。
【００７３】
その結果、消費電流を低減したりブートストラップ回路の変圧用キャパシターを小型化したりすることが可能となる。あるいは、ブートストラップ回路の負荷となる容量が半導体記憶装置の記憶容量の大きさに依存しなくなるので、消費電流の増加や変圧用キャパシターの大型化を招くことなく、大容量の半導体記憶装置を実現することが可能となる。
【００７４】
メモリー制御回路２０（図１）は、ブロック選択信号ＮＧＴによって、一群のワード線ドライバー５１に電気的に接続されたトランジスターＱＮ２及びＱＮ３の内の一方をオンさせて他方をオフさせる。これにより、一群のワード線ドライバー５１に、第２の低電位側電源電位ＶＤＮと第１の低電位側電源電位ＶＳＳとの内から選択された適切な電源電位を供給することができる。
【００７５】
例えば、メモリー制御回路２０は、選択されたメモリーセルを含む１つのブロックのメモリーセルに接続されたワード線を駆動する一群のワード線ドライバーについて、トランジスターＱＮ２をオンさせてトランジスターＱＮ３をオフさせると共に、他の群のワード線ドライバーについて、トランジスターＱＮ３をオンさせてトランジスターＱＮ２をオフさせる。
【００７６】
これにより、選択されたメモリーセルを含む１つのブロックのメモリーセルに接続されたワード線を駆動する一群のワード線ドライバーのみに第２の低電位側電源電位ＶＤＮを供給し、他の群のワード線ドライバーに第１の低電位側電源電位ＶＳＳを供給することができる。
【００７７】
高電位側電源電位ＶＷＬは、ノードＮ３から各群のワード線ドライバーのトランジスターＱＰ２１のソース及びバックゲートに供給される。一方、第２の低電位側電源電位ＶＤＮは、ノードＮ２からトランジスターＱＮ２を介して、選択されたメモリーセルを含む１つのブロックのメモリーセルに接続されたワード線を駆動する一群のワード線ドライバーのトランジスターＱＮ２１のバックゲートに供給される。また、第１の低電位側電源電位ＶＳＳは、ノードＮ１からトランジスターＱＮ３を介して、他の群のワード線ドライバーのトランジスターＱＮ２１のバックゲートに供給される。
【００７８】
本実施形態においては、ドレイン又はソースがノードＮ２に接続されたトランジスターＱＮ１、ＱＮ２及びＱＮ１１、及び、第２の低電位側電源電位ＶＤＮがドレイン又はソースに印加されるトランジスターＱＮ３及びＱＮ２１のバックゲート（Ｐウエル）の電位を基板電位から分離するために、Ｐ型半導体基板の場合にはトリプルウエル構造が用いられる。
【００７９】
トランジスターＱＮ１〜ＱＮ３、ＱＮ１１及びＱＮ２１は、トリプルウエル構造のＰウエルに形成される。一方、Ｐ型半導体基板には、ノードＮ１から第１の低電位側電源電位ＶＳＳが供給される。トリプルウエル構造を用いる場合には、ノードＮ２の電位が第１の低電位側電源電位ＶＳＳより大きく低下しても、Ｐ型半導体基板からトランジスターＱＮ１等のドレイン又はソース（Ｎ型不純物拡散領域）に向けて電流が流れないようにすることができる。
【００８０】
＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。
図４は、本発明の第３の実施形態に係る半導体記憶装置の一部の構成例を示す回路図である。第３の実施形態は、第１又は第２の実施形態の変形例であり、半導体基板において、トリプルウエル構造の替りに、一般的なツインウエル構造又はシングルウエル構造が用いられる。その他の点に関しては、第１又は第２の実施形態におけるのと同様である。
【００８１】
ツインウエル構造とは、半導体基板内にＮウエルとＰウエルとを設ける構造であり、シングルウエル構造とは、Ｐ型半導体基板の場合にＮウエルのみを設け、Ｎ型半導体基板の場合にＰウエルのみを設ける構造である。
【００８２】
第３の実施形態においては、図４に示すトランジスターＱＮ１〜ＱＮ３、ＱＮ１１及びＱＮ２１が、Ｐウエル又はＰ型半導体基板に形成される。Ｐウエル又はＰ型半導体基板には、ノードＮ１から第１の低電位側電源電位ＶＳＳが供給される。従って、これらのトランジスターのバックゲートには、ノードＮ１から第１の低電位側電源電位ＶＳＳが供給される。
【００８３】
トランジスターＱＮ１〜ＱＮ３、ＱＮ１１及びＱＮ２１は、バックゲート（Ｐウエル又はＰ型半導体基板）をアノードとし、ドレイン又はソース（Ｎ型不純物拡散領域）をカソードとする寄生ダイオードを有している。従って、ノードＮ２の電位が第１の低電位側電源電位ＶＳＳよりも寄生ダイオードの順方向電圧ＶＦを超えて低下すると、これらのトランジスターのバックゲートからドレイン又はソースに向けて電流が流れる。
【００８４】
これにより、第２の低電位側電源電位ＶＤＮの下限値は、第１の低電位側電源電位ＶＳＳから寄生ダイオードの順方向電圧ＶＦを引いた値に制限される。従って、第２の低電位側電源電位ＶＤＮを、第１の低電位側電源電位ＶＳＳから寄生ダイオードの順方向電圧ＶＦを引いた値よりも高く、第１の低電位側電源電位ＶＳＳよりも低い値に設定することが望ましい。
【００８５】
例えば、第１の低電位側電源電位ＶＳＳが０Ｖであり、寄生ダイオードの順方向電圧ＶＦが０．５Ｖである場合に、第２の低電位側電源電位ＶＤＮを−０．３Ｖに設定しても良い。この値は、非選択メモリーセルのリーク電流を抑制するのに十分な値である。本実施形態によれば、トリプルウエル構造を用いる必要がなくなるので、ウエル構造を簡素化することができる。
【００８６】
このように、本発明の第１〜第３の実施形態によれば、簡単な回路構成によって消費電流の増加を抑えながら、非選択メモリーセルのリーク電流を抑制して読み出しデータの誤判定を防止する半導体記憶装置を実現することができる。以上においては、本発明をフラッシュメモリーに適用した実施形態について説明したが、本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。
【符号の説明】
【００８７】
１０…メモリーセルアレイ、１１…１行のメモリーセル、２０…メモリー制御回路、３０…電源回路、４０、４０ａ…ワード線駆動電圧生成回路、４１〜４３、７１…インバーター、５０…ワード線駆動回路、５１…ワード線ドライバー、６０…ソース線駆動回路、６１…ソース線ドライバー、７０…ブロック駆動電圧生成回路、ＷＬ１、ＷＬ２、・・・、ＷＬｍ…ワード線、ＳＬ１、ＳＬ２、・・・、ＳＬｍ…ソース線、ＢＬ１、ＢＬ２、・・・、ＢＬｎ…ビット線、ＭＷＬｍ、ＭＷＬｍ＋１…メインワード線、ＱＰ１〜ＱＰ２１…ＰチャネルＭＯＳトランジスター、ＱＮ１〜ＱＮ３２…ＮチャネルＭＯＳトランジスター、Ｃ１…キャパシター、ＴＧ…トランスミッションゲート、ＭＣ…メモリーセル
【図１】
2015088209.tif 000003
【図２】
2015088209.tif 000004
【図３】
2015088209.tif 000005
【図４】
2015088209.tif 000006