(57)【要約】【課題】  デッドタイムを低減し、起動時に短時間で増幅動作を行う事ができる差動増幅回路を得る。【解決手段】  トランジスタ差動対と、前記トランジスタ差動対の電源と、前記トランジスタ差動対のそれぞれのトランジスタに入力バイアスを与えるインピーダンス可変のバイアス素子と、前記トランジスタ差動対のそれぞれのトランジスタの出力負荷素子と、前記電源と前記バイアス素子の値とを制御する制御手段と、を備えたことを特徴とする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
トランジスタ差動対と、
前記トランジスタ差動対の電源と、
前記トランジスタ差動対のそれぞれのトランジスタに入力バイアスを与えるインピーダンス可変のバイアス素子と、
前記トランジスタ差動対のそれぞれのトランジスタの出力負荷素子と、
前記電源と前記バイアス素子の値とを制御する制御手段と、
を備えたことを特徴とする差動増幅回路。
【請求項２】
前記制御手段と前記バイアス素子の間に設けられた遅延回路
を備えたことを特徴とする請求項１に記載の差動増幅回路。
【請求項３】
前記制御手段は前記電源を動作させてから所定の時間後に前記バイアス素子のインピーダンス値をそれまでの値よりも大きくする制御を行う
ことを特徴とする請求項１に記載の差動増幅回路。
【請求項４】
トランジスタ差動対と、
前記トランジスタ差動対の電源と、
前記トランジスタ差動対のそれぞれのトランジスタの出力と入力の間に接続されたインピーダンス可変の帰還素子と、
前記トランジスタ差動対のそれぞれのトランジスタの出力負荷素子と、
前記電源と前記帰還素子の値とを制御する制御手段と、
を備えたことを特徴とする差動増幅回路。
【請求項５】
前記制御手段と前記帰還素子の間に設けられた遅延回路
を備えたことを特徴とする請求項４に記載の差動増幅回路。
【請求項６】
前記制御手段は前記電源を動作させてから所定の時間後に前記帰還素子のインピーダンス値をそれまでの値よりも大きくする制御を行う
ことを特徴とする請求項４に記載の差動増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信機器などに用いられる差動増幅回路に関するものである。
【背景技術】
【０００２】
図８に抵抗を負荷とした差動増幅回路の回路図を示す。差動増幅回路はテール電流源１、入力端子２、３、トランジスタ４、５、バイアス素子６、７、出力端子８、９、出力負荷１０、１１、入力バイアス電圧源１２、制御回路１３からなる。テール電流源１とトランジスタ４、５で差動対を構成し、ここでは出力負荷１０、１１、及びバイアス素子６、７は抵抗としている。差動増幅回路では、トランジスタ４、５を飽和領域で動作させることで安定した電圧増幅動作を行うことが可能となるため、トランジスタの各端子が飽和領域となるように入力バイアス電圧源１２のバイアス電圧値を決める。増幅動作時において、入力端子２、３の差信号を電圧利得倍したものが出力端８、９に発生することが広く知られている。ここで、電圧利得はトランジスタのコンダクタンス値と負荷抵抗値を乗算したものである。入力バイアス抵抗の値が高いほど回路の入力インピーダンスが上昇するため、効率よく入力端子に印加される電圧信号を受けることが可能となる。電源制御回路１３を用いて、必要な時のみテール電流源１、入力バイアス電圧源１２を動作させることで、低消費電力化できる技術が特許文献１で開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−２１６６４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来技術には次のような課題がある。
上記の差動増幅回路では、回路の素子ばらつきがある場合、回路の起動時に素子ばらつきに起因する過渡応答が発生し、増幅動作を行う事ができなくなるデッドタイムが生じるという問題がある。本差動増幅回路の起動時の主要な信号のタイミングチャートを図９に示す。
例えば、入力バイアス抵抗６、７に素子ばらつきが生じ、入力バイアス抵抗６がＲｇ、入力バイアス抵抗７がＲｇ＋ΔＲｇとなった場合を考える。トランジスタのゲート容量をＣとする。間欠動作において、ＯＦＦ状態からＯＮ状態になると、端子２、３の電圧Ｖ２、Ｖ３は以下のように表わされる。ここで入力バイアス電圧源１２の出力電圧はＶＣＭとしている。
【０００５】
【数１】
2015026973.tif 000003
【０００６】
トランジスタ４、５が飽和動作状態となった直後から入力端子４、５の電圧差は増幅され、電圧利得Ａｖを乗算したものが出力端子８、９間にＶ９−Ｖ８として生じる。ここで、Ｖ８は端子８の電圧、Ｖ９は端子９の電圧である。
【０００７】
【数２】
2015026973.tif 000004
【０００８】
上記の式で表わされる過渡応答によって、出力端子が変動しているため、回路がＯＮとなってから、Ｖ９−Ｖ８が０となるまで、差動増幅回路は入力信号を正しく増幅することができなくなり、デッドタイムが生じる。本デッドタイムは入力バイアス抵抗値Ｒとゲート容量値Ｃに応じて変化する。回路の入力インピーダンスを高くするために、入力バイアス抵抗を高くすると、より大きな過渡応答が発生しデッドタイムが長くなる。このように、従来の差動増幅回路では、回路をＯＮしてから素子ばらつきに起因する過渡応答によるデッドタイムが発生するため、消費電力を抑えるために間欠動作を行う場合、回路をＯＮしてからデッドタイム以上の不要な動作時間を確保しなくてはならないという課題があった。
【０００９】
本発明は、以上のような問題を解決するためになされたもので、デッドタイムを低減し、起動時に短時間で増幅動作を行う事ができる差動増幅回路を得ることを目的とする。
【課題を解決するための手段】
【００１０】
この発明に係る差動増幅回路は、
トランジスタ差動対と、
前記トランジスタ差動対の電源と、
前記トランジスタ差動対のそれぞれのトランジスタに入力バイアスを与えるインピーダンス可変のバイアス素子と、
前記トランジスタ差動対のそれぞれのトランジスタの出力負荷素子と、
前記電源と前記バイアス素子の値とを制御する制御手段と、
を備えたことを特徴とするものである。
【発明の効果】
【００１１】
この発明によれば、起動時に短時間で増幅動作を行える差動増幅回路を得られるという効果がある。
【図面の簡単な説明】
【００１２】
【図１】この発明の実施の形態１による差動増幅回路を示す回路図である。
【図２】この発明の実施の形態１による差動増幅回路の動作を説明する図である。
【図３】この発明の実施の形態２による差動増幅回路を示す回路図である。
【図４】この発明の実施の形態２による差動増幅回路の動作を説明する図である。
【図５】この発明の実施の形態３による差動増幅回路を示す回路図である。
【図６】この発明の実施の形態３による差動増幅回路の動作を説明する図である。
【図７】この発明の実施の形態４による差動増幅回路を示す回路図である。
【図８】従来の差動増幅回路を示す回路図である。
【図９】従来の差動増幅回路の動作を説明する図である。
【発明を実施するための形態】
【００１３】
実施の形態１．
図１はこの発明に係る差動増幅回路の第１の実施の形態を示す回路図である。図中、１はテール電流源、２、３は入力端子、４、５はトランジスタ、６、７はバイアス素子、８、９は出力端子、１０、１１は出力負荷素子、１２は入力バイアス電圧源、１３は制御手段である制御回路である。２つのトランジスタ４、５は、トランジスタ差動対を構成している。また、テール電流源１と入力バイアス電圧源１２は、トランジスタ差動対の電源を構成している。
図１では、バイアス素子６、７は抵抗値Ｒｇを可変できる抵抗としている。また、抵抗値Ｒｇは、制御回路１３からの信号により制御可能であり、制御回路１３からの信号がＬＯＷならＲｇは所定の小さい値とし、電源制御１３からの信号がＨＩＧＨのときはＲｇは、信号がＬＯＷのときよりも大きな所望の入力インピーダンス値となるように制御されるものとする。ここで、Ｒｇの所定の小さい値とは、トランジスタのゲート容量Ｃとの時定数ＲｇＣが、間欠動作時間に対して十分小さくなるようにＲｇを設定する値であるとする。
【００１４】
次に、図１に示す差動増幅回路の起動動作について説明する。本差動増幅回路の起動時の主要な信号のタイミングチャートを図２に示す。図２において、（ａ）は電源制御回路１３の端子１から出力される信号を、（ｂ）は電源制御回路１３の端子２から出力される信号を、（ｃ）は入力バイアス素子６、７の抵抗値を、（ｄ）は入力端子２、３の電圧を、（ｅ）は出力端子８、９の電圧を示す。
【００１５】
起動動作時には、電源制御１３の端子１から出力される信号をＬＯＷからＨＩＧＨにすることによって、テール電流源１と入力バイアス電圧源１２が動作し、本回路は動作を開始する。ここで、動作開始直後には電源制御１３の端子２からの出力をＬＯＷとしておき、入力バイアス抵抗Ｒｇを小さい所定の値としておく。そして起動後トランジスタ４、５が飽和動作になると増幅動作を行う。入力端子電圧の差分に電圧利得を乗算したものが出力端子に出力されるが、Ｒｇが小さい値であるため過渡応答の応答時間は短く収束する。過渡応答収束後、すなわち所定の時間後に、電源制御回路１３の端子２出力をＬＯＷからＨＩＧＨにすることで、入力バイアス素子６、７の抵抗値をそれまでの値よりも大きい所望の値とする。これにより、これ以降は所望の入力インピーンダンスを有する差動増幅回路として動作する。
【００１６】
このように、入力バイアス素子６、７の素子値を可変とし、素子のインピーダンス値を、起動時には小さくし過渡応答を高速に収束させ、収束後に可変抵抗値を大きくすることで、素子ばらつきの影響を受けない高速に起動することのできる差動増幅回路が実現できる。ここでは、入力バイアス素子６、７が抵抗のものを示したが、入力バイアス素子６、７はインピーダンス可変のインダクタなどでもよい。この場合も、制御回路は電源を動作させてから所定の時間後にインダクタなどのインピーダンス値をそれまでの値よりも大きくする制御を行う。負荷１０、１１についても入力バイアス素子６、７と同様に、抵抗ではなくインダクタなどであってもよい。
【００１７】
以上のように、本実施の形態によれば、デッドタイムを低減し、起動時に短時間で増幅動作を行う事ができる差動増幅回路を得られる効果がある。
【００１８】
実施の形態２．
図３はこの発明に係る差動増幅回路の第２の実施の形態を示す回路図である。本差動増幅回路は、図１に示した差動増幅回路の電源制御１３の出力端子を一つとし、遅延回路１４を新たに設けた。それ以外の物は図１と同様である。同一の構成部分については同一の符号を付し重複する説明を省略する。
【００１９】
次に、図３に示す差動増幅回路の動作について説明する。本差動増幅回路の起動時の主要な信号のタイミングチャートを図４に示す。図４において、（ａ）は電源制御回路１３の端子から出力される信号を、（ｂ）は遅延回路１４から出力される信号を示し、（ｃ）、（ｄ）、（ｅ）は図２と同様のものを示す。
【００２０】
本回路は、所定の遅延時間を持つ遅延回路１４で電源制御回路１３の出力信号を遅延した信号でバイアス素子を制御することで、実施の形態１における電源制御回路１３の端子２からの出力信号と同様の信号でバイアス素子を制御することができるため、実施の形態１と同様の動作を行うことができ、実施の形態１と同様の効果を得ることができる。さらに、電源制御回路１３の出力端子数を減らすことができるので、制御方法を容易化することができる。
【００２１】
実施の形態３．
図５はこの発明に係る差動増幅回路の第３の実施の形態を示す回路図である。差動増幅回路は、テール電流源１、入力端子２、３、トランジスタ４、５、出力端子８、９、負荷１０、１１、制御回路１３、帰還素子１５、１６からなる。帰還素子１５、１６で負帰還を行うことで、帰還型増幅器を形成している。２つのトランジスタ４、５は、トランジスタ差動対を構成している。また、テール電流源１は、トランジスタ差動対の電源を構成している。
【００２２】
ここでは、帰還素子１５、１６は抵抗とし、抵抗値Ｒｇを可変できるものとしている。また、抵抗値Ｒｇは電源制御１３からの信号がＬＯＷならＲｇを所定の小さい値、ＨＩＧＨのとき、所望の帰還率となるようにＲｇを制御するものとする。ここで、Ｒｇの所定の小さい値は、トランジスタのゲート容量Ｃとの時定数ＲｇＣは間欠動作時間に対して、十分小さくなるようにＲｇを設定するものとする。
【００２３】
次に、図５に示す差動増幅回路の起動動作について説明する。本差動増幅回路の起動時の主要な信号のタイミングチャートを図６に示す。図６において、（ａ）〜（ｅ）は、それぞれ図２と同様のものを示す
【００２４】
起動動作時には、電源制御回路１３の端子１から出力される信号をＬＯＷからＨＩＧＨに切り替えることによって、本回路は動作を開始する。ここで、動作開始時には電源制御回路１３の端子２からの出力をＬＯＷとしておき、入力バイアス抵抗Ｒｇを所定の小さい値としておく。起動後、このＲｇの値による時定数に伴った一定時間後にトランジスタ４、５が飽和動作になると増幅動作を行う。入力端子電圧の差分に電圧利得を乗算したものが出力端子に出力されるが、Ｒｇが小さい値であるため過渡応答の応答時間は短く収束する。過渡応答収束後、電源制御回路１３の端子２の出力をＬＯＷからＨＩＧＨにすることで入力バイアス抵抗を所望の元の値に戻す。これ以後は、所望の帰還率を持った帰還型差動増幅回路として動作する。
【００２５】
このように、入力バイアス素子１５、１６を可変とし、素子のインピーダンス値を、起動時には小さくし過渡応答を高速に収束させ、収束後に可変抵抗値を大きくすることで、素子ばらつきの影響を受けずに高速に起動することのできる帰還型差動増幅回路が実現できる。ここでは、入力バイアス素子１５、１６が抵抗であるものを示したが、入力バイアス素子１５、１６をインピーダンス可変のインダクタなどとしてもよい。負荷１０、１１についても同様である。
【００２６】
以上のように、本実施の形態によれば、デッドタイムを低減し、起動時に短時間で増幅動作を行う事ができる差動増幅回路を得られる効果がある。
【００２７】
実施の形態４．
図７はこの発明に係る差動増幅回路の第４の実施の形態を示す回路図である。本差動増幅回路１は、図５に示した差動増幅回路の電源制御回路１３の出力端子を一つとし、遅延回路１４を新たに設けた。それ以外のものは図７と同様である。同一の構成部分については同一の符号を付し重複する説明を省略する。
【００２８】
本回路は、一定の遅延時間を持つ遅延回路１４で電源制御回路１３の出力信号を遅延した信号でバイアス素子を制御することで、実施の形態３と同様の効果を得ることができる。さらに、電源制御回路１３の出力端子数を減らすことができるので、制御方法を容易化することができる。
【符号の説明】
【００２９】
１  テール電流源１、２、３  入力端子、４、５  トランジスタ、６、７  バイアス素子、８、９  出力端子、１０、１１  出力負荷、１２  入力バイアス電圧源、１３  制御回路、１４  遅延回路、１５、１６  帰還素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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