(57)【要約】      （修正有）【課題】半導体基板上にツェナーダイオードを備えた半導体装置において、寄生バイポーラトランジスタの動作を効果的に抑制し得る構成を提供する。【解決手段】ＳＯＩ基板５内にＮ型導電型の第１半導体層（ＳＯＩ層２）が設けられている。また、ＳＯＩ基板５の一方面側には、Ｐ型導電型の第２半導体層（Ｐウェル層２２及びアノードＰ＋層２６）が形成されている。また、第２半導体層に隣接してＮ型導電型の第３半導体層（Ｎ＋層２４）が形成されている。そして、これら第２半導体層及び第３半導体層（Ｎ＋層２４）によりツェナーダイオードＺＤが構成されている。さらに、ＳＯＩ基板５において第２半導体層の外側かつ、一方面側にはＮ型導電型の第４半導体層３０が形成されており、この第４半導体層３０に接続される電極層の電位は、第３半導体層（Ｎ＋層２４）に接続されるカソード電極の電位よりも高くなっている。【選択図】図２
2015041637.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板（５）と、
前記半導体基板（５）内に設けられたＮ型導電型の第１半導体層（２）と、
前記半導体基板（５）の一方面側に形成されたＰ型導電型の第２半導体層（２１）と、
前記半導体基板（５）の前記一方面側において、前記第２半導体層（２１）に隣接して形成されたＮ型導電型の第３半導体層（２４、６４、７０、７４、８０、８５、９０、９５）と、を備え、
前記第２半導体層（２１）及び前記第３半導体層（２４、６４、７０、７４、８０、８５、９０、９５）によりツェナーダイオード（ＺＤ）が構成されており、
前記半導体基板（５）において前記第２半導体層（２１）の外側かつ、少なくとも前記一方面側にはＮ型導電型の第４半導体層（３０）が形成されており、
前記第４半導体層（３０）に接続される導電路の電位は、前記第３半導体層（２４、６４、７０、７４、８０、８５、９０、９５）に接続される導電路の電位よりも高くなっていることを特徴とする半導体装置（１、１０１、２０１、３０１、４０１）。
【請求項２】
前記第４半導体層（３０）は、前記半導体基板（５）の前記一方面側において前記第２半導体層（２１）の周囲を取り囲んで配置されるガードリング部として構成されていることを特徴とする請求項１に記載の半導体装置（１、１０１、２０１、３０１、４０１）。
【請求項３】
前記第４半導体層（３０）の下端部（３０ａ）は、前記第２半導体層（２１）よりも深い位置まで及ぶように構成されていることを特徴とする請求項１又は請求項２に記載の半導体装置（１、１０１、２０１、３０１、４０１）。
【請求項４】
前記第３半導体層（２４、６４、７０、７４、８０、８５、９０、９５）の前記一方面側の端部は、外周部の全体が湾曲していることを特徴とする請求項１から請求項３のいずれか一項に記載の半導体装置（１、１０１、２０１、３０１、４０１）。
【請求項５】
前記第２半導体層（２１）に接続される複数のコンタクト（２８）が、前記第３半導体層（２４、６４、７０、７４、８０、８５、９０、９５）の周囲を取り囲むように間隔をあけて環状に配置されていることを特徴とする請求項１から請求項４のいずれか一項に記載の半導体装置（１、１０１、２０１、３０１、４０１）。
【請求項６】
前記第２半導体層（２１）は、少なくとも前記第１半導体層（２）に隣接する所定濃度のＰ型導電型領域（２２）と、前記半導体基板（５）の前記一方面側の表層部において前記第３半導体層（２４、６４、７０、７４、８０、８５、９０、９５）と前記第４半導体層（３０）との間に介在し且つ前記Ｐ型導電型領域（２２）よりも不純物濃度が高くなるように形成されたＰ型導電型のアノード層（２６、６０、７２、８２、９２）とを備えていることを特徴とする請求項１から請求項５のいずれか一項に記載の半導体装置（１、１０１、２０１、３０１、４０１）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、半導体装置の分野では、電子回路の基準電圧生成などの用途を目的として、半導体基板上に、ツェナーダイオードを形成した構成が知られている。このような構成を備えた半導体装置として、例えば、下記特許文献１がある。
【０００３】
特許文献１の半導体装置では、Ｎ型単結晶シリコン基板（３１）上に、Ｐ型不純物領域（３２）が形成されており、このＰ型不純物領域（３２）上にＮ−型不純物領域（１１）が形成され、さらにＮ−型不純物領域（１１）上にＮ＋型不純物領域（３４）が形成されている。そして、Ｐ型不純物領域（３２）とＮ−型不純物領域（１１）とによりＰＮ接合が形成され、Ｐ型不純物領域（３２）によりアノードが形成され、Ｎ＋型不純物領域（３４）によりカソードが形成されており、これらによってツェナーダイオード（１０）が構成されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１０８２７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、ツェナーダイオードとして機能する素子を備えた半導体装置では、素子に付随する寄生バイポーラトランジスタが動作すると、本来の半導体装置の動作に影響を及ぼす虞がある。例えば、寄生バイポーラトランジスタがオンし、スナップバック現象が生じるとツェナー電圧を安定化しにくいという問題がある。特に低電流域では、寄生バイポーラトランジスタの動作が不安定になるため、ツェナー電圧の発振が顕著に発生するといった問題があった。
【０００６】
本発明は、上述した課題を解決するためになされたものであり、半導体基板上にツェナーダイオードを備えた半導体装置において、寄生バイポーラトランジスタの動作を効果的に抑制し得る構成を提供することにある。
【課題を解決するための手段】
【０００７】
本発明は、半導体基板（５）と、
前記半導体基板（５）内に設けられたＮ型導電型の第１半導体層（２）と、
前記半導体基板（５）の一方面側に形成されたＰ型導電型の第２半導体層（２１）と、
前記半導体基板（５）の前記一方面側において、前記第２半導体層（２１）に隣接して形成されたＮ型導電型の第３半導体層（２４、６４、７０、７４、８０、８５、９０、９５）と、を備え、
前記第２半導体層（２１）及び前記第３半導体層（２４、６４、７０、７４、８０、８５、９０、９５）によりツェナーダイオード（ＺＤ）が構成されており、
前記半導体基板（５）において前記第２半導体層（２１）の外側かつ、少なくとも前記一方面側にはＮ型導電型の第４半導体層（３０）が形成されており、
前記第４半導体層（３０）に接続される導電路の電位は、前記第３半導体層（２４、６４、７０、７４、８０、８５、９０、９５）に接続される導電路の電位よりも高くなっていることを特徴とする。
【発明の効果】
【０００８】
請求項１の発明では、半導体基板（５）内にＮ型導電型の第１半導体層（２）が設けられている。また、半導体基板（５）の一方面側にＰ型導電型の第２半導体層（２１）が形成され、この第２半導体層（２１）に隣接してＮ型導電型の第３半導体層（２４、６４、７０、７４、８０、８５、９０、９５）が形成されている。そして、これら第２半導体層（２１）及び第３半導体層（２４、６４、７０、７４、８０、８５、９０、９５）によりツェナーダイオード（ＺＤ）が構成されている。
このように構成される半導体装置では、Ｎ型導電型の第１半導体層（２）と、Ｐ型導電型の第２半導体層（２１）及びＮ型導電型の第３半導体層（２４、６４、７０、７４、８０、８５、９０、９５）により寄生バイポーラトランジスタが形成されることになる。
【０００９】
更に本構成では、半導体基板（５）において第２半導体層（２１）の外側かつ、少なくとも一方面側にはＮ型導電型の第４半導体層（３０）が形成されており、この第４半導体層（３０）に接続される導電路の電位は、第３半導体層に接続される導電路の電位よりも高くなっている。この構成では、寄生バイポーラトランジスタにおいてエミッタ側となるＮ型導電型の第１半導体層（２）の電位が、ベース側となるＰ型導電型の第２半導体層（２１）よりも高電位となった状態で安定的に維持しやすくなる。つまり、ＮＰＮ型の寄生バイポーラトランジスタにおいて、ベース電流の流れ込みを抑えてオン動作を抑制することができ、寄生バイポーラトランジスタをオフ状態で安定的に維持することができる。従って、ツェナーダイオード（ＺＤ）において、寄生バイポーラトランジスタのオンオフに起因するツェナー電圧の変動を抑えることができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、第１実施形態に係る半導体装置を概略的に示す平面図である。
【図２】図２は、図１のＡ−Ａ断面概略図である。
【図３】図３は、第１実施形態に係る半導体装置を製造する際に順次行われる各工程での半導体基板内の構成を概略的に説明する断面説明図である。
【図４】図４は、図３の工程に続く各工程での半導体基板内の構成を概略的に説明する断面説明図である。
【図５】図５は、図４の工程に続く各工程での半導体基板内の構成を概略的に説明する断面説明図である。
【図６】図６は、第１実施形態における第１変形例に係る半導体装置を概略的に示す断面概略図である。
【図７】図７は、第１実施形態における第２変形例に係る半導体装置を概略的に示す断面概略図である。
【図８】図８は、第１実施形態における第３変形例に係る半導体装置を概略的に示す断面概略図である。
【図９】図９は、第１実施形態における第４変形例に係る半導体装置を概略的に示す断面概略図である。
【発明を実施するための形態】
【００１１】
［第１実施形態］
以下、本発明の第１実施形態について、詳細に説明する。
図１、図２に示すように、本実施形態の半導体装置１は、ＳＯＩ基板５内にＮ型導電型の第１半導体層（ＳＯＩ層２）が設けられている。このＳＯＩ基板５の厚さ方向一方面側（ツェナーダイオードＺＤが構成される表面５ａ側）には、Ｐ型導電型の第２半導体層２１が形成されている。また、第２半導体層２１に隣接してＮ型導電型の第３半導体層（Ｎ＋層２４）が形成されている。そして、これら第２半導体層２１及び第３半導体層（Ｎ＋層２４）によりツェナーダイオードＺＤが構成されている。さらに、ＳＯＩ基板５において第２半導体層２１の外側かつ、表面５ａ側にはＮ型導電型の第４半導体層３０が形成されており、この第４半導体層３０に接続される導電路の電位（後述する電極層４４の電位）は、第３半導体層（Ｎ＋層２４）に接続される導電路の電位（後述するカソード電極４０の電位）よりも高くなっている。
【００１２】
第１半導体層は、図１に示すように、Ｎ−型シリコンにて構成されたＳＯＩ（Silicon On Insulator）層２からなり、ＳＯＩ基板５は、このＳＯＩ層２と支持基板（図示略）とが埋込酸化膜４を介して接合されて形成されている。なお、ＳＯＩ基板５は、「半導体基板」の一例に相当する。
【００１３】
ＳＯＩ層２は、Ｎ−型のシリコン層としてＳＯＩ基板５の主面（表面５ａ）側に配置されており、後述するＮ領域３１やＮ＋層２４よりも低いキャリア濃度で構成されている。このＳＯＩ層２は、例えば支持基板（図示略）に貼り合わせたシリコン基板を所定の厚さに研磨したり、支持基板上に堆積したりすることによって形成されている。このＳＯＩ層２では、トレンチ分離部６によって区画された領域が他の素子（図１では省略）と絶縁分離されており、図２の例ではこの領域内にツェナーダイオードＺＤ等の素子が設けられている。ＳＯＩ層２を区画するトレンチ分離部６は、例えばＳＯＩ層２の表面から埋込酸化膜４に達するトレンチ７と、このトレンチ７内を充填するように埋め込まれた埋込膜８（例えば、ＳｉＯ２などの酸化膜）とによって構成されている。
【００１４】
ＳＯＩ基板５の主面（表面５ａ）側には、ＳＯＩ層２に隣接してＰ型導電型のＰウェル層２２が形成されている。Ｐウェル層２２は、例えば、ドーパントとしてリンを用い、ドーズ量が２．８×１０１２ｃｍ−２程度で形成されているとよい。また、Ｐウェル層２２の上端面（表面５ａ側の端面）は、図１のように半導体装置１を主面（表面５ａ）側から平面視したときに、角部が面取りされた形状となっている。なお、Ｐウェル層２２の上端面は、全体として円形状に湾曲していてもよい。また、Ｐウェル層２２は、ＳＯＩ基板５内においてＮ＋層２４及び後述するアノードＰ＋層２６の側方及び下方側を覆うように配置され、Ｐウェル層２２の最も深い位置の深さは、Ｎ＋層２４及びアノードＰ＋層２６よりも深く、第４半導体層３０（ガードリング部）よりも浅くなっている。さらに、Ｐウェル層２２は、ＳＯＩ基板５の厚さ方向に沿って切断した断面において両端部が湾曲した構成となっており、このような湾曲構造が表面５ａに沿った全周にわたって形成されている。なお、このＰウェル層２２は、「第１半導体層に隣接する所定濃度のＰ型導電型領域」の一例に相当する。
【００１５】
また、ＳＯＩ基板５の主面側において、Ｐウェル層２２よりも不純物濃度が高く設定されるＰ型導電型のアノードＰ＋層２６が、Ｎ＋層２４（後述）の周囲を取り囲む構成で、このＮ＋層２４から離れた位置であって、Ｐウェル層２２上に形成されている。このアノードＰ＋層２６は、例えば、ドーパントとしてホウ素を用い、ドーズ量が３．０×１０１５ｃｍ−２程度で形成されているとよい。
【００１６】
図１のように、アノードＰ＋層２６は、ＳＯＩ基板５の一方面側（表面５ａ側）の表層部においてＮ＋層２４との間に環状のＰウェル層２２の部分領域を介在させた構成で環状に配置されている。アノードＰ＋層２６の内周部は、Ｎ＋層２４から離れた位置においてＮ＋層２４を囲むように環状に形成されており、アノードＰ＋層２６の外周部は、後述する第４半導体層３０の内周部から離れた位置において、第４半導体層３０に囲まれるように環状に形成されている。このアノードＰ＋層２６は、ＳＯＩ基板５の一方面側（表面５ａ側）の表層部においてＮ＋層２４（第３半導体層）の周方向全体にわたりＮ＋層２４と第４半導体層３０との間に介在しており、Ｐウェル層２２よりも不純物濃度が高い環状の高濃度領域となっている。
【００１７】
このように構成されるアノードＰ＋層２６は、Ｎ＋層２４と第４半導体層３０との間の領域上に導電路（例えば高圧配線等）が配置された場合でも、Ｎ＋層２４と第４半導体層３０との間のＰ型導電型の表層部が反転することを抑制し、この間にチャネルが形成されることを防ぐ役割も果たしている。また、このアノードＰ＋層２６は、複数のコンタクト部２８が接続される領域となっており、コンタクト抵抗を低く抑える役割をも果たしている。本構成では、Ｐウェル層２２及びアノードＰ＋層２６によってＰ型導電型の第２半導体層２１が構成されている。
【００１８】
また、図１に示すように、アノードＰ＋層２６の上方の複数位置には、アノードＰ＋層２６に接続されるコンタクト部２８がそれぞれ設けられている。これらコンタクト部２８は、アノードＰ＋層２６を覆う絶縁膜に形成されたコンタクトホールにアルミなどの導電層を埋め込んで形成されており、アノードＰ＋層２６と外部の導電路とを電気的に導通させる役割を果たしている。本構成では、このような複数のコンタクト部２８が、アノードＰ＋層２６上においてＮ＋層２４の周囲を取り囲むように間隔をあけて環状に並んでおり、環状に構成されるアノードＰ＋層２６の外周部に沿って当該アノードＰ＋層２６の全周にわたるように複数のコンタクト部２８が分散している。このように複数のコンタクト部２８を分散して配置することで、電流が局所的に集中することを抑制することができる。
【００１９】
図１、図２に示すように、ＳＯＩ基板５の主面（表面５ａ）側の表層部には、Ｐウェル層２２の上方に隣接して、Ｎ型導電型の第３半導体層としてのＮ＋層２４が形成されている。Ｎ＋層２４は、図１等に示すように、平面視したときのＰウェル層２２の領域の中央部付近に配置されている。このＮ＋層２４は、例えば、ドーパントとしてヒ素を用い、ドーズ量が５．５×１０１５ｃｍ−２程度で形成されているとよい。なお、本構成では、ＳＯＩ層２、Ｐウェル層２２及びＮ＋層２４により寄生バイポーラＢｉｐが形成されることとなる。なお、図２では、このような寄生バイポーラＢｉｐを回路記号にて概念的に示している。
【００２０】
さらに、Ｎ＋層２４において、ＳＯＩ基板５の一方面（表面５ａ）側の端部（上端部）は、外周部２４ａの全体が湾曲している。即ち、Ｎ＋層２４の上面の外縁が周方向全体で湾曲している。具体的には、Ｎ＋層２４をＳＯＩ基板５の主面側（表面５ａ側）から平面視したときの外形が円形となるように構成されており、例えば、円形状のＮ＋層２４の上面は、その半径が３．０μｍ以上となるように構成されている。なお、Ｎ＋層２４の上面の形状（即ち、ＳＯＩ基板５の主面側（表面５ａ側）から平面視したときの形状）は、円形に限定されず、楕円形であってもよく、例えば正方形状の四隅（各コーナー部）に曲率半径が３．０μｍ以上となる曲率を設けた構成であってもよい。このように、Ｎ＋層２４を構成することで、Ｎ＋層２４において周方向各位置で均等にブレイクダウンを生じさせやすくなる。つまり、本構成では、電流集中が起きやすい角部が無いため、ブレイクダウンが局所的に集中しにくく、その結果ブレイクダウンの均一化を図ることができる。さらに、図２等に示すように、Ｎ＋層２４は、Ｐウェル層２２と同様、図２のようにＳＯＩ基板５の厚さ方向に沿って切断した断面において両端部が湾曲した構成となっており、このような湾曲構造が表面５ａに沿った全周にわたって形成されている。
【００２１】
そして、このようなＮ＋層２４によりＮ領域（第３半導体領域）が構成され、上述のＰウェル層２２及びアノードＰ＋層２６によりＰ領域（第２半導体層）が構成されており、これらによってＰＮ接合が形成され、ツェナーダイオードＺＤが構成されている。また、後述の図５等に示すように、Ｎ＋層２４にはアルミ膜などから構成されるカソード電極４０（図１、図２では図示略）が接続されており、アノードＰ＋層２６にはアルミ膜などから構成されるアノード電極４２（図１、図２では図示略）が接続されている。なお、アノード電極４２は、複数のコンタクト部２８を介してアノードＰ＋層２６に接続されることで、Ｐ領域（第２半導体層２１）と導通している。
【００２２】
そして、ＳＯＩ基板５において、Ｐウェル層２２の外側かつ主面側（表面５ａ側）には、ＳＯＩ層２に隣接して、Ｎ型導電型の第４半導体層３０が形成されている。この第４半導体層３０は、図１、図２に示すように、Ｐウェル層２２とトレンチ分離部６との間に環状に設けられており、Ｐウェル層２２及びＮ＋層２４等の周囲を取り囲むように配置されている。すなわち、トレンチ分離部６の内周及びＰウェル層２２の外周に沿って、第４半導体層３０が設けられている。この第４半導体層３０は、所定濃度のＮ領域３１と、Ｎ領域３１よりも高濃度のＮ＋層３２とによって構成されており、ＳＯＩ層２よりも高濃度のガードリング部として機能している。
【００２３】
Ｎ領域３１は、例えば、ドーパントとしてリンを用い、ドーズ量が２．３×１０１５ｃｍ−２程度で形成されているとよい。そして、Ｎ領域３１の下端部（第４半導体層３０の下端部３０ａ）は、Ｐウェル層２２よりも深い位置まで及ぶように構成されている。また、Ｎ領域３１の下端部３０ａは、ＳＯＩ基板５の埋込酸化膜４まで達する構成としてもよい。
【００２４】
また、ＳＯＩ基板５の主面側（表面５ａ側）において、Ｎ領域３１に隣接した表層部には、このＮ領域３１よりも不純物濃度が高く設定されるＮ＋層３２が形成されている。このＮ＋層３２は、コンタクト抵抗を下げるために設けられており、Ｎ＋層２４と同様に、ドーパントとしてヒ素を用い、ドーズ量が５．５×１０１５ｃｍ−２程度で形成されているとよい。また、Ｎ＋層２４と同一工程で形成することができる。
【００２５】
また、図５（Ｃ）のように、第４半導体層３０には電極層４４（図１、図２では図示略）が接続されている。この電極層４４は、アルミ膜等によって構成され、Ｎ＋層３２に接続された構成で第４半導体層３０と導通している。そして、このように第４半導体層３０に接続された電極層４４の電位は、Ｎ＋層２４に接続されたカソード電極４０の電位よりも高くなるように設定されている。例えば、カソード電極４０の電位を７Ｖ、電極層４４の電位を１５Ｖ程度に設定し（即ち、電極層４４の電位をカソード電極４０の電位の２倍以上に設定し）、またアノード電極４２をグランドに接続して０Ｖ程度とするとよい。この例では、カソード電極４０、アノード電極４２、電極層４４において、電極層４４の電位が最高電位となる。このように各電位を設定することで、寄生バイポーラトランジスタＢｉｐのベースがオンすることを抑制できる。なお、カソード電極４０は、「第３半導体層に接続される導電路」に相当し、電極層４４は、「第４半導体層に接続される導電路」の一例に相当する。
【００２６】
また、図２等に示すように、ＳＯＩ基板５の主面側において、Ｎ＋層３２とアノードＰ＋層２６との間、及びＮ＋層３２の外側には、素子分離のためのＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜５０が形成されている。さらに、ＳＯＩ基板５の主面側において、カソード電極４０、アノード電極４２及び電極層４４を除いた領域には、ＢＰＳＧ（ホウ素リン含有ケイ酸ガラス）膜などから構成される絶縁膜５２が形成されている。なお、図１では、ＬＯＣＯＳ酸化膜５０及び絶縁膜５２を省略して示している。
【００２７】
次に、上述のように構成される半導体装置１の製造方法について図３〜図５を参照して説明する。
まず、シリコンからなる支持基板（図示略）上にシリコン酸化膜（ＳｉＯ２）からなる埋込酸化膜４を形成し、さらにこの上にＮ−型シリコンからなるＳＯＩ（Silicon On Insulator）層２を積層してＳＯＩ基板５を形成する（図３（Ａ））。そして、このＳＯＩ基板５に、ＳＯＩ層２の表面から埋込酸化膜４に達するトレンチ７を形成するとともに、このトレンチ７内をＳｉＯ２などから構成される埋込酸化膜４で充填し、トレンチ分離部６を形成する（図３（Ｂ））。
【００２８】
次に、トレンチ分離部６の内周領域に沿って、例えば、Ｐｈｏｓ＋イオンをドーズ量２．３×１０１５ｃｍ−２、１００ＫｅＶのエネルギーでイオン注入し、熱処理を行って活性化させＮ領域３１を形成する（図３（Ｃ））。なお、Ｎ領域３１は、図１に示すように、トレンチ分離部６の内周に沿って環状に形成される。
【００２９】
次に、熱酸化によってシリコン表面を酸化させ、ＳｉＯ２よりなるＬＯＣＯＳ酸化膜５０をＮ領域３１の両端部を覆うように形成する（図４（Ａ））。そして、ＳＯＩ基板５の主面側（ＳＯＩ層２の上層側）において、Ｎ領域３１の内側に、例えば、ＢＦ２＋イオンをドーズ量２．８×１０１３ｃｍ−２、１００ＫｅＶのエネルギーでイオン注入し、熱処理を行って活性化させＰウェル層２２を形成する（図４（Ｂ））。
【００３０】
次に、Ｎ領域３１の表層及びＰウェル層２２の中央部の表層に、例えば、Ａｓ＋イオンをドーズ量５．５×１０１５ｃｍ−２、１２０ＫｅＶのエネルギーでイオン注入し、熱処理を行って活性化させＮ＋層２４及びＮ＋層３２を同時に形成する（図４（Ｃ））。
【００３１】
そして、Ｐウェル層２２の表層であってＮ＋層２４を取り囲む領域に、例えば、ＢＦ２＋イオンをドーズ量３．０×１０１５ｃｍ−２、９５ＫｅＶのエネルギーでイオン注入し、熱処理を行って活性化させアノードＰ＋層２６を形成する（図５（Ａ））。
【００３２】
次に、ＢＰＳＧ膜をＳＯＩ基板５の主面側に形成し、Ｎ＋層２４、Ｎ＋層３２及びアノードＰ＋層２６の一部を開口するようにエッチングしてコンタクトを形成し、絶縁膜５２を形成する（図５（Ｂ））。そして、アルミ膜をこのコンタクトを埋めるようにスパッタリング法などによって積層させてカソード電極４０、アノード電極４２及び電極層４４を形成し、半導体装置１を製造することができる（図５（Ｃ））。
【００３３】
以上説明したように、本第１実施形態に係る半導体装置１によれば、ＳＯＩ基板５内にＮ型導電型の第１半導体層（ＳＯＩ層２）が設けられている。ＳＯＩ基板５の一方面側には、Ｐ型導電型の第２半導体層２１（Ｐウェル層２２及びアノードＰ＋層２６）が形成されている。また、第２半導体層２１に隣接してＮ型導電型の第３半導体層（Ｎ＋層２４）が形成されている。そして、これら第２半導体層２１及び第３半導体層によりツェナーダイオードＺＤが構成されている。さらに、ＳＯＩ基板５において第２半導体層２１の外側かつ、一方面側（表面５ａ側）にはＮ型導電型の第４半導体層３０が形成されており、この第４半導体層３０に接続される電極層４４の電位は、第３半導体層（Ｎ＋層２４）に接続されるカソード電極４０の電位よりも高くなっている。
【００３４】
このように構成される半導体装置１では、Ｎ型導電型のＳＯＩ層２と、Ｐ型導電型のＰウェル層２２及びＮ型導電型のＮ＋層２４により寄生バイポーラトランジスタＢｉｐが形成されるが、エミッタ側となるＳＯＩ層２の電位は、ベース側となるＰウェル層２２に対して高電位となるため、ベース側に電流が流れない構成とすることができ、寄生バイポーラトランジスタＢｉｐがオン動作することを抑制できる。
【００３５】
また、第４半導体層３０は、Ｐウェル層２２の外周を取り囲むように配置され、ＳＯＩ層２よりも高濃度のガードリング部として機能している。この構成によれば、第４半導体層３０を、基板から入ってくるノイズを抜くための領域として機能させることができると共に、エミッタ側となるＳＯＩ層２の電位をより安定的に高電位に維持することができるため、寄生バイポーラトランジスタＢｉｐがオン動作することをより抑制することができる。
【００３６】
また、第４半導体層３０の下端部３０ａは、Ｐウェル層２２よりも深い位置まで及ぶように構成されている。この構成によれば、エミッタ側となるＳＯＩ層２の電位をより安定的に高電位に維持することができるため、寄生バイポーラトランジスタＢｉｐがオン動作することをより抑制することができる。
【００３７】
また、Ｎ＋層２４の上端部（上面部）は、外周部２４ａの全体が湾曲している。このように、Ｎ＋層２４を構成することで、電流集中が起きやすい角部を減らし、局所的なブレイクダウンを抑制することができるため、Ｎ＋層２４において均等にブレイクダウンを生じさせやすくなる。
【００３８】
また、Ｐウェル層２２には、Ｎ＋層２４の周囲を取り囲む構成で、複数のコンタクト部２８が配置されている。このように複数のコンタクト部２８を配置することで、電流が局所的に集中することを抑制することができる。
【００３９】
第２半導体層２１は、ＳＯＩ層２に隣接するＰウェル層２２と、ＳＯＩ基板５の一方面側において、Ｐウェル層２２よりも不純物濃度が高くなるように形成されたＰ型導電型のアノードＰ＋層２６とを備えている。このようにアノードＰ＋層２６を設けることで、不要なチャネルが生成されるのを抑制することができる。
【００４０】
次に、本発明の第１実施形態の第１変形例に係る半導体装置１０１について、図６を参照して説明する。本変形例では、半導体装置１０１が、ＮチャンネルＭＯＳトランジスタを備えている点が主に異なる。したがって、第１実施形態の半導体装置１と実質的に同一の構成部分には、同一符号を付し、その説明を省略する。
【００４１】
図６に示すように、半導体装置１０１は、ＳＯＩ基板５の主面側（表面５ａ側）に、ＳＯＩ層２に隣接してＰ型導電型のＰウェル層２２が形成されている。そして、ＳＯＩ基板５の主面側（表面５ａ側）において、このＰウェル層２２に隣接して、Ｐウェル層２２よりも不純物濃度が高く設定されるＰ型導電型のＰ＋層６０が、上述したアノードＰ＋層２６と同様にチャネルストッパとしての役割を果たすために設けられている。なお、このＰ＋層６０は、ＮチャンネルＭＯＳトランジスタのバックゲートとして構成される部分である。本構成では、これらＰウェル層２２及びＰ＋層６０によって第２半導体層２１が構成されている。
【００４２】
さらに、ＳＯＩ基板５の主面側（表面５ａ側）であって、Ｐ型導電型のＰウェル層２２の中央部には、酸化シリコン膜などからなるゲート絶縁膜（図示略）が形成されており、その上にゲート電極６２が形成されている。このゲート電極６２の両端には、Ｎ＋層６４及びＮ＋層６６が形成されており、Ｎ＋層６４によってソース領域が構成され、またＮ＋層６６によってドレイン領域が形成されている。
【００４３】
この構成では、Ｐウェル層２２及びＰ＋層６０によりＰ型導電型の第２半導体層２１が構成され、Ｎ＋層６４及びＮ＋層６６によりＮ型導電型の第３半導体層が構成されており、これらによってＰＮ接合が形成され、ツェナーダイオードＺＤが構成されている。この構成では、例えばＮ＋層６４に接続されるソース電極とＮ＋層６６に接続されるドレイン電極を共通接続することでカソード電極（図示略）として機能させ、Ｐ＋層６０に接続される電極をアノード電極（図示略）として機能させることで、上記第２半導体層及び第３半導体層をツェナーダイオードＺＤとして機能させることができる。
【００４４】
また、第１実施形態と同様に、ＳＯＩ基板５において、Ｐウェル層２２の外側かつ主面側には、ＳＯＩ層２に隣接した構成で第１実施形態と同様のＮ型導電型のＮ領域３１が形成されている。そして、Ｎ領域３１に隣接した表層部側には、第１実施形態と同様のＮ＋層３２が形成されている。そして、Ｎ領域３１とＮ＋層３２によって第１実施形態と同様の第４半導体層３０が構成され、ガードリング部として機能している。そして、第４半導体層３０に接続される電極の電位は、Ｎ＋層６４及びＮ＋層６６に接続される電極の電位よりも高くなるように設定されている。
【００４５】
このように、半導体装置１０１がＮチャンネルＭＯＳトランジスタを備えた構成において、当該素子をツェナーダイオードＺＤとして動作させた場合でも、上記のように電位が設定されているので、Ｎ型導電型のＳＯＩ層２とＰ型導電型のＰウェル層２２及びＮ型導電型のＮ＋層６４及びＮ＋層６６から構成される寄生バイポーラトランジスタがオン動作することを抑制することができる。
【００４６】
次に、本発明の第１実施形態の第２変形例に係る半導体装置２０１について、図７を参照して説明する。本変形例では、半導体装置２０１が、ＰチャンネルＭＯＳトランジスタを備えている点が主に異なる。したがって、第１実施形態の半導体装置１と実質的に同一の構成部分には、同一符号を付し、その説明を省略する。
【００４７】
図７に示すように、半導体装置２０１は、ＳＯＩ基板５の主面側（表面５ａ側）に、ＳＯＩ層２に隣接して、Ｐ型導電型のＰウェル層２２が形成されている。さらに、このＰウェル層２２に隣接して（Ｐウェル層２２の内側領域に）、Ｎウェル層７０が設けられている。そして、Ｎウェル層７０の外側であって、Ｐウェル層２２内の表層部には、グランドに接続されるＰ＋層７２が形成されている。このＰ＋層７２は、Ｐウェル層２２よりも不純物濃度が高く設定されており、上述したアノードＰ＋層と同様にチャネルストッパとしての役割を果たすために設けられている。なお、第２半導体層２１は、Ｐウェル層２２及びＰ＋層７２により構成されている。
【００４８】
そして、ＳＯＩ基板５の主面側（表面５ａ側）において、Ｎウェル層７０に隣接した表層部には、Ｎウェル層７０よりも不純物濃度が高く設定されるＮ型導電型のＮ＋層７４が形成されており、バックゲートとして機能するように構成されている。なお、これら、Ｎウェル層７０及びＮ＋層７４により第３半導体層が構成されている。
【００４９】
また、Ｐウェル層２２及びＰ＋層７２によりＰ型導電型の第２半導体層２１が構成されており、Ｎウェル層７０及びＮ＋層７４によりＮ型導電型の第３半導体層が構成されており、これらによってＰＮ接合が形成され、ツェナーダイオードＺＤが構成されている。この場合、Ｎ＋層７４に接続される電極（図示略）がカソード電極として機能させ、Ｐ＋層７２に接続される電極（図示略）がアノード電極として機能させればよい。
【００５０】
また、第１実施形態と同様に、ＳＯＩ基板５において、Ｐウェル層２２の外側かつ主面側には、ＳＯＩ層２に隣接してＮ型導電型のＮ領域３１が形成されている。そして、Ｎ領域３１に隣接した表層部側には、第１実施形態と同様のＮ＋層３２が形成されている。そして、Ｎ領域３１とＮ＋層３２によって第１実施形態と同様の第４半導体層３０が構成され、ガードリング部として機能している。そして、第４半導体層３０に接続される電極の電位は、Ｎ＋層７４に接続される電極の電位よりも高くなるように設定されている。
【００５１】
なお、ＳＯＩ基板５の主面側（表面５ａ側）であって、Ｎウェル層７０の中央部には、酸化シリコン膜などからなるゲート絶縁膜（図示略）が形成されており、その上にゲート電極６２が形成されている。このゲート電極６２の両端には、Ｐ＋層７６及びＮ＋層７８が形成されており、Ｐ＋層７６によってソース領域が構成され、またＮ＋層７８によってドレイン領域が形成されている。
【００５２】
このように、半導体装置２０１がＰチャンネルＭＯＳトランジスタを備えた構成において、一部をツェナーダイオードＺＤとして動作させる場合でも、上記のように電位が設定されているので、Ｎ型導電型のＳＯＩ層２と、Ｐ型導電型のＰウェル層２２及びＮ型導電型のＮウェル層７０から構成される寄生バイポーラトランジスタがオン動作することを抑制することができる。
【００５３】
次に、本発明の第１実施形態の第３変形例に係る半導体装置３０１について、図８を参照して説明する。本変形例では、半導体装置３０１が、ＮチャンネルＬＤＭＯＳトランジスタを備えている点が主に異なる。したがって、第１実施形態の半導体装置１と実質的に同一の構成部分には、同一符号を付し、その説明を省略する。
【００５４】
図８に示すように、半導体装置３０１は、ＳＯＩ基板５の主面側（表面５ａ側）に、ＳＯＩ層２に隣接してＰ型導電型のＰウェル層２２が形成されている。さらに、このＰウェル層２２に隣接して（Ｐウェル層２２の内側領域に）、Ｎウェル層８０が設けられている。Ｎウェル層８０の外側であって、Ｐウェル層２２内には、Ｐウェル層２２よりも不純物濃度が高く設定されるＰ型導電型のＰ＋層８２が上述したアノードＰ＋層２６と同様にチャネルストッパとしての役割を果たすために設けられている。また、Ｐウェル層２２には、Ｎ＋層８３及びＰ＋層８４が形成されており、これらによりソース領域が形成されている。なお、Ｐウェル層２２及びＰ＋層８２によって第２半導体層２１が構成されている。
【００５５】
Ｎウェル層８０内には、このＮウェル層８０よりも不純物濃度が高く設定されるＮ型導電型のＮ＋層８５がドレイン領域として形成されている。また、このＮ＋層８５を取り囲むように、ゲート電極８６が、絶縁層８７を介してＳＯＩ基板５の主面側に形成されている。なお、Ｎウェル層８０及びＮ＋層８５により第３半導体層が構成されている。
【００５６】
そして、Ｐウェル層２２及びＰ＋層８２によりＰ型導電型の第２半導体層２１が構成されており、Ｎウェル層８０及びＮ＋層８５によりＮ型導電型の第３半導体層が構成されており、これらによってＰＮ接合が形成され、ツェナーダイオードＺＤが構成されている。この場合、Ｎ＋層８５に接続される電極（図示略）は、カソード電極（図示略）として機能させ、Ｐ＋層８２に接続される電極（図示略）は、アノード電極として機能させることで、一部をツェナーダイオードＺＤとして機能させることができる。
【００５７】
また、第１実施形態と同様に、ＳＯＩ基板５において、Ｐウェル層２２の外側かつ主面側（表面５ａ側）には、ＳＯＩ層２に隣接してＮ型導電型のＮ領域３１が形成されている。そして、Ｎ領域３１に隣接した表層部側には、第１実施形態と同様のＮ＋層３２が形成されている。そして、Ｎ領域３１とＮ＋層３２によって第１実施形態と同様の第４半導体層３０が構成され、ガードリング部として機能している。そして、第４半導体層３０に接続される電極の電位は、Ｎ＋層８５に接続される電極の電位よりも高くなるように設定されている。
【００５８】
このように、半導体装置３０１がＮチャンネルＬＤＭＯＳトランジスタを備えた構成において、一部をツェナーダイオードＺＤとして動作させた場合でも、上記のように電位が設定されているので、Ｎ型導電型のＳＯＩ層２と、Ｐ型導電型のＰウェル層２２及びＮ型導電型のＮ＋層８５から構成される寄生バイポーラトランジスがオン動作することを抑制することができる。
【００５９】
次に、本発明の第１実施形態の第４変形例に係る半導体装置４０１について、図９を参照して説明する。本変形例では、半導体装置４０１が、ＰチャンネルＬＤＭＯＳトランジスタを備えている点が主に異なる。したがって、第１実施形態の半導体装置１と実質的に同一の構成部分には、同一符号を付し、その説明を省略する。
【００６０】
図９に示すように、半導体装置４０１は、ＳＯＩ基板５の主面側に、ＳＯＩ層２に隣接してＰ型導電型のＰウェル層２２が形成されている。さらに、このＰウェル層２２に隣接して（Ｐウェル層２２の内側領域に）、Ｎウェル層９０が設けられている。Ｎウェル層９０の外側であって、Ｐウェル層２２内には、Ｐウェル層２２よりも不純物濃度が高く設定されるＰ型導電型のＰ＋層９２が上述したアノードＰ＋層２６と同様にチャネルストッパとしての役割を果たすために設けられている。また、Ｐウェル層２２にはＰ＋層９４がドレイン領域として形成されている。なお、第２半導体層２１は、Ｐウェル層２２及びＰ＋層９２により構成されている。
【００６１】
Ｎウェル層９０内には、Ｎ＋層９５及びＰ＋層９６が形成されており、これらによりソース領域が形成されている。なお、Ｎウェル層９０及びＮ＋層９５により第３半導体層が構成されている。また、Ｎ＋層９５及びＰ＋層９６を取り囲むように、ゲート電極９７が、絶縁層９８を介してＳＯＩ基板５の主面側に形成されている。
【００６２】
この構成では、Ｐウェル層２２及びＰ＋層９２によりＰ型導電型の第２半導体層２１が構成されており、Ｎウェル層９０及びＮ＋層９５によりＮ型導電型の第３半導体層が構成されており、これらによってＰＮ接合が形成され、ツェナーダイオードＺＤが構成されている。この場合、Ｎ＋層９５に接続される電極（図示略）をカソード電極として機能させ、Ｐ＋層９２接続される電極（図示略）をアノード電極として機能させればよい。
【００６３】
また、第１実施形態と同様に、ＳＯＩ基板５において、Ｐウェル層２２の外側かつ主面側（表面５ａ側）には、ＳＯＩ層２に隣接してＮ型導電型のＮ領域３１が形成されている。そして、Ｎ領域３１に隣接した表層部側には、第１実施形態と同様のＮ＋層３２が形成されている。そして、Ｎ領域３１とＮ＋層３２によって第１実施形態と同様の第４半導体層３０が構成され、ガードリング部として機能している。そして、第４半導体層３０に接続される電極の電位は、Ｎ＋層９５に接続される電極の電位よりも高くなるように設定されている。
【００６４】
このように、半導体装置４０１がＰチャンネルＬＤＭＯＳトランジスタを備えた構成において、一部をツェナーダイオードＺＤとして動作させた場合でも、上記のように電位が設定されているので、Ｎ型導電型のＳＯＩ層２と、Ｐ型導電型のＰウェル層２２及びＮ型導電型のＮ＋層９５から構成される寄生バイポーラトランジスタがオン動作することを抑制することができる。
【００６５】
［他の実施形態］
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
【００６６】
上記各実施形態では、半導体基板として、ＳＯＩ構造を有するＳＯＩ基板５を用いた構成を例示したが、これに限定されず、例えば、シリコンのみからなる半導体基板を用いる構成としてもよい。
【符号の説明】
【００６７】
１、１０１、２０１、３０１、４０１…半導体装置
２…ＳＯＩ層（Ｎ型導電型の第１半導体層）
５…ＳＯＩ基板（半導体基板）
２１…第２半導体層
２４…Ｎ＋層（Ｎ型導電型の第３半導体層）
３０…第４半導体層
３０ａ…下端部
４０…カソード電極（第３半導体層に接続される導電路）
４４…電極層（第４半導体層に接続される導電路）
ＺＤ…ツェナーダイオード
【図１】
2015041637.tif 000003
【図２】
2015041637.tif 000004
【図３】
2015041637.tif 000005
【図４】
2015041637.tif 000006
【図５】
2015041637.tif 000007
【図６】
2015041637.tif 000008
【図７】
2015041637.tif 000009
【図８】
2015041637.tif 000010
【図９】
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