(57)【要約】【課題】画素のフォトダイオードの開口率の減少を抑え、かつ読み出し時間の短縮を可能とした任意の画素同士で画素信号の加算ができる撮像素子を提供する。【解決手段】光電変換素子、光電変換素子からの電荷を保持するＦＤ容量、及びＦＤ容量に接続する受光回路接続部を有する画素を２次元状に配置した受光回路と、複数の第１方向配線、それとは異なる方向に伸び交差部で第１方向配線に接続する複数の第２方向配線、及び受光回路接続部と接続する加算回路接続部を有する加算回路とを有し、第１方向配線上で隣り合う第２方向配線との接続点を列接続スイッチを介して接続し、第２方向配線上で隣り合う第１方向配線との接続点を行接続スイッチを介して接続し、第１方向配線と第２方向配線の接続点と加算回路接続部とをＦＤ接続スイッチを介して接続し、任意の組み合わせで画素のＦＤ容量を結合させることを可能にする。【選択図】図１
2015201793.tif 000002
【特許請求の範囲】
【請求項１】
それぞれの画素が光電変換素子と前記光電変換素子からの電荷を保持する容量と前記容量に電気的に接続する第１の接続部とを有し、複数の前記画素が２次元状に配置された受光回路と、
前記受光回路の前記第１の接続部に対応する第２の接続部を有する加算回路と、
前記受光回路の前記第１の接続部と前記加算回路の前記第２の接続部とを電気的に接続する接続手段とを有し、
前記加算回路は、
第１の方向に伸びる複数の第１方向配線と、
前記第１の方向とは異なる方向に伸び、前記第１方向配線との交差部で前記第１方向配線に電気的に接続する複数の第２方向配線と、
前記第１方向配線と前記第２方向配線の接続点のうちの前記第１方向配線上で隣り合う接続点の間にそれぞれ配置した第１の接続スイッチと、
前記第１方向配線と前記第２方向配線の接続点のうちの前記第２方向配線上で隣り合う接続点の間にそれぞれ配置した第２の接続スイッチと、
前記第１方向配線と前記第２方向配線の接続点と、前記第２の接続部との間にそれぞれ配置した第３の接続スイッチとを有することを特徴とする撮像素子。
【請求項２】
前記第１方向配線及び前記第２方向配線の少なくとも一方の配線は、当該配線が伸びる方向の１つの画素配列毎に複数の配線を設けていることを特徴とする請求項１記載の撮像素子。
【請求項３】
前記受光回路は、前記容量と前記第１の接続部との間にそれぞれ配置した接続容量カットスイッチを有することを特徴とする請求項１又は２記載の撮像素子。
【請求項４】
前記加算回路は、前記第１方向配線と前記第２方向配線の接続点に、第４の接続スイッチを介して接続され、当該接続点における電荷を保持するメモリ部を有することを特徴とする請求項１〜３の何れか１項に記載の撮像素子。
【請求項５】
前記受光回路における光の入射方向に対して前記光電変換素子の裏側に前記加算回路が配置され、
前記受光回路と前記加算回路とが１つの半導体チップに形成されていることを特徴とする請求項１〜４の何れか１項に記載の撮像素子。
【請求項６】
前記受光回路と前記加算回路とが異なる半導体チップに形成されていることを特徴とする請求項１〜４の何れか１項に記載の撮像素子。
【請求項７】
請求項１〜６の何れか１項に記載の撮像素子と、
前記撮像素子が有する画素に光を集光させるレンズと、
前記撮像素子及び前記レンズを制御する制御部とを有することを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像素子、及びそれを有する撮像装置に関する。
【背景技術】
【０００２】
撮像素子（イメージセンサ）は、読み出し時に撮像素子内の容量や画素のフローティングディフュージョン（ＦＤ）容量を接続することで画素出力を水平方向や垂直方向において加算平均することが可能である。例えば、特許文献１には、ベイヤ配列型の撮像センサに関して、露光によって得られた電荷を色毎に隣り合う画素で統合する手段が開示されている。
【０００３】
また、イメージセンサチップと信号処理チップとからなる半導体モジュールに関する技術が提案されている（例えば、特許文献２参照）。特許文献２には、イメージセンサチップと信号処理チップとをマイクロバンプで接続し、イメージセンサチップ側でアナログデジタル変換した画素信号を、マイクロバンプを介して信号処理チップ側のメモリに記憶させる半導体モジュールが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−１８９３１６号公報
【特許文献２】特開２００９−１７０９４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ベイヤ配列型の撮像素子によって得られる画像は、色毎の画素ピッチと被写体の高周波成分との関係性により干渉縞（モアレ）を発生してしまう。モアレの発生は、画質を劣化させる。このため、ベイヤ配列型の撮像素子を用いた撮像装置の多くは、撮像素子の前面に光学ローパスフィルタを配置することで、モアレを引き起こす高周波成分が撮像素子に入射しないようにしている。
【０００６】
また、静止画と動画が撮影可能なコンパクトデジタルカメラやデジタル一眼レフカメラ等の撮像装置がある。これらの製品では、解像度の必要な静止画に合わせて画素ピッチとローパスフィルタ特性が設計され、動画撮影時の間引き読み出し或いは加算読み出しには最適化されていないことが多い。このような製品での動画撮影時のモアレ抑制に、画素信号の加算（画素加算）は有効であることが知られている。
【０００７】
特許文献１に記載の技術において画素信号を加算するには、受光画素と画素加算用の配線と選択スイッチが必要となり、配線とトランジスタの設置で画素が有するフォトダイオードの開口率と画素信号を加算する画素の選択自由度がトレードオフになってしまう。また、特許文献２に記載の技術では、メモリに格納したデジタルデータをデジタル処理により加算平均することで、フォトダイオードの開口率を維持したまま、画素信号を加算することが可能である。しかし、加算に用いる画素についてそれぞれ電荷電圧変換を行って画素信号を読み出す必要があるため、読み出し時間が増大してしまう。
【０００８】
本発明の目的は、画素が有するフォトダイオードの開口率の減少を抑え、かつ読み出し時間の短縮を可能とした任意の画素同士で画素信号の加算ができる撮像素子を提供することにある。
【課題を解決するための手段】
【０００９】
本発明に係る撮像素子は、それぞれの画素が光電変換素子と前記光電変換素子からの電荷を保持する容量と前記容量に電気的に接続する第１の接続部とを有し、複数の前記画素が２次元状に配置された受光回路と、前記受光回路の前記第１の接続部に対応する第２の接続部を有する加算回路と、前記受光回路の前記第１の接続部と前記加算回路の前記第２の接続部とを電気的に接続する接続手段とを有し、前記加算回路は、第１の方向に伸びる複数の第１方向配線と、前記第１の方向とは異なる方向に伸び、前記第１方向配線との交差部で前記第１方向配線に電気的に接続する複数の第２方向配線と、前記第１方向配線と前記第２方向配線の接続点のうちの前記第１方向配線上で隣り合う接続点の間にそれぞれ配置した第１の接続スイッチと、前記第１方向配線と前記第２方向配線の接続点のうちの前記第２方向配線上で隣り合う接続点の間にそれぞれ配置した第２の接続スイッチと、前記第１方向配線と前記第２方向配線の接続点と、前記第２の接続部との間にそれぞれ配置した第３の接続スイッチとを有することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、接続スイッチを制御することで任意の画素間で容量を結合させることができ、光電変換素子の開口率や読み出し時間に影響を及ぼすことなく、任意の画素同士で画素信号の加算を行うことが可能になる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態に係る撮像素子の構成例を示す図である。
【図２】第１の実施形態に係る撮像素子の構成例を示す図である。
【図３】第１の実施形態に係る撮像素子のスイッチの配置を示す模式図である。
【図４】第１の実施形態に係る撮像素子の非加算読み出しの駆動例を示す図である。
【図５】第１の実施形態における画素信号の加算方法を説明するための図である。
【図６】第１の実施形態における画素信号（Ｇ画素）の加算例を示す図である。
【図７】第１の実施形態における画素信号（Ｒ画素）の加算例を示す図である。
【図８】第１の実施形態における画素信号（Ｂ画素）の加算例を示す図である。
【図９】本実施形態に係る撮像装置の構成例を示す模式図である。
【図１０】第１の実施形態に係る撮像素子の加算読み出しの駆動例を示す図である。
【図１１】第２の実施形態における画素信号の加算方法を説明するための図である。
【図１２】第２の実施形態における画素信号の加算例を示す図である。
【図１３】第２の実施形態における画素信号の加算例を示す図である。
【図１４】第２の実施形態に係る撮像素子の動画モードでの加算読み出しの駆動例を示す図である。
【図１５】本発明の実施形態における加算回路の他の構成例を示す図である。
【図１６】本発明の実施形態における撮像素子の他の構成例を示す図である。
【図１７】本発明の実施形態としての携帯電話機の構成例を示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態を図面に基づいて説明する。
（第１の実施形態）
本発明の第１の実施形態について説明する。図１及び図２は、第１の実施形態に係る撮像素子１００の構成例を示す図である。ここでは、第１の実施形態に係る撮像素子１００を、裏面照射型の撮像素子（イメージセンサ）で実現する場合を一例として示している。
【００１３】
本実施形態に係る撮像素子１００は、受光回路２００と加算回路３００とを有する。図２に示すように、受光回路２００と加算回路３００とは１つの半導体チップに形成されており、受光回路２００の裏側（受光面の反対側）に加算回路３００が形成されている。受光回路２００が有する受光回路接続部２０８と加算回路３００が有する加算回路接続部３０６とが、例えば貫通ビア等の接続手段４００により電気的に接続される。受光回路接続部２０８及び加算回路接続部３０６は、例えばメタルパッドといった回路外部に電気的に接続するための外部に露出された電気接点等である。なお、接続手段４００は、撮像素子１００の構成等に応じて適切なものを選択すればよい。
【００１４】
また、撮像素子１００は、図２に示すように受光回路２００中の光電変換素子（フォトダイオード）への集光効率を高めるオンチップマイクロレンズ１０１と、色分離するためのカラーフィルタ１０２とを有する。カラーフィルタ１０２は、例えばＲ（赤）、Ｇ（緑）、Ｂ（青）の複数色のカラーフィルタがベイヤ配列で配されている。詳細には、ベイヤ配列型の撮像素子では、Ｒ、Ｇｒ、Ｇｂ，Ｂのカラーフィルタが２×２画素を基本単位として配置される。
【００１５】
受光回路２００は、２次元状（行方向及び列方向）に配置される複数の画素と、列毎に設けられた列回路２１１、容量２１２、及び列選択スイッチ２１３と、メインアンプ２１４とを有する。各々の画素は、光電変換素子２０１、転送スイッチ２０２、フローティングディフュージョン（ＦＤ）容量２０３、リセットスイッチ２０４、増幅トランジスタ２０５、行選択スイッチ２０６、及び受光回路接続部２０８を有する。ここで、各スイッチは、例えばトランジスタで構成され、そのゲートに供給される信号により制御される（以下の説明における各スイッチについても同様）。
【００１６】
以下、ｉ行ｊ列に配置された画素を例に画素について説明する。光電変換素子２０１は、フォトダイオードであり、光電変換により入射光に応じた光電荷を蓄積する。転送スイッチ２０２は、光電変換素子２０１で蓄積された光電荷のＦＤ容量２０３への転送を制御する。転送スイッチ２０２は、信号φＴＸ（ｉ）により導通／非導通（オン／オフ）が制御される。ＦＤ容量２０３は、光電変換素子２０１からの光電荷を保持する。
【００１７】
リセットスイッチ２０４は、光電変換素子２０１及びＦＤ容量２０３に蓄積された電荷のリセットを制御する。リセットスイッチ２０４は、信号φＲ（ｉ）により導通／非導通（オン／オフ）が制御される。増幅トランジスタ２０５は、ＦＤ容量２０３に保持された電荷を増幅し電圧に変換する。行選択スイッチ２０６は、増幅トランジスタ２０５の出力と列出力線との接続を制御する。行選択スイッチ２０６は、信号φＳＥＬ（ｉ）により導通／非導通（オン／オフ）が制御される。受光回路接続部２０８は、ＦＤ容量２０３に接続される。
【００１８】
列回路２１１は、対応する列の複数の画素に対して列出力線を介して共通に接続され、画素からの信号を増幅して出力する。容量２１２は、対応する列回路２１１の出力を記憶する。列選択スイッチ２１３は、容量２１２とメインアンプ２１４との接続を制御する。列選択スイッチ２１３は、信号φＰＨ（ｊ）により導通／非導通（オン／オフ）が制御される。
【００１９】
ここで、図１に示すように、各々の画素においてＦＤ容量２０３と受光回路接続部２０８との間に、信号φＡＤＤＳＥＬ（ｉ，ｊ）により導通／非導通（オン／オフ）が制御される接続容量カットスイッチ２０７を配置するようにしても良い。このように接続容量カットスイッチ２０７を配置し、画素信号の加算を行わない場合に非導通（オフ）とすることで容量成分を小さくすることが可能である。
【００２０】
加算回路３００は、受光回路２００の第１の方向に並ぶ画素を接続するための、第１の方向に伸びる第１方向配線３０１と、第１の方向とは直交する第２の方向に並ぶ画素を接続するための、第２の方向に伸びる第２方向配線３０２とを有する。第１方向配線３０１と第２方向配線３０２とは、その交差部で電気的に接続されており、網目状配線（加算配線）を形成する。
【００２１】
第１方向配線３０１と第２方向配線３０２とを結ぶ各々の節点（接続点）と電気的に等価な位置に、前述した受光回路２００の各画素と対応した加算回路接続部３０６がＦＤ接続スイッチ３０５を介して接続される。言い換えれば、第１方向配線３０１と第２方向配線３０２との接続点と、加算回路接続部３０６との間にＦＤ接続スイッチ３０５がそれぞれ配置されている。ＦＤ接続スイッチ３０５は、画素信号の加算を制御するための信号φＦＡＤＤ（ｉ，ｊ）により導通／非導通（オン／オフ）が制御される。
【００２２】
また、網目状配線における第１方向配線３０１及び第２方向配線３０２のそれぞれにおいて、同じ配線上にある隣り合う節点同士を分離する接続スイッチが配置されている。この接続スイッチを制御することで、同じ配線上の隣り合う節点を電気的に分離したり接続したりすることが可能となっている。
【００２３】
ここで本実施形態では、第１方向配線３０１に対して配置される、すなわち第１方向配線３０１と第２方向配線３０２との接続点のうちの第１方向配線上で隣り合う接続点の間に配置される接続スイッチを列接続スイッチ３０３と呼ぶ。また、第２方向配線３０２に対して配置される、すなわち第１方向配線３０１と第２方向配線３０２との接続点のうちの第２方向配線上で隣り合う接続点の間に配置される接続スイッチを行接続スイッチ３０４と呼ぶ。列接続スイッチ３０３は、画素信号の加算を制御するための信号φＲＡＤＤ（ｉ，ｊ）により導通／非導通（オン／オフ）が制御される。行接続スイッチ３０４は、画素信号の加算を制御するための信号φＣＡＤＤ（ｉ，ｊ）により導通／非導通（オン／オフ）が制御される。
【００２４】
図３は、前述した接続容量カットスイッチ２０７、列接続スイッチ３０３、行接続スイッチ３０４、及びＦＤ接続スイッチ３０５の配置を示す模式図である。なお、図３においては、図を見易くするために一部の構成の図示を省略している。同じ第１方向配線３０１において隣り合う節点同士が、列接続スイッチ３０３を介して接続可能となっており、同じ第２方向配線３０２において隣り合う節点同士が、行接続スイッチ３０４を介して接続可能となっている。また、第１方向配線３０１と第２方向配線３０２とを結ぶ節点が、接続容量カットスイッチ２０７、受光回路接続部２０８、加算回路接続部３０６、及びＦＤ接続スイッチ３０５を介して、対応する画素のＦＤ容量２０３に接続可能となっている。
【００２５】
前述した第１の実施形態に係る撮像素子１００において、例えば図４に一例を示すように、信号φＴＸ、φＲ、φＳＥＬ、φＡＤＤＳＥＬ、及びφＰＨを駆動制御することで画素信号の非加算の読み出しが行える。図４は、第１の実施形態に係る撮像素子１００の非加算読み出しの駆動例を示す図である。なお、図４において、各信号はアサートされているときハイレベルであり、ネゲートされているときローレベルであるとする。
【００２６】
まず、シャッタを閉じた撮像素子１００を遮光した状態で、撮像素子１００におけるすべての画素行の信号φＲ（φＲ（１）〜φＲ（ｎ））及び信号φＴＸ（φＴＸ（１）〜φＴＸ（ｎ））をアサートする。これにより、撮像素子１００の各画素が有する光電変換素子２０１及びＦＤ容量２０３の電荷をリセットする。すべての画素行の信号φＲ及び信号φＴＸをネゲートした後、シャッタが開いて撮像素子１００の画素に被写体からの光が入射され光電変換素子２０１に光電荷が蓄積される。その後、シャッタが閉じて撮像素子１００が遮光されることで、光電変換素子２０１での光電荷の蓄積が止まる。
【００２７】
光電変換素子２０１での光電荷の蓄積を停止した後、撮像素子１００における画素行毎に対応する信号φＴＸを一時的にアサートした後に、信号φＳＥＬをアサートしている期間中に信号φＰＨを列毎にアサートする。これを画素行毎に繰り返すことで、撮像素子１００から各画素において蓄積される光電荷に応じた信号を読み出すことができる。非加算読み出しでは、信号φＡＤＤＳＥＬは常にネゲートしたまま、すなわち接続容量カットスイッチ２０７を常に非導通（オフ）状態にする。
【００２８】
次に、第１の実施形態に係る撮像素子１００での画素信号の加算について説明する。図５は、第１の実施形態における画素信号の加算方法を説明するための図であり、撮像素子１００上の画素のうち、座標（ｉ，ｊ）近傍に対応する受光回路２００及び加算回路３００の構成を模式的に示している。本実施形態では、列接続スイッチ３０３、行接続スイッチ３０４、ＦＤ接続スイッチ３０５、及び接続容量カットスイッチ２０７の開閉制御により、画素信号の加算の制御が行える。
【００２９】
例えば、図５に示した構成において、Ｇ画素の画素信号を加算する方法について説明する。以下の例では、座標（ｉ，ｊ＋１）、（ｉ，ｊ＋３）、（ｉ＋１，ｊ）、（ｉ＋１，ｊ＋２）、（ｉ＋２，ｊ＋１）、（ｉ＋２，ｊ＋３）、（ｉ＋３，ｊ）、（ｉ＋３，ｊ＋２）にある８つのＧ画素の画素信号を加算する例について説明する。
【００３０】
座標（ｉ，ｊ＋１）、（ｉ，ｊ＋３）、（ｉ＋１，ｊ）、（ｉ＋１，ｊ＋２）にある画素の接続容量カットスイッチ２０７とＦＤ接続スイッチ３０５を導通（オン）状態にし、これらＧ画素のＦＤ容量２０３を加算回路３００の加算配線と接続する。また、座標（ｉ＋２，ｊ＋１）、（ｉ＋２，ｊ＋３）、（ｉ＋３，ｊ）、（ｉ＋３，ｊ＋２）にある画素の接続容量カットスイッチ２０７とＦＤ接続スイッチ３０５を導通（オン）状態にし、これらＧ画素のＦＤ容量２０３を加算回路３００の加算配線と接続する。図５において、その他の座標にある画素の接続容量カットスイッチ２０７及びＦＤ接続スイッチ３０５の少なくとも一方は非導通（オフ）状態とする。
【００３１】
さらに、座標（ｉ，ｊ＋１）、（ｉ＋１，ｊ＋１）、（ｉ＋２，ｊ＋１）の行接続スイッチ３０４を導通（オン）状態にする。また、座標（ｉ，ｊ＋２）、（ｉ，ｊ＋３）、（ｉ＋１，ｊ＋１）、（ｉ＋１，ｊ＋２）、（ｉ＋２，ｊ＋２）、（ｉ＋２，ｊ＋３）、（ｉ＋３，ｊ＋１）、（ｉ＋３，ｊ＋２）の列接続スイッチ３０３を導通（オン）状態にする。また、図５において、その他の座標の行接続スイッチ３０４、列接続スイッチ３０３は非導通（オフ）状態とする。
【００３２】
このように、列接続スイッチ３０３、行接続スイッチ３０４、ＦＤ接続スイッチ３０５、及び接続容量カットスイッチ２０７を制御することで、図５に示した４×４画素中の８つのＧ画素のＦＤ容量を接続することができる。このときの接続状況を図６に示す。
【００３３】
このとき、座標（ｐ，ｑ）の画素のＦＤ容量２０３に蓄積されていた電荷をＱ(p,q)と表し、各画素のＦＤ容量２０３の電荷の総和として、
Ｑtotal＝Ｑ(i,j+1)＋Ｑ(i,j+3)＋Ｑ(i+1,j)＋Ｑ(i+1,j+2)＋Ｑ(i+2,j+1)＋Ｑ(i+2,j+3)＋Ｑ(i+3,j)＋Ｑ(i+3,j+2)
となるＱtotal［Ｃ］が保持されているとすると、接続された８つのＧ画素のＦＤ容量２０３にその電荷が分配される。
【００３４】
ここで、電荷の分配には、加算回路３００のインピーダンスで決まる時定数だけ時間を要するため、十分な接続状態を継続することが望ましい。また、実際にはそれぞれのスイッチ（トランジスタ）と配線に存在する容量成分には種々の製造上のばらつきが存在するが、それらのばらつきが無視できるとすると、電荷は接続された各画素のＦＤ容量２０３に均等に分配される。
【００３５】
電荷分配後にＦＤ容量２０３を加算配線に接続する際に導通（オン）状態にした各スイッチをすべて非導通（オフ）状態にすることで、座標（ｉ，ｊ＋１）の画素の蓄積電荷は理想的にはＱtotal／８［Ｃ］となる。ただし、前述した製造上のばらつきは無視し、さらにＦＤ容量２０３以外の浮遊容量成分等による信号電荷の損失も無視している。そのため、実際には理想値からずれるが、ずれ量は容量成分の比で現れるので、損失分に対してゲイン補償することが望ましい。
【００３６】
次に、図５に示した構成において、Ｒ画素の画素信号を加算する方法について説明する。以下の例では、座標（ｉ，ｊ）、（ｉ，ｊ＋２）、（ｉ＋２，ｊ）、（ｉ＋２，ｊ＋２）にある４つのＲ画素の画素信号を加算する例について説明する。
【００３７】
座標（ｉ，ｊ）、（ｉ，ｊ＋２）、（ｉ＋２，ｊ）、（ｉ＋２，ｊ＋２）にある画素の接続容量カットスイッチ２０７とＦＤ接続スイッチ３０５を導通（オン）状態にし、これらＲ画素のＦＤ容量２０３を加算回路３００の加算配線と接続する。図５において、その他の座標にある画素の接続容量カットスイッチ２０７及びＦＤ接続スイッチ３０５の少なくとも一方は非導通（オフ）状態とする。
【００３８】
さらに、座標（ｉ，ｊ＋１）、（ｉ＋１，ｊ＋１）の行接続スイッチ３０４を導通（オン）状態にし、座標（ｉ，ｊ＋１）、（ｉ，ｊ＋２）、（ｉ＋２，ｊ＋１）、（ｉ＋２，ｊ＋２）の列接続スイッチ３０３を導通（オン）状態にする。また、図５において、その他の座標の行接続スイッチ３０４、列接続スイッチ３０３は非導通（オフ）状態とする。
【００３９】
このように、列接続スイッチ３０３、行接続スイッチ３０４、ＦＤ接続スイッチ３０５、及び接続容量カットスイッチ２０７を制御することで、図５に示した４×４画素中の４つのＲ画素のＦＤ容量を接続することができる。このときの接続状況を図７に示す。
【００４０】
次に、図５に示した構成において、Ｂ画素の画素信号を加算する方法について説明する。以下の例では、座標（ｉ＋１，ｊ＋１）、（ｉ＋１，ｊ＋３）、（ｉ＋３，ｊ＋１）、（ｉ＋３，ｊ＋３）にある４つのＢ画素の画素信号を加算する例について説明する。
【００４１】
座標（ｉ＋１，ｊ＋１）、（ｉ＋１，ｊ＋３）、（ｉ＋３，ｊ＋１）、（ｉ＋３，ｊ＋３）にある画素の接続容量カットスイッチ２０７とＦＤ接続スイッチ３０５を導通（オン）状態にし、これらＢ画素のＦＤ容量２０３を加算回路３００の加算配線と接続する。図５において、その他の座標にある画素の接続容量カットスイッチ２０７及びＦＤ接続スイッチ３０５の少なくとも一方は非導通（オフ）状態とする。
【００４２】
さらに、座標（ｉ＋１，ｊ＋１）、（ｉ＋２，ｊ＋１）の行接続スイッチ３０４を導通（オン）状態にし、座標（ｉ＋１，ｊ＋２）、（ｉ＋１，ｊ＋３）、（ｉ＋３，ｊ＋２）、（ｉ＋３，ｊ＋３）の列接続スイッチ３０３を導通（オン）状態にする。また、図５において、その他の座標の行接続スイッチ３０４、列接続スイッチ３０３は非導通（オフ）状態とする。
【００４３】
このように、列接続スイッチ３０３、行接続スイッチ３０４、ＦＤ接続スイッチ３０５、及び接続容量カットスイッチ２０７を制御することで、図５に示した４×４画素中の４つのＢ画素のＦＤ容量を接続することができる。このときの接続状況を図８に示す。
【００４４】
前述のようにして画素信号を加算し電荷分配後のＦＤ容量２０３の電荷量に応じた信号を間引き読み出しする。このようにすることで、電荷分配なしでＦＤ容量２０３の電荷量に応じた信号を間引き読み出しした場合と比較して、高周波成分が平均化されているためモアレの発生を抑制することができる。前述のような周囲近傍の画素による加算平均フィルタは、空間周波数の低域通過特性をもつフィルタとして知られており、同等の効果が加算読み出しで得ることができる。
【００４５】
ここでは、一例としてＲ画素、Ｇ画素、Ｂ画素を同一の４×４画素領域で同色画素同士の画素信号を加算する例について説明したが、加算する画素の組み合わせを制限するものではない。画素信号を加算する画素の組み合わせは、適宜設定すれば良い。
【００４６】
以下に、本実施形態に係る撮像素子１００を用いた撮像装置５００について、図９を用いて説明する。撮像装置５００は、デジタルスチルカメラを想定している。撮像装置５００は、本実施形態に係る撮像素子１００、撮像素子１００の画素に光を集光するためのレンズ５０３、撮像素子１００とレンズ５０３の間に配された光学ローパスフィルタ５０１、及び撮像素子１００を遮光するためのシャッタ５０２を有する。また、撮像装置５００は、それらを含む撮像装置５００が有する各コンポーネントを制御する制御部５０５、及び撮影ボタン５０４や記録メディア５０６等を有する。
【００４７】
光学ローパスフィルタ５０１は、ベイヤ配列型の撮像素子によって得られる画像において、空間周波数の高い成分により発生するモアレと呼ばれる干渉縞を抑える目的で使用される。光学ローパスフィルタ５０１の通過帯域は、撮像素子１００における最短の画素ピッチに対して最適となるように、画素ピッチの２倍までの波長を通過させるものが好ましい。しかし、設計思想は種々の条件により異なるため、光学ローパスフィルタ５０１の通過帯域特性は画素ピッチの２倍までの波長を通過させるものに限定するものではない。
【００４８】
撮像装置５００は設定可能な複数の撮影モードを有し、制御部５０５は、設定された撮影モードに応じて、撮像装置５００の制御方法を切り換えることが可能である。撮影モードの選択方法は、例えば不図示のタッチパネル液晶やコントロールボタン等の種々の方法が適用可能である。
【００４９】
制御部５０５は、例えば高解像度静止画撮影モードでは高解像度の画像が取得できるように撮像装置５００の各機能部を制御する。高解像度静止画撮影モードでの制御の一例を挙げれば、制御部５０５は、撮影ボタン５０４の押下信号を検知すると、撮像素子１００を図４に例示したように駆動させ、撮像素子１００のすべての画素の画素信号を非加算で読み出して画像出力を得る。取得した画像は、例えば液晶表示器等の表示装置に表示したり、記録メディアに記録したりすることが可能である。
【００５０】
また、制御部５０５は、例えば縮小静止画撮影モードでは、画素信号を加算してから読み出すことで縮小サイズの画像が取得できるように撮像装置５００の各機能部を制御する。縮小静止画撮影モードでの制御の一例を、図１０を用いて説明する。なお、図１０において、各信号はアサートされているときハイレベルであり、ネゲートされているときローレベルであるものとする。
【００５１】
制御部５０５は、縮小静止画撮影モードで撮影ボタン５０４の押下信号を検知すると、リセット期間において、撮像素子１００におけるすべての画素行の信号φＲ及び信号φＴＸをアサートさせる。これにより、撮像素子１００の各画素が有する光電変換素子２０１及びＦＤ容量２０３の電荷をリセットする。また、このとき、所望の画素信号の加算を行うための信号φＡＤＤＳＥＬ、信号φＲＡＤＤ、信号φＣＡＤＤ、及び信号φＦＡＤＤを適宜アサートさせることで、加算回路３００も含めてリセットを行う。画素信号を加算する画素の組み合わせ毎にタイミングを異ならせて、図６、図７、及び図８にそれぞれ例示したように各接続スイッチを導通（オン）状態にすればよい。
【００５２】
リセット期間においてアサートされた信号は、シャッタ５０２を開ける蓄積期間に移行する前までにすべてネゲートしておく。シャッタ５０２が開いて撮像素子１００に被写体からの光が入射されてから、シャッタ５０２が閉じて撮像素子１００が遮光されるまでの間に、受光回路２００の光電変換素子２０１に光電荷が蓄積される。シャッタ５０２が閉じた後に電荷転送期間に入り、電荷転送期間において、撮像素子１００におけるすべての画素行について信号φＴＸをアサートさせ、光電変換素子２０１内の電荷をＦＤ容量２０３に転送する。信号φＴＸのアサート期間は、ＦＤ容量２０３への電荷転送に必要な時間だけ確保する。
【００５３】
加算ＯＮ期間では、リセット期間と同様に信号φＡＤＤＳＥＬ、信号φＲＡＤＤ、信号φＣＡＤＤ、及び信号φＦＡＤＤの各信号を再度アサートさせる。すなわち、画素信号を加算する画素の組み合わせ毎に異なるタイミングで、図６、図７、及び図８に例示したように各接続スイッチが導通（オン）状態となるように、信号φＡＤＤＳＥＬ、信号φＲＡＤＤ、信号φＣＡＤＤ、及び信号φＦＡＤＤをアサートさせる。これにより、対象画素のＦＤ容量２０３が加算回路３００を介して接続され、画素信号を加算して容量内の電荷分配が行われる。電荷の分配が完了するまで加算ＯＮ期間を継続した後で、加算ＯＦＦ期間において、各信号をネゲートさせる。
【００５４】
読み出し期間では、信号φＳＥＬをアサートしている期間中に信号φＰＨを間引き列毎にアサートさせる。この動作を間引き行毎に繰り返すことで、撮像素子１００から画素の光電荷を加算平均した出力信号を読み出すことができる。例えば、図６、図７、及び図８で説明した４×４画素を単位パターンとして各色毎の画素において光電荷の加算平均を行った場合には、４行４列の間引きで信号φＰＨをアサートすればよい。
【００５５】
このように間引いて画素信号を読み出すことにより、画素信号の読み出しに要する時間が短縮できる。しかし、４行４列の間引き読み出しを行うことで、見かけの画素ピッチが広がってしまう。それにより、非加算読み出しで説明した高解像度静止画に比べて空間周波数の低い成分でもモアレが発生してしまうが、前述したような加算読み出しによるローパスフィルタ特性のためにモアレの発生を抑制できる。画素信号の加算によるローパスフィルタ特性を方向依存性なく発揮させるためには、縦、横、斜めのそれぞれの方向に隣接する画素において光電荷を加算平均すればよい。また、通過帯域をより低周波数側にするには、さらに遠くの画素を使うことで可能となる。本実施形態で例示した画素の組み合わせに限定せず、どの画素の光電荷を加算平均するかは必要とするフィルタ特性に応じて適宜設定してよい。
【００５６】
本実施形態では、受光回路２００の光の入射方向に対して光電変換素子（フォトダイオード）２０１の裏側に加算回路３００を設置する。これにより、光電変換素子（フォトダイオード）２０１の開口率への影響が小さく、かつ光電荷を加算平均する画素の組み合わせを接続スイッチにより任意に選択可能となる。また、光電荷の加算平均時には画素信号を間引き読み出しすることにより、画素信号の読み出し時間を増大させることなく画素出力の加算処理が可能となる。
【００５７】
前述した説明では、高解像度静止画撮影時の非加算制御方法と縮小静止画撮影時の画素加算制御方法について説明したが、それだけに限定されるものではなく、用途に応じて適宜使い分けることが可能である。この他に、撮像素子１００の実施形態として、受光回路２００と加算回路３００の製造プロセス、受光回路２００や加算回路３００の他の例として下記に例示するような種々の方法が考え得る。
【００５８】
（第２の実施形態）
本発明の第２の実施形態について説明する。以下では、前述した第１の実施形態とは異なる点について説明し、第１の実施形態と同様の点については説明を省略する。加算回路３００の他の一例を、図１１を参照して説明する。図１１は、第２の実施形態における画素出力の加算方法を説明するための図である。図１１に示すように、第２の実施形態に係る撮像素子１００の加算回路３００は、第１方向配線３０１が伸びる第１の方向の１つの画素配列毎に、第１方向配線Ａ３０１ａと第１方向配線Ｂ３０１ｂの２種類の第１方向配線を有する。
【００５９】
ベイヤ配列型の撮像素子では、Ｒ（赤）、Ｇｒ（Ｒ画素と同じ行の緑）、Ｇｂ（Ｂ画素と同じ行の緑），Ｂ（青）のカラーフィルタが、２×２画素を基本単位として配置される。同色画素の画素出力を色毎に加算するためには、カラーフィルタの基本単位に合わせて、第１方向配線Ａ３０１ａ、第１方向配線Ｂ３０１ｂ、及び第２方向配線３０２を電気的に接続する必要がある。
【００６０】
ここで、説明のため、第１方向配線Ａ３０１ａに対して配置された行接続スイッチを行接続スイッチＡ３０３ａとし、第１方向配線Ｂ３０１ｂに対して配置された行接続スイッチを行接続スイッチＢ３０３ｂとする。また、第２方向配線３０２のうち偶数列に属するものを第２方向配線Ａ３０２ａ、奇数列に属するものを第２方向配線Ｂ３０２ｂと区別する。第２方向配線Ａ３０２ａに対して配置された列接続スイッチを列接続スイッチＡ３０４ａとし、第２方向配線Ｂ３０２ｂに対して配置された列接続スイッチを列接続スイッチＢ３０４ｂとする。
【００６１】
第２方向配線Ａ３０２ａは、偶数行の第１方向配線Ａ３０１ａ及び奇数行の第１方向配線Ｂ３０１ｂに対して、互いに交差する節点（接続点）で電気的に接続されている。第２方向配線Ｂ３０２ｂは、奇数行の第１方向配線Ａ３０１ａ及び偶数行の第１方向配線Ｂ３０１ｂに対して、互いに交差する節点で電気的に接続されている。前述のような接続により、２×２画素のカラーフィルタの基本単位に対して、同色毎の画素出力の加算が可能となる。
【００６２】
例えば、Ｒ画素及びＧ画素を例として、図１２を参照して第２の実施形態における画素信号の加算方法を説明する。なお、図１２に係る説明においては、導通（オン）状態にすると示したスイッチ以外は、非導通（オフ）状態とする（なお、接続容量カットスイッチ２０７及びＦＤ接続スイッチ３０５については、少なくとも一方が非導通（オフ）状態であれば良い）。
【００６３】
座標（ｉ，ｊ＋１）、（ｉ，ｊ＋３）、（ｉ＋１，ｊ）、（ｉ＋１，ｊ＋２）にある画素の接続容量カットスイッチ２０７とＦＤ接続スイッチ３０５を導通（オン）状態にし、これらＧ画素のＦＤ容量２０３を加算回路３００の加算配線と接続する。また、座標（ｉ＋２，ｊ＋１）、（ｉ＋２，ｊ＋３）、（ｉ＋３，ｊ）、（ｉ＋３，ｊ＋２）にある画素の接続容量カットスイッチ２０７とＦＤ接続スイッチ３０５を導通（オン）状態にし、これらＧ画素のＦＤ容量２０３を加算回路３００の加算配線と接続する。
【００６４】
さらに、座標（ｉ，ｊ＋２）、（ｉ，ｊ＋３）、（ｉ＋２，ｊ＋２）、（ｉ＋２，ｊ＋３）の第１方向配線Ａ３０１ａの行接続スイッチＡ３０３ａを導通（オン）状態にする。また、座標（ｉ＋１，ｊ＋１）、（ｉ＋１，ｊ＋２）、（ｉ＋３，ｊ＋１）、（ｉ＋３，ｊ＋２）の第１方向配線Ｂ３０１ｂの行接続スイッチＢ３０３ｂを導通（オン）状態にする。また、座標（ｉ，ｊ＋２）、（ｉ＋１，ｊ＋２）、（ｉ＋２，ｊ＋２）の第２方向配線Ｂ３０２ｂの列接続スイッチＢ３０４ｂを導通（オン）状態にする。このように、各スイッチを制御することで、４×４画素中の８つのＧ画素の画素出力の加算が行える。
【００６５】
また、座標（ｉ，ｊ）、（ｉ，ｊ＋２）、（ｉ＋２，ｊ）、（ｉ＋２，ｊ＋２）にある画素の接続容量カットスイッチ２０７とＦＤ接続スイッチ３０５を導通（オン）状態にし、これらＲ画素のＦＤ容量２０３を加算回路３００の加算配線と接続する。さらに、座標（ｉ，ｊ＋１）、（ｉ，ｊ＋２）、（ｉ＋２，ｊ＋１）、（ｉ＋２，ｊ＋２）の第１方向配線Ｂ３０１ｂの行接続スイッチ３０３ｂを導通（オン）状態にする。また、座標（ｉ，ｊ＋１）、（ｉ＋１，ｊ＋１）の第２方向配線Ａ３０２ａの列接続スイッチ３０４ａを導通（オン）状態にする。このように、各スイッチを制御することで、４×４画素中の４つのＲ画素の画素出力の加算が行える。
【００６６】
次に、Ｂ画素及びＧ画素を例として、図１３を参照して第２の実施形態における画素出力の加算方法を説明する。なお、図１３に係る説明においては、導通（オン）状態にすると示したスイッチ以外は、非導通（オフ）状態とする（なお、接続容量カットスイッチ２０７及びＦＤ接続スイッチ３０５については、少なくとも一方が非導通（オフ）状態であれば良い）。４×４画素中の８つのＧ画素の画素出力の加算については、図１２に示したものと同様である。
【００６７】
座標（ｉ＋１，ｊ＋１）、（ｉ＋１，ｊ＋３）、（ｉ＋３，ｊ＋１）、（ｉ＋３，ｊ＋３）にある画素の接続容量カットスイッチ２０７とＦＤ接続スイッチ３０５を導通（オン）状態にし、これらＢ画素のＦＤ容量２０３を加算回路３００の加算配線と接続する。さらに、座標（ｉ＋１，ｊ＋２）、（ｉ＋１，ｊ＋３）、（ｉ＋３，ｊ＋２）、（ｉ＋３，ｊ＋３）の第１方向配線Ａ３０１ａの行接続スイッチ３０３ａを導通（オン）状態にする。また、座標（ｉ＋１，ｊ＋１）、（ｉ＋２，ｊ＋１）の第２方向配線Ａ３０２ａの列接続スイッチ３０４ａを導通（オン）状態にする。このように、各スイッチを制御することで、４×４画素中の４つのＢ画素の画素出力の加算が行える。
【００６８】
本実施形態では、行毎に画素信号の読み出しを行うものを想定しており、特に行方向を第１の方向と規定している。この場合、行毎の加算動作を時間的に分離できるため、スリットローリング動作をさせる動画撮影においても、画素出力の加算が可能となる。
【００６９】
前述した説明では、カラーフィルタが２×２画素を基本単位として配置され、第１の方向を行方向と規定した場合について示したが、本実施形態はこれに限定されるものではない。例えば、ｍ×ｎ画素を基本単位として、ｍ×ｎ種をそれぞれ別々に加算する場合には、第１方向配線をｍ本設ければ良い。そのとき、第２方向配線をｍ種に分類して、それぞれ異なる第１方向配線に（ｎ−１）行おきに互いに交差する節点で電気的に接続すればよい。また、第１方向配線、第２方向配線のどれを画素配列毎に複数本化するかを限定するものではなく、種々の設計条件により、適宜決めて良い。第１方向配線を第１の方向の１つの画素配列毎に複数本とするようにしても良いし、第２方向配線を第２の方向の１つの画素配列毎に複数本とするようにしても良いし、第１方向配線及び第２方向配線をともに複数本とするようにしても良い。
【００７０】
一般に、撮像装置の動画撮影モードでは、ＨＤ（High Definition）やＦＨＤ（Full HD）といった公知の動画フォーマットに合わせた解像度及びフレームレートが求められる。通常、デジタルスチルカメラにおいては、動画撮影では静止画よりも解像度を抑えて画像信号を読み出すため、撮像素子の画素出力の間引き読み出しか加算読み出しが行われる。さらに場合によっては、画像伸縮処理も行うことで各動画フォーマットに合わせた画像出力を得ることもある。
【００７１】
動画撮影モードでの制御の一例をあげれば、動画撮影モードに動作モードを遷移した際にシャッタを開き、撮影ボタンの押下により撮影を開始する。動画撮影中は、例えば、図１４に示す駆動例のように各信号を制御して、撮像素子をフレーム毎に駆動して画素信号の加算読み出しを行って画像出力を得る。図１４に示されているように、フレーム同期信号によって各フレームでの動作を規定することができる。
【００７２】
ＣＭＯＳ型の撮像素子である場合、動画撮影は一行毎にリセットと蓄積を行うスリットローリング駆動により動画撮影が行われる。ここで、４×ｉ、４×ｉ＋１、４×ｉ＋２、４×ｉ＋３行目の読み出し動作について説明する。行読み出し同期信号のタイミングでリセット期間に入り、４×ｉ、４×ｉ＋１、４×ｉ＋２、４×ｉ＋３行目の画素に対応する信号φＲ及び信号φＴＸを同時にアサートさせ、対象行の画素のリセットを行う。
【００７３】
次の加算ＯＮ期間において、例えば図１２、図１３を用いて説明したような加算配線の信号φＡＤＤＳＥＬ、信号φＲＡＤＤ、信号φＣＡＤＤ、及び信号φＦＡＤＤをアサートさせることで、対象画素のＦＤ容量２０３を電気的に接続する。このとき、信号φＲをアサートさせておくことで、加算回路３００内の電位のリセットを行うことができる。
【００７４】
そして、信号φＲ及び信号φＴＸがネゲートされた時点で蓄積期間が開始され、受光回路２００の光電変換素子２０１は光電荷の蓄積を開始する。加算ＯＦＦ期間において、信号φＡＤＤＳＥＬ、信号φＲＡＤＤ、信号φＣＡＤＤ、及び信号φＦＡＤＤをネゲートする。読み出し期間では、信号φＳＥＬをアサートしている期間中に信号φＰＨを間引き列毎にアサートさせる。この動作を間引き行毎に繰り返すことで、撮像素子から画素の光電荷を加算平均した出力信号を読み出すことができる。例えば、図１２、図１３で説明した４×４画素を単位パターンとして画素出力の加算を行った場合には、４行４列の間引きで信号φＰＨをアサートすればよい。
【００７５】
本実施形態では、前述した第１の実施形態と同様の効果が得られるとともに、スリットローリング読み出しでも加算回路の接続スイッチにより任意の画素同士の画素出力の加算を行うことができる。
【００７６】
加算回路３００は、前述した構成に限らず、例えば図１５に示すように加算回路３００内に電荷を保持するメモリ部としてのアナログメモリを備えるようにしても良い。図１５は、加算回路３００の他の構成例を示す図である。図１５に示す加算回路３００では、網目状配線（加算配線）の各節点に対してアナログメモリ３０７とメモリ接続スイッチ３０８とが接続されている。このように、メモリ接続スイッチ３０８を介して加算配線に接続されるアナログメモリ３０７を設けることで、別の時刻に取得した電荷（画素信号）を保持しておくことができるため、例えばフレーム間やコマ間での画素信号の加算が行えるようになる。
【００７７】
また、前述した実施形態では、本実施形態に係る撮像素子を１つの半導体チップに受光回路２００及び加算回路３００を形成した、裏面照射型の撮像素子で実現する場合を示したが、これに限定されるものではない。例えば、図１６に示すように、異なる半導体チップに形成された受光回路２００と加算回路３００とで撮像素子を構成するようにしても良い。すなわち、受光回路２００が形成された受光回路チップ２５０と、加算回路３００が形成された加算回路チップ３５０とを、マイクロバンプ等の接続手段４１０により電気的に接続する構成としても良い。このようにして、受光回路３００のＦＤ容量２０３と加算回路３００の加算配線とが接続される構成であっても良い。
【００７８】
（他の実施形態）
図１７は、本発明の実施形態としての携帯電話機６００の構成例を示すブロック図である。本実施形態の携帯電話機６００は、音声通話機能の他、電子メール機能や、インターネット接続機能、画像の撮影、再生機能等を有する。
【００７９】
図１７において、通信部６０１は、ユーザが契約した通信キャリアに従う通信方式により他の電話機との間で音声データや画像データを通信する。音声処理部６０２は、音声通話時において、マイクロフォン６０３からの音声データを発信に適した形式に変換して通信部６０１に送る。また、音声処理部６０２は、通信部６０１から送られた通信相手からの音声データを復号し、スピーカ６０４に送る。撮像部６０５は、前述した実施形態に係る撮像素子１００を有し、被写体の画像を撮影したり、画像データを出力したりする。画像処理部６０６は、画像の撮影時においては、撮像部６０５により撮影された画像データを処理し、記録に適した形式に変換して出力する。また、画像処理部６０６は、記録された画像の再生時には、再生された画像を処理して表示部６０７に送る。表示部６０７は、数インチ程度の液晶表示パネルを備え、制御部６０９からの指示に応じて各種の画面を表示する。不揮発メモリ６０８は、アドレス帳の情報や、電子メールのデータ、撮像部６０５により撮影された画像データ等のデータを記憶する。
【００８０】
制御部６０９はＣＰＵやメモリ等を有し、不図示のメモリに記憶された制御プログラムに従って電話機６００の各部を制御する。操作部６１０は、電源ボタンや番号キー、その他ユーザがデータを入力するための各種の操作キーを備える。カードＩＦ（インタフェース）６１１は、メモリカード６１２に対して各種のデータを記録再生する。外部ＩＦ６１３は、不揮発メモリ６０８やメモリカード６１２に記憶されたデータを外部機器に送信し、また、外部機器から送信されたデータを受信する。外部ＩＦ（インタフェース）６１３は、ＵＳＢ（Universal Serial Bus）等の有線の通信方式や、無線通信など、公知の通信方式により通信を行う。
【００８１】
次に、電話機６００における音声通話機能を説明する。通話相手に対して電話をかける場合、ユーザが操作部６１０の番号キーを操作して通話相手の番号を入力するか、不揮発メモリ６０８に記憶されたアドレス帳を表示部６０７に表示し、通話相手を選択し、発信を指示する。発信が指示されると、制御部６０９は通信部６０１に対し、通話相手に発信する。通話相手に着信すると、通信部６０１は音声処理部６０２に対して相手の音声データを出力するとともに、ユーザの音声データを相手に送信する。
【００８２】
また、電子メールを送信する場合、ユーザは、操作部６１０を用いて、メール作成を指示する。メール作成が指示されると、制御部６０９はメール作成用の画面を表示部６０７に表示する。ユーザは操作部６１０を用いて送信先アドレスや本文を入力し、送信を指示する。制御部６０９はメール送信が指示されると、通信部６０１に対しアドレスの情報とメール本文のデータを送る。通信部６０１は、メールのデータを通信に適した形式に変換し、送信先に送る。また、通信部６０１は、電子メールを受信すると、受信したメールのデータを表示に適した形式に変換し、表示部６０７に表示する。
【００８３】
次に、電話機６００における撮影機能について説明する。ユーザが操作部６１０を操作して撮影モードを設定した後、静止画或いは動画の撮影を指示すると、撮像部６０５は静止画データ或いは動画データを撮影して画像処理部６０６に送る。画像処理部６０６は撮影された静止画データや動画データを処理し、不揮発メモリ６０８に記憶する。また、画像処理部６０６は、撮影された静止画データや動画データをカードＩＦ６１１に送る。カードＩＦ６１１は静止画データや動画データをメモリカード６１２に記憶する。
【００８４】
また、電話機６００は、このように撮影された静止画データや動画データを含むファイルを、電子メールの添付ファイルとして送信することができる。具体的には、電子メールを送信する際に、不揮発メモリ６０８やメモリカード６１２に記憶された画像ファイルを選択し、添付ファイルとして送信を指示する。
【００８５】
また、電話機６００は、撮影された静止画データや動画データを含むファイルを、外部ＩＦ６１３によりＰＣ（コンピュータ）や他の電話機等の外部機器に送信することもできる。ユーザは、操作部６１０を操作して、不揮発メモリ６０８やメモリカード６１２に記憶された画像ファイルを選択し、送信を指示する。制御部６０９は、選択された画像ファイルを不揮発メモリ６０８或いはメモリカード６１２から読み出し、外部機器に送信するよう、外部ＩＦ６１３を制御する。
【００８６】
なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００８７】
１００：撮像素子  ２００：受光回路  ２０１：光電変換素子（フォトダイオード）  ２０３：フローティングディフュージョン（ＦＤ）容量  ２０７：接続容量カットスイッチ  ２０８：受光回路接続部  ３００：加算回路  ３０１：第１方向配線  ３０２：第２方向配線  ３０３：列接続スイッチ  ３０４：行接続スイッチ  ３０５：ＦＤ接続スイッチ  ３０６：加算回路接続部  ３０７：アナログメモリ  ３０８：メモリ接続スイッチ  ４００、４１０：接続手段  ５００：撮像装置  ５０３：レンズ  ５０５：制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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