(57)【要約】【課題】  電界効果型化合物半導体装置及びその製造方法に関し、ゲート電極の断面形状を精度良くなだらかなテーパ状側壁を有する左右対称構造の段差形状とする。【解決手段】  基板上に設けられた窒化ガリウム系チャネル層／窒化ガリウム系キャリア供給層を含む積層構造上に互いに組成或いは密度の異なる２層以上の絶縁膜からなる多層構造膜を設け、多層構造膜の層数に応じた段差を含む左右対称構造の形状のゲート開口部を形成する。【選択図】  図１
2015072962.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられた窒化ガリウム系チャネル層／窒化ガリウム系キャリア供給層を含む積層構造と、
前記積層構造上に設けられたゲート開口部を有する絶縁膜と、
前記ゲート開口部を覆うように設けられたゲート電極と、
前記ゲート電極を挟んで設けられたソース電極とゲート電極と
を有し、
前記絶縁膜が互いに組成或いは密度の異なる２層以上の多層構造膜を含み、
前記ゲート開口部の形状が、側壁のテーパ角が４５°以下で且つ前記多層構造膜の層数に応じた段差を含む左右対称構造の形状であることを特徴とする電界効果型化合物半導体装置。
【請求項２】
前記多層構造膜が、互いに密度の異なるＳｉＮ膜からなることを特徴とする請求項１に記載の電界効果型化合物半導体装置。
【請求項３】
前記多層構造膜が、互いに組成の異なる絶縁膜からなることを特徴とする請求項１に記載の電界効果型化合物半導体装置。
【請求項４】
基板上に窒化ガリウム系チャネル層／窒化ガリウム系キャリア供給層を含む積層構造を成膜する工程と、
前記積層構造上に互いに組成或いは密度の異なる２層以上の絶縁膜からなる多層構造膜を形成する工程と、
前記多層構造膜を上層から下層に向かうにつれてエッチングレートの小さなエッチャントを用いてエッチングすることにより、前記多層構造膜にゲート開口部を形成する工程と、
前記ゲート開口部を覆うようにゲート電極を設ける工程と
を有することを特徴とする電界効果型化合物半導体装置の製造方法。
【請求項５】
前記ゲート開口部を形成する工程において、前記ゲート開口部の形状が、側壁のテーパ角が４５°以下で且つ前記多層構造膜の層数に応じた段差を含む左右対称構造となることを特徴とする請求項４に記載の電界効果型化合物半導体装置の製造方法。
【請求項６】
前記多層構造膜の形成工程において、
第１のＳｉＮ膜を形成したのち、第１の熱処理を行う工程と、
前記第１のＳｉＮ膜上に第２のＳｉＮ膜を形成したのち、熱処理を行わないか或いは前記第１の熱処理より低温で第２の熱処理を行う工程を
少なくとも含んでいることを特徴とする請求項４または請求項５に記載の電界効果型化合物半導体装置の製造方法。
【請求項７】
前記多層構造膜の形成工程において、
ＣＶＤ法によりＡｌ２Ｏ３膜を形成する工程と、
前記Ａｌ２Ｏ３膜上にプラズマＣＶＤ法によりＳｉＮ膜を形成する工程を少なくとも含んでいることを特徴とする請求項４または請求項５に記載の電界効果型化合物半導体装置の製造方法。
【請求項８】
前記多層構造膜の形成工程において、
プラズマＣＶＤ法によりＳｉＮ膜を形成する工程と、
前記ＳｉＮ膜上にプラズマＣＶＤ法によりＳｉＯ２膜を形成する工程を少なくとも含んでいることを特徴とする請求項４または請求項５に記載の電界効果型化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果型化合物半導体装置及びその製造方法に関するものであり、例えば、ゲート電極近傍における電界集中を緩和するフィールドプレートを設けた電界効果型化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
化合物半導体装置、特にＧａＮ系ＨＥＭＴを用いた高出力高周波用デバイスでは、電流コラプスによるオン抵抗の増大が問題となっている。電流コラプスは、ゲート電極のドレイン側端近傍の電界集中等により生じる。そこで、電流コラプスによるオン抵抗の増大、更には出力電流の低下を緩和するために、フィールドプレートとよばれる導電膜をソース電極に接続させた構造について検討が行われている（例えば、特許文献１或いは特許文献２参照）。
【０００３】
この構造では、フィールドプレートがソース電極からゲート電極の上方を通過して、ゲート電極とドレイン電極との間の任意の位置の上方まで延在し、ソース電極及びフィールドプレートに接地電位が印加される。従って、この構造によれば、ゲート電極とドレイン電極との間での電界集中が緩和され、ゲート電極のドレイン側端の電界強度が低下する。このため、電流コラプスが抑制されるのである。特に、基地局等に用いられる高周波高出力デバイスに有効である。
【０００４】
このようなフィールドプレートを用いて電界集中を緩和する際には、フィールドプレートとチャネル層との間の保護膜厚を、段階的に変化させることが有効である。トランジスタオフ時、ゲート、ドレイン間に高電圧がかかる場合、ゲート電極と、ゲート−ドレイン間の２ＤＥＧ（二次元電子ガス）との間での耐圧が問題となるが、フィールドプレートにより、フィールドプレート下部に空乏層を形成させることができる。
【０００５】
しかし、フィールドプレートと２ＤＥＧとの間の層間膜の種類や膜厚により、フィールドプレートが効果を現す電圧が異なることになる。ゲート電極近傍では層間膜の膜厚が薄い方が有利だが、ゲート−ドレイン間全域で薄くなると、フィールドプレートと２ＤＥＧ間の耐圧が低下してしまう。
【０００６】
そこで、ゲート−ドレイン間全域での高耐圧の実現のためには、ゲート電極の保護膜上への張り出し部をフィールドプレートとして動作させ、またゲート電極周縁の保護膜をテーパ形状にすることが必要であり、さらに段階的変化を緩やかにするために、階段形状を形成することが有効である。
【０００７】
ここで、図９乃至図１１を参照して、従来のＧａＮ系ＨＥＭＴの製造工程の一例を説明する。まず、図９（ａ）に示すように、サファイア基板５１上にＭＯＣＶＤ（有機金属気相成長法）を用いて、ＧａＮバッファ層５２、ＧａＮチャネル層５３、ｎ型ＡｌＧａＮ電子供給層５４及びｎ型ＧａＮキャップ層５５を順次成膜する。次いで、プラズマＣＶＤ法を用いてｐ−ＳｉＮ膜（プラズマＳｉＮ膜）５６を形成したのち、ゲート開口部を形成するため開口部５８を有するレジストパターン５７を形成する。
【０００８】
次いで、図９（ｂ）に示すように、レジストパターン５７をマスクとしてウェットエッチングを行うことによってテーパ状の側壁を有する第１ゲート開口部を形成する。次いで、図９（ｃ）に示すように、レジストパターン５７を除去する。
【０００９】
次いで、図１０（ｄ）に示すように、再び、プラズマＣＶＤ法を用いてｐ−ＳｉＮ膜６０を形成する。次いで、図１０（ｅ）に示すように、開口部６２を有するレジストパターン６１を形成する。次いで、図１０（ｆ）に示すように、レジストパターン６１をマスクとしてウェットエッチングを行うことによってｎ型ＧａＮキャップ層５５を露出させるとともに、テーパ状の側壁を有する第２ゲート開口部６３を形成する。
【００１０】
次いで、図１１（ｇ）に示すように、レジストパターン６１を除去したのち、Ａｌ２Ｏ３膜からなるゲート絶縁膜６４を形成する。次いで、ＴａＮ膜６５及びＡｌ膜６６を形成したのち、所定形状にエッチングすることによってゲート電極６７とフィールドプレート６８を形成する。
【００１１】
次いで、図１１（ｈ）に示すように、全面にＳｉＯ２膜からなる層間絶縁膜６９を形成したのち、コンタクトホールを形成し、Ｔｉ膜及びＡｌ膜を順次成膜したのち所定形状にエッチングすることによってソース電極７０及びドレイン電極７１を形成する。
【００１２】
このように、なだらかなテーパ状の側壁を有する段差構造のゲート開口部を形成するとともに、ゲート電極６７のドレイン電極寄りにフィールドプレート６８を設けているので、ゲート−ドレイン間全域での高耐圧を実現することができる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】国際公開パンフレット  ＷＯ  ２００５／０８１３０４
【特許文献２】特開２００８‐２７７６０４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかし、階段形状を実現するためには、複数回のマスク形成とエッチング処理が必要となり、複数回のマスク形成を行う場合、下層との位置合わせの精度の問題があり、理想的な階段形状を形成するのは容易ではないという問題がある。図１２を参照してその事情を説明する。
【００１５】
図１２（ａ）に示すように、２度目のエッチング工程において、レジストパターン６１が下層のパターンに対してΔｘだけ位置ずれしていた場合に、第２ゲート開口部６３が第１ゲート開口部（５９）に対してずれた位置に形成される。
【００１６】
その結果、図１２（ｂ）に示すように、ゲート電極６７の断面形状が左右対称でなくなる。特に、第２ゲート開口部６３が第１ゲート開口部（５９）に対してドレイン電極側にずれた場合に、ゲート開口部のドレイン側の形状がなだらかな段差形状とはならず、高耐圧化の妨げになるという問題が発生する。
【００１７】
したがって、電界効果型化合物半導体装置及びその製造方法において、ゲート電極の断面形状を精度良くなだらかなテーパ状側壁を有する左右対称構造の段差形状とすることを目的とする。
【課題を解決するための手段】
【００１８】
開示する一観点からは、基板と、前記基板上に設けられた窒化ガリウム系チャネル層／窒化ガリウム系キャリア供給層を含む積層構造と、前記積層構造上に設けられたゲート開口部を有する絶縁膜と、前記ゲート開口部を覆うように設けられたゲート電極と、前記ゲート電極を挟んで設けられたソース電極とゲート電極とを有し、前記絶縁膜が互いに組成或いは密度の異なる２層以上の多層構造膜を含み、前記ゲート開口部の形状が、側壁のテーパ角が４５°以下で且つ前記多層構造膜の層数に応じた段差を含む左右対称構造の形状であることを特徴とする電界効果型化合物半導体装置が提供される。
【００１９】
また、開示する別の観点からは、基板上に窒化ガリウム系チャネル層／窒化ガリウム系キャリア供給層を含む積層構造を成膜する工程と、前記積層構造上に互いに組成或いは密度の異なる２層以上の絶縁膜からなる多層構造膜を形成する工程と、前記多層構造膜を上層から下層に向かうにつれてエッチングレートの小さなエッチャントを用いてエッチングすることにより、前記多層構造膜にゲート開口部を形成する工程と、前記ゲート開口部を覆うようにゲート電極を設ける工程とを有することを特徴とする電界効果型化合物半導体装置の製造方法が提供される。
【発明の効果】
【００２０】
開示の電界効果型化合物半導体装置及びその製造方法によれば、ゲート電極の断面形状を精度良くなだらかなテーパ状側壁を有する左右対称構造の段差形状とすることが可能になる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施の形態の電界効果型化合物半導体装置の概略的断面図である。
【図２】本発明の実施例１のＧａＮ系ＨＥＭＴの製造工程の途中までの説明図である。
【図３】本発明の実施例１のＧａＮ系ＨＥＭＴの製造工程の図２以降の途中までの説明図である。
【図４】本発明の実施例１のＧａＮ系ＨＥＭＴの製造工程の図３以降の途中までの説明図である。
【図５】本発明の実施例１のＧａＮ系ＨＥＭＴの製造工程の図４以降の説明図である。
【図６】本発明の実施例２のＧａＮ系ＨＥＭＴの概略的断面図である。
【図７】本発明の実施例３のＧａＮ系ＨＥＭＴの概略的断面図である。
【図８】本発明の実施例４のＧａＮ系ＨＥＭＴの概略的断面図である。
【図９】従来のＧａＮ系ＨＥＭＴの製造工程の途中までの説明図である。
【図１０】従来のＧａＮ系ＨＥＭＴの製造工程の図９以降の途中までの説明図である。
【図１１】従来のＧａＮ系ＨＥＭＴの製造工程の図１０以降の説明図である。
【図１２】従来のＧａＮ系ＨＥＭＴの問題点の説明図である。
【発明を実施するための形態】
【００２２】
ここで、図１を参照して、本発明の実施の形態の電界効果型化合物半導体装置を説明する。図１は本発明の実施の形態の電界効果型化合物半導体装置の概略的断面図であり、基板１上に、ＧａＮ系チャネル層３／ＧａＮ系キャリア供給層４を含む積層構造を順次成膜する。次いで、積層構造上に互いに組成或いは密度の異なる２層以上の絶縁膜からなる多層構造膜を形成する。なお、ここでは、図示を簡単にするために２層構造膜とする。
【００２３】
次いで、多層構造膜を上層から下層に向かうにつれてエッチングレートの小さなエッチャントを用いて側壁のテーパ角が４５°以下で且つ多層構造膜の層数に応じた段差を含む左右対称構造のゲート開口部８を形成する。尚、本明細書において、ゲート開口部の側壁のテーパ角とは、ゲート開口部の側壁が段差に応じた階段形状を有する場合は、基板に対する階段形状の傾斜角の平均のことであり、例えば、図１の断面図において、階段形状のゲート開口部の底部における一点と、頂部における一点とを結んだ直線によって規定される角度である。次いで、ゲート開口部８を覆うようにゲート電極１０を設ける。このゲート電極１０の多層構造膜上の張り出し部がフィールドプレートとして作用するが、この工程でゲート電極１０のドレイン電極寄りに別個のフィールドプレート１１を設けても良い。次いで、層間絶縁膜１２を形成したのち、ソース電極１３及びドレイン電極１４を形成する。
【００２４】
この多層構造膜としては、互いに密度の異なるＳｉＮ膜を用いても良いし、或いは、互いに組成の異なる絶縁膜を用いても良い。例えば、ＧａＮ系半導体の保護膜として相性の良いＳｉＮ膜、特に、プラズマＣＶＤ法により成膜したｐ−ＳｉＮ膜は、高温でアニールするほど密度が高くなりエッチングレートが小さくなる。したがって、多層構造膜を複数層のｐ−ＳｉＮ膜で形成する場合に、下層のｐ−ＳｉＮ膜ほど高温でアニールすることによって、上層から下層に向かって順次エッチングレートが小さくなる。因みに、各ｐ−ＳｉＮ膜のＮＨ４Ｆ：ＨＦ：Ｈ２Ｏ＝２３：３．５：７３．５（ｗｔ％）に対するエッチングレートは成膜したままのａｓ-ｄｅｐｏ状態で、４９．４ｎｍ／分、６２０℃でアニール後は２５．５ｎｍ／分である。また、７００℃でアニール後は９．８ｎｍ／分であり、８００℃でアニール後は３．４ｎｍ／分である。
【００２５】
そのため、一回の等方性のウェットエッチング工程により層数に応じた段差構造のゲート開口部８が形成される。また、等方性のウェットエッチング工程であるので、ゲート開口部８の側壁のテーパ角は４５°以下になりなだらかな段差構造が得られる。即ち、上層から下層に向かってエッチングレートが低くなっているので、下層膜のエッチングに要する時間が増加し、その増加分、上層膜が横方向にエッチングされることとなる。したがって、上層膜ほど、横方向にエッチングされる量が大きくなることで、階段形状、もしくは、一層膜を等方性エッチングした場合に得られる以上のテーパ形状を形成することができる。
【００２６】
また、互いに組成の異なる絶縁膜を用いる場合には、使用するエッチャントに対するエッチングレートを考慮して、上層から下層に向かって順次エッチングレートが小さくなるように絶縁膜の種類を選択すれば良い。このような絶縁膜としては、ＳｉＮ、ＳｉＯ２、ＳｉＯＮ，Ａｌ２Ｏ３、ＡｌＮ或いはＡｌＯＮ等を用いることができる。また、成膜方法としても、熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。例えば、ＴＥＯＳガスを用いたプラズマＣＶＤ法、ＳｉＨ４ガス及びＮ２ガスを用いたプラズマＣＶＤ法、或いは、トリメチルアルミニウム＋ＮＨ３を用いたＣＶＤ法（ＡｌＮ）等を用いることができる。因みに、ＮＨ４Ｆ：ＨＦ：Ｈ２Ｏ＝２３：３．５：７３．５（ｗｔ％）に対するＣＶＤ−Ａｌ２Ｏ３膜のエッチングレートは２２．５ｎｍ／分であり、ＳｉＨ４＋Ｎ２Ｏを用いたｐ−ＳｉＯ２膜のエッチングレートは１１７ｎｍ／分である。また、ＴＥＯＳ（Ｓｉ（ＯＣ２Ｈ５）４）を用いたｐ−ＳｉＯ２膜のエッチングレートは２０３ｎｍ／分である。
【００２７】
また、アニールによりエッチングレートを変える場合には、アニール炉を用いたアニールでも良いし、ラピッドサーマルアニール（ＲＴＡ）、電子ビームアニール或いは紫外線アニールを用いても良い。
【００２８】
なお、基板１としては、サファイア基板、ＧａＮ基板、ＳｉＣ基板或いはＳｉ基板を用いることができる。バッファ層２としては、基板１とＧａＮ系チャネル層３との構成整合を取ることのできる材料を選択すれば良く、ＧａＮ層、ＡｌＮ層或いはＡｌＧａＮ層等を用いることができる。ＧａＮ系チャネル層３としては、典型的にはＧａＮ層であるが、ＩｎＧａＮ層等を用いても良い。
【００２９】
ＧａＮ系キャリア供給層４としては、典型的にはｎ型ＡｌＧａＮ電子供給層であるが、ＧａＮ系チャネル層３の組成によってはＩｎＧａＮ層を用いても良く、さらには、ｐ型ＡｌＧａＮ正孔供給層としても良い。また、ＧａＮ系キャリア供給層４の上にはＧａＮ系キャップ層５を設けても良く、典型的にはＧａＮ層であり、また、ＧａＮ系キャップ層及びＧａＮ系キャリア供給層４の一部をエッチングしてゲートリセス構造を形成しても良い。
【００３０】
また、多層積層構造とゲート電極１０との間にゲート絶縁膜９を設けても良く、ゲート絶縁膜９としては、例えば、Ａｌ２Ｏ３膜を用いる。或いは、ゲート絶縁膜９を設けずにショットキーバリア型にしても良い。
【実施例１】
【００３１】
次に、図２乃至図５を参照して、本発明の実施例１のＧａＮ系ＨＥＭＴの製造工程を説明する。まず、図２（ａ）に示すように、ＭＯＣＶＤ法を用いて、サファイア基板２１上に、厚さが２．４μｍのＧａＮバッファ層２２及び厚さが１．１μｍのＧａＮチャネル層２３を堆積させる。引き続いて、厚さが２０ｎｍのｎ型ＡｌＧａＮ電子供給層２４及び厚さが２ｎｍのｎ型ＧａＮキャップ層２５を堆積させる。
【００３２】
次いで、図２（ｂ）に示すように、ＳｉＨ４とＮＨ３を原料ガスに用いたプラズマＣＶＤ法によって４００℃において、厚さが１５０ｎｍの第１ｐ−ＳｉＮ膜２６を堆積したのち、Ｎ２雰囲気中で６２０℃において３０秒間のアニールを行う。
【００３３】
次いで、図３（ｃ）に示すように、再び、プラズマＣＶＤ法を用いて厚さが１５０ｎｍの第２ｐ−ＳｉＮ膜２７を形成する。この第２ｐ−ＳｉＮ膜２７はアニールを行わずに成膜した状態のまま（ａｓ-ｄｅｐｏ）とする。次いで、図３（ｄ）に示すように、ゲート開口部の対応する幅が２．０μｍの開口部２９を有するレジストパターン２８を形成する。
【００３４】
次いで、図４（ｅ）に示すように、レジストパターン２８をマスクとして、エッチャントとしてＮＨ４Ｆ：ＨＦ：Ｈ２Ｏ＝２３：３．５：７３．５（ｗｔ％）を用いたウェットエッチングによりゲート開口部３０を形成する。この時、アニール処理を施した第１ｐ−ＳｉＮ膜２６のエッチングレートは２５．５ｎｍ／分であり、アニールをしていない第２ｐ−ＳｉＮ膜２７のエッチングレートは４９．４ｎｍ／分であるので、２段の段差構造のゲート開口部３０が形成される。即ち、第２ｐ−ＳｉＮ膜２７のエッチングレートが大きいので、ｎ型ＧａＮキャップ層２５が露出するまでエッチングすると、横方向のエッチング量が多くなるので左右対称な２段の段差構造のゲート開口部３０となる。次いで、図４（ｆ）に示すように、レジストパターン２８を除去する。
【００３５】
次いで、図５（ｇ）に示すように、厚さが４０ｎｍのＡｌ２Ｏ３膜からなるゲート絶縁膜３１を形成したのち、厚さが５０ｎｍのＴａＮ膜３２及び厚さが４００ｎｍのＡｌ膜３３を堆積させる。次いで、所定形状にエッチングすることによってゲート電極３４及びフィールドプレート３５を形成する。
【００３６】
次いで、図５（ｈ）に示すように、ＴＥＯＳ（Ｓｉ（ＯＣ２Ｈ５）４）を用いたプラズマＣＶＤ法により３５０℃において層間絶縁膜３６を形成したのち、ソース・ドレイン電極用のコンタクトホールを形成する。次いで、Ｔｉ膜及びＡｌ膜を順次堆積させたのち、所定の形状にエッチングしてソース電極３７及びドレイン電極３８を形成することにより、本発明の実施例１のＧａＮ系ＨＥＭＴの基本構造が完成する。
【００３７】
本発明の実施例１においては、２層のエッチングレートの異なるｐ−ＳｉＮ膜により絶縁保護膜を形成しているので、一回のエッチングにより左右対称ななだらかな２段の段差構造のゲート開口部３０を精度良く形成することができる。それによって、ゲート−ドレイン間の全体に渡って耐圧を高めることができる。また、同じｐ−ＳｉＮ膜を用いているので、成膜工程において準備する原料ガスは同じで良いので、成膜工程を簡素化することができる。
【実施例２】
【００３８】
次に、図６を参照して、本発明の実施例２のＧａＮ系ＨＥＭＴを説明するが、多層の絶縁保護膜を異種材料で形成した以外は、上記の実施例１と同じであるので、製造工程の図示は省略する。図６は本発明の実施例２のＧａＮ系ＨＥＭＴの概略的断面図である。この実施例２においては、多層絶縁保護膜を厚さが１５０ｎｍのＣＶＤ−Ａｌ２Ｏ３膜３９と厚さが１５０ｎｍのｐ−ＳｉＮ膜４０の２層構造とする。
【００３９】
ＣＶＤ−Ａｌ２Ｏ３膜３９を成膜する際には、トリメチルアルミニウム（ＴＭＡ）とＯ２を用いて３８０℃で成膜する。このＣＶＤ−Ａｌ２Ｏ３膜３９のＮＨ４Ｆ：ＨＦ：Ｈ２Ｏ＝２３：３．５：７３．５（ｗｔ％）に対するエッチングレートは２２．５ｎｍ／分となる。一方の上層の絶縁膜は実施例１と同様にａｓ-ｄｅｐｏ状態のｐ−ＳｉＮ膜４０を用いるので、そのエッチングレートは４９．４ｎｍ／分となる。
【００４０】
したがって、この２層絶縁保護膜をウェットエッチングすることにより、実施例１と同様に２段の段差構造の左右対称構造のゲート開口部を１回のエッチング工程で精度良く形成することができる。
【００４１】
本発明の実施例２においては、２層構造絶縁膜を異種絶縁膜で形成しているので、アニール温度の精度の影響を受けることなく、成長ガスの選択だけで、ゲート開口部の形状を決定することができる。
【実施例３】
【００４２】
次に、図７を参照して、本発明の実施例３のＧａＮ系ＨＥＭＴを説明するが、多層の絶縁保護膜を異種材料で形成した以外は、上記の実施例１と同じであるので、製造工程の図示は省略する。図７は本発明の実施例３のＧａＮ系ＨＥＭＴの概略的断面図である。この実施例３においては、多層絶縁保護膜を厚さが１５０ｎｍのｐ−ＳｉＮ膜４１と厚さが１５０ｎｍのｐ−ＳｉＯ２膜４２の２層構造で形成する。
【００４３】
下層の絶縁膜は実施例１と同様にａｓ-ｄｅｐｏ状態のｐ−ＳｉＮ膜４１をもちいるので、ＮＨ４Ｆ：ＨＦ：Ｈ２Ｏ＝２３：３．５：７３．５（ｗｔ％）に対するエッチングレートは４９．４ｎｍ／分となる。一方、上層のｐ−ＳｉＯ２膜４２は、ＳｉＨ４とＮ２Ｏを原料ガスとしたプラズマＣＶＤ法により、３５０℃で成膜するものであり、そのエッチングレートは１７７ｎｍ／分となる。
【００４４】
したがって、この２層絶縁保護膜をウェットエッチングすることにより、ｐ−ＳｉＯ２膜のエッチレートが大きいので、実施例１より上段の開口部の幅の広い２段の段差構造の左右対称構造のゲート開口部を１回のエッチング工程で精度良く形成することができる。
【００４５】
本発明の実施例３においても、２層構造絶縁膜を異種絶縁膜で形成しているので、アニール温度の精度の影響を受けることなく、成長ガスの選択だけで、ゲート開口部の形状を決定することができる。
【実施例４】
【００４６】
次に、図８を参照して、本発明の実施例４のＧａＮ系ＨＥＭＴを説明するが、多層の絶縁保護膜を３層のｐ−ＳｉＮ膜で形成した以外は、上記の実施例１と同じであるので、製造工程の図示は省略する。図８は本発明の実施例４のＧａＮ系ＨＥＭＴの概略的断面図である。この実施例４においては、多層絶縁保護膜を厚さが３０ｎｍの第１ｐ−ＳｉＮ膜４３と厚さが１２０ｎｍの第２ｐ−ＳｉＮ膜４４と厚さが１５０ｎｍの第３ｐ−ＳｉＮ膜４５の３層構造で形成する。
【００４７】
下層の第１ｐ−ＳｉＮ膜４３は、ＳｉＨ４とＮＨ３を原料ガスに用いたプラズマＣＶＤ法によって４００℃において堆積したのち、Ｎ２雰囲気中で７０００℃において３０秒間のアニールを行う。中層の第２ｐ−ＳｉＮ膜４４は、同じ条件で成膜したのち、Ｎ２雰囲気中で６２０℃において３０秒間のアニールを行う。上層の第３ｐ−ＳｉＮ膜４５は同じ条件で成膜したままのａｓ−ｄｅｐｏ状態とする。第１ｐ−ＳｉＮ膜４３のＮＨ４Ｆ：ＨＦ：Ｈ２Ｏ＝２３：３．５：７３．５（ｗｔ％）に対するエッチングレートは９．８ｎｍ／分となり、第２ｐ−ＳｉＮ膜４４のエッチングレートは２５．５ｎｍ／分となり、第３ｐ−ＳｉＮ膜４５のエッチングレートは４９．４ｎｍ／分となる。
【００４８】
したがって、この３層絶縁保護膜をウェットエッチングすることにより、実施例１よりなだらかな段差の３段の段差構造の左右対称構造のゲート開口部を１回のエッチング工程で精度良く形成することができる。
【００４９】
ここで、実施例１乃至実施例４を含む本発明の実施の形態に関して、以下の付記を付す。
（付記１）基板と、前記基板上に設けられた窒化ガリウム系チャネル層／窒化ガリウム系キャリア供給層を含む積層構造と、前記積層構造上に設けられたゲート開口部を有する絶縁膜と、前記ゲート開口部を覆うように設けられたゲート電極と、前記ゲート電極を挟んで設けられたソース電極とゲート電極とを有し、前記絶縁膜が互いに組成或いは密度の異なる２層以上の多層構造膜を含み、前記ゲート開口部の形状が、側壁のテーパ角が４５°以下で且つ前記多層構造膜の層数に応じた段差を含む左右対称構造の形状であることを特徴とする電界効果型化合物半導体装置。
（付記２）前記ゲート電極の前記ドレイン電極寄りにフィールドプレートを有していることを特徴とする付記１に記載の電界効果型化合物半導体装置。
（付記３）前記多層構造膜が、互いに密度の異なるＳｉＮ膜からなることを特徴とする付記１または付記２に記載の電界効果型化合物半導体装置。
（付記４）前記多層構造膜が、互いに組成の異なる絶縁膜からなることを特徴とする付記１または付記２に記載の電界効果型化合物半導体装置。
（付記５）前記積層構造と前記ゲート電極との間にゲート絶縁膜を有することを特徴とする付記１乃至付記４のいずれか１に記載の電界効果型化合物半導体装置。
（付記６）基板上に窒化ガリウム系チャネル層／窒化ガリウム系キャリア供給層を含む積層構造を成膜する工程と、前記積層構造上に互いに組成或いは密度の異なる２層以上の絶縁膜からなる多層構造膜を形成する工程と、前記多層構造膜を上層から下層に向かうにつれてエッチングレートの小さなエッチャントを用いてエッチングすることにより、前記多層構造膜にゲート開口部を形成する工程と、前記ゲート開口部を覆うようにゲート電極を設ける工程とを有することを特徴とする電界効果型化合物半導体装置の製造方法。
（付記７）前記ゲート開口部を形成する工程において、前記ゲート開口部の形状が、側壁のテーパ角が４５°以下で且つ前記多層構造膜の層数に応じた段差を含む左右対称構造となることを特徴とする付記６に記載の電界効果型化合物半導体装置の製造方法。
（付記８）前記ゲート電極の形成工程において、前記ゲート電極の前記ドレイン電極寄りにフィールドプレートを同じ工程で形成することを特徴とする付記６または付記７に記載の電界効果型化合物半導体装置の製造方法。
（付記９）前記多層構造膜の形成工程において、第１のＳｉＮ膜を形成したのち、第１の熱処理を行う工程と、前記第１のＳｉＮ膜上に第２のＳｉＮ膜を形成したのち、熱処理を行わないか或いは前記第１の熱処理より低温で第２の熱処理を行う工程を少なくとも含んでいることを特徴とする付記６乃至付記８のいずれか１に記載の電界効果型化合物半導体装置の製造方法。
（付記１０）前記多層構造膜の形成工程において、ＣＶＤ法によりＡｌ２Ｏ３膜を形成する工程と、前記Ａｌ２Ｏ３膜上にプラズマＣＶＤ法によりＳｉＮ膜を形成する工程を少なくとも含んでいることを特徴とする付記６乃至付記８のいずれか１に記載の電界効果型化合物半導体装置の製造方法。
（付記１１）前記多層構造膜の形成工程において、プラズマＣＶＤ法によりＳｉＮ膜を形成する工程と、前記ＳｉＮ膜上にプラズマＣＶＤ法によりＳｉＯ２膜を形成する工程を少なくとも含んでいることを特徴とする付記６乃至付記８のいずれか１に記載の電界効果型化合物半導体装置の製造方法。
【符号の説明】
【００５０】
１  基板
２  バッファ層
３  ＧａＮ系チャネル層
４  ＧａＮ系キャリア供給層
５  ＧａＮ系キャップ層
６  第１の絶縁膜
７  第２の絶縁膜
８  ゲート開口部
９  ゲート絶縁膜
１０  ゲート電極
１１  フィールドプレート
１２  層間絶縁膜
１３  ソース電極
１４  ドレイン電極
２１，５１  サファイア基板
２２，５２  ＧａＮバッファ層
２３，５３  ＧａＮチャネル層
２４，５４  ｎ型ＡｌＧａＮ電子供給層
２５，５５  ｎ型ＧａＮキャップ層
２６  第１ｐ−ＳｉＮ膜
２７  第２ｐ−ＳｉＮ膜
２８，５７，６１  レジストパターン
２９，５８，６２  開口部
３０  ゲート開口部
３１，６４  ゲート絶縁膜
３２，６５  ＴａＮ膜
３３，６６  Ａｌ膜
３４，６７  ゲート電極
３５，６８  フィールドプレート
３６，６９  層間絶縁膜
３７，７０  ソース電極
３８，７１  ドレイン電極
３９  ＣＶＤ−Ａｌ２Ｏ３膜
４０  ｐ−ＳｉＮ膜
４１  ｐ−ＳｉＮ膜
４２  ｐ−ＳｉＯ２膜
４３  第１ｐ−ＳｉＮ膜
４４  第２ｐ−ＳｉＮ膜
４５  第３ｐ−ＳｉＮ膜
５６，６０  ｐ−ＳｉＮ膜
５９  第１ゲート開口部
６３  第２ゲート開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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