(57)【要約】【課題】電気的信頼性の高い半導体装置及びその製造方法を提供すること。【解決手段】半導体装置の製造方法は、半導体基板、第１絶縁膜及び支持層が順に積層されたＳＯＩ基板を準備する第１工程と、半導体基板側から、半導体基板に、第１絶縁膜の表面が露出する半導体基板の第１貫通孔を形成する第２工程と、第１貫通孔に露出した第１絶縁膜を除去して、第１貫通孔と連通する凹部を形成する第３工程と、凹部の内壁を覆う第２絶縁膜を形成する第４工程と、第２絶縁膜上に、凹部を埋め込みように第１導電膜を形成する第５工程と、第２絶縁膜の底面と支持層側の第１絶縁膜の表面が同一平面を形成するように、支持層、又は支持層及び第１絶縁膜の一部を除去する第６工程と、第１絶縁膜から露出した第２絶縁膜を除去して第１導電膜の第１端部を露出させる第７工程と、第１導電膜の第１端部と電気的に接続された第１バンプを形成する第８工程と、を含む。【選択図】図１
2015041718.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板、第１絶縁膜及び支持層が順に積層されたＳＯＩ基板を準備する第１工程と、
前記半導体基板側から、前記半導体基板に、前記第１絶縁膜の表面が露出する前記半導体基板の第１貫通孔を形成する第２工程と、
前記第１貫通孔に露出した前記第１絶縁膜を除去して、前記第１貫通孔と連通する凹部を形成する第３工程と、
前記凹部の内壁を覆う第２絶縁膜を形成する第４工程と、
前記第２絶縁膜上に、前記凹部を埋め込みように第１導電膜を形成する第５工程と、
前記第２絶縁膜の底面と前記前記支持層側の前記第１絶縁膜の表面が同一平面を形成するように、前記支持層、又は前記支持層及び前記第１絶縁膜の一部を除去する第６工程と、
前記第１絶縁膜から露出した前記第２絶縁膜を除去して前記第１導電膜の第１端部を露出させる第７工程と、
前記第１導電膜の前記第１端部と電気的に接続された第１バンプを形成する第８工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第３工程において、前記凹部の底面が前記第１絶縁膜に存在するように前記凹部を形成し、
前記第６工程において、前記第１絶縁膜を、前記前記支持層側の前記第１絶縁膜の表面から前記凹部の前記底面まで除去することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第３工程において、前記第１絶縁膜を貫通するように前記凹部を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第２工程前に、前記半導体基板上に第３絶縁膜を形成する第９工程と、
前記第２工程前に、前記半導体基板の前記第１貫通孔を形成する位置に、前記第３絶縁膜を貫通する前記第３絶縁膜の第２貫通孔を形成する第１０工程と、
をさらに含むことを特徴とする請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記第３絶縁膜上に、前記第１導電膜と電気的に接続する配線層を形成する第１１工程と、をさらに含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記配線層上に、前記配線層と電気的に接続する第２バンプを形成する第１２工程と、をさらに含むことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第２絶縁膜は窒化シリコン膜を含むことを特徴とする請求項１〜６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記第６工程は、化学的機械的研磨により実施されることを特徴とする請求項１〜７のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
前記第６工程は、化学的機械的研磨とドライエッチングの組み合わせにより実施されることを特徴とする請求項１〜７のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
前記第７工程において、ドライエッチングにより前記第２絶縁膜を除去することを特徴とする請求項１〜９のいずれか一項に記載の半導体装置の製造方法。
【請求項１１】
ドライエッチングは、前記ＳＯＩ基板の外縁を保護するシャドーリング付ドライエッチング装置で実施することを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
【請求項１２】
前記第８工程において、前記第１バンプは電解めっき法により形成されることを特徴とする請求項１０又は１１に記載の半導体装置の製造方法。
【請求項１３】
半導体基板と、
前記半導体基板上に形成された第１絶縁膜と、
前記半導体基板及び前記第１絶縁膜を貫通する貫通孔と、
前記貫通孔の内壁を覆う第２絶縁膜と、
前記貫通孔内に充填に充填された貫通電極と、
前記第１絶縁膜上に形成され、前記貫通電極と電気的に接続された第１バンプと、を備え、
前記貫通電極及び前記第２絶縁膜の前記第１バンプ側の端面は、前記第１バンプを上にして見た場合、前記第１絶縁膜の上面よりも低く、
前記第１バンプは、前記貫通孔内において前記貫通電極と接触している、
ことを特徴とする半導体装置。
【請求項１４】
前記貫通電極及び前記第２絶縁膜の端面は、前記第１絶縁膜の上面よりも０．２μｍ〜３μｍ低いことを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記貫通電極及び前記第２絶縁膜の前記第１バンプ側の端面は、前記第１バンプを上にして見た場合、前記半導体基板の前記第１バンプ側の上面よりも高いことを特徴とする請求項１３又は１４に記載の半導体装置。
【請求項１６】
前記第２絶縁膜はシリコン窒化膜を含むことを特徴とする請求項１３〜１５のいずれか一項に記載の半導体装置。
【請求項１７】
前記半導体基板下に積層された第３絶縁膜と、
前記第３絶縁膜下に形成された配線層と、
前記配線層に電気的に接続された第２バンプと、をさらに備え、
前記貫通孔は前記第３絶縁膜をも貫通し、
前記第２絶縁膜及び前記貫通電極は前記第３絶縁膜の前記貫通孔内にも形成されている
ことを特徴とする請求項１３〜１６のいずれか一項に記載の半導体装置。
【請求項１８】
前記第３絶縁膜中に形成された電子素子をさらに備えることを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
請求項１７又は１８に記載の半導体装置を第１積層基板及び第２積層基板として備え、
前記第１積層基板と前記第２積層基板とは、前記第１積層基板の第１バンプと前記第２積層基板の第２バンプとを接続するように積層されていることを特徴とする半導体装置。
【請求項２０】
前記第１積層基板の前記第１バンプと前記第２積層基板の前記第２バンプとの間には半田が配されていることを特徴とする請求項１９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
貫通電極（ＴＳＶ；Through Silicon Via/Through Substrate Via）の形成方法としては、特許文献１にも開示されているようなビアミドル法とビアラスト法がある。ビアミドル法とは、半導体装置の製造工程の中で、素子（トランジスタ、メモリキャパシタ等）形成後に配線層を形成する初期段階で、貫通電極の孔形成と貫通電極材料の埋め込みを半導体基板の表面側から実施しておき、配線層形成後に半導体基板の裏面側からＣＭＰ（Chemical Mechanical Polishing）などで半導体基板の薄膜化を進め、貫通電極の一端を露出させて貫通電極を完成させるものである。それに対し、ビアラスト法とは、配線層形成後に、半導体基板の裏面側から所定の厚さまで薄膜化を進めた上で、貫通電極の孔形成と貫通電極材料の埋め込みを半導体基板の裏面側から実施して貫通電極を完成させるものである。
【０００３】
図４６に、特許文献２に記載の技術を説明するための貫通電極付き基板の概略断面図を示す。特許文献２には、支持基板層８０１とシリコン層との間に埋め込み絶縁層８０２を有するシリコンウェハを用いた貫通電極付き基板の製造方法であって、支持基板層８０１の表面に、ブラインドビアホールのマスク用の保護層８０３を形成する工程と、支持基板層８０１に、埋め込み絶縁層８０２をストップ層としてブラインドビアホールを形成する工程と、ブラインドビアホールの内壁に絶縁層８０４を形成する工程と、内壁絶縁層８０４を形成したブラインドビアホールに、貫通配線用の金属を充填して導電層８０５を形成する工程と、シリコン層を除去して埋め込み絶縁層８０２を露出させる工程と、導電層８０５に対応する部分の埋め込み絶縁層８０２を除去して、当該導電層８０５との導通を可能にするコンタクトホール８０２ａを形成する工程と、を含む貫通電極付き基板の製造方法が開示されている。
【０００４】
図４８に、特許文献３に記載の技術を説明するための貫通電極付き基板の概略断面図を示す。特許文献３には、支持基板層８０１とシリコン層との間に埋め込み絶縁層８０２を有するシリコンウェハを用いた貫通電極付き基板の製造方法であって、支持基板層８０１の表面に、ブラインドビアホールのマスク用の保護層８０３を形成する工程と、支持基板層８０１に、埋め込み絶縁層８０２をストップ層としてブラインドビアホールを形成する工程と、埋め込み絶縁層８０２に達するブラインドビアホールの底部の埋め込み絶縁層８０２をさらにエッチングし、シリコン層に達する深さのブラインドビアホールを形成する工程と、シリコン層に達するブラインドビアホールの底部のシリコン層をさらにエッチングして、底部のシリコン層に凹所を形成する工程と、形成したブラインドビアホールの内壁に絶縁層８０４を形成する工程と、内壁絶縁層８０４を形成したブラインドビアホールに、貫通配線用の金属を充填して導電層８０５を形成する工程と、シリコン層を除去して導電層８０５の凹所に対応する部分をウエハ外隆起部８０９として露出させる工程と、を含む貫通電極付き基板の製造方法が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−２２８４１９号公報
【特許文献２】特開２００５−３８９４２号公報
【特許文献３】特開２０１１−９３９５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下の分析は、本発明の観点から与えられる。
【０００７】
発明者は、当初、ビアラスト法を主体に開発を進めてきたが、貫通電極の微細化を進める中では、ビアミドル法の方が、技術上、優位に成り得るという認識が生まれてきた。即ち、貫通電極の径は、２０μｍから３０μｍのオーダーで進められてきたが、現在では、６μｍ程度まで縮小させる事が求められている。この縮小化された径では、半導体基板の反りなどの影響のために、裏面側から表面側にある配線層の所定の位置に接続できる貫通電極の開孔を行う事が非常に困難な状況となっているからである。
【０００８】
しかしながら、特許文献１に記載のようなビアミドル法によって、１つの基板に複数の貫通電極を形成すると、複数の貫通電極間で露出面の高さにばらつきが生じることがある。この場合、貫通電極と配線やコンタクトプラグとの電気的接続において接続不良が発生することになる。図４３に、接続不良が生じている半導体装置の概略断面図を示す。図４３に示す半導体装置は、第３積層基板９３０と、第３積層基板９３０に積層された第４積層基板９６０と、を備える。各積層基板は、貫通電極９０７と、貫通電極９０７に電気的に接続された第３バンプ９１１と、第４バンプ９１８と、を備える。第３積層基板９３０の第４バンプ９１８と第４積層基板９６０の第３バンプ９１１とを対向させて、半田９２０を介して電気的に接続させている。図４３に示す形態においては、第３積層基板９３０の貫通電極９０７の高さにばらつきが生じている。図面上、左側から１つめの第１貫通電極９０７ａは他の貫通電極より高くなっており、左側から２つめの第２貫通電極９０７ｂは他の貫通電極より低くなっている。第１貫通電極９０７ａにおいては、第３積層基板９３０の第４バンプ９１８と第４積層基板９６０の第３バンプ９１１とが強く当接することになるため、押し付け圧力が強すぎて、半田９２０が押し出されてしまう。この場合、
バンプ９１１，９１８間の接続部に半田９２０が介在しないとバンプの材料であるＡｕの偏析が発生し、接合部のクラックを起因とする断線が生じてしまう。また、はみ出た半田９２０が隣接するバンプと接触して短絡が生じることになってしまう。第２貫通電極９０７ｂにおいては、第３積層基板９３０の第４バンプ９１８の高さが低くなってしまう。この場合、第３積層基板９３０の第４バンプ９１８は、第４積層基板９６０の第３バンプ９１１と当接することができず、導通が得られなくなってしまう。
【０００９】
ここで、複数の貫通電極間で露出面の高さにばらつきが生じる理由について説明する。後述する参考例において示すように、ビアミドル法においては、半導体基板の一方の面から、貫通電極となる導電材を充填するための複数の凹部をドライエッチングによって半導体基板の表面から形成する。次に、凹部に導電材を充填する。次に、半導体基板の裏面（凹部の底部側）からエッチバックにより半導体基板を薄化して、導電材を突出させる。最後に、半導体基板の裏面から露出した複数の導電材を化学的機械的研磨法（ＣＭＰ（Chemical Mechanical Polishing）法）等により同時に研磨して貫通電極を形成する。この研磨においては、複数の導電材を均等に研磨することが困難である。すなわち、複数の導電材間で研磨量にばらつきが生じ、導電材の高さ（厚さ）が異なる結果となってしまう。
【００１０】
図４４に、別の問題点を示すための半導体装置の概略平面図を示す。図４５に、図４４に示す半導体装置の概略断面図を示す。突出した複数の導電材をＣＭＰ処理すると、導電材に折れや破損が生じ、裏面保護絶縁膜を損傷させるマイクロスクラッチが発生する。このマイクロスクラッチにバンプの材料が堆積・残留してしまう。これにより、半導体基板の短絡やバンプ間の短絡が生じてしまう。
【００１１】
図４７に、特許文献２に記載の技術における問題点を説明するための半導体装置の概略断面図を示す。図４６に示す貫通電極付き基板にバンプを形成する場合、埋め込み絶縁層８０２上に、バリアシード膜８０６を形成する。次に、レジスト膜８０７を形成した後、コンタクトホール８０２ａにバンプ８０８を形成することになる。しかしながら、レジスト膜８０７の開口において、コンタクトホール８０２ａの部分に埋め込み絶縁層８０２の厚さに応じた凹部が生じているため、バンプ８０８の上面は大きく凹んでしまうことになる。このため、接触面積減少による電気抵抗の増大等が生じ、電気的信頼性が低下することになる。
【００１２】
図４９に、特許文献３に記載の技術における問題点を説明するための半導体装置の概略断面図を示す。図４８に示す貫通電極付き基板においては、ウエハ外隆起部８０９が半球状となっているため、この上に形成したバンプ８１０の上面も湾曲してしまうことになる。このため、接触面積減少による電気抵抗の増大等が生じ、電気的性能及び信頼性が低下することになる。
【００１３】
一方、図４７及び図４９に示す導電材であるバンプをＣＭＰ処理により平坦化しようとしても、上述のような研磨量のばらつきやマイクロスクラッチが発生してしまうことになる。
【課題を解決するための手段】
【００１４】
本発明の第１視点によれば、半導体基板、第１絶縁膜及び支持層が順に積層されたＳＯＩ基板を準備する第１工程と、半導体基板側から、半導体基板に、第１絶縁膜の表面が露出する半導体基板の第１貫通孔を形成する第２工程と、第１貫通孔に露出した第１絶縁膜を除去して、第１貫通孔と連通する凹部を形成する第３工程と、凹部の内壁を覆う第２絶縁膜を形成する第４工程と、第２絶縁膜上に、凹部を埋め込みように第１導電膜を形成する第５工程と、第２絶縁膜の底面と支持層側の第１絶縁膜の表面が同一平面を形成するように、支持層、又は支持層及び第１絶縁膜の一部を除去する第６工程と、第１絶縁膜から露出した第２絶縁膜を除去して第１導電膜の第１端部を露出させる第７工程と、第１導電膜の第１端部と電気的に接続された第１バンプを形成する第８工程と、を含む半導体装置の製造方法が提供される。
【００１５】
本発明の第２視点によれば、半導体基板と、半導体基板上に形成された第１絶縁膜と、半導体基板及び第１絶縁膜を貫通する貫通孔と、貫通孔の内壁を覆う第２絶縁膜と、貫通孔内に充填に充填された貫通電極と、第１絶縁膜上に形成され、貫通電極と電気的に接続された第１バンプと、を備える半導体装置が提供される。貫通電極及び第２絶縁膜の第１バンプ側の端面は、前記第１バンプを上にして見た場合、第１絶縁膜の上面よりも低い。第１バンプは、貫通孔内において貫通電極と接触している。
【発明の効果】
【００１６】
半導体装置に形成された貫通電極の高さのばらつきを抑えることができる。これにより、接続不良の発生を抑制することができる。
【００１７】
製造工程におけるマイクロスクラッチの発生を防止することができる。これにより、短絡の発生を防止することができる。
【００１８】
貫通電極上に形成するバンプの上面の平坦性を高めることができる。これにより、電気的性能及び信頼性の低下を抑制することができる。
【図面の簡単な説明】
【００１９】
【図１】第１実施形態に係る半導体装置の概略断面図。
【図２】第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図３】第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図４】第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図５】第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図６】第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図７】第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図８】第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図９】第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図１０】第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図１１】第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図１２】第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図１３】第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図１４】貫通電極の概略断面図。
【図１５】中間製品の概略平面図。
【図１６】図１５におけるXVI−XVI線の中間製品の概略断面図。
【図１７】エッチング装置の概略構成図。
【図１８】第２実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図１９】第２実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図２０】第２実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図２１】第２実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図２２】第２実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図２３】第２実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図２４】第２実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図２５】第３実施形態に係る半導体装置の概略断面図。
【図２６】図２５に示す半導体装置の概略分解図。
【図２７】ＤＲＡＭチップの一部を示す概略断面図。
【図２８】第３実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図２９】第３実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図３０】参考例に係る半導体装置の製造方法を説明するための概略工程図。
【図３１】参考例に係る半導体装置の製造方法を説明するための概略工程図。
【図３２】参考例に係る半導体装置の製造方法を説明するための概略工程図。
【図３３】参考例に係る半導体装置の製造方法を説明するための概略工程図。
【図３４】参考例に係る半導体装置の製造方法を説明するための概略工程図。
【図３５】参考例に係る半導体装置の製造方法を説明するための概略工程図。
【図３６】参考例に係る半導体装置の製造方法を説明するための概略工程図。
【図３７】参考例に係る半導体装置の製造方法を説明するための概略工程図。
【図３８】参考例に係る半導体装置の製造方法を説明するための概略工程図。
【図３９】参考例に係る半導体装置の製造方法を説明するための概略工程図。
【図４０】参考例に係る半導体装置の製造方法を説明するための概略工程図。
【図４１】参考例に係る半導体装置の製造方法を説明するための概略工程図。
【図４２】参考例に係る半導体装置の製造方法を説明するための概略工程図。
【図４３】参考例における問題点を説明するための半導体装置の概略断面図。
【図４４】参考例における問題点を説明するための半導体装置の概略平面図。
【図４５】参考例における問題点を説明するための半導体装置の概略断面図。
【図４６】特許文献２に記載の技術を説明するための貫通電極付き基板の概略断面図。
【図４７】特許文献２に記載の技術における問題点を説明するための半導体装置の概略断面図。
【図４８】特許文献３に記載の技術を説明するための貫通電極付き基板の概略断面図。
【図４９】特許文献３に記載の技術における問題点を説明するための半導体装置の概略断面図。
【発明を実施するための形態】
【００２０】
上記各視点の好ましい形態を以下に記載する。
【００２１】
上記第１視点の好ましい形態によれば、第３工程において、凹部の底面が第１絶縁膜に存在するように凹部を形成する。第６工程において、第１絶縁膜を、支持層側の第１絶縁膜の表面から凹部の底面まで除去する。
【００２２】
上記第１視点の好ましい形態によれば、第３工程において、第１絶縁膜を貫通するように凹部を形成する。
【００２３】
上記第１視点の好ましい形態によれば、半導体装置の製造方法は、第２工程前に、半導体基板上に第３絶縁膜を形成する第９工程と、第２工程前に、半導体基板の第１貫通孔を形成する位置に、第３絶縁膜を貫通する第３絶縁膜の第２貫通孔を形成する第１０工程と、をさらに含む。
【００２４】
上記第１視点の好ましい形態によれば、半導体装置の製造方法は、第３絶縁膜上に、第１導電膜と電気的に接続する配線層を形成する第１１工程と、をさらに含む。
【００２５】
上記第１視点の好ましい形態によれば、半導体装置の製造方法は、配線層上に、配線層と電気的に接続する第２バンプを形成する第１２工程と、をさらに含む。
【００２６】
上記第１視点の好ましい形態によれば、第２絶縁膜は窒化シリコン膜を含む。
【００２７】
上記第１視点の好ましい形態によれば、第１バンプの径は、第１導電膜の径より大きい。
【００２８】
上記第１視点の好ましい形態によれば、第５工程において、第１導電膜は電解めっき法により銅で形成する。
【００２９】
上記第１視点の好ましい形態によれば、第６工程は、化学的機械的研磨により実施される。
【００３０】
上記第１視点の好ましい形態によれば、第６工程は、化学的機械的研磨とドライエッチングの組み合わせにより実施される。
【００３１】
上記第１視点の好ましい形態によれば、第７工程において、ドライエッチングにより第２絶縁膜を除去する。
【００３２】
上記第１視点の好ましい形態によれば、ドライエッチングは、ＳＯＩ基板の外縁を保護するシャドーリング付ドライエッチング装置で実施する。
【００３３】
上記第１視点の好ましい形態によれば、第８工程において、第１バンプは電解めっき法により形成される。
【００３４】
上記第２視点の好ましい形態によれば、貫通電極及び第２絶縁膜の端面は、第１絶縁膜の上面よりも０．２μｍ〜３μｍ低い。
【００３５】
上記第２視点の好ましい形態によれば、貫通電極及び第２絶縁膜の第１バンプ側の端面は、第１バンプを上にして見た場合、半導体基板の第１バンプ側の上面よりも高い。
【００３６】
上記第２視点の好ましい形態によれば、第２絶縁膜はシリコン窒化膜を含む。
【００３７】
上記第２視点の好ましい形態によれば、半導体装置は、半導体基板下に積層された第３絶縁膜と、第３絶縁膜下に形成された配線層と、配線層に電気的に接続された第２バンプと、をさらに備える。貫通孔は第３絶縁膜をも貫通する。第２絶縁膜及び貫通電極は第３絶縁膜の貫通孔内にも形成されている。
【００３８】
上記第２視点の好ましい形態によれば、半導体装置は、第３絶縁膜中に形成された電子素子をさらに備える。
【００３９】
上記第２視点の好ましい形態によれば、半導体装置は、上記半導体装置を第１積層基板及び第２積層基板として備える。第１積層基板と第２積層基板とは、第１積層基板の第１バンプと第２積層基板の第２バンプとを接続するように積層されている。
【００４０】
上記第２視点の好ましい形態によれば、第１積層基板の第１バンプと第２積層基板の第２バンプとの間には半田が配されている。
【００４１】
以下の説明において、図面参照符号は発明の理解のために付記しているものであり、図示の態様に限定することを意図するものではない。
【００４２】
第１実施形態に係る半導体装置について説明する。図１に、第１実施形態に係る半導体装置の概略断面図を示す。半導体装置１００は、第１積層基板３０と、第１積層基板３０に積層された第２積層基板６０と、を備える。図１に示す形態においては、第１積層基板３０と第２積層基板６０とは同じ構成となっているが、異なる構成であってもよい。
【００４３】
第１積層基板３０は、配線層間膜９と、配線層間膜９中に形成された配線層８と、配線層間膜９上に形成された素子形成層２と、素子形成層２上に形成された半導体基板１ｃと、半導体基板１ｃ上に形成された埋込絶縁膜１ｂと、素子形成層２、半導体基板１ｃ及び埋込絶縁膜１ｂを貫通し、配線層８と電気的に接続された貫通電極７と、配線層間膜９側に形成され、配線層８に電気的に接続された第１バンプ１１と、埋込絶縁膜１ｂ側に形成され、貫通電極７と電気的に接続された第２バンプ１８と、貫通電極７の側壁及び一方の底面に形成された側壁バリア膜６と、側壁バリア膜６の周囲に形成された側壁絶縁膜５と、を備える。第１バンプ１１、配線層８、貫通電極７及び第２バンプ１８は電気的に接続されている。配線層８は、少なくとも１つの配線と、配線に電気的に接続された少なくとも１つのプラグと、を有する。配線層８は、貫通電極７と第１バンプ１１とを接続するのみならず、素子同士を相互に接続したり、第１バンプ１１と素子間を接続したりするものであってもよい。図１に図示の配線層８は多層配線層として構成されているが、少なくとも１層を含むものとする（図６参照）。配線層間膜９は、シリコン窒化膜、シリコン炭化窒化膜（ＳｉＣＮ）、及び低誘電膜（Ｌｏｗ−ｋ膜）などを含んだ絶縁膜の積層膜とすることができ、また配線層８を覆うポリミド膜やシリコン酸窒化膜などのカバー膜も含んでもよい。素子形成層２には、トランジスタやキャパシタ等の素子（不図示）及び素子を覆う絶縁膜（不図示）が形成されている。半導体基板１ｃと埋込絶縁膜１ｂとは、ＳＯＩ（Silicon on Insulator）基板の一部であってもよい。
【００４４】
貫通電極７又は側壁バリア膜６の上面は、埋込絶縁膜１ｂの上面よりも低い位置に形成されている。すなわち、貫通電極７の高さは、素子形成層２、半導体基板１ｃ及び埋込絶縁膜１ｂの合計の厚さより低くなっている。埋込絶縁膜１ｂから貫通電極７が凹んでいる部分には、第２バンプ１８の一部が埋め込まれている。
【００４５】
第１積層基板３０と第２積層基板６０とは、第１積層基板３０の第２バンプ１８と第２積層基板６０の第１バンプ１１とが対向するように積層されている。第１積層基板３０の第２バンプ１８と第２積層基板６０の第１バンプ１１とは、例えば半田を介して電気的に接続される。図１に示す形態においては、半導体装置１００は、２つの積層基板の積層体であるが、３以上の積層基板の積層体であってもよい。また、半導体装置は、１つの積層基板であってもよい。
【００４６】
図１４に、貫通電極７部分の概略断面図を示す。図１４には、第１バンプ１１及び第２バンプ１８の平面投影図も示してある。第１バンプ１１の平面視における大きさ（径）をＤ１、第２バンプ１８の平面視における大きさ（径）をＤ２、及び貫通電極７及び側壁バリア膜６を含む側壁絶縁膜５の平面視における大きさ（後述する第１凹部４の開口径）をＤ３とすると、Ｄ１及びＤ２はＤ３より大きくなっている。図１及び図１４に示す形態においては、第１バンプ１１と第２バンプ１８とは、平面上同じ大きさ（同じ径）としてあるが、異なる大きさであってもよい。
【００４７】
第１実施形態に係る半導体装置の構成は、後述の製造方法から導き出される事項も含ませることができる。
【００４８】
次に、第１実施形態に係る半導体装置の製造方法の一例を説明する。図２〜図１３に、第１実施形態に係る半導体装置の製造方法を説明するための概略工程図を示す。なお、図面における各要素の寸法比は、例に挙げた数値と必ずしも対応するものではない。
【００４９】
まず、ＳＯＩ（Silicon on Insulator）基板１を準備又は作製する。図２に示すＳＯＩ基板１は、支持層１ａと、埋込絶縁膜１ｂと、半導体基板１ｃと、を有する。支持層１ａ及び半導体基板１ｃには、例えばシリコンを使用することができる。埋込絶縁膜１ｂとしては、例えば酸化シリコンと使用することができる。埋込絶縁膜１ｂの厚さは、例えば３μｍ〜１０μｍとすることができる。支持層１ａの厚さは、例えば６００μｍ〜７５０μｍとすることができる。半導体基板１ｃの厚さは、例えば２０μｍ〜５０μｍとすることができる。ＳＯＩ基板１は、半導体基板１ｃと、表面を熱酸化させた支持層１ａとを熱酸化面で貼り合わせることによって作成することができる。また、ＳＯＩ基板１はウェハメーカーから供給を受けることも可能である。次に、半導体基板１ｃ上に、トランジスタ、キャパシタ、配線、コンタクトプラグ等の素子（不図示）を形成する（図２）。ここでは、これを素子形成層２（層間絶縁膜含む）とする。
【００５０】
次に、素子形成層２上に、凹部を形成するための開口を有する第１マスク３を形成する。この凹部は、貫通電極を形成するためのものである。次に、第１マスク３をマスクとして、素子形成層２から埋込酸化膜１ｂの途中まで達する第１凹部４を形成する（図３）。第１凹部４の開口の直径は例えば６μｍ〜１０μｍとすることができる。次に、第１マスク３を除去する。
【００５１】
第１凹部４は、３ステップで形成すると好ましい。第１ステップとして、半導体基板１ｃが露出するまで素子形成層２を選択的にエッチングする。このとき、下層の半導体基板１ｃがエッチングストッパ膜として機能する。素子形成層２の層間絶縁膜がシリコン酸化膜である場合、素子形成層２は、例えば、Ｃ４Ｆ８、Ｃ５Ｆ８、Ｃ４Ｆ６、Ｃ６Ｆ８などのフロロカーボン系ガスをエッチングガスとして使用するドライエッチングで貫通させることができる。素子形成層２中に薄いシリコン窒化膜が含まれていたとしても、上記ガスによればシリコン窒化膜も選択的にエッチングすることができる。次に、第２ステップとして、埋込絶縁膜１ｂが露出するまで半導体基板１ｃを選択的にエッチングする。このとき、下層の埋込絶縁膜１ｂがエッチングストッパ膜として機能する。半導体基板１ｃがシリコンである場合、半導体基板１ｃは、ＨＢｒとＣｌ２の混合ガスをエッチングガスとして使用するドライエッチングで貫通させることができる。次に、第３ステップとして、埋込絶縁膜１ｂを貫通させないようにエッチングする。埋込絶縁膜１ｂがシリコン酸化膜である場合、例えば、Ｃ４Ｆ８、Ｃ５Ｆ８、Ｃ４Ｆ６、Ｃ６Ｆ８などのフロロカーボン系ガスをエッチングガスとして使用するドライエッチングで埋込絶縁膜１ｂに凹部を形成することができる。埋込絶縁膜１ｂの凹部の深さは、例えば埋込絶縁膜１ｂの厚さの約半分、例えば３μｍとすることができる。ステップの切り替えは、多くのドライエッチング装置に備え付けられているエンドポイントデテクターを使って、所望する膜が所望する程度にエッチングされたのを確認して行うことができる。このように３ステップで第１凹部４を形成することによって、後述の参考例では凹部の深さのばらつきが５μｍ〜１０μｍであったものが、約０．２μｍまで抑えることができる。第１凹部４の深さのばらつきを抑えることによって、後の工程において、凹部の深さを測定する工程や外観検査工程等の管理工程を除去するか、又は簡易にすることができ、半導体装置の製造に要する手間を大きく削減することができる。この３ステップによる第１凹部４の形成は、ＳＯＩ基板１を利用することによって容易に実施することができる。
【００５２】
第１マスク３としては、例えば、レジスト、アモルファスカーボン膜、又はポリシリコン／シリコン酸化膜／ポリシリコンの積層膜を使用することができる。アモルファスカーボン膜や積層膜を使用する場合、素子形成層２上にアモルファスカーボン膜又は積層膜を形成し、その上にレジストを形成し、レジストパターンをアモルファスカーボン膜又は積層膜に転写して第１マスク３を形成することができる。ポリシリコン／シリコン酸化膜／ポリシリコンの積層膜を使用する場合、第２ステップの半導体基板１ｃのドライエッチングでは、上段のポリシリコンは消滅するが、中段にあるシリコン酸化膜が実質的なマスクとして作用する。この場合、レジストをマスクとして使用する場合には、レジストの分解成分がシリコン酸化膜のエッチングを助長していたが、この助長作用がなくなるためエッチングの選択比を向上させることができ、第１凹部４の深さのばらつきをより抑えることができる。
【００５３】
次に、第１凹部４の内壁及び素子形成層２上を覆う側壁絶縁膜５の前駆膜５’を形成する。側壁絶縁膜５には、例えば窒化シリコンを使用することができる。側壁絶縁膜５は、窒化シリコンと酸化シリコンの積層膜であってもよい。側壁絶縁膜５の前駆膜５’は、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法を使用して形成することができる。側壁絶縁膜５の前駆膜５’の厚さは、例えば、０．２μｍ〜３μｍとすることができる。
【００５４】
次に、側壁絶縁膜５の前駆膜５’を覆うように、側壁バリア膜６の前駆膜６’を形成する。側壁バリア膜６は、例えば窒化タンタル（下層）と銅（上層）の積層膜とすることができる。側壁バリア膜６のトータル膜厚は、例えば、０．１μｍ〜１μｍとすることができる。
【００５５】
次に、側壁バリア膜６を覆うと共に、第１凹部４を充填するように、貫通電極７となる第１導電膜７’を形成する（図４）。第１導電膜７’には、例えば銅を使用することができる。第１導電膜７’は、例えば電解めっき法で形成することができる。
【００５６】
次に、素子形成層２上の側壁絶縁膜５の前駆膜５’、側壁バリア膜６の前駆膜６’及び第１導電膜７’を例えばＣＭＰ法により除去する（図５）。
【００５７】
次に、素子形成層２上に、配線層８及び配線層間膜９を形成する。配線層８は、第１導電膜７’と電気的に接続するように形成する。図６に示す形態においては、配線層８は、第１導電膜７’と接触する第１配線層８ａ、第１配線層８ａの上方に形成された第２配線層８ｃ、第２配線層８ｃの上方に形成された第３配線層８ｅ、第１配線層８ａと第２配線層８ｃとを電気的に接続する第１ビア８ｂ、及び第２配線層８ｃと第３配線層８ｅとを電気的に接続する第２ビア８ｄを有する。第１配線層８ａは例えば銅配線とすることができる。第２配線層８ｃ及び第１ビア８ｂは、例えばデュアルダマシン法で形成した銅配線とすることができる。第３配線層８ｅ及び第２ビア８ｄはリフローアルミニウムを使ったアルミニウム配線とすることができる。配線層間膜９としてシリコン窒化膜やシリコン炭化窒化膜（ＳｉＣＮ）を使用して、配線層間膜９を銅配線の形成時にバリア膜として利用することもできる。
【００５８】
次に、配線層間膜９に、配線層８の一部を露出するバンプ用開口１０を形成する（図６）。バンプ用開口１０の開口径は第１凹部４の開口径よりも大きくすると好ましい。
【００５９】
次に、配線層８、バンプ用開口１０の側壁及び配線層間膜９を覆うように第１バリア膜１１ａの前駆膜１１ａ’を形成する。第１バリア膜１１ａの前駆膜１１ａ’は、例えばチタン（下層）と銅（上層）の積層膜とすることができる。第１バリア膜１１ａの前駆膜１１ａ’のトータル膜厚は０．１μｍ〜１μｍとすることができる。次に、第１バンプ１１を形成しない領域を保護する第２マスク１２を形成する。第２マスク１２は例えばレジストとすることができる。第２マスク１２の開口径は、第１凹部４の開口径よりも広くすると好ましい。次に、バンプ用開口１０上に、第２導電膜１１ｂを形成する。次に、第２導電膜１１ｂ上に、第３導電膜１１ｃを形成する（図７）。第２導電膜１１ｂ及び第３導電膜１１ｃは例えば電解めっき法により形成することができる。第２導電膜１１ｂは例えば銅で形成することができる。第３導電膜１１ｃは例えばニッケルと金の積層膜とすることができる。
【００６０】
次に、第２マスク１２を除去する。次に、第２マスク１２の下にあった第１バリア膜１１ａの前駆膜１１ａ’を除去して、第１バリア膜１１ａを形成する（図８）。これにより、第１バンプ１１が形成される。
【００６１】
次に、第１バンプ１１を覆うように、接着剤１５を介して支持基板１６を貼り付ける。支持基板１６としては、例えばガラス、シリコン等を使用することができる。次に、支持層１ａを埋込絶縁膜１ｂが露出するまで支持層１ａを除去する。例えば、ＣＭＰで埋込絶縁膜１ｂが露出する手前まで支持層１ａを除去した後、埋込絶縁膜１ｂが露出するまで支持層１ａをドライエッチングで除去することができる。例えば、厚さ６００μｍの支持層のうち、５５０μｍをＣＭＰで除去し、残り５０μｍをドライエッチングで除去することができる。支持層１ａの除去は、支持層１ａの研磨レートの均一性を維持して、且つ支持層１ａを選択的に研磨できるのであれば、ＣＭＰ＋ドライエッチングからＣＭＰ単独に変更してもよい。第１凹部４の底部を埋込絶縁膜１ｂの途中に形成しておくことにより、第１凹部４の底部と支持層１ａ間に存在する埋込絶縁膜１ｂをストッパとして機能させることができる。次に、埋込絶縁膜１ｂを側壁絶縁膜５の前駆膜５’が露出するまで除去する（図９）。埋込絶縁膜１ｂの除去は、均一性を保ちながら除去できるのであれば、ＣＭＰで行ってもよいし、ドライエッチングで行ってもよい。
【００６２】
図１５に、図９に示す工程における中間製品の概略平面図を示す。図１６に、図１５におけるXVI−XVI線の中間製品の概略断面図を示す。図１７に、ドライエッチング装置の概略構成図を示す。ドライエッチング装置４００は、下部電極４０１と、上部電極４０２と、ガス噴出し板４０３と、シャドーリング４０４と、を備える。支持基板１６の径は、半導体基板１ｃ等の径より大きいため、平面視において支持基板１６の外周は半導体基板１ｃ等からはみ出ている。したがって、上記のドライエッチングは、支持基板１６の外周部にプラズマ４０５が照射されることを防止するシャドーリング４０４が設置されたドライエッチング装置４００を選択すると好ましい。
【００６３】
上述のように、第１凹部４の深さが均一になっているので、埋込絶縁膜１ｂを全面において均一に除去することにより、すべての側壁絶縁膜５の前駆膜５’を露出させることができる。また、側壁絶縁膜５の前駆膜５’の露出状況を確認する目視検査が不要となり、工程数を削減することができる。
【００６４】
次に、露出した側壁絶縁膜５の前駆膜５’の底面部分を除去して、側壁絶縁膜５を形成するとともに、側壁バリア膜６又は貫通電極７となる第１導電膜７’が露出する第２凹部１７を形成する（図１０）。これにより、貫通電極７が形成される。側壁絶縁膜５の前駆膜５’は、ドライエッチングで除去してもよいし、ウェットエッチングで除去してもよい。シリコン窒化膜で形成した側壁絶縁膜５の前駆膜５’をウェットエッチングする場合、シリコン窒化膜を選択的に除去することができるホットリン酸系薬液を使用すると好ましい。
【００６５】
上述のように、第１凹部４の深さが均一になっているので、側壁絶縁膜５の前駆膜５’の底面部分を除去することによって、側壁バリア膜６又は貫通電極７を露出させることができる。また、側壁バリア膜６又は第１導電膜７’に対してＣＭＰ処理を施さないため、研磨量のばらつきが生じることがなく、貫通電極７の高さを均一にすることができる。さらに、マイクロスクラッチの発生を防止することができる。
【００６６】
次に、第１導電膜７’の露出面及び埋込絶縁膜１ｂを覆うように、第２バリア膜１８ａの前駆膜１８ａ’を形成する。第２バリア膜１８ａの前駆膜１８ａ’は、例えばチタン（下層）と銅（上層）の積層膜とすることができる。第２バリア膜１８ａの前駆膜１８ａ’のトータル膜厚は、例えば０．１μｍ〜１μｍとすることができる。次に、第２バンプ１８を形成するための第３マスク１９を形成する。第３マスク１９は例えばレジストで形成することができる。第３マスク１９の開口径は、第１凹部４の開口径よりも広くすると好ましい。次に、第２バリア膜１８ａの前駆膜１８ａ’上に、第４導電膜１８ｂ及び半田膜２０を形成する（図１１）。第４導電膜１８ｂ及び半田膜２０は、例えば電解めっき法により形成することができる。第４導電膜１８ｂは例えば銅で形成することができる。半田膜２０は例えば半田（例えばＳｎＡｇ）で形成することができる。
【００６７】
次に、第３マスク１９を除去する。次に、第３マスク１９下にあった第２バリア膜１８ａの前駆膜１８ａ’を除去して、第２バリア膜１８ａを形成する（図１２）。これにより、第２バンプ１８が形成される。側壁絶縁膜５の前駆膜５’の厚さは埋込絶縁膜１ｂの厚さよりも十分に薄いので、第２バンプ１８の上面は、第２凹部１７の深さに影響されることなく平坦にすることができる。これにより、第２バンプ１８における電気的性能及び信頼性の低下を抑制することができる。
【００６８】
上述のように、貫通電極７又は側壁バリア膜６の上面の高さが均一になっているので、貫通電極７上に形成した第２バンプ１８の高さも均一にすることができる。
【００６９】
次に、接着剤１５及び支持基板１６を除去する（図１３）。支持基板１６は、例えば、接着剤１５にレーザを照射してその接着力を弱めることによって剥がすことができる。接着剤１５は、例えば粘着テープとウェットエッチングを使用して除去することができる。これにより、第１積層基板３０が形成される。
【００７０】
第２積層基板６０も第１積層基板３０と同様にして形成することができる。
【００７１】
次に、第１積層基板３０及び第２積層基板６０をダイシングしてチップ片に加工する。次に、第１積層基板３０の第２バンプと第２積層基板６０の第１バンプとを半田膜２０を介して接続する。半田膜２０が半田である場合、例えばリフロー工程で接続することができる。これにより、半導体装置１００が製造される（図１）。
【００７２】
上述のように、第２バンプ１８の高さが均一になっているので、第２バンプ１８と第１バンプとの接続時に、強く当接しすぎて半田膜２０が押し出されたり、第２バンプと第１バンプとの未接触を生じさせたりすることを防止することができる。これにより、半導体装置１００における接続不良を防止することができる。
【００７３】
次に、第２実施形態に係る半導体装置の製造方法の一例を説明する。図１８〜図２４に、第２実施形態に係る半導体装置の製造方法を説明するための概略工程図を示す。第１実施形態と同じ要素には同じ符号を付してある。
【００７４】
まず、第１実施形態と同様にして、ＳＯＩ基板１を準備し、素子形成層２を形成する（図２）。第２実施形態においては、埋込絶縁膜１ｂの厚さは、例えば０．２μｍ〜５μｍとすることができる。
【００７５】
次に、第１実施形態と同様にして第１マスク３を形成した後、支持層１ａが露出するように、素子形成層２から埋込酸化膜１ｂまでを貫通する第３凹部４１を形成する（図１８）。次に、第１マスク３を除去する。第１実施形態においては、凹部は埋込酸化膜１ｂの途中までであったが、第２実施形態においては、埋込酸化膜１ｂを貫通するように第３凹部４１を形成している。第３凹部４１の形成方法は、第１実施形態と同様とすることができる。
【００７６】
第２実施形態においては、支持層１ａをエッチングストッパとして機能させる。すなわち、第３凹部４１の底面を支持層１ａとするので、第３凹部４１の深さのばらつきを抑制することができる。
【００７７】
次の図１９〜図２３に示す工程は、第３凹部４１の深さが異なること以外は第１実施形態と同様である。第１実施形態においては、側壁絶縁膜５の前駆膜５’は窒化シリコン膜が好ましいが、第２実施形態においては、側壁絶縁膜５の前駆膜５’は酸化シリコン膜を使用することもできる。
【００７８】
次に、第１実施形態と同様にして、第１バンプ１１側に、接着剤１５を介して支持基板１６を貼り付ける。次に、埋込絶縁膜１ｂ及び側壁絶縁膜５の前駆膜５’の底面が露出するように、支持層１ａを除去する（図２４）。支持層１ａは、例えば、埋込絶縁膜１ｂが露出する前までＣＭＰで支持層１ａの上層を除去した後、埋込絶縁膜１ｂ及び側壁絶縁膜５の前駆膜５’の底面が露出するまでドライエッチングで支持層１ａを選択的に除去することができる。研磨レートを均一に維持して、支持層１ａを選択的に除去できるのであれば、ＣＭＰのみで支持層１ａを除去してもよい。その他は第１実施形態と同様である。
【００７９】
次に、第１実施形態の図１０〜図１３に示す工程と同様にして、第１積層基板３０を形成することができる。
【００８０】
第２実施形態においては、第１実施形態と同様にして、第３凹部４１の深さを均一にでき、貫通電極の高さをＣＭＰを用いずに均一にすることができるので、第１実施形態と同様の効果を得ることができる。
【００８１】
次に、第３実施形態に係る半導体装置について説明する。図２５に、第３実施形態に係る半導体装置の概略断面図を示す。図２６に、図２５に示す半導体装置の概略分解図を示す。第３実施形態に係る半導体装置３００は、貫通電極が形成されたＤＲＡＭ（Dynamic Random Access Memory）チップ１４４を有する。
【００８２】
半導体装置３００は、半田ボール１４１と、再配線層１４２と、インタフェースチップ１４３と、ＤＲＡＭ（Dynamic Random Access Memory）チップ１４４と、リードフレーム１４５と、を備える。半導体装置３００は、積層された半導体チップ、例えばＤＲＡＭチップ１４４を備え、いわゆるＣＯＣ（chip on chip）構造から構成されている。各ＤＲＡＭチップ１４４は、半導体基板１０１と、半導体基板１０１を貫通する貫通電極３０７と、を備える。各ＤＲＡＭチップ１４４は、貫通電極３０７によって電気的に接続されている。貫通電極３０７によって接続することにより、メモリとして機能する半導体装置３００をより小型化かつ高性能化することができる。
【００８３】
図２７に、ＤＲＡＭチップ１４４の一部を示す概略断面図を示す。ＤＲＡＭチップ１４４は、トランジスタ１２０が形成されるトランジスタ領域Ａと、貫通電極３０７が形成される貫通電極領域Ｂと、を有する。トランジスタ領域Ａには、周辺回路領域Ａ１及びメモリセル領域Ａ２が設けられている。トランジスタ領域Ａには、半導体基板１０１に形成された素子分離領域１１３及び素子分離領域１１３によって区画された領域に形成されたトランジスタ１２０が形成されている。トランジスタ１２０は、不純物拡散層と、ゲート絶縁膜と、ゲート電極と、を有する（各符号不図示）。不純物拡散層にはコンタクトプラグが電気的に接続されている。トランジスタ１２０の構造は、図に示す形態には限定されない。
【００８４】
貫通電極領域Ｂには、貫通電極３０７が半導体基板１０１及び複数の層間絶縁膜１２５を貫通するように形成されている。貫通電極３０７の側壁には、貫通電極３０７の側壁を覆う側壁バリア膜３０６、及び側壁バリア膜３０６を覆う側壁絶縁膜３０５が形成されている。
【００８５】
第３実施形態に係る半導体装置の構成は、後述の製造方法の説明からも明らかにされる。
【００８６】
次に、第３実施形態に係る半導体装置の製造方法の一例を説明する。図２８〜図２９に、第３実施形態に係る半導体装置の製造方法を説明するための概略工程図を示す。第１実施形態と同じ要素には同じ符号を付してある。
【００８７】
まず、トランジスタ１２０、層間絶縁膜１２５等を形成した中間製品に、第４凹部３０４を形成する。半導体基板１０１は、第１実施形態と同様にして、支持層１０１ａ、埋込絶縁膜１０１ｂ及び半導体層１０１ｃを有する。第４凹部３０４は、層間絶縁膜１２５を貫通しているが、半導体基板１０１は貫通しておらず、埋込絶縁膜１０１ｂ中に底面を有する（図２８）。次に、第４凹部３０４の内壁に、第１実施形態と同様にして、側壁絶縁膜３０５の前駆膜３０５’、側壁バリア膜３０６の前駆膜３０６’、及び貫通電極３０７となる第５導電膜３０７’を形成する（図２９）。その後の工程は、第１実施形態と同様であり、説明及び図示は省略する。
【００８８】
第３実施形態においても、第１実施形態と同様の効果を得ることができる。
【００８９】
図２８に示す形態においては、第１実施形態と同様に、第４凹部３０４は埋込絶縁膜１０１ｂを貫通しないように形成したが、第２実施形態と同様にして、埋込絶縁膜１０１ｂを貫通するように形成してもよい。
【００９０】
［参考例］
参考例として、本発明者が問題点を見出したビアミドル法を用いた半導体装置の製造方法について説明する。図３０〜図４２に、当該製造方法を説明するための概略工程図を示す。
【００９１】
まず、半導体基板９０１を準備した。この半導体基板９０１には、埋込絶縁膜や支持層は形成されていない。次に、半導体基板９０１に、トランジスタやキャパシタ等の素子（不図示）を形成し、それらを層間膜で覆って素子形成層９０２を形成した（図３０）。素子形成層９０２には、後の工程で形成する配線層と各素子を電気的に接続する導電性プラグ（不図示）も設けた。
【００９２】
次に、素子形成層９０２上に、後に形成する凹部を形成するための第４マスク９０３をレジストで形成した。次に、第４マスク９０３をマスクとして、素子形成層９０２を貫通し、半導体基板９０１を貫通しない第５凹部９０４を２ステップでドライエッチングで形成した（図３１）。第５凹部９０４の径は８ｕｍとした。第１ステップでは、素子形成層９０２のシリコン酸化膜系絶縁膜を選択的にドライエッチングし、第４マスク９０３のパターンの転写を半導体基板９０１上まで進めた。この第１ステップのシリコン酸化膜のシリコンに対する選択比は、約３０程度に設定し、エッチングガスは、Ｃ４Ｆ８、Ｃ５Ｆ８、Ｃ４Ｆ６、Ｃ６Ｆ８などのフロロカーボン系ガスを使用する。素子形成層９０２中にシリコン窒化膜の薄い層が含まれる場合もあるが、上記ガスでは、シリコン窒化膜も選択的にエッチングされるので、特に問題にする必要はない。次の第２ステップでは、半導体基板９０１のシリコンを選択的にドライエッチングし、所定の深さになるエッチング時間を見積もってエッチングをストップさせた。この第２ステップドライエッチングではＨＢｒとＣｌ２の混合ガスを使用する。エッチングのマイクロローデイング効果とエッチングレートの面内バラツキが影響して、第５凹部９０４の深さには約５μｍから約１０μｍのばらつきが発生した。そのため、エッチング終了後は、最も浅い第５凹部９０４の深さａがいくらになるのかウェハ面内において多数の第５凹部９０４について測定し、後工程での加工条件を決定するためのデータ取りが必要となった。この測定はウェハ毎に行う必要がある。
【００９３】
次に、第４マスク９０３を除去した後、第５凹部９０４の内壁及び素子形成層９０２上を覆うように側壁絶縁膜の前駆膜９０５’を形成した。側壁絶縁膜の前駆膜９０５’は、プラズマＣＶＤによって形成した。また、その膜厚は、０．２μｍから３．０μｍ程度とした。次に、側壁絶縁膜の前駆膜９０５’を覆う様にＰＶＤ法によって第３バリア膜の前駆膜９０６’を形成した。第３バリア膜の前駆膜９０６’は、窒化タンタル（下層）と銅（上層）の積層膜とし、トータル膜厚を０．１μｍから１μｍに設定した。次に、電解めっき法によって、第５凹部９０４を充填するように、貫通電極となる第６導電膜９０７’を銅で形成した（図３２）。
【００９４】
次に、素子形成層９０２上の側壁絶縁膜の前駆膜９０５’、第３バリア膜の前駆膜９０６’及び第６導電膜９０７’をＣＭＰにより除去した。これにより、第３バリア膜９０６が形成された（図３３）。
【００９５】
次に、素子形成層９０２上に、配線層間膜９０９を形成した。次に、配線層間膜９０９中に配線層９０８を形成した。配線層９０８は、第１配線９０８ａをＣｕ配線として形成し、第２配線９０８ｃ及び第１ビア９０８ｂをデュアルダマシン法でＣｕで形成した。第３配線９０８ｅと第２ビア９０８ｄをリフローアルミを使ったアルミ配線とした。配線層間膜９０９は、Ｃｕ配線形成に必要でバリア膜となるシリコン窒化膜やシリコン炭化窒化膜（ＳｉＣＮ）、及び、層間膜と使用される低誘電膜（Low-ｋ膜）などを含んだ絶縁膜の積層膜、並びに第３配線形成後に成膜されるカバー膜も含む。また、配線層間膜９０９には、第３配線９０８ｅを露出するように、第５凹部９０４の径よりも大きいバンプ用開口９１０を形成した（図３４）。
【００９６】
次に、バンプ用開口９１０及び配線層間膜９０９を覆うようにＰＶＤ法によって第４バリア膜の前駆膜９１１ａ’を形成した。第４バリア膜は、チタン（下層）と銅（上層）の積層膜とし、トータル膜厚を０．５μｍに設定した。次に、バンプ用開口９１０を露出する第５マスク９１２をレジストで形成した。次に電解めっき法により、第５マスク９１２をマスクとして、第１バンプとなる第１Ｃｕめっき膜９１１ｂとＮｉ／Ａｕめっき膜９１１ｃを形成した（図３５）。
【００９７】
次に、第４マスク９０３を除去した。次に、第４マスク９０３の下にあった第４バリア膜の前駆膜９１１ａ’を除去して、第４バリア膜９１１ａを形成すると共に、第３バンプ９１１を形成した（図３６）。
【００９８】
次に、第３バンプ９１１側に、接着剤９１５を介して、支持基板９１６を貼り付けた。次に、半導体基板９０１をドライエッチングして、側壁絶縁膜の前駆膜９０５’の先端を半導体基板９０１から露出させた（図３７）。エッチング条件は、測定した第５凹部９０４の深さのデータを基に、すべての第６導電膜９０７’が半導体基板９０１から突出するように設定した。エッチングガスとして、ＨＢｒとＣｌ２を用いた。エッチング終了後、外観検査を実施し、全ての側壁絶縁膜の前駆膜９０５’の先端が半導体基板９０１表面から突き出しているか否かを確認した。突き出ていないものがあった場合には、追加エッチングを行い、全ての側壁絶縁膜の前駆膜９０５’の先端が露出するようにする。
【００９９】
次に、半導体基板９０１表面から突き出た側壁絶縁膜の前駆膜９０５’及び半導体基板９０１表面を覆うように、プラズマＣＶＤによって裏面保護絶縁膜９１７を５μｍの膜厚で形成した（図３８）。
【０１００】
次に、裏面保護絶縁膜９１７が厚さ２μｍ程度残るように、側壁絶縁膜の前駆膜９０５’、第３バリア膜の前駆膜９０６’及び第６導電膜９０７’、及び裏面保護絶縁膜９１７の一部をＣＭＰによって除去して、側壁絶縁膜９０５、第３バリア膜９０６及び貫通電極９０７を形成した（図３９）。このとき、研磨量にばらつきが生じた。例えば、図３９の一番左に示すように、研磨不足となって第６導電膜９０７’の上面が半導体基板９０１の上面と同一平面とならず突出したり、左から二番目に示すように、過研磨となって第６導電膜９０７’の上面が半導体基板９０１の上面よりへこんだりしてしまった。この原因の１つとしては、第６導電膜９０７’の折れが考えられる。しかし、第６導電膜９０７’の突出がなくとも研磨量に差が生じるため、ＣＭＰで加工すること自体が問題であると考えられる。
【０１０１】
また、図４４に示すように、研磨量にばらつきが生じると、マイクロスクラッチが多発するという不良も併発した。これは、ＣＭＰの最中に折れた又は破損した第６導電膜９０７’が裏面保護絶縁膜９１７を損傷させることにより発生しているものと考えられる。このマイクロスクラッチには、バリア膜等の材料が堆積・残留してしまい、上述のように、短絡が生じてしまう。
【０１０２】
次に、裏面保護絶縁膜９１７、貫通電極９０７等を覆うように、第５バリア膜の前駆膜９１８ａ’を形成した。次に、第５バリア膜の前駆膜９１８ａ’上に、第２バンプを形成するための第６マスク９１９を形成した。次に、第５バリア膜の前駆膜９１８ａ’上に、第２Ｃｕめっき膜９１８ｂ及び半田（ＳｎＡｇ）めっき膜９２０を形成した（図４０）。
【０１０３】
次に、第６マスク９１９を除去した。次に、第６マスク９１９下にあった第５バリア膜の前駆膜９１８ａ’を除去して、第５バリア膜９１８ａを形成し、第４バンプ９１８を形成した（図４１）。
【０１０４】
このとき、貫通電極９０７の高さにばらつきがあるため、第４バンプ９１８の上面の高さにばらつきが生じた。例えば、図４１に示す形態においては、右の２つの貫通電極９０７の上面が裏面保護絶縁膜９１７の上面と同一平面となっているので、第４バンプ９１８の高さｈ３を所望の高さにすることができた。しかし、一番左の貫通電極９０７の高さｈ１は所望の高さより高くなっているので、第４バンプ９１８の上面も高くなってしまった。このため、図４３に示したように、他の基板との接続時に半田のはみ出しを生じてしまう。また、左から二番目の貫通電極９０７の高さｈ２は所望の高さより低くなっているので、第４バンプ９１８の上面も低くなってしまった。このため、図４３に示したように、他の基板との接続時に接触不良が生じてしまう。
【０１０５】
次に、接着剤９１５及び支持基板９１６を除去し、積層基板を形成した（図４２）。
【０１０６】
この例に示す製造方法によると、貫通電極の高さのばらつきに起因して接続不良が生じてしまう。また、凹部の深さの測定や貫通電極の突出の確認をする必要があり、手間の要する工程が必要となってしまう。
【０１０７】
本発明の半導体装置は、例えば、データ処理システム等に適用することができる。
【０１０８】
本発明の半導体装置及びその製造方法は、上記実施形態に基づいて説明されているが、上記実施形態に限定されることなく、本発明の範囲内において、かつ本発明の基本的技術思想に基づいて、種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）に対し種々の変形、変更及び改良を含むことができることはいうまでもない。また、本発明の請求の範囲の枠内において、種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ・置換ないし選択が可能である。
【０１０９】
本発明のさらなる課題、目的及び展開形態は、請求の範囲を含む本発明の全開示事項からも明らかにされる。
【０１１０】
本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
【符号の説明】
【０１１１】
１                ＳＯＩ基板
１ａ              支持層
１ｂ              埋込絶縁膜
１ｃ              半導体基板
２                素子形成層
３                第１マスク
４                第１凹部
５                側壁絶縁膜
５’              側壁絶縁膜の前駆膜
６                側壁バリア膜
６’              側壁バリア膜の前駆膜
７                貫通電極
７’              第１導電膜
８                配線層（多層配線層）
８ａ              第１配線層
８ｂ              第１ビア
８ｃ              第２配線層
８ｄ              第２ビア
８ｅ              第３配線層
９                配線層間膜
１０              バンプ用開口
１１              第１バンプ
１１ａ            第１バリア膜
１１ａ’          第１バリア膜の前駆膜
１１ｂ            第２導電膜
１１ｃ            第３導電膜
１２              第２マスク
１５              接着剤
１６              支持基板
１７              第２凹部
１８              第２バンプ
１８ａ            第２バリア膜
１８ａ’          第２バリア膜の前駆膜
１８ｂ            第４導電膜
１９              第３マスク
２０              半田膜
３０              第１積層基板
４１              第３凹部
６０              第２積層基板
１００            半導体装置
１０１            半導体基板
１０１ａ          支持層
１０１ｂ          埋込絶縁膜
１０１ｃ          半導体層
１１３            素子分離領域
１２０            トランジスタ
１２５            層間絶縁膜
１４１            半田ボール
１４２            再配線層
１４３            インタフェースチップ
１４４            ＤＲＡＭチップ
１４５            リードフレーム
３００            半導体装置
３０４            第４凹部
３０５            側壁絶縁膜
３０５’          側壁絶縁膜の前駆膜
３０６            側壁バリア膜
３０６’          側壁バリア膜の前駆膜
３０７            貫通電極
３０７’          第５導電膜
４００            エッチング装置
４０１            下部電極
４０２            上部電極
４０３            ガス噴出し板
４０４            シャドーリング
４０５            プラズマ
８０１            支持基板層
８０２            埋め込み絶縁層
８０２ａ          コンタクトホール
８０３            保護層
８０４            内壁絶縁層
８０５            導電層
８０６            バリアシード膜
８０７            レジスト膜
８０８            バンプ
８０９            ウエハ外隆起部
８１０            バンプ
９０１            半導体基板
９０２            素子形成層
９０３            第４マスク
９０４            第５凹部
９０５            側壁絶縁膜
９０５’          側壁絶縁膜の前駆膜
９０６            第３バリア膜
９０６’          第３バリア膜の前駆膜
９０７            貫通電極
９０７’          第６導電膜
９０７ａ          第１貫通電極
９０７ｂ          第２貫通電極
９０８            配線層
９０８ａ          第１配線
９０８ｂ          第１ビア
９０８ｃ          第２配線
９０８ｄ          第２ビア
９０８ｅ          第３配線
９０９            配線層間膜
９１０            バンプ用開口
９１１            第３バンプ
９１１ａ          第４バリア膜
９１１ａ’        第４バリア膜の前駆膜９１１ａ’
９１１ｂ          第１Ｃｕめっき膜
９１１ｃ          Ｎｉ／Ａｕめっき膜
９１２            第５マスク
９１５            接着剤
９１６            支持基板
９１７            裏面保護絶縁膜
９１８            第４バンプ
９１８ａ          第５バリア膜
９１８ａ’        第５バリア膜の前駆膜
９１８ｂ          第２Ｃｕめっき膜
９１９            第６マスク
９２０            半田
９３０            第３積層基板
９６０            第４積層基板
【図１】
2015041718.tif 000003
【図２】
2015041718.tif 000004
【図３】
2015041718.tif 000005
【図４】
2015041718.tif 000006
【図５】
2015041718.tif 000007
【図６】
2015041718.tif 000008
【図７】
2015041718.tif 000009
【図８】
2015041718.tif 000010
【図９】
2015041718.tif 000011
【図１０】
2015041718.tif 000012
【図１１】
2015041718.tif 000013
【図１２】
2015041718.tif 000014
【図１３】
2015041718.tif 000015
【図１４】
2015041718.tif 000016
【図１５】
2015041718.tif 000017
【図１６】
2015041718.tif 000018
【図１７】
2015041718.tif 000019
【図１８】
2015041718.tif 000020
【図１９】
2015041718.tif 000021
【図２０】
2015041718.tif 000022
【図２１】
2015041718.tif 000023
【図２２】
2015041718.tif 000024
【図２３】
2015041718.tif 000025
【図２４】
2015041718.tif 000026
【図２５】
2015041718.tif 000027
【図２６】
2015041718.tif 000028
【図２７】
2015041718.tif 000029
【図２８】
2015041718.tif 000030
【図２９】
2015041718.tif 000031
【図３０】
2015041718.tif 000032
【図３１】
2015041718.tif 000033
【図３２】
2015041718.tif 000034
【図３３】
2015041718.tif 000035
【図３４】
2015041718.tif 000036
【図３５】
2015041718.tif 000037
【図３６】
2015041718.tif 000038
【図３７】
2015041718.tif 000039
【図３８】
2015041718.tif 000040
【図３９】
2015041718.tif 000041
【図４０】
2015041718.tif 000042
【図４１】
2015041718.tif 000043
【図４２】
2015041718.tif 000044
【図４３】
2015041718.tif 000045
【図４４】
2015041718.tif 000046
【図４５】
2015041718.tif 000047
【図４６】
2015041718.tif 000048
【図４７】
2015041718.tif 000049
【図４８】
2015041718.tif 000050
【図４９】
2015041718.tif 000051