(57)【要約】      （修正有）【課題】動作速度の低下を招かずに小型化が可能なＡ／Ｄ変換器を提供する。【解決手段】Ａ／Ｄ変換器１は、第１参照電圧発生部２と、第２参照電圧発生部３と、アナログ入力電圧と第１の参照電圧のいずれかを選択する第１切替部４と、アナログ入力電圧と、第２の参照電圧のいずれかを選択する第２切替部５と、第１切替部で選択した電圧が一端側に供給される第１キャパシタ６と、第２切替部で選択した電圧が一端側に供給される第２キャパシタ７と、アナログ入力電圧と第１参照電圧を比較するか、またはアナログ入力電圧と第２参照電圧を比較し、比較結果に応じた二値信号を出力する比較信号生成部８と、第１キャパシタの他端側の電圧を比較信号生成部に入力するか否かを切り替える第３切替部１２と、第２キャパシタの他端側の電圧を比較信号生成部に入力するか否かを切り替える第４切替部１３と、を備える。【選択図】図１
2015041896.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力電圧を所定ビット数のデジタル信号に変換するＡ／Ｄ変換器において、
電圧レベルがそれぞれ異なる複数の参照電圧の中から一つを選択可能な第１参照電圧発生部と、
前記複数の参照電圧の中から一つを選択可能な第２参照電圧発生部と、
アナログ入力電圧と、前記第１参照電圧発生部で選択された参照電圧と、のいずれかを選択する第１切替部と、
前記アナログ入力電圧と、前記第２参照電圧発生部で選択された参照電圧と、のいずれかを選択する第２切替部と、
前記第１切替部で選択した電圧が一端側に供給される第１キャパシタと、
前記第２切替部で選択した電圧が一端側に供給される第２キャパシタと、
前記第１キャパシタの他端側の電圧に基づいて前記アナログ入力電圧と前記第１参照電圧発生部で選択された参照電圧とを比較するか、または前記第２キャパシタの他端側の電圧に基づいて前記アナログ入力電圧と前記第２参照電圧発生部で選択された参照電圧とを比較し、比較結果に応じた二値信号を出力する比較信号生成部と、
前記第１キャパシタの他端側の電圧を前記比較信号生成部に入力するか否かを切り替える第３切替部と、
前記第２キャパシタの他端側の電圧を前記比較信号生成部に入力するか否かを切り替える第４切替部と、を備え、
前記第１参照電圧発生部および前記第２参照電圧発生部は、前記比較信号生成部が比較動作を行っている最中に、それぞれ新たな参照電圧を前記第１キャパシタの一端側と前記第２キャパシタの一端側とに供給し、
前記第３切替部および前記第４切替部は、前記比較信号生成部が比較動作を行っている最中に、前記第１キャパシタの他端側の電圧と前記第２キャパシタの他端側の電圧とを前記比較信号生成部に入力することを停止するＡ／Ｄ変換器。
【請求項２】
前記第３切替部および前記第４切替部は、前記比較信号生成部から出力される前記二値信号が確定すると、該二値信号に基づいて、前記第１キャパシタの他端側の電圧を前記比較信号生成部に入力するか、または前記第２キャパシタの他端側の電圧を前記比較信号生成部に入力する請求項１に記載のＡ／Ｄ変換器。
【請求項３】
前記比較信号生成部での処理動作に基づいて、前記第１参照電圧発生部および前記第２参照電圧発生部による参照電圧の選択を制御するとともに、前記第１乃至第４切替部の切替を制御する制御部と、
前記比較信号生成部から出力される前記二値信号に基づいて、前記デジタル信号内の対応するビットの値を設定する逐次比較レジスタと、を備える請求項１または２に記載のＡ／Ｄ変換器。
【請求項４】
前記第１参照電圧発生部および前記第２参照電圧発生部が新たに選択する参照電圧のうち一方は、前記比較信号生成部が前記二値信号を出力する際の比較処理に用いた参照電圧よりも高い参照電圧であり、他方は、前記比較信号生成部が前記二値信号を出力する際の比較処理に用いた参照電圧よりも低い参照電圧である請求項３に記載のＡ／Ｄ変換器。
【請求項５】
前記第１切替部および前記第２切替部は、新たな前記アナログ入力電圧が入力されるたびに、前記比較信号生成部が比較処理を開始する前に前記アナログ入力電圧を選択し、その後は、このアナログ入力電圧に対応する前記デジタル信号が生成されるまでは、前記参照電圧を選択する請求項１乃至４のいずれかに記載のＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、逐次比較型のＡ／Ｄ変換器に関する。
【背景技術】
【０００２】
アナログ入力電圧Ａinを、複数の参照電圧と順に比較して、ビット単位でＡ／Ｄ変換を行う逐次比較型のＡ／Ｄ変換器が知られている。
【０００３】
この種のＡ／Ｄ変換器の処理速度を向上させるために、３つのキャパシタと、３つの参照電圧発生部とを設けて、次に比較すべき参照電圧を事前にキャパシタの一端側に供給して、Ａ／Ｄ変換処理の高速化を図る技術が提案されている。
【０００４】
しかしながら、Ａ／Ｄ変換器内に３つのキャパシタと３つの参照電圧発生部とを設けるのは、回路面積の増大につながる。特に、キャパシタの雑音を減らすには、キャパシタの容量をできるだけ大きくするのが望ましく、キャパシタの数が増えるほど、回路面積が大きくなってしまう。また、参照電圧発生部は、基準電圧をスイッチ群にて抵抗分圧して生成され、スイッチ群をできるだけ大きくするほど信号の伝搬速度が向上して、電圧降下も少なくなることから、キャパシタとスイッチ群を小型化するのは性能上の観点から困難である。よって、小型化が困難なキャパシタとスイッチ群が３つずつ必要ということは、Ａ／Ｄ変換器の小型化を阻害する大きな要因になる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１６４６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、動作速度の低下を招かずに小型化が可能なＡ／Ｄ変換器を提供することである。
【課題を解決するための手段】
【０００７】
本実施形態によれば、アナログ入力電圧を所定ビット数のデジタル信号に変換するＡ／Ｄ変換器において、
電圧レベルがそれぞれ異なる複数の参照電圧の中から一つを選択可能な第１参照電圧発生部と、
前記複数の参照電圧の中から一つを選択可能な第２参照電圧発生部と、
アナログ入力電圧と、前記第１参照電圧発生部で選択された参照電圧と、のいずれかを選択する第１切替部と、
前記アナログ入力電圧と、前記第２参照電圧発生部で選択された参照電圧と、のいずれかを選択する第２切替部と、
前記第１切替部で選択した電圧が一端側に供給される第１キャパシタと、
前記第２切替部で選択した電圧が一端側に供給される第２キャパシタと、
前記第１キャパシタの他端側の電圧に基づいて前記アナログ入力電圧と前記第１参照電圧発生部で選択された参照電圧とを比較するか、または前記第２キャパシタの他端側の電圧に基づいて前記アナログ入力電圧と前記第２参照電圧発生部で選択された参照電圧とを比較し、比較結果に応じた二値信号を出力する比較信号生成部と、
前記第１キャパシタの他端側の電圧を前記比較信号生成部に入力するか否かを切り替える第３切替部と、
前記第２キャパシタの他端側の電圧を前記比較信号生成部に入力するか否かを切り替える第４切替部と、を備え、
前記第１参照電圧発生部および前記第２参照電圧発生部は、前記比較信号生成部が比較動作を行っている最中に、それぞれ新たな参照電圧を前記第１キャパシタの一端側と前記第２キャパシタの一端側とに供給し、
前記第３切替部および前記第４切替部は、前記比較信号生成部が比較動作を行っている最中に、前記第１キャパシタの他端側の電圧と前記第２キャパシタの他端側の電圧とを前記比較信号生成部に入力することを停止する。
【図面の簡単な説明】
【０００８】
【図１】一実施形態に係るＡ／Ｄ変換器１の概略構成を示すブロック図。
【図２】図１のＡ／Ｄ変換器１が比較を行う参照電圧の選択順序を示す図。
【図３】図１のＡ／Ｄ変換器１の処理タイミングを示す図。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら、本発明の実施形態を説明する。図１は一実施形態に係るＡ／Ｄ変換器１の概略構成を示すブロック図である。図１のＡ／Ｄ変換器１は、第１参照電圧発生部２と、第２参照電圧発生部３と、第１切替部４と、第２切替部５と、第１キャパシタ６と、第２キャパシタ７と、コンパレータ８と、制御部９とを備えている。
【００１０】
第１参照電圧発生部２は、制御部９からの制御信号に基づいて、電圧レベルがそれぞれ異なる複数の参照電圧の中から一つを選択する。第２参照電圧発生部３も、制御部９からの制御信号に基づいて、電圧レベルがそれぞれ異なる複数の参照電圧の中から一つを選択する。第１参照電圧発生部２と第２参照電圧発生部３は、例えば、最大参照電圧ノードＶREFと接地ノードの間に直列接続された複数のインピーダンス素子の段間に接続されたスイッチ群をオンまたはオフすることで参照電圧を取り出す。あるいは、他の手法で参照電圧を取得してもよい。
【００１１】
第１切替部４は、アナログ入力電圧Ａinと第１キャパシタ６の一端との間に接続される。第２切替部５は、アナログ入力電圧Ａinと第１キャパシタ７の一端との間に接続される。第１切替部４は短絡されると、アナログ入力電圧Ａinが第１キャパシタ６に入力される。第１参照電圧発生部２において、参照電圧が選択されている間、第１切替部４は、開放される。第２切替部５は短絡されると、アナログ入力電圧Ａinが第２キャパシタ７に入力される。第２参照電圧発生部３において、参照電圧が選択されている間、第２切替部５は、開放される。
【００１２】
第１キャパシタ６の一端に第１参照電圧発生部２で選択した参照電圧が供給されると、第１キャパシタ６の他端であるコンパレータ８の第１入力部の電圧がｉｎ１になる。第２キャパシタ７の一端に第２参照電圧発生部３で選択した参照電圧が供給されると、第２キャパシタ７の他端であるコンパレータ８の第１入力部の電圧がｉｎ２になる。
【００１３】
コンパレータ８は、第１キャパシタ６の他端側の電圧ｉｎ１に基づいてアナログ入力電圧Ａinと第１参照電圧発生部２で選択された参照電圧とを比較するか、または第２キャパシタ７の他端側の電圧ｉｎ2に基づいてアナログ入力電圧Ａinと第２参照電圧発生部３で選択された参照電圧とを比較し、比較結果に応じた二値信号を出力する。
【００１４】
コンパレータ８は、その内部に、入力部１１と、第３切替部１２と、第４切替部１３と、ラッチ（比較信号生成部）１４とを有する。
【００１５】
入力部１１は、第１キャパシタ６の他端側の電圧ｉｎ１が入力される第１入力部と、第２キャパシタ７の他端側の電圧ｉｎ２が入力される第２入力部とを有する。この他、入力部１１は、第１入力部ｉｎ１に入力された電圧信号をバッファリングもしくは増幅した信号を出力する第１出力部ｏｕｔ１と、第２入力部ｉｎ２に入力された電圧信号をバッファリングもしくは増幅した信号を出力する第２出力部ｏｕｔ２とを有する。
【００１６】
第３切替部１２は、入力部１１の第１出力部ｏｕｔ１とラッチ１４の第１入力部ｉｎ１との間の信号経路を遮断するか否かを切り替える。
【００１７】
第４切替部１３は、入力部１１の第２出力部ｏｕｔ２とラッチ１４の第２入力部ｉｎ２との間の信号経路を遮断するか否かを切り替える。
【００１８】
ラッチ１４は、入力部１１の第１出力部ｏｕｔ１とラッチ１４の第１入力部ｉｎ１を介して供給された参照電圧がアナログ入力電圧Ａinを超えたか否かを示す二値信号を出力するか、あるいは入力部１１の第２出力部ｏｕｔ２とラッチ１４の第２入力部ｉｎ２を介して供給された参照電圧がアナログ入力電圧Ａinを超えたか否かを示す二値信号を出力する。
【００１９】
制御部９は、その内部に逐次比較レジスタ１５を有し、ラッチ１４から出力された二値信号に基づいて、逐次比較レジスタ１５内の対応するビットの値を設定する。また、制御部９は、ラッチ１４から出力された二値信号に基づいて、第１切替部４、第２切替部５、第３切替部１２および第４切替部１３の切替を制御するとともに、第１参照電圧発生部２と第２参照電圧発生部３が選択する参照電圧を制御する。第１切替部４、第２切替部５は、別の制御信号により短絡もしくは解放してもよい。また、逐次比較レジスタ１５は、制御部９とは別個に設けてもよい。
【００２０】
この他、図１のＡ／Ｄ変換器１は、第５切替部１６と第６切替部１７を備えている。これら第５切替部１６と第６切替部１７は、第１切替部４と第２切替部５に連動して切り替えられる。第５切替部１６は、第１キャパシタ６の他端と接地ノードとの間に介挿されている。第６切替部１７は、第２キャパシタ７の他端と接地ノードとの間に介挿されている。第１切替部４、第２切替部５、第５切替部１６および第６切替部１７は、新たなアナログ入力電圧Ａinをサンプリングする際、すなわちアナログ入力電圧Ａinに応じた電荷を第１キャパシタ６と第２キャパシタ７に蓄積する際のみ短絡して、サンプリングが終わって参照電圧との比較動作を行う際には解放される。
【００２１】
図２は、図１のＡ／Ｄ変換器１が比較を行う参照電圧の選択順序を示す図である。この図は、アナログ入力電圧Ａinを１６段階の参照電圧と順に比較して、アナログ入力電圧Ａinを４ビットのデジタル信号に変換する例を示している。以下では、図２に示すように、アナログ入力電圧Ａinを４ビットのデジタル信号に変換する例を説明するが、本実施形態は、４ビット以外の任意のビット数のデジタル信号に変換することも可能である。
【００２２】
図２に示すように、図１のＡ／Ｄ変換器１は、まず、アナログ入力電圧Ａinを中間レベルの参照電圧１／２ＶREFと比較して、Ａ／Ｄ変換後のデジタル信号の最上位ビットＭＳＢのビット値を決定する。この参照電圧１／２ＶREFよりアナログ入力電圧Ａinが高ければ、ＭＳＢ＝１として、次に、アナログ入力電圧Ａinを参照電圧３／４ＶREFと比較して、デジタル信号の最上位ビットＭＳＢから２番目のビット（ＭＳＢ−１）のビット値を決定する。この参照電圧３／４ＶREFよりアナログ入力電圧Ａinが高ければ、ＭＳＢ−１＝１として、次に、アナログ入力電圧Ａinを参照電圧７／８ＶREFと比較して、デジタル信号の最上位ビットＭＳＢから３番目のビット（ＭＳＢ−２）のビット値を決定する。
【００２３】
このように、図１のＡ／Ｄ変換器１は、現在比較を行っているNビット目の参照電圧よりもアナログ入力電圧Ａinが高ければ、Nビット目の参照電圧に1/2(N+1)VREFを加えたものを次回の参照電圧とする。また、現在比較を行っているNビット目の参照電圧よりもアナログ入力電圧Ａinが低ければ、Nビット目の参照電圧から1/2(N+1)VREFを引いたものを次回の参照電圧とする。
【００２４】
本実施形態は、アナログ入力電圧Ａinをまず最初に参照電圧１／２ＶREFと比較し、その比較動作が終了する前に、次に比較を行う可能性のある参照電圧１／４ＶREFと３／４ＶREFを第１および第２キャパシタ７，８の各一端側に供給しておき、アナログ入力電圧Ａinと参照電圧１／２ＶREFとの比較動作が終了すると、すぐに次の比較動作を行えるようにする。
【００２５】
このように、本実施形態は、アナログ入力電圧Ａinと現在の参照電圧との比較動作を行っている最中に、次に比較を行う可能性のある２つの参照電圧を第１および第２キャパシタ６，７の一端側に供給しておき、比較結果が得られると、いずれかのキャパシタの他端側の電圧を選択して次の比較動作を行う。これにより、次に比較を行うべき参照電圧が準備できるまで待機しなければならない時間を削減でき、Ａ／Ｄ変換処理を高速化できる。また、本実施形態は、回路面積の増大の要因になるキャパシタと参照電圧発生部の数を削減でき、従来に比べて回路面積を削減できる。
【００２６】
図３は図１のＡ／Ｄ変換器１の処理タイミングを示す図である。以下、図１〜図３を用いて、本実施形態に係るＡ／Ｄ変換器１の動作を詳細に説明する。
【００２７】
まず、制御部９は、第１切替部４、第２切替部５、第５切替部１６および第６切替部１７を閉じて、アナログ入力電圧Ａinに応じた電荷を第１キャパシタ６と第２キャパシタ７の双方に蓄積するサンプリング処理を行う（時刻ｔ１〜ｔ２）。この時刻ｔ１〜ｔ２の間は、第１参照電圧発生部２と第２参照電圧発生部３は、どの参照電圧の選択も行わず、これらの出力ノードはハイインピーダンス状態に設定される。
【００２８】
アナログ入力電圧Ａinのサンプリング処理が終了すると、次に、制御部９は、第１切替部４、第２切替部５、第５切替部１６および第６切替部１７をオープンにする（時刻ｔ２）。これに並行して、制御部９は、第１参照電圧発生部２と第２参照電圧発生部３のいずれか一方で、１／２ＶREFを選択する。すなわち、最初に１／２ＶREFを選択して、Ａ／Ｄ変換後のデジタル信号の最上位ビットＭＳＢのビット値を決定する。
【００２９】
例えば、第１参照電圧発生部２が１／２ＶREFを選択したとする。第１参照電圧発生部２の出力ノードは第１キャパシタ６の一端側に接続されているため、第１キャパシタ６の一端側の電圧は、アナログ入力電圧Ａinから参照電圧１／２ＶREFに変化しようとする。第１キャパシタ６には、時刻ｔ１〜ｔ２の間にアナログ入力電圧Ａinに応じた電荷が蓄積されているため、電荷保存の法則により、アナログ入力電圧Ａinと参照電圧１／２ＶREFとの大小関係によって、第１キャパシタ６の他端側の電圧ｉｎ１が変化する。例えば、アナログ入力電圧Ａinが参照電圧１／２ＶREFよりも高いとすると、第１キャパシタ６の一端側の電圧が参照電圧１／２ＶREFに下がったことに合わせて、第１キャパシタ６の他端側の電圧も下がる（時刻ｔ３）。このように、時刻ｔ２〜ｔ３では、アナログ入力電圧Ａinを１／２ＶREFと比較して、その比較結果に応じて例えば第１キャパシタ６の他端側の電圧を変化させる。これは、後に説明するように、電荷保存の法則を利用してＡ／Ｄ変換後のデジタル信号の最上位ビットＭＳＢのビット値を決定するためであり、図３では、Charge MSBと表記している。
【００３０】
第１キャパシタ６の一端側の電圧に合わせて、第１キャパシタ６の他端側の電圧が確定すると、次に、制御部９は、コンパレータ８内の第３切替部１２を閉じて、第４切替部１３はオープンにする。これにより、第１キャパシタ６の他端側の電圧は、第３切替部１２を介して、コンパレータ８内のラッチ１４の入力ノードに供給される。Ａ／Ｄ変換後のデジタル信号の最上位ビットＭＳＢのビット値を決めるためのコンパレータ８の比較動作は時刻ｔ３で開始されることから、図３ではComp. MSBと表記している。
【００３１】
ラッチ１４は、入力ノードの電圧を所定の閾値電圧と比較して、その比較結果に応じた二値信号を出力する。この場合、第１キャパシタ６の他端側の電圧が初期状態よりも低くなることから、ラッチ１４は、例えば１を出力する。すなわち、ラッチ１４は、アナログ入力電圧Ａinが参照電圧よりも高ければ、例えば１を出力し、参照電圧以下であれば、例えば０を出力する。これにより、Ａ／Ｄ変換後のデジタル信号の最上位ビットＭＳＢのビット値が決定される。
【００３２】
制御部９が第３切替部１２を閉じて、ラッチ１４の入力ノードが第１キャパシタ６の他端側の電圧に応じて変化すると（時刻ｔ４）、すぐに制御部９は、第３切替部１２と第４切替部１３をオープンにするとともに、第１参照電圧発生部２と第２参照電圧発生部３に制御信号を送信して、第１参照電圧発生部２と第２参照電圧発生部３が選択する参照電圧を切り替える。最初は、アナログ入力電圧Ａinと参照電圧１／２ＶREFとの比較を行ってＡ／Ｄ変換後のデジタル信号のＭＳＢのビット値を決定したため、次に比較を行う可能性のある参照電圧は、デジタル信号の最上位から２番目のビット（ＭＳＢ−１）に対応する１／４ＶREFか、あるいは３／４ＶREFである。時刻ｔ４の時点では、ラッチ１４の出力信号レベルが確定しておらず、まだアナログ入力電圧Ａinと参照電圧１／２ＶREFとの比較結果が得られていないため、１／４ＶREFと３／４ＶREFのどちらが次に選択されるかわからない。そこで、１／４ＶREFと３／４ＶREFのそれぞれを第１キャパシタ６と第２キャパシタ７の一端側に供給しておく。この時点では、第３切替部１２と第４切替部１３がいずれもオープンであるため、これら参照電圧は、コンパレータ８には入力されない。このように、時刻ｔ４になると、アナログ入力電圧Ａinを１／４ＶREFおよび３／４ＶREFと比較して、その比較結果に応じて、第１キャパシタ６と第２キャパシタ７の他端側の電圧を変化させる。この比較動作は、Ａ／Ｄ変換後のデジタル信号の（ＭＳＢ−１）ビットを決めるためのものであり、図３では、Charge MSB-1と表記している。
【００３３】
制御部９が第３切替部１２と第４切替部１３をオープンにするタイミングと、第１および第２参照電圧発生部２，３に参照電圧の選択切替を指示するタイミングとは、例えば、直前に第１参照電圧発生部２と第２参照電圧発生部３に参照電圧の選択切替を指示した時刻から所定時間経過後としてもよい。すなわち、制御部９は、ラッチ１４の入出力ノードの信号レベルとは無関係に、上述したタイミングを設定してもよい。あるいは、制御部９は、ラッチ１４の出力信号レベルが変化すると、第３切替部１２と第４切替部１３をオープンにして、かつ第１および第２参照電圧発生部２，３に参照電圧の選択切替を指示してもよい。いずれにしても、制御部９は、コンパレータ８が比較動作を行っている最中に、第３切替部１２と第４切替部１３をオープンにするとともに、第１および第２参照電圧発生部２，３に参照電圧の選択切替を指示する。
【００３４】
制御部９は、ラッチ１４からアナログ入力電圧Ａinと参照電圧１／２ＶREFとの比較結果が出力されると（時刻ｔ５）、ラッチ１４の出力信号により、アナログ入力電圧Ａinと参照電圧１／２ＶREFの大小関係を判断する。例えば、アナログ入力電圧Ａinが参照電圧１／２ＶREFよりも高いと判断すると、次に参照電圧３／４ＶREFとの比較を行うために、第３切替部１２をオープンにするとともに、第４切替部１３を閉じる。これにより、第２キャパシタ７の他端側の電圧は、一端側に３／４ＶREFが供給されるため、アナログ入力電圧Ａinと３／４ＶREFとの大小関係に応じて変化する。例えば、アナログ入力電圧Ａinが３／４ＶREFよりも低いとすると、第２キャパシタ７の他端側の電圧は上昇することになり、ラッチ１４の入力ノードの電圧も上昇する。そして、ラッチ１４が比較動作を行うのに並行して、制御部９は、第３切替部１２と第４切替部１３をオープンにするとともに、第１参照電圧発生部２と第２参照電圧発生部３が選択する参照電圧を切り替えて、次に比較を行う可能性のある参照電圧を第１キャパシタ６と第２キャパシタ７の一端側に供給する（時刻ｔ６）。このように、時刻ｔ５になると、アナログ入力電圧Ａinと１／２ＶREFとの比較結果を考慮に入れて、アナログ入力電圧Ａinを１／４ＶREFまたは３／４ＶREFと比較した結果に基づいて、Ａ／Ｄ変換後のデジタル信号の最上位ビットから２番目のビット（ＭＳＢ−１）のビット値を決定する処理を行う。そこで、図３では、Comp. MSB-1と表記している。
以下、同様の処理手順に、Ａ／Ｄ変換後のデジタル信号の最上位ビットＭＳＢ側から最下位ビットＬＳＢ側に向けて、１ビットずつ順に、ビット値が決定される。
【００３５】
このように、本実施形態は、アナログ入力電圧Ａinとある参照電圧との比較を行っている最中に、次に比較を行う可能性のある２種類の参照電圧を第１キャパシタ６と第２キャパシタ７の一端側に供給しておき、アナログ入力電圧Ａinと参照電圧との比較結果が得られると、すぐに次の参照電圧との比較動作を行えるようにする。これにより、アナログ入力電圧Ａinとある参照電圧との比較結果が得られた後に、次の参照電圧が準備できるまで待機しなければならない時間を短縮でき、結果として、高速にＡ／Ｄ変換処理を行うことができる。
【００３６】
特に、本実施形態は、参照電圧発生部とキャパシタを２つずつ設けるだけでよいため、参照電圧発生部とキャパシタを３つずつ設けて高速化を図る従来のＡ／Ｄ変換器１と比べて、大幅に回路面積を削減でき、かつ処理速度では遜色ない優れたＡ／Ｄ変換器１を実現できる。
【００３７】
本実施形態に係るＡ／Ｄ変換器１は、必要に応じてビット数を増やすことが可能であり、また、高速化にも対応可能であるため、種々の目的に用いることができる。すなわち、本実施形態に係るＡ／Ｄ変換器１は、用途を問わず、汎用的に用いることができる。
【００３８】
本発明の一実施形態を説明したが、上述した実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３９】
１  Ａ／Ｄ変換器、２  第１参照電圧発生部、３  第２参照電圧発生部、４  第１切替部、５  第２切替部、６  第１キャパシタ、７  第２キャパシタ、８  コンパレータ、９  制御部、１１  入力部、１２  第３切替部、１３  第４切替部、１４  ラッチ、１５  逐次比較レジスタ、１６  第５切替部、１７  第６切替部
【図１】
2015041896.tif 000003
【図２】
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【図３】
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