(57)【要約】  【課題】  非晶質酸化物半導体をチャネル部とし、ボトムゲート構造とされた薄膜トランジスタにおいて、従来よりもチャネル長を短く形成することができる薄膜トランジスタの製造方法を提供する。  【解決手段】  ガラス基板１１上に、ゲート電極膜１２、ゲート絶縁膜１３、酸化物半導体層からなるチャネル部１４、およびドレイン部１６Ａ/ソース部１６Ｂ、をこの順に積層するＴＦＴの製造方法において、チャネル部１４の作製工程と、ドレイン部１６Ａ/ソース部１６Ｂの作製工程との間に、チタニウム酸化物膜（１５）を形成する第１の製膜工程と、チタニウム酸化物膜（１５）の上にインジウム系酸化物膜（１６）を形成する第２の製膜工程と、同一のマスクを用いて上記２つの酸化物膜（１５、１６）を積層方向に貫通するエッチングを行うエッチング処理工程と、をこの順に行う。【選択図】図１
2015026673.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、少なくともゲート電極膜、ゲート絶縁膜、酸化物半導体層からなるチャネル部、およびソース電極とドレイン電極をこの順に積層するボトムゲート構造を有する薄膜トランジスタの製造方法において、
前記酸化物半導体層を製膜する工程と、前記ソース電極および前記ドレイン電極を製膜する工程との間に、
チタニウム酸化物からなる第１の透明導電膜を製膜する第１の製膜工程と、
該第１の透明導電膜の上にインジウムを含む酸化物からなる第２の透明導電膜を製膜する第２の製膜工程と、
前記第１の透明導電膜および前記第２の透明導電膜を前記酸化物半導体層に至るまで貫通するようにエッチングを行うエッチング処理工程と、
をこの順に行うことを特徴とする薄膜トランジスタの製造方法。
【請求項２】
前記第１の製膜工程では、前記第１の透明導電膜を、原子層堆積法を用いて作製することを特徴とする請求項１記載の薄膜トランジスタの製造方法。
【請求項３】
前記第２の製膜工程では、前記第２の透明導電膜を、対向ターゲット式スパッタ法を用いて作製することを特徴とする請求項１または２記載の薄膜トランジスタの製造方法。
【請求項４】
前記エッチング処理工程は、前記第２の透明導電膜に対してウェットエッチング法を用いたエッチング処理を行う第１のエッチング処理工程と、前記第１の透明導電膜に対してドライエッチング法を用いたエッチング処理を行う第２のエッチング処理工程とを、この順に行うことを特徴とする請求項１〜３のうちいずれか１項記載の薄膜トランジスタの製造方法。
【請求項５】
前記第１の製膜工程と前記第２の製膜工程のエッチング処理を、同一のマスクを用いて行うことを特徴とする請求項１〜４のうちいずれか１項記載の薄膜トランジスタの製造方法。
【請求項６】
前記チャネル部の製膜は、非晶質のIGZO膜をゲート絶縁膜上に形成して行うことを特徴とする請求項１〜５のうちいずれか１項記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタの製造方法に関し、特に、チャネルが非晶質の酸化物半導体により形成されたボトムゲート構造の薄膜トランジスタの製造方法に関する。
【背景技術】
【０００２】
酸化物半導体、例えば、インジウム、ガリウム、亜鉛を含んで構成される非晶質の酸化物（以下、IGZO（登録商標）と称する）は、エネルギーギャップが大きく、透明であることや、低温で成膜しても薄膜トランジスタのチャネル領域として機能し、低温半導体としては移動度が高いという特長を有しており、透明性を利用したデバイス材料として、また、非晶質シリコン等の低温大面積用デバイス材料として期待されている(例えば、非特許文献１〜３を参照)。
【０００３】
従来の非晶質酸化物半導体、例えば、IGZOを用いた薄膜トランジスタのうちで、ボトムゲート構造を有する薄膜トランジスタの代表的な作製方法を図７を用いて説明する。
初めに、図７（Ａ）に示すように、無アルカリガラス基板１１１上にゲート電極となる金属、例えばモリブデン(Mo)をDCスパッタ法により成膜した後、ウェットエッチングにより加工し、ゲート電極１１２を形成する。
【０００４】
次に、図７（Ｂ）に示すように、例えばシリコン酸化膜(SiOx)をプラズマ増強化学気相堆積(PECVD)法により、ゲート絶縁膜１１３を形成する。次に、非晶質IGZOをDCスパッタ法により成膜した後、非晶質IGZOを蓚酸、リン酸・酢酸・硝酸の混酸、あるいは、硝酸第二セリウムアンモニウム水溶液等でウェットエッチングして、チャネル部１１４を形成する。
【０００５】
次に、図７（Ｃ）に示すように、SiOxからなるエッチストップ層１１５をPECVD法により成膜し、この後、テトラフルオロメタン（CF4）ガスおよび酸素ガスによりドライエッチングし、さらに図７（Ｄ）に示すように、ソース・ドレイン電極をチャネル部１１４に電気的に接続するための穴１１５Ｄを形成する。
【０００６】
次に、図７（Ｅ）に示すように、インジウム-錫酸化物(ITO)やインジウム-亜鉛酸化物(IZO)等のインジウム酸化物を含む透明導電膜をDCスパッタ法により成膜した後、透明導電（電極）膜１１６を蓚酸、リン酸・酢酸・硝酸の混酸、硝酸第二セリウムアンモニウム水溶液等でウェットエッチングし、さらに図７（Ｆ）に示すように、ドレイン部１１６Ａおよびソース部１１６Ｂを形成する。
【０００７】
最後に、SiOx膜からなる保護膜(図示せず)をPECVD法を用いて上記構造体を覆うように形成し、また、トランジスタを安定的に動作させるために、酸素が存在する雰囲気下において350℃〜400℃で加熱する。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】薄膜トランジスタ,薄膜材料デバイス研究会編，コロナ社
【非特許文献２】K.Nomura et al, Nature, Vol.432, p488-492,
【非特許文献３】Applied Physics Letters, Vol.89, No.11, pp.112123-1〜112123-3
【発明の概要】
【発明が解決しようとする課題】
【０００９】
インジウムと亜鉛を含む酸化物は、蓚酸やリン酸・酢酸・硝酸の混酸や、硝酸第二セリウムアンモニウム水溶液等でエッチングできることが知られている。そのため、図７（Ｅ）に示すように、透明導電膜１１６をウェットエッチングする際に、チャネル部１１４がエッチング液にさらされないように、エッチストップ層１１５Ｂを設けておく必要がある。
【００１０】
しかしながら、このようにエッチストップ層１１５Ｂを設けた場合、トランジスタのチャネル長はエッチストップ層１１５Ｂの幅ａ０で規定される。そして、この幅ａ０は、図２（Ｃ）（図７（Ｆ）の一部拡大図）に示すように、フォトリソグラフィー時の重ね精度が原因で、ドレイン部１１６Ａおよびソース部１１６Ｂの距離ｂ０よりも大きくなってしまうため、この幅を少なくとも上記幅ａ０と同じ程度まで減少させたいという要望がある。このように、上記幅ａ０を減少させることができれば、駆動電力の低下、さらには素子自体のサイズをコンパクト化することが可能となるので、その利用価値は極めて高い。
【００１１】
本発明は、上記事情に鑑みなされたものであり、非晶質酸化物半導体をチャネル部とし、ボトムゲート構造とされた薄膜トランジスタにおいて、従来よりもチャネル長を短く形成することができる薄膜トランジスタの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の薄膜トランジスタの製造方法は、
基板上に、少なくともゲート電極膜、ゲート絶縁膜、酸化物半導体層からなるチャネル部、およびソース電極とドレイン電極をこの順に積層するボトムゲート構造を有する薄膜トランジスタの製造方法において、
前記酸化物半導体層を製膜する工程と、前記ソース電極および前記ドレイン電極を製膜する工程との間に、
チタニウム酸化物からなる第１の透明導電膜を製膜する第１の製膜工程と、
該第１の透明導電膜の上にインジウムを含む酸化物からなる第２の透明導電膜を製膜する第２の製膜工程と、
前記第１の透明導電膜および前記第２の透明導電膜を前記酸化物半導体層に至るまで貫通するようにエッチングを行うエッチング処理工程と、
をこの順に行うことを特徴とするものである。
【００１３】
また、前記第１の製膜工程では、前記第１の透明導電膜を、原子層堆積法を用いて形成することが好ましい。
また、前記第２の製膜工程では、前記第２の透明導電膜を、対向ターゲット式スパッタ法を用いて形成することが好ましい。
【００１４】
また、前記エッチング処理工程は、前記第２の透明導電膜に対してウェットエッチング法を用いたエッチング処理を行う第１のエッチング処理工程と、前記第１の透明導電膜に対してドライエッチング法を用いたエッチング処理を行う第２のエッチング処理工程とを、この順に行うことが好ましい。
また、前記第１の製膜工程と前記第２の製膜工程のエッチング処理を、同一のマスクを用いて行うことが好ましい。
さらに、前記チャネル部は、非晶質のIGZOをゲート絶縁膜上に製膜することが好ましい。
【発明の効果】
【００１５】
エッチストップ層を成膜せずに、透明導電膜を、ITO膜やIZO膜といったインジウムを含む酸化膜と、酸化チタニウム(TiOx)膜との二層構造とし、これら２つの膜に対して同じマスクを使用してエッチングを行っているので、インジウムを含む酸化膜をエッチングすることにより形成されるソース‐ドレイン電極間の距離と同程度まで、酸化チタニウム(TiOx)膜をエッチングすることにより形成されるチャネル長を短くすることができる。
これにより、従来に比べて薄膜トランジスタの駆動電流を低下させることができ、さらにトランジスタ全体のサイズを小型化することができる。
【００１６】
また、非晶質IGZO膜、ITO膜あるいはIZO膜をFTS法により形成し、かつ、TiOx膜をALD法により形成した場合は、回路作製後のアニール温度を150℃に下げても、回路を安定的に動作させることができる。これにより、基板としてプラスチック材等の熱に弱い材料を使用することも可能となる。
【００１７】
また、近年、有機膜使用の光電変換部と、この光電変換部により撮像された映像を読み取る薄膜トランジスタとを交互に積層した装置が知られているが、このような薄膜トランジスタとして本発明方法により製造したものを用いた場合には、光電変換部の有機膜に熱的なダメージを与える虞を低減することができ、極めて有用である。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施形態（実施例１）に係る薄膜トランジスタの製造方法を示す工程図である。
【図２】実施例１を表す図１の工程図の一部を拡大して示す概略図（Ａ）、および実施例２を表す図６の工程図の一部を拡大して示す概略図（Ｂ）、および従来技術の一部を示す概略図（Ｃ）である。
【図３】実施例１に示す製造方法により製造された薄膜トランジスタのゲート電圧Vg−ドレイン電流Id特性を示すグラフである。
【図４】実施例１に示す製造方法により製造された薄膜トランジスタのドレイン電圧Vd−ドレイン電流Id特性を示すグラフである。
【図５】実施例１に係る薄膜トランジスタのバイアスストレス不安定性(BTI)特性を示すグラフである。
【図６】本発明の第２の実施形態（実施例２）に係る薄膜トランジスタの製造方法を示す工程図である。
【図７】従来の、薄膜トランジスタの製造方法を示す工程図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施形態に係る薄膜トランジスタの製造方法について、図面を用いて説明する。
図１（Ａ）〜（Ｇ）は、本発明の第１の実施形態に係る薄膜トランジスタの製造方法を説明するための工程図である。なお、以下の説明においては、薄膜トランジスタを単にＴＦＴと称することがある。
【００２０】
まず、図１（Ａ）に示すように、無アルカリガラス等からなるガラス基板１１上に、所定の金属（Mo等）よりなるゲート電極１２を成膜した後、フォトリソグラフィーによりレジストパターンを形成し、ウェットエッチングにより加工し、ゲート電極１２を形成する。レジストは、この後、剥離する。
【００２１】
ゲート電極１２としては、モリブデン（Mo）、クロム(Cr)、タングステン（W）、チタン（Ti）、金（Au）、銀（Ag）、プラチナ（Pt）等の金属、これら金属の合金、窒化物あるいは酸化物、ITO、IZOあるいはIGZO等のインジウムを含む透明導電性酸化物、および、これらの透明導電性酸化物を組み合わせた導電膜等を使用することができる。
【００２２】
また、その形成方法としては、抵抗加熱蒸着法、電子ビーム(EB)蒸着法、DCマグネトロンスパッタ法、RFマグネトロンスパッタ法、電子サイクロトロン共鳴(ECR)スパッタ法、あるいは対向ターゲットスパッタ（FTS）法等を利用できる。また、そのウェットエッチング液としては、材料を溶解できる酸性水溶液であれば種々の態様のものを使用することができる。
【００２３】
次に、図１（Ｂ）に示すように、ゲート電極１２（ゲート電極１２が存在しない領域についてはガラス基板１１上）にゲート絶縁膜１３を成膜する。ゲート絶縁膜１３としては、SiOxのほか、シリコン窒化膜(SiNx)、シリコン酸窒化膜(SiON)、アルミニウム酸化膜(AlOx)、タンタル酸化膜(TaOx)、ジルコニウム酸化膜(ZrOx)、ハフニウム酸化膜（HfOx）、およびこれらの膜を積層した多層膜等を用いることができる。
【００２４】
また、ゲート絶縁膜１３の成膜方法としては、PECVD法(誘導結合プラズマ(ICP)-CVD法、ECR-CVD法および表面波プラズマ(SWP)-CVD法等を含む)、ALD法(プラズマ増強(PE)-ALD法を含む)、RFマグネトロンスパッタ法、さらにはFTS法、EB等の蒸着法等の利用が可能である。
【００２５】
この後、図１（Ｂ）に示すように、非晶質IGZOに代表される非晶質酸化物半導体からなるチャネル部１４を成膜する。この非晶質酸化物半導体としては、上記IGZOの他、ITZO、TZO、IWZO、ZnO、AZTO、IGO、およびIZO等を用いることができる。
【００２６】
また、チャネル部１４の成膜方法としては、DCマグネトロンスパッタ法のほか、電子ビーム（EB）蒸着法や対向ターゲットスパッタ（FTS）法等を用いることができる。
チャネル部１４を成膜した後、フォトリソグラフィーによりレジストパターンを形成し、非晶質酸化物半導体を蓚酸、リン酸・酢酸・硝酸の混酸、あるいは硝酸第二セリウムアンモニウム水溶液等でウェットエッチングして、チャネル部１４を形成する。その後、レジストパターンを剥離する。
【００２７】
次に、図１（Ｃ）に示すように、チャネル部１４上にTiOx膜等からなるエッチストップ層１５を形成する。また、エッチストップ層１５の成膜方法としては、DCマグネトロンスパッタ法の他、電子ビーム（EB）蒸着法、RFマグネトロンスパッタ法、対向ターゲットスパッタ（FTS）法、さらには原子層堆積（ALD）法等を用いることができる。
【００２８】
次に、図１（Ｄ）に示すように、フォトリソグラフィーによりレジストパターンを形成し、TiOx膜等からなるエッチストップ層１５にドライエッチングを施して凹部１５Ｄを作成し、レジストを剥離することで、エッチストップ領域１５Ａ、Ｂ、Ｃを形成する。ドライエッチングでは容量結合型の反応性イオンエッチング(RIE)法のほか、誘導結合プラズマ‐反応性イオンエッチング（ICP-RIE）法等の手法を用いることができる。また、例えばテトラフルオロメタン（CF4）ガス等のフッ化炭素ガスやそれらと酸素の混合ガス等を用いてドライエッチングを行うこともできる。
【００２９】
次に、本実施例では、図７に示す従来技術と同じようにマスクを使用しており、この場合について図１（Ｅ）、（Ｆ）、（Ｇ）を用いて説明する。
まず、図１（Ｅ）に示すように、ITO、IZOあるいはIGZO等の、インジウムを含む透明導電性酸化物からなる透明導電膜１６を形成する。
また、透明導電膜１６の成膜方法としては、DCマグネトロンスパッタ法の他、RFマグネトロンスパッタ法や電子ビーム（EB）蒸着法等を用いることができる。
【００３０】
その後、図１（Ｆ）に示すように、フォトリソグラフィーによりレジストパターンを形成し、蓚酸、リン酸・酢酸・硝酸の混酸、さらには硝酸第二セリウムアンモニウム水溶液等を用いて透明導電膜１６をウェットエッチングして、ドレイン電極（ドレイン部）１６Ａおよびソース電極（ソース部）１６Ｂを形成する。
【００３１】
次に、図１（Ｇ）に示すように、上記透明導電膜１６の場合と同じレジストパターンをそのまま用いて、TiOx膜等からなるエッチストップ層１５をドライエッチングし、ＴＦＴのドレイン領域１５Ａ、１５Ｂ−１、１６Ａとソース領域１５Ｃ、１５Ｂ−２、１６Ｂとを形成する。その後レジストを剥離する。
【００３２】
このように、同一のマスクを用いて２つの膜のエッチングを行うようにし、しかも、ウェットエッチングは上層のインジウム系酸化物層（透明電極（導電）膜１６）のみについて行うようにしているので、チャンネル部１４のエッチング液によるダメージを防止しつつ、ソース‐ドレイン電極間と同じ長さとすることができるので、従来技術と比べて、チャネル長を大幅に短くすることができる。
【００３３】
次に、350℃-400℃の温度で1時間、酸素雰囲気中で、上記の構造体をアニールする。
なお、図１（Ｇ）に示すチャネル部１４や、ソース電極１６Ａとドレイン電極１６Ｂを対向ターゲットスパッタ（FTS）法を用いて形成し、かつ、エッチストップ層１５を原子層堆積（ALD）法を用いて形成した場合は、150℃の温度で1時間、真空雰囲気中にオゾンガスを導入した状態でアニールする。
【００３４】
なお、従来は、非晶質IGZO膜からなるチャネル部１１４（図７参照）、エッチストップ層１１５（図７参照）および透明導電膜１１６（図７参照）を成膜する際に、DCスパッタ法、プラズマCVD法等の、基板側にイオンが照射される方法を用いると、イオンダメージにより、非晶質IGZO膜の酸素が不足することから、安定動作をさせるために、酸素の存在する雰囲気下において350℃〜400℃でアニールをする必要があった。このため、従来は、熱に弱いプラスチックを基板に用いることが難しく、さらに熱に弱い有機膜等を利用した部材をＴＦＴと一体的にアニールすることが難しい、という問題が生じていた。
そこで、本発明の実施形態においては、上記のように低温でアニールをすることができるようにしているので、熱に弱いプラスチック基板を使用する場合や、有機膜等を設けた部材をこのＴＦＴと一体的にアニールするような場合には、特に有用である。
【００３５】
最後に、保護膜を形成する(図示せず)。保護膜には、SiOxのほか、SiNx、SiON、AlOx、TaOx、ZrOx、HfOx等の材料、それらの材料の積層体、さらに、エポキシ樹脂、シラザンポリマー、ポリイミド樹脂等の塗布型絶縁膜等を用いることができる。
【００３６】
また、成膜方法としては、プラズマCVD法(誘導結合プラズマ(ICP)-CVD法、電子サイクロトロン共鳴（ECR）-CVD法、表面波プラズマ(SWP)-CVD法等を含む)、ALD法(プラズマ増強(PE)ALD法を含む)、RFマグネトロンスパッタ法、対向ターゲットスパッタ（FTS）法、電子ビーム（EB）蒸着法あるいは塗布法等を用いることができる。
【００３７】
次に、本発明の第２の実施形態に係る薄膜トランジスタの製造方法について図６を用いて説明する。この第２の実施形態によれば、使用するマスクの枚数を１枚減らしたものとすることができる。なお、図６において（Ａ）〜（Ｃ）については、図１に示す実施形態のものと同様なので、図１の各部材と対応する部材については、図１のその部材の符号に１０を加えた符号を付すものとし、図６（Ａ）〜（Ｃ）の詳しい説明は省略する。
【００３８】
図６（Ａ）〜（Ｃ）に示すように、ガラス基板２１上にゲート電極２２、ゲート絶縁膜２３、チャネル部２４およびエッチストップ層２５を積層し、その後、図６（Ｄ）に示すように、ITO、IZO、IGZO等のインジウムを含む透明導電性酸化物からなる透明（導電）電極膜２６を形成する。
【００３９】
透明導電膜２６の成膜方法は、DCマグネトロンスパッタ法の他、RFマグネトロンスパッタ法、あるいは電子ビーム（EB）蒸着法等を用いて行う。
その後、フォトリソグラフィーによりレジストパターンを形成し、蓚酸、リン酸・酢酸・硝酸の混酸、あるいは硝酸第二セリウムアンモニウム水溶液等を用いてウェットエッチングして、図６（Ｅ）に示すように、ドレイン電極（ドレイン部）２６Ａとソース電極（ソース部）２６Ｂを形成する。
【００４０】
次に、図６（Ｆ）に示すように、透明導電（電極）膜２６を作成した場合と同じレジストパターンにて、TiOx膜等からなるエッチストップ層２５をドライエッチングし、ＴＦＴのドレイン領域（２５Ａと２６Ａ）、およびソース領域（２５Ｂと２６Ｂ）を形成する。その後レジストを剥離する。
【００４１】
したがって、第１の実施形態の場合と同様に、同一のマスクを用いて２つの膜のエッチングを行うようにし、しかも、ウェットエッチングは上層のインジウム系酸化物層（透明導電（電極）膜１６）のみを行うようにしているので、チャンネル部１４のエッチング液によるダメージを防止しつつ、ソース‐ドレイン電極間と同じ長さとすることができるので、従来技術と比べて、チャネル長を大幅に短くすることができる。
【００４２】
次に、350℃-400℃の温度で1時間、酸素雰囲気中にて、上記のＴＦＴ構造体をアニールする。
なお、図２（Ｆ）に示すように、チャネル部２４や、ドレイン電極２６Ａとソース電極２６ＢをFTS法を用いて形成し、かつ、エッチストップ層２５をALD法により形成した場合は、150℃の温度で1時間、真空雰囲気中にオゾンガスを導入した状態でアニールする。
したがって、上記実施例１の場合と同様に、低温でアニールすることができるので、熱に弱いプラスチック基板を使用する場合や、有機膜等をこのＴＦＴと一体的にアニールするような場合には、特に有用である。
【００４３】
最後に、保護膜を形成する(図示せず)。保護膜には、SiOxのほか、SiNx、SiON、AlOx、TaOx、ZrOx、HfOx等の材料、およびそれらの材料の積層膜、さらにはエポキシ樹脂、シラザンポリマー、ポリイミド樹脂等の塗布型絶縁膜等を用いることができる。
【００４４】
また、成膜方法としては、プラズマCVD法(誘導結合プラズマ(ICP)-CVD法、ECR-CVD法、表面波プラズマ(SWP)-CVD法等を含む)、ALD法(PEALD法を含む)、RFマグネトロンスパッタ法、FTS法、EB蒸着法、さらには各種塗布法等を用いることができる。
【実施例】
【００４５】
＜実施例１＞
以下、本発明の実施例１を説明する。なお、実施例１は上述した第１の実施形態に含まれるものであるから、再度、図１を用いて実施例１に係る薄膜トランジスタの製造方法を説明する。
【００４６】
まず、無アルカリガラス基板（１１）上にCr膜を、室温でDCスパッタ法を用いて50nmの厚さとなるように形成し、その後、フォトリソグラフィー(レジスト塗布、露光)によりレジストパターンを形成し、酸化セリウム水溶液によりCr膜をウェットエッチングし、レジストを剥離することで、ＴＦＴのゲート電極（１２）を形成した。なおゲート幅は10μmとなるように加工した（図１（Ａ）を参照）。
【００４７】
次に、ゲート電極（１２）上（ゲート電極（１２）が存在しない部分はガラス基板（１１）上）にAlOx膜からなるゲート絶縁膜（１３）を、110℃の温度にてPEALD法を用い50nmの厚さとなるように形成した。ここで、PEALD法等のベースとなるALD法は、得られたＴＦＴのピンホールが少なくなり、膜厚のコントロールが容易という利点を有する（特許第4192148号公報、三井造船技報 194, 2008-6, p7-12を参照）。
【００４８】
さらに、ゲート絶縁膜（１３）上に、非晶質IGZO膜からなるチャネル部（１４）を、室温でFTS法を用い50nmの厚さとなるように形成した。なお、ターゲットには(1114)組成からなるIGZOを用いた。
ここで、上記FTS法は、スパッタによる、下地層へのダメージを大幅に減少させることができるという利点を有する（例えば、特開平10-255987号公報、信学会J72-C2,No.4,p231-236，星ほか,を参照）。
【００４９】
その後、フォトリソグラフィーによりレジストパターンを形成し、蓚酸溶液により上記非晶質IGZO膜をウェットエッチングし、レジストを剥離することで、ＴＦＴのチャネル部（１４）を形成した（図１（Ｂ）を参照）。なおチャネル部（１４）の幅は14μmとなるように加工した。
【００５０】
次に、チャネル部（１４）上（チャネル部（１４）が存在しない部分はゲート絶縁膜（１３）上）にTiOx膜を、100℃の温度でALD法を用い、10nmの厚さとなるように形成した（図１（Ｃ）を参照）。
【００５１】
次に、フォトリソグラフィーによりレジストパターンを形成し、テトラフルオロメタン（CF4）ガスおよび酸素ガスにより、TiOx膜からなるエッチストップ層（１５）をドライエッチングし、レジストを剥離することで、TiOx膜からなるエッチストップ領域（３つの独立した領域１５Ａ、１５Ｂ、１５Ｃ）を形成した（図１（Ｄ）を参照）。なお、エッチストップ領域（１５Ｂ）の幅は8μmとなるように加工した。
【００５２】
次に、エッチストップ領域（１５Ａ、１５Ｂ、１５Ｃ）上に、IZO膜からなる透明導電膜１６を、室温でFTS法を用い、80nmの厚さとなるように形成した（図１（Ｅ）を参照）。
【００５３】
次に、フォトリソグラフィーによりレジストパターンを形成し、蓚酸溶液によりIZO膜からなる透明導電膜（１６）をウェットエッチングし、ドレイン部（１６Ａ）およびソース部（１６Ｂ）を形成した（図１（Ｆ）を参照）。また、ドレイン部（１６Ａ）とソース部（１６Ｂ）との距離（図２（Ａ）に示す距離ｂ１）は4μmとなるように加工した。
なお、この工程において、TiOxは、IZOに比して、蓚酸溶液に対するエッチング速度が極端に遅いので、エッチングを、一旦エッチストップ領域（１５Ｂ）の上表面にて停止させる。これにより、ウェットエッチング液によるチャネル部（１４）の浸食防止が担保される。
【００５４】
次に、上記透明導電膜１６の場合と同じレジストパターンを用いて、テトラフルオロメタン（CF4）ガスおよび酸素ガスを用いて、TiOx膜からなるスイッチストップ層（１５）をドライエッチングし、ＴＦＴのドレイン領域（１５Ａ、１５Ｂ−１、１６Ａ）とソース領域（１５Ｃ、１５Ｂ−２、１６Ｂ）を形成した。その後レジストを剥離した（図１（Ｇ）を参照）。
【００５５】
次に、真空雰囲気中にオゾンガスを導入し、150℃の温度で１時間、上記の構造体をアニールした。これにより、チャネル部（１４）の表面に存在するエッチング残渣を取り除くとともに、ＴＦＴのソース領域（１５Ｃ、１５Ｂ−２、１６Ｂ）とドレイン領域（１５Ａ、１５Ｂ−１、１６Ａ）が電気的にチャネル部（１４）のみを介して繋がるように形成した。
【００５６】
最後に、SiOx膜からなる保護膜を、室温でDCパルススパッタ法を用い60nmの厚さに形成した(図示せず)。
図２（Ａ）は、実施例１を用いて製造されたＴＦＴの一部を示す拡大図である。すなわち、本実施例方法によれば、チャネル長ａ１をドレイン電極（ドレイン部）１６Ａとソース電極（ソース部）１６Ｂ間の距離ｂ１と同じ長さとすることができる。
【００５７】
上記のようにして作製した実施例１に係るＴＦＴの電気特性について説明する。
【００５８】
実施例１に係る製造方法により作製したＴＦＴを測定して、得られた電気特性は以下の通りであった。
しきい値電圧:2.7V
電界効果移動度:8.5cm2/V/S
ON-OFF比:109以上
サブスレッショールドスイング:0.2V/dec
しきい値シフト:0.3V以下
【００５９】
このように、実施例１による薄膜トランジスタの製造方法により、しきい値シフトの少ない安定したＴＦＴを作製することができることが明らかとなった。
なお、図３は実施例１により作製されたＴＦＴの測定結果を示すもの（縦軸のみが対数表示）であり、実施例１により作製されたＴＦＴのゲート電圧Vg（V）−ドレイン電流Id（A）特性曲線を得るために測定データをプロットしたグラフを示すものである。これにより、しきい値電圧、電界効果移動度、ON-OFF比、サブスレッショールドスイング等に関する上記値が得られる。
【００６０】
また、図４は実施例１により作製されたＴＦＴのドレイン電圧Vd（V）−ドレイン電流Id（1×10-4A）特性曲線を得るために測定データをプロットしたグラフを示すものである。
さらに、図５は、所定のゲート電圧に−５Ｖを、総ストレス時間分積算した時に、しきい値がどこに位置するかをプロットして得たグラフであり、所定時間（3,000秒）内の電圧シフトは0.3Ｖ以内の範囲に収まっていることが明らかであるから、これにより実施例１で作製されたＴＦＴが安定的に動作していることが確認された。
【００６１】
なお、上記の電界効果移動度はチャネル長を4μmとして計算した値である。8μmとして計算した場合は、電界効果移動度が17cm2/V/Sとなり、非晶質IGZOの一般的な電界効果移動度(10cm2/V/S以下)よりも大きな値となってしまう。したがって、チャネル長は4μm程度とすることが好ましく、これは、トランジスタのチャネル長をドレイン電極１６ａとソース電極１６ｂ間の距離と同じ長さとする本実施例方法を用いることにより容易に実現することができる。
【００６２】
＜実施例２＞
以下、本発明の実施例２を説明する。なお、実施例２は上述した第２の実施形態に含まれるものであるから、再度、図６を用いて実施例２に係る薄膜トランジスタの製造方法を説明する。
【００６３】
まず、無アルカリガラス基板（２１）上にCr膜を、室温でDCスパッタ法を用いて50nmの厚さとなるように形成し、その後、フォトリソグラフィー(レジスト塗布、露光)によりレジストパターンを形成し、酸化セリウム水溶液によりCr膜をウェットエッチングし、レジストを剥離することで、ＴＦＴのゲート電極（２２）を形成した。なおゲート幅は10μmとなるように加工した（図６（Ａ）を参照）。
【００６４】
次に、ゲート電極（２２）上（ゲート電極（２２）が存在しない部分はガラス基板（２１）上）にAlOx膜からなるゲート絶縁膜（２３）を、110℃の温度にてPEALD法を用い50nmの厚さとなるように形成した。
さらに、ゲート絶縁膜（２３）上に、非晶質IGZO膜を、室温でFTS法を用い50nmの厚さとなるように形成した。なお、ターゲットには(1114)組成からなるIGZOを用いた。
【００６５】
その後、フォトリソグラフィーによりレジストパターンを形成し、蓚酸溶液により上記非晶質IGZO膜をウェットエッチングし、レジストを剥離することで、ＴＦＴのチャネル部（２４）を形成した（図６（Ｂ）を参照）。なおチャネル部（２４）の幅は14μmとなるように加工した。
【００６６】
次に、チャネル部（２４）上（チャネル部（２４）が存在しない部分はゲート絶縁膜（２３）上）にTiOx膜からなるエッチストップ層２５を、100℃の温度でALD法を用い10nmの厚さとなるように形成した（図６（Ｃ）を参照）。
次に、エッチストップ層（２５）上に、IZO膜を、室温でFTS法を用い80nmの厚さとなるように形成した（図６（Ｄ）を参照）。
【００６７】
次に、フォトリソグラフィーによりレジストパターンを形成し、蓚酸溶液によりIZO膜からなる透明導電膜（２６）をウェットエッチングし、図６に示すように、ドレイン領域（ドレイン部）（２６Ａ）およびソース領域（ソース部）（２６Ｂ）を形成した。ドレイン領域（ドレイン部）（２６Ａ）とソース領域（ソース部）（２６Ｂ）との距離は4μmとなるように加工した。
【００６８】
なお、この工程において、TiOxは、IZOに比して、蓚酸溶液に対するエッチング速度が極端に遅いので、エッチングを、一旦エッチストップ層（２５）の上表面で停止させる。これにより、ウェットエッチング液によるチャネル部（２４）の浸食防止が担保される。
【００６９】
次に、図６（Ｆ）に示すように、透明導電膜（２６）の場合と同じレジストパターンを用いて、テトラフルオロメタン（CF4）ガスおよび酸素ガスを用いて、TiOx膜からなるスイッチストップ層（２５）をドライエッチングし、ＴＦＴのドレイン領域（ドレイン部）（２５Ａ、２６Ａ）とソース領域（ソース部）（２５Ｂ、２６Ｂ）を形成した。その後レジストを剥離した。
【００７０】
次に、真空雰囲気中にオゾンガスを導入し、150℃の温度で１時間、上記の構造体をアニールする。これにより、チャネル部（２４）の表面に存在するエッチング残渣を取り除くとともに、ＴＦＴのソース領域（２５Ｂ、２６Ｂ）とドレイン領域（２５Ａ、２６Ａ）が電気的にチャネル部（２４）のみを介して繋がるように形成した。
【００７１】
最後に、SiOx膜からなる保護膜を、室温でDCパルススパッタ法を用い60nmの厚さに形成した(図示せず)。
図２（Ｂ）は、実施例２を用いて製造されたＴＦＴの一部を示す拡大図である。すなわち、本実施例方法によれば、チャネル長ａ２を、ドレイン部（２６Ａ）とソース部（２６Ｂ）間の距離ｂ２と同じ長さとすることができる。
【００７２】
上記のようにして作製した実施例２に係るＴＦＴによれば、上記実施例１とほぼ同様の電気特性を得ることができる。
実施例２に係る薄膜トランジスタの製造方法によれば、マスク処理を従来に比べて１回減らすようにしても、得られたＴＦＴの電気特性を十分に良好なものとすることができ、しきい値シフトの少ない安定したＴＦＴを作製することができた。
【符号の説明】
【００７３】
１１、２１、１１１      ガラス基板
１２、２２、１１２      ゲート電極
１３、２３、１１３      ゲート絶縁膜
１４、２４、１１４      チャネル部
１５、２５、１１５      エッチストップ層（TiOx膜）
１５Ａ、１５Ｂ、１５Ｃ、２５Ａ、２５Ｂ、１１５Ａ、１１５Ｂ
エッチストップ領域
１６、２６、１１６      透明導電（電極）膜（ITO（IZO）膜）
１６Ａ，２６Ａ，１１６Ａ      ドレイン電極（ドレイン部）
１６Ｂ，２６Ｂ，１１６Ｂ      ソース電極（ソース部）
１５Ａ，１５Ｂ-１，１６Ａ、２５Ａ，２６Ａ      ドレイン領域
１５Ｃ，１５Ｂ-２，１６Ｂ、２５Ｂ，２６Ｂ      ソース領域
ａ１、ａ２、ａ０      チャネル長
ｂ１、ｂ２、ｂ０      ドレイン部とソース部間の距離
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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