(57)【要約】【課題】スペーサプロセスで形成されたスペーサパターンが被加工膜の表面に対して内側に傾かないようにすることができるパターン形成方法を提供する。【解決手段】実施形態によれば、まず、加工対象上に形成されたハードマスク層３１上に芯材パターン３３を形成する。その後、ハードマスク層３１上にスペーサ膜３４を形成する。ついで、スペーサ膜３４をエッチバックする。その後、スペーサ膜３４で周囲を囲まれた芯材パターン３３間を埋め込み膜３５で埋め込む。ついで、芯材パターン３３と埋め込み膜３５とを同時に除去する。その後、スペーサ膜３４をマスクに用いてハードマスク層３１および加工対象を加工する。【選択図】図４−２
2015026805.tif 000002
【特許請求の範囲】
【請求項１】
加工対象上にハードマスク層を形成し、
前記ハードマスク層上に、所定の形状の芯材パターンを形成し、
前記芯材パターンを形成した前記ハードマスク層上にスペーサ膜を形成し、
前記芯材パターンの上面が露出するとともに、前記芯材パターン間の前記ハードマスク層の上面が露出するように、前記スペーサ膜をエッチバックし、
前記スペーサ膜で周囲を囲まれた前記芯材パターン間を埋め込むように、前記ハードマスク層上に埋め込み層を形成し、
前記芯材パターンと前記埋め込み層とを同時に除去して前記スペーサ膜からなるスペーサパターンを形成し、
前記スペーサパターンをマスクに用いて前記ハードマスク層を加工し、
加工された前記ハードマスク層をマスクに用いて前記加工対象にパターンを形成するパターン形成方法。
【請求項２】
前記埋め込み層は、有機膜からなる請求項１に記載のパターン形成方法。
【請求項３】
前記埋め込み層の形成では、光照射時または熱印加時の収縮の度合いが異なる有機膜からなる複数層の埋め込み膜を積層し、
前記複数層の埋め込み膜は、最も下位に位置する埋め込み膜よりも上位に位置する埋め込み膜の方が前記収縮の度合いが大きい請求項１に記載のパターン形成方法。
【請求項４】
前記埋め込み層の形成では、前記埋め込み膜の形成時に前記埋め込み膜に対して光照射または熱印加を行う請求項３に記載のパターン形成方法。
【請求項５】
加工対象上にハードマスク層を形成し、
前記ハードマスク層上に、所定の形状の芯材パターンを形成し、
前記芯材パターンを形成した前記ハードマスク層上にスペーサ膜を形成し、
前記芯材パターンの上面が露出するとともに、前記芯材パターン間の前記ハードマスク層の上面が露出するように、前記スペーサ膜をエッチバックし、
前記スペーサ膜で周囲を囲まれた前記芯材パターン間を埋め込むように、前記ハードマスク層上に、光照射時または熱印加時の収縮の度合いが異なる有機膜からなる複数層の埋め込み膜を積層した埋め込み層を形成し、
前記芯材パターンを除去し、
前記埋め込み層に対して、光照射または熱印加を行って、前記埋め込み層を収縮させ、
前記埋め込み層を除去して前記スペーサ膜からなるスペーサパターンを形成し、
前記スペーサパターンをマスクに用いて前記ハードマスク層を加工し、
加工された前記ハードマスク層をマスクに用いて前記加工対象にパターンを形成するパターン形成方法。
【請求項６】
前記埋め込み層の形成では、前記複数層の埋め込み膜は、最も下位に位置する埋め込み膜よりも上位に位置する埋め込み膜の方が前記収縮の度合いが大きい請求項５に記載のパターン形成方法。
【請求項７】
メモリセルを構成し、第１の方向に延在し、前記第１の方向に直交する第２の方向に所定の間隔で配置されるワード線を含む半導体装置の製造方法において、
加工対象上にハードマスク層を形成し、
前記ハードマスク層上に、前記第１の方向に延在するラインアンドスペース状の有機膜からなる芯材パターンを形成し、
前記芯材パターンを形成した前記ハードマスク層上に、無機膜からなるスペーサ膜を形成し、
前記芯材パターンの上面が露出するとともに、前記芯材パターン間の前記ハードマスク層の上面が露出するように、前記スペーサ膜をエッチバックし、
前記スペーサ膜で周囲を囲まれた前記芯材パターン間を埋め込むように、前記ハードマスク層上に有機膜からなる埋め込み層を形成し、
前記芯材パターンと前記埋め込み層とを同時に除去して前記スペーサ膜からなるスペーサパターンを形成し、
前記スペーサパターンをマスクに用いて前記ハードマスク層を加工し、
加工された前記ハードマスク層をマスクに用いて前記加工対象を加工し、ワード線を含む配線パターンを形成する半導体装置の製造方法。
【請求項８】
前記ハードマスク層の形成前に、半導体基板上にトンネル絶縁膜と浮遊ゲート電極膜とを形成し、
前記浮遊ゲート電極膜から前記半導体基板に至る、前記第１の方向に所定の間隔で配置され前記第２の方向に延在するトレンチを形成し、
前記トレンチ内に素子分離絶縁膜を埋め込み、
前記素子分離絶縁膜および前記浮遊ゲート電極膜上に電極間絶縁膜を形成し、
前記電極間絶縁膜上に前記加工対象となる制御ゲート電極膜を形成する請求項７に記載の半導体装置の製造方法。
【請求項９】
前記埋め込み層は、有機膜からなる請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施の形態は、一般的に、パターン形成方法および半導体装置の製造方法に関する。
【背景技術】
【０００２】
デバイス微細化の要求に伴い、リソグラフィの微細化が加速している。このため、パターンに必要なピッチは現在の露光装置（たとえば、ＡｒＦ液浸露光装置）で解像できる限界より小さくなっている。この場合、リソグラフィを一度行っただけでは、所望の微細ピッチのパターンを形成することができない。そこで、スペーサプロセス（側壁加工プロセス）が知られている。スペーサパターンをマスクに下地を加工するポジ型プロセスでは、まず、被加工膜上にハードマスク層を形成し、ハードマスク層上に所定形状の芯材を形成する。ついで、芯材の周囲にスペーサを形成し、スペーサ上部を除去する。その後、芯材を抜く。以上のプロセスによってスペーサパターンが形成される。そして、スペーサパターンをマスクとして、ハードマスク層を加工し、ハードマスク層をマスクとして、下地の被加工膜を加工してパターンを形成する。
【０００３】
しかし、従来のスペーサプロセスでは、たとえばスペーサパターンが比較的剛性の小さな膜によって構成される場合に、芯材除去時に、芯材が存在していた側に、スペーサパターンが内側に傾いてしまう場合があった。このように内側に傾いたスペーサパターンを用いて、ハードマスク層を加工すると、ハードマスク層もスペーサパターンと同様に傾いてしまう。甚だしい場合には、ハードマスク層の上部が閉塞してしまう場合もある。このように、傾いたスペーサパターンが形成されてしまうと、被加工膜に良好なパターンを形成することができない。そのため、スペーサパターンが被加工膜の表面に対して垂直に形成されるようにすることが望まれている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００８−５１２００２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一つの実施形態は、スペーサプロセスで形成されたスペーサパターンが被加工膜の表面に対して内側に傾かないようにすることができるパターン形成方法および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一つの実施形態によれば、まず、加工対象上にハードマスク層を形成し、ついで、前記ハードマスク層上に、所定の形状の芯材パターンを形成する。その後、前記芯材パターンを形成した前記ハードマスク層上にスペーサ膜を形成する。ついで、前記芯材パターンの上面が露出するとともに、前記芯材パターン間の前記ハードマスク層の上面が露出するように、前記スペーサ膜をエッチバックする。その後、前記スペーサ膜で周囲を囲まれた前記芯材パターン間を埋め込むように、前記ハードマスク層上に埋め込み層を形成する。ついで、前記芯材パターンと前記埋め込み層とを同時に除去して前記スペーサ膜からなるスペーサパターンを形成する。その後、前記スペーサパターンをマスクに用いて前記ハードマスク層を加工し、さらに、加工された前記ハードマスク層をマスクに用いて前記加工対象にパターンを形成する。
【図面の簡単な説明】
【０００７】
【図１】図１は、ＮＡＮＤ型フラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。
【図２】図２は、メモリセル領域の一部のレイアウトパターンを示す平面図である。
【図３】図３は、図２のＡ−Ａ断面図である。
【図４−１】図４−１は、第１の実施形態によるパターン形成方法の一例を模式的に示す一部断面図である（その１）。
【図４−２】図４−２は、第１の実施形態によるパターン形成方法の一例を模式的に示す一部断面図である（その２）。
【図４−３】図４−３は、第１の実施形態によるパターン形成方法の一例を模式的に示す一部断面図である（その３）。
【図５】図５は、埋め込み膜の形成状態の他の例を模式的に示す一部断面図である。
【図６】図６は、第３の実施形態によるパターン形成方法の手順の一例を模式的に示す断面図である。
【図７】図７は、第４の実施形態によるパターン形成方法の手順の一例を模式的に示す断面図である。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態にかかるパターン形成方法および半導体装置の製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。また、以下の実施形態で用いられる半導体装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる場合がある。さらに、以下で示す膜厚は一例であり、これに限定されるものではない。
【０００９】
（第１の実施形態）
以下では、不揮発性半導体記憶装置としてのＮＡＮＤ型フラッシュメモリ装置に実施形態を適用した場合について説明する。ＮＡＮＤ型フラッシュメモリ装置は、メモリセルトランジスタ（以下、メモリセルともいう）が多数マトリクス状に配置されるメモリセル領域と、メモリセルを駆動するための周辺回路トランジスタを含む周辺回路領域と、を有する。
【００１０】
図１は、ＮＡＮＤ型フラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、２個の選択ゲートトランジスタＳＴ１，ＳＴ２と、これらの選択ゲートトランジスタＳＴ１，ＳＴ２間に複数個（たとえば、２n個（ｎは正の整数））のメモリセルＭＣが直列接続されたメモリセル列とからなるＮＡＮＤセルユニット（メモリユニット）Ｓｕが行列状に配置されることによって構成されている。ＮＡＮＤセルユニットＳｕ内において、複数個のメモリセルＭＣは隣接するもの同士でソース／ドレイン領域を共用して形成されている。
【００１１】
図１中のＸ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルＭＣは、ワード線（制御ゲート線）ＷＬにより共通接続されている。また、図１中のＸ方向に配列された選択ゲートトランジスタＳＴ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＳＴ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＳＴ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢの一方の端は、図１中のＸ方向に直交するＹ方向（ビット線方向、ゲート長方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＳＴ２は、ソース領域を介して図１中のＸ方向に延びるソース線ＳＬに接続されている。
【００１２】
図２は、メモリセル領域の一部のレイアウトパターンを示す平面図である。半導体基板１に、素子分離領域としてのＳＴＩ（Shallow  Trench  Isolation）２が図２中のＹ方向に延在して、Ｘ方向に所定の間隔で複数本形成され、これによって隣接する活性領域３が図２中のＸ方向に分離された状態となっている。活性領域３と直交する図２中のＸ方向に延在して、ラインアンドスペース状にＹ方向に所定間隔でメモリセルＭＣのワード線ＷＬが形成されている。
【００１３】
また、図２中のＸ方向に延在した２本の選択ゲート線ＳＧＬ１が、隣接して並行に形成されている。隣接する２本の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。この例ではビット線コンタクトＣＢは、隣接する活性領域３にＹ方向の位置を交互に変えて配置されている。すなわち、２本の選択ゲート線ＳＧＬ１の間において、一方の選択ゲート線ＳＧＬ１側に寄せて配置されるビット線コンタクトＣＢと、他方の選択ゲート線ＳＧＬ１側に寄せて配置されたビット線コンタクトＣＢとが、交互に配置された、いわゆる千鳥状に配置された状態である。
【００１４】
選択ゲート線ＳＧＬ１と所定本数のワード線ＷＬを存した位置に、選択ゲート線ＳＧＬ１の場合と同様にして、図２中のＸ方向に延在した２本の選択ゲート線ＳＧＬ２が並行して形成されている。そして、２本の選択ゲート線ＳＧＬ２間の活性領域３にはソース線コンタクトＣＳが配置されている。
【００１５】
ワード線ＷＬと交差する活性領域３上にはメモリセルＭＣの積層ゲート構造ＭＧが形成され、選択ゲート線ＳＧＬ１，ＳＧＬ２と交差する活性領域３上には選択ゲートトランジスタＳＴ１，ＳＴ２のゲート構造ＳＧ１，ＳＧ２が形成されている。
【００１６】
図３は、図２のＡ−Ａ断面図である。すなわち、活性領域３における選択ゲートトランジスタＳＴ１，ＳＴ２のゲート構造ＳＧ１，ＳＧ２と、２つの選択ゲートトランジスタＳＴ１，ＳＴ２間に配置されたメモリセルＭＣの積層ゲート構造ＭＧと、を示したものである。この図３において、シリコン基板などの半導体基板１上に形成されたメモリセルＭＣの積層ゲート構造ＭＧおよび選択ゲートトランジスタＳＴ１，ＳＴ２のゲート構造ＳＧ１，ＳＧ２は、トンネル絶縁膜１１を介して浮遊ゲート電極膜１２と、電極間絶縁膜１３と、制御ゲート電極膜１４とが順次積層された構造を有する。なお、選択ゲートトランジスタＳＴ１，ＳＴ２のゲート構造ＳＧ１，ＳＧ２の電極間絶縁膜１３には、浮遊ゲート電極膜１２と制御ゲート電極膜１４とを導通するための開口１３ａが形成され、この開口１３ａ内に制御ゲート電極膜１４が埋め込まれている。これによって、選択ゲートトランジスタＳＴ１，ＳＴ２では、浮遊ゲート電極膜１２と制御ゲート電極膜１４とでゲート電極が構成される。
【００１７】
トンネル絶縁膜１１としては、熱酸化膜や熱酸窒化膜、ＣＶＤ（Chemical  Vapor  Deposition）酸化膜やＣＶＤ酸窒化膜、あるいはＳｉを挟んだ絶縁膜やＳｉがドット状に埋め込まれた絶縁膜などを用いることができる。浮遊ゲート電極膜１２としては、Ｎ型不純物もしくはＰ型不純物がドーピングされた多結晶シリコンや、Ｍｏ，Ｔｉ，Ｗ，ＡｌもしくはＴａなどを用いたメタル膜もしくはポリメタル膜、または窒化膜などを用いることができる。電極間絶縁膜１３としては、シリコン酸化膜やシリコン窒化膜、シリコン酸化膜とシリコン窒化膜との積層構造のＯＮＯ（Oxide-Nitride-Oxide）膜、酸化アルミニウム膜や酸化ハフニウム膜などの高誘電率膜、またはシリコン酸化膜もしくはシリコン窒化膜などの低誘電率膜と高誘電率膜との積層構造などを用いることができる。制御ゲート電極膜１４としては、Ｎ型不純物もしくはＰ型不純物がドーピングされた多結晶シリコンやＭｏ，Ｔｉ，Ｗ，ＡｌもしくはＴａなどを用いたメタル膜もしくはポリメタル膜、または多結晶シリコン膜と金属シリサイド膜との積層構造などを用いることができる。
【００１８】
積層ゲート構造ＭＧ−ＭＧ間、積層ゲート構造ＭＧ−ゲート構造ＳＧ１，ＳＧ２間の半導体基板１の表面付近にはソース／ドレイン領域となる不純物拡散領域１５ａが形成されている。また、隣接するゲート構造ＳＧ１−ＳＧ１間、ＳＧ２−ＳＧ２間の半導体基板１の表面付近には、不純物拡散領域１５ａと同じくソース／ドレイン領域となる不純物拡散領域１５ｂがそれぞれ形成されている。
【００１９】
隣接する一対の積層ゲート構造ＭＧ−ＭＧ間や、積層ゲート構造ＭＧ−ゲート構造ＳＧ１，ＳＧ２間、ゲート構造ＳＧ１−ＳＧ１間、ＳＧ２−ＳＧ２間の側壁面には、たとえばシリコン酸化膜からなる側壁絶縁膜１６が形成されている。ここでは、積層ゲート構造ＭＧ−ＭＧ間と積層ゲート構造ＭＧ−ゲート構造ＳＧ１，ＳＧ２間には、側壁絶縁膜１６が埋め込まれるように形成されているが、ゲート構造ＳＧ１−ＳＧ１間、ＳＧ２−ＳＧ２間には、完全には側壁絶縁膜１６が埋め込まれておらず、対向する側壁面に側壁絶縁膜１６が設けられるように形成されている。
【００２０】
ゲート構造ＳＧ１−ＳＧ１間、ＳＧ２−ＳＧ２間の対向する側壁絶縁膜１６間の半導体基板１の表面付近には、ビット線コンタクトＣＢおよびソース線コンタクトＣＳのコンタクト抵抗を下げるための不純物拡散領域１５ｃが形成されている。この不純物拡散領域１５ｃは、不純物拡散領域１５ｂよりも幅寸法が狭く、拡散深さ（ｐｎ接合の深さ）が深く形成されており、ＬＤＤ（Lightly  Doped  Drain）構造とされている。
【００２１】
また、側壁絶縁膜１６が形成された積層ゲート構造ＭＧ上とゲート構造ＳＧ１，ＳＧ２上には、層間絶縁膜１７が形成されている。メモリセルＭＣの列の一方の端部に配置される隣接するゲート構造ＳＧ１−ＳＧ１間には、層間絶縁膜１７の上面から半導体基板１の表面に達するビット線コンタクトＣＢが形成されている。前述のように、ビット線コンタクトＣＢは平面視上、千鳥状に交互に配置されており、図３の場合には右側に寄った位置に形成されている。また、メモリセルＭＣの列の他方の端部に配置される隣接するゲート構造ＳＧ２−ＳＧ２間には、層間絶縁膜１７の上面から半導体基板１の表面に達するソース線コンタクトＣＳが、ビット線ＢＬ下方を横断するように形成される。なお、図３に示されるメモリセルの構造は一例である。
【００２２】
つぎに、パターン形成方法についてＮＡＮＤ型フラッシュメモリ装置を形成する場合を例に挙げて説明する。図４−１〜図４−３は、第１の実施形態によるパターン形成方法の一例を模式的に示す一部断面図である。なお、ここでは、１つのメモリユニットＳｕの選択ゲート線ＳＧＬ１，ＳＧＬ２（以下、ＳＧＬという）間のラインアンドスペース状のワード線ＷＬが配置される一部の領域を図示している。
【００２３】
まず、所定の導電型のシリコン基板などの半導体基板上に、トンネル絶縁膜と浮遊ゲート電極膜とを形成し、フォトリソグラフィ技術とＲＩＥ法などのエッチング技術によって、半導体基板に至るトレンチを形成する。このトレンチは、Ｙ方向（ビット線方向）に延在し、Ｘ方向（ワード線方向）に所定の間隔で形成される。ついで、トレンチ内に、シリコン酸化膜などの絶縁膜を埋め込み、ＳＴＩを形成する。その後、半導体基板上の全面に、電極間絶縁膜を形成し、フォトリソグラフィ技術とエッチング技術とを用いて、選択ゲート線ＳＧＬ１，ＳＧＬ２の形成領域に電極間絶縁膜を貫通する開口を形成する。そして、半導体基板上の全面に、制御ゲート電極膜を形成する。なお、加工対象は、半導体基板上に形成されたトンネル絶縁膜、浮遊ゲート電極膜、電極間絶縁膜および制御ゲート電極膜１４であるが、以下の断面図では、加工対象として最上層の制御ゲート電極膜１４のみを図示して説明を行う。また、制御ゲート電極膜１４として、Ｓｉが用いられるものとする。
【００２４】
ついで、図４−１（ａ）に示されるように、加工対象（制御ゲート電極膜１４）上の全面に、ハードマスク層３１と、反射防止膜３２と、を順に積層させる。ハードマスク層３１として、たとえばＳＯＣ（Spin On Carbon）膜を用いることができ、反射防止膜３２として、ＳＯＧ（Spin On Glass）膜を用いることができる。さらに、反射防止膜３２上にレジストを塗布し、リソグラフィ技術によって、Ｘ方向に延在するラインパターンがＹ方向に所定の間隔で配置されるラインアンドスペース状のパターン（周期パターン）を有するようにパターニングしたレジストパターンからなる芯材パターン３３を形成する。
【００２５】
その後、図４−１（ｂ）に示されるように、反射防止膜３２上と芯材パターン３３上に、スペーサ（側壁）膜３４を形成する。スペーサ膜３４は、芯材パターン３３をコンフォーマルに覆うように形成される。スペーサ膜３４として、たとえばＳｉＯ2膜を用いることができる。また、スペーサ膜３４の成膜中に、レジストパターンが熱変性されないように、スペーサ膜３４は低温で形成されることが望ましい。スペーサ膜３４は、たとえばＡＬＤ（Atomic  Layer  Deposition）法を用いて２５〜１００℃の範囲で成膜される。
【００２６】
ついで、図４−１（ｃ）に示されるように、芯材パターン３３の上面と芯材パターン３３間の反射防止膜３２の上面とが露出するまで、ＲＩＥ（Reactive  Ion  Etching）法などの異方性エッチングによって、スペーサ膜３４をエッチバックする。これによって、芯材パターン３３の周囲に、スペーサ膜３４がループ状に形成される。
【００２７】
その後、図４−２（ａ）に示されるように、スペーサ膜３４で周囲が囲まれた芯材パターン３３間を埋めるとともに、スペーサ膜３４で周囲が囲まれた芯材パターン３３を覆うように、反射防止膜３２上に埋め込み膜３５を形成する。埋め込み膜３５として、たとえばＳＯＣ膜を用いることができる。このような埋め込み膜３５は、たとえばＳＯＣ膜形成用の樹脂溶液を回転塗布法によって反射防止膜３２上に塗布した後、ベークすることで形成することができる。ここで、樹脂溶液は、一般的に埋め込み膜３５を構成する際のメインの樹脂である埋め込み膜形成用樹脂と、熱で酸を発生させる熱酸発生剤と、酸により架橋反応が進行する架橋材と、を含む（メインの樹脂そのものが架橋材を兼ねる場合もある）。
【００２８】
図５は、埋め込み膜の形成状態の他の例を模式的に示す一部断面図である。図４−２（ａ）では、埋め込み膜３５の上面は、スペーサ膜３４で周囲が囲まれた芯材パターン３３の上面と略同じ高さとなっているが、図５に示されるようにスペーサ膜３４で周囲が囲まれた芯材パターン３３の上面よりも高くなるようにしてもよい。すなわち、スペーサ膜３４で周囲が囲まれた芯材パターン３３を埋め込み膜３５で埋め込むようにしてもよい。
【００２９】
その後、図４−２（ｂ）に示されるように、芯材パターン３３と埋め込み膜３５とを、たとえば酸素ラジカルを用いた有機材料除去技術（アッシャー）によって除去する。レジストパターンもＳＯＣ膜もともに有機膜であるので、酸素ラジカルによって灰化され、同時除去することが可能である。これによって、反射防止膜３２上には、基板面（反射防止膜３２の表面）に対して略垂直な状態で残されたループ状のスペーサ膜３４（スペーサパターン）が形成される。
【００３０】
ここで、ループ状のスペーサ膜３４の内部には芯材パターン３３が形成され、スペーサ膜３４の外側には埋め込み膜３５が形成されていたので、スペーサ膜３４の両側に同じように応力がかかる。そのため、有機材料除去処理の際に、スペーサ膜３４の外側と内側にかかる応力が略等しくなり、スペーサ膜３４が傾くことを防止する。すなわち、ループ状のスペーサ膜３４が、基板面に対して垂直な状態で残されることになる。
【００３１】
ついで、図４−２（ｃ）に示されるように、スペーサ膜３４をマスクとして、ＲＩＥ法などの異方性エッチングによって、反射防止膜３２を加工し、ループ状のパターンを反射防止膜３２に転写する。
【００３２】
さらに、図４−３（ａ）に示されるように、パターニングされた反射防止膜３２をマスクとして、ＲＩＥ法などの異方性エッチングによって、ハードマスク層３１を加工し、ループ状のパターンをハードマスク層３１に転写する。これによって、反射防止膜３２とハードマスク層３１とは、一対のＸ方向に延在するラインパターンの両端部が接続されたループ状のパターンが、Ｙ方向に所定の間隔で配置されたマスクパターンとなる。
【００３３】
図４−３（ａ）に示されるように、レジストパターンが基板面に対して垂直に立った構造を有するので、マスクパターンも傾いたり、閉塞したりすることのない良好なパターンとなる。
【００３４】
なお、このままでは、マスクパターンは閉ループ構造を有しており、隣接する一対のラインパターン（ワード線ＷＬとなる部分）のＸ方向の端部が接続された状態となっている。そこで、半導体基板上の全面にレジストを塗布し、リソグラフィ技術によって、ワード線形成用のマスクパターンのＸ方向端部以外が覆われるようにレジストパターンを形成する。そして、ＲＩＥ法などの異方性エッチング処理で、ワード線形成用のマスクパターンのＸ方向端部を除去する。これによって、ラインアンドスペース状に規則正しく配列したワード線形成用のマスクパターンが得られる。
【００３５】
その後、図４−３（ｂ）に示されるように、このワード線形成用のマスクパターンをマスクとして、たとえばＲＩＥ法などの異方性エッチングによって、加工対象がエッチングされ、Ｘ方向に延在し、Ｙ方向に所定の間隔で配列したワード線ＷＬ（積層ゲート構造）が形成される。
【００３６】
上記したように、基板面に対して垂直なマスクパターンを用いて加工対象を加工するので、加工対象に形成されるパターンも良好に形成される。
【００３７】
第１の実施形態では、芯材パターン３３をレジストで形成し、スペーサ膜３４で周囲を囲まれた芯材パターン３３間を有機膜からなる埋め込み膜３５で埋め込み、その後に、酸素ラジカルを用いた灰化処理によって、芯材パターン３３と埋め込み膜３５とを同時に除去するようにした。これによって、ループ状のスペーサ膜３４の外側と内側には同じように応力がかかるため、芯材パターン３３と埋め込み膜３５とを除去する際に、スペーサ膜３４が変形したり、閉塞したり、倒れたりすることがなく、基板面に対して垂直に起立した状態となる。その結果、このスペーサ膜３４をマスクとして加工することによって、加工対象のパターンを良好に形成することができるという効果を有する。
【００３８】
また、従来ではスペーサ膜３４の変形または倒れについて考慮して、その状態で加工対象を加工することができるハードマスク層３１の厚さを求めていた。しかし、第１の実施形態の方法によれば、スペーサ膜３４の変形または倒れを考慮する必要がないので、従来に比してハードマスク層３１の厚さを薄くすることができる。
【００３９】
さらに、従来では、スペーサ膜３４が傾斜してしまった場合でも下層膜を加工することができるように余裕を持って芯材膜（レジスト膜）の厚さを設定していた。しかし、第１の実施形態の方法によれば、芯材膜の傾斜を考慮しなくてよいので、傾斜してしまったときの余裕分だけ芯材膜の厚さを薄くすることができる。
【００４０】
その結果、加工を行う際の材料の使用量を抑制することができ、半導体装置の製造コストを低減させることができるという効果も有する。
【００４１】
（第２の実施形態）
第１の実施形態では、埋め込み膜としてＳＯＣ膜を用いたが、第２の実施形態では、埋め込み膜としてレジストを用いる場合について説明する。
【００４２】
第２の実施形態によるパターン形成方法および半導体装置の製造方法の流れは、第１の実施形態と略同様である。以下では、第１の実施形態と異なる部分について説明する。
【００４３】
図４−２（ａ）での埋め込み膜３５の形成時に、ＳＯＣ膜ではなく、レジストを用いる。ここで、レジストとしては、図４−１（ａ）で芯材パターン３３を形成するのに用いたレジストと同じタイプのレジストが用いられる。たとえば、図４−１（ａ）で芯材パターン３３としてポジ型レジストが用いられた場合には、埋め込み膜３５としてもポジ型レジストが用いられる。また、図４−１（ａ）で芯材パターン３３としてネガ型レジストが用いられた場合には、埋め込み膜３５としてもネガ型レジストが用いられる。
【００４４】
また、図４−２（ｂ）の芯材パターン３３と埋め込み膜３５の除去では、露光（必要ならばＰＥＢ（Post Exposure Bake））と現像とを行う。現像液としては、たとえばＴＭＡＨ（Tetramethylammonium hydroxide）を用いることができる。このように、露光と現像によって膜を除去することで、第１の実施形態の有機材料除去装置で除去する場合に比して、除去残りまたはダストの発生が抑制される。なお、その他の処理は、第１の実施形態と同様である。
【００４５】
第２の実施形態では、芯材パターン３３を構成するレジストと同じタイプのレジストを用いて埋め込み膜３５を形成した。これによって、埋め込み膜３５と芯材パターン３３の除去を、露光と現像によって行うことが可能になる。その結果、有機材料除去装置を用いる場合に比して、容易に埋め込み膜３５と芯材パターン３３の除去を行うことができるという効果を有する。また、有機材料除去装置を用いる場合に比して、除去残りまたはダストの発生を抑制することができるという効果も有する。
【００４６】
なお、第１の実施形態で、ＡｒＦ液浸露光装置での解像限界よりも小さいスペースパターンに埋め込み膜３５を埋め込む場合には、埋め込み膜３５を形成する樹脂溶液中のメインの樹脂の分子量によって埋め込み特性が異なる。埋め込み膜形成用樹脂の分子量が５，０００以下である場合には、埋め込み膜３５の埋め込み性が良好である。その結果、スペーサ膜３４と埋め込み膜３５との間の空隙の発生が抑制され、スペーサ膜３４の内側と外側の両方に応力がかかり、芯材パターン３３と埋め込み膜３５の除去の際に、スペーサ膜３４が傾くことがない。したがって、ＳＯＣ膜を形成する際には、埋め込み膜形成用樹脂の分子量は、５，０００以下であることが望ましい。また、第２の実施形態のようにレジストを使用する場合にも、同様である。
【００４７】
（第３の実施形態）
第１と第２の実施形態では、ループ状のスペーサ膜の外側に埋め込み膜を形成し、スペーサ膜の内側と外側とで同等の応力がかかるようにした。第３の実施形態では、第１と第２の実施形態に比してスペーサ膜の外側にかかる応力をさらに大きくする場合について説明する。
【００４８】
図６は、第３の実施形態によるパターン形成方法の手順の一例を模式的に示す断面図である。芯材パターン３３の周囲にループ状のスペーサ膜３４を形成するまでは、第１の実施形態の図４−１（ａ）〜（ｃ）と同様である。
【００４９】
その後、図６（ａ）に示されるように、スペーサ膜３４で周囲が囲まれた芯材パターン３３間を被覆する有機膜からなる第１埋め込み膜４１を形成する。第１埋め込み膜４１は、膜形成の際の熱印加時または光照射時に体積が収縮する有機膜によって構成される。熱印加時に体積が収縮する材料として、ポリスチレン、メチルメタクリレート、ポリエチレンテレフタレート、ジアリルフタレートなどを用いることができる。また、光照射時に体積が収縮する材料として、アゾベンゼン誘導体などを用いることができる。第１埋め込み膜４１の膜厚は、スペーサ膜３４間の反射防止膜３２の上面が被覆される厚さであればよい。また、第１埋め込み膜４１は、たとえば第１埋め込み膜形成用の樹脂溶液を回転塗布法によって反射防止膜３２上に塗布した後、ベークすることで形成することができる。
【００５０】
ついで、図６（ｂ）に示されるように、第１埋め込み膜４１に重ねて、第１埋め込み膜４１に比して膜形成の際の熱印加時または光照射時の体積の収縮量（収縮度合い）が大きい有機膜からなる第２埋め込み膜４２を形成する。熱印加時に体積が収縮する材料として、ポリスチレン、メチルメタクリレート、ポリエチレンテレフタレート、ジアリルフタレートなどを用いることができる。また、光照射時に体積が収縮する材料として、アゾベンゼン誘導体などを用いることができる。第２埋め込み膜４２は、スペーサ膜３４の上面以上が被覆される厚さであればよい。また、第２埋め込み膜４２は、たとえば第２埋め込み膜形成用の樹脂溶液を回転塗布法によって第１埋め込み膜４１上に塗布した後、ベークすることで形成することができる。
【００５１】
第２埋め込み膜４２のベーク処理時（または光照射時）において、第１埋め込み膜４１に比して第２埋め込み膜４２の方が膜の収縮量（収縮度合い）が大きいので、スペーサ膜３４には、第２埋め込み膜４２の方に引っ張る力がかかる状態となる。つまり、スペーサ膜３４は、上部の方ほど内側に傾き易いので、上部の方を収縮量（収縮度合い）の大きな第２埋め込み膜４２で埋め込むことで、内側への傾き易さを抑制することが可能になる。
【００５２】
なお、この例では、２種類の埋め込み膜を積層させる場合を示しているが、３種類以上の埋め込み膜を積層させるようにしてもよい。３種類以上の埋め込み層を積層させる場合には、上位の埋め込み膜ほど収縮の度合いを大きくすることが望ましい。これは、スペーサ膜３４の底部は被加工膜表面と密着しているため、スペーサ膜３４が動きやすい上位の埋め込み膜ほど収縮量を大きくした方が傾き防止の効果が大きくなるからである。また、上記した例では、各埋め込み膜を個々に形成する場合を示したが、各埋め込み膜を同一の溶剤に溶解させ、塗布後に膜厚方向で分離させることによって、複数層の埋め込み膜が積層されるようにしてもよい。
【００５３】
ついで、芯材パターン３３と第１埋め込み膜４１と第２埋め込み膜４２とを、たとえば酸素ラジカルを用いたアッシャーによって除去する。芯材パターン３３を構成するレジストパターンも、第１埋め込み膜４１および第２埋め込み膜４２もともに有機膜であるので、酸素ラジカルによって灰化され、同時除去することが可能である。これによって、図４−２（ｂ）に示されるように、反射防止膜３２上には、基板面（反射防止膜３２の表面）に対して略垂直な状態で残されたループ状のスペーサ膜３４（スペーサパターン）が形成される。
【００５４】
その後は、第１の実施形態の図４−２（ｃ）以降で説明したように、スペーサ膜３４（スペーサパターン）をマスクとして、ＲＩＥ法などの異方性エッチングによって加工対象が加工される。
【００５５】
第３の実施形態では、芯材パターン３３をレジストで形成し、スペーサ膜３４で周囲を囲まれた芯材パターン３３間に、熱印加時または光照射時の収縮の度合いが異なる種類の埋め込み膜４１，４２を積層し、その後に、酸素ラジカルを用いた灰化処理によって、芯材パターン３３と埋め込み膜４１，４２とを同時に除去するようにした。これによって、芯材パターン３３と埋め込み膜４１，４２とを除去する際に、スペーサ膜３４が変形したり、内側に向かって倒れたり、閉塞したりすることがなく、基板面に対して垂直（または略垂直）に起立した状態となる。その結果、このスペーサ膜３４をマスクとして加工することによって、加工対象のパターンを良好に形成することができるという効果を有する。
【００５６】
（第４の実施形態）
第３の実施形態では、芯材パターンと複数積層された埋め込み膜とを同時に除去していたが、第４の実施形態では、芯材パターンを除去した後、複数積層された埋め込み膜を除去する方法について説明する。
【００５７】
図７は、第４の実施形態によるパターン形成方法の手順の一例を模式的に示す断面図である。スペーサ膜３４で周囲を囲まれた芯材パターン３３間に、熱印加時または光照射時の収縮の度合いが異なる複数の埋め込み膜の積層膜（この例では第１埋め込み膜４１と、第１埋め込み膜４１に比して熱印加時または光照射時の収縮の度合いが大きい有機膜からなる第２埋め込み膜４２と、の積層膜）を形成するところまでは、第１の実施形態の図４−１（ａ）〜（ｃ）と、第３の実施形態の図６（ｂ）と、同様である。ただし、第１埋め込み膜４１と第２埋め込み膜４２には、熱印加または光照射によって架橋反応させると分子量が増加し、溶剤に溶解し難くなる材料が用いられる。また、回転塗布の時点で芯材パターンを溶解しないように、架橋前の埋め込み膜を形成する際の溶剤にはシクロヘキサノン以外のものが用いられる。
【００５８】
ついで、図７（ａ）に示されるように、芯材パターン３３のみを溶解し、第１埋め込み膜４１と第２埋め込み膜４２を溶解しない溶液を用いて、芯材パターン３３のみを除去する。たとえば、芯材パターン３３をレジストで構成し、第１埋め込み膜４１をノボラック系樹脂で構成し、第２埋め込み膜４２をナフタレン系樹脂で構成した場合には、このような溶液として、シクロヘキサノンを用いることができる。
【００５９】
その後、図７（ｂ）に示されるように、第１埋め込み膜４１と第２埋め込み膜４２に対して熱印加処理または光照射処理を行い、第１埋め込み膜４１と第２埋め込み膜４２とを収縮させる。最初に、芯材パターン３３を除去したことで、その後の熱印加処理または光照射処理でスペーサ膜３４を外側により効果的に引っ張ることができる。また、このとき、スペーサ膜３４の傾き具合に応じて熱印加または光照射を行う時間を変化させることで、傾いてしまったスペーサ膜３４の基板面に対する角度を所望の角度（略垂直）にすることができる。
【００６０】
ついで、第１埋め込み膜４１と第２埋め込み膜４２とを、たとえば酸素ラジカルを用いたアッシャーによって除去する。これによって、図４−２（ｂ）に示されるように、反射防止膜３２上には、基板面（反射防止膜３２の表面）に対して略垂直な状態で残されたループ状のスペーサ膜３４（スペーサパターン）が形成される。
【００６１】
その後は、第１の実施形態の図４−２（ｃ）以降で説明したように、スペーサ膜３４（スペーサパターン）をマスクとして、ＲＩＥ法などの異方性エッチングによって加工対象が加工される。
【００６２】
第４の実施形態では、芯材パターン３３をレジストで形成し、スペーサ膜３４で周囲を囲まれた芯材パターン３３間に、熱印加時または光照射時の収縮の度合いが異なる種類の埋め込み膜４１，４２を積層し、芯材パターン３３のみを除去した後、埋め込み膜４１，４２に熱印加処理または光照射処理を行って収縮させてスペーサ膜３４を外側に向かって引っ張り、酸素ラジカルを用いた灰化処理によって、埋め込み膜４１，４２を除去するようにした。これによって、芯材パターン３３の除去時にスペーサ膜３４が内側に向かって傾いてしまった場合でも、スペーサ膜３４を基板面に対して垂直または略垂直に起立した状態とさせることができるという効果を有する。その結果、スペーサ膜３４が変形したり、内側に向かって倒れたり、閉塞したりすることがなく、このスペーサ膜３４をマスクとして加工することによって、加工対象のパターンを良好に形成することができるという効果を有する。
【００６３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６４】
１  半導体基板、２  ＳＴＩ、３  活性領域、１１  トンネル絶縁膜、１２  浮遊ゲート電極膜、１３  電極間絶縁膜、１３ａ  開口、１４  制御ゲート電極膜、１５ａ〜１５ｃ  不純物拡散領域、１６  側壁絶縁膜、１７  層間絶縁膜、３１  ハードマスク層、３２  反射防止膜、３３  芯材パターン、３４  スペーサ膜、３５  埋め込み膜、４１  第１埋め込み膜、４２  第２埋め込み膜。
【図１】
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【図２】
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【図３】
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【図４−１】
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【図４−２】
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【図４−３】
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【図５】
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【図６】
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【図７】
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