(57)【要約】【課題】面積を低減しつつ、歩留りを向上すること。【解決手段】半導体装置（１０Ａ）は、第１電圧（ＶＰＰＳＶ）を供給する第１電源供給線（１０ｃ）と、第１ないし第３ノード（１１〜１３）と、第１電源供給線（１０ｃ）と第１ノード（１１）との間に接続される選択回路（２０）と、第１ノード（１１）と第２ノード（１２）との間に接続される第１アンチヒューズ（ＡＦ０）と、第１ノード（１１）と第３ノード（１３）との間に接続される第２アンチヒューズ（ＡＦ１）と、を備える。第２ノード（１２）及び第３ノード（１３）は、互いに非接続である。【選択図】図４
2015026709.tif 000002
【特許請求の範囲】
【請求項１】
第１電圧を供給する第１電源供給線と、
第１ないし第３ノードと、
前記第１電源供給線と前記第１ノードとの間に接続される選択回路と、
前記第１ノードと前記第２ノードとの間に接続される第１アンチヒューズと、
前記第１ノードと前記第３ノードとの間に接続される第２アンチヒューズと、
を備え、
前記第２ノード及び前記第３ノードは、互いに非接続であることを特徴とする半導体装置。
【請求項２】
前記選択回路を導通させる第１期間に、前記第１電圧より低い第２電圧を前記第２ノードに印加し、前記第１電圧より低く、かつ前記第２電圧より高い第３電圧を前記第３ノードに印加するように構成する制御回路を更に備える、請求項１に記載の半導体装置。
【請求項３】
前記制御回路は、前記選択回路を導通させる前記第１期間と異なる第２期間に、前記第３電圧を前記第２ノードに印加し、前記第２電圧を前記第３ノードに印加するように構成することを特徴とする、請求項２に記載の半導体装置。
【請求項４】
前記第１ノードに接続される読出回路を更に備える、請求項１乃至３のいずれか１つに記載の半導体装置。
【請求項５】
第４ノードと、
前記第１ノードと前記第４ノードとの間に接続される第３アンチヒューズと、
を備え、
前記第２乃至第４ノードは、互いに非接続であることを特徴とする請求項１乃至４のいずれか１つに記載の半導体装置。
【請求項６】
前記選択回路を導通させる第１期間に、前記第１電圧より低い第２電圧を前記第２ノードに印加し、前記第１電圧より低く、かつ前記第２電圧より高い第３電圧を前記第３および第４ノードに印加するように構成する制御回路を更に備える、請求項５に記載の半導体装置。
【請求項７】
前記制御回路は、前記選択回路を導通させる前記第１期間と異なる第２期間に、前記第３電圧を前記第２および第４ノードに印加し、前記第２電圧を前記第３ノードに印加するように構成することを特徴とする、請求項６に記載の半導体装置。
【請求項８】
前記制御回路は、前記選択回路を導通させる前記第１期間及び第２期間と異なる第３期間に、前記第３電圧を前記第２および第３ノードに印加し、前記第２電圧を前記第４ノードに印加するように構成することを特徴とする、請求項７に記載の半導体装置。
【請求項９】
前記第１ノードに接続される読出回路を更に備える、請求項５乃至８のいずれか１つに記載の半導体装置。
【請求項１０】
第１電圧を供給する第１電源供給線と、
第１ないし第（Ｎ＋１）（Ｎは２以上の整数）ノードと、
前記第１電源供給線と前記第１ノードとの間に接続される選択回路と、
それぞれ、前記第１ノードと前記第ｎ（２≦ｎ≦（Ｎ＋１））ノードとの間に接続される第１ないし第Ｎアンチヒューズと、
を備え、
前記第２ないし第（Ｎ＋１）ノードは、互いに非接続であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、酸化膜破壊型の電気ヒューズ（アンチヒューズ）（以下、「ＡＦ」とも記す）の状態変化を利用して情報を記憶する半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体記憶装置の記憶容量は、微細加工技術の進歩により年々増大している。半導体記憶装置の微細化が進むに連れ、１チップ当たりに含まれる欠陥部位がますます増大しているというのが実情である。
【０００３】
そのため、半導体記憶装置に、通常使用されるメモリセルである正規メモリセルと、正規メモリセルで不良が検出された場合に使用する冗長メモリセルとを備え、不良が検出された正規メモリセル（以下、「不良メモリセル」と呼ぶ）を冗長メモリセルに置き換えることで製品の歩留りを向上させる不良救済技術が重要になってきている。
【０００４】
尚、不良メモリセルは「欠陥メモリセル」とも呼ばれる。メモリセルはビットに対応するので、不良メモリセルは「不良ビット」とも呼ばれる。
【０００５】
不良メモリセルを冗長メモリセルに置き換えるためには、不良メモリセルのアドレス（以下、「不良アドレス」と呼ぶ）を記憶しておく必要がある。不良アドレスは、欠陥アドレスとも呼ばれる。
【０００６】
そのための不揮発性の記憶素子として、レーザヒューズ（Laser Fuse）や電気ヒューズ（アンチヒューズ）（Anti Fuse：ＡＦ）が使用される。レーザヒューズは、導体をレーザビームにより溶断して絶縁するヒューズである。アンチヒューズは、酸化膜などの絶縁体を高電圧により絶縁破壊させて導通させるヒューズである。
【０００７】
このようなＤＲＡＭの不良メモリセルの救済方法として使用されるヒューズは、レーザヒューズからアンチヒューズに移行しつつある。これは、レーザヒューズ用の開口プロセスが不要であり、耐湿性などの信頼性向上、およびレーザヒューズ上の残膜厚のプロセス管理が不要、ヒューズ上のメタル配線通過可能など、メリットが大きいからである。
【０００８】
この技術分野において周知のように、ＡＦは、ゲート酸化膜やメモリセル膜に、高電圧を印加（コネクト動作）することで、導通・非導通を制御し、不良ビットの不良アドレスを記憶する手法である。この情報は、電源電圧を落とした後でも保持される。
【０００９】
ここで、ＡＦのコネクトは、ゲート酸化膜を積極的に破壊するため、ゲート酸化膜の信頼性（高耐圧）の考え方とは逆のアプローチであり、破壊性の制御が難しい。
【００１０】
特開２００７−１１６０４５号公報（特許文献１）では、半導体装置に搭載した電気ヒューズ（アンチヒューズ）に関するいくつかの方式が提案されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００７−１１６０４５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
以下の分析は、本発明者の知見により、本発明の観点から与えられる。
【００１３】
特許文献１の図４は、ＡＦ２セルで１ビットを記憶する「ＯＲセル方式」を開示する（以下、「従来例３」と呼ぶ）。しかしながら、ＯＲセル方式では面積増加が問題になる。
【００１４】
特許文献１の図７は、ＡＦ１セルで１ビットを記憶する「ＯＲ廃止方式」を開示する（以下、「従来例２」と呼ぶ）。このＯＲ廃止方式は、面積縮小に有効であり、上述のＯＲセル方式に比べて、面積を約５３％低減し、上述のＯＲセル方式の問題を解決することが可能である。しかしながら、このＯＲ廃止方式では、コネクト後のＡＦセルの落ちこぼれビットの特性が悪いため、コネクト歩留を向上させることが難しいという問題がある。ＯＲ廃止方式では、コネクト時間を２０ｍｓ以上に延ばす必要がある。
【００１５】
特許文献１の図１は、ＡＦ２セルで１ビットを記憶する方式で、且つ、２個のＡＦセルを並列に接続した「ツインセル方式」を開示する（以下、「従来例１」と呼ぶ）。このツインセル方式は、上記ＯＲセル方式に比べて、面積を約４９％低減し、上述のＯＲセル方式の問題（面積増加）を解決することが可能である。尚、このツインセル方式は、上記のＯＲ廃止方式に比べて面積は増える。
【００１６】
ここで、このツインセル方式は、上述のＯＲセル方式の問題（面積増加）を一定程度抑えつつ、上記のＯＲ廃止方式の問題（コネクト歩留）を解決する折衷手段として、これらの３つの方式の中で最善の方式と考えられていた。
【００１７】
しかしながら、後で図面を参照して詳細に説明するように、本発明者が実験した結果、このツインセル方式の歩留りは、ＯＲ廃止方式と同等の歩留りであり、歩留りの効果が全く無いことが分かった。
【課題を解決するための手段】
【００１８】
本発明のある観点における半導体装置は、第１電圧を供給する第１電源供給線と、第１ないし第３ノードと、第１電源供給線と第１ノードとの間に接続される選択回路と、第１ノードと第２ノードとの間に接続される第１アンチヒューズと、第１ノードと第３ノードとの間に接続される第２アンチヒューズと、を備え、第２ノード及び第３ノードは、互いに非接続であることを特徴とする。
【００１９】
本発明の別の観点における半導体装置は、第１電圧を供給する第１電源供給線と、第１ないし第（Ｎ＋１）（Ｎは２以上の整数）ノードと、第１電源供給線と第１ノードとの間に接続される選択回路と、それぞれ、第１ノードと第ｎ（２≦ｎ≦（Ｎ＋１））ノードとの間に接続される第１ないし第Ｎアンチヒューズと、を備え、第２ないし第（Ｎ＋１）ノードは、互いに非接続であることを特徴とする。
【発明の効果】
【００２０】
本発明の半導体装置によれば、面積を低減しつつ、歩留りを向上できる。
【図面の簡単な説明】
【００２１】
【図１】半導体記憶装置に用いられる関連のＡＦ救済回路の構成を示す回路図である。
【図２】図１に示した関連のＡＦ救済回路の動作波形例を示す波形図である。
【図３】図１に示した関連のＡＦ救済回路の問題点について説明するための、関連のＡＦ救済回路のアンチヒューズのＩ−Ｖ特性を示す図である。
【図４】半導体記憶装置に用いられる、本発明の第１実施形態に係るＡＦ救済回路の構成を示す回路図である。
【図５】図４に示したＡＦ救済回路の動作波形を示す波形図である。
【図６】図４に示したＡＦ救済回路のアンチヒューズのＩ−Ｖ特性例を示す図である。
【図７】図４に示したＡＦ救済回路のFuse一致率とコネクト時間を、従来例１および従来例２と共に示す図である。
【図８】本発明の第２の実施形態に係るＡＦ救済回路の動作波形例を示す波形図である。
【図９】半導体記憶装置に用いられる、本発明の第３実施形態に係るＡＦ救済回路の構成を示す回路図である。
【発明を実施するための形態】
【００２２】
［関連技術］
本発明について説明する前に、本発明の理解を容易にするために、図１乃至図３を参照して、関連技術について説明する。
【００２３】
尚、ここで説明する関連技術は、実質的に、上記特許文献１の図１に図示されている、従来のツインセル方式「従来例１」に相当（対応）する。
【００２４】
図１は、半導体記憶装置に用いられる関連のＡＦ救済回路１０の構成を示す回路図である。
【００２５】
図１に示されるように、関連のＡＦ救済回路１０は、電源電圧ＶＤＤが印加される電源印加端子１０ａと、グランド電圧ＶＳＳが印加されるグランド印加端子１０ｂと、ＡＦコネクト電圧HighレベルＶＰＰＳＶが印加される高電位印加線１０ｃと、ＡＦコネクト電圧LowレベルＶＢＢＳＶが印加される低電位印加線１０ｄとを持つ。また、関連のＡＦ救済回路１０は、ノードとして第１ノード１１と第２ノード１２とを持つ。図１から明らかなように、第２ノード１２をＶＢＢＳＶ０で表している。
【００２６】
関連のＡＦ救済回路１０は、選択回路２０と、第１アンチヒューズＡＦ０と、第２アンチヒューズＡＦ１と、制御回路２２と、読出回路２４とを有する。
【００２７】
選択回路２０は、高電位印加線１０ｃと第１ノード１１との間に接続されている。第１及び第２アンチヒューズＡＦ０およびＡＦ１の各々は、第１ノード１１と第２ノード１２との間に接続されている。制御回路２２は、第２ノード１２とグランド印加端子１０ｂおよび低電位印加線１０ｄとの間に接続されている。読出回路２４は、第１ノード１１に接続されている。
【００２８】
詳述すると、選択回路２０は、第１のＰチャネルＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）Ｐ０から成る。第１のＰチャネルＰＯＳＦＥＴＰ０において、そのソースは高電位印加線１０ｃに接続され、そのドレインは第１ノード１１に接続され、そのゲートにはコネクト時ＡＦセル選択信号ＥＡＦ０Ｂが供給される。尚、ＡＦコネクト電圧HighレベルＶＰＰＳＶは第１電圧とも呼ばれ、高電位印加線１０ｃは第１電源供給線とも呼ばれる。
【００２９】
かくして、関連のＡＦ救済回路１０は、第１電圧（ＶＰＰＳＶ）を供給する第１電源供給線（１０ｃ）と、第１および第２ノード（１１，１２）と、第１電源供給線（１０ｃ）と第１ノード（１１）との間に接続される選択回路（２０）と、第１ノード（１１）と第２ノード（１２）との間に接続される第１アンチヒューズ（ＡＦ０）と、第１ノード（１１）と第２ノード（１２）との間に接続される第２アンチヒューズ（ＡＦ１）と、を備える。
【００３０】
制御回路２２は、第１および第２のＭＯＳスイッチＳ０およびＳ１から成る。第１のＭＯＳスイッチＳ０は、第２ノード１２とグランド印加端子１０ｂとの間に接続されている。第２のＭＯＳスイッチＳ１は、第２ノード１２と低電位印加線１０ｄとの間に接続されている。
【００３１】
読出回路２４は、第２乃至第４のＰチャネルＭＯＳＦＥＴＰ１，Ｐ２，Ｐ３と、第１のＮチャネルＭＯＳＦＥＴＮ０と、インバータ回路２４２と、から成る。
【００３２】
第２のＰチャネルＭＯＳＦＥＴＰ１は、そのソースが電源印加端子１０ａに接続され、そのゲートがロード時ＡＦ選択信号ＥＬＯＡＤＴを受ける。第１のＮチャネルＭＯＳＦＥＴＮ０は、そのソースが第１ノード１１に接続され、そのサブストレートが第２ノード１２に接続され、そのゲートがロード時ＡＦ選択信号ＥＬＯＡＤＴを受ける。第２のＰチャネルＭＯＳＦＥＴＰ１のドレインと第１のＮチャネルＭＯＳＦＥＴＮ０のドレインとは互いに接続されて、その接続点（出力ノード）からロード時ＡＦセル出力信号ＥＡＦＯＵＴＴを出力する。したがって、第２のＰチャネルＭＯＳＦＥＴＰ１と第１のＮチャネルＭＯＳＦＥＴＮ０とによって、Ｃ（Complementary）−ＭＯＳインバータが構成されている。
【００３３】
インバータ回路２４２は、上記Ｃ−ＭＯＳインバータの出力ノードに接続されている。インバータ回路２４２は、ロード時ＡＦセル出力信号ＥＡＦＯＵＴＴを反転して、反転したロード時ＡＦセル出力信号ＥＡＦＯＵＴＢを出力する。
【００３４】
第３のＰチャネルＭＯＳＦＥＴＰ２と第４のＰチャネルＭＯＳＦＥＴＰ３は、電源印加端子１０ａとＣ−ＭＯＳインバータの出力ノードとの間に、直列に接続されている。詳述すると、第３のＰチャネルＭＯＳＦＥＴＰ２は、そのソースが電源印加端子１０ａに接続され、そのドレインが第４のＰチャネルＭＯＳＦＥＴＰ３のソースに接続され、そのゲートが反転したロード時ＡＦセル出力信号ＥＡＦＯＵＴＢを受ける。第４のＰチャネルＭＯＳＦＥＴＰ３は、そのドレインがＣ−ＭＯＳインバータの出力ノードに接続され、そのゲートがロード時バイアス電圧ＥＬＢＩＡＳを受ける。
【００３５】
次に、図２を参照して、関連のＡＦ救済回路１０の動作について説明する。
【００３６】
図２は、図１に示した関連のＡＦ救済回路１０の動作波形例を示す。
【００３７】
（１）最初に初期状態について説明する。この初期状態において、ＡＦコネクト電圧HighレベルＶＰＰＳＶは２Ｖに設定され、コネクト時ＡＦセル選択信号ＥＡＦ０Ｂも２Ｖであり、制御回路２２の第１のＭＯＳスイッチＳ０がオンし、第２のＭＯＳスイッチＳ１がオフしている。これにより、第２ノード１２（ＶＢＢＳＶ０）にはグランド電圧である０Ｖが印加される。ロード時ＡＦセル選択信号ＥＬＯＡＤＴはLowレベル、ロード時バイアス電スＥＬＢＩＡＳはLowレベルであるので、ロード時ＡＦセル出力信号ＥＡＦＯＵＴＴはHighレベルになっている。
【００３８】
（２）次に、初期状態後のコネクト動作について説明する。コネクト動作では、ＡＦコネクト電圧HighレベルＶＰＰＳＶは４Ｖに上昇され、コネクト時ＡＦセル選択信号ＥＡＦ０Ｂも上昇され、制御回路２２では第１のＭＯＳスイッチＳ０をオフし、第２のＭＯＳスイッチＳ１をオンする。これにより、第２ノード１２（ＢＶＢＳＶ０）には、−２ＶのＡＦコネクト電圧LowレベルＶＢＢＳＶが印加される。
【００３９】
このようにして、第１および第２アンチヒューズＡＦ０、ＡＦ１の両端子間に高電圧を印加して、コネクト動作を実施している。この関連のＡＦ救済回路１０では、２つのアンチヒューズＡＦ０、ＡＦ１をコネクトすることは不可能である。その理由は次の通りである。例えば、第１アンチヒューズＡＦ０がコネクトされ、導通状態になったとする。この場合、第１アンチヒューズＡＦ０側に大電流が流れ、電圧ドロップが発生し、第２アンチヒューズＡＦ１側に電圧が印加されず、第２アンチヒューズＡＦ１にコネクト動作が起こらないからである。
【００４０】
上記コネクト動作が終了後、コネクト時ＡＦセル選択信号ＥＡＦ０Ｂを一旦、０Ｖにして、所定時間後、コネクト時ＡＦセル選択信号ＥＡＦ０Ｂを再び４Ｖまで上昇させる。以後、この動作を繰り返す。
【００４１】
（３）次に、コネクト動作後のロード時の動作について説明する。
【００４２】
なお、コネクト動作後は、回路上の各ノードは、上述した初期状態と同じ電圧値にバイアスされている。この状態において、ロード動作を行ったとする。
【００４３】
ロード動作では、ロード時ＡＦセル選択信号ＥＬＯＡＤＴおよびロード時バイアス電圧ＥＬＢＩＡＳを、共に、LowレベルからHighレベルに遷移する。このとき、もし第１および第２アンチヒューズＡＦ０、ＡＦ１のどちから一方が破壊接続されていれば、ロード時ＡＦセル出力信号ＥＡＦＯＵＴＴは、HighレベルからLowレベルに遷移する。一方、第１および第２アンチヒューズＡＦ０、ＡＦ１の両方とも破壊接続されていなければ、ロード時ＡＦセル出力信号ＥＡＦＯＵＴＴはHighレベルのままである。
【００４４】
関連のＡＦ救済回路１０では、２つのアンチヒューズＡＦ０、ＡＦ１のうち、より破壊しやすいヒューズをコネクトできるため、歩留りが向上すると考えられて来ていた。しかしながら、本発明者は、実験結果では、関連のＡＦ救済回路１０の歩留りが、上述したＯＲ廃止方式（従来例２）とほぼ同レベルの低い歩留りであることを確認した。
【００４５】
次に、図３を参照して、図１に示した関連のＡＦ救済回路１０の問題点について説明する。
【００４６】
図３は、３ビットの典型的なＩ−Ｖ特性を示す図である。
【００４７】
図３において、縦軸がアンチヒューズに流れる電流ＩＡＦ（μＡ）を示し、横軸がアンチヒューズに印加される電圧ＶＡＦ（Ｖ）を示す。図３において、破線がアンチヒューズ・コネクト前ｂｉｔのＩ−Ｖ特性を、実線がアンチヒューズ・コネクト後ｂｉｔ（正常ｂｉｔ）のＩ−Ｖ特性を、点線がアンチヒューズ・コネクト後ｂｉｔ（不良ｂｉｔ）のＩ−Ｖ特性を、それぞれ示している。
【００４８】
これまでは、点線で示す不良ｂｉｔの特性が明らかになっていなかったが、本発明者の実験結果より、不良ｂｉｔのアンチヒューズのＩ−Ｖ特性が非線形となっていることが判ってきた。何故、非線形になるかの原因については判っていないが、ゲート酸化膜質などプロセスばらつきが起因しているのでないかと考えられている。
【００４９】
ここで、１チップ当たり、数千ｂｉｔのアンチヒューズをコネクトすると、数ｂｉｔ、図３の点線で示す様な非線形の不良ｂｉｔが発生する点が歩留りを落としている原因である。
【００５０】
以下、その原因について、さらに詳細に説明する。
【００５１】
まず、関連のＡＦ救済回路１０のロード時の動作について説明する。ロード時は、０．５Ｖ〜１Ｖ程度の電圧がアンチヒューズに印加され、その電流差でヒューズ状態を読み出す。
【００５２】
破線で示す「コネクト前ｂｉｔ」では、１Ｖの印加でほとんど電流を流さない（図３のＩ９参照）。
【００５３】
一方、実線で示す「コネクト後ｂｉｔ（正常）」では、１Ｖの印加で図３のＩ７程度の電流を流し、このＩ７とＩ９との間の差で、ヒューズ状態を読み出すことが可能となる。
【００５４】
ここで、点線で示す「コネクト後ｂｉｔ（不良）」の場合では、非線形特性のため、高電圧では大電流を流していたが、ロード時の１Ｖ印加ではほとんど電流を流さず（図３のＩ８参照）、Ｉ７とＩ８との間の差で、ヒューズ情報を読み出すことが出来ず、不良となる。
【００５５】
次に、コネクト時の動作について説明する。コネクト時は、上述したように、通常６Ｖ程度の電圧をアンチヒューズの両端子間に印加する。
【００５６】
実線で示す「コネクト後ｂｉｔ（正常）」では、線形性のＩ−Ｖ特性を示しているので、６Ｖを印加すると、大電流を流している（図３のＩ０参照）。
【００５７】
一方、点線で示す「コネクト後ｂｉｔ（不良）」は、非線形のＩ−Ｖ特性を示しているが、６Ｖを印加すると、こちらも大電流を流している（図３のＩ１参照）。
【００５８】
言わば、「コネクト後ｂｉｔ（不良）」とは、コネクト状態になっている（例えば、６Ｖ印加では大電流を流す）が、データの読み出し不良となる（例えば、１Ｖ印加では読み出し（ロード）に十分な電流が流れない）ＡＦアンチヒューズである。
【００５９】
ここで、図１に示した関連のＡＦ救済回路１０（従来例１）の場合、片方のアンチヒューズ（例えば、第１アンチヒューズＡＦ０）が「コネクト後ｂｉｔ（正常）」又は「コネクト後ｂｉｔ（不良）」の状態になると、そのアンチヒューズ（第１アンチヒューズＡＦ０）に大電流が流れるため、もう一方のアンチヒューズ（例えば、第２アンチヒューズＡＦ１）に電圧が印加されず、コネクトが実施されない。
【００６０】
したがって、片方のアンチヒューズ（第１アンチヒューズＡＦ０）が、図３の点線で示す非線形特性にコネクトされた時点で、もう一方のアンチヒューズ（第２アンチヒューズＡＦ１）のコネクトが実施されず、不良ビットとなる。一方のＡＦセルは、不良ｂｉｔ状態となると、他方のＡＦセルは、コネクトできない。そのため、ロード不可能なＡＦセル（つまり、コネクト状態であるが、コネクト状態として読み出せないＡＦセル）と、コネクトされていないＡＦセルとのペアとなり、結果として、不良ビットとなる。
【００６１】
従って、図１に示した関連のＡＦ救済回路１０（従来例１）の歩留りは、上述したＯＲ廃止方式（従来例２）と同等の歩留りであり、歩留りの効果が全く無いことがわかってきた。
【００６２】
以上の説明から明らかなように、図１に示した関連のＡＦ救済回路１０（従来のツインセル方式）は、面積削減に有効であるが、下記の問題点がある。
【００６３】
第１の問題点はコネクト歩留りの効果がないことである。その理由は、片方のアンチヒューズが非線形Ｉ−Ｖ特性の不良ビットにコネクトされた時点で、もう一方のアンチヒューズのコネクトが実施されず、２つのアンチヒューズを搭載しているメリットが全く無いからである。
【００６４】
第２の問題点はコネクト時間が増加することである。コネクト時間を増加すると、上記非線形Ｉ−Ｖ特性の不良ビットのＩ−Ｖ特性が若干改善し、一致率が増加する傾向にはある。しかしながら、そのコネクト時間を増加した分だけ、テスト時間が増加するので、現実的ではない。
【００６５】
［第１実施形態］
図４は、半導体記憶装置に用いられる、本発明の第１実施形態に係るＡＦ救済回路１０Ａの構成を示す回路図である。
【００６６】
図示のＡＦ救済回路１０Ａは、ノード、制御回路、および読出回路の構成が、後述するように変更され、かつ、第１および第２アンチヒューズＡＦ０，ＡＦ１の接続先が相違している点を除いて、図１に示した関連のＡＦ救済回路１０と同様の構成を有し、動作をする。従って、制御回路および読出回路に、それぞれ、２２Ａおよび２４Ａの参照符号を付してある。図１に示した関連のＡＦ救済回路１０と同様の機能を有するものには同一の参照符号を付し、説明の簡略化のためにそれらの説明については省略する。
【００６７】
図示のＡＦ救済回路１０Ａは、ノードとして、第１乃至第４ノード１１，１２，１３，および１４を持つ。図４から明らかなように、第２乃至第４のノード１２〜１４を、それぞれ、ＶＢＢＳＶ０、ＶＢＢＳＶ１，およびＶＢＢＳＶ２で表している。
【００６８】
第１アンチヒューズＡＦ０は第１ノード１１と第２ノード１２との間に接続され、第２アンチヒューズＡＦ１は第１ノード１１と第３ノード１３との間に接続されている。第２ノード１２及び第３ノード１３は、互いに非接続である。
【００６９】
かくして、本第１実施形態による半導体装置は、第１電圧（ＶＰＰＳＶ）を供給する第１電源供給線（１０ｃ）と、第１ないし第３ノード（１１，１２，１３）と、第１電源供給線（１０ｃ）と第１ノード（１１）との間に接続される選択回路（２０）と、第１ノード（１１）と第２ノード（１２）との間に接続される第１アンチヒューズ（ＡＦ０）と、第１ノード（１１）と第３ノード（１３）との間に接続される第２アンチヒューズ（ＡＦ１）と、を備え、第２ノード（１２）及び第３ノード（１３）は、互いに非接続であることを特徴とする。
【００７０】
制御回路２２Ａは、第１乃至第６のＭＯＳスイッチＳ０，Ｓ１，Ｓ２，Ｓ３，Ｓ４，およびＳ５から成る。第１のＭＯＳスイッチＳ０は第２ノード１２とグランド印加端子１０ｂとの間に接続されている。第２のＭＯＳスイッチＳ１は第２ノード１２と低電位印加線１０ｄとの間に接続されている。第３のＭＯＳスイッチＳ２は第３ノード１３とグランド印加端子１０ｂとの間に接続されている。第４のＭＯＳスイッチＳ３は第３ノード１３と低電位印加線１０ｄとの間に接続されている。第５のＭＯＳスイッチＳ４は第４ノード１４とグランド印加端子１０ｂとの間に接続されている。第６のＭＯＳスイッチＳ５は第４ノード１４と低電位印加線１０ｄとの間に接続されている。
【００７１】
読出回路２４Ａは、第１のＮチャネルＭＯＳＦＥＴＮ０のサブストレートが第４ノード１４（ＶＢＢＳＶ２）に接続されている点を除いて、図１に示した読出回路２４と同様の構成を有し、動作をする。
【００７２】
このように、本第１実施形態に係るＡＦ救済回路１０Ａは、関連のＡＦ救済回路１０Ａと同様に、２つのアンチヒューズＡＦ０，ＡＦ１を並列に接続しているが、関連のＡＦ救済回路１０Ａとは異なり、ＡＦコネクト電圧LowレベルＶＢＢＳＶを分離している点を、特徴とする。そして、本第１実施形態に係るＡＦ救済回路１０Ａは、選択回路２０や読出回路２４Ａが関連するＡＦ救済回路１０と共通である。そのため、本第１実施形態に係るＡＦ救済回路１０Ａは、面積増加を最小限に抑えながら、後述するように、上述したＯＲセル方式（従来例３）と同等の歩留りを実現することが可能である。
【００７３】
本第１実施形態に係るＡＦ救済回路１０Ａでは、コネクト動作を、後述するように、第１アンチヒューズＡＦ０と第２アンチヒューズＡＦ１とに対して別々に実施する。このために、本第１実施形態に係るＡＦ救済回路１０Ａでは、第２ノード１２（ＶＢＢＳＶ０）と第３ノード１３（ＶＢＢＳＶ１）に、それぞれ−２Ｖと０Ｖとを印加するための回路を搭載しており、コネクト対象のアンチヒューズには６Ｖが、コネクト非対象のアンチヒューズには４Ｖが印加される。
【００７４】
（第１実施形態に係るＡＦ救済回路１０Ａの動作）
次に、図５を参照して、本第１実施形態に係るＡＦ救済回路１０Ａの動作について説明する。
【００７５】
図５は、図４に示したＡＦ救済回路１０Ａの動作波形を示す。
【００７６】
（１）最初に初期状態について説明する。
【００７７】
この初期状態において、ＡＦコネクト電圧HighレベルＶＰＰＳＶは２Ｖに設定され、コネクト時ＡＦセル選択信号ＦＡＦ０Ｂも２Ｖであり、制御回路２２の第１、第３、および第５のＭＯＳスイッチＳ０、Ｓ２、Ｓ４がオンし、第２、第４、および第６のＭＯＳスイッチＳ１、Ｓ３、Ｓ５がオフしている。これにより、第２乃至第４ノード１２〜１４（ＶＢＢＳＶ０，ＶＢＢＳＶ１，ＶＢＢＳＶ２）にはグランド電圧である０Ｖが印加されている。ロード時ＡＦセル選択信号ＥＬＯＡＤＴはLowレベル、ロード時バイアス電スＥＬＢＩＡＳはLowレベルであるので、ロード時ＡＦセル出力信号ＥＡＦＯＵＴＴはHighレベルになっている。
【００７８】
（２）初期状態後のコネクト動作を説明する。
【００７９】
コネクト動作では、最初に第１アンチヒューズＡＦ０に対して第１コネクト動作（図５の＜コネクト０＞）を実施し、引き続いて第２アンチヒューズＡＦ１に対して第２コネクト動作（図５の＜コネクト１＞）を実施するとする。
【００８０】
第１コネクト動作（＜コネクト０＞）では、ＡＦコネクト電圧HighレベルＶＰＰＳＶは４Ｖに上昇され、コネクト時ＡＦセル選択信号ＥＡＦ０Ｂも上昇され、制御回路２２では、第１および第５のＭＯＳスイッチＳ０およびＳ４をオフし、第２および第６のＭＯＳスイッチＳ１およびＳ５をオンする。これにより、第２および第４ノード１２、１４（ＶＢＢＳＶ０、ＶＢＢＳＶ２）には、−２ＶのＡＦコネクト電圧LowレベルＶＢＢＳＶが印加される。尚、第３ノード１３（ＶＢＢＳＶ１）には、０Ｖが印加されたままである。
【００８１】
このようにして、まず第１アンチヒューズＡＦ０の両端子間に６Ｖの高電圧を印加して、第１コネクト動作を実施している。このとき、第２アンチヒューズＡＦ２には、４Ｖの電圧が印加される。
【００８２】
ここで、−２ＶのＡＦコネクト電圧LowレベルＶＢＢＳＶは第２電圧とも呼ばれ、０Ｖのグランド電圧ＶＳＳは第３電圧とも呼ばれる。従って、第２電圧ＶＢＢＳＶは第１電圧ＶＰＰＳＶより低い。第３電圧ＶＳＳは第１電圧ＶＰＰＳＶより低く、かつ第２電圧ＶＢＢＳＶより高い。
【００８３】
かくして、本第１の実施形態では、制御回路２２Ａは、選択回路（２０）を導通させる第１期間に、第１電圧（ＶＰＰＳＶ）より低い第２電圧（ＶＢＢＳＶ）を第２ノード（１２）に印加し、第１電圧（ＶＰＰＳＶ）より低く、かつ第２電圧（ＶＢＢＳＶ）より高い第３電圧（ＶＳＳ）を第３ノード（１３）に印加するように構成されている。
【００８４】
上記第１コネクト動作が終了後、コネクト時ＡＦセル選択信号ＥＡＦ０Ｂを一旦、０Ｖにする。
【００８５】
第２コネクト動作（＜コネクト１＞）では、ＡＦコネクト電圧HighレベルＶＰＰＳＶは４Ｖに上昇され、コネクト時ＡＦセル選択信号ＥＡＦ０Ｂも上昇され、制御回路２２Ａでは、第１のＭＯＳスイッチＳ０をオン、第２のＭＯＳスイッチＳ１をオフする。これにより、第２ノード１２（ＶＢＢＳＶ０）には、０Ｖのグランド電圧ＶＳＳが印加される。その後、制御回路２２Ａでは、第３のＭＯＳスイッチＳ２をオフし、第４のＭＯＳスイッチＳ３をオンする。これにより、第３ノード１３（ＶＢＢＳＶ１）には、−２ＶのＡＦコネクト電圧LowレベルＶＢＢＳＶが印加される。尚、第２ノード１２（ＶＢＢＳＶ０）には、０Ｖが印加されたままである。
【００８６】
このようにして、第２アンチヒューズＡＦ１の両端子間に６Ｖの高電圧を印加して、第２コネクト動作を実施している。このとき、第１アンチヒューズＡＦ０には、４Ｖの電圧が印加される。
【００８７】
かくして、本第１の実施形態では、制御回路２２Ａは、選択回路（２０）を導通させる第１期間と異なる第２期間に、第３電圧（ＶＳＳ）を第２ノード（１２）に印加し、第２電圧（ＶＢＢＳＶ）を第３ノード（１３）に印加するように構成されている。
【００８８】
（３）次に、コネクト動作後のロード時の動作について説明する。ロード時の動作は、上述した関連のＡＦ救済回路１０のロード時の動作と同様である。
【００８９】
すなわち、上述した初期状態において、ロード動作を行ったとする。この場合、ロード時ＡＦセル選択信号ＥＬＯＡＤＴおよびロード時バイアス電圧ＥＬＢＩＡＳを、共に、LowレベルからHighレベルに遷移する。このとき、もし第１および第２アンチヒューズＡＦ０、ＡＦ１のどちから一方が破壊接続されていれば、ロード時ＡＦセル出力信号ＥＡＦＯＵＴＴは、HighレベルからLowレベルに遷移する。一方、第１および第２アンチヒューズＡＦ０、ＡＦ１の両方とも破壊接続されていなければ、ロード時ＡＦセル出力信号ＥＡＦＯＵＴＴはHighレベルのままである。
【００９０】
図６は、図４に示した本第１実施形態に係るＡＦ救済回路１０ＡのアンチヒューズのＩ−Ｖ特性例を示す図である。
【００９１】
図３と同様に、図６も、３ビットの典型的なＩ−Ｖ特性を示す図である。図６において、縦軸がアンチヒューズに流れる電流ＩＡＦ（μＡ）を示し、横軸がアンチヒューズに印加される電圧ＶＡＦ（Ｖ）を示す。図６において、破線がアンチヒューズ・コネクト前ｂｉｔのＩ−Ｖ特性を、実線がアンチヒューズ・コネクト後ｂｉｔ（正常ｂｉｔ）のＩ−Ｖ特性を、点線がアンチヒューズ・コネクト後ｂｉｔ（不良ｂｉｔ）のＩ−Ｖ特性を、それぞれ示している。
【００９２】
ここで、本第１実施形態に係るＡＦ救済回路１０Ａも、選択回路２０が２つのアンチヒューズＡＦ０、ＡＦ１間で共通のため、関連のＡＦ救済回路１０の様に、第１アンチヒューズＡＦ０を既にコネクト済の場合、第２アンチヒューズＡＦ１の第２コネクト動作時に、第１アンチヒューズＡＦ０側に大電流が流れてしまい、第２アンチヒューズＡＦ１に対して第２コネクト動作ができないことが懸念される。
【００９３】
そこで、本第１実施形態に係るＡＦ救済回路１０Ａでは、後述するように、点線で示すコネクト後不良ｂｉｔの非線形Ｉ−Ｖ特性のアンチヒューズの、ペアのアンチヒューズを確実にコネクトする。
【００９４】
図６に示す様に、点線で示す不良ｂｉｔは、非線形Ｉ−Ｖ特性を示している。従って、６Ｖの高電圧の印加では、大電流Ｉ１を流すが、４Ｖに電圧を下げることで、電流がＩ３まで大幅に減少する。このため、本第１実施形態では、もう一方のアンチヒューズに電流が流れ、コネクトが可能となる。
【００９５】
詳述すると、図４に示す本第１実施形態に係る回路構成では、一方がコネクト後不良のＡＦセル（例えばＡＦ０）となった状態で他方のＡＦセル（例えば、ＡＦ１）をコネクト動作する場合に、図４に示すノード１１の電位は、従来図１が示すノード１１の電位より高い電位になる構成である。
【００９６】
図６を使って、次のように説明できる。Ｐ０トランジスタの抵抗Ｒ１が無視できるほど小さい値とすると、図１の構成の場合、コネクト後不良のＡＦ０セルの電位差は、６Ｖであり、他方、図４の構成の場合、４Ｖであると考慮できる。図６の実験結果が示す特性では、コネクト後不良のＡＦセルは、６Ｖ程度のバイアスではＩ４が示すように大電流を流すが、４Ｖ程度のバイアスではＩ３が示すように大電流を流さない（Ｉ４＞＞Ｉ３）。つまり、図１の構成では、不良ＡＦ０セルは、大電流を流すが、図４の構成では、不良ＡＦ０セルは、大電流を流さない。そのため、図４の構成は、不良ＡＦ０による電流放出の影響を受けず、ノード１１の電位は、図１の構成に比べて、より高い電位にバイアスできる。
【００９７】
また、これは、例えば、図６を使わずに、次のようにも説明できる。２セル目のコネクト動作において不良のＡＦ０を介して電流が流れる点を考慮すると、図１の構成の場合、ノード１１の電位（Ｖ１）は、ＶＰＰＳＶの４ＶとＶＢＢＶＯの−２Ｖとを、Ｐ０トランジスタの抵抗Ｒ１とＡＦ０の抵抗Ｒ２で分圧した値で決まる（Ｖ１＝（Ｒ１Ｒ２／Ｒ１＋Ｒ２）×（４／Ｒ１−２／Ｒ２））。他方、図４の構成の場合、ノード１１の電位（Ｖ２）は、ＶＰＰＳＶの４ＶとＶＢＢＶ０の０Ｖとを、同様にＰ０トランジスタの抵抗Ｒ１とＡＦ０の抵抗Ｒ２で分圧した値で決まる（Ｖ２＝（Ｒ１Ｒ２／Ｒ１＋Ｒ２）×（４／Ｒ１））。結果として、図４が示すノード１１の電位（Ｖ２）は、図１が示すノード１１の電位（Ｖ１）より高い（Ｖ１＜Ｖ２）。
【００９８】
よって、図４に示す本第１実施形態に係る回路構成では、一方がコネクト後不良のＡＦセル（例えばＡＦ０）となった状態において、他方のアンチヒューズの両端の電位差をより大きくする事が可能となる。
【００９９】
従って、図４に示す本第１実施形態に係る回路構成では、１セル目のアンチヒューズ（例えばＡＦ０）がコネクト後不良のＡＦアンチヒューズとなった状態になったとしても、２セル目のアンチヒューズ（例えば、ＡＦ１）のコネクト動作が可能である。
【０１００】
なお、実線で示すコネクト後正常ｂｉｔの場合は、線形特性のため、４Ｖに下げても、大電流Ｉ４が流れ続け、ペアのアンチヒューズに電圧が印加されない。しかしながら、この場合は、既に片方のアンチヒューズが正常にコネクトされているので、もう一方のアンチヒューズがコネクトされなくても問題ない。
【０１０１】
次に、本第１実施形態に係るＡＦ救済回路１０Ａの面積に関して、他の方式と比較して説明する。
【０１０２】
本第１実施形態に係るＡＦ救済回路１０Ａでは、図１に示した関連のＡＦ救済回路１０（従来のツインセル方式）に対して、ＡＦコネクト電圧LowレベルＶＢＢＳＶを印加するための低電位印加線１０ｄの分離が必要だが、面積を増加することなく、上述したＯＲセル方式（従来例３）に対し、約４９％の削減が可能である。したがって、本第１実施形態に係るＡＦ救済回路１０Ａでは、上述したＯＲ廃止方式（従来例２）の５３％とほぼ同等の面積で実現可能である。
【０１０３】
図７は、本第１実施形態に係るＡＦ救済回路１０ＡのFuse一致率とコネクト時間を示す。
【０１０４】
図７において、横軸はコネクト時間［ｍｓ］を示し、縦軸はFuse一致率［％］を示す。
【０１０５】
本第１実施形態に係るＡＦ救済回路１０Ａはツインセル方式のため２回のコネクト動作が必要である。それでも、本第１の実施形態に係るＡＦ救済回路１０Ａは、従来例１および従来例２に比較して、コネクト時間を１／２程度に低減し、かつ、１００％のFuse一致率を実現可能である。
【０１０６】
［第２実施形態］
本発明の第２実施形態に係るＡＦ救済回路は、回路構成が、図４に示したＡＦ救済回路１０Ａと同様であるが、後述するように、コネクト動作が異なる。
【０１０７】
図８は、本第２実施形態に係るＡＦ救済回路１０Ａの動作波形例を示す波形図である。
【０１０８】
以下、図５に示す、第１実施形態に係るＡＦ救済回路１０Ａの動作波形例と比較しながら、相違点について説明する。
【０１０９】
図５に示すように、第１実施形態に係るＡＦ救済回路１０Ａでは、第１アンチヒューズＡＦ０→第２アンチヒューズＡＦ１→次のセット、の順にコネクト動作を実施している。この例で、ツインセル方式が実現可能ではあるが、第２ノード１２（ＶＢＢＳＶ０）と第３ノード１３（ＶＢＢＳＶ１）を毎回０Ｖ〜−２Ｖに変更する必要がある。その結果、電圧が安定するまでの時間が、従来例に比較して余分にかかる。
【０１１０】
これに対して、図８に示すように、第２実施形態に係るＡＦ救済回路１０Ａでは、先ず、第１アンチヒューズＡＦ０側の全セットをコネクトし、その後に、第２アンチヒューズＡＦ１側をコネクトしている。この方式では、第２ノード１２（ＶＢＢＳＶ０）と第３ノード１３（ＶＢＢＳＶ１）を毎回０Ｖ〜−２Ｖに変更する必要が無いので、第１実施形態と比較して、コネクト時間をさらに低減できる。
【０１１１】
［第３実施形態］
図９は、半導体記憶装置に用いられる、本発明の第３実施形態に係るＡＦ救済回路１０Ｂの構成を示す回路図である。
【０１１２】
図示のＡＦ救済回路１０Ｂは、第３アンチヒューズＡＦ２と第５ノード１５とが付加され、かつ、制御回路および読出回路の構成が、後述するように変更されている点を除いて、図４に示した第１実施形態に係るＡＦ救済回路１０Ａと同様の構成を有し、動作をする。従って、制御回路および読出回路に、それぞれ、２２Ｂおよび２４Ｂの参照符号を付してある。図４に示した第１実施形態に係るＡＦ救済回路１０Ａと同様の機能を有するものには同一の参照符号を付し、説明の簡略化のためにそれらの説明については省略する。
【０１１３】
図示のＡＦ救済回路１０Ｂは、ノードとして、第１乃至第５ノード１１，１２，１３，１４，および１５を持つ。図９から明らかなように、第２乃至第５のノード１２〜１５を、それぞれ、ＶＢＢＳＶ０，ＶＢＢＳＶ１，ＶＢＢＳＶ２，およびＶＢＢＳＶ３で表している。
【０１１４】
第３アンチヒューズＡＦ３は第１ノード１１と第４ノード１４との間に接続されている。第２乃至第４ノード１２〜１４は、互いに非接続である。
【０１１５】
かくして、本第３実施形態による半導体装置は、第１電圧（ＶＰＰＳＶ）を供給する第１電源供給線（１０ｃ）と、第１ないし第４ノード（１１，１２，１３，１４）と、第１電源供給線（１０ｃ）と第１ノード（１１）との間に接続される選択回路（２０）と、第１ノード（１１）と第２ノード（１２）との間に接続される第１アンチヒューズ（ＡＦ０）と、第１ノード（１１）と第３ノード（１３）との間に接続される第２アンチヒューズ（ＡＦ１）と、第１ノード（１１）と第４ノード（１４）との間に接続される第３アンチヒューズ（ＡＦ２）と、を備え、第２ないし第４ノード（１２〜１４）は、互いに非接続であることを特徴とする。
【０１１６】
制御回路２２Ｂは、第７および第８のＭＯＳスイッチＳ６およびＳ７を更に備えている点を除いて、図４に示した制御回路２２Ａと同様の構成を有し、動作をする。
【０１１７】
第７のＭＯＳスイッチＳ６は第５ノード１５とグランド印加端子１０ｂとの間に接続されている。第８のＭＯＳスイッチＳ７は第５ノード１５と低電位印加線１０ｄとの間に接続されている。
【０１１８】
読出回路２４Ｂは、第１のＮチャネルＭＯＳＦＥＴＮ０のサブストレートが第５ノード１５（ＶＢＢＳＶ３）に接続されている点を除いて、図４に示した読出回路２４Ａと同様の構成を有し、動作をする。
【０１１９】
このように、本第３実施形態に係るＡＦ救済回路１０Ｂは、３つのアンチヒューズＡＦ０，ＡＦ１，およびＡＦ２を並列に接続するが、ＡＦコネクト電圧LowレベルＶＢＢＳＶを分離している点を、特徴とする。そして、本第３実施形態に係るＡＦ救済回路１０Ｂは、選択回路２０や読出回路２４Ｂが関連するＡＦ救済回路１０と共通である。そのため、本第３実施形態に係るＡＦ救済回路１０Ｂは、面接増加を最小限に抑えながら、上述したＯＲセル方式（従来例３）と同等の歩留りを実現することが可能である。
【０１２０】
第３実施形態に係るＡＦ救済回路１０Ｂにおいて、第１乃至第３アンチヒューズＡＦ０〜ＡＦ２をコネクトするとき、および、ロード時において、制御回路２２Ｂは、第１乃至第８のＭＯＳスイッチＳ０〜Ｓ７を次のようにオン／オフ制御する。
【０１２１】
第１アンチヒューズＡＦ０をコネクトするとき、制御回路２２Ｂでは、選択回路２０を導通させる第１期間に、第２、第３、第５、および第８のＭＯＳスイッチＳ１，Ｓ２，Ｓ４，Ｓ７をオンし、第１、第４、第６および第７のＭＯＳスイッチＳ０，Ｓ３，Ｓ５，Ｓ６をオフする。これにより、第２ノード１２（ＶＢＢＳＶ０）には、−２ＶのＡＦコネクト電圧Lowレベルが印加され、第３ノード１３（ＶＢＢＳＶ１）には、０Ｖのグランド電圧ＶＳＳが印加され、第４ノード１４（ＶＢＢＳＶ２）には、０Ｖのグランド電圧ＶＳＳが印加され、第５ノード１５（ＶＢＢＳＶ３）には、−２ＶのＡＦコネクト電圧Lowレベルが印加される。
【０１２２】
第２アンチヒューズＡＦ１をコネクトするとき、制御回路２２Ｂでは、選択回路２０を導通させる第１期間と異なる第２期間に、第１、第４、第５、および第８のＭＯＳスイッチＳ０，Ｓ３，Ｓ４，Ｓ７をオンし、第２、第３、第６および第７のＭＯＳスイッチＳ１，Ｓ２，Ｓ５，Ｓ６をオフする。これにより、第２ノード１２（ＶＢＢＳＶ０）には、０Ｖのグランド電圧ＶＳＳが印加され、第３ノード１３（ＶＢＢＳＶ１）には、−２ＶのＡＦコネクト電圧Lowレベルが印加され、第４ノード１４（ＶＢＢＳＶ２）には、０Ｖのグランド電圧ＶＳＳが印加され、第５ノード１５（ＶＢＢＳＶ３）には、−２ＶのＡＦコネクト電圧Lowレベルが印加される。
【０１２３】
第３アンチヒューズＡＦ２をコネクトするとき、制御回路２２Ｂでは、選択回路２０を導通させる第１期間および第２期間と異なる第３期間に、第１、第３、第６、および第８のＭＯＳスイッチＳ０，Ｓ２，Ｓ５，Ｓ７をオンし、第２、第４、第５および第７のＭＯＳスイッチＳ１，Ｓ３，Ｓ４，Ｓ６をオフする。これにより、第２ノード１２（ＶＢＢＳＶ０）には、０Ｖのグランド電圧ＶＳＳが印加され、第３ノード１３（ＶＢＢＳＶ１）には、０Ｖのグランド電圧ＶＳＳが印加され、第４ノード１４（ＶＢＢＳＶ２）には、−２ＶのＡＦコネクト電圧Lowレベルが印加され、第５ノード１５（ＶＢＢＳＶ３）には、−２ＶのＡＦコネクト電圧Lowレベルが印加される。
【０１２４】
一方、ロード時には、制御回路２２Ｂでは、第１、第３、第５、および第７のＭＯＳスイッチＳ０，Ｓ２，Ｓ４，Ｓ６をオンし、第２、第４、第６および第８のＭＯＳスイッチＳ１，Ｓ３，Ｓ５，Ｓ７をオフする。これにより、第２乃至第５ノード１２〜１５（ＶＢＢＳＶ０，ＶＢＢＳＶ１，ＶＢＢＳＶ２，ＶＢＢＳＶ３）の全てには、０Ｖのグランド電圧ＶＳＳが印加される。
【０１２５】
本第３実施形態に係るＡＦ救済回路１０Ｂでも、面積を低減しつつ、歩留りを向上できるという効果を奏する。
【０１２６】
［第４実施形態］
上述した第１乃至第３実施形態に係るＡＦ救済回路では、アンチヒューズを２個又は３個備えているが、４個以上のアンチヒューズを備えてもよい。
【０１２７】
すなわち、図示はしないが、本発明の第４実施形態に係るＡＦ救済回路は、第１乃至第Ｎ（Ｎは４以上の整数）アンチヒューズを備えている。この場合、第４実施形態に係るＡＦ救済回路は、第１ないし第（Ｎ＋１）ノードを有することになる。
【０１２８】
かくして、本第４実施形態による半導体装置は、第１電圧を供給する第１電源供給線と、第１ないし第（Ｎ＋１）ノードと、第１電源供給線と第１ノードとの間に接続される選択回路と、それぞれ、第１ノードと第ｎ（２≦ｎ≦（Ｎ＋１））ノードとの間に接続される第１ないし第Ｎアンチヒューズと、を備え、第２ないし第（Ｎ＋１）ノードは、互いに非接続であることを特徴とする。
【０１２９】
本第４実施形態に係るＡＦ救済回路でも、面積を低減しつつ、歩留りを向上できるという効果を奏する。
【０１３０】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、選択回路２０、制御回路２２Ａ，２２Ｂ，読出回路２４Ａ，２４Ｂは、上述した実施形態の構成のものに限定されず、本発明はそれらの回路として種々の構成のものを使用してよいのは勿論である。
【符号の説明】
【０１３１】
１０Ａ，１０Ｂ    ＡＦ救済回路（半導体装置）
１０ａ    電源印加端子
１０ｂ    グランド印加端子
１０ｃ    高電位印加線（第１電源供給線）
１０ｄ    低電位印加線
１１    第１ノード
１２    第２ノード（ＶＢＢＳＶ０）
１３    第３ノード（ＶＢＢＳＶ１）
１４    第４ノード（ＶＢＢＳＶ２）
１５    第５ノード（ＶＢＢＳＶ３）
２０    選択回路
２２Ａ、２２Ｂ    制御回路
２４Ａ、２４Ｂ    読出回路
ＡＦ０〜ＡＦ２    アンチヒューズ
Ｓ０〜Ｓ７    ＭＯＳスイッチ
ＶＤＤ    電源電圧
ＶＳＳ    グランド電圧（第３電圧）
ＶＰＰＳＶ    ＡＦコネクト電圧Highレベル（第１電圧）
ＶＢＢＳＶ    ＡＦコネクト電圧Lowレベル（第３電圧）
ＥＡＦ０Ｂ    コネクト時ＡＦセル選択信号
ＥＬＯＡＤＴ    ロード時ＡＦセル選択信号
ＥＡＦＯＵＴＴ    ロード時ＡＦセル出力信号
ＥＬＢＩＡＳ    ロード時バイアス電圧
ＥＡＦＯＵＴＢ    反転したロード時ＡＦセル出力信号
【図１】
2015026709.tif 000003
【図２】
2015026709.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2015026709.tif 000008
【図７】
2015026709.tif 000009
【図８】
2015026709.tif 000010
【図９】
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