(57)【要約】【課題】  車載機器の制御装置に前記シリアル通信を採用する場合、コストを抑制しつつ、車載機器の性能の悪化を抑える必要がある。【解決手段】送信デバイスと、受信デバイスと、前記送信デバイスと前記受信デバイス間においてシリアル通信を行う通信手段と、前記通信手段でやり取りされるデータに冗長系データを付加する冗長系付加手段と、を備え、前記送信デバイスは複数の通信周期でデータを前記受信デバイスに送信し、前記冗長系付加手段は、前記複数の通信周期の中で長い通信周期で送信されるデータに対して、短い通信周期で送信されるデータに比べて前記冗長系データの付加量を多くする。【選択図】図１
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【特許請求の範囲】
【請求項１】
送信デバイスと、
受信デバイスと、
前記送信デバイスと前記受信デバイス間においてシリアル通信を行う通信手段と、
前記通信手段でやり取りされるデータに冗長系データを付加する冗長系付加手段と、を備える通信システムにおいて、
前記送信デバイスは複数の通信周期でデータを前記受信デバイスに送信し、
前記冗長系付加手段は、前記複数の通信周期の中で長い通信周期で送信されるデータに対して、短い通信周期で送信されるデータに比べて前記冗長系データの付加量を多くすることを特徴とした通信システム。
【請求項２】
請求項１の通信システムにおいて、前記通信システムの電源電圧を検出する手段を備え、前記電源電圧検出手段にて検出された電源電圧に基づいて、前記冗長系データの付加量を可変することを特徴としたシリアル通信システム。
【請求項３】
請求項１の通信システムにおいて、前記通信システムと電源電圧を共用する車両用アクチュエータの駆動状態に基づいて、前記冗長系データの付加量を可変することを特徴としたシリアル通信システム。
【請求項４】
請求項１の通信システムにおいて、前記受信デバイスは前記データのエラー検出手段を備え、前記エラー検出手段にて検出されたエラー情報を前記冗長系付加手段に伝える手段を備え、、前記冗長系付加手段は、前記エラー情報検出時はエラー未検出時に対し前記冗長系データの付加量を多くすることを特徴としたシリアル通信システム。
【請求項５】
請求項１の通信システムにおいて、前記複数の通信周期の中で最も短い通信周期で送信されるデータは、前記冗長系データを付加しないことを特徴としたシリアル通信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアル通信技術に関する。
【背景技術】
【０００２】
車両用制御システムにおいて、アクチュエータを制御するＣＰＵ（中央演算装置）と、アクチュエータを実際に駆動させるデバイスドライバ間の通信をシリアル通信で結ぶことが知られている（例えば、特許文献１記載）。これはシリアル通信により、アナログ通信に対して通信線の本数を減らし、ＣＰＵ・デバイスドライバのコスト低減や基板の設置面積低減によりコスト低減ができるためである。
【０００３】
その一方で、シリアル通信では少ない通信線に多くの情報が集約されるため、通信障害対策が重要である。即ち、通信線１本に通信障害が生じた場合、アナログ通信では、残りの通信線でバックアップ可能なことが多いが、シリアル通信では多数のアクチュエータが動作異常となるためバックアップできず、アクチュエータが停止する可能性が高くなる。
【０００４】
この対策の１つとして、シリアル通信ではエラー検出が広く行われている。これは、データに冗長系データ（パリティビットやチェックサムや照合用データ）を付加後送信し、受信側で前記データと前記冗長系データを解析することで通信障害の検出をする。しかし、冗長系データの付加は、通信負荷・CPUやICの処理負荷が増加する問題点があった。
【０００５】
そこで特許文献２では、新規にハードウェア（エラー検出線と検出器）を付けて、エラー検出機能をハードウェア側に持たせ通信負荷・CPUやICの処理負荷を低減しつつ通信障害の検出性を確保している。
【０００６】
また、特許文献３では、シリアル通信の高速通信時（データの通信周期が短い時）には低速通信時（データの通信周期が長い時）に対し、通信障害が出易いため冗長量を多くしエラー検出性能を上げ、かつ通信障害発生時には高速通信から低速通信に切り換えて、通信障害を抑制している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−３３９９７７号公報
【特許文献２】特開２００９−２４８９３８号公報
【特許文献３】特開２００６−３３２９８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献２，３記載のシリアル通信技術を車両用制御装置に採用する場合、コスト低減が目的にもかかわらず、特許文献２のように新規ハードウェアを付加するとコスト増加となり、コスト低減効果が薄れる問題点がある。
【０００９】
また、内燃機関の燃料噴射ON/OFF制御や点火ON/OFF制御のように高速なアクチュエータ制御にシリアル通信を使う場合、マイクロ秒オーダーの高速通信が必要となるが、その際に特許文献３のように冗長系データを付加すると通信負荷・CPUやICの処理負荷が増加し、これに対応するためのハードウェアのコスト増加となってしまう。
【００１０】
その一方で、通信障害発生時に燃料噴射ON/OFF制御や点火ON/OFF制御を低速通信で行うと、内燃機関の燃焼不良が発生し、燃費・排気・運転性能の悪化につながる。
【００１１】
本発明はこのような課題に鑑みてなされたものであって、内燃機関等車載機器の制御装置に前記シリアル通信を採用する場合、コストを抑制しつつ、車載機器の性能の悪化を抑えることを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するため本発明の通信システムは、送信デバイスと、受信デバイスと、前記送信デバイスと前記受信デバイス間においてシリアル通信を行う通信手段と、前記通信手段でやり取りされるデータに冗長系データを付加する冗長系付加手段と、を備える通信システムにおいて、前記送信デバイスは複数の通信周期でデータを前記受信デバイスに送信し、前記冗長系付加手段は、前記複数の通信周期の中で長い通信周期で送信されるデータに対して、短い通信周期で送信されるデータに比べて前記冗長系データの付加量を多くすることを特徴とする。
【発明の効果】
【００１３】
本発明により、冗長系データの付加量を、通信周期や通信障害発生有無により、適切に制御することで、車両制御装置のコストを抑制しつつ、アクチュエータ制御の性能の悪化も抑えることができる。
【図面の簡単な説明】
【００１４】
【図１】システム構成図
【図２】シリアル通信システムのフローチャート
【図３】シリアル通信システムのタイムチャート
【発明を実施するための形態】
【００１５】
以下、本発明の一実施形態について図面に基づき説明する。
【００１６】
図１はシリアル通信システムの構成を示している。
【００１７】
送信元部品１と受信先部品２があり、その間はシリアル通信部３にて接続される。ここで、送信元部品１として例えば、車両用アクチュエータを制御するための指令を演算するマイコン等が、受信先部品２として例えば、マイコンからの指令に基づいて車両用アクチュエータを駆動するデバイスドライバやIC等が挙げられる。送信データ切換部６は、高速データ演算部４にて出力される高速データをクロック７に従い、例えば１μｓ周期で送信部１０に出力する。高速データは、例えば車両用アクチュエータを駆動するためにデバイスドライバがON/OFF動作するタイミングの指示に関連する。また、低速データ演算部５にて出力される低速データは冗長系付加部８により冗長系データが付加され、低速データ送信要求演算部１６にて出力要求が有る場合、クロック７に従い１０ｍｓ周期で送信部１０に出力する。低速データは、例えばデバイスドライバがON/OFF動作するタイミングほど高速性を求められない指示や、シリアル通信部３の診断用データの送信に関連する。
【００１８】
前記冗長系付加部８は、後述するエラーレジスタ（ＥｒｒＲＥＧ）１７の状態により付加する冗長系データを選択する。前記エラーレジスタセット（ＥｒｒＲＥＧ＝１）時は、エラーレジスタクリア（ＥｒｒＲＥＧ＝０）時に対し、冗長量の多い冗長系データを付加する。
【００１９】
即ち、エラーレジスタセット時は通信障害が発生していると推測されるため、冗長量を多くし、耐通信障害性能を上げている。
【００２０】
エラーレジスタクリア時は通信障害未発生と推測されるため冗長量を少なくし、耐通信障害性能を下げて、通信負荷・CPUやICの処理負荷を改善させる。
【００２１】
また、当該システムが内燃機関の制御に使われている場合、内燃機関を始動するためのスタータモータ回転時は、非回転時に対して、冗長量の多い冗長系データを付加しても良い。スタータモータ等の車両用アクチュエータは、送信部１０や受信部１２などの通信システムと、車載バッテリを電源電圧として共用している。ここで、スタータモータがON/OFFされた場合、電流の急変や電圧変動により通信システムへの通信障害の発生確率が高くなる。よって、スタータモータ回転時は耐通信障害性能を上げることで、シリアル通信システムの信頼性を向上できる。
【００２２】
なお、スタータモータ等車両用アクチュエータの駆動状態に代えて、電源電圧の単位時間当たりの変動幅が所定値以上となった状態を検出して、冗長系データの付加量を多くすることで、送信データの通信障害をより確実に回避することができる。
【００２３】
その他、冗長系データは低速データのみに付加する。高速データは仮に通信障害が有ったとしても、次回通信までの通信間隔が短いため、悪影響が少ないためである。これにより、車両用アクチュエータの制御に必要な高速データの通信間隔より長い間隔で冗長系データを送受信することにより、通信負荷・CPUやICの処理負荷を改善させる。
【００２４】
ここで、高速データには全く冗長系データを付加しないのではなく、低速データに付加する冗長系データよりも付加量を少なくするようにしてもよい。
【００２５】
低速データ送信要求演算部１６は、前記低速データが前記低速データ前回値に対し変更された場合やエラーが発生している場合（ＥｒｒＲＥＧ＝１）に送信要求を出す。
【００２６】
送信部１０は、前記低速データや前記高速データを前記受信先部品２の受信部１２にシリアル通信部３を経由して送信する。
【００２７】
受信部１２は、前記低速データを受信した場合、受信内容を受信レジスタＬ１４やエラー検出部１５に送信し、前記高速データを受信した場合、受信内容を受信レジスタＨ１３に送信する。
【００２８】
前記エラー検出部１５は冗長系付加部８により付加された前記冗長系データを解析する。ここではパリティチェックやデータ照合によりエラーを検出する。エラー検出時はエラーフラグをセットし（Ｅｒｒ＝１）、エラー未検出時はエラーフラグをクリアする（Ｅｒｒ＝０）。その後、エラーフラグ信号は受信レジスタＬ１４とエラー送信部１１に送信される。
【００２９】
受信レジスタＬ１４は前記エラーフラグがクリア（Ｅｒｒ＝０）されている場合、受信部１２から受信した低速データを格納する。前記エラーフラグがセット（Ｅｒｒ＝１）されている場合、受信部１２から受信した低速データを破棄し前回値を保持する。
【００３０】
受信レジスタＨ１３は前記エラーフラグの情報に関わらず、受信部１２から受信した高速データを格納する。
【００３１】
エラー送信部１１は前記エラーフラグ信号を前記送信元部品１のエラー受信部９にシリアル通信部３を経由して送信する。
【００３２】
エラー受信部９はエラーフラグ信号をエラーレジスタ１７に（ＥｒｒＲＥＧ）として格納する。
【００３３】
エラーレジスタ１７は、前記冗長系付加部８と前記低速データ送信要求演算部１６によりレジスタ値が参照される。  次に図２のフローチャートを用いて本実施例を説明する。
【００３４】
図２では、車両のイグニッションスイッチのＯＮからＯＦＦまでの流れについて示す。
【００３５】
ここでは、図１の送信元部品を「マイコン」とし、受信先部品を「ＩＣ」とする。
【００３６】
ステップ１００（Ｓ１００）では、マイコンにてイグニッションスイッチＯＮ後、エラーレジスタをクリア（ＥｒｒＲＥＧ＝０）する。
【００３７】
ステップ１０１（Ｓ１０１）では、クロックにて１０ｍｓ周期と判定された場合、ステップ１０２（Ｓ１０２）に進み、それ以外の場合、ステップ１１７（Ｓ１１７）に進む。
【００３８】
ステップ１０２（Ｓ１０２）では、エラーレジスタがセット（ＥｒｒＲＥＧ＝１）されている場合、ステップ１０３（Ｓ１０３）にてエラーレジスタをクリア（ＥｒｒＲＥＧ＝０）後ステップ１０４（Ｓ１０４）に進む。（Ｓ１０２）にて、エラーレジスタがクリア（ＥｒｒＲＥＧ＝０）されている場合ステップ１２１（Ｓ１２１）に進む。
【００３９】
最初に（Ｓ１０２）にて、エラーレジスタがセット（ＥｒｒＲＥＧ＝１）されている場合について記載する。
【００４０】
ステップ１０４（Ｓ１０４）では、マイコンが低速データ（ｄａｔａＬ）を送信する。ここでは、前記（ｄａｔａＬ）の他に冗長系データ（ＯｐｅｎｋｅｙとｄａｔａＬのパリティビットとＣｌｏｓｅｋｅｙ）が付加されたものが送信される。ここでＯｐｅｎｋｅｙはデータ書き込み開始の符丁を示し、Ｃｌｏｓｅｋｅｙはデータ書き込み終了の符丁を示す。パリティビットは一般的な誤り検出符号である。
【００４１】
ステップ１０５（Ｓ１０５）では、ステップ１０４（Ｓ１０４）で送信されたものをＩＣが受信する。
【００４２】
ステップ１０６（Ｓ１０６）では、ステップ１０５（Ｓ１０５）で受信された冗長系データのエラー検出をＩＣが行う。即ち、前記Ｏｐｅｎｋｅｙと前記Ｃｌｏｓｅｋｅｙの符丁が予め定められたものと合っているか照合する。例えば、前記Ｏｐｅｎｋｅｙが１０１０１０１０という８ｂｉｔ長のデータとして定められており、最下位ｂｉｔが通信障害等により受信時に１０１０１０１１となった場合照合ＮＧと判定する。またｄａｔａＬは、パリティビットで誤りが検出されていないか確認（パリティチェック）する。
【００４３】
ステップ１０７（Ｓ１０７）では、ＩＣにて前記パリティチェックの結果、誤り未検出（ＯＫ）の場合ステップ１０８（Ｓ１０８）に進み、誤り検出（ＮＧ）の場合ステップ１１０（Ｓ１１０）に進む。
【００４４】
ステップ１０８（Ｓ１０８）では、ＩＣにて前記Ｏｐｅｎｋｅｙと前記Ｃｌｏｓｅｋｅｙ照合の結果、いずれも誤り未検出（ＯＫ）の場合ステップ１０９（Ｓ１０９）に進み、いずれかにて誤り検出（ＮＧ）の場合ステップ１１０（Ｓ１１０）に進む。
【００４５】
ステップ１０９（Ｓ１０９）では、受信レジスタにｄａｔａＬを格納する。
【００４６】
ステップ１１０（Ｓ１１０）では、ステップ１０７（Ｓ１０７）とステップ１０８（Ｓ１０８）のいずれかで誤り検出（ＮＧ）されたため、ＩＣにてエラーフラグをセット（Ｅｒｒ＝１）する。
【００４７】
ステップ１１１（Ｓ１１１）では、ＩＣがエラーフラグ（Ｅｒｒ）を送信する。
【００４８】
ステップ１１２（Ｓ１１２）では、マイコンがエラーフラグ（Ｅｒｒ）を受信する。
【００４９】
ステップ１１３（Ｓ１１３）では、マイコンにて、エラーフラグ（Ｅｒｒ）をエラーレジスタ（ＥｒｒＲＥＧ）に格納する。
【００５０】
以上、ステップ１０１（Ｓ１０１）からステップ１１３（Ｓ１１３）までで一回の通信が終了する。
【００５１】
ステップ１０１（Ｓ１０１）からは、次回通信となる。
【００５２】
次に、ステップ１０２（Ｓ１０２）にて、エラーレジスタがクリアされている場合を記載する。
【００５３】
ステップ１２１（Ｓ１２１）では、前記低速データ演算部にて算出された低速データ（ｄａｔａＬ）がdataL前回値と異なる場合ステップ１１４（Ｓ１１４）に進み、同じ場合ステップ１１７（Ｓ１１７）に進む。
【００５４】
ステップ１１４（Ｓ１１４）では、マイコンが低速データ（ｄａｔａＬ）を送信する。ここでは、前記（ｄａｔａＬ）の他に冗長系データ（ＯｐｅｎｋｅｙとＣｌｏｓｅｋｅｙ）が付加されたものが送信される。ここではステップ１０４（Ｓ１０４）に対し、パリティビットが抜けているものを送信する。
【００５５】
即ち、エラーレジスタセット時は通信障害が発生していると推測されるため、冗長データ量を多くし（パリティビットを付加し）、耐通信障害性能を上げている。
【００５６】
エラーレジスタクリア時は通信障害未発生と推測されるため冗長量を少なくし（パリティビットを抜き）、耐通信障害性能を下げて、通信負荷・マイコンやICの処理負荷を改善させる。
【００５７】
ステップ１１５（Ｓ１１５）では、ステップ１１４（Ｓ１１４）で送信されたものをＩＣが受信する。
【００５８】
ステップ１１６（Ｓ１１６）では、ステップ１１５（Ｓ１１５）で受信された冗長系データのエラー検出をＩＣが行う。即ち、前記Ｏｐｅｎｋｅｙと前記Ｃｌｏｓｅｋｅｙの符丁が予め定められたものと合っているか照合する。
【００５９】
ステップ１０８（Ｓ１０８）からステップ１１３（Ｓ１１３）までは前記と同様であり、ステップ１１３（Ｓ１１３）にて一回の通信が終了する。
【００６０】
次に、ステップ１０１（Ｓ１０１）もしくはステップ１２１（Ｓ１２１）がＮｏの場合を記載する。
【００６１】
ステップ１１７（Ｓ１１７）では、クロックにて１μｓ周期と判定された場合、ステップ１１８（Ｓ１１８）に進み、それ以外の場合、ステップ１０１（Ｓ１０１）の先頭に戻る。
【００６２】
ステップ１１８（Ｓ１１８）では、マイコンが高速データ（ｄａｔａＨ）を送信する。
【００６３】
ステップ１１９（Ｓ１１９）では、ＩＣが高速データ（ｄａｔａＨ）を受信する。
【００６４】
ステップ１２０（Ｓ１２０）では、受信レジスタにｄａｔａＨを格納する。
【００６５】
以上について、イグニッションＯＮ中は繰り返される。
【００６６】
次に図３のタイムチャートを、図２のフローチャートと関連させて説明する。
【００６７】
本タイムチャートでは、かつＴ２００〜Ｔ２０５にてシリアル通信線に通信障害が発生したことにより、Ｔ２０１にてｄａｔａＬ相違（ｄａｔａＬ≠ｄａｔａＬ前回値）を検知している場合を想定した。
【００６８】
Ｔ２０１では、１０ｍｓ周期クロックがＯＮされ（図２  Ｓ１０１）、エラーレジスタがクリア（ＥｒｒＲＥＧ＝０）されており（図２  Ｓ１０２）、低速データ（ｄａｔａＬ）相違（ｄａｔａＬ≠ｄａｔａＬ前回値）があるため（図２  １２１）、マイコンは低速通信にてＯｐｅｎｋｅｙ、低速データ（ｄａｔａＬ）、Ｃｌｏｓｅｋｅｙを送信する（図２  １１４）。
【００６９】
Ｔ２０２では、ＩＣは低速データを受信（図２  Ｓ１１５）しＯｐｅｎｋｅｙ照合とＣｌｏｓｅｋｅｙ照合を行う（図２  Ｓ１１６）。ここで通信障害によりＯｐｅｎｋｅｙの内容が改ざんされているため（図２  Ｓ１０８）、照合ＮＧとなりエラーフラグがセット（Ｅｒｒ＝１）される（図２  Ｓ１１０）。エラーフラグの情報はＩＣからマイコンに送信され（図２  Ｓ１１１、Ｓ１１２）、マイコンはエラーレジスタにエラーをセット（ＥｒｒＲＥＧ＝１）する（図２  Ｓ１１３）。
【００７０】
Ｔ２０３では、１μｓ周期クロックがＯＮされ（図２  Ｓ１１７）、マイコンは高速通信にて高速データ（ｄａｔａＨ）を送信する（図２  Ｓ１１８）。
【００７１】
Ｔ２０４では、ＩＣは高速データを受信する（図２  Ｓ１１９）。ここで高速データ（ｄａｔａＨ）は、通信障害により改ざんされているが、受信レジスタに値を格納する（図２  Ｓ１２０）。ここでは改ざんされているデータが格納されるが、次の１μｓクロックにて通信障害未発生であれば、高速データ（ｄａｔａＨ）は正しい値に更新される。
【００７２】
Ｔ２０５は通信障害発生の終了を示す。
【００７３】
Ｔ２０６では、１０ｍｓ周期クロックがＯＮされ（図２  Ｓ１０１）、エラーレジスタがセット（ＥｒｒＲＥＧ＝１）されているため（図２  Ｓ１０２）、エラーレジスタをクリア（ＥｒｒＲＥＧ＝０）し（図２  Ｓ１０３）し、マイコンはＯｐｅｎｋｅｙ、低速データ（ｄａｔａＬ）、ｄａｔａＬのパリティビット、Ｃｌｏｓｅｋｅｙを低速データ送信する（図２  Ｓ１０４）。
【００７４】
Ｔ２０７では、ＩＣは低速データを受信（図２  Ｓ１０５）しＯｐｅｎｋｅｙ照合とパリティチェックとＣｌｏｓｅｋｅｙ照合を行う（図２  Ｓ１０６）。ここでは通信障害未発生のため、パリティチェック  ＯＫ（図２  Ｓ１０７）かつ、Ｏｐｅｎｋｅｙ照合ＯＫかつ、Ｃｌｏｓｅｋｅｙ照合ＯＫ（図２  Ｓ１０８）となり、受信レジスタに低速データ（ｄａｔａＬ）を格納する（図２  Ｓ１０９）。また、エラーフラグはクリア（Ｅｒｒ＝０）状態にて、ＩＣからマイコンに送信され（図２  Ｓ１１１、Ｓ１１２）、マイコンはエラーレジスタにエラーフラグ情報（ここではＥｒｒＲＥＧ＝０）をセットする（図２  Ｓ１１３）。
【００７５】
Ｔ２０８では、１０ｍｓ周期クロックがＯＮされ（図２  Ｓ１０１）、エラーレジスタがクリア（ＥｒｒＲＥＧ＝０）されており（図２  Ｓ１０２）、低速データ（ｄａｔａＬ）相違（ｄａｔａＬ≠ｄａｔａＬ前回値）が無く（図２  １２１）、１μｓ周期クロックがＯＮされているため（図２  Ｓ１１７）、高速データ（ｄａｔａH）の送受信を行う（図２  Ｓ１１８、Ｓ１１９）。
【００７６】
以上により、ｄａｔａＬ相違（ｄａｔａＬ≠ｄａｔａＬ前回値）が発生し、かつシリアル通信線に一時的な通信障害が発生している場合にも、ｄａｔａＬを送信することができる。  以下にこれまで説明してきあ本実施の形態による発明についてまとめる。
【００７７】
本発明の一態様では、送信デバイスと受信デバイスを備え、前記送信デバイスと前記受信デバイス間においてシリアル通信を行う通信手段を備え、前記送信デバイスは複数の通信周期でデータを前記受信デバイスに送信する手段を備え、前記送信デバイスは前記データに冗長系データを付加する冗長系付加手段を備える通信システムにおいて、長い通信周期で送信されるデータは短い通信周期で送信されるデータに対し、前記冗長系付加手段は前記冗長系データの付加量を多くすることを特徴とする。
【００７８】
これにより、短い通信周期で送信されるデータ（高速データ）は、長い通信周期で送信されるデータ（低速データ）に対し、冗長系データの付加量が少ないため、通信負荷・CPUやICの処理負荷は問題となりにくい。高速データは、通信障害終了時点からの復帰時間も高速なため、冗長系データの付加量は少なくて済む。
【００７９】
本発明の他の態様ではさらに、前記受信デバイスは前記データのエラー検出手段を備え、前記エラー検出手段にて検出されたエラー情報を前記冗長系付加手段に伝える手段を備える通信システムにおいて、前記エラー情報にてエラー検出時にはエラー未検出時に対し、前記冗長系付加手段は前記冗長系データの付加量を多くすることを特徴とする。
【００８０】
これにより、通信障害（エラー検出）有無により冗長系データの付加量を変更する。即ち、通信障害有り（エラー検出）の場合は、冗長系データの付加量を増やし、通信障害検出性能を上げる。通信障害無し（エラー未検出）の場合は、冗長量を少なくし通信障害検出性能を下げて、通信負荷・CPUやICの処理負荷を改善させる。
【００８１】
本発明の他の態様ではさらに、前記通信システムの電源電圧を検出する手段を備える通信システムにおいて、前記電源電圧検出手段にて検出された電源電圧の単位時間当たりの変動幅が所定値以上となった場合、前記冗長系データの付加量を多くすることを特徴とする。
【００８２】
これにより、例えば、前記通信システムとの電源電圧を共用するデバイスがあり、前記デバイスがON/OFFされた場合、電流の急変や電圧変動により前記通信システムへの通信障害の発生確率が高くなる。よって、電源電圧の単位時間当たりの変動幅が所定値以上となった場合、前記冗長系データの付加量を多くすることで、送信データの通信障害をより確実に回避することができる。
【００８３】
請求項４の発明は、請求項１の通信システムにおいて、最も短い通信周期で送信されるデータは、前記冗長系データを付加しないことを特徴とする。
【００８４】
本発明の他の態様ではさらに、最も短い通信周期で送信されるデータ（最高速通信）に、冗長系データを付加すると、通信負荷・CPUやICの処理負荷が、長い通信周期で送信されるデータ（低速通信）に対し増加することから、冗長系データを付加しないことで、通信負荷・CPUやICの処理負荷を低減する。
【符号の説明】
【００８５】
1・・・送信元部品、 2・・・受信先部品、 3・・・シリアル通信部、 4・・・ 高速データ演算部、 5・・・ 低速データ演算部、6・・・送信データ切換部、 7・・・クロック、8・・・冗長系付加部、 9・・・エラー受信部、10・・・CPU(中央演算装置)、11・・・エラー送信部、 12・・・受信部、13・・・受信レジスタH、14・・・受信レジスタL 、15・・・エラー検出部、16・・・低速データ送信要求演算部、17・・・エラーレジスタ
【図１】
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【図２】
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【図３】
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