(57)【要約】【課題】低コストかつ高出力な半導体装置を提供すること。【解決手段】ステム１０と、ステム１０の１辺側に設けられたリード２６と、ステム１０の１辺側と対向する辺側に設けられたリード２８と、リード２６とリード２８とが対向する方向に配列された、互いに独立したゲートおよびドレインを有する複数のＨＥＭＴと、一端がリード２６と接続され、他端がＨＥＭＴのゲートのそれぞれと接続された配線１７ｃおよび１７ｄと、一端がリード２８と接続され、他端がＨＥＭＴのドレインそれぞれと接続された配線１７ｅおよび１７ｆとを備えた基板１７と、を有する半導体装置。【選択図】図３
2015041755.tif 000002
【特許請求の範囲】
【請求項１】
第1基板と、
前記第１基板の１辺側に設けられた入力端子と、
前記第１基板の前記１辺側と対向する辺側に設けられた出力端子と、
前記入力端子と前記出力端子とが対向する方向に配列された、互いに独立した入力部および出力部を有する複数の半導体素子と、
一端が前記入力端子と接続され、他端が前記複数の半導体素子の入力部のそれぞれと接続された入力側配線と、一端が前記出力端子と接続され、他端が前記複数の半導体素子の出力部のそれぞれと接続された出力側配線とを備えた第２基板と、を有することを特徴とする半導体装置。
【請求項２】
前記複数の半導体素子は、１つの半導体チップ上に集積されるか、または個別の半導体チップにそれぞれ配置されてなることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記入力側配線は、前記入力端子と前記複数の半導体素子のそれぞれの入力部との間で等しいインピーダンスを有し、前記出力側配線は、前記出力端子と前記複数の半導体素子のそれぞれの出力部との間で等しいインピーダンスを有することを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記第２基板は、前記複数の半導体素子上に配置されてなることを特徴とする請求項１から３いずれか一項記載の半導体装置。
【請求項５】
前記第２基板は前記半導体素子に対向する接続部が設けられてなり、前記第２基板は前記複数の半導体素子との間でフリップチップ接続されてなることを特徴とする請求項１から４いずれか一項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関する。
【背景技術】
【０００２】
特許文献１には、基板内にＩＣチップを封止した発明が記載されている。このような高周波信号を処理する半導体装置において高出力を得るために、複数の半導体素子を基板に搭載することがある。並列化した半導体素子の出力信号を合成することで高出力を得る。半導体素子は例えばトランジスタなどである。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平８−９７３５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし半導体素子を基板に配置すると、基板が大型化するため、半導体装置が高コストになる。また基板の反りが大きくなるため、歩留まりが低下し、コストはさらに高くなる。また複数の半導体素子から出力される信号の位相が異なる場合、位相の異なる信号を合成することになるため、信号の損失が増大する。本発明は、上記課題に鑑み、低コストかつ高出力な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明は、第1基板と、前記第１基板の１辺側に設けられた入力端子と、前記第１基板の前記１辺側と対向する辺側に設けられた出力端子と、前記入力端子と前記出力端子とが対向する方向に配列された、互いに独立した入力部および出力部を有する複数の半導体素子と、一端が前記入力端子と接続され、他端が前記複数の半導体素子の入力部のそれぞれと接続された入力側配線と、一端が前記出力端子と接続され、他端が前記複数の半導体素子の出力部のそれぞれと接続された出力側配線とを備えた第２基板と、を有する半導体装置である。
【０００６】
上記構成において、前記複数の半導体素子は、１つの半導体チップ上に集積されるか、または個別の半導体チップにそれぞれ配置されてなる構成とすることができる。
【０００７】
上記構成において、前記入力側配線は、前記入力端子と前記複数の半導体素子のそれぞれの入力部との間で等しいインピーダンスを有し、前記出力側配線は、前記出力端子と前記複数の半導体素子のそれぞれの出力部との間で等しいインピーダンスを有する構成とすることができる。
【０００８】
上記構成において、前記第２基板は、前記複数の半導体素子上に配置されてなる構成とすることができる。
【０００９】
上記構成において、前記第２基板は前記半導体素子に対向する接続部が設けられてなり、前記第２基板は前記複数の半導体素子との間でフリップチップ接続されてなる構成とすることができる。
【発明の効果】
【００１０】
本発明によれば、低コストかつ高出力な半導体装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】図１（ａ）および図１（ｂ）は半導体装置を例示する模式的な平面図である。
【図２】図２は実施例１に係る半導体装置を例示する断面図である。
【図３】図３（ａ）は半導体チップを例示する平面図である。図３（ｂ）は基板を例示する平面図である。
【図４】図４は半導体装置の等価回路を例示する回路図である。
【図５】図５は実施例２に係る半導体装置を例示する断面図である。
【図６】図６は基板を例示する平面図である。
【図７】図７は半導体装置の等価回路を例示する回路図である。
【図８】図８は実施例３に係る半導体装置を例示する断面図である。
【図９】図９（ａ）は半導体チップを例示する平面図である。図９（ｂ）は基板を例示する平面図である。
【図１０】図１０は半導体装置の等価回路を例示する回路図である。
【図１１】図１１は実施例３の変形例における半導体チップを例示する平面図である。
【図１２】図１２は実施例３に係る半導体装置を例示する断面図である。
【図１３】図１３（ａ）および図１３（ｂ）は半導体チップを例示する平面図である。
【発明を実施するための形態】
【００１２】
実施例について説明する。
【実施例１】
【００１３】
まず半導体チップの配置について説明する。図１（ａ）および図１（ｂ）は半導体装置を例示する模式的な平面図である。整合回路およびリッドなどは省略している。図１（ａ）および図１（ｂ）に示すように、ステム１０の上面に複数の半導体チップ１２を搭載する。半導体チップ１２には高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ、半導体素子）が形成されている。ＨＥＭＴがマルチフィンガータイプであるため、半導体チップ１２は長方形になる。
【００１４】
図１（ａ）のように、半導体チップ１２の長手方向（図中の上下方向）に２つの半導体チップ１２を配置することで、出力を高めることができる。しかし２つの半導体チップ１２を並べるためには、ステム１０を大きくすることが求められる。ステム１０が大型化すると温度変化などによるステム１０の反りが大きくなる。また半導体装置が高コスト化する。また、高周波信号の入力および出力のためのリード２６および２８を、２つの半導体チップ１２に対応させて大きくする。リード２６および２８は、半導体装置を実装するためのプリント基板の端子（不図示）に接続される。リード２６および２８に合わせてプリント基板の端子も大きくなることで、インピーダンス整合が困難になる。半導体チップ１２の複数の出力端子から出力される複数の出力信号を合成する。複数の出力信号の経路長が互いに異なるため、位相の異なる信号を合成することになり、信号の損失が大きくなる。高出力化のためには半導体チップ１２に多数のゲート、ソースおよびドレインを設けることが好ましいが、半導体チップ１２が図中の上下方向に大型化する。半導体チップ１２の大型化に伴い、ステム１０はさらに大型化する。
【００１５】
図１（ｂ）では、１つの半導体チップ１２の短手方向（図中の左右方向）に２つの半導体チップ１２を配置する。このためステム１０、リード２６および２８の大型化を抑制し、長手方向において小型化することができる。実施例１は図１（ｂ）のような短手方向の配置において、信号の位相を一致させるための基板１７を用いる例である。
【００１６】
図２は実施例１に係る半導体装置１００を例示する断面図である。図２に示すように、半導体装置１００はステム１０（第１基板）、２つの半導体チップ１２ａおよび１２ｂ、整合回路１４および１６、リッド１８、並びに基板１７（第２基板）を備える。
【００１７】
ステム１０はベース部１１、フィードスルー２２および２４を備える。フィードスルー２２はベース部１１の上面であって、ベース部１１の１辺側に設けられ、フィードスルー２４はベース部１１の上面であって、ベース部１１のフィードスルー２２と対向する辺側に設けられている。フィードスルー２２にリード２６、フィードスルー２４にはリード２８が設けられている。半導体チップ１２ａおよび１２ｂ、整合回路１４および１６はベース部１１の上面に搭載され、例えば導電性接着剤などによりベース部１１に固定されている。半導体チップ１２ａおよび１２ｂはリード２６および２８が対向する方向に配列されている。基板１７はバンプ１９により半導体チップ１２ａおよび１２ｂの上にフリップチップ実装されている。半導体チップ１２ａおよび１２ｂと基板１７との間にはアンダーフィル３１が設けられている。リッド１８はステム１０の上に設けられている。半導体チップ１２、整合回路１４および１６は、ステム１０およびリッド１８が形成する空隙１５の内部に封止される。整合回路１４および１６は例えばキャパシタである。
【００１８】
図３（ａ）は半導体チップ１２ａおよび１２ｂを例示する平面図である。図３（ａ）に示すように、半導体チップ１２ａに複数のＨＥＭＴが形成されており、そのうち２つをＨＥＭＴ１２ａ１および１２ａ２（ともに半導体素子）とする。半導体チップ１２ｂに複数のＨＥＭＴが形成されており、そのうち２つをＨＥＭＴ１２ｂ１および１２ｂ２（ともに半導体素子）とする。ＨＥＭＴはマルチフィンガータイプであり、フィンガーは半導体チップの短手方向（図３（ａ）の左右方向）を向き、半導体チップの長手方向（図３（ａ）の上下方向）に沿って並んでいる。
【００１９】
半導体チップ１２ａの上面にゲート１２Ｇ１、ソース１２Ｓ１およびドレイン１２Ｄ１が設けられている。複数のゲート１２Ｇ１（入力部）は互いに独立である。複数のソース１２Ｓ１は互いに独立である。複数のドレイン１２Ｄ１（出力部）は互いに独立である。ソース１２Ｓ１は半導体チップ１２ａを貫通するビア配線１２ｃ１によりステム１０に接続される。半導体チップ１２ｂの上面にゲート１２Ｇ２、ソース１２Ｓ２およびドレイン１２Ｄ２が設けられている。ソース１２Ｓ２は半導体チップ１２ｂを貫通するビア配線１２ｃ２によりステム１０に接続される。半導体チップ１２ａおよび１２ｂは、ドレイン１２Ｄ１とゲート１２Ｇ２とが隣り合うように配置されている。
【００２０】
図３（ｂ）は基板１７を例示する平面図である。基板１７は、図中に点線で示した半導体チップ１２ａおよび１２ｂにフリップチップ実装されている。図３（ｂ）において、ビア配線１７ｉ、基板１７の下面に設けられた配線および電極は白抜きの部分である。基板１７の上面に設けられた配線および端子には格子斜線を付した。
【００２１】
図３（ｂ）に示すように、基板１７の下面には、ＨＥＭＴとの接続部として機能する端子１７Ｇ１、１７Ｇ２、１７Ｄ１および１７Ｄ２、並びに配線１７ｅおよび１７ｆが、それぞれ複数設けられている。基板１７の上面には端子１７ａ、１７ｂおよび１７ｇ、並びに配線１７ｃ、１７ｄおよび１７ｈが、それぞれ複数設けられている。端子１７ａには２つの配線１７ｃおよび１７ｄが接続されている。配線１７ｃは基板１７を貫通するビア配線１７ｉを介して端子１７Ｇ１に接続され、配線１７ｄはビア配線１７ｉを介して端子１７Ｇ２に接続されている。端子１７Ｄ１は配線１７ｅおよびビア配線１７ｉを介して端子１７ｇに接続されている。端子１７Ｄ２は配線１７ｆおよびビア配線１７ｉを介して端子１７ｇに接続されている。端子１７ｇは配線１７ｈを介して端子１７ｂに接続されている。配線１７ｃの長さは配線１７ｄの長さと略同一である。配線１７ｅの長さは配線１７ｆの長さと略同一である。
【００２２】
図２に示したように、ゲート１２Ｇ１は端子１７Ｇ１、ドレイン１２Ｄ１は端子１７Ｄ１、ゲート１２Ｇ２は端子１７Ｇ２、ドレイン１２Ｄ２は端子１７Ｄ２と、それぞれバンプ１９を介して接続されている。リード２６はフィードスルー２２に設けられ、フィードスルー２２上面の配線パターン２２ａと電気的に接続されている。リード２８はフィードスルー２４に設けられ、フィードスルー２４上面の配線パターン２４ａと電気的に接続されている。整合回路１４は、配線パターン２２ａおよび基板１７の端子１７ａとワイヤ１３を介して電気的に接続されている。整合回路１６は、配線パターン２３ａおよび基板１７の端子１７ｂとワイヤ１３を介して電気的に接続されている。
【００２３】
ベース部１１は金属により形成され、例えば下から銅（Ｃｕ）、モリブデン（Ｍｏ）およびＣｕを積層した部材である。半導体チップ１２ａおよび１２ｂは例えば窒化物半導体を含む。ＨＥＭＴのチャネル層は窒化ガリウム（ＧａＮ）、電子供給層は窒化アルミニウムガリウム（ＡｌＧａＮ）により形成されている。フィードスルー、基板１７およびリッド１８は例えばセラミックなどの絶縁体により形成されている。配線、端子、およびビア配線は例えばＣｕまたは金（Ａｕ）などの金属により形成されている。ワイヤ１３は例えばＡｕなどの金属により形成されている。バンプ１９は錫銀（Ｓｎ−Ａｇ）を含む半田など金属により形成されている。接着剤２１およびアンダーフィル３１は、例えば樹脂により形成されている。導電性接着剤は金および錫（Ａｕ−Ｓｎ）の合金、または銀（Ａｇ）など金属を含むペーストである。
【００２４】
図４は半導体装置１００の等価回路を例示する回路図である。図４では、図３（ａ）および図３（ｂ）の四角Ａ１で囲んだ範囲に対応する回路要素に符号を付した。また図４の四角で囲んだ範囲が半導体チップ１２ａおよび１２ｂ並びに基板１７に対応する。
【００２５】
図４に示すように、入力端子Ｉｎ１とＨＥＭＴ１２ａ１のゲートとの間にインダクタＬ１が直列接続されている。入力端子Ｉｎ１とインダクタＬ１との間にキャパシタＣ１の一端及びインダクタＬ２の一端が接続されている。インダクタＬ２の他端はＨＥＭＴ１２ｂ１のゲートに接続されている。ＨＥＭＴ１２ａ１のドレインとＨＥＭＴ１２ｂ１のドレインとの間にインダクタＬ３およびＬ４が直列接続されている。インダクタＬ３およびＬ４間のノードＮ１はインダクタＬ５を介して出力端子Ｏｕｔ１に接続されている。出力端子Ｏｕｔ１とインダクタＬ５との間にキャパシタＣ３の一端が接続されている。キャパシタＣ１およびＣ３の他端は接地されている。
【００２６】
入力端子Ｉｎ１、出力端子Ｏｕｔ１、ＨＥＭＴ１２ａ１および１２ｂ１、インダクタＬ１〜Ｌ５、キャパシタＣ１およびＣ３と同様にして、入力端子Ｉｎ２、出力端子Ｏｕｔ２、ＨＥＭＴ１２ａ２および１２ｂ２、インダクタＬ６〜Ｌ１０、キャパシタＣ２およびＣ４は接続されている。ＨＥＭＴ１２ａ２のソースとＨＥＭＴ１２ａ１のソースとは共通して接地されている。ＨＥＭＴ１２ｂ１のソースとＨＥＭＴ１２ｂ２のソースとは共通して接地されている。
【００２７】
図２のリード２６が図４の入力端子Ｉｎ１およびＩｎ２として機能する。リード２８が出力端子Ｏｕｔ１およびＯｕｔ２として機能する。図３（ａ）に示したように半導体チップ１２ａにはＨＥＭＴ１２ａ１および１２ａ２が形成され、半導体チップ１２ｂにはＨＥＭＴ１２ｂ１および１２ｂ２が形成されている。キャパシタＣ１およびＣ２は整合回路１４に対応する。キャパシタＣ３およびＣ４は整合回路１６に対応する。インダクタＬ１およびＬ６は配線１７ｃにより生成され、インダクタＬ２及びＬ７は配線１７ｄにより生成される。インダクタＬ３およびＬ８は配線１７ｅにより生成され、インダクタＬ４およびＬ９は配線１７ｆにより生成される。インダクタＬ５およびＬ１０は配線１７ｈにより生成される。ノードＮ１は端子１７ｇに対応する。
【００２８】
入力端子Ｉｎ１から入力された高周波信号はＨＥＭＴ１２ａ１および１２ｂ１に分配され、ＨＥＭＴ１２ａ１および１２ｂ１により増幅される。ＨＥＭＴ１２ａ１および１２ｂ１により増幅された高周波信号はノードＮ１において合流し、出力端子Ｏｕｔ１から出力される。入力端子Ｉｎ２に入力される高周波信号はＨＥＭＴ１２ａ２および１２ｂ２により増幅され出力端子Ｏｕｔ２から出力される。
【００２９】
実施例１によれば、図２に示すように２つの半導体チップ１２ａおよび１２ｂがリード２６および２８の対向する方向に配置されるため、ステム１０を小型化することができ、半導体装置１００の低コスト化も可能である。またステム１０の反りが抑制されるため、歩留まりが向上し、コスト増加が抑制される。リード２６および２８を大きくしなくてよいため、信号は略同位相でリード２６から半導体チップ１２ａおよび１２ｂに分配され、かつ略同位相でリード２８において合成される。このため高い出力が得られる。
【００３０】
図３（ｂ）に示した配線１７ｃの長さは配線１７ｄの長さと略同一であるため、図４のインダクタＬ１のインダクタンスがインダクタＬ２のインダクタと同程度になる。ＨＥＭＴ１２ａ１に入力される信号が、ＨＥＭＴ１２ｂ１に入力される信号と略同位相になる。配線１７ｅの長さは配線１７ｆの長さと略同一であるため、インダクタＬ３のインダクタンスがインダクタＬ４のインダクタンスと同程度になる。ＨＥＭＴ１２ａ１から出力される信号が、ＨＥＭＴ１２ｂ１から出力される信号と略同位相になる。ほぼ同位相の信号がＨＥＭＴ１２ａ１および１２ｂ１に分配され、図３（ｂ）の端子１７ｇ（図４のノードＮ１）において合成されるため、信号の損失は抑制される。この結果、高出力を得ることができる。例えば入力電力に対して出力電力を約２倍（３ｄＢ増加）の特性を実現することができる。
【００３１】
また配線１７ｃおよび１７ｄのインピーダンスが略等しくなるため、配線１７ｃおよび１７ｄにおける信号の損失量も同程度になる。配線１７ｅおよび１７ｆのインピーダンスが略等しくなるため、配線１７ｅおよび１７ｆにおける信号の損失量も同程度になる。配線１７ｃの長さは配線１７ｄの長さと完全に同一でもよいし、略同一でもよい。配線１７ｃのインダクタンス成分が配線１７ｄのインダクタンス成分と略同一であればよい。配線１７ｅの長さは配線１７ｆの長さと完全に同一でもよいし、略同一でもよい。配線１７ｅのインダクタンス成分が配線１７ｆのインダクタンス成分と略同一であればよい。信号の位相が同程度であればよい。つまり、半導体チップ１２ａおよび１２ｂの動作位相が同一、または極めて近くなればよい。
【実施例２】
【００３２】
実施例２は、チップ部品、およびシャントインダクタとして機能する配線を基板１７に設けた例である。実施例１において説明した構成と同じ部分については説明を省略する。図５は実施例２に係る半導体装置２００を例示する断面図である。図５に示すように整合回路１４が設けられていない。
【００３３】
図６は基板１７を例示する平面図である。図６に示すように、基板１７の上面に端子１７ａ、１７ｂ、１７ｇ、１７ｊおよび１７ｋ、配線１７ｃ、１７ｄ、および１７ｈが設けられている。複数の配線１７ｌは基板１７の上面および下面に設けられている。基板１７の上面に３つのチップ部品２３、２５および２７が実装されている。チップ部品２３および２５は半田２９により端子１７ａおよび１７ｊに接続されている。チップ部品２７は端子１７ｊおよび１７ｋに接続されている。端子１７ｊは接地端子である。端子１７ｇは、配線１７ｈを介して端子１７ｂに接続され、配線１７ｌを介して端子１７ｋに接続されている。
【００３４】
図７は半導体装置２００の等価回路を例示する回路図である。図７に示すように、入力端子Ｉｎ１とインダクタＬ１との間にキャパシタＣ１の一端が接続され、入力端子Ｉｎ２とインダクタＬ６との間にキャパシタＣ２の一端が接続されている。インダクタＬ３およびＬ４間のノードＮ１にインダクタＬ１１の一端が接続されている。インダクタＬ８およびＬ９間にインダクタＬ１２の一端が接続されている。インダクタＬ１１およびＬ１２は共通してキャパシタＣ５の一端に接続されている。キャパシタＣ１、Ｃ２およびＣ５の他端、並びにＨＥＭＴ１２ａ１および１２ａ２のソースは共通して接地されている。キャパシタＣ１はチップ部品２３に、キャパシタＣ２はチップ部品２５に、キャパシタＣ５はチップ部品２７に、それぞれ対応する。インダクタＬ１１およびＬ１２は配線１７ｌにより生成される。
【００３５】
実施例２によれば、配線１７ｌ（インダクタＬ１１およびＬ１２）がシャントインダクタとして機能し、チップ部品２７（キャパシタＣ５）と共に高調波処理回路を形成する。半導体装置２００の外部に高調波処理回路を接続する場合より、半導体チップ１２ａおよび１２ｂの近くに高調波処理回路を設けることができるため、高い効率を得ることができる。実施例１と同様に、高出力が得られ、かつ半導体装置２００の低コスト化が可能である。また整合回路１４を設けないため、ステム１０を短手方向（図５の横方向、リード２６および２８の対向する方向）において、半導体装置２００をより小型化することができる。基板１７の端子１７ｂにチップ部品を接続し、整合回路１６を取り除いてもよい。端子１７ａおよび１７ｂにチップ部品を接続し、整合回路１４および１６を取り除いてもよい。
【実施例３】
【００３６】
実施例３はドレインを隣り合わせにした例である。図８は実施例３に係る半導体装置３００を例示する断面図である。図９（ａ）は半導体チップ１２ａおよび１２ｂを例示する平面図である。図９（ｂ）は基板１７を例示する平面図である。
【００３７】
図８および図９（ａ）に示すように、ドレイン１２Ｄ２は半導体チップ１２ｂの左側に位置し、ソース１２Ｓ２およびゲート１２Ｇ２は右側に位置する。ドレイン１２Ｄ１とドレイン１２Ｄ２とは隣り合う。図８および図９（ｂ）に示すように、端子１７Ｄ２は基板１７の中央側に位置し、端子１７Ｇ２は右端に位置する。
【００３８】
図１０は半導体装置３００の等価回路を例示する回路図である。図１０に示すように、インダクタＬ３、Ｌ４、Ｌ８およびＬ９が設けられていない。実施例３においては、実施例１および２（図３（ｂ）および図６）に比べ、配線１７ｅおよび１７ｆが短くなるため、配線１７ｅおよび１７ｆのインダクタ成分が小さくなる。このためインダクタＬ３、Ｌ４、Ｌ８およびＬ９が実質的に無視できる。
【００３９】
実施例３においては実施例１および２に比べ、配線１７ｅおよび１７ｆが短いため、端子１７ｇがドレイン１２Ｄ１および１２Ｄ２の近くに配置される。このためＨＥＭＴ１２ａ１およびＨＥＭＴ１２ｂ１の出力信号の合成がドレインの近くで行われる。端子１７ｇにおける信号の位相差が小さくなるため、信号の損失が抑制され、出力が高くなる。また高調波処理がドレイン１２Ｄ１および１２Ｄ２の近くで行われるため効率が高くなる。
【００４０】
図１１は実施例３の変形例における半導体チップ１２ａおよび１２ｂを例示する平面図である。図１１に示すように、ゲート１２Ｇ１および１２Ｇ２を隣り合ってもよい。基板１７の配線１７ｃおよび１７ｄを短くすることができる。すなわち図１０のインダクタＬ１、Ｌ２、Ｌ６およびＬ７を取り除くことができる。ＨＥＭＴ１２ａ１およびＨＥＭＴ１２ｂ１への信号の分配がゲートの近くで行われるため、位相差が小さくなる。
【実施例４】
【００４１】
実施例４は基板１７をステム１０の上面に設けた例である。図１２は実施例３に係る半導体装置４００を例示する断面図である。
【００４２】
図１２に示すように、基板１７はステム１０の上面に設けられ、半導体チップ１２ａと半導体チップ１２ｂとの間に位置する。基板１７の上面には端子１７ａ、１７ｂ、１７Ｇ３および１７Ｄ３が設けられている。整合回路１４はワイヤ１３を介して基板１７の端子１７ａに接続されている。端子１７Ｇ３は、ワイヤ１３を介して半導体チップ１２ａのゲート１２Ｇ１および半導体チップ１２ｂのゲート１２Ｇ２に接続されている。端子１７Ｄ３は、ワイヤ１３を介してドレイン１２Ｄ１および１２Ｄ２に接続されている。
【００４３】
リード２６に入力された高周波信号は端子１７ａを介して基板１７に入力される。高周波信号は端子１７Ｇ３から半導体チップ１２ａおよび１２ｂに分配される。半導体チップ１２ａおよび１２ｂにより増幅された高周波信号は端子１７Ｄ３において合成され、端子１７ｂおよび整合回路１６を介してリード２８から出力される。実施例４によれば、実施例１と同様に、高出力が得られ、かつ半導体装置４００の低コスト化が可能である。
【００４４】
３つ以上の半導体チップをリード２６および２８の対向方向に配置してもよい。小型かつ高出力な半導体装置を形成することができる。また半導体装置に設ける半導体チップは１つでもよい。ＨＥＭＴの電極に対応して、基板１７に配線および電極を設ければよい。
【００４５】
図１３（ａ）は半導体チップ３０を例示する平面図である。図１３（ａ）に示すように、半導体チップ３０にＨＥＭＴ１２ａ１、１２ａ２、１２ｂ１および１２ｂ２を含む複数のＨＥＭＴが形成されている。２つのＨＥＭＴが半導体チップ３０の短手方向（図中の左右方向）に配置されている。リード２６および２８の対向方向において、ドレインとゲートとが隣り合う。図１３（ｂ）は半導体チップ３２を例示する平面図である。図１３（ｂ）に示すように、リード２６および２８の対向方向において、ドレイン同士が隣り合う。１つの半導体チップに３つ以上のＨＥＭＴを形成してもよい。
【００４６】
１つの半導体チップ３０に複数のＨＥＭＴが集積されているため、半導体チップの上面に設けられた電極の高さのバラつきが小さくなる。また２つの半導体チップをステム１０に対して位置合わせするより、１つの半導体チップを位置合わせする方が容易である。また１つの半導体チップに対する基板１７の位置合わせも容易である。このため半導体チップと基板１７との接続の信頼性が向上する。図２、図５および図８に示したような２つの半導体チップは、例えば１つの半導体チップの中央部を切断することにより形成することができる。１つの半導体チップの面積は、２つの半導体チップの面積の合計より切断される領域の分だけ大きいため、半導体チップの放熱性が向上する。半導体チップ内のＨＥＭＴの電気的な特性を同一に近づけることができるため、電力集中が起きにくい。このため半導体チップの破壊などが発生しにくい。
【００４７】
実施例１〜４においては、ＨＥＭＴのゲートを入力電極、ドレインを出力電極としたが、ゲート、ソースおよびドレインのいずれを入力電極または出力電極としてもよい。ＨＥＭＴ１４以外に例えば窒化物半導体またはガリウム砒素（ＧａＡｓ）など砒素系半導体を含む電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）、またはＦＥＴ以外のトランジスタを設けてもよい。
【００４８】
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００４９】
１０                                      ステム
１２、１２ａ、１２ｂ                      半導体チップ
１２ａ１、１２ａ２、１２ｂ１、１２ｂ２    ＨＥＭＴ
１２Ｄ１、１２Ｄ２                        ドレイン
１２Ｇ１、１２Ｇ２                        ゲート
１２Ｓ１、１２Ｓ２                        ソース
１７                                      基板
１７ｃ〜１７ｆ、１７ｈ、１７ｌ            配線
２６、２８                                リード
【図１】
2015041755.tif 000003
【図２】
2015041755.tif 000004
【図３】
2015041755.tif 000005
【図４】
2015041755.tif 000006
【図５】
2015041755.tif 000007
【図６】
2015041755.tif 000008
【図７】
2015041755.tif 000009
【図８】
2015041755.tif 000010
【図９】
2015041755.tif 000011
【図１０】
2015041755.tif 000012
【図１１】
2015041755.tif 000013
【図１２】
2015041755.tif 000014
【図１３】
2015041755.tif 000015