(57)【要約】【課題】高速動作と耐圧の向上を両立する。【解決手段】  図１の構造においては、酸化膜２６は、ゲート電極２７が形成された側面では一様に薄く、溝２４の底面中央側で厚く形成されている。この構造においては、ゲート電極２７が溝２４の底面側に形成されず、両側に分断され、底面電極２８がエミッタ電極３０と同電位とされるために、帰還容量が低減される。上記の構成においては、エミッタ電極３０・コレクタ電極３１間の容量も低減されるため、出力容量Ｃｏｅｓも低下させることができる。更に、ゲート電極２７は、この底部で酸化膜２６が薄くされた箇所まで形成されている。このため、ゲート電極２７と溝２４の底面との間の酸化膜２６は薄くなるために、この直下の空乏層は厚くなる。【選択図】図１
2015201617.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面側において溝が形成され、当該溝の内面に形成された酸化膜と接するゲート電極が設けられ、前記半導体基板の表面側に形成された第１の主電極と前記半導体基板の裏面側に形成された第２の主電極との間に流れる動作電流が前記ゲート電極に印加された電圧によってスイッチング制御される半導体装置であって、
前記ゲート電極は、前記溝の内部において、前記溝の両側面に分断されて形成され、
前記溝の底面において前記ゲート電極が形成されない部分の前記酸化膜上に、前記ゲー
ト電極と分断され前記第１の主電極と電気的に接続された底面電極を具備し、
前記溝の底面において、前記底面電極の下側の前記酸化膜は、前記ゲート電極の下側の
前記酸化膜よりも厚く形成されたことを特徴とする半導体装置。
【請求項２】
前記溝の幅が前記溝の深さよりも大きいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記溝内における前記ゲート電極の下端部は鋭角形状であり、
前記溝の底面側における、水平方向に対する前記ゲート電極の底面のなす角度は５〜８５°の範囲であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記半導体基板における、前記ゲート電極に印加された電圧に応じてチャネルが形成される半導体層におけるアクセプタ濃度又はドナー濃度の面内分布において、前記アクセプタ濃度又は前記ドナー濃度は前記溝に近づくに従って減少することを特徴とする請求項１から請求項３までのいずれか１項に記載の半導体装置。
【請求項５】
請求項１から請求項４までのいずれか１項に記載の半導体装置の製造方法であって、
前記半導体基板に前記溝を形成した後に、熱酸化を行うことによって熱酸化膜を形成し、当該熱酸化膜をエッチングで除去した後に、前記酸化膜、前記ゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板の表面側において溝が形成され、当該溝の内面に形成された酸化膜と接するゲート電極が設けられ、前記半導体基板の表面側に形成された第１の主電極と前記半導体基板の裏面側に形成された第２の主電極との間に流れる動作電流が前記ゲート電極に印加された電圧によってスイッチング制御される半導体装置であって、
前記ゲート電極は前記溝の両側面に形成され、
前記ゲート電極の下端部の位置は前記溝の側壁側に比べて前記溝の中央側で高いことを特徴とする半導体装置。
【請求項７】
前記ゲート電極の下端部と前記溝の底部との間に前記酸化膜と異なる絶縁層を備えることを特徴とする請求項６の半導体装置。
【請求項８】
前記ゲート電極の下端部は前記溝の側壁側から前記溝の中央側に向かう傾斜面を形成し、
前記溝の底面上の前記ゲート電極が形成されない領域に、前記ゲート電極と絶縁し、前記第１の主電極と電気的に接続された底面電極を具備し、
前記底面電極の側面は、前記ゲート電極の傾斜面と対向していることを特徴とする請求項６又は７に記載の半導体装置。
【請求項９】
前記底面電極の上面の幅は前記底面電極の下面の幅よりも小さいことを特徴とする請求項８の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング動作を行うトレンチゲート型の半導体装置の構造に関する。また、その製造方法に関する。
【背景技術】
【０００２】
大電流のスイッチング動作を行うスイッチング素子（パワー半導体素子）として、パワーＭＯＳＦＥＴや絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）等が使用されている。こうしたスイッチング素子においては、半導体基板に形成された溝（トレンチ）中に酸化膜及びゲート電極を形成したトレンチゲート型のものが用いられる。
【０００３】
図８は、こうしたトレンチゲート型のパワーＭＯＳＦＥＴ（半導体装置１１０）の構成の一例を示す断面図である。図８において、この半導体基板８０においては、ドレイン層となるｎ＋層８１の上に、ｎ−層８２、ｐ−層８３が順次形成されている。半導体基板８０の表面側には、ｐ−層８３を貫通する溝（トレンチ）８５が形成されている。溝８５は、図８における紙面と垂直方向に延伸して平行に複数（図示された範囲では４つ）形成されている。各々の溝８５の内面には酸化膜８６が一様に形成された上で、ゲート電極８７が溝８５を埋め込むように形成されている。
【０００４】
また、半導体基板８０の表面側においては、溝８５の両側に、ソース領域となるｎ＋層８８が形成されている。半導体基板８０の表面には、ソース電極８９が形成されている。一方、半導体基板８０の裏面全面には、ｎ＋層（ドレイン層）８１と接触してドレイン電極９０が形成されている。一方、半導体基板８０の表面側においては層間絶縁層９１が溝８５を覆うように形成されているため、ソース電極８９は、ｎ＋層８８とｐ−層８３の両方に接触し、ゲート電極８７とは絶縁される。図８に示された範囲外の表面側において、例えば溝８５の延伸方向（紙面垂直方向）の端部側で全てのゲート電極８７は接続され、共通のゲート配線に接続される。また、 図８に示された範囲内ではソース電極８９は表面全面に形成されているが、表面側では、このゲート配線とソース電極８９とは分離して形成される。このため、各溝８５毎に、ゲート配線（ゲート電極８７）に印加された電圧によって溝８５の側面におけるｐ−層８３でチャネルが形成され、ｎ−層８２とｎ＋層８８の間でｎ型のＭＯＳＦＥＴとして動作し、このＭＯＳＦＥＴがオンとされる。すなわち、ゲート電極８７に印加する電圧によって、ソース電極（第１の主電極）８９とドレイン電極９０との間の電流のスイッチング制御をすることができる。各溝８５毎に形成されたＭＯＳＦＥＴは全て並列に接続されているために、ソース電極８９・ドレイン電極９０間に大電流を流すことができる。
【０００５】
なお、図８はパワーＭＯＳＦＥＴの構造を示しているが、ＩＧＢＴの場合においても同様の構造を適用することができる。この場合、例えば、ｎ＋層８１をｐ＋層、ソース電極８９をエミッタ電極、ドレイン電極９０をコレクタ電極に置換した構造とすることができる。
【０００６】
このパワーＭＯＳＦＥＴを高速で動作させるには、帰還容量Ｃｒｓｓ、入力容量Ｃｉｓｓ、出力容量Ｃｏｓｓを小さくする必要がある。図８の構造においては、帰還容量Ｃｒｓｓはゲート電極８７・ドレイン電極９０間の容量となり、入力容量Ｃｉｓｓは、ゲート電極８７・ソース電極８９間の容量と帰還容量Ｃｒｓｓとの和となる。ここで、図８の構造においては、トレンチ８５底部の酸化膜８６を介した容量が存在するため、ゲート電極８７・ドレイン電極９０間の容量Ｃｒｓｓを小さくすることが困難である。酸化膜８６を厚くすることによってＣｒｓｓを小さくすることができることは明らかであるが、動作速度以外のＭＯＳＦＥＴの特性も酸化膜８６の厚さに大きく依存するため、酸化膜８６の厚さは、通常は動作速度以外において所望の特性が得られるように設定される。このため、層間絶縁層９１とは異なり、酸化膜８６は、半導体層（ｐ−層８３等）との間の界面特性が特に良好となる熱酸化によって薄く形成される。この場合、Ｃｒｓｓを低減することは困難である。
【０００７】
こうした問題を解決するために、特許文献１においては、溝８５底部においてのみ酸化
膜８６を特に厚くする構造が記載されている。
【０００８】
この構造によれば、帰還容量Ｃｒｓｓを小さくすることができる。一方、この構造では、ＭＯＳＦＥＴにおけるチャネルが形成される部分である溝８５の側面におけるｐ−層８３上（側面）の酸化膜８６を薄くされるため、動作速度以外においても良好な特性のパワーＭＯＳＦＥＴを得ることができる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００３−１５８２６８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
特許文献１に記載の技術において、ゲート電極８７とその下の酸化膜８６が厚くなるために、この部分の容量を小さくすることができる。一方、オフ時においてドレイン電極９０に高電圧が印加された場合には、溝８５の底面側のｎ−層８２には空乏層が形成される。酸化膜８６が厚い場合には、この空乏層の幅は狭くなる。空乏層の幅が狭い場合には、空乏層内の電界強度が高まるために、耐圧が低下する。このため、高速動作と耐圧の向上を両立することは困難であった。
【００１１】
本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、半導体基板の表面側において溝が形成され、当該溝の内面に形成された酸化膜と接するゲート電極が設けられ、前記半導体基板の表面側に形成された第
１の主電極と前記半導体基板の裏面側に形成された第２の主電極との間に流れる動作電流が前記ゲート電極に印加された電圧によってスイッチング制御される半導体装置であって、前記ゲート電極は、前記溝の内部において、前記溝の両側面に分断されて形成され、前記溝の底面において前記ゲート電極が形成されない部分の前記酸化膜上に、前記ゲート電極と分断され前記第１の主電極と電気的に接続された底面電極を具備し、前記溝の底面において、前記底面電極の下側の前記酸化膜は、前記ゲート電極の下側の前記酸化膜よりも厚く形成されたことを特徴とする。
本発明の半導体装置は、前記溝の幅が前記溝の深さよりも大きいことを特徴とする。
本発明の半導体装置において、前記溝内における前記ゲート電極の下端部は鋭角形状であり、前記溝の底面側における、水平方向に対する前記ゲート電極の底面のなす角度は５〜８５°の範囲であることを特徴とする。
本発明の半導体装置は、前記半導体基板における、前記ゲート電極に印加された電圧に応じてチャネルが形成される半導体層におけるアクセプタ濃度又はドナー濃度の面内分布において、前記アクセプタ濃度又は前記ドナー濃度は前記溝に近づくに従って減少することを特徴とする。
本発明の半導体装置の製造方法は、前記半導体装置の製造方法であって、前記半導体基板に前記溝を形成した後に、熱酸化を行うことによって熱酸化膜を形成し、当該熱酸化膜をエッチングで除去した後に、前記酸化膜、前記ゲート電極を形成することを特徴とする。
【発明の効果】
【００１３】
本発明は以上のように構成されているので、高速動作と耐圧の向上を両立することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態に係る半導体装置の断面図である。
【図２】参考例となる半導体装置（ａ）と本発明の実施の形態に係る半導体装置（ｂ）における溝の底面近傍に形成される空乏層の形態を模式的に示す図である。
【図３】本発明の実施の形態に係る半導体装置の製造方法を示す工程断面図である。
【図４】本発明の実施の形態に係る半導体装置の第１の変形例の断面図である。
【図５】本発明の実施の形態に係る半導体装置の第２の変形例の断面図である。
【図６】本発明の実施の形態に係る半導体装置におけるゲート電極の下端部の形状を拡大して示す断面図である。
【図７】本発明の実施の形態に係る半導体装置において、チャネルが形成される半導体層中の不純物の面内分布を模式的に示す図である。
【図８】従来のトレンチゲート型の半導体装置の構造を示す断面図である。
【図９】本発明の他の実施の形態に係る半導体装置の断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態となる半導体装置について説明する。この半導体装置は、ゲート電圧によってチャネルのオン・オフが制御されて電流のスイッチング制御がなされるトレンチゲート型のＩＧＢＴである。ゲート電極は、半導体基板の表面に平行に形成された複数の溝（トレンチ）中に形成され、各ゲート電極は並列に接続される。各ゲート電極は、溝の中の表面に酸化膜が形成された上で、溝の内部に形成される。
【００１６】
図１は、この半導体装置（ＩＧＢＴ）１０の構造を示す断面図である。この半導体装置１０は、シリコンで構成された半導体基板２０中に形成された溝（トレンチ）中にゲート電極が形成された構成を具備するトレンチゲート型の素子である。図１において、この半導体基板２０においては、コレクタ層となるｐ＋層２１の上に、ｎ−層２２、ｐ−層２３が順次形成されている。半導体基板２０の表面側には、ｐ−層２３を貫通する溝（トレンチ）２４が形成されている。溝２４は、図１における紙面と垂直方向に延伸して並行に複数形成されており、図１においてはそのうちの一つが示されている。
【００１７】
半導体基板２０の表面側においては、溝２４の両側に、ｎ＋層２５が形成されている。溝２４の内面（側面及び底面）には酸化膜２６が形成されている。酸化膜２６は、溝２４から離れた半導体基板２０の表面においては除去されている。この半導体装置１０においては、特に溝２４内の構造が図８に示された半導体装置１１０と異なっている。
【００１８】
まず、ゲート電極２７は、溝２４の左右の側壁部に沿ってそれぞれ設けられており、溝２４の底面で左右に分離されて形成されている。ただし、左右のゲート電極２７の各々は図示の範囲外（例えば溝２４の長手方向の端部）で接続されている。ゲート電極２７は、例えば高濃度にドープされた導電性の多結晶シリコンで構成される。
【００１９】
一方、溝２５の底面においては、上面からみた場合には、左右のゲート電極２７の間において、左右のゲート電極２７と分離（絶縁）された底面電極２８が形成されている。溝２４の底面においても酸化膜２６は形成されているため、底面電極２８はその下のｎ−層２２とも絶縁される。この状態で、左右のゲート電極２７を覆い、かつ底面電極２８とその両側のゲート電極２７とを分離するように、層間絶縁層２９が溝２４内に形成されている。
【００２０】
この状態で、半導体基板２０の表面を覆うように、エミッタ電極（第１の主電極）３０が形成されている。上記の構成により、エミッタ電極３０は、図８の構成の半導体装置１１０におけるソース電極８９と同様に半導体基板２０の表面においてｐ−層２３、ｎ＋層２５と接続されると共に、層間絶縁層３０中に設けられた貫通孔によって、溝２４の底面における底面電極２８とも接続される。層間絶縁層２９により、エミッタ電極３０とゲート電極２７とは絶縁される。一方、半導体基板２０の裏面全面には、ｐ＋層（コレクタ層）２１と電気的に接続されるコレクタ電極（第２の主電極）３１が形成されている。
【００２１】
図８の半導体装置１１０と同様に、全てのゲート電極２７は、表面側において、溝２４の延伸方向端部側で共通のゲート配線と接続される。ゲート電極２７に印加された電圧によって、溝２４の側面のｐ−層２３におけるチャネルの有無を制御することができる。これによって、エミッタ電極（第１の主電極）３０、コレクタ電極（第２の主電極）３１、ゲート配線（ゲート電極２８）の電位を各々制御し、ゲート配線に印加した電圧によってエミッタ電極３１、コレクタ電極３２間の電流のスイッチング制御をすることができる。この動作は通常のＩＧＢＴと同様である。
【００２２】
この構造においては、ゲート電極２７が溝２４の底面側に形成されず、両側に分断され、底面電極２８がエミッタ電極３０と同電位（接地電位）とされるために、ゲート電極２７・コレクタ電極３１間の容量Ｃｒｅｓ（帰還容量）が低減される。ただし、底面電極２８を設けた場合、底面電極２８と溝２４の底面との間の容量によって、エミッタ電極３０・コレクタ電極３１間の容量が発生し、これによって、出力容量Ｃｏｅｓ（パワーＭＯＳＦＥＴにおいてはＣｏｓｓ）が増大するおそれがある。しかしながら、上記の構成においては、エミッタ電極３０・コレクタ電極３１間の容量も低減されるため、出力容量Ｃｏｅｓも低下させることができる。
【００２３】
また、一般的なトレンチゲート型の素子においては、溝２４の幅が広い場合（例えば幅が１〜２０μｍの場合）、溝２４の底部側における空乏層が広がりにくくなるために、この部分でオフ時の耐圧が低くなり、この部分で素子全体の耐圧が低下する場合が多い。これに対して、上記のように左右のゲート電極２７の間に底面電極２８を設けることによって、溝２４の幅が広い場合でも、溝２４の底部側における空乏層が良好に広がるために、耐圧を向上させることが可能である。
【００２４】
ここで、図１の構造においては、酸化膜２６は、ゲート電極２７が形成された側面では一様に薄く、溝２４の底面中央側で厚く形成されている。このため、底面電極２８とｎ−層２２（コレクタ電極３１側）との間の容量を大きく低下させ、エミッタ電極３０・コレクタ電極３１間の容量を低下させることができる。
【００２５】
一方、前記の通り、オフ時にコレクタ電極３１に高電圧が印加されると、溝２４の底部側には空乏層が広がる。この空乏層に対しては、ゲート電極２７、底面電極２８の両方が影響を与え、これらの電極の下の酸化膜２６が薄い場合にはこの空乏層の図１における上下方向の幅は厚くなり、酸化膜２６が厚い場合には、この幅は狭くなる。このため、酸化膜２６を溝２４の底面中央で厚くすることによってＣｒｓｓを低下させることができる一方、この部分直下に形成される空乏層の幅は狭くなる。このため、この部分における耐圧が低下し、ＩＧＢＴのオフ時の耐圧がこの部分で制限され低下する場合がある。
【００２６】
これに対して、溝２４の底面において、酸化膜２６は中央部で厚いが、その両側では、左右の側面と同等に薄くされている。更に、ゲート電極２７は、この底部で酸化膜２６が薄くされた箇所まで形成されている。このため、ゲート電極２７と溝２４の底面との間の酸化膜２６は薄くなるために、この直下の空乏層は厚くなる。
【００２７】
この構造による作用について、図２に説明する。図２（ａ）は、溝２４底面の酸化膜２６の厚さが一様にＤ０である場合（参考例）における空乏層端部Ｌの形状を模式的に示す。この場合には空乏層端部Ｌは略平坦な形状となる。また、空乏層幅（空乏層端部Ｌの酸化膜２６（ｎ−層２２上端部）からの距離）Ｘ０は、酸化膜２６の厚さＤ０に応じて定まり、Ｄ０が大きな場合にはＸ０は小さくなる。Ｘ０が小さい場合には空乏層内部の電界強度が高まるために、エミッタ・コレクタ間の耐圧が低下する。このため、この観点からはＤ０を小さくすることが好ましい。しかしながら、Ｄ０を小さくした場合には、底面電極２８とｎ−層２２との間の容量が大きくなり、エミッタ電極３０・コレクタ電極３１間の容量を低減することが困難である。
【００２８】
これに対して、図２（ｂ）は、図１の構成を用いた場合の空乏層端部Ｌの形状を示す。溝２５中央における酸化膜２６の厚さは前記と同じＤ０とし、両端部側ではこれよりも薄くなっている。このため、ゲート電極２７の直下では空乏層端部Ｌは図２（ａ）よりも下側になり、空乏層幅が厚くなる。空乏層端部Ｌはこれに応じた連続的な形状となり、溝２４の中央部における空乏層端部Ｌもその両端部に引きずられるために、溝２４の中央部における空乏層幅Ｘ１を、前記のＸ０よりも大きくすることができる。耐圧を図２（ａ）の構成よりも高めることができる。一方、底面電極２８と溝２４底部との間の間隔（酸化膜２６の膜厚）はＤ０と大きく保たれるために、エミッタ電極３０・コレクタ電極３１間の容量、あるいは出力容量Ｃｏｅｓは低減される。
【００２９】
以下に、この半導体装置１０の製造方法について具体的に説明する。図３（ａ）〜（ｈ）は、この半導体装置１０の製造工程を示す工程断面図である。ここでは、一つの溝２４に関わる構造のみについて示す。
【００３０】
まず、図３（ａ）に示されるように、シリコンで構成されたｐ＋層２１の上に、同じくシリコンで構成されたｎ−層２２、ｐ−層２３がエピタキシャル成長によって順次形成された半導体基板２０における溝２４が形成されるべき箇所の表面（ｐ−層２３中）に、溝２４よりも広い幅とされたｎ＋層２５をイオン注入によって形成する。ｎ−層２２、ｐ−層２３における導電型、不純物濃度は、これらの成長時における不純物添加によって調整される。
【００３１】
次に、図３（ｂ）に示されるように、ｎ＋層２５が形成された領域中に溝２４を形成する。溝２４は、例えばフォトレジストをマスクとして半導体基板２０をドライエッチングすることによって形成することができる。溝２４は、ｐ−層２３を貫通し、ｎ−層２２に達する深さとされる。
【００３２】
次に、図３（ｂ）の構造を熱酸化することによって、図３（ｃ）に示されるように、溝２４内を含む半導体基板２０の表面全体にゲート酸化膜２６１（酸化膜２６）を形成する。ゲート酸化膜２６１は、溝２５が形成された半導体基板２０の表面に薄く形成される。この厚さは、ＩＧＢＴの閾値電圧等の諸特性に応じて適宜設定され、通常は１００ｎｍ以下とされる。ゲート酸化膜２６１は、ＳｉＯ２を主成分とする熱酸化膜である。ゲート酸化膜２６１の形成には、熱酸化時における酸素の供給が大きく影響を与える。このため、ゲート酸化膜２６１を一様な厚さで溝２４内に形成するためには、酸素が一様に安定して供給されることが必要である。溝２４の幅が狭い場合にはこの場合に酸素を一様に供給することが困難であるのに対して、溝２４の幅が広ければ、酸素を一様に供給し、ゲート酸化膜２６１の厚さを一様にすることが容易である。
【００３３】
次に、図３（ｃ）の構造とされたウェハに対して、ＣＶＤ法等によって、ゲート酸化膜２６１と同様の成分（ＳｉＯ２）で構成された追加酸化膜２６２（酸化膜２６）をゲート酸化膜２６１よりも厚く形成する。この際、コンフォーマルに成膜が行われず、異方性のある成膜が行われる成膜条件を用いることにより、溝２４の側壁や底面における側壁近傍には追加酸化膜２６２がほとんど形成されず、溝２４の底面で盛り上がった形状に第１追加酸化膜２６２を形成することができる。これにより、図３（ｄ）に示されるように、溝２４の底面中央で酸化膜２６は厚くなる。
【００３４】
次に、導電性をもつように高濃度にドーピングされた多結晶シリコン（ゲート電極材料）をＣＶＤ法によって表面全面に成膜する。この際には、前記の追加酸化膜２６２とは異なり、コンフォーマルに成膜が行われ、溝２４の底面、側面にも一様に多結晶シリコンが成膜されるような成膜条件が用いられる。その後、フォトレジストをマスクとしてこの多結晶シリコン層をドライエッチングすることによって、図３（ｅ）に示されるように、溝２４の中央部、側壁にそれぞれ導電性の多結晶シリコンで構成された底面電極２８、ゲート電極２７を分離して形成することができる。
【００３５】
その後、図３（ｆ）に示されるように、ＣＶＤ法によって追加酸化膜２６２と同様のＳｉＯ２で構成された層間絶縁層２９を成膜する。ただし、追加酸化膜２６２とは異なり、ここでは、コンフォーマルに成膜が行われ、一様に追加酸化膜２６２が成膜されるような成膜条件が用いられる。層間絶縁層２９は、ゲート電極２７とこの上に形成されるエミッタ電極３０との間の絶縁性（耐圧）が充分となるように厚く形成される。
【００３６】
次に、図３（ｇ）に示されるように、ｎ＋層２５とｐ−層２３の表面が少なくとも部分的に露出するように層間絶縁層２９、酸化膜２６がパターニングされる。また、溝２４中においては、底面電極２９の一部も露出するようにパターニングされる。
【００３７】
その後、図３（ｈ）に示されるように、表面にエミッタ電極３０、裏面にコレクタ電極３１を形成することにより、図１の半導体装置１０が製造される。なお、図３（ｈ）に示された領域においては表面全面にエミッタ電極３０が形成されているが、実際には、コレクタ電極３１とは異なり、エミッタ電極３０は半導体装置１０の表面全面には形成されない。実際には溝２４は図３３における紙面と垂直方向に延伸しており、その端部においてゲート電極２７は、コレクタ電極３０と接さないように表面側において引き出されるようにパターニングされる。これによって、ゲート電極２７、エミッタ電極３０、コレクタ電極３１のそれぞれが電極端子として機能する。
【００３８】
上記と同様に、底面電極２８下の酸化膜２６を厚く、その両側のゲート電極２７下の酸化膜２６を薄くする構成の他の二例として、図４、５にその断面を示す構造がある。
【００３９】
図４の構造においては、酸化膜２６は溝２４内の側面よりも底面角部で薄くされているために、酸化膜２６がゲート電極２７の下で特に薄く、底面電極２８の下で厚くなるために、上記と同様の効果を得ることができる。酸化膜２６のこうした形状は、図３（ｄ）に示された追加酸化膜２６２の成膜条件を調整することによって、実現することができる。図３（ｄ）の場合には、追加酸化膜２６２が溝２４の側壁にはほとんど形成されない条件で成膜が行われたのに対し、この場合には、追加酸化膜２６２は溝２４の側壁にも形成されるために、チャネルの形成に寄与するｐ−層２３の側壁に形成される酸化膜２６は厚くなる。
【００４０】
図５の構造は、溝２４の底部の酸化膜２６を図３（ｄ）に示された場合と同様に厚く形成した後に、溝２４の底部の両側の酸化膜２６をドライエッチングによって薄く加工することによって得られる。この場合には、ドライエッチング深さ（ドライエッチング時間）を調整することによって、ゲート電極２７直下の酸化膜２６の厚さを調整することができる。ドライエッチングによって掘り下げられた部分の幅は、ドライエッチングの際のマスクパターンによって調整することができる。
【００４１】
この他にも、追加酸化膜２６２の成膜条件や酸化膜２６のドライエッチング条件等を調整することによって、帰還容量や出力容量を低減し、かつ溝２４直下の空乏層幅を広くすることによって耐圧を高めることができる。
【００４２】
図６は、図１の構成における右側のゲート電極２７の下側の構造を拡大して示す図である。この構造においては、溝２４の底面に形成された酸化膜２６の断面形状が図１に示された通りとなっているために、ゲート電極２７の下端部は鋭角的な形状となる。これによって、図６中のゲート電極２７の右側下端部直下の酸化膜２６を局所的に薄くすることができ、溝２４直下の空乏層幅を大きくすることができる一方で、ゲート電極２７と溝２４底部との間の容量を低減させ、帰還容量を低減することができる。また、溝２４の中央部側（図６における左側）で底面の酸化膜２６が厚くされたために、底面電極２８と溝２４の底部との間の容量も小さくし、出力容量も低減することができる。この点については、図４の構造も同様である。こうした効果を得るためには、図１、４の構成においては、ゲート電極２７の底面と水平方向のなす角度θを５〜８５°の範囲とすることが好ましい。ゲート電極２７の底面の形状は、溝２４中の酸化膜２６の形状を反映する。このため、こうした形状で酸化膜２６を形成することによって、こうした形状のゲート電極２７を形成することができる。
【００４３】
また、図１等に示されるように、ゲート電極２７は、酸化膜２６と層間絶縁層２９の間に挟まれた形態とされる。この際に、ゲート電極２７の下端部をこうした鋭角形状とすることにより、酸化膜２６と層間絶縁層２９の間において、溝２４の側面においてのみ形成されたゲート電極２７を特に安定して支持することができる。このため、高い信頼性を得ることもできる。
【００４４】
また、図１等の構造においては、ＩＧＢＴやパワーＭＯＳＦＥＴの閾値電圧等に対しても、酸化膜２６は大きな影響を及ぼす。閾値電圧に対しては、チャネルが形成されるｐ−層２３とゲート電極２７の間の酸化膜２６の膜厚とｐ−層２３におけるドーピング濃度が影響を及ぼすことは周知である。ここで、ｐ−層２３のドーピング濃度に対しても、酸化膜２６は影響を与える。図７は、この点について説明する模式図である。図７上側には、溝２４における右側のゲート電極２７周囲の構造が示されている。図７下側においては、ｐ−層２３中のドーピング濃度の水平方向の分布（面内分布）が模式的に示されている。
【００４５】
ここで、ｐ−層２３には、アクセプタとなるホウ素（Ｂ）が添加されているものとする。ｐ−層２３、ｎ−層２２は、ｐ＋層２１の上にエピタキシャル成長によって形成されているために、各層内の不純物は、エピタキシャル成長時に導入され、少なくとも面内方向では不純物分布（アクセプタ濃度分布）は一様となる。しかしながら、熱酸化で形成されたゲート酸化膜２６１は、この分布に影響を及ぼす。具体的には、図３（ｃ）の熱酸化時にＢは熱酸化膜（ゲート酸化膜２６１）中に取り込まれやすくなるために、ゲート酸化膜２６１が形成された箇所のｐ−層２３中のＢ濃度は低下する。このため、ｐ−層２３におけるＢ濃度の面内分布は、図７下側に示されるように、溝２４側に向かって低くなる。これによって、閾値電圧は、ｐ−層２３の形成時に導入されたＢ濃度で定まる値よりも低下する。このため、ｐ−層２３の形成時におけるＢ添加量だけでなく、ゲート酸化膜２６１の形成条件や膜厚設定によっても閾値電圧を制御することができる。
【００４６】
ここで、前記の通り、溝２４の幅が広い場合には、熱酸化膜の形成を特に一様に行うことができる。このため、この場合の閾値電圧の制御も高精度で行うことができる。あるいは、図３（ｃ）に示されるように熱酸化によって熱酸化膜を一端形成した後に、これをウェットエッチングで除去し、再度熱酸化を行うことによって熱酸化膜を再度形成するという工程（犠牲酸化工程）を適宜繰り返し、最後に形成させ残存させた熱酸化膜をゲート酸化膜２６１とすることによって、閾値電圧を所望の値に制御することもできる。この際、熱酸化膜の除去は、全面にわたり、あるいは部分的に行うこともできる。幅の狭い溝２４が用いられた場合には、熱酸化膜を制御性よく一様に形成することが困難であるためにこうした制御を高精度で行うことは困難であったのに対し、底面電極２８を内部に具備する幅の広い溝２４が用いられる場合には、こうした製造方法を行うことによって、ｐ−層２３が形成された後でも、こうした閾値電圧の調整を行うことができる。
【００４７】
こうした閾値電圧の調整は、ゲート電極２７を形成する前にゲート電極２７が形成されるべき箇所にイオン注入等を行うことによっても行うことが可能である。しかしながら、トレンチゲート型の素子における溝２４の側面に一様に高精度でイオン注入を行うことは容易ではない。これに対して、上記の方法によれば、高精度で閾値電圧の調整を行うことができる。すなわち、幅の広い溝２５が用いられたトレンチ型の素子においては、上記の工程によって、閾値電圧の制御を高精度で行うことができる。
【００４８】
また、図９に示す第２の実施形態について、以下のように説明する。第２の実施形態の半導体装置と前述の実施形態との違いは、溝２４の底面における酸化膜２６の厚みが溝２４の底面の中央側から溝２４の底面の両側面側に至るまでほぼ同じであり、その上の底面電極２８の下面の高さがゲート電極２７の下端部の高さがほぼ同じである点、ゲート電極２７の下端部とゲート電極２７の間に層間絶縁膜２９が入っている点、エミッタ電極３０が溝２４内を延伸して底面電極２８と接続していない点が異なる。
【００４９】
第２の実施形態の半導体装置１０は、ゲート電極２７の下端部が鋭角的な形状となっている。これにより、前述の実施形態と同様に、ゲート電極２７の下端部が鋭角的な形状となっているので、溝２５の中央側におけるゲート電極２７の下端部とｎ−層２２の距離が長くなり、その分だけゲート電極２７と溝２４底部の下のｎ−層２２との間の容量を低減させ、帰還容量を低減することができる。
【００５０】
さらに、ゲート電極２７の下端部と溝２４の間に酸化膜２６と異なる絶縁膜として例えば層間絶縁膜２９が形成されている。ここで、ゲート電極２７の下端部と溝２４の間の酸化膜２６と異なる材料は、たとえば誘電率の高い絶縁層でもよい。酸化膜２６よりも誘電率の高い絶縁層がゲート電極２７の下端部と溝２４の間に設けられた場合、半導体装置１０はゲート電極２７と溝２４底部の下のｎ−層２２との間の容量を更に低減することができ、帰還容量を更に低減することができる。
【００５１】
さらに、溝２４の側面側のゲート電極２７の下端部は溝２４の中央側のゲート電極２７の下端部に比べて低くなっている。これにより、溝２４の側面側のゲート電極２７の下端部によって溝２４の側面側の空乏層を良好にｎ−層２２側に広げることができ、半導体装置１０の耐圧を確保することができる。
【００５２】
また、底面電極２８の下面がゲート電極２７の下端部とほぼ同じ高さとなっている。ただし、底面電極２８の側面と対向するゲート電極２７の下端部の中央側の部分が削れて傾斜していることによって、底面電極２８の下面側の側面とゲート電極２７の下端部との距離が長くなり、ゲート・エミッタ間容量Ｃgeを低減することができる。更に、底面電極２８の下面の幅が上面の幅よりも大きくなるように底面電極２８の側面に傾斜を設けることによって、底面電極２８の上面側の側面とゲート電極２７の下端部との距離が更に長くなり、底面電極２８による空乏層の広がりを確保しつつ、ゲート・エミッタ間容量Ｃgeを著しく低減することができる。
また、図９で示すように、溝２４の延伸する長手方向において、エミッタ電極３０が底面電極２８と接続していない領域があっても良い。例えば、エミッタ電極３０と底面電極２８が溝２４の端部でのみ接続していても良い。
【００５３】
なお、上記においては、半導体装置がトレンチゲート型のＩＧＢＴであるものとしたが、パワーＭＯＳＦＥＴ等のトレンチゲート型の素子においても同様の構造を用いることができる。すなわち、半導体基板の表面において溝が形成され、その内面に形成された酸化膜と接するゲート電極が設けられ、半導体基板の表面側に形成された第１の主電極と裏面側に形成された第２の主電極との間に流れる動作電流がゲート電極に印加された電圧によってスイッチング制御される半導体装置であれば、同様の構造を採用することができ、同様の効果を奏することは明らかである。
【００５４】
上記の構造において、特に、１〜２０μｍ、より好ましくは３〜１５μｍの広い溝をもつＩＧＢＴの場合には、正孔が溝の底部に蓄積されるため、これによってオン電圧を低下させることができるため、特に好ましい。また、ゲート電極の本数を減らすことができるために、更に帰還容量を低減することができる。
【００５５】
また、上記の構成は、いずれもｎチャネル型の素子であったが、導電型（ｐ型、ｎ型）を逆転させ、ｐチャネル型の素子を同様に得ることができることは明らかである。この場合、図７に示されたアクセプタ濃度は、ｐ−層２３に対応するｎ−層におけるドナー濃度となる。また、半導体基板、ゲート電極等を構成する材料によらずに、上記の構造、製造方法を実現することができ、同様の効果を奏することも明らかである。
【符号の説明】
【００５６】
１０  半導体装置（ＩＧＢＴ）
２０、８０  半導体基板
２１  ｐ＋層
２２、８２  ｎ−層
２３、８３  ｐ−層
２４、８５  溝（トレンチ）
２５、８１、８８  ｎ＋層
２６、８６  酸化膜
２７、８７  ゲート電極
２８  底面電極
２９、９１  層間絶縁層
３０  エミッタ電極（第１の主電極）
３１  コレクタ電極（第２の主電極）
８９  ソース電極（第１の主電極）
９０  ドレイン電極（第２の主電極）
１１０  半導体装置（パワーＭＯＳＦＥＴ）
２６１  ゲート酸化膜（酸化膜）
２６２  追加酸化膜（酸化膜）
Ｌ  空乏層端部
【図１】
2015201617.tif 000003
【図２】
2015201617.tif 000004
【図３】
2015201617.tif 000005
【図４】
2015201617.tif 000006
【図５】
2015201617.tif 000007
【図６】
2015201617.tif 000008
【図７】
2015201617.tif 000009
【図８】
2015201617.tif 000010
【図９】
2015201617.tif 000011