(57)【要約】【課題】イメージセンサ間の特性や位置が変化しても、画像補正に伴うメモリ容量を削減することができる画像処理装置を提供する。【解決手段】２色以上の色成分のデータからなる画像データを原稿から読取る読取手段と、読取手段により読取られた画像データと画像データの読取り前に読取られた前画像データとの差分データを演算する演算手段と、演算手段により演算された差分データを記憶する差分データ記憶手段と、差分データ記憶手段に記憶された差分データに基づいて読取られた画像データを補正する補正手段とを備える。【選択図】図３
2015088859.tif 000002
【特許請求の範囲】
【請求項１】
２色以上の色成分のデータからなる画像データを原稿から読取る読取手段と、
前記読取手段により読取られた画像データと前記画像データの読取り前に読取られた前画像データとの差分データを演算する演算手段と、
前記演算手段により演算された差分データを記憶する差分データ記憶手段と、
前記差分データ記憶手段に記憶された差分データに基づいて前記読取られた画像データを補正する補正手段と、
を備えることを特徴とする画像処理装置。
【請求項２】
前記演算手段により演算された差分データが予め定められた基準値を超えると判定されたとき、該基準値を超えた超過差分データを記憶する超過差分データ記憶手段を備えることを特徴とする請求項１記載の画像処理装置。
【請求項３】
前記超過差分データ記憶手段は、前記超過差分データをリセットするための差分リセット信号を前記補正手段に送信し、
前記補正手段は、前記超過差分データ記憶手段から前記差分リセット信号を受信したとき、前記基準値に対応した前記差分データ記憶手段に記憶された差分データに基づいて、前記演算手段により、前記基準値を超えると判定された差分データが演算された画像データを補正することを特徴とする請求項２記載の画像処理装置。
【請求項４】
装置全体を制御する制御手段と、
少なくとも前記超過差分データ記憶手段の記憶領域が前記超過差分データの記憶により充たされたとき、前記制御手段に割込信号を送信する割込信号送信手段と、を備え、
前記制御手段は、前記割込信号送信手段により送信された割込信号を受信すると、少なくとも装置による制御処理を中断させることを特徴とする請求項２又は３記載の画像処理装置。
【請求項５】
前記制御手段は、前記割込信号送信手段により送信された割込信号を受信すると、前記演算手段に、前記読取手段により読取られた画像データと前記画像データの読取り前に読取られた前画像データとの差分データを再度演算させるように制御することを特徴とする請求項４記載の画像処理装置。
【請求項６】
２色以上の色成分のデータからなる画像データを原稿から読取る読取手段により読取られた画像データと前記画像データの読取り前に読取られた前画像データとの差分データを演算する工程と、
前記演算された差分データを記憶部に記憶する工程と、
前記記憶された差分データに基づいて前記読取られた画像データを補正する工程と、
を備えることを特徴とする画像処理方法。
【請求項７】
２色以上の色成分のデータからなる画像データを原稿から読取る読取手段により読取られた画像データと前記画像データの読取り前に読取られた前画像データとの差分データを演算する処理と、
前記演算された差分データを記憶部に記憶する処理と、
前記記憶された差分データに基づいて前記読取られた画像データを補正する処理と、
をコンピュータに実行させることを特徴とするプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理装置、画像処理方法、及びプログラムに関する。
【背景技術】
【０００２】
原稿のカラー画像データを読取る機能を備えた画像読取装置では、一般に、イメージセンサにより、原稿の画像をＲ（Ｒｅｄ）、Ｇ（Ｇｒｅｅｎ）、及びＢ（Ｂｌｕｅ）の３成分のデータからなるＲＧＢ表色系のカラー画像データとして読取っている。このようにして読取られた原稿のカラー画像データに対し、通常、光量ムラや光学部品の影響、及びカラーラインセンサの画素感度のバラツキを補正するための黒レベル補正やシェーディング補正が行われることが既に知られている。
【０００３】
また、上記の画像読取装置は、黒レベル補正やシェーディング補正を行うための各補正データを予め画素ごとに記憶する、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｍｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を内蔵している。
【０００４】
ＳＲＡＭのような内蔵メモリは、各補正データを記憶するメモリサイズが、主走査方向の画素数と画素データの階調数分の乗算によって決定される。このため、画素数と画素データのうち何れかを減少させればそのままメモリ容量が削減され、コストダウンに繋がることが既に知られている。
【０００５】
上記に関し、特許文献１には、メモリ容量を削減させるため、ＳＲＡＭにＲＧＢ３成分のうちの１の色成分のデータについてのシェーディングデータのみを記憶し、他の２色分についてはこのシェーディングデータの成分からの差分を用いることで、この２色分の使用メモリ容量を削減する方法が開示されている。
【０００６】
また、画像読取装置において使用されるイメージセンサは、主にＣＣＤ（Ｃｈａｎｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）型や、直列に複数個並べられたセンサチップを使用したＣＩＳ（Ｃｏｎｔａｃｔ  Ｉｍａｇｅ  Ｃｅｎｓｏｒ：密着）型が使用されている。また、複写機の高速化に対応した、中央で２つのブロックに分割して、両端から読み出すタイプのＣＣＤ型イメージセンサが知られている。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ここで、特許文献１に開示されたような色間の差分データを用いる方法においては、各色成分のイメージセンサ間の特性が同一で、位置のズレが全くないことが前提となる。各色成分のイメージセンサ間の特性が同一でなく、あるいは位置にズレがあると、差分データのばらつきも大きくなってしまう。そして、ばらつきが大きくなった差分データを記憶するだけのメモリ容量が必須となり、メモリの削減効果が小さくなってしまうという問題がある。
【０００８】
また、そもそも特許文献１に開示された手法では、モノクロ１色の画像を読取りこれに対して補正を行う場合にメモリ容量の削減は見込めない。
【０００９】
図７に、センサチップが主走査方向に複数個並べられたＣＩＳ型イメージセンサを示す。ＣＩＳ型においても、センサチップごとに特性が変化するため、チップ間において隣接する画素と画像データの差が大きくなってしまう。
【００１０】
図８は、センサ間の特性は全く同じである一方、位置にズレがあるため、差分が大きくなってしまう様子を示したグラフである。ここでは、横軸に主走査位置を、縦軸に画素データ値をとり、上から色成分Ａ、色成分Ｂ、そして色成分Ａと色成分Ｂの差分の各データの変化の様子を示している。
【００１１】
図８のように、例えば、横軸に垂直に示した線分Ｘ−Ｘにおいては、画素データの位置が少しだけずれた場合でも、色成分Ａと色成分Ｂの差分が大きくなってしまい、それを考慮に入れた差分データを記憶するメモリ容量を確保する必要がある。
【００１２】
本発明は、このような実情に鑑みてなされたものであって、イメージセンサ間における特性や位置の変化に応じて、画像補正に伴うメモリ容量の削減を実現することができる画像処理装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記の課題を解決するため、本発明の画像処理装置は、２色以上の色成分のデータからなる画像データを原稿から読取る読取手段と、読取手段により読取られた画像データと画像データの読取り前に読取られた前画像データとの差分データを演算する演算手段と、演算手段により演算された差分データを記憶する差分データ記憶手段と、差分データ記憶手段に記憶された差分データに基づいて読取られた画像データを補正する補正手段と、を備えることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、イメージセンサ間における特性や位置の変化に応じて、画像補正に伴うメモリ容量の削減を実現することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態における画像処理装置の概略構成図である。
【図２】本発明の実施形態における読取画像処理部の機能ブロック図である。
【図３】本発明の実施形態におけるシェーディング補正部の機能ブロック図である。
【図４】本発明の実施形態におけるシェーディング補正部によるシェーディングデータの演算処理について説明する模式図である。
【図５】本発明の実施形態において各記憶部に記憶される補正用データを説明する模式図である。
【図６】本発明の実施形態におけるシェーディング補正部におけるシェーディング補正処理について説明する模式図である。
【図７】従来からのＣＩＳ概略図である。
【図８】イメージセンサ間の位置ズレに伴う画像データの差分を例示したグラフである。
【発明を実施するための形態】
【００１６】
本発明の実施形態の画像処理装置に関し以下図面を用いて説明するが、本発明の趣旨を越えない限り、何ら本実施形態に限定されるものではない。なお、各図中、同一又は相当する部分には同一の符号を付しており、その重複説明は適宜に簡略化乃至省略する。
【００１７】
本発明は、概略的には、シェーディングデータや黒補正データのような画像補正データの０画素目と、各データの主走査方向における前画素との差分データを記憶し、０画素目のデータと差分データを合成する。これにより各記憶部のメモリ容量を少なくするというものである。
【００１８】
また、本発明は、差分データのメモリ容量が許容量を超える場合においても、許容量を超えた画像補正データを記憶する記憶領域を別途備えることで、差分データのメモリ容量を最低限に抑えるというものである。
【００１９】
本実施形態の画像処理装置の概略構成について図１を参照して説明する。なお、以下では、本実施形態の画像処理装置における画像処理機能を備えた複合機等の画像形成装置について説明している。しかし、本発明の適用が画像形成装置だけに限定されるものでないことはいうまでもなく、パーソナルコンピュータ等の情報処理装置に適用されるものであってもよい。
【００２０】
本実施形態の画像処理装置１は、例えば、エンジン部１０と、コントローラ部２０と、ラインセンサー部３０と、プロッタ４０と、ハードディスク５０で構成される。
【００２１】
エンジン部１０は、画像処理装置１の全体的な制御を司る制御手段である。コントローラ部２０は、画像データの入出力やハードディスクとデータをやり取りするインタフェースを制御する。
【００２２】
ラインセンサー部３０は、例えば、ＣＣＤイメージセンサやＣＩＳイメージセンサ等の、２色以上の色成分のデータからなる画像データを原稿から読取る読取手段である。なお、モノクロ又はカラー、読取り画像の主走査幅、画像の読取り方法などによって設定されるイメージセンサの数は変わる。また、イメージセンサは、読取面から受光した光量に応じたアナログの画像信号を発生させる。
【００２３】
プロッタ４０は、後述するプロッタ制御部１６から出力される画像データに基づいて用紙などの記録媒体上に画像形成を行い出力する画像形成手段である。ハードディスク５０は、各種画像データの蓄積や、コントローラ部２０の一時記憶領域に使用する記憶装置である。
【００２４】
本実施形態のエンジン部１０は、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）１１と、ＡＦＥ（Ａｎａｌｏｇ  Ｆｒｏｎｔ  Ｅｎｄ）１２と、読取画像処理部１３と、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｃｅｓｓｉｎｇ  Ｕｎｉｔ）１４と、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）１５と、プロッタ制御部１６で構成される。
【００２５】
ＲＯＭ１１は、ＣＰＵ１４による動作制御プログラムを記憶する記憶部である。
【００２６】
ＡＦＥ１２は、ラインセンサー部３０から入力するモノクロ及びカラーのアナログ画像信号をモノクロ及びカラーの多値の画像データに変換するＡ／Ｄ変換部（Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）を備える。ＡＦＥ１２は、読取画像処理部１３に多値の画像データを送信する。
【００２７】
読取画像処理部１３は、読取手段としてのスキャナ等で読取られた画像データに補正を行い、画像データをコントローラ部２０へ出力する手段である。読取画像処理部１３の詳細については後述する。
【００２８】
ＣＰＵ１４は、全体的な動作制御を司る制御機構であり、ＲＯＭ１１に記憶されているエンジン部１０の動作制御プログラムに従ってエンジン部１０の動作制御を行う。ＣＰＵ１４は、例えば、スキャナ制御、用紙の搬送、作像、定着などの処理を制御する。
【００２９】
ＲＡＭ１５は、ＣＰＵ１４による動作制御プログラムに従った動作制御時の作業領域として用いられる記憶部である。
【００３０】
プロッタ制御部１６は、プロッタ４０からの同期信号に合わせて、コントローラ部２０から入力される画像データをプロッタ４０へ出力する。
【００３１】
本実施形態のコントローラ部２０は、ビデオ入力部２１と、ビデオ出力部２２と、ＣＰＵ２３と、配信画像処理部２４と、コントローラ画像処理部２５と、ハードディスクＩ／Ｆ２６と、メインメモリ２７で構成されている。
【００３２】
ビデオ入力部２１は、読取画像処理部１３から出力された画像データを圧縮してメインメモリ２７へ転送する手段である。また、ビデオ出力部２２は、出力する画像の画像データをメインメモリ２７から読み込み、マスク処理、合成処理、フォーマット変換などを行ってプロッタ制御部１６へ出力する手段である。
【００３３】
ＣＰＵ２３は、不図示のメモリコントローラ、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔ）  Ｅｘｐｒｅｓｓ、及びＰＣＩの汎用インタフェースを備える。ＣＰＵ２３は、メインメモリ２７の領域確保、リード・ライト制御、プリンタの画像描画、コピー、スキャナ、ＦＡＸ、配信などの各種アプリケーションを実行する。
【００３４】
配信画像処理部２４は、メインメモリ２７上の画像データをネットワーク経由で配信するために、画像データの変換処理を行い、変換後の画像データをメインメモリ２７へ出力する。
【００３５】
コントローラ画像処理部２５は、メインメモリ２７上の圧縮画像データを展開し、フィルタ処理、色変換処理、階調処理などを行ってメインメモリ２７へ転送する。
【００３６】
ハードディスクＩ／Ｆ２６は、ハードディスク５０へのリード・ライト制御を行うインタフェースである。
【００３７】
メインメモリ２７は、ＣＰＵ２３が各種アプリケーションを実行するための作業用メモリである。メインメモリ２７は、各種データの一時記憶領域や、ＤＭＡ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ）コントローラ用ディスクリプタ領域などに使用される。
【００３８】
次に、本実施形態の読取画像処理部１３の概略構成について図２を参照して説明する。本実施形態の読取画像処理部１３は、黒補正部１１０と、シェーディング補正部１２０と、ライン間補正部１３０と、画像処理部１４０と、記憶部１５０で構成されている。
【００３９】
黒補正部１１０は、ＡＦＥ１２より入力された画像データに加算されているオフセットのばらつきを減算して補正する黒補正手段である。黒補正部１１０は、黒補正処理、及び黒補正処理のための黒補正用データを演算する処理を行う。
【００４０】
シェーディング補正部１２０は、読取りラインの各画素間の照射光、受光素子感度等の差異による歪みを補正して、Ａ／Ｄ変換部からのモノクロ及びカラーの画像データを正規化する。シェーディング補正部１２０は、シェーディング補正処理、及びシェーディング補正処理のためのシェーディング補正用データを演算する処理を行う。
【００４１】
ライン間補正部１３０は、各色成分のイメージセンサ取り付け位置によるデータ間の副走査方向位置ずれ補正を行う。ライン間補正部１３０は、補正が必要な色成分の数ライン分を記憶部１５０に記憶し、ライン遅延をつけることで他の色成分とのズレを補正する。
【００４２】
画像処理部１４０は、スレッシュ処理、ディザ処理、誤差拡散処理等の処理を行いＮ値の画像データを生成するものである。
【００４３】
記憶部１５０は、黒補正データ演算時データ、シェーディングデータ演算時データ、ライン間補正用データ、画像処理時の演算データなどを記憶する使用ラインメモリを複数有する。記憶部１５０は、各処理に応じてラインメモリの割り当てを変更することでメモリ共有を行う。また、記憶部１５０は、同時に必要となる最大のメモリ容量を確保する。
【００４４】
例えば、Ａ３用紙の６００ｄｐｉで画像データの階調が８ｂｉｔであった場合、読取りを行う場合にラインメモリに必要なｂｉｔ数は次のようになる。つまり、Ａ３用紙における主走査方向の画素数が７０１６画素であるため、１ラインの保持に必要な画素は『７０１６×８＝５６１２８ｂｉｔ』分必要となる。
【００４５】
なお、例えば、黒補正用データの演算時にはシェーディング補正、ライン間補正は処理を行わないため、ラインメモリは黒補正部１１０に割り当てられる。
【００４６】
次に、本実施形態のシェーディング補正部１２０の概略構成について図３を参照して説明する。以下では、例えば、Ａ３用紙における主走査方向の画素数が７０１６画素、画像データの階調が８ｂｉｔである場合について説明する。
【００４７】
シェーディング補正部１２０は、シェーディングデータ演算部１２１と、補正実行部１２２と、シェーディング差分データ記憶部１２３と、０画素目記憶部１２４と、途中画素記憶部１２５で構成されている。
【００４８】
シェーディングデータ演算部１２１は、スキャナ等の読取手段により読取られた画像データと画像データの読取り前に読取られた前画像データとの差分データを演算する。
【００４９】
また、シェーディングデータ演算部１２１は、シェーディングデータの演算を行い、演算の一時データを記憶部１５０へ、演算の結果をシェーディング差分データ記憶部１２３、０画素目記憶部１２４、途中画素記憶部１２５へ記憶する。また、シェーディングデータ演算部１２１は、内部に備えた記憶部アドレス制御部１２１０により主走査位置に対応したアドレスを出力する。
【００５０】
差分データ記憶手段としてのシェーディング差分データ記憶部１２３は、ＳＲＡＭ（ＳｔａｔｉｃＲＡＭ）のような記憶部である。シェーディング差分データ記憶部１２３はシェーディングデータ演算部１２１により演算された差分データを記憶する。シェーディング差分データ記憶部１２３は、走査画素分の記憶領域を備え、所定のアドレスを指定されることでそこへライトアクセス・リードアクセスが可能である。
【００５１】
なお、シェーディング差分データ記憶部１２３において、差分データを保持するため画像データの階調８ｂｉｔ分全てを保持する必要はなく、例えば差分データ３ｂｉｔと差分の正負を記憶する１ｂｉｔの計４ｂｉｔほどを保持しておけばよい。
【００５２】
０画素記憶部１２４は、シェーディングデータの０画素目を記憶する記憶部である。ライトアクセス・リードアクセス時にアドレスが０の時のみ値を反映する。シェーディング差分データ記憶部１２３にも、０画素目の記憶領域が４ｂｉｔ分あるため、『８ｂｉｔ−４ｂｉｔ＝４ｂｉｔ』のレジスタを備える。
【００５３】
超過差分データ記憶手段としての途中画素記憶部１２５は、シェーディングデータ演算部１２１により演算された差分データが予め定められた基準値を超えると判定されたとき、該基準値を超えた超過差分データを記憶する。また、途中画素記憶部１２５は、超過差分データをリセットするための差分リセット信号を補正手段としての補正実行部１２２に送信する。基準値及び差分リセット信号については後述する。
【００５４】
つまり、途中画素記憶部１２５において、シェーディング差分データ記憶部１２３で記憶しきれない場合の画像データと主走査位置のアドレスを保持し、リードアクセス時に差分リセット信号と画像データを補正実行部１２２に出力する。
【００５５】
なお、画像データのレジスタは上述した０画素目記憶部１２４と同様の構成とする。本実施形態におけるアドレスは７０１６番地あるため、１３ｂｉｔレジスタを備えていることが望ましい。また、差分レジスタで収まらないと予測される分のアドレスと画像データのレジスタを用意しておくことが望ましい。例えば、ＣＩＳイメージセンサにおいて、センサチップ継ぎ目数分のレジスタを用意しておくことにより、センサチップ間の大きなデータ差分に対応することができる。
【００５６】
補正実行部１２２は、シェーディング差分データ記憶部１２３に記憶された差分データに基づいて読取られた画像データを補正する。つまり、補正実行部１２２は、入力された画像データとシェーディングデータからシェーディング補正を行う演算部となる。
【００５７】
シェーディングデータは、シェーディング差分データ記憶部１２３にリードアクセスし、そこから抽出された差分データに基づいて算出される。シェーディングデータ演算部１２１により０画素目と差分リセット信号が入力された場合は、上記に加えて０画素目記憶部１２４又は途中画素記憶部１２５から抽出した各データよりシェーディングデータを算出する。なお、補正実行部１２２は、リードアクセス時に画素位置と対応づいたアドレスカウンタを出力する記憶部アドレス制御部１２２０を備える。
【００５８】
また、補正実行部１２２は、途中画素記憶部１２５から差分リセット信号を受信したとき、基準値に対応したシェーディング差分データ記憶部１２３に記憶された差分データに基づいて、シェーディングデータ演算部１２１により、基準値を超えると判定された差分データが演算された画像データを補正する。本処理についての詳細は後述する。
【００５９】
次に、本実施形態におけるシェーディング補正部１２０によるシェーディングデータの演算処理について図４を参照して説明する。本図において、太い実線が本処理に関係する部分を示している。
【００６０】
シェーディングデータの演算は、不図示の光源としてのランプをＯＮし、イメージセンサで複数ラインの白板を読取り、毎ライン主走査の画素ごとに加算する。そして、加算したライン数を割ったデータがシェーディングデータとなる。
【００６１】
まず、黒補正部１１０から演算用のデータが入力されると、シェーディングデータ演算部１２１は、記憶部１５０から、主走査方向に同位置で前ラインまでの加算データを読み出す。シェーディングデータ演算部１２１は、下記の式（１）のように読み出したデータと入力された画像データを加算した加算データとして再び記憶部１５０に記憶する。なお、１ライン目は前ラインまでの加算データがないため、入力された画像データをそのまま加算データとして記憶部１５０に記憶する。
【００６２】
加算データ＝画像データ＋前ラインまでの加算データ・・・（１）
【００６３】
シェーディングデータ演算部１２１は、上述の加算データの算出処理を毎画素、複数ライン、繰り返す。そして、所定ラインに到達すると、下記の（２）式のように記憶部１５０から読み出した加算データを、加算したライン数で除算して算出されたシェーディングデータを記憶部１５０に記憶する。
【００６４】
シェーディングデータ＝加算データ／加算したライン数・・・（２）
【００６５】
ここで、主走査方向における０画素目のデータのうち、記憶できる下位の画像データはシェーディング差分データ記憶部１２３に記憶し、記憶できない上位の画像データを０画素目記憶部１２４に記憶する。本実施形態においては、図５に示すように、上位４ｂｉｔ分をシェーディング差分データ記憶部１２３に、下位４ｂｉｔ分を０画素目記憶部１２４に記憶する。
【００６６】
また、それ以降のデータは記憶するごとにアドレスをカウントアップして、前画素との差分をシェーディング差分データ記憶部１２３に記憶する。そして、差分がシェーディング差分データ記憶部１２３の記憶可能階調を超えた場合、記憶できる下位の画像データはシェーディング差分データ記憶部１２３に記憶する。また、画素位置を示すアドレスと記憶できなかった分の上位データを途中画素記憶部１２５に記憶する。
【００６７】
図５に示すように、本実施形態においては、シェーディング差分データ記憶部１２３に上位４ｂｉｔを、途中画素記憶部１２５に下位４ｂｉｔを記憶する。そして、次の画素では差分を再びシェーディング差分データ記憶部１２３に記憶し、全画素記憶し終えるとシェーディングデータの演算は完了する。
【００６８】
次に、本実施形態におけるシェーディング補正部１２０におけるシェーディング補正処理について図６を参照して説明する。本図に示す太い実線部分が、本処理に関係する部分を表している。本処理の説明において、上述した基準値及び差分リセット信号についても合わせて説明する。
【００６９】
まず、上述したようにシェーディング補正は上流の黒補正部１１０から入力される画像データに対して行われる。補正実行部１２２においては、下記の式（３）で規定される演算が行われる。
【００７０】
出力画像データ＝入力画像データ×画像データ最大値／シェーディングデータ・・・（３）
【００７１】
本実施形態では、シェーディングデータは下記のように算出される。まず、０画素時においては、補正実行部１２２の記憶部アドレス制御部１２２０のアドレスカウンタは０である。このため、補正実行部１２２は下記の式（４）にてシェーディングデータを演算する。なお、『（０）』は０画素時における各データであることを表している。
【００７２】
シェーディングデータ（０）＝シェーディング差分データ（０）＋０画素目データ・・・（４）
【００７３】
この時、シェーディング差分データ記憶部１２３はデータの上位を、０画素目記憶部１２４はデータの下位を記憶している。このため、これら各記憶部から読み出した各データを加算するとシェーディングデータとなる。
【００７４】
他方、ｎ画素時においては、アドレスカウントが『ｎ』であるため、補正実行部１２２は下記の式（５）のとおりにシェーディングデータを算出する。なお、『（ｎ）』はｎ画素時における各データを示し、『（ｎ−１）』はｎ画素より前画素であるｎ−１画素時におけるデータを表している。
【００７５】
シェーディングデータ（ｎ）＝シェーディングデータ（ｎ−１）＋シェーディング差分データ記憶部データ（ｎ）・・・（５）
【００７６】
シェーディングデータ（ｎ−１）は、前処理のデータを記憶しておき、記憶された前処理データを使用する。前処理データに差分データを加算してシェーディングデータが算出される。
【００７７】
さらに、差分リセット信号入力時においては、アドレスカウントが『ｍ』であり、途中画素記憶部１２５に記憶されたアドレスと『ｍ』が一致すると、補正実行部１２２に差分リセット信号を送る。つまり、ここでの途中画素記憶部１２５に記憶されたアドレスが、上述した基準値である。
【００７８】
この場合、補正実行部１２２は下記の式（６）に従い、シェーディングデータを算出する。『（ｍ）』は、アドレスカウントｍにおけるシェーディング差分データ記憶部１２３に記憶された差分データを表している。
シェーディングデータ（ｍ）＝シェーディング差分データ記憶部データ（ｍ）＋途中画素記憶部画像データ（ｍ）・・・・・（６）
【００７９】
この時、シェーディング差分データ記憶部１２３に記憶されたデータは下位データであり、途中画素記憶部１２５に記憶されたアドレス『ｍ』の画像データは上位データであるため、これらを加算をするとシェーディングデータとなる。つまり、差分リセット信号は、補正実行部１２２に上記の式（６）によりシェーディングデータを算出させるためのキーとなる信号である。これにより、差分データが過大となってもシェーディング補正が可能となり、シェーディング差分データ記憶部１２３の記憶領域を削減することが可能となる。
【００８０】
なお、上述する各実施の形態は、本発明の好適な実施の形態であり、本発明の要旨を逸脱しない範囲内において種々変更実施が可能である。上述した本実施形態の画像処理装置１においては、シェーディング補正に本発明を適用したものについて説明したが、本発明はこれに限定されず、黒補正に適用されるものであってもよい。これにより、黒補正データの記憶領域を削減することができる。
【００８１】
具体的には、不図示の光源としてのランプをＯＦＦにした状態で、複数ライン分、画像データを入力すれば、シェーディングデータの演算処理と同様の手法で黒補正データを取得することができる。この場合、上述した式（３）を下記の式（７）に変更し、黒補正データの算出をシェーディングデータ算出処理と同様にすることで、黒補正を行うことができる。
【００８２】
出力画像データ＝入力画像データ−黒補正データ・・・（７）
【００８３】
また、本実施形態の上述した構成に加えて、割込信号送信手段を備える構成としてもよい。例えば、割込信号送信手段は、途中画素記憶部１２５の記憶領域が超過分の差分データの記憶により充たされ、これ以上差分データを記憶できなくなったとき、画像処理装置１全体を制御する制御手段としてのエンジン部１０に割込信号を送信する。そして、エンジン部１０は、割込信号送信手段により送信された割込信号を受信すると、画像処理装置１による各種制御処理を中断させる。
【００８４】
これにより、途中画素記憶部１２５の記憶領域が足りなくなった場合に、割込信号をエラーとしてエンジン部１０に出力することで、装置異常を未然に察知することができる。そして、例えば上述のようにエンジン部１０により処理を中断させることで、装置異常を防止することができる。
【００８５】
また、エンジン部１０は、装置制御処理として、例えば、割込信号送信手段により送信された割込信号を受信すると、シェーディングデータ演算部１２１に、スキャナ等の読取手段により読取られた画像データと画像データの読取り前に読取られた前画像データとの差分データを再度演算させるように制御してもよい。これにより、ノイズが起因によるエラーが起きたとき、再度シェーディングデータを取得することで自動的にシェーディングデータを取得することが可能となる。
【００８６】
なお、例えば、上述した本実施形態の画像処理装置１における各処理を、ハードウェア、又は、ソフトウェア、あるいは、両者の複合構成を用いて実行することも可能である。
【００８７】
また、ソフトウェアを用いて処理を実行する場合には、処理シーケンスを記録したプログラムを、専用のハードウェアに組み込まれているコンピュータ内のメモリにインストールして実行させることが可能である。あるいは、各種処理が実行可能な汎用コンピュータにプログラムをインストールして実行させることが可能である。
【符号の説明】
【００８８】
１    画像処理装置
１０    エンジン部
１３    読取画像処理部
２０    コントローラ部
１１０    黒補正部
１２０    シェーディング補正部
１２１    シェーディングデータ演算部
１２２    補正実行部
１２３    シェーディング差分データ記憶部
１２４    ０画素目記憶部
１２５    途中画素記憶部
１３０    ライン間補正部
１５０    記憶部
１２１０、１２２０    記憶部アドレス制御部
【先行技術文献】
【特許文献】
【００８９】
【特許文献１】特許第４４００３２１号公報
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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