(57)【要約】【課題】金属の残渣によるショートを抑制することができる技術を提供する。【解決手段】半導体装置１は、ＩＧＢＴが形成された半導体基板１０と、半導体基板１０の上に形成されているＩＧＢＴのゲート電極２０と、ゲート電極２０および半導体基板１０を上から覆う絶縁膜５０と、絶縁膜５０の上に形成されたエミッタ電極３０と、を備えている。半導体装置１は、絶縁膜５０の上に形成されており、エミッタ電極３０から離間しており、ゲート電極２０に接触するゲート配線４０を備えている。絶縁膜５０の上面には、ゲート電極２０上に位置する部分と、半導体基板１０上に位置する部分の間に第１段差部５４が形成されている。エミッタ電極３０が段差部５４を覆っており、ゲート配線４０が第１段差部５４を覆っていない。【選択図】図１
2015165543.tif 000002
【特許請求の範囲】
【請求項１】
第１スイッチング素子が形成された半導体基板と、
前記半導体基板の上に形成されている前記第１スイッチング素子のゲート電極と、
前記ゲート電極および前記半導体基板を上から覆う絶縁膜と、
前記絶縁膜の上に形成された第１導電性部材と、
前記絶縁膜の上に形成されており、前記第１導電性部材から離間しており、前記ゲート電極に接触するゲート配線、
を備え、
前記絶縁膜の上面には、前記ゲート電極上に位置する部分と、前記半導体基板上に位置する部分の間に段差部が形成されており、
前記第１導電性部材が前記段差部を覆っており、前記ゲート配線が前記段差部を覆っていない、半導体装置。
【請求項２】
前記ゲート配線が、前記ゲート電極上に位置する部分の上に形成されている請求項１の半導体装置。
【請求項３】
前記第１導電性部材が、前記第１スイッチング素子の負極電極である請求項１または２の半導体装置。
【請求項４】
前記半導体基板に、第２スイッチング素子が形成されており、
前記第１導電性部材が、前記第２スイッチング素子の負極電極である請求項１または２に記載の半導体装置。
【請求項５】
前記負極電極は、第１領域と、第１領域から間隔をあけて形成された第２領域と、前記第１領域と前記第２領域を接続する接続領域と、を備えており、
前記接続領域が前記段差部を覆っている請求項１〜３のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示の技術は、半導体装置に関する。
【背景技術】
【０００２】
特許文献１には、半導体基板と、半導体基板の上に形成された電極と、電極に接続された配線とを備える半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開昭６３−１０４４４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記の半導体装置では、半導体基板の上に形成された電極と配線を接続するために、電極と配線の間にバリアメタルを形成する。また、不要なバリアメタルについては、エッチング等により除去する。しかしながら、不要なバリアメタルを除去するときに、その一部が除去されずに残渣として残ることがある。このような金属の残渣は、電気ショートの原因になることがある。そこで本明細書は、金属の残渣によるショートを抑制することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本明細書に開示する半導体装置は、第１スイッチング素子が形成された半導体基板と、前記半導体基板の上に形成されている前記第１スイッチング素子のゲート電極と、前記ゲート電極および前記半導体基板を上から覆う絶縁膜と、前記絶縁膜の上に形成された第１導電性部材と、を備えている。また、半導体装置は、前記絶縁膜の上に形成されており、前記第１導電性部材から離間しており、前記ゲート電極に接触するゲート配線を備えている。前記絶縁膜の上面には、前記ゲート電極上に位置する部分と、前記半導体基板上に位置する部分の間に段差部が形成されている。前記第１導電性部材が前記段差部を覆っており、前記ゲート配線が前記段差部を覆っていない。
【０００６】
上述した金属の残渣は、絶縁膜の段差部に残存し易い。このような構成によれば、段差部に金属の残渣が堆積しているときに、第１導電性部材が残渣に接触する一方で、ゲート配線が残渣に接触しない。その結果、段差部に残る残渣を介して第１導電性部材とゲート配線がショートすることを抑制できる。
【図面の簡単な説明】
【０００７】
【図１】エミッタ電極およびゲート配線が形成された状態の半導体装置を平面視した（半導体基板の上面に垂直な方向から視た）図である。
【図２】図１のII-II断面図である。
【図３】図１のIII-III断面図である。
【図４】図１のIV-IV断面図である。
【図５】図１の要部Vの拡大図である。
【図６】エミッタ電極、ゲート配線およびセンス電極が形成された状態の半導体装置を平面視した（半導体基板の上面に垂直な方向から視た）図である。
【図７】図６のVII-VII断面図である。
【図８】図６のVIII-VIII断面図である。
【図９】図６の要部IXの拡大図である。
【図１０】他の実施形態の図９に対応する図である。
【発明を実施するための形態】
【０００８】
以下に説明する実施形態の主要な特徴を列記する。なお、以下に記載する技術要素は、それぞれ独立した技術要素であって、単独であるいは各種の組合せによって技術的有用性を発揮するものである。
【０００９】
（特徴１）半導体装置において、ゲート配線が、ゲート電極上に位置する部分の上に形成されていてもよい。
【００１０】
（特徴２）第１導電性部材が、前記第１スイッチング素子の負極電極であってもよい。
【００１１】
（特徴３）半導体基板に、第２スイッチング素子が形成されており、第１導電性部材が、第２スイッチング素子の負極電極であってもよい。
【００１２】
（特徴４）負極電極は、第１領域と、第１領域から間隔をあけて形成された第２領域と、前記第１領域と前記第２領域を接続する接続領域と、を備えていてもよい。前記接続領域が前記段差部を覆っていてもよい。
【００１３】
［第１実施形態］
以下、実施形態について添付図面を参照して説明する。実施形態に係る半導体装置１は図１に示すように、エミッタ電極３０（第１導電性部材の一例）およびゲート配線４０を備えている。また、半導体装置１は、図１の断面図である図２から図４に示すように、半導体基板１０、ゲート電極２０、および絶縁膜５０を備えている。
【００１４】
図示していないが、半導体基板１０には、ＩＧＢＴが形成されている。エミッタ電極３０は、ＩＧＢＴのエミッタ電極である。エミッタ電極３０は、半導体装置１の上面に露出するように形成されている。エミッタ電極３０は負極電極である。図１に示すように、平面視においてエミッタ電極３０は、第１領域３１、第２領域３２、第３領域３３、および接続領域３４を備えている。第１領域３１と第２領域３２は隣り合って形成されている。第１領域３１と第２領域３２は間隔をあけて形成されている。第３領域３３は、第１領域３１及び第２領域３２の周囲に形成されており、第１領域３１及び第２領域３２を取り囲んでいる。接続領域３４は、第１領域３１、第２領域３２及び第３領域３３を互いに接続している。
【００１５】
ゲート配線４０は、上述したＩＧＢＴのゲート電極２０に繋がる配線である。ゲート配線４０は、半導体装置１の上面に露出するように形成されている。ゲート配線４０は平面視において、第１領域４１、第２領域４２、及び第３領域４３を備えている。ゲート配線４０の第１領域４１は、エミッタ電極３０の第１領域３１の周囲に形成されており、エミッタ電極３０の第１領域３１を取り囲んでいる。ゲート配線４０の第１領域４１は、エミッタ電極３０の第１領域３１と第３領域３３の間に形成されている。ゲート配線４０の第２領域４２は、エミッタ電極３０の第２領域３２の周囲に形成されており、エミッタ電極３０の第２領域３２を取り囲んでいる。ゲート配線４０の第２領域４２は、エミッタ電極３０の第２領域３２と第３領域３３の間に形成されている。ゲート配線４０の第３領域４３は、エミッタ電極３０の第１領域３１と第２領域３２の間に形成されている。ゲート配線４０の第１領域４１、第２領域４２、及び第３領域４３は、ゲートパッド４４に接続されている。ゲートパッド４４は外部の回路に電気的に接続されている。
【００１６】
エミッタ電極３０およびゲート配線４０は平面視において互いに離間して形成されている。エミッタ電極３０およびゲート配線４０は互いに絶縁されている。ゲート配線４０には、エミッタ電極３０とは異なる電位が印加される。
【００１７】
図２から図４に示すように、断面視において半導体装置１は、半導体基板１０と、半導体基板１０の上に形成された絶縁膜７０と、絶縁膜７０の上に形成されたゲート電極２０とを備えている。また半導体装置１は、ゲート電極２０および半導体基板１０の上に形成された絶縁膜５０と、絶縁膜５０および半導体基板１０の上に形成されたエミッタ電極３０とを備えている。また半導体装置１は、ゲート電極２０の上に形成されたバリアメタル８０を備えている。ゲート配線４０は、バリアメタル８０の上に形成されている。
【００１８】
半導体基板１０の材料としては例えばシリコン（Ｓｉ）や炭化ケイ素（ＳｉＣ）等を用いることができる。半導体基板１０の内部には不純物がドープされることによりＩＧＢＴ（Insulated Gate Bipolar Transistor）が形成されている。すなわち、半導体基板１０の内部には、ｎ型のエミッタ領域、ｐ型のボディ領域、ｎ−型のドリフト領域及びｐ型のコレクタ領域等（図示省略）が形成されており、これらの領域によってＩＧＢＴが形成されている。より詳細には、半導体基板１０には、面積が大きく大電流が流れるメイン素子（第１スイッチング素子の一例）としてのＩＧＢＴと、面積が小さく小電流が流れるセンス素子（第２スイッチング素子の一例）としてのＩＧＢＴが形成されている。エミッタ電極３０は、メイン素子（第１スイッチング素子の一例）のＩＧＢＴのエミッタ領域に接触している。
【００１９】
絶縁膜７０は半導体基板１０の上面に部分的に形成されている。絶縁膜７０の材料としては、例えば二酸化ケイ素（ＳｉＯ２）を用いることができる。絶縁膜７０は半導体基板１０とゲート電極２０を絶縁している。
【００２０】
ゲート電極２０は絶縁膜７０の上面に形成されている。絶縁膜７０を介して半導体基板１０の上にゲート電極２０が形成されている。ゲート電極２０は厚みｔ２０を有している。ゲート電極２０の材料としては、例えばポリシリコンを用いることができる。
【００２１】
絶縁膜５０はゲート電極２０の上面に形成されている。絶縁膜５０はゲート電極２０全体を覆っている。また、絶縁膜５０は半導体基板１０の上面にも形成されている。絶縁膜５０はゲート電極２０及び半導体基板１０を上から覆っている。絶縁膜５０はゲート電極２０の両側の縁部２１を覆っている。絶縁膜５０の材料としては、例えば二酸化ケイ素（ＳｉＯ２）を用いることができる。
【００２２】
絶縁膜５０の上面には高位部５２、低位部５３、および第１段差部５４が形成されている。高位部５２は低位部５３よりも上側に位置する。高位部５２、低位部５３、および第１段差部５４はゲート電極２０の厚みｔ２０に起因して形成される。すなわち、高位部５２はゲート電極２０上に位置し、低位部５４は半導体基板１０上（すなわち、ゲート電極２０が存在しない領域の半導体基板１０上）に位置する。第１段差部５４は、高位部５２と低位部５４の境界に形成されている。第１段差部５４の一部に湾曲部５５が形成されている。具体的には、第１段差部５４の側面と低位部５３の境界部の絶縁膜５０の上面には、凹状に湾曲した湾曲部５５が形成されている。図２から図４において絶縁膜５０上の段差部はゲート電極２０の左右両側に形成されているが、本実施形態では図の左側の段差部（第１段差部５４）について説明する。
【００２３】
図５は図１の要部Vを拡大した図である。なお、図５において、点線及び一点鎖線は、第１段差部５４を表している。図５においてエミッタ電極３０が第１段差部５４を覆う部分では第１段差部５４が点線で示されている。エミッタ電極３０が第１段差部５４を覆わない部分では第１段差部５４が一点鎖線で示されている。エミッタ電極３０と第１段差部５４が重なる部分では平面視したときに第１段差部５４を本来視認できないが、便宜上第１段差部５４を点線で示している。図５に示すように、平面視においてエミッタ電極３０は第１段差部５４と重なる位置に形成されている。
【００２４】
絶縁膜５０には開口部５１が形成されている。開口部５１は絶縁膜５０の高位部５２に形成されている。開口部５１は絶縁膜５０を貫通している。図３に示す断面視では絶縁膜５０に開口部５１が形成されていない。
【００２５】
図２及び図４に示すように、開口部５１にはバリアメタル８０が形成されている。バリアメタル８０は開口部５１の内面およびゲート電極２０の上面を覆っている。また、バリアメタル８０は、絶縁膜５０の上面の一部を覆っている。バリアメタル８０を形成するときは、まず絶縁膜５０の上面全体にバリアメタル８０を形成する。その後、バリアメタル８０を選択的にエッチングすることにより不要な部分を除去する。このようにして、開口部５１にバリアメタル８０を形成する。バリアメタル８０を形成すると、絶縁膜５０の段差部５４の湾曲部５５にバリアメタルの残渣８１が堆積することがある。すなわち、絶縁膜５０の上面全体に形成したバリアメタル８０をエッチングするときに、その一部がエッチングされずに湾曲部５５に残存することがある。残渣８１は、バリアメタルの堆積物なので導電性を有している。
【００２６】
また、絶縁膜５０の開口部５１にはゲート配線４０が充填されている。ゲート配線４０はバリアメタル８０の上に形成されている。ゲート配線４０はバリアメタル８０を介してゲート電極２０に接触している。ゲート配線４０はゲート電極２０に電気的に接続される。ゲート配線４０は、ゲート電極２０の上部に形成されている。したがって、ゲート配線４０は、絶縁膜５０の高位部５２の上に形成されており、低位部５３および第１段差部５４の上には形成されていない。なお、図３に示す断面視では、開口部５１、バリアメタル８０及びゲート配線４０が形成されていない。
【００２７】
また、エミッタ電極３０は、半導体基板１０の上面を覆っている。また、図２に示す断面視では、エミッタ電極３０は、絶縁膜５０の低位部５３と、第１段差部５４と、高位部５２の一部とを覆っている。エミッタ電極３０は、ゲート配線４０から離間して形成されている。図３に示す断面視では、エミッタ電極３０は、絶縁膜５０の低位部５３、第１段差部５４及び高位部５２を覆っている。他方、図４に示す断面視では、エミッタ電極３０は絶縁膜５０の第１段差部５４を覆っていない。図２〜４に示すように、湾曲部５５には、バリアメタルの残渣８１が存在する。図２、３に示すように、エミッタ電極３０と第１段差部５４が重なる部分では、エミッタ電極３０がバリアメタルの残渣８１を覆っている。
【００２８】
図５に示す平面視において、第１段差部５４は、第３領域４３の近傍ではｙ方向に沿って伸びており、第１領域４１の近傍ではｘ方向に沿って伸びている。一点鎖線に示す位置では、第１段差部５４はエミッタ電極３０に覆われておらず、表面に露出している。すなわち、第１段差部５４は、エミッタ電極３０以外の他の導電性部材に覆われていない。エミッタ電極３０の接続領域３４が第１段差部５４の湾曲部５５を覆っている。
【００２９】
図５に示すように、ゲート配線４０は何れの位置でも第１段差部５４と重ならないように形成されている。すなわち、ゲート配線４０は第１段差部５４を覆っていない。よって、ゲート配線４０は第１段差部５４に堆積しているバリアメタルの残渣８１に接触していない。
【００３０】
このように、第１段差部５４がエミッタ電極３０によって覆われる一方、第１段差部はゲート配線４０に覆われていない。さらに、第１段差部は、エミッタ電極３０以外の他の導電性部材によって第１段差部５４が覆われることがない。また、図５の範囲外においても、第１段差部５４はエミッタ電極３０以外の他の導電性部材に覆われていない。
【００３１】
上述の説明から明らかなように、上述の構成を備える半導体装置１によれば、エミッタ電極３０が第１段差部５４を覆っているが、ゲート配線４０が第１段差部５４を覆っていない。これにより、第１段差部５４に導電性のバリアメタルの残渣８１が堆積しているときに、エミッタ電極３０が残渣８１に接触するものの、ゲート配線４０が残渣８１に接触しない。その結果、第１段差部５４に残る残渣８１を介してエミッタ電極３０とゲート配線４０が電気的に接続されることがない。したがって、絶縁膜５０の上に残る導電性の残渣８１によってエミッタ電極３０とゲート配線４０がショートすることを抑制できる。また、第１段差部５４はエミッタ電極３０以外の他の導電性部材に覆われていないので、エミッタ電極３０がゲート配線以外の導電性部材とショートすることも抑制される。
【００３２】
また、上記の半導体装置１では、エミッタ電極３０が間隔をあけて形成された第１領域３１および第２領域３２と、第１領域３１と第２領域３２を接続する接続領域３４とを備えている。このような構成によれば、接続領域３４を備えない構成に比べて、絶縁膜５０の上面に形成される第１段差部５４がエミッタ電極３０と重なりやすくなる。よって、第１段差部５４に堆積する残渣８１を介してエミッタ電極３０がゲート配線４０とショートすることを抑制するために、上記の構成が特に効果的になる。
【００３３】
［第２実施形態］
以上、一実施形態について説明したが、具体的な態様は上記実施形態に限定されるものではない。以下の説明において、上述の説明における構成と同様の構成については同一の符号を付して説明を省略する。上記実施形態ではエミッタ電極３０とゲート配線４０のショートを抑制する構成について説明したが、この構成に限定されるものではない。図６に示すように、第２実施形態に係る半導体装置１は、複数のセンス電極６０（第１導電性部材の他の一例）を更に備えている。複数のセンス電極６０は平面視において、間隔をあけて並んで形成されている。複数のセンス電極６０は、センス素子（第２スイッチング素子の一例）であるＩＧＢＴのエミッタ領域に接続されている。センス電極６０は、エミッタ電極３０の第１領域３１とゲート配線４０の第１領域４１との間、および、エミッタ電極３０の第２領域３２とゲート配線４０の第２領域４２との間に形成されている。センス電極６０は、電流や温度を検知するために用いられる。
【００３４】
エミッタ電極３０、ゲート配線４０、およびセンス電極６０は、平面視において互いに離間して形成されている。エミッタ電極３０、ゲート配線４０、およびセンス電極６０の間に絶縁膜５０が形成されている。エミッタ電極３０、ゲート配線４０、およびセンス電極６０は互いに絶縁されている。エミッタ電極３０、ゲート配線４０およびセンス電極６０は導電性を有している。エミッタ電極３０、ゲート配線４０およびセンス電極６０には、互いに異なる電位が印加される。
【００３５】
図７及び図８に示すように、断面視において半導体装置１は、半導体基板１０と、半導体基板１０の上に形成された絶縁膜７０と、絶縁膜７０の上に形成されたゲート電極２０とを備えている。また半導体装置１は、ゲート電極２０および半導体基板１０の上に形成された絶縁膜５０と、絶縁膜５０および半導体基板１０の上に形成されたエミッタ電極３０とを備えている。また半導体装置１は、ゲート電極２０の上に形成されたバリアメタル８０と、バリアメタル８０の上に形成されたゲート配線４０とを備えている。また半導体装置１は、絶縁膜５０の上に形成されたセンス電極６０を備えている。なお、図８にはゲート電極２０が２つ示されているが、この２つのゲート電極２０は図８に示す断面視において互いに離間しているだけであり、両者は図外において接続されており、同様の構成を有している。本実施系形態では図８に示す左側のゲート電極２０を左側ゲート電極２０ａと称し、右側のゲート電極２０を右側ゲート電極２０ｂと称する。
【００３６】
図７に示すように、絶縁膜５０の上面には高位部５２、低位部５３、および第２段差部２５４が形成されている。高位部５２、低位部５３、および第２段差部２５４はゲート電極２０の厚みｔ２０に起因して形成される。第２段差部２５４は高位部５２と低位部５３の高さ位置の相違に起因して形成される。図７において絶縁膜５０上の段差部はゲート電極２０の左右両側に形成されているが、本実施形態では図の右側の段差部（第２段差部２５４）について説明する。高位部５２はゲート電極２０の上に形成される。低位部５３及び第２段差部２５４はゲート電極２０の縁部２１の側方に形成される。低位部５３は半導体基板１０の上に形成される。第２段差部２５４は、高位部５２と低位部５３の間に形成される。高位部５２の高さ位置は低位部５３の高さ位置より高い。第２段差部２５４の一部に湾曲部５５が形成されている。
【００３７】
また、図８に示すように、左側ゲート電極２０ａを覆う絶縁膜５０の上面には高位部５２、低位部５３、および第３段差部３５４が形成されている。高位部５２、低位部５３、および第３段差部３５４はゲート電極２０の厚みｔ２０に起因して形成される。第３段差部３５４は高位部５２と低位部５３の高さ位置の相違に起因して形成される。図８において絶縁膜５０上の段差部は左側ゲート電極２０ａの左右両側に形成されているが、本実施形態では図の左側の段差部（第３段差部３５４）について説明する。高位部５２は左側ゲート電極２０ａの上に形成される。低位部５３及び第３段差部３５４は左側ゲート電極２０ａの縁部２１の側方に形成される。第３段差部３５４は、高位部５２と低位部５３の間に形成される。第３段差部３５４の一部に湾曲部５５が形成されている。
【００３８】
また、図８に示すように、右側ゲート電極２０ｂを覆う絶縁膜５０の上面には高位部５２、低位部５３、および第４段差部４５４が形成されている。高位部５２、低位部５３、および第４段差部４５４はゲート電極２０の厚みｔ２０に起因して形成される。第４段差部４５４は高位部５２と低位部５３の高さ位置の相違に起因して形成される。図４において絶縁膜５０上の段差部は右側ゲート電極２０ｂの左右両側に形成されているが、本実施形態では図の左側の段差部（第４段差部４５４）について説明する。高位部５２は右側ゲート電極２０ｂの上に形成される。低位部５３及び第４段差部４５４は右側ゲート電極２０ｂの縁部２１の側方に形成される。第４段差部４５４は、高位部５２と低位部５３の間に形成される。第４段差部４５４の一部に湾曲部５５が形成されている。
【００３９】
図７及び図８に示すように、絶縁膜５０開口部５１にはバリアメタル８０が形成されている。バリアメタル８０を形成すると、絶縁膜５０の第２段差部２５４、第３段差部３５４、および第４段差部４５４にバリアメタルの残渣８１が堆積することがある。すなわち、絶縁膜５０の上面全体に形成したバリアメタル８０をエッチングするときに、その一部がエッチングされずに第２段差部２５４、第３段差部３５４、および第４段差部４５４の表面に残存することがある。これにより、第２段差部２５４、第３段差部３５４、および第４段差部４５４に残渣８１が堆積する。残渣８１は、バリアメタルの堆積物なので導電性を有している。
【００４０】
図７に示すように、絶縁膜５０の上面にエミッタ電極３０が形成されている。エミッタ電極３０とゲート配線４０は離間して形成されている。エミッタ電極３０とゲート配線４０は電位が異なっている。エミッタ電極３０は、絶縁膜５０の高位部５２、低位部５３および第２段差部２５４を覆っている。エミッタ電極３０は、第２段差部２５４の上に形成され、第２段差部２５４に堆積しているバリアメタルの残渣８１に接触する。
【００４１】
図８に示すように、左側ゲート電極２０ａの上の絶縁膜５０の開口部５１にはゲート配線４０が充填されている。ゲート配線４０はバリアメタル８０の上に形成されている。ゲート配線４０はバリアメタル８０を介してゲート電極２０に接触している。ゲート配線４０はゲート電極２０に電気的に接続される。ゲート配線４０は絶縁膜５０の高位部５２、低位部５３および第３段差部３５４の上に形成されている。ゲート配線４０は、絶縁膜５０の第２段差部２５４（図８には図示せず）および第４段差部４５４の上には形成されていない。ゲート配線４０の側方に低位部５３および第４段差部４５４が位置している。ゲート配線４０は、第３段差部３５４の上に形成され、第３段差部３５４に堆積しているバリアメタルの残渣８１に接触する。
【００４２】
また、図８に示すように、右側ゲート電極２０ｂの上の絶縁膜５０の上面にセンス電極６０が形成されている。右側ゲート電極２０ｂの上の絶縁膜５０には開口部５１が形成されていない。絶縁膜５０は右側ゲート電極２０ｂ全体を覆っている。センス電極６０は絶縁膜５０の高位部５２、低位部５３および第４段差部４５４の上に形成されている。センス電極６０は、絶縁膜５０の第２段差部２５４（図８には図示せず）および第３段差部３５４の上には形成されていない。センス電極６０は、第４段差部４５４の上に形成され、第４段差部４５４に堆積しているバリアメタルの残渣８１に接触する。
【００４３】
第２段差部２５４、第３段差部３５４および第４段差部４５４は、平面視における形成位置が第１段差部５４と異なっているが、断面視における構成は第１段差部５４と同様である。すなわち、第２段差部２５４、第３段差部３５４および第４段差部４５４は、ゲート電極２０の厚みｔ２０に起因して形成される。第２段差部２５４、第３段差部３５４および第４段差部４５４は、高位部５２と低位部５３の高さ位置の相違に起因して形成される。第２段差部２５４、第３段差部３５４および第４段差部４５４は、絶縁膜５０の上面の湾曲した部分により形成されている。第２段差部２５４、第３段差部３５４および第４段差部４５４は、ゲート電極２０の縁部２１の側方に形成される。第２段差部２５４、第３段差部３５４および第４段差部４５４は、高位部５２と低位部５３の間に形成される。
【００４４】
第２段差部２５４はエミッタ電極３０に覆われている。第３段差部３５４はゲート配線４０に覆われている。第４段差部４５４はセンス電極６０に覆われている。
【００４５】
図９は図６の要部IXを拡大した図である。図９に示すように、平面視においてエミッタ電極３０は第２段差部２５４と重なる位置に形成されている。図９においてエミッタ電極３０が第２段差部２５４を覆う部分では第２段差部２５４が点線で示されている。エミッタ電極３０が第２段差部２５４を覆わない部分では第２段差部２５４が一点鎖線で示されている。エミッタ電極３０と第２段差部２５４が重なる部分では平面視したときに第２段差部２５４を本来視認できないが、便宜上第２段差部２５４を点線で示している。エミッタ電極３０と第２段差部２５４が重なる部分では、第２段差部２５４に堆積しているバリアメタルの残渣８１（図９では図示省略）にエミッタ電極３０が接触する。
【００４６】
第２段差部２５４は半導体基板１０の上面と略平行に延びている。図９に示す平面視において第２段差部２５４はエミッタ電極３０の縁に沿って延びている。第２段差部２５４は図９のｘ方向およびｙ方向に延びている。第２段差部２５４はエミッタ電極３０と重なる位置に延びている。一方、第２段差部２５４はゲート配線４０およびセンス電極６０と重ならない位置に延びている。第２段差部２５４はゲート配線４０の縁の外側の位置で延びている。また、第２段差部２５４はセンス電極６０の縁の外側の位置で延びている。第２段差部２５４のうちエミッタ電極３０と重ならない部分（図９において一点鎖線で示されている部分）は外部に露出している。
【００４７】
図９に示す平面視においてゲート配線４０は第２段差部２５４と重ならない位置に形成されている。ゲート配線４０は第２段差部２５４を覆っていない。よって、ゲート配線４０は第２段差部２５４に堆積しているバリアメタルの残渣８１（図９では図示省略）に接触しない。また、図９に示す平面視においてセンス電極６０は第２段差部２５４と重ならない位置に形成されている。センス電極６０は第２段差部２５４を覆っていない。よって、センス電極６０は第２段差部２５４に堆積しているバリアメタルの残渣８１（図９では図示省略）に接触しない。
【００４８】
また、図９に示すように、平面視においてゲート配線４０は第３段差部３５４と重なる位置に形成されている。図９においてゲート配線４０が第３段差部３５４を覆う部分では第３段差部３５４が点線で示されている。ゲート配線４０が第３段差部３５４を覆わない部分では第３段差部３５４が一点鎖線で示されている。ゲート配線４０と第３段差部３５４が重なる部分では平面視したときに第３段差部３５４を本来視認できないが、便宜上第３段差部３５４を点線で示している。ゲート配線４０と第３段差部３５４が重なる部分では、第３段差部３５４に堆積しているバリアメタルの残渣８１（図９では図示省略）にゲート配線４０が接触する。
【００４９】
第３段差部３５４は半導体基板１０の上面と略平行に延びている。図９に示す平面視において第３段差部３５４はゲート配線４０の縁に沿って延びている。第３段差部３５４は図９のｘ方向に延びている。第３段差部３５４はゲート配線４０と重なる位置に延びている。一方、第３段差部３５４はエミッタ電極３０およびセンス電極６０と重ならない位置に延びている。第３段差部３５４はエミッタ電極３０の縁の外側の位置で延びている。また、第３段差部３５４はセンス電極６０の縁の外側の位置で延びている。第３段差部３５４のうちゲート配線４０と重ならない部分（図示省略）は外部に露出している。
【００５０】
図９に示す平面視においてエミッタ電極３０は第３段差部３５４と重ならない位置に形成されている。エミッタ電極３０は第３段差部３５４を覆っていない。よって、エミッタ電極３０は第３段差部３５４に堆積しているバリアメタルの残渣８１（図９では図示省略）に接触しない。また、図９に示す平面視においてセンス電極６０は第３段差部３５４と重ならない位置に形成されている。センス電極６０は第３段差部３５４を覆っていない。よって、センス電極６０は第３段差部３５４に堆積しているバリアメタルの残渣８１（図９では図示省略）に接触しない。
【００５１】
また、図９に示すように、平面視においてセンス電極６０は第４段差部４５４と重なる位置に形成されている。図９においてセンス電極６０が第４段差部４５４を覆う部分では第４段差部４５４が点線で示されている。センス電極６０が第４段差部４５４を覆わない部分では第４段差部４５４が一点鎖線で示されている。センス電極６０と第４段差部４５４が重なる部分では平面視したときに第４段差部４５４を本来視認できないが、便宜上第４段差部４５４を点線で示している。センス電極６０と第４段差部４５４が重なる部分では、第４段差部４５４に堆積しているバリアメタルの残渣８１（図９では図示省略）にエミッタ電極３０が接触する。
【００５２】
第４段差部４５４は半導体基板１０の上面と略平行に延びている。図９に示す平面視において第４段差部４５４はセンス電極６０の縁に沿って延びている。第４段差部４５４は図９のｘ方向およびｙ方向に延びている。第４段差部４５４はセンス電極６０と重なる位置に延びている。一方、第４段差部４５４はゲート配線４０およびエミッタ電極３０と重ならない位置に延びている。第４段差部４５４はゲート配線４０の縁の外側の位置で延びている。また、第４段差部４５４はエミッタ電極３０の縁の外側の位置で延びている。第４段差部４５４のうちセンス電極６０と重ならない部分（図９において一点鎖線で示されている部分）は外部に露出している。
【００５３】
図９に示す平面視においてゲート配線４０は第４段差部４５４と重ならない位置に形成されている。ゲート配線４０は第４段差部４５４を覆っていない。よって、ゲート配線４０は第４段差部４５４に堆積しているバリアメタルの残渣８１（図９では図示省略）に接触しない。また、図９に示す平面視においてエミッタ電極３０は第４段差部４５４と重ならない位置に形成されている。エミッタ電極３０は第４段差部４５４を覆っていない。よって、エミッタ電極３０は第４段差部４５４に堆積しているバリアメタルの残渣８１（図９では図示省略）に接触しない。
【００５４】
上述の説明から明らかなように、上述の構成を備える半導体装置１によればゲート電極２０を覆う絶縁膜５０の上面にゲート電極２０の厚みｔ２０に起因して第２段差部２５４、第３段差部３５４、および第４段差部４５４がそれぞれ形成されている。また、エミッタ電極３０が第２段差部２５４を覆っているが、エミッタ電極３０と電位が異なるゲート配線４０およびセンス電極６０が第２段差部２５４を覆っていない。これにより、第２段差部２５４に導電性のバリアメタルの残渣８１が堆積しているときに、エミッタ電極３０が残渣８１に接触するものの、ゲート配線４０およびセンス電極６０が残渣８１に接触しない。その結果、第２段差部２５４に残る残渣８１を介してエミッタ電極３０と、ゲート配線４０およびセンス電極６０が電気的に接続されることがない。したがって、絶縁膜５０の上に残る導電性の残渣８１によってエミッタ電極３０と、ゲート配線４０およびセンス電極６０がショートすることを抑制できる。
【００５５】
同様に、ゲート配線４０が第３段差部３５４を覆っているが、ゲート配線４０と電位が異なるエミッタ電極３０およびセンス電極６０が第３段差部３５４を覆っていない。その結果、第３段差部３５４に残る導電性の残渣８１を介してゲート配線４０と、エミッタ電極３０およびセンス電極６０が電気的に接続されることがない。したがって、絶縁膜５０の上に残る導電性の残渣８１によってゲート配線４０と、エミッタ電極３０およびセンス電極６０がショートすることを抑制できる。また、同様に、センス電極６０が第４段差部４５４を覆っているが、センス電極６０と電位が異なるゲート配線４０およびエミッタ電極３０が第４段差部４５４を覆っていない。その結果、第４段差部４５４に残る導電性の残渣８１を介してセンス電極６０と、エミッタ電極３０およびゲート配線４０が電気的に接続されることがない。したがって、絶縁膜５０の上に残る導電性の残渣８１によってセンス電極６０と、エミッタ電極３０およびゲート配線４０がショートすることを抑制できる。
【００５６】
以上、実施形態について説明したが、具体的な態様は上記実施形態に限定されるものではない。例えば、上記実施形態ではスイッチング素子としてＩＧＢＴを例示したが、この構成に限定されるものではない。他の実施形態では、スイッチング素子としてＦＥＴを例示することができる。スイッチング素子である場合は、第１導電性部材としてソース電極を例示することができる。ソース電極は負極電極である。
【００５７】
なお、平面視におけるエミッタ電極３０、ゲート配線４０およびセンス電極６０の配置位置や形状は特に限定されるものではなく適宜変更可能である。
【００５８】
以上に説明したように、導電性のバリアメタルの残渣８１が堆積している段差部を第１導電性部材が覆っており、第１導電性部材と電位が異なる他の導電性部材が前記段差部を覆っていない。これにより、第１導電性部材と、第１導電性部材以外の他の導電性部材とが、導電性のバリアメタルの残渣８１を介してショートすることを抑制できる。
【００５９】
［第３実施形態］
半導体装置の具体的な態様は上記実施形態に限定されるものではない。例えば、第４段差部４５４の構成は上記実施形態に限定されるものではない。他の実施形態では、図１０に示すように、平面視において複数の第４段差部４５４が形成されている。複数の第４段差部４５４は間隔をあけて形成されている。各第４段差部４５４はセンス電極６０と重なる位置に形成されている。各第４段差部４５４をセンス電極６０が覆っている。センス電極６０以外の他の導電性部材は第４段差部４５４を覆っていない。
【００６０】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性
を持つものである。
【符号の説明】
【００６１】
１；半導体装置
１０；半導体基板
２０；ゲート電極
２１；縁部
３０；エミッタ電極
３１；第１領域
３２；第２領域
３３；第３領域
３４；接続領域
４０；ゲート配線
４１；第１領域
４２；第２領域
４３；第３領域
４４；ゲートパッド
５０；絶縁膜
５１；開口部
５２；高位部
５３；低位部
５４；第１段差部
５５；湾曲部
６０；センス電極
７０；絶縁膜
８０；バリアメタル
８１；残渣
２５４；第２段差部
３５４；第３段差部
４５４；第４段差部
【図１】
2015165543.tif 000003
【図２】
2015165543.tif 000004
【図３】
2015165543.tif 000005
【図４】
2015165543.tif 000006
【図５】
2015165543.tif 000007
【図６】
2015165543.tif 000008
【図７】
2015165543.tif 000009
【図８】
2015165543.tif 000010
【図９】
2015165543.tif 000011
【図１０】
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