(57)【要約】【課題】パケット信号の先頭で高速に信号入力を検出し、かつ、パケット信号の終了時に高速に信号断を検出することが可能な信号検出回路等を提供する。【解決手段】前置増幅回路１４０が出力する差動信号からＤＣ電圧を除去して、予め定められた差動間のバイアス電圧を与えて検出用差動信号を生成する。検出用差動信号に基づいて、リセット信号生成部１１５が内部リセット信号を生成する。フリップフロップ回路１１７は、入力端子に検出用差動信号を入力しリセット端子に内部リセット信号を入力して、パケット検出信号を出力する。リセット信号生成部１１５は、検出用差動信号を単相信号へと変換したときの電圧を保持し、保持する電圧値と互いに異なる２つの予め定めた閾値電圧とを比較した結果の排他的論理和である内部リセット信号を生成する。【選択図】図２
2015088850.tif 000002
【特許請求の範囲】
【請求項１】
バースト状のパケット信号を含む入力差動信号からＤＣ電圧を除去するＤＣ電圧除去部と、
前記ＤＣ電圧除去部でＤＣ電圧を除去した信号に予め定められた差動間のバイアス電圧を印加して検出用差動信号を生成するバイアス電圧印加部と、
前記検出用差動信号に基づいて前記パケット信号の先頭及び終了後に内部リセット信号を生成するリセット信号生成部と、
前記検出用差動信号に基づいてパケット信号の入力を示す状態を保持し、前記内部リセット信号に基づき前記保持を解除することにより、前記パケット信号の信号入力及び信号断を示すパケット検出信号を生成するパケット検出信号生成部と、を備え、
前記リセット信号生成部は、前記検出用差動信号を単相信号へと変換する差動単相変換回路と、前記単相信号の電圧を保持する電圧保持回路と、前記電圧保持回路が保持する電圧と予め定めた閾値電圧との比較した結果に基づいて前記内部リセット信号を生成する電圧比較回路と、からなる、
ことを有する信号検出回路。
【請求項２】
前記パケット検出信号生成部は、外部から入力された外部リセット信号と前記内部リセット信号の論理和に基づいて前記保持を解除する、
ことを特徴とする請求項１に記載の信号検出回路。
【請求項３】
前記パケット検出信号生成部は、前記検出用差動信号をクロック入力端子に入力し、前記内部リセット信号と前記外部リセット信号の論理和をリセット入力端子に入力するリセット入力型Ｄフリップフロップ回路である、
ことを特徴とする請求項２に記載の信号検出回路。
【請求項４】
前記パケット検出信号生成部は、前記検出用差動信号をセット入力端子に入力し、前記内部リセット信号と前記外部リセット信号の論理和をリセット入力端子に入力するＳＲフリップフロップ回路である、
ことを特徴とする請求項２に記載の信号検出回路。
【請求項５】
前記電圧保持回路は、エミッタフォロワ回路と、前記エミッタフォロワ回路の電流源と並列に接続された電圧を保持するためのコンデンサと、を備える、
ことを特徴とする請求項１乃至４のいずれか１項に記載の信号検出回路。
【請求項６】
前記電圧比較回路は、互いに異なる閾値電圧を有する２つのコンパレータを有し、前記内部リセット信号は、前記電圧保持回路が保持する電圧を前記２つのコンパレータに入力したときの、前記２つのコンパレータの出力の排他的論理和である、
ことを特徴とする請求項１乃至５のいずれか１項に記載の信号検出回路。
【請求項７】
前記電圧保持回路は、２つのエミッタフォロワ回路と、各エミッタフォロワ回路の電流源と並列に接続された電圧を保持するための２つのコンデンサと、を備え、
前記２つのエミッタフォロワ回路の電流源の駆動電流又はコンデンサの容量値が互いに異なり、
前記電圧比較回路は、予め定めた閾値電圧を有する２つのコンパレータを有し、前記内部リセット信号は、前記２つのコンデンサで保持された電圧を前記２つのコンパレータに入力したときの、前記２つのコンパレータの出力の排他的論理和である、
ことを特徴とする請求項１乃至４のいずれか１項に記載の信号検出回路。
【請求項８】
バースト状の光パケット信号を電流信号に変換する受光素子と、
前記受光素子から出力される電流信号を電圧信号に変換する前置増幅回路と、
前記前置増幅回路が出力する電圧信号を増幅する主増幅回路と、を備え、
前記主増幅回路は、請求項１乃至７のいずれか１項に記載の信号検出回路を有する、
ことを特徴とする光受信器。
【請求項９】
請求項８に記載の光受信器を有する親局装置。
【請求項１０】
バースト状のパケット信号の信号入力及び信号断を検出する信号検出方法であって、
前記パケット信号を含む入力差動信号からＤＣ電圧を除去するＤＣ電圧除去ステップと、
前記ＤＣ電圧除去ステップでＤＣ電圧を除去した信号に予め定められた差動間のバイアス電圧を印加して検出用差動信号を生成するバイアス印加ステップと、
前記検出用差動信号に基づいて前記パケット信号の先頭及び終了後に内部リセット信号を生成するリセット信号生成ステップと、
前記検出用差動信号に基づいてパケット信号の入力を示す状態を保持し、前記内部リセット信号に基づき前記保持を解除することにより、前記パケット信号の信号入力及び信号断を示す、パケット検出信号を生成するパケット検出信号生成ステップと、からなり、
前記リセット信号生成ステップは、前記検出用差動信号を単相信号へと変換する差動単相変換工程と、前記単相信号の電圧を保持する電圧保持工程と、前記電圧保持工程で保持する電圧と予め定めた閾値電圧との比較した結果に基づいて前記内部リセット信号を生成する電圧比較工程と、を有する、
ことを特徴とする信号検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号入力及び信号断を検出する信号検出回路、光受信器、親局装置及び信号検出方法に関する。
【背景技術】
【０００２】
近年のアクセス系ネットワーク（Access Network）において、ＰＯＮ（Passive Optical Network）システムと呼ばれる１対多光通信システムが広く用いられている。
【０００３】
１対多光通信システムでは、子局装置から親局装置への上り方向の通信は、時分割多重方式を適用しており、親局装置が受信する上り信号は、各子局装置から送信されるバースト状のパケット信号が間隔を空けて時分割多重された信号である。ここで、親局装置は、パケット信号を受信しているかどうかを判別するためにパケット信号ごとに信号検出を行う信号検出回路を備えているが、伝送速度の高速化に伴い、信号検出回路にも応答速度の高速化が要求される。
【０００４】
従来の信号検出回路は、前置増幅回路出力を分岐して、一方を差動増幅器に入力し、他方を直列容量によるＤＣ電圧除去を行った後に差動間でＤＣ電圧差をつけてＳＲフリップフロップ回路に入力することで、高速にパケット信号の先頭を識別し、バースト状のパケット信号の入力を検出していた（例えば、特許文献１）。
【０００５】
特許文献１に記載の光受信回路は、パケット信号の終了後に外部からリセット信号を受信することでＳＲフリップフロップ回路のラッチ状態を解除して、信号断検出を行うと説明している。しかし、この光受信回路は、外部からリセット信号を受信できなければ信号断検出が出来ず、更にその後の信号入力検出も出来ない。
【０００６】
これに対し、親局装置内における光受信回路と制御回路間のインタフェースピン数の制限等により、リセット信号を入力させることが困難なシステムも存在する。このような外部からリセット信号を受信しないシステムにおいてもバースト状のパケット信号を検出可能な従来回路として、前置増幅回路の出力電圧を保持するアナログ保持回路を備えた構成がある（例えば、特許文献２）。
【０００７】
特許文献２に記載の光信号断検出回路は、アナログ保持回路の容量と、容量に蓄えられた電荷を放電可能な抵抗を用いて、前置増幅回路出力を充放電することにより、バースト状のパケット信号受信時には信号入力検出を、無信号時には信号断検出を行うことができると説明している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−４４２２８号公報
【特許文献２】特開２０１１−１６６６５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献１に記載の光受信回路に備えた信号検出回路中のＳＲフリップフロップ回路は、パケットの先頭部分の信号を検出した状態で保持されるため、高速に検出可能であるが、その後、外部からのリセットが入力される前まで、ＳＲフリップフロップ回路は状態を保持する。
【００１０】
ＳＲフリップフロップ回路にリセットが入力されることで保持状態が解除されて、信号断状態へと遷移しデータ待ち状態となる。このとき、パケット終了時点から次のリセット信号が入力されるまでに信号検出回路は信号入力検出の状態を維持するため、親局装置が信号を誤検出する可能性があった。
【００１１】
また、特許文献２に記載の光信号断検出回路は、アナログ保持回路の容量及び抵抗値で決定される充放電速度が一定であるため、バースト信号中のＣＩＤ（Consecutive Identical Digit）信号のような同符号信号連続時において信号断を誤検出する可能性があった。ＣＩＤ信号等による誤検出を回避し、かつパケット信号の先頭での信号検出速度の高速化を両立することは困難であった。
【００１２】
本発明は、上記事情に鑑みてなされたものであり、パケット信号の先頭で高速に信号入力を検出し、かつ、パケット信号の終了時に高速に信号断を検出することが可能な信号検出回路等を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するため、本発明の信号検出回路は、バースト状のパケット信号を含む入力差動信号からＤＣ電圧を除去するＤＣ電圧除去部と、ＤＣ電圧除去部でＤＣ電圧を除去した信号に予め定められた差動間のバイアス電圧を印加して検出用差動信号を生成するバイアス電圧印加部と、検出用差動信号に基づいてパケット信号の先頭及び終了後に内部リセット信号を生成するリセット信号生成部と、検出用差動信号に基づいてパケット信号の入力を示す状態を保持し、内部リセット信号に基づき保持を解除することにより、パケット信号の信号入力及び信号断を示すパケット検出信号を生成するパケット検出信号生成部と、を備える。リセット信号生成部は、検出用差動信号を単相信号へと変換する差動単相変換回路と、単相信号の電圧を保持する電圧保持回路と、電圧保持回路が保持する電圧と予め定めた閾値電圧との比較した結果に基づいて内部リセット信号を生成する電圧比較回路と、からなる。
【発明の効果】
【００１４】
本発明によれば、パケット信号の先頭で高速に信号入力を検出し、かつ、パケット信号の終了時に高速に信号断を検出することが可能となる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態に係る光通信システムの構成を示すブロック図である。
【図２】光受信器の回路構成を示す図である。
【図３】実施の形態１に係るパケット信号検出回路の回路構成を示す図である。
【図４】実施の形態１に係る光受信器における各部の信号のタイミングチャートを示す図である。
【図５】実施の形態２に係るパケット信号検出回路の回路構成を示す図である。
【図６】実施の形態２に係る光受信器における各部の信号のタイミングチャートを示す図である。
【図７】実施の形態３に係るパケット信号検出回路の回路構成を示す図である。
【発明を実施するための形態】
【００１６】
実施の形態１．
本発明の実施の形態について、図面を参照して詳細に説明する。
【００１７】
本実施の形態に係る光通信システム１は、１対多光通信の形式を採ったＰＯＮ（Passive Optical Network）システムである。光通信システム１は、図１に示すように、親局装置である１台のＯＬＴ（Optical Line Terminal：光加入者線終端装置）１０と、複数の子局装置であるＯＮＵ（Optical Network Unit：光ネットワーク装置）２０と、光信号を受動的に分岐・合流する光スターカプラ３０と、を備えている。全てのＯＮＵ２０は、１以上の光スターカプラ３０と、光ファイバ３２を介して、ＯＬＴ１０に接続されている。
【００１８】
ＯＬＴ１０は、光受信器１１、光送信器１２、波長多重カプラ１３、伝送制御部１４から構成される。波長多重カプラ１３は、光波長の異なる下り信号と上り信号を所定の方向に出力するためのものである。ＯＮＵ２０から出力され光ファイバ３２を伝送してきた光信号を光受信器１１側に出力し、光送信器１２から出力される光信号を、ＯＮＵ２０が接続されている光ファイバ３２側に出力している。
【００１９】
伝送制御部１４は、インターネット等の外部ネットワーク４０から入力されたベースバンド信号に基づいて変調信号を生成して光送信器１２に入力する。光送信器１２は、半導体レーザ等の発光素子が発光する光を、伝送制御部１４から入力される変調信号で変調する。変調された光信号は下り信号として波長多重カプラ１３を介して出力され、光ファイバ３２を伝送し、各ＯＮＵ２０で受光される。
【００２０】
ＯＮＵ２０から送信され光ファイバ３２を伝送してきた上り信号の光信号は波長多重カプラ１３を介して光受信器１１に入力される。光受信器１１は、入力された光信号を光電変換し、電圧信号の受信信号に復調し、伝送制御部１４に出力する。光受信器１１は、受信信号の他に、パケット信号の信号入力又は信号断を検出した結果を示す検出信号を伝送制御部１４に出力する。
【００２１】
伝送制御部１４は、入力された受信信号をベースバンド信号に変換し、外部ネットワーク４０に出力する。また、伝送制御部１４は、入力された受信信号からパケットの終了を示す符号を検出し、それに基づき外部リセット信号を生成して、光受信器１１に出力する。
【００２２】
ここで、各ＯＮＵ２０から送信される光信号は、バースト（burst）状のパケット信号であり、各ＯＮＵ２０からの複数のパケット信号が時分割多重されて、間欠的に連なった光信号がＯＬＴ１０に入力される。
【００２３】
ＯＬＴ１０の光受信器１１は、図２に示すように、受光した光信号に対応する電流信号を出力する受光素子１３０と、受光素子１３０が出力する電流信号を電圧信号に変換する前置増幅回路（図中ＴＩＡ（Trance-impedance-Amplifier）と表示）１４０と、前置増幅回路１４０が出力する電圧信号を略同一振幅に増幅した受信信号を出力する主増幅回路（図中ＬＩＡ（Limiting Amplifier）と表示）１５０と、を備える。
【００２４】
主増幅回路１５０は、前置増幅回路１４０から入力されるパケット信号を差動増幅するメインアンプ１１１と、メインアンプ１１１の出力を所定レベルの差動信号に成形して受信信号として出力する出力バッファ１１２と、を備える。
【００２５】
また、主増幅回路１５０は、メインアンプ１１１の出力の一部を分岐した信号からＤＣ電圧を除去するＤＣ電圧除去部１１３と、ＤＣ電圧除去部１１３でＤＣ電圧を除去した信号に予め定められた差動間のバイアス電圧を与えて検出用差動信号を生成するバイアス電圧印加部１１４と、を備える。また、検出用差動信号の一部が入力されるリセット信号生成部１１５を備えており、入力された信号に基づいてパケット信号の先頭及び終了時に内部リセット信号を出力する。
【００２６】
さらに、主増幅回路１５０は、リセット信号生成部１１５が出力する内部リセット信号とリセット入力端子を介して外部から入力される外部リセット信号の論理和を出力する論理和回路１１６と、バイアス電圧印加部１１４が出力する検出用差動信号と論理和回路１１６から出力されるリセット信号に基づき、パケット信号の有無を示すパケット検出信号（ＳＤ：Signal Detect）を出力するフリップフロップ回路１１７と、を備える。
【００２７】
これらの構成のうち、ＤＣ電圧除去部１１３と、バイアス電圧印加部１１４と、リセット信号生成部１１５と、論理和回路１１６と、フリップフロップ回路１１７は、パケット信号の信号入力と信号断を検出する信号検出回路１１０として機能する。
【００２８】
メインアンプ１１１は、低雑音の高周波差動アンプである。ＤＣ電圧除去部１１３は、高周波数成分のみを通過させるコンデンサから構成される。バイアス電圧印加部１１４は、電源と複数の抵抗から構成され、電源電圧を抵抗分圧することにより、予め定めたバイアス電圧を印加する。
【００２９】
フリップフロップ回路１１７は、任意のリセット入力型のフリップフロップ回路であり、例えば、Ｄフリップフロップ回路又はＳＲフリップフロップ回路から構成される。図２はＤフリップフロップ回路の場合を示している。バイアス電圧印加部１１４が出力する検出用差動信号が差動クロック端子に入力され、論理和回路１１６から出力されるリセット信号がリセット端子に入力される。フリップフロップ回路１１７は、検出用差動信号の立ち上がりのタイミングで信号入力を示す状態で保持し、リセット信号入力のタイミングでその保持を解除することによりパケット信号の検出の有無を示すパケット検出信号（ＳＤ：Signal Detect）を出力する。
【００３０】
リセット信号生成部１１５は、図３に示すように、バイアス電圧印加部１１４が出力する検出用差動信号を単相信号に変換する差動単相変換バッファ１１５１と、エミッタフォロワ回路１１５０用のトランジスタ１１５２と電流源１１５３と、エミッタフォロワ回路１１５０の出力電圧を保持するコンデンサ１１５４と、互いに異なる閾値電圧でエミッタフォロワ回路１１５０の出力電圧との比較を行うコンパレータ１１５５及び１１５６と、コンパレータ１１５５及び１１５６の出力の排他的論理和を行う排他的論理和回路１１５７から構成される。
【００３１】
以上のように構成された光受信器１１の信号検出に関する動作について、図４のタイミングチャートを用いて説明する。
【００３２】
図４は、受光素子１３０に、図４（ａ）に示すようなバースト状のパケット光信号を含む光信号が入力された時の各信号の応答を示している。図４（ａ）は“１０”交番のパケット光信号を示している。このようなパケット光信号が受光素子１３０で光電変換され、受光素子１３０から出力される光電流は、前置増幅回路１４０で電流電圧変換される。
【００３３】
前置増幅回路１４０から出力され主増幅回路１５０に入力される信号は、図４（ｂ）に示すように、パケット信号が入力される前の無信号区間においては、前置増幅回路１４０の出力雑音を含む信号である。また、パケット信号入力区間には、パケット光信号のパターンに基づく正相入力と逆相入力からなる差動信号が主増幅回路１５０に入力される。
【００３４】
主増幅回路１５０において、入力される差動信号はメインアンプ１１１で差動増幅される。メインアンプ１１１で増幅された信号は、その一部を検出用差動信号として分岐される。検出用差動信号はＤＣ電圧除去部１１３のコンデンサでＤＣ電圧が除去され、バイアス電圧印加部１１４で予め定められた差動間のバイアス電圧が印加されて、フリップフロップ回路１１７に入力される。
【００３５】
ここで、フリップフロップ回路１１７の入力信号は、図４（ｃ）に示すように、前置増幅回路１４０の出力雑音およびメインアンプ１１１で生成／増幅される雑音による誤動作を回避するために、入力信号対雑音比（ＳＮＲ：Signal to Noise Ratio）が予め定めた値以上となるようにする必要がある。つまり、ＤＣ電圧除去部１１３のコンデンサの容量値とバイアス電圧印加部１１４の抵抗値を、各回路の雑音の影響を受けない検出用差動信号を生成するように設定する。また、ＤＣ電圧除去部１１３のコンデンサの容量値とバイアス電圧印加部１１４の抵抗値は、フリップフロップ回路１１７の入力信号の電圧範囲が、後段の各回路が動作可能な電圧範囲でかつパケット光信号受信時に差動間信号として識別可能なようにある一定差電圧以下となるように設定する。
【００３６】
リセット信号生成部１１５に入力された検出用差動信号は、入力段にある差動単相変換バッファ１１５１によって単相信号に変換される。その後、エミッタフォロワ回路１１５０（トランジスタ１１５２および電流源１１５３）により“１”信号入力中はコンデンサ１１５４に電荷が蓄積され、“０”信号入力中は電流源１１５３によりコンデンサ１１５４に蓄積された電荷が放電される。ここで、“１”信号入力中はエミッタフォロワ回路１１５０用トランジスタ１１５２のエミッタ電流は“０”信号入力中と比較して増加するため、図４（ｄ）に示すようにパケット信号受信開始時にはエミッタフォロワ回路１１５０の出力電圧Ｖｏｕｔは急速に増加する。一方、“０”信号入力中は，エミッタフォロワ回路１１５０の電流源１１５３の電流値Ｉとコンデンサ１１５４の容量Ｃから（Ｉ／Ｃ）の速度でＶｏｕｔは時間に対して線形に減少する。
【００３７】
エミッタフォロワ回路１１５０出力電圧Ｖｏｕｔをコンパレータ１１５５で閾値電圧Ｖ１と比較した結果と、エミッタフォロワ回路１１５０の出力電圧Ｖｏｕｔをコンパレータ１１５６で閾値電圧Ｖ２と比較した結果の排他的論理和が、排他的論理和回路１１５７から出力される。ここで、Ｖ２＜Ｖ１でかつ、Ｖ２はエミッタフォロワの雑音レベルより高く、Ｖ１はパケット信号入力時のエミッタフォロワの出力信号の最低値より低くなるように設定する。これにより、リセット信号生成部１１５は、図４（ｅ）に示すように、Ｖ２≦Ｖｏｕｔ≦Ｖ１のときにＨｉとなる内部リセット信号を出力する。つまり、内部リセット信号は図４（ｅ）に示すように、パケットの先頭及びパケットの終了時に出力される。
【００３８】
内部リセット信号は、７２ｂｉｔ程度の長さを持つＣＩＤ（Consecutive Identical Digit）信号のように同符号連続信号が入力された場合でも誤ってリセット信号が出力されないようにするために、ＣＩＤ信号の長さ以上の時間幅を有する（例えば、５ｎｓ〜３０ｎｓ程度）。この時間幅を有するようにエミッタフォロワ回路１１５０の電流値、コンデンサ容量および閾値電圧Ｖ１およびＶ２を決定する。
【００３９】
主増幅回路１５０には、図４（ｆ）に示すような、外部リセット信号が入力されている。論理和回路１１６は、リセット信号生成部１１５が出力する内部リセット信号と、外部から入力される外部リセット信号の論理和であるリセット信号を出力する。
【００４０】
フリップフロップ回路１１７には、差動クロック端子に図４（ｃ）に示すような検出用差動信号が入力される。リセット信号入力後に差動クロック端子に次のパケット信号のプリアンブル信号（例えば”１０”交番信号）が入力されると、フリップフロップ回路１１７は、定電圧源に接続されたＤａｔａ入力を保持（ラッチ）し、Ｈｉｇｈを出力する。また、フリップフロップ回路１１７は、リセット入力にリセット信号が入力されると（ＬｏｗからＨｉｇｈに遷移）、保持しているＤａｔａ入力の電圧値の保持を解除する（Ｌｏｗにする）。これにより、パケット信号の先頭近傍でＨｉｇｈとなり、パケット信号の終了時近傍でＬｏｗとなるパケット検出信号（ＳＤ出力信号：図４（ｇ））を出力するため、パケット信号の先頭及び終了後のいずれにおいても高速応答することができる。
【００４１】
ここで、論理和回路１１６は、内部リセット信号と外部リセットの論理和を出力するため、パケット間のガードタイムが短く内部リセット信号が生成されない場合であっても、ガードタイム中のパケットの先頭近傍にリセット信号が外部から入力される。また、内部リセット信号が、フリップフロップ回路１１７が動作しないリセット幅となった場合でも、外部リセット信号によるリセット信号がフリップフロップ回路１１７に入力される。このように、外部リセット信号に基づいて信号断を検出する場合には、パケット終了後の適切な時間後に内部リセット信号が生成されるようにエミッタフォロワ回路１１５０の電流値、コンデンサの容量値、閾値電圧Ｖ１、Ｖ２を決定してもよい。これにより、フリップフロップ回路１１７はパケット終了後に信号断を示すパケット検出信号を確実に出力することができるとともに、次のパケットの信号入力を示すパケット検出信号も確実に出力することができる。
【００４２】
以上説明したように、本実施の形態によれば、受信する差動信号からＤＣ電圧を除去して、予め定められた差動間のバイアス電圧を与えて検出用差動信号を生成し、検出用差動信号に基づいて、リセット信号生成部１１５が内部リセット信号を生成し、フリップフロップ回路１１７の入力端子に検出用差動信号を入力し、リセット端子に内部リセット信号を入力して、パケット検出信号を出力することとした。また、リセット信号生成部１１５は、検出用差動信号を単相信号へと変換したときの電圧を保持し、保持する電圧値と互いに異なる２つの予め定めた閾値電圧とを比較した結果の排他的論理和である内部リセット信号を生成することとした。これにより、パケット信号の先頭で高速に信号入力を検出し、かつ、パケット信号の終了時に高速に信号断を検出することが可能となる。
【００４３】
実施の形態２．
本発明の実施の形態について、図面を参照して詳細に説明する。
【００４４】
本実施の形態に係る光通信システム１及び光受信器１１の構成は、実施の形態１と同様である。実施の形態１の主増幅回路１５０内のリセット信号生成部１１５に代えて備えるリセット信号生成部１２５は、実施の形態１と同様に、主増幅回路１５０に入力される差動信号からＤＣ電圧を除去しバイアス電圧を印可して得られる検出用差動信号に基づいて内部リセット信号を生成する機能を有するが、内部構成が実施の形態１と異なる。本実施の形態に係るリセット信号生成部１２５について図５を用いて説明する。
【００４５】
リセット信号生成部１２５は、図５に示すように、ＤＣ電圧除去部１１３でＤＣ電圧を除去され、バイアス電圧印加部１１４でバイアス電圧を印加した検出用差動信号を単相信号に変換する差動単相変換バッファ１１５１と、差動単相変換バッファ１１５１の出力を２分岐し、分岐後の信号の一方を入力する第１エミッタフォロワ回路１２５０用のトランジスタ１２５２と電流源１２５３と、第１エミッタフォロワ回路１２５０の出力電圧を保持するコンデンサ１２５４と、分岐後の信号の他方を入力する第２エミッタフォロワ回路１２６０用のトランジスタ１２６２と電流源１２６３と、第２エミッタフォロワ回路１２６０用の出力電圧を保持するコンデンサ１２６４と、互いに同じ閾値電圧で各エミッタフォロワ回路１２５０、１２６０の出力電圧との比較を行うコンパレータ１１５５及び１１５６と、コンパレータ１１５５及び１１５６の出力の排他的論理和を行う排他的論理和回路１１５７から構成される。ここで２つのエミッタフォロワ回路１２５０、１２６０の電流源１２５３、１２６３の電流値が互いに異なり、又は、コンデンサ１２５４、１２６４の容量値が互いに異なる。
【００４６】
以上のように構成された光受信器１１の信号検出に関する動作について、図６のタイミングチャートを用いて説明する。
【００４７】
図６は、受光素子１３０に、図６（ａ）に示すようなバースト状のパケット光信号を含む光信号が入力された時の各信号の応答を示している。図６（ａ）は”１０”交番のパケット光信号を示している。
【００４８】
前置増幅回路１４０から出力され主増幅回路１５０に入力される信号は、図６（ｂ）に示すように、パケット信号が入力される前の無信号区間においては、主増幅回路１５０の入力信号として前置増幅回路１４０の出力雑音を含む信号が入力される。また、パケット信号入力区間には、パケット光信号のパターンに基づく正相入力と逆相入力からなる差動信号が入力される。
【００４９】
主増幅回路１５０において、入力される差動信号はメインアンプ１１１で差動増幅される。メインアンプ１１１で増幅された信号は、ＤＣ電圧除去部１１３のコンデンサでＤＣ電圧が除去され、バイアス電圧印加部１１４で予め定められた差動間のバイアス電圧が印加されて、検出用差動信号としてリセット信号生成部１１５とフリップフロップ回路１１７に入力される（図６（ｃ））。
【００５０】
リセット信号生成部１１５に入力された検出用差動信号は、入力部にある差動単相変換バッファ１１５１によって単相信号に変換される。単相信号は２分岐されて一方は第１エミッタフォロワ回路１２５０（トランジスタ１２５２及び電流源１２５３）により“１”信号入力中はコンデンサ１２５４に電荷が蓄積され、“０”信号入力中は電流源１２５３によりコンデンサ１２５４に蓄積された電荷が放電される。ここで、“１”信号入力中は第１エミッタフォロワ回路１２５０用のトランジスタ１２５２のエミッタ電流は“０”信号入力中と比較して増加するため、図６（ｄ）に示すようにパケット信号受信時には第１エミッタフォロワ回路１２５０の出力電圧Ｖｏｕｔ１は急速に増加する。一方、“０”信号入力中は，第１エミッタフォロワ回路１２５０の電流源１２５３の電流値Ｉとコンデンサ１２５４の容量Ｃから（Ｉ／Ｃ）の速度でＶｏｕｔ１は時間に対して線形に減少する。
【００５１】
単相信号の他方は、第２エミッタフォロワ回路１２６０（トランジスタ１２６２および電流源１２６３）により“１”信号入力中はコンデンサ１２６４に電荷が蓄積され、“０”信号入力中は電流源１２６３によりコンデンサ１２６４に蓄積された電荷が放電される（図６（ｅ））。ここで、電流源の駆動電流又はコンデンサの容量値が第１エミッタフォロワ回路１２５０と異なるため、出力電圧Ｖｏｕｔ２の変化速度が異なる。
【００５２】
各エミッタフォロワ回路１２５０、１２６０の出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２をコンパレータ１１５５、１１５６で閾値電圧Ｖ１と比較した結果の排他的論理和が、排他的論理和回路１１５７から出力される。Ｖ１はエミッタフォロワの雑音レベルより高く、パケット信号入力時のエミッタフォロワの出力信号の最低値より低くなるように設定する。これにより、リセット信号生成部１２５は、図６（ｆ）に示すように、内部リセット信号をパケットの先頭及びパケットの終了時に出力する。
【００５３】
内部リセット信号は、各エミッタフォロワ回路１２５０、１２６０の出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２を異なる変化速度で変化させることにより、パケットの先頭およびパケットの終了時に適切な時間幅（例えば、５ｎｓ〜３０ｎｓ程度）の内部リセット信号を生成可能である。また、７２ｂｉｔ程度の長さを持つＣＩＤ（Consecutive Identical Digit）信号のように同符号連続信号が入力された場合でも誤ってリセット信号が出力されないようにするために、ＣＩＤ信号の長さ以上の時間幅を有するように各エミッタフォロワ回路１２５０、１２６０の電流値及びコンデンサ容量および閾値電圧Ｖ１を決定する。
【００５４】
主増幅回路１５０は、図４（ｆ）と同様の、外部リセット信号が入力されている。論理和回路１１６は、内部リセット信号生成部１１５が出力する内部リセット信号と、外部から入力される外部リセット信号の論理和であるリセット信号を出力する。
【００５５】
フリップフロップ回路１１７には、差動クロック端子に図６（ｃ）に示すような検出用差動信号が入力される。リセット信号入力後に差動クロック端子に次のパケット信号のプリアンブル信号（例えば”１０”交番信号）が入力されると、フリップフロップ回路１１７は、定電圧源に接続されたＤａｔａ入力を保持（ラッチ）し、Ｈｉｇｈを出力する。また、フリップフロップ回路１１７は、リセット入力にリセット信号が入力される（ＬｏｗからＨｉｇｈに遷移）と、保持しているＤａｔａ入力の電圧値の保持を解除する（Ｌｏｗにする）。これにより、パケット信号の先頭近傍でＨｉｇｈとなり、パケット信号の終了時近傍でＬｏｗとなるパケット検出信号（ＳＤ出力信号：図６（ｇ））を出力するため、パケット信号の先頭及び終了後のいずれにおいても高速応答することができる。
【００５６】
実施の形態２では、実施の形態１と比較して、第２エミッタフォロワ回路１２６０が１つ増加するため回路規模としては増加するが、リセット信号生成回路の動作速度を決定するパラメータとして、第２エミッタフォロワ回路１２６０の駆動電流とコンデンサの容量が増えるため、パラメータ決定の自由度が増加するという利点がある。
【００５７】
以上説明したように、本実施の形態によれば、リセット信号生成部１２５は、検出用差動信号から変換した単相信号を２分岐し、一方を第１エミッタフォロワ回路１２５０の出力に備えたコンデンサ１２５４で電圧を保持し、他方を第２エミッタフォロワ回路１２６０の出力に備えたコンデンサ１２６４で電圧を保持し、保持する２つの電圧値を予め定めた閾値電圧と比較した結果の排他的論理和である内部リセット信号を生成することとした。これにより、パケット信号の先頭で高速に信号入力を検出し、かつ、パケット信号の終了時に高速に信号断を検出することが可能となるとともに、リセット信号の時間幅を最適化できる。
【００５８】
実施の形態３．
本発明の実施の形態について、図面を参照して詳細に説明する。
【００５９】
本実施の形態に係る光通信システム１及び光受信器１１の構成は、実施の形態１と同様である。実施の形態１の主増幅回路１５０内のリセット信号生成部１１５に代えて備えるリセット信号生成部１３５は、実施の形態１、２と同様に、主増幅回路１５０に入力される差動信号からＤＣ電圧を除去しバイアス電圧を印可して得られる検出用差動信号に基づいて内部リセット信号を生成する機能を有するが、内部構成が実施の形態１、２と異なる。本実施の形態に係るリセット信号生成部１３５について図７を用いて説明する。
【００６０】
リセット信号生成部１３５は、図７に示すように、ＤＣ電圧除去部１１３でＤＣ電圧を除去され、バイアス電圧印加部１１４でバイアス電圧を印加した検出用差動信号を単相信号に変換する差動単相変換バッファ１１５１と、差動単相変換バッファ１１５１の出力を２分岐し、分岐後の信号の一方を入力する第１エミッタフォロワ回路１３５０用のトランジスタ１３５２と電流源１３５３と、第１エミッタフォロワ回路１３５０の出力電圧を保持するコンデンサ１３５４と、分岐後の信号の他方を入力する第２エミッタフォロワ回路１３６０用のトランジスタ１３６２と電流源１３６３と、第２エミッタフォロワ回路１３６０の出力電圧を保持するコンデンサ１３６４と、互いに異なる閾値電圧で各エミッタフォロワ回路１３５０、１３６０の出力電圧との比較を行うコンパレータ１１５５及び１１５６と、コンパレータ１１５５及び１１５６の出力の排他的論理和を行う排他的論理和回路１１５７から構成される。ここで２つのエミッタフォロワ回路１３５０、１３６０の電流源１３５３、１３６３の電流値は互いに異なり、また、コンデンサ１３５４、１３６４の容量値も互いに異なる。
【００６１】
以上のように構成された光受信器１１の信号検出に関する動作は、実施の形態２と同様であり、２つのエミッタフォロワ回路１３５０、１３６０の駆動電流やコンデンサ１３５４、１３６４の容量を互いに異なる値とし、また２つのコンパレータ１１５５、１１５６の閾値電圧も異なる値とすることで、リセット信号生成回路１３５は、より柔軟に内部リセット信号の生成のタイミングや時間幅を選択することが可能となる。
【００６２】
以上説明したように、本実施の形態によれば、リセット信号生成部１３５は、検出用差動信号から変換した単相信号を２分岐し、一方を第１エミッタフォロワ回路１３５０の出力に備えたコンデンサ１３５４で電圧を保持し、他方を第２エミッタフォロワ回路１３６０の出力に備えたコンデンサ１３６４で電圧を保持し、保持する２つの電圧値を予め定めた閾値電圧と比較した結果の排他的論理和である内部リセット信号を生成することとした。これにより、パケット信号の先頭で高速に信号入力を検出し、かつ、パケット信号の終了時に高速に信号断を検出することが可能となるとともに、リセット信号の時間幅、タイミングを最適化できる。
【００６３】
このように本発明は、入力差動信号からＤＣ電圧を除去して、予め定められた差動間のバイアス電圧を与えて検出用差動信号を生成し、検出用差動信号に基づいて内部リセット信号を生成し、検出用差動信号に基づいてパケット信号の入力を示す状態を保持し内部リセット信号に基づいてその保持を解除することによりパケット信号の信号入力及び信号断を示すパケット検出信号を生成することとした。また、内部リセット信号は、検出用差動信号を単相信号へと変換し、単相信号の電圧を保持し、保持した電圧と予め定めた閾値電圧との比較した結果に基づいて生成することとした。これにより、パケット信号の先頭で高速に信号入力を検出し、かつ、パケット信号の終了時に高速に信号断を検出することが可能となる。
【００６４】
なお、本発明は、上記実施の形態に限定されず、本発明の要旨を逸脱しない範囲での種々の変更は勿論可能である。
【００６５】
例えば、上記実施の形態においては、主増幅回路１５０の入力部にメインアンプ１１１を備えるとしたが、メインアンプ１１１は出力バッファ１１２の手前にあってもよく、その場合は主増幅回路１５０の入力部で差動信号を２分岐し、一方がメインアンプ１１１に、他方がＤＣ電圧除去部１１３に接続される。
【００６６】
また、主増幅回路１５０の出力バッファ１１２は、前置増幅回路１４０の信号を増幅してそのまま出力する構成となっているが、雑音を次段の回路へと伝達しないために、フリップフロップ回路１１７で生成されるパケット検出信号（ＳＤ信号）を用いてスケルチ動作を行うバッファであっても良い。この場合、出力バッファ１１２はＳＤ信号により動作するセレクト機能を有する。
【００６７】
また、上記の実施の形態においては、受光素子１３０から出力される光電流を電圧信号に変換した信号が前置増幅回路１４０、主増幅回路１５０に入力される構成としたが、これに限られず、バースト状のパケット信号を含む任意の差動信号からパケット信号を検出する回路に適用できる。
【符号の説明】
【００６８】
１  光通信システム、１０  ＯＬＴ、２０  ＯＮＵ、３０  光スターカプラ、３２  光ファイバ、４０  外部ネットワーク、１１  光受信器、１１０  信号検出回路、１３０  受光素子、１４０  前置増幅回路、１５０  主増幅回路、１１１  メインアンプ、１１２  出力バッファ、１１３  ＤＣ電圧除去部、１１４  バイアス電圧印加部、１１５，１２５，１３５  リセット信号生成部、１１６  論理和回路、１１７  フリップフロップ回路、１１５０  エミッタフォロワ回路、１１５１  差動単相変換バッファ、１１５２，１２５２，１２６２，１３５２，１３６２  トランジスタ、１１５３，１２５３，１２６３，１３５３，１３６３  電流源、１１５４，１２５４，１２６４，１３５４，１３６４  コンデンサ、１１５５，１１５６コンパレータ、１１５７  排他的論理和回路、１２５０，１３５０  第１エミッタフォロワ回路、１２６０，１３６０  第２エミッタフォロワ回路
【図１】
2015088850.tif 000003
【図２】
2015088850.tif 000004
【図３】
2015088850.tif 000005
【図４】
2015088850.tif 000006
【図５】
2015088850.tif 000007
【図６】
2015088850.tif 000008
【図７】
2015088850.tif 000009