(57)【要約】【課題】寄生容量を低減して動作周波数の向上を図ることができる窒化物半導体を用いたトランジスタおよびその製造方法を提供する。【解決手段】下部側が上部側よりも小さい形状を有したゲート電極７と、ゲート電極７を上部側から被うように形成された誘電体の保護膜８とを備え、ゲート電極７の下面の端部が保護膜８と接しており、ゲート電極７の下部側に保護膜８で被われていない保護膜なし領域９，１０を有する。【選択図】図１
2015072940.tif 000002
【特許請求の範囲】
【請求項１】
窒素原子を含む半導体から構成される高電子移動度トランジスタであって、
半導体層上に形成され、下部側が上部側よりも小さい形状を有したゲート電極と、
前記ゲート電極を前記上部側から被うように形成された誘電体の保護膜とを備え、
前記ゲート電極の下面の端部が前記保護膜または前記半導体層の半導体と接しており、
前記ゲート電極の前記下部側に前記保護膜で被われていない領域を有することを特徴とするトランジスタ。
【請求項２】
前記保護膜は、前記ゲート電極を前記上部側から被うとともに、前記半導体層の表面も被覆していること特徴とする請求項１記載のトランジスタ。
【請求項３】
前記保護膜で被われていない領域は、真空またはガスを含むことを特徴とする請求項１記載のトランジスタ。
【請求項４】
前記保護膜で被われていない領域に設けられ、前記保護膜より低い比誘電率の低誘電率保護膜層を備えることを特徴とする請求項１記載のトランジスタ。
【請求項５】
前記ゲート電極の前記下部側の前記半導体層上に前記保護膜が形成されておらず、
前記ゲート電極の下面の端部は、前記半導体層の半導体と接していることを特徴とする請求項１記載のトランジスタ。
【請求項６】
前記ゲート電極からドレイン電極に至る電気力線を遮断するソースフィールドプレートを備えることを特徴とする請求項１記載のトランジスタ。
【請求項７】
前記ゲート電極は、長手方向に直交する断面のソース電極側とドレイン電極側の両端が傾斜していることを特徴とする請求項１記載のトランジスタ。
【請求項８】
窒素原子を含む半導体から構成される高電子移動度トランジスタの製造方法であって、
半導体層上に触媒化学気相成長法によりＳｉＮを堆積させて保護膜を形成するステップと、
この保護膜上にプラズマ化学気相成長法によりＳｉＮを堆積させて保護膜を形成するステップと、
下部側が上部側よりも小さい形状を有したゲート電極を、前記プラズマ化学気相成長法により形成された前記保護膜上に形成するステップと、
前記プラズマ化学気相成長法により形成された前記保護膜を選択的に除去するステップと、
前記ゲート電極の前記上部側からＳｉＮを堆積させることにより、前記上部側によって影になる前記下部側の領域を除いて前記ゲート電極を被う保護膜を形成するステップとを備えることを特徴とするトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＧａＮに代表される窒化物半導体を用いた高電子移動度トランジスタ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）およびその製造方法に関する。
【背景技術】
【０００２】
化合物半導体のうち、いわゆるＩＩＩ−Ｖ族半導体、特に窒化ガリウム（ＧａＮ）に代表される窒化物半導体は、従来のシリコン（Ｓｉ）や砒化ガリウム（ＧａＡｓ）に比べてバンドギャップが広いという特性を有する。従って、窒化物半導体は、従来のＳｉ半導体やＧａＡｓ半導体に比べて絶縁破壊電界が大きいという優れた特長を有している。
このため、高出力電子デバイスあるいは高周波用電子デバイスとしての研究開発が活発に行われている。例えば、非特許文献１には、ＩＩＩ−Ｖ族窒化物半導体としてＧａＮを用いたＨＥＭＴの典型的な構造が掲載されている。
【０００３】
非特許文献１の図４には、ＧａＮ  ＨＥＭＴの断面写真が開示されており、図５には、その断面模式図が開示されている。図４および図５に示すように、ＧａＮ  ＨＥＭＴは、シリコン（Ｓｉ）基板上に、緩衝層（Ｔｒａｎｓｉｔｉｏｎ  Ｌａｙｅｒｓ）、ＧａＮバッファ層（ＧａＮ  ｂｕｆｆｅｒ）、ＡｌＧａＮバリア層（ＡｌＧａＮ  Ｂａｒｒｉｅｒ）、ＧａＮキャップ層（ＧａＮ  Ｃａｐ）が順に形成され、ＧａＮキャップ層上にソース電極、ゲート電極、ドレイン電極が形成されている。この上を被うように保護膜が形成されている。また、ゲート電極の形状は、例えば、ＧａＮキャップ層と接する下部が短く、上部が長いＴ字型になっている。
【０００４】
トランジスタをマイクロ波帯やミリ波帯といった高周波領域で使用する場合、ゲート長（半導体と接するゲート電極下部）ができるだけ短く形成される。
しかしながら、単にゲート長を短くすると、その断面積が減少してゲート電極の抵抗が高くなり、寄生抵抗が増加して高周波特性が劣化する。
このため、ゲート電極の上部を長くしてＴ字型とすることで寄生抵抗の増加を抑制している。
【０００５】
なお、非特許文献１に示す従来のＨＥＭＴでは、ゲート電極の傘下、すなわち、Ｔ字型に張り出した電極部分の下方にも保護膜が形成されている。典型的なＨＥＭＴでは、この保護膜にシリコン窒化膜（ＳｉＮ）が用いられている（非特許文献１の“Ｂａｃｋｇｒｏｕｄ”章の第３段落参照）。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Ｅ．Ｌ．Ｐｉｎｅｒ  ｅｔ  ａｌ，“Ｄｅｖｉｃｅ  Ｄｅｇｒａｄａｔｉｏｎ  Ｐｈｅｎｏｍｅｎａ  ｉｎ  ＧａＮ  ＨＦＥＴ  Ｔｅｃｈｎｏｌｏｇｙ：  Ｓｔａｔｕｓ，  Ｍｅｃｈａｎｉｓｍｓ，  ａｎｄ  Ｏｐｐｏｒｔｕｎｉｔｉｅｓ”，ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ，１１−１３  Ｄｅｃ．  ２００６．
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＧａＮ  ＨＥＭＴは、例えば３０Ｖ程度の高電圧をドレイン電圧として印加し、ソース電極からチャネル層を透してドレイン電極に電子を流すことで動作する。
また、ＧａＮ  ＨＥＭＴにおいては、信号の周期よりも短い間に電子がゲート電極下部を通過すればよく、電子がゲート電極下部を通過する時間の逆数の周波数が原理的な動作限界となる。
【０００８】
しかしながら、ゲート電極下の通過時間に加えて、電子はソース電極からドレイン電極に至る間に存在する寄生容量を充電する必要があり、この充電時間が動作周波数を劣化させる要因となる。この寄生容量は誘電体に挟まれた電極間で発生する。このため、ソース電極とゲート電極との間に誘電体が存在し、ゲート電極と２次元電子ガスとの間に誘電体が存在すると、寄生容量となる。なお、２次元電子ガスは、電子濃度が非常に濃い電子で形成されているため、電極と似た役割となる。
【０００９】
非特許文献１に代表される従来の構造では、ゲート電極の周囲が全て保護膜で被われており、この保護膜に使用される代表的な材料であるＳｉＮは、比誘電率が“７”の誘電体である。従って、ゲート電極の周囲全てに誘電体が埋め込まれている従来の構造では寄生容量が増加して動作周波数が低下するという課題があった。
【００１０】
この発明は、上記のような課題を解決するためになされたもので、寄生容量を低減して動作周波数の向上を図ることができる窒化物半導体を用いたトランジスタおよびその製造方法を得ることを目的とする。
【課題を解決するための手段】
【００１１】
この発明に係るトランジスタは、窒素原子を含む半導体から構成される高電子移動度トランジスタであって、半導体層上に形成され、下部側が上部側よりも小さい形状を有したゲート電極と、ゲート電極を上部側から被うように形成された誘電体の保護膜とを備え、ゲート電極の下面の端部が保護膜または前記半導体層の半導体と接しており、ゲート電極の下部側に保護膜で被われていない領域を有することを特徴とする。
【発明の効果】
【００１２】
この発明によれば、寄生容量を低減して動作周波数の向上を図ることができるという効果がある。
【図面の簡単な説明】
【００１３】
【図１】この発明の実施の形態１に係るＧａＮ  ＨＥＭＴの構造を示す断面図である。
【図２】この発明の実施の形態２に係るＧａＮ  ＨＥＭＴの構造を示す断面図である。
【図３】実施の形態１および２の構造の動作特性を示すグラフである。
【図４】等価回路パラメータと高周波特性を示す図である。
【図５】この発明の実施の形態３に係るＧａＮ  ＨＥＭＴの構造を示す断面図である。
【図６】この発明の実施の形態４に係るＧａＮ  ＨＥＭＴの構造を示す断面図である。
【図７】この発明の実施の形態５に係るＧａＮ  ＨＥＭＴの構造（その１）を示す断面図である。
【図８】この発明の実施の形態５に係るＧａＮ  ＨＥＭＴの構造（その２）を示す断面図である。
【図９】この発明の実施の形態５に係るＧａＮ  ＨＥＭＴの構造（その３）を示す断面図である。
【図１０】この発明の実施の形態５に係るＧａＮ  ＨＥＭＴの構造（その４）を示す断面図である。
【図１１】この発明の実施の形態６に係るＧａＮ  ＨＥＭＴの製造工程（その１）を示す断面図である。
【図１２】実施の形態６に係るＧａＮ  ＨＥＭＴの製造工程（その２）を示す断面図である。
【発明を実施するための形態】
【００１４】
実施の形態１．
図１は、この発明の実施の形態１に係るＧａＮ  ＨＥＭＴの構造を示す断面図であり、ＩＩＩ−Ｖ族窒化物半導体のうち、ＧａＮを用いたＨＥＭＴを示している。なお、図１の断面は簡略した構造を示しており、実際には、非特許文献１に開示される各部断面の凹凸や電極の高低差などがあってもよく、この発明は、図１の形状に限定されない。
また、素子分離領域および配線などを形成してもよいが、この発明の特徴部分とは関連がないため、図１において記載を省略している。
図１に示すＧａＮ  ＨＥＭＴは、基板１、緩衝層２、バッファ／チャネル層３、バリア層４、ソース電極５、ドレイン電極６、ゲート電極７、保護膜８、保護膜なし領域９（ソース側）および保護膜なし領域１０（ドレイン側）を備えて構成される。
【００１５】
基板１は、非特許文献１にはＳｉを用いた例が開示されていたが、他に、サファイア、ＳｉＣ、ＧａＮ基板が用いられる。この発明においては、基板１上にバッファ／チャネル層３およびバリア層４を形成可能であればよい。また、基板１の抵抗率は、半絶縁性であっても、ｎ型およびｐ型のいずれであってもかまわない。
一般的には、熱伝導率がよく、ＧａＮとの格子整合度も比較的良好であり、高周波領域で寄生成分が発生しにくい半絶縁性ＳｉＣ基板、または半導体基板として安価なＳｉ基板が基板１として用いられることが多い。
【００１６】
緩衝層２は、基板１の材料とバッファ／チャネル層３の材料との格子不整合および格子歪みの少なくとも一方の発生を緩和する役割を有する。
また、一般的に、緩衝層２とチャネル層との間には欠陥を低減するためのバッファ層が設けられるが、バッファ層とチャネル層は共にＧａＮで形成されることが多いので、ここでは、バッファ／チャネル層３とした。
なお、バッファ層をＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ、それらの多層膜で構成した場合であっても、この発明の効果は得られる。
【００１７】
バッファ／チャネル層３は、真性であっても、不純物がドーピングされたものでもよいが、この実施の形態および後述する各実施の形態においては、説明の簡単のためにｎ型のＧａＮを例に挙げる。また、バッファ／チャネル層３は、膜厚および不純物濃度を変更して形成してもよい。この場合、不純物濃度の分布は均一であっても、故意に分布を持たせてもよい。
【００１８】
バリア層４は、バッファ／チャネル層３上に形成され、バッファ／チャネル層３との間の界面に電子を誘起させる機能を有する。典型的なバリア層４は、ＡｌＧａＮから構成されているが、チャネルのＧａＮよりもバンドギャップが広い材料であればよく、例えば、ＩｎＡｌＧａＮや、ＡｌＮ／ＡｌＧａＮといった多層膜であってもよい。
ソース電極５およびドレイン電極６は、バッファ／チャネル層３内部の電流（電子）をＨＥＭＴの外に取り出す電極である。このため、できるだけ電極と２次元電子ガスとの間の抵抗が少なくなるように形成される。
【００１９】
ゲート電極７は、図１に示すように、下部側が上部側よりも小さい形状を有している。
例えば、ゲート電極７の下部のゲート長はおおよそ０．２５μｍ以下であるので、上部側はそれより大きければよい（おおよそ０．４μｍ以上）。
また、ゲート電極７の上部側の傘下となる領域には保護膜８が形成されていない。この領域がソース側の保護膜なし領域９とドレイン側の保護膜なし領域１０となる。
保護膜８は、ゲート電極７を上部側から被うように形成されており、さらに保護膜８はバリア層４の表面上を被っている。
【００２０】
ゲート電極７の周囲を被う保護膜８は５０〜８００ｎｍ程度の厚さである。また、真性領域の寄生容量は、ゲート長に比例し、動作周波数が高周波になるほど小さくなる。
このため、寄生容量の影響は、ゲート長が短くなるほど大きくなり、この発明においては、ゲート長がおおよそ０．２５μｍ以下（動作周波数にして１０ＧＨｚ以上）で大きな効果が得られることが期待される。
【００２１】
また、図１の例では、ゲート電極７のソース側とドレイン側とに垂直な段差が２段ずつある場合を示している。しかし、ゲート電極７の形状は、下部側が短く、上部側が長ければよく、段差は１つでも３つ以上であってもよい。さらに段差は垂直でなく、なめらかに傾斜してもかまわない。
【００２２】
ゲート電極７の上部側から保護膜８の材料を堆積させるため、保護膜なし領域９，１０は、ゲート電極７の上部側が傘になって上方からみて影になった領域に形成される。
従って、ゲート電極７の上部側（傘）が、横の長さと縦の長さが１対１以下、すなわち縦が短く、横長な形状であることが望ましい。この形状であると、上部側から保護膜８の材料が堆積されても、上部側が傘になって上方から影になった領域に材料が埋まりにくくなる。
【００２３】
また、バリア層４の表面上を被う保護膜８は、膜厚が薄くても欠陥の影響を低減することができるため、例えば、２ｎｍ以上であればよい。この部分における保護膜８の材料としては、ＳｉＮが代表的であるが、ＡｌＮ、ＡｌＧａＮ、ＨｆＯであってもよい。
なお、この実施の形態１は、ゲート電極７の下面の端部（図１の矢印で示すソース側とドレイン側の両端）が保護膜８と接していることを特徴とする。
このようにゲート電極７の下面の端部が保護膜８と接することで、電界の集中する部分が保護膜８でカバーされることになり、欠陥の影響を低減することが可能である。
【００２４】
保護膜なし領域９，１０は、比誘電率が低ければ低いほどゲート−ソース間の寄生容量を低減することができるので、真空であっても、空気、不活性ガス（窒素、アルゴン、ネオンなど）、プロセスガス（シラン、アンモニア、水素など）を含んでいてもよい。
図１の例では、保護膜なし領域９，１０の断面形状を四角形で表しているが、四角形である必要はなく、保護膜なし領域９，１０は、少なくともゲート電極７の上部側の傘下の一部に形成されていればよい。製造プロセスにおいて、保護膜なし領域９，１０の四角形の断面形状の端が丸みを帯びたとしても、この発明の効果は得られる。
【００２５】
また、保護膜なし領域９，１０と接するゲート電極７の表面を薄い誘電体膜で被ってもよい。このような誘電体膜は、製造工程で自然に形成される場合もあるが、故意に絶縁膜などの誘電体で被っても、この発明の効果は得られる。
さらに、図１では、保護膜８がゲート電極７の上部（上面）と両側面（ソース側とドレイン側）に保護膜８が接しているが、ゲート電極７に接する必要はなく、ゲート電極７を外部から遮断するように形成されていればよい。
この場合、ゲート電極７を被う保護膜８の膜厚を薄くして、さらにＧａＮ  ＨＥＭＴを被うように第２の保護膜としてガラス剤で封止してもよい。
【００２６】
以上のように、この実施の形態１によれば、バリア層４上に形成され、下部側が上部側よりも小さい形状を有したゲート電極７と、ゲート電極７を上部側から被うように形成された誘電体の保護膜８とを備え、ゲート電極７の下面の端部が保護膜８と接しており、ゲート電極７の下部側に保護膜８で被われていない保護膜なし領域９，１０を有する。
このように保護膜なし領域９，１０を設けることによってゲート−ソース間の寄生容量が低減されるため、動作周波数の向上を図ることができる。
また、ゲート電極７の下面の両端部（ソース側とドレイン側）が保護膜８に接しているため、トラップの影響を低減でき、高周波な動作周波数の性能が劣化されない。
なお、ゲート電極７を形成する最上層の半導体層がバリア層４である場合を示したが、例えば、キャップ層など、バリア層以外であってもよい。
【００２７】
また、この実施の形態１では、保護膜８が、ゲート電極７を上部側から被うとともに、バリア層４の表面も被覆しているので、ゲート電極７が外部の湿気（酸素、水蒸気）に暴露されず、ＧａＮ  ＨＥＭＴの信頼性の向上を図ることも可能である。
ＧａＮ  ＨＥＭＴは、従来のＳｉまたはＧａＡｓと異なって、バリア層の表面に欠陥が存在する。この欠陥は動作電圧に依存して、正、中性、負といった電荷を持つ。この電荷が変化することで、本来動作している領域の電気的特性に悪影響を及ぼす。
そこで、バリア層４の表面に保護膜８を形成することで、この悪影響を抑制している。
【００２８】
さらに、この実施の形態１によれば、保護膜８で被われていない保護膜なし領域９，１０が真空またはガスを含むので、比誘電率の低い空間とすることができる。これにより、ゲート−ソース間の寄生容量を低減でき、動作周波数の向上を図ることができる。
【００２９】
実施の形態２．
図２は、この発明の実施の形態２に係るＧａＮ  ＨＥＭＴの構造を示す断面図である。実施の形態２に係るＧａＮ  ＨＥＭＴでは、図２に示すように、ゲート電極７の下部側がリセスゲート７ａとなっている。リセスゲート７ａにおいて、ゲート電極７の下面の端部（図２の矢印で示すソース側とドレイン側）がバリア層４の窒化物半導体と接している。また、実施の形態２では、ゲート電極７の上部側をバリア層４の表面側に投影した領域に保護膜８が形成されていない。これ以外の構成要素は、実施の形態１と同様であり、膜厚および材料も同じものが使用可能である。
【００３０】
リセスゲート７ａにおいて、ゲート電極７の下面の端部がバリア層４内の半導体と接しており、バリア層４の表面には出ていない。このため、バリア層４の表面の欠陥の影響を低減することができる。ここでは、バリア層４はＡｌＧａＮ単層を想定している。
なお、バリア層４を、ＡｌＧａＮ／ＧａＮまたはＡｌＮ／ＡｌＧａＮ／組成の異なるＡｌＧａＮなどの複数の層から構成し、その上部のみをリセスしてもよい。
【００３１】
リセスゲート７ａは、ゲート電極７の下面に対応するバリア層４の窒化物半導体を除去して形成されることがあり、ゲート電極７の下面の両端に窒化物半導体が接していないと、この実施の形態２による効果を得ることはできない。
すなわち、実施の形態２に係るリセスゲート構造においては、ゲート電極７の下面の両端がバリア層４の窒化物半導体に接していることが必要となる。
【００３２】
次に、実施の形態１の構造と実施の形態２の構造とで動作特性を比較した結果について説明する。まず、ゲート電極７の下部のゲート長を０．２５μｍとし、バリア層４を被う保護膜８には、ＳｉＮを使用して膜厚を４０ｎｍとした。
ゲート電極７全体を被う保護膜８にＳｉＮを使用して膜厚を３５０ｎｍとし、ゲート電極７の上部の長さを１．２５μｍ、ゲート電極７の高さを０．３５μｍとした。
なお、これらの数値は、この発明の効果を示すための一例であり、実施の形態１で述べたような数値で構成することにより、この発明の効果を得ることができる。
【００３３】
図３は、実施の形態１および２の構造の動作特性を示すグラフであり、図３（ａ）は、電流利得の周波数依存性、図３（ｂ）は、ＭＳＧ（最大安定利得；Ｍａｘｉｍｕｍ  Ｓｔａｂｌｅ  Ｇａｉｎ）／ＭＡＧ（最大有能利得；Ｍａｘｉｍｕｍ  Ａｖａｉｌａｂｌｅ  Ｇａｉｎ）の周波数依存性を示している。
また、符号ａを付した関係が上記実施の形態１の構造に対応し、符号ｂを付した関係が実施の形態２の構造に対応している。さらに、符号ｃを付した関係は、保護膜なし領域がない従来のＧａＮ  ＨＥＭＴに対応している。
【００３４】
図３（ａ）および図３（ｂ）に示すように、実施の形態１の構造は、従来とほぼ同様な電流利得、ＭＳＧ／ＭＡＧを示しているが、実施の形態２の構造では、ＭＳＧ／ＭＡＧが従来と比べて高くなっている。特に、４０ＧＨｚを超える高周波数領域での差が大きく、実施の形態２の構造が高周波動作に有効であることがわかる。
【００３５】
図４は、等価回路パラメータと高周波特性を示す図である。図４において、等価回路パラメータとは、相互コンダクタンスｇｍ、ソース−ゲート間容量Ｃｇｓ、ゲート−ドレイン間容量Ｃｇｄ、電子走行時間τである。また、高周波特性とは、１０ＧＨｚにおける利得、等価回路パラメータから算出した遮断周波数ｆｔ１、周波数依存性から算出した遮断周波数ｆｔ２、安定化定数Ｋが“１”となる周波数ｆｋを示している。
なお、等価回路パラメータ、利得、遮断周波数ｆｔ１は、ドレイン電圧Ｖｄを３０Ｖとし、ドレイン電流Ｉｄを５０ｍＡ／ｍｍとし、１０ＧＨｚとして周波数依存性から計算した。遮断周波数ｆｔ２および周波数ｆｋは、ドレイン電圧Ｖｄを３０Ｖとし、ゲート電圧Ｖｇが−０．５Ｖとして周波数依存性から計算した。
【００３６】
また、図４における符号Ａは実施の形態１の構造であり、符号Ｂは実施の形態２の構造である。符号Ｃは、実施の形態２の構造において、保護膜なし領域１０（ドレイン側）がなく、保護膜なし領域９（ソース側）のみがある構造であり、符号Ｄは、実施の形態２において、保護膜なし領域９がなく、保護膜なし領域１０のみがある構造の計算結果を示している。“従来”は、図３と同様に、保護膜なし領域９，１０がない従来の構造である。
【００３７】
従来の構造と符号Ａ，Ｂの各構造との等価回路パラメータを比較すると、符号Ａ，Ｂの各構造は、ソース−ゲート間容量Ｃｇｓが従来よりも低減されていることがわかる。
すなわち、この発明の実施の形態１，２の構造は、寄生容量Ｃｇｓ，Ｃｇｄのうち、寄生容量Ｃｇｓを低減し、これにより電子走行時間τも減少している。
【００３８】
また、図４に示すように、実施の形態１，２の構造では、高周波特性を示す指標である周波数ｆｔ１，ｆｔ２，ｆｋについても従来の構造に比べて向上している。
さらに、保護膜なし領域をソース側またはドレイン側のいずれかに設けた構造（符号Ｃ，Ｄの構造）であっても、従来の構造と比べて優れた結果が得られている。
すなわち、ソース側とドレイン側の双方に保護膜なし領域を設けることが望ましいが、片側のみでも、この発明の効果が得られる。
【００３９】
ただし、符号Ｄの構造（ドレイン側にのみ保護膜なし領域を設けた構造）は、相互コンダクタンスｇｍが高いため、従来の構造より周波数ｆｔ１，ｆｋが高く、ソース−ゲート間容量Ｃｇｓは低い。一方、符号Ｃの構造（ソース側にのみ保護膜なし領域を設けた構造）では、ソース−ゲート間容量Ｃｇｓが従来の構造よりも高い。
従って、ソース側よりドレイン側に保護膜なし領域を設けた構造がより有効であることがわかる。
【００４０】
なお、図４に示すように、ゲート−ドレイン間容量Ｃｇｄは、従来の構造とこの発明の構造とでほとんど変化していない。これは、ゲート電極の周辺を被う保護膜を残しているためであり、この保護膜の存在によりゲート電極とドレイン電極との間における寄生容量は、ほとんど変化しないことを示している。
【００４１】
一般的に、従来の技術では、バリア層４上の保護膜を削減してゲート−ドレイン間容量Ｃｇｄを低減することにより利得の向上を図るものであった。
これに対して、この発明では、ゲート電極の上部を被う保護膜は残し、この上部により影となる領域のみに保護膜なし領域を設けている。
このように構成することで、ゲート−ドレイン間容量Ｃｇｄにほとんど影響を与えないが、ソース−ゲート間の容量Ｃｇｓを効果的に低減することができる。
すなわち、この発明は、従来の技術とは異なる特有の効果を奏している。
【００４２】
以上のように、この実施の形態２によれば、ゲート電極７の下部側のバリア層４上に保護膜８が形成されておらず、ゲート電極７の下面の端部がバリア層４のＧａＮと接している。このように構成することで、実施の形態１の構造よりもゲート−ソース間の寄生容量を低減することができるため、動作周波数の向上を図ることができる。
また、ゲート電極７の下面の両端部（ソース側とドレイン側）がバリア層４の半導体に接しているため、バリア層４の表面の欠陥の影響を低減することができる。
【００４３】
実施の形態３．
図５は、この発明の実施の形態３に係るＧａＮ  ＨＥＭＴの構造を示す断面図である。図５に示すＧａＮ  ＨＥＭＴは、実施の形態１の構造にソースフィールドプレート１１を追加した構造を有する。なお、これ以外の構成要素は、実施の形態１と同様であり、膜厚および材料も同じものが使用可能である。
【００４４】
ソースフィールドプレート１１は、ゲート電極７に対してドレイン電極６側の保護膜８の内部に設けられて、ゲート電極７からドレイン電極６に至る電気力線を遮断する機能を有する。これにより、ゲート−ドレイン間容量Ｃｇｄを低減することができ、利得の向上を図ることができる。
また、図５では、ソースフィールドプレート１１を実施の形態１の構造に設けた場合を示したが、実施の形態２の構造にソースフィールドプレート１１を設けてもよく、同様の効果を得ることができる。
【００４５】
以上のように、この実施の形態３によれば、ゲート電極７からドレイン電極６に至る電気力線を遮断するソースフィールドプレート１１を備える。このように構成することで、ゲート−ドレイン間容量Ｃｇｄを低減でき、利得の向上を図ることができる。
【００４６】
実施の形態４．
図６は、この発明の実施の形態４に係るＧａＮ  ＨＥＭＴの構造を示す断面図である。図６に示すＧａＮ  ＨＥＭＴは、ゲート電極７の長手方向に直交する断面のソース電極５側とドレイン電極６側の両端が傾斜している傾斜部７ｂを有する。
なお、これ以外の構成要素は、実施の形態１と同様であり、膜厚および材料も同じものが使用可能である。
【００４７】
ゲート電極７の下部側を傾斜部７ｂとしてソース電極５およびドレイン電極６に対して傾斜させることにより、電界の集中が緩和され、欠陥の影響をより低減することが可能である。なお、図６の例では、ゲート電極７の下部のみを傾斜部７ｂとした構成を示したが、ゲート電極の上部まで斜めに傾斜している形状であっても、同様の効果を得ることができる。
【００４８】
以上のように、この実施の形態４によれば、ゲート電極７の長手方向に直交する断面のソース電極５側とドレイン電極６側の両端が傾斜している。このように構成することで、電界の集中が緩和され、欠陥の影響をより低減することができる。
【００４９】
実施の形態５．
図７は、この発明の実施の形態５に係るＧａＮ  ＨＥＭＴの構造を示す断面図である。図７に示すＧａＮ  ＨＥＭＴは、実施の形態１の構造における保護膜なし領域９，１０に低誘電率保護膜層１２ａ，１２ｂを設けている。これ以外の構成要素は、実施の形態１と同様であり、膜厚および材料も同じものが使用可能である。
低誘電率保護膜層１２ａ，１２ｂは、保護膜８よりも低い比誘電率の材料で形成された保護膜層である。
【００５０】
図８は、この発明の実施の形態５に係るＧａＮ  ＨＥＭＴの構造の別の例を示す断面図である。図８に示すＧａＮ  ＨＥＭＴでは、実施の形態１の構造におけるゲート電極７の上部側面の保護膜８も除去されており、これらのソース側とドレイン側の保護膜なし領域に低誘電率保護膜層１２ｃ，１２ｄを設けている。これ以外の構成要素は、実施の形態１と同様であり、膜厚および材料も同じものが使用可能である。低誘電率保護膜層１２ｃ，１２ｄも保護膜８より低い比誘電率の材料で形成された保護膜層である。
なお、図８では、ゲート電極７の上部側面の領域（保護膜８を除去した領域）に低誘電率保護膜層を設けた構造を示したが、実施の形態１で上述したように、ゲート電極７の上部側面の保護膜８を除去したまま（保護膜なし領域）の構造であっても、実施の形態１と同様の効果が得られる。
【００５１】
図９は、この発明の実施の形態５に係るＧａＮ  ＨＥＭＴの構造のさらに別の例を示す断面図である。図９に示すＧａＮ  ＨＥＭＴは、図８と同様に、実施の形態１の構造におけるゲート電極７の上部側面の保護膜８を除去し、さらにゲート電極７の上部傘下の部分に保護膜なし領域９，１０を設けて、これらの外側に低誘電率保護膜層１２ｅ，１２ｆを形成している。これ以外の構成要素は、実施の形態１と同様であり、膜厚および材料も同じものが使用可能である。
低誘電率保護膜層１２ｅ，１２ｆも保護膜８より低い比誘電率の材料で形成された保護膜層であり、低誘電率保護膜層１２ａ，１２ｂと同じ材料を用いてもよい。
【００５２】
従来のＧａＮ  ＨＥＭＴにおいては、比誘電率が“７”のＳｉＮが保護膜８の代表的な材料であった。これに対して、この実施の形態５では、図７〜９に示す低誘電率保護膜層１２ａ〜１２ｆの材料として、ＳｉＮより比誘電率が低い、例えば、ボラジン系化合物、ＳｉＯＦ、ポリアリエーテル、ハイドロジェンシルセスオキサン樹脂、ＳｉＯＣＨ、ＳｉＯ、ＳｉＯＣなどを用いる。これらの材料は、比誘電率が２〜４であり、ＳｉＮと比べてほぼ半分か半分以下の値である。
【００５３】
トランジスタ動作を行う部分は、図１０の平面図で示すように、活性領域１３内の部分である。すなわち、活性領域１３内にソース電極５、ドレイン電極６およびゲート電極７があり、破線で囲まれた領域Ｅにおける構造が図１，２，５〜９に示す断面構造である。
一般的に、保護膜８で被われていない領域および低誘電率材料を用いた低誘電率保護膜層の機械的強度は低いため、図１，２，５〜９に示す断面構造となる部分は必要最小限の範囲に形成しておくことが望ましい。
そこで、トランジスタ動作を担う部分である活性領域１３以外には、できるだけ保護膜８で埋めておく方がよい。
【００５４】
以上のように、この実施の形態５によれば、保護膜８で被われていない保護膜なし領域に設けられて、保護膜８よりも低い比誘電率の低誘電率保護膜層１２ａ〜１２ｆを備える。このように低誘電率保護膜層１２ａ〜１２ｆを設けても、ゲート−ソース間寄生容量が低減されるため、動作周波数の向上を図ることができる。
【００５５】
実施の形態６．
実施の形態６では、この発明に係るトランジスタの製造方法について説明する。
図１１は、この発明の実施の形態６に係るＧａＮ  ＨＥＭＴの製造工程を示す断面図であり、実施の形態１における図１のトランジスタの製造工程を示している。なお、図１１において、図１１（ａ）から図１１（ｃ）の順に工程が進むものとする。
【００５６】
まず、図１１（ａ）に示す工程において、基板１上に、緩衝層２、バッファ／チャネル層３およびバリア層４を形成する。これらの層形成には、ＭＯＣＶＤ法またはＭＢＥ法を用いることができる。
次に、ソース電極５とドレイン電極６に対応する部分が開口したレジストやＳｉＯなどのマスクを用いて、ソース電極５およびドレイン電極６を形成する。
【００５７】
続いて、ｃａｔ−ＣＶＤ法（ｃａｔａｌｙｔｉｃ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ；触媒化学気相成長法）により、ＳｉＮをバリア層４上に堆積させてｃａｔ−ＳｉＮ膜（保護膜）８Ａを形成する。
さらに、ＰＣＶＤ法（プラズマ化学気相成長法）によって、ＳｉＮをｃａｔ−ＳｉＮ膜８Ａ上に堆積させてＰＣＶＤ−ＳｉＮ膜（保護膜）８Ｂを形成する。
【００５８】
次に、写真製版工程でゲート電極７の下部の大きさに相当する第１のホールをｃａｔ−ＳｉＮ膜８ＡとＰＣＶＤ−ＳｉＮ膜８Ｂに形成する。
なお、ｃａｔ−ＳｉＮ膜８Ａは、ＰＣＶＤ−ＳｉＮ膜８Ｂに比べて、フッ酸やバッファドフッ酸に対するエッチング速度が非常に小さい。このため、ｃａｔ−ＳｉＮ膜８Ａに対して選択的にＰＣＶＤ−ＳｉＮ膜８Ｂをエッチングすることができる。
そこで、第１のホールより大きい第２のホール（ゲート電極７の二段目部分に相当する）をＰＣＶＤ−ＳｉＮ膜８Ｂにエッチングする。
この後、写真製版工程を用いてゲート電極７を形成する。
【００５９】
図１１（ｂ）に示す工程において、フッ酸またはバッファドフッ酸を用いて、ＰＣＶＤ−ＳｉＮ膜８Ｂを選択的に除去する。
続いて、ｃａｔ−ＣＶＤ、熱ＣＶＤ、ＥＣＲ−ＣＶＤ、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）、スパッタ法のいずれかを用いて、ゲート電極７の上部側からＳｉＮを堆積させ、ゲート電極７を被うように保護膜８を形成する。
【００６０】
ＣＶＤなどのガスは上から下に流れる。このため、ゲート電極７の傘の下は影となり、保護膜８が形成されない。なお、実際には、ある程度ガスが回り込むが全体が埋まることはない。そこで、成膜条件としてコンフォーマルでないような条件を選択する。
このようにして、図１１（ｃ）に示すような保護膜８で被われていない保護膜なし領域９，１０が形成できる。
また、できるだけ影となる部分を大きくしたい場合には、ガスが回り込まないように縦より横の割合を大きくするようにする。一般的には、縦と横の割合が１以上であることが望ましい。
【００６１】
実施の形態２〜４の構造は、実施の形態６で示した製造プロセスで製造可能である。
また、ゲート電極７下部の２種類の保護膜についての選択エッチングを利用するため、ｃａｔ−ＳｉＮ膜８ＡおよびＰＣＶＤ−ＳｉＮ膜８Ｂ以外に選択エッチングが可能な保護膜材料であれば、他の材料を用いてもよい。
【００６２】
図１２は、この発明の実施の形態６に係るＧａＮ  ＨＥＭＴの製造工程を示す断面図であり、実施の形態５における図９のトランジスタの製造工程を示している。なお、図１２において、図１２（ａ）から図１２（ｄ）の順に工程が進むものとする。
【００６３】
まず、図１２（ａ）に示す工程において、基板１上に、緩衝層２、バッファ／チャネル層３およびバリア層４を形成する。これらの層形成には、ＭＯＣＶＤ法またはＭＢＥ法を用いることができる。
次に、ソース電極５とドレイン電極６に対応する部分が開口したレジストやＳｉＯなどのマスクを用いて、ソース電極５およびドレイン電極６を形成する。
【００６４】
続いて、ｃａｔ−ＣＶＤ法によりＳｉＮをバリア層４上に堆積させてｃａｔ−ＳｉＮ膜（保護膜）８Ａを形成する。
次に、ＰＣＶＤ法により低誘電率材料をｃａｔ−ＳｉＮ膜８Ａ上に堆積させて低誘電率膜（保護膜）１２Ａを形成する。低誘電率材料はＳｉＮより比誘電率が低い材料であり、例えば、ボラジン系化合物、ＳｉＯＦ、ポリアリエーテル、ハイドロジェンシルセスオキサン樹脂、ＳｉＯＣＨ、ＳｉＯ、ＳｉＯＣなどを用いる。
【００６５】
さらに、写真製版工程でゲート電極７の下部の大きさに相当する第１のホールをｃａｔ−ＳｉＮ膜８Ａと低誘電率膜１２Ａに形成する。
第１のホールより大きい第２のホール（ゲート電極７の二段目部分に相当する）を低誘電率膜１２Ａにエッチングする。
この後、写真製版工程を用いてゲート電極７を形成する。
【００６６】
図１２（ｂ）に示す工程において、ゲート電極７の上部の傘下となる低誘電率膜１２Ａを残し、ｃａｔ−ＳｉＮ膜８Ａ上の低誘電率膜１２Ａをエッチングする。
このとき、ゲート電極７の周辺を被う保護膜（ＳｉＮ）を形成すれば、実施の形態５の図７に示す構造となる。
また、図１２（ｂ）において、ゲート電極７の上部側から低誘電率材料を堆積させて、ゲート電極７およびｃａｔ−ＳｉＮ膜８Ａを被う第１の低誘電率膜を形成し、この第１の低誘電率膜をゲート電極７の側面にあるもののみ残してエッチングする。この後、ゲート電極７の周辺を被う保護膜（ＳｉＮ）を形成することにより、実施の形態５の図８に示す構造となる。
【００６７】
図１２（ｃ）に示す工程において、低誘電率膜１２Ａを選択的にエッチングする。この後、ゲート電極７の上部側から低誘電率材料を堆積させて、ゲート電極７およびｃａｔ−ＳｉＮ膜８Ａを被う低誘電率膜１２Ｂを形成する。
なお、低誘電率膜１２Ｂも、ＳｉＮより低い比誘電率である、例えば、ボラジン系化合物、ＳｉＯＦ、ポリアリエーテル、ハイドロジェンシルセスオキサン樹脂、ＳｉＯＣＨ、ＳｉＯ、ＳｉＯＣなどを用いる。
【００６８】
次に、図１２（ｄ）に示す工程において、低誘電率膜１２Ａをゲート電極７の側面にあるもののみ残してエッチングする。この後、ゲート電極７の周辺を被う保護膜（ＳｉＮ）を形成することにより、実施の形態５の図９に示す構造となる。
【００６９】
以上のように、この実施の形態６によれば、窒化物半導体のバリア層４上にｃａｔ−ＣＶＤ法によりＳｉＮを堆積させて保護膜を形成し、この保護膜上にＰＣＶＤ法によりＳｉＮを堆積させて保護膜を形成し、下部側が上部側よりも小さい形状を有したゲート電極７を、ＰＣＶＤ法により形成された保護膜上に形成して、この保護膜を選択的に除去する。
この後、ゲート電極７の上部側からＳｉＮを堆積させることにより、上部側によって影になる下部側の領域を除いてゲート電極７を被う保護膜を形成する。
このようにすることで、実施の形態１〜５に示した効果が得られるトランジスタを製造することができる。
【００７０】
上記実施の形態１〜６ではＧａＮ  ＨＥＭＴについて説明したが、この発明の構造を、ＧａＡｓなどの他の半導体を用いたトランジスタに適用しても上記効果は得られる。
しかしながら、この発明は、窒化物半導体を用いたトランジスタ（ＨＥＭＴ）において最大限の効果を得ることができる。
【００７１】
なお、本発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
【符号の説明】
【００７２】
１  基板、２  緩衝層、３  バッファ／チャネル層、４  バリア層、５  ソース電極、６  ドレイン電極、７  ゲート電極、７ａ  リセスゲート、７ｂ  傾斜部、８  保護膜、８Ａ  ｃａｔ−ＳｉＮ膜、８Ｂ  ＰＣＶＤ−ＳｉＮ膜、８Ｃ  ＳｉＮ膜、９，９ａ，１０，１０ａ  保護膜なし領域、１１  ソースフィールドプレート、１２ａ〜１２ｆ  低誘電率保護膜層、１２Ａ，１２Ｂ  低誘電率膜、１３  活性領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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