(57)【要約】【課題】急峻なスイッチング特性を有するヘテロ接合ＴＦＥＴを実現する。【解決手段】格子定数が一致する第１の材料と第２の材料の少なくとも一方の材料の組成を調整することにより、格子定数を一定に保ったまま、第１の材料の伝導帯端と第２の材料の価電子帯端のエネルギー差を連続的に変化させ、当該エネルギー差が所定の値となるヘテロ接合からなるトンネル障壁を含むトランジスタを設計することで、格子整合した第１の材料及び第２の材料により形成されたヘテロ接合からなり、キャリアが第１の材料の伝導帯と、第２の材料の価電子帯の間でトンネルするトンネル障壁を含み、第１の材料の伝導帯端Ｅｃと第２の材料の価電子帯端Ｅｖのエネルギー差ΔＥｃ−ｖは、０．２ｅＶ以下であるトランジスタを実現する。【選択図】図２
2015156407.tif 000002
【特許請求の範囲】
【請求項１】
格子整合した第１の材料及び第２の材料により形成されたヘテロ接合からなり、キャリアが前記第１の材料の伝導帯と、前記第２の材料の価電子帯の間でトンネルするトンネル障壁を含み、前記第１の材料の伝導帯端Ｅｃと、前記第２の材料の価電子帯端Ｅｖのエネルギー差ΔＥｃ−ｖは、０．２ｅＶ以下であるトランジスタを有する半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の材料及び前記第２の材料の格子定数が、ＧａＳｂ、ＩｎＡｓ又はＡｌＳｂと一致する半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記ヘテロ接合が、Ｇａｘ１Ｉｎ１−ｘ１Ａｓｙ１Ｓｂ１−ｙ１、Ａｌｘ２Ｇａ１−ｘ２Ａｓｙ２Ｓｂ１−ｙ２、ＩｎＰｘ３Ａｓｙ３Ｓｂ１−ｘ３−ｙ３の中の何れか２種類の材料で構成されている半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第１の材料はＧａＳｂ、ＩｎＡｓ又はＡｌＳｂであり、前記第２の材料は前記第１の材料と格子定数が一致する半導体装置。
【請求項５】
格子整合した第１の材料及び第２の材料により形成されたヘテロ接合からなり、キャリアが前記第１の材料の伝導帯と、前記第２の材料の価電子帯の間でトンネルするトンネル障壁を含み、前記第１の材料の伝導帯端Ｅｃと、前記第２の材料の価電子帯端Ｅｖのエネルギー差ΔＥｃ−ｖは、０．２ｅＶ以下であるトランジスタ。
【請求項６】
請求項５に記載のトランジスタにおいて、
前記第１の材料及び前記第２の材料の格子定数が、ＧａＳｂ、ＩｎＡｓ又はＡｌＳｂと一致するトランジスタ。
【請求項７】
請求項５または６に記載のトランジスタにおいて、
前記ヘテロ接合が、Ｇａｘ１Ｉｎ１−ｘ１Ａｓｙ１Ｓｂ１−ｙ１、Ａｌｘ２Ｇａ１−ｘ２Ａｓｙ２Ｓｂ１−ｙ２、ＩｎＰｘ３Ａｓｙ３Ｓｂ１−ｘ３−ｙ３の中の何れか２種類の材料で構成されているトランジスタ。
【請求項８】
請求項７に記載のトランジスタにおいて、
前記第１の材料はＧａＳｂ、ＩｎＡｓ又はＡｌＳｂであり、前記第２の材料は前記第１の材料と格子定数が一致するトランジスタ。
【請求項９】
格子整合した材料により形成されたヘテロ接合からなるトンネル障壁を含むトランジスタを設計する工程を有し、
前記工程では、格子定数が一致する第１の材料と第２の材料の少なくとも一方の材料の組成を調整することにより、格子定数を一定に保ったまま、前記第１の材料の伝導帯端と前記第２の材料の価電子帯端のエネルギー差を連続的に変化させ、前記第１の材料の伝導帯端と前記第２の材料の価電子帯端のエネルギー差が所定の値となるヘテロ接合からなるトンネル障壁を含むトランジスタを設計する半導体装置の製造方法。
【請求項１０】
格子整合した材料により形成されたヘテロ接合からなるトンネル障壁を含むトランジスタを設計する工程を有し、
前記工程では、格子定数が一致する第１の材料と第２の材料の少なくとも一方の材料の組成を調整することにより、格子定数を一定に保ったまま、前記第１の材料の伝導帯端と前記第２の材料の価電子帯端のエネルギー差を連続的に変化させ、前記第１の材料の伝導帯端と前記第２の材料の価電子帯端のエネルギー差が所定の値となるヘテロ接合からなるトンネル障壁を含むトランジスタを設計するトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、トランジスタ、半導体装置の製造方法、及び、トランジスタの製造方法に関する。
【背景技術】
【０００２】
高いオン電流と、急峻なスイッチング特性を得るために、ソース−チャネル間にIII−Ｖ族化合物を用いたヘテロ接合ＴＦＥＴ（TUNNELING FIELD EFFECT TRANSISTOR）が有望と考えられている。ソースとチャネル間の価電子帯端と伝導帯端のエネルギー差が重要なパラメータであり、最適値に設計することが望まれる。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Rita Magri,外２名, "Evolution of the band-gap and band-edge energies of the lattice-matched GaInAsSb/GaSb and GaInAsSb/InAs alloys as a function of composition", Journal of Applied Physics 98, 043701(2005); doi: 10.1063/1.2010621, published by the American Institute of Physics
【非特許文献２】Sadao Adachi, "Band gaps and refractive indices of AlGaAsSb, GaInAsSb, and InPAsSb: Key properties for a variety of the 2-4μm optoelectronic device applications ", Journal of Applied Physics 61, 4869(1987); doi: 10.1063/1.338352, published by the American Institute of Physics
【非特許文献３】Handbook series on semiconductor parameters, vol.2, edited by M. Levinshtein, S. Rumyantsev, and M. Shur, World Scientific, Singapore, 1999, pp. 181-184
【非特許文献４】Joachim Knoch and Joerg Appenzeller, "Modeling of high-performance p-type III-V heterojunction tunnel FETs," IEEE Electron Device Letters 31, 305(2010)
【非特許文献５】D. K. Mohata, 外１０名, "Demonstration of MOSFET-like on-current performance in arsenide/antimonide tunnel FETs with staggered hetero-junctions for 300mV logic applications," IEEE IEDM Technical Digest 781(2011)
【発明の概要】
【発明が解決しようとする課題】
【０００４】
例えば、ＩｎＡｓ／ＡｌｘＧａ１−ｘＳｂヘテロ接合ＴＦＥＴにおいて、Ｓ値に対してｘ＝０．６が最適であることが非特許文献４にシミュレーションで示されている。しかし、ＩｎＡｓとＡｌｘＧａ１−ｘＳｂの格子定数が異なるため、ヘテロ接合界面にミスフィット転位等の欠陥が形成される。このためトラップアシスト電流が支配的となり、実際のデバイスではＳ値が悪いという問題がある。
【０００５】
これに対し、非特許文献５にＧａＡｓ０．５Ｓｂ０．５／Ｉｎ０．５３Ｇａ０．４７ＡｓやＧａＡｓ０．３５Ｓｂ０．６５／Ｉｎ０．７Ｇａ０．３Ａｓヘテロ接合が、格子整合する接合として示されている。この場合には、ミスフィット転位は形成されないが、重要なパラメータであるソースとチャネル間の価電子帯端と伝導帯端のエネルギー差ΔＥｃ−ｖは、それぞれ０．５ｅＶ、０．２５ｅＶに固定された値である。非特許文献４によると、Ｓ値及びオン電流に対して最適のΔＥｃ−ｖが、それぞれ０．０９４ｅＶ、０．０７４ｅＶであることが示されている。この値を外れると、Ｓ値の増大やオン電流の低下となる。この最適値に比べ、非特許文献５での０．５ｅＶ、０．２５ｅＶというΔＥｃ−ｖの値は大きく、Ｓ値やオン電流の特性が悪いという不都合がある。
【０００６】
また、上記値を変化させるためには、（Ａｓ，Ｓｂ）の組成の組と（Ｉｎ，Ｇａ）の組成の組を調整する必要があるが、格子定数も変わってしまう。ＧａＡｓ０．５Ｓｂ０．５／Ｉｎ０．５３Ｇａ０．４７Ａｓヘテロ接合は、ＩｎＰと格子整合するためＩｎＰ基板上に形成可能であるが、これ以外の組成の組合せ、例えばＧａＡｓ０．３５Ｓｂ０．６５／Ｉｎ０．７Ｇａ０．３Ａｓヘテロ接合は、ＩｎＰと格子定数が異なるため、ＩｎＰ基板上に形成するためには、格子緩和バッファ層（非特許文献５ではＡｌ１−ｘＩｎｘＡｓを使用）の形成が必要である。格子緩和バッファ層を用いた格子定数の制御性は、２元化合物基板より当然低いため、格子定数の設計値とのずれによる格子歪みが導入され易い。歪みの導入により半導体のバンド構造が変化するため、ソースとチャネル間の価電子帯端と伝導帯端のエネルギー差も変化する。つまり、ＧａＡｓｘ１Ｓｂ１−ｘ１／Ｉｎｘ２Ｇａ１−ｘ２Ａｓのヘテロ接合において、ソースとチャネル間の価電子帯端と伝導帯端のエネルギー差の連続的制御には、ヘテロ接合を形成する２種類の半導体の組成制御以外に、格子緩和バッファ層の格子定数制御が必要であり、制御が難しい。また、格子緩和バッファ層を形成することによる、コスト増大の問題もある。
【課題を解決するための手段】
【０００７】
本発明によれば、格子整合した第１の材料及び第２の材料により形成されたヘテロ接合からなり、キャリアが前記第１の材料の伝導帯と、前記第２の材料の価電子帯の間でトンネルするトンネル障壁を含み、前記第１の材料の伝導帯端Ｅｃと、前記第２の材料の価電子帯端Ｅｖのエネルギー差ΔＥｃ−ｖは、０．２ｅＶ以下であるトランジスタを有する半導体装置が提供される。
【０００８】
また、本発明によれば、格子整合した第１の材料及び第２の材料により形成されたヘテロ接合からなり、キャリアが前記第１の材料の伝導帯と、前記第２の材料の価電子帯の間でトンネルするトンネル障壁を含み、前記第１の材料の伝導帯端Ｅｃと、前記第２の材料の価電子帯端Ｅｖのエネルギー差ΔＥｃ−ｖは、０．２ｅＶ以下であるトランジスタが提供される。
【０００９】
また、本発明によれば、格子整合した材料により形成されたヘテロ接合からなるトンネル障壁を含むトランジスタを設計する工程を有し、
前記工程では、格子定数が一致する第１の材料と第２の材料の少なくとも一方の材料の組成を調整することにより、格子定数を一定に保ったまま、前記第１の材料の伝導帯端と前記第２の材料の価電子帯端のエネルギー差を連続的に変化させ、前記第１の材料の伝導帯端と前記第２の材料の価電子帯端のエネルギー差が所定の値となるヘテロ接合からなるトンネル障壁を含むトランジスタを設計する半導体装置の製造方法が提供される。
【００１０】
また、本発明によれば、格子整合した材料により形成されたヘテロ接合からなるトンネル障壁を含むトランジスタを設計する工程を有し、
前記工程では、格子定数が一致する第１の材料と第２の材料の少なくとも一方の材料の組成を調整することにより、格子定数を一定に保ったまま、前記第１の材料の伝導帯端と前記第２の材料の価電子帯端のエネルギー差を連続的に変化させ、前記第１の材料の伝導帯端と前記第２の材料の価電子帯端のエネルギー差が所定の値となるヘテロ接合からなるトンネル障壁を含むトランジスタを設計するトランジスタの製造方法が提供される。
【発明の効果】
【００１１】
本発明によれば、急峻なスイッチング特性を有するヘテロ接合ＴＦＥＴが得られる。
【図面の簡単な説明】
【００１２】
【図１】本実施形態の半導体装置の一例を示す断面模式図である。
【図２】ＧａＳｂと格子整合するＧａｘＩｎ１−ｘＡｓｙＳｂ１−ｙのｘ、ｙ組成の関係を示す図である。
【図３】ＩｎＡｓと格子整合するＧａｘＩｎ１−ｘＡｓｙＳｂ１−ｙのｘ、ｙ組成の関係を示す図である。
【図４】ＡｌＳｂと格子整合するＧａｘＩｎ１−ｘＡｓｙＳｂ１−ｙのｘ、ｙ組成の関係を示す図である。
【図５】ＧａＳｂと格子整合するＡｌｘＧａ１−ｘＡｓｙＳｂ１−ｙのｘ、ｙ組成の関係を示す図である。
【図６】ＩｎＡｓと格子整合するＡｌｘＧａ１−ｘＡｓｙＳｂ１−ｙのｘ、ｙ組成の関係を示す図である。
【図７】ＧａＳｂと格子整合するＩｎＰｘＡｓｙＳｂ１−ｘ−ｙのｘ、ｙ組成の関係を示す図である。
【図８】ＩｎＡｓと格子整合するＩｎＰｘＡｓｙＳｂ１−ｘ−ｙのｘ、ｙ組成の関係を示す図である。
【図９】ＡｌＳｂと格子整合するＩｎＰｘＡｓｙＳｂ１−ｘ−ｙのｘ、ｙ組成の関係を示す図である。
【図１０】ヘテロ接合ＴＦＥＴのソース、チャネルのバンド設計を示す図である。
【図１１】Ｎ型チャネルのＩｄ−Ｖｇ特性のΔＥｃ−ｖ依存を示す図である。
【図１２】ＧａＳｂと格子整合するＧａｘＩｎ１−ｘＡｓｙＳｂ１−ｙのＥｃ、Ｅｖとｘ組成の関係を示す図である。
【図１３】ＩｎＡｓと格子整合するＧａｘＩｎ１−ｘＡｓｙＳｂ１−ｙのＥｃ、Ｅｖとｘ組成の関係を示す図である。
【図１４】ＡｌＳｂと格子整合するＧａｘＩｎ１−ｘＡｓｙＳｂ１−ｙのＥｃ、Ｅｖとｘ組成の関係を示す図である。
【図１５】ＧａＳｂと格子整合するＡｌｘＧａ１−ｘＡｓｙＳｂ１−ｙのＥｃ、Ｅｖとｘ組成の関係を示す図である。
【図１６】ＩｎＡｓと格子整合するＡｌｘＧａ１−ｘＡｓｙＳｂ１−ｙのＥｃ、Ｅｖとｘ組成の関係を示す図である。
【図１７】ＧａＳｂと格子整合するＩｎＰｘＡｓｙＳｂ１−ｘ−ｙのＥｃ、Ｅｖとｘ組成の関係を示す図である。
【図１８】ＩｎＡｓと格子整合するＩｎＰｘＡｓｙＳｂ１−ｘ−ｙのＥｃ、Ｅｖとｘ組成の関係を示す図である。
【図１９】ＡｌＳｂと格子整合するＩｎＰｘＡｓｙＳｂ１−ｘ−ｙのＥｃ、Ｅｖとｘ組成の関係を示す図である。
【図２０】本実施形態の半導体装置の製造方法の一例を示す工程断面図である。
【図２１】本実施形態の半導体装置の製造方法の一例を示す工程断面図である。
【図２２】本実施形態の半導体装置の製造方法の一例を示す工程断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明のトランジスタおよび当該トランジスタを有する半導体装置の実施形態について図面を用いて説明する。なお、図はあくまで発明の構成を説明するための概略図であり、各部材の大きさ、形状、数、異なる部材の大きさの比率などは図示するものに限定されない。
【００１４】
図１に、本実施形態の半導体装置が有する縦型ヘテロ接合ＴＦＥＴの断面模式図を示す。図１は、Ｎ型チャネルを示している。図示するように、ソースは高濃度Ｐ＋ＧａＳb領域、チャネルはＧａｘＩｎ１−ｘＡｓｙＳｂ１−ｙで形成されている。ＧａｘＩｎ１−ｘＡｓｙＳｂ１−ｙ（チャネル）は、組成ｙを調整することで、任意の組成ｘに対してＧａＳbと格子整合させることができる。そして、本実施形態においては、ＧａｘＩｎ１−ｘＡｓｙＳｂ１−ｙ（チャネル）は、ＧａＳｂ（ソース）と格子整合するよう組成ｘ及び組成ｙが調整されている。すなわち、ＧａｘＩｎ１−ｘＡｓｙＳｂ１−ｙ（チャネル）と、ＧａＳｂ（ソース）との間には、ミスフィット転位が発生しない。
【００１５】
格子整合しているとは、積層された２つの結晶層において、その界面を形成するそれぞれの結晶層の面で、格子定数が等しくなっている状態をいう。歪が緩和しない臨界膜厚以下の場合、格子が歪むことで下位面での格子定数に一致するが、当該状態は、本実施形態でいうソースとチャネルが格子整合した状態に含まない。例えば、本実施形態のチャネルの膜厚は１０ｎｍ以上３００ｎｍ以下、ドレインの膜厚は５０ｎｍ以上３００ｎｍ以下であるが、無歪であるので、臨界膜厚の制約はなく、必要に応じて任意の膜厚にすることが出来る。
【００１６】
また、本実施形態では、ＧａｘＩｎ１−ｘＡｓｙＳｂ１−ｙ（チャネル）と、ＧａＳｂ（ソース）とは、タイプII型のバンドアライメントとなっており、ＴＦＥＴ動作に重要なＧａｘＩｎ１−ｘＡｓｙＳｂ１−ｙの伝導帯端ＥｃとＧａＳｂの価電子帯端Ｅｖのエネルギー差ΔＥｃ−ｖは、組成ｘ、ｙで調整できる。本実施形態では、ΔＥｃ−ｖが０．２ｅＶ以下、好ましくは０．１５ｅＶ以下、さらに好ましくは０．１ｅＶ以下となるように調整する。また、ΔＥｃ−ｖが０ｅＶより大きく、好ましくはΔＥｃ−ｖのばらつきの標準偏差をσとすると３σ以上、さらに好ましくは６σ以上となるように調整する。タイプII型ヘテロ接合とは、接合を形成する２つの半導体のバンドアライメントにおいて、一方の半導体のＥｃとＥｖのエネルギー位置が、もう一方の半導体のＥｃとＥｖから、それぞれ同じ方向にずれ、かつ２つの半導体のバンドギャップに重なりがある状態の接合のことである。
【００１７】
本実施形態の構造では、欠陥を発生させず、ΔＥｃ−ｖを所望の値にすることができ、急峻なスイッチング特性を有するヘテロ接合ＴＦＥＴが実現される。
【００１８】
なお、ヘテロ接合は、上記例の他、ＧａｘＩｎ１−ｘＡｓｙＳｂ１−ｙ、ＡｌｘＧａ１−ｘＡｓｙＳｂ１−ｙ、ＩｎＰｘＡｓｙＳｂ１−ｘ−ｙの中の何れか２種類の材料で構成することができる。ヘテロ接合を構成する２種類の材料のｘの値は異なっていてもよいし、同じであってもよい。また、ヘテロ接合を構成する２種類の材料のｙの値は異なっていてもよいし、同じであってもよい。例えば、ＧａＳｂとＧａｘＩｎ１−ｘＡｓｙＳｂ１−ｙの組み合わせ、ＩｎＡｓとＧａｘＩｎ１−ｘＡｓｙＳｂ１−ｙの組み合わせ、ＡｌＳｂとＧａｘＩｎ１−ｘＡｓｙＳｂ１−ｙの組み合わせ、ＧａＳｂとＡｌｘＧａ１−ｘＡｓｙＳｂ１−ｙの組み合わせ、ＩｎＡｓとＡｌｘＧａ１−ｘＡｓｙＳｂ１−ｙの組み合わせ、ＡｌＳｂとＡｌｘＧａ１−ｘＡｓｙＳｂ１−ｙの組み合わせ、ＧａＳｂとＩｎＰｘＡｓｙＳｂ１−ｘ−ｙの組み合わせ、ＩｎＡｓとＩｎＰｘＡｓｙＳｂ１−ｘ−ｙの組み合わせ、または、ＡｌＳｂとＩｎＰｘＡｓｙＳｂ１−ｘ−ｙの組み合わせであってもよい。また、ＧａＳｂと格子整合する３元化合物として、ＩｎＡｓ０．９１Ｓｂ０．０９、ＡｌＡｓ０．０８Ｓｂ０．９２、ＩｎＰ０．６３Ｓｂ０．３７があり、ＩｎＡｓと格子整合する３元化合物として、ＧａＡｓ０．０８Ｓｂ０．９２、ＡｌＡｓ０．１６Ｓｂ０．８４、ＩｎＰ０．６９Ｓｂ０．３１があり、ＡｌＳｂと格子整合する３元化合物として、ＩｎＡｓ０．８２Ｓｂ０．１８、Ｇａ０．９Ｉｎ０．１Ｓｂ、ＩｎＰ０．５６Ｓｂ０．４４があり、これらと、ＧａｘＩｎ１−ｘＡｓｙＳｂ１−ｙ、ＡｌｘＧａ１−ｘＡｓｙＳｂ１−ｙ、ＩｎＰｘＡｓｙＳｂ１−ｘ−ｙとの組み合わせであってもよい。なお、これらの組み合わせに限定されない。但し、課題の欄で説明した様に、格子定数を基板に用いる材料の値にした方が、格子緩和バッファが不要なことから、格子定数の制御性が高く、歪導入によるバンドアライメント変調の影響が抑制され、ΔＥｃ−ｖを高精度に制御できるという利点がある。
【００１９】
次に、本実施形態の半導体装置の製造方法、及び、トランジスタの製造方法について説明する。いずれの製造方法も、格子整合した材料により形成されたヘテロ接合からなるトンネル障壁を含むトランジスタを設計する工程を有する。
【００２０】
当該工程では、格子定数が一致する第１の材料と第２の材料の少なくとも一方の材料の組成を調整することにより、格子定数を一定に保ったまま、第１の材料の伝導帯端と第２の材料の価電子帯端のエネルギー差を連続的に変化させ、第１の材料の伝導帯端と第２の材料の価電子帯端のエネルギー差が所定の値となるヘテロ接合からなるトンネル障壁を含むトランジスタを設計する。以下、詳細に説明する。
【００２１】
非特許文献１に記載されている通り、Vegard則により、任意の（ｘ、ｙ）の組の４元化合物の格子定数を求めることができ（非特許文献１に記載の式（１）参照）、格子整合させる材料の格子定数を与えれば、ｘとｙの関係式を求めることができる。
【００２２】
図２乃至９に、ＧａＳｂ、ＩｎＡｓ及びＡｌＳｂ各々と格子整合するＧａｘＩｎ１−ｘＡｓｙＳｂ１−ｙ、ＡｌｘＧａ１−ｘＡｓｙＳｂ１−ｙ、又は、ＩｎＰｘＡｓｙＳｂ１−ｘ−ｙのｘ、ｙ組成の関係を示す。当該ｘ、ｙ組成の関係は、Vegard則により求めた。本実施形態では、このような関係に基づき、ｘ及びｙの値を調整することで、特にＧａＳｂ基板、ＩｎＡｓ基板及びＡｌＳｂ基板と、格子整合した材料により形成されたヘテロ接合を実現する。
【００２３】
ここで、ｘ及びｙの値の調整について一例を説明する。
【００２４】
まず、図１０を用いて、ヘテロ接合ＴＦＥＴでのバンド設計について説明する。図１０（ａ）、（ｂ）はＮ型チャネル、図１０（ｃ）、（ｄ）はＰ型チャネルを示す。また、図１０（ａ）、（ｃ）は、ソース、チャネル、ドレインを接続しない材料そのもののＥｃ、Ｅｖ（従って、Ｅｃは電子親和力Ｘ、ＥｖはＸ＋バンドギャップＥｇとなる）、図１０（ｂ）、（ｄ）は、それらを接続したデバイス構造でのＥｃ、Ｅｖのエネルギー位置を示す。ここで、Ｅｆはフェルミエネルギーを示す。図１０（ｂ）、（ｄ）は、ドレイン−ソース間に電圧Ｖｄｓを印加し、ゲート電圧にオン電圧を印加した状態とオフ電圧を印加した状態をそれぞれ示す。
【００２５】
ここで重要な特性値が、ソースとチャネルの伝導帯端エネルギーＥｃと価電子帯端エネルギーＥｖの差ΔＥｃ−ｖである。ΔＥｃ−ｖは、Ｎ型チャネルの場合はソースのＥｖとチャネルのＥｃの差となり、Ｐ型チャネルの場合はチャネルのＥｖとソースのＥｃの差となる。ここでΔＥｃ−ｖの値は、Ｎ型チャネル、Ｐ型チャネルとも、図１０の状態のタイプII型の時に正とする。
【００２６】
ゲート電圧にしきい値電圧を越える電圧を印加したオン状態（実線）では、図１０の矢印で示したトンネルが発生し、そのトンネル電流を、ゲート電圧で制御する。一方、ゲート電圧にしきい値電圧を下回る電圧を印加したオフ状態（点線）では、このようなトンネルは発生しない。白抜きの丸印は正孔を、黒塗りの丸印は電子を示し、Ｎ型チャネルの場合は、ソースの価電子帯の電子が、チャネルの伝導帯にトンネルする（ソースの価電子帯には正孔が形成される）ことを表している。
【００２７】
図１１にＮ型チャネルのＩｄ−Ｖｇ特性を示すが、ΔＥｃ−ｖが０．０８ｅＶの方が０．１６ｅＶよりも、ドレイン電流Ｉｄが大きくなっている。これは、ΔＥｃ−ｖが大きいほどしきい値電圧Ｖｔが大きく、しきい値印加時点で、チャネルと接するソースのバンドの曲がりが大きくなるため、ソース−ドレイン間電圧Ｖｄｓの内チャネルに配分される電位差が小さくなっており、Ｖｇ＞Ｖｔでのゲート電圧に対するチャネル電位の変化が小さくなるためと考えられる。つまり、しきい値印加時点では、トンネル距離は同じであるが、Ｖｇ＞ＶｔではＶｇ−Ｖｔが同じでも、ΔＥｃ−ｖが小さい方がチャネル電位の変化が大きく、トンネル距離が小さいため、ドレイン電流が高くなる。ΔＥｃ−ｖは小さい方が、ドレイン電流が大きくなるが、ΔＥｃ−ｖが負になると、タイプIII型ヘテロ接合となり、障壁がなくなり、トンネル接合ではなくなるので、ΔＥｃ−ｖのばらつきも考慮して、ばらついてもΔＥｃ−ｖが正となるように、最適なΔＥｃ−ｖを設計する必要がある。従って、ΔＥｃ−ｖは任意の所望の値に設計出来ることが望まれる。本実施形態では、ΔＥｃ−ｖが０．２ｅＶ以下、好ましくは０．１５ｅＶ以下、さらに好ましくは０．１ｅＶ以下となるように設計する。また、ΔＥｃ−ｖが０ｅＶより大きく、好ましくはΔＥｃ−ｖのばらつきの標準偏差をσとすると３σ以上、さらに好ましくは６σ以上となるように設計する。
【００２８】
図１２乃至１９に、ＧａＳｂ、ＩｎＡｓ及びＡｌＳｂと格子整合するＧａｘＩｎ１−ｘＡｓｙＳｂ１−ｙ、ＡｌｘＧａ１−ｘＡｓｙＳｂ１−ｙ、及び、ＩｎＰｘＡｓｙＳｂ１−ｘ−ｙにおける、ｘ組成とＥｃ（電子親和力Ｘ）、Ｅｖ（Ｅｇ＋Ｘ）の関係をそれぞれ示す。ここで、Ｅｃ、Ｅｖは真空準位からのエネルギーの値として示し、図面上ＥｃがＥｖの上に来る軸の向きで示してある。これらの材料のＥｃ、Ｅｖの図の左右にある図は、ＧａＳｂまたはＩｎＡｓまたはＡｌＳｂと格子整合する２元および３元化合物の一例のＥｃ、Ｅｖを示す図である。図１２及び図１３に示したＧａｘＩｎ１−ｘＡｓｙＳｂ１−ｙは、文献値（非特許文献３参照）を表示しているが、図１４乃至図１９に示したＧａｘＩｎ１−ｘＡｓｙＳｂ１−ｙ、ＡｌｘＧａ１−ｘＡｓｙＳｂ１−ｙ、及び、ＩｎＰｘＡｓｙＳｂ１−ｘ−ｙは、図４乃至９で示した線の両端の材料（図中黒丸で示した、名称を記載した化合物）の、Ｅｃ、Ｅｖを内挿した線を示している。
【００２９】
まず、Ｎ型チャネルの場合を説明する。図１２に示す例の場合、ＧａＳｂとＧａｘＩｎ１−ｘＡｓｙＳｂ１−ｙ（０．１＜ｘ＜０．６）はタイプII型のヘテロ接合を形成し、Ｎ型チャネルのそれぞれソースとチャネルに使用出来る。高いドレイン電流を得るために、例えばΔＥｃ−ｖ＝０．１ｅＶとするには、ｘ＝０．２３が良いことになる。また、ＧａｘＩｎ１−ｘＡｓｙＳｂ１−ｙ（ｘ＞０．６）のＥｖはＧａＳｂのＥｖと同程度であるので、これをソースにすることもできる。一方、ＧａｘＩｎ１−ｘＡｓｙＳｂ１−ｙ（０＜ｘ＜０．４）とＩｎＡｓ０．９１Ｓｂ０．０９がタイプII型のヘテロ接合を形成し、それぞれソースとチャネルに使用できる。高いドレイン電流を得るために、例えばΔＥｃ−ｖ＝０．１ｅＶとするためには、ｘ＝０．２３が良いことになる。ｘ≧０．８を除き、少しだけ異なるｘ組成同士はタイプII型のヘテロ接合となるので、タイプII型を形成するだけなら、ソースとチャネルのｘ組成の組は無限に存在する。但し、高いドレイン電流を得るために、例えばΔＥｃ−ｖ＝０．１ｅＶとするためには、ＧａｘＩｎ１−ｘＡｓｙＳｂ１−ｙ（ｘ≧０．２３）をソースにすれば、ＧａｘＩｎ１−ｘＡｓｙＳｂ１−ｙをチャネルにできる組成ｘの範囲が存在する。このｘ＝０．２３は、Ｅｃの最大値（ｘ＝０でのＥｃ）＋０．１ｅＶに一致するＥｖを有する組成ｘとして求められる。この組成ｘの範囲は、当然、ΔＥｃ−ｖの設計値に依存する。
【００３０】
一方、P型チャネルの場合には、ソースとチャネルの材料が、上述のＮ型チャネルの場合と逆になる。ＩｎＡｓまたはＡｌＳｂと格子整合するＧａｘＩｎ１−ｘＡｓｙＳｂ１−ｙの場合（図１３及び図１４参照）は、同様であるので、説明を省略する。
【００３１】
ＧａｘＩｎ１−ｘＡｓｙＳｂ１−ｙと異なり、ＡｌｘＧａ１−ｘＡｓｙＳｂ１−ｙとＩｎＰｘＡｓｙＳｂ１−ｘ−ｙは、ＥｃとＥｖのｘ組成に対する傾きが互いに逆になるので、少しだけｘ組成の異なるものの組合せはタイプI型のヘテロ接合となる。従って、ＧａＳｂと格子整合するＡｌｘＧａ１−ｘＡｓｙＳｂ１−ｙの場合（図１５参照）、タイプII型となる組合せは、一例としてＩｎＡｓ０．９１Ｓｂ０．０９とＡｌｘＧａ１−ｘＡｓｙＳｂ１−ｙ（０．２＜ｘ＜０．８９）がある。高いドレイン電流を得るために、例えばΔＥｃ−ｖ＝０．１ｅＶとするためには、ＡｌｘＧａ１−ｘＡｓｙＳｂ１−ｙ（ｘ＝０．４３）となる。このｘ組成の値は、当然、ΔＥｃ−ｖの設計値に依存するが、前述した通り、Ｅｃ、Ｅｖの図面は単純な内挿であり、実際とは異なっている可能性があるため、あくまでｘ組成の値は参考値である。Ｎ型チャネルの場合には、ＡｌｘＧａ１−ｘＡｓｙＳｂ１−ｙ（０．２＜ｘ＜０．８９）をソースとし、ＩｎＡｓ０．９１Ｓｂ０．０９をチャネルとする。Ｐ型チャネルの場合には、ソースとチャネルの材料が、Ｎ型チャネルの場合と逆になる。なお、ＩｎＡｓと格子整合するＡｌｘＧａ１−ｘＡｓｙＳｂ１−ｙの場合（図１６参照）は、同様であるので、説明を省略する。
【００３２】
一方、ＧａＳｂと格子整合するＩｎＰｘＡｓｙＳｂ１−ｘ−ｙの場合（図１７参照）、タイプII型となる組合せは、一例としてＧａＳｂとＩｎＰｘＡｓｙＳｂ１−ｘ−ｙ（０．１３＜ｘ＜０．６３）がある。高いドレイン電流を得るために、例えばΔＥｃ−ｖ＝０．１ｅＶとするためには、ＩｎＰｘＡｓｙＳｂ１−ｘ−ｙ（ｘ＝０．２８）となる。このｘ組成の値は、当然、ΔＥｃ−ｖの設計値に依存するが、前述した通り、Ｅｃ、Ｅｖの図面は単純な内挿であり、実際とは異なっている可能性があるため、あくまでｘ組成の値は参考値である。Ｎ型チャネルの場合には、ＧａＳｂをソースとし、ＩｎＰｘＡｓｙＳｂ１−ｘ−ｙ（０．１３＜ｘ＜０．６３）をチャネルとする。Ｐ型チャネルの場合には、ソースとチャネルの材料が、Ｎ型チャネルの場合と逆になる。なお、ＩｎＡｓまたはＡｌＳｂと格子整合するＩｎＰｘＡｓｙＳｂ１−ｘ−ｙの場合（図１８及び図１９参照）は、同様であるので、説明を省略する。
【００３３】
また、図１２、１５、１７に示したＧａＳｂと格子整合する、ＧａｘＩｎ１−ｘＡｓｙＳｂ１−ｙ、ＡｌｘＧａ１−ｘＡｓｙＳｂ１−ｙ、ＩｎＰｘＡｓｙＳｂ１−ｘ−ｙの内、任意の２種類の材料をヘテロ接合に用いることも可能であり、図１３、１６、１８に示したＩｎＡｓと格子整合する、ＧａｘＩｎ１−ｘＡｓｙＳｂ１−ｙ、ＡｌｘＧａ１−ｘＡｓｙＳｂ１−ｙ、ＩｎＰｘＡｓｙＳｂ１−ｘ−ｙの内、任意の２種類の材料をヘテロ接合に用いることも可能であり、図１４、１９に示したＡｌＳｂと格子整合する、ＧａｘＩｎ１−ｘＡｓｙＳｂ１−ｙ、ＩｎＰｘＡｓｙＳｂ１−ｘ−ｙの内、任意の２種類の材料をヘテロ接合に用いることも可能である。これらの材料は、全てＧａＳｂ又はＩｎＡｓ又はＡｌＳｂと格子整合するので、それらを用いたヘテロ接合にはミスフィット転位等の欠陥が形成されない。これらのヘテロ接合をタイプII型にする設計方法や、所望のΔＥｃ−ｖの値にする設計方法は、図１２乃至１９を用いて説明した方法と同様であるので、説明を省略する。
【００３４】
以下、図２０乃至２２を参照して、本実施形態の半導体装置の製造方法に含まれるトランジスタ製造工程の流れの一例（Ｎ型チャネル）を説明する。
【００３５】
まず、ドーピング制御したエピタキシャル成長法により、図２０に示す様に、ＧａＳｂ基板上に、順に、３００〜５００ｎｍ程度のＧａＳｂバッファ領域、ソースとなる５０〜３００ｎｍ程度のP＋ＧａＳｂ領域、チャネルとなる１０〜３００ｎｍ程度のノンドープＧａｘＩｎ１−ｘＡｓｙＳｂ１−ｙ領域、ドレインとなる５０〜３００ｎｍ程度のＮ＋ＧａｘＩｎ１−ｘＡｓｙＳｂ１−ｙ領域を形成する。結晶成長方法としては、有機金属化学気相エピタキシー法（ＭＯＶＰＥ）や分子線エピタキシー法（ＭＢＥ）が用いられる。ｘ、ｙ組成の値は、Ｇａ、Ｉｎ、Ａｓ、Ｓｂ各元素の原料のフラックスの比率で制御し、ドーピング量はドーパント原料と各元素原料のフラックス比で制御する。
【００３６】
次に、図２１に示す様に、ドライエッチング又はウェットエッチングにより、メサ構造を形成した後、ゲート絶縁膜として５ｎｍ程度のＡｌ２Ｏ３膜を原子層堆積法（ＡＬＤ）で形成し、次いで、ゲート電極として１００ｎｍ程度のＴｉＮをスパッタ法で形成した後、リソグラフィ法とドライエッチング法で、ゲート電極をパターニングする。
【００３７】
次に、図２２に示す様に、層間膜として２００ｎｍ程度のＳｉＯ２膜を化学気相成長法（ＣＶＤ）で形成した後、リソグラフィ法とドライエッチング法で、ソース領域とドレイン領域にコンタクトを開口する。次いで、金属をスパッタ法で堆積し、リソグラフィ法とドライエッチング法で、ソース電極とドレイン電極を形成する。
【００３８】
その他のヘテロ接合からなるトンネル障壁を含むトランジスタを有する半導体装置の製造方法は、上記と同様にして実現できる。なお、基板としては、ＧａＳｂと格子整合するヘテロ接合の場合にはＧａＳｂ基板を、ＩｎＡｓと格子整合するヘテロ接合の場合にはＩｎＡｓ基板を、ＡｌＳｂと格子整合するヘテロ接合の場合にはＡｌＳｂ基板をそれぞれ用いることができる。２元III−Ｖ族化合物基板と格子整合させることで、基板とヘテロエピタキシャル層との間に、格子緩和バッファ層を形成する必要がなく、格子定数の制御性が良く、プロセスが簡単なことから、高い歩留りと低コストで製造できる利点がある。
【００３９】
なお、上記実施形態では、タイプII型ヘテロ接合からなるトンネル障壁を含むトランジスタ、及び、当該トランジスタを有する半導体装置を説明したが、本実施形態は、その他、タイプI型ヘテロ接合からなるトンネル障壁を含むトランジスタ、及び、当該トランジスタを有する半導体装置とすることもできる。本発明で重要な点は、ソースとチャネル間の価電子帯端と伝導帯端のエネルギー差ΔＥｃ−ｖを所望の値に設計することであり、その設計ができればタイプIであるかタイプIIであるかは関係がないからである。この製造方法は、上述したタイプII型ヘテロ接合からなるトンネル障壁を含むトランジスタ、及び、当該トランジスタを有する半導体装置の製造方法に準じて実現できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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