(57)【要約】【課題】リフレッシュ動作周期の制御において、メモリセルのデータを失うことなく且つ消費電力を削減する。【解決手段】リフレッシュコマンドに応答して、複数のメモリセルＭＣに対するリフレッシュ動作を周期的に実行するリフレッシュ制御回路４０を備える。リフレッシュ制御回路４０は、リフレッシュコマンドが発行された後、所定の期間ｔ１〜ｔ２が経過するまでは、第１の周期でリフレッシュ動作を実行し、所定の期間ｔ１〜ｔ２が経過した後は、第１の周期よりも長い第２の周期でリフレッシュ動作を実行する。本発明によれば、メモリセルＭＣのデータを失うことなく、消費電力をよりいっそう削減することが可能となる。【選択図】図７
2015032325.tif 000002
【特許請求の範囲】
【請求項１】
其々が互いに異なるアドレスにより選択され、其々が複数のメモリセルを含む複数のメモリグループを備えるメモリセルアレイと、
第１のリフレッシュコマンドに応答して、メモリグループ毎に周期的に前記複数のメモリグループへのリフレッシュ制御を行う第１の制御回路と、
前記第１の制御回路が前記リフレッシュを行う周期を決定する第２の制御回路と、を備え、
前記第２の制御回路は、前記第１のリフレッシュコマンドを受けてから前記複数のメモリグループ全てのリフレッシュ制御を行うまでは前記周期を第１の周期とし、前記複数のメモリグループ全てのリフレッシュ制御を行った後に前記周期を前記第１の周期よりも長い第２の周期とすることを特徴とする半導体装置。
【請求項２】
前記第１の制御回路は、前記複数のメモリグループのうちリフレッシュ制御の対象となるメモリグループのアドレスを記憶する第１のカウンタ回路を含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の制御回路は、前記第１のリフレッシュコマンドに応答して、周期的に活性化する第１のリフレッシュ信号を生成するオシレータ回路をさらに含み、
前記第１のカウンタ回路は、前記第１のリフレッシュ信号に基づいて前記アドレスを更新することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２の制御回路は、前記第１のリフレッシュ信号の活性化周期を変更することにより、前記周期を前記第１の周期から前記第２の周期に切り替えることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記オシレータ回路は、循環接続された複数の論理ゲート回路を含み、
前記第２の制御回路は、前記複数の論理ゲート回路の少なくとも一部の駆動能力を変更することにより、前記周期を前記第１の周期から前記第２の周期に切り替えることを特徴とする請求項４に記載の半導体装置。
【請求項６】
温度信号を生成する温度センサーをさらに備え、
前記第１の制御回路は、前記温度信号に基づいて前記第１のリフレッシュ信号を分周することにより第２のリフレッシュ信号を生成する分周回路をさらに含み、
前記第１のカウンタ回路は、前記第２のリフレッシュ信号に基づいて前記アドレスを更新することを特徴とする請求項３乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記第１のカウンタ回路は、前記第１のリフレッシュコマンドとは異なる第２のリフレッシュコマンドが発行される度に前記アドレスを更新することを特徴とする請求項２乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記第２の制御回路は、前記第１のリフレッシュコマンドを受けた後、前記第１のカウンタ回路の前記アドレスが一周したことを検出する第２のカウンタ回路を含むことを特徴とする請求項２乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記第２の制御回路は、前記第１のリフレッシュコマンドを受けた後、前記第１のカウンタ回路の前記アドレスを構成する所定のビットが所定のパターンで変化したことを検出する判定回路を含むことを特徴とする請求項２乃至７のいずれか一項に記載の半導体装置。
【請求項１０】
リフレッシュ動作による情報の保持が必要な複数のメモリセルを有するメモリセルアレイと、
リフレッシュコマンドに応答して、前記複数のメモリセルに対する前記リフレッシュ動作を周期的に実行するリフレッシュ制御回路と、を備え、
前記リフレッシュ制御回路は、前記リフレッシュコマンドが発行された後、所定の期間が経過するまでは、第１の周期で前記リフレッシュ動作を実行し、前記所定の期間が経過した後は、前記第１の周期よりも長い第２の周期で前記リフレッシュ動作を実行することを特徴とする半導体装置。
【請求項１１】
前記所定の期間は、前記複数のメモリセルの全てに対して前記リフレッシュ動作を行うのに要する時間以上であることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
温度信号を生成する温度センサーをさらに備え、
前記リフレッシュ制御回路は、
前記温度信号が第１の値を示している場合には、前記リフレッシュコマンドが発行された後、前記所定の期間が経過するまでは、前記第１の周期で前記リフレッシュ動作を実行し、前記所定の期間が経過した後は、前記第２の周期で前記リフレッシュ動作を実行し、
前記温度信号が前記第１の値とは異なる第２の値を示している場合には、前記リフレッシュコマンドが発行された後、前記所定の期間が経過するまでは、前記第１の周期よりも長い第３の周期で前記リフレッシュ動作を実行し、前記所定の期間が経過した後は、前記第３の周期よりも長い第４の周期で前記リフレッシュ動作を実行することを特徴とする請求項１０又は１１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、リフレッシュ動作による情報の保持が必要な複数のメモリセルを有する半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表される電荷保持型の揮発性メモリ及びそれを含む半導体装置においては、メモリセルのデータを保持するために電荷の再充電たるリフレッシュ動作を周期的に行う必要がある。リフレッシュ動作を行う周期は、メモリセルのデータ保持可能期間に基づいて定められる。
【０００３】
近年においては、半導体装置の消費電力削減の観点から、リフレッシュ動作を行う周期をできるだけ長くすることが望まれている。例えば、特許文献１には、温度とデータ保持可能期間との関係に着目し、温度センサーが示す値に応じてリフレッシュ動作を行う周期を変更する半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−２９６５８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明もまた、リフレッシュ動作周期の制御において、メモリセルのデータを失うことなく且つ消費電力を削減することを実現するものである。
【課題を解決するための手段】
【０００６】
本発明の一側面による半導体装置は、其々が互いに異なるアドレスにより選択され、其々が複数のメモリセルを含む複数のメモリグループを備えるメモリセルアレイと、第１のリフレッシュコマンドに応答して、メモリグループ毎に周期的に前記複数のメモリグループへのリフレッシュ制御を行う第１の制御回路と、前記第１の制御回路が前記リフレッシュを行う周期を決定する第２の制御回路と、を備え、前記第２の制御回路は、前記第１のリフレッシュコマンドを受けてから前記複数のメモリグループ全てのリフレッシュ制御を行うまでは前記周期を第１の周期とし、前記複数のメモリグループ全てのリフレッシュ制御を行った後に前記周期を前記第１の周期よりも長い第２の周期とすることを特徴とする。
【０００７】
本発明の他の側面による半導体装置は、リフレッシュ動作による情報の保持が必要な複数のメモリセルを有するメモリセルアレイと、リフレッシュコマンドに応答して、前記複数のメモリセルに対する前記リフレッシュ動作を周期的に実行するリフレッシュ制御回路と、を備え、前記リフレッシュ制御回路は、前記リフレッシュコマンドが発行された後、所定の期間が経過するまでは、第１の周期で前記リフレッシュ動作を実行し、前記所定の期間が経過した後は、前記第１の周期よりも長い第２の周期で前記リフレッシュ動作を実行することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、メモリセルのデータを失うことなく、消費電力をよりいっそう削減することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【図２】第１の実施形態によるリフレッシュ制御回路４０の回路図である。
【図３】リフレッシュカウンタ回路４１の構成を説明するための模式図である。
【図４】カウンタ回路４８の構成を説明するための模式図である。
【図５】オシレータ回路４６の回路図である。
【図６】分周回路４７の回路図である。
【図７】半導体装置１０のリフレッシュ動作を説明するためのタイミング図である。
【図８】第２の実施形態によるリフレッシュ制御回路４０の回路図である。
【図９】判定回路５１の回路図である。
【発明を実施するための形態】
【００１０】
以下は発明者らの検討により与えられる内容である。
【００１１】
近年の半導体装置においては、動作の高速化と共に低消費電力化が強く求められており、本来トレードオフの関係となる両者を両立させるために動作マージンの確保は更に厳しいものとなっている。ここで、ライト動作に着目すると、以下の２点が導き出される。
【００１２】
（１）低消費電力化のためにライト用電圧が降圧され、これによりメモリセルに与えられる電荷量が減少する。
（２）動作の高速化のためにライト期間が短くなり、これによりメモリセルに与えられる電荷量が減少する。
【００１３】
上記の（１）（２）は、いずれもリフレッシュ周期を短くする要因である。「リフレッシュ周期」とは、全てのメモリセルをリフレッシュするのに要する期間を指し、規格によって例えば６４ｍｓｅｃ以上と定められている。ここで、メモリセルの信号量が一番少なくなるケースは、ライト動作時においてハイレベル（又はローレベル）のデータがストアされていたメモリセルに対して、それを反転するローレベル（又はハイレベル）のデータが上書きされるケースである。
【００１４】
ここで、上記のケースにおける電荷量をＱｍｉｎとすると、実際のリフレッシュ周期は、各メモリセルの電荷量がＱｍｉｎであることを前提として設計する必要がある。しかしながら、リフレッシュ動作においては各メモリセルの電荷量が十分に再生されることから、リフレッシュ動作後におけるメモリセルの電荷量は
Ｑｒｅｆ＞Ｑｍｉｎ
となる。
【００１５】
これは、ライト動作時においてメモリセルに反転データを上書きする時間よりも、リフレッシュ動作時においてメモリセルに同一データを再書き込みする時間の方が長く、より多くの電荷をメモリセルに供給できるからである。したがって、一度リフレッシュ動作が行われたメモリセルに対するリフレッシュ周期は、電荷量がＱｍｉｎであることを前提とした周期である必要はなく、それよりも長い周期とすることが可能である。
【００１６】
この点に着目し、本実施形態による半導体装置においては、２周目以降のリフレッシュ周期を１周目のそれよりも長くすることによって消費電力の低減を図っている。
【００１７】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【００１８】
図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【００１９】
本実施形態による半導体装置１０は単一の半導体チップに集積されたＤＤＲ３（Double Data Rate 3）型のＤＲＡＭであり、外部基板２に実装されている。外部基板２は、メモリモジュール基板あるいはマザーボードであり、外部抵抗Ｒｅが設けられている。外部抵抗Ｒｅは、半導体装置１０のキャリブレーション端子ＺＱに接続されており、そのインピーダンスはキャリブレーション回路３８の基準インピーダンスとして用いられる。本実施形態においては外部抵抗Ｒｅに接地電位ＶＳＳが供給されている。
【００２０】
図１に示すように、半導体装置１０はメモリセルアレイ１１を有している。メモリセルアレイ１１は、複数のワード線ＷＬと複数のビット線ＢＬを備え、これらの交点にメモリセルＭＣが配置された構成を有している。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。
【００２１】
また、半導体装置１０には外部端子としてコマンドアドレス端子２１、リセット端子２２、クロック端子２３、データ端子２４、電源端子２５，２６、キャリブレーション端子ＺＱが設けられている。
【００２２】
コマンドアドレス端子２１は、外部からアドレス信号ＡＤＤ及びコマンド信号ＣＯＭが入力される端子である。コマンドアドレス端子２１に入力されたアドレス信号ＡＤＤは、コマンドアドレス入力回路３１を介してアドレスラッチ回路３２に供給され、ラッチされる。アドレスラッチ回路３２にラッチされたアドレス信号ＩＡＤＤは、ロウデコーダ１２、カラムデコーダ１３又はモードレジスタ１４に供給される。モードレジスタ１４は、半導体装置１０の動作モードを示すパラメータが設定される回路である。
【００２３】
コマンドアドレス端子２１に入力されたコマンド信号ＣＯＭは、コマンドアドレス入力回路３１を介してコマンドデコード回路３３に供給される。コマンドデコード回路３３は、コマンド信号ＣＯＭをデコードすることによって各種内部コマンドを生成する回路である。内部コマンドとしては、アクティブ信号ＩＡＣＴ、カラム信号ＩＣＯＬ、リフレッシュ信号ＲＥＦ，ＳＲＥＦ、モードレジスタセット信号ＭＲＳ、キャリブレーション信号ＺＱＣなどがある。
【００２４】
アクティブ信号ＩＡＣＴは、コマンド信号ＣＯＭがロウアクセス（アクティブコマンド）を示している場合に活性化される信号である。アクティブ信号ＩＡＣＴが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＩＡＤＤがロウデコーダ１２に供給される。これにより、当該アドレス信号ＩＡＤＤにより指定されるワード線ＷＬが選択される。
【００２５】
カラム信号ＩＣＯＬは、コマンド信号ＣＯＭがカラムアクセス（リードコマンド又はライトコマンド）を示している場合に活性化される信号である。内部カラム信号ＩＣＯＬが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＩＡＤＤがカラムデコーダ１３に供給される。これにより、当該アドレス信号ＩＡＤＤにより指定されるビット線ＢＬが選択される。
【００２６】
したがって、アクティブコマンド及びリードコマンドを入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力すれば、これらロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣからリードデータが読み出される。リードデータＤＱは、リードライトアンプ１５及び入出力回路１６を介して、データ端子２４から外部に出力される。
【００２７】
一方、アクティブコマンド及びライトコマンドを入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力し、その後、データ端子２４にライトデータＤＱを入力すれば、ライトデータＤＱは入出力回路１６及びリードライトアンプ１５を介してメモリセルアレイ１１に供給され、ロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣに書き込まれる。
【００２８】
リフレッシュ信号ＳＲＥＦは、コマンド信号ＣＯＭが第１のリフレッシュコマンドを示している場合に活性化される信号である。特に限定されるものではないが、第１のリフレッシュコマンドとしては、セルフリフレッシュエントリコマンドを挙げることができる。リフレッシュ信号ＳＲＥＦが活性化すると、半導体装置１０はリフレッシュモードにエントリし、定期的なリフレッシュ動作が自動的に行われる。リフレッシュモードにエントリすると、半導体装置１０は低消費電流状態となり、半導体装置１０に対してロウアクセスやカラムアクセスを行うことはできなくなる。リフレッシュモードから通常モードに復帰するためには、コマンドアドレス端子２１を介して外部からリフレッシュイグジットコマンドを入力する必要がある。リフレッシュイグジットコマンドが入力されると、リフレッシュ信号ＳＲＥＦは非活性状態となり、半導体装置１０は通常モードに復帰する。
【００２９】
リフレッシュ信号ＲＥＦは、コマンド信号ＣＯＭが第２のリフレッシュコマンドを示している場合に活性化される信号である。特に限定されるものではないが、第２のリフレッシュコマンドとしては、オートリフレッシュコマンドを挙げることができる。
【００３０】
リフレッシュ信号ＳＲＥＦ，ＲＥＦは、いずれもリフレッシュ制御回路４０に供給される。リフレッシュ制御回路４０は、ロウデコーダ１２を制御することによって、メモリセルアレイ１１に含まれる所定のワード線ＷＬを活性化させ、これによりリフレッシュ動作を実行する回路である。リフレッシュ制御回路４０には、リフレッシュ信号ＳＲＥＦ，ＲＥＦの他、温度センサー３９から出力される温度信号ＴＥＭＰが供給される。リフレッシュ制御回路４０の詳細については後述する。
【００３１】
モードレジスタセット信号ＭＲＳは、コマンド信号ＣＯＭがモードレジスタセットコマンドを示している場合に活性化される信号である。したがって、モードレジスタセットコマンドを入力するとともに、これに同期してコマンドアドレス端子２１からモード信号を入力すれば、モードレジスタ１４の設定値を書き換えることができる。
【００３２】
ここで、半導体装置１０に設けられた外部端子の説明に戻ると、リセット端子２２にはリセット信号ＲＥＳＥＴが入力される。リセット信号ＲＥＳＥＴが活性化すると、半導体装置１０は初期化動作を行う。
【００３３】
クロック端子２３には外部クロック信号ＣＫ，／ＣＫが入力される。外部クロック信号ＣＫと外部クロック信号／ＣＫは互いに相補の信号であり、いずれもクロック入力回路３４に供給される。クロック入力回路３４は、外部クロック信号ＣＫ，／ＣＫを受けて内部クロック信号ＰＣＬＫを生成する。内部クロック信号ＰＣＬＫは、内部クロック発生回路３５に供給され、これによって位相制御された内部クロック信号ＬＣＬＫが生成される。特に限定されるものではないが、内部クロック発生回路３５としてはＤＬＬ回路を用いることができる。内部クロック信号ＬＣＬＫは入出力回路１６に供給され、リードデータＤＱの出力タイミングを決めるタイミング信号として用いられる。また、内部クロック信号ＰＣＬＫは、タイミングジェネレータ３６にも供給され、これによって各種内部クロック信号ＩＣＬＫが生成される。タイミングジェネレータ３６によって生成される各種内部クロック信号ＩＣＬＫは、アドレスラッチ回路３２やコマンドデコード回路３３などの回路ブロックに供給され、これら回路ブロックの動作タイミングを規定する。
【００３４】
電源端子２５は、電源電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子２５に供給される電源電位ＶＤＤ，ＶＳＳは内部電源発生回路３７に供給される。内部電源発生回路３７は、電源電位ＶＤＤ，ＶＳＳに基づいて各種の内部電位ＶＰＰ，ＶＯＤ，ＶＡＲＹ，ＶＰＥＲＩや、基準電位ＺＱＶＲＥＦを発生させる。内部電位ＶＰＰは主にロウデコーダ１２において使用される電位であり、内部電位ＶＯＤ，ＶＡＲＹはメモリセルアレイ１１内のセンスアンプにおいて使用される電位であり、内部電位ＶＰＥＲＩは他の多くの回路ブロックにおいて使用される電位である。一方、基準電位ＺＱＶＲＥＦは、キャリブレーション回路３８にて使用される基準電位である。
【００３５】
電源端子２６は、電源電位ＶＤＤＱ，ＶＳＳＱが供給される端子である。電源端子２６に供給される電源電位ＶＤＤＱ，ＶＳＳＱは入出力回路１６に供給される。電源電位ＶＤＤＱ，ＶＳＳＱは、電源端子２５に供給される電源電位ＶＤＤ，ＶＳＳとそれぞれ同電位であるが、入出力回路１６によって生じる電源ノイズが他の回路ブロックに伝搬しないよう、入出力回路１６については専用の電源電位ＶＤＤＱ，ＶＳＳＱを用いている。
【００３６】
キャリブレーション端子ＺＱは、キャリブレーション回路３８に接続されている。キャリブレーション回路３８は、キャリブレーション信号ＺＱＣによって活性化されると、外部抵抗Ｒｅのインピーダンス及び基準電位ＺＱＶＲＥＦを参照してキャリブレーション動作を行う。キャリブレーション動作によって得られたインピーダンスコードＺＱＣＯＤＥは入出力回路１６に供給され、これによって、入出力回路１６に含まれる出力バッファ（図示せず）のインピーダンスが指定される。
【００３７】
図２は、第１の実施形態によるリフレッシュ制御回路４０の回路図である。
【００３８】
図２に示すリフレッシュ制御回路４０は、リフレッシュ対象となるワード線ＷＬのロウアドレスＲＡＴ＜１２：０＞を生成するリフレッシュカウンタ回路４１を備えている。ここで、ロウアドレスＲＡＴ＜１２：０＞とは、ＲＡＴ＜０＞〜ＲＡＴ＜１２＞からなる１３ビットの信号であることを意味する。ロウアドレスＲＡＴ＜１２：０＞は、図１に示したロウデコーダ１２に供給される。本発明においては、所定のロウアドレスＲＡＴ＜１２：０＞によってリフレッシュされる複数のメモリセルＭＣを「メモリグループ」と呼ぶことがある。
【００３９】
リフレッシュカウンタ回路４１のカウント値、つまりロウアドレスＲＡＴ＜１２：０＞は、リフレッシュ実行信号ＭＣＲＥＦＴに応答して更新（インクリメント又はデクリメント）される。リフレッシュ実行信号ＭＣＲＥＦＴは、リフレッシュ信号ＲＥＦ又はＳＣＬＫ２が活性化する度に活性化する。具体的に説明すると、リフレッシュ信号ＲＥＦ，ＳＣＬＫ２はＯＲゲート回路４２に供給され、その出力信号はワンショットパルス生成回路（ＯＳＰ）４３によってワンショットパルス化される。ワンショットパルス化された出力信号はラッチ回路４４にラッチされ、リフレッシュ実行信号ＭＣＲＥＦＴとして用いられる。リフレッシュ実行信号ＭＣＲＥＦＴは図１に示したロウデコーダ１２に供給されるとともに、ディレイ回路４５を介してラッチ回路４４にフィードバックされる。これにより、リフレッシュ実行信号ＭＣＲＥＦＴは、活性化した後、所定期間が経過すると非活性状態に戻る。
【００４０】
かかる構成により、リフレッシュ信号ＲＥＦ又はＳＣＬＫ２が活性化すると、リフレッシュ実行信号ＭＣＲＥＦＴの活性化によってリフレッシュ動作が実行されるとともに、リフレッシュカウンタ回路４１が示すロウアドレスＲＡＴ＜１２：０＞が更新される。リフレッシュカウンタ回路４１は、図３に示すように、ラッチ回路Ｌ０〜Ｌ１２が縦続接続されてなる１３ビット構成のバイナリカウンタであり、各ラッチ回路Ｌ０〜Ｌ１２の出力がロウアドレスＲＡＴ＜１２：０＞の各ビットＲＡＴ＜０＞〜ＲＡＴ＜１２＞として用いられる。
【００４１】
したがって、リフレッシュ信号ＲＥＦ又はＳＣＬＫ２が８１９２回（＝２１３）活性化すると、リフレッシュカウンタ回路４１のカウント値が一周し、メモリセルアレイ１１に含まれる全てのメモリセルＭＣがリフレッシュされる。
【００４２】
上述の通り、リフレッシュ信号ＲＥＦは、コマンド信号ＣＯＭが第２のリフレッシュコマンドを示している場合に活性化される信号である。したがって、第２のリフレッシュコマンドが８１９２回発行されると、リフレッシュカウンタ回路４１のカウント値が一周し、メモリセルアレイ１１に含まれる全てのメモリセルＭＣがリフレッシュされる。
【００４３】
一方、リフレッシュ信号ＳＣＬＫ２は、リフレッシュ信号ＳＲＥＦの活性化に応答して、オシレータ回路４６及び分周回路４７によって生成される信号である。具体的には、リフレッシュ信号ＳＲＥＦが活性化するとオシレータ回路４６による自動的且つ周期的なリフレッシュ信号ＳＣＬＫ１の生成が開始され、これが分周回路４７に供給される。分周回路４７は、温度信号ＴＥＭＰに基づいてリフレッシュ信号ＳＣＬＫ１を分周することにより、リフレッシュ信号ＳＣＬＫ２を生成する。オシレータ回路４６によるリフレッシュ信号ＳＣＬＫ１の生成は、外部からリフレッシュイグジットコマンドが発行されるまで継続される。オシレータ回路４６及び分周回路４７の回路構成については後述する。
【００４４】
図２に示すように、リフレッシュ信号ＳＲＥＦは、カウンタ回路４８及びラッチ回路４９のリセットノードにも供給される。これらリセットノードはローアクティブであり、したがって、通常モード時においてはカウンタ回路４８及びラッチ回路４９は常にリセット状態である。そして、リフレッシュ信号ＳＲＥＦがハイレベルに活性化すると、カウンタ回路４８及びラッチ回路４９のリセット状態が解除される。
【００４５】
カウンタ回路４８は、図４に示すように、ラッチ回路Ｌ０〜Ｌ１３が縦続接続されてなる１４ビット構成のバイナリカウンタであり、リフレッシュ実行信号ＭＣＲＥＦＴに基づいてカウント値が更新（インクリメント又はデクリメント）される。そして、最上位のラッチ回路Ｌ１３の出力が検出信号ＳＲＡＴ＜１３＞として用いられる。したがって、カウンタ回路４８のリセット状態が解除された後、リフレッシュ実行信号ＭＣＲＥＦＴが８１９２回活性化すると、検出信号ＳＲＡＴ＜１３＞がハイレベルに変化する。リフレッシュ実行信号ＭＣＲＥＦＴは、リフレッシュカウンタ回路４１のカウント値の更新にも用いられるため、検出信号ＳＲＡＴ＜１３＞が活性化したことは、リフレッシュ信号ＳＲＥＦがハイレベルである状態でリフレッシュカウンタ回路４１のカウント値がちょうど一周したことを意味する。
【００４６】
検出信号ＳＲＡＴ＜１３＞は、ラッチ回路４９に供給される。ラッチ回路４９はいわゆるＳＲ（セットリセット）型のラッチ回路であり、検出信号ＳＲＡＴ＜１３＞が活性化するとセットされ、その後、リフレッシュ信号ＳＲＥＦが非活性化するまでセット状態が維持される。ラッチ回路４９から出力される切り替え信号ＳＲＡＴＬＡＴは、オシレータ回路４６に供給される。
【００４７】
図５は、オシレータ回路４６の回路図である。
【００４８】
図５に示すように、オシレータ回路４６は、複数のインバータ回路ＩＮＶ１〜ＩＮＶｎが循環接続された構成を有している。ｎの値は奇数であり、したがって、オシレータ回路４６が活性化されると、その出力信号であるリフレッシュ信号ＳＣＬＫ１の論理レベルは周期的に変化することになる。
【００４９】
各インバータ回路ＩＮＶ１〜ＩＮＶｎは、直列接続されたＰチャンネル型ＭＯＳトランジスタＰ１０及びＮチャンネル型ＭＯＳトランジスタＮ１０と、トランジスタＰ１０のソースに接続されたＰチャンネル型ＭＯＳトランジスタＰ１１，Ｐ１２と、トランジスタＮ１０のソースに接続されたＮチャンネル型ＭＯＳトランジスタＮ１１，Ｎ１２とを備えている。トランジスタＰ１１，Ｐ１２は互いに並列接続されており、そのゲート電極には、それぞれリフレッシュ信号ＳＲＥＦの反転信号及び切り替え信号ＳＲＡＴＬＡＴが入力される。また、トランジスタＮ１１，Ｎ１２は互いに並列接続されており、そのゲート電極には、それぞれリフレッシュ信号ＳＲＥＦ及び切り替え信号ＳＲＡＴＬＡＴの反転信号が入力される。
【００５０】
かかる構成により、リフレッシュ信号ＳＲＥＦがハイレベルに活性化するとオシレータ動作が開始され、リフレッシュ信号ＳＣＬＫ１の論理レベルが周期的に変化する。ここで、切り替え信号ＳＲＡＴＬＡＴが非活性状態（ローレベル）である場合には、トランジスタＰ１１，Ｎ１１のみならず、トランジスタＰ１２，Ｎ１２もオンするため、インバータ回路ＩＮＶ１〜ＩＮＶｎの駆動能力は大きくなる。これにより、リフレッシュ信号ＳＣＬＫ１が変化する周期は短くなる。これに対し、切り替え信号ＳＲＡＴＬＡＴが活性状態（ハイレベル）である場合には、トランジスタＰ１１，Ｎ１１がオンする一方、トランジスタＰ１２，Ｎ１２はオフするため、インバータ回路ＩＮＶ１〜ＩＮＶｎの駆動能力は小さくなる。これにより、リフレッシュ信号ＳＣＬＫ１が変化する周期は長くなる。
【００５１】
但し、インバータ回路ＩＮＶ１〜ＩＮＶｎの全てについて駆動能力の切り替えが可能である必要はなく、インバータ回路ＩＮＶ１〜ＩＮＶｎの一部についてのみ駆動能力の切り替えが可能であっても構わない。
【００５２】
このようにして生成されるリフレッシュ信号ＳＣＬＫ１は、分周回路４７に供給される。
【００５３】
図６は、分周回路４７の回路図である。
【００５４】
図６に示すように、分周回路４７は、２つのＪＫ型フリップフロップ回路ＪＫ１，ＪＫ２と、選択回路ＳＥＬと、選択回路ＳＥＬの出力信号をワンショットパルス化するワンショットパルス生成回路ＯＳＰ２を備えている。ＪＫ型フリップフロップ回路ＪＫ１，ＪＫ２は縦続接続されており、初段のＪＫ型フリップフロップ回路ＪＫ１の入力ノードＪ，Ｋはいずれもハイレベルに固定されている。これによりＪＫ型フリップフロップ回路ＪＫ１は、リフレッシュ信号ＳＣＬＫ１に基づいてトグル動作を行うことから、その出力信号であるリフレッシュ信号ＳＣＬＫ１−２は、リフレッシュ信号ＳＣＬＫ１を２分周した波形となる。さらに、次段のＪＫ型フリップフロップ回路ＪＫ２から出力されるリフレッシュ信号ＳＣＬＫ１−４は、リフレッシュ信号ＳＣＬＫ１を４分周した波形となる。
【００５５】
リフレッシュ信号ＳＣＬＫ１，ＳＣＬＫ１−２，ＳＣＬＫ１−４は、選択回路ＳＥＬに供給される。選択回路ＳＥＬは、温度信号ＴＥＭＰに基づいてリフレッシュ信号ＳＣＬＫ１，ＳＣＬＫ１−２，ＳＣＬＫ１−４のいずれか一つを選択する。具体的には、通常のリフレッシュ特性が得られる温度を温度信号ＴＥＭＰが示している場合にはリフレッシュ信号ＳＣＬＫ１が選択され、通常よりも良好なリフレッシュ特性が得られる温度を温度信号ＴＥＭＰが示している場合にはリフレッシュ信号ＳＣＬＫ１−２が選択され、通常よりもよりいっそう良好なリフレッシュ特性が得られる温度を温度信号ＴＥＭＰが示している場合にはリフレッシュ信号ＳＣＬＫ１−４が選択される。これにより、選択回路ＳＥＬの出力信号は、実際のリフレッシュ特性（つまり、メモリセルＭＣのデータ保持可能期間）に応じた周期で変化することになる。
【００５６】
選択回路ＳＥＬの出力信号は、ワンショットパルス生成回路ＯＳＰ２に供給され、ワンショットパルス化されたリフレッシュ信号ＳＣＬＫ２として出力される。リフレッシュ信号ＳＣＬＫ２は、図２に示したＯＲゲート回路４２に供給され、これによりリフレッシュ信号ＳＣＬＫ２が活性化すると、リフレッシュ信号ＲＥＦが活性化した場合と同様のリフレッシュ動作が行われる。
【００５７】
次に、本実施形態による半導体装置１０の動作について、リフレッシュ動作に着目して説明する。
【００５８】
図７は、本実施形態による半導体装置１０のリフレッシュ動作を説明するためのタイミング図である。
【００５９】
図７に示す例では、時刻ｔ１に第１のリフレッシュコマンドが発行されている。これに応答して、時刻ｔ１にリフレッシュ信号ＳＲＥＦがハイレベルに活性化し、半導体装置１０はリフレッシュモードにエントリする。その後、時刻ｔ３にリフレッシュイグジットコマンドが発行され、リフレッシュ信号ＳＲＥＦがローレベルに非活性化する。これにより、半導体装置１０は通常モードに復帰する。
【００６０】
時刻ｔ１以前においては、半導体装置１０は通常モードで動作しているため、図示しないコントロールデバイスからリードコマンドやライトコマンドが随時発行され、これに応答して半導体装置１０はリード動作やライト動作を実行する。また、通常モードにおいては、コントロールデバイスから第２のリフレッシュコマンドが定期的に発行される。第２のリフレッシュコマンドが発行されると、リフレッシュ信号ＲＥＦが活性化する。リフレッシュ信号ＲＥＦが活性化すると、図２を用いて説明したように、リフレッシュカウンタ回路４１が示すロウアドレスＲＡＴ＜１２：０＞に対してリフレッシュ動作が行われる。
【００６１】
第２のリフレッシュコマンドは、１リフレッシュ周期（例えば６４ｍｓｅｃ）内に全てのメモリセルＭＣがリフレッシュされる頻度で発行される。本実施形態では、ロウアドレスＲＡＴ＜１２：０＞が１３ビット構成であることから、第２のリフレッシュコマンドが１リフレッシュ周期内に８１９２回（＝２１３）発行される。したがって、１リフレッシュ周期が６４ｍｓｅｃであるとすると、第２のリフレッシュコマンドの平均的な発行頻度は、７．８μｓｅｃとなる。尚、図７には７．８μｓｅｃごとに第２のリフレッシュコマンドが発行されている例を示しているが、第２のリフレッシュコマンドの発行頻度は平均して７．８μｓｅｃであれば足り、正確に７．８μｓｅｃごとに第２のリフレッシュコマンドを発行する必要はない。
【００６２】
そして、時刻ｔ１において第１のリフレッシュコマンドが発行されると、リフレッシュ信号ＳＲＥＦがハイレベルに活性化し、半導体装置１０はリフレッシュモードにエントリする。リフレッシュモードにエントリすると、図２に示したオシレータ回路４６が活性化し、自動的且つ周期的なリフレッシュ信号ＳＣＬＫ１の生成が開始される。また、時刻ｔ１以前の期間はカウンタ回路４８及びラッチ回路４９がリセット状態に保たれており、時刻ｔ１においてリセット状態が解除される。このため、時刻ｔ１以前におけるカウンタ回路４８のカウント値はゼロであり、切り替え信号ＳＲＡＴＬＡＴはローレベルの状態である。
【００６３】
切り替え信号ＳＲＡＴＬＡＴがローレベルである場合、図５を用いて説明したように、リフレッシュ信号ＳＣＬＫ１が変化する周期は短くなる。このため、リフレッシュ実行信号ＭＣＲＥＦＴは所定の短い周期（第１の周期）で活性化し、定期的なリフレッシュ動作が自動的に実行される。本例では、分周回路４７に含まれる選択回路ＳＥＬはリフレッシュ信号ＳＣＬＫ１を選択しており、したがって、リフレッシュ信号ＳＣＬＫ２が活性化する周期は、リフレッシュ信号ＳＣＬＫ１が活性化する周期と一致している。
【００６４】
図７に示す例では第１の周期が７．８μｓｅｃであり、第２のリフレッシュコマンドの平均的な発行頻度と一致している。これは、リフレッシュモードにエントリした直後の状態では、電荷量がＱｍｉｎであるメモリセルが存在するため、各メモリセルの電荷量がＱｍｉｎであることを前提とした短い周期（第１の周期）でリフレッシュ実行信号ＭＣＲＥＦＴを活性化させる必要があるからである。
【００６５】
その後、リフレッシュ実行信号ＭＣＲＥＦＴの周期的な活性化によってリフレッシュカウンタ回路４１及びカウンタ回路４８のインクリメント又はデクリメントが進行する。図７に示す例では、時刻ｔ１からｔ２の期間にリフレッシュ実行信号ＭＣＲＥＦＴが８１９２回活性化している。つまり、時刻ｔ２においてリフレッシュカウンタ回路４１のカウント値であるロウアドレスＲＡＴ＜１２：０＞の値は一周し、リフレッシュモードにエントリする直前の値であるｎに戻っている。また、カウンタ回路４８のカウント値は、８１９２を示す。
【００６６】
カウンタ回路４８のカウント値が８１９１から８１９２に変化すると、検出信号ＳＲＡＴ＜１３＞がハイレベルに変化し、これを受けて切り替え信号ＳＲＡＴＬＡＴもハイレベルに活性化する。
【００６７】
切り替え信号ＳＲＡＴＬＡＴがハイレベルに変化すると、図５を用いて説明したように、リフレッシュ信号ＳＣＬＫ１の活性化周期が長くなる。このため、リフレッシュ実行信号ＭＣＲＥＦＴは所定の長い周期（第２の周期）で活性化し、定期的なリフレッシュ動作が自動的に実行される。図７に示す例では第２の周期が１５．６μｓｅｃであり、第１の周期の２倍である。これにより、リフレッシュ動作の実行頻度が１／２に低下することから、半導体装置１０の消費電流はよりいっそう低下する。
【００６８】
このような制御が可能であるのは、リフレッシュカウンタ回路４１のカウント値が一周すると全てのメモリセルの電荷量がＱｒｅｆとなるからである。既に説明したとおり、
Ｑｒｅｆ＞Ｑｍｉｎ
であることから、時刻ｔ２以降は、全てのメモリセルＭＣのデータ保持可能期間が通常モード時よりも長くなっている状態が保証される。本例では、各メモリセルＭＣのデータ保持可能期間が１２８ｍｓｅｃ以上であり、したがって、１５．６μｓｅｃごとにリフレッシュ実行信号ＭＣＲＥＦＴを活性化させれば、１２８ｍｓｅｃの期間にリフレッシュ実行信号ＭＣＲＥＦＴを８１９２回活性化させること、つまり、１２８ｍｓｅｃの期間に全てのメモリセルＭＣをリフレッシュすることが可能となる。
【００６９】
その後も、リフレッシュ実行信号ＭＣＲＥＦＴは１５．６μｓｅｃごとに活性化し、これに応答してカウンタ回路４８のカウント値は更新されるが、ＳＲ型であるラッチ回路４９はセット状態に保たれているため、検出信号ＳＲＡＴ＜１３＞の変化にかかわらず、切り替え信号ＳＲＡＴＬＡＴはハイレベルを維持する。
【００７０】
そして、時刻ｔ３にリフレッシュイグジットコマンドが発行されると、リフレッシュ信号ＲＥＦがローレベルとなり、リフレッシュモードから通常モードに復帰する。その後は、時刻ｔ１以前と同様の動作が行われる。
【００７１】
以上説明したように、本実施形態においては、リフレッシュモードにエントリした後、全てのメモリセルＭＣがリフレッシュされたことに応答して、リフレッシュ実行信号ＭＣＲＥＦＴの発生周期が伸張される。これにより、メモリセルＭＣのデータを正しく保持しつつ、半導体装置１０の消費電流をいっそう低下させることが可能となる。しかも、図２に示したリフレッシュ制御回路４０を用いれば、リフレッシュカウンタ回路４１のカウント値がちょうど一周したことに応答して、リフレッシュ実行信号ＭＣＲＥＦＴの発生周期が第１の周期から第２の周期に切り替わるため、効率よく消費電流を削減することが可能となる。
【００７２】
図８は、第２の実施形態によるリフレッシュ制御回路４０の回路図である。
【００７３】
図８に示すリフレッシュ制御回路４０は、図２に示したカウンタ回路４８及びラッチ回路が削除され、その代わりに、ラッチ回路５０及び判定回路５１が設けられている点において、図２に示したリフレッシュ制御回路４０と相違している。その他の点については図２に示したリフレッシュ制御回路４０と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００７４】
ラッチ回路５０は、リフレッシュカウンタ回路４１から出力されるロウアドレスＲＡＴ＜１２：０＞のうち、最上位ビットＲＡＴ＜１２＞をラッチする回路であり、リフレッシュ信号ＳＲＥＦがローレベルである期間はリセット状態に維持される。ラッチ回路５０から出力されるラッチ信号ＲＡＴＬＡＴ＜１２＞は、判定回路５１に供給される。判定回路５１は、ラッチ信号ＲＡＴＬＡＴ＜１２＞が所定のパターンで変化したことを検出すると、切り替え信号ＳＲＡＴＬＡＴをハイレベルに活性化させる。判定回路５１もリフレッシュ信号ＳＲＥＦがローレベルである期間においてはリセット状態に維持されている。したがって、リフレッシュ信号ＳＲＥＦがハイレベルに変化した後、ラッチ信号ＲＡＴＬＡＴ＜１２＞が所定のパターンで変化した場合に、切り替え信号ＳＲＡＴＬＡＴはハイレベルとなる。
【００７５】
図９は、判定回路５１の回路図である。
【００７６】
図９に示すように、判定回路５１は、２つのフリップフロップ回路ＦＦ１，ＦＦ２を備え、その出力信号ＦＦ１ｏｕｔ，ＦＦ２ｏｕｔがＡＮＤゲート回路Ｇに供給される。フリップフロップ回路ＦＦ１，ＦＦ２は、データノードＤ、相補のクロックノードＣ及びローアクティブなリセットノードＲＢを有している。データノードＤ及びリセットノードＲＢにはリフレッシュ信号ＳＲＥＦが入力され、クロックノードＣにはラッチ信号ＲＡＴＬＡＴ＜１２＞及びその反転信号が入力される。
【００７７】
図９に示すように、クロックノードＣに入力されるラッチ信号ＲＡＴＬＡＴ＜１２＞の論理は、フリップフロップ回路ＦＦ１とフリップフロップ回路ＦＦ２とで反転している。このため、ラッチ信号ＲＡＴＬＡＴ＜１２＞がハイレベルからローレベルに変化した場合にはフリップフロップ回路ＦＦ１にリフレッシュ信号ＳＲＥＦのレベルがラッチされ、逆に、ラッチ信号ＲＡＴＬＡＴ＜１２＞がローレベルからハイレベルに変化した場合にはフリップフロップ回路ＦＦ２にリフレッシュ信号ＳＲＥＦのレベルがラッチされる。尚、リフレッシュ信号ＳＲＥＦが非活性レベル（ローレベル）である場合には、フリップフロップ回路ＦＦ１，ＦＦ２はリセットされる。
【００７８】
かかる構成により、リフレッシュ信号ＳＲＥＦがハイレベルに活性化していることを条件として、ラッチ信号ＲＡＴＬＡＴ＜１２＞が２回反転すると、出力信号ＦＦ１ｏｕｔ，ＦＦ２ｏｕｔがいずれもハイレベルとなり、ＡＮＤゲート回路Ｇからの出力される切り替え信号ＳＲＡＴＬＡＴがハイレベルに活性化する。
【００７９】
つまり、リフレッシュ信号ＳＲＥＦがハイレベルに活性化した後、ラッチ信号ＲＡＴＬＡＴ＜１２＞がＨ→Ｌ→Ｈと変化するか、或いは、Ｌ→Ｈ→Ｌと変化した場合に切り替え信号ＳＲＡＴＬＡＴがハイレベルとなる。ラッチ信号ＲＡＴＬＡＴ＜１２＞がこのようなパターンで変化するのは、リフレッシュカウンタ回路４１のカウント値が必ず一周した後であることから、これをトリガとして切り替え信号ＳＲＡＴＬＡＴをハイレベルに変化させれば、リフレッシュモードにおいて全てのメモリセルＭＣがリフレッシュされた後に、リフレッシュ実行信号ＭＣＲＥＦＴの発生周期を伸張することが可能となる。しかも、図８に示したリフレッシュ制御回路４０は、図２に示したリフレッシュ制御回路４０よりも回路構成が単純であるため、チップ上における占有面積を削減することが可能となる。
【００８０】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００８１】
例えば、上記実施形態では、本発明をＤＲＡＭに適用した場合を例に説明したが、本発明の適用対象がこれに限定されるものではなく、リフレッシュ動作による情報の保持が必要な複数のメモリセルを有する全ての半導体装置に対して本発明の適用が可能である。
【００８２】
また、上記実施形態では、リフレッシュモード中に全てのメモリセルＭＣがリフレッシュされたことに応答して、リフレッシュ実行信号ＭＣＲＥＦＴの発生周期を伸張しているが、この点は必ずしも必須ではない。したがって、リフレッシュモード中に一部を除く大部分のメモリセルＭＣ（例えば９０％のメモリセルＭＣ）がリフレッシュされたことに応答して、リフレッシュ実行信号ＭＣＲＥＦＴの発生周期を伸張しても構わない。これは、未だリフレッシュされていない残りのメモリセルＭＣ（例えば１０％のメモリセルＭＣ）は、その後早期にリフレッシュされるからである。
【００８３】
また、上記実施形態では、温度信号ＴＥＭＰに基づいてリフレッシュ信号ＳＣＬＫ１の分周比を切り替えることによりリフレッシュ信号ＳＣＬＫ２の活性化周期を変化させているが、本発明は、温度情報に基づくリフレッシュ周期の制御を行うことは必須でない。したがって、分周回路４７を削除し、リフレッシュ信号ＳＣＬＫ１をそのままＯＲゲート回路４２に入力しても構わない。
【符号の説明】
【００８４】
２        外部基板
１０      半導体装置
１１      メモリセルアレイ
１２      ロウデコーダ
１３      カラムデコーダ
１４      モードレジスタ
１５      リードライトアンプ
１６      入出力回路
２１      コマンドアドレス端子
２２      リセット端子
２３      クロック端子
２４      データ端子
２５，２６    電源端子
３１      コマンドアドレス入力回路
３２      アドレスラッチ回路
３３      コマンドデコード回路
３４      クロック入力回路
３５      内部クロック発生回路
３６      タイミングジェネレータ
３７      内部電源発生回路
３８      キャリブレーション回路
３９      温度センサー
４０      リフレッシュ制御回路
４１      リフレッシュカウンタ回路
４２      ＯＲゲート回路
４３      ワンショットパルス生成回路
４４      ラッチ回路
４５      ディレイ回路
４６      オシレータ回路
４７      分周回路
４８      カウンタ回路
４９，５０    ラッチ回路
５１      判定回路
ＢＬ      ビット線
ＦＦ１，ＦＦ２    フリップフロップ回路
Ｇ        ＡＮＤゲート回路
ＩＮＶ１〜ＩＮＶｎ    インバータ回路
ＪＫ１，ＪＫ２    フリップフロップ回路
Ｌ０〜Ｌ１３    ラッチ回路
ＭＣ      メモリセル
Ｎ１０〜Ｎ１２    Ｎチャンネル型ＭＯＳトランジスタ
ＯＳＰ２  ワンショットパルス生成回路
Ｐ１０〜Ｐ１２    Ｐチャンネル型ＭＯＳトランジスタ
Ｒｅ      外部抵抗
ＳＥＬ    選択回路
ＷＬ      ワード線
ＺＱ      キャリブレーション端子
【図１】
2015032325.tif 000003
【図２】
2015032325.tif 000004
【図３】
2015032325.tif 000005
【図４】
2015032325.tif 000006
【図５】
2015032325.tif 000007
【図６】
2015032325.tif 000008
【図７】
2015032325.tif 000009
【図８】
2015032325.tif 000010
【図９】
2015032325.tif 000011