(57)【要約】      （修正有）【課題】ゲート電流の低減により、耐圧性能と高周波特性の優れた電界効果型トランジスタを提供する。【解決手段】リセス構造１０、１１内に埋め込まれたゲート電極９の断面の形状を逆Ｔ字型として、リセス構造内１０、１１のゲート電極９の側壁とチャネル間の空間的距離を大きくする。これにより、ゲート寄生容量の低減効果とゲートリーク電流の低減効果を得ることができる。【選択図】図１
2015188044.tif 000002
【特許請求の範囲】
【請求項１】
半導体結晶基板上に、バッファ層、チャネル層、障壁層、パッシベーション層、およびオーミックキャップ層が順に積層された結晶構造と、
前記オーミックキャップ層上に形成されたソース電極と、
前記オーミックキャップ層上に形成されたドレイン電極と、
前記ソース電極と前記ドレイン電極との間において前記オーミックキャップ層が除去された領域に形成されたゲート電極と、を有し、
前記ゲート電極は、前記パッシベーション層と前記障壁層が除去されたリセス構造内に埋め込まれており、前記リセス構造は、第１のリセス領域と当該第１のリセス領域の下にあって当該第１のリセス領域の幅よりも広い幅を持つ第２のリセス領域とで構成されることを特徴とする電界効果型トランジスタ。
【請求項２】
半導体結晶基板上に、バッファ層、チャネル層、障壁層、パッシベーション層、およびオーミックキャップ層が順に積層された結晶構造と、
前記オーミックキャップ層上に形成されたソース電極と、
前記オーミックキャップ層上に形成されたドレイン電極と、
前記ソース電極と前記ドレイン電極との間において前記オーミックキャップ層が除去された領域に形成されたゲート電極と、を有し、
前記ゲート電極は、前記パッシベーション層と前記障壁層が除去されたリセス構造内に埋め込まれており、前記リセス構造は、第１のリセス領域と当該第１のリセス領域の下にあって当該第１のリセス領域の幅よりも狭い幅を持つ第２のリセス領域と当該第２のリセス領域の下にあって当該第２のリセス領域よりも広い幅を持つ第３のリセス領域とで構成されることを特徴とする電界効果型トランジスタ。
【請求項３】
半導体結晶基板上に、バッファ層、チャネル層、障壁層、パッシベーション層、およびオーミックキャップ層が順に積層された結晶構造の前記オーミックキャップ層上にソース電極とドレイン電極を形成するステップと、
前記ソース電極と前記ドレイン電極との間において前記オーミックキャップ層を除去するステップと、
前記オーミックキャップ層を除去した領域において前記パッシベーション層を異方的な第１のエッチングにより除去して第１のリセス領域を形成するステップと、
前記第１のリセス領域の下の前記障壁層を等方的な第２のエッチングにより除去して前記第１のリセス領域の幅よりも広い幅を持つ第２のリセス領域を形成するステップと、
前記第１、第２のリセス領域に金属を堆積してゲート電極を形成するステップと、
を有することを特徴とする電界効果型トランジスタの製造方法。
【請求項４】
半導体結晶基板上に、バッファ層、チャネル層、障壁層、パッシベーション層、およびオーミックキャップ層が順に積層された結晶構造の前記オーミックキャップ層上にソース電極とドレイン電極を形成するステップと、
前記ソース電極と前記ドレイン電極との間において前記オーミックキャップ層を除去するステップと、
前記オーミックキャップ層を除去した領域において前記パッシベーション層を等方的な第１のエッチングにより除去して第１のリセス領域を形成するステップと、
前記第１のリセス領域の下の前記パッシベーション層を異方的な第２のエッチングにより除去して前記第１のリセス領域の幅よりも狭い幅を持つ第２のリセス領域を形成するステップと、
前記第２のリセス領域の下の前記障壁層を等方的な第３のエッチングにより除去して前記第２のリセス領域の幅よりも広い幅を持つ第３のリセス領域を形成するステップと、
前記第１、第２、および第３のリセス領域に金属を堆積してゲート電極を形成するステップと、
を有することを特徴とする電界効果型トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果型トランジスタの技術に関する。
【背景技術】
【０００２】
従来は、半導体結晶基板上に、バッファ層、チャネル層、キャリア供給層を含む障壁層、パッシベーション層、およびオーミックキャップ層の順に積層された結晶構造を有する電界効果型トランジスタにおいて、ソース・ドレイン両オーミック電極を具備し、両電極間のオーミックキャップ層が除去され、当該除去領域の任意の領域に、矩形若しくは、基板表面側のリセス領域幅が基板側のリセス領域幅よりも広い逆台形状のリセス構造を形成し、リセス構造部にゲート電極を具備する構造としていた。
【０００３】
一般に、ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：電界効果型トランジスタ）の静特性（伝達コンダクタンスｇｍ）と高周波特性（電流利得遮断周波数ｆＴ、最大発信周波数ｆｍａｘ）の向上には、ゲート長の短縮、ゲート−チャネル間距離の縮小といった真性ＦＥＴ部分のスケーリングが重要である。従来技術では、ゲート電極とチャネル間距離を縮小する縦方向スケーリングの手段として、ゲート電極を形成しようとする領域の半導体をエッチングにより除去してゲート電極とチャネル間距離を近づける、いわゆるリセス構造を導入する手法を用いていた（非特許文献１）。例えば、ゲート長を３０ｎｍ以下までスケーリングする場合、短チャネル効果を抑制し、十分なＲＦ特性向上効果を得るためには、ゲート−チャネル間距離は６ｎｍ以下とすることが望ましい（非特許文献２）。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】T. Suemitsu et al., “30-nm Two-Step Recess Gate InP-Based InAlAs/InGaAs HEMTs”, IEEE TRANSACTIONS ON ELECTRON DEVICES, October 2002, Vol. 49, No. 10, pp.1694-1700
【非特許文献２】Tae-Woo Kim et al., “60nm Self-Aligned-Gate InGaAs HEMTs with Record High-Frequency Characteristics”, 2010 International Electron Devices Meeting, 2010, pages 30.7.1-30.7.4
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、このようにスケーリングが進展したＦＥＴの場合、ゲート電極がチャネルに極めて接近するために、リセス構造部に埋め込まれたゲート用電極の側壁部分とチャネルに存在する電子との間で形成される寄生容量が大きくなり、その分、ＦＥＴの高周波特性を劣化させてしまうという問題があった。
【０００６】
本発明は、上記に鑑みてなされたものであり、耐圧性能と高周波特性の優れた電界効果型トランジスタを提供することを目的とする。
【課題を解決するための手段】
【０００７】
第１の本発明に係る電界効果型トランジスタは、半導体結晶基板上に、バッファ層、チャネル層、障壁層、パッシベーション層、およびオーミックキャップ層が順に積層された結晶構造と、前記オーミックキャップ層上に形成されたソース電極と、前記オーミックキャップ層上に形成されたドレイン電極と、前記ソース電極と前記ドレイン電極との間において前記オーミックキャップ層が除去された領域に形成されたゲート電極と、を有し、前記ゲート電極は、前記パッシベーション層と前記障壁層が除去されたリセス構造内に埋め込まれており、前記リセス構造は、第１のリセス領域と当該第１のリセス領域の下にあって当該第１のリセス領域の幅よりも広い幅を持つ第２のリセス領域とで構成されることを特徴とする。
【０００８】
第２の本発明に係る電界効果型トランジスタは、半導体結晶基板上に、バッファ層、チャネル層、障壁層、パッシベーション層、およびオーミックキャップ層が順に積層された結晶構造と、前記オーミックキャップ層上に形成されたソース電極と、前記オーミックキャップ層上に形成されたドレイン電極と、前記ソース電極と前記ドレイン電極との間において前記オーミックキャップ層が除去された領域に形成されたゲート電極と、を有し、前記ゲート電極は、前記パッシベーション層と前記障壁層が除去されたリセス構造内に埋め込まれており、前記リセス構造は、第１のリセス領域と当該第１のリセス領域の下にあって当該第１のリセス領域の幅よりも狭い幅を持つ第２のリセス領域と当該第２のリセス領域の下にあって当該第２のリセス領域よりも広い幅を持つ第３のリセス領域とで構成されることを特徴とする。
【０００９】
第３の本発明に係る電界効果型トランジスタの製造方法は、半導体結晶基板上に、バッファ層、チャネル層、障壁層、パッシベーション層、およびオーミックキャップ層が順に積層された結晶構造の前記オーミックキャップ層上にソース電極とドレイン電極を形成するステップと、前記ソース電極と前記ドレイン電極との間において前記オーミックキャップ層を除去するステップと、前記オーミックキャップ層を除去した領域において前記パッシベーション層を異方的な第１のエッチングにより除去して第１のリセス領域を形成するステップと、前記第１のリセス領域の下の前記障壁層を等方的な第２のエッチングにより除去して前記第１のリセス領域の幅よりも広い幅を持つ第２のリセス領域を形成するステップと、前記第１、第２のリセス領域に金属を堆積してゲート電極を形成するステップと、を有することを特徴とする。
【００１０】
第４の本発明に係る電界効果型トランジスタの製造方法は、半導体結晶基板上に、バッファ層、チャネル層、障壁層、パッシベーション層、およびオーミックキャップ層が順に積層された結晶構造の前記オーミックキャップ層上にソース電極とドレイン電極を形成するステップと、前記ソース電極と前記ドレイン電極との間において前記オーミックキャップ層を除去するステップと、前記オーミックキャップ層を除去した領域において前記パッシベーション層を等方的な第１のエッチングにより除去して第１のリセス領域を形成するステップと、前記第１のリセス領域の下の前記パッシベーション層を異方的な第２のエッチングにより除去して前記第１のリセス領域の幅よりも狭い幅を持つ第２のリセス領域を形成するステップと、前記第２のリセス領域の下の前記障壁層を等方的な第３のエッチングにより除去して前記第２のリセス領域の幅よりも広い幅を持つ第３のリセス領域を形成するステップと、前記第１、第２、および第３のリセス領域に金属を堆積してゲート電極を形成するステップと、を有することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、耐圧性能と高周波特性の優れた電界効果型トランジスタを提供することができる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施の形態における電界効果型トランジスタの構成を示す断面図である。
【図２】第１の実施の形態における電界効果型トランジスタの製造方法を示す図である。
【図３】第１の実施の形態における電界効果型トランジスタの製造方法を示す図である。
【図４】第１の実施の形態における電界効果型トランジスタの製造方法を示す図である。
【図５】第１の実施の形態における電界効果型トランジスタの製造方法を示す図である。
【図６】第１の実施の形態における電界効果型トランジスタの製造方法を示す図である。
【図７】第１の実施の形態における電界効果型トランジスタの製造方法を示す図である。
【図８】第１の実施の形態における電界効果型トランジスタの製造方法を示す図である。
【図９】第１の実施の形態における電界効果型トランジスタの製造方法を示す図である。
【図１０】第２の実施の形態における電界効果型トランジスタの構成を示す断面図である。
【図１１】第２の実施の形態における電界効果型トランジスタの製造方法を示す図である。
【図１２】第２の実施の形態における電界効果型トランジスタの製造方法を示す図である。
【図１３】第２の実施の形態における電界効果型トランジスタの製造方法を示す図である。
【図１４】第２の実施の形態における電界効果型トランジスタの製造方法を示す図である。
【図１５】第２の実施の形態における電界効果型トランジスタの製造方法を示す図である。
【図１６】第２の実施の形態における電界効果型トランジスタの製造方法を示す図である。
【図１７】第２の実施の形態における電界効果型トランジスタの製造方法を示す図である。
【図１８】第２の実施の形態における電界効果型トランジスタの製造方法を示す図である。
【図１９】第２の実施の形態における電界効果型トランジスタの製造方法を示す図である。
【発明を実施するための形態】
【００１３】
［第１の実施の形態］
図１は、第１の実施の形態における電界効果型トランジスタの構成を示す断面図である。同図に示す電界効果型トランジスタは、半導体結晶基板１上に、バッファ層２、チャネル層３、障壁層４、パッシベーション層５、およびオーミックキャップ層６を順に積層した結晶構造を有し、オーミックキャップ層６上にソース電極７とドレイン電極８が形成され、ソース電極７とドレイン電極８との間にゲート電極９が形成されている。ソース電極７とドレイン電極８との間のゲート電極９が形成される領域とその周辺部のオーミックキャップ層６はエッチングにより除去されている。障壁層４内には少なくとも１つのキャリア供給層１５が存在する。
【００１４】
ゲート電極９を形成する領域の直下に、パッシベーション層５と障壁層４の一部若しくは全てを除去したリセス構造を有する。リセス構造は、第１のリセス領域１０と、第１のリセス領域の下に形成され第１のリセス領域の幅よりも大きな幅をもつ第２のリセス領域１１で構成されており、リセス構造の断面は逆Ｔ字型の形状である。リセス構造内にはゲート電極用金属が埋め込まれてゲート電極９と一体化している。ゲート長は第２のリセス領域１１の幅で決定される。
【００１５】
本実施の形態の電界効果型トランジスタは、パッシベーション層５と障壁層４に形成された逆Ｔ字型のリセス構造内にゲート電極９を形成することで、リセス構造内のゲート電極９の側壁部分がチャネルから空間的に遠ざかることとなり、寄生容量を低減するとともに、ゲートリーク電流の低減向上効果を得ることができる。
【００１６】
次に、第１の実施の形態の電界効果型トランジスタの製造方法について説明する。
【００１７】
図２から図９は、第１の実施の形態における電界効果型トランジスタの製造方法を示す図である。
【００１８】
半導体結晶基板１上に、バッファ層２、チャネル層３、障壁層４、パッシベーション層５、およびオーミックキャップ層６が順に積層され、障壁層４内に少なくとも１つのキャリア供給層１５を備えた半導体結晶に対して、蒸着・リフトオフ法などの既知の手法により、オーミックキャップ層６上にソース電極７とドレイン電極８を形成する（図２）。
【００１９】
そして、ソース電極７とドレイン電極８との間のオーミックキャップ層６を、例えば幅３００ｎｍ程度の大きさで露出させたエッチング用パタンをレジスト１６で形成し（図３）、露出した部分のオーミックキャップ層６をウェットエッチングにより除去し（図４）、レジスト１６を除去する（図５）。エッチング用パタンは例えばステッパによるパタン形成法を用いる。
【００２０】
そして、リセス構造を形成する位置を限定するためのエッチング用パタンをレジスト１７で形成し（図６）、パッシベーション層５をドライエッチングにより除去する（図７）。このエッチングの工程では、少なくともパッシベーション層５の全てと障壁層４の一部を異方的にエッチングすることで第１のリセス領域１０を形成する。この処理で第１のリセス領域１０が形成できる。エッチング用パタンは例えばＥＢ描画によるパタン形成法を用いる。レジスト１７で形成するレジスト用パタンの開口部の大きさは、ゲート長より１０ｎｍ程度短く、例えば幅２０ｎｍ程度の大きさとする。この幅が第１のリセス領域１０の幅となる。
【００２１】
そして、障壁層４をウェットエッチングにより除去する（図８）。ウェットエッチングは等方的に進行するから、第１のリセス領域１０より幅の広い第２のリセス領域１１が形成できる。このときエッチングする障壁層４の厚みを数ｎｍとしておくことで、幅方向のエッチングの拡がりを同程度とすることができる。本実施の形態では、第２のリセス領域１１の幅を３０ｎｍ程度の大きさとする。図７，８に示す工程により、パッシベーション層５と障壁層４内に逆Ｔ字型のリセス構造が形成される。
【００２２】
そして、例えば蒸着法やスパッタ法などの既知の手法により、第２のリセス領域１１の第１のリセス領域１０よりも幅の広い部分に金属を堆積するとともに、第１のリセス領域１０と第２のリセス領域１１の残りの部分に金属を堆積してゲート電極９を形成する（図９）。
【００２３】
以上説明したように、本実施の形態によれば、リセス構造内に埋め込まれたゲート電極９の断面の形状を逆Ｔ字型として、リセス構造内のゲート電極９の側壁とチャネル間の空間的距離を大きくすることにより、ゲート寄生容量の低減効果とゲートリーク電流の低減効果を得ることができる。ゲートリーク電流の低減は、耐圧性能と高周波特性の向上につながるので、本実施の形態により、耐圧性能と高周波特性の優れた電界効果型トランジスタを得ることができる。
【００２４】
なお、キャリア供給層１５は、障壁層４のみに配置してもよく、バッファ層２の中と障壁層４の中の両方、あるいはバッファ層２の中のみに配置してもよい。本実施の形態の効果はキャリア供給層１５の位置・数に依らず得られるものである。
【００２５】
また、バッファ層２の材料としてはＩｎＡｌＡｓを例としてあげることができる。チャネル層３の構造として、ＩｎＧａＡｓ単層構造、ＩｎＧａＡｓとＩｎＡｓからなる積層構造、ＩｎＧａＡｓとＩｎＳｂからなる積層構造、ＩｎＧａＡｓとＩｎＰからなる積層構造を例としてあげることができる。障壁層４とキャリア供給層１５を構成する材料としては、ＩｎＡｌＡｓ、ＩｎＡｌＰ、ＩｎＰ、ＩｎＡｌＳｂを例としてあげることができる。パッシベーション層５の材料としてＩｎＰ、ＩｎＡｌＰ、ＩｎＡｌＳｂを例としてあげることができる。なお、上記の各材料の組成比は必ずしも半導体結晶基板に格子整合するよう調整されている必要はなく、例えばチャネル層３は、より高い電子移動度が得られるＩｎの混晶比を高くした組成としてもよいし、障壁層４は、より高い障壁が得られるＡｌの混晶比を高くした組成としてもよい。
【００２６】
ゲート電極９と半導体層との間にＡｌ、Ｈｆ、Ｔａの酸化膜やその他の絶縁膜などが挿入された、いわゆるＭＯＳ構造、ＭＩＳ構造においても本実施の形態の効果を得ることができる。以上のことは、以下に記載する第２の実施の形態も同様である。
【００２７】
［第２の実施の形態］
図１０は、第２の実施の形態における電界効果型トランジスタの構成を示す断面図である。同図に示す電界効果型トランジスタは、第１の実施の形態の電界効果型トランジスタと同様に、半導体結晶基板１上に、バッファ層２、チャネル層３、障壁層４、パッシベーション層５、およびオーミックキャップ層６を順に積層した結晶構造を有し、オーミックキャップ層６上にソース電極７とドレイン電極８が形成され、ソース電極７とドレイン電極８との間にゲート電極９が形成されている。ソース電極７とドレイン電極８との間のゲート電極９が形成される領域とその周辺部のオーミックキャップ層６がエッチングにより除去されている。障壁層４内には少なくとも１つのキャリア供給層１５が存在する。
【００２８】
ゲート電極９を形成する領域の直下に、パッシベーション層５と障壁層４の一部若しくは全てを除去したリセス構造を有する。第２の実施の形態のリセス構造は、図の上から順に、第１のリセス領域１２、第２のリセス領域１３、および第３のリセス領域１４の３つの領域で形成される。第２のリセス領域１３は第１のリセス領域１２の幅よりも狭い幅を持ち、第３のリセス領域１４は第２のリセス領域１３の幅よりも広い幅を持つ。つまり、リセス構造の断面は、“エ”の字型の形状である。
【００２９】
第２の実施の形態の電界効果型トランジスタは、パッシベーション層５と障壁層４に形成された“エ”の字形状のリセス構造内にゲート電極９を形成することで、第１の実施の形態の電界効果型トランジスタと同等の効果を得つつ、ゲート電極９の微細化に伴うゲート抵抗の増大を抑制し、さらに高周波特性の向上を図ることができる。
【００３０】
次に、第２の実施の形態の電界効果型トランジスタの製造方法について説明する。
【００３１】
図１１から図１９は、第２の実施の形態における電界効果型トランジスタの製造方法を示す図である。
【００３２】
まず、半導体結晶基板１上に、バッファ層２、チャネル層３、障壁層４、パッシベーション層５、およびオーミックキャップ層６が順に積層され、障壁層４内に少なくとも１つのキャリア供給層１５を備えた半導体結晶に対して、オーミックキャップ層６上にソース電極７とドレイン電極８を形成する（図１１）。
【００３３】
そして、ソース電極７とドレイン電極８との間のオーミックキャップ層６を露出させたエッチング用パタンをレジスト１６で形成し（図１２）、露出した部分のオーミックキャップ層６をウエットエッチングにより除去し（図１３）、レジスト１６を除去する（図１４）。
【００３４】
ここまでの工程は、第１の実施の形態と同様である。以下に示す工程により、３つの領域で形成されるリセス構造を形成する。
【００３５】
リセス構造を形成する位置を限定するためのエッチング用パタンをレジスト１７で形成し（図１５）、パッシベーション層５の一部を等方的なエッチングにより除去する（図１６）。この処理で第１のリセス領域１２を形成できる。
【００３６】
そして、パッシベーション層５をドライエッチングにより除去する（図１７）。ドライエッチングを異方的に進行させることで、第１のリセス領域１２よりも幅が狭い第２のリセス領域１３を形成できる。
【００３７】
そして、障壁層４をウェットエッチングにより除去する（図１８）。ウェットエッチングは等方的に進行するから、第２のリセス領域１３よりも幅の広い第３のリセス領域１４を形成できる。このときエッチングする障壁層４の厚みを数ｎｍとすることで、横方向のエッチングの拡がりも同程度とすることができる。第２のリセス領域１３と第３のリセス領域１４を制御性よく形成するためには、例えば障壁層４を第３のリセス領域を形成するためのウェットエッチングに対して選択性を有するよう材料あるいは組成の異なる少なくとも２種類以上の半導体層で形成するとよい。
【００３８】
そして、第３のリセス領域１４の幅の広い部分に金属を堆積するとともに、第１〜第３のリセス領域１２，１３，１４の残りの部分に金属を堆積してゲート電極９を形成する（図１９）。
【００３９】
以上説明したように、本実施の形態によれば、リセス構造内に埋め込まれたゲート電極９の断面の形状を“エ”の字形状として、リセス構造内のゲート電極９の側壁とチャネル間の空間的距離を大きくすることにより、第１の実施の形態と同等の効果を得つつ、ゲート電極９の微細化に伴うゲート抵抗の増大を抑制し、さらに高周波特性を向上した電界効果型トランジスタを得ることができる。
【符号の説明】
【００４０】
１…半導体結晶基板
２…バッファ層
３…チャネル層
４…障壁層
５…パッシベーション層
６…オーミックキャップ層
７…ソース電極
８…ドレイン電極
９…ゲート電極
１０…第１のリセス領域
１１…第２のリセス領域
１２…第１のリセス領域
１３…第２のリセス領域
１４…第３のリセス領域
１５…キャリア供給層
１６，１７…レジスト
【図１】
2015188044.tif 000003
【図２】
2015188044.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2015188044.tif 000013
【図１２】
2015188044.tif 000014
【図１３】
2015188044.tif 000015
【図１４】
2015188044.tif 000016
【図１５】
2015188044.tif 000017
【図１６】
2015188044.tif 000018
【図１７】
2015188044.tif 000019
【図１８】
2015188044.tif 000020
【図１９】
2015188044.tif 000021
【手続補正書】
【提出日】平成27年1月13日(2015.1.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体結晶基板上に、バッファ層、チャネル層、障壁層、パッシベーション層、およびオーミックキャップ層が順に積層された結晶構造と、
前記オーミックキャップ層上に形成されたソース電極と、
前記オーミックキャップ層上に形成されたドレイン電極と、
前記ソース電極と前記ドレイン電極との間において前記オーミックキャップ層が除去された領域に形成されたゲート電極と、を有し、
前記ゲート電極は、前記パッシベーション層と前記障壁層が除去されたリセス構造内に埋め込まれており、前記リセス構造は、第１のリセス領域と当該第１のリセス領域の下にあって当該第１のリセス領域の幅よりも広い幅を持つ第２のリセス領域とで構成され、前記ゲート電極の前記リセス構造内に埋め込まれた部分の断面は逆Ｔ字型であることを特徴とする電界効果型トランジスタ。
【請求項２】
半導体結晶基板上に、バッファ層、チャネル層、障壁層、パッシベーション層、およびオーミックキャップ層が順に積層された結晶構造と、
前記オーミックキャップ層上に形成されたソース電極と、
前記オーミックキャップ層上に形成されたドレイン電極と、
前記ソース電極と前記ドレイン電極との間において前記オーミックキャップ層が除去された領域に形成されたゲート電極と、を有し、
前記ゲート電極は、前記パッシベーション層と前記障壁層が除去されたリセス構造内に埋め込まれており、前記リセス構造は、第１のリセス領域と当該第１のリセス領域の下にあって当該第１のリセス領域の幅よりも狭い幅を持つ第２のリセス領域と当該第２のリセス領域の下にあって当該第２のリセス領域よりも広い幅を持つ第３のリセス領域とで構成され、前記第１のリセス領域および前記第２のリセス領域は前記パッシベーション層に形成され、前記第３のリセス領域は前記障壁層に形成されることを特徴とする電界効果型トランジスタ。
【請求項３】
半導体結晶基板上に、バッファ層、チャネル層、障壁層、パッシベーション層、およびオーミックキャップ層が順に積層された結晶構造の前記オーミックキャップ層上にソース電極とドレイン電極を形成するステップと、
前記ソース電極と前記ドレイン電極との間において前記オーミックキャップ層を除去するステップと、
前記オーミックキャップ層を除去した領域において前記パッシベーション層を異方的な第１のエッチングにより除去して第１のリセス領域を形成するステップと、
前記第１のリセス領域の下の前記障壁層を等方的な第２のエッチングにより除去して前記第１のリセス領域の幅よりも広い幅を持つ第２のリセス領域を形成するステップと、
前記第２のリセス領域の前記第１のリセス領域よりも幅の広い部分に金属を堆積し、前記第１のリセス領域と前記第２のリセス領域の残りの部分に金属を堆積してゲート電極を形成するステップと、
を有することを特徴とする電界効果型トランジスタの製造方法。
【請求項４】
半導体結晶基板上に、バッファ層、チャネル層、障壁層、パッシベーション層、およびオーミックキャップ層が順に積層された結晶構造の前記オーミックキャップ層上にソース電極とドレイン電極を形成するステップと、
前記ソース電極と前記ドレイン電極との間において前記オーミックキャップ層を除去するステップと、
前記オーミックキャップ層を除去した領域において前記パッシベーション層を等方的な第１のエッチングにより除去して第１のリセス領域を形成するステップと、
前記第１のリセス領域の下の前記パッシベーション層を異方的な第２のエッチングにより除去して前記第１のリセス領域の幅よりも狭い幅を持つ第２のリセス領域を形成するステップと、
前記第２のリセス領域の下の前記障壁層を等方的な第３のエッチングにより除去して前記第２のリセス領域の幅よりも広い幅を持つ第３のリセス領域を形成するステップと、
前記第１、第２、および第３のリセス領域に金属を堆積してゲート電極を形成するステップと、
を有することを特徴とする電界効果型トランジスタの製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
第１の本発明に係る電界効果型トランジスタは、半導体結晶基板上に、バッファ層、チャネル層、障壁層、パッシベーション層、およびオーミックキャップ層が順に積層された結晶構造と、前記オーミックキャップ層上に形成されたソース電極と、前記オーミックキャップ層上に形成されたドレイン電極と、前記ソース電極と前記ドレイン電極との間において前記オーミックキャップ層が除去された領域に形成されたゲート電極と、を有し、前記ゲート電極は、前記パッシベーション層と前記障壁層が除去されたリセス構造内に埋め込まれており、前記リセス構造は、第１のリセス領域と当該第１のリセス領域の下にあって当該第１のリセス領域の幅よりも広い幅を持つ第２のリセス領域とで構成され、前記ゲート電極の前記リセス構造内に埋め込まれた部分の断面は逆Ｔ字型であることを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
第２の本発明に係る電界効果型トランジスタは、半導体結晶基板上に、バッファ層、チャネル層、障壁層、パッシベーション層、およびオーミックキャップ層が順に積層された結晶構造と、前記オーミックキャップ層上に形成されたソース電極と、前記オーミックキャップ層上に形成されたドレイン電極と、前記ソース電極と前記ドレイン電極との間において前記オーミックキャップ層が除去された領域に形成されたゲート電極と、を有し、前記ゲート電極は、前記パッシベーション層と前記障壁層が除去されたリセス構造内に埋め込まれており、前記リセス構造は、第１のリセス領域と当該第１のリセス領域の下にあって当該第１のリセス領域の幅よりも狭い幅を持つ第２のリセス領域と当該第２のリセス領域の下にあって当該第２のリセス領域よりも広い幅を持つ第３のリセス領域とで構成され、前記第１のリセス領域および前記第２のリセス領域は前記パッシベーション層に形成され、前記第３のリセス領域は前記障壁層に形成されることを特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
第３の本発明に係る電界効果型トランジスタの製造方法は、半導体結晶基板上に、バッファ層、チャネル層、障壁層、パッシベーション層、およびオーミックキャップ層が順に積層された結晶構造の前記オーミックキャップ層上にソース電極とドレイン電極を形成するステップと、前記ソース電極と前記ドレイン電極との間において前記オーミックキャップ層を除去するステップと、前記オーミックキャップ層を除去した領域において前記パッシベーション層を異方的な第１のエッチングにより除去して第１のリセス領域を形成するステップと、前記第１のリセス領域の下の前記障壁層を等方的な第２のエッチングにより除去して前記第１のリセス領域の幅よりも広い幅を持つ第２のリセス領域を形成するステップと、前記第２のリセス領域の前記第１のリセス領域よりも幅の広い部分に金属を堆積し、前記第１のリセス領域と前記第２のリセス領域の残りの部分に金属を堆積してゲート電極を形成するステップと、を有することを特徴とする。