(57)【要約】【課題】差動増幅器の帯域を拡大させ、かつ線形性を向上させて群遅延偏差を抑圧させる。【解決手段】差動増幅器１は、非反転入力端子ＩＮ＋にベースが接続され、反転出力端子ＯＵＴ−にコレクタが接続されたトランジスタＱ１と、反転入力端子ＩＮ−にベースが接続され、非反転出力端子ＯＵＴ＋にコレクタが接続されたトランジスタＱ２と、電源端子ＶＣＣとの間に接続された抵抗Ｒ１と、電源端子ＶＣＣとの間に接続された抵抗Ｒ２と、トランジスタＱ１のエミッタとトランジスタＱ２のエミッタとの間に接続された抵抗Ｒ３〜Ｒ６と、抵抗Ｒ５にシャント接続された容量素子Ｃ１と、抵抗Ｒ６にシャント接続された容量素子Ｃ１と、電源端子ＶＥＥに一端が接続され、抵抗Ｒ３〜Ｒ６のいずれかのノードに他端が接続された電流源Ｉ１とを備え、抵抗Ｒ３〜Ｒ６は、容量素子Ｃ１，Ｃ２がシャント接続されていない抵抗Ｒ３，Ｒ４を含む。【選択図】図１
2015188178.tif 000002
【特許請求の範囲】
【請求項１】
非反転入力端子にベース端子が接続され、反転出力端子にコレクタ端子が接続された第１のトランジスタと、
反転入力端子にベース端子が接続され、非反転出力端子にコレクタ端子が接続された第２のトランジスタと、
前記反転出力端子と第１の電源端子との間に接続された第１の抵抗と、
前記非反転出力端子と前記第１の電源端子との間に接続された第２の抵抗と、
前記第１のトランジスタのエミッタ端子と前記第２のトランジスタのエミッタ端子とを接続する抵抗群と、
前記抵抗群のいずれかにシャント接続される１または複数の容量素子と、
第２の電源端子に一端が接続され、前記抵抗群のいずれかのノードに他端が接続された１または複数の電流源と、を備え、
前記抵抗群は、前記容量素子でシャントされていない抵抗を１つ以上含む、
ことを特徴とする差動増幅器。
【請求項２】
前記抵抗群は、シリアルに接続されると共に、前記第１のトランジスタのエミッタ端子と前記第２のトランジスタのエミッタ端子との間において、線対称に対応する２個の抵抗が同一の抵抗値を有しており、
前記容量素子は、前記第１のトランジスタのエミッタ端子と前記第２のトランジスタのエミッタ端子との間において、それぞれ線対称に接続されると共に、線対称な容量値を有しており、
前記電流源は、前記第１のトランジスタのエミッタ端子と前記第２のトランジスタのエミッタ端子との間において、前記抵抗群の接続ノード群のうち線対称に対応する２個のノードまたは／および前記抵抗群の接続ノード群の中央のノードに他端が接続される、
ことを特徴とする請求項１に記載の差動増幅器。
【請求項３】
前記抵抗群は、前記第１のトランジスタのエミッタ端子と前記第２のトランジスタのエミッタ端子とをシリアルに接続する４個の抵抗からなり、
前記容量素子は２個であり、シリアルに接続された前記抵抗群のうち内側の２個の抵抗に、それぞれシャント接続され、
前記電流源は、前記第２の電源端子に一端が接続され、シリアルに接続された４個の抵抗の接続ノード群の中央のノードに他端が接続される、
ことを特徴とする請求項１に記載の差動増幅器。
【請求項４】
前記抵抗群は、前記第１のトランジスタのエミッタ端子と前記第２のトランジスタのエミッタ端子とをシリアルに接続する４個の抵抗からなり、
前記容量素子は１個であり、シリアルに接続された前記抵抗群のうち内側の２個の抵抗にシャント接続され、
前記電流源は、前記第２の電源端子に一端が接続され、シリアルに接続された４個の抵抗の接続ノード群の中央のノードに他端が接続される、
ことを特徴とする請求項１に記載の差動増幅器。
【請求項５】
前記抵抗群は、前記第１のトランジスタのエミッタ端子と前記第２のトランジスタのエミッタ端子とをシリアルに接続する４個の抵抗からなり、
前記容量素子は２個であり、シリアルに接続された前記抵抗群のうち外側の２個の抵抗に、それぞれシャント接続され、
前記電流源は、前記第２の電源端子に一端が接続され、シリアルに接続された４個の抵抗の接続ノード群の中央のノードに他端が接続される、
ことを特徴とする請求項１に記載の差動増幅器。
【請求項６】
前記抵抗群は、前記第１のトランジスタのエミッタ端子と前記第２のトランジスタのエミッタ端子とをシリアルに接続する３個の抵抗からなり、
前記容量素子は１個であり、シリアルに接続された前記抵抗群のうち中央の１個の抵抗にシャント接続され、
前記電流源は２個であり、それぞれ前記第２の電源端子に一端が接続され、シリアルに接続された前記抵抗群のうち中央の１個の抵抗に、それぞれ他端が接続される、
ことを特徴とする請求項１に記載の差動増幅器。
【請求項７】
前記抵抗群は、前記第１のトランジスタのエミッタ端子と前記第２のトランジスタのエミッタ端子とをシリアルに接続する３個の抵抗からなり、
前記容量素子は２個であり、シリアルに接続された前記抵抗群のうち両端の２個の抵抗に、それぞれシャント接続され、
前記電流源は２個であり、前記第２の電源端子に一端が接続され、シリアルに接続された前記抵抗群のうち中央の１個の抵抗に、それぞれの他端が接続される、
ことを特徴とする請求項１に記載の差動増幅器。
【請求項８】
前記抵抗群は、前記第１のトランジスタのエミッタ端子と前記第２のトランジスタのエミッタ端子とをシリアルに接続する３個の抵抗からなり、
前記容量素子は１個であり、シリアルに接続された前記抵抗群のうち中央の１個の抵抗にシャント接続され、
前記電流源は２個であり、前記第２の電源端子に一端が接続され、前記抵抗群の両端にそれぞれの他端が接続される、
ことを特徴とする請求項１に記載の差動増幅器。
【請求項９】
前記抵抗群は、前記第１のトランジスタのエミッタ端子と前記第２のトランジスタのエミッタ端子とをシリアルに接続する３個の抵抗からなり、
前記容量素子は２個であり、シリアルに接続された前記抵抗群のうち両端の２個の抵抗に、それぞれシャント接続され、
前記電流源は２個であり、前記第２の電源端子に一端が接続され、前記抵抗群の両端にそれぞれの他端が接続される、
ことを特徴とする請求項１に記載の差動増幅器。
【請求項１０】
前記抵抗群は、前記第１のトランジスタのエミッタ端子と前記第２のトランジスタのエミッタ端子とをシリアルに接続する２個の抵抗からなり、
前記容量素子は１個であり、シリアルに接続された前記抵抗群のうちいずれか１個の抵抗にシャント接続され、
前記電流源は２個であり、前記第２の電源端子に一端が接続され、前記抵抗群の両端にそれぞれの他端が接続される、
ことを特徴とする請求項１に記載の差動増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光通信システムや無線通信システムなどの送受信器に広く用いられる広帯域ベースバンドの差動増幅器に関する。
【背景技術】
【０００２】
光通信システムや無線通信システムなどの送受信器内では、受信信号あるいは送信信号の増幅のために、広帯域ベースバンド増幅器が用いられている。特に、受信用増幅器、送信用増幅器を１チップに集積回路化する場合には、回路内部で差動増幅器が用いられることが多い。これは、非常に高い周波数成分を含む広帯域ベースバンド信号を増幅する場合、差動増幅器は、信号が同相ノイズの影響を受けにくく、単純なバイアス回路でも増幅器が安定に動作する、といった種々の利点を備えているためである。こうした差動増幅器の回路構成は、例えば、非特許文献１に記載されているものがある。
【０００３】
図１０は、第１比較例の差動増幅器１Ｈの回路図である。
図１０に示すように、第１比較例の差動増幅器１Ｈは、トランジスタＱ１，Ｑ２と、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４と、電流源Ｉ１とを備えている。
トランジスタＱ１は、非反転入力端子ＩＮ＋にベース端子が接続され、反転出力端子ＯＵＴ−にコレクタ端子が接続される。トランジスタＱ２は、反転入力端子ＩＮ−にベース端子が接続され、非反転出力端子ＯＵＴ＋にコレクタ端子が接続される。
抵抗Ｒ１は、反転出力端子ＯＵＴ−と電源端子ＶＣＣとの間に接続される。抵抗Ｒ２は、非反転出力端子ＯＵＴ＋と電源端子ＶＣＣとの間に接続される。抵抗Ｒ３は、トランジスタＱ１のエミッタ端子に一端が接続される。抵抗Ｒ４は、トランジスタＱ２のエミッタ端子に一端が接続される。抵抗Ｒ３の他端は、抵抗Ｒ４の他端に接続される。電流源Ｉ１は、一端が電源端子ＶＥＥに接続され、他端が抵抗Ｒ３の他端と抵抗Ｒ４の他端とに接続される。よって、抵抗Ｒ３，Ｒ４は、トランジスタＱ１のエミッタ端子とトランジスタＱ２のエミッタ端子とを接続している。
【０００４】
第１比較例の差動増幅器１Ｈにおいて、非反転入力端子ＩＮ＋と反転入力端子ＩＮ−間に入力された差動信号は、トランジスタＱ１，Ｑ２により差動電流信号に変換される。差動電流信号は更に、抵抗Ｒ１，Ｒ２により差動電圧信号に変換されて、非反転出力端子ＯＵＴ＋と反転出力端子ＯＵＴ−間に出力される。抵抗Ｒ３，Ｒ４は、トランジスタＱ１，Ｑ２にエミッタ負帰還をかけ、電圧利得を低減して広帯域化するとともに、入力される差動信号の大きさに対して線形動作範囲を拡大するために、接続されている。また電流源Ｉ１は、トランジスタＱ１，Ｑ２が動作するために必要なバイアス電流を供給している。
【０００５】
図１１は、第２比較例の差動増幅器１Ｊの回路図である。
第２比較例の差動増幅器１Ｊは、第１比較例の差動増幅器１Ｈとは異なり、トランジスタＱ１のエミッタ端子とトランジスタＱ２のエミッタ端子との間に容量素子Ｃ３が設けられている。トランジスタＱ１のエミッタ端子とトランジスタＱ２のエミッタ端子との間に容量素子Ｃ３が設けられているので、抵抗Ｒ３，Ｒ４によるエミッタ負帰還の効果は、高周波領域で弱まると共に利得が増加する。これにより第２比較例の差動増幅器１Ｊは、第１比較例の差動増幅器１Ｈ（図１０参照）よりも広い通過帯域を得ることができる。
【０００６】
図１２は、差動増幅器の小信号等価回路の差動半回路を示す図である。
図１２の差動増幅器の小信号等価回路の差動半回路を調べることにより、図１０または図１１に示した差動増幅器１Ｈ，１Ｊの小信号特性を解析することができる。
差動半回路において、ノードＮ１が入力端子であり、ノードＮoutが出力端子である。ノードＮ１は、一方に出力インピーダンスＺｉｎを有する入力信号源が接続され、他方に容量Ｃｂｃの一端と容量Ｃｂｅの一端とが接続される。ノードＮ１の電圧をｖ１とする。容量Ｃｂｅの他端は、ノードＮ２に接続されて、インピーダンスＺＥを介してグランドに接地される。ノードＮ２の電圧をｖ２とする。電圧ｖ２は、トランジスタＱ１，Ｑ２のエミッタ端子電圧である。
容量Ｃｂｃの他端は、ノードＮoutに接続される。ノードＮoutは、電流源を介してノードＮ２に接続され、抵抗ＲＬを介してグランドに接地される。ノードＮoutの電圧をｖｏｕｔとする。
ｇｍは、トランジスタＱ１，Ｑ２のそれぞれ相互コンダクタンスである。容量Ｃｂｅは、トランジスタＱ１，Ｑ２それぞれのベース−エミッタ間容量である。容量Ｃｂｃは、トランジスタＱ１，Ｑ２のそれぞれベース−コレクタ間容量である。
また、抵抗ＲＬは、抵抗Ｒ１，Ｒ２の寄与を示している。インピーダンスＺＥは、抵抗Ｒ３，Ｒ４および容量素子Ｃ３の寄与を表している。抵抗Ｒ３，Ｒ４の抵抗値をＲＥ、容量素子Ｃ３の容量値をＣｐｄとすると、第１比較例の回路の場合には、以下の式（１）となる。
【数１】
2015188178.tif 000003
【０００７】
第２比較例の回路の場合には、以下の式（２）となる。
【数２】
2015188178.tif 000004
【０００８】
ｖｉｎは入力端子に接続される入力信号源の電圧である。Ｚｉｎは、入力信号源の出力インピーダンスである。
この差動半回路に対してノードＮ１に関する節点方程式を立てると、以下の式（３）を得る。
【数３】
2015188178.tif 000005
【０００９】
この差動半回路に対してノードＮ２に関する節点方程式を立てると、以下の式（４）を得る。
【数４】
2015188178.tif 000006
【００１０】
この差動半回路に対してノードＮoutに関する節点方程式を立てると、以下の式（５）を得る。
【数５】
2015188178.tif 000007
【００１１】
式（３）〜（５）からｖ１，ｖ２を消去すると、以下の式（６）〜式（８）を得る。
式（６）の分母は、差動増幅器１Ｊの入力容量による帯域の減少を示している。入力信号源の出力インピーダンスＺｉｎを０とすると、式（４）の分母は１となる。このことから判るように、入力信号源の出力インピーダンスＺｉｎの存在を仮定しないと、差動増幅器１Ｊの入力容量が寄与する周波数特性の導出は難しい。
【数６】
2015188178.tif 000008
【００１２】
式（７）のＧは、入力端子電圧ｖ１と出力端子電圧ｖｏｕｔとの比であり、電圧利得を示している。
【数７】
2015188178.tif 000009
【００１３】
式（８）で示されるＡは、エミッタ負帰還の程度を示している。
【数８】
2015188178.tif 000010
【００１４】
図１３は、式（７）により、電圧利得の周波数依存性を計算したものである。図１４に、この計算で用いたパラメタを示す。
第１比較例の差動増幅器１Ｈ（図１０参照）では、１３ｄＢの利得と１３ＧＨｚ程度の帯域とが得られる。第２比較例の差動増幅器１Ｊ（図１１参照）では、１３ｄＢの利得と２５ＧＨｚを超える帯域が得られる。特に、第２比較例の差動増幅器１Ｊでは、容量素子Ｃ３の寄与により、第１比較例とくらべて大幅な帯域の拡大ができていることがわかる。
【先行技術文献】
【非特許文献】
【００１５】
【非特許文献１】Ｐ．Ｒ．グレイ・Ｒ．Ｇ．メイヤー著、永田穣監訳、「超ＬＳＩのためのアナログ集積回路設計技術（上）」、培風館、１９９０年１１月３０日初版、pp.184-185（特に図３、図２９）
【非特許文献２】加本務他著、「バイポーラモノリシックＩＣ化超広帯域増幅回路」、電子通信学会論文誌、Vol.66-C、No.12、pp.967-973（特に図５）
【発明の概要】
【発明が解決しようとする課題】
【００１６】
差動増幅器は、図１３に示した周波数特性より、更に大きな帯域が必要になる場合がある。また、通信システムによっては、受信信号あるいは送信信号の増幅において、高い線形性が要求される場合がある。これらの場合、第１比較例の差動増幅器１Ｈや第２比較例の差動増幅器１Ｊでは、抵抗Ｒ３，Ｒ４からなる抵抗値ＲＥを大きな値とすることによって、帯域を拡大し、線形性を向上することが考えられる。しかし、単純に抵抗Ｒ３，Ｒ４の抵抗値ＲＥを大きな値とすると、容量素子Ｃ３の容量値Ｃｐｄの選択が難しくなる虞がある。
【００１７】
図１５は、電圧利得と群遅延偏差のグラフである。
図１５の上側のグラフの縦軸は、電圧利得を示している。このグラフの横軸は、周波数を示している。このグラフは、第１比較例の差動増幅器１Ｈと第２比較例の差動増幅器１Ｊにおいて、抵抗値ＲＥを、例えば４倍とした場合の電圧利得の周波数依存性を示している。
破線は、容量素子Ｃ３の容量値Ｃｐｄを０．０ｐＦとした場合である。実線は、容量素子Ｃ３の容量値Ｃｐｄを０．０３５ｐＦとした場合である。一点鎖線は、容量素子Ｃ３の容量値Ｃｐｄを０．１ｐＦとした場合である。
容量素子Ｃ３の容量値Ｃｐｄが増加するにつれ、帯域は増加する。しかし、容量素子Ｃ３の容量値Ｃｐｄを０．１ｐＦとすると、ピーキングが過剰になり、周波数特性の平坦性が悪化してしまう。
【００１８】
図１５の下側のグラフの縦軸は、電圧利得を示している。このグラフの横軸は、周波数を示している。このグラフは、群遅延偏差の周波数依存性を示したものである。破線・実線・一点鎖線の意味は、図１５の上側のグラフと同様である。
容量素子Ｃ３の容量値Ｃｐｄを０．０３５ｐＦとした場合には、群遅延特性の平坦性がよく、適正な帯域拡大ができている。しかし、容量値Ｃｐｄを０．１ｐＦとすると、高周波領域での群遅延偏差が大きくなっており、過剰であることがわかる。
【００１９】
一般に群遅延偏差が大きくなると、増幅器の出力波形に乱れが生じるようになることが知られている。帯域の拡大や線形性の向上のために抵抗Ｒ３，Ｒ４の抵抗値を大きくした場合には、容量素子Ｃ３の容量値Ｃｐｄを、０．１ｐＦを下回る大きさで精度よく設定する必要がある。
【００２０】
しかし、一般的な半導体ＩＣプロセスにおいて、０．１ｐＦを下回る容量を精度よく作製することは難しい。通常のＩＣプロセスでは、並行平板モデルでよく近似できることを前提として、単位面積当たりの容量値に面積を乗じることで設計している。しかし、０．１ｐＦを下回る容量の場合には、容量の面積が非常に小さくなり、周辺部との寄生容量の寄与が無視できなくなり、並行平板モデルによる近似の精度が悪くなる。また、パタンサイズ自体が小さいので、加工ばらつきによる容量値のばらつきも大きくなる。このため、小さい容量を高精度でＩＣ内部に作り込むことは難しいという問題があった。
【００２１】
本発明は、前記した問題を解決し、帯域を拡大させ、かつ線形性を向上させて群遅延偏差を抑圧させた差動増幅器を提供することを課題とする。
【課題を解決するための手段】
【００２２】
前記課題を解決するため、請求項１に記載の発明では、非反転入力端子にベース端子が接続され、反転出力端子にコレクタ端子が接続された第１のトランジスタと、反転入力端子にベース端子が接続され、非反転出力端子にコレクタ端子が接続された第２のトランジスタと、前記反転出力端子と第１の電源端子との間に接続された第１の抵抗と、前記非反転出力端子と前記第１の電源端子との間に接続された第２の抵抗と、前記第１のトランジスタのエミッタ端子と前記第２のトランジスタのエミッタ端子とを接続する抵抗群と、前記抵抗群のいずれかにシャント接続される１または複数の容量素子と、第２の電源端子に一端が接続され、前記抵抗群のいずれかのノードに他端が接続された１または複数の電流源と、を備え、前記抵抗群は、前記容量素子でシャントされていない抵抗を１つ以上含む、ことを特徴とする差動増幅器とした。
【００２３】
このようにすることで、集積回路化した差動増幅器の帯域を拡大させ、かつ線形性を向上させて群遅延偏差を抑圧させることができる。
【００２４】
請求項２に記載の発明では、前記抵抗群は、シリアルに接続されると共に、前記第１のトランジスタのエミッタ端子と前記第２のトランジスタのエミッタ端子との間において、線対称に対応する２個の抵抗が同一の抵抗値を有しており、前記容量素子は、前記第１のトランジスタのエミッタ端子と前記第２のトランジスタのエミッタ端子との間において、それぞれ線対称に接続されると共に、線対称な容量値を有しており、前記電流源は、前記第１のトランジスタのエミッタ端子と前記第２のトランジスタのエミッタ端子との間において、前記抵抗群の接続ノード群のうち線対称に対応する２個のノードまたは／および前記抵抗群の接続ノード群の中央のノードに他端が接続される、ことを特徴とする請求項１に記載の差動増幅器とした。
【００２５】
このようにすることで、回路レイアウトに付随する寄生効果の非対称性が差動動作に悪影響を及ぼさないようにすることができる。
【００２６】
請求項３に記載の発明では、前記抵抗群は、前記第１のトランジスタのエミッタ端子と前記第２のトランジスタのエミッタ端子とをシリアルに接続する４個の抵抗からなり、前記容量素子は２個であり、シリアルに接続された前記抵抗群のうち内側の２個の抵抗に、それぞれシャント接続され、前記電流源は、前記第２の電源端子に一端が接続され、シリアルに接続された４個の抵抗の接続ノード群の中央のノードに他端が接続される、ことを特徴とする請求項１に記載の差動増幅器とした。
【００２７】
請求項４に記載の発明では、前記抵抗群は、前記第１のトランジスタのエミッタ端子と前記第２のトランジスタのエミッタ端子とをシリアルに接続する４個の抵抗からなり、前記容量素子は１個であり、シリアルに接続された前記抵抗群のうち内側の２個の抵抗にシャント接続され、前記電流源は、前記第２の電源端子に一端が接続され、シリアルに接続された４個の抵抗の接続ノード群の中央のノードに他端が接続される、ことを特徴とする請求項１に記載の差動増幅器とした。
【００２８】
請求項５に記載の発明では、前記抵抗群は、前記第１のトランジスタのエミッタ端子と前記第２のトランジスタのエミッタ端子とをシリアルに接続する４個の抵抗からなり、前記容量素子は２個であり、シリアルに接続された前記抵抗群のうち外側の２個の抵抗に、それぞれシャント接続され、前記電流源は、前記第２の電源端子に一端が接続され、シリアルに接続された４個の抵抗の接続ノード群の中央のノードに他端が接続される、ことを特徴とする請求項１に記載の差動増幅器とした。
【００２９】
請求項３ないし請求項５のようにすることで、単一の電流源で、請求項１に記載の差動増幅器を構成できる。
【００３０】
請求項６に記載の発明では、前記抵抗群は、前記第１のトランジスタのエミッタ端子と前記第２のトランジスタのエミッタ端子とをシリアルに接続する３個の抵抗からなり、前記容量素子は１個であり、シリアルに接続された前記抵抗群のうち中央の１個の抵抗にシャント接続され、前記電流源は２個であり、それぞれ前記第２の電源端子に一端が接続され、シリアルに接続された前記抵抗群のうち中央の１個の抵抗に、それぞれ他端が接続される、ことを特徴とする請求項１に記載の差動増幅器とした。
【００３１】
請求項７に記載の発明では、前記抵抗群は、前記第１のトランジスタのエミッタ端子と前記第２のトランジスタのエミッタ端子とをシリアルに接続する３個の抵抗からなり、前記容量素子は２個であり、シリアルに接続された前記抵抗群のうち両端の２個の抵抗に、それぞれシャント接続され、前記電流源は２個であり、前記第２の電源端子に一端が接続され、シリアルに接続された前記抵抗群のうち中央の１個の抵抗に、それぞれの他端が接続される、ことを特徴とする請求項１に記載の差動増幅器とした。
【００３２】
請求項８に記載の発明では、前記抵抗群は、前記第１のトランジスタのエミッタ端子と前記第２のトランジスタのエミッタ端子とをシリアルに接続する３個の抵抗からなり、前記容量素子は１個であり、シリアルに接続された前記抵抗群のうち中央の１個の抵抗にシャント接続され、前記電流源は２個であり、前記第２の電源端子に一端が接続され、前記抵抗群の両端にそれぞれの他端が接続される、ことを特徴とする請求項１に記載の差動増幅器とした。
【００３３】
請求項９に記載の発明では、前記抵抗群は、前記第１のトランジスタのエミッタ端子と前記第２のトランジスタのエミッタ端子とをシリアルに接続する３個の抵抗からなり、前記容量素子は２個であり、シリアルに接続された前記抵抗群のうち両端の２個の抵抗に、それぞれシャント接続され、前記電流源は２個であり、前記第２の電源端子に一端が接続され、前記抵抗群の両端にそれぞれの他端が接続される、ことを特徴とする請求項１に記載の差動増幅器とした。
【００３４】
このようにすることで、対称的な第１の電流源と第２の電流源によっても、請求項１の差動増幅器を構成できる。
【００３５】
請求項１０に記載の発明では、前記抵抗群は、前記第１のトランジスタのエミッタ端子と前記第２のトランジスタのエミッタ端子とをシリアルに接続する２個の抵抗からなり、前記容量素子は１個であり、シリアルに接続された前記抵抗群のうちいずれか１個の抵抗にシャント接続され、前記電流源は２個であり、前記第２の電源端子に一端が接続され、前記抵抗群の両端にそれぞれの他端が接続される、ことを特徴とする請求項１に記載の差動増幅器とした。
【００３６】
このようにすることで、差動増幅器を構成する素子数を減らすことができる。
【発明の効果】
【００３７】
本発明によれば、帯域を拡大させ、かつ線形性を向上させて群遅延偏差を抑圧させた差動増幅器が可能となる。
【図面の簡単な説明】
【００３８】
【図１】第１の実施形態における差動増幅器の回路図である。
【図２】電圧利得と群遅延偏差のグラフである。
【図３】第２の実施形態における差動増幅器の回路図である。
【図４】第３の実施形態における差動増幅器の回路図である。
【図５】第４の実施形態における差動増幅器の回路図である。
【図６】第５の実施形態における差動増幅器の回路図である。
【図７】第６の実施形態における差動増幅器の回路図である。
【図８】第７の実施形態における差動増幅器の回路図である。
【図９】第８の実施形態における差動増幅器の回路図である。
【図１０】第１比較例の差動増幅器の回路図である。
【図１１】第２比較例の差動増幅器の回路図である。
【図１２】差動増幅器の小信号等価回路の差動半回路を示す回路図である。
【図１３】電圧利得を示すグラフである。
【図１４】電圧利得を示すグラフを計算する際に用いたパラメタを示す図である。
【図１５】電圧利得と群遅延偏差のグラフである。
【発明を実施するための形態】
【００３９】
次に、本発明を実施するための形態（「実施形態」という）について、適宜図面を参照しながら詳細に説明する。
（第１の実施形態）
図１は、第１の実施形態における差動増幅器１の回路図である。
図１に示すように、差動増幅器１は、トランジスタＱ１，Ｑ２と、抵抗Ｒ１〜Ｒ６と、電流源Ｉ１と、容量素子Ｃ１，Ｃ２とを備えている。
トランジスタＱ１（第１のトランジスタ）は、非反転入力端子ＩＮ＋にベース端子が接続され、反転出力端子ＯＵＴ−にコレクタ端子が接続される。トランジスタＱ２（第２のトランジスタ）は、反転入力端子ＩＮ−にベース端子が接続され、非反転出力端子ＯＵＴ＋にコレクタ端子が接続される。
【００４０】
抵抗Ｒ１（第１の抵抗）は、反転出力端子ＯＵＴ−と電源端子ＶＣＣとの間に接続される。抵抗Ｒ２（第２の抵抗）は、非反転出力端子ＯＵＴ＋と電源端子ＶＣＣとの間に接続される。
抵抗Ｒ３，Ｒ５，Ｒ６，Ｒ４からなる抵抗群は、トランジスタＱ１のエミッタ端子と、トランジスタＱ２のエミッタ端子とを接続する。抵抗Ｒ３は、トランジスタＱ１のエミッタ端子と抵抗Ｒ５との間に接続される。抵抗Ｒ５は、抵抗Ｒ３と抵抗Ｒ６との間に接続される。抵抗Ｒ６は、抵抗Ｒ５と抵抗Ｒ４との間に接続される。抵抗Ｒ４は、抵抗Ｒ６とトランジスタＱ２のエミッタ端子との間に接続される。
抵抗Ｒ３，Ｒ５，Ｒ６，Ｒ４からなる抵抗群は、シリアルに接続されると共に、抵抗Ｒ３と抵抗Ｒ４とが同一の抵抗値を有し、抵抗Ｒ５と抵抗Ｒ６とが同一の抵抗値を有する。抵抗Ｒ３，Ｒ４の組合わせと、抵抗Ｒ５，Ｒ６の組合わせとは、それぞれトランジスタＱ１のエミッタ端子とトランジスタＱ２のエミッタ端子との間において、線対称に対応する２個の抵抗である。
容量素子Ｃ１は、抵抗Ｒ５にシャント接続される。容量素子Ｃ２は、抵抗Ｒ６にシャント接続される。すなわち容量素子Ｃ１，Ｃ２は、シリアルに接続される抵抗群のうち内側の２個の抵抗Ｒ５，Ｒ６に、それぞれシャント接続される。
抵抗Ｒ３，Ｒ４は、容量素子がシャント接続されていない抵抗である。容量素子Ｃ１，Ｃ２は、トランジスタＱ１のエミッタ端子とトランジスタＱ２のエミッタ端子との間において、抵抗Ｒ３，Ｒ５，Ｒ６，Ｒ４からなる抵抗群に、それぞれ線対称に接続される。容量素子Ｃ１，Ｃ２は更に、同一の容量値を有している。容量素子Ｃ１，Ｃ２の容量値は、トランジスタＱ１のエミッタ端子とトランジスタＱ２のエミッタ端子との間において、線対称の関係を有する。
【００４１】
電流源Ｉ１は、電源端子ＶＥＥに一端が接続され、抵抗Ｒ５，Ｒ６の接続ノードに他端が接続される。電流源Ｉ１の他端は、トランジスタＱ１のエミッタ端子とトランジスタＱ２のエミッタ端子との間において、抵抗Ｒ３，Ｒ５，Ｒ６，Ｒ４からなる抵抗群の接続ノード群の中央のノードに接続される。電流源Ｉ１は、抵抗Ｒ５，Ｒ６の接続ノードから電源端子ＶＥＥへの方向に所定の電流を流す。
回路レイアウトに付随する寄生効果の非対称性が差動動作に悪影響を及ぼさないようにするため、各素子の接続トポロジと、各素子の抵抗値・容量値・電流値などは、対称的になるようにレイアウトされる。
【００４２】
第１の実施形態の差動増幅器１の小信号特性は、差動増幅器１の小信号等価回路の差動半回路（図１２参照）において、エミッタ負帰還を生じるインピーダンスＺＥが、抵抗Ｒ３，Ｒ４，Ｒ５，Ｒ６と容量素子Ｃ１，Ｃ２からの寄与となることを除くと、第１比較例や第２比較例と同様の手法により、解析することができる。
【００４３】
図１のように構成した差動増幅器１の差動半回路では、抵抗Ｒ３，Ｒ４の抵抗値をＲＥ１、抵抗Ｒ５，Ｒ６の抵抗値をＲＥ２、容量素子Ｃ１，Ｃ２の容量値をＣｐとすると、エミッタ負帰還を生じるインピーダンスＺＥは、式（９）で表される。
【数９】
2015188178.tif 000011
【００４４】
図２は、電圧利得と群遅延偏差のグラフである。
荒い破線は、第１比較例の場合である。細かな破線は、第２比較例の容量素子Ｃ３の容量値Ｃｐｄを０．０３５ｐＦとした場合である。実線は、第１の実施形態の差動増幅器１において、容量素子Ｃ１，Ｃ２の容量値をＣｐとした場合である。なお、第１の実施形態において、抵抗値ＲＥ１は６０Ωとし、抵抗値ＲＥ２は１４０Ωとした。
図２の上側のグラフの縦軸は、電圧利得を示している。このグラフの横軸は、周波数を示している。このグラフは、第１の実施形態と第１比較例と第２比較例の電圧利得の周波数依存性を示している。図２の下側のグラフの縦軸は、群遅延偏差を示している。このグラフの横軸は、共通する周波数を示している。このグラフは、第１の実施形態と第１比較例と第２比較例の群遅延偏差の周波数依存性を示している。
第１の実施形態では、容量素子Ｃ１，Ｃ２の容量値Ｃｐを、０.１ｐＦとしていているが、過剰ピーキングや群遅延偏差の乱れは見られず、良好な特性が得られている。つまり、第１の実施形態の差動増幅器１（図１参照）の回路構成によれば、通常の半導体ＩＣプロセスにおいて、比較的精度よく作製することのできる大きさの容量を用いて、広帯域であり、良好な群遅延特性を有し、かつ高い線形性を有する差動増幅器１を作製することができる。
【００４５】
（第２の実施形態）
図３は、第２の実施形態における差動増幅器の回路図である。
図３に示すように、差動増幅器１Ａは、トランジスタＱ１，Ｑ２と、抵抗Ｒ１〜Ｒ６と、電流源Ｉ１と、容量素子Ｃ３とを備えている。
トランジスタＱ１（第１のトランジスタ）は、非反転入力端子ＩＮ＋にベース端子が接続され、反転出力端子ＯＵＴ−にコレクタ端子が接続される。トランジスタＱ２（第２のトランジスタ）は、反転入力端子ＩＮ−にベース端子が接続され、非反転出力端子ＯＵＴ＋にコレクタ端子が接続される。
【００４６】
抵抗Ｒ１（第１の抵抗）は、反転出力端子ＯＵＴ−と電源端子ＶＣＣとの間に接続される。抵抗Ｒ２（第２の抵抗）は、非反転出力端子ＯＵＴ＋と電源端子ＶＣＣとの間に接続される。
抵抗Ｒ３，Ｒ５，Ｒ６，Ｒ４からなる抵抗群は、トランジスタＱ１のエミッタ端子と、トランジスタＱ２のエミッタ端子とを接続する。抵抗Ｒ３は、トランジスタＱ１のエミッタ端子と抵抗Ｒ５との間に接続される。抵抗Ｒ５は、抵抗Ｒ３と抵抗Ｒ６との間に接続される。抵抗Ｒ６は、抵抗Ｒ５と抵抗Ｒ４との間に接続される。抵抗Ｒ４は、抵抗Ｒ６とトランジスタＱ２のエミッタ端子との間に接続される。
抵抗Ｒ３，Ｒ５，Ｒ６，Ｒ４からなる抵抗群は、シリアルに接続されると共に、抵抗Ｒ３と抵抗Ｒ４とが同一の抵抗値を有し、抵抗Ｒ５と抵抗Ｒ６とが同一の抵抗値を有する。抵抗Ｒ３，Ｒ４の組合わせと、抵抗Ｒ５，Ｒ６の組合わせとは、それぞれトランジスタＱ１のエミッタ端子とトランジスタＱ２のエミッタ端子との間において、線対称に対応する２個の抵抗である。
【００４７】
容量素子Ｃ３は、抵抗Ｒ３と抵抗Ｒ５の接続ノードと抵抗Ｒ４と抵抗Ｒ６の接続ノードとの間に接続される。すなわち容量素子Ｃ３は、抵抗Ｒ５と抵抗Ｒ６とにシャント接続される。抵抗Ｒ３，Ｒ４は、容量素子がシャント接続されていない抵抗である。容量素子Ｃ３は、トランジスタＱ１のエミッタ端子とトランジスタＱ２のエミッタ端子との間において、線対称の中心になるように接続される。容量素子Ｃ３は線対称の中心になるように接続されるので、その容量値も線対称の関係を有する。
電流源Ｉ１は、電源端子ＶＥＥに一端が接続され、抵抗Ｒ５，Ｒ６の接続ノードに他端が接続される。電流源Ｉ１の他端は、トランジスタＱ１のエミッタ端子とトランジスタＱ２のエミッタ端子との間において、抵抗Ｒ３，Ｒ５，Ｒ６，Ｒ４からなる抵抗群の接続ノード群の中央のノードに接続される。電流源Ｉ１は、抵抗Ｒ５，Ｒ６の接続ノードから電源端子ＶＥＥへの方向に所定の電流を流す。
【００４８】
第２の実施形態の差動増幅器１Ａでは、エミッタ負帰還を生じるインピーダンスＺＥは抵抗Ｒ３，Ｒ４，Ｒ５，Ｒ６と容量素子Ｃ３からの寄与により決まる。抵抗Ｒ３，Ｒ４の抵抗値をＲＥ１、抵抗Ｒ５，Ｒ６の抵抗値をＲＥ２、容量素子Ｃ３の容量値をＣｐｄとすると、エミッタ負帰還を生じるインピーダンスＺＥは、式（１０）で表される。
【数１０】
2015188178.tif 000012
【００４９】
式（１０）と式（９）とを比較すると、容量素子Ｃ３の容量値Ｃｐｄを０.０５ｐＦとすれば、抵抗Ｒ３，Ｒ４，Ｒ５，Ｒ６の抵抗値は、第１の実施形態の差動増幅器１（図１参照）と同一の特性が得られることが分かる。０.０５ｐＦの容量素子Ｃ３は、例えば０.１ｐＦの容量を２個直列接続することによっても作製できることを利用すると、第２の実施形態の差動増幅器１Ａの回路構成によれば、通常の半導体ＩＣプロセスにおいて、比較的精度よく作製することのできる大きさの容量を用いて、広帯域であり、良好な群遅延特性を有し、かつ高い線形性を有する差動増幅器１Ａを作製することができる。
【００５０】
（第３の実施形態）
図４は、第３の実施形態における差動増幅器１Ｂの回路図である。
図４に示すように、差動増幅器１Ｂは、トランジスタＱ１，Ｑ２と、抵抗Ｒ１〜Ｒ６と、電流源Ｉ１と、容量素子Ｃ１，Ｃ２とを備えている。
トランジスタＱ１（第１のトランジスタ）は、非反転入力端子ＩＮ＋にベース端子が接続され、反転出力端子ＯＵＴ−にコレクタ端子が接続される。トランジスタＱ２（第２のトランジスタ）は、反転入力端子ＩＮ−にベース端子が接続され、非反転出力端子ＯＵＴ＋にコレクタ端子が接続される。
【００５１】
抵抗Ｒ１（第１の抵抗）は、反転出力端子ＯＵＴ−と電源端子ＶＣＣとの間に接続される。抵抗Ｒ２（第２の抵抗）は、非反転出力端子ＯＵＴ＋と電源端子ＶＣＣとの間に接続される。
抵抗Ｒ３，Ｒ５，Ｒ６，Ｒ４からなる抵抗群は、トランジスタＱ１のエミッタ端子と、トランジスタＱ２のエミッタ端子とを接続する。抵抗Ｒ３は、トランジスタＱ１のエミッタ端子と抵抗Ｒ５との間に接続される。抵抗Ｒ５は、抵抗Ｒ３と抵抗Ｒ６との間に接続される。抵抗Ｒ６は、抵抗Ｒ５と抵抗Ｒ４との間に接続される。抵抗Ｒ４は、抵抗Ｒ６とトランジスタＱ２のエミッタ端子との間に接続される。
抵抗Ｒ３，Ｒ５，Ｒ６，Ｒ４からなる抵抗群は、シリアルに接続されると共に、抵抗Ｒ３と抵抗Ｒ４とが同一の抵抗値を有し、抵抗Ｒ５と抵抗Ｒ６とが同一の抵抗値を有する。抵抗Ｒ３，Ｒ４の組合わせと、抵抗Ｒ５，Ｒ６の組合わせとは、それぞれトランジスタＱ１のエミッタ端子とトランジスタＱ２のエミッタ端子との間において、線対称に対応する２個の抵抗である。
【００５２】
容量素子Ｃ１は、抵抗Ｒ３にシャント接続される。容量素子Ｃ２は、抵抗Ｒ４にシャント接続される。すなわち容量素子Ｃ１，Ｃ２は、シリアルに接続される抵抗群のうち外側の２個の抵抗Ｒ３，Ｒ４に、それぞれシャント接続される。
抵抗Ｒ５，Ｒ６は、容量素子がシャント接続されていない抵抗である。容量素子Ｃ１，Ｃ２は、トランジスタＱ１のエミッタ端子とトランジスタＱ２のエミッタ端子との間において、抵抗Ｒ３，Ｒ５，Ｒ６，Ｒ４からなる抵抗群に、それぞれ線対称に接続される。容量素子Ｃ１，Ｃ２は更に、同一の容量値を有している。容量素子Ｃ１，Ｃ２の容量値は、トランジスタＱ１のエミッタ端子とトランジスタＱ２のエミッタ端子との間において、線対称の関係を有する。
電流源Ｉ１は、電源端子ＶＥＥに一端が接続され、抵抗Ｒ５，Ｒ６の接続ノードに他端が接続される。電流源Ｉ１の他端は、トランジスタＱ１のエミッタ端子とトランジスタＱ２のエミッタ端子との間において、抵抗Ｒ３，Ｒ５，Ｒ６，Ｒ４からなる抵抗群の接続ノード群の中央のノードに接続される。電流源Ｉ１は、抵抗Ｒ５，Ｒ６の接続ノードから電源端子ＶＥＥへの方向に所定の電流を流す。
【００５３】
第３の実施形態の差動増幅器１Ｂでは、エミッタ負帰還を生じるインピーダンスＺＥは抵抗Ｒ３，Ｒ４，Ｒ５，Ｒ６、容量素子Ｃ１，Ｃ２からの寄与により決まる。ここで、抵抗Ｒ３，Ｒ４の抵抗値をＲＥ２、抵抗Ｒ５，Ｒ６の抵抗値をＲＥ１、容量素子Ｃ１，Ｃ２の容量値をＣｐとすると、エミッタ負帰還を生じるインピーダンスＺＥの計算式は、式（９）と一致する。このため、第３の実施形態の差動増幅器１Ｂ（図４参照）の回路構成によれば、通常の半導体ＩＣプロセスにおいて、比較的精度よく作製することのできる大きさの容量を用いて、広帯域であり、良好な群遅延特性を有し、かつ高い線形性を有する差動増幅器１Ｂを作製することができる。
【００５４】
（第４の実施形態）
図５は、第４の実施形態における差動増幅器１Ｃの回路図である。
図５に示すように、差動増幅器１Ｃは、トランジスタＱ１，Ｑ２と、抵抗Ｒ１〜Ｒ４，Ｒ７と、電流源Ｉ１，Ｉ２と、容量素子Ｃ３とを備えている。
トランジスタＱ１（第１のトランジスタ）は、非反転入力端子ＩＮ＋にベース端子が接続され、反転出力端子ＯＵＴ−にコレクタ端子が接続される。トランジスタＱ２（第２のトランジスタ）は、反転入力端子ＩＮ−にベース端子が接続され、非反転出力端子ＯＵＴ＋にコレクタ端子が接続される。
【００５５】
抵抗Ｒ１（第１の抵抗）は、反転出力端子ＯＵＴ−と電源端子ＶＣＣとの間に接続される。抵抗Ｒ２（第２の抵抗）は、非反転出力端子ＯＵＴ＋と電源端子ＶＣＣとの間に接続される。
抵抗Ｒ３，Ｒ７，Ｒ４からなる抵抗群は、トランジスタＱ１のエミッタ端子と、トランジスタＱ２のエミッタ端子とを接続する。抵抗Ｒ３は、トランジスタＱ１のエミッタ端子と抵抗Ｒ７との間に接続される。抵抗Ｒ７は、抵抗Ｒ３と抵抗Ｒ４との間に接続される。抵抗Ｒ４は、抵抗Ｒ７とトランジスタＱ２のエミッタ端子との間に接続される。
抵抗Ｒ３，Ｒ７，Ｒ４からなる抵抗群は、シリアルに接続されると共に、抵抗Ｒ３と抵抗Ｒ４とが同一の抵抗値を有する。抵抗Ｒ３，Ｒ４の組合わせは、トランジスタＱ１のエミッタ端子とトランジスタＱ２のエミッタ端子との間において、線対称に対応する２個の抵抗である。
【００５６】
容量素子Ｃ３は、抵抗Ｒ７にシャント接続される。すなわち容量素子Ｃ３は、シリアルに接続された抵抗群のうち中央の１個の抵抗Ｒ７にシャント接続される。抵抗Ｒ３，Ｒ４は、容量素子がシャント接続されていない抵抗である。容量素子Ｃ３は、トランジスタＱ１のエミッタ端子とトランジスタＱ２のエミッタ端子との間において、線対称の中心になるように接続される。容量素子Ｃ３は線対称の中心になるように接続されるので、その容量値も線対称の関係を有する。
電流源Ｉ１は、電源端子ＶＥＥに一端が接続され、抵抗Ｒ３，Ｒ７と容量素子Ｃ３との接続ノードに他端が接続される。電流源Ｉ１は、抵抗Ｒ３，Ｒ７と容量素子Ｃ３との接続ノードから電源端子ＶＥＥへの方向に所定の電流を流す。
電流源Ｉ２は、電源端子ＶＥＥに一端が接続され、抵抗Ｒ７，Ｒ４と容量素子Ｃ３との接続ノードに他端が接続される。電流源Ｉ２は、抵抗Ｒ７，Ｒ４と容量素子Ｃ３との接続ノードから電源端子ＶＥＥへの方向に所定の電流を流す。電流源Ｉ１，Ｉ２は、トランジスタＱ１のエミッタ端子とトランジスタＱ２のエミッタ端子との間において、抵抗群の接続ノード群のうち線対称に対応する２個のノードに他端が接続される。
更に、電流源Ｉ１の電流供給能力およびその特性は、電流源Ｉ２と同一である。
【００５７】
第４の実施形態の差動増幅器１Ｃでは、エミッタ負帰還を生じるインピーダンスＺＥは抵抗Ｒ３，Ｒ４，Ｒ７と容量素子Ｃ３からの寄与により決まる。ここで、抵抗Ｒ３，Ｒ４の抵抗値をＲＥ１、抵抗Ｒ７の抵抗値を２ＲＥ２、容量素子Ｃ３の容量値をＣｐｄとする。抵抗Ｒ７はシリアルに接続された抵抗群のうち中央の１個なので、これを半回路にするためには、抵抗値ＲＥ２の２倍を抵抗Ｒ７の抵抗値としなければならない。このとき、エミッタ負帰還を生じるインピーダンスＺＥの計算式は、式（１０）と一致する。
このため、第２の実施形態の差動増幅器１Ａ（図３参照）と同様の容量構成の工夫をすることにより、第４の実施形態の差動増幅器１Ｃの回路構成によっても、通常の半導体ＩＣプロセスにおいて、比較的精度よく作製することのできる大きさの容量を用いて、広帯域であり、良好な群遅延特性を有し、かつ高い線形性を有する差動増幅器１Ｃを作製することができる。
【００５８】
（第５の実施形態）
図６は、第５の実施形態における差動増幅器１Ｄの回路図である。
図６に示すように、差動増幅器１Ｄは、トランジスタＱ１，Ｑ２と、抵抗Ｒ１〜Ｒ４，Ｒ７と、電流源Ｉ１，Ｉ２と、容量素子Ｃ１，Ｃ２とを備えている。
トランジスタＱ１（第１のトランジスタ）は、非反転入力端子ＩＮ＋にベース端子が接続され、反転出力端子ＯＵＴ−にコレクタ端子が接続される。トランジスタＱ２（第２のトランジスタ）は、反転入力端子ＩＮ−にベース端子が接続され、非反転出力端子ＯＵＴ＋にコレクタ端子が接続される。
【００５９】
抵抗Ｒ１（第１の抵抗）は、反転出力端子ＯＵＴ−と電源端子ＶＣＣとの間に接続される。抵抗Ｒ２（第２の抵抗）は、非反転出力端子ＯＵＴ＋と電源端子ＶＣＣとの間に接続される。
抵抗Ｒ３，Ｒ７，Ｒ４からなる抵抗群は、トランジスタＱ１のエミッタ端子と、トランジスタＱ２のエミッタ端子とを接続する。抵抗Ｒ３は、トランジスタＱ１のエミッタ端子と抵抗Ｒ７との間に接続される。抵抗Ｒ７は、抵抗Ｒ３と抵抗Ｒ４との間に接続される。抵抗Ｒ４は、抵抗Ｒ７とトランジスタＱ２のエミッタ端子との間に接続される。
抵抗Ｒ３，Ｒ７，Ｒ４からなる抵抗群は、シリアルに接続されると共に、抵抗Ｒ３と抵抗Ｒ４とが同一の抵抗値を有する。抵抗Ｒ３，Ｒ４の組合わせは、トランジスタＱ１のエミッタ端子とトランジスタＱ２のエミッタ端子との間において、線対称に対応する２個の抵抗である。
【００６０】
容量素子Ｃ１は、抵抗Ｒ３にシャント接続される。容量素子Ｃ２は、抵抗Ｒ４にシャント接続される。すなわち容量素子Ｃ１，Ｃ２は、シリアルに接続された抵抗群のうち両端の２個の抵抗に、それぞれシャント接続される。
抵抗Ｒ７は、容量素子がシャント接続されていない抵抗である。容量素子Ｃ１，Ｃ２は、トランジスタＱ１のエミッタ端子とトランジスタＱ２のエミッタ端子との間において、抵抗Ｒ３，Ｒ７，Ｒ４からなる抵抗群に、それぞれ線対称に接続される。容量素子Ｃ１，Ｃ２は更に、同一の容量値を有している。容量素子Ｃ１，Ｃ２の容量値は、トランジスタＱ１のエミッタ端子とトランジスタＱ２のエミッタ端子との間において、線対称の関係を有する。
【００６１】
電流源Ｉ１は、電源端子ＶＥＥに一端が接続され、抵抗Ｒ３，Ｒ７と容量素子Ｃ１との接続ノードに他端が接続される。電流源Ｉ１は、抵抗Ｒ３，Ｒ７と容量素子Ｃ１との接続ノードから電源端子ＶＥＥへの方向に所定の電流を流す。
電流源Ｉ２は、電源端子ＶＥＥに一端が接続され、抵抗Ｒ７，Ｒ４と容量素子Ｃ２との接続ノードに他端が接続される。電流源Ｉ２は、抵抗Ｒ７，Ｒ４と容量素子Ｃ２との接続ノードから電源端子ＶＥＥへの方向に所定の電流を流す。電流源Ｉ１，Ｉ２は、トランジスタＱ１のエミッタ端子とトランジスタＱ２のエミッタ端子との間において、抵抗群の接続ノード群のうち線対称に対応する２個のノードに他端が接続される。
更に、電流源Ｉ１の電流供給能力およびその特性は、電流源Ｉ２と同一である。
【００６２】
第５の実施形態の差動増幅器１Ｄでは、エミッタ負帰還を生じるインピーダンスＺＥは抵抗Ｒ３，Ｒ７，Ｒ４と容量素子Ｃ１，Ｃ２からの寄与により決まる。ここで、抵抗Ｒ３，Ｒ４の抵抗値をＲＥ２、抵抗Ｒ７の抵抗値を２ＲＥ１、容量素子Ｃ１，Ｃ２の容量値をＣｐｄとする。抵抗Ｒ７はシリアルに接続された抵抗群のうち中央の１個なので、これを半回路にするためには、抵抗値ＲＥ２の２倍を抵抗Ｒ７の抵抗値としなければならない。このとき、エミッタ負帰還を生じるインピーダンスＺＥの計算式は、式（９）と一致する。このため、第５の実施形態の差動増幅器１Ｄ（図６参照）の回路構成によれば、通常の半導体ＩＣプロセスにおいて、比較的精度よく作製することのできる大きさの容量を用いて、広帯域であり、良好な群遅延特性を有し、かつ高い線形性を有する差動増幅器１Ｄを作製することができる。
【００６３】
（第６の実施形態）
図７は、第６の実施形態における差動増幅器１Ｅの回路図である。
図７に示すように、差動増幅器１Ｅは、トランジスタＱ１，Ｑ２と、抵抗Ｒ１〜Ｒ４，Ｒ７と、電流源Ｉ１，Ｉ２と、容量素子Ｃ３とを備えている。
トランジスタＱ１（第１のトランジスタ）は、非反転入力端子ＩＮ＋にベース端子が接続され、反転出力端子ＯＵＴ−にコレクタ端子が接続される。トランジスタＱ２（第２のトランジスタ）は、反転入力端子ＩＮ−にベース端子が接続され、非反転出力端子ＯＵＴ＋にコレクタ端子が接続される。
【００６４】
抵抗Ｒ１（第１の抵抗）は、反転出力端子ＯＵＴ−と電源端子ＶＣＣとの間に接続される。抵抗Ｒ２（第２の抵抗）は、非反転出力端子ＯＵＴ＋と電源端子ＶＣＣとの間に接続される。
抵抗Ｒ３，Ｒ７，Ｒ４からなる抵抗群は、トランジスタＱ１のエミッタ端子と、トランジスタＱ２のエミッタ端子とを接続する。抵抗Ｒ３は、トランジスタＱ１のエミッタ端子と抵抗Ｒ７との間に接続される。抵抗Ｒ７は、抵抗Ｒ３と抵抗Ｒ４との間に接続される。抵抗Ｒ４は、抵抗Ｒ７とトランジスタＱ２のエミッタ端子との間に接続される。
抵抗Ｒ３，Ｒ７，Ｒ４からなる抵抗群は、シリアルに接続されると共に、抵抗Ｒ３と抵抗Ｒ４とが同一の抵抗値を有する。抵抗Ｒ３，Ｒ４の組合わせは、トランジスタＱ１のエミッタ端子とトランジスタＱ２のエミッタ端子との間において、線対称に対応する２個の抵抗である。
【００６５】
容量素子Ｃ３は、抵抗Ｒ７にシャント接続される。すなわち容量素子Ｃ３は、シリアルに接続された抵抗群のうち中央の１個の抵抗Ｒ７にシャント接続される。
抵抗Ｒ３，Ｒ４は、容量素子がシャント接続されていない抵抗である。容量素子Ｃ３は、トランジスタＱ１のエミッタ端子とトランジスタＱ２のエミッタ端子との間において、抵抗Ｒ３，Ｒ７，Ｒ４からなる抵抗群に、線対称の中心になるように接続される。容量素子Ｃ３は線対称の中心になるように接続されるので、その容量値も線対称の関係を有する。
【００６６】
電流源Ｉ１は、電源端子ＶＥＥに一端が接続され、抵抗Ｒ３とトランジスタＱ１のエミッタ端子との接続ノードに他端が接続される。電流源Ｉ１は、抵抗Ｒ３とトランジスタＱ１のエミッタ端子との接続ノードから電源端子ＶＥＥへの方向に所定の電流を流す。
電流源Ｉ２は、電源端子ＶＥＥに一端が接続され、抵抗Ｒ４とトランジスタＱ２のエミッタ端子との接続ノードに他端が接続される。電流源Ｉ２は、抵抗Ｒ４とトランジスタＱ２のエミッタ端子との接続ノードから電源端子ＶＥＥへの方向に所定の電流を流す。電流源Ｉ１，Ｉ２は、トランジスタＱ１のエミッタ端子とトランジスタＱ２のエミッタ端子との間において、抵抗群の接続ノード群のうち線対称に対応する２個のノードに他端が接続される。
【００６７】
第６の実施形態の差動増幅器１Ｅでは、エミッタ負帰還を生じるインピーダンスＺＥは抵抗Ｒ３，Ｒ４，Ｒ７と、容量素子Ｃ３からの寄与により決まる。ここで、抵抗Ｒ３，Ｒ４の抵抗値をＲＥ１、抵抗Ｒ７の抵抗値を２ＲＥ２、容量素子Ｃ３の容量値をＣｐｄとする。抵抗Ｒ７はシリアルに接続された抵抗群のうち中央の１個なので、これを半回路にするためには、抵抗値ＲＥ２の２倍を抵抗Ｒ７の抵抗値としなければならない。このとき、エミッタ負帰還を生じるインピーダンスＺＥの計算式は、式（１０）と一致する。このため、第２の実施形態の差動増幅器１Ａ（図３参照）と同様の容量構成の工夫をすることにより、第６の実施形態の差動増幅器１Ｅ（図７参照）の回路構成によれば、通常の半導体ＩＣプロセスにおいて、比較的精度よく作製することのできる大きさの容量を用いて、広帯域であり、良好な群遅延特性を有し、かつ高い線形性を有する差動増幅器１Ｅを作製することができる。
【００６８】
（第７の実施形態）
図８は、第７の実施形態における差動増幅器１Ｆの回路図である。
図８に示すように、差動増幅器１Ｆは、トランジスタＱ１，Ｑ２と、抵抗Ｒ１〜Ｒ４，Ｒ７と、電流源Ｉ１，Ｉ２と、容量素子Ｃ１，Ｃ２とを備えている。
トランジスタＱ１（第１のトランジスタ）は、非反転入力端子ＩＮ＋にベース端子が接続され、反転出力端子ＯＵＴ−にコレクタ端子が接続される。トランジスタＱ２（第２のトランジスタ）は、反転入力端子ＩＮ−にベース端子が接続され、非反転出力端子ＯＵＴ＋にコレクタ端子が接続される。
【００６９】
抵抗Ｒ１（第１の抵抗）は、反転出力端子ＯＵＴ−と電源端子ＶＣＣとの間に接続される。抵抗Ｒ２（第２の抵抗）は、非反転出力端子ＯＵＴ＋と電源端子ＶＣＣとの間に接続される。
抵抗Ｒ３，Ｒ７，Ｒ４からなる抵抗群は、トランジスタＱ１のエミッタ端子と、トランジスタＱ２のエミッタ端子とを接続する。抵抗Ｒ３は、トランジスタＱ１のエミッタ端子と抵抗Ｒ７との間に接続される。抵抗Ｒ７は、抵抗Ｒ３と抵抗Ｒ４との間に接続される。抵抗Ｒ４は、抵抗Ｒ７とトランジスタＱ２のエミッタ端子との間に接続される。
抵抗Ｒ３，Ｒ７，Ｒ４からなる抵抗群は、シリアルに接続されると共に、抵抗Ｒ３と抵抗Ｒ４とが同一の抵抗値を有する。抵抗Ｒ３，Ｒ４の組合わせは、トランジスタＱ１のエミッタ端子とトランジスタＱ２のエミッタ端子との間において、線対称に対応する２個の抵抗である。
【００７０】
容量素子Ｃ１は、抵抗Ｒ３にシャント接続される。容量素子Ｃ２は、抵抗Ｒ４にシャント接続される。抵抗Ｒ７は、容量素子がシャント接続されていない抵抗である。容量素子Ｃ１，Ｃ２は、トランジスタＱ１のエミッタ端子とトランジスタＱ２のエミッタ端子との間において、抵抗Ｒ３，Ｒ７，Ｒ４からなる抵抗群に、それぞれ線対称に接続される。容量素子Ｃ１，Ｃ２は、同一の容量値を有している。容量素子Ｃ１，Ｃ２の容量値は、トランジスタＱ１のエミッタ端子とトランジスタＱ２のエミッタ端子との間において、線対称の関係を有する。
【００７１】
電流源Ｉ１は、電源端子ＶＥＥに一端が接続され、抵抗Ｒ３とトランジスタＱ１のエミッタ端子との接続ノードに他端が接続される。電流源Ｉ１は、抵抗Ｒ３とトランジスタＱ１のエミッタ端子との接続ノードから電源端子ＶＥＥへの方向に所定の電流を流す。
電流源Ｉ２は、電源端子ＶＥＥに一端が接続され、抵抗Ｒ４とトランジスタＱ２のエミッタ端子との接続ノードに他端が接続される。電流源Ｉ２は、抵抗Ｒ４とトランジスタＱ２のエミッタ端子との接続ノードから電源端子ＶＥＥへの方向に所定の電流を流す。電流源Ｉ１，Ｉ２は、トランジスタＱ１のエミッタ端子とトランジスタＱ２のエミッタ端子との間において、抵抗群の接続ノード群のうち線対称に対応する２個のノードに他端が接続される。
【００７２】
第７の実施形態の差動増幅器１Ｆでは、エミッタ負帰還を生じるインピーダンスＺＥは、抵抗Ｒ３，Ｒ４，Ｒ７と、容量素子Ｃ１，Ｃ２からの寄与により決まる。ここで、抵抗Ｒ３，Ｒ４の抵抗値をＲＥ２、抵抗Ｒ７の抵抗値を２ＲＥ１、容量素子Ｃ１，Ｃ２の容量値をＣｐとする。抵抗Ｒ７はシリアルに接続された抵抗群のうち中央の１個なので、これを半回路にするためには、抵抗値ＲＥ２の２倍を抵抗Ｒ７の抵抗値としなければならない。このとき、エミッタ負帰還を生じるインピーダンスＺＥの計算式は、式（９）と一致する。このため、第７の実施形態の差動増幅器１Ｆ（図８参照）の回路構成によれば、通常の半導体ＩＣプロセスにおいて、比較的精度よく作製することのできる大きさの容量を用いて、広帯域であり、良好な群遅延特性を有し、かつ高い線形性を有する差動増幅器１Ｆを作製することができる。
【００７３】
（第８の実施形態）
図９は、第８の実施形態における差動増幅器１Ｇの回路図である。
図９に示すように、差動増幅器１Ｇは、トランジスタＱ１，Ｑ２と、抵抗Ｒ１，Ｒ２，Ｒ８，Ｒ９と、電流源Ｉ１，Ｉ２と、容量素子Ｃ４とを備えている。
トランジスタＱ１（第１のトランジスタ）は、非反転入力端子ＩＮ＋にベース端子が接続され、反転出力端子ＯＵＴ−にコレクタ端子が接続される。トランジスタＱ２（第２のトランジスタ）は、反転入力端子ＩＮ−にベース端子が接続され、非反転出力端子ＯＵＴ＋にコレクタ端子が接続される。
【００７４】
抵抗Ｒ１（第１の抵抗）は、反転出力端子ＯＵＴ−と電源端子ＶＣＣとの間に接続される。抵抗Ｒ２（第２の抵抗）は、非反転出力端子ＯＵＴ＋と電源端子ＶＣＣとの間に接続される。
抵抗Ｒ８，Ｒ９からなる抵抗群は、トランジスタＱ１のエミッタ端子と、トランジスタＱ２のエミッタ端子とを接続する。抵抗Ｒ８は、トランジスタＱ１のエミッタ端子と抵抗Ｒ９との間に接続される。抵抗Ｒ９は、抵抗Ｒ８とトランジスタＱ２のエミッタ端子との間に接続される。抵抗Ｒ８，Ｒ９からなる抵抗群は、シリアルに接続される。
【００７５】
容量素子Ｃ４は、抵抗Ｒ９にシャント接続される。抵抗Ｒ８は、容量素子がシャント接続されていない抵抗である。容量素子Ｃ４は、抵抗Ｒ８，Ｒ９の直列接続の非対称的な位置に接続される。
電流源Ｉ１は、電源端子ＶＥＥに一端が接続され、抵抗Ｒ８とトランジスタＱ１のエミッタ端子との接続ノードに他端が接続される。電流源Ｉ１は、抵抗Ｒ８とトランジスタＱ１のエミッタ端子との接続ノードから電源端子ＶＥＥへの方向に所定の電流を流す。
電流源Ｉ２は、電源端子ＶＥＥに一端が接続され、抵抗Ｒ９とトランジスタＱ２のエミッタ端子との接続ノードに他端が接続される。電流源Ｉ２は、抵抗Ｒ９とトランジスタＱ２のエミッタ端子との接続ノードから電源端子ＶＥＥへの方向に所定の電流を流す。電流源Ｉ１，Ｉ２は、トランジスタＱ１のエミッタ端子とトランジスタＱ２のエミッタ端子との間において、抵抗群の接続ノード群のうち線対称に対応する２個のノードに他端が接続される。
【００７６】
第８の実施形態における差動増幅器１Ｇでは、エミッタ負帰還を生じるインピーダンスＺＥは、抵抗Ｒ８，Ｒ９と、容量素子Ｃ４からの寄与により決まる。ここで、抵抗Ｒ８の抵抗値を２ＲＥ１、抵抗Ｒ９の抵抗値を２ＲＥ２、容量素子Ｃ４の容量値をＣｐｄとすると、エミッタ負帰還を生じるインピーダンスＺＥの計算式は、式（１０）と一致する。
このため、第７の実施形態における差動増幅器１Ｆ（図８参照）と同様の容量構成の工夫をすることにより、第８の実施形態における差動増幅器１Ｇ（図９参照）の回路構成によっても、通常の半導体ＩＣプロセスにおいて、比較的精度よく作製することのできる大きさの容量を用いて、広帯域であり、良好な群遅延特性を有し、かつ高い線形性を有する差動増幅器を作製することができる。
【００７７】
通常の広帯域差動増幅器の回路構成は、回路レイアウトに付随する寄生効果の非対称性が差動動作に悪影響を及ぼさないようにするため、第１の実施形態ないし第７の実施形態に示したように、対称な回路構成とすることが多い。第８の実施形態の差動増幅器１Ｇ（図９参照）はそのような回路構成とはなっていない。しかし、第８の実施形態の差動増幅器１Ｇは、寄生効果の非対称性を抑圧可能なように回路レイアウトをすることによって、回路を構成する素子数を、第１〜第７の実施形態の差動増幅器よりも削減できるという利点がある。
【００７８】
（変形例）
本発明は、上記実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲で、変更実施が可能であり、例えば、次の（ａ）〜（ｃ）のようなものがある。
（ａ）  第１〜第８の実施形態において、電流源Ｉ１および電流源Ｉ２は、既知の電流源回路、例えば、ベースが既知の電源回路に接続され、エミッタが電源端子ＶＥＥに接続された電流源回路などを利用してもよい。また、別の構成法として、抵抗そのものを電流源回路として用いてもよい。
【００７９】
（ｂ）  第１〜第８の実施形態の差動増幅器の回路図は、ＮＰＮトランジスタを用いて図示したが、ＰＮＰトランジスタを利用して構成することも可能である。また、本発明の差動増幅器は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）、ＭＥＳＦＥＴ（Metal-Semiconductor Field Effect Transistor）、ＪＦＥＴ（Junction FET）などのＦＥＴ（Field Effect Transistor）を利用して構成することも可能であり、上述の説明の通りの効果が得られる。
（ｃ）  第１〜第８の実施形態の抵抗Ｒ１，Ｒ２は、トランジスタ、ＦＥＴを用いた能動負荷としてもよく、同様の効果を得ることができる。
【符号の説明】
【００８０】
１，１Ａ〜１Ｊ  差動増幅器
Ｒ１  抵抗  （第１の抵抗）
Ｒ２  抵抗  （第２の抵抗）
Ｒ３  抵抗
Ｒ４  抵抗
Ｒ５  抵抗
Ｒ６  抵抗
Ｒ７  抵抗
Ｒ８  抵抗
Ｒ９  抵抗
Ｑ１  トランジスタ  （第１のトランジスタ）
Ｑ２  トランジスタ  （第２のトランジスタ）
Ｃ１  容量素子
Ｃ２  容量素子
Ｃ３  容量素子
Ｃ４  容量素子
ＶＣＣ  電源端子  （第１の電源端子）
ＶＥＥ  電源端子  （第２の電源端子）
Ｉ１  電流源  （第１の電流源）
Ｉ２  電流源  （第２の電流源）
ＩＮ＋  非反転入力端子
ＩＮ−  反転入力端子
ＯＵＴ＋  非反転出力端子
ＯＵＴ−  反転出力端子
【図１】
2015188178.tif 000013
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【手続補正書】
【提出日】平成27年2月2日(2015.2.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体ＩＣプロセスによって半導体ＩＣ内に作製される差動増幅器であって、
非反転入力端子にベース端子が接続され、反転出力端子にコレクタ端子が接続された第１のトランジスタと、
反転入力端子にベース端子が接続され、非反転出力端子にコレクタ端子が接続された第２のトランジスタと、
前記反転出力端子と第１の電源端子との間に接続された第１の抵抗と、
前記非反転出力端子と前記第１の電源端子との間に接続された第２の抵抗と、
前記第１のトランジスタのエミッタ端子と前記第２のトランジスタのエミッタ端子とを接続する抵抗群と、
前記抵抗群のいずれかにシャント接続され、かつ前記半導体ＩＣ内に各容量が０．１［ｐＦ］以上で作製された１または複数の容量素子と、
第２の電源端子に一端が接続され、前記抵抗群のいずれかのノードに他端が接続された１または複数の電流源と、を備え、
前記抵抗群は、前記容量素子でシャントされていない抵抗を１つ以上含む、
ことを特徴とする差動増幅器。
【請求項２】
前記抵抗群は、シリアルに接続されると共に、前記第１のトランジスタのエミッタ端子と前記第２のトランジスタのエミッタ端子との間において、線対称に対応する２個の抵抗が同一の抵抗値を有しており、
前記容量素子は、前記第１のトランジスタのエミッタ端子と前記第２のトランジスタのエミッタ端子との間において、それぞれ線対称に接続されると共に、線対称な容量値を有しており、
前記電流源は、前記第１のトランジスタのエミッタ端子と前記第２のトランジスタのエミッタ端子との間において、前記抵抗群の接続ノード群のうち線対称に対応する２個のノードまたは／および前記抵抗群の接続ノード群の中央のノードに他端が接続され、
各素子の接続トポロジと各素子の抵抗値・容量値は、対称的になるように前記半導体ＩＣ内にレイアウトされる、
ことを特徴とする請求項１に記載の差動増幅器。
【請求項３】
前記抵抗群は、前記第１のトランジスタのエミッタ端子と前記第２のトランジスタのエミッタ端子とをシリアルに接続する４個の抵抗からなり、
前記容量素子は２個であり、シリアルに接続された前記抵抗群のうち内側の２個の抵抗に、それぞれシャント接続され、
前記電流源は、前記第２の電源端子に一端が接続され、シリアルに接続された４個の抵抗の接続ノード群の中央のノードに他端が接続される、
ことを特徴とする請求項１に記載の差動増幅器。
【請求項４】
前記抵抗群は、前記第１のトランジスタのエミッタ端子と前記第２のトランジスタのエミッタ端子とをシリアルに接続する４個の抵抗からなり、
前記容量素子は１個であり、シリアルに接続された前記抵抗群のうち内側の２個の抵抗にシャント接続され、
前記電流源は、前記第２の電源端子に一端が接続され、シリアルに接続された４個の抵抗の接続ノード群の中央のノードに他端が接続される、
ことを特徴とする請求項１に記載の差動増幅器。
【請求項５】
前記抵抗群は、前記第１のトランジスタのエミッタ端子と前記第２のトランジスタのエミッタ端子とをシリアルに接続する４個の抵抗からなり、
前記容量素子は２個であり、シリアルに接続された前記抵抗群のうち外側の２個の抵抗に、それぞれシャント接続され、
前記電流源は、前記第２の電源端子に一端が接続され、シリアルに接続された４個の抵抗の接続ノード群の中央のノードに他端が接続される、
ことを特徴とする請求項１に記載の差動増幅器。
【請求項６】
前記抵抗群は、前記第１のトランジスタのエミッタ端子と前記第２のトランジスタのエミッタ端子とをシリアルに接続する３個の抵抗からなり、
前記容量素子は１個であり、シリアルに接続された前記抵抗群のうち中央の１個の抵抗にシャント接続され、
前記電流源は２個であり、それぞれ前記第２の電源端子に一端が接続され、シリアルに接続された前記抵抗群のうち中央の１個の抵抗に、それぞれ他端が接続される、
ことを特徴とする請求項１に記載の差動増幅器。
【請求項７】
前記抵抗群は、前記第１のトランジスタのエミッタ端子と前記第２のトランジスタのエミッタ端子とをシリアルに接続する３個の抵抗からなり、
前記容量素子は２個であり、シリアルに接続された前記抵抗群のうち両端の２個の抵抗に、それぞれシャント接続され、
前記電流源は２個であり、前記第２の電源端子に一端が接続され、シリアルに接続された前記抵抗群のうち中央の１個の抵抗に、それぞれの他端が接続される、
ことを特徴とする請求項１に記載の差動増幅器。
【請求項８】
前記抵抗群は、前記第１のトランジスタのエミッタ端子と前記第２のトランジスタのエミッタ端子とをシリアルに接続する３個の抵抗からなり、
前記容量素子は１個であり、シリアルに接続された前記抵抗群のうち中央の１個の抵抗にシャント接続され、
前記電流源は２個であり、前記第２の電源端子に一端が接続され、前記抵抗群の両端にそれぞれの他端が接続される、
ことを特徴とする請求項１に記載の差動増幅器。
【請求項９】
前記抵抗群は、前記第１のトランジスタのエミッタ端子と前記第２のトランジスタのエミッタ端子とをシリアルに接続する３個の抵抗からなり、
前記容量素子は２個であり、シリアルに接続された前記抵抗群のうち両端の２個の抵抗に、それぞれシャント接続され、
前記電流源は２個であり、前記第２の電源端子に一端が接続され、前記抵抗群の両端にそれぞれの他端が接続される、
ことを特徴とする請求項１に記載の差動増幅器。
【請求項１０】
前記抵抗群は、前記第１のトランジスタのエミッタ端子と前記第２のトランジスタのエミッタ端子とをシリアルに接続する２個の抵抗からなり、
前記容量素子は１個であり、シリアルに接続された前記抵抗群のうちいずれか１個の抵抗にシャント接続され、
前記電流源は２個であり、前記第２の電源端子に一端が接続され、前記抵抗群の両端にそれぞれの他端が接続される、
ことを特徴とする請求項１に記載の差動増幅器。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
前記課題を解決するため、請求項１に記載の発明では、半導体ＩＣプロセスによって半導体ＩＣ内に作製される差動増幅器であって、非反転入力端子にベース端子が接続され、反転出力端子にコレクタ端子が接続された第１のトランジスタと、反転入力端子にベース端子が接続され、非反転出力端子にコレクタ端子が接続された第２のトランジスタと、前記反転出力端子と第１の電源端子との間に接続された第１の抵抗と、前記非反転出力端子と前記第１の電源端子との間に接続された第２の抵抗と、前記第１のトランジスタのエミッタ端子と前記第２のトランジスタのエミッタ端子とを接続する抵抗群と、前記抵抗群のいずれかにシャント接続され、かつ前記半導体ＩＣ内に各容量が０．１［ｐＦ］以上で作製された１または複数の容量素子と、第２の電源端子に一端が接続され、前記抵抗群のいずれかのノードに他端が接続された１または複数の電流源と、を備え、前記抵抗群は、前記容量素子でシャントされていない抵抗を１つ以上含む、ことを特徴とする差動増幅器とした。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
請求項２に記載の発明では、前記抵抗群は、シリアルに接続されると共に、前記第１のトランジスタのエミッタ端子と前記第２のトランジスタのエミッタ端子との間において、線対称に対応する２個の抵抗が同一の抵抗値を有しており、前記容量素子は、前記第１のトランジスタのエミッタ端子と前記第２のトランジスタのエミッタ端子との間において、それぞれ線対称に接続されると共に、線対称な容量値を有しており、前記電流源は、前記第１のトランジスタのエミッタ端子と前記第２のトランジスタのエミッタ端子との間において、前記抵抗群の接続ノード群のうち線対称に対応する２個のノードまたは／および前記抵抗群の接続ノード群の中央のノードに他端が接続され  各素子の接続トポロジと各素子の抵抗値・容量値は、対称的になるように前記半導体ＩＣ内にレイアウトされることを特徴とする請求項１に記載の差動増幅器とした。