(57)【要約】【課題】内蔵したＡ／Ｄ変換回路の消費電力を低減する固体撮像装置およびこの固体撮像装置を搭載した撮像システムを提供する。【解決手段】入射した光を光電変換した信号電荷を発生する光電変換部を行列状に配置した複数の画素と、信号電荷に応じた第１の画素信号を出力する複数の第１の電荷蓄積回路と、信号電荷を予め定めた数の画素数に減縮した第２の画素信号を出力する複数の第２の電荷蓄積回路とを有する画素信号処理部と、画素の列毎に第１の画素信号と第２の画素信号との差分画素信号を出力する複数の差分算出部と、差分画素信号をアナログデジタル変換する複数の第１のアナログデジタル変換部と、第２の画素信号をアナログデジタル変換する複数の第２のアナログデジタル変換部とを有する差分アナログデジタル変換部とを備え、第１のアナログデジタル変換部は、第２のアナログデジタル変換部よりも少ないビット数のデジタル値を出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
入射した光を光電変換した信号電荷を発生する光電変換部を行列状に配置した複数の画素と、
前記光電変換部が発生した前記信号電荷を保持し、該保持した信号電荷に応じた信号電圧を、第１の画素信号として出力する複数の第１の電荷蓄積回路と、
複数の前記画素内のそれぞれの前記光電変換部が発生した前記信号電荷に基づいた信号電荷を保持し、該保持した信号電荷に応じた信号電圧を、予め定めた数の画素数に減縮した第２の画素信号として出力する複数の第２の電荷蓄積回路と、
を有する画素信号処理部と、
前記画素の列毎に対応し、該対応する列の前記第１の画素信号と該第１の画素信号に対応する前記第２の画素信号との差分を算出した画素信号を差分画素信号として出力する複数の差分算出部と、
前記差分算出部のそれぞれに対応し、該対応する前記差分算出部から出力された前記差分画素信号をアナログデジタル変換し、該差分画素信号の大きさを表すデジタル値を出力する複数の第１のアナログデジタル変換部と、
前記第２の電荷蓄積回路の列毎に対応し、該対応する列の前記第２の電荷蓄積回路から出力された前記第２の画素信号をアナログデジタル変換し、該第２の画素信号の大きさを表すデジタル値を出力する複数の第２のアナログデジタル変換部と、
を有する差分アナログデジタル変換部と、
を備え、
前記第１のアナログデジタル変換部のそれぞれは、前記第２のアナログデジタル変換部のそれぞれが出力するデジタル値のビット数よりも少ないビット数のデジタル値を出力する、
ことを特徴とする固体撮像装置。
【請求項２】
前記第２の画素信号は、
対応する複数の前記画素内の前記光電変換部のそれぞれが同じ露光期間で発生したそれぞれの前記信号電荷に基づいた信号電荷を平均化した電荷量の信号電荷に応じた信号電圧の信号である、
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記差分アナログデジタル変換部は、
前記第１のアナログデジタル変換部のそれぞれに対応し、該対応する前記第１のアナログデジタル変換部が前記差分画素信号をアナログデジタル変換する際のビット数を制御するアナログデジタル変換モード制御部、
をさらに備える、
ことを特徴とする請求項２に記載の固体撮像装置。
【請求項４】
前記アナログデジタル変換モード制御部は、
対応する前記第１のアナログデジタル変換部がアナログデジタル変換する前記差分画素信号に対応する前記第２の画素信号を先に読み出し、該読み出した前記第２の画素信号に応じた信号のダイナミックレンジに基づいて、前記ビット数を制御する、
ことを特徴とする請求項３に記載の固体撮像装置。
【請求項５】
前記アナログデジタル変換モード制御部は、
対応する前記第１のアナログデジタル変換部がアナログデジタル変換する前記差分画素信号に対応する前記第２の画素信号を、対応する前記第２のアナログデジタル変換部がアナログデジタル変換したデジタル値に基づいて算出した、該第２の画素信号のダイナミックレンジに基づいて、前記ビット数を制御する、
ことを特徴とする請求項４に記載の固体撮像装置。
【請求項６】
前記アナログデジタル変換モード制御部は、
対応する前記第１のアナログデジタル変換部がアナログデジタル変換する前記差分画素信号に対応する前記第２の画素信号のダイナミックレンジに基づいて、前記ビット数を制御する、
ことを特徴とする請求項４に記載の固体撮像装置。
【請求項７】
前記アナログデジタル変換モード制御部は、
対応する前記第１のアナログデジタル変換部がアナログデジタル変換する前記差分画素信号のダイナミックレンジに基づいて、前記ビット数を制御する、
ことを特徴とする請求項３に記載の固体撮像装置。
【請求項８】
前記第１のアナログデジタル変換部のそれぞれは、
指定されたビット数で、対応する前記差分画素信号をアナログデジタル変換する、
ことを特徴とする請求項２に記載の固体撮像装置。
【請求項９】
当該固体撮像装置は、
前記光電変換部が複数配置された光電変換基板と、
前記第１の電荷蓄積回路または前記第２の電荷蓄積回路の一方が複数配置された第１の基板と、
前記第１の電荷蓄積回路または前記第２の電荷蓄積回路の他方が複数配置された第２の基板と、
前記光電変換基板と前記第１の基板とを電気的接続する第１の接続部と、
前記第１の基板と前記第２の基板とを電気的接続する第２の接続部と、
によって構成され、
前記差分算出部および前記第１のアナログデジタル変換部のそれぞれは、対応する前記画素の前記第１の電荷蓄積回路が配置された前記第１の基板または前記第２の基板の一方に配置され、
前記第２のアナログデジタル変換部のそれぞれは、対応する前記第２の電荷蓄積回路が配置された前記第１の基板または前記第２の基板の他方に配置される、
ことを特徴とする請求項２から請求項８のいずれか１の項に記載の固体撮像装置。
【請求項１０】
前記第１の接続部は、
前記光電変換基板と前記第１の基板との間に配置され、該第１の基板に配置された前記第１の電荷蓄積回路または前記第２の電荷蓄積回路の一方のそれぞれに対応し、該光電変換基板に配置されたそれぞれの前記光電変換部から、該第１の基板に配置された対応する前記第１の電荷蓄積回路または前記第２の電荷蓄積回路の一方に転送されるそれぞれの前記信号電荷の信号線のそれぞれを、該光電変換基板と該第１の基板との間で電気的に接続し、
前記第２の接続部は、
前記第１の基板と前記第２の基板との間に配置され、該第２の基板に配置された前記第１の電荷蓄積回路または前記第２の電荷蓄積回路の他方のそれぞれに対応し、前記光電変換基板に配置されたそれぞれの前記光電変換部から、該第１の基板を介して該第２の基板に配置された対応する前記第１の電荷蓄積回路または前記第２の電荷蓄積回路の他方に転送されるそれぞれの前記信号電荷の信号線のそれぞれと、前記差分算出部のそれぞれが対応する前記第１の画素信号と差分を算出する前記第２の画素信号の信号線のそれぞれとを、該第１の基板と該第２の基板との間で電気的に接続する、
ことを特徴とする請求項９に記載の固体撮像装置。
【請求項１１】
当該固体撮像装置は、
前記光電変換部が複数配置された光電変換基板と、
前記第１の電荷蓄積回路および前記第２の電荷蓄積回路が複数配置された第１の基板と、
前記光電変換基板と前記第１の基板とを電気的接続する第１の接続部と、
によって構成され、
前記差分算出部、前記第１のアナログデジタル変換部、および前記第２のアナログデジタル変換部のそれぞれは、前記第１の基板に配置される、
ことを特徴とする請求項２から請求項８のいずれか１の項に記載の固体撮像装置。
【請求項１２】
前記第１の接続部は、
前記光電変換基板と前記第１の基板との間に配置され、該第１の基板に配置された前記第１の電荷蓄積回路および前記第２の電荷蓄積回路の少なくとも一方のそれぞれに対応し、該光電変換基板に配置されたそれぞれの前記光電変換部から、該第１の基板に配置された対応する前記第１の電荷蓄積回路および前記第２の電荷蓄積回路の少なくとも一方に転送されるそれぞれの前記信号電荷の信号線のそれぞれを、該光電変換基板と該第１の基板との間で電気的に接続する、
ことを特徴とする請求項１１に記載の固体撮像装置。
【請求項１３】
前記画素信号処理部は、
複数の前記第２の電荷蓄積回路のそれぞれが保持した前記信号電荷に基づいた信号電荷を保持し、該保持した信号電荷に応じた信号電圧を、予め定めた数の画素数にさらに減縮した第３の画素信号として出力する複数の第３の電荷蓄積回路、
をさらに有し、
前記差分アナログデジタル変換部は、
前記第２の電荷蓄積回路の列毎に対応し、該対応する列の前記第２の画素信号と該第２の画素信号に対応する前記第３の画素信号との差分を算出した画素信号を第２の差分画素信号として出力する複数の第２の差分算出部と、
前記第３の電荷蓄積回路の列毎に対応し、該対応する列の前記第３の電荷蓄積回路から出力された前記第３の画素信号をアナログデジタル変換し、該第３の画素信号の大きさを表すデジタル値を出力する複数の第３のアナログデジタル変換部と、
をさらに有し、
前記第２のアナログデジタル変換部のそれぞれは、
前記第２の差分算出部のそれぞれに対応し、前記第２の電荷蓄積回路から出力された前記第２の画素信号の代わりに、該対応する前記第２の差分算出部から出力された前記第２の差分画素信号をアナログデジタル変換し、前記第３のアナログデジタル変換部のそれぞれが出力するデジタル値のビット数よりも少ないビット数の、該第２の差分画素信号の大きさを表すデジタル値を出力する、
ことを特徴とする請求項１から請求項１２のいずれか１の項に記載の固体撮像装置。
【請求項１４】
前記第３の画素信号は、
対応する複数の前記第２の電荷蓄積回路が保持したそれぞれの前記信号電荷に基づいた信号電荷のそれぞれを平均化した電荷量の信号電荷に応じた信号電圧の信号である、
ことを特徴とする請求項１３に記載の固体撮像装置。
【請求項１５】
前記アナログデジタル変換モード制御部は、さらに、
前記第２のアナログデジタル変換部のそれぞれに対応し、該対応する前記第２のアナログデジタル変換部が前記第２の差分画素信号をアナログデジタル変換する際のビット数を制御する、
ことを特徴とする請求項３を引用する請求項１４に記載の固体撮像装置。
【請求項１６】
前記アナログデジタル変換モード制御部は、
前記第２の画素信号の代わりに、前記第３の画素信号を先に読み出し、該読み出した前記第３の画素信号に応じた信号のダイナミックレンジに基づいて、対応する前記第１のアナログデジタル変換部が前記差分画素信号をアナログデジタル変換する際の前記ビット数と、対応する前記第２のアナログデジタル変換部が前記第２の差分画素信号をアナログデジタル変換する際の前記ビット数とを制御する、
ことを特徴とする請求項１５に記載の固体撮像装置。
【請求項１７】
前記アナログデジタル変換モード制御部は、
対応する前記第１のアナログデジタル変換部がアナログデジタル変換する前記差分画素信号と、対応する前記第２のアナログデジタル変換部がアナログデジタル変換する前記第２の差分画素信号とに対応する前記第３の画素信号を、対応する前記第３のアナログデジタル変換部がアナログデジタル変換したデジタル値に基づいて算出した、該第３の画素信号のダイナミックレンジに基づいて、前記ビット数を制御する、
ことを特徴とする請求項１６に記載の固体撮像装置。
【請求項１８】
前記アナログデジタル変換モード制御部は、
対応する前記第１のアナログデジタル変換部がアナログデジタル変換する前記差分画素信号と、対応する前記第２のアナログデジタル変換部がアナログデジタル変換する前記第２の差分画素信号とに対応する前記第３の画素信号のダイナミックレンジに基づいて、前記ビット数を制御する、
ことを特徴とする請求項１６に記載の固体撮像装置。
【請求項１９】
前記アナログデジタル変換モード制御部は、
対応する前記第１のアナログデジタル変換部がアナログデジタル変換する前記差分画素信号のダイナミックレンジに基づいて、該第１のアナログデジタル変換部が該差分画素信号をアナログデジタル変換する際のビット数を制御し、
対応する前記第２のアナログデジタル変換部がアナログデジタル変換する前記第２の差分画素信号のダイナミックレンジに基づいて、該第２のアナログデジタル変換部が該第２の差分画素信号をアナログデジタル変換する際のビット数を制御する、
ことを特徴とする請求項１５に記載の固体撮像装置。
【請求項２０】
前記アナログデジタル変換モード制御部は、
対応する前記第２のアナログデジタル変換部がアナログデジタル変換する前記第２の差分画素信号のダイナミックレンジに基づいて、前記ビット数を制御する、
ことを特徴とする請求項１５に記載の固体撮像装置。
【請求項２１】
前記第２のアナログデジタル変換部のそれぞれは、
指定されたビット数で、対応する前記第２の差分画素信号をアナログデジタル変換する、
ことを特徴とする請求項１４に記載の固体撮像装置。
【請求項２２】
前記第３の電荷蓄積回路および前記第３のアナログデジタル変換部のそれぞれは、
第３の基板に複数配置され、
当該固体撮像装置は、
前記第２の基板と前記第３の基板とを電気的接続する第３の接続部、
を備える、
ことを特徴とする請求項９を引用する請求項１４から請求項２１のいずれか１の項に記載の固体撮像装置。
【請求項２３】
前記第３の接続部は、
前記第２の基板と前記第３の基板との間に配置され、該第３の基板に配置された前記第３の電荷蓄積回路のそれぞれに対応し、前記第２の基板に配置されたそれぞれの前記第２の電荷蓄積回路から、該第３の基板に配置された対応する前記第３の電荷蓄積回路に転送されるそれぞれの前記信号電荷の信号線のそれぞれと、前記第２の差分算出部のそれぞれが対応する前記第２の画素信号と差分を算出する前記第３の画素信号の信号線のそれぞれとを、該第２の基板と該第３の基板との間で電気的に接続する、
ことを特徴とする請求項２２に記載の固体撮像装置。
【請求項２４】
前記第３の電荷蓄積回路および前記第３のアナログデジタル変換部のそれぞれは、
前記第１の基板にさらに複数配置される、
ことを特徴とする請求項１１を引用する請求項１４から請求項２１のいずれか１の項に記載の固体撮像装置。
【請求項２５】
請求項１から請求項２４のいずれか１の項に記載の固体撮像装置、
を備える、
ことを特徴とする撮像システム。
【請求項２６】
少なくとも前記第１のアナログデジタル変換部が対応する前記差分画素信号をアナログデジタル変換する際のビット数を指定するアナログデジタル変換ビット数制御部、
をさらに備える、
ことを特徴とする請求項２５に記載の撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置および撮像システムに関する。
【背景技術】
【０００２】
近年、ビデオカメラや電子スチルカメラなどの撮像システムが広く一般に普及している。これらの撮像システムには、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ：電荷結合素子）型の固体撮像装置や、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体）型の固体撮像装置が搭載されている。これらの固体撮像装置では、画素が二次元の行列状に複数配置され、光が入射する画素内に設けられたフォトダイオードなどの光電変換部が生成した信号電荷を、電荷保持部に保持し、画素内に設けられた増幅部で増幅して、画素信号として出力する。このとき、一般的なＣＭＯＳ型固体撮像装置では、従来から、二次元の行列状に配列された各画素からの画素信号を、行毎に順次読み出している。
【０００３】
また、ＣＭＯＳ型固体撮像装置は、ＣＣＤ型固体撮像装置が専用の製造プロセスによって製造されるのに対し、一般的な半導体の製造プロセスを用いて製造することが可能である。このことから、ＣＭＯＳ型固体撮像装置は、例えば、ＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）のように、固体撮像装置内に種々の機能回路を組み込むことによって、多機能化を実現することが容易である。
【０００４】
このため、撮像システムに搭載するＣＭＯＳ型固体撮像装置（以下、「固体撮像装置」ともいう）として、アナログデジタル変換回路（以下、「Ａ／Ｄ変換回路」という）を内蔵した固体撮像装置を使用する例が増えている。このような固体撮像装置に内蔵されるＡ／Ｄ変換回路としては、例えば、ランプ波を用いてアナログデジタル変換する、いわゆる、スロープ積分型のＡ／Ｄ変換回路がある（特許文献１参照）。
【０００５】
このスロープ積分型のＡ／Ｄ変換回路は、時間の経過とともに所定の傾きで徐々に変化するランプ波（参照電圧）と、固体撮像装置のそれぞれの画素から出力される画素信号（アナログ信号）との大小関係を比較し、この比較を開始してからランプ波と画素信号との大小関係が反転するまでの時間をカウンタで計数する。ここで、カウンタが計数した計数値（カウント値）を、画素信号、すなわち、画素から出力されたアナログ信号の大きさを表す値（デジタル値）とするものである。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１１８６３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に開示された技術のように、Ａ／Ｄ変換回路を内蔵した固体撮像装置では、固体撮像装置の全体の消費電力に占めるＡ／Ｄ変換回路の消費電力の割合が大きい。そして、スロープ積分型のＡ／Ｄ変換回路のように、カウンタを利用してアナログデジタル変換を行うＡ／Ｄ変換回路では、アナログデジタル変換を行っている最中のカウンタの消費電力が大きな割合を占める。このため、二次元の行列状に複数配置された画素の１列（カラム）毎または複数列毎に複数のＡ／Ｄ変換回路を内蔵したカラムＡＤ方式の固体撮像装置では、Ａ／Ｄ変換回路内のカウンタの消費電力が、固体撮像装置の全体の消費電力のかなりの割合を占めることになる。
【０００８】
また、近年の固体撮像装置の高画素化、高画質化の要求に伴って、固体撮像装置に内蔵するＡ／Ｄ変換回路の数や、出力するデジタル値のビット数が増加し、例えば、１２ビットのＡ／Ｄ変換回路を、固体撮像装置内に二次元の行列状に複数配置された画素の１列（カラム）毎に備えることになる。このため、固体撮像装置に備えたＡ／Ｄ変換回路内のカウンタの消費電力がさらに多くの割合を占めることになり、固体撮像装置の消費電力が増大する。また、撮像システムの高速動作の要求に伴って、固体撮像装置も高速に動作することが必要となり、固体撮像装置に内蔵したＡ／Ｄ変換回路内のカウンタの消費電力が益々多大になる、という問題がある。
【０００９】
本発明は、上記の課題認識に基づいてなされたものであり、Ａ／Ｄ変換回路を内蔵した固体撮像装置において、Ａ／Ｄ変換回路の消費電力を低減することによって消費電力の増大を抑えることができる固体撮像装置およびこの固体撮像装置を搭載した撮像システムを提供することを目的としている。
【課題を解決するための手段】
【００１０】
上記の課題を解決するため、本発明の固体撮像装置は、入射した光を光電変換した信号電荷を発生する光電変換部を行列状に配置した複数の画素と、前記光電変換部が発生した前記信号電荷を保持し、該保持した信号電荷に応じた信号電圧を、第１の画素信号として出力する複数の第１の電荷蓄積回路と、複数の前記画素内のそれぞれの前記光電変換部が発生した前記信号電荷に基づいた信号電荷を保持し、該保持した信号電荷に応じた信号電圧を、予め定めた数の画素数に減縮した第２の画素信号として出力する複数の第２の電荷蓄積回路と、を有する画素信号処理部と、前記画素の列毎に対応し、該対応する列の前記第１の画素信号と該第１の画素信号に対応する前記第２の画素信号との差分を算出した画素信号を差分画素信号として出力する複数の差分算出部と、前記差分算出部のそれぞれに対応し、該対応する前記差分算出部から出力された前記差分画素信号をアナログデジタル変換し、該差分画素信号の大きさを表すデジタル値を出力する複数の第１のアナログデジタル変換部と、前記第２の電荷蓄積回路の列毎に対応し、該対応する列の前記第２の電荷蓄積回路から出力された前記第２の画素信号をアナログデジタル変換し、該第２の画素信号の大きさを表すデジタル値を出力する複数の第２のアナログデジタル変換部と、を有する差分アナログデジタル変換部と、を備え、前記第１のアナログデジタル変換部のそれぞれは、前記第２のアナログデジタル変換部のそれぞれが出力するデジタル値のビット数よりも少ないビット数のデジタル値を出力する、ことを特徴とする。
【００１１】
また、本発明の撮像システムは、上記本発明の固体撮像装置、を備える、ことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、Ａ／Ｄ変換回路を内蔵した固体撮像装置において、Ａ／Ｄ変換回路の消費電力を低減することによって消費電力の増大を抑えることができるという効果が得られる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施形態による固体撮像装置の概略構成を示したブロック図である。
【図２】本第１の実施形態の固体撮像装置の画素信号処理部の第１の構成例を示した回路図である。
【図３】本第１の実施形態の固体撮像装置の第１の構成例の画素信号処理部を駆動するタイミングを示したタイミングチャートである。
【図４】本第１の実施形態の固体撮像装置の画素信号処理部の第２の構成例を示した回路図である。
【図５】本第１の実施形態の固体撮像装置の第２の構成例の画素信号処理部を駆動するタイミングを示したタイミングチャートである。
【図６】本第１の実施形態の固体撮像装置における画素アレイの配列の一例を示した図である。
【図７】本第１の実施形態の固体撮像装置の差分ＡＤ変換部に備えた差分回路の構成例を示した回路図および差分回路の動作タイミングを示したタイミングチャートである。
【図８】本第１の実施形態の固体撮像装置の差分ＡＤ変換部に備えたＡ／Ｄ変換回路の構成例を示した回路図およびＡ／Ｄ変換回路の動作期間を示したタイミングチャートである。
【図９】本第１の実施形態の固体撮像装置のより具体的な構成を示したブロック図である。
【図１０】本第１の実施形態の固体撮像装置の変形例の概略構成を示したブロック図である。
【図１１】本第１の実施形態の固体撮像装置の変形例のより具体的な構成を示したブロック図である。
【図１２】本発明の第２の実施形態の固体撮像装置に備えた差分ＡＤ変換部の概略構成を示したブロック図である。
【図１３】本第２の実施形態の固体撮像装置の差分ＡＤ変換部に備えたビット数決定回路におけるビット数の決定方法を説明する図である。
【図１４】本第２の実施形態の固体撮像装置に備えた差分ＡＤ変換部の別の概略構成を示したブロック図である。
【図１５】本第２の実施形態の固体撮像装置に備えた差分ＡＤ変換部のさらに別の概略構成を示したブロック図である。
【図１６】本第２の実施形態の固体撮像装置に備えた差分ＡＤ変換部のさらに別の概略構成を示したブロック図である。
【図１７】本発明の第３の実施形態の固体撮像装置に備えた差分ＡＤ変換部の概略構成を示したブロック図である。
【発明を実施するための形態】
【００１４】
＜第１の実施形態＞
以下、本発明の実施形態について、図面を参照して説明する。なお、以下の説明は、例示のために特定の詳細な内容が含まれている。しかし、当業者であれば、以下に説明する詳細な内容に様々な変更を加えた場合であっても、本発明の範囲を超えないことは理解できるであろう。従って、以下に説明する本発明の例示的な実施形態は、権利を請求された発明に対して、一般性を失わせることなく、また、何ら限定をすることもなく、述べられたものである。
【００１５】
図１は、本第１の実施形態による固体撮像装置の概略構成を示したブロック図である。図１に示した固体撮像装置１は、固体撮像装置１に入射した光を光電変換した画素信号を出力する画素信号処理部１０と、画素信号処理部１０から出力された画素信号をアナログデジタル変換した画像データを出力する差分アナログデジタル変換部（以下、「差分ＡＤ変換部」という）５０とから構成される。なお、固体撮像装置１においては、複数の画素を二次元の行列状に配置することによって画素アレイを形成し、この画素アレイを画素信号処理部１０内に備えるが、説明を容易にするため、図１においては、固体撮像装置１に備えた画素信号処理部１０内に、画素１００ａと画素１００ｂとの２つの画素が配置されている場合の一例について説明する。実際には、画素１００ａ、画素１００ｂの組が複数個（例えば、固体撮像装置１の全ての画素数の１／２組）存在する。なお、固体撮像装置１には、本固体撮像装置１を搭載した撮像システムに備えた、本固体撮像装置１の制御を行う制御装置による制御に応じて、画素信号処理部１０内に配置されたそれぞれの画素の構成要素を駆動する垂直走査回路や水平走査回路などの構成要素も備えているが、図１においては省略している。
【００１６】
なお、以下の説明においては、それぞれの構成要素が対応する画素、すなわち、画素１００ａまたは画素１００ｂを区別するため、それぞれの構成要素の符号の最後に対応する画素を示す「ａ」または「ｂ」の符号を付与して説明する。より具体的には、画素１００ａに対応する構成要素の符号の最後に「ａ」を付与し、画素１００ｂに対応する構成要素の符号の最後に「ｂ」を付与して説明する。また、画素１００ａおよび画素１００ｂに共通して対応する構成要素には、「ａ」、「ｂ」の符号は付与せずに説明する。また、画素１００ａまたは画素１００ｂのいずれか一方の画素に対応する構成要素ではあるが、説明を行う際に対応する画素を区別しない場合には、「ａ」または「ｂ」の符号を示さずに、それぞれの構成要素の符号までを示して説明する。
【００１７】
図１に示した固体撮像装置１の画素信号処理部１０は、光電変換部１０１ａおよび光電変換部１０１ｂと、電荷転送回路１０２ａおよび電荷転送回路１０２ｂと、第１の電荷蓄積回路１０３ａおよび第１の電荷蓄積回路１０３ｂと、第２の電荷蓄積回路１０４とから構成される。なお、光電変換部１０１ａおよび光電変換部１０１ｂの２個に対して、１個の第２の電荷蓄積回路１０４が配置されているが、例えば、９個の光電変換部に対して１個の第２の電荷蓄積回路１０４が配置されてもよいし、２５個の光電変換部に対して１個の第２の電荷蓄積回路１０４が配置されてもよい。すなわち、複数の光電変換部に対して１個の第２の電荷蓄積回路１０４が配置されていればよい。
【００１８】
また、図１に示した固体撮像装置１の差分ＡＤ変換部５０は、第１の読み出し回路５０１と、差分回路５０２と、第１のＡ／Ｄ変換回路５０３と、第２の読み出し回路５１１と、第２のＡ／Ｄ変換回路５１３とから構成される。固体撮像装置１の差分ＡＤ変換部５０では、第１の読み出し回路５０１、差分回路５０２、および第１のＡ／Ｄ変換回路５０３は、画素１００ａと画素１００ｂとに共通の構成要素である。
【００１９】
光電変換部１０１ａおよび光電変換部１０１ｂのそれぞれは、入射した光を光電変換して信号電荷を発生し、発生した信号電荷を蓄積する、フォトダイオードなどの光電変換部である。
【００２０】
電荷転送回路１０２ａおよび電荷転送回路１０２ｂのそれぞれは、対応する光電変換部１０１ａまたは光電変換部１０１ｂが発生して蓄積した信号電荷を、第１の電荷蓄積回路１０３ａおよび第１の電荷蓄積回路１０３ｂと、第２の電荷蓄積回路１０４とのそれぞれに転送するための回路である。
【００２１】
第１の電荷蓄積回路１０３ａおよび第１の電荷蓄積回路１０３ｂのそれぞれは、対応する電荷転送回路１０２ａまたは電荷転送回路１０２ｂから転送された、対応する光電変換部１０１ａまたは光電変換部１０１ｂが発生した信号電荷を保持（蓄積）する回路である。また、第１の電荷蓄積回路１０３ａおよび第１の電荷蓄積回路１０３ｂのそれぞれは、保持した信号電荷に応じた信号電圧を画素信号（以下、「フル解像画像信号」という）Ｓ１として、差分ＡＤ変換部５０内の第１の読み出し回路５０１に出力する回路でもある。
【００２２】
第２の電荷蓄積回路１０４は、電荷転送回路１０２ａおよび電荷転送回路１０２ｂのそれぞれから転送された、光電変換部１０１ａおよび光電変換部１０１ｂが発生したそれぞれの信号電荷の電荷量を平均化した電荷量の信号電荷、またはそれぞれの信号電荷の電荷量を平均化するための信号電荷を保持（蓄積）する回路（平均化電荷蓄積回路）である。つまり、第２の電荷蓄積回路１０４は、固体撮像装置１の画素信号処理部１０に備えたそれぞれの画素の信号電荷を加算平均することによって、画素信号処理部１０に備えた画素の数（画素数）を減縮した状態にするための信号電荷を保持する回路である。また、第２の電荷蓄積回路１０４は、保持した信号電荷に応じた信号電圧を、画素数を減縮した状態の画素信号（以下、「減縮画像信号」という）Ｓ２として、差分ＡＤ変換部５０内の第２の読み出し回路５１１に出力する回路でもある。
【００２３】
なお、画素数を減縮するために行うそれぞれの画素の信号電荷を加算平均する構成は、光電変換部１０１ａおよび光電変換部１０１ｂが発生したそれぞれの信号電荷を第２の電荷蓄積回路１０４に保持する際に加算平均する構成、第２の電荷蓄積回路１０４が保持したそれぞれの信号電荷に応じた信号電圧（減縮画像信号Ｓ２）を出力する際に加算平均する構成などがある。なお、第２の電荷蓄積回路１０４が保持したそれぞれの信号電荷に応じた信号電圧を出力した後に加算平均する構成であってもよい。
【００２４】
第１の読み出し回路５０１は、画素信号処理部１０内の第１の電荷蓄積回路１０３ａおよび第１の電荷蓄積回路１０３ｂのそれぞれからフル解像画像信号Ｓ１を順次読み出し、読み出したフル解像画像信号Ｓ１のそれぞれを、差分回路５０２に順次出力する回路である。
【００２５】
第２の読み出し回路５１１は、画素信号処理部１０内の第２の電荷蓄積回路１０４から画素数を減縮した状態の減縮画像信号Ｓ２を順次読み出し、読み出した減縮画像信号Ｓ２のそれぞれを、差分回路５０２と第２のＡ／Ｄ変換回路５１３とのそれぞれに順次出力する回路である。
【００２６】
なお、画素信号処理部１０内の第２の電荷蓄積回路１０４が、保持したそれぞれの信号電荷に応じた信号電圧（減縮画像信号Ｓ２）を加算平均せずにそのまま出力する構成である場合には、第２の読み出し回路５１１が、第２の電荷蓄積回路１０４から順次読み出したそれぞれの信号電圧（減縮画像信号Ｓ２）を加算平均した後に、差分回路５０２と第２のＡ／Ｄ変換回路５１３とのそれぞれに順次出力構成であってもよい。
【００２７】
差分回路５０２は、第１の読み出し回路５０１から入力されたそれぞれのフル解像画像信号Ｓ１と、第２の読み出し回路５１１から入力された画素数を減縮した状態の減縮画像信号Ｓ２との差分を算出し、差分を算出した画素信号のそれぞれを差分画素信号Ｖｏｕｔとして、第１のＡ／Ｄ変換回路５０３に出力する。
【００２８】
第１のＡ／Ｄ変換回路５０３は、差分回路５０２から入力されたそれぞれの差分画素信号Ｖｏｕｔ（アナログ信号）をアナログデジタル変換し、それぞれの差分画素信号Ｖｏｕｔ（アナログ信号）の大きさを表す値（デジタル値）を出力する、スロープ積分型のＡ／Ｄ変換回路である。
【００２９】
第２のＡ／Ｄ変換回路５１３は、第２の読み出し回路５１１から入力されたそれぞれの減縮画像信号Ｓ２（アナログ信号）をそのままアナログデジタル変換し、それぞれの減縮画像信号Ｓ２（アナログ信号）の大きさを表す値（デジタル値）を出力する、スロープ積分型のＡ／Ｄ変換回路である。
【００３０】
なお、第１のＡ／Ｄ変換回路５０３および第２のＡ／Ｄ変換回路５１３のそれぞれが出力するデジタル値のビット数は、予め定められている。ただし、第１のＡ／Ｄ変換回路５０３が出力するデジタル値のビット数は、第２のＡ／Ｄ変換回路５１３が出力するデジタル値のビット数よりも少ないビット数である。なお、第１のＡ／Ｄ変換回路５０３および第２のＡ／Ｄ変換回路５１３のそれぞれに予め定められるデジタル値のビット数に関する説明は、後述する。
【００３１】
本第１の実施形態によれば、入射した光を光電変換した信号電荷を発生する光電変換部（光電変換部１０１ａまたは光電変換部１０１ｂ）を行列状に配置した複数の画素（画素１００ａおよび画素１００ｂ）と、光電変換部１０１ａまたは光電変換部１０１ｂが発生した信号電荷を保持し、ここで保持した信号電荷に応じた信号電圧を、第１の画素信号（フル解像画像信号Ｓ１）として出力する複数の第１の電荷蓄積回路（第１の電荷蓄積回路１０３ａおよび第１の電荷蓄積回路１０３ｂ）と、複数の画素（画素１００ａおよび画素１００ｂ）内のそれぞれの光電変換部１０１ａまたは光電変換部１０１ｂが発生した信号電荷に基づいた信号電荷を保持し、ここで保持した信号電荷に応じた信号電圧を、予め定めた数の画素数に減縮した第２の画素信号（減縮画像信号Ｓ２）として出力する複数の第２の電荷蓄積回路（第２の電荷蓄積回路１０４）と、を有する画素信号処理部（画素信号処理部１０）と、画素１００ａおよび画素１００ｂの列毎に対応し、ここで対応する列のフル解像画像信号Ｓ１とこのフル解像画像信号Ｓ１に対応する減縮画像信号Ｓ２との差分を算出した画素信号を差分画素信号（差分画素信号Ｖｏｕｔ）として出力する複数の差分算出部（差分回路５０２）と、差分回路５０２のそれぞれに対応し、ここで対応する差分回路５０２から出力された差分画素信号Ｖｏｕｔをアナログデジタル変換し、この差分画素信号Ｖｏｕｔの大きさを表すデジタル値を出力する複数の第１のアナログデジタル変換部（第１のＡ／Ｄ変換回路５０３）と、第２の電荷蓄積回路１０４の列毎に対応し、ここで対応する列の第２の電荷蓄積回路１０４から出力された減縮画像信号Ｓ２をアナログデジタル変換し、この減縮画像信号Ｓ２の大きさを表すデジタル値を出力する複数の第２のアナログデジタル変換部（第２のＡ／Ｄ変換回路５１３）と、を有する差分アナログデジタル変換部（差分ＡＤ変換部５０）と、を備え、第１のＡ／Ｄ変換回路５０３のそれぞれは、第２のＡ／Ｄ変換回路５１３のそれぞれが出力するデジタル値のビット数よりも少ないビット数のデジタル値を出力する、固体撮像装置（固体撮像装置１）が構成される。
【００３２】
また、本第１の実施形態によれば、減縮画像信号Ｓ２は、対応する複数の画素（画素１００ａおよび画素１００ｂ）内の光電変換部１０１ａまたは光電変換部１０１ｂのそれぞれが同じ露光期間で発生したそれぞれの信号電荷に基づいた信号電荷を平均化した電荷量の信号電荷に応じた信号電圧の信号である、固体撮像装置１が構成される。
【００３３】
このような構成によって、本第１の実施形態の固体撮像装置１の画素信号処理部１０では、それぞれの画素を同じ露光期間で露光し、それぞれの画素内で、光電変換部１０１ａが発生した信号電荷を第１の電荷蓄積回路１０３ａに、光電変換部１０１ｂが発生した信号電荷を第１の電荷蓄積回路１０３ｂにそれぞれに保持すると共に、それぞれの信号電荷の電荷量を平均化して画素数を減縮するための信号電荷を第２の電荷蓄積回路１０４に保持する。すなわち、本第１の実施形態の固体撮像装置１の画素信号処理部１０では、同じ１回の露光によって得られた信号電荷に基づいて、画素信号処理部１０に備えた全ての画素の画素信号（フル解像画像信号Ｓ１）と、画素信号処理部１０に備えた画素数を減縮した画素信号（減縮画像信号Ｓ２）とのそれぞれを別々に保持することができる。
【００３４】
そして、本第１の実施形態の固体撮像装置１の差分ＡＤ変換部５０は、画素信号処理部１０内の第１の電荷蓄積回路１０３ａと第１の電荷蓄積回路１０３ｂとのそれぞれに保持したフル解像画像信号Ｓ１のそれぞれと、第２の電荷蓄積回路１０４に保持した減縮画像信号Ｓ２とのそれぞれを別々に読み出して、読み出したそれぞれの画素信号をアナログデジタル変換したそれぞれの画像データを出力する。このとき、本第１の実施形態の固体撮像装置１の差分ＡＤ変換部５０では、差分回路５０２が、アナログデジタル変換を行うフル解像画像信号Ｓ１のそれぞれと減縮画像信号Ｓ２との差分を算出する。これにより、本第１の実施形態の固体撮像装置１の差分ＡＤ変換部５０では、画素信号処理部１０内の光電変換部１０１ａおよび光電変換部１０１ｂのそれぞれが発生した信号電荷のレベルを低くした状態の信号電荷に応じた信号電圧、つまり、同じ露光によって得られるフル解像画像信号Ｓ１における全体の輝度分布（ダイナミックレンジ）を狭くしたフル解像画像信号Ｓ１を、アナログデジタル変換することができる。このことにより、本第１の実施形態の固体撮像装置１の差分ＡＤ変換部５０では、フル解像画像信号Ｓ１をアナログデジタル変換する際に第１のＡ／Ｄ変換回路５０３内のカウンタが計数する時間を短くして、カウンタの消費電力を低減することができる。これにより、本第１の実施形態の固体撮像装置１や、本第１の実施形態の固体撮像装置１を搭載した撮像システムの低消費電力化を図ることができる。
【００３５】
なお、本第１の実施形態の固体撮像装置１の画素信号処理部１０では、図１において、それぞれの画素に備えた光電変換部１０１ａと光電変換部１０１ｂとが発生したそれぞれの信号電荷の電荷量を平均化した信号電荷を保持する第２の電荷蓄積回路１０４を備える構成を示した。しかし、本第１の実施形態の固体撮像装置１の画素信号処理部１０の構成は、図１に示した構成に限定されるものではない。
【００３６】
＜画素信号処理部の第１の構成例＞
次に、本第１の実施形態の固体撮像装置１における画素信号処理部１０のより具体的な構成の一例について説明する。本第１の構成例の画素信号処理部１０は、それぞれの光電変換部１０１が発生した信号電荷を第２の電荷蓄積回路１０４に保持する際に、それぞれの信号電荷を平均化した信号電荷を保持する構成例である。図２は、本第１の実施形態の固体撮像装置１の画素信号処理部１０の第１の構成例を示した回路図である。図２には、第１の構成例の画素信号処理部１０のそれぞれの構成要素を複数の基板に分けて構成した多層基板構造の固体撮像装置１を示している。より具体的には、固体撮像装置１の画素信号処理部１０は、光電変換基板１１と、第１の読み出し基板２１と、第２の読み出し基板３１との３つの基板による多層基板構造である。この多層基板構造の場合、それぞれの基板の信号線は、異なる基板同士の信号線を電気的に接続する接続部（以下、「基板間接続部」という）によって電気的に接続している。
【００３７】
なお、基板間接続部としては、例えば、蒸着法、めっき法で作製されるバンプなどを用いる。このとき、それぞれの基板の間に存在する空間には、接着剤などの絶縁部材を充填させてもよい。そして、接続されたそれぞれの基板に形成された構成要素同士は、基板間接続部を介して信号の送受信を行う。
【００３８】
なお、基板間接続部の構造は、上述したバンプ方式に限定されるものではなく、例えば、シリコン貫通電極（ＴＳＶ：Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ−Ｖｉａ）方式を用いることもできる。また、固体撮像装置１の構造は、必ずしも多層基板構造に限定されるものではなく、１枚の基板、つまり、光電変換基板１１と第１の読み出し基板２１と第２の読み出し基板３１とをモノリシック構造で形成することもできる。しかしながら、上記の３者の構造を比較すると、一般的にバンプ方式の方が、ＴＳＶ方式よりは面積当たりにおける基板間の接点数を多くすることができる。なぜなら、ＴＳＶ方式はシリコン貫通電極の周囲に回路を配置することができないためである。また、モノリシックな構造の場合、回路が混雑するために、特に高速動作させたときの発熱が問題となり、また消費電力も大きいと考えられる。したがって、高解像度の固体撮像装置向けには、バンプ方式が最も好ましい。なお、画素加算等により基板間の接点数が少なくなった際にはＴＳＶ方式を用いて接続しても良い。また、固体撮像装置の解像度が小さい場合にはＴＳＶ方式を用いてもよい。
【００３９】
図２において、第１の構成例の画素信号処理部１０は、光電変換基板１１に、光電変換部１０１ａ，１０１ｂと、画素リセットトランジスタ１０５ａ，１０５ｂ、第１の増幅トランジスタ１０６ａ，１０６ｂ、および電荷転送トランジスタ１１２ａ，１１２ｂとが形成されている。なお、図２においては、画素１００ａに備えた第１の増幅トランジスタ１０６ａのゲート端子に接続されたノードに付随する容量であるノード容量１２０ａと、画素１００ｂに備えた第１の増幅トランジスタ１０６ｂのゲート端子に接続されたノードに付随する容量であるノード容量１２０ｂとのそれぞれも、キャパシタの記号で示している。
【００４０】
画素１００ａは、光電変換部１０１ａと、画素リセットトランジスタ１０５ａと、第１の増幅トランジスタ１０６ａと、電荷転送トランジスタ１１２ａとノード容量１２０ａと、で構成されている。画素１００ｂは、光電変換部１０１ｂと、画素リセットトランジスタ１０５ｂと、第１の増幅トランジスタ１０６ｂと、電荷転送トランジスタ１１２ｂとノード容量１２０ｂと、で構成されている。
【００４１】
また、図２において、第１の構成例の画素信号処理部１０は、第１の読み出し基板２１に、第１のクランプトランジスタ１０９ａ，１０９ｂ、第１のサンプルホールドトランジスタ１０８ａ，１０８ｂ、第２の増幅トランジスタ１１１ａ，１１１ｂ、第１の選択トランジスタ１０７ａ，１０７ｂ、第１の電荷蓄積部１１０ａ，１１０ｂ、画素負荷トランジスタ１１４ａ，１１４ｂ、および第１のノイズ抑圧素子１１３ａ，１１３ｂが形成されている。電荷転送回路１０２ａは、画素リセットトランジスタ１０５ａと、第１の増幅トランジスタ１０６ａと、電荷転送トランジスタ１１２ａとノード容量１２０ａと、画素負荷トランジスタ１１４ａと、で構成されている。電荷転送回路１０２ｂは、画素リセットトランジスタ１０５ｂと、第１の増幅トランジスタ１０６ｂと、電荷転送トランジスタ１１２ｂとノード容量１２０ｂと、画素負荷トランジスタ１１４ｂと、で構成されている。第１の電荷蓄積回路１０３ａは、第１のクランプトランジスタ１０９ａと、第１のサンプルホールドトランジスタ１０８ａと、第２の増幅トランジスタ１１１ａと、第１の選択トランジスタ１０７ａと、第１の電荷蓄積部１１０ａと、第１のノイズ抑圧素子１１３ａと、で構成されている。第１の電荷蓄積回路１０３ｂは、第１のクランプトランジスタ１０９ｂと、第１のサンプルホールドトランジスタ１０８ｂと、第２の増幅トランジスタ１１１ｂと、第１の選択トランジスタ１０７ｂと、第１の電荷蓄積部１１０ｂと、第１のノイズ抑圧素子１１３ｂと、で構成されている。
【００４２】
また、図２において、第１の構成例の画素信号処理部１０は、第２の読み出し基板３１に、第２のクランプトランジスタ２０９、第２のサンプルホールドトランジスタ２０８、第３の増幅トランジスタ２１１、第２の選択トランジスタ２０７、第２の電荷蓄積部２１０、第２のノイズ抑圧素子２１３ａ、および第２のノイズ抑圧素子２１３ｂからなる第２の電荷蓄積回路１０４が形成されている。
【００４３】
そして、光電変換基板１１と第１の読み出し基板２１とが第１の基板間接続部１２ａおよび第１の基板間接続部１２ｂによって接続され、第１の読み出し基板２１と第２の読み出し基板３１とが第２の基板間接続部２２ａおよび第２の基板間接続部２２ｂによって接続されている。
【００４４】
より具体的には、図２に示した第１の構成例の画素信号処理部１０では、光電変換基板１１の第１の増幅トランジスタ１０６ａと、第１の読み出し基板２１の画素負荷トランジスタ１１４ａおよび第１のノイズ抑圧素子１１３ａとが第１の基板間接続部１２ａを介して接続されている。また、図２に示した第１の構成例の画素信号処理部１０では、光電変換基板１１の第１の増幅トランジスタ１０６ｂと、第１の読み出し基板２１の画素負荷トランジスタ１１４ｂおよび第１のノイズ抑圧素子１１３ｂとが第１の基板間接続部１２ｂを介して接続されている。また、図２に示した第１の構成例の画素信号処理部１０では、光電変換基板１１の第１の増幅トランジスタ１０６ａと、第２の読み出し基板３１の第２のノイズ抑圧素子２１３ａとが、第１の基板間接続部１２ａおよび第２の基板間接続部２２ａを介して接続されている。また、図２に示した第１の構成例の画素信号処理部１０では、光電変換基板１１の第１の増幅トランジスタ１０６ｂと、第２の読み出し基板３１の第２のノイズ抑圧素子２１３ｂとが、第１の基板間接続部１２ｂおよび第２の基板間接続部２２ｂを介して接続されている。
【００４５】
なお、本第１の実施形態の固体撮像装置１における画素信号処理部１０の第１の構成例では、光電変換基板１１と第１の読み出し基板２１とを電気的接続する第１の基板間接続部１２ａおよび第１の基板間接続部１２ｂの構造や、第１の読み出し基板２１と第２の読み出し基板３１とを電気的接続する第２の基板間接続部２２ａおよび第２の基板間接続部２２ｂの構造に関しては、特に規定しない。このため、本第１の実施形態の固体撮像装置１における画素信号処理部１０の第１の構成例では、例えば、第１の基板間接続部１２ａ、第１の基板間接続部１２ｂ、第２の基板間接続部２２ａ、および第２の基板間接続部２２ｂの全てをバンプで形成してもよい。また、例えば、第１の基板間接続部１２ａおよび第１の基板間接続部１２ｂをバンプで形成し、第２の基板間接続部２２ａおよび第２の基板間接続部２２ｂをシリコン貫通電極で形成してもよい。また、光電変換基板１１と第１の読み出し基板２１と第２の読み出し基板３１に形成された構成要素を１つの基板に形成する、いわゆる、モノリシック構造にしてもよい。
【００４６】
光電変換部１０１ａおよび光電変換部１０１ｂのそれぞれは、入射した光を光電変換して信号電荷を発生して蓄積するフォトダイオードである。
【００４７】
電荷転送トランジスタ１１２ａおよび電荷転送トランジスタ１１２ｂのそれぞれは、不図示の垂直走査回路から入力された制御信号φＴＸ１に応じて、対応する光電変換部１０１ａまたは光電変換部１０１ｂが発生して蓄積した信号電荷を、対応する第１の増幅トランジスタ１０６ａまたは第１の増幅トランジスタ１０６ｂのゲート端子にそれぞれ転送する。このとき、電荷転送トランジスタ１１２ａによって転送されたそれぞれの信号電荷は、対応するノード容量１２０ａに蓄積され、電荷転送トランジスタ１１２ｂによって転送されたそれぞれの信号電荷は、対応するノード容量１２０ｂに蓄積される。
【００４８】
第１の増幅トランジスタ１０６ａおよび第１の増幅トランジスタ１０６ｂのそれぞれは、ゲート端子に転送された信号電荷、すなわち、対応するノード容量１２０ａまたはノード容量１２０ｂにそれぞれ蓄積された信号電荷に応じた信号電圧を、対応する第１の基板間接続部１２ａまたは第１の基板間接続部１２ｂに出力する。これにより、光電変換部１０１ａと光電変換部１０１ｂとのそれぞれで発生した信号電荷に応じた信号電圧のそれぞれが、第１の基板間接続部１２ａまたは第１の基板間接続部１２ｂを介して、第１の読み出し基板２１に出力される。また、光電変換部１０１ａと光電変換部１０１ｂとのそれぞれで発生した信号電荷に応じた信号電圧のそれぞれは、さらに、第２の基板間接続部２２ａまたは第２の基板間接続部２２ｂを介して、第２の読み出し基板３１にも出力される。
【００４９】
画素リセットトランジスタ１０５ａおよび画素リセットトランジスタ１０５ｂのそれぞれは、不図示の垂直走査回路から入力された制御信号φＲＳＴ１に応じて、画素１００ａまたは画素１００ｂ内の信号電荷を、電源電圧ＶＤＤにリセットする。
【００５０】
画素負荷トランジスタ１１４ａおよび画素負荷トランジスタ１１４ｂのそれぞれは、不図示の垂直走査回路から入力された制御信号φＢＩＡＳに応じて、対応する信号電圧を出力している第１の増幅トランジスタ１０６ａまたは第１の増幅トランジスタ１０６ｂの負荷として動作する。そして、画素負荷トランジスタ１１４ａおよび画素負荷トランジスタ１１４ｂのそれぞれは、対応する信号電圧を出力している第１の増幅トランジスタ１０６ａまたは第１の増幅トランジスタ１０６ｂを駆動するための電流を、対応する第１の増幅トランジスタ１０６ａまたは第１の増幅トランジスタ１０６ｂに供給する。
【００５１】
第１のノイズ抑圧素子１１３ａおよび第１のノイズ抑圧素子１１３ｂのそれぞれは、対応する第１の増幅トランジスタ１０６ａまたは第１の増幅トランジスタ１０６ｂから、第１の基板間接続部１２ａまたは第１の基板間接続部１２ｂを介して入力された信号電圧を保持（蓄積）する容量である。
【００５２】
第１のクランプトランジスタ１０９ａおよび第１のクランプトランジスタ１０９ｂのそれぞれは、不図示の垂直走査回路から入力された制御信号φＲＳＴ２に応じて、対応する第１の電荷蓄積部１１０ａまたは第１の電荷蓄積部１１０ｂと、第１のノイズ抑圧素子１１３ａまたは第１のノイズ抑圧素子１１３ｂとのそれぞれを固定電位ＶＲＥＦにクランプする。これにより、第１の電荷蓄積部１１０ａおよび第１の電荷蓄積部１１０ｂと、第１のノイズ抑圧素子１１３ａおよび第１のノイズ抑圧素子１１３ｂとのそれぞれは、クランプされた固定電位ＶＲＥＦを保持する。
【００５３】
第１のサンプルホールドトランジスタ１０８ａおよび第１のサンプルホールドトランジスタ１０８ｂのそれぞれは、不図示の垂直走査回路から入力された制御信号φＴＸ２に応じて、対応する第１のノイズ抑圧素子１１３ａまたは第１のノイズ抑圧素子１１３ｂの信号電圧を、対応する第１の電荷蓄積部１１０ａまたは第１の電荷蓄積部１１０ｂに保持させる。
【００５４】
第１の電荷蓄積部１１０ａおよび第１の電荷蓄積部１１０ｂのそれぞれは、対応する第１のサンプルホールドトランジスタ１０８ａまたは第１のサンプルホールドトランジスタ１０８ｂを介して入力された信号電圧（ノイズ除去処理された信号）を保持（蓄積）する容量である。
【００５５】
画素１００ａから出力された信号は、画素負荷トランジスタ１１４ａ、第１のクランプトランジスタ１０９ａ、第１のサンプルホールドトランジスタ１０８ａ、第１の電荷蓄積部１１０ａ、および第１のノイズ抑圧素子１１３ａの構成によって、リーク電流（暗電流）に起因するノイズ除去処理が行われる。そして、第１の電荷蓄積部１１０ａは、ノイズ除去処理された信号を保持する。また、画素１００ｂから出力された信号は、画素負荷トランジスタ１１４ｂ、第１のクランプトランジスタ１０９ｂ、第１のサンプルホールドトランジスタ１０８ｂ、第１の電荷蓄積部１１０ｂ、および第１のノイズ抑圧素子１１３ｂの構成によって、リーク電流（暗電流）に起因するノイズ除去処理が行われ、第１の電荷蓄積部１１０ｂは、ノイズ除去処理された信号を保持する。
【００５６】
なお、第１の電荷蓄積部１１０ａおよび第１の電荷蓄積部１１０ｂとしては、単位面積当たりのリーク電流（暗電流）が少ない容量であるＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）容量や、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）容量を使用することがより望ましい。これにより、ノイズに対する耐性が向上し、高品質な信号を得ることができる。
【００５７】
第２の増幅トランジスタ１１１ａおよび第２の増幅トランジスタ１１１ｂのそれぞれは、ゲート端子の電圧、すなわち、対応する第１の電荷蓄積部１１０ａまたは第１の電荷蓄積部１１０ｂにそれぞれ蓄積されたノイズ除去処理された信号に応じた信号電圧を出力する。
【００５８】
第１の選択トランジスタ１０７ａおよび第１の選択トランジスタ１０７ｂのそれぞれは、不図示の垂直走査回路から入力された、対応する制御信号φＳＥＬ１Ａまたは制御信号φＳＥＬ１Ｂに応じて、第２の増幅トランジスタ１１１ａまたは第２の増幅トランジスタ１１１ｂから出力される信号電圧を、固体撮像装置１に備えたそれぞれの画素の画素信号（フル解像画像信号Ｓ１）として第１の垂直信号線１９に出力する。これにより、それぞれの画素に備えた光電変換部１０１ａと光電変換部１０１ｂとのいずれか一方の光電変換部が発生した信号電荷に応じたフル解像画像信号Ｓ１が、第１の垂直信号線１９に読み出される。
【００５９】
第２のノイズ抑圧素子２１３ａおよび第２のノイズ抑圧素子２１３ｂのそれぞれは、対応する第１の増幅トランジスタ１０６ａまたは第１の増幅トランジスタ１０６ｂから、第１の基板間接続部１２ａと第２の基板間接続部２２ａ、または第１の基板間接続部１２ｂと第２の基板間接続部２２ｂを介して入力された信号電圧を保持（蓄積）する容量である。
【００６０】
第２のクランプトランジスタ２０９は、不図示の垂直走査回路から入力された制御信号φＲＳＴ２Ａに応じて、第２の電荷蓄積部２１０と、第２のノイズ抑圧素子２１３ａおよび第２のノイズ抑圧素子２１３ｂとのそれぞれを固定電位ＶＲＥＦにクランプする。これにより、第２の電荷蓄積部２１０と、第２のノイズ抑圧素子２１３ａおよび第２のノイズ抑圧素子２１３ｂとのそれぞれは、クランプされた固定電位ＶＲＥＦを保持する。
【００６１】
第２のサンプルホールドトランジスタ２０８は、不図示の垂直走査回路から入力された制御信号φＳＨに応じて、第２のノイズ抑圧素子２１３ａおよび第２のノイズ抑圧素子２１３ｂのそれぞれの信号電圧の中間の信号電圧、すなわち、平均化した信号電圧を、第２の電荷蓄積部２１０に保持させる。
【００６２】
第２の電荷蓄積部２１０は、第２のサンプルホールドトランジスタ２０８を介して入力された信号電圧（第２の電荷蓄積回路１０４内でノイズ除去処理された信号）を保持（蓄積）する容量である。
【００６３】
第２の電荷蓄積回路１０４では、第１の読み出し基板２１に形成された画素負荷トランジスタ１１４ａと、第２のクランプトランジスタ２０９、第２のサンプルホールドトランジスタ２０８、第２の電荷蓄積部２１０、第２のノイズ抑圧素子２１３ａ、および第２のノイズ抑圧素子２１３ｂの構成によって、リーク電流（暗電流）に起因するノイズ除去処理を第２の電荷蓄積回路１０４内で行う。そして、第２の電荷蓄積部２１０は、ノイズ除去処理された信号を保持する。
【００６４】
なお、第２の電荷蓄積部２１０としても、画素１００ａおよび画素１００ｂと同様に、単位面積当たりのリーク電流（暗電流）が少ない容量であるＭＩＭ容量や、ＭＯＳ容量を使用することがより望ましい。これにより、ノイズに対する耐性が向上し、高品質な信号を得ることができる。
【００６５】
第３の増幅トランジスタ２１１は、ゲート端子の電圧、すなわち、第２の電荷蓄積部２１０に蓄積されたノイズ除去処理された信号に応じた信号電圧を出力する。
【００６６】
第２の選択トランジスタ２０７は、不図示の垂直走査回路から入力された制御信号φＳＥＬ２に応じて、第３の増幅トランジスタ２１１から出力される信号電圧を、固体撮像装置１に備えた予め定めた画素数のフル解像画像信号Ｓ１を平均化した画素信号（減縮画像信号Ｓ２）として第２の垂直信号線２９に出力する。これにより、それぞれの画素に備えた光電変換部１０１ａと光電変換部１０１ｂとが発生したそれぞれの信号電荷の電荷量を平均化した信号電荷に応じた減縮画像信号Ｓ２が、第２の垂直信号線２９に読み出される。
【００６７】
このような構成によって第１の構成例の画素信号処理部１０では、２つの光電変換部（光電変換部１０１ａおよび光電変換部１０１ｂ）のそれぞれが入射した光を光電変換した信号電荷に応じたそれぞれの信号電圧を、２つの光電変換部のそれぞれに対応した基板間接続部（第１の基板間接続部１２ａおよび第１の基板間接続部１２ｂと、第２の基板間接続部２２ａおよび第２の基板間接続部２２ｂ）を介して読み出す。そして、ノイズ抑圧した後の信号（ノイズ除去処理後の信号）を、２つの光電変換部のそれぞれに対応した電荷蓄積部（第１の電荷蓄積部１１０ａおよび第１の電荷蓄積部１１０ｂ）に保持する。また、第１の構成例の画素信号処理部１０では、２つの光電変換部のそれぞれが光電変換したそれぞれの信号電荷の電荷量を平均化した信号電荷に応じたそれぞれの信号電圧をノイズ抑圧した後の信号（ノイズ除去処理後の信号）を、２つの光電変換部に共通の電荷蓄積部（第２の電荷蓄積部２１０）に保持する。その後、固体撮像装置１では、画素信号処理部１０のそれぞれの電荷蓄積部（第１の電荷蓄積部１１０ａおよび第１の電荷蓄積部１１０ｂと、第２の電荷蓄積部２１０）に蓄積されたノイズ除去処理後の信号に応じた信号電圧を、画素信号として第１の垂直信号線１９および第２の垂直信号線２９のそれぞれに順次読み出しを行う。
【００６８】
なお、図２に示した第１の構成例の画素信号処理部１０では、光電変換部１０１ａを含むそれぞれの構成要素を備えた画素１００ａと、光電変換部１０１ｂを含むそれぞれの構成要素を備えた画素１００ｂとが組になっている構成の一例を示したが、固体撮像装置１の画素信号処理部１０に配置される画素の組は、図２に示した構成に限定されるものではない。すなわち、図２に示した構成よりもさらに多くの画素数で１つの組を構成することもできる。そして、この画素の組を複数配置することによって固体撮像装置１に備える画素信号処理部１０内の画素アレイを形成することもできる。
【００６９】
次に、本第１の実施形態の固体撮像装置１における第１の構成例の画素信号処理部１０の駆動タイミングについて説明する。図３は、本第１の実施形態の固体撮像装置１の第１の構成例の画素信号処理部１０を駆動するタイミングを示したタイミングチャートである。図３に示したタイミングチャートは、画素１００ａと画素１００ｂとを同時に露光し、画素１００ａのフル解像画像信号Ｓ１と画素１００ｂのフル解像画像信号Ｓ１とのそれぞれを第１の垂直信号線１９に順次出力すると共に、画素１００ａのフル解像画像信号Ｓ１と画素１００ｂのフル解像画像信号Ｓ１とを平均化した減縮画像信号Ｓ２を第２の垂直信号線２９に出力する固体撮像装置１の第１の構成例の画素信号処理部１０の動作において、不図示の垂直走査回路によって制御されるタイミングを示している。
【００７０】
なお、固体撮像装置１の第１の構成例の画素信号処理部１０では、図２に示したように、画素１００ａと画素１００ｂとの２つの画素が１つの組として構成されている。そして、固体撮像装置１の第１の構成例の画素信号処理部１０では、２つの光電変換部１０１ａおよび光電変換部１０１ｂのそれぞれに対応した２つの第１の電荷蓄積回路１０３ａ（第１の電荷蓄積部１１０ａを含む）および第１の電荷蓄積回路１０３ｂ（第１の電荷蓄積部１１０ｂを含む）と、２つの光電変換部１０１ａおよび光電変換部１０１ｂに共通の第２の電荷蓄積回路１０４（第２の電荷蓄積部２１０を含む）とを備えている。このため、図３に示したタイミングチャートには、第１の電荷蓄積部１１０ａおよび第１の電荷蓄積部１１０ｂと、第２の電荷蓄積部２１０とのそれぞれに、２つの光電変換部１０１ａおよび光電変換部１０１ｂのそれぞれが発生した信号電荷を保持させるタイミングを示している。
【００７１】
まず、時刻ｔ１において、画素信号処理部１０の全ての画素（画素１００ａおよび画素１００ｂ）をリセットする。より具体的には、時刻ｔ１において、不図示の垂直走査回路は、制御信号φＴＸ１および制御信号φＲＳＴ１を、同時に“Ｈ”レベルにして、電荷転送トランジスタ１１２ａおよび電荷転送トランジスタ１１２ｂと、画素リセットトランジスタ１０５ａおよび画素リセットトランジスタ１０５ｂとをオン状態にする。これにより、画素信号処理部１０内に配置された画素１００ａおよび画素１００ｂに備えた光電変換部１０１ａおよび光電変換部１０１ｂと、ノード容量１２０ａおよびノード容量１２０ｂとがリセットされる。
【００７２】
その後、不図示の垂直走査回路は、制御信号φＴＸ１および制御信号φＲＳＴ１を、同時に“Ｌ”レベルにして、画素１００ａと画素１００ｂとのリセットを解除する。これにより、画素信号処理部１０内に配置された画素１００ａと画素１００ｂとが同時に露光を開始する。すなわち、画素信号処理部１０内に配置された画素１００ａに備えた光電変換部１０１ａと画素１００ｂに備えた光電変換部１０１ｂとが、入射した光を光電変換した信号電荷の蓄積を開始する。
【００７３】
続いて、一定の期間が経過した後、すなわち、任意の露光時間が経過した後に、時刻ｔ２から、電荷転送回路１０２ａおよび電荷転送回路１０２ｂのそれぞれは、対応する光電変換部１０１ａと光電変換部１０１ｂとのそれぞれのリセットレベルの信号と露光した信号（以下、「露光レベルの信号」という）との、対応する第１の基板間接続部１２ａおよび第２の基板間接続部２２ａへの読み出しと、第１の基板間接続部１２ｂおよび第２の基板間接続部２２ｂへの読み出しとを行う。そして、第１の電荷蓄積回路１０３ａでは、対応する光電変換部１０１ａのリセットレベルの信号と露光レベルの信号との差分をとるノイズ除去処理を行う。また、第１の電荷蓄積回路１０３ｂでは、対応する光電変換部１０１ｂのリセットレベルの信号と露光レベルの信号との差分をとるノイズ除去処理を行う。また、第２の電荷蓄積回路１０４では、平均化したリセットレベルの信号と平均化した露光レベルの信号との差分をとるノイズ除去処理を行う。
【００７４】
より具体的には、時刻ｔ２において、不図示の垂直走査回路は、制御信号φＢＩＡＳを制御して、画素負荷トランジスタ１１４ａを、対応する第１の増幅トランジスタ１０６ａの負荷として動作させ、画素負荷トランジスタ１１４ｂを、対応する第１の増幅トランジスタ１０６ｂの負荷として動作させる。
【００７５】
また、不図示の垂直走査回路は、制御信号φＲＳＴ１を“Ｈ”レベルにして、画素リセットトランジスタ１０５ａおよび画素リセットトランジスタ１０５ｂをオン状態にし、ノード容量１２０ａおよびノード容量１２０ｂをリセットする。これにより、第１の増幅トランジスタ１０６ａから光電変換部１０１ａのリセットレベルの信号電圧が、第１の基板間接続部１２ａを介して第１のノイズ抑圧素子１１３ａに出力されると共に、第１の基板間接続部１２ａおよび第２の基板間接続部２２ａを介して第２のノイズ抑圧素子２１３ａに出力される。また、第１の増幅トランジスタ１０６ｂから光電変換部１０１ｂのリセットレベルの信号電圧が、第１の基板間接続部１２ｂを介して、第１のノイズ抑圧素子１１３ｂに出力されると共に、第１の基板間接続部１２ｂおよび第２の基板間接続部２２ｂを介して第２のノイズ抑圧素子２１３ｂに出力される。
【００７６】
また、不図示の垂直走査回路は、制御信号φＲＳＴ２および制御信号φＴＸ２を“Ｈ”レベルにして、第１のクランプトランジスタ１０９ａおよび第１のクランプトランジスタ１０９ｂと、第１のサンプルホールドトランジスタ１０８ａおよび第１のサンプルホールドトランジスタ１０８ｂとをオン状態にする。これにより、第１の電荷蓄積部１１０ａおよび第１の電荷蓄積部１１０ｂと、第１のノイズ抑圧素子１１３ａおよび第１のノイズ抑圧素子１１３ｂとのそれぞれがクランプされる。また、不図示の垂直走査回路は、制御信号φＲＳＴ２Ａおよび制御信号φＳＨを“Ｈ”レベルにして、第２のクランプトランジスタ２０９および第２のサンプルホールドトランジスタ２０８をオン状態にする。これにより、第２の電荷蓄積部２１０と、第２のノイズ抑圧素子２１３ａおよび第２のノイズ抑圧素子２１３ｂとのそれぞれがクランプされる。
【００７７】
その後、不図示の垂直走査回路は、制御信号φＲＳＴ１を“Ｌ”レベルにして、ノード容量１２０ａおよびノード容量１２０ｂのリセットを解除する。続いて、時刻ｔ３において、不図示の垂直走査回路は、制御信号φＲＳＴ２を“Ｌ”レベルにして、第１の電荷蓄積部１１０ａおよび第１の電荷蓄積部１１０ｂのクランプを解除する。また、不図示の垂直走査回路は、制御信号φＲＳＴ２Ａを“Ｌ”レベルにして、第２の電荷蓄積部２１０のクランプを解除する。
【００７８】
続いて、時刻ｔ４において、不図示の垂直走査回路は、制御信号φＴＸ１を“Ｈ”レベルにして、電荷転送トランジスタ１１２ａおよび電荷転送トランジスタ１１２ｂをオン状態にし、光電変換部１０１ａに蓄積された信号電荷を、第１の増幅トランジスタ１０６ａのゲート端子に、光電変換部１０１ｂに蓄積された信号電荷を、第１の増幅トランジスタ１０６ｂのゲート端子に、それぞれ転送する。このとき、電荷転送トランジスタ１１２ａによって転送された信号電荷は、ノード容量１２０ａに蓄積され、電荷転送トランジスタ１１２ｂによって転送された信号電荷は、ノード容量１２０ｂに蓄積される。これにより、第１の増幅トランジスタ１０６ａから光電変換部１０１ａが発生した信号電荷、すなわち、ノード容量１２０ａに蓄積された信号電荷に応じた信号電圧（露光レベルの信号）が、第１の基板間接続部１２ａを介して第１のノイズ抑圧素子１１３ａに出力されると共に、第１の基板間接続部１２ａおよび第２の基板間接続部２２ａを介して第２のノイズ抑圧素子２１３ａに出力される。また、第１の増幅トランジスタ１０６ｂから光電変換部１０１ｂが発生した信号電荷、すなわち、ノード容量１２０ｂに蓄積された信号電荷に応じた信号電圧（露光レベルの信号）が、第１の基板間接続部１２ｂを介して、第１のノイズ抑圧素子１１３ｂに出力されると共に、第１の基板間接続部１２ｂおよび第２の基板間接続部２２ｂを介して第２のノイズ抑圧素子２１３ｂに出力される。
【００７９】
そして、第１のノイズ抑圧素子１１３ａは、光電変換部１０１ａのリセットレベルの信号電圧と露光レベルの信号電圧との差分の電圧、すなわち、ノイズ除去処理された信号電圧を出力する。また、同様に、第１のノイズ抑圧素子１１３ｂは、光電変換部１０１ｂのノイズ除去処理された信号電圧を出力する。また、同様に、第２のノイズ抑圧素子２１３ａは、光電変換部１０１ａのノイズ除去処理された信号電圧を出力し、第２のノイズ抑圧素子２１３ｂは、光電変換部１０１ｂのノイズ除去処理された信号電圧を出力する。
【００８０】
その後、不図示の垂直走査回路は、制御信号φＴＸ１を“Ｌ”レベルにして、光電変換部１０１ａが蓄積した信号電荷の第１の増幅トランジスタ１０６ａのゲート端子への転送と、光電変換部１０１ｂが蓄積した信号電荷の第１の増幅トランジスタ１０６ｂのゲート端子への転送とを停止する。
【００８１】
続いて、時刻ｔ５において、不図示の垂直走査回路は、制御信号φＴＸ２を“Ｌ”レベルにして、第１の電荷蓄積部１１０ａのサンプルホールドと、第１の電荷蓄積部１１０ｂのサンプルホールドとを停止する。これにより、第１の電荷蓄積部１１０ａは、第１のノイズ抑圧素子１１３ａが出力しているノイズ除去処理された信号電圧を保持し、第１の電荷蓄積部１１０ｂは、第１のノイズ抑圧素子１１３ｂが出力しているノイズ除去処理された信号電圧を保持する。また、不図示の垂直走査回路は、制御信号φＳＨを“Ｌ”レベルにして、第２の電荷蓄積部２１０のサンプルホールドを停止する。これにより、第２の電荷蓄積部２１０は、第２のノイズ抑圧素子２１３ａと第２のノイズ抑圧素子２１３ｂとが出力しているノイズ除去処理されたそれぞれの信号電圧の中間の信号電圧、すなわち、平均化した信号電圧を保持する。
【００８２】
ここまでで、画素信号処理部１０内に配置された画素１００ａに備えた光電変換部１０１ａが発生した信号電荷がノイズ除去処理されて、第１の電荷蓄積部１１０ａに保持され、画素１００ｂに備えた光電変換部１０１ｂが発生した信号電荷がノイズ除去処理されて、第１の電荷蓄積部１１０ｂに保持（蓄積）されることになる。また、画素信号処理部１０内に配置された画素１００ａに備えた光電変換部１０１ａが発生した信号電荷の電荷量と画素１００ｂに備えた光電変換部１０１ｂが発生した信号電荷の電荷量とを平均化した信号電荷がノイズ除去処理されて、第２の電荷蓄積部２１０に保持（蓄積）されることになる。
【００８３】
続いて、時刻ｔ６において、不図示の垂直走査回路は、制御信号φＢＩＡＳを制御して、画素負荷トランジスタ１１４ａおよび画素負荷トランジスタ１１４ｂのそれぞれの、対応する第１の増幅トランジスタ１０６ａまたは第１の増幅トランジスタ１０６ｂの負荷としての動作を停止させる。
【００８４】
その後、不図示の垂直走査回路は、制御信号φＳＥＬ１Ａおよび制御信号φＳＥＬ１Ｂを順次制御して、第１の電荷蓄積部１１０ａと第１の電荷蓄積部１１０ｂとに保持されたノイズ除去処理されたそれぞれの信号電圧を順次、それぞれの画素のフル解像画像信号Ｓ１として第１の垂直信号線１９に出力させる。また、不図示の垂直走査回路は、制御信号φＳＥＬ２を制御して、第２の電荷蓄積部２１０に保持されたノイズ除去処理された平均化した信号電圧を、画素数を減縮した減縮画像信号Ｓ２として第２の垂直信号線２９に出力させる。
【００８５】
なお、固体撮像装置１における画素信号処理部１０の第１の構成例では、画素信号処理部１０に備えた全ての画素のフル解像画像信号Ｓ１と、画素信号処理部１０に備えた画素数を減縮した減縮画像信号Ｓ２とのそれぞれの出力順番に関しては、特に規定しない。このため、固体撮像装置１における画素信号処理部１０の第１の構成例では、例えば、減縮画像信号Ｓ２に続いてフル解像画像信号Ｓ１を出力することもできる。従って、不図示の垂直走査回路が制御信号φＳＥＬ１Ａ、制御信号φＳＥＬ１Ｂ、および制御信号φＳＥＬ２を制御して、フル解像画像信号Ｓ１を第１の垂直信号線１９に出力させるタイミングや、減縮画像信号Ｓ２を第２の垂直信号線２９に出力させるタイミングに関する詳細な説明は省略する。
【００８６】
このような駆動タイミングによって第１の構成例の画素信号処理部１０では、２つの光電変換部（光電変換部１０１ａおよび光電変換部１０１ｂ）のそれぞれが入射した光を光電変換した信号電荷に応じたそれぞれの信号電圧を、２つの光電変換部のそれぞれに対応した基板間接続部（第１の基板間接続部１２ａおよび第１の基板間接続部１２ｂと、第２の基板間接続部２２ａおよび第２の基板間接続部２２ｂ）に読み出させる。そして、ノイズ除去処理後の信号を、２つの光電変換部のそれぞれに対応した電荷蓄積部（第１の電荷蓄積部１１０ａおよび第１の電荷蓄積部１１０ｂ）に保持させる。また、第１の構成例の画素信号処理部１０の駆動タイミングでは、２つの光電変換部のそれぞれが光電変換したそれぞれの信号電荷の電荷量を平均化した信号電荷に応じたそれぞれのノイズ除去処理後の信号を、２つの光電変換部に共通の電荷蓄積部（第２の電荷蓄積部２１０）に保持させる。そして、固体撮像装置１では、画素信号処理部１０のそれぞれの電荷蓄積部（第１の電荷蓄積部１１０ａおよび第１の電荷蓄積部１１０ｂと、第２の電荷蓄積部２１０）に蓄積されたノイズ除去処理後の信号に応じた信号電圧を、フル解像画像信号Ｓ１として第１の垂直信号線１９に、減縮画像信号Ｓ２として第２の垂直信号線２９に、それぞれに出力させる。
【００８７】
このように、本第１の実施形態の固体撮像装置１における第１の構成例の画素信号処理部１０では、画素１００ａに備えた光電変換部１０１ａの信号電荷をノイズ除去処理して第１の電荷蓄積部１１０ａに保持し、画素１００ｂに備えた光電変換部１０１ｂの信号電荷をノイズ除去処理して第１の電荷蓄積部１１０ｂに保持すると共に、それぞれの信号電荷を平均化してノイズ除去処理して、第２の電荷蓄積部２１０に保持する。つまり、本第１の実施形態の固体撮像装置１における第１の構成例の画素信号処理部１０では、ノイズ除去処理したそれぞれの信号電圧を、画素１００ａに備えた第１の電荷蓄積部１１０ａと、画素１００ｂに備えた第１の電荷蓄積部１１０ｂと、画素１００ａおよび画素１００ｂに対応した第２の電荷蓄積部２１０とに別々に保持する。そして、本第１の実施形態の固体撮像装置１における第１の構成例の画素信号処理部１０では、第１の電荷蓄積部１１０ａと第１の電荷蓄積部１１０ｂとのそれぞれに保持した信号電圧に応じたフル解像画像信号Ｓ１を第１の垂直信号線１９から出力し、第２の電荷蓄積部２１０に保持した信号電圧に応じた減縮画像信号Ｓ２を第２の垂直信号線２９に出力する。つまり、本第１の実施形態の固体撮像装置１における第１の構成例の画素信号処理部１０では、画素信号処理部１０に備えた全ての画素の画素信号（フル解像画像信号Ｓ１）と、画素信号処理部１０に備えた画素数を減縮した画素信号（減縮画像信号Ｓ２）との両方を独立に出力することができる。
【００８８】
＜画素信号処理部の第２の構成例＞
次に、本第１の実施形態の固体撮像装置１における画素信号処理部１０の別の構成の一例について説明する。本第２の構成例の画素信号処理部１０は、それぞれの光電変換部１０１が発生した信号電荷を第２の電荷蓄積回路１０４に保持した後、保持したそれぞれの信号電荷に応じた信号電圧（減縮画像信号Ｓ２）を出力する際に平均化して出力する構成例である。本第２の構成例の画素信号処理部１０は、第１の構成例の画素信号処理部１０と同様に、画素信号処理部１０に備えたそれぞれの構成要素を、光電変換基板と、第１の読み出し基板と、第２の読み出し基板との３つの基板に分けて構成した多層基板構造において、第１の読み出し基板と第２の読み出し基板とを接続する基板間接続部の数を、第１の構成例の画素信号処理部１０よりも少なくしている。このため、本第２の構成例の画素信号処理部１０では、第１の読み出し基板と第２の読み出し基板との基板間接続部を少なくするための構成要素として、画素信号処理部１０内にマルチプレクサを備えている。そして、画素信号処理部１０に備えたマルチプレクサを制御することによって、第１の構成例の画素信号処理部１０と同様に、画素信号処理部１０に備えたそれぞれの画素のフル解像画像信号Ｓ１を平均化する。
【００８９】
なお、本第２の構成例の画素信号処理部１０の構成要素には、第１の構成例の画素信号処理部１０の構成要素と同様の構成要素も含まれている。従って、本第２の構成例の画素信号処理部１０の構成要素において、第１の構成例の画素信号処理部１０の構成要素と同様の構成要素には、同一の符号を付与し、それぞれの構成要素に関する詳細な説明は省略する。
【００９０】
図４は、本第１の実施形態の固体撮像装置１の画素信号処理部１０の第２の構成例を示した回路図である。図４において、第２の構成例の画素信号処理部１０は、光電変換基板１１に、光電変換部１０１ａ，１０１ｂと、画素リセットトランジスタ１０５ａ，１０５ｂ、第１の増幅トランジスタ１０６ａ，１０６ｂ、および電荷転送トランジスタ１１２ａ，１１２ｂとが形成されている。なお、図４においても、第１の構成例の画素信号処理部１０の光電変換基板１１と同様に、ノード容量１２０ａとノード容量１２０ｂとのそれぞれを、キャパシタの記号で示している。画素１００ａは、光電変換部１０１ａと、画素リセットトランジスタ１０５ａと、第１の増幅トランジスタ１０６ａと、電荷転送トランジスタ１１２ａとノード容量１２０ａと、で構成されている。画素１００ｂは、光電変換部１０１ｂと、画素リセットトランジスタ１０５ｂと、第１の増幅トランジスタ１０６ｂと、電荷転送トランジスタ１１２ｂとノード容量１２０ｂと、で構成されている。なお、光電変換基板１１は、第１の構成例の画素信号処理部１０の光電変換基板１１と同様である。
【００９１】
また、図４において、第２の構成例の画素信号処理部１０は、第１の読み出し基板２１に、第１のクランプトランジスタ１０９ａ，１０９ｂ、第１のサンプルホールドトランジスタ１０８ａ，１０８ｂ、第２の増幅トランジスタ１１１ａ，１１１ｂ、第１の選択トランジスタ１０７ａ，１０７ｂ、第１の電荷蓄積部１１０ａ，１１０ｂ、画素負荷トランジスタ１１４ａ，１１４ｂ、および第１のノイズ抑圧素子１１３ａ，１１３ｂが形成されている。さらに、第２の構成例の画素信号処理部１０は、第１の読み出し基板２１に、画素選択トランジスタ１１５ａと画素選択トランジスタ１１５ｂとから構成されるマルチプレクサが形成されている。電荷転送回路１０２ａは、画素リセットトランジスタ１０５ａと、第１の増幅トランジスタ１０６ａと、電荷転送トランジスタ１１２ａとノード容量１２０ａと、画素負荷トランジスタ１１４ａと、画素選択トランジスタ１１５ａと、で構成されている。電荷転送回路１０２ｂは、画素リセットトランジスタ１０５ｂと、第１の増幅トランジスタ１０６ｂと、電荷転送トランジスタ１１２ｂとノード容量１２０ｂと、画素負荷トランジスタ１１４ｂと、画素選択トランジスタ１１５ｂと、で構成されている。第１の電荷蓄積回路１０３ａは、第１のクランプトランジスタ１０９ａと、第１のサンプルホールドトランジスタ１０８ａと、第２の増幅トランジスタ１１１ａと、第１の選択トランジスタ１０７ａと、第１の電荷蓄積部１１０ａと、第１のノイズ抑圧素子１１３ａと、で構成されている。第１の電荷蓄積回路１０３ｂは、第１のクランプトランジスタ１０９ｂと、第１のサンプルホールドトランジスタ１０８ｂと、第２の増幅トランジスタ１１１ｂと、第１の選択トランジスタ１０７ｂと、第１の電荷蓄積部１１０ｂと、第１のノイズ抑圧素子１１３ｂと、で構成されている。なお、第１の読み出し基板２１内に形成されたそれぞれの構成要素において、マルチプレクサ以外のそれぞれの構成要素は、第１の構成例の画素信号処理部１０の第１の読み出し基板２１に形成されたそれぞれの構成要素と同様である。
【００９２】
また、図４において、第２の構成例の画素信号処理部１０は、第２の読み出し基板３１に、画素１００ａに対応する第２のクランプトランジスタ２０９ａ、第２の電荷蓄積部２１０ａ、第２のノイズ抑圧素子２１３ａ、および画素選択トランジスタ２１２ａと、画素１００ｂに対応する第２のクランプトランジスタ２０９ｂ、第２の電荷蓄積部２１０ｂ、第２のノイズ抑圧素子２１３ｂ、および画素選択トランジスタ２１２ｂと、第３の増幅トランジスタ２１１、第２の選択トランジスタ２０７、および平均用スイッチトランジスタ２１４とからなる第２の電荷蓄積回路１０４が形成されている。なお、第２の読み出し基板３１では、画素選択トランジスタ２１２ａと画素選択トランジスタ２１２ｂとの構成によって、第１の読み出し基板２１内に形成されたマルチプレクサに対応するデマルチプレクサが構成されている。
【００９３】
そして、光電変換基板１１と第１の読み出し基板２１とが第１の基板間接続部１２ａおよび第１の基板間接続部１２ｂによって接続され、第１の読み出し基板２１と第２の読み出し基板３１とが第２の基板間接続部２２によって接続されている。
【００９４】
より具体的には、図４に示した第２の構成例の画素信号処理部１０では、光電変換基板１１の第１の増幅トランジスタ１０６ａと、第１の読み出し基板２１の画素負荷トランジスタ１１４ａ、第１のノイズ抑圧素子１１３ａ、および画素選択トランジスタ１１５ａとが第１の基板間接続部１２ａを介して接続されている。また、図４に示した第２の構成例の画素信号処理部１０では、光電変換基板１１の第１の増幅トランジスタ１０６ｂと、第１の読み出し基板２１の画素負荷トランジスタ１１４ｂ、第１のノイズ抑圧素子１１３ｂ、および画素選択トランジスタ１１５ｂとが第１の基板間接続部１２ｂを介して接続されている。また、図４に示した第２の構成例の画素信号処理部１０では、第１の読み出し基板２１の画素選択トランジスタ１１５ａおよび画素選択トランジスタ１１５ｂと、第２の読み出し基板３１の画素選択トランジスタ２１２ａおよび画素選択トランジスタ２１２ｂとが、第２の基板間接続部２２を介して接続されている。これにより、光電変換部１０１ａと光電変換部１０１ｂとのそれぞれで発生した信号電荷に応じた信号電圧のそれぞれは、第１の読み出し基板２１に形成されたマルチプレクサと第２の基板間接続部２２を介して、第２の読み出し基板３１にも出力される。
【００９５】
なお、本第１の実施形態の固体撮像装置１における画素信号処理部１０の第２の構成例でも、第１の構成例の画素信号処理部１０と同様に、光電変換基板１１と第１の読み出し基板２１とを電気的接続する第１の基板間接続部１２ａおよび第１の基板間接続部１２ｂの構造や、第１の読み出し基板２１と第２の読み出し基板３１とを電気的接続する第２の基板間接続部２２の構造に関しては、特に規定しない。
【００９６】
画素選択トランジスタ１１５ａおよび画素選択トランジスタ１１５ｂのそれぞれは、不図示の垂直走査回路から入力された、対応する制御信号φＳＨ１Ａまたは制御信号φＳＨ１Ｂに応じて、第１の増幅トランジスタ１０６ａから第１の基板間接続部１２ａを介して入力された信号電圧、または第１の増幅トランジスタ１０６ｂから第１の基板間接続部１２ｂを介して入力された信号電圧のいずれか一方を、第２の基板間接続部２２に出力する。つまり、第２の構成例の画素信号処理部１０では、画素選択トランジスタ１１５ａと画素選択トランジスタ１１５ｂとの構成が、２つの信号電圧から１つの信号電荷を選択するマルチプレクサとして動作する。これにより、それぞれの画素に備えた光電変換部１０１ａと光電変換部１０１ｂとのいずれか一方の光電変換部が発生した信号電荷に応じた信号電圧が、第２の基板間接続部２２を介して第２の読み出し基板３１に出力される。
【００９７】
画素選択トランジスタ２１２ａおよび画素選択トランジスタ２１２ｂのそれぞれは、不図示の垂直走査回路から入力された、対応する制御信号φＳＨ２Ａまたは制御信号φＳＨ２Ｂに応じて、第２の基板間接続部２２を介して入力された信号電圧を、対応する第２のノイズ抑圧素子２１３ａまたは第２のノイズ抑圧素子２１３ｂに出力し保持させる。つまり、第２の構成例の画素信号処理部１０では、画素選択トランジスタ２１２ａと画素選択トランジスタ２１２ｂとの構成が、入力された１つの信号電圧を対応する第２のノイズ抑圧素子２１３ａまたは第２のノイズ抑圧素子２１３ｂのいずれか一方に出力するデマルチプレクサとして動作する。これにより、それぞれの画素に備えた光電変換部１０１ａと光電変換部１０１ｂとのそれぞれが発生した信号電荷に応じたそれぞれの信号電圧が、対応する第２のノイズ抑圧素子２１３ａおよび第２のノイズ抑圧素子２１３ｂのそれぞれに保持される。
【００９８】
第２のノイズ抑圧素子２１３ａおよび第２のノイズ抑圧素子２１３ｂのそれぞれは、対応する画素選択トランジスタ２１２ａまたは画素選択トランジスタ２１２ｂから出力された信号電圧を保持（蓄積）する容量である。
【００９９】
第２のクランプトランジスタ２０９ａおよび第２のクランプトランジスタ２０９ｂのそれぞれは、不図示の垂直走査回路から入力された、対応する制御信号φＲＳＴ２Ａまたは制御信号φＲＳＴ２Ｂに応じて、対応する第２の電荷蓄積部２１０ａまたは第２の電荷蓄積部２１０ｂと、対応する第２のノイズ抑圧素子２１３ａまたは第２のノイズ抑圧素子２１３ｂとのそれぞれを固定電位ＶＲＥＦにクランプする。これにより、第２の電荷蓄積部２１０ａおよび第２の電荷蓄積部２１０ｂと、第２のノイズ抑圧素子２１３ａおよび第２のノイズ抑圧素子２１３ｂとのそれぞれは、クランプされた固定電位ＶＲＥＦを保持する。
【０１００】
第２の電荷蓄積部２１０ａおよび第２の電荷蓄積部２１０ｂのそれぞれは、対応する第２のノイズ抑圧素子２１３ａまたは第２のノイズ抑圧素子２１３ｂが保持している信号電圧（第２の電荷蓄積回路１０４内でノイズ除去処理された信号）を保持（蓄積）する容量である。
【０１０１】
第２の構成例における第２の電荷蓄積回路１０４では、第２のクランプトランジスタ２０９ａ、第２の電荷蓄積部２１０ａ、および第２のノイズ抑圧素子２１３ａの構成によって、リーク電流（暗電流）に起因するノイズ除去処理を第２の電荷蓄積回路１０４内で行い、第２の電荷蓄積部２１０ａは、ノイズ除去処理された信号を保持する。また、第２の構成例における第２の電荷蓄積回路１０４では、第２のクランプトランジスタ２０９ｂ、第２の電荷蓄積部２１０ｂ、および第２のノイズ抑圧素子２１３ｂの構成によって、リーク電流（暗電流）に起因するノイズ除去処理を第２の電荷蓄積回路１０４内で行い、第２の電荷蓄積部２１０ｂは、ノイズ除去処理された信号を保持する。
【０１０２】
なお、第２の電荷蓄積部２１０ａおよび第２の電荷蓄積部２１０ｂとしても、第１の構成例の第２の電荷蓄積部２１０と同様に、単位面積当たりのリーク電流（暗電流）が少ない容量であるＭＩＭ容量や、ＭＯＳ容量を使用することがより望ましい。これにより、ノイズに対する耐性が向上し、高品質な信号を得ることができる。
【０１０３】
平均用スイッチトランジスタ２１４は、不図示の垂直走査回路から入力された制御信号φＭｉｘに応じて、第２の電荷蓄積部２１０ａと第２の電荷蓄積部２１０ｂとを短絡する。これにより、短絡された後の第２の電荷蓄積部２１０ａと第２の電荷蓄積部２１０ｂとには、短絡される前に保持していたノイズ除去処理されたそれぞれの信号電圧の中間の信号電圧、すなわち、平均化した信号電圧が保持される。
【０１０４】
第３の増幅トランジスタ２１１は、ゲート端子の電圧、すなわち、平均用スイッチトランジスタ２１４によって短絡されることにより、第２の電荷蓄積部２１０ａと第２の電荷蓄積部２１０ｂとに保持されていたそれぞれの信号電圧が平均化されたノイズ除去処理された信号に応じた信号電圧を出力する。
【０１０５】
このような構成によって第２の構成例の画素信号処理部１０では、２つの光電変換部（光電変換部１０１ａおよび光電変換部１０１ｂ）のそれぞれが入射した光を光電変換した信号電荷に応じたそれぞれの信号電圧を、２つの光電変換部のそれぞれに対応した基板間接続部（第１の基板間接続部１２ａおよび第１の基板間接続部１２ｂ）を介して読み出す。そして、ノイズ除去処理後の信号を、２つの光電変換部のそれぞれに対応した電荷蓄積部（第１の電荷蓄積部１１０ａおよび第１の電荷蓄積部１１０ｂ）に保持する。また、第２の構成例の画素信号処理部１０では、２つの光電変換部のそれぞれが光電変換したそれぞれの信号電荷に応じたそれぞれの信号電圧を、マルチプレクサ（画素選択トランジスタ１１５ａおよび画素選択トランジスタ１１５ｂ）によって選択して第２の基板間接続部２２に出力させる。そして、デマルチプレクサ（画素選択トランジスタ２１２ａおよび画素選択トランジスタ２１２ｂ）によって、２つの光電変換部のそれぞれが光電変換したそれぞれの信号電荷に応じたそれぞれの信号電圧を分ける。そして、ノイズ除去処理後の信号を、２つの光電変換部のそれぞれに対応した電荷蓄積部（第２の電荷蓄積部２１０ａおよび第２の電荷蓄積部２１０ｂ）に保持する。その後、２つの光電変換部のそれぞれに対応した電荷蓄積部（第２の電荷蓄積部２１０ａおよび第２の電荷蓄積部２１０ｂ）に保持した信号を平均化する。その後、固体撮像装置１では、画素信号処理部１０のそれぞれの電荷蓄積部（第１の電荷蓄積部１１０ａおよび第１の電荷蓄積部１１０ｂ）に蓄積されたノイズ除去処理後の信号に応じた信号電圧と平均化した信号電圧とのそれぞれを、画素信号（フル解像画像信号Ｓ１または減縮画像信号Ｓ２）として第１の垂直信号線１９および第２の垂直信号線２９のそれぞれに順次読み出しを行う。
【０１０６】
なお、図４に示した第２の構成例の画素信号処理部１０では、光電変換部１０１ａを含むそれぞれの構成要素を備えた画素１００ａと、光電変換部１０１ｂを含むそれぞれの構成要素を備えた画素１００ｂとが組になっている構成の一例を示したが、固体撮像装置１の画素信号処理部１０に配置される画素の組は、第１の構成例の画素信号処理部１０と同様に、図４に示した構成に限定されるものではない。すなわち、図４に示した構成よりもさらに多くの画素数で１つの組を構成し、この画素の組を複数配置することによって固体撮像装置１内に備える画素信号処理部１０内の画素アレイを形成することもできる。
【０１０７】
次に、本第１の実施形態の固体撮像装置１における第２の構成例の画素信号処理部１０の駆動タイミングについて説明する。図５は、本第１の実施形態の固体撮像装置１の第２の構成例の画素信号処理部１０を駆動するタイミングを示したタイミングチャートである。図５に示したタイミングチャートは、図３に示した第１の構成例の画素信号処理部１０の駆動タイミングと同様に、画素１００ａと画素１００ｂとを同時に露光し、画素１００ａのフル解像画像信号Ｓ１と画素１００ｂのフル解像画像信号Ｓ１とのそれぞれを第１の垂直信号線１９に順次出力すると共に、画素１００ａのフル解像画像信号Ｓ１と画素１００ｂのフル解像画像信号Ｓ１とを平均化した減縮画像信号Ｓ２を第２の垂直信号線２９に出力する固体撮像装置１の第２の構成例の画素信号処理部１０の動作において、不図示の垂直走査回路によって制御されるタイミングを示している。
【０１０８】
なお、固体撮像装置１の第２の構成例の画素信号処理部１０では、図４に示したように、画素１００ａと画素１００ｂとの２つの画素が１つの組として構成されている。そして、固体撮像装置１の第２の構成例の画素信号処理部１０では、２つの光電変換部１０１ａおよび光電変換部１０１ｂのそれぞれに対応した２つの第１の電荷蓄積回路１０３ａ（第１の電荷蓄積部１１０ａを含む）および第１の電荷蓄積回路１０３ｂ（第１の電荷蓄積部１１０ｂを含む）と、２つの光電変換部１０１ａおよび光電変換部１０１ｂに共通の第２の電荷蓄積回路１０４（第２の電荷蓄積部２１０ａおよび第２の電荷蓄積部２１０ｂを含む）とを備えている。このため、図５に示したタイミングチャートには、第１の電荷蓄積部１１０ａおよび第１の電荷蓄積部１１０ｂと、第２の電荷蓄積部２１０ａおよび第２の電荷蓄積部２１０ｂとのそれぞれに、２つの光電変換部１０１ａおよび光電変換部１０１ｂのそれぞれが発生した信号電荷を保持させるタイミングを示している。
【０１０９】
まず、時刻ｔ１において、画素信号処理部１０の全ての画素（画素１００ａおよび画素１００ｂ）をリセットする。より具体的には、時刻ｔ１において、不図示の垂直走査回路は、制御信号φＴＸ１および制御信号φＲＳＴ１を、同時に“Ｈ”レベルにして、電荷転送トランジスタ１１２ａおよび電荷転送トランジスタ１１２ｂと、画素リセットトランジスタ１０５ａおよび画素リセットトランジスタ１０５ｂとをオン状態にする。これにより、画素信号処理部１０内に配置された画素１００ａおよび画素１００ｂに備えた光電変換部１０１ａおよび光電変換部１０１ｂと、ノード容量１２０ａおよびノード容量１２０ｂとがリセットされる。
【０１１０】
その後、不図示の垂直走査回路は、制御信号φＴＸ１および制御信号φＲＳＴ１を、同時に“Ｌ”レベルにして、画素１００ａと画素１００ｂとのリセットを解除する。これにより、画素信号処理部１０内に配置された画素１００ａと画素１００ｂとが同時に露光を開始する。すなわち、画素信号処理部１０内に配置された画素１００ａに備えた光電変換部１０１ａと画素１００ｂに備えた光電変換部１０１ｂとが、入射した光を光電変換した信号電荷の蓄積を開始する。
【０１１１】
続いて、一定の期間が経過した後、すなわち、任意の露光時間が経過した後に、時刻ｔ２から、電荷転送回路１０２ａおよび電荷転送回路１０２ｂのそれぞれは、対応する光電変換部１０１ａと光電変換部１０１ｂとのそれぞれのリセットレベルの信号と露光レベルの信号との、対応する第１の基板間接続部１２ａおよび第１の基板間接続部１２ｂへの読み出しを行う。そして、第１の電荷蓄積回路１０３ａおよび第１の電荷蓄積回路１０３ｂでは、対応する光電変換部１０１ａまたは光電変換部１０１ｂのリセットレベルの信号と露光レベルの信号との差分をとるノイズ除去処理を行う。また、時刻ｔ２から、電荷転送回路１０２ａおよび電荷転送回路１０２ｂのそれぞれは、対応する光電変換部１０１ａと光電変換部１０１ｂとのそれぞれのリセットレベルの信号と露光レベルの信号との第２の基板間接続部２２への読み出しを、順次行う。そして、第２の電荷蓄積回路１０４では、画素１００ａのリセットレベルの信号と露光レベルの信号との差分をとるノイズ除去処理と、画素１００ｂのリセットレベルの信号と露光レベルの信号との差分をとるノイズ除去処理とを順次行う。
【０１１２】
より具体的には、時刻ｔ２において、不図示の垂直走査回路は、制御信号φＢＩＡＳを制御して、画素負荷トランジスタ１１４ａを、対応する第１の増幅トランジスタ１０６ａの負荷として動作させ、画素負荷トランジスタ１１４ｂを、対応する第１の増幅トランジスタ１０６ｂの負荷として動作させる。
【０１１３】
また、不図示の垂直走査回路は、制御信号φＲＳＴ１を“Ｈ”レベルにして、画素リセットトランジスタ１０５ａおよび画素リセットトランジスタ１０５ｂをオン状態にし、ノード容量１２０ａおよびノード容量１２０ｂをリセットする。これにより、第１の増幅トランジスタ１０６ａから光電変換部１０１ａのリセットレベルの信号電圧が、第１の基板間接続部１２ａを介して第１のノイズ抑圧素子１１３ａに出力されると共に、画素選択トランジスタ１１５ａに出力される。また、第１の増幅トランジスタ１０６ｂから光電変換部１０１ｂのリセットレベルの信号電圧が、第１の基板間接続部１２ｂを介して、第１のノイズ抑圧素子１１３ｂに出力されると共に、画素選択トランジスタ１１５ｂに出力される。
【０１１４】
また、不図示の垂直走査回路は、制御信号φＳＨ１Ａおよび制御信号φＳＨ２Ａを“Ｈ”レベルにして、画素選択トランジスタ１１５ａと画素選択トランジスタ２１２ａとをオン状態にする。これにより、第１の増幅トランジスタ１０６ａから第１の基板間接続部１２ａを介して画素選択トランジスタ１１５ａに出力された光電変換部１０１ａのリセットレベルの信号電圧が選択され、画素選択トランジスタ１１５ａ、第２の基板間接続部２２、および画素選択トランジスタ２１２ａを介して第２のノイズ抑圧素子２１３ａに出力される。
【０１１５】
また、不図示の垂直走査回路は、制御信号φＲＳＴ２および制御信号φＴＸ２を“Ｈ”レベルにして、第１のクランプトランジスタ１０９ａおよび第１のクランプトランジスタ１０９ｂと、第１のサンプルホールドトランジスタ１０８ａおよび第１のサンプルホールドトランジスタ１０８ｂとをオン状態にする。これにより、第１の電荷蓄積部１１０ａおよび第１の電荷蓄積部１１０ｂと、第１のノイズ抑圧素子１１３ａおよび第１のノイズ抑圧素子１１３ｂとのそれぞれがクランプされる。また、不図示の垂直走査回路は、制御信号φＲＳＴ２Ａを“Ｈ”レベルにして、第２のクランプトランジスタ２０９ａをオン状態にする。これにより、第２の電荷蓄積部２１０ａと第２のノイズ抑圧素子２１３ａとのそれぞれがクランプされる。
【０１１６】
その後、不図示の垂直走査回路は、制御信号φＲＳＴ１を“Ｌ”レベルにして、ノード容量１２０ａおよびノード容量１２０ｂのリセットを解除する。続いて、時刻ｔ３において、不図示の垂直走査回路は、制御信号φＲＳＴ２Ａを“Ｌ”レベルにして、第２の電荷蓄積部２１０ａのクランプを解除する。その後、不図示の垂直走査回路は、制御信号φＳＨ１Ａおよび制御信号φＳＨ２Ａを“Ｌ”レベルにして、画素選択トランジスタ１１５ａと画素選択トランジスタ２１２ａとをオフ状態にし、光電変換部１０１ａのリセットレベルの信号電圧の選択を解除する。
【０１１７】
続いて、時刻ｔ４において、不図示の垂直走査回路は、制御信号φＳＨ１Ｂおよび制御信号φＳＨ２Ｂを“Ｈ”レベルにして、画素選択トランジスタ１１５ｂと画素選択トランジスタ２１２ｂとをオン状態にする。これにより、第１の増幅トランジスタ１０６ｂから第１の基板間接続部１２ｂを介して画素選択トランジスタ１１５ｂに出力された光電変換部１０１ｂのリセットレベルの信号電圧が選択され、画素選択トランジスタ１１５ｂ、第２の基板間接続部２２、および画素選択トランジスタ２１２ｂを介して第２のノイズ抑圧素子２１３ｂに出力される。また、不図示の垂直走査回路は、制御信号φＲＳＴ２Ｂを“Ｈ”レベルにして、第２のクランプトランジスタ２０９ｂをオン状態にする。これにより、第２の電荷蓄積部２１０ｂと第２のノイズ抑圧素子２１３ｂとのそれぞれがクランプされる。
【０１１８】
続いて、時刻ｔ５において、不図示の垂直走査回路は、制御信号φＲＳＴ２Ｂを“Ｌ”レベルにして、第２の電荷蓄積部２１０ｂのクランプを解除する。その後、不図示の垂直走査回路は、制御信号φＳＨ１Ｂおよび制御信号φＳＨ２Ｂを“Ｌ”レベルにして、画素選択トランジスタ１１５ｂと画素選択トランジスタ２１２ｂとをオフ状態にし、光電変換部１０１ｂのリセットレベルの信号電圧の選択を解除する。また、不図示の垂直走査回路は、制御信号φＲＳＴ２を“Ｌ”レベルにして、第１の電荷蓄積部１１０ａおよび第１の電荷蓄積部１１０ｂのクランプを解除する。
【０１１９】
続いて、時刻ｔ６において、不図示の垂直走査回路は、制御信号φＴＸ１を“Ｈ”レベルにして、電荷転送トランジスタ１１２ａおよび電荷転送トランジスタ１１２ｂをオン状態にし、光電変換部１０１ａに蓄積された信号電荷を、第１の増幅トランジスタ１０６ａのゲート端子に、光電変換部１０１ｂに蓄積された信号電荷を、第１の増幅トランジスタ１０６ｂのゲート端子に、それぞれ転送する。このとき、電荷転送トランジスタ１１２ａによって転送された信号電荷は、ノード容量１２０ａに蓄積され、電荷転送トランジスタ１１２ｂによって転送された信号電荷は、ノード容量１２０ｂに蓄積される。これにより、第１の増幅トランジスタ１０６ａから光電変換部１０１ａが発生した信号電荷、すなわち、ノード容量１２０ａに蓄積された信号電荷に応じた信号電圧（露光レベルの信号）が、第１の基板間接続部１２ａを介して第１のノイズ抑圧素子１１３ａに出力されると共に、画素選択トランジスタ１１５ａに出力される。また、第１の増幅トランジスタ１０６ｂから光電変換部１０１ｂが発生した信号電荷、すなわち、ノード容量１２０ｂに蓄積された信号電荷に応じた信号電圧（露光レベルの信号）が、第１の基板間接続部１２ｂを介して、第１のノイズ抑圧素子１１３ｂに出力されると共に、画素選択トランジスタ１１５ｂに出力される。
【０１２０】
そして、第１のノイズ抑圧素子１１３ａは、光電変換部１０１ａのリセットレベルの信号電圧と露光レベルの信号電圧との差分の電圧、すなわち、ノイズ除去処理された信号電圧を出力する。また、同様に、第１のノイズ抑圧素子１１３ｂは、光電変換部１０１ｂのノイズ除去処理された信号電圧を出力する。
【０１２１】
その後、不図示の垂直走査回路は、制御信号φＴＸ１を“Ｌ”レベルにして、光電変換部１０１ａが蓄積した信号電荷の第１の増幅トランジスタ１０６ａのゲート端子への転送と、光電変換部１０１ｂが蓄積した信号電荷の第１の増幅トランジスタ１０６ｂのゲート端子への転送とを停止する。
【０１２２】
続いて、時刻ｔ７において、不図示の垂直走査回路は、制御信号φＴＸ２を“Ｌ”レベルにして、第１の電荷蓄積部１１０ａのサンプルホールドと、第１の電荷蓄積部１１０ｂのサンプルホールドとを停止する。これにより、第１の電荷蓄積部１１０ａは、第１のノイズ抑圧素子１１３ａが出力しているノイズ除去処理された信号電圧を保持し、第１の電荷蓄積部１１０ｂは、第１のノイズ抑圧素子１１３ｂが出力しているノイズ除去処理された信号電圧を保持する。
【０１２３】
ここまでで、画素信号処理部１０内に配置された画素１００ａに備えた光電変換部１０１ａが発生した信号電荷がノイズ除去処理されて、第１の電荷蓄積部１１０ａに保持され、画素１００ｂに備えた光電変換部１０１ｂが発生した信号電荷がノイズ除去処理されて、第１の電荷蓄積部１１０ｂに保持（蓄積）されることになる。
【０１２４】
続いて、時刻ｔ８において、不図示の垂直走査回路は、制御信号φＳＨ１Ａおよび制御信号φＳＨ２Ａを“Ｈ”レベルにして、画素選択トランジスタ１１５ａと画素選択トランジスタ２１２ａとをオン状態にする。これにより、第１の増幅トランジスタ１０６ａから第１の基板間接続部１２ａを介して画素選択トランジスタ１１５ａに出力された光電変換部１０１ａが発生した信号電荷、すなわち、ノード容量１２０ａに蓄積された信号電荷に応じた信号電圧（露光レベルの信号）が選択され、画素選択トランジスタ１１５ａ、第２の基板間接続部２２、および画素選択トランジスタ２１２ａを介して第２のノイズ抑圧素子２１３ａに出力される。
【０１２５】
そして、第２のノイズ抑圧素子２１３ａは、光電変換部１０１ａのリセットレベルの信号電圧と露光レベルの信号電圧との差分の電圧、すなわち、ノイズ除去処理された信号電圧を出力する。
【０１２６】
その後、不図示の垂直走査回路は、制御信号φＳＨ１Ａおよび制御信号φＳＨ２Ａを“Ｌ”レベルにして、画素選択トランジスタ１１５ａと画素選択トランジスタ２１２ａとをオフ状態にし、光電変換部１０１ａが発生した信号電荷に応じた信号電圧の選択を解除する。
【０１２７】
ここまでで、画素信号処理部１０内に配置された画素１００ａに備えた光電変換部１０１ａが発生した信号電荷がノイズ除去処理されて、第２の電荷蓄積部２１０ａに保持（蓄積）されることになる。
【０１２８】
続いて、時刻ｔ９において、不図示の垂直走査回路は、制御信号φＳＨ１Ｂおよび制御信号φＳＨ２Ｂを“Ｈ”レベルにして、画素選択トランジスタ１１５ｂと画素選択トランジスタ２１２ｂとをオン状態にする。これにより、第１の増幅トランジスタ１０６ｂから第１の基板間接続部１２ｂを介して画素選択トランジスタ１１５ｂに出力された光電変換部１０１ｂが発生した信号電荷、すなわち、ノード容量１２０ｂに蓄積された信号電荷に応じた信号電圧（露光レベルの信号）が選択され、画素選択トランジスタ１１５ｂ、第２の基板間接続部２２、および画素選択トランジスタ２１２ｂを介して第２のノイズ抑圧素子２１３ｂに出力される。
【０１２９】
そして、第２のノイズ抑圧素子２１３ｂは、光電変換部１０１ｂのリセットレベルの信号電圧と露光レベルの信号電圧との差分の電圧、すなわち、ノイズ除去処理された信号電圧を出力する。
【０１３０】
その後、不図示の垂直走査回路は、制御信号φＳＨ１Ｂおよび制御信号φＳＨ２Ｂを“Ｌ”レベルにして、画素選択トランジスタ１１５ｂと画素選択トランジスタ２１２ｂとをオフ状態にし、光電変換部１０１ｂが発生した信号電荷に応じた信号電圧の選択を解除する。
【０１３１】
ここまでで、画素信号処理部１０内に配置された画素１００ｂに備えた光電変換部１０１ｂが発生した信号電荷がノイズ除去処理されて、第２の電荷蓄積部２１０ｂに保持（蓄積）されることになる。
【０１３２】
続いて、時刻ｔ１０において、第２の電荷蓄積回路１０４は、第２の電荷蓄積部２１０ａに保持しているノイズ除去処理された信号電圧と、第２の電荷蓄積部２１０ｂに保持しているノイズ除去処理された信号電圧との平均化の処理を行う。より具体的には、時刻ｔ１０において、不図示の垂直走査回路は、制御信号φＭｉｘを“Ｈ”レベルにして、平均用スイッチトランジスタ２１４をオン状態にする。これにより、第２の電荷蓄積部２１０ａと第２の電荷蓄積部２１０ｂとが短絡され、第２の電荷蓄積部２１０ａと第２の電荷蓄積部２１０ｂとのそれぞれは、保持しているノイズ除去処理されたそれぞれの信号電圧の中間の信号電圧、すなわち、平均化した信号電圧を保持する。
【０１３３】
また、時刻ｔ１０において、不図示の垂直走査回路は、制御信号φＢＩＡＳを制御して、画素負荷トランジスタ１１４ａおよび画素負荷トランジスタ１１４ｂのそれぞれの、対応する第１の増幅トランジスタ１０６ａまたは第１の増幅トランジスタ１０６ｂの負荷としての動作を停止させる。
【０１３４】
その後、不図示の垂直走査回路は、制御信号φＳＥＬ１Ａおよび制御信号φＳＥＬ１Ｂを順次制御して、第１の電荷蓄積部１１０ａと第１の電荷蓄積部１１０ｂとに保持されたノイズ除去処理されたそれぞれの信号電圧を順次、それぞれの画素のフル解像画像信号Ｓ１として第１の垂直信号線１９に出力させる。また、不図示の垂直走査回路は、制御信号φＳＥＬ２を制御して、第２の電荷蓄積部２１０ａおよび第２の電荷蓄積部２１０ｂに保持されたノイズ除去処理された平均化した信号電圧を、画素数を減縮した減縮画像信号Ｓ２として第２の垂直信号線２９に出力させる。
【０１３５】
なお、図４に示した第２の構成例の画素信号処理部１０では、不図示の垂直走査回路が制御信号φＭｉｘを“Ｌ”レベルにして、第２の電荷蓄積部２１０ａと第２の電荷蓄積部２１０ｂとの短絡を解除した後でも、第２の電荷蓄積部２１０ａに保持されたノイズ除去処理された平均化した信号電圧を、画素数を減縮した減縮画像信号Ｓ２として第２の垂直信号線２９に出力させることができる。
【０１３６】
また、第２の構成例の画素信号処理部１０でも、第１の構成例の画素信号処理部１０と同様に、フル解像画像信号Ｓ１と減縮画像信号Ｓ２とのそれぞれの出力順番に関しては、特に規定しない。従って、不図示の垂直走査回路が制御信号φＳＥＬ１Ａ、制御信号φＳＥＬ１Ｂ、および制御信号φＳＥＬ２を制御して、フル解像画像信号Ｓ１を第１の垂直信号線１９に出力させるタイミングや、減縮画像信号Ｓ２を第２の垂直信号線２９に出力させるタイミングに関する詳細な説明は省略する。
【０１３７】
このような駆動タイミングによって第２の構成例の画素信号処理部１０では、２つの光電変換部（光電変換部１０１ａおよび光電変換部１０１ｂ）のそれぞれが入射した光を光電変換した信号電荷に応じたそれぞれの信号電圧を、２つの光電変換部のそれぞれに対応した基板間接続部（第１の基板間接続部１２ａおよび第１の基板間接続部１２ｂ）に読み出させる。そして、ノイズ除去処理後の信号を、２つの光電変換部のそれぞれに対応した電荷蓄積部（第１の電荷蓄積部１１０ａおよび第１の電荷蓄積部１１０ｂ）に保持させる。また、第２の構成例の画素信号処理部１０の駆動タイミングでは、２つの光電変換部のそれぞれが光電変換したそれぞれの信号電荷に応じたそれぞれの信号電圧を、マルチプレクサ（画素選択トランジスタ１１５ａおよび画素選択トランジスタ１１５ｂ）によって選択して第２の基板間接続部２２に出力させる。そして、デマルチプレクサ（画素選択トランジスタ２１２ａおよび画素選択トランジスタ２１２ｂ）によって、２つの光電変換部のそれぞれが光電変換したそれぞれの信号電荷に応じたそれぞれの信号電圧を分ける。そして、ノイズ除去処理後の信号を、２つの光電変換部のそれぞれに対応した電荷蓄積部（第２の電荷蓄積部２１０ａおよび第２の電荷蓄積部２１０ｂ）に保持させる。その後、２つの光電変換部のそれぞれに対応した電荷蓄積部（第２の電荷蓄積部２１０ａおよび第２の電荷蓄積部２１０ｂ）に保持した信号を平均化する。そして、固体撮像装置１では、画素信号処理部１０のそれぞれの電荷蓄積部（第１の電荷蓄積部１１０ａおよび第１の電荷蓄積部１１０ｂ）に蓄積されたノイズ除去処理後の信号に応じた信号電圧をフル解像画像信号Ｓ１として第１の垂直信号線１９に出力させ、平均化した信号電圧を減縮画像信号Ｓ２として第２の垂直信号線２９に出力させる。
【０１３８】
このように、本第１の実施形態の固体撮像装置１における第２の構成例の画素信号処理部１０でも、第１の構成例の画素信号処理部１０と同様に、画素１００ａに備えた光電変換部１０１ａの信号電荷をノイズ除去処理して第１の電荷蓄積部１１０ａに保持し、画素１００ｂに備えた光電変換部１０１ｂの信号電荷をノイズ除去処理して第１の電荷蓄積部１１０ｂに保持する。また、本第１の実施形態の固体撮像装置１における第２の構成例の画素信号処理部１０では、画素１００ａに備えた光電変換部１０１ａの信号電荷をノイズ除去処理して第２の電荷蓄積部２１０ａに保持し、画素１００ｂに備えた光電変換部１０１ｂの信号電荷をノイズ除去処理して第２の電荷蓄積部２１０ｂに保持した後に、それぞれの信号電荷を平均化して、第２の電荷蓄積部２１０ａおよび第２の電荷蓄積部２１０ｂに保持する。これにより、本第１の実施形態の固体撮像装置１における第２の構成例の画素信号処理部１０でも、第１の構成例の画素信号処理部１０と同様に、画素信号処理部１０に備えた全ての画素の画素信号（フル解像画像信号Ｓ１）と、画素信号処理部１０に備えた画素数を減縮した、つまり、画素信号処理部１０に備えたそれぞれの画素のフル解像画像信号Ｓ１を平均化（加算平均）した画素信号（減縮画像信号Ｓ２）との両方を独立に出力することができる。
【０１３９】
上記に述べたように、本第１の実施形態の固体撮像装置１の画素信号処理部１０では、それぞれの画素を同じ露光期間で露光し、それぞれの画素内で、光電変換部１０１ａが発生した信号電荷を第１の電荷蓄積回路１０３ａに、光電変換部１０１ｂが発生した信号電荷を第１の電荷蓄積回路１０３ｂにそれぞれに保持すると共に、それぞれの信号電荷の電荷量を平均化した信号電荷（画素数を減縮した信号電荷）を第２の電荷蓄積回路１０４に保持する。そして、本第１の実施形態の固体撮像装置１の画素信号処理部１０では、第１の電荷蓄積回路１０３ａと第１の電荷蓄積回路１０３ｂとのそれぞれに保持した信号電荷に応じたそれぞれのフル解像画像信号Ｓ１と、第２の電荷蓄積回路１０４に保持した信号電荷に応じた減縮画像信号Ｓ２とのそれぞれを別々に出力することができる。すなわち、本第１の実施形態の固体撮像装置１の画素信号処理部１０では、同じ１回の露光によって得られた信号電荷に基づいた、フル解像画像信号Ｓ１と減縮画像信号Ｓ２とのそれぞれを別々に独立して出力することができる。
【０１４０】
なお、本第１の実施形態の固体撮像装置１における画素信号処理部１０の構成は、第１および第２の構成例で示した構成に限定されるものではなく、本第１の実施形態の固体撮像装置１における画素信号処理部１０の趣旨を逸脱しない範囲の異なる構成であってもよい。
【０１４１】
なお、本第１の実施形態の固体撮像装置１における第１および第２の構成例の画素信号処理部１０では、画素１００ａおよび画素１００ｂに対応する構成要素に入力する制御信号は、第１の選択トランジスタ１０７ａに入力する制御信号φＳＥＬ１Ａ、および第１の選択トランジスタ１０７ｂに入力する制御信号φＳＥＬ１Ｂ以外、画素１００ａと画素１００ｂとで同じ制御信号である構成について説明した。そして、この構成に基づいて、本第１の実施形態の固体撮像装置１における第１および第２の構成例の画素信号処理部１０の駆動タイミングでは、画素１００ａに備えた光電変換部１０１ａと画素１００ｂに備えた光電変換部１０１ｂとの露光を同時に開始し、光電変換部１０１ａと光電変換部１０１ｂとのそれぞれが発生した信号電荷を同時に転送するグローバルシャッタ機能の動作を行うタイミングについて説明した。しかし、固体撮像装置１における画素信号処理部１０の構成や駆動タイミングは、第１および第２の構成例に限定されるものではなく、画素１００ａおよび画素１００ｂのそれぞれの構成要素に入力する制御信号を、画素１００ａと画素１００ｂとのそれぞれで異ならせ、画素１００ａと画素１００ｂとを異なるタイミングで駆動することができる構成にすることもできる。
【０１４２】
なお、本第１の実施形態の固体撮像装置１における第１および第２の構成例の画素信号処理部１０では、図１に示した固体撮像装置１の画素信号処理部１０における最小限の構成に基づいて、光電変換基板１１と第１の読み出し基板２１と第２の読み出し基板３１との３つの基板による多層基板構造の構成について説明した。しかし、固体撮像装置１における画素信号処理部１０の構成は、本第１の実施形態の固体撮像装置１における画素信号処理部１０の構成に限定されるものではなく、例えば、第２の電荷蓄積回路１０４が保持する画素１００ａと画素１００ｂとに対応した信号電荷を平均化した信号電荷を、さらに平均化する構成にすることもできる。例えば、第２の電荷蓄積回路１０４では、画素信号処理部１０に備えた画素数を１段減縮しているが、さらにもう１段以上減縮する構成にすることもできる。この場合、本第１の実施形態の固体撮像装置１における画素信号処理部１０をさらに多層化することが考えられる。なお、本第１の実施形態の固体撮像装置１の画素信号処理部１０においては、画素信号処理部１０に備えた画素数を減縮する段数に関しては、特に規定しない。
【０１４３】
なお、本第１の実施形態の固体撮像装置１では、図１、図２、および図４において、予め定めた２つの画素を組とし、それぞれの画素に備えた光電変換部１０１が発生したそれぞれの信号電荷の電荷量を平均化した信号電荷を保持する画素信号処理部１０の構成を示した。しかし、実際の固体撮像装置では、二次元の行列状に複数の画素が配置された画素アレイに、例えば、ベイヤー配列のカラーフィルタが貼付され、それぞれの画素に備えた光電変換部１０１は、入射した光に含まれる、貼付されたカラーフィルタの対応する色を光電変換して信号電荷を発生する。従って、本第１の実施形態の固体撮像装置１においては、貼付されたカラーフィルタの色の重心がずれないように、また、異なる色の信号電荷を平均化しないように、画素の組を構成することが望ましい。
【０１４４】
ここで、本第１の実施形態の固体撮像装置１の画素信号処理部１０において組とする画素の配置の一例について説明する。図６は、本第１の実施形態の固体撮像装置１における画素アレイの配列の一例を示した図である。図６は、固体撮像装置１にベイヤー配列のカラーフィルタが貼付されている場合の一例を示している。
【０１４５】
上述したように、固体撮像装置１にカラーフィルタが貼付されている場合、固体撮像装置１における画素の組は、同じ色同士で重心がずれないように構成することが望ましい。図６（ｂ）には、図６（ａ）において３行目で６列目に配置されているＧｒ画素１００ａを重心とし、このＧｒ画素１００ａの周辺の５行５列の範囲内に配置された同じ色の８つのＧｒ画素１００ｂを組とする、すなわち、９つの画素を組とする場合を示している。
【０１４６】
図６（ｂ）に示したように画素の組を構成することによって、図１に示した画素信号処理部１０の構成の固体撮像装置１では、画素アレイに備えた画素数を、行方向を１／３に列方向を１／３にそれぞれ減縮した、つまり、画素アレイに備えた全て画素数を１／９に減縮した減縮画像信号Ｓ２を第２の電荷蓄積回路１０４が出力することができる。そして、本第１の実施形態の固体撮像装置１の差分ＡＤ変換部５０では、画素信号処理部１０が出力したそれぞれの画素信号に基づいて、様々な処理を行うことができる。
【０１４７】
なお、本第１の実施形態の固体撮像装置１の画素信号処理部１０において組とする画素の配置は、図６に示した一例に限定されるものではない。例えば、重心とする画素の周辺の９行９列の範囲内に配置された同じ色の２５個の画素を組とすることによって、画素アレイに備えた画素数を、行方向を１／５に列方向を１／５にそれぞれ減縮した、つまり、画素アレイに備えた全て画素数を１／２５に減縮した信号電荷を、第２の電荷蓄積回路１０４に保持することができる。
【０１４８】
＜差分ＡＤ変換部の構成例＞
次に、本第１の実施形態の固体撮像装置１における差分ＡＤ変換部５０のより具体的な構成の一例について説明する。なお、差分ＡＤ変換部５０に備えた読み出し回路５０１と読み出し回路５１１とは、画素信号処理部１０に備えた第１の電荷蓄積回路１０３ａと第１の電荷蓄積回路１０３ｂとのそれぞれが保持した信号電荷に応じたそれぞれのフル解像画像信号Ｓ１、または第２の電荷蓄積回路１０４が保持した信号電荷に応じた減縮画像信号Ｓ２とのそれぞれを、順次読み出すのみである。従って、読み出し回路５０１と読み出し回路５１１とのより具体的な構成に関しての説明は省略する。
【０１４９】
まず、差分ＡＤ変換部５０に備えた差分回路５０２のより具体的な構成の一例について説明する。図７は、本第１の実施形態の固体撮像装置１の差分ＡＤ変換部５０に備えた差分回路５０２の構成例を示した回路図および差分回路５０２の動作タイミングを示したタイミングチャートである。なお、図７（ａ）には、差分回路５０２の構成例を示した回路図を示し、図７（ｂ）には、差分回路５０２の動作タイミングを示している。
【０１５０】
図７（ａ）に示した差分回路５０２は、演算増幅アンプＡＭＰと、フィードバック容量Ｃ１と、サンプリング容量Ｃ２と、スイッチＳＷ１〜スイッチＳＷ３とから構成される。差分回路５０２は、読み出し回路５０１によって画素信号処理部１０から読み出されたフル解像画像信号Ｓ１と、読み出し回路５１１によって画素信号処理部１０から読み出された減縮画像信号Ｓ２との差分を算出し、フル解像画像信号Ｓ１と減縮画像信号Ｓ２との差分の画素信号を、差分画素信号Ｖｏｕｔとして第１のＡ／Ｄ変換回路５０３に出力する。
【０１５１】
スイッチＳＷ１は、読み出し回路５０１が画素信号処理部１０から読み出したフル解像画像信号Ｓ１を選択するスイッチであり、制御信号φ１に応じて、入力されたフル解像画像信号Ｓ１をサンプリング容量Ｃ２に出力する。
スイッチＳＷ２は、読み出し回路５１１が画素信号処理部１０から読み出した減縮画像信号Ｓ２を選択するスイッチであり、制御信号φ２に応じて、入力された減縮画像信号Ｓ２をサンプリング容量Ｃ２に出力する。
【０１５２】
サンプリング容量Ｃ２は、スイッチＳＷ１およびスイッチＳＷ２から入力された画素信号の信号電圧に応じた電荷をサンプリングして保持する容量であり、保持した電荷に応じた信号電圧を、演算増幅アンプＡＭＰに出力する。
【０１５３】
演算増幅アンプＡＭＰは、サンプリング容量Ｃ２が保持した電荷に応じた信号電圧が一方の入力端子に入力され、一方の入力端子に入力された信号電圧を他方の入力端子に入力された固定電位ＶＲＥＦに基づいて演算増幅し、差分画素信号Ｖｏｕｔとして出力端子から出力する。
【０１５４】
フィードバック容量Ｃ１は、演算増幅アンプＡＭＰの一方の入力端子と出力端子との間に配置されたフィードバック容量である。
【０１５５】
スイッチＳＷ３は、演算増幅アンプＡＭＰを初期化するスイッチであり、制御信号φＲＳＴに応じて、演算増幅アンプＡＭＰの一方の入力端子と出力端子とを短絡することによって、演算増幅アンプＡＭＰを初期化する。
【０１５６】
ここで、図７（ｂ）を用いて差分回路５０２の動作について説明する。差分回路５０２では、まず、読み出し回路５１１が画素信号処理部１０から読み出した減縮画像信号Ｓ２をサンプリングし、その後、読み出し回路５０１が画素信号処理部１０から読み出したフル解像画像信号Ｓ１をサンプリングすることによって、フル解像画像信号Ｓ１と減縮画像信号Ｓ２との差分を算出した差分画素信号Ｖｏｕｔを出力する。
【０１５７】
より具体的には、時刻ｔ１において、制御信号φ２を“Ｈ”レベルにすることによってスイッチＳＷ２をオン状態にして、読み出し回路５１１が画素信号処理部１０から読み出した減縮画像信号Ｓ２をサンプリング容量Ｃ２に出力させる。また、同時に、制御信号φＲＳＴを“Ｈ”レベルにすることによってスイッチＳＷ３をオン状態にして、演算増幅アンプＡＭＰの一方の入力端子と出力端子を短絡し、演算増幅アンプＡＭＰをリセット（初期化）する。これにより、演算増幅アンプＡＭＰの出力端子からは、固定電位ＶＲＥＦの電位が、差分画素信号Ｖｏｕｔとして出力される。
【０１５８】
その後、制御信号φ２および制御信号φＲＳＴを“Ｌ”レベルにして、減縮画像信号Ｓ２のサンプリング容量Ｃ２への出力を終了すると共に、演算増幅アンプＡＭＰのリセットを解除する。
【０１５９】
続いて、時刻ｔ２において、制御信号φ１を“Ｈ”レベルにすることによってスイッチＳＷ１をオン状態にして、読み出し回路５０１が画素信号処理部１０から読み出したフル解像画像信号Ｓ１をサンプリング容量Ｃ２に出力させる。これにより、演算増幅アンプＡＭＰの出力端子からは、リセット時に入力された固定電位ＶＲＥＦの電位とリセット解除後に入力された電位との差の電位、すなわち、サンプリング容量Ｃ２から出力された減縮画像信号Ｓ２とフル解像画像信号Ｓ１との差分の電位が、差分画素信号Ｖｏｕｔとして出力される。ここで、演算増幅アンプＡＭＰの出力端子から出力される差分画素信号Ｖｏｕｔの電位は、下式（１）のように表される。
【０１６０】
Ｖｏｕｔ  ＝  Ｖｒｅｆ−Ｃ２／Ｃ１（Ｓ１−Ｓ２）・・・（１）
【０１６１】
このような構成および動作タイミングによって差分回路５０２では、読み出し回路５０１が画素信号処理部１０から読み出したフル解像画像信号Ｓ１と、読み出し回路５１１が画素信号処理部１０から読み出した減縮画像信号Ｓ２との差分を算出した差分画素信号Ｖｏｕｔを出力する。ここで、減縮画像信号Ｓ２は、フル解像画像信号Ｓ１に対応する画素信号であるため、差分画素信号Ｖｏｕｔは、フル解像画像信号Ｓ１に比べて電圧範囲が非常に小さな信号となる。つまり、差分画素信号Ｖｏｕｔは、フル解像画像信号Ｓ１のダイナミックレンジを狭くした画素信号となる。これにより、その後、第１のＡ／Ｄ変換回路５０３が差分画素信号Ｖｏｕｔをアナログデジタル変換する際に動作する第１のＡ／Ｄ変換回路５０３内のカウンタの計数時間が短くなる。
【０１６２】
次に、差分ＡＤ変換部５０に備えた第１のＡ／Ｄ変換回路５０３および第２のＡ／Ｄ変換回路５１３のより具体的な構成の一例について説明する。図８は、本第１の実施形態の固体撮像装置１の差分ＡＤ変換部５０に備えたＡ／Ｄ変換回路（第１のＡ／Ｄ変換回路５０３および第２のＡ／Ｄ変換回路５１３）の構成例を示した回路図およびＡ／Ｄ変換回路の動作期間を示したタイミングチャートである。なお、図８（ａ）には、第１のＡ／Ｄ変換回路５０３の構成例を示した回路図を示し、図８（ｂ）には、第１のＡ／Ｄ変換回路５０３の動作期間を示し、図８（ｃ）には、第２のＡ／Ｄ変換回路５１３の動作期間を示している。
【０１６３】
図８（ａ）に示した第１のＡ／Ｄ変換回路５０３は、参照信号生成部ＤＡＣと、比較器ＣＭＰと、カウンタＣＮＴと、ラッチＬＡＴとから構成される。第１のＡ／Ｄ変換回路５０３は、差分回路５０２から入力された差分画素信号Ｖｏｕｔ（アナログ信号）をアナログデジタル変換した、差分画素信号Ｖｏｕｔ（アナログ信号）の大きさを表す値（デジタル値）を出力するスロープ積分型のＡ／Ｄ変換回路である。
【０１６４】
参照信号生成部ＤＡＣは、時間に対して一定の割合で電位が増加するアナログ信号であるランプ波Ｖｒａｍｐを生成し、生成したランプ波Ｖｒａｍｐを比較器ＣＭＰに出力する。
【０１６５】
比較器ＣＭＰは、差分回路５０２から入力されたアナログ信号である差分画素信号Ｖｏｕｔの電位と、参照信号生成部ＤＡＣから入力されたランプ波Ｖｒａｍｐの電位との比較を行う。そして、比較器ＣＭＰは、ランプ波Ｖｒａｍｐの電位が、差分画素信号Ｖｏｕｔの電位と大小関係が反転する電位になったときに、このことを通知する比較信号をカウンタＣＮＴとラッチＬＡＴとに出力する。
【０１６６】
カウンタＣＮＴは、クロック信号ＣＬＫに基づいて、比較器ＣＭＰが差分画素信号Ｖｏｕｔの電位とランプ波Ｖｒａｍｐの電位との比較を行っている期間（ＡＤ期間）の時間を計数する。より具体的には、カウンタＣＮＴは、差分回路５０２から差分画素信号Ｖｏｕｔが入力され、参照信号生成部ＤＡＣがランプ波Ｖｒａｍｐを出力したタイミングから、比較器ＣＭＰから比較信号が入力されるタイミングまでのクロック信号ＣＬＫの数（クロック数）を計数する。すなわち、カウンタＣＮＴは、比較器ＣＭＰがそれぞれの電位の比較を開始したタイミングから、比較器ＣＭＰがそれぞれの電位の大小関係が反転して比較を終了するタイミングまでのクロック信号ＣＬＫのクロック数を計数する。そして、カウンタＣＮＴは、計数したＡＤ期間の計数値（カウント値＝クロック数）を表すデジタル値を、ラッチＬＡＴに出力する。なお、カウンタＣＮＴのビット数は、比較器ＣＭＰが差分画素信号Ｖｏｕｔの電位とランプ波Ｖｒａｍｐの電位との比較を行っているＡＤ期間の全ての時間を計数することができるビット数である。図８（ａ）には、カウンタＣＮＴのビット数が１０ビットである場合を示している。
【０１６７】
ラッチＬＡＴは、比較器ＣＭＰから比較信号が入力されるタイミング、すなわち、比較器ＣＭＰがそれぞれの電位の比較を終了するタイミングで、カウンタＣＮＴから入力されたＡＤ期間のカウント値（クロック数）を表すデジタル値を保持する。そして、ラッチＬＡＴは、保持したデジタル値を、第１のＡ／Ｄ変換回路５０３に入力された差分画素信号Ｖｏｕｔ（アナログ信号）をアナログデジタル変換した画像データ（デジタル値）として出力する。なお、ラッチＬＡＴのビット数は、カウンタＣＮＴのカウント値（＝デジタル値）の全てを保持することができるビット数、すなわち、カウンタＣＮＴのビット数と同じビット数である。図８（ａ）には、ラッチＬＡＴのビット数が１０ビットである場合を示している。
【０１６８】
なお、本第１の実施形態の固体撮像装置１では、差分ＡＤ変換部５０に備えた第２のＡ／Ｄ変換回路５１３も減縮画像信号Ｓ２をアナログデジタル変換した画像データ（デジタル値）を出力する。ここで、第２のＡ／Ｄ変換回路５１３の構成は、図８（ａ）に示した第１のＡ／Ｄ変換回路５０３の構成と同様である。ただし、上述したように、第１のＡ／Ｄ変換回路５０３がアナログデジタル変換する差分画素信号Ｖｏｕｔは、差分回路５０２によってフル解像画像信号Ｓ１のダイナミックレンジを狭くした画素信号であるのに対し、第２のＡ／Ｄ変換回路５１３がアナログデジタル変換する減縮画像信号Ｓ２は、ダイナミックレンジを狭くした画素信号ではない。このため、第２のＡ／Ｄ変換回路５１３に備えたカウンタＣＮＴおよびラッチＬＡＴのビット数は、第１のＡ／Ｄ変換回路５０３に備えたカウンタＣＮＴおよびラッチＬＡＴのビット数よりも多くなる。図８（ａ）には、“（）：括弧”内に、第２のＡ／Ｄ変換回路５１３に入力される画素信号（Ｓ２）、および第２のＡ／Ｄ変換回路５１３に備えたカウンタＣＮＴおよびラッチＬＡＴのビット数（１２ビット）の一例を示している。なお、以下の説明においては、第２のＡ／Ｄ変換回路５１３が出力する画像データのビット数は、従来の固体撮像装置に内蔵したＡ／Ｄ変換回路が出力する画像データのビット数と同じビット数である。
【０１６９】
なお、従来の固体撮像装置に内蔵したＡ／Ｄ変換回路のビット数と、第１のＡ／Ｄ変換回路５０３および第２のＡ／Ｄ変換回路５１３のそれぞれに備えたカウンタＣＮＴおよびラッチＬＡＴのビット数に関する説明は、後述する。
【０１７０】
次に、図８（ｂ）および図８（ｃ）を用いて第１のＡ／Ｄ変換回路５０３および第２のＡ／Ｄ変換回路５１３の動作期間について説明する。図８（ｂ）には、第１のＡ／Ｄ変換回路５０３が最大１０ビット分のクロック信号ＣＬＫのクロック数を計数する最大のＡＤ期間を模式的に示し、図８（ｃ）には、第２のＡ／Ｄ変換回路５１３が最大１２ビット分のクロック信号ＣＬＫのクロック数を計数する最大のＡＤ期間を模式的に示している。なお、図８（ｃ）に示した第２のＡ／Ｄ変換回路５１３のＡＤ期間は、従来の固体撮像装置に内蔵したＡ／Ｄ変換回路のＡＤ期間と同様である。
【０１７１】
上述したように、第１のＡ／Ｄ変換回路５０３および第２のＡ／Ｄ変換回路５１３のそれぞれでは、それぞれのＡＤ期間内で、比較器ＣＭＰが、入力された画素信号（差分画素信号Ｖｏｕｔまたは減縮画像信号Ｓ２）の電位とランプ波Ｖｒａｍｐの電位との比較を行う。そして、第１のＡ／Ｄ変換回路５０３および第２のＡ／Ｄ変換回路５１３のそれぞれでは、それぞれのＡＤ期間内で、カウンタＣＮＴが、参照信号生成部ＤＡＣがランプ波Ｖｒａｍｐを出力して比較器ＣＭＰがそれぞれの電位の比較を開始したタイミングから、比較器ＣＭＰがそれぞれの電位の比較を終了するタイミングまでのクロック信号ＣＬＫのクロック数を計数する。
【０１７２】
そして、第１のＡ／Ｄ変換回路５０３および第２のＡ／Ｄ変換回路５１３のそれぞれでは、ランプ波Ｖｒａｍｐの電位と入力された画素信号（差分画素信号Ｖｏｕｔまたは減縮画像信号Ｓ２）の電位との大小関係が反転するタイミングで、比較器ＣＭＰが、ランプ波Ｖｒａｍｐの電位が、入力された画素信号の電位と大小関係が反転したことを通知する比較信号をカウンタＣＮＴに出力する。これにより、第１のＡ／Ｄ変換回路５０３および第２のＡ／Ｄ変換回路５１３のそれぞれでは、カウンタＣＮＴが、比較器ＣＭＰから入力された比較信号に応じてクロック信号ＣＬＫのクロック数の計数を停止し、ラッチＬＡＴが、カウンタＣＮＴから入力されたカウント値（クロック数）を保持し、入力された画素信号に応じた画像データ（デジタル値）として出力する。このため、Ａ／Ｄ変換回路においては、ＡＤ期間内の動作によって電力を消費するということができる。
【０１７３】
図８（ｂ）と図８（ｃ）とを比べてわかるように、差分回路５０２によってフル解像画像信号Ｓ１のダイナミックレンジを狭くした差分画素信号Ｖｏｕｔをアナログデジタル変換する第１のＡ／Ｄ変換回路５０３のＡＤ期間の方が、減縮画像信号Ｓ２をアナログデジタル変換する第２のＡ／Ｄ変換回路５１３のＡＤ期間よりも短い期間である。つまり、第１のＡ／Ｄ変換回路５０３に備えたカウンタＣＮＴがクロック信号ＣＬＫの計数を行う動作期間の方が、第２のＡ／Ｄ変換回路５１３に備えたカウンタＣＮＴがクロック信号ＣＬＫの計数を行う動作期間よりも短い期間である。このため、本第１の実施形態の固体撮像装置１では、第１のＡ／Ｄ変換回路５０３に備えたカウンタＣＮＴがクロック信号ＣＬＫを計数する際の消費電力を低減することができる。
【０１７４】
言い換えれば、第１のＡ／Ｄ変換回路５０３に備えたカウンタＣＮＴがクロック信号ＣＬＫの計数を行う動作期間の方が、従来の固体撮像装置に内蔵したＡ／Ｄ変換回路に備えたカウンタの動作期間よりも短い期間である。このため、本第１の実施形態の固体撮像装置１では、フル解像画像信号Ｓ１に応じた画像データを出力する際の第１のＡ／Ｄ変換回路５０３の消費電力を、従来の固体撮像装置に内蔵したＡ／Ｄ変換回路よりも低減することができる。
【０１７５】
ここで、従来の固体撮像装置に内蔵したＡ／Ｄ変換回路のビット数と、第１のＡ／Ｄ変換回路５０３および第２のＡ／Ｄ変換回路５１３のそれぞれに備えたカウンタＣＮＴおよびラッチＬＡＴのビット数に関して説明する。つまり、第１のＡ／Ｄ変換回路５０３および第２のＡ／Ｄ変換回路５１３のそれぞれに予め定められるデジタル値のビット数に関して説明する。
【０１７６】
図８（ｂ）および図８（ｃ）を見てわかるように、第１のＡ／Ｄ変換回路５０３および第２のＡ／Ｄ変換回路５１３のそれぞれでは、入力された画素信号の電位が低ければ、早い段階でランプ波Ｖｒａｍｐの電位との大小関係が反転し、カウンタＣＮＴによるクロック信号ＣＬＫのクロック数の計数が早い段階で停止してアナログデジタル変換が終了する。すなわち、入力された画素信号に応じた画像データ（デジタル値）は小さな値となる。一方、入力された画素信号の電位が高ければ、ランプ波Ｖｒａｍｐの電位との大小関係が反転するまでに時間を要し、カウンタＣＮＴによるクロック信号ＣＬＫのクロック数の計数がより長い期間行われ、すなわち、アナログデジタル変換が長い期間終了せず、入力された画素信号に応じた画像データ（デジタル値）が大きな値となる。
【０１７７】
例えば、フル解像画像信号Ｓ１をアナログデジタル変換して１２ビットのデジタル値（画像データ）を出力する構成を考える。この構成において最大のデジタル値を出力する場合、従来の固体撮像装置に備えたＡ／Ｄ変換回路では、４０９５個のクロック信号ＣＬＫを計数する必要があり、アナログデジタル変換の期間は、クロック信号ＣＬＫの１周期の時間×４０９５の期間となる。
【０１７８】
これに対して、本第１の実施形態の固体撮像装置１では、第１のＡ／Ｄ変換回路５０３が、差分回路５０２が出力したフル解像画像信号Ｓ１と減縮画像信号Ｓ２との差分である差分画素信号Ｖｏｕｔをアナログデジタル変換して出力する。この差分画素信号Ｖｏｕｔは、上述したように、フル解像画像信号Ｓ１のダイナミックレンジを狭くした画素信号である。例えば、読み出し回路５０１が画素信号処理部１０から読み出したフル解像画像信号Ｓ１のそれぞれの信号電圧の範囲が０Ｖから１Ｖ程度である場合、フル解像画像信号Ｓ１の信号電圧と減縮画像信号Ｓ２の信号電圧とを差分した差分画素信号Ｖｏｕｔの信号電圧の範囲は、０Ｖから０．２５Ｖ程度の範囲になると考えられる。従って、第１のＡ／Ｄ変換回路５０３では、従来の固体撮像装置に内蔵したＡ／Ｄ変換回路よりも狭い信号電圧の範囲の画素信号をアナログデジタル変換すれば良いことになる。
【０１７９】
このことから、第１のＡ／Ｄ変換回路５０３では、アナログデジタル変換の期間を短くした場合、すなわち、アナログデジタル変換したデジタル値の最大のビット数を少なくするためにカウンタＣＮＴのビット数を少なくした場合でも、精度の良いデジタル値を出力することができる。このため、第１のＡ／Ｄ変換回路５０３では、図８（ａ）に示したように、カウンタＣＮＴのビット数を、従来の固体撮像装置に内蔵したＡ／Ｄ変換回路に備えたカウンタのビット数（１２ビット）よりも少ない１０ビットにしている。
【０１８０】
このカウンタＣＮＴのビット数は、１ビット少なくなるとクロック信号ＣＬＫの計数を行う動作期間が１／２の期間となるため、カウンタＣＮＴの消費電力を１／２に低減することができる。図８（ａ）に示した第１のＡ／Ｄ変換回路５０３では、カウンタＣＮＴのビット数を、従来の固体撮像装置に内蔵したＡ／Ｄ変換回路に備えたカウンタのビット数（１２ビット）よりも２ビット少なくしているため、カウンタＣＮＴの消費電力は１／４に低減することができる。
【０１８１】
また、第１のＡ／Ｄ変換回路５０３では、カウンタＣＮＴのビット数を１０ビットにしたことに伴って、ラッチＬＡＴに必要なビット数が１０ビットになり、２ビット分削減される。これにより、本第１の実施形態の固体撮像装置１から第１のＡ／Ｄ変換回路５０３がフル解像画像信号Ｓ１に応じた画像データ（デジタル値）を出力するデータバスのバス幅を少なくすることができる。これにより、本第１の実施形態の固体撮像装置１では、出力する画像データのそれぞれのビットのレベルの変化に伴う消費電力も、従来の固体撮像装置よりも低減することができる。
【０１８２】
なお、上述したように、本第１の実施形態の固体撮像装置１では、差分ＡＤ変換部５０に備えた第２のＡ／Ｄ変換回路５１３も減縮画像信号Ｓ２をアナログデジタル変換した画像データ（デジタル値）を出力する。この第２のＡ／Ｄ変換回路５１３は、従来の固体撮像装置に内蔵したＡ／Ｄ変換回路と同様である。このため、本第１の実施形態の固体撮像装置１では、第１のＡ／Ｄ変換回路５０３が出力する差分画素信号Ｖｏｕｔに応じた画像データを出力する分の消費電力が増大するものと捉えられてしまうとも考えられる。しかし、本第１の実施形態の固体撮像装置１において第２のＡ／Ｄ変換回路５１３がアナログデジタル変換する減縮画像信号Ｓ２は、画素信号処理部１０に備えた画素数を減縮した画素信号、すなわち、フル解像画像信号Ｓ１よりも少ない数の画素信号である。このため、本第１の実施形態の固体撮像装置１において、減縮画像信号Ｓ２に応じた画像データを出力したとしても、差分ＡＤ変換部５０に備えた第２のＡ／Ｄ変換回路５１３が減縮画像信号Ｓ２をアナログデジタル変換する際の消費電力は、従来の固体撮像装置よりも少ない。従って、本第１の実施形態の固体撮像装置１が差分画素信号Ｖｏｕｔに応じた画像データと、減縮画像信号Ｓ２に応じた画像データとの両方の画像データを出力した場合でも、固体撮像装置１の全体の消費電力としては、従来の固体撮像装置よりも少ないということができる。
【０１８３】
次に、本第１の実施形態の固体撮像装置１のより具体的な構成の一例について説明する。図９は、本第１の実施形態の固体撮像装置１のより具体的な構成を示したブロック図である。図９には、４行４列の二次元の行列状に画素が配置された画素アレイが形成された画素信号処理部１０を備え、３つの基板で構成された多層基板構造の固体撮像装置１において、第１の読み出し基板２１と第２の読み出し基板３１との構成の一例を示している。なお、図９においては、説明を容易にするため、図１に示したそれぞれの画素の光電変換部１０１および電荷転送回路１０２が形成される光電変換基板の構成を省略している。また、図９においては、それぞれの基板の信号線を電気的に接続する基板間接続部も省略している。
【０１８４】
なお、以下の説明においては、それぞれの構成要素が対応する画素、すなわち、１６個の画素１００ａ〜画素１００ｐを区別するため、それぞれの構成要素の符号の最後に対応する画素を示す「ａ」〜「ｐ」の符号を付与して説明する。より具体的には、例えば、画素１００ｃに対応する構成要素の符号の最後に「ｃ」を付与し、例えば、画素１００ｉと画素１００ｊとの両方に対応する構成要素の符号の最後には「ｉｊ」を付与して説明する。また、画素１００ａ〜画素１００ｐに共通して対応する構成要素には、「ａ」〜「ｐ」の符号は付与せずに説明する。また、画素１００ａ〜画素１００ｐのいずれかに対応する構成要素ではあるが、説明を行う際に対応する画素を区別しない場合には、「ａ」〜「ｐ」の符号を示さずに、それぞれの構成要素の符号までを示して説明する。また、以下の説明においては、それぞれの構成要素が対応する画素または画素の組の列を区別するため、それぞれの構成要素の符号の最後に対応する画素または画素の組の列を示す数字を付与して説明する。より具体的には、例えば、１列目の第１の電荷蓄積回路１０３に対応する構成要素の符号の最後に「−１」を付与し、例えば、２列目の第２の電荷蓄積回路１０４に対応する構成要素の符号の最後に「−２」を付与して説明する。
【０１８５】
図９において、第１の読み出し基板２１には、固体撮像装置１の画素信号処理部１０に備えた１６個の画素のそれぞれを構成する１６個の第１の電荷蓄積回路１０３が形成されている。また、第１の読み出し基板２１には、１６個の第１の電荷蓄積回路１０３の列毎、すなわち、固体撮像装置１に備えた１６個の画素のそれぞれの列毎に対応する４つの第１の読み出し回路５０１と、４つの差分回路５０２と、４つの第１のＡ／Ｄ変換回路５０３とが形成されている。
【０１８６】
より具体的には、第１の読み出し基板２１には、画素１００ａ〜画素１００ｐのそれぞれを構成する第１の電荷蓄積回路１０３ａ〜第１の電荷蓄積回路１０３ｐが形成されている。また、第１の読み出し基板２１には、１列目の画素１００ａ、画素１００ｅ、画素１００ｉ、および画素１００ｍを構成する第１の電荷蓄積回路１０３ａ、第１の電荷蓄積回路１０３ｅ、第１の電荷蓄積回路１０３ｉ、および第１の電荷蓄積回路１０３ｍに対応して、第１の読み出し回路５０１−１と、差分回路５０２−１と、第１のＡ／Ｄ変換回路５０３−１とが形成されている。同様に、第１の読み出し基板２１には、２列目のそれぞれの画素を構成する第１の電荷蓄積回路１０３に対応して、第１の読み出し回路５０１−２と、差分回路５０２−２と、第１のＡ／Ｄ変換回路５０３−２とが形成されている。また、同様に、第１の読み出し基板２１には、それぞれの画素を構成する３列目の第１の電荷蓄積回路１０３に対応して、第１の読み出し回路５０１−３と、差分回路５０２−３と、第１のＡ／Ｄ変換回路５０３−３とが形成され、４列目のそれぞれの画素を構成する第１の電荷蓄積回路１０３に対応して、第１の読み出し回路５０１−４と、差分回路５０２−４と、第１のＡ／Ｄ変換回路５０３−４とが形成されている。
【０１８７】
また、図９において、第２の読み出し基板３１には、固体撮像装置１の画素信号処理部１０に備えた１６個の画素において、２行２列毎に１つの組を構成した画素の組（以下、「画素組」という）のそれぞれに対応する４つの第２の電荷蓄積回路１０４が形成されている。なお、図９においては、１つの第２の電荷蓄積回路１０４が、隣接する４つの画素に対応している構成を示しているが、１つの第２の電荷蓄積回路１０４が対応する画素組は、図６（ｂ）に示したように、同じ色同士で重心がずれないように構成されている。
【０１８８】
より具体的には、第２の読み出し基板３１には、画素１００ａ、画素１００ｂ、画素１００ｅ、および画素１００ｆから構成される画素組に対応した第２の電荷蓄積回路１０４ａｂｅｆが形成されている。同様に、第２の読み出し基板３１には、画素１００ｃ、画素１００ｄ、画素１００ｇ、および画素１００ｈから構成される画素組に対応した第２の電荷蓄積回路１０４ｃｄｇｈが形成され、画素１００ｉ、画素１００ｊ、画素１００ｍ、および画素１００ｎから構成される画素組に対応した第２の電荷蓄積回路１０４ｉｊｍｎが形成され、画素１００ｋ、画素１００ｌ、画素１００ｏ、および画素１００ｐから構成される画素組に対応した第２の電荷蓄積回路１０４ｋｌｏｐが形成されている。これにより、図９に示した固体撮像装置１では、画素信号処理部１０に備えた画素を１／４に減縮することができる。
【０１８９】
また、第２の読み出し基板３１には、第２の電荷蓄積回路１０４の列毎、すなわち、固体撮像装置１に備えた１６個の画素の内、いずれか４つの画素で構成された画素組のそれぞれの列に対応する２つの第２の読み出し回路５１１と、２つの第２のＡ／Ｄ変換回路５１３とが形成されている。
【０１９０】
より具体的には、第２の読み出し基板３１には、１列目の第２の電荷蓄積回路１０４ａｂｅｆおよび第２の電荷蓄積回路１０４ｉｊｍｎに対応して、第２の読み出し回路５１１−１と第２のＡ／Ｄ変換回路５１３−１とが形成されている。同様に、第２の読み出し基板３１には、２列目の第２の電荷蓄積回路１０４ｃｄｇｈおよび第２の電荷蓄積回路１０４ｋｌｏｐに対応して、第２の読み出し回路５１１−２と第２のＡ／Ｄ変換回路５１３−２とが形成されている。
【０１９１】
そして、第１の電荷蓄積回路１０３ａ〜第１の電荷蓄積回路１０３ｐのそれぞれは、対応する光電変換部１０１ａ〜光電変換部１０１ｐ（不図示）のそれぞれが発生した信号電荷を保持（蓄積）し、保持した信号電荷に応じた信号電圧をフル解像画像信号Ｓ１のそれぞれとして、差分ＡＤ変換部５０内の対応する第１の読み出し回路５０１に出力する。また、第２の電荷蓄積回路１０４ａｂｅｆ、第２の電荷蓄積回路１０４ｃｄｇｈ、第２の電荷蓄積回路１０４ｉｊｍｎ、および第２の電荷蓄積回路１０４ｋｌｏｐのそれぞれは、対応する第１の電荷蓄積回路１０３ａ〜第１の電荷蓄積回路１０３ｐのそれぞれから転送された、対応する光電変換部１０１ａ〜光電変換部１０１ｐ（不図示）のそれぞれが発生したそれぞれの信号電荷を加算平均することによって、画素信号処理部１０に備えた画素１００ａ〜画素１００ｐの画素数を１／４に減縮した状態にするための信号電荷を保持（蓄積）する。そして、第２の電荷蓄積回路１０４ａｂｅｆ、第２の電荷蓄積回路１０４ｃｄｇｈ、第２の電荷蓄積回路１０４ｉｊｍｎ、および第２の電荷蓄積回路１０４ｋｌｏｐのそれぞれは、保持した信号電荷に応じた信号電圧を減縮画像信号Ｓ２のそれぞれとして、差分ＡＤ変換部５０内の対応する第２の読み出し回路５１１に出力する。
【０１９２】
そして、第１の読み出し回路５０１−１〜第１の読み出し回路５０１−４のそれぞれは、対応する列の第１の電荷蓄積回路１０３ａ〜第１の電荷蓄積回路１０３ｐのそれぞれからフル解像画像信号Ｓ１を順次読み出して、対応する差分回路５０２−１〜差分回路５０２−４のそれぞれに出力する。また、第２の読み出し回路５１１−１および第２の読み出し回路５１１−２のそれぞれは、対応する列の第２の電荷蓄積回路１０４ａｂｅｆ、第２の電荷蓄積回路１０４ｃｄｇｈ、第２の電荷蓄積回路１０４ｉｊｍｎ、および第２の電荷蓄積回路１０４ｋｌｏｐのそれぞれから減縮画像信号Ｓ２を順次読み出して、対応する差分回路５０２−１〜差分回路５０２−４と、第２のＡ／Ｄ変換回路５１３−１および第２のＡ／Ｄ変換回路５１３−２とのそれぞれに出力する。なお、第２の読み出し回路５１１−１および第２の読み出し回路５１１−２のそれぞれが読み出した減縮画像信号Ｓ２は、第２の基板間接続部２２と同様の基板間接続部（不図示）を介して、第１の読み出し基板２１に形成された対応する差分回路５０２−１〜差分回路５０２−４に出力される。
【０１９３】
なお、第１の読み出し回路５０１−１〜第１の読み出し回路５０１−４、第２の読み出し回路５１１−１、および第２の読み出し回路５１１−２のそれぞれは、その機能として、読み出したフル解像画像信号Ｓ１および減縮画像信号Ｓ２に対してノイズ除去などの処理を行う、例えば、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ：相関二重サンプリング）処理の機能を備えている構成であってもよい。
【０１９４】
これにより、差分回路５０２−１〜差分回路５０２−４のそれぞれは、対応する第１の読み出し回路５０１から入力されたそれぞれのフル解像画像信号Ｓ１と、対応する第２の読み出し回路５１１から入力されたそれぞれの減縮画像信号Ｓ２との差分を算出したそれぞれの差分画素信号Ｖｏｕｔを、対応する第１のＡ／Ｄ変換回路５０３−１〜第１のＡ／Ｄ変換回路５０３−４のそれぞれに出力する。より具体的には、差分回路５０２−１が、対応する第１の読み出し回路５０１−１から入力されたフル解像画像信号Ｓ１−１と、対応する第２の読み出し回路５１１−１から入力された減縮画像信号Ｓ２−１との差分を算出した差分画素信号Ｖｏｕｔを、対応する第１のＡ／Ｄ変換回路５０３−１に出力する。また、差分回路５０２−２が、対応する第１の読み出し回路５０１−２から入力されたフル解像画像信号Ｓ１−２と、対応する第２の読み出し回路５１１−１から入力された減縮画像信号Ｓ２−１との差分を算出した差分画素信号Ｖｏｕｔを、対応する第１のＡ／Ｄ変換回路５０３−２に出力する。また、差分回路５０２−３が、対応する第１の読み出し回路５０１−３から入力されたフル解像画像信号Ｓ１−３と、対応する第２の読み出し回路５１１−３から入力された減縮画像信号Ｓ２−３との差分を算出した差分画素信号Ｖｏｕｔを、対応する第１のＡ／Ｄ変換回路５０３−３に出力する。また、差分回路５０２−４が、対応する第１の読み出し回路５０１−４から入力されたフル解像画像信号Ｓ１−４と、対応する第２の読み出し回路５１１−３から入力された減縮画像信号Ｓ２−３との差分を算出した差分画素信号Ｖｏｕｔを、対応する第１のＡ／Ｄ変換回路５０３−４に出力する。
【０１９５】
そして、第１のＡ／Ｄ変換回路５０３−１〜第１のＡ／Ｄ変換回路５０３−４のそれぞれは、対応する差分回路５０２−１〜差分回路５０２−４のそれぞれから入力されたそれぞれの差分画素信号Ｖｏｕｔをアナログデジタル変換した画像データ、すなわち、画素信号処理部１０に備えた全ての画素のフル解像画像信号Ｓ１に対応した画像データをそれぞれ出力する。また、第２のＡ／Ｄ変換回路５１３−１および第２のＡ／Ｄ変換回路５１３−２のそれぞれは、対応する第２の読み出し回路５１１−１および第２の読み出し回路５１１−２のそれぞれから入力されたそれぞれの減縮画像信号Ｓ２をアナログデジタル変換した画像データ、すなわち、画素信号処理部１０に備えた画素数を１／４に減縮した画像データをそれぞれ出力する。
【０１９６】
本第１の実施形態によれば、光電変換部１０１ａおよび光電変換部１０１ｂが配置された光電変換基板（光電変換基板１１）と、第１の電荷蓄積回路１０３ａおよび第１の電荷蓄積回路１０３ｂ、または第２の電荷蓄積回路１０４の一方が複数配置された第１の基板（第１の読み出し基板２１）と、第１の電荷蓄積回路１０３ａおよび第１の電荷蓄積回路１０３ｂ、または第２の電荷蓄積回路１０４の他方が複数配置された第２の基板（第２の読み出し基板３１）と、光電変換基板１１と第１の読み出し基板２１とを電気的接続する第１の接続部（第１の基板間接続部１２ａまたは第１の基板間接続部１２ｂ）と、第１の読み出し基板２１と第２の読み出し基板３１とを電気的接続する第２の接続部（第２の基板間接続部２２ａまたは第２の基板間接続部２２ｂ）と、によって構成され、差分回路５０２および第１のＡ／Ｄ変換回路５０３のそれぞれは、対応する画素（画素１００ａまたは画素１００ｂ）の第１の電荷蓄積回路１０３ａまたは第１の電荷蓄積回路１０３ｂが配置された第１の読み出し基板２１または第２の読み出し基板３１の一方に配置され、第２のＡ／Ｄ変換回路５１３のそれぞれは、対応する第２の電荷蓄積回路１０４が配置された第１の読み出し基板２１または第２の読み出し基板３１の他方に配置される、固体撮像装置１が構成される。
【０１９７】
また、本第１の実施形態によれば、第１の基板間接続部１２ａまたは第１の基板間接続部１２ｂは、光電変換基板１１と第１の読み出し基板２１との間に配置され、第１の読み出し基板２１に配置された第１の電荷蓄積回路１０３ａおよび第１の電荷蓄積回路１０３ｂ、または第２の電荷蓄積回路１０４の一方のそれぞれに対応し、光電変換基板１１に配置されたそれぞれの光電変換部（光電変換部１０１ａおよび光電変換部１０１ｂ）から、第１の読み出し基板２１に配置された対応する第１の電荷蓄積回路１０３ａおよび第１の電荷蓄積回路１０３ｂ、または第２の電荷蓄積回路１０４の一方に転送されるそれぞれの信号電荷の信号線のそれぞれを、光電変換基板１１と第１の読み出し基板２１との間で電気的に接続し、第２の基板間接続部２２ａまたは第２の基板間接続部２２ｂは、第１の読み出し基板２１と第２の読み出し基板３１との間に配置され、第２の読み出し基板３１に配置された第１の電荷蓄積回路１０３ａおよび第１の電荷蓄積回路１０３ｂ、または第２の電荷蓄積回路１０４の他方のそれぞれに対応し、光電変換基板１１に配置されたそれぞれの光電変換部（光電変換部１０１ａおよび光電変換部１０１ｂ）から、第１の読み出し基板２１を介して第２の読み出し基板３１に配置された対応する第１の電荷蓄積回路１０３ａおよび第１の電荷蓄積回路１０３ｂ、または第２の電荷蓄積回路１０４の他方に転送されるそれぞれの信号電荷の信号線のそれぞれと、差分回路５０２のそれぞれが対応するフル解像画像信号Ｓ１と差分を算出する減縮画像信号Ｓ２の信号線のそれぞれとを、第１の読み出し基板２１と第２の読み出し基板３１との間で電気的に接続する、固体撮像装置１が構成される。
【０１９８】
上記に述べたように、本第１の実施形態の固体撮像装置１では、画素信号処理部１０に備えたそれぞれの画素による同じ１回の露光によって得られた信号電荷に基づいた、全ての画素のフル解像画像信号Ｓ１と画素数を減縮した減縮画像信号Ｓ２とのそれぞれを別々に保持する。そして、本第１の実施形態の固体撮像装置１では、保持したそれぞれの画素信号をアナログデジタル変換して、全ての画素のフル解像画像信号Ｓ１に対応した画像データ（以下、「フル解像画像データ」という）と、画素数を減縮した減縮画像信号Ｓ２に対応した画像データ（以下、「減縮画像データ」という）との両方を出力する。このとき、本第１の実施形態の固体撮像装置１では、フル解像画像信号Ｓ１と減縮画像信号Ｓ２との差分をとった差分画素信号Ｖｏｕｔをアナログデジタル変換した画像データを、画素信号処理部１０に備えた全ての画素に対応したフル解像画像データとして出力する。この差分画素信号Ｖｏｕｔは、画素信号処理部１０に備えたそれぞれの画素が発生した信号電荷のダイナミックレンジを狭くした状態の画素信号である。このため、本第１の実施形態の固体撮像装置１では、フル解像画像データを出力するためにアナログデジタル変換する際の第１のＡ／Ｄ変換回路５０３に備えたカウンタＣＮＴの計数時間を短くし、カウンタＣＮＴのビット数を少なくすることができる。これにより、本第１の実施形態の固体撮像装置１では、フル解像画像データを出力する際の第１のＡ／Ｄ変換回路５０３の消費電力を、従来の固体撮像装置に内蔵したＡ／Ｄ変換回路が全ての画素の画像データを出力する際の消費電力よりも低減することができる。
【０１９９】
また、本第１の実施形態の固体撮像装置１では、減縮画像信号Ｓ２をそのままアナログデジタル変換した画像データを、画素信号処理部１０に備えた画素数を減縮した減縮画像データとして出力する。ここで本第１の実施形態の固体撮像装置１が出力する減縮画像データは、従来の固体撮像装置に内蔵したＡ／Ｄ変換回路が出力する画像データのビット数と同じである。ただし、減縮画像信号Ｓ２は、画素数を減縮している画素信号であるため、従来の固体撮像装置に内蔵したＡ／Ｄ変換回路が全ての画素の画像データを出力ときよりも消費電力を低減した状態で出力することができる。これにより、本第１の実施形態の固体撮像装置１では、全体として、従来の固体撮像装置よりも消費電力を低減した状態で、フル解像画像データと減縮画像データとの両方を出力することができる。このことにより、本第１の実施形態の固体撮像装置１や、本第１の実施形態の固体撮像装置１を搭載した撮像システムの低消費電力化を図ることができる。
【０２００】
なお、本第１の実施形態の固体撮像装置１における画素信号処理部１０の第１および第２の構成例では、図１に示した固体撮像装置１の画素信号処理部１０における最小限の構成に基づいて、光電変換基板１１と第１の読み出し基板２１と第２の読み出し基板３１との３つの基板による多層基板構造の構成について説明した。しかし、固体撮像装置１における画素信号処理部１０の構成は、本第１の実施形態の固体撮像装置１における画素信号処理部１０の構成に限定されるものではなく、例えば、第２の電荷蓄積回路１０４が保持する画素１００ａと画素１００ｂとに対応した信号電荷を平均化した信号電荷を、さらに平均化する構成にすることもできる。例えば、第２の電荷蓄積回路１０４では、画素信号処理部１０に備えた画素数を１段減縮しているが、さらにもう１段以上減縮する構成にすることもできる。この場合、本第１の実施形態の固体撮像装置１における画素信号処理部１０をさらに多層化することが考えられる。なお、本第１の実施形態の固体撮像装置１の画素信号処理部１０においては、画素信号処理部１０に備えた画素数を減縮する段数に関しては、特に規定しない。
【０２０１】
ここで、本第１の実施形態の固体撮像装置１の画素信号処理部１０を、図１に示した固体撮像装置１の画素信号処理部１０よりもさらにもう１段以上減縮する構成にした場合の固体撮像装置１の構成例について説明する。図１０は、本第１の実施形態の固体撮像装置１の変形例の概略構成を示したブロック図である。図１０に示した固体撮像装置１の変形例では、固体撮像装置１に備えた画素信号処理部１０内に、画素１００ａ〜画素１００ｄの４つの画素が配置されている場合を示している。なお、図１０に示した固体撮像装置１においても、本固体撮像装置１を搭載した撮像システムに備えた制御装置による制御に応じて、画素信号処理部１０内に配置されたそれぞれの画素の構成要素を駆動する垂直走査回路や水平走査回路などの構成要素は省略している。
【０２０２】
なお、以下の説明においては、それぞれの構成要素が対応する画素、すなわち、画素１００ａ〜画素１００ｄを区別するため、それぞれの構成要素の符号の最後に対応する画素を示す「ａ」、「ｂ」、「ｃ」、または「ｄ」の符号を付与して説明する。より具体的には、画素１００ａに対応する構成要素の符号の最後に「ａ」を付与し、画素１００ｂに対応する構成要素の符号の最後に「ｂ」を付与し、画素１００ｃに対応する構成要素の符号の最後に「ｃ」を付与し、画素１００ｄに対応する構成要素の符号の最後に「ｄ」を付与して説明する。また、画素１００ａ〜画素１００ｄに共通して対応する構成要素には、「ａ」〜「ｄ」の符号は付与せずに説明する。また、画素１００ａ〜画素１００ｄのいずれかに対応する構成要素ではあるが、説明を行う際に対応する画素を区別しない場合には、「ａ」〜「ｄ」の符号を示さずに、それぞれの構成要素の符号までを示して説明する。
【０２０３】
図１０に示した固体撮像装置１の画素信号処理部１０は、４つの光電変換部１０１ａ〜光電変換部１０１ｄと、４つの電荷転送回路１０２ａ〜電荷転送回路１０２ｄと、４つの第１の電荷蓄積回路１０３ａ〜第１の電荷蓄積回路１０３ｄと、３つの第２の電荷蓄積回路１０４ａｂ、第２の電荷蓄積回路１０４ｃｄ、および第３の電荷蓄積回路２０４とから構成される。
【０２０４】
また、図１０に示した固体撮像装置１の差分ＡＤ変換部５０は、第１の読み出し回路５０１と、差分回路５０２と、第１のＡ／Ｄ変換回路５０３と、第２の読み出し回路５１１と、第２の差分回路５１２と、第２のＡ／Ｄ変換回路５１３と、第３の読み出し回路５２１と、第３のＡ／Ｄ変換回路５２３とから構成される。固体撮像装置１の差分ＡＤ変換部５０では、第１の読み出し回路５０１、差分回路５０２、および第１のＡ／Ｄ変換回路５０３は、画素１００ａ〜画素１００ｄに共通の構成要素であり、第２の読み出し回路５１１、第２の差分回路５１２、および第２のＡ／Ｄ変換回路５１３は、第２の電荷蓄積回路１０４ａｂと第２の電荷蓄積回路１０４ｃｄとに共通の構成要素である。
【０２０５】
光電変換部１０１ａ〜光電変換部１０１ｄ、電荷転送回路１０２ａ〜電荷転送回路１０２ｄ、第１の電荷蓄積回路１０３ａ〜第１の電荷蓄積回路１０３ｄのそれぞれは、図１に示した固体撮像装置１の画素信号処理部１０の光電変換部１０１ａおよび光電変換部１０１ｂ、電荷転送回路１０２ａおよび電荷転送回路１０２ｂ、第１の電荷蓄積回路１０３ａおよび第１の電荷蓄積回路１０３ｂと同様の構成要素である。従って、それぞれの構成要素に関する詳細な説明は省略する。
【０２０６】
第２の電荷蓄積回路１０４ａｂおよび第２の電荷蓄積回路１０４ｃｄのそれぞれは、図１に示した固体撮像装置１の画素信号処理部１０の第２の電荷蓄積回路１０４と同様に、対応する２つの電荷転送回路１０２のそれぞれから転送された、対応する光電変換部１０１が発生したそれぞれの信号電荷の電荷量を平均化した信号電荷を保持（蓄積）する回路（平均化電荷蓄積回路）である。なお、図１０に示した固体撮像装置１の画素信号処理部１０においては、第２の電荷蓄積回路１０４ａｂが電荷転送回路１０２ａおよび電荷転送回路１０２ｂ、すなわち、光電変換部１０１ａおよび光電変換部１０１ｂに対応し、第２の電荷蓄積回路１０４ｃｄが電荷転送回路１０２ｃおよび電荷転送回路１０２ｄ、すなわち、光電変換部１０１ｃおよび光電変換部１０１ｄに対応している。
【０２０７】
また、第２の電荷蓄積回路１０４ａｂおよび第２の電荷蓄積回路１０４ｃｄのそれぞれは、平均化した信号電荷を第３の電荷蓄積回路２０４にも転送する。つまり、第２の電荷蓄積回路１０４ａｂおよび第２の電荷蓄積回路１０４ｃｄのそれぞれには、電荷転送回路１０２ａや電荷転送回路１０２ｂと同等の機能も備えている。より具体的には、電荷転送回路１０２が第１の電荷蓄積回路１０３と第２の電荷蓄積回路１０４とのそれぞれに転送する対応する光電変換部１０１が発生して蓄積した信号電荷の代わりに、第２の電荷蓄積回路１０４ａｂおよび第２の電荷蓄積回路１０４ｃｄのそれぞれは、保持している平均化した信号電荷を第３の電荷蓄積回路２０４に転送する機能を備えている。なお、第２の電荷蓄積回路１０４ａｂおよび第２の電荷蓄積回路１０４ｃｄのそれぞれが第３の電荷蓄積回路２０４に転送する信号電荷は、平均化した信号電荷ではなく、対応する２つの電荷転送回路１０２のそれぞれから転送された、対応する光電変換部１０１が発生したそれぞれの信号電荷であってもよい。
【０２０８】
第３の電荷蓄積回路２０４は、第２の電荷蓄積回路１０４ａｂおよび第２の電荷蓄積回路１０４ｃｄのそれぞれから入力された、それぞれの信号電荷の電荷量を平均化した信号電荷を保持（蓄積）する回路（平均化電荷蓄積回路）である。すなわち、第３の電荷蓄積回路２０４も、図１に示した固体撮像装置１の画素信号処理部１０の第２の電荷蓄積回路１０４や、第２の電荷蓄積回路１０４ａｂおよび第２の電荷蓄積回路１０４ｃｄと同様に、固体撮像装置１の画素信号処理部１０に備えた画素数を減縮した状態の信号電荷を保持する回路である。ただし、第３の電荷蓄積回路２０４は、第２の電荷蓄積回路１０４ａｂおよび第２の電荷蓄積回路１０４ｃｄのそれぞれが、固体撮像装置１の画素信号処理部１０に備えた画素数を減縮した後に、さらに画素数を減縮した状態の信号電荷を保持する。また、第３の電荷蓄積回路２０４は、保持している、さらに画素数を減縮した状態の信号電荷に応じた信号電圧を、画素信号Ｓ３（以下、「減縮画像信号Ｓ３」という）として、差分ＡＤ変換部５０内の第３の読み出し回路５２１に出力する回路でもある。
【０２０９】
なお、第３の電荷蓄積回路２０４の構成は、本第１の実施形態の固体撮像装置１における画素信号処理部１０の第１および第２の構成例で示した、第２の電荷蓄積回路１０４と同様の考え方で構成される。つまり、第１および第２の構成例における第２の電荷蓄積回路１０４に備えた第２の電荷蓄積部（第２の電荷蓄積部２１０、第２の電荷蓄積部２１０ａ、第２の電荷蓄積部２１０ｂ）に対応する第３の電荷蓄積部を備えた構成が考えられる。
【０２１０】
第１の読み出し回路５０１、差分回路５０２、第１のＡ／Ｄ変換回路５０３のそれぞれは、図１に示した固体撮像装置１の差分ＡＤ変換部５０の第１の読み出し回路５０１、差分回路５０２、第１のＡ／Ｄ変換回路５０３のそれぞれと同様の構成要素である。従って、それぞれの構成要素に関する詳細な説明は省略する。
【０２１１】
第２の読み出し回路５１１は、読み出した減縮画像信号Ｓ２のそれぞれを第２のＡ／Ｄ変換回路５１３に出力する代わりに第２の差分回路５１２に出力するのみで、図１に示した固体撮像装置１の差分ＡＤ変換部５０の第２の読み出し回路５１１と同様の構成要素である。従って、第２の読み出し回路５１１に関する詳細な説明は省略する。
【０２１２】
第３の読み出し回路５２１は、画素信号処理部１０内の第３の電荷蓄積回路２０４から画素数をさらに減縮した状態の減縮画像信号Ｓ３を順次読み出し、読み出した減縮画像信号Ｓ３のそれぞれを、第２の差分回路５１２と第３のＡ／Ｄ変換回路５２３とのそれぞれに順次出力する回路である。
【０２１３】
なお、画素信号処理部１０内の第３の電荷蓄積回路２０４が、保持したそれぞれの信号電荷に応じた信号電圧（減縮画像信号Ｓ３）を加算平均せずにそのまま出力する構成である場合には、第３の読み出し回路５２１が、第３の電荷蓄積回路２０４から順次読み出したそれぞれの信号電圧（減縮画像信号Ｓ３）を加算平均した後に、第２の差分回路５１２と第３のＡ／Ｄ変換回路５２３とのそれぞれに順次出力構成であってもよい。
【０２１４】
第２の差分回路５１２は、第２の読み出し回路５１１から入力された画素数を減縮した状態の減縮画像信号Ｓ２と、第３の読み出し回路５２１から入力された画素数をさらに減縮した状態の減縮画像信号Ｓ３との差分を算出し、差分を算出した画素信号のそれぞれを第２の差分画素信号Ｖｏｕｔ２として、第２のＡ／Ｄ変換回路５１３に出力する。
【０２１５】
第２のＡ／Ｄ変換回路５１３は、第２の読み出し回路５１１から入力されたそれぞれの減縮画像信号Ｓ２（アナログ信号）をアナログデジタル変換する代わりに、第２の差分回路５１２から入力されたそれぞれの第２の差分画素信号Ｖｏｕｔ２（アナログ信号）をアナログデジタル変換し、それぞれの第２の差分画素信号Ｖｏｕｔ２（アナログ信号）の大きさを表す値（デジタル値）を出力する。
【０２１６】
第３のＡ／Ｄ変換回路５２３は、第３の読み出し回路５２１から入力されたそれぞれの減縮画像信号Ｓ３（アナログ信号）をそのままアナログデジタル変換し、それぞれの減縮画像信号Ｓ３（アナログ信号）の大きさを表す値（デジタル値）を出力する、スロープ積分型のＡ／Ｄ変換回路である（図８参照）。
【０２１７】
本第１の実施形態によれば、画素信号処理部１０は、複数の第２の電荷蓄積回路（第２の電荷蓄積回路１０４ａｂおよび第２の電荷蓄積回路１０４ｃｄ）のそれぞれが保持した信号電荷に基づいた信号電荷を保持し、ここで保持した信号電荷に応じた信号電圧を、予め定めた数の画素数にさらに減縮した第３の画素信号（減縮画像信号Ｓ３）として出力する複数の第３の電荷蓄積回路（第３の電荷蓄積回路２０４）、をさらに有し、差分ＡＤ変換部５０は、第２の電荷蓄積回路１０４ａｂおよび第２の電荷蓄積回路１０４ｃｄの列毎に対応し、ここで対応する列の減縮画像信号Ｓ２とこの減縮画像信号Ｓ２に対応する減縮画像信号Ｓ３との差分を算出した画素信号を第２の差分画素信号（第２の差分画素信号Ｖｏｕｔ２）として出力する複数の第２の差分算出部（第２の差分回路５１２）と、第３の電荷蓄積回路２０４の列毎に対応し、ここで対応する列の第３の電荷蓄積回路２０４から出力された減縮画像信号Ｓ３をアナログデジタル変換し、この減縮画像信号Ｓ３の大きさを表すデジタル値を出力する複数の第３のアナログデジタル変換部（第３のＡ／Ｄ変換回路５２３）と、をさらに有し、第２のＡ／Ｄ変換回路５１３のそれぞれは、第２の差分回路５１２のそれぞれに対応し、第２の電荷蓄積回路１０４ａｂまたは第２の電荷蓄積回路１０４ｃｄから出力された減縮画像信号Ｓ２の代わりに、ここで対応する第２の差分回路５１２から出力された第２の差分画素信号Ｖｏｕｔ２をアナログデジタル変換し、第３のＡ／Ｄ変換回路５２３のそれぞれが出力するデジタル値のビット数よりも少ないビット数の、第２の差分画素信号Ｖｏｕｔ２の大きさを表すデジタル値を出力する、固体撮像装置１が構成される。
【０２１８】
また、本第１の実施形態によれば、減縮画像信号Ｓ３は、対応する複数の第２の電荷蓄積回路（第２の電荷蓄積回路１０４ａｂおよび第２の電荷蓄積回路１０４ｃｄ）が保持したそれぞれの信号電荷に基づいた信号電荷のそれぞれを平均化した電荷量の信号電荷に応じた信号電圧の信号である、固体撮像装置１が構成される。
【０２１９】
このような構成によって、図１０に示した固体撮像装置１の画素信号処理部１０では、それぞれの画素を同じ露光期間で露光し、それぞれの画素内で、光電変換部１０１が発生した信号電荷を第１の電荷蓄積回路１０３にそれぞれに保持すると共に、それぞれの信号電荷を平均化した信号電荷（画素数を減縮した信号電荷）を第２の電荷蓄積回路１０４に保持し、平均化したそれぞれの信号電荷をさらに平均化した信号電荷（画素数をさらに減縮した信号電荷）を第３の電荷蓄積回路２０４に保持する。すなわち、図１０に示した固体撮像装置１の画素信号処理部１０でも、同じ１回の露光によって得られた信号電荷に基づいて、画素信号処理部１０に備えた全ての画素のフル解像画像信号Ｓ１と、画素信号処理部１０に備えた画素数を減縮した減縮画像信号Ｓ２と、さらに画素数を減縮した減縮画像信号Ｓ３とのそれぞれを別々に保持することができる。
【０２２０】
そして、図１０に示した固体撮像装置１の差分ＡＤ変換部５０は、画素信号処理部１０内の第１の電荷蓄積回路１０３のそれぞれに保持したフル解像画像信号Ｓ１のそれぞれと、第２の電荷蓄積回路１０４に保持した減縮画像信号Ｓ２とのそれぞれと、第３の電荷蓄積回路２０４に保持した減縮画像信号Ｓ３とのそれぞれを別々に読み出して、読み出したそれぞれの画素信号をアナログデジタル変換したそれぞれの画像データを出力する。このとき、図１０に示した固体撮像装置１の差分ＡＤ変換部５０では、差分回路５０２が、アナログデジタル変換を行うフル解像画像信号Ｓ１のそれぞれと減縮画像信号Ｓ２との差分を算出し、第２の差分回路５１２が、アナログデジタル変換を行う減縮画像信号Ｓ２のそれぞれと減縮画像信号Ｓ３との差分を算出する。これにより、図１０に示した固体撮像装置１の差分ＡＤ変換部５０でも、画素信号処理部１０内の光電変換部１０１のそれぞれが発生した、同じ露光によって得られるフル解像画像信号Ｓ１のダイナミックレンジを狭くしたフル解像画像信号Ｓ１を、アナログデジタル変換することができる。また、図１０に示した固体撮像装置１の差分ＡＤ変換部５０では、画素信号処理部１０に備えた画素数を減縮した減縮画像信号Ｓ２のダイナミックレンジを狭くした減縮画像信号Ｓ２を、アナログデジタル変換することができる。このことにより、図１０に示した固体撮像装置１の差分ＡＤ変換部５０では、フル解像画像信号Ｓ１をアナログデジタル変換する際に第１のＡ／Ｄ変換回路５０３内のカウンタが計数する時間、および減縮画像信号Ｓ２をアナログデジタル変換する際に第２のＡ／Ｄ変換回路５１３内のカウンタが計数する時間を短くして、それぞれのカウンタの消費電力を低減することができる。これにより、図１０に示した固体撮像装置１や、本第１の実施形態の固体撮像装置１を搭載した撮像システムの低消費電力化を図ることができる。
【０２２１】
また、図１０に示した固体撮像装置１では、全ての画素のフル解像画像信号Ｓ１に対応した画像データと、画素数を減縮した減縮画像信号Ｓ２に対応した画像データと、画素数をさらに減縮した減縮画像信号Ｓ３に対応した画像データとのそれぞれを出力することができる。より具体的には、図１０に示したように、画素信号処理部１０に備えた全ての画素のフル解像画像信号Ｓ１に対応した画像データ（フル解像画像データ）と、画素信号処理部１０に備えた画素数を１／２に減縮した減縮画像信号Ｓ２に対応した画像データ（減縮画像データ（１／２））と、画素信号処理部１０に備えた画素数を１／４に減縮した減縮画像信号Ｓ３に対応した画像データ（減縮画像データ（１／４））とのそれぞれを別々に出力することができる。
【０２２２】
ここで、図１０に示した固体撮像装置１のより具体的な構成の一例について説明する。図１１は、本第１の実施形態の固体撮像装置１の変形例のより具体的な構成を示したブロック図である。図１１には、図９に示した本第１の実施形態の固体撮像装置１のより具体的な構成例と同様に、４行４列の二次元の行列状に画素が配置された画素アレイが形成された画素信号処理部１０を備え、４つの基板で構成された多層基板構造の固体撮像装置１において、第１の読み出し基板２１、第２の読み出し基板３１、および第３の読み出し基板４１の構成の一例を示している。なお、図１１においても、説明を容易にするため、図１０に示したそれぞれの画素の光電変換部１０１および電荷転送回路１０２が形成される光電変換基板の構成を省略している。また、図１１においても、それぞれの基板の信号線を電気的に接続する基板間接続部も省略している。
【０２２３】
なお、以下の説明においても、図９に示した本第１の実施形態の固体撮像装置１のより具体的な構成例と同様に、それぞれの構成要素が対応する画素を区別するため、必要に応じて、それぞれの構成要素の符号の最後に対応する画素を示す符号を付与して説明する。また、以下の説明においても、図９に示した本第１の実施形態の固体撮像装置１のより具体的な構成例と同様に、それぞれの構成要素が対応する画素または画素組の列を区別するため、必要に応じて、それぞれの構成要素の符号の最後に対応する画素または画素組の列を示す数字を付与して説明する。
【０２２４】
図１１において、第１の読み出し基板２１には、固体撮像装置１の画素信号処理部１０に備えた１６個の画素のそれぞれを構成する１６個の第１の電荷蓄積回路１０３が形成されている。また、第１の読み出し基板２１には、１６個の第１の電荷蓄積回路１０３の列毎、すなわち、固体撮像装置１に備えた１６個の画素のそれぞれの列毎に対応する４つの第１の読み出し回路５０１と、４つの差分回路５０２と、４つの第１のＡ／Ｄ変換回路５０３とが形成されている。なお、第１の読み出し基板２１の構成は、図９に示した本第１の実施形態の固体撮像装置１のより具体的な構成例と同様であるため、詳細な説明は省略する。
【０２２５】
また、図１１において、第２の読み出し基板３１には、図９に示した本第１の実施形態の固体撮像装置１のより具体的な構成例と同様に、固体撮像装置１の画素信号処理部１０に備えた１６個の画素において、２行２列毎に１つの組を構成した画素組のそれぞれに対応する４つの第２の電荷蓄積回路１０４が形成されている。なお、第２の読み出し基板３１における第２の電荷蓄積回路１０４の構成は、図９に示した本第１の実施形態の固体撮像装置１のより具体的な構成例と同様であるため、詳細な説明は省略する。
【０２２６】
また、第２の読み出し基板３１には、第２の電荷蓄積回路１０４の列毎、すなわち、固体撮像装置１に備えた１６個の画素の内、いずれか４つの画素で構成された画素組のそれぞれの列に対応する２つの第２の読み出し回路５１１と、２つの第２の差分回路５１２と、２つの第２のＡ／Ｄ変換回路５１３とが形成されている。
【０２２７】
より具体的には、第２の読み出し基板３１には、１列目の第２の電荷蓄積回路１０４ａｂｅｆおよび第２の電荷蓄積回路１０４ｉｊｍｎに対応して、第２の読み出し回路５１１−１と、第２の差分回路５１２−１と、第２のＡ／Ｄ変換回路５１３−１とが形成されている。同様に、第２の読み出し基板３１には、２列目の第２の電荷蓄積回路１０４ｃｄｇｈおよび第２の電荷蓄積回路１０４ｋｌｏｐに対応して、第２の読み出し回路５１１−２と、第２の差分回路５１２−２と、第２のＡ／Ｄ変換回路５１３−２とが形成されている。
【０２２８】
また、図１１において、第３の読み出し基板４１には、固体撮像装置１の画素信号処理部１０に備えた４個の画素組を１つの組として構成した画素組、すなわち、固体撮像装置１の画素信号処理部１０に備えた１６個の画素を１つの組として構成した画素組に対応する１つの第３の電荷蓄積回路２０４が形成されている。
【０２２９】
より具体的には、第３の読み出し基板４１には、第２の電荷蓄積回路１０４ａｂｅｆ、第２の電荷蓄積回路１０４ｃｄｇｈ、第２の電荷蓄積回路１０４ｉｊｍｎ、および第２の電荷蓄積回路１０４ｋｌｏｐから構成される画素組に対応した第３の電荷蓄積回路２０４が形成されている。これにより、図１１に示した固体撮像装置１の変形例では、画素信号処理部１０に備えた画素を１／４に減縮し、さらに１／４に減縮する、すなわち、画素信号処理部１０に備えた画素を１／１６に減縮することができる。
【０２３０】
また、第３の読み出し基板４１には、第３の電荷蓄積回路２０４に対応して、第３の読み出し回路５２１と第３のＡ／Ｄ変換回路５２３とが形成されている。より具体的には、第３の読み出し基板４１には、第３の電荷蓄積回路２０４の列毎、すなわち、固体撮像装置１に備えた１６個の画素の内、いずれか４つの画素を１つの画素組とし、さらにこの画素組の４つを１つの画素組として構成した画素組の列に対応する１つの第３の読み出し回路５２１と、１つの第３のＡ／Ｄ変換回路５２３とが形成されている。
【０２３１】
そして、第１の電荷蓄積回路１０３のそれぞれは、図９に示した本第１の実施形態の固体撮像装置１のより具体的な構成例と同様に、対応する光電変換部１０１（不図示）のそれぞれが発生した信号電荷に応じた信号電圧（フル解像画像信号Ｓ１）を、差分ＡＤ変換部５０内の対応する第１の読み出し回路５０１に出力する。また、第２の電荷蓄積回路１０４のそれぞれは、図９に示した本第１の実施形態の固体撮像装置１のより具体的な構成例と同様に、対応する光電変換部１０１（不図示）のそれぞれが発生したそれぞれの信号電荷を加算平均して、画素信号処理部１０に備えた画素の画素数を１／４に減縮した信号電荷に応じた信号電圧（減縮画像信号Ｓ２）を、差分ＡＤ変換部５０内の対応する第２の読み出し回路５１１に出力する。また、第３の電荷蓄積回路２０４は、対応する第２の電荷蓄積回路１０４ａｂｅｆ、第２の電荷蓄積回路１０４ｃｄｇｈ、第２の電荷蓄積回路１０４ｉｊｍｎ、および第２の電荷蓄積回路１０４ｋｌｏｐのそれぞれから転送された、対応する光電変換部１０１ａ〜光電変換部１０１ｐ（不図示）のそれぞれが発生したそれぞれの信号電荷を加算平均することによって、画素信号処理部１０に備えた画素１００ａ〜画素１００ｐの画素数を１／１６に減縮した状態にするための信号電荷を保持（蓄積）する。そして、第３の電荷蓄積回路２０４は、保持した信号電荷に応じた信号電圧を減縮画像信号Ｓ３のそれぞれとして、差分ＡＤ変換部５０内の対応する第３の読み出し回路５２１に出力する。
【０２３２】
そして、第１の読み出し回路５０１のそれぞれは、図９に示した本第１の実施形態の固体撮像装置１のより具体的な構成例と同様に、対応する列の第１の電荷蓄積回路１０３のそれぞれからフル解像画像信号Ｓ１を順次読み出して、対応する差分回路５０２のそれぞれに出力する。また、第２の読み出し回路５１１のそれぞれは、対応する列の第２の電荷蓄積回路１０４のそれぞれから減縮画像信号Ｓ２を順次読み出して、対応する差分回路５０２−１〜差分回路５０２−４と、第２の差分回路５１２−１および第２の差分回路５１２−２とのそれぞれに出力する。また、第３の読み出し回路５２１は、対応する第３の電荷蓄積回路２０４から減縮画像信号Ｓ３を順次読み出して、対応する第２の差分回路５１２−１および第２の差分回路５１２−２と、第３のＡ／Ｄ変換回路５２３とのそれぞれに出力する。なお、第２の読み出し回路５１１のそれぞれが読み出した減縮画像信号Ｓ２は、図９に示した本第１の実施形態の固体撮像装置１のより具体的な構成例と同様に、第２の基板間接続部２２と同様の基板間接続部（不図示）を介して、第１の読み出し基板２１に形成された対応する差分回路５０２−１〜差分回路５０２−４に出力される。また、第３の読み出し回路５２１が読み出した減縮画像信号Ｓ３も、例えば、第３の基板間接続部などの基板間接続部（不図示）を介して、第２の読み出し基板３１に形成された対応する第２の差分回路５１２−１および第２の差分回路５１２−２に出力される。
【０２３３】
なお、第１の読み出し回路５０１−１〜第１の読み出し回路５０１−４、第２の読み出し回路５１１−１、第２の読み出し回路５１１−２、および第３の読み出し回路５２１のそれぞれは、その機能として、読み出したフル解像画像信号Ｓ１、減縮画像信号Ｓ２、および減縮画像信号Ｓ３に対してノイズ除去などの処理を行う、例えば、ＣＤＳ処理の機能を備えている構成であってもよい。
【０２３４】
これにより、差分回路５０２のそれぞれは、図９に示した本第１の実施形態の固体撮像装置１のより具体的な構成例と同様に、対応する第１の読み出し回路５０１から入力されたそれぞれのフル解像画像信号Ｓ１と、対応する第２の読み出し回路５１１から入力されたそれぞれの減縮画像信号Ｓ２との差分を算出したそれぞれの差分画素信号Ｖｏｕｔを、対応する第１のＡ／Ｄ変換回路５０３−のそれぞれに出力する。そして、第１のＡ／Ｄ変換回路５０３のそれぞれは、図９に示した本第１の実施形態の固体撮像装置１のより具体的な構成例と同様に、対応する差分回路５０２のそれぞれから入力されたそれぞれの差分画素信号Ｖｏｕｔをアナログデジタル変換した、画素信号処理部１０に備えた全ての画素のフル解像画像信号Ｓ１に対応した画像データをそれぞれ出力する。
【０２３５】
また、第２の差分回路５１２−１および第２の差分回路５１２−２のそれぞれは、対応する第２の読み出し回路５１１から入力されたそれぞれの減縮画像信号Ｓ２と、対応する第３の読み出し回路５２１から入力されたそれぞれの減縮画像信号Ｓ３との差分を算出したそれぞれの第２の差分画素信号Ｖｏｕｔ２を、対応する第２のＡ／Ｄ変換回路５１３−１および第２のＡ／Ｄ変換回路５１３−２のそれぞれに出力する。より具体的には、第２の差分回路５１２−１が、対応する第２の読み出し回路５１１−１から入力された減縮画像信号Ｓ２−１と、対応する第３の読み出し回路５２１から入力された減縮画像信号Ｓ３との差分を算出した第２の差分画素信号Ｖｏｕｔ２を、対応する第２のＡ／Ｄ変換回路５１３−１に出力する。また、第２の差分回路５１２−２が、対応する第２の読み出し回路５１１−２から入力された減縮画像信号Ｓ２−２と、対応する第３の読み出し回路５２１から入力された減縮画像信号Ｓ３との差分を算出した第２の差分画素信号Ｖｏｕｔ２を、対応する第２のＡ／Ｄ変換回路５１３−２に出力する。そして、第２のＡ／Ｄ変換回路５１３−１および第２のＡ／Ｄ変換回路５１３−２のそれぞれは、対応する第２の差分回路５１２−１および第２の差分回路５１２−２のそれぞれから入力されたそれぞれの第２の差分画素信号Ｖｏｕｔ２をアナログデジタル変換した画像データ、すなわち、画素信号処理部１０に備えた画素数を１／４に減縮した減縮画像信号Ｓ２のダイナミックレンジを狭くした状態の画像データをそれぞれ出力する。
【０２３６】
また、第３のＡ／Ｄ変換回路５２３は、対応する第３の読み出し回路５２１から入力されたそれぞれの減縮画像信号Ｓ３をアナログデジタル変換した画像データ、すなわち、画素信号処理部１０に備えた画素数を１／１６に減縮した画像データをそれぞれ出力する。
【０２３７】
本第１の実施形態によれば、第３の電荷蓄積回路２０４および第３のＡ／Ｄ変換回路５２３のそれぞれは、  第３の基板（第３の読み出し基板４１）に複数配置され、第２の読み出し基板３１と第３の読み出し基板４１とを電気的接続する第３の接続部（例えば、第３の基板間接続部）、を備える、固体撮像装置１が構成される。
【０２３８】
また、本第１の実施形態によれば、第３の接続部（例えば、第３の基板間接続部）は、第２の読み出し基板３１と第３の読み出し基板４１との間に配置され、第３の読み出し基板４１に配置された第３の電荷蓄積回路２０４のそれぞれに対応し、第２の読み出し基板３１に配置されたそれぞれの第２の電荷蓄積回路（第２の電荷蓄積回路１０４ａｂおよび第２の電荷蓄積回路１０４ｃｄ）から、第３の読み出し基板４１に配置された対応する第３の電荷蓄積回路２０４に転送されるそれぞれの信号電荷の信号線のそれぞれと、第２の差分回路５１２のそれぞれが対応する減縮画像信号Ｓ２と差分を算出する減縮画像信号Ｓ３の信号線のそれぞれとを、第２の読み出し基板３１と第３の読み出し基板４１との間で電気的に接続する、固体撮像装置１が構成される。
【０２３９】
上記に述べたように、本第１の実施形態の固体撮像装置１の変形例の構成では、画素信号処理部１０に備えたそれぞれの画素による同じ１回の露光によって得られた信号電荷に基づいた、全ての画素のフル解像画像信号Ｓ１と、画素数を減縮した減縮画像信号Ｓ２と、画素数をさらに減縮した減縮画像信号Ｓ３とのそれぞれを別々に保持する。そして、本第１の実施形態の固体撮像装置１の変形例の構成では、保持したそれぞれの画素信号をアナログデジタル変換して、全ての画素のフル解像画像信号Ｓ１に対応した画像データと、画素数を減縮した減縮画像信号Ｓ２に対応した画像データと、画素数をさらに減縮した減縮画像信号Ｓ３に対応した画像データとのそれぞれを別々に出力する。このとき、本第１の実施形態の固体撮像装置１の変形例の構成では、フル解像画像信号Ｓ１と減縮画像信号Ｓ２との差分をとった差分画素信号Ｖｏｕｔをアナログデジタル変換した画像データを、画素信号処理部１０に備えた全ての画素に対応したフル解像画像データとして出力する。また、減縮画像信号Ｓ２と減縮画像信号Ｓ３との差分をとった第２の差分画素信号Ｖｏｕｔ２をアナログデジタル変換した画像データを、画素信号処理部１０に備えた画素数を１／４に減縮した減縮画像データ（１／４）として出力する。この差分画素信号Ｖｏｕｔや第２の差分画素信号Ｖｏｕｔ２は、フル解像画像信号Ｓ１や減縮画像信号Ｓ２のダイナミックレンジを狭くした状態の画素信号であるため、第１のＡ／Ｄ変換回路５０３や第２のＡ／Ｄ変換回路５１３に備えたカウンタＣＮＴの計数時間を短くし、カウンタＣＮＴのビット数を少なくすることができる。これにより、本第１の実施形態の固体撮像装置１の変形例の構成では、フル解像画像データおよび減縮画像データ（１／４）を出力する第１のＡ／Ｄ変換回路５０３および第２のＡ／Ｄ変換回路５１３の消費電力を低減することができる。
【０２４０】
また、本第１の実施形態の固体撮像装置１の変形例の構成では、減縮画像信号Ｓ３をそのままアナログデジタル変換した画像データを、画素信号処理部１０に備えた画素数を１／１６に減縮した減縮画像データ（１／１６）として出力する。ここで本第１の実施形態の固体撮像装置１の変形例の構成が出力する減縮画像データ（１／１６）は、従来の固体撮像装置に内蔵したＡ／Ｄ変換回路が出力する画像データのビット数と同じであるが、減縮画像信号Ｓ３は、画素数をさらに減縮している画素信号であるため、従来の固体撮像装置に内蔵したＡ／Ｄ変換回路が全ての画素の画像データを出力ときよりも消費電力を低減した状態で出力することができる。これにより、本第１の実施形態の固体撮像装置１の変形例の構成でも、図９に示した本第１の実施形態の固体撮像装置１のより具体的な構成例と同様に、全体として消費電力を低減した状態で、フル解像画像データとそれぞれの減縮画像データとを出力することができ、本第１の実施形態の固体撮像装置１の変形例の構成や、本第１の実施形態の固体撮像装置１の変形例の構成を搭載した撮像システムの低消費電力化を図ることができる。
【０２４１】
なお、図１０および図１１に示した固体撮像装置１の変形例の構成における画素信号処理部１０では、第２の電荷蓄積回路１０４に、対応する画素組を構成するそれぞれの画素に備えた光電変換部１０１が発生したそれぞれの信号電荷の電荷量を平均化した信号電荷を保持し、第３の電荷蓄積回路２０４に、それぞれの画素組内の画素に備えた光電変換部１０１が発生したそれぞれの信号電荷の電荷量をさらに平均化した信号電荷を保持する構成を示した。しかし、本第１の実施形態の固体撮像装置１の画素信号処理部１０の構成や画素信号処理部１０に備えた画素数を減縮する段数に関しては、図１０および図１１に示した構成に限定されるものではない。
【０２４２】
なお、図１１においては、１つの第３の電荷蓄積回路２０４が、隣接する４つの画素組に対応している構成を示しているが、固体撮像装置１にカラーフィルタが貼付されている場合には、１つの第３の電荷蓄積回路２０４が対応する画素組は、図６（ｂ）に示したように、同じ色同士で重心がずれないように構成されていることが望ましい。
【０２４３】
例えば、図１１に示した固体撮像装置１の変形例の画素信号処理部１０において、第３の電荷蓄積回路２０４が対応する画素組を、図６（ｂ）に示したように、画素アレイに備えた画素数を、行方向を１／３に列方向を１／３にそれぞれ減縮した第２の電荷蓄積回路１０４における画素組と同様に、同じ色同士で重心がずれないように考える。この場合、図１１に示した画素信号処理部１０の構成の固体撮像装置１では、第２の電荷蓄積回路１０４が全て画素数を１／９に減縮した信号電荷を、さらに行方向を１／３に列方向を１／３にそれぞれ減縮した、つまり、画素アレイに備えた全て画素数を１／８１に減縮した減縮画像信号Ｓ３を第３の電荷蓄積回路２０４が出力することになる。
【０２４４】
なお、カラーフィルタを貼付した本第１の実施形態の固体撮像装置１においては、モノリシックの構造よりも、多層基板構造の方が有利であると考えられる。これは、本第１の実施形態の固体撮像装置１の画素信号処理部１０において画素数を減縮する段数が増えるに従って、減縮した信号電荷を保持するための第２の電荷蓄積回路１０４や第３の電荷蓄積回路２０４、さらに次の段の減縮した信号電荷を保持する電荷蓄積回路などが必要とする固体撮像装置１内の領域が増加すると考えられるからである。ただし、例えば、第１の電荷蓄積回路１０３が形成される第１の読み出し基板２１と、第２の電荷蓄積回路１０４が形成される第２の読み出し基板３１とをモノリシックの構造にするなど、必要に応じてモノリシックの構造と多層基板構造とを合わせた構造にすることは可能である。
【０２４５】
本第１の実施形態によれば、光電変換部１０１ａおよび光電変換部１０１ｂが複数配置された光電変換基板（光電変換基板１１）と、第１の電荷蓄積回路１０３ａ、第１の電荷蓄積回路１０３ｂ、および第２の電荷蓄積回路１０４が複数配置された第１の基板（第１の読み出し基板２１）と、光電変換基板１１と第１の読み出し基板２１とを電気的接続する第１の接続部（第１の基板間接続部１２ａまたは第１の基板間接続部１２ｂ）と、によって構成され、差分回路５０２、第１のＡ／Ｄ変換回路５０３、および第２のＡ／Ｄ変換回路５１３のそれぞれは、第１の読み出し基板２１に配置される、固体撮像装置１が構成される。
【０２４６】
また、本第１の実施形態によれば、第１の基板間接続部１２ａまたは第１の基板間接続部１２ｂは、光電変換基板１１と第１の読み出し基板２１との間に配置され、第１の読み出し基板２１に配置された第１の電荷蓄積回路１０３ａ、第１の電荷蓄積回路１０３ｂ、および第２の電荷蓄積回路１０４の少なくとも一方のそれぞれに対応し、光電変換基板１１に配置されたそれぞれの光電変換部（光電変換部１０１ａおよび光電変換部１０１ｂ）から、第１の読み出し基板２１に配置された対応する第１の電荷蓄積回路１０３ａ、第１の電荷蓄積回路１０３ｂ、および第２の電荷蓄積回路１０４の少なくとも一方に転送されるそれぞれの信号電荷の信号線のそれぞれを、光電変換基板１１と第１の読み出し基板２１との間で電気的に接続する、固体撮像装置１が構成される。
【０２４７】
また、本第１の実施形態によれば、第３の電荷蓄積回路２０４および第３のＡ／Ｄ変換回路５２３のそれぞれは、第１の読み出し基板２１にさらに複数配置される、固体撮像装置１が構成される。
【０２４８】
上記に述べたように、本第１の実施形態の固体撮像装置１では、画素信号処理部１０に備えたそれぞれの画素による同じ１回の露光によって得られた信号電荷に基づいた、全ての画素の画素信号と、画素数を減縮した画素信号とのそれぞれを別々に出力する。そして、本第１の実施形態の固体撮像装置１では、差分ＡＤ変換部５０において、それぞれの画素信号に対して画素信号処理部１０に備えた画素数を１段減縮した画素信号を用いてダイナミックレンジを狭くした後にアナログデジタル変換を行う。これにより、本第１の実施形態の固体撮像装置１では、アナログデジタル変換において対応する画素数が多いＡ／Ｄ変換回路（第１のＡ／Ｄ変換回路５０３、変形例においては第１のＡ／Ｄ変換回路５０３と第２のＡ／Ｄ変換回路５１３）に備えたカウンタＣＮＴの計数時間を短くすることができ、カウンタＣＮＴのビット数を少なくしてＡ／Ｄ変換回路の消費電力を低減することができる。なお、本第１の実施形態の固体撮像装置１では、差分ＡＤ変換部５０において、画素信号処理部１０に備えた画素数を最も減縮した画素信号はそのままアナログデジタル変換を行うが、この最も減縮した画素信号は、アナログデジタル変換において対応する画素数が最も少ない画素信号であるため、Ａ／Ｄ変換回路の消費電力が多大になってしまうことはない。これにより、本第１の実施形態の固体撮像装置１では、全体として消費電力を低減した状態で、全ての画素の画素信号をアナログデジタル変換した画像データ（フル解像画像データ）と画素数を減縮した画素信号をアナログデジタル変換した画像データ（減縮画像データ）とを出力することができる。このことにより、本第１の実施形態の固体撮像装置１や、本第１の実施形態の固体撮像装置１を搭載した撮像システムの低消費電力化を図ることができる。
【０２４９】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。本第２の実施形態の固体撮像装置（以下、「固体撮像装置２」という）に備えた画素信号処理部は、本第１の実施形態の固体撮像装置１に備えた画素信号処理部１０と同様である。従って、本第２の実施形態の固体撮像装置２の説明においては、固体撮像装置２に画素信号処理部１０を備えるものとして詳細な説明は省略し、本第２の実施形態の固体撮像装置２に備える差分ＡＤ変換部の構成について説明する。ただし、以下の説明においては、本第２の実施形態の固体撮像装置２に備える差分ＡＤ変換部にそれぞれの画素信号を出力する画素信号処理部１０が、カラーフィルタが貼付された、図１０に示した画素信号処理部１０の構成であるものとして説明する。そして、画素信号処理部１０は、画素アレイに備えた全て画素数のフル解像画像信号Ｓ１と、画素数を１／９に減縮した減縮画像信号Ｓ２と、画素数を１／８１に減縮した減縮画像信号Ｓ３とのそれぞれを別々に出力する画素信号処理部１０であるものとして説明する。
【０２５０】
なお、差分ＡＤ変換部に備えたそれぞれの読み出し回路が、固体撮像装置２に備えた画素信号処理部１０からそれぞれの画素信号を読み出すクロックの周波数が同じ周波数であるとすると、画素数を１／９に減縮した減縮画像信号Ｓ２の読み出しは、フル解像画像信号Ｓ１の読み出しに要する時間の１／９の時間で完了し、画素数を１／８１に減縮した減縮画像信号Ｓ３の読み出しは、フル解像画像信号Ｓ１の読み出しに要する時間の１／８１の時間で完了する。なお、減縮画像信号Ｓ３の読み出しは、減縮画像信号Ｓ２の読み出しに要する時間の１／９の時間で完了する。従って、減縮画像信号Ｓ２のアナログデジタル変換は、フル解像画像信号Ｓ１のアナログデジタル変換よりも９倍早く完了することができ、減縮画像信号Ｓ３のアナログデジタル変換は、フル解像画像信号Ｓ１のアナログデジタル変換よりも８１倍早く完了することができる。
【０２５１】
本第２の実施形態の固体撮像装置２に備える差分ＡＤ変換部では、減縮画像信号Ｓ３のアナログデジタル変換を、減縮画像信号Ｓ２やフル解像画像信号Ｓ１のアナログデジタル変換よりも早く完了することができるということを利用して、減縮画像信号Ｓ２およびフル解像画像信号Ｓ１の、例えば、ダイナミックレンジの確認など、減縮画像信号Ｓ２およびフル解像画像信号Ｓ１をアナログデジタル変換する際に必要な情報を早く取得することができる。本第２の実施形態の固体撮像装置２に備える差分ＡＤ変換部は、減縮画像信号Ｓ３を画素信号処理部１０から先に読み出し、読み出した減縮画像信号Ｓ３に基づいて、減縮画像信号Ｓ２およびフル解像画像信号Ｓ１に対応する差分画素信号をアナログデジタル変換する際の最大のビット数を決定する構成例の差分ＡＤ変換部である。
【０２５２】
図１２は、本第２の実施形態の固体撮像装置２に備えた差分ＡＤ変換部の概略構成を示したブロック図である。図１２に示した固体撮像装置２の差分ＡＤ変換部６０は、第１の読み出し回路５０１と、差分回路５０２と、第１のＡ／Ｄ変換回路６０３と、第２の読み出し回路５１１と、第２の差分回路５１２と、第２のＡ／Ｄ変換回路６１３と、第３の読み出し回路５２１と、第３のＡ／Ｄ変換回路５２３と、ダイナミックレンジ算出回路６２１と、ビット数決定回路６２５とから構成される。
【０２５３】
本第２の実施形態の固体撮像装置２では、差分ＡＤ変換部６０に備えたダイナミックレンジ算出回路６２１とビット数決定回路６２５との構成によって、第１のＡ／Ｄ変換回路６０３と第２のＡ／Ｄ変換回路６１３とにおけるアナログデジタル変換を制御するアナログデジタル変換モード制御部が構成される。
【０２５４】
なお、本第２の実施形態の固体撮像装置２に備える差分ＡＤ変換部６０の構成要素において、第１の実施形態の固体撮像装置１に備えた差分ＡＤ変換部５０の構成要素と同様の構成要素には同一の符号を付与し、それぞれの構成要素に関する詳細な説明は省略する。
【０２５５】
ダイナミックレンジ算出回路６２１は、第３の読み出し回路５２１が、固体撮像装置２に備えた画素信号処理部１０から読み出した減縮画像信号Ｓ３に基づいて、同じ露光によって得られるフル解像画像信号Ｓ１および減縮画像信号Ｓ２のダイナミックレンジを算出する。つまり、ダイナミックレンジ算出回路６２１は、対応する１つの画素組に含まれるそれぞれの画素のダイナミックレンジを算出する。そして、ダイナミックレンジ算出回路６２１は、算出したダイナミックレンジの情報を、ビット数決定回路６２５に出力する。
【０２５６】
なお、ダイナミックレンジ算出回路６２１は、第３の読み出し回路５２１が読み出した１列分の減縮画像信号Ｓ３に基づいて、同じ露光によって得られる対応するフル解像画像信号Ｓ１および減縮画像信号Ｓ２のダイナミックレンジを算出する構成にすることもできる。この場合、ダイナミックレンジ算出回路６２１には、１列分の減縮画像信号Ｓ３を保持することができるメモリなどの記憶回路を備える構成であってもよい。
【０２５７】
ビット数決定回路６２５は、ダイナミックレンジ算出回路６２１から入力されたダイナミックレンジの情報に基づいて、同じ露光によって得られたフル解像画像信号Ｓ１に対応する差分画素信号Ｖｏｕｔ（アナログ信号）、および減縮画像信号Ｓ２に対応する第２の差分画素信号Ｖｏｕｔ２（アナログ信号）をアナログデジタル変換する際の最大のビット数を決定する。そして、ビット数決定回路６２５は、決定したビット数で差分画素信号Ｖｏｕｔをアナログデジタル変換するためのビット数制御信号を第１のＡ／Ｄ変換回路６０３に、決定したビット数で第２の差分画素信号Ｖｏｕｔ２をアナログデジタル変換するためのビット数制御信号を第２のＡ／Ｄ変換回路６１３に、それぞれ出力する。
【０２５８】
ここで、ビット数決定回路６２５がダイナミックレンジの情報に基づいてアナログデジタル変換する際の最大のビット数を決定方法について説明する。図１３は、本第２の実施形態の固体撮像装置２の差分ＡＤ変換部６０に備えたビット数決定回路６２５におけるビット数の決定方法を説明する図である。フル解像画像信号Ｓ１および減縮画像信号Ｓ２のダイナミックレンジは、減縮画像信号Ｓ３のダイナミックレンジが低いほど低いと予測することができ、減縮画像信号Ｓ３のダイナミックレンジが高いほど高いと予測することができる。このため、ビット数決定回路６２５は、図１３に示したように、減縮画像信号Ｓ３のダイナミックレンジが低いほどアナログデジタル変換後のビット数を少なくし、減縮画像信号Ｓ３のダイナミックレンジが高いほどアナログデジタル変換後のビット数を多くするように、フル解像画像信号Ｓ１および減縮画像信号Ｓ２に対応する差分画素信号（アナログ信号）をアナログデジタル変換する際の最大のビット数を決定する。例えば、減縮画像信号Ｓ３のダイナミックレンジが高い場合には、フル解像画像信号Ｓ１に対応する差分画素信号Ｖｏｕｔをアナログデジタル変換する際の最大のビット数を１２ビットと決定（図８（ｃ）参照）し、減縮画像信号Ｓ３のダイナミックレンジが低い場合には、フル解像画像信号Ｓ１に対応する差分画素信号Ｖｏｕｔをアナログデジタル変換する際の最大のビット数を１０ビットと決定（図８（ｂ）参照）する。
【０２５９】
第１のＡ／Ｄ変換回路６０３は、差分回路５０２から入力されたそれぞれの差分画素信号Ｖｏｕｔ（アナログ信号）を、ビット数決定回路６２５から入力されたフル解像画像信号Ｓ１に対応する差分画素信号Ｖｏｕｔをアナログデジタル変換する際のビット数制御信号に応じたビット数の画像データ（デジタル値）にアナログデジタル変換したフル解像画像データを出力する。
【０２６０】
第２のＡ／Ｄ変換回路６１３は、第２の差分回路５１２から入力されたそれぞれの第２の差分画素信号Ｖｏｕｔ２（アナログ信号）を、ビット数決定回路６２５から入力された減縮画像信号Ｓ２に対応する第２の差分画素信号Ｖｏｕｔ２をアナログデジタル変換する際のビット数制御信号に応じたビット数の画像データ（デジタル値）にアナログデジタル変換した減縮画像データ（１／９）を出力する。
【０２６１】
第３のＡ／Ｄ変換回路５２３は、第３の読み出し回路５２１から入力されたそれぞれの減縮画像信号Ｓ３（アナログ信号）をそのままアナログデジタル変換した減縮画像データ（１／８１）を出力する。
【０２６２】
本第２の実施形態によれば、差分アナログデジタル変換部（差分ＡＤ変換部６０）は、第１のアナログデジタル変換部（第１のＡ／Ｄ変換回路６０３）のそれぞれに対応し、ここで対応する第１のＡ／Ｄ変換回路６０３が差分画素信号Ｖｏｕｔをアナログデジタル変換する際のビット数を制御するアナログデジタル変換モード制御部（アナログデジタル変換モード制御部）、をさらに備える、固体撮像装置（固体撮像装置２）が構成される。
【０２６３】
また、本第２の実施形態によれば、アナログデジタル変換モード制御部は、対応する第１のＡ／Ｄ変換回路６０３がアナログデジタル変換する差分画素信号Ｖｏｕｔに対応する減縮画像信号Ｓ２を先に読み出し、ここで読み出した減縮画像信号Ｓ２に応じた信号のダイナミックレンジに基づいて、ビット数を制御する、固体撮像装置２が構成される。
【０２６４】
また、本第２の実施形態によれば、アナログデジタル変換モード制御部は、対応する第１のＡ／Ｄ変換回路６０３がアナログデジタル変換する差分画素信号Ｖｏｕｔに対応する減縮画像信号Ｓ２のダイナミックレンジに基づいて、ビット数を制御する、固体撮像装置２が構成される。
【０２６５】
また、本第２の実施形態によれば、アナログデジタル変換モード制御部は、さらに、第２のアナログデジタル変換部（第２のＡ／Ｄ変換回路６１３）のそれぞれに対応し、ここで対応する第２のＡ／Ｄ変換回路６１３が第２の差分画素信号Ｖｏｕｔ２をアナログデジタル変換する際のビット数を制御する、固体撮像装置２が構成される。
【０２６６】
また、本第２の実施形態によれば、アナログデジタル変換モード制御部は、減縮画像信号Ｓ２の代わりに、減縮画像信号Ｓ３を先に読み出し、ここで読み出した減縮画像信号Ｓ３に応じた信号のダイナミックレンジに基づいて、対応する第１のＡ／Ｄ変換回路６０３が差分画素信号Ｖｏｕｔをアナログデジタル変換する際のビット数と、対応する第２のＡ／Ｄ変換回路６１３が第２の差分画素信号Ｖｏｕｔ２をアナログデジタル変換する際のビット数とを制御する、固体撮像装置２が構成される。
【０２６７】
また、本第２の実施形態によれば、アナログデジタル変換モード制御部は、対応する第１のＡ／Ｄ変換回路６０３がアナログデジタル変換する差分画素信号Ｖｏｕｔと、対応する第２のＡ／Ｄ変換回路６１３がアナログデジタル変換する第２の差分画素信号Ｖｏｕｔ２とに対応する減縮画像信号Ｓ３のダイナミックレンジに基づいて、ビット数を制御する、固体撮像装置２が構成される。
【０２６８】
このように、本第２の実施形態の固体撮像装置２に備える差分ＡＤ変換部６０では、減縮画像信号Ｓ３を先に読み出すことによって、アナログデジタル変換モード制御部が、同じ露光の減縮画像信号Ｓ２やフル解像画像信号Ｓ１に対応する差分画素信号をアナログデジタル変換する前にダイナミックレンジを算出し、第２のＡ／Ｄ変換回路６１３や第１のＡ／Ｄ変換回路６０３が対応する画素信号をアナログデジタル変換する際の最大のビット数を、ダイナミックレンジに合わせて適応的に制御する。これにより、本第２の実施形態の固体撮像装置２に備える差分ＡＤ変換部６０では、第２のＡ／Ｄ変換回路６１３や第１のＡ／Ｄ変換回路６０３に備えたカウンタＣＮＴがクロック信号ＣＬＫを計数する際の消費電力を低減することができる。このことにより、本第２の実施形態の固体撮像装置２や、本第２の実施形態の固体撮像装置２を搭載した撮像システムの低消費電力化を図ることができる。
【０２６９】
なお、減縮画像信号Ｓ３のダイナミックレンジが低い場合に、ビット数決定回路６２５が決定するアナログデジタル変換する際の最大のビット数は、第１のＡ／Ｄ変換回路６０３および第２のＡ／Ｄ変換回路６１３のそれぞれに予め定められたデジタル値のビット数よりも少ないビット数であってもよい。これにより、本第２の実施形態の固体撮像装置２に備える差分ＡＤ変換部６０では、第１の実施形態の固体撮像装置１に備えた差分ＡＤ変換部５０よりも、第１のＡ／Ｄ変換回路６０３および第２のＡ／Ｄ変換回路６１３のそれぞれの消費電力を、さらに低減することができる。
【０２７０】
なお、図１２に示した本第２の実施形態の固体撮像装置２の差分ＡＤ変換部６０では、減縮画像信号Ｓ３（アナログ信号）のダイナミックレンジに基づいて、同じ露光の減縮画像信号Ｓ２やフル解像画像信号Ｓ１に対応する差分画素信号をアナログデジタル変換する際の最大のビット数を決定するアナログデジタル変換モード制御部の構成について説明したが、アナログデジタル変換モード制御部の構成は、図１２に示した構成に限定されるものではない。
【０２７１】
＜アナログデジタル変換モード制御部の第１の変形例＞
ここで、本第２の実施形態の固体撮像装置２内の差分ＡＤ変換部に備えるアナログデジタル変換モード制御部の別の構成について説明する。図１４は、本第２の実施形態の固体撮像装置２に備えた差分ＡＤ変換部の別の概略構成を示したブロック図である。図１４に示した固体撮像装置２の差分ＡＤ変換部６１は、第１の読み出し回路５０１と、差分回路５０２と、第１のＡ／Ｄ変換回路６０３と、第２の読み出し回路５１１と、第２の差分回路５１２と、第２のＡ／Ｄ変換回路６１３と、第３の読み出し回路５２１と、第３のＡ／Ｄ変換回路５２３と、ダイナミックレンジ算出回路６２２と、ビット数決定回路６２６とから構成される。
【０２７２】
本第２の実施形態の固体撮像装置２に備えた差分ＡＤ変換部の別の構成では、差分ＡＤ変換部６１に備えたダイナミックレンジ算出回路６２２とビット数決定回路６２６との構成によって、第１のＡ／Ｄ変換回路６０３と第２のＡ／Ｄ変換回路６１３とにおけるアナログデジタル変換を制御するアナログデジタル変換モード制御部が構成される。
【０２７３】
なお、本第２の実施形態の固体撮像装置２に備える差分ＡＤ変換部６１の構成要素において、図１２に示した本第２の実施形態の固体撮像装置２に備えた差分ＡＤ変換部６０の構成要素と同様の構成要素には同一の符号を付与し、それぞれの構成要素に関する詳細な説明は省略する。
【０２７４】
ダイナミックレンジ算出回路６２２は、第３のＡ／Ｄ変換回路５２３がアナログデジタル変換した減縮画像信号Ｓ３に応じた減縮画像データ（１／８１）に基づいて、同じ露光によって得られるフル解像画像信号Ｓ１および減縮画像信号Ｓ２のダイナミックレンジを算出する。つまり、ダイナミックレンジ算出回路６２２は、減縮画像信号Ｓ３の大きさを表すデジタル値に基づいて、対応する１つまたは１列分の画素組に含まれるそれぞれの画素のダイナミックレンジを算出する。そして、ダイナミックレンジ算出回路６２２は、算出したダイナミックレンジの情報を、ビット数決定回路６２６に出力する。
【０２７５】
ビット数決定回路６２６は、ダイナミックレンジ算出回路６２２から入力されたダイナミックレンジの情報に基づいて、同じ露光によって得られたフル解像画像信号Ｓ１に対応する差分画素信号Ｖｏｕｔ（アナログ信号）、および減縮画像信号Ｓ２に対応する第２の差分画素信号Ｖｏｕｔ２（アナログ信号）をアナログデジタル変換する際の最大のビット数を決定する。そして、ビット数決定回路６２６は、決定したビット数で差分画素信号Ｖｏｕｔをアナログデジタル変換するためのビット数制御信号を第１のＡ／Ｄ変換回路６０３に、決定したビット数で第２の差分画素信号Ｖｏｕｔ２をアナログデジタル変換するためのビット数制御信号を第２のＡ／Ｄ変換回路６１３に、それぞれ出力する。なお、ビット数決定回路６２６がダイナミックレンジの情報に基づいてアナログデジタル変換する際の最大のビット数を決定方法は、ビット数決定回路６２５がダイナミックレンジの情報に基づいてアナログデジタル変換する際の最大のビット数を決定方法と同様であるため、詳細な説明は省略する。
【０２７６】
第１のＡ／Ｄ変換回路６０３は、差分回路５０２から入力されたそれぞれの差分画素信号Ｖｏｕｔ（アナログ信号）を、ビット数決定回路６２６から入力されたフル解像画像信号Ｓ１に対応する差分画素信号Ｖｏｕｔをアナログデジタル変換する際のビット数制御信号に応じたビット数の画像データ（デジタル値）にアナログデジタル変換したフル解像画像データを出力する。
【０２７７】
第２のＡ／Ｄ変換回路６１３は、第２の差分回路５１２から入力されたそれぞれの第２の差分画素信号Ｖｏｕｔ２（アナログ信号）を、ビット数決定回路６２６から入力された減縮画像信号Ｓ２に対応する第２の差分画素信号Ｖｏｕｔ２をアナログデジタル変換する際のビット数制御信号に応じたビット数の画像データ（デジタル値）にアナログデジタル変換した減縮画像データ（１／９）を出力する。
【０２７８】
本第１の変形例によれば、アナログデジタル変換モード制御部は、対応する第１のＡ／Ｄ変換回路６０３がアナログデジタル変換する差分画素信号Ｖｏｕｔに対応する減縮画像信号Ｓ２を、対応する第２のＡ／Ｄ変換回路６１３がアナログデジタル変換したデジタル値（例えば、減縮画像データ（１／９））に基づいて算出した、この減縮画像信号Ｓ２のダイナミックレンジに基づいて、ビット数を制御する、固体撮像装置２が構成される。
【０２７９】
また、本第１の変形例によれば、アナログデジタル変換モード制御部は、対応する第１のＡ／Ｄ変換回路６０３がアナログデジタル変換する差分画素信号Ｖｏｕｔと、対応する第２のＡ／Ｄ変換回路６１３がアナログデジタル変換する第２の差分画素信号Ｖｏｕｔ２とに対応する減縮画像信号Ｓ３を、対応する第３のアナログデジタル変換部（第３のＡ／Ｄ変換回路５２３）がアナログデジタル変換したデジタル値（減縮画像データ（１／８１））に基づいて算出した、この減縮画像信号Ｓ３のダイナミックレンジに基づいて、ビット数を制御する、固体撮像装置２が構成される。
【０２８０】
このように、本第２の実施形態の固体撮像装置２に備える差分ＡＤ変換部６１でも、本第２の実施形態の固体撮像装置２に備える差分ＡＤ変換部６０と同様に、減縮画像信号Ｓ３を先に読み出すことによって、アナログデジタル変換モード制御部が、同じ露光の減縮画像信号Ｓ２やフル解像画像信号Ｓ１に対応する差分画素信号をアナログデジタル変換する際の最大のビット数を、ダイナミックレンジに合わせて適応的に制御することができる。これにより、本第２の実施形態の固体撮像装置２に備える差分ＡＤ変換部６１でも、本第２の実施形態の固体撮像装置２に備える差分ＡＤ変換部６０と同様の効果を得ることができる。
【０２８１】
＜アナログデジタル変換モード制御部の第２の変形例＞
また、本第２の実施形態の固体撮像装置２内の差分ＡＤ変換部に備えるアナログデジタル変換モード制御部のさらに別の構成について説明する。図１５は、本第２の実施形態の固体撮像装置２に備えた差分ＡＤ変換部のさらに別の概略構成を示したブロック図である。図１５に示した固体撮像装置２の差分ＡＤ変換部６２は、第１の読み出し回路５０１と、差分回路５０２と、第１のＡ／Ｄ変換回路６０３と、ダイナミックレンジ算出回路６０１と、ビット数決定回路６０５と、第２の読み出し回路５１１と、第２の差分回路５１２と、第２のＡ／Ｄ変換回路６１３と、ダイナミックレンジ算出回路６１１と、ビット数決定回路６１５と、第３の読み出し回路５２１と、第３のＡ／Ｄ変換回路５２３とから構成される。
【０２８２】
本第２の実施形態の固体撮像装置２に備えた差分ＡＤ変換部のさらに別の構成では、差分ＡＤ変換部６２に備えたダイナミックレンジ算出回路６０１およびビット数決定回路６０５と、ダイナミックレンジ算出回路６１１およびビット数決定回路６１５との構成によって、第１のＡ／Ｄ変換回路６０３と第２のＡ／Ｄ変換回路６１３とにおけるアナログデジタル変換を制御するアナログデジタル変換モード制御部が構成される。
【０２８３】
なお、本第２の実施形態の固体撮像装置２に備える差分ＡＤ変換部６２の構成要素において、図１２に示した本第２の実施形態の固体撮像装置２に備えた差分ＡＤ変換部６０の構成要素と同様の構成要素には同一の符号を付与し、それぞれの構成要素に関する詳細な説明は省略する。
【０２８４】
ダイナミックレンジ算出回路６０１は、差分回路５０２がフル解像画像信号Ｓ１と減縮画像信号Ｓ２との差分を算出した差分画素信号Ｖｏｕｔのダイナミックレンジを算出する。つまり、ダイナミックレンジ算出回路６０１は、アナログデジタル変換する差分画素信号Ｖｏｕｔ自身に含まれるそれぞれの画素または１列分の画素のダイナミックレンジを算出する。そして、ダイナミックレンジ算出回路６０１は、算出したダイナミックレンジの情報を、ビット数決定回路６０５に出力する。
【０２８５】
ビット数決定回路６０５は、ダイナミックレンジ算出回路６０１から入力されたダイナミックレンジの情報に基づいて、差分画素信号Ｖｏｕｔ（アナログ信号）自身をアナログデジタル変換する際の最大のビット数を決定し、決定したビット数で差分画素信号Ｖｏｕｔ自身をアナログデジタル変換するためのビット数制御信号を第１のＡ／Ｄ変換回路６０３に出力する。
【０２８６】
第１のＡ／Ｄ変換回路６０３は、差分回路５０２から入力されたそれぞれの差分画素信号Ｖｏｕｔ（アナログ信号）を、ビット数決定回路６０５から入力された差分画素信号Ｖｏｕｔをアナログデジタル変換する際のビット数制御信号に応じたビット数の画像データ（デジタル値）にアナログデジタル変換したフル解像画像データを出力する。
【０２８７】
ダイナミックレンジ算出回路６１１は、第２の差分回路５１２が減縮画像信号Ｓ２と減縮画像信号Ｓ３との差分を算出した第２の差分画素信号Ｖｏｕｔ２のダイナミックレンジを算出する。つまり、ダイナミックレンジ算出回路６１１は、アナログデジタル変換する第２の差分画素信号Ｖｏｕｔ２自身に含まれるそれぞれの画素組または１列分の画素組内のそれぞれの画素のダイナミックレンジを算出する。そして、ダイナミックレンジ算出回路６１１は、算出したダイナミックレンジの情報を、ビット数決定回路６１５に出力する。
【０２８８】
ビット数決定回路６１５は、ダイナミックレンジ算出回路６１１から入力されたダイナミックレンジの情報に基づいて、第２の差分画素信号Ｖｏｕｔ２（アナログ信号）自身をアナログデジタル変換する際の最大のビット数を決定し、決定したビット数で第２の差分画素信号Ｖｏｕｔ２自身をアナログデジタル変換するためのビット数制御信号を第２のＡ／Ｄ変換回路６１３に出力する。
【０２８９】
第２のＡ／Ｄ変換回路６１３は、第２の差分回路５１２から入力されたそれぞれの第２の差分画素信号Ｖｏｕｔ２（アナログ信号）を、ビット数決定回路６１５から入力された第２の差分画素信号Ｖｏｕｔ２をアナログデジタル変換する際のビット数制御信号に応じたビット数の画像データ（デジタル値）にアナログデジタル変換した減縮画像データ（１／９）を出力する。
【０２９０】
本第２の変形例によれば、アナログデジタル変換モード制御部は、対応する第１のＡ／Ｄ変換回路６０３がアナログデジタル変換する差分画素信号Ｖｏｕｔのダイナミックレンジに基づいて、ビット数を制御する、固体撮像装置２が構成される。
【０２９１】
また、本第２の変形例によれば、アナログデジタル変換モード制御部は、対応する第１のＡ／Ｄ変換回路６０３がアナログデジタル変換する差分画素信号Ｖｏｕｔのダイナミックレンジに基づいて、この第１のＡ／Ｄ変換回路６０３がこの差分画素信号Ｖｏｕｔをアナログデジタル変換する際のビット数を制御し、対応する第２のＡ／Ｄ変換回路６１３がアナログデジタル変換する第２の差分画素信号Ｖｏｕｔ２のダイナミックレンジに基づいて、この第２のＡ／Ｄ変換回路６１３がこの第２の差分画素信号Ｖｏｕｔ２をアナログデジタル変換する際のビット数を制御する、固体撮像装置２が構成される。
【０２９２】
このように、本第２の実施形態の固体撮像装置２に備える差分ＡＤ変換部６２では、第１のＡ／Ｄ変換回路６０３および第２のＡ／Ｄ変換回路６１３のそれぞれが、対応する差分画素信号をアナログデジタル変換する前に、アナログデジタル変換モード制御部が、差分画素信号自身のダイナミックレンジを算出することによって、アナログデジタル変換する際の最大のビット数を、ダイナミックレンジに合わせて適応的に制御することができる。これにより、本第２の実施形態の固体撮像装置２に備える差分ＡＤ変換部６２でも、本第２の実施形態の固体撮像装置２に備える差分ＡＤ変換部６０と同様の効果を得ることができる。
【０２９３】
＜アナログデジタル変換モード制御部の第３の変形例＞
なお、図１２〜図１５に示した本第２の実施形態の固体撮像装置２内の差分ＡＤ変換部（差分ＡＤ変換部６０、差分ＡＤ変換部６１、および差分ＡＤ変換部６２）に備えたアナログデジタル変換モード制御部の構成を考慮して、本第２の実施形態の固体撮像装置２内の差分ＡＤ変換部に備えるアナログデジタル変換モード制御部を別の構成にすることもできる。ここで、本第２の実施形態の固体撮像装置２内の差分ＡＤ変換部に備えるアナログデジタル変換モード制御部のさらに別の構成について説明する。
【０２９４】
図１６は、本第２の実施形態の固体撮像装置２に備えた差分ＡＤ変換部のさらに別の概略構成を示したブロック図である。図１６に示した差分ＡＤ変換部内のアナログデジタル変換モード制御部の構成は、図１２に示した本第２の実施形態の固体撮像装置２内の差分ＡＤ変換部６０に備えたアナログデジタル変換モード制御部と、図１５に示した本第２の実施形態の固体撮像装置２内の差分ＡＤ変換部６２に備えたアナログデジタル変換モード制御部との構成を考慮した構成である。図１６に示した固体撮像装置２の差分ＡＤ変換部６３は、第１の読み出し回路５０１と、差分回路５０２と、第１のＡ／Ｄ変換回路６０３と、第２の読み出し回路５１１と、第２の差分回路５１２と、第２のＡ／Ｄ変換回路６１３と、ダイナミックレンジ算出回路６１１と、ビット数決定回路６１５と、第３の読み出し回路５２１と、第３のＡ／Ｄ変換回路５２３とから構成される。
【０２９５】
本第２の実施形態の固体撮像装置２に備えた差分ＡＤ変換部のさらに別の構成では、差分ＡＤ変換部６３に備えたダイナミックレンジ算出回路６１１とビット数決定回路６１５との構成によって、第１のＡ／Ｄ変換回路６０３と第２のＡ／Ｄ変換回路６１３とにおけるアナログデジタル変換を制御するアナログデジタル変換モード制御部が構成される。
【０２９６】
なお、本第２の実施形態の固体撮像装置２に備える差分ＡＤ変換部６２の構成要素において、図１２に示した本第２の実施形態の固体撮像装置２に備えた差分ＡＤ変換部６０の構成要素と同様の構成要素には同一の符号を付与し、それぞれの構成要素に関する詳細な説明は省略する。
【０２９７】
ビット数決定回路６１５は、ダイナミックレンジ算出回路６１１から入力されたダイナミックレンジの情報に基づいて、第２の差分画素信号Ｖｏｕｔ２（アナログ信号）自身をアナログデジタル変換する際の最大のビット数、および同じ露光によって得られたフル解像画像信号Ｓ１に対応する差分画素信号Ｖｏｕｔ（アナログ信号）をアナログデジタル変換する際の最大のビット数を決定する。そして、決定したビット数で第２の差分画素信号Ｖｏｕｔ２自身をアナログデジタル変換するためのビット数制御信号を第２のＡ／Ｄ変換回路６１３に、決定したビット数で差分画素信号Ｖｏｕｔをアナログデジタル変換するためのビット数制御信号を第１のＡ／Ｄ変換回路６０３に、それぞれ出力する。
【０２９８】
第１のＡ／Ｄ変換回路６０３は、差分回路５０２から入力されたそれぞれの差分画素信号Ｖｏｕｔ（アナログ信号）を、ビット数決定回路６１５から入力された差分画素信号Ｖｏｕｔをアナログデジタル変換する際のビット数制御信号に応じたビット数の画像データ（デジタル値）にアナログデジタル変換したフル解像画像データを出力する。
【０２９９】
本第３の変形例によれば、アナログデジタル変換モード制御部は、対応する第２のＡ／Ｄ変換回路６１３がアナログデジタル変換する第２の差分画素信号Ｖｏｕｔ２のダイナミックレンジに基づいて、ビット数を制御する、固体撮像装置２が構成される。
【０３００】
このように、本第２の実施形態の固体撮像装置２に備える差分ＡＤ変換部６３でも、第１のＡ／Ｄ変換回路６０３が、対応する差分画素信号Ｖｏｕｔをアナログデジタル変換する前に、アナログデジタル変換モード制御部が、第２の差分画素信号Ｖｏｕｔ２自身のダイナミックレンジを算出することによって、それぞれの差分画素信号をアナログデジタル変換する際の最大のビット数を、ダイナミックレンジに合わせて適応的に制御することができる。これにより、本第２の実施形態の固体撮像装置２に備える差分ＡＤ変換部６３でも、本第２の実施形態の固体撮像装置２に備える差分ＡＤ変換部６０と同様の効果を得ることができる。
【０３０１】
上記に述べたように、本第２の実施形態の固体撮像装置２では、第１の実施形態の固体撮像装置１と同様に、画素信号処理部１０に備えたそれぞれの画素による同じ１回の露光によって得られた信号電荷に基づいた、全ての画素の画素信号と、画素数を減縮した画素信号とのそれぞれを別々に出力する。そして、本第２の実施形態の固体撮像装置２では、第１の実施形態の固体撮像装置１と同様に、差分ＡＤ変換部６０（差分ＡＤ変換部６１、差分ＡＤ変換部６２、または差分ＡＤ変換部６３であってもよい）において、それぞれの画素信号に対して画素信号処理部１０に備えた画素数を１段減縮した画素信号を用いてダイナミックレンジを狭くした後にアナログデジタル変換を行う。また、本第２の実施形態の固体撮像装置２では、それぞれの画素信号をアナログデジタル変換する前にダイナミックレンジを算出し、アナログデジタル変換する際の最大のビット数を、ダイナミックレンジに合わせて適応的に制御する。これにより、本第２の実施形態の固体撮像装置２では、差分ＡＤ変換部６０内のＡ／Ｄ変換回路（第１のＡ／Ｄ変換回路６０３、第２のＡ／Ｄ変換回路６１３）に備えたカウンタＣＮＴがクロック信号ＣＬＫを計数する時間を短くして消費電力を低減することができる。このことにより、本第２の実施形態の固体撮像装置２や、本第２の実施形態の固体撮像装置２を搭載した撮像システムの低消費電力化を図ることができる。
【０３０２】
＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。本第３の実施形態の固体撮像装置（以下、「固体撮像装置３」という）に備えた画素信号処理部も、本第１の実施形態の固体撮像装置１に備えた画素信号処理部１０と同様である。従って、本第３の実施形態の固体撮像装置３の説明においても、固体撮像装置３に画素信号処理部１０を備えるものとして詳細な説明は省略し、本第３の実施形態の固体撮像装置３に備える差分ＡＤ変換部の構成について説明する。ただし、以下の説明においても、本第３の実施形態の固体撮像装置３に備える差分ＡＤ変換部にそれぞれの画素信号を出力する画素信号処理部１０が、カラーフィルタが貼付された、図１０に示した画素信号処理部１０の構成であり、画素アレイに備えた全て画素数のフル解像画像信号Ｓ１と、画素数を１／９に減縮した減縮画像信号Ｓ２と、画素数を１／８１に減縮した減縮画像信号Ｓ３とのそれぞれを別々に出力する画素信号処理部１０であるものとして説明する。
【０３０３】
本第３の実施形態の固体撮像装置３に備える差分ＡＤ変換部は、差分ＡＤ変換部の外部のアナログデジタル変換ビット数制御部によって指定された、減縮画像信号Ｓ２およびフル解像画像信号Ｓ１に対応する差分画素信号をアナログデジタル変換する際の最大のビット数に応じたビット数のフル解像画像データと、減縮画像データ（１／９）と出力する構成例の差分ＡＤ変換部である。
【０３０４】
図１７は、本第３の実施形態の固体撮像装置３に備えた差分ＡＤ変換部の概略構成を示したブロック図である。図１７に示した固体撮像装置３の差分ＡＤ変換部７０は、第１の読み出し回路５０１と、差分回路５０２と、第１のＡ／Ｄ変換回路６０３と、第２の読み出し回路５１１と、第２の差分回路５１２と、第２のＡ／Ｄ変換回路６１３と、第３の読み出し回路５２１と、第３のＡ／Ｄ変換回路５２３とから構成される。なお、図１７には、減縮画像信号Ｓ２およびフル解像画像信号Ｓ１に対応する差分画素信号をアナログデジタル変換する際の最大のビット数を指定するアナログデジタル変換ビット数制御部として、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）などによって実現することができるビット数指定部７０１も併せて示している。
【０３０５】
なお、本第３の実施形態の固体撮像装置３に備える差分ＡＤ変換部７０の構成要素において、第１の実施形態の固体撮像装置１に備えた差分ＡＤ変換部５０および第２の実施形態の固体撮像装置２に備えた差分ＡＤ変換部６０の構成要素と同様の構成要素には同一の符号を付与し、それぞれの構成要素に関する詳細な説明は省略する。
【０３０６】
ビット数指定部７０１は、同じ露光によって得られたフル解像画像信号Ｓ１に対応する差分画素信号Ｖｏｕｔ（アナログ信号）、および減縮画像信号Ｓ２に対応する第２の差分画素信号Ｖｏｕｔ２（アナログ信号）をアナログデジタル変換する際の最大のビット数を、差分ＡＤ変換部７０内の第１のＡ／Ｄ変換回路６０３と第２のＡ／Ｄ変換回路６１３とに、それぞれ指定する。
【０３０７】
なお、ビット数指定部７０１がそれぞれの画素信号をアナログデジタル変換する際の最大のビット数を決定して指定する方法については、特に規定しない。例えば、本第３の実施形態の固体撮像装置３を搭載した撮像システムにおいて、ビット数指定部７０１や後段の処理部が、固体撮像装置３から先に読み出した減縮画像データ（１／８１）のダイナミックレンジに基づいて決定した最大のビット数を、差分ＡＤ変換部７０内の第１のＡ／Ｄ変換回路６０３と第２のＡ／Ｄ変換回路６１３とのそれぞれに設定して指定する方法であってもよい。また、決定した最大のビット数を表すビット数制御信号を出力して指定する方法であってもよい。また、例えば、本第３の実施形態の固体撮像装置３を搭載した撮像システムにおける撮影の状態から予測されるダイナミックレンジに基づいて決定した最大のビット数を指定する方法であってもよい。つまり、撮像システムの使用者によって決定された撮影モードや、撮像システムによって適切に被写体の撮影を行うための確認画像（いわゆる、ライブビュー画像（スルー画像））に基づいて撮像システムの制御部によって自動的に設定される撮影モードなどによって変わると考えられる、撮影する画像のダイナミックレンジに応じて、最大のビット数を指定する方法であってもよい。
【０３０８】
第１のＡ／Ｄ変換回路６０３は、差分回路５０２から入力されたそれぞれの差分画素信号Ｖｏｕｔ（アナログ信号）を、ビット数指定部７０１から指定されたフル解像画像信号Ｓ１に対応する差分画素信号Ｖｏｕｔをアナログデジタル変換する際のビット数制御信号に応じたビット数の画像データ（デジタル値）にアナログデジタル変換したフル解像画像データを出力する。
【０３０９】
第２のＡ／Ｄ変換回路６１３は、第２の差分回路５１２から入力されたそれぞれの第２の差分画素信号Ｖｏｕｔ２（アナログ信号）を、ビット数指定部７０１から指定された減縮画像信号Ｓ２に対応する第２の差分画素信号Ｖｏｕｔ２をアナログデジタル変換する際のビット数制御信号に応じたビット数の画像データ（デジタル値）にアナログデジタル変換した減縮画像データ（１／９）を出力する。
【０３１０】
本第３の実施形態によれば、固体撮像装置（固体撮像装置３）、を備える、撮像システムが構成される。
【０３１１】
また、本第３の実施形態によれば、少なくとも第１のＡ／Ｄ変換回路６０３が対応する差分画素信号Ｖｏｕｔをアナログデジタル変換する際のビット数を指定するアナログデジタル変換ビット数制御部（例えば、ビット数指定部７０１）、をさらに備える、撮像システムが構成される。
【０３１２】
また、本第３の実施形態によれば、第１のＡ／Ｄ変換回路６０３のそれぞれは、指定されたビット数で、対応する差分画素信号Ｖｏｕｔをアナログデジタル変換する、固体撮像装置（固体撮像装置３）が構成される。
【０３１３】
また、本第３の実施形態によれば、第２のＡ／Ｄ変換回路６１３のそれぞれは、指定されたビット数で、対応する第２の差分画素信号Ｖｏｕｔ２をアナログデジタル変換する、固体撮像装置３が構成される。
【０３１４】
このように、本第３の実施形態の固体撮像装置３に備える差分ＡＤ変換部７０では、第２のＡ／Ｄ変換回路６１３や第１のＡ／Ｄ変換回路６０３が対応する画素信号をアナログデジタル変換する際の最大のビット数を、本第３の実施形態の固体撮像装置３を搭載した撮像システムにおける撮影の状態などに応じた外部からに指定に合わせて適応的に制御する。つまり、本第３の実施形態の固体撮像装置３を搭載した撮像システムにおいて撮影する画像全体の状態に応じて適応的に制御する。これにより、本第３の実施形態の固体撮像装置３に備える差分ＡＤ変換部７０でも、第１の実施形態の固体撮像装置１に備える差分ＡＤ変換部５０や、第２の実施形態の固体撮像装置２に備える差分ＡＤ変換部６０などと同様に、第２のＡ／Ｄ変換回路６１３や第１のＡ／Ｄ変換回路６０３に備えたカウンタＣＮＴがクロック信号ＣＬＫを計数する際の消費電力を低減することができる。このことにより、本第３の実施形態の固体撮像装置３や、本第３の実施形態の固体撮像装置３を搭載した撮像システムの低消費電力化を図ることができる。
【０３１５】
上記に述べたように、本発明を実施するための形態によれば、固体撮像装置の画素信号処理部に、それぞれの画素内の光電変換部が発生したそれぞれの信号電荷をそれぞれ保持（蓄積）する第１の電荷蓄積回路と、予め定めた画素内の光電変換部が同じ露光によって発生した信号電荷を減縮するために保持（蓄積）する第２の電荷蓄積回路とを備える。これにより、本発明を実施するための形態では、固体撮像装置の画素信号処理部から、同じ露光によって得られた、画素信号処理部に備えた全ての画素の信号電荷に応じた画素信号と、画素信号処理部に備えた画素数を減縮した画素信号とのそれぞれを、別々に独立して出力することができる。
【０３１６】
そして、本発明を実施するための形態によれば、固体撮像装置の差分ＡＤ変換部に、画素信号処理部から出力された画素数の多い画素信号と画素数の少ない（減縮した）画素信号との差分をとる差分回路と、差分回路から出力された差分画素信号をアナログデジタル変換するＡ／Ｄ変換回路を備える。これにより、本発明を実施するための形態では、固体撮像装置の差分ＡＤ変換部に備えたＡ／Ｄ変換回路が、固体撮像装置の画素信号処理部から出力された画素数の多い画素信号のダイナミックレンジを狭くした差分画素信号をアナログデジタル変換することができ、Ａ／Ｄ変換回路の消費電力や、出力する画像データのビット数を少なくすることができる。このことにより、本発明を実施するための形態の固体撮像装置や、本発明を実施するための形態の固体撮像装置を搭載した撮像システムの低消費電力化を図ることができる。
【０３１７】
また、本発明を実施するための形態では、固体撮像装置の画素信号処理部から出力されたそれぞれの画素信号に対応する画像データ（フル解像画像データや減縮画像データ）のそれぞれを別々に出力する。これにより、本発明を実施するための形態の固体撮像装置を搭載した撮像システムでは、本発明を実施するための形態の固体撮像装置から出力されたそれぞれの画像データを処理することによって、ダイナミックレンジを狭くした差分画素信号に応じた画像データを、元の画素信号、すなわち、ダイナミックレンジを狭くする前の画素信号をアナログデジタル変換した画像データに復元することができる。このことにより、本発明を実施するための形態の固体撮像装置を搭載した撮像システムでは、画質が低下することのない、良好な画像を生成することができる。
【０３１８】
なお、従来の固体撮像装置においても、Ａ／Ｄ変換回路の消費電力を低減するために、例えば、動画像を撮影する場合に、静止画像を撮影する場合に比べて出力する画像データのビット数を少なくして出力することも行われている。しかし、従来の固体撮像装置において画像データのビット数を少なくして出力した場合には、その画像データを、ビット数を削減する前の状態に復元することができない。これに対して、本発明を実施するための形態の固体撮像装置では、上述したように、差分画素信号に応じた画像データを出力するＡ／Ｄ変換回路に対してのみ、ダイナミックレンジを狭くしたり、ビット数を少なくしたりしている。このため、本発明を実施するための形態の固体撮像装置では、出力されたそれぞれの画像データを処理することによって、ダイナミックレンジを狭くする前やビット数を削減する前の状態に、画像データを復元することができ、消費電力の観点に加えて、生成することのできる画像の画質の観点から見ても有利である。
【０３１９】
また、本発明を実施するための形態では、固体撮像装置の差分ＡＤ変換部に備えたＡ／Ｄ変換回路が、固体撮像装置の画素信号処理部から出力された画素数の多い画素信号に対応した差分画素信号をアナログデジタル変換する際に、画素数の少ない画素信号のダイナミックレンジに合わせて出力する画像データのビット数を、適応的に制御する。これにより、本発明を実施するための形態の固体撮像装置では、固体撮像装置の差分ＡＤ変換部に備えたＡ／Ｄ変換回路が、差分画素信号をアナログデジタル変換する際の消費電力や、出力する画像データのビット数をさらに少なくすることもできる。
【０３２０】
なお、本発明における具体的な構成は、本発明を実施するための形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更をすることができる。例えば、本発明を実施するための形態においては、画素信号処理部１０の構成として、第１および第２の構成例を示し、それぞれの画素信号処理部１０の構成例における駆動方法の一例を示したが、画素信号処理部１０の構成および駆動方法の具体的な構成は、本発明を実施するための形態に限定されるものではなく、画素信号処理部１０に備える画素の構成要素や駆動方法が変わった場合でも、変更された画素の構成要素や駆動方法に応じて、本発明の考え方を適用することができる。また、例えば、本発明を実施するための形態においては、Ａ／Ｄ変換回路としてスロープ積分型のＡ／Ｄ変換回路を備えた場合について説明したが、本発明を実施するための形態の固体撮像装置に内蔵されるＡ／Ｄ変換回路の形式は、本発明を実施するための形態に限定されるものではなく、他の形式のＡ／Ｄ変換回路を内蔵した場合でも同様に、本発明の考え方を適用することによって、同様の効果を得ることができる。例えば、複数の遅延素子が円環状に接続されているパルス遅延型のＡ／Ｄ変換回路や、容量を用いて逐次比較を行う逐次比較型のＡ／Ｄ変換回路や、オペアンプを用いて信号のループ回数を計数するループサイクリック型のＡ／Ｄ変換回路など、様々な他の形式のＡ／Ｄ変換回路においても出力するデジタル値のビット数を削減することができるため、同様の効果を得ることができる。
【０３２１】
また、画素信号処理部１０に備える画素数や画素数を減縮する数は、本発明を実施するための形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において画素信号処理部１０に備える画素数や画素数を減縮する数を変更することができる。
【０３２２】
また、本発明を実施するための形態においては、ベイヤー配列のカラーフィルタが貼付された場合の一例を示したが、固体撮像装置に貼付されるカラーフィルタの色配列は、本発明を実施するための形態に限定されるものではなく、貼付されるカラーフィルタの色配列が変わった場合でも、変更された色配列に応じて、本発明の考え方を適用することができる。
【０３２３】
以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲においての種々の変更も含まれる。
【符号の説明】
【０３２４】
１，２，３・・・固体撮像装置
１０・・・画素信号処理部
１１・・・光電変換基板
２１・・・第１の読み出し基板（第１の基板）
３１・・・第２の読み出し基板（第２の基板）
４１・・・第３の読み出し基板（第３の基板）
１２ａ，１２ｂ・・・第１の基板間接続部（第１の接続部）
２２，２２ａ，２２ｂ・・・第２の基板間接続部（第２の接続部）
１００ａ，１００ｂ，１００ｃ，１００ｄ・・・画素
１０１，１０１ａ，１０１ｂ，１０１ｃ，１０１ｄ・・・光電変換部
１０２，１０２ａ，１０２ｂ，１０２ｃ，１０２ｄ・・・電荷転送回路
１０３，１０３ａ，１０３ｂ，１０３ｃ，１０３ｄ，１０３ｅ，１０３ｆ，１０３ｇ，１０３ｈ，１０３ｉ，１０３ｊ，１０３ｋ，１０３ｌ，１０３ｍ，１０３ｎ，１０３ｏ，１０３ｐ・・・第１の電荷蓄積回路
１０４，１０４ａｂ，１０４ｃｄ，１０４ａｂｅｆ，１０４ｃｄｇｈ，１０４ｉｊｍｎ，１０４ｋｌｏｐ・・・第２の電荷蓄積回路
２０４・・・第３の電荷蓄積回路
１０５ａ，１０５ｂ・・・画素リセットトランジスタ
１０６ａ，１０６ｂ・・・第１の増幅トランジスタ
１１２ａ，１１２ｂ・・・電荷転送トランジスタ
１２０ａ，１２０ｂ・・・ノード容量
１０９ａ，１０９ｂ・・・第１のクランプトランジスタ（第１の電荷蓄積回路）
１０８ａ，１０８ｂ・・・第１のサンプルホールドトランジスタ（第１の電荷蓄積回路）
１１１ａ，１１１ｂ・・・第２の増幅トランジスタ（第１の電荷蓄積回路）
１０７ａ，１０７ｂ・・・第１の選択トランジスタ（第１の電荷蓄積回路）
１１０ａ，１１０ｂ・・・第１の電荷蓄積部（第１の電荷蓄積回路）
１１４ａ，１１４ｂ・・・画素負荷トランジスタ
１１３ａ，１１３ｂ・・・第１のノイズ抑圧素子（第１の電荷蓄積回路）
１１５ａ，１１５ｂ・・・画素選択トランジスタ
１９・・・第１の垂直信号線
２０９，２０９ａ，２０９ｂ・・・第２のクランプトランジスタ（第２の電荷蓄積回路）
２０８・・・第２のサンプルホールドトランジスタ（第２の電荷蓄積回路）
２１１・・・第３の増幅トランジスタ（第２の電荷蓄積回路）
２０７・・・第２の選択トランジスタ（第２の電荷蓄積回路）
２１０，２１０ａ，２１０ｂ・・・第２の電荷蓄積部（第２の電荷蓄積回路）
２１３ａ，２１３ｂ・・・第２のノイズ抑圧素子（第２の電荷蓄積回路）
２１２ａ，２１２ｂ・・・画素選択トランジスタ（第２の電荷蓄積回路）
２１４・・・平均用スイッチトランジスタ（第２の電荷蓄積回路）
２９・・・第２の垂直信号線
５０，６０，６１，６２・・・差分ＡＤ変換部（差分アナログデジタル変換部）
５０１，５０１−１，５０１−２，５０１−３，５０１−４・・・第１の読み出し回路（第１のアナログデジタル変換部）
５０２，５０２−１，５０２−２，５０２−３，５０２−４・・・差分回路（差分算出部）
ＡＭＰ・・・演算増幅アンプ（差分算出部）
Ｃ１・・・フィードバック容量（差分算出部）
Ｃ２・・・サンプリング容量（差分算出部）
ＳＷ１，ＳＷ２，ＳＷ３・・・スイッチ（差分算出部）
５０３，５０３−１，５０３−２，５０３−３，５０３−４，６０３・・・第１のＡ／Ｄ変換回路（第１のアナログデジタル変換部）
ＤＡＣ・・・参照信号生成部（第１のアナログデジタル変換部，第２のアナログデジタル変換部，第３のアナログデジタル変換部）
ＣＭＰ・・・比較器（第１のアナログデジタル変換部，第２のアナログデジタル変換部，第３のアナログデジタル変換部）
ＣＮＴ・・・カウンタ（第１のアナログデジタル変換部，第２のアナログデジタル変換部，第３のアナログデジタル変換部）
ＬＡＴ・・・ラッチ（第１のアナログデジタル変換部，第２のアナログデジタル変換部，第３のアナログデジタル変換部）
５１１，５１１−１，５１１−２・・・第２の読み出し回路（第２のアナログデジタル変換部）
５１２，５１２−１，５１２−２・・・第２の差分回路（第２の差分算出部）
５１３，５１３−１，５１３−２，６１３・・・第２のＡ／Ｄ変換回路（第２のアナログデジタル変換部）
５２１・・・第３の読み出し回路（第３のアナログデジタル変換部）
５２３・・・第３のＡ／Ｄ変換回路（第３のアナログデジタル変換部）
６０１，６１１，６２１，６２２・・・ダイナミックレンジ算出回路（アナログデジタル変換モード制御部）
６０５，６１５，６２５，６２６・・・ビット数決定回路（アナログデジタル変換モード制御部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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