(57)【要約】【課題】複数のウェーハを積層する際に利用するアライメントマークを容易に短時間で形成できるようにすること。【解決手段】ウェーハ（１０，２０）の表面（１１ａ，２１ａ）に透光性を有する厚みでメタル層（１５，２５）を形成した後、アライメントマーク（１７，２７）を形成する。アライメントマーク（１７，２７）の形成では、メタル層の表面にレジスト膜（１６，２６）を形成した後、撮像手段（Ｃ）によりレジスト層及びメタル層を透過してウェーハの表面を撮像し、表面に形成された半導体デバイスの位置に合わせてマスク（Ｍ）の位置合わせを行う。その後、露光、現像、エッチングを行い、メタル層からなるアライメントマークを形成する。アライメントマークを使用して複数のウェーハを位置合わせしてから貼り合わせて、貼り合わせウェーハを形成する。貼り合わせウェーハから個々の積層デバイスに分割する。【選択図】図４
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【特許請求の範囲】
【請求項１】
基台表面に設定された交差する複数の分割予定ラインで区画される各領域に半導体デバイスが形成されたウェーハを複数積層して、複数の半導体デバイスが積層された積層デバイスを製造する積層デバイスの製造方法であって、
該ウェーハの表面に透光性を有する厚みでメタル層を形成するメタル層形成ステップと、
該メタル層形成ステップを実施した後に、該メタル層にリソグラフィにより複数のウェーハを積層させる位置を位置合わせするためのアライメントマークを形成するアライメントマーク形成ステップと、
該アライメントマーク形成ステップを実施した後に、位置合わせ用の該アライメントマークを使用して複数のウェーハを位置合わせしてから貼り合わせて、貼り合わせウェーハを形成する貼り合わせウェーハ形成ステップと、
該貼り合わせウェーハ形成ステップを実施した後に、表層のウェーハの露呈面側から下層のウェーハの基台に貫通する貫通電極を形成して、対応する半導体デバイス同士を接続する貫通電極形成ステップと、
該貫通電極形成ステップを実施した後に、該貼り合わせウェーハを該分割予定ラインに沿って個々の積層デバイスへ分割する分割ステップと、を備え、
該アライメントマーク形成ステップは、
該メタル層の表面にレジスト膜を形成するレジスト膜形成ステップと、
該レジスト膜形成ステップを実施した後に、複数のウェーハを位置合わせするためのマスクパターンが形成されたマスクを、該レジスト膜の表面側に対向して配置し、撮像手段により該レジスト層及び該メタル層を透過してウェーハの表面を撮像し該表面に形成された半導体デバイスの位置に合わせて該マスクの位置合わせを行うマスク位置合わせステップと、
該マスク位置合わせステップを実施した後に、露光及び現像を行う露光現像ステップと、
該露光現像ステップを実施した後に、エッチングにより該アライメントマーク以外の箇所の該メタル層を除去するエッチングステップと、
該エッチングステップを実施した後に、レジスト膜を除去するレジスト膜除去ステップと、を備えることを特徴とする積層デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体デバイスが積層された積層デバイスの製造方法に関する。
【背景技術】
【０００２】
近年、新たな三次元実装技術として、ワイヤの代わりにＳｉ貫通電極（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ  Ｖｉａ：ＴＳＶ）を用いた実装技術が注目されている。ＴＳＶ技術を用いると、配線長がワイヤより短いため配線抵抗やインダクタンスが大幅に低減でき、消費電力も大幅に低減できるというメリットがある。一方、半導体デバイスチップの積層方法として、複数の半導体ウェーハ同士を積層し、積層したウェーハを貫く貫通電極を形成してウェーハ同士を接続する積層方法が開発されつつある（Ｗａｆｅｒ  ｏｎ  ｗａｆｅｒ：ＷＯＷ、例えば特許文献１）。
【０００３】
この積層方法において、上下に積層される半導体ウェーハの位置合わせを行う場合、赤外線カメラ等の撮像手段によって、撮像手段から見て手前側に配置された半導体ウェーハの表面上に形成されたアライメントマークを撮像する。その後、撮像手段から見て奥側に配置された半導体ウェーハの表面上に形成されたアライメントマークを、手前側に配置された半導体ウェーハを透過して撮像する。そして、双方の半導体ウェーハのアライメントマーク同士を合致させる位置合わせ作業（アライメント）を行っている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−１３４２３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記アライメントマークにあっては、赤外線カメラで検出するためにある程度の大きさが必要である。ここで、半導体ウェーハには、配線工程での位置合わせ用にマークが形成されたものもあるが、かかるマークは小さすぎるので、ウェーハを積層するために上側の半導体ウェーハを透過して下側の半導体ウェーハのアライメントマークを撮像し、上下２箇所のアライメントマークを基準にアライメントを行うことが困難となる。従って、赤外線カメラで撮像可能な大きさのアライメントマークを形成することが求められるが、従来の再配線技術（ダマシン法など）でアライメントマークを形成すると、工数も時間も要してしまう、という問題がある。
【０００６】
本発明は、上記問題に鑑みてなされたものであり、その目的は、複数のウェーハを積層する際に利用するアライメントマークを容易に短時間で形成することができる積層デバイスの製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の積層デバイスの製造方法は、基台表面に設定された交差する複数の分割予定ラインで区画される各領域に半導体デバイスが形成されたウェーハを複数積層して、複数の半導体デバイスが積層された積層デバイスを製造する積層デバイスの製造方法であって、ウェーハの表面に透光性を有する厚みでメタル層を形成するメタル層形成ステップと、メタル層形成ステップを実施した後に、メタル層にリソグラフィにより複数のウェーハを積層させる位置を位置合わせするためのアライメントマークを形成するアライメントマーク形成ステップと、アライメントマーク形成ステップを実施した後に、位置合わせ用のアライメントマークを使用して複数のウェーハを位置合わせしてから貼り合わせて、貼り合わせウェーハを形成する貼り合わせウェーハ形成ステップと、貼り合わせウェーハ形成ステップを実施した後に、表層のウェーハの露呈面側から下層のウェーハの基台に貫通する貫通電極を形成して、対応する半導体デバイス同士を接続する貫通電極形成ステップと、貫通電極形成ステップを実施した後に、貼り合わせウェーハを分割予定ラインに沿って個々の積層デバイスへ分割する分割ステップと、を備え、アライメントマーク形成ステップは、メタル層の表面にレジスト膜を形成するレジスト膜形成ステップと、レジスト膜形成ステップを実施した後に、複数のウェーハを位置合わせするためのマスクパターンが形成されたマスクを、レジスト膜の表面側に対向して配置し、撮像手段によりレジスト層及びメタル層を透過してウェーハの表面を撮像し表面に形成された半導体デバイスの位置に合わせてマスクの位置合わせを行うマスク位置合わせステップと、マスク位置合わせステップを実施した後に、露光及び現像を行う露光現像ステップと、露光現像ステップを実施した後に、エッチングによりアライメントマーク以外の箇所のメタル層を除去するエッチングステップと、エッチングステップを実施した後に、レジスト膜を除去するレジスト膜除去ステップと、を備えることを特徴とする。
【０００８】
この方法では、リソグラフィによりメタル層にアライメントマークを形成することができるので、アライメントマークを形成するための工数を削減でき、短時間でアライメントマークを形成することができる。また、透光性を有する厚みでメタル層を形成するので、デバイスの位置に合わせて、貼り合わせのための位置合わせ用アライメントマークが形成されたマスクを位置合わせすることができ、精度良い位置にアライメンマークを容易に形成することができる。
【発明の効果】
【０００９】
本発明によれば、複数のウェーハを積層する際に利用するアライメントマークを容易に短時間で形成することができる。
【図面の簡単な説明】
【００１０】
【図１】図１Ａは、実施の形態に係る積層デバイスの製造方法に用いる第１のウェーハ及び第２のウェーハの概略斜視図であり、図１Ｂは、図１Ａの部分拡大平面図である。
【図２】メタル層形成ステップの説明図である。
【図３】アライメントマーク形成ステップにおけるレジスト膜形成ステップの説明図である。
【図４】アライメントマーク形成ステップにおけるマスク位置合わせステップの説明図である。
【図５】アライメントマーク形成ステップにおける露光現像ステップの実施中の説明図である。
【図６】アライメントマーク形成ステップにおける露光現像ステップの実施直後の説明図である。
【図７】アライメントマーク形成ステップにおけるエッチングステップ及びレジスト膜除去ステップの説明図である。
【図８】薄化ステップの説明図である。
【図９】貼り合わせウェーハ形成ステップの実施中の説明図である。
【図１０】貼り合わせウェーハ形成ステップの実施直後の説明図である。
【図１１】剥離ステップの説明図である。
【図１２】孔形成ステップの説明図である。
【図１３】絶縁膜形成ステップの説明図である。
【図１４】貫通電極形成ステップの説明図である。
【図１５】分割ステップの説明図である。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照して、本実施の形態に係る積層デバイスの製造方法ついて説明する。先ず、図１を参照して、第１のウェーハ及び第２のウェーハについて説明する。図１Ａは、第１のウェーハ及び第２のウェーハの概略斜視図である。
【００１２】
図１Ａに示すように、第１のウェーハ１０は、円板状の第１基台１１を備え、第１基台１１の表面１１ａには格子状に交差する複数の第１分割予定ライン（ストリート）１２が設定されている。第１のウェーハ１０は、ＬＳＩ等からなる複数の第１半導体デバイス１３を更に備え、第１半導体デバイス１３は、第１分割予定ライン１２によって区画された各領域に配設されている。第１基台１１の表面１１ａには、後述する各ステップの前工程として行われる多層配線工程でアライメントに利用される第１小型マーク１４が形成されている。第１小型マーク１４は、第１半導体デバイス１３に対して所定の相対位置に形成されている。第１小型マーク１４は、数十μｍ四方の矩形に収まるサイズに形成されている。第１基台１１の表面１１ａは、第１のウェーハ１０の表面となる。また、図１の符号１１ｂは、第１基台１１の裏面１１ｂであり、第１のウェーハ１０の裏面となる。
【００１３】
なお、第１のウェーハ１０に対し、第２のウェーハ２０は、材質や内部構造等が異なる部分があるものの、外観上は同様に構成される。従って、第２のウェーハ２０の構成については、第１のウェーハ１０の各構成の名称の「第１」を「第２」に変更し、符号の下二桁目の「１」を「２」に変更して図１中括弧内に併記することで、説明を省略する。
【００１４】
続いて、本実施の形態に係る積層デバイスの製造方法について、図２乃至図１５を参照して説明する。なお、図２乃至図１５に示す各ステップは、あくまでも一例に過ぎず、この構成に限定されるものではない。
【００１５】
まず、本実施の形態に係る積層デバイスの製造方法では、図２に示すメタル層形成ステップを行い、その後、図３乃至図７に示すアライメントマーク形成ステップを実施する。ここで、図２乃至図７における上記の各ステップは、第１のウェーハ１０と第２のウェーハ２０との両方に対して同様に実施する。従って、図２乃至図７の各図では、第１のウェーハ１０についての加工や処理について説明を行い、第２のウェーハ２０については、上記と同様に、第１のウェーハ１０の各構成の名称の「第１」を「第２」に変更し、符号の下二桁目の「１」を「２」に変更して図中括弧内に併記することで、説明を省略する。また、図２乃至図７においては、説明の都合上、第１のウェーハ１０における第１半導体デバイス１３の図示を省略している。
【００１６】
まず、図２に示すように、メタル層形成ステップを実施する。メタル層形成ステップでは、第１のウェーハ１０の表面１１ａに対し、スパッタリングやＰＶＤ等によって、透光性を有する厚みとして第１メタル層１５を形成する。本実施の形態では、第１メタル層１５としてチタン膜を数ｎｍ〜十数ｎｍの厚みで形成し、第１メタル層１５を透過して第１のウェーハ１０の表面１１ａが視認できるようになる。
【００１７】
メタル層形成ステップを実施した後、第１メタル層１５に対してリソグラフィによるアライメントマーク形成ステップを実施する。アライメントマーク形成ステップにおいては、図３に示すレジスト膜形成ステップ、図４に示すマスク位置合わせステップ、図５及び図６に示す露光現像ステップ、図７に示すエッチングステップ及びレジスト膜除去ステップを順に実施する。
【００１８】
レジスト膜形成ステップでは、図３に示すように、第１メタル層１５の表面（図３中上面）に、所定のレジストを塗布して第１レジスト膜１６を形成する。
【００１９】
レジスト膜形成ステップを実施した後、図４に示すように、マスク位置合わせステップを実施する。このステップで位置合わせするマスクＭは、ガラス板によって形成されている。マスクＭにおいて、第１のウェーハ１０の第１小型マーク１４に対応する位置には、後述する第１アライメントマーク１７に対応した形状となるマスクパターンＭａがクロムによって描かれている。
【００２０】
マスク位置合わせステップでは、まず、第１レジスト膜１６の表面（図４中上面）側にマスクＭを対向して配置する。そして、撮像手段Ｃによって、レジスト膜１６及びメタル層１５を透過し、第１小型マーク１４を含む第１のウェーハ１０の表面１１ａを撮像する。そして、撮像した第１小型マーク１４に対するマスクパターンＭａの相対位置が所定位置になるように、マスクＭを移動して位置決めする。これにより、第１のウェーハ１０の第１半導体デバイス１３（図１Ａ参照）の位置に合わせて、マスクＭの位置合わせが完了する。
【００２１】
マスク位置合わせステップを実施した後、図５に示すように、露光現像ステップを実施する。露光現像ステップでは、マスクＭの上方から第１レジスト膜１６に光を照射して露光を行う。この露光によって、マスクパターンＭａで覆われていない領域の第１レジスト膜１６が化学変化する。露光後、図６に示すように、化学変化した第１レジスト膜１６を薬液によって除去して現像する。
【００２２】
露光現像ステップを実施した後、図７に示すように、エッチングステップを実施する。エッチングステップでは、エッチングにより、第１レジスト膜１６で被覆されていない領域の第１メタル層１５（図７中二点鎖線で図示）を除去する。これにより、第１メタル層１５がマスクパターンＭａ（図４参照）の形状に応じて残存し、第１メタル層１５による第１アライメントマーク１７が表面１１ａ上に形成される（図１Ｂ参照）。第１アライメントマーク１７は、第１小型マーク１４より大きい平面形状とされ、後述する貼り合わせウェーハ形成ステップにおけるウェーハ１０，２０の位置合わせに利用される。エッチングステップを実施した後、レジスト膜除去ステップを実施する。このステップでは、第１アライメントマーク１７上の第１レジスト膜１６を薬液によって除去する。
【００２３】
レジスト膜除去ステップを実施してアライメントマーク形成ステップを完了した後、図８に示す薄化ステップ、図９及び図１０に示す貼り合わせウェーハ形成ステップ、図１１に示す剥離ステップ、図１２に示す孔形成ステップ、図１３に示す絶縁膜形成ステップ、図１４に示す貫通電極形成ステップ、図１５に示す分割ステップを順に実施する。
【００２４】
図８に示すように、第１のウェーハ１０に対して薄化ステップを実施する。この薄化ステップを行う前に、第１基台１１の表面１１ａに、仮接着剤３１を介してサポートガラス３２を貼着しておく。仮接着剤３１は、ＵＶ照射や薬品処理等を行うことによって、接着力を失う性質を有するものである。薄化ステップでは、第１基台１１の裏面１１ｂ側を研削装置（不図示）によって研削し、第１基台１１を所定の仕上げ厚みに形成する。そして、研削後に、研磨装置（不図示）によって裏面１１ｂを研磨し、裏面１１ｂを平坦化する。
【００２５】
薄化ステップを実施した後、図９に示すように、貼り合わせウェーハ形成ステップを実施する。貼り合わせウェーハ形成ステップでは、まず、第２のウェーハ２０における第２基台の表面２１ａ側に接着剤３３を塗布する。接着剤３３は、後工程や製品としての使用時においても接着状態を確保できる接着特性を有する。接着剤３３の塗布後、第１のウェーハ１０における第１基台１１の裏面１１ｂ側を、第２のウェーハ２０における第２基台の表面２１ａ側（接着剤３３側）に対面させる。次いで、第１アライメントマーク１７と第１基台１１を透過して認識される第２アライメントマーク２７とを赤外線カメラ等の撮像手段（不図示）で撮像しながら、第１のウェーハ１０及び第２のウェーハ２０を相対移動する。この相対移動によって、それぞれのアライメントマーク１７，２７を合致させ、第１のウェーハ１０及び第２のウェーハ２０を位置合わせする。この状態で、第１半導体デバイス１３と第２半導体デバイス２３とが上下方向に整列して対応させた状態となる。
【００２６】
この状態から、図１０に示すように、第１のウェーハ１０及び第２のウェーハ２０を接着剤３３で貼り合わせて積層させることで貼り合わせウェーハ５０を形成する。貼り合わせウェーハ５０では、第１分割予定ライン１２と、第２分割予定ライン２２とにおいても、上下方向に重なって対応した状態となる。
【００２７】
アライメントマーク１７，２７はチタン膜により形成されるので、赤外線を遮光してアライメントマーク１７，２７を鮮明に撮像することができる。
【００２８】
貼り合わせウェーハ形成ステップを実施した後、図１１に示すように、剥離ステップを実施する。剥離ステップでは、仮接着剤３１に所定処理を施して接着力を失わせた後、第１のウェーハ１０からサポートガラス３２を剥離する。これにより、第１のウェーハ１０からサポートガラス３２と共に仮接着剤３１が除去され、第１のウェーハ１０において、第１基台１１の表面１１ａと第１半導体デバイス１３とが露出した状態となる。
【００２９】
剥離ステップを実施した後、図１２に示すように、孔形成ステップを実施する。孔形成ステップでは、スピンコート法等により第１のウェーハ１０における第１基台１１の表面１１ａ及び第１半導体デバイス１３上にレジスト５２を塗布する。レジスト５２の塗布後、レジスト５２をパターンに従って露光してマスクを形成する。このマスクを介してドライエッチングを施すと、第１基台１１、第１半導体デバイス１３及び第２基台２１を貫通する複数の貫通孔５３が形成される。貫通孔５３の形成後、薬液等によってレジスト５２が剥離される。
【００３０】
孔形成ステップを実施した後、図１３に示すように、絶縁膜形成ステップを実施する。絶縁膜形成ステップでは、ＣＶＤ法によって、第１基台１１の表面１１ａ及び第１半導体デバイス１３の上面だけでなく、貫通孔５３の内部にもＳｉＮ膜又はＳｉＯ膜からなる絶縁膜が堆積される。その後、垂直性のドライエッチングを施すことによって、第１基台１１の表面１１ａ、第１半導体デバイス１３の上面及び貫通孔５３の底部に堆積された絶縁膜が除去される。これにより、各貫通孔５３の内部において上下方向に延びる内周面だけに絶縁膜５５が残存して形成される。
【００３１】
絶縁膜形成ステップを実施した後、図１４に示すように、貫通電極形成ステップを実施する。貫通電極形成ステップでは、表層となる第１のウェーハ１０の露呈面となる上面側から、各貫通孔５３内（絶縁膜５５の内側）に銅をそれぞれ充填し、上端側を平坦に形成する。これにより、各貫通孔５３内の内部において、上端側が露出する貫通電極５６が形成され、貫通電極５６の周囲は絶縁膜５５によって被覆される。また、貫通電極５６によって、各第１半導体デバイス１３と、第１半導体デバイス１３の直下に配設された対応する第２半導体デバイス２３とが電気的に接続される。
【００３２】
貫通電極形成ステップを実施した後、図１５に示すように、分割ステップを実施する。分割ステップでは、第２のウェーハ２０における第２基板２１の裏面２１ｂと環状フレーム（不図示）とにダイシングテープ６０を貼着し、貼り合わせウェーハ５０を環状フレームで支持する。そして、ダイシングテープ６０が貼着された状態の貼り合わせウェーハ５０を切削装置（不図示）のテーブル６１上に載置してから、切削すべき第１分割予定ライン１２を検出する。この検出結果に基づき、切削装置（不図示）の切削ブレード６２を第１分割予定ライン１２に沿って位置付ける。そして、切削ブレード６２の下端がダイシングテープ６０の厚み方向中間に達するように位置付けてから、高速回転する切削ブレード６２と、貼り合わせウェーハ５０とを第１分割予定ライン１２の延在方向に相対移動する。これにより、貼り合わせウェーハ５０がフルカットで切削加工され、貼り合わせウェーハ５０が全ての第１分割予定ライン１２及び第２分割予定ライン２２に沿って個々の積層デバイスＤに分割される。
【００３３】
以上のように、本実施の形態に係る積層デバイスの製造方法によれば、小型マーク１４，２４より大きい平面形状のアライメントマーク１７，２７を簡単に形成することができる。これにより、従来の再配線技術によってアライメントマークを形成する場合に比べ、工数数を削減でき、積層デバイスＤの製造に要する時間を短縮することができる。
【００３４】
ここで、従来の再配線技術について述べると、まず、ウェーハの表面にＳｉＯ２膜等の絶縁膜を形成してから、リソグラフィによって絶縁膜にレジストパターンを形成する。次いで、ドライエッチングを行い、ウェーハの表面からレジストパターンに従って部分的に絶縁膜を除去し、絶縁膜が除去された領域にメタル層を積層する。その後、メタル層を積層した部分に金属のめっき処理及びアニール処理を行い、ＣＭＰによって研磨して平坦化することでアライメントマークを形成する。
【００３５】
一方、本実施の形態では、ます、第１のウェーハ１０に第１メタル層１５を形成する。そして、リソグラフィによって第１アライメントマーク１７に対応する部分の第１レジスト膜１６を除去したレジストパターンを形成し（図６参照）、第１メタル層１５のエッチングによりアライメントマークを形成する。このように、従来技術に比べ、本実施の形態の方が、絶縁膜の形成や、めっき処理、アニール処理、ＣＭＰ等の工程を省略することができ、各ウェーハ１０，２０の位置合わせ用となるアライメントマーク１７，２７を容易に形成することができる。
【００３６】
また、本実施の形態では、小型マーク１４，２４とは別に、小型マーク１４，２４より大きいアライメントマーク１７，２７を形成している。これにより、貼り合わせウェーハ形成ステップでのアライメントにおいて、赤外線カメラで上側の第１のウェーハ１０の基台１１を透過した場合でも、アライメントマーク２７を明瞭に認識することができ、各ウェーハ１０，２０の貼り合わせの位置精度も向上することができる。
【００３７】
なお、本発明は上記実施の形態に限定されず、種々変更して実施することが可能である。上記実施の形態において、添付図面に図示されている大きさや形状などについては、これに限定されず、本発明の効果を発揮する範囲内で適宜変更することが可能である。その他、本発明の目的の範囲を逸脱しない限りにおいて適宜変更して実施することが可能である。
【００３８】
例えば、分割ステップは、上記のように、切削ブレード６２によるフルカットでの切削加工に限定されるものではない。例を挙げると、レーザビームを照射するアブレーション加工によるフルカット、切削加工やアブレーション加工によるハーフカット後ブレーキング装置を使用する割断、貼り合わせウェーハ５０内に改質層を形成した後、ブレーキング装置を使用する割断等で貼り合わせウェーハ５０を個々の積層デバイスＤに分割するようにしてもよい。ここで、アブレーションとは、レーザビームの照射強度が所定の加工閾値以上になると、固体表面で電子、熱的、光科学的及び力学的エネルギーに変換され、その結果、中性原子、分子、正負のイオン、ラジカル、クラスタ、電子、光が爆発的に放出され、固体表面がエッチングされる現象をいう。
【００３９】
また、上記貼り合わせウェーハ５０では、第１のウェーハ１０と第２のウェーハ２０との２枚のウェーハを貼り合わせたが、ウェーハの枚数を増加し、積層デバイスＤにおける半導体デバイスの積層数を増やしてもよい。
【００４０】
また、上記の実施の形態においては、上記各ステップは別々の装置で実施されてもよいし、同一の装置で実施されてもよい。
【産業上の利用可能性】
【００４１】
以上説明したように、本発明は、複数の半導体デバイスが積層された積層デバイスを製造する際に有用であり、複数のウェーハを積層する際に利用するアライメントマークを容易に短時間で形成することができるという効果を有する。
【符号の説明】
【００４２】
１０  第１のウェーハ
１１  第１基台
１１ａ  表面
１１ｂ  裏面
１２  第１分割予定ライン
１３  第１半導体デバイス
１５  第１メタル層
１６  第１レジスト膜
１７  第１アライメントマーク
２０  第２のウェーハ
２１  第２基台
２１ａ  表面
２１ｂ  裏面
２２  第２分割予定ライン
２３  第２半導体デバイス
２５  第１メタル層
２６  第１レジスト膜
２７  第１アライメントマーク
５０  貼り合わせウェーハ
５６  貫通電極
Ｃ  撮像手段
Ｄ  積層デバイス
Ｍ  マスク
Ｍａ  マスクパターン
【図１】
2015188042.tif 000003
【図２】
2015188042.tif 000004
【図３】
2015188042.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2015188042.tif 000009
【図８】
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【図９】
2015188042.tif 000011
【図１０】
2015188042.tif 000012
【図１１】
2015188042.tif 000013
【図１２】
2015188042.tif 000014
【図１３】
2015188042.tif 000015
【図１４】
2015188042.tif 000016
【図１５】
2015188042.tif 000017