(57)【要約】【課題】基板表面に形成された電極を介して送受信される信号に混入するノイズを低減することができる３次元構造の半導体装置を提供する。【解決手段】第１の回路が形成された第１の基板と、第２の回路が形成され、第１の基板と離間して配置された第２の基板と、第１の基板と第２の基板との間に配置され、第１の回路と第２の回路とを電気的に接続する接続部と、第１の基板と第２の基板との間で、接続部に隣接して該接続部を間に挟むような位置に配置され、該第１の基板と該第２の基板との少なくとも一方の基板内の固定された電位に接続された遮へい層と、を備える。【選択図】図２
2015060909.tif 000002
【特許請求の範囲】
【請求項１】
第１の回路が形成された第１の基板と、
第２の回路が形成され、前記第１の基板と離間して配置された第２の基板と、
前記第１の基板と前記第２の基板との間に配置され、前記第１の回路と前記第２の回路とを電気的に接続する接続部と、
前記第１の基板と前記第２の基板との間で、前記接続部に隣接して該接続部を間に挟むような位置に配置され、該第１の基板と該第２の基板との少なくとも一方の基板内の固定された電位に接続された遮へい層と、
を備えることを特徴とする半導体装置。
【請求項２】
前記遮へい層は、
複数の単位遮へい層から構成され、
それぞれの単位遮へい層が、前記接続部を間に挟むような位置に配置される、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記遮へい層は、
第１の単位遮へい層と第２の単位遮へい層とから構成され、
前記第１の単位遮へい層と前記第２の単位遮へい層とが、対応する前記接続部を間に挟むような位置に配置される、
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記遮へい層は、さらに、
第３の単位遮へい層と第４の単位遮へい層とから構成され、
前記第３の単位遮へい層と前記第４の単位遮へい層とが、対応する前記第１の単位遮へい層と前記第２の単位遮へい層とが配置された位置を結ぶ線に直交する方向に、対応する前記接続部を間に挟むような位置に配置される、
ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記単位遮へい層は、
前記第１の基板および前記第２の基板のそれぞれに形成された前記接続部の接続面の形状と同様の形状である、
ことを特徴とする請求項２から請求項４のいずれか１の項に記載の半導体装置。
【請求項６】
前記遮へい層は、
前記第１の基板または前記第２の基板のいずれか一方の基板に形成され、該形成された基板内の固定された電位に接続される、
ことを特徴とする請求項１に記載の半導体装置。
【請求項７】
複数の前記単位遮へい層は、
一方の前記単位遮へい層が前記第１の基板または前記第２の基板のいずれか一方の基板に形成され、
他方の前記単位遮へい層が前記第１の基板または前記第２の基板のいずれか他方の基板に形成され、
それぞれの前記単位遮へい層は、
当該単位遮へい層が形成された基板内の固定された電位に接続される、
ことを特徴とする請求項２から請求項５のいずれか１の項に記載の半導体装置。
【請求項８】
前記第１の回路は、
入射光を電気信号に変換し、該変換した電気信号を画素信号として、前記接続部を介して前記第２の回路に送信する複数の画素を備え、
前記第２の回路は、
前記接続部を介してそれぞれの前記画素から送信された前記画素信号を受信し、該受信した前記画素信号に対する処理を行う処理回路を備える、
ことを特徴とする請求項１から請求項７のいずれか１の項に記載の半導体装置。
【請求項９】
前記遮へい層は、
前記第１の基板に形成された第１の回路と前記第２の基板に形成された第２の回路との間でアナログの信号を送受信する前記接続部を間に挟むような位置に配置される、
ことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記遮へい層は、
前記第１の基板に形成された第１の回路と前記第２の基板に形成された第２の回路との間で前記接続部を介して送受信される信号を、低速な動作をする信号と高速な動作をする信号とに分類した場合に、高速な動作をする信号を送受信する前記接続部を間に挟むような位置に配置される、
ことを特徴とする請求項８に記載の半導体装置。
【請求項１１】
前記第１の回路または前記第２の回路は、
前記画素信号をデジタルデータに変換するＡＤ変換回路と、
ＡＤ変換後の多ビットの前記デジタルデータを１ビットのデジタルデータにシリアライズするシリアライザと、
前記シリアライザを駆動するクロックを供給するクロック供給回路と、
を少なくとも備える、
ことを特徴とする請求項８から請求項１０のいずれか１の項に記載の半導体装置。
【請求項１２】
前記遮へい層は、
前記接続部と同じ材料で形成される、
ことを特徴とする請求項１から請求項１１のいずれか１の項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に３次元構造の半導体装置、固体撮像装置に関する。
【背景技術】
【０００２】
近年、固体撮像装置としてＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体）型固体撮像装置（以下、「ＭＯＳ型固体撮像装置」という）が注目され、実用化されている。このＭＯＳ型固体撮像装置は、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ：電荷結合素子）型固体撮像装置と異なり、単一電源で駆動することが可能である。また、ＣＣＤ型固体撮像装置では、専用の製造プロセスを必要とするのに対し、ＭＯＳ型固体撮像装置は、他のＬＳＩと同じ製造プロセスを用いて製造することができることからＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）への対応が容易であり、固体撮像装置の多機能化を可能としている。また、ＭＯＳ型固体撮像装置は、各画素に増幅回路を備えることによって画素内で信号電荷を増幅しているため、信号の伝達経路からのノイズの影響を受けづらい構成になっている。さらに、各画素の信号電荷を選択して取り出す（選択方式）ことが可能であり、原理上、信号の蓄積時間や読み出し順序を画素毎に自由に制御することができるという特徴がある。
【０００３】
また、複数の基板を３次元的に接続した積層型の構造（３次元構造）の半導体装置が、半導体装置における集積度の向上を維持するための有力な構造として注目されている。この３次元構造の半導体装置は、半導体活性層を多層に積み重ねた構造に３次元的に半導体素子を集積することによって、例えば、微細化におけるリソグラフィ技術の限界、配線の微細化や配線長増大による配線抵抗の増大や寄生効果の増大、またそれに伴う動作速度の飽和傾向、素子寸法の微細化による高電界効果など、２次元構造の半導体装置が直面する種々の障壁を回避することができる。
【０００４】
このことから、従来の固体撮像装置（以下、「イメージャ」ともいう）が、モノリシックな構造が主流であったのに対し、近年のイメージャでも、３次元構造のものが実用化されている。
【０００５】
しかし、３次元構造の半導体装置においては、集積度が増すことによって、積層した基板間を接続する配線によるノイズの影響を避けることができない。特に、３次元構造のイメージャの場合では、基板間を接続する配線に混入するノイズの影響によって、取得した画像が劣化してしまうという問題が発生する。このような問題を解決するための技術として、例えば、特許文献１で開示された技術のように、積層した基板間を接続するための貫通電極の周辺にシールド配線を設けることによって、ノイズの影響を低減する技術が提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１２−０８９７３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１で開示された技術のように、貫通電極を使用して積層する基板を接続する接続方法は、基板の厚さによっては採用することができない場合がある。また、基板間の接続に使用することができる領域が少ない場合にも、貫通電極の使用は困難である。このため、積層する基板の接続方法として、例えば、蒸着法やメッキ法で作製されるバンプなど、基板表面に形成された電極同士を接続することによって、基板間を接続する方法が採用されることがある。
【０００８】
しかしながら、バンプを使用した基板の接続は、基板間の中空の状態である部分で行われるため、特許文献１で開示された技術のように、配線層を用いてバンプの周辺をシールドすることができない。そのため、バンプを介して接続される信号にノイズが混入し、信号を劣化させてしまうという問題が発生する。特に、３次元構造のイメージャの場合では、イメージャから出力される画像信号にノイズが混入すると、得られる画像が劣化してしまうことが懸念される。
【０００９】
本発明は、上記の課題認識に基づいてなされたものであり、基板表面に形成された電極を介して送受信される信号に混入するノイズを低減することができる３次元構造の半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００１０】
上記の課題を解決するため、本発明の半導体装置は、第１の回路が形成された第１の基板と、第２の回路が形成され、前記第１の基板と離間して配置された第２の基板と、前記第１の基板と前記第２の基板との間に配置され、前記第１の回路と前記第２の回路とを電気的に接続する接続部と、前記第１の基板と前記第２の基板との間で、前記接続部に隣接して該接続部を間に挟むような位置に配置され、該第１の基板と該第２の基板との少なくとも一方の基板内の固定された電位に接続された遮へい層と、を備えることを特徴とする。
【００１１】
また、本発明の前記遮へい層は、複数の単位遮へい層から構成され、それぞれの単位遮へい層が、前記接続部を間に挟むような位置に配置される、ことを特徴とする。
【００１２】
また、本発明の前記遮へい層は、第１の単位遮へい層と第２の単位遮へい層とから構成され、前記第１の単位遮へい層と前記第２の単位遮へい層とが、対応する前記接続部を間に挟むような位置に配置される、ことを特徴とする。
【００１３】
また、本発明の前記遮へい層は、さらに、第３の単位遮へい層と第４の単位遮へい層とから構成され、前記第３の単位遮へい層と前記第４の単位遮へい層とが、対応する前記第１の単位遮へい層と前記第２の単位遮へい層とが配置された位置を結ぶ線に直交する方向に、対応する前記接続部を間に挟むような位置に配置される、ことを特徴とする。
【００１４】
また、本発明の前記単位遮へい層は、前記第１の基板および前記第２の基板のそれぞれに形成された前記接続部の接続面の形状と同様の形状である、ことを特徴とする。
【００１５】
また、本発明の前記遮へい層は、前記第１の基板または前記第２の基板のいずれか一方の基板に形成され、該形成された基板内の固定された電位に接続される、ことを特徴とする。
【００１６】
また、本発明の複数の前記単位遮へい層は、一方の前記単位遮へい層が前記第１の基板または前記第２の基板のいずれか一方の基板に形成され、他方の前記単位遮へい層が前記第１の基板または前記第２の基板のいずれか他方の基板に形成され、それぞれの前記単位遮へい層は、当該単位遮へい層が形成された基板内の固定された電位に接続される、ことを特徴とする。
【００１７】
また、本発明の前記第１の回路は、入射光を電気信号に変換し、該変換した電気信号を画素信号として、前記接続部を介して前記第２の回路に送信する複数の画素を備え、前記第２の回路は、前記接続部を介してそれぞれの前記画素から送信された前記画素信号を受信し、該受信した前記画素信号に対する処理を行う処理回路を備える、ことを特徴とする。
【００１８】
また、本発明の前記遮へい層は、前記第１の基板に形成された第１の回路と前記第２の基板に形成された第２の回路との間でアナログの信号を送受信する前記接続部を間に挟むような位置に配置される、ことを特徴とする。
【００１９】
また、本発明の前記遮へい層は、前記第１の基板に形成された第１の回路と前記第２の基板に形成された第２の回路との間で前記接続部を介して送受信される信号を、低速な動作をする信号と高速な動作をする信号とに分類した場合に、高速な動作をする信号を送受信する前記接続部を間に挟むような位置に配置される、ことを特徴とする。
【００２０】
また、本発明の前記第１の回路または前記第２の回路は、前記画素信号をデジタルデータに変換するＡＤ変換回路と、ＡＤ変換後の多ビットの前記デジタルデータを１ビットのデジタルデータにシリアライズするシリアライザと、前記シリアライザを駆動するクロックを供給するクロック供給回路と、を少なくとも備える、ことを特徴とする。
【００２１】
また、本発明の前記遮へい層は、前記接続部と同じ材料で形成される、ことを特徴とする。
【発明の効果】
【００２２】
本発明によれば、基板表面に形成された電極を介して送受信される信号に混入するノイズを低減することができる３次元構造の半導体装置を提供することができるという効果が得られる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施形態による半導体装置の概略構成を示した概観図である。
【図２】本発明の第１の実施形態における半導体装置の構造を示した断面図である。
【図３】本第１の実施形態における半導体装置の構造を示した別の断面図である。
【図４】本発明の第２の実施形態における半導体装置の構造を示した断面図である。
【図５】本実施形態の半導体装置におけるシールドの形状の一例を示した図である。
【図６】本実施形態の半導体装置におけるシールドの形状の別の一例を示した断面図である。
【図７】本実施形態の半導体装置の構造を適用した固体撮像装置を搭載した撮像装置の概略構成を示したブロック図である。
【図８】本実施形態の半導体装置の構造を適用した固体撮像装置の概略構成を示した概観図である。
【図９】本発明の第３の実施形態における固体撮像装置内の画素チップの概略構成を示した回路図である。
【図１０】本第３の実施形態における固体撮像装置内の回路チップの概略構成を示した回路図である。
【図１１】本第３の実施形態における固体撮像装置の構造を示した断面図である。
【図１２】本発明の第４の実施形態における固体撮像装置内の画素チップの概略構成を示した回路図である。
【図１３】本第４の実施形態における固体撮像装置内の回路チップの概略構成を示した回路図である。
【図１４】本第４の実施形態における固体撮像装置の構造を示した断面図である。
【発明を実施するための形態】
【００２４】
以下、本発明の実施形態について、図面を参照して説明する。なお、以下の説明は、例示のために特定の詳細な内容が含まれている。しかし、当業者であれば、以下に説明する詳細な内容に様々な変更を加えた場合であっても、本発明の範囲を超えないことは理解できるであろう。従って、以下に説明する本発明の例示的な実施形態は、権利を請求された発明に対して、一般性を失わせることなく、また、何ら限定をすることもなく、述べられたものである。
【００２５】
＜半導体装置＞
図１は、本実施形態による半導体装置の概略構成を示した概観図である。図１において、半導体装置３は、第１の半導体チップ３１と第２の半導体チップ３２とから構成される。半導体装置３では、図１に示したように、第１の半導体チップ３１と第２の半導体チップ３２とが、接続領域３３の分だけ離間して配置されている。そして、半導体装置３では、第１の半導体チップ３１と第２の半導体チップ３２とのそれぞれに形成されたチップ接続部が、接続領域３３内で電気的に接続されることによって、１つの半導体装置３を構成している。また、第１の半導体チップ３１に形成された外部配線接続部３４は、例えば、セラミックなどで半導体装置３をパッケージした場合に、パッケージの外部の回路との間で電圧や信号などを送受信するための接続部である。
【００２６】
なお、半導体装置３では、チップ接続部によって第１の半導体チップ３１と第２の半導体チップ３２とが接続された後に存在する接続領域３３内の空間に、樹脂や接着剤などの絶縁部材が充填される構成であってもよい。従って、本実施形態における「離間」とは、チップ接続部によって第１の半導体チップ３１と第２の半導体チップ３２とが接続している箇所以外に、空間が存在している状態のみならず、絶縁部材が充填されている状態も含まれる。
【００２７】
＜第１の実施形態＞
次に、図１に示した半導体装置３における第１の実施形態の構造について説明する。図２は、本第１の実施形態における半導体装置３の構造を示した断面図である。図２は、図１に示した半導体装置３の概観図に点線Ａ−Ａで示した部分（Ａ−Ａ断面）における半導体装置３の断面図を示している。
【００２８】
半導体装置３は、第１の半導体チップ３１の表面に形成されたチップ接続部と第２の半導体チップ３２の表面に形成されたチップ接続部とが、接続領域３３内で電気的に接続されることによって、１つの半導体装置３が構成される。第１の半導体チップ３１および第２の半導体チップ３２のそれぞれの表面に形成されるチップ接続部は、例えば、蒸着法、メッキ法で作製されるバンプなどが用いられる。なお、チップ接続部は、第１の半導体チップ３１に配置された電極と第２の半導体チップ３２に配置された電極とを接続する構成であってもよい。
【００２９】
以下の説明においては、第１の半導体チップ３１および第２の半導体チップ３２のそれぞれのチップ接続部として、バンプが形成されているものとして説明を行う。なお、接続領域３３内において、第１の半導体チップ３１および第２の半導体チップ３２のそれぞれに形成されたチップ接続部（バンプ）を区別せずに表す場合にも、「バンプ」という。
【００３０】
図２において、バンプ３３１は、第１の半導体チップ３１および第２の半導体チップ３２に形成されたそれぞれのバンプの接続部分を示している。これにより、第１の半導体チップ３１のそれぞれの信号と第２の半導体チップ３２のそれぞれの信号とが電気的に接続され、第１の半導体チップ３１と第２の半導体チップ３２とは、バンプ３３１を介して信号の送受信を行う。
【００３１】
シールド３３２は、第１の半導体チップ３１または第２の半導体チップ３２のいずれか一方または両方に、それぞれのバンプ３３１を囲むように形成され、形成された半導体チップ内で、固定された電位（例えば、グラウンド）に接続されているノイズ遮へい層である。また、シールド３３２は、バンプ３３１と同じ材料（例えば、金（Ａｕ）メッキ、銅（Ｃｕ）メッキ、ニッケル（Ｎｉ）メッキなど）で形成されている。なお、銅やニッケルは、金に比べて安価であり、加工が容易であるという利点がある。
【００３２】
なお、図２において、シールド３３２とバンプ３３１との間に存在する空間には、樹脂や接着剤などの絶縁部材を充填してもよい。
【００３３】
次に、本第１の実施形態の半導体装置３を別の方向から見た場合の構造について説明する。図３は、本第１の実施形態における半導体装置３の構造を示した別の断面図である。図３は、図１に示した半導体装置３の概観図、および図２に示した半導体装置３の断面図に点線Ｂ−Ｂで示した部分（Ｂ−Ｂ断面）における半導体装置３の断面図を示している。
【００３４】
第１の半導体チップ３１は、第１の半導体層３１１、第１のデバイス形成領域３１２、第１の配線層３１３、および第１のメタル配線３１４から形成される。また、第２の半導体チップ３２は、第２の半導体層３２１、第２のデバイス形成領域３２２、第２の配線層３２３、および第２のメタル配線３２４から形成される。
【００３５】
バンプ３３１は、第１の半導体チップ３１の第１のメタル配線３１４と、第２の半導体チップ３２の第２のメタル配線３２４とを電気的に接続することによって、第１の半導体チップ３１内の第１のデバイス形成領域３１２に形成された回路と、第２の半導体チップ３２内の第２のデバイス形成領域３２２に形成された回路とを互いに接続し、それぞれのデバイス形成領域に形成された回路間で信号の送受信を行う。
【００３６】
シールド３３２は、図２に示した半導体装置３の断面図を見てもわかるように、バンプ３３１を間に挟むような位置に形成される。そして、上述したように、シールド３３２は、形成された半導体チップ内の、例えば、グラウンドなどの固定された電位（以下、「固定電位」という）に接続されている。より具体的には、形成されたそれぞれの半導体チップのデバイス形成領域内の固定電位に接続されている。図３には、中央のシールド３３２が、第１の半導体チップ３１の第１のデバイス形成領域３１２内の固定電位に接続され、両端のシールド３３２が、第２の半導体チップ３２のそれぞれの第２のデバイス形成領域３２２内の固定電位にそれぞれ接続されている場合を示している。
【００３７】
なお、シールド３３２は、第１の半導体チップ３１または第２の半導体チップ３２のいずれかのデバイス形成領域内の固定電位に接続されていれば、バンプ３３１を介して接続された信号に混入するノイズを低減することができるため、図３に示したように、必ずしも第１の半導体チップ３１と第２の半導体チップ３２との両方の固定電位と、電気的に接続する必要はない。
【００３８】
このように、本第１の実施形態の半導体装置３では、バンプ３３１を形成する領域にシールド３３２を形成する。これにより、本第１の実施形態の半導体装置３では、第１の半導体チップ３１と第２の半導体チップ３２との間が中空の状態であっても、バンプ３３１を介して第１の半導体チップ３１内の第１のデバイス形成領域３１２に形成された回路と、第２の半導体チップ３２内の第２のデバイス形成領域３２２に形成された回路との間で送受信される信号に混入するノイズを低減する、つまり、ノイズをシールドすることができる。
【００３９】
また、本第１の実施形態の半導体装置３では、シールド３３２を、バンプ３３１と同じ材料で形成する。このため、本第１の実施形態の半導体装置３では、バンプ３３１を形成する製造工程と同じ製造工程でシールド３３２を形成することができる。これにより、本第１の実施形態の半導体装置３では、容易にシールド３３２を形成することができる。
【００４０】
＜第２の実施形態＞
次に、図１に示した半導体装置３における第２の実施形態の構造について説明する。図４は、本第２の実施形態における半導体装置３の構造を示した断面図である。図４は、図２に示した第１の実施形態の半導体装置３の構造と同様に、図１に示した半導体装置３の概観図に点線Ａ−Ａで示した部分（Ａ−Ａ断面）における半導体装置３の断面図を示している。従って、図４においては、図２に示した第１の実施形態の半導体装置３の構造と同様の構造には、同一の符号を付加している。
【００４１】
本第２の実施形態の半導体装置３の構造と、第１の実施形態の半導体装置３の構造との違いは、第１の実施形態の半導体装置３におけるシールド３３２が、シールド３３３に代わったのみである。従って、以下の説明においては、第１の実施形態の半導体装置３と同様の構造に関する説明は省略し、第１の実施形態の半導体装置３と異なるシールド３３３の構造について説明する。
【００４２】
シールド３３３は、第１の実施形態の半導体装置３におけるシールド３３２と同様に、第１の半導体チップ３１または第２の半導体チップ３２のいずれか一方または両方に、それぞれのバンプ３３１を囲むように形成され、形成された半導体チップ内で固定電位に接続されている。図４を見てわかるように、シールド３３３は、バンプ３３１の形状、つまり、第１の半導体チップ３１と第２の半導体チップ３２とのそれぞれに形成されたバンプの接続面の形状と同様の形状の単位遮へい層であるサブシールドが連なるように形成されている。このとき、シールド３３３を形成するそれぞれのサブシールドも、バンプ３３１と同じ材料で形成される。
【００４３】
なお、本第２の実施形態の半導体装置３においても、シールド３３３を形成するそれぞれのサブシールドは、第１の半導体チップ３１または第２の半導体チップ３２のいずれかのデバイス形成領域内の固定電位に接続されていれば、バンプ３３１を介して接続された信号に混入するノイズを低減することができる。このため、シールド３３３を形成するそれぞれのサブシールドは、第１の実施形態におけるシールド３３２と同様に、必ずしも第１の半導体チップ３１と第２の半導体チップ３２との両方の固定電位と、電気的に接続する必要はない。
【００４４】
このように、本第２の実施形態の半導体装置３でも、第１の実施形態の半導体装置３と同様に、バンプ３３１を形成する領域にシールド３３３を形成する。これにより、本第２の実施形態の半導体装置３でも、第１の実施形態の半導体装置３と同様に、第１の半導体チップ３１と第２の半導体チップ３２との間が中空の状態であっても、バンプ３３１を介して第１の半導体チップ３１と、第２の半導体チップ３２との間で送受信される信号に混入するノイズを低減することができる。
【００４５】
また、本第２の実施形態の半導体装置３では、シールド３３３を形成するそれぞれのサブシールドを、バンプ３３１と同じ材料、同様の形状で形成する。このため、本第２の実施形態の半導体装置３では、バンプ３３１を形成する製造プロセスと同じ製造プロセスでシールド３３３を形成することができる。これにより、本第２の実施形態の半導体装置３では、シールド３３３を形成するための専用の製造プロセスを新たに設ける必要がなく、容易にシールド３３３を形成することができる。
【００４６】
なお、半導体装置３におけるシールドの形状は、第１の実施形態において示したシールド３３２や、第２の実施形態において示したシールド３３３と同様の形状に限定されるものではなく、バンプ３３１に隣接し、このバンプ３３１を間に挟むような位置に形成されていれば、バンプ３３１を介して送受信される信号に混入するノイズをシールドすることができる。ここで、半導体装置３におけるシールドの形状について、いくつかの例を説明する。図５は、本実施形態の半導体装置３におけるシールドの形状の一例を示した図である。なお、図５には、１つのバンプ３３１に対応するシールドの形状を示している。
【００４７】
図５（ａ）には、バンプ３３１の周辺を囲むように形成されたシールド３３４の形状を示している。シールド３３４も、第１の半導体チップ３１または第２の半導体チップ３２のいずれか一方または両方のデバイス形成領域内の固定電位に接続されている。
【００４８】
また、図５（ｂ）には、バンプ３３１の周辺を４つの方向から挟むような直交する位置に形成された４つのサブシールド（サブシールド３３５ａ〜３３５ｄ）で構成されるシールド３３５の形状を示している。シールド３３５も、第１の半導体チップ３１または第２の半導体チップ３２のいずれか一方または両方のデバイス形成領域内の固定電位に接続されている。なお、図５（ｂ）に示したサブシールド３３５ａ〜サブシールド３３５ｄのそれぞれは、同じ半導体チップに形成されるものとは限らない。すなわち、サブシールド３３５ａ〜サブシールド３３５ｄのいずれかが第１の半導体チップ３１に形成され、第１の半導体チップ３１に形成されていないサブシールド３３５ａ〜サブシールド３３５ｄが第２の半導体チップ３２に形成されてもよい。
【００４９】
また、図５（ｃ）には、バンプ３３１の周辺を２つの方向から挟むような位置に形成された２つのサブシールド（サブシールド３３６ａおよび３３６ｂ）で構成されるシールド３３６の形状を示している。シールド３３６も、第１の半導体チップ３１または第２の半導体チップ３２のいずれか一方または両方のデバイス形成領域内の固定電位に接続されている。なお、図５（ｃ）に示したサブシールド３３６ａ〜サブシールド３３６ｂのそれぞれは、同じ半導体チップに形成されるものとは限らない。例えば、サブシールド３３６ａが第１の半導体チップ３１に形成され、サブシールド３３６ｂが第２の半導体チップ３２に形成されてもよい。
【００５０】
このように、本実施形態の半導体装置３では、様々形状のシールドを形成することができる。なお、第１の実施形態の半導体装置３では、格子状に形成されたシールド３３２を示し、第２の実施形態の半導体装置３では、バンプ３３１と同様の形状の複数のサブシールドを格子状に配置したシールド３３３を示したが、例えば、図６に示したように、それぞれの格子が繋がるような隙間が存在する形状であってもよい。図６に示したような隙間が存在する形状や、図５（ｂ）または図５（ｄ）に示したように、それぞれのサブシールドの間に隙間が存在する形状でシールドが形成されている場合には、この隙間を、例えば、バンプ３３１とシールドとの間に存在する空間に絶縁部材を充填する際に利用することもできる。つまり、シールド同士またはそれぞれのサブシールド同士の間に存在する隙間から別のバンプ３３１の領域に移動する（流れる）ことができる流動性のある絶縁部材であれば、隙間から絶縁部材を流し込むことによって、第１の半導体チップ３１と第２の半導体チップ３２とをバンプ３３１によって接続した後であっても、バンプ３３１とシールドとの間に存在する全ての空間に、絶縁部材を充填することができる。
【００５１】
＜撮像装置＞
次に、本実施形態の半導体装置３の構造を適用する一例として、撮像装置に搭載する固体撮像装置に、本実施形態の半導体装置３の構造を適用した場合について説明する。
図７は、本実施形態の半導体装置３の構造を適用した固体撮像装置を搭載した撮像装置（例えば、ミラーレスデジタルカメラ）の概略構成を示したブロック図である。ここに示した各構成要素は、ハードウェア的には、コンピュータのＣＰＵやメモリをはじめとする素子で実現することができ、ソフトウェア的にはコンピュータプログラムなどによって実現されるものであるが、ここでは、これらの連携によって実現される機能ブロックとして示している。従って、これらの機能ブロックは、ハードウェア、ソフトウェアの組合せによって、様々な形式で実現できるということは、当業者には理解できるであろう。
【００５２】
図７に示した撮像装置１は、レンズユニット部２、固体撮像装置１３、発光装置４、メモリ５、記録装置６、表示装置７、画像信号処理回路８、レンズ制御装置９、イメージセンサ制御装置１０、発光制御装置１１、およびカメラ制御装置１２から構成される。
【００５３】
レンズユニット部２は、レンズ制御装置９によってズーム、フォーカス、絞りなどが駆動制御され、被写体像を固体撮像装置１３に結像させる。
【００５４】
固体撮像装置１３は、本実施形態の半導体装置３の構造が適用された構造の固体撮像装置１３である。固体撮像装置１３は、イメージセンサ制御装置１０によって駆動、制御され、レンズユニット部２を介して固体撮像装置１３に入射した被写体光の受光量に応じた画像信号を出力するＭＯＳ型固体撮像装置である。なお、固体撮像装置１３に関する詳細な説明は、後述する。
【００５５】
発光装置４は、発光制御装置１１によって駆動、制御され、発光装置４から発せられる光を被写体に当てることにより、被写体から反射する光を調節するストロボやフラッシュなどの装置である。
【００５６】
画像信号処理回路８は、固体撮像装置１３から出力された画像信号に対して、信号の増幅、画像データへの変換および各種の補正、画像データの圧縮などの処理を行う。なお、画像信号処理回路８は、各処理における画像データの一時記憶手段としてメモリ５を利用する。
【００５７】
記録装置６は、半導体メモリなどの着脱可能な記録媒体であり、画像データの記録または読み出しを行う。
【００５８】
表示装置７は、固体撮像装置１３に結像され、画像信号処理回路８によって処理された画像データ、または記録装置６から読み出された画像データに基づく画像を表示する液晶などの表示装置である。
【００５９】
カメラ制御装置１２は、撮像装置１の全体の制御を行う制御装置である。また、カメラ制御装置１２は、レンズ制御装置９を制御することによって、レンズユニット部２によるズーム、フォーカス、絞りなどの駆動を制御する。また、カメラ制御装置１２は、イメージセンサ制御装置１０と発光制御装置１１とを制御することによって、固体撮像装置１３と、発光装置４とを協調制御する。
【００６０】
＜固体撮像装置＞
次に、撮像装置１に搭載した固体撮像装置１３について説明する。まず、固体撮像装置１３の構造について説明する。図８は、本実施形態の半導体装置３の構造を適用した固体撮像装置１３の概略構成を示した概観図である。固体撮像装置１３は、上述したように、本実施形態の半導体装置３の構造が適用された構造である。より具体的には、図８に示したように、固体撮像装置１３は、画素チップ１３１と回路チップ１３２とから構成される。そして、画素チップ１３１と回路チップ１３２とは、接続領域１３３を介して電気的に接続されている。また、画素チップ１３１に形成された外部配線接続部１３４によって、パッケージの外部の回路との間で電圧や信号などの送受信を行う。
【００６１】
画素チップ１３１は、入射した被写体光（入射光）を電気信号に変換する光電変換部を含む通常の画素が２次元状に配列されたチップである。画素チップ１３１に備えたそれぞれの画素は、画素チップ１３１内の信号、あるいは回路チップ１３２から送信された信号によって駆動、制御される。そして、画素チップ１３１に備えたそれぞれの画素は、変換した電気信号を画素信号として回路チップ１３２に送信する。
【００６２】
回路チップ１３２は、画素チップ１３１に備えたそれぞれの画素から送信されてきた電気信号（画素信号）を受信し、受信した電気信号（画素信号）に対する処理を行う処理回路を備えたチップである。回路チップ１３２に備えた処理回路が受信した画素信号に対して行う処理には、画素信号の一時的な記憶（保持）や積分、画素信号に対する簡単な演算処理などがある。また、回路チップ１３２は、画素チップ１３１を駆動、制御するための信号を画素チップ１３１に送信する。
【００６３】
接続領域１３３は、画素チップ１３１と回路チップ１３２とを電気的に接続するためのバンプが形成された領域である。また、接続領域１３３内には、バンプを介して画素チップ１３１と回路チップ１３２との間で送受信される信号（画素信号など）に混入するノイズを低減するためのシールドが形成されている。画素チップ１３１と回路チップ１３２とは、接続領域１３３内に形成されたバンプを介して信号（画素信号など）の送受信を行う。
【００６４】
＜第３の実施形態＞
次に、固体撮像装置１３の構成について説明する。まず、本第３の実施形態の固体撮像装置１３における画素チップ１３１について説明する。図９は、本第３の実施形態における固体撮像装置１３内の画素チップ１３１の概略構成を示した回路図である。図９において、画素チップ１３１は、画素チップ垂直走査回路１３１１、画素アレイ部１３１２、単位画素１３１３、画素信号線１３１４、画素チップ垂直走査回路信号線１３１５、画素制御線１３１６、画素信号用バンプ１３３２１、および制御信号用バンプ１３３２２から構成される。なお、図９に示した画素チップ１３１では、複数の単位画素１３１３が、１０行１０列に２次元的に配置された画素アレイ部１３１２の例を示している。
【００６５】
なお、図９に示した画素チップ１３１において、各符号の後に表す“（）：括弧”内の数字および記号は、画素チップ１３１内に配置されている単位画素１３１３のそれぞれに対応した行番号と列番号とを表す。そして、“（）：括弧”内の最初の数字は行番号、最後の数字は列番号を示す。例えば、２行３列目の単位画素１３１３は、単位画素１３１３（２，３）と表す。また、行番号または列番号のいずれか一方のみ、すなわち、同一の行番号または列番号を表す場合には、同一の行番号または列番号を数字で表し、同一ではない行番号または列番号を“＊：アスタリスク”で表す。例えば、２行目の画素制御線１３１６は、画素制御線１３１６（２，＊）と表す。また、行番号および列番号の両方を特定しない場合には、各符号の後の“（）：括弧”を表記しない。
【００６６】
画素チップ垂直走査回路１３１１は、回路チップ１３２から送信され、制御信号用バンプ１３３２２を介して画素チップ垂直走査回路信号線１３１５に入力された制御信号に応じて、画素アレイ部１３１２内のそれぞれの単位画素１３１３を制御し、各単位画素１３１３の画素信号を対応するそれぞれの画素信号線１３１４に出力させる。画素チップ垂直走査回路１３１１は、画素制御線１３１６に、単位画素１３１３を制御するための制御信号を、画素アレイ部１３１２に配置された単位画素１３１３の行毎に出力する。
【００６７】
画素アレイ部１３１２内のそれぞれの単位画素１３１３は、リセットされたときのリセット信号、および入射した被写体光の受光量（光線量）に応じた電気信号を、画素信号として画素信号線１３１４に出力する。単位画素１３１３から画素信号線１３１４に出力された画素信号は、画素信号用バンプ１３３２１を介して回路チップ１３２へ送信される。
【００６８】
画素信号線１３１４および画素チップ垂直走査回路信号線１３１５は、画素信号用バンプ１３３２１または制御信号用バンプ１３３２２を介して回路チップ１３２に接続される。画素チップ１３１と回路チップ１３２とは、画素信号線１３１４および画素チップ垂直走査回路信号線１３１５によって、画素チップ１３１の駆動、制御に必要な各種信号、および画素チップ１３１内のそれぞれの単位画素１３１３が出力する画素信号の送受信を行う。
【００６９】
次に、本第３の実施形態の固体撮像装置１３における回路チップ１３２について説明する。図１０は、本第３の実施形態における固体撮像装置１３内の回路チップ１３２の概略構成を示した回路図である。図１０において、回路チップ１３２は、画素信号処理チップ垂直走査回路１３２１、メモリアレイ部１３２２、単位メモリ１３２３、メモリ信号線１３２４、画素信号処理チップ垂直信号線１３２５、画素信号処理チップ列処理回路１３２６、画素信号処理チップ水平走査回路１３２７、画素信号処理チップ水平走査回路信号線１３２８、イメージセンサ制御回路１３２９、イメージセンサ制御回路信号線１３２１０、メモリ制御線１３２１１、画素信号用バンプ１３３２１、および制御信号用バンプ１３３２２から構成される。なお、図１０に示した回路チップ１３２では、複数の単位メモリ１３２３が、１０行１０列に２次元的に配置されたメモリアレイ部１３２２の例を示している。
【００７０】
なお、図１０に示した回路チップ１３２において、各符号の後に表す“（）：括弧”内の数字および記号は、回路チップ１３２内に配置されている単位メモリのそれぞれに対応した行番号と列番号とを表し、その表し方は、図９に示した画素チップ１３１と同様である。
【００７１】
画素信号処理チップ垂直走査回路１３２１は、イメージセンサ制御回路１３２９から入力された制御信号に応じて、メモリアレイ部１３２２内のそれぞれの単位メモリ１３２３を制御し、各単位メモリ１３２３のメモリ信号を対応するそれぞれの画素信号処理チップ垂直信号線１３２５に出力させる。画素信号処理チップ垂直走査回路１３２１は、メモリ制御線１３２１１に、単位メモリ１３２３を制御するための制御信号を、メモリアレイ部１３２２に配置された単位メモリ１３２３の行毎に出力する。
【００７２】
メモリアレイ部１３２２内のそれぞれの単位メモリ１３２３には、画素チップ１３１に備えた画素アレイ部１３１２内の対応するそれぞれの単位画素１３１３から出力され、画素信号用バンプ１３３２１を介してメモリ信号線１３２４に送信された画素信号が入力される。そして、それぞれの単位メモリ１３２３は、入力された画素信号に応じた電気信号を保持し、保持した電気信号をメモリ信号として画素信号処理チップ垂直信号線１３２５に出力する。
【００７３】
画素信号処理チップ列処理回路１３２６は、単位メモリ１３２３から出力されたメモリ信号に対する処理を行う。画素信号処理チップ列処理回路１３２６によるメモリ信号に対する処理では、イメージセンサ制御回路１３２９から入力されたクランプパルスΦＣＬおよびサンプルホールドパルスΦＳＨに基づいて、信号の減算（差分処理）が行われる。さらに、画素信号処理チップ列処理回路１３２６による処理には、信号の増幅、比較などの処理が含まれる。また、画素信号処理チップ列処理回路１３２６は、画素信号処理チップ垂直信号線１３２５に接続される電流源負荷を含んでいる。
【００７４】
画素信号処理チップ水平走査回路１３２７は、イメージセンサ制御回路１３２９から入力された水平走査パルスΦＨに基づいて、画素信号処理チップ列処理回路１３２６から出力された処理後のメモリ信号を順次、画素信号処理チップ水平走査回路信号線１３２８に読み出す。
【００７５】
イメージセンサ制御回路１３２９は、画素信号処理チップ垂直走査回路１３２１、画素信号処理チップ列処理回路１３２６、画素信号処理チップ水平走査回路１３２７、および画素チップ１３１内の画素チップ垂直走査回路１３１１を制御する。
【００７６】
メモリ信号線１３２４およびイメージセンサ制御回路信号線１３２１０は、画素信号用バンプ１３３２１または制御信号用バンプ１３３２２を介して画素チップ１３１に接続される。画素チップ１３１と回路チップ１３２とは、メモリ信号線１３２４およびイメージセンサ制御回路信号線１３２１０によって、画素チップ１３１の駆動、制御に必要な各種信号、および画素チップ１３１内のそれぞれの単位画素１３１３が出力する画素信号の送受信を行う。
【００７７】
このイメージセンサ制御回路１３２９、画素信号処理チップ垂直走査回路１３２１、画素信号処理チップ列処理回路１３２６、画素信号処理チップ水平走査回路１３２７、および画素チップ垂直走査回路１３１１による制御によって、固体撮像装置１３は、入射した被写体光の受光量に応じた画素信号を出力する。
【００７８】
次に、本第３の実施形態の固体撮像装置１３の構造について説明する。図１１は、本第３の実施形態における固体撮像装置１３の構造を示した断面図である。図１１は、図８に示した固体撮像装置１３の概観図に点線Ａ−Ａで示した部分（Ａ−Ａ断面）における固体撮像装置１３の断面図を示している。図１１に示したように、固体撮像装置１３では、図４に示した第２の実施形態の半導体装置３と同様に、シールド１３３３を、画素信号用バンプ１３３２１または制御信号用バンプ１３３２２と同様の形状の複数のサブシールドが連なるように形成している。
【００７９】
シールド１３３３は、図４に示した第２の実施形態の半導体装置３におけるシールド３３３と同様に、画素チップ１３１または回路チップ１３２のいずれか一方または両方に、それぞれの画素信号用バンプ１３３２１を囲むように形成され、形成されたチップ内で固定電位に接続されている。シールド１３３３を形成するそれぞれのサブシールドも、画素信号用バンプ１３３２１と同じ材料で形成される。なお、シールド１３３３を形成するそれぞれのサブシールドも、第２の実施形態の半導体装置３におけるシールド３３３を形成するそれぞれのサブシールドと同様に、いずれかのチップ内の固定電位に接続されていれば、必ずしも画素チップ１３１と回路チップ１３２との両方の固定電位と、電気的に接続する必要はない。
【００８０】
このように、本第３の実施形態の固体撮像装置１３でも、第１の実施形態および第２の実施形態の半導体装置３と同様に、画素信号用バンプ１３３２１を形成する領域にシールド１３３３を形成する。これにより、本第３の実施形態の固体撮像装置１３でも、画素チップ１３１と回路チップ１３２との間が中空の状態である接続領域１３３の部分で、画素信号用バンプ１３３２１を介して画素チップ１３１から回路チップ１３２に送信される画素信号に混入するノイズを低減することができる。すなわち、本第３の実施形態の固体撮像装置１３では、単位画素１３１３が画素信号を出力した直後で、画素信号に混入するノイズをシールドすることができる。このことにより、本第３の実施形態の固体撮像装置１３では、ノイズの少ない良好な画像を得ることができる。
【００８１】
また、第３の実施形態の固体撮像装置１３においては、画素信号用バンプ１３３２１と制御信号用バンプ１３３２２とは共に、画素チップ１３１と回路チップ１３２とを電気的に接続する。そして、画素信号用バンプ１３３２１と制御信号用バンプ１３３２２とのそれぞれは、例えば、金（Ａｕ）メッキ、銅（Ｃｕ）メッキ、ニッケル（Ｎｉ）メッキなどの同じ材料で形成されている。また、シールド１３３３は、画素信号用バンプ１３３２１と制御信号用バンプ１３３２２と同じ材料で形成されている。しかし、図１１を見てわかるように、シールド１３３３は、画素信号用バンプ１３３２１のみを囲むように形成されている。これは、単位画素１３１３が出力するアナログ信号である画素信号を、画素信号用バンプ１３３２１を介して画素チップ１３１から回路チップ１３２に送信する際に混入するノイズを低減することによって、画質低下を抑えた画像を得るためである。このため、固体撮像装置１３では、ノイズによる影響が少ないと考えられるデジタルの制御信号が送信される制御信号用バンプ１３３２２に対しては、シールドを形成していない。このように、バンプを介して送受信されるそれぞれの信号毎にノイズの影響を受ける可能性の有無を考慮して、シールドを形成することができる。
【００８２】
＜第４の実施形態＞
次に、固体撮像装置１３の別の構成について説明する。なお、本第４の実施形態の固体撮像装置１３も、図８に示した本実施形態の半導体装置３の構造を適用した固体撮像装置１３と同様の構成である。従って、以下の説明においては、第３の実施形態の固体撮像装置１３と同様の構成要素には同一の符号を付加して、詳細な説明は省略する。
【００８３】
まず、本第４の実施形態の固体撮像装置１３における画素チップ１３１について説明する。図１２は、本第４の実施形態における固体撮像装置１３内の画素チップ１３１の概略構成を示した回路図である。図１２において、画素チップ１３１は、画素アレイ部１３１２、画素出力デジタル処理回路１３１８、制御信号用バンプ１３３２２、および画素出力デジタル処理回路用バンプ１３３２３から構成される。
【００８４】
画素アレイ部１３１２内のそれぞれの単位画素１３１３は、回路チップ１３２から制御信号用バンプ１３３２２を介して入力された制御信号に応じて、画素信号を画素出力デジタル処理回路１３１８に出力する。このとき、例えば、画素アレイ部１３１２に備えた単位画素１３１３の行選択は、制御信号用バンプ１３３２２を介して入力された制御信号によって直接行われる。
【００８５】
画素出力デジタル処理回路１３１８は、画素アレイ部１３１２内のそれぞれの単位画素１３１３から出力された画素信号に対してデジタル信号処理を行い、回路チップ１３２から制御信号用バンプ１３３２２を介して入力された制御信号に応じて、デジタル信号処理後の信号を、画素出力デジタル処理回路用バンプ１３３２３を介して回路チップ１３２に送信する。
【００８６】
画素出力デジタル処理回路１３１８は、例えば、単位画素１３１３が出力するアナログ信号である画素信号をデジタルデータに変換するＡＤ変換回路や、ＡＤ変換後の多ビットのデジタルデータを、１ビットのデジタルデータにシリアライズして順次出力するシリアライザなどのデジタル信号処理回路を備えている。また、画素出力デジタル処理回路１３１８は、シリアライザを駆動するクロックを供給するクロック供給回路を備えている。
【００８７】
なお、画素出力デジタル処理回路１３１８がＡＤ変換する際に使用するサンプリングクロックや、シリアライズしたデジタルデータを出力するタイミング、つまり、クロック供給回路がシリアライザに供給するクロックは、制御信号用バンプ１３３２２を介して入力される制御信号よりも高速な信号である。また、ＡＤ変換で使用するサンプリングクロックや、シリアライズしたデジタルデータを出力するタイミング（クロック供給回路がシリアライザに供給するクロック）は、ＡＤ変換の分解能やデジタルデータのビット数に応じて、さらに高速になることもある。このため、画素出力デジタル処理回路１３１８が画素出力デジタル処理回路用バンプ１３３２３を介して回路チップ１３２に送信するデジタル信号処理後の信号は、制御信号よりも高速な信号となる。
【００８８】
例えば、単位画素１３１３が出力した画素信号を１０ビットのデジタルデータにＡＤ変換し、ＡＤ変換後の１０ビットのデジタルデータを、制御信号が１つの単位画素１３１３に対して画素信号の出力を制御する周期と同じ周期で出力する場合を考える。つまり、画素出力デジタル処理回路１３１８が、制御信号によって１つの単位画素１３１３を制御する周期で、１０ビットのデジタルデータの全てを１ビットずつ出力する場合を考える。この場合、シリアライザがデジタルデータを出力するためのクロック（クロック供給回路がシリアライザに供給するクロック）は、制御信号の周波数よりも１０倍またはそれ以上高い周波数となる。つまり、シリアライザがそれぞれのデジタルデータを出力する周期は、制御信号が単位画素１３１３を制御する周期に対して１０倍またはそれ以上の周期になる。このため、シリアライザによってシリアライズされた１ビットのデジタルデータの信号も、クロックのタイミングに同期した早い周期で変化する信号となる。
【００８９】
次に、本第４の実施形態の固体撮像装置１３における回路チップ１３２について説明する。図１３は、本第４の実施形態における固体撮像装置１３内の回路チップ１３２の概略構成を示した回路図である。図１３において、回路チップ１３２は、画素出力デジタル処理回路制御回路１３２１２、画素アレイ部制御回路１３２１３、画素信号出力回路１３２１４、制御信号用バンプ１３３２２、画素出力デジタル処理回路用バンプ１３３２３から構成される。
【００９０】
画素アレイ部制御回路１３２１３は、画素アレイ部１３１２内のそれぞれの単位画素１３１３を制御することによって、各単位画素１３１３の画素信号を対応する画素出力デジタル処理回路１３１８に出力させるための制御信号を生成する。例えば、画素アレイ部制御回路１３２１３は、画素アレイ部１３１２内のそれぞれの単位画素１３１３を行毎に選択するための制御信号や、それぞれの単位画素１３１３をリセットするための制御信号などを生成する。画素アレイ部制御回路１３２１３が生成したそれぞれの制御信号は、制御信号用バンプ１３３２２を介して画素チップ１３１に備えた画素アレイ部１３１２内のそれぞれの単位画素１３１３へ送信される。
【００９１】
画素出力デジタル処理回路制御回路１３２１２は、画素出力デジタル処理回路１３１８を制御することによって、各単位画素１３１３から出力された画素信号に対してデジタル信号処理を行わせるための制御信号を生成する。例えば、画素出力デジタル処理回路制御回路１３２１２は、画素信号をＡＤ変換する際に使用するサンプリングクロックを生成するための信号サンプルタイミング制御信号や、シリアライザがデジタルデータをシリアライズする際に使用するクロックをクロック供給回路が生成するためのタイミング制御信号などを生成する。画素出力デジタル処理回路制御回路１３２１２が生成したそれぞれの制御信号は、制御信号用バンプ１３３２２を介して画素チップ１３１に備えたそれぞれの画素出力デジタル処理回路１３１８へ送信される。
【００９２】
画素信号出力回路１３２１４は、画素出力デジタル処理回路１３１８から画素出力デジタル処理回路用バンプ１３３２３を介して送信されたデジタル信号処理後の信号を受信し、受信したデジタル信号処理後の信号（例えば、デジタルデータ）を、固体撮像装置１３の出力信号として外部に出力する。
【００９３】
次に、本第４の実施形態の固体撮像装置１３の構造について説明する。図１４は、本第４の実施形態における固体撮像装置１３の構造を示した断面図である。図１４は、図１１に示した第３の実施形態の固体撮像装置１３の構造と同様に、図８に示した固体撮像装置１３の概観図に点線Ａ−Ａで示した部分（Ａ−Ａ断面）における固体撮像装置１３の断面図を示している。図１４に示したように、固体撮像装置１３では、図１１に示した第３の実施形態の固体撮像装置１３と同様に、シールド１３３４を、制御信号用バンプ１３３２２または画素出力デジタル処理回路用バンプ１３３２３と同様の形状の複数のサブシールドが連なるように形成している。
【００９４】
シールド１３３４は、図１１に示した第３の実施形態の固体撮像装置１３におけるシールド１３３３と同様に、画素チップ１３１または回路チップ１３２のいずれか一方または両方に、それぞれの画素出力デジタル処理回路用バンプ１３３２３を囲むように形成され、形成されたチップ内で固定電位に接続されている。シールド１３３４を形成するそれぞれのサブシールドも、画素出力デジタル処理回路用バンプ１３３２３と同じ材料で形成される。なお、シールド１３３４を形成するそれぞれのサブシールドも、第３の実施形態の固体撮像装置１３におけるシールド１３３３を形成するそれぞれのサブシールドと同様に、いずれかのチップ内の固定電位に接続されていれば、必ずしも画素チップ１３１と回路チップ１３２との両方の固定電位と、電気的に接続する必要はない。
【００９５】
なお、シールド１３３４を形成する目的は、第３の実施形態の固体撮像装置１３と異なる。より具体的には、シールド１３３４は、画素出力デジタル処理回路用バンプ１３３２３を介して画素チップ１３１と回路チップ１３２との間で送受信される信号に混入するノイズを低減するのではなく、画素チップ１３１と回路チップ１３２との間で送受信される信号から放出されるノイズを低減することを目的として形成されている。これは、上述したように、画素出力デジタル処理回路用バンプ１３３２３を介して画素チップ１３１から回路チップ１３２に送信されるデジタル信号処理後の信号は、制御信号用バンプ１３３２２を介して回路チップ１３２から画素チップ１３１に送信される制御信号よりも早い周期で変化する信号であるからである。つまり、早い周期で変化するデジタル信号処理後の信号によってノイズが放出されると、固体撮像装置１３内の他の信号に対して影響を及ぼしてしまうことがあるため、本第４の実施形態の固体撮像装置１３では、シールド１３３４を形成することによって、デジタル信号処理後の信号が放出するノイズをシールドすることによって、他の信号へのノイズの混入を低減している。
【００９６】
このように、本第４の実施形態の固体撮像装置１３でも、第３の実施形態の固体撮像装置１３と同様に、画素出力デジタル処理回路用バンプ１３３２３を形成する領域にシールド１３３４を形成する。このとき、本第４の実施形態の固体撮像装置１３では、ノイズを放出してしまう可能性がある信号、つまり、高速で動作する信号を送受信するそれぞれの画素出力デジタル処理回路用バンプ１３３２３の周辺を囲むように形成する。これにより、本第４の実施形態の固体撮像装置１３では、画素チップ１３１と回路チップ１３２との間が中空の状態である接続領域１３３の部分で、画素出力デジタル処理回路用バンプ１３３２３を介して画素チップ１３１から回路チップ１３２に送信されるデジタル信号処理後の信号が放出するノイズを低減することができる。すなわち、本第４の実施形態の固体撮像装置１３では、画素出力デジタル処理回路１３１８がデジタル信号処理後の信号を出力した直後で、デジタル信号処理後の信号が放出するノイズをシールドすることができる。このことにより、本第４の実施形態の固体撮像装置１３でも、ノイズの少ない良好な画像を得ることができる。
【００９７】
また、第４の実施形態の固体撮像装置１３においては、制御信号用バンプ１３３２２と、画素出力デジタル処理回路用バンプ１３３２３とは共に、画素チップ１３１と回路チップ１３２とを電気的に接続する。そして、制御信号用バンプ１３３２２と画素出力デジタル処理回路用バンプ１３３２３とのそれぞれは、例えば、金（Ａｕ）メッキ、銅（Ｃｕ）メッキ、ニッケル（Ｎｉ）メッキなどの同じ材料で形成されている。また、シールド１３３４は、制御信号用バンプ１３３２２と画素出力デジタル処理回路用バンプ１３３２３と同じ材料で形成されている。しかし、図１４を見てわかるように、シールド１３３４は、画素出力デジタル処理回路用バンプ１３３２３のみを囲むように形成されている。これは、上述したように、単位画素１３１３が出力した画素信号に応じたデジタル信号を、画素出力デジタル処理回路用バンプ１３３２３を介して画素チップ１３１から回路チップ１３２に送信する際に放出するノイズを低減することによって、画質低下を抑えた画像を得るためである。このため、第４の実施形態の固体撮像装置１３では、比較的低速で動作し、ノイズを放出する可能性が少ないと考えられる制御信号が送信される制御信号用バンプ１３３２２に対しては、シールドを形成していない。このように、バンプを介して送受信される信号を、高速で動作する信号と低速で動作する信号とに分類することによって、それぞれの信号毎にノイズを放出する可能性の有無を考慮して、シールドを形成することができる。
【００９８】
なお、例えば、画素出力デジタル処理回路制御回路１３２１２が、画素出力デジタル処理回路１３１８が画素信号をＡＤ変換する際に使用するサンプリングクロックや、シリアライザがデジタルデータをシリアライズする際に使用するクロックを、対応する制御信号用バンプ１３３２２を介して直接送信する場合には、この制御信号用バンプ１３３２２の周辺を囲むようにシールドを形成することが考えられる。ただし、画素出力デジタル処理回路制御回路１３２１２がクロックを直接送信する場合であっても、例えば、画素出力デジタル処理回路１３１８内に逓倍回路を備え、送信されたクロックを画素チップ１３１内で逓倍して使用する際には、対応する制御信号用バンプ１３３２２に隣接したシールドを形成しないことも考えられる。
【００９９】
上記に述べたように、本発明を実施するための形態によれば、それぞれの半導体チップに形成されたチップ接続部が電気的に接続される接続領域内に、それぞれのチップ接続部に隣接し、このチップ接続部を間に挟むような位置にシールドを形成する。これにより、本発明を実施するための形態の半導体装置では、それぞれの半導体チップの間が中空の状態であっても、チップ接続部を介して接続された信号に混入するノイズまたはチップ接続部を介して接続された信号から放出されるノイズを低減する、つまり、ノイズをシールドすることができる。このことにより、本発明を実施するための形態では、ノイズによる影響が少ない３次元構造の半導体装置を提供することができる。
【０１００】
また、本発明を実施するための形態によれば、アナログの信号や高速に動作する信号など、ノイズの影響の有無、またはノイズの放出の有無を考慮して、シールドを形成する。また、本発明を実施するための形態では、それぞれのチップ接続部を形成する製造工程や製造プロセスと同じ方法で、容易にシールドを形成することができる。これにより、本発明を実施するための形態の半導体装置では、より有効にシールドを形成することができる。
【０１０１】
なお、本実施形態においては、本発明の半導体装置の構造を、固体撮像装置に適用した場合について説明したが、本発明の半導体装置の構造を適用することができる半導体装置は、本発明を実施するための形態に限定されるものではない。また、本発明における具体的な構成や構造は、本発明を実施するための形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更をすることができる。例えば、半導体装置内の回路要素が変わったことにより、チップ接続部が形成される位置や半導体装置の構成要素や回路構成が変更された場合でも、半導体チップに形成されたチップ接続部を介して信号を送受信する３次元構造の半導体装置であれば、いかなる構成の半導体装置であっても、本発明の考え方を適用することができる。
【０１０２】
また、第４の実施形態においては、画素出力デジタル処理回路１３１８内にＡＤ変換回路やシリアライザなどのデジタル信号処理回路、およびクロック供給回路や逓倍回路を備えた一例について説明したが、構成要素や回路構成が異なる場合でも、本発明の考え方を適用することができる。例えば、ＡＤ変換回路、シリアライザ、クロック供給回路、および逓倍回路の全てまたは一部を、回路チップ１３２内に備えた構成であっても、本発明の考え方を適用することができる。
【０１０３】
また、本発明の実施形態に係る半導体装置や固体撮像装置は、２枚の基板が接続部により接続されていてもよいし、３枚以上の基板が接続部で接続されていてもよい。３枚以上の基板が接続部で接続される半導体装置や固体撮像装置の場合、そのうちの２枚が請求項に係る第１の基板と第２の基板に相当する。
【０１０４】
以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲においての種々の変更も含まれる。
【符号の説明】
【０１０５】
１・・・撮像装置
２・・・レンズユニット部
３・・・半導体装置
１３・・・固体撮像装置（半導体装置）
３１・・・第１の半導体チップ（第１の基板）
１３１・・・画素チップ（第１の基板）
１３１１・・・画素チップ垂直走査回路（第１の回路）
１３１２・・・画素アレイ部（第１の回路）
１３１３・・・単位画素（第１の回路）
１３１４・・・画素信号線
１３１５・・・画素チップ垂直走査回路信号線
１３１６・・・画素制御線
１３１８・・・画素出力デジタル処理回路（第１の回路）
３１１・・・第１の半導体層
３１２・・・第１のデバイス形成領域
３１３・・・第１の配線層
３１４・・・第１のメタル配線
３２・・・第２の半導体チップ（第２の基板）
１３２・・・回路チップ（第２の基板）
１３２１・・・画素信号処理チップ垂直走査回路（第２の回路）
１３２１２・・・画素出力デジタル処理回路制御回路（第２の回路）
１３２１３・・・画素アレイ部制御回路（第２の回路）
１３２１４・・・画素信号出力回路（第２の回路）
１３２２・・・メモリアレイ部（第２の回路）
１３２３・・・単位メモリ（第２の回路）
１３２４・・・メモリ信号線
１３２５・・・画素信号処理チップ垂直信号線
１３２６・・・画素信号処理チップ列処理回路
１３２７・・・画素信号処理チップ水平走査回路
１３２８・・・画素信号処理チップ水平走査回路信号線
１３２９・・・イメージセンサ制御回路（第２の回路）
１３２１０・・・イメージセンサ制御回路信号線
１３２１１・・・メモリ制御線
３２１・・・第２の半導体層
３２２・・・第２のデバイス形成領域
３２３・・・第２の配線層
３２４・・・第２のメタル配線
３３，１３３・・・接続領域
３３１・・・バンプ（接続部）
１３３２１・・・画素信号用バンプ（接続部）
１３３２２・・・制御信号用バンプ（接続部）
１３３２３・・・画素出力デジタル処理回路用バンプ（接続部）
３３２，３３４・・・シールド（遮へい層）
３３３，３３５，３３６，１３３３，１３３４・・・シールド（遮へい層，単位遮へい層）
３３５ａ，３３５ｂ，３３５ｃ，３３５ｄ，３３６ａ，３３６ｂ・・・サブシールド（単位遮へい層）
３４，１３４・・・外部配線接続部
４・・・発光装置
５・・・メモリ
６・・・記録装置
７・・・表示装置
８・・・画像信号処理回路
９・・・レンズ制御装置
１０・・・イメージセンサ制御装置
１１・・・発光制御装置
１２・・・カメラ制御装置
【図１】
2015060909.tif 000003
【図２】
2015060909.tif 000004
【図３】
2015060909.tif 000005
【図４】
2015060909.tif 000006
【図５】
2015060909.tif 000007
【図６】
2015060909.tif 000008
【図７】
2015060909.tif 000009
【図８】
2015060909.tif 000010
【図９】
2015060909.tif 000011
【図１０】
2015060909.tif 000012
【図１１】
2015060909.tif 000013
【図１２】
2015060909.tif 000014
【図１３】
2015060909.tif 000015
【図１４】
2015060909.tif 000016