(57)【要約】【課題】ＳＳＣＧ方式を採用した半導体集積回路装置において、入力データのバッファリングを行うメモリーを誤動作から復帰させる。【解決手段】この半導体集積回路装置は、一定の周波数を有する第１のクロック信号に基づいて、変調された周波数を有する第２のクロック信号を生成する変調回路と、第１又は第２のクロック信号のパルスをカウントして所定の周期毎にアクティブとなるタイミング信号を生成するタイミング信号生成回路と、タイミング信号がアクティブとなる際に第１及び第２のクロック信号の位相を揃え、上記所定の周期において第２のクロック信号の周波数を変化させる制御回路と、第１／第２のクロック信号に同期してライト／リードアドレスを生成する２つのカウンターとを含み、一方のカウンターが、タイミング信号によって、ライトアドレスとリードアドレスとの間隔が初期状態となるように同期化される。【選択図】図１
2015032938.tif 000002
【特許請求の範囲】
【請求項１】
一定の周波数を有する第１のクロック信号に基づいて、変調された周波数を有する第２のクロック信号を生成する変調回路と、
前記第１又は第２のクロック信号のパルスをカウントすることにより、所定の周期毎にアクティブとなるタイミング信号を生成するタイミング信号生成回路と、
前記タイミング信号がアクティブとなる際に前記第１のクロック信号と前記第２のクロック信号との位相差を所定の範囲内にすると共に、前記所定の周期において前記第２のクロック信号の周波数を変化させるように、前記変調回路を制御する制御回路と、
初期状態において設定された第１の初期値を前記第１のクロック信号に同期してインクリメントすることにより得られる第１のカウント値に基づいて、ライトアドレスを生成するライトアドレスカウンターと、
初期状態において設定された第２の初期値を前記第２のクロック信号に同期してインクリメントすることにより得られる第２のカウント値に基づいて、リードアドレスを生成するリードアドレスカウンターと、
前記第１のクロック信号に同期して、前記ライトアドレスによって指定されたセルにデータが書き込まれると共に、前記第２のクロック信号に同期して、前記リードアドレスによって指定されたセルからデータが読み出されるメモリーと、
を具備し、前記ライトアドレスカウンターと前記リードアドレスカウンターとの内の一方が、前記タイミング信号によって、前記ライトアドレスと前記リードアドレスとの間隔が初期状態となるように同期化される、半導体集積回路装置。
【請求項２】
前記ライトアドレスカウンターが、前記タイミング信号によって同期化されたときに、前記リードアドレスの値に基づいて前記第１のカウント値を設定し、その後、前記第１のカウント値を前記第１のクロック信号に同期してインクリメントすることにより、ライトアドレスを生成する、請求項１記載の半導体集積回路装置。
【請求項３】
前記リードアドレスカウンターが、前記タイミング信号によって同期化されたときに、前記ライトアドレスの値に基づいて前記第２のカウント値を設定し、その後、前記第２のカウント値を前記第２のクロック信号に同期してインクリメントすることにより、リードアドレスを生成する、請求項１記載の半導体集積回路装置。
【請求項４】
前記変調回路が、
前記第１のクロック信号に基づいて、複数の異なる位相を有する多相クロック信号を出力する遅延回路と、
選択信号に従って前記多相クロック信号の内の１つを選択することにより、前記第２のクロック信号を生成する選択回路と、
を含み、前記制御回路が、前記タイミング信号がアクティブとなる際に前記第１のクロック信号と前記第２のクロック信号との位相差を所定の範囲内にすると共に、前記所定の周期において前記第２のクロック信号の周波数を変化させるように、前記選択信号を生成する、請求項１〜３のいずれか１項記載の半導体集積回路装置。
【請求項５】
前記第２のクロック信号の生成が停止したときに内部リセット信号をアクティブにするクロック停止検出回路をさらに具備し、
前記タイミング信号生成回路が、前記内部リセット信号によってリセットされる、
請求項１〜４のいずれか１項記載の半導体集積回路装置。
【請求項６】
請求項１〜５のいずれか１項記載の半導体集積回路装置を具備する電子機器。
【請求項７】
一定の周波数を有する第１のクロック信号に基づいて、変調された周波数を有する第２のクロック信号を生成するステップ（ａ）と、
前記第１又は第２のクロック信号のパルスをカウントすることにより、所定の周期毎にアクティブとなるタイミング信号を生成するステップ（ｂ）と、
前記タイミング信号がアクティブとなる際に前記第１のクロック信号と前記第２のクロック信号との位相差を所定の範囲内にすると共に、前記所定の周期において前記第２のクロック信号の周波数を変化させるステップ（ｃ）と、
ライトアドレスカウンターを用いて、初期状態において設定された第１の初期値を前記第１のクロック信号に同期してインクリメントすることにより得られる第１のカウント値に基づいて、ライトアドレスを生成するステップ（ｄ）と、
リードアドレスカウンターを用いて、初期状態において設定された第２の初期値を前記第２のクロック信号に同期してインクリメントすることにより得られる第２のカウント値に基づいて、リードアドレスを生成するステップ（ｅ）と、
前記ライトアドレスカウンターと前記リードアドレスカウンターとの内の一方を、前記タイミング信号によって、前記ライトアドレスと前記リードアドレスとの間隔が初期状態となるように同期化するステップ（ｆ）と、
メモリーにおいて、前記第１のクロック信号に同期して、前記ライトアドレスによって指定されたセルにデータを書き込むと共に、前記第２のクロック信号に同期して、前記リードアドレスによって指定されたセルからデータを読み出すステップ（ｇ）と、
を具備するメモリー制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリーを内蔵する半導体集積回路装置、及び、そのような半導体集積回路装置を用いた電子機器に関する。さらに、本発明は、メモリー制御方法等に関する。
【背景技術】
【０００２】
近年における電子機器の高速化に伴って、電子機器において用いられるクロック信号の周波数が高くなりつつあり、電子機器から放射される電磁放射ノイズの増加が問題となっている。そのような電磁放射ノイズを低減するために、ＳＳＣＧ（スプレッド・スペクトラム・クロック・ジェネレーション）方式が開発されている。ＳＳＣＧ方式によれば、クロック信号を周波数変調してクロック信号のスペクトラムを拡散することにより、電磁放射ノイズのピーク成分が低減される。
【０００３】
ＳＳＣＧ方式を採用した半導体集積回路装置においては、一定の周波数を有する基準クロック信号に同期して入力されるデータを、変調クロック信号に同期して動作する内部回路に受け渡すために、データのバッファリング及びフロー制御を行うディジタル回路としてＦＩＦＯ（First In First Out：ファイフォ）が用いられる場合がある。その場合には、基準クロック信号と変調クロック信号との位相差に相当するデータの入出力時間差を、ＦＩＦＯによって吸収することができる。
【０００４】
そのために、ＦＩＦＯにおいては、ライトアドレスカウンターが、基準クロック信号に同期してライトアドレスを生成し、リードアドレスカウンターが、変調クロック信号に同期してリードアドレスを生成する。ここで、アドレスカウンターを定期的に初期化しない場合には、外部からのノイズ等によって一方のアドレスカウンターが誤動作すると、ＦＩＦＯが誤動作したまま正常動作に復帰することができない。
【０００５】
しかしながら、アドレスカウンターを初期化すると、次のような問題が生じる。第１に、ライトアドレスカウンターとリードアドレスカウンターとを初期化して両者の同期をとった瞬間に、データの出力順が崩れてしまう。第２に、アドレスカウンターを初期化した瞬間の取り込みデータが破壊される可能性がある。従って、アドレスカウンターの初期化は、データの無効期間中に行う必要があり、データが連続して入力される場合には、アドレスカウンターの初期化が困難であった。
【０００６】
関連する技術として、特許文献１には、ＦＩＦＯ等のメモリーにおいて、外部クロック信号に従ってアドレス値を順次指定し、リセット時に特定アドレスに戻す動作を行う半導体記憶装置が開示されている。この半導体記憶装置は、リードクロック信号に同期してデータが読み出されるメモリーと、リードクロック信号に同期して、リードカウンタークロック信号とメモリーリードアクセス信号とを生成し、かつ、リセット信号がアクティブになった後に、リードクロック信号に同期してアクティブとなるリードカウンターリセット信号を生成するリードコントローラーと、リードクロック信号に同期してアドレス値の異なる第１のリードアドレス信号を順次発生し、リードカウンターリセット信号がアクティブの時にリセットされるリードカウンターと、少なくともリードカウンターからの第１のリードアドレス信号と、リセット信号とに基づいて、第２のリードアドレス信号をメモリーに出力するリードアドレス設定回路とを有し、リードアドレス設定回路からの第２のリードアドレス信号のアドレス値は、リセット信号がノンアクティブの時に第１のリードアドレス信号のアドレス値に基づいて設定され、リセット信号がアクティブの時に第１のリードアドレス信号の論理に拘わらず特定アドレス値に設定される。
【０００７】
特許文献１によれば、リードクロック信号と非同期のリセット信号が外部から供給されると、リードクロック信号に同期してアクティブとなるリードカウンターリセット信号が内部で生成され、リードカウンターリセット信号によってリードカウンターがリセットされる。しかしながら、リードカウンターがリセットされるとアドレス値が変化するので、メモリーから読み出されるデータの連続性が損なわれてしまう。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許第４０６１８４１号公報（第３−５頁、図１）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
そこで、上記の点に鑑み、本発明の目的の１つは、ＳＳＣＧ方式を採用した半導体集積回路装置において、入力データのバッファリングを行うメモリーを、外部からのノイズ等による誤動作から正常動作に復帰させると共に、メモリーが誤動作していない場合には、メモリーから読み出されるデータの連続性を維持することである。
【課題を解決するための手段】
【００１０】
以上の課題を解決するため、本発明の１つの観点に係る半導体集積回路装置は、一定の周波数を有する第１のクロック信号に基づいて、変調された周波数を有する第２のクロック信号を生成する変調回路と、第１又は第２のクロック信号のパルスをカウントすることにより、所定の周期毎にアクティブとなるタイミング信号を生成するタイミング信号生成回路と、タイミング信号がアクティブとなる際に第１のクロック信号と第２のクロック信号との位相差を所定の範囲内にすると共に、上記所定の周期において第２のクロック信号の周波数を変化させるように、変調回路を制御する制御回路と、初期状態において設定された第１の初期値を第１のクロック信号に同期してインクリメントすることにより得られる第１のカウント値に基づいて、ライトアドレスを生成するライトアドレスカウンターと、初期状態において設定された第２の初期値を第２のクロック信号に同期してインクリメントすることにより得られる第２のカウント値に基づいて、リードアドレスを生成するリードアドレスカウンターと、第１のクロック信号に同期して、ライトアドレスによって指定されたセルにデータが書き込まれると共に、第２のクロック信号に同期して、リードアドレスによって指定されたセルからデータが読み出されるメモリーとを具備し、ライトアドレスカウンターとリードアドレスカウンターとの内の一方が、タイミング信号によって、ライトアドレスとリードアドレスとの間隔が初期状態となるように同期化される。
【００１１】
また、本発明の１つの観点に係るメモリー制御方法は、一定の周波数を有する第１のクロック信号に基づいて、変調された周波数を有する第２のクロック信号を生成するステップ（ａ）と、第１又は第２のクロック信号のパルスをカウントすることにより、所定の周期毎にアクティブとなるタイミング信号を生成するステップ（ｂ）と、タイミング信号がアクティブとなる際に第１のクロック信号と第２のクロック信号との位相差を所定の範囲内にすると共に、上記所定の周期において第２のクロック信号の周波数を変化させるステップ（ｃ）と、ライトアドレスカウンターを用いて、初期状態において設定された第１の初期値を第１のクロック信号に同期してインクリメントすることにより得られる第１のカウント値に基づいて、ライトアドレスを生成するステップ（ｄ）と、リードアドレスカウンターを用いて、初期状態において設定された第２の初期値を第２のクロック信号に同期してインクリメントすることにより得られる第２のカウント値に基づいて、リードアドレスを生成するステップ（ｅ）と、ライトアドレスカウンターとリードアドレスカウンターとの内の一方を、タイミング信号によって、ライトアドレスとリードアドレスとの間隔が初期状態となるように同期化するステップ（ｆ）と、メモリーにおいて、第１のクロック信号に同期して、ライトアドレスによって指定されたセルにデータを書き込むと共に、第２のクロック信号に同期して、リードアドレスによって指定されたセルからデータを読み出すステップ（ｇ）とを具備する。
【００１２】
本発明の１つの観点によれば、ライトアドレスカウンターとリードアドレスカウンターとの内の一方を、タイミング信号によって、ライトアドレスとリードアドレスとの間隔が初期状態となるように定期的に同期化することにより、ＳＳＣＧ方式を採用した半導体集積回路装置において入力データのバッファリングを行うメモリーを、外部からのノイズ等による誤動作から正常動作に復帰させることができる。また、タイミング信号がアクティブとなる際には、第１及び第２のクロック信号の位相が揃っているので、メモリーが誤動作していない場合には、メモリーから読み出されるデータの連続性を維持することができる。従って、データの有効期間／無効期間に関わらずアドレスカウンターの同期化を行うことが可能であり、データの無効期間が存在しないアプリケーションにも本発明を適用することができる。
【００１３】
ここで、ライトアドレスカウンターが、タイミング信号によって同期化されたときに、リードアドレスの値に基づいて第１のカウント値を設定し、その後、第１のカウント値を第１のクロック信号に同期してインクリメントすることにより、ライトアドレスを生成しても良い。あるいは、リードアドレスカウンターが、タイミング信号によって同期化されたときに、ライトアドレスの値に基づいて第２のカウント値を設定し、その後、第２のカウント値を第２のクロック信号に同期してインクリメントすることにより、リードアドレスを生成しても良い。これにより、メモリーが誤動作している場合には、ライトアドレスとリードアドレスとの間隔を初期状態に復帰させることができる。
【００１４】
以上において、変調回路が、第１のクロック信号に基づいて、複数の異なる位相を有する多相クロック信号を出力する遅延回路と、選択信号に従って多相クロック信号の内の１つを選択することにより、第２のクロック信号を生成する選択回路とを含み、制御回路が、タイミング信号がアクティブとなる際に第１のクロック信号と第２のクロック信号との位相差を所定の範囲内にすると共に、所定の周期において第２のクロック信号の周波数を変化させるように、選択信号を生成するようにしても良い。これにより、簡単な回路構成で、第２のクロック信号を確実に生成することができる。
【００１５】
また、半導体集積回路装置が、第２のクロック信号の生成が停止したときに内部リセット信号をアクティブにするクロック停止検出回路をさらに具備し、タイミング信号生成回路が、内部リセット信号によってリセットされるようにしても良い。これにより、第２のクロック信号の生成が停止するとタイミング信号生成回路がリセットされるので、再びタイミング信号が生成されるようになる。
【００１６】
さらに、本発明の１つの観点に係る電子機器は、上記いずれかの半導体集積回路装置を具備する。これにより、携帯電話や液晶テレビ等の電子機器において、ＳＳＣＧ方式を採用した半導体集積回路装置に入力されるデータのバッファリングを行うメモリーの誤動作を防止することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施形態に係る半導体集積回路装置を示すブロック図。
【図２】図１に示す変調回路の構成例を示すブロック図。
【図３】図２に示す遅延回路の構成例を示す図。
【図４】図３に示す多相クロック信号の選択動作を説明するための図。
【図５】図１に示すクロック停止検出回路の構成例を示すブロック図。
【図６】図１に示すタイミング信号生成回路の構成例を示すブロック図。
【図７】タイミング信号の１パルスと変調クロック信号の周波数とを示す図。
【図８】タイミング信号の複数のパルスと変調クロック信号の周波数とを示す図。
【図９】本発明の第２の実施形態に係る半導体集積回路装置を示すブロック図。
【図１０】本発明の一実施形態に係るメモリー制御方法を示すフローチャート。
【発明を実施するための形態】
【００１８】
以下、本発明の実施形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。
図１は、本発明の第１の実施形態に係る半導体集積回路装置の構成例を示すブロック図である。この半導体集積回路装置は、クロック信号のスペクトラムを拡散することによって電磁放射ノイズを低減するＳＳＣＧ方式を採用しており、例えば、携帯電話や液晶テレビ等の電子機器に搭載されて、液晶表示パネルを駆動するために用いられる。
【００１９】
図１に示すように、この半導体集積回路装置は、クロック信号生成回路１０と、変調回路２０と、クロック停止検出回路３０と、論理回路４０と、タイミング信号生成回路５０と、制御回路６０と、ＦＩＦＯ７０と、機能ブロック８０と、同期化ブロック９０と、ドライバー回路１００と、複数の入力端子及び出力端子とを含んでいる。
【００２０】
クロック信号生成回路１０は、水晶振動子等を用いて、一定の周波数を有する第１のクロック信号（以下、「基準クロック信号」ともいう）ＣＫ１を生成する。なお、クロック信号生成回路１０を半導体集積回路装置内に設けず、外部からクロック信号入力端子ＣＬＫに基準クロック信号ＣＫ１を入力するようにしても良い。
【００２１】
変調回路２０〜制御回路６０は、ＳＳＣＧ回路ブロック（ＳＳマクロ）を構成している。変調回路２０は、基準クロック信号ＣＫ１を周波数変調することにより、一定の周波数を有する基準クロック信号ＣＫ１に基づいて、変調された周波数を有する第２のクロック信号（以下、「変調クロック信号」ともいう）ＣＫ２を生成する。変調回路２０は、ディジタル回路で構成しても良いし、アナログ回路で構成しても良い。
【００２２】
クロック停止検出回路３０は、変調回路２０による変調クロック信号ＣＫ２の生成が停止したときに、内部リセット信号をアクティブにする。クロック停止検出回路３０から出力される内部リセット信号、及び、外部リセット信号入力端子ＲＳＴに入力される外部リセット信号がハイアクティブである場合には、論理回路４０として、例えば、図１に示すＯＲ回路が用いられる。
【００２３】
論理回路４０は、内部リセット信号と外部リセット信号との論理和を求め、それらの論理和を表すリセット信号をタイミング信号生成回路５０及び制御回路６０に出力する。従って、タイミング信号生成回路５０及び制御回路６０は、変調回路２０による変調クロック信号ＣＫ２の生成が停止したとき、及び、パワーオンリセット等によって外部リセット信号がアクティブになったときに、リセットされることになる。
【００２４】
タイミング信号生成回路５０は、基準クロック信号ＣＫ１又は変調クロック信号ＣＫ２のパルスをカウントすることにより、所定の周期（以下においては、「変調周期」ともいう）毎にアクティブとなるタイミング信号を生成する。図１においては、タイミング信号生成回路５０が変調クロック信号ＣＫ２のパルスをカウントする場合の接続状態が示されている。変調クロック信号ＣＫ２の生成が停止するとタイミング信号生成回路５０がリセットされて、再びタイミング信号が生成されるようになる。
【００２５】
制御回路６０は、タイミング信号生成回路５０によって生成されるタイミング信号がアクティブとなる際に基準クロック信号ＣＫ１と変調クロック信号ＣＫ２との位相差を所定の範囲内にすると共に、変調周期において変調クロック信号ＣＫ２の周波数を変化させるように、変調回路２０を制御する。制御回路６０は、周期的にアクティブとなるタイミング信号によって一定期間毎に初期化されるので、デッドロックや誤動作から容易に復帰することができる。
【００２６】
ここで、所定の範囲とは、例えば、基準クロック信号ＣＫ１と変調クロック信号ＣＫ２との内のいずれの一方についても他方から位相が３６０°以上ずれない範囲をいう。本願においては、基準クロック信号ＣＫ１と変調クロック信号ＣＫ２との位相差が所定の範囲内である場合に、基準クロック信号ＣＫ１と変調クロック信号ＣＫ２との「位相が揃っている」という表現を用いる。
【００２７】
一定の周波数を有する基準クロック信号ＣＫ１に同期して外部からデータ入力端子ＤＩＮに入力されるデータ（例えば、画像データ、以降においては、画像データを扱う場合について説明する）を、変調クロック信号ＣＫ２に同期して動作する内部回路に受け渡すために、画像データのバッファリング及びフロー制御を行う必要がある。そのために、本実施形態においては、ＦＩＦＯ７０が設けられている。
【００２８】
ＦＩＦＯ７０は、ライトアドレスカウンター７１と、リードアドレスカウンター７２と、画像データのバッファリングを行うメモリーとして、例えば、デュアルポートＲＡＭ（ランダムアクセスメモリー）７３とを含んでいる。デュアルポートＲＡＭ７３は、データ書き込み用のポートと、データ読み出し用のポートとを有している。以下においては、デュアルポートＲＡＭ７３が１６ワードの画像データを時系列で格納するために１６段の構成を有し、ライトアドレス及びリードアドレスの各々が４ビットであるものとする。
【００２９】
ライトアドレスカウンター７１は、電源投入時又はリセット時等の初期状態において設定された第１の初期値を、基準クロック信号ＣＫ１に同期して１ずつインクリメントすることにより得られる第１のカウント値に基づいて、ライトアドレスＷＡＤ［３：０］を生成する。また、リードアドレスカウンター７２は、初期状態において設定された第２の初期値を、変調クロック信号ＣＫ２に同期して１ずつインクリメントすることにより得られる第２のカウント値に基づいて、リードアドレスＲＡＤ［３：０］を生成する。
【００３０】
ここで、デュアルポートＲＡＭ７３が１６段の構成を有する場合に、第１の初期値を「０」に設定し、第２の初期値を「８」に設定しても良い。その場合には、ライトアドレスＷＡＤ［３：０］とリードアドレスＲＡＤ［３：０］との間隔が、デュアルポートＲＡＭ７３の段数の半分の値である「８」となるので、変調クロック信号ＣＫ２の位相の進み及び遅れに対して余裕が得られる。
【００３１】
デュアルポートＲＡＭ７３には、データ入力端子ＤＩＮに入力される画像データがライトデータＷＤＴとして供給され、基準クロック信号ＣＫ１がライトクロック信号ＷＣＫとして供給される。デュアルポートＲＡＭ７３は、基準クロック信号ＣＫ１に同期して、ライトアドレスＷＡＤ［３：０］によって指定されたセルに画像データを書き込む。
【００３２】
また、デュアルポートＲＡＭ７３には、変調クロック信号ＣＫ２がリードクロック信号ＲＣＫとして供給される。デュアルポートＲＡＭ７３は、変調クロック信号ＣＫ２に同期して、リードアドレスＲＡＤ［３：０］によって指定されたセルから、リードデータＲＤＴとして画像データを読み出す。
【００３３】
第１の実施形態においては、リードアドレスカウンター７２が、タイミング信号生成回路５０によって生成されるタイミング信号によって、ライトアドレスＷＡＤ［３：０］とリードアドレスＲＡＤ［３：０］との間隔が初期状態となるように同期化される。これにより、ライトアドレスＷＡＤ［３：０］を基準として、リードアドレスＲＡＤ［３：０］が定期的に再設定されるので、外部からのノイズ等による誤動作からデュアルポートＲＡＭ７３を正常動作に復帰させることができる。また、タイミング信号がアクティブとなる際には、基準クロック信号ＣＫ１及び変調クロック信号ＣＫ２の位相が揃っているので、デュアルポートＲＡＭ７３が誤動作していない場合には、デュアルポートＲＡＭ７３から読み出される画像データの連続性を維持することができる。
【００３４】
リードアドレスカウンター７２は、タイミング信号によって同期化されたときに、ライトアドレスＷＡＤ［３：０］の値に基づいて第２のカウント値を設定し、その後、第２のカウント値を変調クロック信号ＣＫ２に同期して１ずつインクリメントすることにより、リードアドレスＲＡＤ［３：０］を生成しても良い。これにより、デュアルポートＲＡＭ７３が誤動作している場合には、ライトアドレスＷＡＤ［３：０］とリードアドレスＲＡＤ［３：０］との間隔を初期状態に復帰させることができる。
【００３５】
例えば、リードアドレスカウンター７２は、タイミング信号によって同期化されたときに、ライトアドレスＷＡＤ［３：０］の値に第２の初期値と第１の初期値との差を加算することにより、第２のカウント値を設定する。ここで、第１の初期値が「０」で、第２の初期値が「８」である場合には、第２の初期値と第１の初期値との差は「８」となる。
【００３６】
従って、ライトアドレスＷＡＤ［３：０］の値が「０」である場合に、第２のカウント値として「８」が算出され、ライトアドレスＷＡＤ［３：０］の値が「１」である場合に、第２のカウント値として「９」が算出される。ただし、算出された値が「１６」以上となった場合には、その値から「１６」を減算することにより、第２のカウント値が設定される。
【００３７】
機能ブロック８０は、変調クロック信号ＣＫ２に同期して、デュアルポートＲＡＭ７３から読み出される画像データを入力し、画像データを処理することにより、画像処理等の機能を実現する。同期化ブロック９０は、変調クロック信号ＣＫ２に同期して機能ブロック８０から入力される画像データを、基準クロック信号ＣＫ１に同期して出力する。ドライバー回路１００は、基準クロック信号ＣＫ１に同期して、同期化ブロック９０から入力される画像データに基づいて表示パネルを駆動するための複数の駆動信号を生成し、それらの駆動信号を出力端子Ｓ１〜ＳＪにそれぞれ供給する。
【００３８】
次に、ＳＳＣＧ回路ブロックを構成する各回路について詳しく説明する。
図２は、図１に示す変調回路の構成例を示すブロック図である。図２に示すように、変調回路２０は、遅延回路２１と、選択回路２２とを含んでいる。遅延回路２１は、基準クロック信号ＣＫ１に基づいて、複数の異なる位相を有する多相クロック信号を出力する。選択回路２２は、選択信号に従って、遅延回路２１から出力される多相クロック信号の内の１つを選択することにより、変調された周波数を有する変調クロック信号ＣＫ２を生成する。
【００３９】
図１に示す制御回路６０は、タイミング信号生成回路５０によって生成されるタイミング信号がアクティブとなる際に基準クロック信号ＣＫ１と変調クロック信号ＣＫ２との位相差を所定の範囲内にすると共に、変調周期において変調クロック信号ＣＫ２の周波数を変化させるように、選択信号を生成する。これにより、簡単な回路構成で、変調クロック信号ＣＫ２を確実に生成することができる。
【００４０】
図３は、図２に示す遅延回路の構成例を示す図である。遅延回路２１は、基準クロック信号ＣＫ１を入力するバッファー２１０と、バッファー２１０から出力されるクロック信号ＣＫ（ｔ）をそれぞれの遅延量で順次遅延させる直列接続された複数の遅延素子２１１、２１２、・・・とを含んでいる。ここで、バッファー２１０は、２つのインバーターを直列に接続して構成しても良い。また、各々の遅延素子は、１つのバッファー又は直列接続された複数のバッファーのゲート遅延によって実現しても良い。
【００４１】
図３に示すように、第１番目の遅延素子２１１〜第Ｋ番目の遅延素子２１４における遅延量をΔＴ１、ΔＴ２、・・・、ΔＴＫで表すと（Ｋは自然数）、時刻ｔにおいて多相クロック信号ＣＫ（ｔ）、ＣＫ（ｔ−Ｔ１）、ＣＫ（ｔ−Ｔ２）、・・・、ＣＫ（ｔ−ＴＫ）が遅延回路２１から出力される。ただし、Ｔ１＝ΔＴ１、Ｔ２＝ΔＴ１＋ΔＴ２、・・・、ＴＫ＝ΔＴ１＋ΔＴ２＋・・・＋ΔＴＫである。従って、これらの多相クロック信号の内から１つのクロック信号を順次選択することにより、周波数が変化する変調クロック信号を生成することができる。
【００４２】
例えば、ΔＴ１＝ΔＴ２＝・・・＝ΔＴＫのように位相差を等間隔とすれば、次第に位相が遅れるクロック信号ＣＫ（ｔ）、ＣＫ（ｔ−Ｔ１）、ＣＫ（ｔ−Ｔ２）、・・・を順次選択している期間において、一定の負の周波数偏移を有する周波数変調を実現することができる。一方、次第に位相が早まるクロック信号ＣＫ（ｔ−ＴＫ）、ＣＫ（ｔ−ＴＫ−１）、ＣＫ（ｔ−ＴＫ−２）、・・・を順次選択している期間においては、一定の正の周波数偏移を有する周波数変調を実現することができる。
【００４３】
あるいは、ΔＴを一定の遅延量としたときに、ΔＴ１＋ΔＴ＝ΔＴ２、ΔＴ２＋ΔＴ＝ΔＴ３、・・・のように位相差を累積的とすれば、次第に位相が遅れるクロック信号ＣＫ（ｔ）、ＣＫ（ｔ−Ｔ１）、ＣＫ（ｔ−Ｔ２）、・・・を順次選択している期間において、時間と共に瞬時周波数が線形に減少する周波数変調を実現することができる。一方、次第に位相が早まるクロック信号ＣＫ（ｔ−ＴＫ）、ＣＫ（ｔ−ＴＫ−１）、ＣＫ（ｔ−ＴＫ−２）、・・・を順次選択している期間においては、時間と共に瞬時周波数が線形に増加する周波数変調を実現することができる。
【００４４】
図４は、図３に示す遅延回路から出力される多相クロック信号の選択動作を説明するための図である。ここでは、例として、３つのクロック信号ＣＫ（ｔ）、ＣＫ（ｔ−Ｔ１）、ＣＫ（ｔ−Ｔ２）を用いる場合について説明する。図３において（１）〜（５）で示すように、これらのクロック信号の内から１つのクロック信号を順次選択することにより、低い瞬時周波数と高い瞬時周波数とを交互に有する変調クロック信号ＭＣＫ（ｔ）を生成することができる。
【００４５】
図５は、図１に示すクロック停止検出回路の構成例を示すブロック図である。図５に示すように、クロック停止検出回路３０は、カウンター３１と、分周回路３２と、エッジ検出回路３３と、比較回路３４と、閾値設定部３５とを含んでいる。
【００４６】
カウンター３１は、複数のＤフリップフロップと、ＥＸＯＲ回路やＡＮＤ回路等の論理回路とによって構成され、カウント値をリセットするために用いられるリセット端子ＲＳＴを有している。カウンター３１は、基準クロック信号ＣＫ１に同期してカウント値を１ずつインクリメントすることにより、基準クロック信号ＣＫ１のパルスをカウントしてカウント値を生成し、生成されたカウント値を比較回路３４に出力する。
【００４７】
分周回路３２は、少なくとも１つのＤフリップフロップによって構成され、変調クロック信号ＣＫ２を所定の分周比で分周し、分周された変調クロック信号（分周信号）を出力する。なお、分周回路３２は、変調クロック信号の波形が乱れている場合においても、矩形波に近い波形を有する分周信号を出力することができる。
【００４８】
エッジ検出回路３３は、例えば、バッファー等によって構成される遅延回路と、遅延回路の入力信号と出力信号との排他的論理和を求めるＥＸＯＲ回路とによって構成される。エッジ検出回路３３は、分周回路３２から出力される分周信号のエッジを検出して、分周信号のエッジ部分においてアクティブとなるエッジ検出信号をカウンター３１のリセット端子ＲＳＴに出力する。このエッジ検出信号によって、カウンター３１におけるカウント値がゼロにリセットされる。
【００４９】
比較回路３４は、カウンター３１から出力されるカウント値を閾値設定部３５に設定されている閾値と比較して、カウント値が閾値又はそれ以上となったときに、内部リセット信号をアクティブにする。変調クロック信号ＣＫ２が生成されている場合には、分周信号がローレベルとハイレベルとの間で遷移するので、エッジ検出信号が周期的にアクティブとなり、カウンター３１が周期的にリセットされる。これにより、カウンター３１から出力されるカウント値が閾値以上とならないので、比較回路３４は内部リセット信号をアクティブにしない。
【００５０】
一方、変調クロック信号ＣＫ２の生成が停止した場合には、分周信号がローレベル又はハイレベルに固定されて、エッジ検出信号がアクティブとならないので、カウンター３１がリセットされなくなる。その結果、カウンター３１から出力されるカウント値が次第に増加して閾値と等しくなる。比較回路３４は、カウント値が閾値と等しくなったときに、内部リセット信号をアクティブにする。
【００５１】
図６は、図１に示すタイミング信号生成回路の構成例を示すブロック図である。タイミング信号生成回路５０は、変調周期テーブル５１と、カウンター５２と、比較回路５３と、論理回路５４とを含んでいる。
【００５２】
変調周期テーブル５１は、レジスター等によって構成される。図１に示すように、半導体集積回路装置は、周期設定信号を入力する入力端子ＳＥＴを有しており、タイミング信号生成回路５０は、入力端子ＳＥＴに入力される周期設定信号に従って、周期設定値を変調周期テーブル５１に格納する。
【００５３】
カウンター５２は、複数のＤフリップフロップと、ＥＸＯＲ回路やＡＮＤ回路等の論理回路とによって構成され、カウント値をリセットするために用いられるリセット端子ＲＳＴを有している。カウンター５２は、変調クロック信号ＣＫ２に同期してカウント値を１ずつインクリメントすることにより、変調クロック信号ＣＫ２のパルスをカウントする。
【００５４】
比較回路５３は、カウンター５２から出力されるカウント値を、変調周期テーブル５１に格納されている設定値と比較することにより、カウント値が設定値又はそれ以上となったときにタイミング信号をアクティブにする。比較回路５３から出力されるタイミング信号、及び、論理回路４０（図１）から出力されるリセット信号は、論理回路５４に入力される。
【００５５】
タイミング信号及びリセット信号がハイアクティブである場合には、論理回路５４として、例えば、図６に示すＯＲ回路が用いられる。論理回路５４は、タイミング信号とリセット信号との論理和を求め、それらの論理和を表す信号をカウンター５２のリセット端子ＲＳＴに出力する。
【００５６】
従って、カウンター５２は、カウント値が設定値と等しくなったとき、及び、リセット信号がアクティブになったときに、リセットされる。リセット信号がノンアクティブである場合に、タイミング信号生成回路５０がパルス状のタイミング信号を生成する周期は、入力端子ＳＥＴ（図１）に入力される周期設定信号に従って設定される。
【００５７】
このように、変調クロック信号ＣＫ２に基づいてタイミング信号生成回路５０を動作させる場合には、選択回路２２（図２）が多相クロック信号を選択するタイミングが変調クロック信号ＣＫ２に正確に同期するので、選択回路２２よって生成される変調クロック信号ＣＫ２の波形が乱れるおそれがない。
【００５８】
図１に示す制御回路６０は、カウンター又はシフトレジスター等を含んでおり、入力端子ＳＥＴに入力される周期設定信号に従って、変調クロック信号ＣＫ２の周波数を変化させる変調周期を設定する。以下においては、カウンターを用いる場合について説明する。
【００５９】
制御回路６０は、周期設定信号に従って、第１の閾値〜第３の閾値を設定する。また、制御回路６０は、タイミング信号によって初期化され、カウント値をゼロにリセットした後、基準クロック信号ＣＫ１又は変調クロック信号ＣＫ２のパルスをカウントしてカウント値を生成する。図１においては、制御回路６０が変調クロック信号ＣＫ２のパルスをカウントする場合の接続状態が示されている。
【００６０】
制御回路６０は、カウント値がゼロから第１の閾値に達するまでの期間において、図２に示す選択回路２２によって選択されるクロック信号の位相が、図３に示すクロック信号ＣＫ（ｔ）、ＣＫ（ｔ−Ｔ１）、ＣＫ（ｔ−Ｔ２）、・・・、ＣＫ（ｔ−ＴＫ）のように順次遅れるように選択信号を生成する。
【００６１】
また、制御回路６０は、カウント値が第１の閾値を超えてから第２の閾値に達するまでの期間において、選択回路２２によって選択されるクロック信号の位相が順次進むように選択信号を生成する。さらに、制御回路６０は、カウント値が第２の閾値を超えてから第３の閾値に達するまでの期間において、選択回路２２によって選択されるクロック信号の位相が順次遅れるように選択信号を生成する。カウント値が第３の閾値に達したら、１変調周期分の変調動作が完了するので、制御回路６０は選択信号を初期値に保つ。
【００６２】
図７は、タイミング信号の１パルスと変調クロック信号の周波数との関係を示す図である。選択回路２２が、制御回路６０によって生成される選択信号に従って多相クロック信号の内の１つを順次選択することにより、変調クロック信号の周波数が図７に示すように変化する。
【００６３】
図７に示す例においては、タイミング信号の１つのパルスに応答して、変調クロック信号の周波数が１変調周期において減少→増加→減少となるように変化する。なお、タイミング信号の１つのパルスに応答して、変調クロック信号の周波数が複数の変調周期において変化するようにしても良い。
【００６４】
変調クロック信号の中心周波数ｆ０は、基準クロック信号の周波数と等しく、例えば、２０ＭＨｚである。変調クロック信号の最小周波数ｆ１は、例えば、１５ＭＨｚであり、変調クロック信号の最大周波数ｆ２は、例えば、２５ＭＨｚである。変調周期の開始時点及び終了時点においては、変調クロック信号の周波数が基準クロック信号の周波数と等しくなるように設定される。
【００６５】
また、変調周期の開始時点においては、変調クロック信号の位相と基準クロック信号の位相とが揃っている。変調クロック信号の周波数が基準クロック信号の周波数よりも小さい期間においては、変調クロック信号の位相（タイミング信号がアクティブになってから第ｉ番目のパルスの位相）が基準クロック信号の位相（タイミング信号がアクティブになってから同じ第ｉ番目のパルスの位相）に対して累積的に遅れて行く。
【００６６】
次に、変調クロック信号の周波数が基準クロック信号の周波数よりも大きい期間においては、基準クロック信号の位相に対する変調クロック信号の位相の遅れが次第に解消されて、変調周期の終了時点においては、変調クロック信号の位相と基準クロック信号の位相とが揃うようになる。
【００６７】
変調クロック信号の位相と基準クロック信号の位相とが揃っている時点においては、変調クロック信号と基準クロック信号とが同期していると考えることができる。従って、ライトアドレスカウンターとリードアドレスカウンターとの内の一方を同期化しても、読み出される画像データの連続性を維持することができる。
【００６８】
図８は、タイミング信号の複数のパルスと変調クロック信号の周波数との関係を示す図である。タイミング信号生成回路５０がタイミング信号を周期的にアクティブにするので、制御回路６０は周期的に初期化されることになる。タイミング信号の第１のパルスに応答して変調クロック信号の周波数が第１の変調周期において変化した後に、タイミング信号の第２のパルスに応答して変調クロック信号の周波数が第２の変調周期において変化し、このようにして、変調クロック信号の周波数が連続的に変調される。
【００６９】
このように、制御回路６０は、複雑な動作を行うのであるが、デッドロックしたり連続的に誤動作したりしても、タイミング信号生成回路５０によって周期的にアクティブにされるタイミング信号によって一定期間毎に初期化されるので、一定期間後には必ず正常状態に復帰することができる。一方、タイミング信号を生成するタイミング信号生成回路５０は、Ｄフリップフロップ及び基本的な組み合わせ論理回路のみによって構成される小規模な回路なので、デッドロックや誤動作のおそれが小さいと共に、確実に動作することを容易に証明できる。
【００７０】
ただし、タイミング信号生成回路５０が変調クロック信号ＣＫ２に同期して動作する場合には、変調クロック信号ＣＫ２の生成が停止するとタイミング信号の生成もできなくなる。そこで、変調クロック信号ＣＫ２の生成が停止したときに内部リセット信号を生成するクロック停止検出回路３０が設けられている。これにより、変調クロック信号ＣＫ２の生成が停止するとタイミング信号生成回路５０がリセットされるので、再びタイミング信号が生成されるようになる。クロック停止検出回路３０も、タイミング信号生成回路５０と同様に、Ｄフリップフロップ及び基本的な組み合わせ論理回路のみによって構成される小規模な回路なので、デッドロックや誤動作のおそれが小さいと共に、確実に動作することを容易に証明できる。
【００７１】
次に、本発明の第２の実施形態について説明する。
図９は、本発明の第２の実施形態に係る半導体集積回路装置の構成例を示すブロック図である。第２の実施形態においては、ライトアドレスカウンター７１が、タイミング信号生成回路５０によって生成されるタイミング信号によって、ライトアドレスＷＡＤ［３：０］とリードアドレスＲＡＤ［３：０］との間隔が初期状態となるように同期化される。これにより、リードアドレスＲＡＤ［３：０］を基準としてライトアドレスＷＡＤ［３：０］が定期的に再設定されるので、外部からのノイズ等による誤動作からデュアルポートＲＡＭ７３を正常動作に復帰させることができる。また、タイミング信号がアクティブとなる際には、基準クロック信号ＣＫ１及び変調クロック信号ＣＫ２の位相が揃っているので、デュアルポートＲＡＭ７３が誤動作していない場合には、デュアルポートＲＡＭ７３から読み出される画像データの連続性を維持することができる。
【００７２】
ライトアドレスカウンター７１は、タイミング信号によって同期化されたときに、リードアドレスＲＡＤ［３：０］の値に基づいて第１のカウント値を設定し、その後、第１のカウント値を基準クロック信号ＣＫ１に同期して１ずつインクリメントすることにより、ライトアドレスＷＡＤ［３：０］を生成しても良い。これにより、ＦＩＦＯ７０が誤動作している場合には、ライトアドレスＲＡＤ［３：０］とリードアドレスＷＡＤ［３：０］との間隔を初期状態に復帰させることができる。
【００７３】
例えば、ライトアドレスカウンター７１は、タイミング信号によって同期化されたときに、リードアドレスＲＡＤ［３：０］の値から第２の初期値と第１の初期値との差を減算することにより、第１のカウント値を設定する。ここで、第１の初期値が「０」で、第２の初期値が「８」である場合には、第２の初期値と第１の初期値との差は「８」となる。
【００７４】
具体的には、リードアドレスＲＡＤ［３：０］の値が「１５」である場合に、第１のカウント値として「７」が算出され、リードアドレスＲＡＤ［３：０］の値が「１４」である場合に、第１のカウント値として「６」が算出される。ただし、算出された値が「０」未満となった場合には、その値に「１６」を加算することにより、第１のカウント値が設定される。その他の点に関しては、第１の実施形態と同様である。
【００７５】
次に、本発明の一実施形態に係るメモリー制御方法について説明する。
図１０は、本発明の一実施形態に係るメモリー制御方法を示すフローチャートである。このメモリー制御方法は、図１又は図９に示す半導体集積回路装置において実施することができる。
【００７６】
図１０のステップＳ１において、変調回路２０が、一定の周波数を有する基準クロック信号ＣＫ１に基づいて、変調された周波数を有する変調クロック信号ＣＫ２を生成する。ステップＳ２において、タイミング信号生成回路５０が、基準クロック信号ＣＫ１又は変調クロック信号ＣＫ２のパルスをカウントすることにより、所定の周期毎にアクティブとなるタイミング信号を生成する。
【００７７】
ステップＳ３において、制御回路６０が、タイミング信号生成回路５０によって生成されるタイミング信号がアクティブとなる際に基準クロック信号ＣＫ１と変調クロック信号ＣＫ２との位相差を所定の範囲内にすると共に、所定の周期において変調クロック信号ＣＫ２の周波数を変化させるように、変調回路２０を制御する。
【００７８】
ステップＳ４において、ライトアドレスカウンター７１が、初期状態において設定された第１の初期値を基準クロック信号ＣＫ１に同期して１ずつインクリメントすることにより得られる第１のカウント値に基づいて、ライトアドレスＷＡＤ［３：０］を生成する。また、ステップＳ５において、リードアドレスカウンター７２が、初期状態において設定された第２の初期値を、変調クロック信号ＣＫ２に同期して１ずつインクリメントすることにより得られる第２のカウント値に基づいて、リードアドレスＲＡＤ［３：０］を生成する。
【００７９】
ステップＳ６において、タイミング信号生成回路５０が、ライトアドレスカウンター７１とリードアドレスカウンター７２との内の一方を、タイミング信号によって、ライトアドレスＷＡＤ［３：０］とリードアドレスＲＡＤ［３：０］との間隔が初期状態となるように同期化する。
【００８０】
ステップＳ７において、デュアルポートＲＡＭ７３が、基準クロック信号ＣＫ１に同期して、ライトアドレスＷＡＤ［３：０］によって指定されたセルに画像データを書き込むと共に、変調クロック信号ＣＫ２に同期して、リードアドレスＲＡＤ［３：０］によって指定されたセルから画像データを読み出す。
【００８１】
以上の実施形態においては、半導体集積回路装置において画像データの処理を行う例について説明したが、本発明は、この実施形態に限定されるものではなく、一般的なデータの処理を行う場合に適用可能であると共に、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。
【符号の説明】
【００８２】
１０…クロック信号生成回路、２０…変調回路、２１…遅延回路、２１０…バッファー、２１１〜２１４…遅延素子、２２…選択回路、３０…クロック停止検出回路、３１…カウンター、３２…分周回路、３３…エッジ検出回路、３４…比較回路、３５…閾値設定部、４０…論理回路、５０…タイミング信号生成回路、５１…変調周期テーブル、５２…カウンター、５３…比較回路、５４…論理回路、６０…制御回路、７０…ＦＩＦＯ、７１…ライトアドレスカウンター、７２…リードアドレスカウンター、７３…デュアルポートＲＡＭ、８０…機能ブロック、９０…同期化ブロック、１００…ドライバー回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2015032938.tif 000009
【図８】
2015032938.tif 000010
【図９】
2015032938.tif 000011
【図１０】
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