(57)【要約】【課題】酸化物半導体を備えた、エッチストッパー層を有しないバックチャネルエッチ型薄膜トランジスタにおいて、高い電界効果移動度を維持しつつ、光やバイアストレスに対するしきい値電圧の変化量が小さく安定性に優れた薄膜トランジスタ（ＴＦＴ）を提供する。【解決手段】本発明の薄膜トランジスタは、基板側から順に、第１のソース電極・ドレイン電極および第２のソース電極・ドレイン電極を含み、前記第１のソース電極・ドレイン電極の膜厚は２０ｎｍ以上、１００ｎｍ以下であり、ＴＦＴの積層方向断面を観察したとき、第１のソース電極・ドレイン電極および前記第２のソース電極・ドレイン電極は、ステップ状の断面構造を有すると共に、チャネル長方向における第１のソース電極・ドレイン電極の終端部は、第２のソース電極・ドレイン電極の終端部に比べて２００ｎｍ以上、１０００ｎｍ以下の範囲で長くなるように配置されている。【選択図】図３Ａ
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【特許請求の範囲】
【請求項１】
基板上に少なくともゲート電極、ゲート絶縁膜、酸化物半導体層、ソース電極・ドレイン電極、および保護膜をこの順序で有するバックチャネルエッチ型薄膜トランジスタであって、
前記ソース電極・ドレイン電極は、基板側から順に、第１のソース電極・ドレイン電極および第２のソース電極・ドレイン電極を少なくとも含み、
前記第１のソース電極・ドレイン電極の膜厚は２０ｎｍ以上、１００ｎｍ以下であり、
前記薄膜トランジスタの積層方向断面を観察したとき、前記第１のソース電極・ドレイン電極および前記第２のソース電極・ドレイン電極は、ステップ状の断面構造を有すると共に、チャネル長方向における前記第１のソース電極・ドレイン電極の終端部は、前記第２のソース電極・ドレイン電極の終端部に比べて２００ｎｍ以上、１０００ｎｍ以下の範囲で長くなるように配置されていることを特徴とするバックチャネルエッチ型薄膜トランジスタ。
【請求項２】
前記第１のソース電極・ドレイン電極および前記第２のソース電極・ドレイン電極を構成する材料は、ウェットエッチング速度が異なる材料で構成され、前記第１のソース電極・ドレイン電極のウェットエッチング速度は、前記第２のソース電極・ドレイン電極のウェットエッチング速度と同じか、または前記第２のソース電極・ドレイン電極のウェットエッチング速度に比べて小さいものである請求項１に記載のバックチャネルエッチ型薄膜トランジスタ。
【請求項３】
前記第１のソース電極・ドレイン電極を構成する材料は、Ｍｏ、Ｔｉ、Ｃｒ、Ｔａ、Ｗ、若しくはこれらの少なくとも一種を含む合金；または、酸化物透明導電膜である請求項２に記載のバックチャネルエッチ型薄膜トランジスタ。
【請求項４】
前記酸化物半導体層が、Ｉｎ、Ｚｎ、Ｇａ、およびＳｎよりなる群から選択される少なくとも一種以上の元素を含むものである請求項１〜３のいずれかに記載のバックチャネルエッチ型薄膜トランジスタ。
【請求項５】
請求項１〜４のいずれかに記載のバックチャネルエッチ型薄膜トランジスタを備えた表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶ディスプレイや有機ＥＬディスプレイなどの表示装置に用いられる薄膜トランジスタであって、エッチストッパー層を有しないバックチャネル型薄膜トランジスタ（ＢＣＥ型ＴＦＴ）、および上記ＢＣＥ型ＴＦＴを備えた表示装置に関するものである。
【背景技術】
【０００２】
アモルファス（非晶質）酸化物は、汎用のアモルファスシリコン（ａ−Ｓｉ）に比べて高いキャリア移動度（電界効果移動度とも呼ばれる。以下、単に「移動度」と呼ぶ場合がある。）を有し、光学バンドギャップが大きく、低温で成膜できる。そのため、上記酸化物をＴＦＴのチャネル層（半導体層）に有する酸化物半導体は、大型・高解像度・高速駆動が要求される次世代ディスプレイや、耐熱性の低い樹脂基板などへの適用が期待されている。
【０００３】
酸化物半導体の代表例として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、および酸素（Ｏ）からなるアモルファス酸化物半導体（Ｉｎ−Ｇａ−Ｚｎ−Ｏ、以下「ＩＧＺＯ」と呼ぶ場合がある。）が挙げられる。ＩＧＺＯは、非常に高いキャリア移動度を有するため、好ましく用いられる。ＩＧＺＯの組成として、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１．１：１．１：０．９（原子％比）が挙げられる。
【０００４】
一般に酸化物をＴＦＴの半導体層に用いる場合、キャリア濃度（移動度）が高いだけでなく、ＴＦＴのスイッチング特性（トランジスタ特性、ＴＦＴ特性）に優れていることが要求される。具体的には、（１）オン電流（ゲート電極とドレイン電極に正電圧をかけたときの最大ドレイン電流）が高く、（２）オフ電流（ゲート電極に負電圧を、ドレイン電圧に正電圧を夫々かけたときのドレイン電流）が低く、（３）Ｓ値（Ｓｕｂｔｈｒｅｓｈｏｌｄ  Ｓｗｉｎｇ、サブスレッショルド  スィング、ドレイン電流を１桁あげるのに必要なゲート電圧）が低く、（４）しきい値（ドレイン電極に正電圧をかけ、ゲート電圧に正負いずれかの電圧をかけたときにドレイン電流が流れ始める電圧であり、しきい値電圧とも呼ばれる）が時間的に変化せず安定であり（基板面内で均一であることを意味する）、且つ、（５）移動度（キャリア移動度、電解効果移動度）が高いこと、などが要求される。
【０００５】
更にＴＦＴは、電圧印加や光照射などのストレスに対する耐性（光ストレス耐性）に優れていることが要求される。例えば、ゲート電極に正電圧または負電圧を印加し続けたときや、光吸収が始まる青色帯を照射し続けたときに、しきい値電圧が大幅に変化（シフト）し、これにより、ＴＦＴのスイッチング特性が変化することが指摘されている。同様の問題は有機ＥＬディスプレイにおいても見られ、発光層からの漏れ光が半導体層に照射され、しきい値電圧などがばらつくという問題が生じる。しきい値電圧のシフトは、ＴＦＴを備えた液晶ディスプレイや有機ＥＬディスプレイなどの表示装置自体の信頼性低下を招くため、ストレス耐性の向上（ストレス印加前後のしきい値電圧の変化量が少なく安定であること）が切望されている。
【０００６】
上記の要求特性は、表示装置が大型化、高速駆動化するほど強くなっており、特に移動度や、光やバイアスなどのストレスに対する安定性に優れた酸化物半導体材料の提供が切望されている。
【０００７】
更に生産性の観点から、ＴＦＴは、酸化物半導体層の加工性用薬液、プラズマに対する耐性などのプロセス適合性に優れることも重要である。一般に、酸化物半導体を用いたボトムゲート型ＴＦＴの構造は、図２に示す、エッチストッパー層９を有するエッチストップ型（ＥＳＬ型）ＴＦＴと；図１に示す、エッチストッパー層を有しないバックチャネルエッチ型（ＢＣＥ型）ＴＦＴの二種類に大別される。ＴＦＴ作製のコスト低減や、エッチストッパー層の形成工程の簡略化などの観点からは、図１のＢＣＥ型ＴＦＴが好ましく用いられる。
【０００８】
しかし、酸化物半導体層を備えたＢＣＥ型ＴＦＴは、主に以下に示す二つの問題を抱えている。
【０００９】
一つは、ソース電極・ドレイン電極のウェットエッチングに用いられるエッチャント（ウェットエッチング用液）との選択性に関する問題である。すなわち、ソース電極・ドレイン電極を作製する際、エッチャントによるウェットエッチング加工を行ってパターニングするが、酸化物半導体層のエッチング速度に対するソース電極・ドレイン電極のエッチング速度（ソース電極・ドレイン電極との選択比）が小さいと、ソース電極・ドレイン電極のみならず、ソース電極・ドレイン電極の下に配置される酸化物半導体層も同時にエッチングされるという問題がある。例えば前述したＩＧＺＯは、ソース電極・ドレイン電極用エッチャントとして汎用されているリン酸、硝酸、酢酸などの無機酸により容易にエッチングされてしまう。酸化物半導体層の膜厚は通常、約４０〜５０ｎｍと薄く、ソース電極・ドレイン電極の膜厚（通常、３０〜６０ｎｍ）とほとんど変わらない。通常、量産レベルで電極のエッチングを行う場合は１００％オーバーエッチ（エッチングのマージンを確保するため、２倍のエッチング時間でエッチングする）を行うため、上記の選択比が小さいと、バックチャネルが消失する虞がある。
【００１０】
このような問題を回避するため、例えば、ＩＧＺＯをエッチングしないＮＨ4とＨ2Ｏ2の混合液を用いてソース電極・ドレイン電極をエッチングする方法が検討されている。しかし、上記混合液は不安定で寿命が短いため、生産性に劣る。
【００１１】
もう一つは、ソース電極・ドレイン電極のエッチングによって酸化物半導体層の表面（バックチャネル）がダメージを受けると、ＴＦＴ特性やストレス耐性が低下するという問題である。この問題は、たとえ上記の問題が解消されてエッチング選択性が得られた場合でも生じ得る。
【００１２】
例えば特許文献１では、酸化物半導体層としてＩＧＺＯを用い、無機酸系ウェットエッチング液（例えばリン酸と硝酸と酢酸の混酸液）によりソース電極・ドレイン電極をエッチングしてＢＣＥ型ＴＦＴを製造すると、大面積で均一性なトランジスタ特性が得られないという問題を指摘している。そこで特許文献１では、ＩＧＺＯ中に所定量のＳｎを添加した酸化物焼結体（全金属元素中のＳｎ原子比＝０．０１超、０．１０未満）からなるスパッタリングターゲットを開示しており、当該スパッタリングターゲットにより得られる酸化物半導体層をＢＣＥ型ＴＦＴに用いれば、面内均一性が良好になると報告している。
【００１３】
一方、非特許文献１には、ＩＧＺＯにバイアス温度ストレス（ＢＴＳ）を付与したときにしきい値電圧（Ｖｔｈ）などの電気的特性が変動する要因として、水素を挙げている。非特許文献１によれば、水素は非常に活性で拡散し易く、ゲート絶縁膜や保護膜に含まれる水素は、成膜後の熱履歴によって拡散し、これらの膜と接しているＩＧＺＯにも拡散して電気的特性に悪影響を及ぼすことが記載されている。更に、水素による電気的特性変動の推察メカニズムとして、水素イオンがアクセプタとして振る舞い、ＩＧＺＯ中で還元反応により酸素欠損を招くことや、ＩＧＺＯ中に生じたダングリングボンドを、拡散した水素が終端することなどが記載されている。
【００１４】
そのほか、大気中に存在する水蒸気や水分も酸化物半導体の電気的特性に悪影響を与えることを報告した文献もある。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２０１１−１０８８７３号公報
【非特許文献】
【００１６】
【非特許文献１】Ｎｏｂｕｙｏｓｈｉ  Ｓａｉｔｏら，Ａｍｏｒｐｈｏｕｓ  Ｉｎ−Ｇａ−Ｚｎ−Ｏｘｉｄｅ  ＴＦＴｓ  ｗｉｔｈ  Ｈｉｇｈ  Ｓｔａｂｉｌｉｔｙ  ａｇａｉｎｓｔ  Ｂｉａｓ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｓｔｒｅｓｓ，ＩＤＷ，１７ｔｈ，２０１０年，ｐ．１８５５
【発明の概要】
【発明が解決しようとする課題】
【００１７】
本発明は上記事情に鑑みてなされたものであり、その目的は、酸化物半導体を備えた、エッチストッパー層を有しないバックチャネルエッチ型薄膜トランジスタにおいて、高い電界効果移動度を維持しつつ、光やバイアストレスに対するしきい値電圧の変化量が小さく安定性に優れた薄膜トランジスタを提供することにある。
【課題を解決するための手段】
【００１８】
上記課題を解決し得た本発明のバックチャネルエッチ型薄膜トランジスタ（ＢＣＥ型ＴＦＴ）は、基板上に少なくともゲート電極、ゲート絶縁膜、酸化物半導体層、ソース電極・ドレイン電極、および保護膜をこの順序で有するＢＣＥ型ＴＦＴであって、上記ソース電極・ドレイン電極は、基板側から順に、第１のソース電極・ドレイン電極および第２のソース電極・ドレイン電極を少なくとも含み、前記第１のソース電極・ドレイン電極の膜厚は２０ｎｍ以上、１００ｎｍ以下であり、上記薄膜トランジスタの積層方向断面を観察したとき、前記第１のソース電極・ドレイン電極および前記第２のソース電極・ドレイン電極は、ステップ状の断面構造を有すると共に、チャネル長方向における前記第１のソース電極・ドレイン電極の終端部は、前記第２のソース電極・ドレイン電極の終端部に比べて２００ｎｍ以上、１０００ｎｍ以下の範囲で長くなるように配置されているところに要旨を有するものである。
【００１９】
本発明の好ましい実施形態において、上記第１のソース電極・ドレイン電極および上記第２のソース電極・ドレイン電極を構成する材料は、ウェットエッチング速度が異なる材料で構成され、前記第１のソース電極・ドレイン電極のウェットエッチング速度は、前記第２のソース電極・ドレイン電極のウェットエッチング速度と同じか、または前記第２のソース電極・ドレイン電極のウェットエッチング速度に比べて小さいものである
【００２０】
本発明の好ましい実施形態において、上記第１のソース電極・ドレイン電極を構成する材料は、Ｍｏ、Ｔｉ、Ｃｒ、Ｔａ、Ｗ、若しくはこれらの少なくとも一種を含む合金；または、酸化物透明導電膜である。
【００２１】
本発明の好ましい実施形態において、上記酸化物半導体層は、Ｉｎ、Ｚｎ、Ｇａ、およびＳｎよりなる群から選択される少なくとも一種以上の元素を含むものである。
【００２２】
本発明には、上記のいずれかに記載のＢＣＥ型ＴＦＴを備えた表示装置も包含される。
【発明の効果】
【００２３】
本発明のＢＣＥ型ＴＦＴは、ＴＦＴのスイッチング特性およびストレス耐性に優れており、特に光照射や負バイアス印加後のしきい値電圧の変化が小さく、非常に安定である。更に本発明のＴＦＴは、ソース電極・ドレイン電極全体の抵抗も低く、ウェットエッチング耐性にも優れている。そのため、本発明のＴＦＴを用いれば、信頼性の高い表示装置が得られる。
【図面の簡単な説明】
【００２４】
【図１】図１は、本発明に係る、エッチストッパー層を有しないバックチャネルエッチ型薄膜トランジスタ（ＢＣＥ型ＴＦＴ）を説明するための概略断面図である。
【図２】図２は、エッチストッパー層を有するエッチストップ型薄膜トランジスタ（ＥＳＬ型ＴＦＴ）を説明するための概略断面図である。
【図３Ａ】図３Ａは、本発明に係るＢＣＥ型ＴＦＴの断面構造を模式的に示す概略断面図である。
【図３Ｂ】図３Ｂは、ＢＣＥ型ＴＦＴにおいて、ステップ幅が小さいときに水素などが侵入する様子を模式的に示す概略断面図である。
【図３Ｃ】図３Ｃは、ＢＣＥ型ＴＦＴにおいて、第１のソース電極・ドレイン電極の膜厚が小さいときに水素などが侵入する様子を模式的に示す概略断面図である。
【図４】図４は、表１のＮｏ．１にクラックが生じたことを示す断面ＴＥＭ写真である。
【図５】図５は、表１のＮｏ．１のＩｄ−Ｖｇ特性を示す図である。
【図６】図６は、表１のＮｏ．１のストレス耐性試験の結果を示す図である。
【発明を実施するための形態】
【００２５】
本発明者らは、酸化物半導体層（好ましくは、Ｉｎ、Ｚｎ、Ｇａ、およびＳｎよりなる群から選択される少なくとも一種の金属元素を含有し；より好ましくは、Ｉｎ、Ｚｎ、Ｇａ、およびＳｎの金属元素から構成される）を、ＢＣＥ型ＴＦＴの活性層（半導体層）に用いたときの、ＴＦＴ特性およびストレス耐性を向上させるため、種々検討を重ねてきた。
【００２６】
その結果、上記課題を解決するためには、ゲート電極、ゲート絶縁膜、酸化物半導体層、およびソース電極・ドレイン電極を保護する保護膜（前述した図１の６を参照）の被覆性（カバレッジ）を確保することが有効であり、そのためには、ソース電極・ドレイン電極を、基板側から順に（すなわち、酸化物半導体層に接する側から保護膜側に向けて順に）、第１および第２のソース電極・ドレイン電極を少なくとも含む積層構造とすると共に、その形状について、ＴＦＴの積層方向断面を観察したとき、後記する図３Ａに示すように、第１のソース電極・ドレイン電極および第２のソース電極・ドレイン電極はステップ状の断面構造を有し、且つ、チャネル長方向における第１のソース電極・ドレイン電極の終端部は、第２のソース電極・ドレイン電極の終端部に比べて２００ｎｍ以上、１０００ｎｍ以下の範囲で長くなるように伸長された形状に制御すれば良いことを突き止めた。更に、酸化物半導体層と接触する第１のソース電極・ドレイン電極の膜厚を適切に制御すれば有効であることを見出し、本発明を完成した。
【００２７】
以下、本発明に到達した経緯を、以下の実験結果に基づいて説明する。
【００２８】
まず、本発明者らは、従来の酸化物半導体層を用いたＢＣＥ型ＴＦＴにおいて、保護膜のカバレッジが不足するとクラックが発生し、これが、水素や水分などの拡散経路となってＴＦＴ特性が大きく低下することを突き止めた。詳細は以下のとおりである。
【００２９】
図４は、従来のＢＣＥ型ＴＦＴの断面をＴＥＭ観察した図であり、後記する表１のＮｏ．１に対応する。詳細には図４のＢＣＥ型ＴＦＴは、酸化物半導体層（ＩＧＺＯにＳｎを含むＩＧＺＴＯ、膜厚４０ｎｍ）の上にＭｏ単層のソース電極・ドレイン電極用膜（膜厚２００ｎｍ）を成膜した後、リン酸、硝酸、および酢酸の混酸エッチャントによってＭｏをエッチングし、次いで、保護膜（基板側から順に、ＳｉＯｘおよびＳｉＮｘの積層膜）を成膜して得られたものである。上述したリン酸、硝酸、および酢酸の混酸（厳密には更に水を含む混合液）は、一般にりん硝酢酸と呼ばれ、本明細書では、単にりん硝酢酸と略記する場合がある。
【００３０】
図４に示すように、Ｍｏ電極は垂直に近い形状を有しており、保護膜が被覆され難い形状になっていることが分かる。
【００３１】
更に図４より、Ｍｏ電極上部の保護膜にはＳｉＯｘ膜からＳｉＮｘ膜（特にＳｉＮｘ側）にかけて、密度の低い白色部分（クラック）が入っていることが分かる。一般的なＣＶＤ法で成膜したＳｉＮｘは水素を約２５〜３０原子％程度含有しており、ＳｉＯｘに比べて水素含有量が多い。そのため、ＳｉＮｘ側にかけてクラックが生じると、当該クラックが拡散経路となり、ＳｉＮｘ膜や、ＴＦＴの外部から、水素、水蒸気、水分（以下、水素で代表させる場合がある。）が容易に侵入する。更に、クラックが生じたままの状態でＴＦＴを製造し、その製造過程で熱が加わると、ＳｉＮｘ中の水素が、クラックを経由して酸化物半導体に向かって一層侵入することも考えられる。その結果、後記する図６に示すように、しきい値電圧Ｖｔｈが時間と共に負側へシフトし、しきい値電圧の変化量ΔＶｔｈが大きくなった（後記する表１のＮｏ．１の欄を参照）。これは、水素拡散によって生じたアクセプタが、酸化物半導体中やゲート絶縁膜と酸化物半導体層との界面にトラップされたためと推察される。
【００３２】
上記の実験結果に基づき、本発明者らは、更に検討を重ねた。その結果、しきい値電圧の変動に大きな影響を及ぼす水素の侵入通路となるクラックの発生を防止するためには、水素が酸化物半導体層に拡散しないように、ソース電極・ドレイン電極の形状、更にはその膜厚を適切に制御すれば良いこと；具体的には、図３Ａの模式図に示す形状に制御すれば良いことを突き止めた。
【００３３】
図３Ａに示す、本発明に用いられるソース電極・ドレイン電極の形状は、ＴＦＴに通常用いられるソース電極・ドレイン電極の形状と、以下の点で大きく相違している。一般的なソース電極・ドレイン電極の形状は、例えば、前述した図１や図２のソース電極・ドレイン電極５に示すような順テーパ形状であり、テーパ角は小さくすることが推奨されている。しかしながら、大面積基板の全面に亘ってエッチング形成されるＴＦＴなどの電子素子では、ソース電極・ドレイン電極の形状を均一に安定して形成することは困難であり、バラツキが生じ易い。本発明は、保護膜中のクラックに起因して生じる、酸化物半導体層への水素の拡散を抑制するとの観点から、図３Ａに示すソース電極・ドレイン電極の形状に到達した。これにより、たとえソース電極・ドレイン電極の形状にバラツキが生じても、或いは、保護膜にクラックが発生したり保護膜のカバレッジ不良が局所的に生じたとしても、しきい値電圧の変動などが抑えられ、ＴＦＴ特性およびストレス耐性が高められることを見出し、本発明を完成した。
【００３４】
以下に、本発明を特徴付けるソース電極・ドレイン電極の形状について、前述した図３Ａと、本発明の要件を満たさない図３Ｂおよび図３Ｃを参照しながら、詳細に説明する。図３Ａ〜図３Ｃ中、点線矢印部分は、水素の侵入経路を示している。
【００３５】
但し、図３Ａは、本発明に好ましく用いられるソース電極・ドレイン電極の一実施形態を示すものであって、上記ソース電極・ドレイン電極は、これに限定されない。例えば、図３Ａでは、第１および第２のソース電極・ドレイン電極から構成される二層構造を示しているが、本発明はこれに限定する趣旨ではなく、例えば三層以上の積層構造も含む趣旨である。すなわち、本発明では、酸化物半導体層側に接する第１のソース電極・ドレイン電極５ａと、その上に形成される第２のソース電極・ドレイン電極５ｂとが、下記関係を満足すれば良いのであって、例えば、第２のソース電極・ドレイン電極５ｂの上に、更に、第３のソース電極・ドレイン電極を一層または二層以上含むことができる。第３のソース電極・ドレイン電極の形状は特に限定されず、従来と同様、順テーパ形状であっても良いし、或いは、ステップ形状を有していても良い。好ましくは、第１のソース電極・ドレイン電極５ａと第２のソース電極・ドレイン電極５ｂとから構成される二層構造である。
【００３６】
図３Ａに示すように、ソース電極・ドレイン電極５は、第１のソース電極・ドレイン電極５ａと第２のソース電極・ドレイン電極５ｂの二層構造から構成され、酸化物半導体層４側には第１のソース電極・ドレイン電極５ａが、保護膜６側には第２のソース電極・ドレイン電極５ｂが、それぞれ配置されている。ＴＦＴの積層方向断面を観察したとき、第１のソース電極・ドレイン電極５ａおよび第２のソース電極・ドレイン電極５ｂは、ステップ状の断面構造を有すると共に、チャネル長方向における第１のソース電極・ドレイン電極５ａの終端部５ａＥは、第２のソース電極・ドレイン電極５ｂの終端部５ｂＥに比べて２００ｎｍ以上、１０００ｎｍ以下の範囲で長くなるように配置されている。図３Ａでは、第１のソース電極・ドレイン電極５ａの終端部５ａＥと、第２のソース電極・ドレイン電極５ｂの終端部５ｂＥとの差（第２のソース電極・ドレイン電極５ｂと比較したとき、膜厚と垂直な方向に、第１のソース電極・ドレイン電極５ａがチャネル長方向に向って、はみ出した幅）を「ステップ幅」と命名しており、以下の記載では、この用語を用いる場合がある。すなわち、第１のソース電極・ドレイン電極５ａは、第２のソース電極・ドレイン電極５ｂに比べ、ステップ幅の長さ分だけ、チャネル長に向けて伸長している。
【００３７】
第１のソース電極・ドレイン電極５ａに設けられた上記ステップ幅は、酸化物半導体層４中に、水素が侵入して拡散する（図３Ａ中、点線矢印部分）のを防止する拡散遮断層として有用である。その結果、クラックの発生も見られず、保護膜のカバレッジも良好である。
【００３８】
本発明では、上記ステップ幅の範囲を２００ｎｍ以上、１０００ｎｍ以下とする。ステップ幅を２００ｎｍ以上に設定することにより、ステップ幅形成による水素の拡散遮断効果が有効に発揮される。これに対し、ステップ幅が２００ｎｍ未満になると上記効果が有効に発揮されず、図３Ｂの模式図に示すように、水素が酸化物半導体層４中に侵入してしまう。また、保護膜のカバレッジも良好でない。その結果、ストレス印加後のΔＶｔｈが大きくなり、ストレス耐性が低下する（後記する表１のＮｏ．３を参照）。好ましいステップ幅の下限は３００ｎｍ以上であり、より好ましくは５００ｎｍ以上である。
【００３９】
但し、ステップ幅の上限が１０００ｎｍを超えると、ＴＦＴのチャネル長に対してステップ幅が大きくなり過ぎてしまい、チャネル長を適切に制御できず、高精度のＴＦＴを得ることが困難になる。そのため、ステップ幅の上限を１０００ｎｍ以下とする。ステップ幅の好ましい上限は５００ｎｍ以下である。
【００４０】
更に本発明では、酸化物半導体層４側に接する第１のソース電極・ドレイン電極５ａの膜厚を２０ｎｍ以上、１００ｎｍ以下にすることも重要である。第１のソース電極・ドレイン電極５ａの膜厚が２０ｎｍ未満になると、たとえ、ステップ幅が上記範囲を満足する場合であっても、図３Ｃの模式図に示すように、水素が酸化物半導体層４中に侵入してしまう。また、保護膜のカバレッジも良好でない。その結果、ストレス印加後のΔＶｔｈが大きくなり、ストレス耐性が低下する（後記する表１のＮｏ．５を参照）。ステップ幅が本発明の要件を満足し、且つ、第１のソース電極・ドレイン電極５ａの膜厚が２０ｎｍ以上であれば、ΔＶｔｈの変動も見られず、良好なストレス耐性が得られる（後記する表１のＮｏ．２、４、６、７、９〜１６を参照）。第１のソース電極・ドレイン電極５ａの好ましい膜厚は３０ｎｍ以上である。
【００４１】
但し、第１のソース電極・ドレイン電極５ａの膜厚が１００ｎｍを超えると、ソース電極・ドレイン電極全体の抵抗値が増加し、ＴＦＴの表示品位が低下するという問題が生じる。また、上記膜厚が大きくなると、ソース電極・ドレイン電極をエッチングするときの微細加工性に劣るという問題もある。また、本発明のようにソース電極・ドレイン電極を二層以上の積層構造にすると、酸化物半導体層に接するソース電極・ドレイン電極全体の抵抗率は、その上に形成される第２のソース電極・ドレイン電極に比べて抵抗率が高くなるため、第１のソース電極・ドレイン電極５ａの膜厚を厚くすると、抵抗率の低い第２のソース電極・ドレイン電極５ｂの膜厚が制限され、ソース電極・ドレイン電極５全体の抵抗値が増加する。第１のソース電極・ドレイン電極５ａの好ましい膜厚は５０ｎｍ以下である。
【００４２】
なお、ソース電極・ドレイン電極５全体（合計膜厚）に占める、上記第１のソース電極・ドレイン電極５ａの膜厚の比率は、上述した抵抗値増加の防止および微細加工性などの観点から、おおむね、３０％以下に制御することが好ましい。
【００４３】
本発明におけるソース電極・ドレイン電極５全体の好ましい膜厚は、３００〜６００ｎｍであり、より好ましくは４００〜６００ｎｍである。
【００４４】
以上、本発明を特徴付けるソース電極・ドレイン電極の形状および膜厚について説明した。
【００４５】
次に、上記形状のソース電極・ドレイン電極を形成する方法について説明する。本発明を特徴付けるソース電極・ドレイン電極の形状は、要するに、第１のソース電極・ドレイン電極が第２のソース電極・ドレイン電極との関係で所定のステップ幅を有するように、ステップ状に形成されていれば良く、上記形状にするための様々な公知の手段を採用することができる。
【００４６】
具体的には、下記（ｉ）〜（ｉｉ）の方法が好適に用いられる。下記（ｉ）〜（ｉｉ）の方法は、単独で行なっても良いし、二種以上を組み合わせて用いることもできる。勿論、本発明は以下の方法に限定する趣旨ではなく、上記以外の公知の手段を採用することもできる。例えば、エッチング速度向上手段や公知のエッチング速度低減手段などを組み合わせて用いることもできる。
【００４７】
（ｉ）第１のソース電極・ドレイン電極５ａ、および第２のソース電極・ドレイン電極５ｂの構成材料として、ウェットエッチング選択比の異なる材料を用いる方法が挙げられる。具体的には、第１のソース電極・ドレイン電極５ａのウェットエッチング選択比が、第２のソース電極・ドレイン電極のウェットエッチング選択比に比べて小さい材料を用いれば良く、これにより、第２のソース電極・ドレイン電極５ｂに比べてステップ幅の分だけ伸長された第１のソース電極・ドレイン電極５ａが得られる。
【００４８】
第１のソース電極・ドレイン電極５ａを構成する好ましい材料として、Ｍｏ、Ｔｉ、Ｃｒ、Ｔａ、Ｗ、若しくはこれらの少なくとも一種を含む合金；または、酸化物透明導電膜が挙げられる。上記合金として、例えば、Ｍｏ−Ｎｂ合金、Ｍｏ−Ｔｉ合金、Ｍｏ−Ｔａ合金、Ｍｏ−Ｗ合金など挙げられる。また、上記酸化物透明導電膜として、例えば、ＩＴＯ、ＩＺＯ、ＩＧＯ、ＡＺＯなどが挙げられる。具体的には、各ソース電極・ドレイン電極に用いられる材料のウェットエッチング選択比が上記関係を満足するように、使用するエッチャントとの関係で、適切な組み合わせを選択すれば良い。
【００４９】
一般に金属を合金化するとエッチング速度が速くなるため、金属と合金材料の組み合わせ、或いは、異なる種類の合金材料を用いることが推奨される。異なる種類の合金材料の組み合わせ例として、例えば、エッチング速度の速いＡｌ合金と、エッチング速度の遅いＭｏの組み合わせが挙げられる。エッチング速度の速いＡｌ合金として、例えば、Ａｌ−Ｎｉ系合金（Ａｌ−Ｎｉ合金、更にＮｄなどの希土類元素を含むＡｌ−Ｎｉ−希土類元素合金など）などが挙げられる。或いは、反応性スパッタ法により形成した窒化モリブデンも、エッチング速度が遅くなるため、用いることができる。
【００５０】
また、一般に酸化物透明導電膜は、金属に比べてエッチング速度が遅い。そのため、エッチング速度の遅い酸化物透明導電膜と、エッチング速度の速い金属または合金を組み合わせて用いることもできる。
【００５１】
例えば、後記する表１のＮｏ．１４では、第２のソース電極・ドレイン電極５ｂ用材料としてＣｕを用い、第１のソース電極・ドレイン電極５ａ用材料としてＭｏを用いている。これは、Ｃｕについて、過水系エッチャント（具体的には、過酸化水素水と酸を混合したエッチング液）に対するエッチング速度がＭｏに比べて速く、サイドエッチング量が大きくなるためである。
【００５２】
また、後記する表１のＮｏ．１２では、第２のソース電極・ドレイン電極５ｂ用材料としてＡｌを用い、第１のソース電極・ドレイン電極５ａ用材料としてＩＺＯを用いた。これは、Ａｌについて、リン酸と硝酸と酢酸の混酸などの、混酸系エッチャントに対するエッチング速度がＩＺＯに比べて速く、サイドエッチング量が大きいためである。ＩＺＯの代わりに他の酸化物透明導電膜を用いることもできる。
【００５３】
第１のソース電極・ドレイン電極５ａと第２のソース電極・ドレイン電極５ｂの好ましい組み合わせ例（第２のソース電極・ドレイン電極５ｂ／第１のソース電極・ドレイン電極５ａ）は、後記する表１のＮｏ．２、４、６、７、９〜１６を含め、以下のとおりである。
Ｃｕ／酸化物透明導電膜（例えば、ＩＺＯ、ＩＴＯなど）
Ａｌ／前述した酸化物透明導電膜
Ａｌ／Ｔｉ
Ａｌ合金（Ａｌ−Ｎｉ合金、Ｎｄなどの希土類元素を含むＡｌ−Ｎｉ−希土類元素合金などのＡｌ−Ｎｉ系合金）／Ｍｏ
前述したＡｌ合金／Ｔｉ
前述したＡｌ合金／酸化物透明導電膜（例えば、ＩＺＯ、ＩＴＯなど）
Ｍｏ合金（Ｍｏ−Ｎｂ合金、Ｍｏ−Ｔｉ合金など）／前述したＡｌ合金
【００５４】
（ｉｉ）或いは、組み合わせの種類に応じて、エッチング速度の異なる二段階エッチングを行なっても良い。この場合、使用する各材料の種類は特に限定されず、上述したようにウェットエッチング選択比が上記（ｉ）の関係を満足するものを用いても良いし、また、上記関係を満足しないものを用いても良い。
【００５５】
本発明のＢＣＥ型ＴＦＴは、ソース電極・ドレイン電極の形状および膜厚を制御したところに特徴があり、それ以外の構成は特に限定されず、本発明の技術分野において通常用いられるものを採用することができる。
【００５６】
まず、本発明に用いられる酸化物半導体層は、Ｉｎ、Ｚｎ、Ｇａ、およびＳｎよりなる群から選択される少なくとも一種以上の元素を含むことが好ましい。より好ましい酸化物半導体層は、Ｉｎ、Ｚｎ、Ｇａ、およびＳｎから構成されるＩＧＺＴＯである。
【００５７】
ここで、Ｉｎは電気伝導性（特にキャリア濃度の増加）、Ｇａは酸素欠損の低減、Ｚｎは酸化物薄膜のアモルファス化に寄与していると考えられている。また、ＩＧＺＯ中にＳｎを添加することにより、例えば、ＡｌやＭｏからなるソース電極・ドレイン電極のエッチングに用いられるウェットエッチング液（例えば、リン酸と硝酸と酢酸の混酸液）に対するエッチング選択性が向上すると考えられている。
【００５８】
上記ＩＧＺＴＯにおいて、全金属元素に対するＳｎの好ましい原子比（Ｓｎ比）は、０．１５〜０．３０の範囲である。上述したＳｎ比の好ましい下限は、前述した特許文献１に規定するＳｎ比の上限（０．１０）を超えるものであり、これにより、上記ウェットエッチング液によるＩＧＺＴＯ表面のダメージが軽減され、特に光やバイアスなどに対するストレス耐性が向上する。但し、上記Ｓｎ比の上限が０．３を超えると、エッチング残渣などの問題がある。より好ましいＳｎの原子比は、０．１５〜０．２０である。
【００５９】
前述した特許文献１との関係について、もう少し詳しく説明する。すなわち、特許文献文献１にも、ＩＧＺＯにＳｎを添加したＢＣＥ型ＴＦＴが開示されている。しかしながら、特許文献１では、本発明のように光やバイアスに対するストレス耐性の向上は全く意図していない。特にＢＣＥ型ＴＦＴでは、前述したように、ソース電極・ドレイン電極用エッチング液（例えば、リン酸、硝酸、酢酸の混酸）による酸化物半導体層表面のダメージが、ストレス耐性に対して大きな影響を及ぼすことが、本発明者らの実験結果によって明らかになったが、この知見に関する記載も一切ない。そのため、特許文献１のようなＳｎ比の少ないＩＧＺＴＯを用いてＢＣＥ型ＴＦＴを製造すると、ΔＶｔｈが大きく増加し、ストレス耐性が低下すると考えられる。
【００６０】
Ｓｎ以外の金属元素について、全金属元素に対する各金属元素の好ましい原子％比は、以下のとおりである。
Ｉｎ：１０〜３０
Ｇａ：１０〜３０
Ｚｎ：３０〜６０
【００６１】
上記酸化物半導体層の密度は、６．０ｇ／ｃｍ3以上であることが好ましい。酸化物半導体層の密度が高くなると膜中の欠陥が減少して膜質が向上する。その結果、ＴＦＴ素子の電界効果移動度が大きく増加し、電気伝導性も高くなり、安定性が向上する。上記酸化物半導体層の密度は高い程良く、より好ましくは６．１ｇ／ｃｍ3以上であり、更に好ましくは６．２ｇ／ｃｍ3以上である。
【００６２】
なお、酸化物半導体層の密度は、ＸＲＲ（Ｘ線反射率法）を用い、以下のようにして側測定することができる。
【００６３】
まず、測定用試料として、ガラス基板上に所定の酸化物を下記スパッタリング条件で成膜した（膜厚１００ｎｍ）後、ＴＦＴ製造過程におけるプレアニール処理（後述する。）を模擬して、プレアニール処理と同じ熱処理を施したものを準備する。
・スパッタガス圧：１ｍＴｏｒｒ、３ｍＴｏｒｒまたは５ｍＴｏｒｒ
・酸素分圧：１００×Ｏ2／（Ａｒ＋Ｏ2）＝２％
・成膜パワー密度：ＤＣ２．５５Ｗ／ｃｍ2
・熱処理：大気雰囲気にて３５０℃で１時間
【００６４】
次いで、下記条件により、酸化物半導体層の密度を測定する。
・分析装置：（株）リガク製水平型Ｘ線回折装置ＳｍａｒｔＬａｂ
・ターゲット：Ｃｕ（線源：Ｋα線）
・ターゲット出力：４５ｋＶ−２００ｍＡ
【００６５】
上記酸化物半導体層の好ましい膜厚は１０ｎｍ以上２００ｎｍ以下であり、より好ましくは２０ｎｍ以上８０ｎｍ以下である。
【００６６】
本発明に用いられる基板の種類は特に限定されず、例えば、ガラス基板、シリコン基板、樹脂基板などが挙げられる。
【００６７】
本発明に用いられるゲート電極の種類は特に限定されず、例えば、電気抵抗率の低いＡｌやＣｕの金属；耐熱性の高いＭｏ、Ｃｒ、Ｔｉなどの高融点金属、またはこれらの合金を好ましく用いることができる。
【００６８】
本発明に用いられるゲート絶縁膜の種類は特に限定されず、例えば、シリコン窒化膜（ＳｉＮ）、シリコン酸化膜（ＳｉＯ2）、シリコン酸窒化膜（ＳｉＯＮ）などが代表的に例示される。そのほか、Ａｌ2Ｏ3やＹ2Ｏ3などの酸化物や、これらを積層したものを用いることもできる。
【００６９】
本発明に用いられる保護膜の種類は特に限定されず、例えば、シリコン窒化膜（ＳｉＮ）、シリコン酸化膜（ＳｉＯ2）、シリコン酸窒化膜（ＳｉＯＮ）、またはこれらを積層したものが挙げられる。
【００７０】
次に、図１のＢＣＥ型ＴＦＴを参照しながら、上記ＴＦＴの製造方法の実施形態を説明する。但し、以下の製造方法は、本発明の好ましい実施形態の一例を示すものであり、これに限定する趣旨ではない。
【００７１】
図１のＢＣＥ型ＴＦＴでは、基板１上にゲート電極２およびゲート絶縁膜３が形成され、その上に酸化物半導体層４が形成されている。酸化物半導体層４上にはソース電極・ドレイン電極５が形成され、その上に保護膜（絶縁膜）６が形成され、コンタクトホール７を介して透明導電膜８がドレイン電極５に電気的に接続されている。ソース電極・ドレイン電極５の上には、図２に示すエッチストッパー層９は有していない。
【００７２】
まず、基板１上にゲート電極２およびゲート絶縁膜３を形成する。これらの形成方法は特に限定されず、通常用いられる方法を採用することができる。例えば、スパッタリングターゲット法、ＣＶＤ法などが挙げられる。
【００７３】
次いで酸化物半導体層４を形成する。酸化物半導体層は、薄膜と同じ組成のスパッタリングターゲットを用いたＤＣスパッタリング法またはＲＦスパッタリング法により成膜することが好ましい。あるいは、組成の異なる複数種類のスパッタリングターゲットを同時放電するコスパッタ法により成膜しても良い。上記スパッタリングターゲットは、例えば、粉末焼結法によって成膜することができる。
【００７４】
前述したように酸化物半導体層の好ましい密度は６．０ｇ／ｃｍ3以上である。このような酸化物を成膜するためには、スパッタリング成膜時のガス圧、スパッタリングターゲットへの投入パワー、スパッタリング成膜時の基板温度などを適切に制御することが好ましい。
【００７５】
例えば、スパッタリング成膜時のガス圧を低くするとスパッタ原子同士の散乱がなくなり、緻密（高密度）な膜を成膜できると考えられる。そのため、成膜時のガス圧は低い程よく、おおむね１〜３ｍＴｏｒｒの範囲内に制御することが推奨される。
【００７６】
また、スパッタリングターゲットへの投入パワーも低い程よく、おおむね２．０Ｗ／ｃｍ2以上に設定することが推奨される。
【００７７】
また、スパッタリング成膜時の基板温度は、おおむね室温〜２００℃の範囲内に制御することが推奨される。
【００７８】
また、スパッタリング成膜時の酸素添加量は、半導体層として動作を示すよう、スパッタリング装置、ターゲット組成、ＴＦＴ作製プロセスなどに応じて適切に制御すれば良いが、酸化物半導体のキャリア濃度が、おおむね１０15〜１０16ｃｍ-3となるように制御することが好ましい。
【００７９】
更に、酸化物半導体層の密度は、成膜後の熱処理条件によっても影響を受けるため、成膜後の熱処理条件も適切に制御することが好ましい。成膜後の熱処理条件は、例えば、大気雰囲気下にて、おおむね、２５０〜４００℃で１０分〜３時間行なうことが推奨される。このような熱処理は、例えばＴＦＴの製造過程における熱履歴において制御することも可能である。例えば、後述するプレアニール処理（酸化物半導体層をウェットエッチングした後のパターニング直後に行なわれる熱処理）を行なうことによって膜密度が向上する。
【００８０】
酸化物半導体層４をウェットエッチングした後、パターニングする。酸化物半導体層用ウェットエッチング液としては、例えば、蓚酸などが用いられる。
【００８１】
本発明では、上記パターニングの直後に、酸化物半導体層４の膜質改善のために熱処理（プレアニール）を行うことが好ましく、これにより、トランジスタ特性のオン電流および電界効果移動度が上昇し、トランジスタ性能が向上するようになる。好ましいプレアニール条件は、大気雰囲気下または水蒸気雰囲気下にて、加熱温度：約２５０〜４００℃、加熱時間：約１０分〜１時間である。
【００８２】
必要に応じて上記プレアニールを行なった後、ソース電極・ドレイン電極５を形成する。ソース電極・ドレイン電極の種類は前述したとおりである。ソース電極・ドレイン電極５の形成方法としては、例えばマグネトロンスパッタリング法によって金属薄膜を成膜した後、フォトリソグラフィによりパターニングし、ウェットエッチングを行なって電極を形成することができる。
【００８３】
具体的には、ソース電極・ドレイン電極５が金属薄膜のみからなる場合は、例えばマグネトロンスパッタリング法によって金属薄膜を成膜した後、フォトリソグラフィおよび酸系エッチング液を用いたウェットエッチング（酸エッチング）によりパターニングして形成することができる。また、ソース電極・ドレイン電極５が、導電性酸化物層と金属膜の積層である場合は、前記導電性酸化物層の単層、および金属膜を積層させた後、フォトリソグラフィおよび酸系エッチング液を用いたウェットエッチング（酸エッチング）によりパターニングして形成することができる。或いは、ソース電極・ドレイン電極のエッチング法として、ドライエッチング法を用いてもよい。
【００８４】
ソース電極・ドレイン電極用ウェットエッチング液としては、例えば、リン酸、硝酸、および酢酸の混合液（りん硝酢酸）などが挙げられる。
【００８５】
上記のウェットエッチング後、酸化処理を行なうことが好ましい。これにより、上記ウェットエッチング液による酸化物半導体層表面のダメージが修復され、ウェットエッチング前の表面状態に回復（リカバー）する。その結果、ＢＣＥ型ＴＦＴであっても、優れたＴＦＴ特性が得られる。
【００８６】
詳細には、ウェットエッチング直後に酸化処理を行なうことが好ましい。酸化処理としては、後記する熱処理、またはバックチャネル側へのＮ2Ｏガスによるプラズマ処理が挙げられる。好ましくは、熱処理とＮ2Ｏガスによるプラズマ処理を両方行う。この場合、熱処理とＮ2Ｏガスによるプラズマ処理の順序は特に限定されない。
【００８７】
上記熱処理は、次の条件で行うことが挙げられる。加熱雰囲気は、例えば水蒸気雰囲気、酸素雰囲気とすることが好ましい。加熱温度は、１３０℃以上とすることが好ましい。より好ましくは２５０℃以上であり、更に好ましくは３００℃以上である。一方、加熱温度が高すぎると、ソース電極・ドレイン電極を構成する材料が変質しやすい。よって加熱温度は４００℃以下とすることが好ましい。より好ましくは３８０℃以下であり、更に好ましくは３５０℃以下である。上記加熱温度での保持時間（加熱時間）は、５分以上とすることが好ましい。より好ましくは６０分以上である。上記加熱時間が長すぎてもスループットが悪く、一定以上の効果は期待できないので、上記加熱時間は、１２０分以下とすることが好ましく、より好ましくは９０分以下である。推奨される熱処理の一例として、例えば、大気雰囲気、３５０℃程度の温度にて６０分程度の時間、加熱処理することが挙げられる。
【００８８】
上記Ｎ2Ｏガスによるプラズマ処理は、例えば、パワー：１００Ｗ、ガス圧：１３３Ｐａ、処理温度：２００℃、処理時間：１０秒〜２０分の条件で実施することが好ましい。
【００８９】
次に、酸化物半導体層４の上に保護膜（絶縁膜）６をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって成膜する。酸化物半導体膜の表面は、ＣＶＤによるプラズマダメージによって容易に導通化してしまう（おそらく酸化物半導体表面に生成される酸素欠損が電子ドナーとなるためと推察される。）ため、保護膜の成膜前にＮ2Ｏプラズマ照射を行うことが好ましい。Ｎ2Ｏプラズマの照射条件は、例えば、下記文献に記載の条件を採用することができる。後記する実施例では、保護膜の成膜前に、下記文献に記載の条件にて、Ｎ2Ｏプラズマ照射を行った。
Ｊ．Ｐａｒｋら、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，９３，０５３５０５（２００８）。
【００９０】
次に、コンタクトホール７を介して透明導電膜８をドレイン電極５に電気的に接続する。透明導電膜８およびドレイン電極５の種類は特に限定されず、通常用いられるものを使用することができる。ドレイン電極５としては、例えば前述したソース電極・ドレイン電極で例示したものを用いることができる。
【実施例】
【００９１】
以下、実施例を挙げて本発明をより具体的に説明するが、本発明は下記実施例によって制限されず、前・後記の趣旨に適合し得る範囲で変更を加えて実施することも可能であり、それらはいずれも本発明の技術的範囲に包含される。
【００９２】
以下の方法により、表１に記載の様々なソース電極・ドレイン電極を備えた図１のＢＣＥ型ＴＦＴ（Ｎｏ．１〜１６）を作製し、種々の特性を測定した。
【００９３】
まず、ガラス基板１（コーニング社製イーグル２０００、直径１００ｍｍ×厚さ０．７ｍｍ）上に、ゲート電極２としてＭｏ薄膜を１００ｎｍ、およびゲート絶縁膜３としてＳｉＯ2を２００ｎｍ、順次成膜した。ゲート電極２は、純Ｍｏのスパッタリングターゲットを使用してＤＣスパッタ法により形成した。スパッタリングの条件は、室温で成膜パワー密度：３．８Ｗ／ｃｍ2、ガス圧を２ｍＴｏｒｒ、Ａｒガス流量を２０ｓｃｃｍとした。また、ゲート絶縁膜３はプラズマＣＶＤ法を用い、キャリアガス：ＳｉＨ4とＮ2Ｏの混合ガス、成膜パワー：１．２７Ｗ／ｃｍ2、成膜温度：３２０℃にて成膜した。成膜時のガス圧は１３３Ｐａとした。
【００９４】
次に、酸化物半導体層４として、Ｉｎ、Ｚｎ、Ｇａ、ＳｎおよびＯから構成される酸化物薄膜４０ｎｍ［全金属元素に対する原子比（％）で、Ｓｎ：Ｚｎ：Ｉｎ：Ｇａ＝１９．４：４７．２：１６．６：１６．８］を形成した。具体的には、上記酸化物と同じ組成の酸化物ターゲットを用い、直流放電を用いたスパッタリング法によって酸化物半導体薄膜４を形成した。
【００９５】
スパッタリングに使用した装置は（株）アルバック製「ＣＳ−２００」であり、スパッタリング条件は以下のとおりである。
・基板温度：室温
・ガス圧：１ｍＴｏｒｒ
・酸素分圧：Ｏ2／（Ａｒ＋Ｏ2）＝４％
・成膜パワー密度：２．５５Ｗ／ｃｍ2
【００９６】
上記のようにして酸化物半導体層４を成膜した後、フォトリソグラフィおよびウェットエッチングによりパターニングを行った。ウェットエッチャント液としては、関東化学製「ＩＴＯ−０７Ｎ」（シュウ酸と水の混合液）を使用した。液温は室温とした。本実施例では、実験を行ったすべての酸化物薄膜について、ウェットエッチングによる残渣はなく、適切にエッチングできたことを確認している。
【００９７】
酸化物半導体層４をパターニングした後、酸化物半導体層４の膜質を向上させるため、プレアニール処理を行った。プレアニールは、大気雰囲気にて、３５０℃で１時間行なった。
【００９８】
次に、表１に記載の様々なソース電極・ドレイン電極を酸化物半導体層４の上に成膜した。Ｎｏ．１〜１６のうち、Ｎｏ．１は純Ｍｏ単層のソース電極・ドレイン電極（従来例、膜厚２００ｎｍ）を有する例であり、Ｎｏ．２〜１６は、第１のソース電極・ドレイン電極５ａ、および第２のソース電極・ドレイン電極５ｂから構成される二層構造のソース電極・ドレイン電極（合計膜厚３００ｎｍ）を有する例である。Ｎｏ．２〜１６では、各ソース電極・ドレイン電極用の材料として、それぞれ、表１に記載の金属、合金、または酸化物導電膜を用いた。それぞれの詳細なソース電極・ドレイン電極の形成方法は、以下のとおりである。
【００９９】
（Ｎｏ．１）
まず、純Ｍｏ膜を酸化物半導体層４上に成膜した。詳細には、前述したゲート電極と同じ条件でＤＣスパッタ法により、純Ｍｏ膜２００ｎｍを形成した。次いで、フォトリソグラフィおよびウェットエッチングによるパターニングを行ない、純Ｍｏ単層のソース電極・ドレイン電極を形成した。エッチング液としては、リン酸、硝酸、および酢酸の混酸エッチャントを用いた。
【０１００】
（Ｎｏ．２〜８）
Ｎｏ．２〜８は、第１のソース電極・ドレイン電極５ａ用材料として純Ｍｏ、第２のソース電極・ドレイン電極５ｂ用材料として、Ａｌ−Ｎｉ−Ｎｄ合金を用いた例である。
【０１０１】
まず、純Ｍｏ膜を、前述したゲート電極と同じ条件でＤＣスパッタ法により形成した。純Ｍｏ膜の膜厚は、スパッタリング時間を調整することにより制御した。
【０１０２】
次に、Ａｌ−Ｎｉ−Ｎｄ合金膜（Ｎｉを３原子％、Ｎｄを０．６原子％含むＡｌ合金）を、同一組成のスパッタリングターゲットを使用してＤＣスパッタ法により形成した。スパッタリングの条件は、投入パワー：ＤＣ３００Ｗ，キャリアガス：Ａｒ，ガス圧：２ｍＴｏｒｒ，基板温度：室温とした。Ａｌ−Ｎｉ−Ｎｄ合金膜の膜厚は、スパッタリング時間を調整することにより制御した。
【０１０３】
その後、フォトリソグラフィおよびウェットエッチングによりパターニングを行なった。ここでは、ソース電極・ドレイン電極用材料として用いたＭｏとＡｌ−Ｎｉ−Ｎｄ合金との選択比が大きくなるようにリン酸、硝酸、酢酸、水の配合比率（重量％）が７０：１．９：１０：１８．１に調整されたりん硝酢酸を用い、エッチングを行なうと共に、エッチング液の温度とオーバーエッチング時間を調整し、所定のステップ幅となるように第２のソース電極・ドレイン電極５ｂのサイドエッチング量を制御した。
【０１０４】
（Ｎｏ．９）
Ｎｏ．９は、前述したＮｏ．２〜８において、第１のソース電極・ドレイン電極５ａ用材料として純Ｍｏの代わりに純Ｔｉを用いた例である。
【０１０５】
まず、純Ｔｉ膜を、純Ｔｉのスパッタリングターゲットを用いてＤＣスパッタ法により形成した。詳細なスパッタリング条件は以下のとおりである。
投入パワー：ＤＣ３００Ｗ，スパッタガス：Ａｒ，ガス圧：２ｍＴｏｒｒ，基板温度：室温
【０１０６】
次に、前述したＮｏ．２〜８と同様にして、Ａｌ−Ｎｉ−Ｎｄ合金膜（膜厚２５０ｎｍ）を形成した。
【０１０７】
その後、フォトリソグラフィおよびウェットエッチングによりパターニングを行なった。ここでは、ソース電極・ドレイン電極用材料として用いたＴｉとＡｌ−Ｎｉ−Ｎｄ合金との選択比が大きいフッ化水素酸添加Ａｌエッチング液を用いると共に、エッチング液の温度とオーバーエッチング時間を調整し、所定のステップ幅となるように第２のソース電極・ドレイン電極５ｂのサイドエッチング量を制御した。
【０１０８】
（Ｎｏ．１０）
Ｎｏ．１０は、前述したＮｏ．２〜８において、第１のソース電極・ドレイン電極５ａ用材料として純Ｍｏの代わりにＩＴＯを用いた例である。
【０１０９】
まず、ＩＴＯ膜（酸化物の質量比で、Ｉｎ2Ｏ3：ＳｎＯ＝９０：１０）を、当該膜と同じ組成の酸化物ターゲットを使用してＤＣスパッタ法により形成した。詳細には、ターゲットサイズ：φ１０１．６ｍｍ、投入パワー：ＤＣ２００Ｗ、ガス圧：２ｍＴｏｒｒ、ガス流量：Ａｒ／Ｏ2＝２４／１ｓｃｃｍ、基板温度：室温の条件で形成した。
【０１１０】
次に、前述したＮｏ．２〜８と同様にして、Ａｌ−Ｎｉ−Ｎｄ合金膜（膜厚２５０ｎｍ）を形成した。
【０１１１】
その後、フォトリソグラフィおよびウェットエッチングによりパターニングを行なった。ここでは、ソース電極・ドレイン電極用材料として用いたＩＴＯとＡｌ−Ｎｉ−Ｎｄ合金との二段階エッチングを行うため、Ａｌ−Ｎｉ−Ｎｄ合金はりん硝酢酸［配合比率（重量％）は、リン酸、硝酸、酢酸、水＝７０：１．９：１０：１８．１］でエッチングし、ＩＴＯは蓚酸でエッチングすると共に、エッチング液の温度とオーバーエッチング時間を調整し、所定のステップ幅となるように第２のソース電極・ドレイン電極５ｂのサイドエッチング量を制御した。
【０１１２】
（Ｎｏ．１１）
Ｎｏ．１１は、前述したＮｏ．１０において、第１のソース電極・ドレイン電極５ａ用材料としてＩＴＯの代わりにＩＺＯを用いた例である。
【０１１３】
まず、ＩＺＯ膜（全金属に対する質量比で、Ｉｎ：Ｚｎ＝７０：３０）を、当該膜と同じ組成の酸化物ターゲットを使用してＤＣスパッタ法により形成した。スパッタリングターゲットの条件は、前述したＮｏ．１０と同じである。
【０１１４】
次に、前述したＮｏ．２〜８と同様にして、Ａｌ−Ｎｉ−Ｎｄ合金膜（膜厚２５０ｎｍ）を形成した。
【０１１５】
その後、フォトリソグラフィおよびウェットエッチングによりパターニングを行なった。ここでは、エッチング液として、ソース電極・ドレイン電極用材料として用いたＩＺＯとＡｌ−Ｎｉ−Ｎｄ合金との選択比が大きくなるよう、リン酸、硝酸、酢酸、水の配合比（重量％）を７０：８：１０：１２に調整したりん硝酢酸を用いると共に、エッチング液の温度とオーバーエッチング時間を調整し、所定のステップ幅となるように第２のソース電極・ドレイン電極５ｂのサイドエッチング量を制御した。
【０１１６】
（Ｎｏ．１２）
Ｎｏ．１２は、前述したＮｏ．１１において、第２のソース電極・ドレイン電極５ｂ用材料としてＡｌ−Ｎｉ−Ｎｄ合金の代わりに純Ａｌを用いた例である。
【０１１７】
まず、前述したＮｏ．１１と同様にして、ＩＺＯ膜（全金属に対する質量比で、Ｉｎ：Ｚｎ＝７０：３０）を形成した。
【０１１８】
次に、純Ａｌ膜を、純Ａｌのスパッタリングターゲットを使用してＤＣスパッタ法により形成した。詳細なスパッタリング条件は以下のとおりである。
投入パワー：ＤＣ３００Ｗ，スパッタガス：Ａｒ，ガス圧：２ｍＴｏｒｒ，基板温度：室温
【０１１９】
その後、フォトリソグラフィおよびウェットエッチングによりパターニングを行なった。ここでは、エッチング液として、ソース電極・ドレイン電極用材料として用いたＩＺＯとＡｌとの選択比が大きくなるようにリン酸、硝酸、酢酸、水の配合比（質量％）が７０：８：１０：１２に調整されたりん硝酢酸を用いると共に、エッチング液の温度とオーバーエッチング時間を調整し、所定のステップ幅となるように第２のソース電極・ドレイン電極５ｂのサイドエッチング量を制御した。
【０１２０】
（Ｎｏ．１３）
Ｎｏ．１３は、前述したＮｏ．１２において、第２のソース電極・ドレイン電極５ｂ用材料として純Ａｌの代わりに純Ｃｕを用いた例である。
【０１２１】
まず、前述したＮｏ．１１と同様にして、ＩＺＯ膜（全金属に対する質量比で、Ｉｎ：Ｚｎ＝７０：３０）を形成した。
【０１２２】
次に、純Ｃｕ膜を、純Ｃｕのスパッタリングターゲットを使用してＤＣスパッタ法により形成した。詳細なスパッタリング条件は以下のとおりである。
投入パワー：ＤＣ３００Ｗ，スパッタガス：Ａｒ，ガス圧：２ｍＴｏｒｒ，基板温度：室温
【０１２３】
その後、フォトリソグラフィおよびウェットエッチングによりパターニングを行なった。ここでは、エッチング液として、ソース電極・ドレイン電極用材料として用いたＩＺＯとＣｕとの選択比が大きいＣｕＯ2（関東化学社製）を用いると共に、エッチング液の温度とオーバーエッチング時間を調整し、所定のステップ幅となるように第２のソース電極・ドレイン電極５ｂのサイドエッチング量を制御した。
【０１２４】
（Ｎｏ．１４）
Ｎｏ．１４は、前述したＮｏ．１３において、第１のソース電極・ドレイン電極５ａ用材料としてＩＺＯの代わりに純Ｍｏを用いた例である。
【０１２５】
まず、前述したＮｏ．１と同様にして、純Ｍｏ膜（膜厚５０ｎｍ）を形成した。
【０１２６】
次に、前述したＮｏ．１３と同様にして、純Ｃｕ膜を形成した。
投入パワー：ＤＣ３００Ｗ，スパッタガス：Ａｒ，ガス圧：２ｍＴｏｒｒ，基板温度：室温
【０１２７】
その後、フォトリソグラフィおよびウェットエッチングによりパターニングを行なった。ここでは、エッチング液として、ソース電極・ドレイン電極用材料として用いたＭｏとＣｕとの選択比が大きい混酸エッチング液を用いると共に、エッチング液の温度とオーバーエッチング時間を調整し、所定のステップ幅となるように第２のソース電極・ドレイン電極５ｂのサイドエッチング量を制御した。
【０１２８】
（Ｎｏ．１５）
Ｎｏ．１５は、前述したＮｏ．２において、第１のソース電極・ドレイン電極５ａ用材料として純Ｍｏの代わりにＭｏ−Ｎｂ合金を用いた例である。
【０１２９】
まず、Ｍｏ−Ｎｂ合金膜（Ｎｂを８質量％含有するＭｏ合金）を、同一組成のスパッタリングターゲットを使用してＤＣスパッタ法により形成した。スパッタリング条件は、投入パワー：ＤＣ３００Ｗ，キャリアガス：Ａｒ，ガス圧：２ｍＴｏｒｒ，基板温度：室温とした。
【０１３０】
次に、前述したＮｏ．２と同様にして、Ａｌ−Ｎｉ−Ｎｄ合金膜を形成した。
【０１３１】
その後、フォトリソグラフィおよびウェットエッチングによりパターニングを行なった。ここでは、エッチング液として、ソース電極・ドレイン電極用材料として用いたＭｏ−Ｎｂ合金とＡｌ−Ｎｉ−Ｎｄ合金との選択比が大きくなるようにリン酸、硝酸、酢酸、水の配合比（質量％）が７０：１．９：１０：１８．１に調整されたりん硝酢酸を用いると共に、エッチング液の温度とオーバーエッチング時間を調整し、所定のステップ幅となるように第２のソース電極・ドレイン電極５ｂのサイドエッチング量を制御した。なお、Ｍｏ−Ｎｂは純Ｍｏと比較して単膜での上記エッチング液のエッチング速度が小さいため、Ｍｏ材料を選択することはステップ幅の調整にも寄与する。
【０１３２】
（Ｎｏ．１６）
Ｎｏ．１６は、前述したＮｏ．１５において、第１のソース電極・ドレイン電極５ａ用材料としてＭｏ−Ｎｂ合金の代わりにＭｏ−Ｔｉ合金を用いた例である。
【０１３３】
まず、Ｍｏ−Ｔｉ合金膜（Ｔｉを５０質量％含有するＭｏ合金）を、同一組成のスパッタリングターゲットを使用してＤＣスパッタ法により形成した。スパッタリング条件は、投入パワー：ＤＣ３００Ｗ，キャリアガス：Ａｒ，ガス圧：２ｍＴｏｒｒ，基板温度：室温とした。
【０１３４】
次に、前述したＮｏ．２と同様にして、Ａｌ−Ｎｉ−Ｎｄ合金膜を形成した。
【０１３５】
その後、フォトリソグラフィおよびウェットエッチングによりパターニングを行なった。ここでは、ソース電極・ドレイン電極用材料として用いたＭｏ−Ｔｉ合金とＡｌ−Ｎｉ−Ｎｄ合金との二段階エッチングを行うため、Ａｌ−Ｎｉ−Ｎｄ合金はリン酸、硝酸、酢酸、水の配合比（質量％）が７０：１．９：１０：１８．１に調整されたりん硝酢酸でエッチングし、Ｍｏ−Ｔｉ合は過水系エッチング液を用いると共に、エッチング液の温度とオーバーエッチング時間を調整し、所定のステップ幅となるように第２のソース電極・ドレイン電極５ｂのサイドエッチング量を制御した。
【０１３６】
このようにして種々のソース電極・ドレイン電極５を形成した後、ＴＦＴを保護するための保護膜６を形成した。保護膜６として、ＳｉＯｘ（膜厚２００ｎｍ）とＳｉＮｘ（膜厚１５０ｎｍ）の積層膜（合計膜厚１５０ｎｍ）を用いた。上記ＳｉＯｘおよびＳｉＮｘの形成は、前述したゲート絶縁膜の形成に用いたものと同じである。すなわち、ＳｉＯｘ膜の形成にはＮ2ＯおよびＳｉＨ4の混合ガスを用い、ＳｉＮｘ膜の形成にはＳｉＨ4、Ｎ2、ＮＨ3の混合ガスを用いた。いずれの場合も成膜パワーを１００Ｗ、成膜温度を１５０℃とした。
【０１３７】
次にフォトリソグラフィ、およびドライエッチングにより、保護膜６にトランジスタ特性評価用プロービングのためのコンタクトホール７を形成した。次に、ＤＣスパッタリング法を用い、キャリアガス：アルゴンおよび酸素ガスの混合ガス、成膜パワー：２００Ｗ、ガス圧：５ｍＴｏｒｒにてＩＴＯ膜８（膜厚８０ｎｍ）を成膜し、図１のＴＦＴを作製した。
【０１３８】
このようにして得られた各ＴＦＴについて、以下のようにして、（１）トランジスタ特性（ドレイン電流−ゲート電圧特性、Ｉd−Ｖg特性）、（２）しきい値電圧、（３）Ｓ値、（４）電界効果移動度、（５）負バイアスストレス（ＮＢＴＳ）印加後のストレス耐性、（６）ステップ幅、および（７）ソース電極・ドレイン電極の抵抗をそれぞれ、測定した。
【０１３９】
（１）トランジスタ特性の測定
トランジスタ特性の測定は、Ａｇｉｌｅｎｔ  Ｔｅｃｈｎｏｌｏｇｙ社製「ＨＰ４１５６Ｃ」の半導体パラメータアナライザーを使用した。詳細な測定条件は以下のとおりである。
・ソース電圧  ：０Ｖ
・ドレイン電圧：１０Ｖ
・ゲート電圧  ：−３０〜３０Ｖ（測定間隔：０．２５Ｖ）
・基板温度：室温
【０１４０】
（２）しきい値電圧（Ｖｔｈ）
しきい値電圧とは、おおまかにいえば、トランジスタがオフ状態（ドレイン電流の低い状態）からオン状態（ドレイン電流の高い状態）に移行する際のゲート電圧の値である。本実施例では、ドレイン電流が、オン電流とオフ電流の間の１ｎＡ付近であるときの電圧をしきい値電圧と定義した。
【０１４１】
（３）Ｓ値
Ｓ値は、Ｉd−Ｖg特性においてオフ状態からオン状態に立ち上がる際のドレイン電流を一桁増加させるのに必要なゲート電圧の最小値であり、Ｓ値が低いほどドレイン電流の増加が急峻となり、デバイス特性が良好であることを示す。
【０１４２】
（４）電界効果移動度μFE
電界効果移動度μFEは、ＴＦＴ特性からＶd＞Ｖg−ＶTである飽和領域にて導出した。飽和領域ではＶG、ＶTをそれぞれゲート電圧、しきい値電圧、Ｉdをドレイン電流、Ｌ、ＷをそれぞれＴＦＴ素子のチャネル長、チャネル幅、Ｃiをゲート絶縁膜の静電容量、μFEを電界効果移動度とした。μFEは下記（１式）から導出される。本実施例では、飽和領域を満たすゲート電圧付近におけるドレイン電流−ゲート電圧特性（Ｉd−Ｖg特性）から電界効果移動度μFEを導出した。
【０１４３】
【数１】
2015082575.tif 000003
【０１４４】
本実施例では、表１のＮｏ．２の移動度μFE（７．０ｃｍ2／Ｖｓ）の０．７倍以上（すなわち、μＦＥ≧４．９ｃｍ2／Ｖｓ）のものを合格とした。
【０１４５】
（５）ストレス耐性の評価
本実施例では、実際の液晶パネル駆動時の環境（ストレス）を模擬して、ゲート電極に負バイアスをかけ続ける負バイアスストレス（ＮＢＴＳ）印加試験を行った。ストレス印加条件は以下のとおりである。本実施例では、２時間のストレス印加におけるしきい値電圧Ｖｔｈの変動値をしきい値電圧シフト量ΔＶｔｈとし、ＴＦＴ特性におけるストレス耐性の指標とした。本実施例では、表１のＮｏ．１のΔＶｔｈ（６．２５Ｖ）の１．２５分の１以下（すなわち、ΔＶｔｈが５．０Ｖ以下のもの）を良（合格）、ΔＶｔｈが５．０Ｖ超のものを不良（不合格）と評価した。
・ソース電圧：０Ｖ
・ドレイン電圧：１０Ｖ
・ゲート電圧：−２０Ｖ
・基板温度：６０℃
・ストレス印加時間：２時間
【０１４６】
（６）ステップ幅
ステップ幅は、各ＴＦＴの上面および膜厚方向断面をへき開し、ＳＥＭ（走査電子線顕微鏡）にて観察（倍率１０００倍以上）して求めた。
【０１４７】
（７）ソース電極・ドレイン電極の抵抗
ソース電極・ドレイン電極の抵抗を四端子法によって測定した。本実施例では、上記抵抗値が７．０Ωｃｍ以下のものを良（合格）、上記抵抗値が７．０Ωｃｍ超のものを不良（不合格）と評価した。
【０１４８】
これらの結果を表１に示す。なお、表１には最右欄に「総合評価」の欄を設け、移動度、ストレス耐性（ΔＶｔｈ）、ソース電極・ドレイン電極の全てが良のものを「合格」、いずれか一つが不良のものを「不合格」と判定した。
【０１４９】
【表１】
2015082575.tif 000004
【０１５０】
なお、Ｎｏ．１（ソース電極・ドレイン電極がＭｏ単層の従来例）については、Ｉd−Ｖg特性の測定結果を図５に、ストレス耐性の結果を図６に、それぞれ、示す。
【０１５１】
まず、上記Ｎｏ．１について、図５、図６、および表１を参照しながら検討する。
【０１５２】
はじめに図５を参照する。図５には、ソース電極・ドレイン電極にそれぞれ０、１０Ｖ印加し、ゲート電圧を−３０〜３０Ｖまで変化させてドレイン電流を測定したときのＩd−Ｖg特性の測定結果を示している。図５は、３回の測定結果を図示している。図５に示すように、ゲート電圧を負側から正側へ増加させていくと、Ｖg＝−６Ｖ付近でドレイン電流Ｉdが急激に増加している。すなわち、ドレイン電流の低いオフ状態からドレイン電流の高いオン状態へ移行し、良好なスイッチング特性を示していることがわかる。図５のＩd−Ｖg特性から算出した各種特性は、しきい値電圧Ｖｔｈ＝−３．７５Ｖ、Ｓ値＝０．８６Ｖ／ｄｅｃａｄｅ、電界効果移動度μFE＝７．２ｃｍ2／Ｖｓと、良好な結果を示した。
【０１５３】
図６に、成膜直後（ａｓ  ｄｅｐｏ）、負バイアスを０〜７２００秒（２時間）印加したときのストレス耐性（ＮＢＴＳ）の結果を示す。図６より、しきい値電圧Ｖｔｈは、ストレス印加時間の経過と共に負側へシフトしていることが分かる。図６より算出されるΔＶｔｈは６．２５Ｖであり、ストレス耐性が低下した。これは、本実施例ではゲート電極に負バイアスを印加しているが、水素拡散によって生じたアクセプタが半導体中やゲート絶縁膜と半導体層の界面にトラップされるため、Ｖｔｈが負側へシフトしたと考えられる。
【０１５４】
更にＮｏ．１におけるソース電極・ドレイン電極の抵抗は８．０Ωｃｍと、高くなった。
【０１５５】
これに対し、本発明の要件を満足するＮｏ．２、４、６、７、９〜１６は、ＴＦＴ特性およびストレス耐性の両方が良好であった。また、ソース電極・ドレイン電極の抵抗も低かった。
【０１５６】
まず、Ｎｏ．２〜８は、第１のソース電極・ドレイン電極としてＭｏを、第２のソース電極・ドレイン電極としてＡｌ−Ｎｉ−Ｎｄ合金を用いると共に、各ソース電極・ドレイン電極の膜厚、およびステップ幅を、表１に示すように変化させた例である。
【０１５７】
これらのうち、本発明の要件を満足するＮｏ．２、４、６、７は、いずれもＴＦＴ特性およびストレス耐性の両方が良好であった。また、ソース電極・ドレイン電極の抵抗も低かった。
【０１５８】
具体的には、Ｎｏ．２について、Ｉｄ−Ｖｇ特性（図示せず）から算出した各種特性は、しきい値電圧Ｖth＝０．２０Ｖ、Ｓ値＝０．１８Ｖ／ｄｅｃａｄｅ、電界効果移動度μFE＝７．０ｃｍ２／Ｖｓであった。また、ＮＢＴＳによるしきい値電圧のシフト量ΔＶｔｈも１．２５Ｖと良好であり、前述したＮｏ．１のΔＶｔｈ（６．２５Ｖ）に比べて、大幅に改善された。また、ソース電極・ドレイン電極も５．８Ωｃｍと、Ｎｏ．１（８．０Ωｃｍ）に比べて大幅に低下した。
【０１５９】
Ｎｏ．４、６、７についても、表１に示すように良好な特性が得られた。
【０１６０】
一方、Ｎｏ．３はステップ幅が短い例であり、ΔＶｔｈが増加してストレス耐性が低下した。
【０１６１】
また、Ｎｏ．５は第１のソース電極・ドレイン電極の膜厚が薄い例であり、ΔＶｔｈが増加してストレス耐性が低下した。
【０１６２】
一方、Ｎｏ．８は第１のソース電極・ドレイン電極の膜厚が厚い例であり、ΔＶｔｈは良好であったが、ソース電極・ドレイン電極の抵抗が増加した。
【０１６３】
Ｎｏ．９〜１６は、第１および第２のソース電極・ドレイン電極の種類、およびステップ幅を表１に示すように変化させた例である。これらはいずれも、本発明の要件を満足するため、ＴＦＴ特性およびストレス耐性の両方に優れており、ソース電極・ドレイン電極全体の抵抗も低いＴＦＴが得られた。
【０１６４】
表１の結果に基づき、ステップ幅と、移動度およびΔＶｔｈの関係について考察すると、移動度に関しては、ステップ幅の変動による影響は殆ど見られないが、ΔＶｔｈに関しては、ステップ幅を本発明の範囲（２００〜１０００ｎｍ）に制御することにより、本発明の合格基準まで低減できることが分かった。
【０１６５】
以上の結果より、ソース電極・ドレイン電極の形状および膜厚を本発明で規定するように制御することにより、ＴＦＴ特性およびストレス耐性の両方に優れ、且つ、ソース電極・ドレイン電極全体の抵抗も低減できるＢＣＥ型ＴＦＴを実現できることが実証された。
【符号の説明】
【０１６６】
１  基板
２  ゲート電極
３  ゲート絶縁膜
４  酸化物半導体層
５  ソース電極・ドレイン電極
５ａ  第１のソース電極・ドレイン電極
５ｂ  第２のソース電極・ドレイン電極
６  保護膜（絶縁膜）
７  コンタクトホール
８  透明導電膜
９  エッチストッパー層
【図１】
2015082575.tif 000005
【図２】
2015082575.tif 000006
【図３Ａ】
2015082575.tif 000007
【図３Ｂ】
2015082575.tif 000008
【図３Ｃ】
2015082575.tif 000009
【図４】
2015082575.tif 000010
【図５】
2015082575.tif 000011
【図６】
2015082575.tif 000012