(57)【要約】【課題】メモリセルよりデータを読み出した結果、ビット線に残留している電荷を再利用できる半導体記憶装置を提供する。【解決手段】半導体記憶装置１に、複数のビット線ＢＬ０〜ＢＬｎとの間で、電荷の充放電を行うための蓄電素子７を備える。デコーダ・タイミング制御部３及び切替回路６は、リードサイクルの実行が開始されると、読み出し対象となるメモリセルに接続されているビット線ＢＬはリセット回路９による放電を行わせず、プリチャージ回路８がプリチャージ動作を開始する前の所定期間にビット線ＢＬと蓄電素子７とを接続する。また、前記リードサイクルが実行された後にデータ線DATA*の電圧が、前記ビット線ＢＬがプリチャージされた電荷を保持している状態に対応するローレベルを示していれば、ビット線ＢＬと蓄電素子７とを接続する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のワード線（ＷＬ）と、
これら複数のワード線と交差するように配置される複数のビット線（ＢＬ）と、
前記複数のワード線及びビット線の各交点に対応して配置される複数のメモリセルからなるメモリセルアレイ（２）と、
前記複数のビット線に対応して配置され、各ビット線をプリチャージするプリチャージ回路（８）と、
前記複数のビット線に対応して配置され、各ビット線の残留電荷を放電する放電回路（９）と、
リードサイクルが実行された際に、読み出し対象となるメモリセルに接続されているビット線を介して、前記メモリセルに記憶されているデータ値に応じた電圧が出力されるデータ線（DATA）と、
前記複数のビット線との間で、電荷の充放電を行うための蓄電素子（７）と、
リードサイクルの実行が開始されると、読み出し対象となるメモリセルに接続されているビット線については前記放電回路による放電を行わせず、前記プリチャージ回路がプリチャージ動作を開始する前の所定期間に前記ビット線と前記蓄電素子とを接続し、
前記リードサイクルが実行された後に、前記データ線の電圧が、前記ビット線がプリチャージされた電荷を保持している状態に対応するレベルを示していると、前記ビット線と前記蓄電素子とを接続する充放電制御回路（３，６）とを備えることを特徴とする半導体記憶装置。
【請求項２】
前記充放電制御回路は、前記複数のビット線と前記蓄電素子との間に接続されるスイッチ回路（１１）と、ＯＲゲート（１２）と、ＡＮＤゲート（１３）とを備えて構成され、
前記ＯＲゲートの入力端子の一方には、リードサイクルの実行が開始された際に所定時間だけ接続許可信号が与えられ、入力端子の他方には前記ＡＮＤゲートの出力端子が接続されており、
前記ＡＮＤゲートの入力端子の一方には、前記リードサイクルが実行された後に所定時間だけ接続許可信号が与えられ、入力端子の他方には前記データ線が接続されており、
前記スイッチ回路のオンオフ制御は、前記ＯＲゲートの出力信号によって行われることを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のワード線及びビット線の各交点に対応して配置される複数のメモリセルからなるメモリセルアレイを備え、メモリセルからデータの読み出しを行う際に各ビット線をプリチャージする半導体記憶装置に関する。
【背景技術】
【０００２】
例えばＲＯＭのようなメモリからデータを読み出す際には、一般に、読み出し対象となるカラムのビット線をプリチャージしてから読み出す。読み出しデータ値が「１」の場合、プリチャージされた電荷はメモリセルを介して放電されるが、読み出しデータ値が「０」の場合、プリチャージされた電荷はビット線に残留する（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−４５１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、ビット線に残留している電荷は、次のリードサイクルが開始される際に放電されてしまうため、電力が無駄に消費されているという問題があった。
本発明は上記事情に鑑みてなされたものであり、その目的は、メモリセルよりデータを読み出した結果、ビット線に残留している電荷を再利用できる半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００５】
請求項１記載の半導体記憶装置によれば、複数のビット線との間で、電荷の充放電を行うための蓄電素子を備える。そして、充放電制御回路は、リードサイクルの実行が開始されると、読み出し対象となるメモリセルに接続されているビット線については放電回路による放電を行わせず、プリチャージ回路がプリチャージ動作を開始する前の所定期間にビット線と蓄電素子とを接続する。この時、蓄電素子に充電電荷が蓄積されていれば、プリチャージ動作に先立ってビット線を充電することができる。
【０００６】
また、前記リードサイクルが実行された後に、データ線の電圧が、前記ビット線がプリチャージされた電荷を保持している状態に対応するレベルを示していれば、ビット線と蓄電素子とを接続する。すなわち、メモリセルからデータを読み出した結果、ビット線がプリチャージされた電荷を保持している状態でビット線と蓄電素子とを接続すれば、ビット線が保持している電荷を蓄電素子に充電させて回収することができる。これらの作用により、ビット線と蓄電素子との間で残留電荷の転送が行われることになるから、従来はリードサイクルが実行される際に一律に放電されていた電荷を有効利用して、消費電力を低減できる。
【図面の簡単な説明】
【０００７】
【図１】一実施形態であり、半導体記憶装置の構成を概略的に示す機能ブロック図
【図２】半導体記憶装置の構成をより詳細に示す図
【図３】リードサイクルの動作タイミングチャート
【発明を実施するための形態】
【０００８】
以下、一実施形態について図面を参照して説明する。図１に示すように、半導体記憶装置１は、メモリセルアレイ２，デコーダ・タイミング制御部３（充放電制御回路），読み出し回路４，充放電回路部５，切替回路６（充放電制御回路）及び蓄電素子７を備え、例えばマスクＲＯＭとして構成されている。
【０００９】
メモリセルアレイ２は、例えば（ｍ＋１）×（ｎ＋１）個のメモリセルを有している。デコーダ・タイミング制御部３は、外部のＣＰＵ等から読み出しアドレスが入力されるとアドレスデコードを行い、ワード線ＷＬ０〜ＷＬｍを選択すると共に、読み出し回路４，充放電回路部５，切替回路６のそれぞれに制御信号を出力する。
【００１０】
読み出し回路４，充放電回路部５，切替回路６のそれぞれには、ビット線ＢＬ０〜ＢＬｎが接続されている。充放電回路部５は、読み出し回路４がメモリセルアレイ２からデータの読み出しを行う際に、ビット線ＢＬの充放電を行う。切替回路６は、詳細は後述するが、上記データの読み出しを行う際に、ビット線ＢＬ０〜ＢＬｎと蓄電素子７との接続切替え行う。
【００１１】
図２に示すように、充放電回路部５は、プリチャージ回路８とリセット回路９（放電回路）とで構成されている。また、蓄電素子７はコンデンサＣruである。尚、図２に示す各ＭＯＳトランジスタ（以下、単にトランジスタと称す）のシンボルにおいて、ゲートが正論理であるものはＮチャネル型，ゲートが負論理であるものはＰチャネル型を示している。
【００１２】
メモリセルアレイ２は、（ｍ＋１）×（ｎ＋１）個のトランジスタＱＭ００〜ＱＭｍｎにより各メモリセルが構成されている。トランジスタＱＭのソースはグランドに接続されており、ドレインは、保持するデータ値が「１」の場合はビット線ＢＬに接続され、保持するデータ値が「０」の場合は接続がオープンであり、ゲートはワード線ＷＬ０〜ＷＬｍに接続されている。トランジスタＱＭのゲートに接続されているワード線ＷＬがハイレベルになった際に、トランジスタＱＭのドレインがビット線ＢＬに接続されていればデータ値「１」が読み出され、トランジスタＱＭのドレインがオープン状態であればデータ値「０」が読み出される。尚、図２に示す各トランジスタＱＭについて、上記の読み出し結果が異なる状態は反映されていない。
【００１３】
プリチャージ回路８は、（ｎ＋１）個の（ＰチャネルＭＯＳ）トランジスタＱＰ０〜ＱＰｎで構成されており、トランジスタＱＰのソースは電源に接続されており、ドレインはそれぞれビット線ＢＬ０〜ＢＬｎに接続されている。また、トランジスタＱＰのゲートには、それぞれプリチャージ信号PCLK0〜PCLKnが、デコーダ・タイミング制御部３より与えられている。
【００１４】
リセット回路９は、（ｎ＋１）個のトランジスタＱＤ０〜ＱＤｎで構成されており、トランジスタＱＤのソースはグランドに接続されており、ドレインはそれぞれビット線ＢＬ０〜ＢＬｎに接続されている。また、トランジスタＱＤのゲートには、それぞれリセット信号RST0〜RSTnがデコーダ・タイミング制御部３より与えられている。
【００１５】
読み出し回路４は、（ｎ＋１）個のトランジスタＱＲ０〜ＱＲｎと、（ＰチャネルＭＯＳ）トランジスタＱＲｄ及びトランジスタＱＲｇとで構成されている。トランジスタＱＲ０〜ＱＲｎのドレインはデータ線DATA*に接続されており、ソースはグランドに接続され、ゲートはそれぞれビット線ＢＬ０〜ＢＬｎに接続されている。トランジスタＱＲｄ及びＱＲｇのソースは、それぞれ電源及びグランドに接続されており、ドレインはデータ線DATA*に接続されている。そして、トランジスタＱＲｄ及びＱＲｇのゲートには、読み出し信号ＳＥＬがデコーダ・タイミング制御部３より与えられている。
【００１６】
尚、データ線DATA*は、半導体記憶装置１の外部データバスの何れか１ビット分を示している。例えば半導体記憶装置１が８ビットのメモリであれば、データ線DATA*は、DATA0〜DATA7の何れかである。
【００１７】
切替回路６は、ビット線ＢＬ０〜ＢＬｎに対応した（ｎ＋１）個の切替制御部６（０）〜６（ｎ）を備えている。これらの切替制御部６（０）〜６（ｎ）は、アナログスイッチ１１（０〜ｎ），ＯＲゲート１２（０〜ｎ），ＡＮＤゲート１３（０〜ｎ），ＮＯＴゲート１４（０〜ｎ）で構成されている。アナログスイッチ１１（スイッチ回路）は、ビット線ＢＬと蓄電素子７との間に挿入されており、ＯＲゲート１２の出力端子はアナログスイッチ１１のＮチャネル側に直接接続され、Ｐチャネル側にＮＯＴゲート１４を介して接続されている。
【００１８】
ＯＲゲート１２の入力端子の一方には、デコーダ・タイミング制御部３からの接続制御信号RPCLKが与えられており、入力端子の他方はＡＮＤゲート１３の出力端子に接続されている。ＡＮＤゲート１３の入力端子の一方には、デコーダ・タイミング制御部３からの接続制御信号RCLKが与えられており、入力端子の他方（負論理）はデータ線DATA*に接続されている。
【００１９】
次に、本実施形態の作用について説明する。例えばトランジスタＱＭ００に対応するメモリセルが読み出し対象であるとする。図３に示すように、リードサイクルは、（１）「リセット／リユース」，（２）「プリチャージ」，（３）「読み出し」，（４）「データラッチ／リカバリ」の４つのフェーズからなる。
【００２０】
先ず、デコーダ・タイミング制御部３は、「リセット／リユース」において、リセット信号RST0のみをローレベル，その他のリセット信号RST1〜RSTnはハイレベルにする。これにより、読み出し対象のトランジスタＱＭ００に接続されているビット線ＢＬ０はリセット回路９によるリセット（放電）を行わず、その他のビット線ＢＬ１〜ＢＬｎはリセットする。また同時に、接続制御信号RPCLK0のみをハイレベルにする（接続許可信号）。これにより、ＯＲゲート１２（０）の出力信号ＲＵ０がハイレベルとなり、ビット線ＢＬ０が蓄電素子７に接続される。この時、蓄電素子７が過去に充電された電荷を保持していると、その電荷によってビット線ＢＬ０が充電される。この放電により、蓄電素子７の端子電圧Ｖ-Ｃruは若干低下する。
【００２１】
次の「プリチャージ」では、プリチャージ信号PCLK0のみをローレベルにして、ビット線ＢＬ０をプリチャージする。したがって、蓄電素子７より充電された電荷のみではビット線ＢＬ０の電位上昇が不十分であっても、この時点で電位は十分なレベル（ハイ）に上昇する。
【００２２】
続く「読み出し」では、ワード線ＷＬ０がハイレベルになると同時に読み出し信号ＳＥＬがローレベルとなる。この時、トランジスタＱＭ００がオンすれば、図中に破線で示すようにビット線ＢＬ０にプリチャージされた電荷が放電され、ビット線ＢＬ０がローレベルになり、読み出し回路４のトランジスタＱＲ０はオフする。したがって、データ線DATA*は、読み出し回路４のトランジスタＱＲｄを介してハイレベルに充電される。
【００２３】
一方、トランジスタＱＭ００がオンしなければ、図中に実線で示すようにビット線ＢＬ０にプリチャージされた電荷が保持されるため、ビット線ＢＬ０はハイレベルになり、読み出し回路４のトランジスタＱＲ０はオンする。したがって、データ線DATA*はローレベルになる。
【００２４】
次の「データラッチ／リカバリ」では、デコーダ・タイミング制御部３は、接続制御信号RCLK0のみをハイレベルにする（接続許可信号）。この時、データ線DATA*がローレベルであれば、ＡＮＤゲート１３（０）の出力信号によってＯＲゲート１２（０）の出力信号ＲＵ０がハイレベルとなり、ビット線ＢＬ０が蓄電素子７に接続される。したがって、ビット線ＢＬ０に残留している電荷が蓄電素子７に充電されて回収され、蓄電素子７の端子電圧Ｖ-Ｃruは若干上昇する。
【００２５】
一方、この時データ線DATA*がハイレベルであれば、ＡＮＤゲート１３（０）の出力信号はハイレベルにならず、ビット線ＢＬ０は蓄電素子７に接続されない。したがって、この時点で蓄電素子７に充電されている電荷が、低電位のビット線ＢＬ０に放電されて失われることは回避される。
【００２６】
以上のように本実施形態によれば、半導体記憶装置１に、複数のビット線ＢＬ０〜ＢＬｎとの間で、電荷の充放電を行うための蓄電素子７を備える。そして、デコーダ・タイミング制御部３及び切替回路６は、リードサイクルの実行が開始されると、読み出し対象となるメモリセルに接続されているビット線ＢＬについてはリセット回路９による放電を行わせず、プリチャージ回路８がプリチャージ動作を開始する前の所定期間にビット線ＢＬと蓄電素子７とを接続する。この時、蓄電素子７に充電電荷が蓄積されていれば、プリチャージ動作に先立ってビット線ＢＬを充電することができる。
【００２７】
また、前記リードサイクルが実行された後にデータ線DATA*の電圧が、前記ビット線ＢＬがプリチャージされた電荷を保持している状態に対応するローレベルを示していれば、ビット線ＢＬと蓄電素子７とを接続する。したがって、ビット線ＢＬが保持している電荷を蓄電素子７に充電させて回収することができる。これらの作用によって、ビット線ＢＬと蓄電素子７との間で残留電荷の転送が行われることになり、従来はリードサイクルが実行される際に一律に放電されていた電荷を有効利用して、半導体記憶装置１の消費電力を低減できる。
【００２８】
加えて、切替回路６を、ビット線ＢＬと蓄電素子７との間に接続されるアナログスイッチ１１と、ＯＲゲート１２と、ＡＮＤゲート１３とを備えて構成し、ＯＲゲート１２の入力端子の一方には、リードサイクルの実行が開始された際に所定時間だけハイレベルとなる接続制御信号RPCLKが与えられ、入力端子の他方にはＡＮＤゲート１３の出力端子を接続する。
【００２９】
また。ＡＮＤゲート１３の入力端子の一方には、リードサイクルが実行された後に所定時間だけハイレベルとなる接続制御信号RCLKが与えられ、入力端子の他方にはデータ線DATA*を接続する。そして、アナログスイッチ１１のオンオフ制御をＯＲゲート１２の出力信号によって行うようにした。したがって、簡単なロジック構成により、リードサイクルの実行開始時と実行終了時とに、ビット線ＢＬと蓄電素子７との断続制御を行うことができる。
【００３０】
本発明は上記し、又は図面に記載した実施形態にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
読み出し時にビット線ＢＬがハイレベルであれば、データ線DATA*がハイレベルを示す構成に適用しても良い。この場合、データ線DATA*が接続されるＡＮＤゲートの入力端子を正論理とすれば良い。
マスクＲＯＭに限ることなく、フラッシュＲＯＭやＲＡＭなど、データの読み出し時にプリチャージ動作を行うメモリであれば適用可能である。
【符号の説明】
【００３１】
図面中、１は半導体記憶装置、２はメモリセルアレイ、３はデコーダ・タイミング制御部（充放電制御回路）、４は読み出し回路、６は切替回路（充放電制御回路）、７は蓄電素子、８はプリチャージ回路、９はリセット回路（放電回路）、ＷＬはワード線、ＢＬはビット線、DATAはデータ線を示す。
【図１】
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【図２】
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【図３】
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