(57)【要約】【課題】オン抵抗の低減を可能とする半導体装置を提供する。【解決手段】実施形態の半導体装置は、コレクタ電極と、コレクタ電極上に設けられる第１導電型のコレクタ層と、コレクタ層上に設けられる第２導電型の第１のベース層と、第１のベース層上に設けられる第１導電型の第２のベース層と、第１のベース層上に設けられ、電気的に絶縁された第１導電型のフローティング層と、第１のベース層と第２のベース層との間に絶縁膜を介して設けられるゲート電極と、第１のベース層、フローティング層、ゲート電極との間に絶縁膜を介して設けられる第１の導電体と、第２のベース層表面に選択的に設けられる第２導電型のエミッタ層と、第２のベース層及びエミッタ層上に設けられるエミッタ電極と、を備える。【選択図】図１
2015082595.tif 000002
【特許請求の範囲】
【請求項１】
コレクタ電極と、
前記コレクタ電極上に設けられる第１導電型のコレクタ層と、
前記コレクタ層上に設けられる第２導電型の第１のベース層と、
前記第１のベース層上に設けられる第１導電型の第２のベース層と、
前記第１のベース層上に設けられ、電気的に絶縁された第１導電型のフローティング層と、
前記第１のベース層と前記第２のベース層との間に絶縁膜を介して設けられるゲート電極と、
前記第１のベース層、前記フローティング層、前記ゲート電極との間に絶縁膜を介して設けられる第１の導電体と、
前記第２のベース層表面に選択的に設けられる第２導電型のエミッタ層と、
前記第２のベース層及び前記エミッタ層上に設けられるエミッタ電極と、
を備えることを特徴とする半導体装置。
【請求項２】
前記第１の導電体と前記フローティング層との間に絶縁膜を介して設けられる第２の導電体を、さらに備えることを特徴とする半導体装置。
【請求項３】
前記第１の導電体が電気的にエミッタ電極と同電位であることを特徴とする請求項１又は請求項２記載の半導体装置。
【請求項４】
前記第２の導電体が電気的に絶縁されたことを特徴とする請求項２記載の半導体装置。
【請求項５】
前記第２の導電体と接続される電位モニタ回路を、さらに備えることを特徴とする請求項２又は請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
電力用の半導体装置の一例として、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）がある。ＩＧＢＴは、例えば、コレクタ電極上に、ｐ型コレクタ層、ｎ型ベース層、ｐ型ベース層が設けられる。そして、ｐ型ベース層を貫通し、ｎ型ベース層に達するトレンチ内に、ゲート絶縁膜を介してトレンチゲート電極が設けられる。さらに、ｐ型ベース層表面のトレンチに隣接する領域に、エミッタ電極に接続されるｎ型エミッタ層が設けられる。
【０００３】
ＩＧＢＴでは、ゲート電極に正電圧が印加されることにより、ｐ型ベース層にチャネルが形成される。そして、ｎ型エミッタ層からｎ型ベース層に電子が注入されると同時に、ｐ型コレクタ層からｎ型ベース層に正孔が注入される。これにより、コレクタ電極とエミッタ電極間に電流が流れる。
【０００４】
ＩＧＢＴのオン状態でのコレクタ電極とエミッタ電極との間のオン抵抗を低減するため、ｎ型べース層からの正孔の排出を抑制する方法がある。この方法では、ｎ型べース層からエミッタ電極に排出される正孔を抑制することで、相対的に電子の注入量を増大させ、ＩＧＢＴのオン抵抗を低減する。例えば、ｐ型ベース層の間にトレンチゲート電極に挟まれ電気的に絶縁されたｐ型層（フローティング層）を設ける構造、いわゆるトレンチＩＥＧＴ（Ｉｎｊｅｃｔｉｏｎ  Ｅｎｈａｎｃｅｄ  Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒ）が提案されている。
【０００５】
しかし、トレンチＩＥＧＴでは、トレンチゲート電極に挟まれたフローティング層の電位がスイッチングにより変動し、フローティング層とゲート電極の間のカップリングによりゲート電位が変動するという問題がある。この問題に対し、トレンチゲート電極とフローティング層との間にエミッタ電極に接続したシールド電極を設け、フローティング層の電位変動をシールドする方法が提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１２−９９６９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする課題は、オン抵抗の低減を可能とする半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
実施形態の半導体装置は、コレクタ電極と、前記コレクタ電極上に設けられる第１導電型のコレクタ層と、前記コレクタ層上に設けられる第２導電型の第１のベース層と、前記第１のベース層上に設けられる第１導電型の第２のベース層と、前記第１のベース層上に設けられ、電気的に絶縁された第１導電型のフローティング層と、前記第１のベース層と前記第２のベース層との間に絶縁膜を介して設けられるゲート電極と、前記第１のベース層、前記フローティング層、前記ゲート電極との間に絶縁膜を介して設けられる第１の導電体と、前記第２のベース層表面に選択的に設けられる第２導電型のエミッタ層と、前記第２のベース層及び前記エミッタ層上に設けられるエミッタ電極と、を備える。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態の半導体装置の要部の模式図である。
【図２】第１の実施形態の半導体装置の製造方法を示す模式断面図である。
【図３】第１の実施形態の半導体装置の製造方法を示す模式断面図である。
【図４】第１の実施形態の半導体装置の製造方法を示す模式断面図である。
【図５】第１の実施形態の半導体装置の製造方法を示す模式断面図である。
【図６】第１の実施形態の半導体装置の製造方法を示す模式断面図である。
【図７】第１の実施形態の半導体装置の製造方法を示す模式断面図である。
【図８】比較形態の半導体装置の要部の模式図である。
【図９】第２の実施形態の半導体装置の要部の模式図である。
【図１０】第３の実施形態の半導体装置の要部の模式図である。
【図１１】第３の実施形態の半導体装置の製造方法を示す模式断面図である。
【図１２】第３の実施形態の半導体装置の製造方法を示す模式断面図である。
【図１３】第３の実施形態の半導体装置の製造方法を示す模式断面図である。
【図１４】第３の実施形態の半導体装置の製造方法を示す模式断面図である。
【図１５】第３の実施形態の半導体装置の製造方法を示す模式断面図である。
【図１６】第３の実施形態の半導体装置の製造方法を示す模式断面図である。
【図１７】第３の実施形態の半導体装置の製造方法を示す模式断面図である。
【図１８】第３の実施形態の半導体装置の製造方法を示す模式断面図である。
【図１９】第３の実施形態の半導体装置の製造方法を示す模式断面図である。
【図２０】第３の実施形態の半導体装置の製造方法を示す模式断面図である。
【図２１】第５の実施形態の半導体装置の要部の模式図である。
【図２２】第６の実施形態の半導体装置の要部の模式図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
【００１１】
本明細書中、ｎ＋型、ｎ型、ｎ−型との表記は、ｎ＋型、ｎ型、ｎ−型の順でｎ型の不純物濃度が低くなっていることを意味する。また、ｐ＋型、ｐ型、ｐ−型の表記は、ｐ＋型、ｐ型、ｐ−型の順で、ｐ型の不純物濃度が低くなっていることを意味する。
【００１２】
（第１の実施形態）
本実施形態の半導体装置は、コレクタ電極と、コレクタ電極上に設けられる第１導電型のコレクタ層と、コレクタ層上に設けられる第２導電型の第１のベース層と、第１のベース層上に設けられる第１導電型の第２のベース層と、第１のベース層上に設けられ、電気的に絶縁された第１導電型のフローティング層と、第１のベース層と第２のベース層との間に絶縁膜を介して設けられるゲート電極と、第１のベース層、フローティング層、ゲート電極との間に絶縁膜を介して設けられる第１の導電体と、第２のベース層表面に選択的に設けられる第２導電型のエミッタ層と、第２のベース層及びエミッタ層上に設けられるエミッタ電極と、を備える。
【００１３】
図１は、本実施形態の半導体装置の要部の模式図である。図１（ａ）が要部の模式断面図、図１（ｂ）が要部の模式平面図である。図１（ａ）は図１（ｂ）のＡＡ断面である。図１（ｂ）には、図１（ａ）に例示するエミッタ電極２６、絶縁層３２が表示されていない。
【００１４】
本実施形態の半導体装置は、トレンチＩＥＧＴ（以下、単にＩＥＧＴとも称する）を含む。以下、第１導電型がｐ型、第２導電型がｎ型である場合を例に説明する。
【００１５】
本実施形態のＩＥＧＴ１００は、コレクタ電極１０、ｐ型コレクタ層１２、ｎ−型ベース層（第１のベース層）１４、ｐ型ベース層（第２のベース層）１６、ｐ型フローティング層１８、ゲート電極（トレンチゲート電極）２０、シールド電極（第１の導電体）２２、ｎ＋型エミッタ層２４、エミッタ電極２６を、備える。ここで、「ｎ＋エミッタ層２４」は「ｎ＋ソース層２４」と称することも可能である。
【００１６】
ｐ型コレクタ層１２、ｎ−型ベース層（第１のベース層）１４、ｐ型ベース層（第２のベース層）１６、ｐ型フローティング層１８は、例えば、単結晶シリコン（Ｓｉ）で形成される。それぞれの層において、ｐ型不純物は、例えば、Ｂ（ボロン）であり、ｎ型不純物は、例えば、リン（Ｐ）又はヒ素（Ａｓ）である。
【００１７】
コレクタ電極１０は、例えば、金属である。コレクタ電極１０上には、ｐ型コレクタ層１２が設けられる。コレクタ電極１０とｐ型コレクタ層１２のコンタクトは、オーミックコンタクトであることが望ましい。
【００１８】
ｐ型コレクタ層１２上には、ｎ−型ベース層１４が設けられる。ｎ−型ベース層１４は、ＩＥＧＴ１００のドリフト層として機能する。
【００１９】
ｎ−型ベース層１４上には、ｐ型ベース層１６が設けられる。また、ｎ−型ベース層１４上には、ｐ型フローティング層１８が設けられる。ｐ型フローティング層１８は、周囲と電気的に絶縁されている。すなわち、ｐ型フローティング層１８は、電気的にフローティング状態である。ｐ型フローティング層１８には、正孔が流れ込まないため、正孔に対する障壁として機能する。
【００２０】
ＩＥＧＴ１００は、ｎ−型ベース層１４とｐ型ベース層１６との間に絶縁膜２８を介して設けられるゲート電極２０を備える。また、ｎ−型ベース層１４、ｐ型フローティング層１８、ゲート電極２０との間に絶縁膜２８を介して設けられるシールド電極２２を備える。ゲート電極２０とｐ型ベース層１６との間の絶縁膜２８は、ゲート絶縁膜として機能する。
【００２１】
ゲート電極２０とシールド電極２２は、同一のトレンチ３０内に、絶縁膜２８を間に挟んで設けられる。ゲート電極２０とシールド電極２２は、それぞれ間に挟まれる絶縁膜２８に接している。
【００２２】
トレンチ３０は、一端がｐ型ベース層１６及びｐ型フローティング層１８にあり、他端がｎ−型ベース層１４にある。ゲート電極２０とシールド電極２２は、一端が、ｐ型ベース層１６とｎ−型ベース層１４の境界よりもｐ型ベース層１６側にあり、他端がｐ型ベース層１６とｎ−型ベース層１４の境界よりもｎ−型ベース層１４側にある。さらに、ゲート電極２０の一端は、ｎ＋型エミッタ層２４とｐ型ベース層１６の境界が絶縁膜２８と交わる位置よりも、ｎ＋型エミッタ層２４側にある。
【００２３】
ＩＥＧＴ１００では、ｎ＋型エミッタ層２４をソース、ｎ−型ベース層１４をドレイン、ｐ型ベース層１６をベース、絶縁膜２８をゲート絶縁膜、ゲート電極２０をゲートとするＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）構造が形成される。
【００２４】
ゲート電極２０とシールド電極２２は、例えば、ｎ型不純物を含む多結晶シリコンである。絶縁膜２８は、例えば、シリコン酸化膜である。
【００２５】
ゲート電極２０は、ｐ型ベース層１６におけるチャネル形成を制御する機能を備える。また、シールド電極２２は、ｐ型フローティング層１８の電位変動の影響が、ゲート電極２０の電位に及ぶことを抑制する機能を備える。シールド電極２２は、例えば、エミッタ電極２６と同電位である。
【００２６】
ｐ型ベース層１６表面に、ｎ＋型エミッタ層２４が選択的に設けられる。ｎ＋型エミッタ層２４のｎ型不純物濃度は、ｎ−型ベース層１４よりも高い。
【００２７】
ｐ型ベース層１６、ｐ型フローティング層１８、ゲート電極２０、シールド電極２２上には、絶縁膜３２が設けられる。絶縁膜３２は、例えば、シリコン酸化膜である。
【００２８】
絶縁膜３２上に、エミッタ電極２６が設けられる。絶縁膜３２には開口部が設けられ、開口部に露出するｐ型ベース層１６及びｎ＋型エミッタ層２４上に接するようエミッタ電極２６が設けられる。
【００２９】
エミッタ電極２６は、例えば、金属である。エミッタ電極２６と、ｐ型ベース層１６及びｎ＋型エミッタ層２４とのコンタクトは、オーミックコンタクトであることが望ましい。
【００３０】
本実施形態のＩＥＧＴ１００では、図１で破線の枠で囲まれる領域を１ユニットとして、このユニットが繰り返し配置される構成となっている。
【００３１】
次に、本実施形態の半導体装置の製造方法の一例について説明する。図２〜図７は、本実施形態の半導体装置の製造方法を示す模式断面図である。
【００３２】
ｎ型不純物を含有するｎ−型単結晶シリコン基板（ｎ−型ベース層）１４に、例えば、ｐ型不純物としてボロン（Ｂ）をイオン注入し、熱拡散することにより、ｐ型ベース層１６及びｐ型フローティング層１８となるｐ型不純物層を形成する。
【００３３】
次に、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法による膜堆積、リソグラフィ法及びＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法により形成されるマスク材（図示せず）をマスクに、トレンチ３０をＲＩＥ法で形成する。この際、トレンチ３０には、リソグラフィ法によるパターニングで、トレンチ３０をトレンチ３０ａとトレンチ３０ｂに２分する壁３１が形成される。すなわち、壁３１の幅は、リソグラフィの限界以上の幅となる。トレンチ３０形成後、マスク材は剥離される（図２）。
【００３４】
次に、例えば、熱酸化により絶縁膜２８を形成する（図３）。この際、壁３１がすべて酸化されるよう、酸化条件を設定する。
【００３５】
次に、トレンチ３０内を埋め込むように、例えば、ｎ型の多結晶シリコン１９を堆積する（図４）。ｎ型の多結晶シリコン１９は、例えば、ＣＶＤ法により堆積する。
【００３６】
次に、例えば、ＣＤＥ（Ｃｈｅｍｉｃａｌ  Ｄｒｙ  Ｅｔｃｈｉｎｇ）法により、多結晶シリコン１９をエッチバックする（図５）。このエッチバックにより、トレンチ３０内にゲート電極２０とシールド電極２２が形成される。
【００３７】
次に、例えば、リソグラフィ法及びイオン注入法により、ｐ型ベース層１６表面に、ｎ＋型エミッタ層２４を選択的に形成する。そして、例えば、ＣＶＤ法により絶縁膜３２を堆積する（図６）。絶縁膜３２は、例えば、シリコン酸化膜である。
【００３８】
次に、リソグラフィ法及びＲＩＥ法により、絶縁膜３２をパターニングする（図７）。このパターニングにより、ｐ型ベース層１６上及びｎ＋型エミッタ層２４上に開口部３３を設ける。
【００３９】
その後、公知の製造方法により、ｐ型コレクタ層１２、コレクタ電極１０、エミッタ電極２６等を形成し、図１に示すＩＥＧＴ１００が製造される。
【００４０】
次に、本実施形態の半導体装置の作用及び効果について説明する。
【００４１】
図８は、比較形態の半導体装置の要部の模式図である。比較形態の半導体装置は、ＩＥＧＴ９００を含む。比較形態のＩＥＧＴ９００では、図８で破線の枠で囲まれる領域を１ユニットとして、このユニットが繰り返し配置される構成となっている。
【００４２】
ＩＥＧＴ９００は、本実施形態のＩＥＧＴ１００と異なり、ゲート電極２０とシールド電極２２が。それぞれ異なるトレンチ内に形成される。このため、１ユニット内に、３個のｐ型ベース層１６が設けられる構成となる。また、１ユニット内に、４個のｎ＋型エミッタ層２４が設けられる構成となる。
【００４３】
表１は、本実施形態のＩＥＧＴ１００と、比較形態のＩＥＧＴ９００の、１ユニットあたりのｎ＋型エミッタ層幅、ｐ型ベース層幅、及び、ｎ＋型エミッタ層幅とｐ型ベース層幅の比（エミッタ／ベース比）を示す。なお、図１（ａ）、図８に示すように、１個のｐ型ベース層１６の幅をＷｐとする。また、図１（ｂ）に示すように、１個のｎ＋型エミッタ層２４の幅をＷｎとする。
【００４４】
【表１】
2015082595.tif 000003
【００４５】
表１に示すように、本実施形態のＩＥＧＴ１００の方が、比較形態のＩＥＧＴ９００に比べ、１ユニットあたりのエミッタ／ベース比が大きくなる。したがって、ＩＥＧＴ１００では相対的に正孔のｎ−型ベース層１４からｐ型ベース層１６への流れ込みが抑制され、実効的にｎ＋型エミッタ層２４からｎ−型ベース層１４への電子の注入量が増加する。したがって、ＩＥＧＴのオン抵抗が低減される。言い換えれば、ＩＥＧＴのオン電流が増加する。
【００４６】
さらに、表１に示すように、本実施形態のＩＥＧＴ１００の方が、比較形態のＩＥＧＴ９００に比べ、１ユニットあたりのｎ＋型エミッタ層幅が小さくなる。したがって、ＩＥＧＴの飽和電流が小さくなり、ＩＥＧＴが組み込まれた回路で短絡が生じた場合であっても、当該回路に流れる電流量が抑制される。よって、当該回路が破壊されることを抑制することが可能となる。あるいは、当該回路が破壊に至るまでの時間を長くすることが可能となる。
【００４７】
ここで、図１（ａ）、図８に示すように、ｐ型フローティング層１８の幅をＷｐ’とする。１ユニット内のｐ型ベース層１６の幅の総和とｐ型フローティング層１８の幅の総和の比（（Ｗｐの総和）／（Ｗｐ’の総和））が、１／５以上、１／１以下の範囲にあることが望ましい。言い換えれば、（Ｗｐの総和）：（Ｗｐ’の総和）が１：１から１：５の範囲にあることが望ましい。
【００４８】
（Ｗｐの総和）／（Ｗｐ’の総和）が１／５よりも小さくなると、ｐ型ベース層１６の占める割合が小さくなることでＭＯＳＦＥＴ構造の抵抗が大きくなり、ＩＥＧＴのオン抵抗が大きくなりすぎる恐れがある。また、１／１より大きくなると、ｐ型ベース層への正孔の流れ込みが十分抑制されず、ＩＥＧＴのオン抵抗が大きくなりすぎる恐れがある。
【００４９】
また、本実施形態において、ゲート電極２０とシールド電極２２間の絶縁膜２８の厚さは、ゲート電極２０とｐ型ベース層１６間の絶縁膜２８の厚さよりも厚いことが、ゲート電極２０とシールド電極２２間の容量を低減する観点から望ましい。
【００５０】
また、シールド電極２２を、エミッタ電極２６と同電位にする構成を例に説明したが、シールド電極２２を、エミッタ電極２６以外の電位に固定する構成を排除するものではない。
【００５１】
本実施形態の半導体装置によれば、ＩＥＧＴのオン抵抗の低減、飽和電流の低減が実現できる。
【００５２】
（第２の実施形態）
本実施形態の半導体装置は、第１の導電体が電気的に絶縁され、第１の導電体に接続される電位モニタ回路を、さらに備えること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については一部記述を省略する。
【００５３】
図９は、本実施形態の半導体装置の要部の模式図である。本実施形態のＩＥＧＴ２００は、第１の実施形態でシールド電極として機能させる第１の導電体を、フローティング電極４２とする。そして、本実施形態の半導体装置は、フローティング電極４２に接続される電位モニタ回路４４と、保護回路４６とを備える。
【００５４】
電位モニタ回路４４は、フローティング電極４２の電位をモニタすることで、間接的にｐ型フローティング層１８の電位変動をモニタする。これにより、例えば、ｐ型フローティング層１８に過電流が流れこむような異常動作を検知することが可能となる。
【００５５】
保護回路４６は、電位モニタ回路４４で異常が検知された場合、例えば、ＩＥＧＴ２００が組み込まれた回路の電源を落とす機能を備える。これにより、ＩＥＧＴ２００が組み込まれた回路が破壊に至ることを抑制することが可能となる。
【００５６】
なお、電位モニタ回路４４及び保護回路４６は、ＩＥＧＴ２００と同一の半導体基板上に設ける構成とすることが可能である。或いは、ＩＥＧＴ２００と別素子として設ける構成とすることも可能である。
【００５７】
本実施形態の半導体装置によれば、ＩＥＧＴのオン抵抗の低減、飽和電流の低減が実現できる。さらに、ＩＥＧＴの異常動作の検知、及び、異常動作に起因する回路の破壊を抑制することができる。
【００５８】
（第３の実施形態）
本実施形態の半導体装置は、第１の導電体とフローティング層との間に絶縁膜を介して設けられる第２の導電体を、さらに備えること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については一部記述を省略する。
【００５９】
図１０は、本実施形態の半導体装置の要部の模式図である。図１０（ａ）が要部の模式断面図、図１０（ｂ）が要部の模式平面図である。図１０（ａ）は図１０（ｂ）のＡＡ断面である。図１０（ｂ）には、図１０（ａ）に例示するエミッタ電極２６、絶縁層３２が表示されていない。
【００６０】
本実施形態のＩＥＧＴ３００は、コレクタ電極１０、ｐ型コレクタ層１２、ｎ−型ベース層（第１のベース層）１４、ｐ型ベース層（第２のベース層）１６、ｐ型フローティング層１８、ゲート電極２０、シールド電極（第１の導電体）２２、フローティング電極（第２の導電体）５０、ｎ＋型エミッタ層２４、エミッタ電極２６を、備える。
【００６１】
ＩＥＧＴ３００は、ｎ−型ベース層１４とｐ型ベース層１６との間に絶縁膜２８を介して設けられるゲート電極２０を備える。また、ｎ−型ベース層１４とゲート電極２０との間に絶縁膜２８を介して設けられるシールド電極２２を備える。さらに、シールド電極２２とｐ型フローティング層１８との間に絶縁膜２８を介して設けられるフローティング電極５０を備える。ゲート電極２０とｐ型ベース層１６との間の絶縁膜２８は、ゲート絶縁膜として機能する。
【００６２】
ゲート電極２０、シールド電極２２及びフローティング電極５０は、同一のトレンチ３０内に、絶縁膜２８を間に挟んで設けられる。ゲート電極２０とシールド電極２２は、それぞれ間に挟まれる絶縁膜２８に接している。シールド電極２２とフローティング電極５０は、それぞれ間に挟まれる絶縁膜２８に接している。
【００６３】
本実施形態のＩＥＧＴ３００では、図１０で破線の枠で囲まれる領域を１ユニットとして、このユニットが繰り返し配置される構成となっている。
【００６４】
次に、本実施形態の半導体装置の製造方法の一例について説明する。図１１〜図２０は、本実施形態の半導体装置の製造方法を示す模式断面図である。
【００６５】
ｎ型不純物を含有するｎ−型単結晶シリコン基板（ｎ−型ベース層）１４に、例えば、ｐ型不純物としてボロン（Ｂ）をイオン注入し、熱拡散することにより、ｐ型ベース層１６及びｐ型フローティング層１８となるｐ型不純物層を形成する。
【００６６】
次に、例えば、ＣＶＤ法による膜堆積、リソグラフィ法及びＲＩＥ法により形成されるマスク材（図示せず）をマスクに、トレンチ３０をＲＩＥ法で形成する。トレンチ形成後、マスク材は剥離される（図１１）。
【００６７】
次に、例えば、熱酸化により絶縁膜２８ａを形成する（図１２）。
【００６８】
次に、トレンチ３０内を埋め込むように、例えば、ｎ型の多結晶シリコン１９を堆積する（図１３）。ｎ型の多結晶シリコンは、例えば、ＣＶＤ法により堆積する。
【００６９】
次に、例えば、ＣＤＥ法により、多結晶シリコン１９をエッチバックする（図１４）。このエッチバックにより、トレンチ３０内にシールド電極２２が形成される。
【００７０】
次に、例えば、ウェットエッチング法により、絶縁膜２８ａをエッチバックする（図１５）。このエッチバックにより、トレンチ３０内のシールド電極２２の側面の一部を露出させる。
【００７１】
次に、例えば、熱酸化により絶縁膜２８ｂを形成する（図１６）。
【００７２】
次に、トレンチ３０内を埋め込むように、例えば、ｎ型の多結晶シリコン２１を堆積する（図１７）。ｎ型の多結晶シリコン２１は、例えば、ＣＶＤ法により堆積する。
【００７３】
次に、例えば、ＣＤＥ法により、多結晶シリコン２１をエッチバックする（図１８）。このエッチバックにより、トレンチ３０内にゲート電極２０及びフローティング電極５０が形成される。
【００７４】
次に、例えば、リソグラフィ法及びイオン注入法により、ｐ型ベース層１６表面に、ｎ＋型エミッタ層２４を選択的に形成する。そして、例えば、ＣＶＤ法により絶縁膜３２を堆積する（図１９）。絶縁膜３２は、例えば、シリコン酸化膜である。
【００７５】
次に、リソグラフィ法及びＲＩＥ法により、絶縁膜３２をパターニングする（図２０）。このパターニングにより、ｐ型ベース層１６上及びｎ＋型エミッタ層２４上に開口部３３を設ける。
【００７６】
その後、公知の製造方法により、ｐ型コレクタ層１２、コレクタ電極１０、エミッタ電極２６等を形成し、図１０に示すＩＥＧＴ３００が製造される。
【００７７】
本実施形態によれば、シールド電極２２とｐ型フローティング層１８との間に、フローティング電極５０を設けることにより、過電流等に起因してｐ型フローティング層１８の電位が上昇しても、ｐ型フローティング層１８とシールド電極２２の間の絶縁膜２８にかかる電界が緩和される。したがって、絶縁膜２８の破壊が抑制され、信頼性に優れた半導体装置が実現される。
【００７８】
また、本実施形態によれば、トレンチ３０内の３個の電極のパターンを、リソグラフィ法によらずに形成することが可能となる。したがって、トレンチ内の構造を、制御性良く微細に製造することが可能となる。
【００７９】
本実施形態のＩＥＧＴ３００において、シールド電極２２の端部が、ゲート電極２０よりもｐ型コレクタ層１２側にあることが望ましい。シールド電極２２によるシールド効果が向上するからである。
【００８０】
本実施形態の半導体装置によれば、ＩＥＧＴのオン抵抗の低減、飽和電流の低減が実現できる。さらに、トレンチ内の絶縁膜の耐性が向上し、高い信頼性が実現される。また、制御性良く微細な電極構造を製造することが可能となる。  
【００８１】
（第４の実施形態）
本実施形態の半導体装置は、第２の導電体が電気的にエミッタ電極と同電位であることと以外は、第３の実施形態と同様である。したがって、第３の実施形態と重複する内容については一部記述を省略する。
【００８２】
本実施形態のＩＥＧＴは、構造は図１０に示す第３の実施形態と同様である。第２の導電体が、電気的に絶縁されるのではなく、電気的にエミッタ電極と同電位の第２のシールド電極となる。
【００８３】
本実施形態の半導体装置によれば、ＩＥＧＴのオン抵抗の低減、飽和電流の低減が実現できる。また、制御性良く微細な構造を製造することが可能となる。  
【００８４】
（第５の実施形態）
本実施形態の半導体装置は、第２の導電体と接続される電位モニタ回路を、さらに備えること以外は、第３の実施形態と同様である。したがって、第３の実施形態と重複する内容については一部記述を省略する。
【００８５】
図２１は、本実施形態の半導体装置の要部の模式図である。本実施形態のＩＥＧＴ４００は、フローティング電極５０に接続される電位モニタ回路４４と、保護回路４６とを備える。
【００８６】
電位モニタ回路４４は、フローティング電極５０の電位をモニタすることで、間接的にｐ型フローティング層１８の電位変動をモニタする。これにより、例えば、ｐ型フローティング層１８に過電流が流れこむような異常動作を検知することが可能となる。
【００８７】
保護回路４６は、電位モニタ回路４４で異常が検知された場合、例えば、ＩＥＧＴが組み込まれた回路の電源を落とす機能を備える。これにより、ＩＥＧＴが組み込まれた回路が破壊に至ることを抑制することが可能となる。
【００８８】
なお、電位モニタ回路４４及び保護回路４６は、ＩＥＧＴ４００と同一の半導体基板上に設ける構成とすることが可能である。或いは、ＩＥＧＴ４００と別素子として設ける構成とすることも可能である。
【００８９】
本実施形態の半導体装置によれば、ＩＥＧＴのオン抵抗の低減、飽和電流の低減が実現できる。さらに、ＩＥＧＴの異常動作の検知、及び、異常動作に起因する回路の破壊を抑制することができる。また、制御性良く微細な構造を製造することが可能となる。
【００９０】
（第６の実施形態）
本実施形態の半導体装置は、第２導電型の第１のベース層と、第１導電型の第２のベース層との間に、第２導電型のバリア層を、さらに備えること以外は、第３の実施形態と同様である。したがって、第３の実施形態と重複する内容については一部記述を省略する。
【００９１】
図２２は、本実施形態の半導体装置の要部の模式図である。本実施形態のＩＥＧＴ５００は、ｎ−型ベース層１４と、ｐ型ベース層１６との間に、ｎ型バリア層５２を、さらに備える。ｎ型バリア層５２のｎ型不純物濃度は、ｎ−型ベース層１４よりも高い。
【００９２】
ｎ型バリア層５２は、正孔に対する障壁として機能する。したがって、実効的にｎ＋型エミッタ層２４からｎ−型ベース層１４への電子の注入量が増加する。したがって、ＩＥＧＴ５００のオン抵抗が低減される。
【００９３】
本実施形態の半導体装置によれば、ＩＥＧＴのオン抵抗がさらに低減される。また、飽和電流の低減が実現できる。そして、制御性良く微細な電極構造を製造することが可能となる。  
【００９４】
以上、実施形態では、第１導電型がｐ型、第２導電型がｎ型の場合を例に説明したが、第１導電型がｎ型、第２導電型がｐ型の構成とすることも可能である。
【００９５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９６】
１０      コレクタ電極
１２      ｐ型コレクタ層
１４      ｎ−型ベース層（第１のベース層）
１６      ｐ型ベース層（第２のベース層）
１８      ｐ型フローティング層
２０      ゲート電極
２２      シールド電極（第１の導電体）
２４      ｎ＋型エミッタ層
２６      エミッタ電極
２８      絶縁膜
４４      電位モニタ回路
５０      フローティング電極（第２の導電体）
１００    ＩＧＢＴ
２００    ＩＧＢＴ
３００    ＩＧＢＴ
４００    ＩＧＢＴ
５００    ＩＧＢＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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