(57)【要約】【課題】レイアウト面積の増大を抑制することが可能な遅延回路を提供する。【解決手段】立ち下がりの遅延時間よりも立ち上がりの遅延時間の方が大きいインバータＶ１と、インバータＶ１に直列に接続され、立ち上がりの遅延時間よりも立ち下がりの遅延時間の方が大きいインバータＶ２とを備え、インバータＶ１、Ｖ２に用いられるトランジスタＰ１〜Ｐ３、Ｎ１〜Ｎ３はそれぞれ単列接続されている。【選択図】図１
2015032950.tif 000002
【特許請求の範囲】
【請求項１】
立ち上がりの遅延時間よりも立ち下がりの遅延時間の方が大きい第１のインバータと、
前記第１のインバータに直列に接続され、立ち下がりの遅延時間よりも立ち上がりの遅延時間の方が大きい第２のインバータとを備え、
前記第１のインバータは、
Ｍ（Ｍは２以上の整数）個だけ直列に接続された第１のＰ型トランジスタと、
前記第１のＰ型トランジスタとゲート幅が等しく、かつＮ（ＮはＭより小さな整数）個だけ直列に接続された第１のＮ型トランジスタとを備え、
前記第２のインバータは、
Ｐ（Ｐは正の整数）個だけ直列に接続された第２のＰ型トランジスタと、
前記第２のＰ型トランジスタとゲート幅が等しく、かつＱ（ＱはＰより大きな整数）個だけ直列に接続された第２のＮ型トランジスタとを備えることを特徴とする遅延回路。
【請求項２】
立ち下がりの遅延時間よりも立ち上がりの遅延時間の方が大きい第１のインバータと、
前記第１のインバータに直列に接続され、立ち上がりの遅延時間よりも立ち下がりの遅延時間の方が大きい第２のインバータとを備え、
前記第１のインバータおよび前記第２のインバータに用いられるトランジスタはそれぞれ単列接続されていることを特徴とする遅延回路。
【請求項３】
前記第１のインバータは、
第１のＰ型トランジスタと、
前記第１のＰ型トランジスタに直列に接続され、前記第１のＰ型トランジスタよりも駆動力の小さな第１のＮ型トランジスタとを備え、
前記第２のインバータは、
第２のＰ型トランジスタと、
前記第２のＰ型トランジスタに直列に接続され、前記第２のＰ型トランジスタよりも駆動力の大きな第２のＮ型トランジスタとを備えることを特徴とする請求項２に記載の遅延回路。
【請求項４】
プリミティブセルとして用いられることを特徴とする請求項２または３に記載の遅延回路。
【請求項５】
入力信号を遅延させる遅延回路と、
デジタル入力が第１状態の時は前記遅延回路を通して前記入力信号を出力し、前記デジタル入力が第２状態の時は前記遅延回路をバイパスさせて前記入力信号を出力する論理回路とを備え、
前記遅延回路は、
立ち下がりの遅延時間よりも立ち上がりの遅延時間の方が大きい第１のインバータと、
前記第１のインバータに直列に接続され、立ち上がりの遅延時間よりも立ち下がりの遅延時間の方が大きい第２のインバータとを備えることを特徴とするデジタル時間変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、遅延回路およびデジタル時間変換器に関する。
【背景技術】
【０００２】
信号を遅延させる遅延回路としてインバータを用いる方法がある。この方法では、インバータの段数を増加させることで遅延時間を増大させることが行われていた。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２４２１１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態は、レイアウト面積の増大を抑制することが可能な遅延回路およびデジタル時間変換器を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一つの実施形態によれば、第１のインバータと第２のインバータとが設けられている。第１のインバータは、立ち下がりの遅延時間よりも立ち上がりの遅延時間の方が大きい。第２のインバータは、前記第１のインバータに直列に接続され、立ち上がりの遅延時間よりも立ち下がりの遅延時間の方が大きい。また、前記第１のインバータおよび前記第２のインバータに用いられるトランジスタはそれぞれ単列接続されている。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る遅延回路の概略構成を示す回路図である。
【図２】図２は、図１の遅延回路の入出力波形を示すタイミングチャートである。
【図３】図３は、図１の遅延回路のレイアウト構成の一例を示す平面図である。
【図４】図４（ａ）は、第２実施形態に係るデジタル時間変換器の概略構成を示すブロック図、図４（ｂ）は、図４（ａ）のデジタル時間変換器の構成例を示す回路図である。
【図５】図５（ａ）は、図４（ａ）のデジタル時間変換器のデジタル入力がロウレベルの時の各部の波形を示すタイミングチャート、図５（ｂ）は、図４（ａ）のデジタル時間変換器のデジタル入力がハイレベルの時の各部の波形を示すタイミングチャートである。
【図６】図６は、第３実施形態に係るデジタル時間変換器の概略構成を示すブロック図である。
【図７】図７は、図６のデジタル時間変換器のデジタル入力に応じた出力波形を示す図である。
【図８】図８は、図４（ａ）の遅延回路の諸特性を４段インバータと比較して示す図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態に係る遅延回路を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る遅延回路の概略構成を示す回路図である。
図１において、この遅延回路にはインバータＶ１、Ｖ２が設けられ、インバータＶ１、Ｖ２は互いに直列接続されている。インバータＶ１は、立ち下がりの遅延時間よりも立ち上がりの遅延時間の方が大きい。インバータＶ２は、立ち上がりの遅延時間よりも立ち下がりの遅延時間の方が大きい。インバータＶ１、Ｖ２に用いられるトランジスタはそれぞれ単列接続される。
すなわち、インバータＶ１にはＰ型トランジスタＰ１、Ｐ２およびＮ型トランジスタＮ１が設けられ、インバータＶ２にはＰ型トランジスタＰ３およびＮ型トランジスタＮ２、Ｎ３が設けられている。Ｐ型トランジスタＰ１、Ｐ２およびＮ型トランジスタＮ１は直列に接続され、Ｐ型トランジスタＰ１、Ｐ２およびＮ型トランジスタＮ１のゲートは共通に接続されている。Ｐ型トランジスタＰ３およびＮ型トランジスタＮ２、Ｎ３は直列に接続され、Ｐ型トランジスタＰ３およびＮ型トランジスタＮ２、Ｎ３のゲートは共通に接続されている。Ｐ型トランジスタＰ１、Ｐ３のソースは第１電位ｖｄｄ（例えば、電源電位）に接続され、Ｎ型トランジスタＮ１、Ｎ３のソースは第２電位ｖｓｓ（例えば、接地電位）に接続されている。第１電位ｖｄｄは第２電位ｖｓｓよりも高くすることができる。
なお、Ｐ型トランジスタＰ１〜Ｐ３およびＮ型トランジスタＮ１〜Ｎ３のゲート幅は互いに等しくすることができる。また、この遅延回路はプリミティブセルとして用いることができる。
Ｐ型トランジスタＰ１、Ｐ２およびＮ型トランジスタＮ１のゲートには入力信号ｉｎが入力され、Ｐ型トランジスタＰ２のドレインからは出力信号ｏｕｔ１が出力される。Ｐ型トランジスタＰ３およびＮ型トランジスタＮ２、Ｎ３のゲートには出力信号ｏｕｔ１が入力され、Ｎ型トランジスタＮ２のドレインからは出力信号ｏｕｔ２が出力される。
【０００９】
図２は、図１の遅延回路の入出力波形を示すタイミングチャートである。
図２において、入力信号ｉｎが立ち上がると、Ｐ型トランジスタＰ１、Ｐ２がオフするとともに、Ｎ型トランジスタＮ１がオンする。このため、インバータＶ１の出力はプルダウンされ、出力信号ｏｕｔ１が立ち下がる（Ｅ１）。出力信号ｏｕｔ１が立ち下がると、Ｐ型トランジスタＰ３がオンするとともに、Ｎ型トランジスタＮ２、Ｎ３がオフする。このため、インバータＶ２の出力はプルアップされ、出力信号ｏｕｔ２が立ち上がる（Ｅ３）。
【００１０】
次に、入力信号ｉｎが立ち下がると、Ｐ型トランジスタＰ１、Ｐ２がオンするとともに、Ｎ型トランジスタＮ１がオフする。このため、インバータＶ１の出力はプルアップされ、出力信号ｏｕｔ１が立ち上がる（Ｅ２）。この時、Ｐ型トランジスタＰ１、Ｐ２が直列接続されることで、Ｎ型トランジスタＮ１のオン抵抗に比べて、Ｐ型トランジスタＰ１、Ｐ２のオン抵抗が増える。このため、インバータＶ１では、プルダウン時に比べてプルアップ時の駆動力が小さくなり、出力信号ｏｕｔ１の立ち下がりの遅延時間に比べて立ち上がりの遅延時間が増大する。
【００１１】
出力信号ｏｕｔ１が立ち上がると、Ｐ型トランジスタＰ３がオフするとともに、Ｎ型トランジスタＮ２、Ｎ３がオンする。このため、インバータＶ２の出力はプルダウンされ、出力信号ｏｕｔ２が立ち下がる（Ｅ４）。この時、Ｎ型トランジスタＮ２、Ｎ３が直列接続されることで、Ｐ型トランジスタＰ３のオン抵抗に比べて、Ｎ型トランジスタＮ２、Ｎ３のオン抵抗が増える。このため、インバータＶ２では、プルアップ時に比べてプルダウン時の駆動力が小さくなり、出力信号ｏｕｔ２の立ち上がりの遅延時間に比べて立ち下がりの遅延時間が増大する。
このため、図１の遅延回路では、立ち上がりの遅延時間に比べて立ち下がりの遅延時間を増大させることができる。ここで、遅延時間を増やすには、各インバータＶ１、Ｖ２において、直列接続されるトランジスタの個数を増やす必要がある。従って、立ち上がりの遅延時間および立ち下がりの遅延時間の両方の遅延時間を増大させる方法に比べて、レイアウト面積の増大を抑制することが可能となる。
例えば、図１の遅延回路の立ち上がりの遅延時間は、Ｐ型トランジスタＰ１、Ｐ２およびＮ型トランジスタＮ２、Ｎ３にて設定される。このため、図１の遅延回路の立ち上がりの遅延時間と同等の遅延時間を、Ｐ型トランジスタとＮ型トランジスタの駆動力が等しいインバータで実現するには、４段構成のインバータが必要になり、全部で８個のトランジスタが必要になる。従って、図１の遅延回路の立ち上がりの遅延時間を実現するために４段構成のインバータを用いた場合に比べて、レイアウト面積を３／４に減らすことができ、消費電力も３／４に減らすことができる。
【００１２】
図３は、図１の遅延回路のレイアウト構成の一例を示す平面図である。
図３において、半導体基板ＳＢにはアクティブ領域Ａ１、Ａ２が形成されている。アクティブ領域Ａ１、Ａ２上には、ゲート電極Ｇ１、Ｇ２が形成されている。ここで、ゲート電極Ｇ１は、アクティブ領域Ａ１を２回交差するとともに、アクティブ領域Ａ２を１回交差するように配置されている。ゲート電極Ｇ２は、アクティブ領域Ａ１を１回交差するとともに、アクティブ領域Ａ２を２回交差するように配置されている。なお、アクティブ領域Ａ１、Ａ２は、トランジスタのソース層、ドレイン層およびチャネル層を構成することができる。なお、アクティブ領域Ａ１、Ａ２上において、ゲート電極Ｇ１、Ｇ２のゲート幅Ｗは等しくすることができる。
【００１３】
アクティブ領域Ａ１およびゲート電極Ｇ１はＰ型トランジスタＰ１、Ｐ２を構成し、アクティブ領域Ａ１およびゲート電極Ｇ２はＰ型トランジスタＰ３を構成し、アクティブ領域Ａ２およびゲート電極Ｇ１はＮ型トランジスタＮ１を構成し、アクティブ領域Ａ２およびゲート電極Ｇ２はＮ型トランジスタＮ２、Ｎ３を構成することができる。
【００１４】
Ｐ型トランジスタＰ１、Ｐ３のソース層は配線Ｈ４を介して第１電位ｖｄｄに接続されている。Ｎ型トランジスタＮ１、Ｎ３のソース層は配線Ｈ５を介して第２電位ｖｓｓに接続されている。ゲート電極Ｇ１は配線Ｈ１に接続されている。Ｐ型トランジスタＰ２のドレイン層およびＮ型トランジスタＮ１のドレイン層は配線Ｈ２を介してゲート電極Ｇ２に接続されている。Ｐ型トランジスタＰ３のドレイン層およびＮ型トランジスタＮ２のドレイン層は配線Ｈ３に接続されている。
【００１５】
ここで、ゲート電極Ｇ１、Ｇ２のゲート幅Ｗを等しくすることにより、Ｐ型トランジスタＰ１〜Ｐ３およびＮ型トランジスタＮ１〜Ｎ３の特性のバラツキを低減させることができ、立ち上がりおよび立ち下がりの遅延時間の精度を向上させることができる。
【００１６】
なお、図１の例では、２段接続されたインバータＶ１、Ｖ２で遅延回路を構成する方法について説明したが、３段以上接続されたインバータで遅延回路を構成するようにしてもよい。また、図１の例では、入力信号ｉｎの立ち上がりの遅延時間よりも立ち下がりの遅延時間を大きくするために、インバータＶ１の後段にインバータＶ２を接続する方法について説明したが、入力信号ｉｎの立ち下がりの遅延時間よりも立ち上がりの遅延時間を大きくするために、インバータＶ２の後段にインバータＶ１を接続するようにしてもよい。
また、図１の例では、直列接続された２個のＰ型トランジスタＰ１、Ｐ２および１個のＮ型トランジスタＮ１をインバータＶ１に設ける方法について説明したが、Ｍ（Ｍは２以上の整数）個だけ直列に接続されたＰ型トランジスタとＮ（ＮはＭより小さな整数）個だけ直列に接続された第１のＮ型トランジスタとで１段目のインバータを構成するようにしてもよい。
また、図１の例では、１個のＰ型トランジスタＰ３および直列接続された２個のＮ型トランジスタＮ２、Ｎ３をインバータＶ２に設ける方法について説明したが、Ｐ（Ｐは正の整数）個だけ直列に接続された第２のＰ型トランジスタと、Ｑ（ＱはＰより大きな整数）個だけ直列に接続された第２のＮ型トランジスタとで２段目のインバータを構成するようにしてもよい。
【００１７】
（第２実施形態）
図４（ａ）は、第２実施形態に係るデジタル時間変換器の概略構成を示すブロック図、図４（ｂ）は、図４（ａ）のデジタル時間変換器の構成例を示す回路図である。
図４（ａ）および図４（ｂ）において、デジタル時間変換器（Ｄｉｇｉｔａｌ  ｔｏ  Ｔｉｍｅ  Ｃｏｎｖｅｒｔｅｒ：ＤＴＣ）１には、ＮＯＲ回路２、３、５および遅延回路４が設けられている。なお、この遅延回路４は、出力信号の立ち下がりの遅延時間よりも立ち上がりの遅延時間の方が大きくなるように構成することができ、例えば、図１の構成を用いることができる。この遅延回路４の出力信号の立ち下がりの遅延時間はＴｄｅｌに設定することができる。
【００１８】
そして、ＮＯＲ回路２の第１入力端子にはデジタル入力Ｄｉｎが反転入力されるとともに、ＮＯＲ回路２の第２入力端子には入力信号Ｔｉｎが入力される。ＮＯＲ回路３の第１入力端子には入力信号Ｔｉｎが入力されるとともに、ＮＯＲ回路３の第２入力端子には接地電位が入力される。ＮＯＲ回路２の出力端子は遅延回路４を介してＮＯＲ回路５の第１入力端子に接続され、ＮＯＲ回路３の出力端子はＮＯＲ回路５の第２入力端子に接続されている。
【００１９】
図５（ａ）は、図４（ａ）のデジタル時間変換器のデジタル入力がロウレベルの時の各部の波形を示すタイミングチャート、図５（ｂ）は、図４（ａ）のデジタル時間変換器のデジタル入力がハイレベルの時の各部の波形を示すタイミングチャートである。
図５（ａ）において、デジタル入力Ｄｉｎがロウレベルの場合、ＮＯＲ回路２にて入力信号Ｔｉｎが遮断され、入力信号Ｔｉｎが遅延回路４に入力されない。このため、入力信号Ｔｉｎが立ち上がっても、遅延回路４の出力はロウレベルを維持する。一方、入力信号Ｔｉｎが立ち上がると、ＮＯＲ回路３の出力Ａが立ち上がることで、ＮＯＲ回路５の出力Ｔｏｕｔが立ち上がる（Ｅ１１）。
この結果、デジタル入力Ｄｉｎがロウレベルの場合、入力信号Ｔｉｎは遅延回路４をバイパスされてデジタル時間変換器１から出力される。
【００２０】
一方、デジタル入力Ｄｉｎがハイレベルの場合、ＮＯＲ回路３にて入力信号Ｔｉｎが遮断されるとともに、ＮＯＲ回路２を介して入力信号Ｔｉｎが遅延回路４に入力される。このため、図５（ｂ）に示すように、入力信号Ｔｉｎが立ち上がると、遅延回路４の遅延時間はＴｄｅｌだけ遅れて遅延回路４の出力Ｂが立ち上がった後、ＮＯＲ回路５の出力Ｔｏｕｔが立ち上がる（Ｅ１２）。
この結果、デジタル入力Ｄｉｎがハイレベルの場合、入力信号Ｔｉｎは遅延回路４を介してデジタル時間変換器１から出力され、デジタル入力Ｄｉｎがロウレベルの場合に比べて遅延時間はＴｄｅｌだけ遅れる。このため、デジタル入力Ｄｉｎに応じてデジタル時間変換器１の出力Ｔｏｕｔのタイミングをずらすことができ、１ビットデジタル信号を時間信号に変換することができる。ここで、遅延回路４として図１の構成を用いることにより、デジタル時間変換器１の回路規模を低減することができる。
【００２１】
（第３実施形態）
図６は、第３実施形態に係るデジタル時間変換器の概略構成を示すブロック図、図７は、図６のデジタル時間変換器のデジタル入力に応じた出力波形を示す図である。なお、図６の例では、３ビットデジタル時間変換器を示した。
図６において、この３ビットデジタル時間変換器には、１ビットデジタル時間変換器１Ａ〜１Ｃが設けられ、１ビットデジタル時間変換器１Ａ〜１Ｃは順次直列に接続されている。なお、１ビットデジタル時間変換器１Ａ〜１Ｃとしては、図４（ａ）と同様の構成を用いることができる。
なお、１ビットデジタル時間変換器１Ｃの遅延時間はＴｄｅｌに設定し、１ビットデジタル時間変換器１Ｂの遅延時間は２×Ｔｄｅｌに設定し、１ビットデジタル時間変換器１Ａの遅延時間は４×Ｔｄｅｌに設定することができる。なお、１ビットデジタル時間変換器１Ａ〜１Ｃの遅延時間を変える場合、インバータの段数を変えるようにしてもよいし、インバータを構成するトランジスタの直列接続数を変えるようにしてもよい。
【００２２】
そして、１ビットデジタル時間変換器１Ａにはデジタル入力Ｄｉｎの３ビット目Ｄｉｎ[２]が入力され、１ビットデジタル時間変換器１Ｂにはデジタル入力Ｄｉｎの３ビット目Ｄｉｎ[１]が入力され、１ビットデジタル時間変換器１Ｃにはデジタル入力Ｄｉｎの３ビット目Ｄｉｎ[０]が入力される。
【００２３】
この時、デジタル入力Ｄｉｎの３ビット目Ｄｉｎ[２]がハイレベルの場合、入力信号Ｔｉｎが立ち上がると、１ビットデジタル時間変換器１Ａにて入力信号Ｔｉｎに対して４×Ｔｄｅｌの遅延が与えられる。デジタル入力Ｄｉｎの２ビット目Ｄｉｎ[１]がハイレベルの場合、入力信号Ｔｉｎが立ち上がると、１ビットデジタル時間変換器１Ｂにて１ビットデジタル時間変換器１Ａの出力に対して２×Ｔｄｅｌの遅延が与えられる。デジタル入力Ｄｉｎの１ビット目Ｄｉｎ[０]がハイレベルの場合、入力信号Ｔｉｎが立ち上がると、１ビットデジタル時間変換器１Ｃにて１ビットデジタル時間変換器１Ｂの出力に対してＴｄｅｌの遅延が与えられる。このため、図７に示すように、デジタル入力Ｄｉｎに応じて３ビットデジタル時間変換器の出力Ｔｏｕｔのタイミングをずらすことができ、３ビットデジタル信号を時間信号に変換することができる。ここで、遅延回路として図１の構成を用いることにより、３ビットデジタル時間変換器の回路規模を低減することができる。また、３ビット分の信号を１ラインで伝送することができ、デジタル信号の伝送に必要なライン数を減らすことができる。
【００２４】
なお、図６の例では、遅延回路４を用いることで、３ビットデジタル時間変換器を構成する場合について示したが、Ｋ（Ｋは２以上の整数）ビットデジタル時間変換器を構成するようにしてもよい。
【００２５】
図８は、図４（ａ）の遅延回路４の諸特性を４段インバータと比較して示す図である。
図８において、図４（ａ）の遅延回路４では、４段インバータと比べて遅延時間Ｔｄｅｌが１．２倍、遅延時間Ｔｄｅｌ当たりの分散σｄｅｌが１倍、消費電力が０．７倍、レイアウト面積が０．７５倍となった。
【００２６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００２７】
Ｖ１、Ｖ２  インバータ、Ｐ１〜Ｐ３  Ｐ型トランジスタ、Ｎ１〜Ｎ３  Ｎ型トランジスタ
【図１】
2015032950.tif 000003
【図２】
2015032950.tif 000004
【図３】
2015032950.tif 000005
【図４】
2015032950.tif 000006
【図５】
2015032950.tif 000007
【図６】
2015032950.tif 000008
【図７】
2015032950.tif 000009
【図８】
2015032950.tif 000010