(57)【要約】【課題】表示装置の大型化および高解像度化によって階調表現性が低下することを抑制すること。【解決手段】本発明の表示装置の駆動方法は、データドライバに接続された複数のデータ信号線と、スキャンドライバに接続された複数の走査線とが交差し、交差に対応して設けられた画素を有する表示装置の駆動方法であって、画素の階調を指定する階調電圧を取得し、取得した階調電圧が出力されるデータ信号線が保持している電圧と、当該階調電圧とに基づいて第１遅延補正値を算出し、第１遅延補正値に基づいてデータ信号線に階調電圧を出力するタイミングを決定する。【選択図】図４
2015082063.tif 000002
【特許請求の範囲】
【請求項１】
データドライバに接続された複数のデータ信号線と、スキャンドライバに接続された複数の走査線とが交差し、交差に対応して設けられた画素を有する表示装置であって、
前記画素の階調を指定する階調電圧を取得する手段と、
取得した前記階調電圧が出力される前記データ信号線が保持している電圧と、当該階調電圧とに基づいて第１遅延補正値を算出する手段と、
前記第１遅延補正値に基づいて前記データ信号線に前記階調電圧を出力するタイミングを決定する手段と、
を備えることを特徴とする表示装置。
【請求項２】
取得した前記階調電圧によって階調が指定される前記画素に対応する走査線の位置に基づいて、第２遅延補正値を算出する手段をさらに備え、
前記データ信号線に前記階調電圧を出力するタイミングは、前記第１遅延補正値および前記第２遅延補正値に基づいて決定されることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記第２遅延補正値は、前記データ信号線のＣＲ時定数に基づいて算出されることを特徴とする請求項２に記載の表示装置。
【請求項４】
前記データ信号線が保持している電圧は、当該データ信号線に対して前回出力された階調電圧に基づく電圧を示すことを特徴とする請求項１乃至請求項３のいずれかに記載の表示装置。
【請求項５】
前記データ信号線に前記階調電圧を出力する前にプリチャージ電圧を出力する手段をさらに含み、
前記データ信号線が保持している電圧は、前記プリチャージ電圧を示すことを特徴とする請求項１乃至請求項３のいずれかに記載の表示装置。
【請求項６】
データドライバに接続された複数のデータ信号線と、スキャンドライバに接続された複数の走査線とが交差し、交差に対応して設けられた画素を有する表示装置の駆動方法であって、
前記画素の階調を指定する階調電圧を取得し、
取得した前記階調電圧が出力される前記データ信号線が保持している電圧と、当該階調電圧とに基づいて第１遅延補正値を算出し、
前記第１遅延補正値に基づいて前記データ信号線に前記階調電圧を出力するタイミングを決定することを特徴とする表示装置の駆動方法。
【請求項７】
取得した前記階調電圧が出力される前記画素に対応する走査線の位置に基づいて、第２遅延補正値を算出することをさらに含み、
前記データ信号線に前記階調電圧を出力するタイミングは、前記第１遅延補正値および前記第２遅延補正値に基づいて決定されることを特徴とする請求項６に記載の表示装置の駆動方法。
【請求項８】
前記第２遅延補正値は、前記データ信号線のＣＲ時定数に基づいて算出されることを特徴とする請求項７に記載の表示装置の駆動方法。
【請求項９】
前記データ信号線が保持している電圧は、当該データ信号線に対して前回出力された階調電圧に基づく電圧を示すことを特徴とする請求項６乃至請求項８のいずれかに記載の表示装置の駆動方法。
【請求項１０】
前記データ信号線に前記階調電圧を出力する前にプリチャージ電圧を出力することをさらに含み、
前記データ信号線が保持している電圧は、前記プリチャージ電圧を示すことを特徴とする請求項６乃至請求項８のいずれかに記載の表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス型の表示装置を駆動する技術に関する。
【背景技術】
【０００２】
液晶ディスプレイ、有機ＥＬディスプレイなどの表示装置は、近年、大型化、高解像度化が進められている。このため、各画素を制御するための信号線の配線負荷が増大し、ドライバから供給される信号に鈍りが生じる。この鈍りの影響は、ドライバから離れるほど大きくなる。画素の階調を指定する階調電圧を画素回路に書き込むときに、鈍りの影響が大きくなるほど目的とする階調電圧に近づくまでの時間を要するため、その階調電圧から離れた電圧で各画素回路に書き込まれてしまい、階調表現性が低下する。この階調表現性の低下は、ドライバからの距離依存性として現れる。
【０００３】
各画素に対する階調電圧の更新時間を長くすることができれば、目的とする階調電圧により近づけることができるため、鈍りの影響を低減することができる。しかしながら、高解像度化も望まれている現状では、階調電圧の更新時間がさらに短くなってしまい、鈍りの影響を大きく受ける傾向にある。
【０００４】
このような課題を解決するために、例えば、特許文献１には、ドライバからの距離が異なることに伴う配線容量の違いを相殺するように別の容量を追加して、ドライバから各画素への容量の距離依存性を低減する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−２３７８０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載の技術においては、画素毎に異なるレイアウトでの回路配置が必要となり、レイアウトに依存した表示ばらつきを生じさせ、結果として階調表現性の低下を引き起こす可能性がある。また、直前の水平期間において書き込まれた階調電圧と今回の水平期間において書き込むべき階調電圧との差が大きいほど、書き込むべき階調電圧から離れた電圧で画素回路に書き込まれてしまう。この影響は、階調表現性の低下を引き起こし、階調電圧の更新時間が短いほど顕著に表れてしまう。
【０００７】
本発明の目的の一つは、表示装置の大型化および高解像度化によって階調表現性が低下することを抑制することである。
【課題を解決するための手段】
【０００８】
本発明の一実施形態によると、データドライバに接続された複数のデータ信号線と、スキャンドライバに接続された複数の走査線とが交差し、交差に対応して設けられた画素を有する表示装置であって、前記画素の階調を指定する階調電圧を取得する手段と、取得した前記階調電圧が出力される前記データ信号線が保持している電圧と、当該階調電圧とに基づいて第１遅延補正値を算出する手段と、前記第１遅延補正値に基づいて前記データ信号線に前記階調電圧を出力するタイミングを決定する手段と、を備えることを特徴とする表示装置が提供される。
【０００９】
この表示装置によれば、表示装置の大型化および高解像度化によって階調表現性が低下することを抑制することができる。
【００１０】
また、別の好ましい態様において、取得した前記階調電圧によって階調が指定される前記画素に対応する走査線の位置に基づいて、第２遅延補正値を算出する手段をさらに備え、前記データ信号線に前記階調電圧を出力するタイミングは、前記第１遅延補正値および前記第２遅延補正値に基づいて決定されてもよい。
【００１１】
この表示装置によれば、表示装置の大型化および高解像度化によって階調表現性が低下することをさらに抑制することができる。
【００１２】
また、別の好ましい態様において、前記第２遅延補正値は、前記データ信号線のＣＲ時定数に基づいて算出されてもよい。
【００１３】
この表示装置によれば、データ信号線の容量による階調表現性が低下することを抑制することができる。
【００１４】
また、別の好ましい態様において、前記データ信号線が保持している電圧は、当該データ信号線に対して前回出力された階調電圧に基づく電圧を示していてもよい。
【００１５】
この表示装置によれば、容易な構成で階調表現性が低下することをさらに抑制することができる。
【００１６】
また、別の好ましい態様において、前記データ信号線に前記階調電圧を出力する前にプリチャージ電圧を出力する手段をさらに含み、前記データ信号線が保持している電圧は、前記プリチャージ電圧を示していてもよい。
【００１７】
この表示装置によれば、容易な構成で階調表現性が低下することをさらに抑制することができる。
【００１８】
本発明の一実施形態によると、データドライバに接続された複数のデータ信号線と、スキャンドライバに接続された複数の走査線とが交差し、交差に対応して設けられた画素を有する表示装置の駆動方法であって、前記画素の階調を指定する階調電圧を取得し、取得した前記階調電圧が出力される前記データ信号線が保持している電圧と、当該階調電圧とに基づいて第１遅延補正値を算出し、前記第１遅延補正値に基づいて前記データ信号線に前記階調電圧を出力するタイミングを決定することを特徴とする表示装置の駆動方法が提供される。
【００１９】
この表示装置の駆動方法によれば、表示装置の大型化および高解像度化によって階調表現性が低下することをさらに抑制することができる。
【００２０】
また、別の好ましい態様において、取得した前記階調電圧が出力される前記画素に対応する走査線の位置に基づいて、第２遅延補正値を算出することをさらに含み、前記データ信号線に前記階調電圧を出力するタイミングは、前記第１遅延補正値および前記第２遅延補正値に基づいて決定されてもよい。
【００２１】
この表示装置の駆動方法によれば、表示装置の大型化および高解像度化によって階調表現性が低下することをさらに抑制することができる。
【００２２】
また、別の好ましい態様において、前記第２遅延補正値は、前記データ信号線のＣＲ時定数に基づいて算出されてもよい。
【００２３】
この表示装置の駆動方法によれば、データ信号線の容量による階調表現性が低下することを抑制することができる。
【００２４】
また、別の好ましい態様において、前記データ信号線が保持している電圧は、当該データ信号線に対して前回出力された階調電圧に基づく電圧を示していてもよい。
【００２５】
この表示装置の駆動方法によれば、容易な構成で階調表現性が低下することをさらに抑制することができる。
【００２６】
また、別の好ましい態様において、前記データ信号線に前記階調電圧を出力する前にプリチャージ電圧を出力することをさらに含み、前記データ信号線が保持している電圧は、前記プリチャージ電圧を示していてもよい。
【００２７】
この表示装置の駆動方法によれば、容易な構成で階調表現性が低下することをさらに抑制することができる。
【発明の効果】
【００２８】
本発明によれば、表示装置の大型化および高解像度化によって階調表現性が低下することを抑制することができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１実施形態における電子機器１の構成を示す概略図である。
【図２】本発明の第１実施形態における画素回路１００の構成を示す回路図である。
【図３】本発明の第１実施形態におけるデータドライバ２０の構成を示すブロック図である。
【図４】本発明の第１実施形態におけるデータドライバ出力制御回路２１の構成を示すブロック図である。
【図５】本発明の第１実施形態における各信号のタイミングチャートである。
【図６】従来技術におけるデータ書き込み時の電圧変化（階調変化が一定の場合）の列方向パネル位置依存性を説明する図である。
【図７】本発明の第１実施形態におけるデータ書き込み時の電圧変化（階調変化が一定の場合）の列方向パネル位置依存性を説明する図である。
【図８】本発明の第１実施形態における遅延時間ＴＳと列方向パネル位置との関係を説明する図である。
【図９】従来技術におけるデータ書き込み時の電圧変化（列方向パネル位置が一定の場合）の階調電圧差依存性を説明する図である。
【図１０】本発明の第１実施形態におけるデータ書き込み時の電圧変化（列方向パネル位置が一定の場合）の階調電圧差依存性を説明する図である。
【図１１】本発明の第１実施形態における階調電圧差を説明する図である。
【図１２】本発明の第１実施形態における遅延時間ＴＤと階調電圧差との関係を説明する図である。
【図１３】本発明の第２実施形態におけるデータドライバ２０Ａの構成を示すブロック図である。
【図１４】本発明の第２実施形態におけるデータドライバ出力制御回路２１Ａの構成を示すブロック図である。
【図１５】本発明の第２実施形態における各信号のタイミングチャートである。
【図１６】本発明の第２実施形態におけるデータ書き込み時の電圧変化（列方向パネル位置が一定の場合）の階調電圧差依存性を説明する図である。
【図１７】本発明の第２実施形態における階調電圧差を説明する図である。
【図１８】本発明の第２実施形態における遅延時間ＴＤと階調電圧差との関係を説明する図である。
【発明を実施するための形態】
【００３０】
以下、本発明の実施形態に係る電子機器について、図面を参照しながら詳細に説明する。なお、以下に示す実施形態は本発明の実施形態の一例であって、本発明はこれらの実施形態に限定して解釈されるものではなく、種々の変形を行ない実施することが可能である。また、本実施形態で参照する図面において、同一部分または同様な機能を有する部分には同一の符号または類似の符号（例えば、数字の後にＡ、Ｂ、（１）、（２）等を付しただけの符号）を付し、その繰り返しの説明は省略する場合がある。
【００３１】
＜第１実施形態＞
本発明の第１実施形態に係る電子機器について、図面を参照しながら詳細に説明する。
【００３２】
［全体構成］
図１は、本発明の第１実施形態に係る電子機器１の構成を示す概略図である。電子機器１は、スマートフォン、携帯電話、パーソナルコンピュータ、テレビなど、画像を表示する表示部を有する装置である。電子機器１は、表示装置１０、制御部８０および電源９０を有する。表示装置１０は、マトリクス状に配置された画素毎に画素回路１００を有する。表示装置１０は、各画素回路１００に書き込まれる階調電圧に応じた階調で発光ダイオードを発光させて画像を表示することによって表示部を構成する有機ＥＬディスプレイである。なお、表示装置１０は、有機ＥＬディスプレイでなく、液晶ディスプレイであってもよく、各画素回路１００において書き込まれる階調電圧に応じた階調で表現された画像を表示する装置であればよい。
【００３３】
制御部８０は、ＣＰＵ（Central Processing Unit）、メモリなどを有し、表示装置１０の動作を制御するコントローラである。制御部８０は、データドライバ２０およびスキャンドライバ３０を制御する。また、制御部８０は、電子機器１の表示部に表示させる画像の各画素の階調を示す階調データが入力され、入力された階調データに基づいて各画素における階調を決定する。そして、制御部８０は、画素回路１００に階調に応じた階調電圧を書き込んで各画素回路１００の発光ダイオードＥＬを発光させるように、データドライバ２０とスキャンドライバ３０と制御する。
【００３４】
電源９０は、表示装置１０および制御部８０など、電子機器１の各部へ電力を供給する。表示装置１０における各画素回路１００の発光ダイオードＥＬのアノードからカソードへの電流は、この電源９０から供給される。このとき、電源９０は、例えば、後述するアノード電圧ＥＬＶＤＤ、カソード電圧ＥＬＶＳＳを印加する。
【００３５】
［表示装置１０の構成］
表示装置１０は、上述した画素回路１００、データドライバ２０、およびスキャンドライバ３０を有する。画素回路１００が設けられた各画素は、複数の走査線１４０と複数のデータ信号線１５０との交差に対応して設けられ、ｎ行ｍ列のマトリクス状に配置されているが、以下の説明では、図１に示すように、簡略化して３行３列のマトリクス状に配置されているものとする。なお、図１において、データ信号線１５０の配線負荷を模式的に容量Ｃおよび抵抗Ｒで示している。また、図１において、データドライバ２０から近い画素回路から順に、画素回路１００ａ、１００ｂ、１００ｃとして示したが、これらを特に区別しない場合には、単に画素回路１００という。表示装置１０の詳細については後述する。
【００３６】
データドライバ２０は、制御部８０の制御によりラッチ信号ＬＡＴ、クロック信号ＣＬＫ、表示データ等の信号が入力され、各列の画素回路１００に対応して設けられたデータ信号線１５０に、各画素回路１００に階調電圧Ｖｄを書き込むためのデータ信号ＤＴを供給する。表示データは、階調データに基づいて制御部８０によって生成されたデータであり、各画素の階調電圧を示すデータである。データ信号ＤＴ（ｑ）は、ｑ列目（ｑ＝１，２，３）に供給される信号である。ＤＴａ、ＤＴｂ、ＤＴｃは、データ信号線１５０の画素回路１００ａ、１００ｂ、１００ｃに接続する部分のデータ信号を示している（図６等参照）。上記の通り、データ信号線１５０における配線負荷の影響で、データ信号ＤＴは、データドライバ２０から離れるほど、配線抵抗Ｒと配線容量Ｃの時定数により鈍った信号ＤＴａ、ＤＴｂ、ＤＴｃになっている。
【００３７】
スキャンドライバ３０は、画像回路１００に対応して設けられた走査線１４０に供給するスキャン信号ＳＣＡＮによって、階調電圧を書き込む画素回路１００の行を順次排他的に選択する。このようにして選択されている行の画素回路１００に、データ信号線１５０に供給されているデータ信号ＤＴが示す階調電圧Ｖｄが書き込まれる。スキャン信号ＳＣＡＮ（ｐ）は、ｐ行目（ｐ＝１，２，３）に供給される信号である。選択される行の画素回路１００に対応するスキャン信号ＳＣＡＮはＬレベルとなり、選択されない行の画素回路１００に対応する対応するスキャン信号ＳＣＡＮはＨレベルとなる。
【００３８】
［画素回路１００の構成］
図２は、本発明の第１実施形態における画素回路１００の構成を示す回路図である。画素回路１００には、有機ＥＬである発光ダイオードＥＬが備えられている。発光ダイオードＥＬのカソードは、カソード電圧ＥＬＶＳＳの電源線に接続されている。また、画素回路１００は、２つのトランジスタＭ１、Ｍ２、および１つの容量素子Ｃ１を備える。これらのトランジスタは、ｐ型のＴＦＴ（薄膜トランジスタ）である。なお、トランジスタはｎ型であってもよく、その場合には、ｎ型のトランジスタにおいて同様な動作が実現できるように回路を構成すればよい。
【００３９】
トランジスタＭ１のソースドレイン端子の一端子は発光ダイオードＥＬのアノードに接続され、他端子はアノード電圧ＥＬＶＤＤの電源線に接続されている。また、この他端子は、容量素子Ｃ１を介してトランジスタＭ１のゲート端子に接続されている。トランジスタＭ１のゲート端子とデータ信号線１５０とはトランジスタＭ２を介して接続されている。トランジスタＭ２のゲート端子は、走査線１４０に接続されている。
【００４０】
走査線１４０が選択されるとトランジスタＭ２がオンになり、トランジスタＭ１のゲート端子には、データ信号線１５０が接続され、階調電圧が書き込まれる。ゲート電圧ＶＧに階調電圧が設定されると、階調電圧に応じた電流量がトランジスタＭ１を流れ、発光ダイオードＥＬが電流量に応じた強度で発光する。これによって、各画素において表現される階調は、ゲート電圧ＶＧに設定された階調電圧に対応した階調となる。
【００４１】
なお、上記の画素回路１００の構成は一例であり、画素回路１００に書き込まれた階調電圧に応じて階調の表現がされる構成であれば、どのような回路が用いられてもよい。また、表示装置１０が液晶ディスプレイである場合には、画素回路１００は、書き込まれた階調電圧を液晶素子に印加する回路になっていればよい。このような回路は、公知の技術を用いればよい。
【００４２】
［データドライバ２０の構成］
図３は、本発明の第１実施形態におけるデータドライバ２０の構成を示すブロック図である。データドライバ２０には、各データ信号線１５０に対応して、データドライバ出力制御回路２１が設けられている。なお、符号の後ろに付した（１）、（２）、（３）は、それぞれ１列目、２列目、３列目のデータ信号線１５０に関連するものであることを示しているため、それぞれを特に区別しない場合にはこれを省略して説明する。
【００４３】
データドライバ出力制御回路２１は、クロック信号ＣＬＫに同期して、各画素回路１００に書き込むための階調電圧を示す表示データを取り込み、この階調電圧をデータ信号線１５０に出力するタイミングを調整する。ＬＡＴは、階調電圧を出力するタイミングの基準となる信号である。この基準は、例えばＬレベルの信号で表される。以下、このＬレベルの信号をＬＡＴ（ｉｎ）という。
【００４４】
従来技術のようにデータ信号線１５０に階調電圧を出力するタイミングを調整しない場合には、データ信号ＤＴの鈍りの影響により階調表現性が低下することになるが、このデータドライバ出力制御回路２１が出力タイミングを調整することにより、本発明の第１実施形態においては、データ信号ＤＴの鈍りの影響による階調表現性の低下を抑制する。
【００４５】
データドライバ出力制御回路２１に入力されるＤＥＬＡＹ（ＬＩＮＥ）は、次に階調電圧を書き込む画素回路１００に接続された走査線１４０の位置に関連する情報（すなわち、データドライバ２０から階調電圧を書き込む画素回路１００までの距離に対応する情報）である。この例では、ＤＥＬＡＹ（ＬＩＮＥ）は、後述する遅延時間ＴＳに対応する情報（遅延補正値）であり、階調電圧を書き込む画素回路１００がデータドライバ２０から遠いほど小さい値を示している。データドライバ２０からの距離と遅延時間ＴＳとの具体的な関係性は後述する。
【００４６】
［データドライバ出力制御回路２１の構成］
図４は、本発明の第１実施形態におけるデータドライバ出力制御回路２１の構成を示すブロック図である。データドライバ出力制御回路２１は、データラッチ回路Ａ２１１、データラッチ回路Ｂ２１３、出力制御回路２１５、出力バッファ２１７、データ比較回路２２１、遅延時間演算回路２２３、および遅延制御回路２２５を備える。
【００４７】
データラッチ回路Ａ２１１は、クロック信号ＣＬＫに同期して表示データ（階調電圧）を取り込んで保持（ラッチ）する。データラッチ回路Ｂ２１３は、ＬＡＴ（ｉｎ）を遅延させたＤＥＬＡＹ（ＯＵＴ）に基づいて、保持していた階調電圧を出力制御回路２１５および出力バッファ２１７を介して、データ信号線１５０に出力する。データラッチ回路Ｂ２１３から出力された階調電圧は、データ比較回路２２１にも入力される。なお、出力制御回路２１５は、例えば、デジタルアナログコンバータ（ＤＡＣ）等である。
【００４８】
そして、データラッチ回路Ｂ２１３は、データラッチ回路Ａ２１１において保持されていた階調電圧を取り込んで保持する。このように、データラッチ回路Ｂ２１３に保持された階調電圧は、次にデータ信号線１５０に出力される電圧を示し、データラッチ回路Ａ２１１に保持された階調電圧は、さらに次にデータ信号線１５０に出力される電圧を示している。
【００４９】
データ比較回路２２１は、データラッチ回路Ｂ２１３から出力された階調電圧（すなわち、現在、データ信号線１５０に保持されている階調電圧）と、次にデータ信号線１５０に出力される階調電圧（すなわち、データラッチ回路Ｂ２１３に保持されている階調電圧）とを比較し、その差の絶対値（以下、階調電圧差という）に応じた情報ＤＥＬＡＹ（ＤＡＴＡ）を遅延時間演算回路２２３に出力する。この例では、ＤＥＬＡＹ（ＤＡＴＡ）は、後述する遅延時間ＴＤに対応する情報（遅延補正値）であり、階調電圧差が大きいほど小さい値を示している。階調差電圧と遅延時間ＴＤとの具体的な関係性は後述する。
【００５０】
遅延時間演算回路２２３は、ＤＥＬＡＹ（ＬＩＮＥ）およびＤＥＬＡＹ（ＤＡＴＡ）に基づいて、データラッチ回路Ｂ２１３からの階調電圧の出力を遅延させる時間を演算し、その遅延時間に応じた情報ＤＥＬＡＹ＿ＳＥＴを遅延制御回路２２５に出力する。この演算は、例えば、ＤＥＬＡＹ＿ＳＥＴ＝ＤＥＬＡＹ（ＬＩＮＥ）×ＤＥＬＡＹ（ＤＡＴＡ）のように、ＤＥＬＡＹ（ＬＩＮＥ）とＤＥＬＡＹ（ＤＡＴＡ）と積で表される。
【００５１】
したがって、階調電圧を書き込む画素回路１００がデータドライバ２０から遠いほど、階調電圧差が大きいほど、ＤＥＬＡＹ＿ＳＥＴが小さくなり、この画素回路１００がデータドライバ２０から近いほど、また階調電圧差が小さいほど、ＤＥＬＡＹ＿ＳＥＴが大きくなる。なお、これらの関係が満たされるように、ＤＥＬＡＹ（ＬＩＮＥ）とＤＥＬＡＹ（ＤＡＴＡ）とを用いてＤＥＬＡＹ＿ＳＥＴが演算されるのであれば、必ずしも積による演算のみでなく、他の演算方法が用いられてもよい。
【００５２】
遅延制御回路２２５は、ＤＥＬＡＹ＿ＳＥＴに基づいてＬＡＴ（ｉｎ）を遅延させたＤＥＬＡＹ（ＯＵＴ）をデータラッチ回路Ｂ２１３に出力する。上述したように、データラッチ回路Ｂ２１３は、ＤＥＬＡＹ（ＯＵＴ）に基づいて階調電圧を出力する。したがって、データ信号線１５０へ階調電圧が出力されるタイミングは、ＬＡＴ（ｉｎ）を基準としてＤＥＬＡＹ＿ＳＥＴに応じた時間を遅延させたタイミングに調整される。
【００５３】
［データドライバ２０の動作］
図５は、本発明の第１実施形態における各信号のタイミングチャートである。ＬＡＴは、ＬレベルになるＬＡＴ（ｉｎ）において１水平期間が定義される。ＤＥＬＡＹ（ＯＵＴ）（ｑ）は、ｑ列目（ｑ＝１，２，３）のデータ信号線１５０に対応している。同じ水平期間においてはＤＥＬＡＹ（ＬＩＮＥ）がいずれの列でも同じである。したがって、図５に示すＤＥＬＡＹ（ＯＵＴ）の相対的なタイミングのずれは、直前の水平期間において画素回路１００に書き込まれた階調電圧と今回の水平期間において画素回路１００に書き込む階調電圧との差（階調電圧差）の違い基づいている。
【００５４】
ＤＥＬＡＹ（ＯＵＴ）がＬレベルになったタイミングでデータラッチ回路Ｂ２１３に保持されていた階調電圧Ｖｄがデータ信号線１５０に出力されるため、データ信号ＤＴは、そのタイミングから次の階調電圧Ｖｄに変化する。
【００５５】
続いて、上述のとおり、階調電圧Ｖｄのデータ信号線１５０への出力タイミングを調整することの効果を従来技術の動作と比較して説明する。
【００５６】
［従来技術の動作例（列方向パネル位置依存性）］
まず、従来技術の動作において、書き込み電圧の列方向のパネル位置依存性について説明する。
【００５７】
図６は、従来技術におけるデータ書き込み時の電圧変化（階調変化が一定の場合）の列方向パネル位置依存性を説明する図である。図６に示すデータ信号ＤＴおよびゲート電圧ＶＧの変化は、階調電圧が低い電圧から高い電圧に変化する場合（ＤＴ（Ｌｏｗ  Ｌｅｖｅｌ）→ＤＴ（Ｈｉｇｈ  Ｌｅｖｅｌ））と高い電圧から低い電圧に変化する場合（ＤＴ（Ｈｉｇｈ  Ｌｅｖｅｌ）→ＤＴ（Ｌｏｗ  Ｌｅｖｅｌ））とに分けて示されている。ここでは、階調電圧の変化量はいずれも同じである。
【００５８】
データ信号ＤＴａ、ＤＴｂ、ＤＴｃの比較からわかるように、データ信号線１５０の配線負荷により、階調電圧の変化において信号に鈍りが生じ、その時定数に応じて鈍りの程度が異なる。データドライバ２０から遠い位置におけるデータ信号ＤＴｃほど、近い位置におけるデータ信号ＤＴａよりも階調電圧の変化が鈍っている。したがって、変化を開始してから画素回路１００に書き込まれるタイミング（サンプリングタイミング）までの変化量が異なるため、画素回路１００に書き込まれる階調電圧、すなわちゲート電圧ＶＧがばらついてしまう。なお、ＶＧａ、ＶＧｂ、ＶＧｃは、画素回路１００ａ、１００ｂ、１００ｃにおけるゲート電圧に対応する。
【００５９】
したがって、従来技術においては、画素の位置（列方向のパネル位置）によって実際に表現される階調が、書き込まれるべき階調電圧（理想的な階調電圧）に対してばらついてしまい、列方向のパネル位置依存性をもった輝度ムラが生じるため、階調表現性が低下する。
【００６０】
［第１実施形態の動作例（列方向パネル位置依存性）］
続いて、本発明の第１実施形態の動作において、書き込み電圧の列方向のパネル位置依存性について説明する。
【００６１】
図７は、本発明の第１実施形態におけるデータ書き込み時の電圧変化（階調変化が一定の場合）の列方向パネル位置依存性を説明する図である。図７に示すように、データ信号ＤＴｃはＬＡＴ（ｉｎ）からＴＳ１の遅延をさせて階調電圧の変化が開始される。同様に、データ信号ＤＴｂはＴＳ２の遅延、データ信号ＤＴａはＴＳ３の遅延をさせて階調電圧の変化が開始される。データ信号ＤＴの鈍りが少ない信号ほど階調電圧の変化が早いため、遅延時間が大きくして階調電圧の変化が開始されるタイミングを遅らせている。
【００６２】
このように階調電圧の変化が開始されるタイミングを異ならせることにより、画素回路１００に書き込まれるタイミング（サンプリングタイミング）において、データ信号ＤＴａ、ＤＴｂ、ＤＴｃがほぼ同一の電圧レベルになるようにすることができる。このようにすると、画素回路１００に書き込まれる階調電圧、すなわちゲート電圧ＶＧについても各画素回路１００においてほぼ同一にすることができ、ばらつきが少なくなる。したがって、階調表現性の低下を抑制することができる。
【００６３】
図８は、本発明の第１実施形態における遅延時間ＴＳと列方向パネル位置との関係を説明する図である。列方向パネル位置における１００ａ、１００ｂ、１００ｃは、画素回路に対応し、グラフ原点側（図左側）がデータドライバ２０から遠い画素回路を示している。図８に示すとおり、画素回路１００がデータドライバ２０から遠いほどデータ信号線１５０の配線負荷の時定数が大きいため、遅延時間ＴＳが小さくなり、画素回路１００がデータドライバ２０に近いほどデータ信号線１５０の配線負荷の時定数が小さいため、遅延時間ＴＳが大きくなる関係である。このようにしてＤＥＬＡＹ（ＬＩＮＥ）が決められている。この例では、ＤＥＬＡＹ（ＬＩＮＥ）は、画素回路１００ｃ（ＳＣＡＮ（１））に対してＴＳ１、画素回路１００ｂ（ＳＣＡＮ（２））に対してＴＳ２、画素回路１００ａ（ＳＣＡＮ（３））に対してＴＳ３のように決められている。
【００６４】
［従来技術の動作例（階調電圧差依存性）］
次に、従来技術の動作において、書き込み電圧の階調電圧差依存性について説明する。
【００６５】
図９は、従来技術におけるデータ書き込み時の電圧変化（列方向パネル位置が一定の場合）の階調電圧差依存性を説明する図である。図９に示すデータ信号ＤＴおよびゲート電圧ＶＧの変化は、階調電圧が低い電圧から高い電圧に変化する場合（Ｖｄ（ｐ−１）＜Ｖｄ（ｐ））と高い電圧から低い電圧に変化する場合（Ｖｄ（ｐ−１）＞Ｖｄ（ｐ））とに分けて示されている。それぞれの場合において、変化の程度が異なる３段階について例示している。なお、ｐはマトリクス状に配置された画素回路１００の行を示し、階調電圧Ｖｄ（ｐ−１）は、階調電圧Ｖｄ（ｐ）の前の行が選択されているときにデータ信号線１５０に出力された階調電圧、すなわち、階調電圧Ｖｄ（ｐ）が出力される前にデータ信号線１５０が保持している階調電圧に対応する。ここでは、階調電圧が書き込まれる画素回路１００はいずれも同じ行である。
【００６６】
それぞれのデータ信号ＤＴの比較からわかるように、Ｖｄ（ｐ−１）とＶｄ（ｐ）との階調電圧差により、階調電圧の変化量が異なる。階調電圧差が大きいほど大きな変化が必要であるため、変化を開始してから画素回路１００に書き込まれるタイミング（サンプリングタイミング）までの時間が同じであると、画素回路１００に書き込まれる階調電圧、すなわちゲート電圧ＶＧがばらついてしまう。
【００６７】
したがって、従来技術においては、階調電圧差によって実際に表現される階調が、書き込まれるべき階調電圧（理想的な階調電圧）に対してばらついてしまうため、前に書き込まれた階調電圧に依存したクロストーク現象による画質劣化が発生し、階調表現性が低下する。
【００６８】
［第１実施形態の動作例（階調電圧差依存性）］
続いて、本発明の第１実施形態の動作において、書き込み電圧の階調電圧差依存性について説明する。
【００６９】
図１０は、本発明の第１実施形態におけるデータ書き込み時の電圧変化（列方向パネル位置が一定の場合）の階調電圧差依存性を説明する図である。図１０に示すように、階調電圧差ＶＤ１についてはＬＡＴ（ｉｎ）からＴＤ１の遅延をさせて階調電圧の変化が開始される。同様に、階調電圧差ＶＤ２はＴＤ２の遅延、階調電圧差ＶＤ３はＴＤ３の遅延をさせて階調電圧の変化が開始される。階調電圧差が少ないほど目的とする階調電圧Ｖｄ（ｐ）に早く到達するため、遅延時間を大きくして階調電圧の変化が開始されるタイミングを遅らせている。
【００７０】
このように階調電圧の変化が開始されるタイミングを異ならせることにより、画素回路１００に書き込まれるタイミング（サンプリングタイミング）において、階調電圧差によらずデータ信号ＤＴがほぼ同一の電圧レベルになるようにすることができる。このようにすると、画素回路１００に書き込まれる階調電圧、すなわちゲート電圧ＶＧについても各画素回路１００においてほぼ同一にすることができ、ばらつきが少なくなる。したがって、階調表現性の低下を抑制することができる。
【００７１】
図１１は、本発明の第１実施形態における階調電圧差を説明する図である。表示装置１０に入力される階調データＶｉは、図１１に示すようなγカーブに基づき階調電圧Ｖｄに変換される。したがって、この例においては、階調データＶｉが示す階調差からγカーブに基づいて得られる階調電圧Ｖｄの差を階調電圧差とする。
【００７２】
図１２は、本発明の第１実施形態における遅延時間ＴＤと階調電圧差との関係を説明する図である。図１２に示すとおり、階調電圧差｜Ｖｄ（ｐ）−Ｖｄ（ｐ−１）｜が小さいほど早く目的とする階調電圧Ｖｄ（ｐ）に到達するため、遅延時間ＴＤが大きくなる関係である。このようにしてＤＥＬＡＹ（ＤＡＴＡ）が決められている。この例では、ＤＥＬＡＹ（ＤＡＴＡ）は、ＶＤ１に対してＴＤ１、ＶＤ２に対してＴＤ２、ＶＤ３に対してＴＤ３のように決められている。
【００７３】
＜第２実施形態＞
第２実施形態においては、水平期間が移行して階調電圧が変化するときに、変化の過程においてプリチャージ電圧を印加する場合について説明する。以下、第１実施形態と異なる部分について詳細に説明し、それ以外の部分については説明を省略する。
【００７４】
［データドライバ２０Ａの構成］
図１３は、本発明の第２実施形態におけるデータドライバ２０Ａの構成を示すブロック図である。データドライバ２０Ａには、各列のデータ信号線１５０に対応してデータドライバ出力制御回路２１Ａが設けられている。
【００７５】
データドライバ出力制御回路２１Ａには、第１実施形態におけるデータドライバ出力制御回路２１に入力される信号に加えて、プリチャージ電圧ＶＰＲＥおよびプリチャージタイミング信号ＴＰＲＥが入力される。ＶＰＲＥは、プリチャージの電圧を示し、この例では階調電圧のレンジの中央値に設定されているが、一定の電圧に設定されていればよい。ＴＰＲＥは、プリチャージ電圧をデータ信号線１５０に出力するタイミングを規定する信号である。
【００７６】
［データドライバ出力制御回路２１Ａの構成］
図１４は、本発明の第２実施形態におけるデータドライバ出力制御回路２１Ａの構成を示すブロック図である。データドライバ出力制御回路２１Ａは、データラッチ回路Ａ２１１、データラッチ回路Ｂ２１３Ａ、出力制御回路２１５、出力バッファ２１７、プリチャージ制御回路２１９、遅延時間演算回路２２３Ａ、および遅延制御回路２２５を備える。
【００７７】
データラッチ回路Ｂ２１３Ａは、ＬＡＴ（ｉｎ）に基づいて、保持していた階調電圧を出力制御回路２１５、プリチャージ制御回路２１９、および出力バッファ２１７を介して、データ信号線１５０に出力する。この例では、出力制御回路２１５からの出力された階調電圧はプリチャージ制御回路２１９において保持される。
【００７８】
プリチャージ制御回路２１９は、ＴＰＲＥがＬレベルになると出力バッファ２１７を介してプリチャージ電圧ＶＰＲＥをデータ信号線１５０に出力する。１水平期間中、詳細にはＬＡＴ（ｉｎ）から次のＬＡＴ（ｉｎ）までの期間のうちＳＣＡＮ信号がＬレベルの期間において、ＴＰＲＥがＬレベルとなる期間を含むようになっている。
【００７９】
また、プリチャージ制御回路２１９は、上述したとおり、出力制御回路２１５から出力された階調電圧も保持し、ＬＡＴ（ｉｎ）を遅延させたＤＥＬＡＹ（ＯＵＴ）に基づいて、出力バッファ２１７を介して、保持していた階調電圧をデータ信号線１５０に出力する。
【００８０】
遅延時間演算回路２２３Ａは、ＤＥＬＡＹ（ＬＩＮＥ）および階調電圧Ｖｄから決まるＤＥＬＡＹ（ＤＡＴＡ）に基づいて、プリチャージ制御回路２１９からの階調電圧の出力を遅延させる時間を演算し、その遅延時間に応じた情報ＤＥＬＡＹ＿ＳＥＴを遅延制御回路２２５に出力する。この階調電圧Ｖｄは、次にデータ信号線１５０に出力される階調電圧（すなわち、プリチャージ制御回路２１９に保持されている階調電圧）を示す。
【００８１】
遅延時間演算回路２２３Ａは、入力された階調電圧Ｖｄ（プリチャージ制御回路２１９に保持されている階調電圧）と予め決められたプリチャージ電圧ＶＰＲＥとの差を階調電圧差として算出し、さらに、この階調電圧差をＤＥＬＡＹ（ＤＡＴＡ）に変換する。階調電圧差が大きいほどＤＥＬＡＹ（ＤＡＴＡ）が小さい値を示す関係にあるのは、第１実施形態で説明した内容と同様である。また、ＤＥＬＡＹ＿ＳＥＴの演算についても同様である。なお、第２実施形態においては、階調電圧差はプリチャージ電圧ＶＰＲＥに対して決められるため、第１実施形態で説明したようなデータ比較回路２２１を省略することができる。
【００８２】
遅延制御回路２２５は、ＤＥＬＡＹ＿ＳＥＴに基づいてＬＡＴ（ｉｎ）を遅延させたＤＥＬＡＹ（ＯＵＴ）をプリチャージ制御回路２１９に出力する。上述したように、プリチャージ制御回路２１９は、ＤＥＬＡＹ（ＯＵＴ）に基づいて階調電圧を出力する。したがって、データ信号線１５０へ階調電圧が出力されるタイミングは、第１実施形態と同様に、ＬＡＴ（ｉｎ）を基準としてＤＥＬＡＹ＿ＳＥＴに応じた時間を遅延させたタイミングに調整される。プリチャージ制御回路２１９からデータ信号線１５０に対してこの階調電圧が出力されるタイミングの前には、予めＴＰＲＥに基づいてプリチャージ電圧ＶＰＲＥが出力されている。
【００８３】
［データドライバ２０Ａの動作］
図１５は、本発明の第２実施形態における各信号のタイミングチャートである。プリチャージ制御回路２１９に入力されるＴＰＲＥがＬレベルになると、データ信号線１５０にプリチャージ電圧ＶＰＲＥが出力される。データ信号ＤＴがプレチャージ電圧ＶＰＲＥに変化する。そして、ＤＥＬＡＹ（ＯＵＴ）がＬレベルになったタイミングでプリチャージ制御回路２１９に保持されていた階調電圧Ｖｄがデータ信号線１５０に出力されるため、プリチャージ電圧ＶＰＲＥになっているデータ信号ＤＴは、そのタイミングから次の階調電圧Ｖｄに変化する。
【００８４】
［第２実施形態の動作例（階調電圧差依存性）］
続いて、第２実施形態における書き込み電圧の階調電圧差依存性について説明する。なお、列方向パネル位置依存性については、第１実施形態と同様であるため説明を省略する。
【００８５】
図１６は、本発明の第２実施形態におけるデータ書き込み時の電圧変化（列方向パネル位置が一定の場合）の階調電圧差依存性を説明する図である。図１６に示すデータ信号ＤＴおよびゲート電圧ＶＧの変化は、プリチャージ電圧ＶＰＲＥから高い階調電圧Ｖｄに変化する場合（ＶＰＲＥ＜Ｖｄ）とプリチャージ電圧ＶＰＲＥから低い階調電圧Ｖｄに変化する場合（ＶＰＲＥ＞Ｖｄ）とに分けて示されている。それぞれの場合において、階調電圧Ｖｄが異なる２段階について例示している。
【００８６】
図１６に示すように、階調電圧差ＶＤ１についてはＬＡＴ（ｉｎ）からＴＤ１の遅延をさせて階調電圧の変化が開始される。同様に、階調電圧差ＶＤ２はＴＤ２の遅延をさせて階調電圧の変化が開始される。それぞれのデータ信号ＤＴに示すとおり、階調電圧差が少ないほど目的とする階調電圧Ｖｄに早く到達するため、遅延時間ＴＤを大きくして階調電圧の変化が開始されるタイミングを遅らせている。
【００８７】
従来技術のように、階調電圧の出力タイミングの調整を行わない場合には、実際に書き込まれた階調電圧（ゲート電圧ＶＧ）の、本来書き込まれるべき階調電圧に対する割合は、その書き込まれるべき階調電圧（より詳細にはプリチャージ電圧に対する階調電圧差）によって異なるものとなってしまう。
【００８８】
一方、本発明の第２実施形態のように、階調電圧の変化が開始されるタイミングを異ならせることにより、書き込まれるべき階調電圧によらずに、サンプリングタイミングにおけるデータ信号ＤＴを、書き込まれるべき階調電圧（理想的な階調電圧）に同程度まで近づけることができる。すなわち、実際に書き込まれた階調電圧（ゲート電圧ＶＧ）の、本来書き込まれるべき階調電圧に対する割合が、その書き込まれるべき階調電圧（より詳細にはプリチャージ電圧に対する階調電圧差）によって異なってしまうことを抑制することができる。したがって、階調表現性の低下を抑制することができる。
【００８９】
図１７は、本発明の第２実施形態における階調電圧差を説明する図である。表示装置１０に入力される階調データＶｉは、制御部８０によって、図１７に示すようなγカーブに基づき階調電圧Ｖｄに変換される。したがって、この例においては、階調データＶｉからγカーブに基づいて階調電圧Ｖｄを算出し、プリチャージ電圧ＶＰＲＥと階調電圧Ｖｄとの差を階調電圧差とする。
【００９０】
図１８は、本発明の第２実施形態における遅延時間ＴＤと階調電圧差との関係を説明する図である。図１８に示すとおり、階調電圧差｜ＶＰＲＥ−Ｖｄ｜が小さいほど早く目的とする階調電圧Ｖｄに到達するため、遅延時間ＴＤが大きくなる関係である。このようにしてＤＥＬＡＹ（ＤＡＴＡ）が決められている。この例では、ＤＥＬＡＹ（ＤＡＴＡ）は、ＶＤ１に対してＴＤ１、ＶＤ２に対してＴＤ２のように決められている。
【００９１】
なお、図１７からもわかるとおり、第２実施形態においては、階調電圧差ＶＤは、プリチャージ電圧ＶＰＲＥを基準としている。プリチャージ電圧ＶＰＲＥが階調電圧Ｖｄの中央値である場合、階調電圧差ＶＤ（＝｜ＶＰＲＥ−Ｖｄ｜）の最大値は、第１実施形態の階調電圧差ＶＤの最大値（階調電圧Ｖｄの最大値と最小値との差）の半分になる。そのため、第２実施形態においては、第１実施形態に比べて階調電圧の変化量が少なくなり、遅延時間ＴＤの最大値を減らすこともできる。
【符号の説明】
【００９２】
１…電子機器、１０…表示装置、２０…データドライバ、２１…データドライバ出力制御回路、３０…スキャンドライバ、８０…制御部、９０…電源、１００…画素回路、１４０…走査線、１５０…データ信号線、２１１…データラッチ回路Ａ、２１３…データラッチ回路Ｂ、２１５…出力制御回路、２１７…出力バッファ、２１９…プリチャージ制御回路、２２１…データ比較回路、２２３…遅延時間演算回路、２２５…遅延制御回路
【図１】
2015082063.tif 000003
【図２】
2015082063.tif 000004
【図３】
2015082063.tif 000005
【図４】
2015082063.tif 000006
【図５】
2015082063.tif 000007
【図６】
2015082063.tif 000008
【図７】
2015082063.tif 000009
【図８】
2015082063.tif 000010
【図９】
2015082063.tif 000011
【図１０】
2015082063.tif 000012
【図１１】
2015082063.tif 000013
【図１２】
2015082063.tif 000014
【図１３】
2015082063.tif 000015
【図１４】
2015082063.tif 000016
【図１５】
2015082063.tif 000017
【図１６】
2015082063.tif 000018
【図１７】
2015082063.tif 000019
【図１８】
2015082063.tif 000020