(57)【要約】【課題】ＦＰＧＡ基盤メモリ試験装置の出力信号校正装置およびその方法を提供する。【解決手段】本発明は、それぞれ互いに異なる位相のクロック信号を出力するクロック発生器（１）と、クロック発生器（１）からクロック信号の入力を受けてアドレス信号、データ信号およびクロック信号を出力し、タイミング測定のためのフリップフロップを介して複数の出力信号それぞれのタイミングを校正して信号を出力するパターン発生器（２）と、を備えている、ＦＰＧＡ基盤メモリ試験装置の出力信号校正装置を提供する。【選択図】図２
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【特許請求の範囲】
【請求項１】
出力信号校正装置において、
それぞれ互いに異なる位相のクロック信号を出力するクロック発生器と、
前記クロック発生器からクロック信号の入力を受けてアドレス信号、データ信号およびクロック信号を出力し、タイミング測定のためのフリップフロップを介して複数の出力  信号それぞれのタイミングを校正して信号を出力するパターン発生器と、を備えている  ことを特徴とする、ＦＰＧＡ基盤メモリ試験装置の出力信号校正装置。
【請求項２】
前記フリップフロップは、
前記パターン発生器の出力信号および前記クロック発生器からのクロック信号の入力を受け、それぞれクロック信号に符合するようにＰＩＮ１とＰＩＮ２へ信号を出力する第１フリップフロップおよび第２フリップフロップと、
前記第１フリップフロップと前記ＰＩＮ１との間に設けられる第３フリップフロップと、および
前記第２フリップフロップと前記ＰＩＮ２との間に設けられる第４フリップフロップと、を備え、
前記第３フリップフロップは前記第１フリップフロップのクロック信号および共通クロック信号の入力を受け、
前記第４フリップフロップは前記第２フリップフロップのクロック信号および共通クロック信号の入力を受けることを特徴とする、請求項１に記載のＦＰＧＡ基盤メモリ試験装置の出力信号校正装置。
【請求項３】
前記フリップフロップは、
前記第３フリップフロップおよび前記第４フリップフロップが、それぞれ可変するクロックの時間差を校正して前記ＰＩＮ１と前記ＰＩＮ２とが同時に信号を出力するように構成されることを特徴とする、請求項２に記載のＦＰＧＡ基盤メモリ試験装置の出力信号校正装置。
【請求項４】
前記第４フリップフロップは、
前記第３フリップフロップから入力されたクロック信号を前記第２フリップフロップのクロック信号に加える作業を繰り返し行い、前記第３フリップフロップと同時にクロック信号を出力するように校正することを特徴とする、請求項２に記載のＦＰＧＡ基盤メモリ試験装置の出力信号校正装置。
【請求項５】
出力信号校正方法において、
（ａ）クロック発生器がそれぞれ相異なる位相のクロック信号を出力する段階と、
（ｂ）パターン発生器がクロック信号の入力を受ける段階と、
（ｃ）前記パターン発生器のフリップフロップが複数のクロック信号それぞれの出力タイミングを校正して信号を出力する段階と、を備えていることを特徴とする、ＦＰＧＡ基盤メモリ試験装置の出力信号校正方法。
【請求項６】
前記（ｃ）段階は、
（ｃ−１）前記パターン発生器の第１フリップフロップと第２フリップフロップとが前記パターン発生器の出力信号および前記クロック発生器からのクロック信号の入力を受ける段階と、
（ｃ−２）第３フリップフロップが前記第１フリップフロップのクロック信号および共通クロック信号の入力を受ける段階と、
（ｃ−３）第４フリップフロップが前記第２フリップフロップのクロック信号および共通クロック信号の入力を受ける段階と、
（ｃ−４）前記第４フリップフロップが前記第３フリップフロップからのクロック信号を
前記第２フリップフロップのクロック信号に加える段階と、
（ｃ−５）前記第３フリップフロップから出力されるクロック信号と前記第４フリップフロップから出力されるクロック信号とが一致するか否かを判断する段階と、
（ｃ−６）（ｃ−５）段階で判断した結果、前記第３フリップフロップから出力されるクロック信号と前記第４フリップフロップから出力されるクロック信号とが一致する場合、前記第３フリップフロップと前記第４フリップフロップとがＰＩＮ１とＰＩＮ２へ信号を出力する段階と、を含むことを特徴とする、請求項５に記載のＦＰＧＡ基盤メモリ試験装置の出力信号校正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＦＰＧＡ基盤メモリ試験装置の出力信号校正装置およびその方法に関し、さらに詳しくは、パターン発生器の出力、例えばメモリを試験するためのアドレス信号、データ信号およびクロック信号などをＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）のようなプログラマブルロジックで実現することにより、メモリ試験に応じて出力される信号の正確性をタイミング的に高めてメモリ試験装置の性能（正確性）を向上させる技術に関する。
【背景技術】
【０００２】
従来のメモリ試験装置の場合、全ての内部動作が基準クロックに基づいて行われ、メモリ試験のためのアドレスやデータなどの生成も高速化されるにつれて、各出力間のタイミングおよび位相だけでなく、コマンド用信号間のクロックも互いに異なる。
【０００３】
特許文献１（メモリ素子テストのためのアルゴリズムパターン生成器およびこれを用いたメモリテスター）には、各クロックサイクルに対して、データ生成部で生成したデータと試験データとを比較し、不良メモリに対する情報を格納するデータ比較部に関する技術が開示されている。
【０００４】
具体的に、メモリ試験装置の出力信号を補償する技術は、図１に示すように、それぞれ信号の出力ごとに別個の遅延装置２を構成し、外部から直接測定した出力信号を遅延装置２に反映し、あるいは外部から出力信号をさらにフィードバック（ｆｅｅｄｂａｃｋ）させる校正装置３を介して信号間の差を測定した後、各出力別に遅延装置２で補償してメモリ試験装置の出力信号を補償する構成を有する。
【０００５】
ところが、前述したような従来のメモリ試験装置は、校正装置３を別個に構成して出力信号を校正し、信号間の差を測定して遅延装置２を介してさらに補償しなければならないので、経済的および空間的損失が発生するという問題点がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】韓国登録特許第５４０５０６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、パターン発生器を介して出力されるアドレス信号、データ信号およびクロック信号に対する出力をＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）のようなプラグラマブルロジックで実現することにより、外部遅延装置の構成なしで校正時間を短縮し、メモリ試験に応じて出力される信号の正確性をタイミング的に高めてメモリ試験装置の性能（正確性）を向上させることにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明に係るＦＰＧＡ基盤メモリ試験装置の出力信号校正装置は、それぞれ互いに異なる位相のクロック信号を出力するクロック発生器と、前記クロック発生器からクロック信号の入力を受けてアドレス信号、データ信号およびクロック信号を出力し、タイミング測定のためのフリップフロップを介して複数の出力信号それぞれのタイミングを校正して信号を出力するパターン発生器と、を備えている。
【０００９】
また、前記フリップフロップは、前記パターン発生器の出力信号および前記クロック発生器からのクロック信号の入力を受け、それぞれクロック信号に符合するようにＰＩＮ１とＰＩＮ２へ信号を出力する第１フリップフロップおよび第２フリップフロップと、前記第１フリップフロップと前記ＰＩＮ１との間に設けられる第３フリップフロップと、および、前記第２フリップフロップと前記ＰＩＮ２との間に設けられる第４フリップフロップと、を含む。
【００１０】
この際、前記第３フリップフロップは前記第１フリップフロップのクロック信号および共通クロック信号の入力を受け、前記第４フリップフロップは前記第２フリップフロップのクロック信号および共通クロック信号の入力を受けることを特徴とする。
【００１１】
また、前記フリップフロップは、前記第３フリップフロップと前記第４フリップフロップとが、それぞれ可変クロックの時間差を校正してＰＩＮ１とＰＩＮ２が同時に信号を出力するように構成されることを特徴とする。
【００１２】
また、前記第４フリップフロップは、前記第３フリップフロップから入力されたクロック信号を前記第２フリップフロップのクロック信号に加える作業を繰り返し行い、前記第３フリップフロップと同時にクロック信号を出力するように校正することを特徴とする。
【００１３】
一方、本発明に係るＦＰＧＡ基盤メモリ試験装置の出力信号校正方法は、クロック発生器がそれぞれ互いに異なる位相のクロック信号を出力する（ａ）段階と、パターン発生器が前記クロック信号の入力を受ける（ｂ）段階と、前記パターン発生器のフリップフロップが複数のクロック信号それぞれの出力タイミングを校正して信号を出力する（ｃ）段階と、を備えている。
【００１４】
前記（ｃ）段階は、前記パターン発生器の第１フリップフロップおよび第２フリップフロップが前記パターン発生器の出力信号および前記クロック発生器からのクロック信号の入力を受ける（ｃ−１）段階と、第３フリップフロップが前記第１フリップフロップのクロック信号および共通クロック信号の入力を受ける（ｃ−２）段階と、第４フリップフロップが前記第２フリップフロップのクロック信号および共通クロック信号の入力を受ける（ｃ−３）段階と、前記第４フリップフロップが、前記第３フリップフロップから入力されたクロック信号を前記第２フリップフロップのクロック信号に加える（ｃ−４）段階と、前記第３フリップフロップから出力されるクロック信号と前記第４フリップフロップから出力されるクロック信号とが一致するか否かを判断する（ｃ−５）段階と、（ｃ−５）段階で判断した結果、前記第３フリップフロップから出力されるクロック信号と前記第４フリップフロップから出力されるクロック信号とが一致する場合、前記第３フリップフロップと前記第４フリップフロップとがＰＩＮ１とＰＩＮ２へ信号を出力する（ｃ−６）段階と、を含むことを特徴とする。
【発明の効果】
【００１５】
上述したような本発明によれば、パターン発生器を介して出力されるアドレス信号、データ信号およびクロック信号に対する出力をＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）のようなプラグラマブルロジックで実現することにより、外部遅延装置の構成なしで校正時間を短縮し、メモリ試験に応じて出力される信号の正確性をタイミング的に高めてメモリ試験装置の性能（正確性）を向上させるという効果がある。
【図面の簡単な説明】
【００１６】
【図１】従来のメモリ試験装置の出力信号校正装置を示す構成図である。
【図２】本発明に係るＦＰＧＡ基盤メモリ試験装置の出力信号校正装置を示す構成図である。
【図３】本発明に係るＦＰＧＡ基盤メモリ試験装置の出力信号校正装置のパターン発生器の出力部を示す構成図である。
【図４】本発明に係るＦＰＧＡ基盤メモリ試験装置の出力信号校正方法を示す順序図である。
【図５】本発明に係るＦＰＧＡ基盤メモリ試験装置の出力信号校正方法におけるＳ３０段階の詳細過程を示す順序図である。
【発明を実施するための形態】
【００１７】
本発明の具体的な特徴および利点は、添付図面に基づく以下の詳細な説明からさらに明白になるであろう。これに先立ち、本明細書および請求の範囲に使用された用語または単語は、発明者が自分の発明を最善の方法で説明するために用語の概念を適切に定義することができるという原則に基づき、本発明の技術的思想に符合する意味と概念で解釈されなければならない。なお、本発明に関連した公知の機能およびその構成に対する具体的な説明が本発明の要旨を無駄に乱すおそれがあると判断された場合は、その具体的な説明を省略する。 
【００１８】
図２に示すように、本発明に係るＦＰＧＡ基盤メモリ試験装置の出力信号校正装置Ａは、それぞれ互いに異なる位相のクロックを発生させるクロック発生器１と、クロック発生器１の出力を受けてアドレス信号、データ信号およびクロック信号を出力するパターン発生器２と、を備えている。
【００１９】
まず、クロック発生器１は、複数のクロック信号を出力し、出力されるクロック信号がそれぞれ異なる位相を持つように構成される。
【００２０】
パターン発生器２は、クロック発生器１からクロック信号の入力を受けてアドレス信号、データ信号およびクロック信号を出力し、予め定義されたＦＰＧＡプログラマブルロジックの制御に基づいて、それぞれの信号出力端に構成されたタイミング測定のためのフリップフロップを介して複数の出力信号それぞれのタイミングを校正して信号を出力する。
【００２１】
以下、図３を参照して、本発明に係るＦＰＧＡ基盤メモリ試験装置の出力信号校正装置Ａのタイミング測定のためのフリップフロップについて考察する。
まず、第１フリップフロップ１−１と第２フリップフロップ１−２は、パターン発生器２からの出力信号（ＯＵＴＰＵＴ１、ＯＵＴＰＵＴ２）とクロック発生器１からのクロック信号ＣＬＯＣＫ１、ＣＬＯＣＫ２を受け、それぞれクロック信号に符合するようにＰＩＮ１とＰＩＮ２へ信号を出力する。
この際、ＰＩＮ１とＰＩＮ２は、入出力可能に設計され、その状態を読み出すことができるように構成される。第１フリップフロップ１−１とＰＩＮ１との間には第３フリップフロップ３−１が設けられ、第２フリップフロップ１−２とＰＩＮ２との間には第４フリップフロップ３−２が設けられる。
【００２２】
具体的に、第３フリップフロップ３−１は、第１フリップフロップ１−１のクロック信号２−１および第４フリップフロップ３−２と共通に使用する共通クロック信号の入力を受け、可変したクロック信号を第４フリップフロップ３−２へ出力し、第４フリップフロップ３−２は、第２フリップフロップ１−２のクロック信号２−２および第３フリップフロップ３−１と共通に使用する共通クロック信号の入力を受け、可変したクロック信号を第３フリップフロップ３−１へ出力するように構成される。これにより、第３フリップフロップ３−１と第４フリップフロップ３−２とはそれぞれ可変するクロックの時間差を校正してＰＩＮ１とＰＩＮ２が同時に信号を出力するようにする。
【００２３】
すなわち、ＣＬＯＣＫ１が早く出力される場合には第３フリップフロップ３−１のクロック信号が先に可変し、逆にＣＬＯＣＫ２が早く出力される場合には第４フリップフロップ３−２のクロック信号が先に可変するので、第３フリップフロップ３−１のクロック信号出力時間と第４フリップフロップ３−２のクロック信号出力時間との差を導出することができる。
これにより、第４フリップフロップ３−２は、第３フリップフロップ３−１からのクロック信号を第２フリップフロップ１−２のクロック信号２−２に加える作業を繰り返し行い、第３フリップフロップ３−１と同時にクロック信号を出力するようにする校正が可能である。上述したような校正によって、ＰＩＮ１とＰＩＮ２は同時に信号を出力することになる。
【００２４】
以下、図２、図３および図４を参照して、本発明に係るＦＰＧＡ基盤メモリ試験装置の出力信号校正方法について説明する。
まず、クロック発生器１がそれぞれ相異なる位相のクロック信号を出力する（Ｓ１０）。その後、パターン発生器２がクロック信号を受ける（Ｓ２０）。次いで、パターン発生器２のフリップフロップが複数のクロック信号それぞれの出力タイミングを校正して信号を出力する（Ｓ３０）。
【００２５】
以下、図５を参照して、本発明に係るＦＰＧＡ基盤メモリ試験装置の出力信号校正方法におけるＳ３０段階の詳細過程について説明する。
Ｓ２０段階の後、パターン発生器２の第１フリップフロップ１−１と第２フリップフロップ１−２がパターン発生器２の出力信号（ＯＵＴＰＵＴ１、ＯＵＴＰＵＴ２）およびクロック発生器１からのクロック信号ＣＬＯＣＫ１、ＣＬＯＣＫ２の入力を受ける（Ｓ３１）。
次いで、第３フリップフロップ３−１が第１フリップフロップ１−１のクロック信号２−１および共通クロック信号の入力を受ける（Ｓ３２）。
その後、第４フリップフロップ３−２が第２フリップフロップ１−２のクロック信号２−２および共通クロック信号の入力を受ける（Ｓ３３）。
次いで、第４フリップフロップ３−２が第３フリップフロップ３−１からのクロック信号を第２フリップフロップ１−２のクロック信号２−２に加える（Ｓ３４）。
その次、第３フリップフロップ３−１から出力されるクロック信号と第４フリップフロップ３−２から出力されるクロック信号とが一致するか否かを判断する（Ｓ３５）。
Ｓ３５段階で判断した結果、第３フリップフロップ３−１から出力されるクロック信号と第４フリップフロップ３−２から出力されるクロック信号とが一致する場合、第３フリップフロップ３−１と第４フリップフロップ３−２がＰＩＮ１とＰＩＮ２へ信号を出力する（Ｓ３６）。
【００２６】
以上、本発明の技術的思想を例示するための好適な実施例について説明および図示したが、本発明はこれらに限定されるものではない。当該分野における通常の知識を有する者であれば、技術的思想の範疇から逸脱することなく、本発明に多数の変更および修正を加え得るのを理解するであろう。よって、それらの全ての適切な変更および修正とその均等物も本発明の範囲に属すると看做すべきであろう。
【符号の説明】
【００２７】
Ａ  ＦＰＧＡ基盤メモリ試験装置の出力信号校正装置
１  クロック発生器
２  パターン発生器
１−１  第１フリップフロップ
１−２  第２フリップフリップ
２−１  第１フリップフロップのクロック信号
２−２  第２フリップフロップのクロック信号
３−１  第３フリップフロップ
３−２  第４フリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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