(57)【要約】【目的】装置規模を縮小することが可能なデータ入出力装置を提供することを目的とする。【構成】複数の入力ポート及び複数の出力ポートを備え、入力ポートの数よりも少ないＭ個（Ｍは自然数）のデータバッファと、第１選択信号に基づき複数の入力ポートのうちからＭ個の入力ポートを選択し、当該Ｍ個の入力ポートに夫々入力されたデータ片をＭ個のデータバッファに供給する入力切替器と、第２選択信号に基づき複数の出力ポートのうちからＫ個（Ｋは自然数）の出力ポートを選択し、データバッファの各々から読み出されたデータ片を当該Ｋ個の出力ポートに夫々振り分けて出力させる出力切替器と、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の入力ポート及び複数の出力ポートを備えたデータ入出力装置であって、
前記入力ポートの数よりも少ないＭ個（Ｍは自然数）のデータバッファと、
第１選択信号に基づき前記複数の入力ポートのうちからＭ個の入力ポートを選択し、当該Ｍ個の入力ポートに夫々入力されたデータ片を前記Ｍ個のデータバッファに供給する入力切替器と、
第２選択信号に基づき前記複数の出力ポートのうちからＫ個（Ｋは自然数）の出力ポートを選択し、前記データバッファの各々から読み出されたデータ片を当該Ｋ個の出力ポートに夫々振り分けて出力させる出力切替器と、を有することを特徴とするデータ入出力装置。
【請求項２】
前記Ｍ個のデータバッファの各々から読み出されたデータ片を分配及び／又は混合することによりＫ個のデータ片を生成し、当該Ｋ個のデータ片を前記出力切替器に供給する分配混合器を更に有することを特徴とする請求項１記載のデータ入出力装置。
【請求項３】
複数の入力ポート及び複数の出力ポートを備えたデータ入出力装置であって、
前記入力ポートの数よりも少ないＭ個（Ｍは自然数）のデータバッファと、
第１選択信号に基づき前記複数の入力ポートのうちからＬ個（Ｌは自然数）の入力ポートを選択し、当該Ｌ個の入力ポートに夫々入力されたデータ片を取り込む入力切替器と、
前記入力切替器にて取り込まれた前記Ｌ個のデータ片を分配及び／又は混合することによりＭ個のデータ片を生成して前記Ｍ個のデータバッファに供給する分配混合器と、
第２選択信号に基づき前記複数の出力ポートのうちからＭ個の出力ポートを選択し、前記データバッファの各々から読み出されたデータ片を前記Ｍ個の出力ポートに夫々振り分けて出力させる出力切替器と、を有することを特徴とするデータ入出力装置。
【請求項４】
複数の入力ポート及び複数の出力ポートを備えたデータ入出力装置であって、
前記入力ポートの数よりも少ないＭ個（Ｍは自然数）の第１データバッファと、
前記入力ポートの数よりも少ないＮ個（Ｎは自然数）の第２データバッファと、
第１選択信号に基づき前記複数の入力ポートのうちからＭ個の入力ポートを選択し、当該Ｍ個の入力ポートに夫々入力されたデータ片を前記Ｍ個の第１データバッファに供給する入力切替器と、
前記Ｍ個の第１データバッファの各々から読み出されたデータ片を分配及び／又は混合することによりＮ個のデータ片を生成し、当該Ｎ個のデータ片を前記Ｎ個の第２データバッファに供給する分配混合器と、
第２選択信号に基づき前記複数の出力ポートのうちからＮ個の出力ポートを選択し、前記第２データバッファの各々から読み出されたデータ片を当該Ｎ個の出力ポートに夫々振り分けて出力させる出力切替器と、を有することを特徴とするデータ入出力装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の入力ポートを介して受信した複数のデータ片を複数の出力ポートに夫々振り分けて出力するデータ入出力装置に関する。
【背景技術】
【０００２】
ネットワーク間を相互接続するゲートウェイ装置又はルータ等には、複数の入力ポートを介して受信した複数のデータ片を複数の出力ポートに夫々振り分けて出力するデータ入出力装置が用いられている。このようなデータ入出力装置は、入力ポートを介してデータ片（例えばパケット）を受信すると、かかるデータ片の宛先情報に基づいて送信先の経路を選択し、この選択経路に対応した出力ポートから上記したデータ片を出力する。また、上記のようなデータ入出力装置として、選択経路が同一となる複数のデータ片が同時に入力された際に生じるデータの衝突を防ぐ為に、各入力ポート毎にバッファを設けるようにしたものが提案されている（例えば、特許文献１参照）。
【０００３】
よって、実際に同時入力されるデータ片の数が入力ポートの数よりも小となるネットワーク環境下でこのデータ入出力装置が用いられる場合には、使用されないバッファが設けられている分だけ無駄に装置規模が大になるという問題があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−５１５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、装置規模を縮小することが可能なデータ入出力装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係るデータ入出力装置は、複数の入力ポート及び複数の出力ポートを備えたデータ入出力装置であって、前記入力ポートの数よりも少ないＭ個（Ｍは自然数）のデータバッファと、第１選択信号に基づき前記複数の入力ポートのうちからＭ個の入力ポートを選択し、当該Ｍ個の入力ポートに夫々入力されたデータ片を前記Ｍ個のデータバッファに供給する入力切替器と、 第２選択信号に基づき前記複数の出力ポートのうちからＫ個（Ｋは自然数）の出力ポートを選択し、前記データバッファの各々から読み出されたデータ片を当該Ｋ個の出力ポートに夫々振り分けて出力させる出力切替器と、を有する。
【０００７】
また、本発明に係るデータ入出力装置は、複数の入力ポート及び複数の出力ポートを備えたデータ入出力装置であって、前記入力ポートの数よりも少ないＭ個（Ｍは自然数）のデータバッファと、第１選択信号に基づき前記複数の入力ポートのうちからＬ個（Ｌは自然数）の入力ポートを選択し、当該Ｌ個の入力ポートに夫々入力されたデータ片を取り込む入力切替器と、前記入力切替器にて取り込まれた前記Ｌ個のデータ片を分配及び／又は混合することによりＭ個のデータ片を生成して前記Ｍ個のデータバッファに供給する分配混合器と、 第２選択信号に基づき前記複数の出力ポートのうちからＭ個の出力ポートを選択し、前記データバッファの各々から読み出されたデータ片を前記Ｍ個の出力ポートに夫々振り分けて出力させる出力切替器と、を有する。
【０００８】
また、本発明に係るデータ入出力装置は、複数の入力ポート及び複数の出力ポートを備えたデータ入出力装置であって、前記入力ポートの数よりも少ないＭ個（Ｍは自然数）の第１データバッファと、前記入力ポートの数よりも少ないＮ個（Ｎは自然数）の第２データバッファと、第１選択信号に基づき前記複数の入力ポートのうちからＭ個の入力ポートを選択し、当該Ｍ個の入力ポートに夫々入力されたデータ片を前記Ｍ個の第１データバッファに供給する入力切替器と、前記Ｍ個の第１データバッファの各々から読み出されたデータ片を分配及び／又は混合することによりＮ個のデータ片を生成し、当該Ｎ個のデータ片を前記Ｎ個の第２データバッファに供給する分配混合器と、第２選択信号に基づき前記複数の出力ポートのうちからＮ個の出力ポートを選択し、前記第２データバッファの各々から読み出されたデータ片を当該Ｎ個の出力ポートに夫々振り分けて出力させる出力切替器と、を有する。
【図面の簡単な説明】
【０００９】
【図１】本発明に係るデータ入出力装置１００の内部構成を示すブロック図である。
【図２】分配混合器１３の内部構成を示すブロック図である。
【図３】図１に示すデータ入出力装置１００におけるデータ中継パスの形態の一例を表す図である。
【図４】図１に示すデータ入出力装置１００の変形例を示すブロック図である。
【図５】図４に示すデータ入出力装置１００におけるデータ中継パスの形態の一例を表す図である。
【図６】本発明に係るデータ入出力装置１００の他の内部構成を示すブロック図である。
【図７】図６に示すデータ入出力装置１００におけるデータ中継パスの形態の一例を表す図である。
【図８】本発明に係るデータ入出力装置１００の他の内部構成を示すブロック図である。
【図９】図８に示すデータ入出力装置１００におけるデータ中継パスの形態の一例を表す図である。
【発明を実施するための形態】
【００１０】
図１は、本発明に係るデータ入出力装置１００の構成の一例を示すブロック図である。データ入出力装置１００は、ネットワーク間を相互接続するデータ中継器として用いられるものであり、図１に示すように、入力切替器１１、揺らぎ吸収バッファ１２、分配混合器１３、出力切替器１４、入出力パス制御部１５、入力ポート１６ａ〜１６ｈ及び出力ポート１７ａ〜１７ｈを含む。ここで、入力ポート１６ａ〜１６ｈ及び出力ポート１７ａ〜１７ｈの各ポートには、受け入れ可能なデータの通信方式が夫々割り当てられており、そのデータ通信方式に従って符号化されたデータ片が入出力される。
【００１１】
図１において、入力切替器１１は、入出力パス制御部１５から供給された選択信号ＰＳ１に基づき、８つの入力ポート１６ａ〜１６ｈの内の５つの入力ポートを選択し夫々を、一対一に割り当てて中継端Ｑａ〜Ｑｅに接続する。これにより、入力切替器１１は、入力ポート１６ａ〜１６ｈの内から選択した５つの入力ポート１６を介して受信した５系統のデータ片を、データ片ＤＱａ〜ＤＱｅとして揺らぎ吸収バッファ１２に供給する。
【００１２】
揺らぎ吸収バッファ１２は、入力遅延の揺らぎを吸収すべく設けられたものであり、５つのデータ中継パスに夫々対応した５つのＦＩＦＯ（first in first out）メモリ１２１〜１２５を含む。夫々が独立したデータバッファであるＦＩＦＯメモリ１２１〜１２５は、入力切替器１１から供給されたデータ片ＤＱａ〜ＤＱｅを個別に、夫々の入力端を介して取り込んで記憶しつつ、取り込んだ順に読み出す。揺らぎ吸収バッファ１２は、ＦＩＦＯメモリ１２１〜１２５から読み出されたデータ片をデータ片ＤＦａ〜ＤＦｅとして分配混合器１３に供給する。すなわち、揺らぎ吸収バッファ１２は、入力切替器１１から供給されたデータ片ＤＱａ〜ＤＱｅの各々を、所定の揺らぎ吸収期間だけ遅延させたものをデータ片ＤＦａ〜ＤＦｅとして分配混合器１３に供給するのである。
【００１３】
図２は、かかる分配混合器１３の内部構成の一例を示すブロック図である。図２に示すように、分配混合器１３は、夫々が５つのデータ中継パスに対応した５系等分のデコーダ２１１〜２１５、加算器２２１〜２２５、及びエンコーダ２３１〜２３５を含む。
【００１４】
デコーダ２１１〜２１５は、揺らぎ吸収バッファ１２から供給されたデータ片ＤＦａ〜ＤＦｅに対して、夫々のデータ通信方式に沿った復号化処理を施して得られたデータ片ＤＥａ〜ＤＥｅを、加算器２２１〜２２５の各々に供給する。
【００１５】
加算器２２１〜２２５の各々は、上記した５系統のデータ片ＤＥａ〜ＤＥｅを入出力パス制御部１５から供給された選択信号ＰＳ３にて示される組み合わせ方で加算、又はデータ片ＤＥａ〜ＤＥｅのうちで選択信号ＰＳ３にて指定された１のデータ片をそのまま通過させることによって得られた５系統のデータ片ＤＡａ〜ＤＡｅをエンコーダ２３１〜２３５に夫々供給する。例えば、加算器２２１に対してデータ片ＤＥａ〜ＤＥｅのうちのデータ片ＤＥａを通過させるべき選択信号ＰＳ３に応じて、加算器２２１は、かかるデータ片ＤＥａをデータ片ＤＡａとしてエンコーダ２３１に供給する。また、加算器２２２に対してデータ片ＤＥａ及びＤＥｂ同士を加算させるべき選択信号ＰＳ３に応じて、加算器２２２は、データ片ＤＥａ及びＤＥｂ同士を加算することにより両者を混合したものをデータ片ＤＡｂとしてエンコーダ２３２に供給する。
【００１６】
エンコーダ２３３〜２３５は、加算器２２１〜２２５から供給されたデータ片ＤＡａ〜ＤＡｅ各々に対して、出力ポート１７ａ〜１７ｈから出力させるべきデータの通信方式に従った符号化処理を施したものをデータ片ＤＣａ〜ＤＣｅとし、これらを出力切替器１４の中継端Ｔａ〜Ｔｅに供給する。尚、エンコーダ２３３〜２３５は、夫々が共通の通信方式に従った同一の符号化処理を行うもの、或いは夫々が異なる通信方式に従った符号化処理を行うものであっても良い。
【００１７】
上記した構成により、分配混合器１３は、揺らぎ吸収バッファ１２から供給されたデータ片ＤＦａ〜ＤＦｅを、選択信号ＰＳ３にて示される組み合わせ方で分配及び／又は混合して得られたデータ片ＤＣａ〜ＤＣｅを出力切替器１４に供給する。
【００１８】
出力切替器１４は、入出力パス制御部１５から供給された選択信号ＰＳ２に基づき、８つの出力ポート１７ａ〜１７ｈのうちから５つの出力ポートを選択し、夫々を自身の中継端Ｔａ〜Ｔｅに一対一に割り当てて接続する。これにより、出力切替器１４は、分配混合器１３から供給されたデータ片ＤＣａ〜ＤＣｅを、上記したように選択した５つの出力ポートを介して夫々出力する。
【００１９】
入出力パス制御部１５は、入力ポート１６ａ〜１６ｈを介して受信したデータ片中に含まれる送信先（又は宛先）情報、入力ポート１６ａ〜１６ｈ及び出力ポート１７ａ〜１７ｈに接続されている機器のＩＤ（Identification）、或いは上位機器からの制御命令に基づき上記した選択信号ＰＳ１〜ＰＳ３を生成する。入出力パス制御部１５は、選択信号ＰＳ１を入力切替器１１に供給し、選択信号ＰＳ３を分配混合器１３に供給し、選択信号ＰＳ２を出力切替器１４に供給する。尚、上位機器からの制御命令を受ける場合には、未接続の入力ポート１６または出力ポート１７を使用しても良いし、新たに専用ポートを設けるようにしてもよい。更に、入出力パス制御部１５自体を装置から切り離して、外部接続するようにしても良い。
【００２０】
以下に、図１に示すデータ入出力装置の動作について説明する。
【００２１】
先ず、例えば図３に示すように、入力ポート１６ａ〜１６ｈのうちの１６ａ〜１６ｃ、１６ｅ、及び１６ｈにデータ片が入力されると、入出力パス制御部１５は、例えば図３に示すような形態でデータ中継パスを形成させる選択信号ＰＳ１〜ＰＳ３を、入力切替器１１、分配混合器１３及び出力切替器１４に供給する。入力切替器１１は、選択信号ＰＳ１に基づき、例えば図３に示すように、入力ポート１６ａ〜１６ｃ、１６ｅ及び１６ｈを、夫々一対一にて中継端Ｑａ〜Ｑｅに接続する。これにより、入力ポート１６ａ〜１６ｃ、１６ｅ及び１６ｈを夫々介して受信したデータ片がデータ片ＤＱａ〜ＤＱｅとして、揺らぎ吸収バッファ１２のＦＩＦＯメモリ１２１〜１２５に夫々供給される。この際、揺らぎ吸収バッファ１２のＦＩＦＯメモリ１２１〜１２５は、入力切替器１１から供給されたデータ片ＤＱａ〜ＤＱｅの各々を揺らぎ吸収期間だけ遅延させたものをデータ片ＤＦａ〜ＤＦｅとして分配混合器１３に供給する。
【００２２】
分配混合器１３は、選択信号ＰＳ３に基づき、揺らぎ吸収バッファ１２から供給されたデータ片ＤＦａ〜ＤＦｅに対して、例えば図３に示すような組み合わせ方で分配及び／又は混合処理を施し、更に、出力ポートに割り当てられているデータ通信方式に従った符号化処理を施したものを、データ片ＤＣａ〜ＤＣｅとして出力切替器１４に供給する。例えば、図３に示すように、分配混合器１３は、データ片ＤＦａを２つに分配しその一方をデータ片ＤＣａとして出力切替器１４に供給すると共に、データ片ＤＦｂを２つに分配しその一方をデータ片ＤＣｃとして出力切替器１４に供給する。また、分配混合器１３は、図３に示すように、上記のように夫々２つに分配されたデータ片ＤＦａ及びＤＦｂ各々の他方同士を加算して両者を混合したものをデータ片ＤＣｂとして出力切替器１４に供給する。更に、分配混合器１３は、図３に示すように、データ片ＤＦｃをそのままデータ片ＤＣｄとして出力切替器１４に供給すると共に、データ片ＤＦｄ及びＤＦｅを加算して両者を混合したものをデータ片ＤＣｅとして出力切替器１４に供給する。
【００２３】
出力切替器１４は、選択信号ＰＳ２に基づき、自身の中継端Ｔａ〜Ｔｅを８つの出力ポート１７ａ〜１７ｈのうちから選択した５つ、例えば図３に示すように、出力ポート１７ｂ、１７ｃ、１７ｅ、１７ｆ及び１７ｈに、夫々一対一に割り当てて接続する。これにより、分配混合器１３から供給されたデータ片ＤＣａ〜ＤＣｅが、出力ポート１７ｂ、１７ｃ、１７ｅ、１７ｆ及び１７ｈを夫々介して出力される。
【００２４】
以上の如く、図１に示すデータ入出力装置１００においては、８個の入力ポート１６ａ〜１６ｈよりも少ない５個のＦＩＦＯメモリ１２１〜１２５をデータバッファとして備え、入力切替器１１によって、入力ポート１６ａ〜１６ｈのうちの５つの入力ポートとＦＩＦＯメモリ１２１〜１２５とを夫々一対一に接続する。そして、これらＦＩＦＯメモリ１２１〜１２５各々から読み出された５系統のデータ片を、出力切替器１４によって、８個の出力ポート１７ａ〜１７ｈのうちの５つの出力ポートに振り分けて出力するようにしている。つまり、データ入出力装置１００は夫々８個の入力及び出力ポートを備えているものの、実際にデータ片に対して同時にバッファリングできるデータバッファの数は、入力及び出力ポートの数よりも少ない５個となっている。
【００２５】
ここで、例えば基地局等で、各通信加入者からの回線に対して入出力処理を行う場合、一般的に、データ入出力装置における同時入力又は同時出力可能な最大数よりも多い回線を受け付けるようにしている。つまり、データ入出力装置の入力ポート数及び出力ポートの数を、自身で同時入力又は同時出力可能な最大数よりも多くしているのである。
【００２６】
よって、図１に示すデータ入出力装置１００をこのようなネットワーク環境で用いれば、入力ポート数と同数のデータバッファを備えたものに比べて、データバッファの数が少ない分だけ装置規模を縮小することが可能となる。
【００２７】
また、図１に示す分配混合器１３に含まれるエンコーダ２３１〜２３５として、夫々が異なる通信方式に従った符号化処理を行うものを採用すれば、出力切替器１４により、エンコーダ２３１〜２３５のうちから任意の符号化処理を行うエンコーダを選択し、この選択したエンコーダから出力されたデータ片を任意の出力ポートから出力することが可能となる。
【００２８】
更に、図１に示す構成において、揺らぎ吸収バッファ１２内のＦＩＦＯメモリ１２１〜１２５の読み出しレートをＦＩＦＯメモリ毎に変えることで、データ出力の優先度を変更、或いは出力ポート毎の転送速度を変更することが可能となる。
【００２９】
ここで、図１に示す実施例では、分配混合器１３は、揺らぎ吸収バッファ１２から供給された５系統のデータ片ＤＦａ〜ＤＦｅに対して分配処理及び／又は混合処理を施すことにより、これらデータ片ＤＦａ〜ＤＦｅと同数のデータ片ＤＣａ〜ＤＣｅを生成して出力切替器１４に供給するようにしている。しかしながら、分配混合器１３としては、供給されたデータ片の数よりも多い、又は少ない数のデータ片を出力するようにしても良い。
【００３０】
図４は、かかる点に鑑みて為された、図１に示すデータ入出力装置の変形例を示すブロック図である。尚、図４に示す構成では、分配混合器１３及び出力切替器１４に代えて分配混合器１３Ａ及び出力切替器１４Ａを採用した点を除く他の構成は、図１に示すものと同一である。よって、以下に、分配混合器１３Ａ及び出力切替器１４Ａの動作についてのみ説明する。
【００３１】
図４に示す分配混合器１３Ａは、入出力パス制御部１５から供給された選択信号ＰＳ３にて示される混合指令及び／又は分配指令に基づく組み合わせにて、揺らぎ吸収バッファ１２から供給された５系統のデータ片ＤＦａ〜ＤＦｅに対して混合及び／又は分配処理を施して得た６系統のデータ片ＤＣａ〜ＤＣｆを出力切替器１４Ａに供給する。例えば、分配混合器１３Ａは、選択信号ＰＳ３に基づき、揺らぎ吸収バッファ１２から供給された５系統のデータ片ＤＦａ〜ＤＦｅに対して、例えば図５に示すような組み合わせ方で分配及び／又は混合処理を施すことにより６系統のデータ片ＤＣａ〜ＤＣｆを生成し、これらを出力切替器１４Ａに供給する。つまり、図５に示すように、分配混合器１３Ａは、データ片ＤＦａを２つに分配しその一方をデータ片ＤＣａとして出力切替器１４Ａに供給すると共に、データ片ＤＦｂを２つに分配しその一方をデータ片ＤＣｃとして出力切替器１４Ａに供給する。また、分配混合器１３Ａは、図５に示すように、上記のように夫々２つに分配されたデータ片ＤＦａ及びＤＦｂ各々の他方同士を加算して両者を混合したものをデータ片ＤＣｂとして出力切替器１４Ａに供給する。また、分配混合器１３Ａは、図５に示すように、データ片ＤＦｃをそのままデータ片ＤＣｄとして出力切替器１４Ａに供給する。更に、分配混合器１３Ａは、図５に示すように、データ片ＤＦｄを２つに分配し、その一方をデータ片ＤＣｅとして出力切替器１４Ａに供給すると共に、その他方をデータ片ＤＦｅと加算して両者を混合したものをデータ片ＤＣｆとして出力切替器１４Ａに供給する。
【００３２】
出力切替器１４Ａは、分配混合器１３Ａから供給された６系統のデータ片ＤＣａ〜ＤＣｆを夫々受け入れる６系統の中継端Ｔａ〜Ｔｆを有し、入出力パス制御部１５から供給された選択信号ＰＳ２に基づいて、これら中継端Ｔａ〜Ｔｅを８つの出力ポート１７ａ〜１７ｈのうちの６つに夫々一対一に割り当てて接続する。例えば、出力切替器１４Ａは、図５に示すように、中継端Ｔａ〜Ｔｅを、出力ポート１７ａ〜１７ｃ、１７ｅ、１７ｆ及び１７ｈに、夫々接続する。これにより、分配混合器１３Ａから供給された６系統のデータ片ＤＣａ〜ＤＣｆが出力ポート１７ａ〜１７ｃ、１７ｅ、１７ｆ及び１７ｈを夫々介して出力される。
【００３３】
図４に示す構成によれば、同時入力受け入れが可能なデータ片の数、つまり揺らぎ吸収バッファ１２内において各データ片毎に設けられている５つのＦＩＦＯメモリの数よりも多い６系統のデータ片を同時に出力することが可能となる。要するに、ＦＩＦＯメモリの数を増加することなく、同時入力可能なデータ片（ＤＱａ〜ＤＱｅ）の数よりも多い数のデータ片（ＤＣａ〜ＤＣｆ）を同時出力することが可能となる。
【００３４】
尚、図１及び図４に示す実施例では、入力及び出力ポートの数を夫々８個、データバッファ（ＦＩＦＯメモリ）の数を５個としているが、データバッファ、入力及び出力ポートの数は、上記した個数に限定されない。
【００３５】
要するに、本発明に係るデータ入出力装置は、夫々複数の入力ポート及び出力ポートと、入力ポートの数よりも少ないＭ個（Ｍは自然数）のデータバッファを備え、以下の入力切替器及び出力切替器により、入力ポートから入力されたデータ片に対して入出力処理を行うものであれば良いのである。つまり、入力切替器は、第１選択信号（ＰＳ１）に基づき複数の入力ポートのうちからＭ個の入力ポートを選択し、当該Ｍ個の入力ポートに夫々入力されたデータ片をＭ個のデータバッファに夫々供給する。そして、出力切替器は、第２選択信号（ＰＳ２）に基づき複数の出力ポートのうちからＫ個（Ｋは自然数）の出力ポートを選択し、データバッファの各々から読み出されたデータ片をこれらＫ個の出力ポートに振り分けて出力させるのである。
【００３６】
ところで、入力ポートの通信方式よりも出力ポートの通信方式の方がより高い圧縮率でデータをエンコードしている為に伝送レートが低い場合、或いは各入出力ポートの伝送レートが同一であるが入力ポート数よりも出力ポート数の方が少ない場合等においては、入力ポート全体の入力データレートよりも出力ポート全体の出力レートが低くなる。このような場合には、入力時点のデータをバッファに保持しておくよりも出力直前のデータを保持しておいた方が、必要なデータバッファを小さくできる。
【００３７】
ここで、入力対象となる複数のデータ片（例えばＤＱａ〜ＤＱｆ）同士に、遅延に伴う揺らぎが存在しない場合、或いは音声データのように、データ同士を混合した際に遅延ズレに伴う悪影響が現れにくいデータが入力対象となる場合には、入力側に設けられている揺らぎ吸収バッファ１２を出力バッファとして出力側に設けるようにしても良い。又、この際、分配混合器１３としては、この出力バッファ内において各データ片毎に設けられているＦＩＦＯメモリの数よりも多い数のデータ片を入力するものを採用しても良い。
【００３８】
図６は、かかる点に鑑みて為された、本発明に係るデータ入出力装置１００の他の一例を示すブロック図である。尚、図６に示すデータ入出力装置では、図１に示される入力切替器１１及び分配混合器１３に代えて入力切替器１１Ａ及び分配混合器１３Ｂを採用すると共に、揺らぎ吸収バッファ１２に代えて出力バッファ１８を採用し、これを分配混合器１３Ｂ及び出力切替器１４間に設けた点を除く他の構成は、図１に示すものと同一である。
【００３９】
図６において、入力切替器１１Ａは、入出力パス制御部１５から供給された選択信号ＰＳ１に基づき、例えば図７に示すように、８つの入力ポート１６ａ〜１６ｈの内の６つを中継端Ｑａ〜Ｑｆに夫々一対一に割り当てて接続する。これにより、入力切替器１１Ａは、入力ポート１６ａ〜１６ｈの内の６つの入力ポート１６の各々を介して受信した６系統のデータ片を、データ片ＤＱａ〜ＤＱｆとして分配混合器１３Ｂに供給する。分配混合器１３Ｂは、選択信号ＰＳ３にて示される混合指令及び／又は分配指令に基づく組み合わせ方にて、入力切替器１１Ａから供給された６系統のデータ片ＤＱａ〜ＤＱｅに対して例えば図７に示すような混合及び／又は分配処理を施して得られた５系統のデータ片ＤＣａ〜ＤＣｅを、出力バッファ１８に供給する。出力バッファ１８は、５つのデータ中継パスに夫々対応した５つのＦＩＦＯメモリ１８１〜１８５を含む。夫々が独立したデータバッファであるＦＩＦＯメモリ１８１〜１８５は、分配混合器１３Ｂから供給されたデータ片ＤＣａ〜ＤＣｅを個別に、夫々の入力端を介して取り込んで記憶しつつ、取り込んだ順に読み出す。出力バッファ１８は、ＦＩＦＯメモリ１８１〜１８５から読み出された５系統のデータ片をデータ片ＤＯａ〜ＤＯｅとして出力切替器１４に供給する。出力切替器１４は、選択信号ＰＳ２に基づき、例えば図７に示すように、自身の中継端Ｔａ〜Ｔｅを８つの出力ポート１７ａ〜１７ｈのうちから選択した５つの出力ポート、例えば１７ｂ、１７ｃ、１７ｅ、１７ｆ及び１７ｈに夫々一対一に割り当てて接続する。出力切替器１４は、出力バッファ１８から供給されたデータ片ＤＯａ〜ＤＯｅを一定時間毎に取り込み、これらを出力ポート１７ｂ、１７ｃ、１７ｅ、１７ｆ及び１７ｈを夫々介して出力する。
【００４０】
このように、図６に示すデータ入出力装置では、先ず、入力切替器（１１Ａ）が、第１選択信号（ＰＳ１）に基づき複数の入力ポートのうちからＬ個（Ｌは自然数）の入力ポートを選択し、当該Ｌ個の入力ポートに夫々入力されたデータ片を取り込む。そして、入力切替器にて取り込まれたＬ個のデータ片を、分配混合器（１３Ｂ）にて分配及び／又は混合することによりＭ個のデータ片を生成し、夫々を、入力ポート数よりも少ないＭ個（Ｍは自然数）のデータバッファ（１８）に供給する。そして、出力切替器（１４）が、第２選択信号（ＰＳ２）に基づき複数の出力ポートのうちからＭ個の出力ポートを選択し、上記データバッファの各々から読み出されたデータ片をこれらＭ個の出力ポートに夫々振り分けて出力させるのである。
【００４１】
かかる構成によれば、同時出力することが可能なデータ片の数、つまり出力バッファ１８内において各データ片毎に設けられているデータバッファ（ＦＩＦＯメモリ）の数よりも多い数のデータ片を同時入力することが可能となる。従って、図６に示す構成によれば、データバッファ（ＦＩＦＯメモリ）の数を増加することなく、同時出力可能なデータ片（ＤＯａ〜ＤＯｅ）の数よりも多い数のデータ片（ＤＱａ〜ＤＱｆ）を同時入力することが可能となる。
【００４２】
尚、遅延ズレを補正してからでなければデータ同士の混合を行うことができないデータが入力対象となる場合には、図６の構成と同様に出力バッファを設けると共に、必要最小容量の揺らぎ吸収バッファを設けることが望ましい。
【００４３】
図８は、かかる点に鑑みて為された、本発明に係るデータ入出力装置１００の他の内部構成を示すブロック図である。尚、図８に示すデータ入出力装置１００においては、分配混合器１３及び出力切替部１４に代えて分配混合器１３Ｃ及び出力切替器１４Ｂを採用すると共に、これら分配混合器１３Ｃ及び出力切替器１４Ｂ間に出力バッファ１８Ｂを設けた点を除く他の構成は図１に示されるものと同一である。
【００４４】
図８において、揺らぎ吸収バッファ１２は、ＦＩＦＯメモリ１２１〜１２５においてデータの各混合処理に用いられるデータ片が揃い次第、これらを分配混合器１３Ｃに供給する。この際、揺らぎ吸収バッファ１２は、分配混合を行わないデータ片については、これが入力切替器１１から供給されたら最少時間で分配混合器１３Ｃに供給する。尚、これらデータ片の供給間隔は、一定間隔となるように補正しても良いし、即時供給の不定間隔であっても良い。よって、ＦＩＦＯメモリでの保持時間を平均的に短くすることができるため、バッファ容量を小さくすることが可能となる。分配混合器１３Ｃは、選択信号ＰＳ３にて示される混合指令及び／又は分配指令に基づく組み合わせ方にて、揺らぎ吸収バッファ１２から供給された５系統のデータ片ＤＦａ〜ＤＦｅに対して、例えば図９に示すように混合及び／又は分配処理を施して得られた４系統のデータ片ＤＣａ〜ＤＣｄを、出力バッファ１８Ｂに供給する。この際、混合処理や高圧縮エンコード処理により、データ片ＤＦａ〜ＤＦｅよりもデータ片ＤＣａ〜ＤＣｄの方がデータサイズが小さくなる。即ち、揺らぎ吸収バッファ１２のデータ読出レートに比べ、出力バッファ１８の書込レートの方が低くなる。よって、読書双方のレートが低いため、バッファ容量を小さくすることが可能となる。出力バッファ１８Ｂは、４つのデータ中継パスに夫々対応した４つのＦＩＦＯメモリ１８１〜１８４を含む。夫々が独立したデータバッファであるＦＩＦＯメモリ１８１〜１８４は、上記データ片ＤＣａ〜ＤＣｄを個別に、夫々の入力端を介して取り込んで記憶しつつ、取り込んだ順に読み出す。この際、ＦＩＦＯメモリ１８１〜１８４は、上記したデータ片ＤＣａ〜ＤＣｄを、揺らぎ吸収バッファ１２のデータ読出レートよりも遅いレートで取り込んで記憶しつつ、取り込んだ際と同一のレートで順次読み出す。出力バッファ１８Ｂは、ＦＩＦＯメモリ１８１〜１８４から読み出された４系統のデータ片をデータ片ＤＯａ〜ＤＯｄとして出力切替器１４Ｂに供給する。出力切替器１４Ｂは、出力バッファ１８Ｂから供給された４系統のデータ片ＤＯａ〜ＤＯｄを夫々受け入れる４系統の中継端Ｔａ〜Ｔｄを有する。出力切替器１４Ｂは、例えば図９に示すように、入出力パス制御部１５から供給された選択信号ＰＳ２に基づいて８つの出力ポート１７ａ〜１７ｈのうちから選択した４つの出力ポート、例えば１７ｂ、１７ｅ、１７ｆ及び１７ｈを、自身の中継端Ｔａ〜Ｔｄに夫々一対一に割り当てて接続する。出力切替器１４Ｂは、出力バッファ１８Ｂから供給されたデータ片ＤＯａ〜ＤＯｄを一定時間毎に取り込み、これらを出力ポート１７ｂ、１７ｅ、１７ｆ及び１７ｈを夫々介して出力する。
【００４５】
このように、図８に示すデータ入出力装置１００においては、入出力の双方に夫々バッファを備えるものの、装置全体のバッファ容量としては、入力側に設けた揺らぎ吸収バッファ１２だけで入力データ片と出力データ片との伝送レートの差を吸収する場合に比してデータバッファの容量を低減させることが可能となる。要するに、図８に示す構成を採用することにより、入力データ片の伝送レートよりも出力データ片の伝送レートの方が大なる場合において、各データバッファの容量低減を図ることが可能となるのである。更に、図８に示す構成によれば、同時入力可能な入力データ片の数よりも同時出力可能な出力データ片の数の方が少ない場合には、出力バッファ１８Ｂに設けるＦＩＦＯメモリの数を、同時入力可能な入力データ片の数よりも少なくすることができるので、全データバッファ容量の低減が図られるようになる。
【００４６】
尚、図８に示す実施例では、入力及び出力ポートの数を夫々８個、揺らぎ吸収バッファ１２内に設けられている第１データバッファとしてのＦＩＦＯメモリの数を５個、出力バッファ１８Ｂ内に設けられている第２データバッファとしてのＦＩＦＯメモリの数を４個としているが、これらの個数に限定されるものではない。
【００４７】
要するに、図８に示すデータ入出力装置においては、入力ポートの数よりも少ないＭ個（Ｍは自然数）の第１データバッファと、入力ポートの数よりも少ないＮ個（Ｎは自然数）の第２データバッファと、以下の入力切替器、分配混合器、及び出力切替器を備えたものであれば良いのである。つまり、入力切替器は、第１選択信号に基づき複数の入力ポートのうちからＭ個の入力ポートを選択し、当該Ｍ個の入力ポートに夫々入力されたデータ片をＭ個の第１データバッファに供給する。分配混合器は、Ｍ個の第１データバッファの各々から読み出されたデータ片を分配及び／又は混合することによりＮ個のデータ片を生成し、当該Ｎ個のデータ片をＮ個の第２データバッファに供給する。そして、出力切替器は、第２選択信号に基づき複数の出力ポートのうちからＮ個の出力ポートを選択し、第２データバッファの各々から読み出されたデータ片を当該Ｎ個の出力ポートに夫々振り分けて出力させるのである。
【００４８】
尚、上記実施例において、入力ポート及び出力ポートは、物理的なポートでも良いし論理的なポートでも良い。また、その入力方式（又は出力方式）は、入力ポート（又は出力ポート）毎に異なっていてもよく、或いは全て同じであってもよい。また、上記実施例では、入力ポートの数と出力ポートの数とを同一にしているが、マルチキャスト配信（分配）、或いはミキシング出力（混合）の仕様により、入力ポートの数及び出力ポートの数が決定する場合、必ずしも同数である必要はない。
【００４９】
また、上記したデータ入出力装置１００は、ＩＰ（Internet Protocol）網又はイーサネット網の通信機器、イーサネット以外のＴＤＭ (Time Division Multiplexing)入出力やアナログ入出力、或いはＨＤＭＩ（High-Definition Multimedia Interface）等の映像その他のマルチメディア通信の切替にも使用することが可能である。この際、データ入出力装置１００において、例えばＴＤＭ網を介して入力された複数のＴＤＭ系の音声データ片をＩＰ系の音声データ片に変換してＩＰ網に出力する場合には図４の構成を採用する。また、データ入出力装置１００において、例えばＩＰ網を介して入力された複数のＩＰ系の音声データ片をＴＤＭ系の音声データ片に変換してＴＤＭ網に出力する場合には図１又は図６に示す構成を採用する。更に、上記したＴＤＭ／ＩＰ変換、及びＩＰ／ＴＤＭ変換を、単一のデータ入出力装置１００において切り替えて実行できるようにしても良い。例えば、データ入出力装置１００として、図１（又は図６）及び図４に示す構成（ただし、入出力パス制御部１５は共通）を採用し、入出力パス制御部１５は、ＴＤＭ／ＩＰ変換を行う場合には図４に示す構成を有効化し、ＩＰ／ＴＤＭ変換を行う場合には図１（又は図６）に示す構成を有効化する。尚、このようなデータ入出力装置１００では、ＴＤＭ系の物理的なパス数は固定であるが、ＩＰ系の論理的なパス数は変動する場合がある。この際、ＴＤＭ系のパス数と、ＩＰ系のパス数とが等しくなる場合には、図４に示す構成は、図４に示す構成と等価となる。
【符号の説明】
【００５０】
１１          入力切替器
１２          揺らぎ吸収バッファ
１３          分配混合器
１４          出力切替器
【図１】
2015082761.tif 000003
【図２】
2015082761.tif 000004
【図３】
2015082761.tif 000005
【図４】
2015082761.tif 000006
【図５】
2015082761.tif 000007
【図６】
2015082761.tif 000008
【図７】
2015082761.tif 000009
【図８】
2015082761.tif 000010
【図９】
2015082761.tif 000011
【手続補正書】
【提出日】平成25年10月24日(2013.10.24)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正の内容】
【００４９】
また、上記したデータ入出力装置１００は、ＩＰ（Internet Protocol）網又はイーサネット（登録商標）網の通信機器、イーサネット以外のＴＤＭ (Time Division Multiplexing)入出力やアナログ入出力、或いはＨＤＭＩ（High-Definition Multimedia Interface）（登録商標）等の映像その他のマルチメディア通信の切替にも使用することが可能である。この際、データ入出力装置１００において、例えばＴＤＭ網を介して入力された複数のＴＤＭ系の音声データ片をＩＰ系の音声データ片に変換してＩＰ網に出力する場合には図４の構成を採用する。また、データ入出力装置１００において、例えばＩＰ網を介して入力された複数のＩＰ系の音声データ片をＴＤＭ系の音声データ片に変換してＴＤＭ網に出力する場合には図１又は図６に示す構成を採用する。更に、上記したＴＤＭ／ＩＰ変換、及びＩＰ／ＴＤＭ変換を、単一のデータ入出力装置１００において切り替えて実行できるようにしても良い。例えば、データ入出力装置１００として、図１（又は図６）及び図４に示す構成（ただし、入出力パス制御部１５は共通）を採用し、入出力パス制御部１５は、ＴＤＭ／ＩＰ変換を行う場合には図４に示す構成を有効化し、ＩＰ／ＴＤＭ変換を行う場合には図１（又は図６）に示す構成を有効化する。尚、このようなデータ入出力装置１００では、ＴＤＭ系の物理的なパス数は固定であるが、ＩＰ系の論理的なパス数は変動する場合がある。この際、ＴＤＭ系のパス数と、ＩＰ系のパス数とが等しくなる場合には、図４に示す構成は、図１に示す構成と等価となる。