(57)【要約】【課題】半導体装置を構成する微細素子の寸法および各パターン間のマージンが縮小しても、隣り合う複数のコンタクトパターン同士がショートしない半導体装置を提供する。【解決手段】ビット線ＢＬと、ビット線ＢＬに交差するワード線ＷＬと、複数の第１のコンタクトパターンＳＣと、複数の第２のコンタクトパターン１Ｂとを備える。ワード線ＷＬは平面視においてビット線ＢＬと交差するように延在する。複数の第１のコンタクトパターンＳＣは、平面視においてビット線ＢＬが延在する方向に細長い。複数の第２のコンタクトパターン１Ｂは、平面視においてビット線ＢＬおよびワード線ＷＬが延在する方向の各々に対して傾斜した方向に細長い。複数の第１のコンタクトパターンＳＣおよび複数の第２のコンタクトパターン１Ｂは半導体基板の主表面上の同一層に形成される。【選択図】図５
2015060862.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記主表面上に延在するビット線と、
平面視において前記ビット線と交差するように前記主表面上に延在するワード線と、
平面視において前記ビット線が延在する方向に細長いコンタクトパターンと前記ワード線が延在する方向に細長いコンタクトパターンとの少なくともいずれかを含む複数の第１のコンタクトパターンと、
平面視において前記ビット線および前記ワード線が延在する方向の各々に対して傾斜した方向に細長い複数の第２のコンタクトパターンとを備え、
前記複数の第１のコンタクトパターンおよび前記複数の第２のコンタクトパターンは前記主表面上の同一層に形成される、半導体装置。
【請求項２】
前記複数の第１のコンタクトパターンは、平面視において前記ビット線の延在する方向に細長いコンタクトパターンと、平面視において前記ワード線の延在する方向に細長いコンタクトパターンとの双方を含む、請求項１に記載の半導体装置。
【請求項３】
スタティック型メモリセルのアクセストランジスタをさらに備え、
前記アクセストランジスタは、１対のソース／ドレイン領域を含み、
前記複数の第２のコンタクトパターンは、前記アクセストランジスタの前記１対のソース／ドレイン領域の一方と前記ビット線とを接続する、請求項１に記載の半導体装置。
【請求項４】
それぞれが前記主表面に接続される複数の第１の接続層および複数の第２の接続層をさらに備え、
前記複数の第１のコンタクトパターンのそれぞれは、前記複数の第１の接続層のそれぞれの上面と接するように形成され、前記複数の第２のコンタクトパターンのそれぞれは、前記複数の第２の接続層のそれぞれの上面と接するように形成される、請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものである。
【背景技術】
【０００２】
高集積化および微細化により、半導体装置を構成する微細素子が複数、平面視において重なるよう多層化する傾向が強まっている。半導体装置の多層化に伴い、半導体基板の表面上に形成されるトランジスタの活性領域およびゲート電極と、当該トランジスタより上側の層とが、コンタクトプラグと呼ばれる導電層により電気的に接続される技術が往々にして用いられる。
【０００３】
このようなコンタクトプラグを有する半導体装置として、たとえばＳＲＡＭ（Static Random Access Memory）が挙げられる。ＳＲＡＭをさらに集積化する目的で、ＳＲＡＭとＤＲＡＭ（Dynamic Random Access Memory）との構成および機能を併せ持つ、いわゆるＡｄｖａｎｃｅｄ  ＳＲＡＭが、たとえば特開２００４−７９６９６号公報（特許文献１）に開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−７９６９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
Ａｄｖａｎｃｅｄ  ＳＲＡＭにおいては、ドライバトランジスタのゲート電極にプラグを介在して接続されたコンタクトパターン、アクセストランジスタのソース／ドレイン領域にプラグを介在して接続されたコンタクトパターンなどがある。
【０００６】
高集積化が進み、半導体装置を構成する微細素子の寸法および各パターン間のマージンが縮小すれば、上記のコンタクトパターン同士のマージンが縮小し、これらのコンタクトパターン同士が接触して、ショートを起こす可能性がある。これらのコンタクトパターン同士がショートを起こせば、半導体装置としての機能を損なう可能性がある。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態によれば、半導体装置は、半導体基板と、ビット線と、ワード線と、複数の第１のコンタクトパターンと、複数の第２のコンタクトパターンとを備える。半導体基板は主表面を有し、ビット線は主表面上に延在する。ワード線は平面視においてビット線と交差するように主表面上に延在する。複数の第１のコンタクトパターンは、平面視においてビット線が延在する方向に細長いコンタクトパターンとワード線が延在する方向に細長いコンタクトパターンとの少なくともいずれかを含む。複数の第２のコンタクトパターンは、平面視においてビット線およびワード線が延在する方向の各々に対して傾斜した方向に細長い。複数の第１のコンタクトパターンおよび複数の第２のコンタクトパターンは主表面上の同一層に形成される。
【発明の効果】
【０００９】
一実施の形態においては、複数の第２のコンタクトパターンがビット線およびワード線が延在する方向の各々に対して傾斜した方向に細長い。このため、複数の第２のコンタクトパターンがビット線およびワード線が延在する方向に細長い場合に比べて、複数の第２のコンタクトパターンのそれぞれに隣り合う第１のコンタクトパターンとの距離を広くすることができる。このため、複数の第２のコンタクトパターンのそれぞれと、これらのそれぞれに隣り合う第１のコンタクトパターンとのショート、および半導体装置の機能の劣化を抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】一実施の形態に係る半導体装置の概略平面図である。
【図２】一実施の形態に係る半導体装置を構成するメモリセルの等価回路図である。
【図３】図２の等価回路を具体的に説明するための概略断面図である。
【図４】一実施の形態に係る図３のメモリセル領域の一部の領域における、活性領域、プラグ層、ゲートコンタクトおよびゲート電極の配置を示す概略平面図である。
【図５】一実施の形態に係る図４と同一の領域における、図４に示す各構成要素と、その上層のビット線、ワード線およびコンタクトとを重ね合わせた概略平面図である。
【図６】図４および図５のＶＩ−ＶＩ線に沿う部分における、一実施の形態の半導体装置を構成するトランジスタと、トランジスタの接続層およびコンタクトパターンの態様を示す概略断面図である。
【図７】図５の比較例の概略平面図である。
【発明を実施するための形態】
【００１１】
以下、実施の形態について図に基づいて説明する。
図１を参照して、一実施の形態の半導体装置ＤＶは、たとえばシリコン単結晶からなる半導体ウェハなどの半導体基板ＳＵＢの主表面上に複数種類の回路が形成された半導体チップである。一例として、半導体装置ＤＶを構成する回路として、メモリセルアレイ（メモリ領域）と、周辺回路領域と、パッド領域ＰＤとを有している。
【００１２】
メモリセルアレイはＳＲＡＭを含む、半導体装置ＤＶの主要なメモリ領域である。平面視におけるメモリセルアレイの外部には周辺回路領域およびパッド領域ＰＤが形成されている。パッド領域ＰＤはたとえばメモリセルアレイの外部に、互いに間隔をあけて複数形成されている。
【００１３】
次に、本実施の形態としての半導体装置の構成について図２のメモリセルを挙げて説明する。
【００１４】
図２を参照して、本実施の形態における半導体装置は、ビット線対ＢＬおよびＺＢＬと、ワード線ＷＬと、フリップフロップ回路と、１対のアクセストランジスタＴ５，Ｔ６とを有するＳＲＡＭ（スタティック型メモリセル）をメモリ領域に有する。
【００１５】
フリップフロップ回路は、ドライバトランジスタＴ１，Ｔ２と、負荷トランジスタＴ３，Ｔ４とを有している。ドライバトランジスタＴ１および負荷トランジスタＴ３は一方のＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータを形成し、ドライバトランジスタＴ２および負荷トランジスタＴ４は他方のＣＭＯＳインバータを形成している。フリップフロップ回路は、これらの２つのＣＭＯＳインバータからなる。ＳＲＡＭはフリップフロップ回路を有することにより、情報として蓄えられた電荷を所定の周期で元に戻すいわゆるリフレッシュと呼ばれる処理を不要とする半導体記憶装置である。本実施の形態におけるＳＲＡＭはさらに、ＤＲＡＭ（Dynamic Random Access Memory）としてのキャパシタＣ１，Ｃ２を有している。
【００１６】
フリップフロップ回路を構成するドライバトランジスタＴ１，Ｔ２は、たとえばｎチャネル型のＭＯＳトランジスタである。負荷トランジスタＴ３，Ｔ４は、たとえばｐチャネル型のＴＦＴ（Thin Film Transistor）である。またアクセストランジスタＴ５，Ｔ６は、たとえばｎチャネル型のＭＯＳトランジスタである。このように本実施の形態のＳＲＡＭは、負荷トランジスタがＴＦＴであり、かつＤＲＡＭとしてのキャパシタが付加された、いわゆるＡｄｖａｎｃｅｄ  ＳＲＡＭである。
【００１７】
フリップフロップ回路においては、ドライバトランジスタＴ１および負荷トランジスタＴ３のゲート電極とキャパシタＣ１の一方電極とが互いに電気的に接続され、これらはアクセストランジスタＴ６のソース電極Ｓと電気的に接続される。アクセストランジスタＴ６のソース電極ＳはドライバトランジスタＴ２および負荷トランジスタＴ４のドレイン電極Ｄと電気的に接続されており、これらが接続された領域は第１の記憶ノード部として機能する。
【００１８】
ドライバトランジスタＴ２および負荷トランジスタＴ４のゲート電極とキャパシタＣ２の一方電極とが互いに電気的に接続され、これらはアクセストランジスタＴ５のソース電極Ｓと電気的に接続される。アクセストランジスタＴ５のソース電極ＳはドライバトランジスタＴ１および負荷トランジスタＴ３のドレイン電極Ｄと電気的に接続されており、これらが接続された領域は第２の記憶ノード部として機能する。
【００１９】
ドライバトランジスタＴ１，Ｔ２のソース電極ＳはＧＮＤ電位に電気的に接続されており、負荷トランジスタＴ３，Ｔ４のソース電極Ｓは、電圧Ｖｃｃを印加するＶｃｃ配線（電源供給配線）に電気的に接続されている。さらにキャパシタＣ１，Ｃ２の各々の他方電極は、上記電圧Ｖｃｃの１／２である電圧Ｖｃｃ／２を印加するＶｃｃ／２配線に電気的に接続されている。１対のビット線対ＢＬおよびＺＢＬのそれぞれは、１対のアクセストランジスタＴ５およびＴ６のドレイン電極Ｄと接続される。
【００２０】
次に、図２に示す半導体装置のより具体的な構成について、図３の概略断面図を用いて説明する。ただし図３の断面図は、特定の領域における断面の態様を示す図ではなく、図２に示すトランジスタやキャパシタなどの各要素が半導体装置内で呈する形を説明するために寄せ集めたものである。
【００２１】
図３を参照して、一実施の形態の半導体装置は、たとえばシリコンからなる半導体基板ＳＵＢの一方の主表面に形成されている。
【００２２】
半導体基板ＳＵＢの主表面にはメモリ領域と周辺回路領域とが形成されている。メモリ領域は上記の図１のＳＲＡＭ（特にＡｄｖａｎｃｅｄ  ＳＲＡＭ）が形成される領域であり、周辺回路領域とは図１のＳＲＡＭが形成される領域の周辺の、たとえば信号入出力回路が形成される領域である。
【００２３】
メモリ領域は分離領域と活性領域とを有している。メモリ領域の半導体基板ＳＵＢの表面の一部には、分離領域としてのＳＴＩ（Shallow Trench Isolation）が形成されている。このＳＴＩは、半導体基板ＳＵＢの表面に形成された溝内に絶縁層ＳＩを埋め込むことにより形成されている。
【００２４】
メモリ領域における分離領域以外のＳＴＩが形成されていない領域はいわゆる活性領域である。活性領域は半導体基板ＳＵＢの表面において分離領域に取り囲まれるように形成されている。メモリ領域における１つの活性領域と、当該１つの活性領域と互いに隣り合う他の活性領域とは、当該１つの活性領域と他の活性領域との間に挟まれる分離領域により、互いに電気的に分離されている。
【００２５】
メモリ領域内において半導体基板ＳＵＢ内には、たとえばｐ型の導電性不純物が注入されたｐ型ウェル領域ＰＷＬが形成されている。
【００２６】
それぞれの活性領域における半導体基板ＳＵＢの表面には複数の（ｎ型）ＭＯＳトランジスタが形成されており、当該トランジスタは、１対のソース／ドレイン領域Ｓ／Ｄを有している。たとえば図３のメモリ領域の左側および右側の領域Ｓ／Ｄは、アクセストランジスタのソース領域Ｓ（図２のソース電極Ｓに対応）とドライバトランジスタのドレイン領域Ｄ（図２のドレイン電極Ｄに対応）とが平面的に重なりあった領域であり、アクセストランジスタとドライバトランジスタとが当該領域Ｓ／Ｄを共有している。そしてこれらの領域Ｓ／Ｄが図３における活性領域に形成されている。また図３の中央の活性領域に形成される領域Ｄは、アクセストランジスタＴ５（Ｔ６）のドレイン領域Ｄであり、ビット線ＢＬ（またはＺＢＬ）と接続されている。
【００２７】
上記のＭＯＳトランジスタなどが形成された半導体基板ＳＵＢの主表面を覆うように、たとえばシリコン酸化膜からなる層間絶縁膜ＩＩ１が形成されている。ソース領域Ｓおよび／またはドレイン領域Ｄとそれらの領域より上側の層とを電気的に接続するプラグ層ＢＳが複数、互いに間隔をあけて形成されている。プラグ層ＢＳは、層間絶縁膜ＩＩ１の一部の領域に形成された開口部内を埋める、たとえば導電性不純物が添加された多結晶シリコンにより形成されている。プラグ層ＢＳは、たとえば半導体基板ＳＵＢの主表面の１対のソース／ドレイン領域Ｓ／Ｄに達するように、層間絶縁膜ＩＩ１の比較的下側の領域を主表面に直交する方向（図３の上下方向）に延在するように形成されている。
【００２８】
層間絶縁膜ＩＩ１の上に、たとえばシリコン酸化膜からなる層間絶縁膜ＩＩ２が形成されている。この層間絶縁膜ＩＩ２の上面に接するように、たとえばシリコン酸化膜からなる層間絶縁膜ＩＩ３が形成されている。さらにその上にはたとえばシリコン酸化膜からなる層間絶縁膜ＩＩ４，ＩＩ５，ＩＩ６が順次形成されている。また層間絶縁膜ＩＩ６の上面に接するようにたとえばシリコン窒化膜からなる層間絶縁膜Ｉ１が形成されている。さらに層間絶縁膜Ｉ１の上面に接するように、たとえばシリコン酸化膜からなる層間絶縁膜ＩＩ７，ＩＩ８，ＩＩ９，ＩＩ１０が順次形成されている。
【００２９】
層間絶縁膜ＩＩ２の上には（上面に接するように）、互いに間隔をあけて複数（たとえば５つ）の配線ＣＯＬが形成されている。配線ＣＯＬは図３の紙面奥行き方向に延在している。配線ＣＯＬの上面および側面を覆うように被覆絶縁膜ＣＬが形成されており、配線ＣＯＬと被覆絶縁膜ＣＬ（側壁絶縁膜ＳＷを含む）とを含む配線構造ＬＥが形成されている。
【００３０】
複数の配線ＣＯＬの中には、ビット線対ＢＬ，ＺＢＬとして機能するものと、グランド線ＧＮＤとして機能するものとが混在している。ビット線対ＢＬ，ＺＢＬとして機能する配線ＣＯＬは、たとえば図３のメモリ領域の中央にあるアクセストランジスタＴ５，Ｔ６の各ドレイン領域Ｄと電気的に接続されている。また、グランド線ＧＮＤとして機能する配線ＣＯＬは、たとえばドライバトランジスタＴ１，Ｔ２の各ソース領域Ｓと電気的に接続されている。
【００３１】
層間絶縁膜ＩＩ２および配線構造ＬＥを覆うように層間絶縁膜ＩＩ３が形成されており、層間絶縁膜ＩＩ３上には、下層配線２Ｇが形成されている。下層配線２Ｇは図２における第１及び第２の記憶ノード部に相当する。
【００３２】
またメモリ領域には、プラグ層ＢＳと配線ＣＯＬとの間を接続するビット線コンタクト１Ｂと、プラグ層ＢＳと下層配線２Ｇとの間を接続するストレージノードコンタクトＳＣとが形成されている。ここではこれらをまとめてコンタクトパターンＣＴとしている。
【００３３】
コンタクトパターンＣＴは、プラグ層ＢＳと同様に、層間絶縁膜ＩＩ１の一部の領域に形成された開口部内を埋める、たとえば導電性不純物が添加された多結晶シリコンまたはタングステンなどにより形成される。コンタクトパターンＣＴは、たとえばプラグ層ＢＳに達するように、層間絶縁膜ＩＩ１の比較的上側の領域を主表面に直交する方向に延在するように形成されている。
【００３４】
より詳細には、ビット線コンタクト１Ｂはビット線ＢＬから、層間絶縁膜ＩＩ２，ＩＩ１を貫通して真下のプラグ層ＢＳに達するように、主表面に直交する方向に延在している。ストレージノードコンタクトＳＣは下層配線２Ｇから、層間絶縁膜ＩＩ３，ＩＩ２を貫通しかつ層間絶縁膜ＩＩ１の一部を貫通して真下のプラグ層ＢＳに達するように、主表面に直交する方向に延在している。ストレージノードコンタクトＳＣは図３において隣り合う１対の配線構造ＬＥの間の領域を貫通している。
【００３５】
下層配線２Ｇは、たとえばストレージノードコンタクトＳＣにより、より上層に形成されるキャパシタとより下層に形成されたトランジスタとを電気的に接続するために配置される配線である。下層配線２Ｇは、概ねキャパシタと平面視において重なる領域に形成されることが好ましい。下層配線２Ｇは、たとえば不純物イオンを有する多結晶シリコン膜から構成されることが好ましい。また下層に形成されるトランジスタがたとえばｎチャネル型トランジスタである場合には、下層配線２Ｇは当該トランジスタＴＧとの電気的な接続を容易にするため、たとえばｎ型の不純物イオンを含む多結晶シリコンから構成されていてもよい。
【００３６】
層間絶縁膜ＩＩ４上には、多結晶シリコン層ＴＰが形成されている。多結晶シリコン層ＴＰは不純物イオンが導入された多結晶シリコンよりなる半導体層であり、ＳＲＡＭの負荷トランジスタＴ３，Ｔ４（図２参照）としてのＴＦＴのチャネル領域と、そのチャネル領域を挟む１対のソース／ドレイン領域とを有している。また多結晶シリコン層ＴＰには、ＴＦＴに電源を供給するための電源供給配線の一部が含まれる。多結晶シリコン層ＴＰは、概ねキャパシタと平面視において重なる領域に形成されることが好ましい。
【００３７】
層間絶縁膜ＩＩ５上には、ＴＦＴのゲート電極層ＴＤが形成されている。ゲート電極層ＴＤは不純物イオンを有する多結晶シリコンを含む半導体層であることが好ましい。
【００３８】
ゲート電極層ＴＤと下層配線２Ｇとの電気的な接続は、データノードコンタクトＤＢと呼ばれる導電層によりなされることが好ましい。このデータノードコンタクトＤＢはゲート電極層ＴＤから下層配線２Ｇに向けて延在する途中で、多結晶シリコン層ＴＰの端部と接し、多結晶シリコン層ＴＰと電気的に接続されるものである。データノードコンタクトＤＢは、ＳＲＡＭのフリップフロップ回路（クロスカップル）を形成するための導電層であり、たとえばゲート電極層ＴＤと同様に不純物イオンを有する多結晶シリコンを含む半導体層により形成される。データノードコンタクトＤＢは、ゲート電極層ＴＤから下層配線２Ｇまで、層間絶縁膜を貫通するように、半導体基板ＳＵＢの表面に略垂直な方向に延在するように形成されることが好ましい。
【００３９】
データノードコンタクトＤＢは、ゲート電極層ＴＤより上方の層、たとえばゲート電極層ＴＤとキャパシタとを電気的に接続するように形成されてもよく、下層配線２Ｇより下方の層、たとえば下層配線２Ｇとプラグ層ＢＳとを電気的に接続するように形成されてもよい。この場合データノードコンタクトＤＢは、たとえばキャパシタからゲート電極層ＴＤ、多結晶シリコン層ＴＰおよび下層配線２Ｇを貫通し、プラグ層ＢＳに達するように形成されてもよい。
【００４０】
層間絶縁膜ＩＩ６上には、キャパシタが形成される。キャパシタは、データノードコンタクトＤＢの上面に接することにより、データノードコンタクトＤＢと電気的に接続されている。キャパシタは、下部電極ＮＤと、誘電体層ＤＥと、上部電極ＣＰとを有している。下部電極ＮＤは、データノードコンタクトＤＢに接続されている。上部電極ＣＰは、誘電体層ＤＥを介在して下部電極ＮＤと対向している。
【００４１】
キャパシタより上方の、たとえば層間絶縁膜ＩＩ８上および層間絶縁膜ＩＩ９上には、メタル配線ＭＴＬが形成されている。メタル配線ＭＴＬはたとえばアルミニウム、アルミニウム銅の合金、銅、タングステンなどからなり、その上面および下面が、たとえばタンタル、チタン、窒化チタンなどからなるバリアメタルＢＲＬにて覆われることが好ましい。また上記のメタル配線ＭＴＬ同士の接続や、メタル配線ＭＴＬとビット線ＢＬとの接続は、たとえば銅やタングステンなどからなるメタルコンタクト導電層ＭＣＴによりなされることが好ましい。
【００４２】
一方、周辺回路領域にはたとえばｎ型の導電性不純物が注入されたｎ型ウェル領域ＮＷＬが形成されているが、これはｐ型ウェル領域ＰＷＬであってもよい。周辺回路領域にもメモリ領域と同様に分離領域と活性領域とが形成されている。分離領域はメモリ領域と同様ＳＴＩにより形成されている。また活性領域における半導体基板ＳＵＢの表面には複数の（ｐ型）ＭＯＳトランジスタＴＧが形成されている。トランジスタＴＧは、１対のソース／ドレイン領域Ｓ／Ｄと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥと、絶縁層ＩＬとを有している。１対のソース／ドレイン領域Ｓ／Ｄの各々は半導体基板ＳＵＢの表面に互いに距離を隔てて形成されている。ゲート絶縁膜ＧＩは１対のソース／ドレイン領域Ｓ／Ｄに挟まれる半導体基板ＳＵＢの表面上に形成されている。ゲート電極ＧＥおよび絶縁層ＩＬはゲート絶縁膜ＧＩ上に形成されており、ゲート電極ＧＥと絶縁層ＩＬとがこの順に積層された積層構造を有している。
【００４３】
ゲート電極ＧＥはたとえば多結晶シリコン層ＰＳとタングステンシリサイド層ＷＳとがこの順に積層されたいわゆるポリサイド構造となっており、後述するメモリ領域のゲート電極ＧＥ１およびゲート電極ＧＥ２と同一層であり同一の構成を有している。絶縁層ＩＬはたとえばシリコン酸化膜および／またはシリコン窒化膜からなり、当該絶縁層ＩＬをマスクとしてゲート電極ＧＥがエッチングされる。このゲート電極ＧＥ、絶縁層ＩＬの側壁には側壁絶縁膜ＳＷが形成されている。側壁絶縁膜ＳＷはたとえばシリコン窒化膜からなることが好ましいが、シリコン酸化膜とシリコン窒化膜との組合せでもよい。なお、絶縁層ＩＬおよび側壁絶縁膜ＳＷはメモリセル部の特にプラグ層ＢＳを形成するための開口が形成される領域では自己整合技術を行なう際のエッチングのストッパ膜となる。
【００４４】
なお図３においてはゲート電極ＧＥ上に絶縁層ＩＬが形成されるが、図３の断面図に示されない紙面奥行き方向に延びる領域において、ゲート電極ＧＥは他の配線と電気的に接続されている。また詳細な説明を省略するが、周辺回路領域のそれぞれのトランジスタＴＧは、コンタクト導電層ＣＴＣ、ビット線ＢＬと同一の層としての導電層、およびメタルコンタクト導電層ＭＣＴ、などを介してメタル配線ＭＴＬと電気的に接続されている。
【００４５】
次に図４〜図５を参照しながら、図３に示す半導体装置の、特にメモリ領域の平面態様について、より詳細に説明する。なお図４〜図５には形成用のマスクの態様を示しているため、たとえば実製品において円形として形成される領域が図４〜図５中では矩形のパターンとして示される場合がある。
【００４６】
図４を参照して、これは図３の半導体装置のメモリ領域内の一部の領域を平面視した場合のプラグ層、ゲートコンタクト、ゲート電極およびそれより下層（半導体基板ＳＵＢ側）における各構成要素の配置のみが示される。図５を参照して、これは図４と同一の領域を平面視した場合の図４に示す各構成要素とそれより上層（半導体基板ＳＵＢと反対側）における各構成要素との配置が示される。ただし図５においても、図３のビット線ＢＬより上層の構造は図示が省略されている。
【００４７】
主に図４を参照して、メモリ領域における活性領域ＡＣＲは、メモリ領域の半導体基板ＳＵＢの主表面に複数、互いに間隔をあけて形成されている。この活性領域ＡＣＲの平面形状は任意であるが、ドライバトランジスタなどの素子の配置および、当該素子と電気的に接続するための接続層としてのプラグ層ＢＳの配置を考慮して活性領域ＡＣＲの平面形状が決定されることが好ましい。たとえば図４においては、複数の活性領域ＡＣＲは基本的に図の上下方向に長く延び、図の左右方向に一定の幅を有する矩形に近い形状であるが、図の上下方向に関する中央部において、図の上下方向に関する端部よりも図の左右方向の幅がやや広くなった突起部を有している。図の左右方向に関して互いに隣り合う１対の活性領域ＡＣＲの間で突起部が互いに反対方向（右側または左側）を向いている。また突起部はおよそ図の左右方向に関して隣り合う活性領域ＡＣＲが分断された領域（すなわち絶縁層ＳＩが形成された分離領域）と対向する。
【００４８】
複数のゲート電極ＧＥ１は、図２のアクセストランジスタＴ５，Ｔ６のゲート電極であり、これらはメモリ領域内における半導体基板ＳＵＢの主表面に、図４の左右方向に関して基本的に途切れることなく一直線状に延在している。図４においては２本のゲート電極ＧＥ１が平面視においてその延在する方向に交差する方向（図の上下方向）に関して一定の間隔をあけて配置されている。
【００４９】
複数のゲート電極ＧＥ２は、図２のドライバトランジスタＴ１，Ｔ２のゲート電極であり、これらはメモリ領域内における半導体基板ＳＵＢの主表面に、ゲート電極ＧＥ１とほぼ平行となるように、図の左右方向に延在している。これらのゲート電極ＧＥ２は、図の左右方向に関して一定の長さを有するように分断されており、またその延在する方向に交差する図の上下方向に関して一定の間隔をあけて配置されている。図の上下方向に関して互いに隣り合う１対のゲート電極ＧＥ２の間隔と、１つのゲート電極ＧＥ２と図の上下方向に関してゲート電極ＧＥ２に隣り合う１つのゲート電極ＧＥ１との間隔はほぼ等しくなっている。
【００５０】
なおこれらのドライバトランジスタＴ１，Ｔ２およびアクセストランジスタＴ５，Ｔ６は、図３中に明示されないが図３の活性領域に形成されたソース／ドレイン領域Ｓ／Ｄを含むＭＯＳトランジスタに対応する。
【００５１】
プラグ層ＢＳは活性領域ＡＣＲ内において、各アクセストランジスタのゲート電極ＧＥ１および各ドライバトランジスタのゲート電極ＧＥ２を除く領域に形成されている。つまり活性領域ＡＣＲ内において、ゲート電極ＧＥ１，ＧＥ２に挟まれた領域などを埋めるように、プラグ層ＢＳが形成されている。
【００５２】
言い換えれば、プラグ層ＢＳはドライバトランジスタおよびアクセストランジスタの各々のソース／ドレイン領域に接続するように形成されている。このためプラグ層ＢＳは、平面視においてソース／ドレイン領域と重複している。
【００５３】
一方、活性領域ＡＣＲでない、半導体基板ＳＵＢの主表面上に絶縁層ＳＩが形成された分離領域には、ドライバトランジスタのゲート電極ＧＥ２と平面的に重なるように、ゲートコンタクトＣＧが形成されている。
【００５４】
図５を参照して、平面視において図の左右方向に延びる複数のワード線ＷＬが、半導体基板ＳＵＢの主表面上に、互いに間隔をあけて並ぶように延在している。ワード線ＷＬはたとえば、アクセストランジスタＴ５，Ｔ６を形成するゲート電極ＧＥ１（と同一のもの）として存在する。また平面視においてワード線ＷＬと交差（たとえば直交）するように、すなわち図の上下方向に延びる複数の配線ＢＬ，ＺＢＬ，ＧＮＤが、半導体基板ＳＵＢの主表面上に、互いに間隔をあけて並ぶように延在（並走）している。
【００５５】
図５においては１対のビット線ＢＬ，ＺＢＬが互いに間隔をあけて並走し、これらのビット線ＢＬ，ＺＢＬのそれぞれからこの間隔とほぼ同じ間隔だけ、隣り合うビット線ＢＬ，ＺＢＬが配置される方向と反対方向に離れた場所に、グランド線ＧＮＤが、これと隣り合うビット線ＢＬ，ＺＢＬとほぼ同じ方向に延びるように（たとえば平行となるように）並走している。言い換えれば図５の左右方向に関して、ビット線ＢＬ、ビット線ＺＢＬ、グランド線ＧＮＤの順に、この周期が繰り返されるように複数のビット線ＢＬ（ＺＢＬ）とグランド線ＧＮＤとが、互いにほぼ平行となるように並走している。
【００５６】
基本的に図５においては、その上下方向の中央部を図の左右方向に延びる図示されない直線に関して、その上側の領域と下側の領域とが線対称となっている。また図５中の上下方向に関しては互いに隣り合う１対のワード線ＷＬ間の距離を、図５中の左右方向に関しては互いに隣り合うビット線ＢＬ（ＺＢＬ）およびグランド線ＧＮＤ間の距離の３倍を１つの単位として形成される矩形に囲まれた領域をユニットセルとして、基本的にそのユニットセルにおける各構成要素のパターンが平面的に繰り返されている。
【００５７】
図５および、図５中に示す屈曲されたＶＩ−ＶＩ線に沿う領域の概略断面図である図６を参照して、図５のＶＩ−ＶＩ線部には、ドライバトランジスタＴ１（図２参照）と、アクセストランジスタＴ５（図２参照）と、ドライバトランジスタＴ２（図２参照）のゲート電極ＧＥ２とが、図６の左側からこの順に並んでいる。図６の左側半分は活性領域ＡＣＲに属し、図６の右側半分は分離領域ＳＩに属している。また図６は図３のＶＩ−ＶＩ線に沿う部分の概略断面図でもある。
【００５８】
図６に示すように、ドライバトランジスタは１対のソース／ドレイン領域Ｓ／Ｄと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥ２と、絶縁層ＩＬと、側壁絶縁膜ＳＷとを有している。ゲート電極ＧＥ２は多結晶シリコン層ＰＳとタングステンシリサイド層ＷＳとがこの順に積層された構成を有している。またアクセストランジスタも同様に１対のソース／ドレイン領域Ｓ／Ｄと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥ１と、絶縁層ＩＬと、側壁絶縁膜ＳＷとを有している。ゲート電極ＧＥ１は多結晶シリコン層ＰＳとタングステンシリサイド層ＷＳとがこの順に積層された構成を有している。メモリ領域におけるゲート電極ＧＥ１およびゲート電極ＧＥ２は、上記の周辺回路領域におけるゲート電極ＧＥと同一層であり同一の構成を有している。
【００５９】
活性領域ＡＣＲの半導体基板ＳＵＢ（ｐ型ウェル領域ＰＷＬ）にはドライバトランジスタおよびアクセストランジスタの１対のソース／ドレイン領域Ｓ／Ｄが形成されている。図６の左側のドライバトランジスタのドレイン領域と、アクセストランジスタのソース領域とは共通の不純物領域により構成されており、この領域はたとえば図２のドライバトランジスタＴ１のドレイン領域ＤとアクセストランジスタＴ５のソース領域Ｓとの交点に相当する。したがって図６の左側のドライバトランジスタはたとえば図２のドライバトランジスタＴ１に、図６のアクセストランジスタはたとえば図２のアクセストランジスタＴ５に相当すると考えることができる。
【００６０】
図６の右側のドライバトランジスタは少なくともＶＩ−ＶＩ線上においてはゲート電極ＧＥ２が分離領域ＳＩ上に位置し、左側のドライバトランジスタＴ１とは異なるドライバトランジスタＴ２（図２参照）に相当すると考えることができる。
【００６１】
図２、図５および図６を参照して、ドライバトランジスタＴ１のソース領域Ｓ上には、ソース領域Ｓ（半導体基板ＳＵＢの主表面）と上層とを電気的に接続するプラグ層ＢＳ（第１の接続層）が形成されている。このプラグ層ＢＳの上面と接するように、グランドコンタクト１Ｇ（第１のコンタクトパターン）が形成されている。グランドコンタクト１Ｇは図２のドライバトランジスタＴ１のソース領域Ｓが接続されるＧＮＤ電位（すなわち図５のグランド線ＧＮＤ）に接続されている。
【００６２】
次に、ドライバトランジスタＴ１のドレイン領域ＤおよびアクセストランジスタＴ５のソース領域Ｓが重なる領域の上には、当該領域と上層とを電気的に接続するプラグ層ＢＳ（第１の接続層）が形成されている。このプラグ層ＢＳの上面と接するように、ストレージノードコンタクトＳＣ（第１のコンタクトパターン）が形成されている。
【００６３】
また、アクセストランジスタＴ５のドレイン領域Ｄ上には、ドレイン領域Ｄ（半導体基板ＳＵＢの主表面）と上層とを電気的に接続するプラグ層ＢＳ（第２の接続層）が形成されている。このプラグ層ＢＳの上面と接するように、ビット線コンタクト１Ｂ（第２のコンタクトパターン）が形成されている。ビット線コンタクト１Ｂは図２のアクセストランジスタＴ５のドレイン領域Ｄが接続されるビット線ＢＬに接続されている。
【００６４】
またドライバトランジスタＴ２のゲート電極ＧＥ２は、分離領域ＳＩ上にてゲートコンタクトＣＧ（第１の接続層）と接続されている。ゲートコンタクトＣＧは活性領域におけるプラグ層ＢＳと同一の層から分離して形成される導電層であり、分離領域のゲート電極ＧＥ２と重畳するように形成されることでゲート電極ＧＥ２を他の領域に取り出すためのコンタクトとして用いられるものである。したがってゲートコンタクトＣＧはゲート電極ＧＥ２と接触するように形成される。しかしゲートコンタクトＣＧを形成するための開口部は通常、自己整合技術ではなく通常の写真製版技術およびエッチングにより形成されるものであるため、ゲート電極ＧＥ２の位置に対して多少ずれる（踏み外す）ように形成されることが多い。図６においてはゲート電極ＧＥ２のおよそ右側半分の領域と重なるように（ゲート電極ＧＥ２に対して平面視における位置をやや踏み外すように）ゲートコンタクトＣＧが形成されている。
【００６５】
このゲートコンタクトＣＧの上面と接するように、ストレージノードコンタクトＳＣ（第１のコンタクトパターン）が形成されている。ドライバトランジスタＴ１のプラグ層ＢＳ上のストレージノードコンタクトＳＣと、ドライバトランジスタＴ２のゲートコンタクトＣＧ上のストレージノードコンタクトＳＣとが、図６の図示されている領域よりも上層において、同一の下層配線２ＧおよびデータノードコンタクトＤＢ（図３参照）に接続され、ＳＲＡＭのフリップフロップ回路（クロスカップル）を形成している。このように同一の下層配線２ＧおよびデータノードコンタクトＤＢにより複数のストレージノードコンタクトＳＣが互いに電気的に接続された部分は、図２において、ドライバトランジスタＴ１のドレイン領域ＤとアクセストランジスタＴ５のソース領域Ｓとがつながった部分と、ドライバトランジスタＴ２のゲート電極とが接続された上記の第２の記憶ノード部に相当する。
【００６６】
分離領域ＳＩの表面上にはたとえばシリコン窒化膜のライナー膜ＬＦが形成され、このライナー膜ＬＦがゲート電極ＧＥ２を覆うように形成されてもよい。
【００６７】
以上より、基本的に活性領域においては、半導体基板ＳＵＢの主表面に接続される接続層はプラグ層ＢＳであり、活性領域上でないゲート電極においては、半導体基板ＳＵＢの主表面に接続される接続層はゲートコンタクトＣＧである。
【００６８】
再度図５および図６を参照して、プラグ層ＢＳおよびゲートコンタクトＣＧは、半導体基板ＳＵＢの主表面に複数形成される。また第１のコンタクトパターン１Ｇ，ＳＣと第２のコンタクトパターン１Ｂとはともに複数存在する。したがって複数の第１のコンタクトパターン１Ｇ，ＳＣのそれぞれはプラグ層ＢＳまたはゲートコンタクトＣＧのそれぞれの上面と接するように形成され、複数の第２のコンタクトパターン１Ｂのそれぞれはプラグ層ＢＳのそれぞれの上面と接するように形成される。
【００６９】
複数のプラグ層ＢＳと複数のゲートコンタクトＣＧとは互いに同一層から分離して形成されている。また複数の第１のコンタクトパターン１Ｇ，ＳＣのそれぞれと、複数の第２のコンタクトパターン１Ｂのそれぞれとは、半導体基板ＳＵＢの主表面上の互いに同一層から分離して形成されている。
【００７０】
再度図５を参照して、第１のコンタクトパターンとは平面視においてビット線ＢＬが延在する方向（図の上下方向）またはワード線ＷＬが延在する方向（図の左右方向）に細長いコンタクトパターンであり、グランドコンタクト１ＧとストレージノードコンタクトＳＣとの双方を含む概念である。また第２のコンタクトパターンとは平面視においてビット線ＢＬおよびワード線ＷＬが延在する方向の各々に対して傾斜した方向に細長いコンタクトパターンであり、ここでは具体的にはビット線コンタクト１Ｂを意味する。なおここでたとえば「コンタクトパターンがビット線ＢＬが延在する方向に細長い」とは、コンタクトパターンはその長手寸法がビット線ＢＬが延在する方向に沿っていることを意味する。
【００７１】
より具体的には、図５において、グランドコンタクト１Ｇ、ストレージノードコンタクトＳＣおよびビット線コンタクト１Ｂはいずれも、一の方向に細長い平面形状を有している。グランドコンタクト１Ｇは、図５の左右方向すなわちワード線ＷＬの延在する方向に細長い第１のコンタクトパターンである。ストレージノードコンタクトＳＣは、図５の上下方向すなわちビット線ＢＬの延在する方向に細長い第１のコンタクトパターンである。ビット線コンタクト１Ｂは、図５の斜め方向すなわちビット線ＢＬおよびワード線ＷＬの双方に対して傾斜した方向に細長い第２のコンタクトパターンである。
【００７２】
グランドコンタクト１Ｇはその延在する方向がワード線ＷＬの延在する方向（図５の左右方向）に沿い、かつグランド線ＧＮＤの１つと部分的に重なるように配置されている。  
【００７３】
ストレージノードコンタクトＳＣはその延在する方向がビット線ＢＬの延在する方向（図５の上下方向）に沿い、かつ互いに隣り合う１対のビット線ＢＬの間に挟まれるように配置されている。すなわちストレージノードコンタクトＳＣはビット線ＢＬ（ＺＢＬ）およびグランド線ＧＮＤと重ならないように配置されることが好ましい。これによりストレージノードコンタクトＳＣとビット線ＢＬとがショートを起こす可能性が低減される。
【００７４】
ビット線コンタクト１Ｂはその延在する方向がビット線ＢＬの延在する方向とワード線ＷＬの延在する方向とのおのおのに対して傾斜しており、かつビット線ＢＬの１つと部分的に重なるように配置されている。
【００７５】
なおプラグ層ＢＳおよびゲートコンタクトＣＧは、斜めに配置されるビット線コンタクト１Ｂの真下のものも含め、いずれもたとえば矩形状を有する場合、その縁部はビット線ＢＬおよびワード線ＷＬの延在する方向に沿うように形成されている。つまり、たとえばビット線コンタクト１Ｂは平面視においてビット線ＢＬおよびワード線ＷＬの延在する方向に対して斜め方向に細長く延びるが、その真下に接するプラグ層ＢＳは斜め方向に延びることなくビット線ＢＬおよびワード線ＷＬの延在する方向に沿うように形成されている。
【００７６】
次に傾斜するように配置されたビット線コンタクト１Ｂの寸法および傾斜角度について説明する。
【００７７】
図５においては（第１および第２のコンタクトパターンに相当する）グランドコンタクト１Ｇ，ストレージノードコンタクトＳＣおよびビット線コンタクト１Ｂはいずれも平面視において一の方向に細長く延びる矩形状を有している。しかしたとえばこれらのコンタクトパターン１Ｇ，ＳＣ，１Ｂは平面視において一の方向に長い寸法を有し、一の方向に交差する方向に上記長い寸法（長手寸法）よりも短い寸法（短手寸法）を有する、任意の平面形状とすることができ、たとえば楕円の平面形状であってもよい。
【００７８】
また図６に示すように、これらのコンタクトパターンＣＴ（グランドコンタクト１Ｇ，ストレージノードコンタクトＳＣおよびビット線コンタクト１Ｂ）は通常、いわゆるドライエッチングにより形成される孔部を導電材料で充填することにより形成される。このため、深さ方向に進むにつれ（下層側ほど）その平面視におけるサイズが小さくなる形状（言い換えれば深さ方向に向けてテーパを有する断面形状）を有している。なお図５の平面図においては、深さ方向に関して一定の深さ（たとえばプラグ層ＢＳの最上面と同じ深さ）の位置における平面形状およびサイズを示している。
【００７９】
ここではこれらのコンタクトパターン１Ｇ，ＳＣ，１Ｂの平面的な短手寸法と長手寸法との比率が（１）：（１．２３以上）であることが好ましい。たとえば、平面視におけるある方向の寸法（径）が１００ｎｍであるコンタクトパターンＣＴを寸法誤差±１０％として管理する場合、当該寸法（径）の最大値は１１０ｎｍとなり、最小値は９０ｎｍとなる。たとえば一方の寸法（径）が最大値の１１０ｎｍであり他方の寸法（径）が９０ｎｍである場合、短手寸法（径）に対する長手寸法（径）の比率が１１０／９０＝１．２２以上であればそのコンタクトパターンＣＴは細長い平面形状であると定義できる。
【００８０】
またビット線コンタクト１Ｂは、平面視において、ビット線ＢＬまたはワード線ＷＬの延在する方向に対して傾斜する角度が１０°以上８０°以下であることが好ましく、その中でも３０°以上６０°以下であることが特に好ましい。たとえば１０°以上傾斜することにより、ビット線コンタクト１Ｂの平面視における寸法誤差以上のショートマージンが存在する場合においてもショートを抑制することができる。一例として図５のビット線コンタクト１Ｂは、その長手寸法の方向が、ビット線ＢＬおよびワード線ＷＬのそれぞれの延在する方向に対して約４５°傾いている。なお上記のように図５の上下方向の中央部を左右方向に延びる直線に対して上側の領域と下側の領域とが線対称となっているため、図５の上半分のビット線コンタクト１Ｂは右側が上がるように延びており、図５の下半分のビット線コンタクト１Ｂは右側が下がるように延びている。
【００８１】
次に、図７の比較例を参照しながら、本実施の形態の作用効果について説明する。
図７を参照して、これは図５と同様の構成を有しているが、ビット線コンタクト１Ｂの構成において図５と異なっている。具体的には、ビット線コンタクト１Ｂが、グランドコンタクト１Ｇと同様に、その長手寸法がワード線ＷＬの延在する方向に沿うように形成されている。
【００８２】
なお、これ以外の本実施の形態の構成は、実施の形態１の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明は繰り返さない。
【００８３】
図７の比較例の場合、ＳＲＡＭの微細化が進み半導体装置の各構成要素間のマージンが縮小され続ければ、特に図７中に丸点線で示す部分のように、ビット線コンタクト１Ｂとこれに隣り合う（分離領域ＳＩにおけるゲートコンタクトＣＧ上の）ストレージノードコンタクトＳＣとが互いに接触し、これらの間にショートが発生する可能性がある。ビット線コンタクト１ＢとストレージノードコンタクトＳＣとは半導体基板ＳＵＢの同一層に形成されるため、両者の半導体基板ＳＵＢの主表面に対する高さがほぼ等しい。このため、両者が平面視において接近すれば比較的容易にショートを起こす可能性がある。
【００８４】
そこで一実施の形態においては、図４および図５に示すように、上記ビット線コンタクト１Ｂの延在方向がワード線ＷＬおよびビット線ＢＬの延在する方向に対して傾斜するように配置される。このようにすれば、ビット線コンタクト１Ｂとこれに隣り合うストレージノードコンタクトＳＣとの間に図６に示す絶縁膜（層間絶縁膜ＩＩ１，ＩＩ２）が介在することになる。したがって、たとえＳＲＡＭの微細化が進み半導体装置の各構成要素間のマージンが縮小されても、互いに同一層に形成されるビット線コンタクト１ＢとストレージノードコンタクトＳＣとが接触せず電気的に絶縁された状態を確保することができる。
【００８５】
ビット線コンタクト１Ｂは長手寸法を有する細長い平面形状により、確実にビット線ＢＬを横切り、ビット線ＢＬと平面的に重なる構成とすることができるため、ビット線ＢＬと電気的に接続可能な構成とすることができる。
【００８６】
ただしたとえば図中のグランドコンタクト１Ｇなど、図５を構成する複数のコンタクトパターンの中には、ビット線コンタクト１Ｂと同様に長手方向を傾斜させれば却って他のコンタクトパターンＣＴとショートする可能性が高まる可能性がある。そこで図５中のグランドコンタクト１Ｇは傾斜させることなくワード線ＷＬの延在する方向に細長くなるように形成されている。
【００８７】
またビット線コンタクト１Ｂはビット線ＢＬと平面的に重なることによりビット線ＢＬと電気的に接続されることが望ましく、グランドコンタクト１Ｇはグランド線ＧＮＤと平面的に重なることによりグランド線ＧＮＤと電気的に接続されることが望ましい。このためこれらを確実に平面的に重ねる目的で、グランドコンタクト１Ｇは図５の左右方向（すなわちグランド線ＧＮＤの延在する方向に交差する方向）に細長くなるよう形成されている。このようにすれば横方向の寸法が長くなるため、グランドコンタクト１Ｇの位置が多少ずれたとしても、より確実に縦方向に延びるグランド線ＧＮＤと重なる態様とすることができる。ビット線コンタクト１Ｂは傾斜方向に細長いが、細長い形状を有することにより、ビット線コンタクト１Ｂの位置が多少ずれたとしても、（少なくともたとえばビット線コンタクト１ＢがストレージノードコンタクトＳＣと同様にビット線ＢＬに平行に延在する場合に比べて）確実に縦方向に延びるビット線ＢＬと重なる態様とすることができる。
【００８８】
ビット線コンタクト１Ｂおよびグランドコンタクト１Ｇと逆に、ストレージノードコンタクトＳＣはビット線ＢＬなどと平面的に重ならないことが好ましい。ストレージノードコンタクトＳＣはクロスカップルを構成する一部分であり、ビット線ＢＬと電気的に接続されると機能を阻害する可能性がある。このためストレージノードコンタクトＳＣは互いに隣り合う１対のビット線ＢＬの間に配置することにより、ビット線ＢＬとの接触を抑制することができる。またストレージノードコンタクトＳＣは、ビット線ＢＬの延在する方向に細長くなるように形成することにより、ビット線ＢＬとの接触を抑制することができる。
【００８９】
このように複数の第１のコンタクトパターンは、平面視においてビット線ＢＬの延在する方向に細長いコンタクトパターンであるストレージノードコンタクトＳＣと、平面視においてワード線ＷＬの延在する方向に細長いコンタクトパターンであるグランドコンタクト１Ｇとの双方を含んでいる。つまり、当該半導体装置においては必要に応じて図の上下方向、左右方向、および傾斜方向と、異なる方向に細長いコンタクトパターンが混在している。このようにすれば、パターン上の要請にかかわらずすべてのコンタクトパターンを同様に傾斜させたり同方向に延在させた場合に比べて、より確実にコンタクトパターン間のショートを抑制することができる。また必要に応じて、ビット線ＢＬなどと電気的に接続されるべき（平面的に重なるべき）コンタクトパターンＣＴと接続されるべきでない（平面的に重なるべきでない）コンタクトパターンＣＴとを区別して、ＳＲＡＭの要求される機能を発揮させることができる。
【００９０】
なお上記のように、特にアクセストランジスタのソース／ドレイン領域の一方（図２においてはドレイン領域Ｄ）とビット線ＢＬとを接続する（第３のコンタクトパターンとしての）ビット線コンタクト１Ｂが、ビット線ＢＬおよびワード線ＷＬの延在方向に対して傾斜方向に細長くなるよう形成されることが好ましい。これは上記ビット線コンタクト１Ｂは、特にこれに隣り合う（活性領域上でないゲート電極上の）ストレージノードコンタクトＳＣとの距離が短く、両者の間でショートを来しやすいためである。上記のように傾斜させ、ビット線コンタクト１ＢとストレージノードコンタクトＳＣとの距離を広くすることにより、ショートの発生を抑制できる。
【００９１】
なお以上においてはＳＲＡＭ、特にＡｄｖａｎｃｅｄ  ＳＲＡＭに一実施の形態を適用した場合について説明したが、これに限らず、たとえばＤＲＡＭに一実施の形態を適用することも可能である。
【００９２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００９３】
１Ｂ  ビット線コンタクト、１Ｇ  グランドコンタクト、２Ｇ  下層配線、ＡＣＲ  活性領域、ＢＬ，ＺＢＬ  ビット線、ＢＳ  プラグ層、Ｃ１，Ｃ２  キャパシタ、ＣＧ  ゲートコンタクト、ＣＴ  コンタクトパターン、ＤＶ  半導体装置、ＧＮＤ  グランド線、ＩＩ１，ＩＩ２  層間絶縁膜、ＩＬ  絶縁層、ＬＦ  ライナー膜、ＰＤ  パッド領域、ＰＷＬ  ｐ型ウェル領域、ＳＣ  ストレージノードコンタクト、ＳＩ  絶縁層、ＳＵＢ  半導体基板、Ｔ１，Ｔ２  ドライバトランジスタ、Ｔ３，Ｔ４  負荷トランジスタ、Ｔ５，Ｔ６  アクセストランジスタ、ＷＬ  ワード線。
【図１】
2015060862.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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