(57)【要約】      （修正有）【課題】メタル層、バリアメタル層、および、ポリシリコン層の積層構造を有したゲートの配線抵抗を低減する半導体装置を提供する。【解決手段】半導体装置は、ゲート配線１０１と、第１のコンタクトプラグと、第１の上層配線と、第２の上層配線５と、第２のコンタクトプラグ１００ｂと、第３のコンタクトプラグ１１と、を備えている。ゲート配線１０１は、多結晶シリコン膜１とバリア導電膜１０２と金属膜１０１の積層膜を有する。第２の上層配線５は、素子分離領域上に配置される。第２のコンタクトプラグ１００ｂは、金属膜１０１と多結晶シリコン膜１とを接続する。第３のコンタクトプラグ１１は、第２の上層配線５と金属膜１０１とを接続する。第２のコンタクトプラグ１００ｂは多結晶シリコン膜１と接するバリアメタルを有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
チャネル領域上から素子分離領域内に延びる、下層側から多結晶シリコン膜とバリア導電膜と金属膜との順で積層された積層膜を有するゲート配線と、
前記チャネル領域に隣接したソース或いはドレインに接続された第１のコンタクトプラグと、
前記ソース或いはドレイン上に配置され、前記第１のコンタクトプラグに接続された第１の上層配線と、
前記素子分離領域上に配置された第２の上層配線と、
前記第２の上層配線から離隔して配置され、前記チャネル領域上で、前記金属膜と前記多結晶シリコン膜とを接続する第２のコンタクトプラグと、
前記素子分離領域内で、前記多結晶シリコン膜から離隔して形成され、前記第２の上層配線と前記金属膜とを接続する第３のコンタクトプラグと、
を備え、
前記第２のコンタクトプラグは前記多結晶シリコン膜と接するバリアメタルを有し、前記ゲート配線における前記バリア導電膜は、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）、およびタンタル（Ｔａ）の少なくともいずれかからなり、前記第２のコンタクトプラグにおける前記バリアメタルはチタン（Ｔｉ）および窒化チタン（ＴｉＮ）の少なくともいずれかからなることを特徴とする半導体装置。
【請求項２】
チャネル領域上に、下層側から多結晶シリコン膜とバリア導電膜と金属膜との順で積層された積層膜を有するゲート配線と、
前記チャネル領域に隣接したソース或いはドレインに接続された第１のコンタクトプラグと、
前記ソース或いはドレイン上に配置され、前記第１のコンタクトプラグに接続された第１の上層配線と、
前記チャネル領域上で、前記金属膜と前記多結晶シリコン膜とを接続する、チャネル長方向よりもチャネル幅方向に長く、かつ、前記第１のコンタクトプラグよりもチャネル幅方向に長くなる寸法に形成された第２のコンタクトプラグと、
を備え、
前記第２のコンタクトプラグは前記多結晶シリコン膜と接するバリアメタルを有し、前記ゲート配線における前記バリア導電膜は、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）、およびタンタル（Ｔａ）の少なくともいずれかからなり、前記第２のコンタクトプラグにおける前記バリアメタルはチタン（Ｔｉ）および窒化チタン（ＴｉＮ）の少なくともいずれかからなることを特徴とする半導体装置。
【請求項３】
前記第２のコンタクトプラグの上面は、前記第１の上層配線の上面と略同じ高さ位置に形成されることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記ゲート配線は、チャネル領域上から素子分離領域内に延び、
前記素子分離領域内で、前記多結晶シリコン膜から離隔して形成され、第２の上層配線と前記金属膜とを接続する第３のコンタクトプラグをさらに備えたことを特徴とする請求項２記載の半導体装置。
【請求項５】
前記第１の上層配線と、前記第１のコンタクトプラグと、前記第２のコンタクトプラグと、は、同じ材料で形成されたことを特徴とする請求項１〜４いずれか記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭのメモリセルは通常、半導体基板に電荷蓄積層と制御ゲートを積層したＭＩＳＦＥＴ構造を有する。このメモリセルは、電荷蓄積層に電荷を注入した状態と、その電荷を放出した状態とのしきい値の差によりデータを不揮発に記憶する。電荷の注入、放出は、電荷蓄積層と基板チャネルとの間のトンネル絶縁膜を介してトンネル電流によって行われる。ＥＥＰＲＯＭのなかで、複数のメモリセルを直列接続してＮＡＮＤセルユニットを構成する、いわゆるＮＡＮＤ型ＥＥＰＲＯＭは、ＮＯＲ型ＥＥＰＲＯＭと比べて選択トランジスタ数が少なくて済むことから、高密度化が可能である。また、ＮＯＲ型フラッシュメモリにおいても、消去時に短チャネル効果の影響を受けにくくするために、電荷蓄積層と基板チャネルとの間のトンネル絶縁膜を介してトンネル電流を流すことによりデータを消去する。これらは、例えば、単位時間に消去されるメモリセル数を増やすために、複数のメモリセルで同時に消去を行う。
【０００３】
メモリ装置では、例えば、複数の上述したＮＡＮＤセルユニットから同時に読み出したデータを、時系列的に並べなおして高速に入出力を行う回路が設けられる。例えば２００Ｍｂｐｓ（Ｍｂｐｓ：Ｍｅｇａ  ｂｉｔ  ｐｅｒ  ｓｅｃｏｎｄ）から４００Ｍｂｐｓなどの高速入出力用のＭＯＳトランジスタが望まれる。
【０００４】
ところで、従来、ＭＯＳトランジスタとして、ゲートの配線抵抗を低減するため、上層側から、例えばタングステン（Ｗ）からなるメタル層、窒化タングステン（ＷＮ）からなるバリアメタル層、および、ポリシリコン層の積層構造からなるゲートを有するＭＯＳトランジスタが知られている。
【０００５】
しかしながら、かかる積層構造のゲートを形成する場合、ＷＮといったバリアメタル層とポリシリコン層との積層構造の間での抵抗が大きく、高速動作が困難になるといった問題があった。かかる問題は、ＮＡＮＤ回路、ＮＯＲ回路等論理回路一般に生じる問題である。例えば、インバータ回路や、高速のインターフェース回路で用いられる同期動作回路で、複数の論理回路を直列接続して用いる回路等でも生じる問題となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−１２７１５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の実施形態は、上述した問題点を克服し、メタル層、バリアメタル層、および、ポリシリコン層の積層構造からなるゲートを有するトランジスタにおけるゲートの配線抵抗を低減することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
実施形態の半導体装置は、ゲート配線と、第１のコンタクトプラグと、第１の上層配線と、第２の上層配線と、第２のコンタクトプラグと、第３のコンタクトプラグと、を備えている。ゲート配線は、チャネル領域上から素子分離領域内に延びる、下層側から多結晶シリコン膜とバリア導電膜と金属膜との順で積層された積層膜を有する。第１のコンタクトプラグは、前記チャネル領域に隣接したソース或いはドレインに接続される。第１の上層配線は、前記ソース或いはドレイン上に配置され、前記第１のコンタクトプラグに接続される。第２の上層配線は、前記素子分離領域上に配置される。第２のコンタクトプラグは、前記第２の上層配線から離隔して配置され、前記チャネル領域上で、前記金属膜と前記多結晶シリコン膜とを接続する。第３のコンタクトプラグは、前記素子分離領域内で、前記多結晶シリコン膜から離隔して形成され、前記第２の上層配線と前記金属膜とを接続する。前記第２のコンタクトプラグは前記多結晶シリコン膜と接するバリアメタルを有し、前記ゲート配線における前記バリア導電膜は、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）、およびタンタル（Ｔａ）の少なくともいずれかからなり、前記第２のコンタクトプラグにおける前記バリアメタルはチタン（Ｔｉ）および窒化チタン（ＴｉＮ）の少なくともいずれかからなる。
【０００９】
また、他の実施形態の半導体装置は、ゲート配線と、第１のコンタクトプラグと、第１の上層配線と、第２のコンタクトプラグと、を備える。ゲート配線は、チャネル領域上に、下層側から多結晶シリコン膜とバリア導電膜と金属膜との順で積層された積層膜を有する。第１のコンタクトプラグは、前記チャネル領域に隣接したソース或いはドレインに接続される。第１の上層配線は、前記ソース或いはドレイン上に配置され、前記第１のコンタクトプラグに接続される。第２のコンタクトプラグは、前記チャネル領域上で、前記金属膜と前記多結晶シリコン膜とを接続する、チャネル長方向よりもチャネル幅方向に長く、かつ、前記第１のコンタクトプラグよりもチャネル幅方向に長くなる寸法に形成される。前記第２のコンタクトプラグは前記多結晶シリコン膜と接するバリアメタルを有し、前記ゲート配線における前記バリア導電膜は、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）、およびタンタル（Ｔａ）の少なくともいずれかからなり、前記第２のコンタクトプラグにおける前記バリアメタルはチタン（Ｔｉ）および窒化チタン（ＴｉＮ）の少なくともいずれかからなる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態における半導体装置の構成を示す上面図である。
【図２】図１に示す第１の実施形態における半導体装置のＤＤ’断面を示す断面図である。
【図３】図１に示す第１の実施形態における半導体装置のＢＢ’断面を示す断面図である。
【図４】図１に示す第１の実施形態における半導体装置のＡＡ’断面を示す断面図である。
【図５】図１に示す第１の実施形態における半導体装置のＣＣ’断面を示す断面図である。
【図６】第１の実施形態における、上層側から、金属膜、バリアメタル膜、および、ポリシリコン膜の順の積層構造を有したゲートの配線抵抗の一例を示すグラフである。
【図７】第１の実施形態を適用可能なインバータチェーンによる発振回路とインバータ一段の回路の一例を示す図である。
【図８】第２の実施形態における半導体装置の構成を示す上面図である。
【図９】図８に示す第２の実施形態における半導体装置のＢＢ’断面を示す断面図である。
【図１０】図８に示す第２の実施形態における半導体装置のＣＣ’断面を示す断面図である。
【図１１】第３の実施形態における半導体装置の構成を示す上面図である。
【図１２】図１１に示す第３の実施形態における半導体装置のＢＢ’断面を示す断面図である。
【図１３】図１１に示す第３の実施形態における半導体装置のＣＣ’断面を示す断面図である。
【発明を実施するための形態】
【００１１】
（第１の実施形態）
以下、第１の実施形態は、ゲート配線上に配置されるコンタクトプラグが円形、或いは正方形に近い矩形の場合について説明する。
【００１２】
また、第１の実施形態は、半導体装置の一例として、不揮発性のＮＡＮＤ型フラッシュメモリ装置におけるＮＡＮＤセルユニットからのデータを高速演算処理するＭＯＳトランジスタについて説明する。なお、以下に説明するＭＯＳトランジスタについては、ＮＡＮＤ回路、ＮＯＲ回路等他の論理回路についても有効である。例えば、インバータ回路や、高速のインターフェース回路で用いられる同期動作回路で、複数の論理回路を直列接続して用いる回路等についても有効である。第１の実施形態について、以下、図面を用いて説明する。
【００１３】
図１は、第１の実施形態における半導体装置の構成を示す上面図である。図２は、図１に示す第１の実施形態における半導体装置のＤＤ’断面を示す断面図である。図３は、図１に示す第１の実施形態における半導体装置のＢＢ’断面を示す断面図である。図４は、図１に示す第１の実施形態における半導体装置のＡＡ’断面を示す断面図である。図５は、図１に示す第１の実施形態における半導体装置のＣＣ’断面を示す断面図である。なお、図２では、第１の実施形態の特徴を理解しやすくするために、断面位置を素子分離領域中で変更して示している。
【００１４】
まず、素子領域の断面構成について説明する。図２、図３、及び図５に示すように、半導体基板１１上にゲート絶縁膜１６が配置される。半導体基板１１として、ｐ型或いはｎ型のシリコン（Ｓｉ）基板を用いることができる。ここでは、例えば、ｐ型のＳｉ基板を用いる。ｐ型半導体基板の不純物濃度としては、ｐ型不純物、例えば、ボロン（Ｂ）が、表面から１μｍの深さまでの領域においてピーク濃度が例えば１×１０１５ｃｍ−３以上１×１０１８ｃｍ−３以下の範囲になるように添加されていると好適である。これにより、トランジスタのしきい値を例えば０Ｖ以上２Ｖ以下に設定することができる。
【００１５】
ゲート絶縁膜１６として、例えば、２ｎｍから１０ｎｍの範囲の膜厚のシリコン酸化膜、或いは、シリコンオキシナイトライド膜を用いると好適である。
【００１６】
ゲート絶縁膜１６上には、例えば、化学気相成長（ＣＶＤ）法を用いて、導電膜１７が、例えば、膜厚１０ｎｍから５００ｎｍで形成される。導電膜１７は、例えば、同時形成される図示しないＮＡＮＤメモリセルの浮遊ゲート（ＦＧ）と同一の材質の膜が形成される。導電膜１７としては、例えば、ポリシリコン膜（多結晶シリコン膜）を用いると好適である。また、図示しないＮＡＮＤメモリセルの浮遊ゲートと導電膜１７の膜厚は、０ｎｍから１０ｎｍの差の範囲で形成されると良い。図示しないＮＡＮＤメモリセルの浮遊ゲートと導電膜１７が同一の材質で有るポリシリコンにより形成されることにより、後述する素子分離加工とゲート電極加工をメモリセル領域の加工と同じプロセス内容で同時に加工することが可能となり、工程増を防ぐことが出来る。導電膜１７の材料として、例えば、リン（Ｐ）若しくは砒素（Ａｓ）が濃度１０１８ｃｍ−３から１０２１ｃｍ−３の範囲で添加された導電性ポリシリコン膜、又は、ボロン（Ｂ）が濃度１０１８ｃｍ−３から１０２１ｃｍ−３の範囲で添加された導電性ポリシリコン膜を用いると好適である。
【００１７】
ここまでの製造方法として、半導体基板１１表面からのイオン注入によって、半導体基板１１中にまず図示しないＮＡＮＤメモリセルのウェルとなるｎ型ウェルを形成する。その後、ｎ型ウェルにイオン注入によってｐ型ウェルを形成する。その後、半導体基板１１全面にゲート絶縁膜１６及び導電膜１７を順次堆積させる。その後、チャネル幅方向にゲート幅のゲート絶縁膜１６及び導電膜１７を残して半導体基板１１の途中まで開口部（トレンチ）が形成されるようにパターニングする。そして、開口部を完全に埋め込むように素子分離絶縁膜１３を堆積させる。その後、開口部からはみ出した余分な素子分離絶縁膜１３を化学機械研磨（ＣＭＰ）法で研磨除去することで図２、図３、及び図４に示すようにチャネル幅方向の素子分離が完成する。これにより、導電膜１７と図示しないＮＡＮＤメモリセルの浮遊ゲート電極とを、高さ段差を小さく制御した平面に形成できる。かかる段階で、導電膜１７を高さ段差を小さく制御した平面に加工することで、後述するゲート構造の積層膜を形成した際に、積層膜の高さ段差を小さくできる。それにより、ゲート構造の積層膜高さが高い箇所と低い箇所でエッチングが終了する時間のずれを小さくできる。言い換えれば、エッチング時間を揃えることが出来る。一方、積層膜の高さ段差が大きい場合、ゲート高さが高い部分に合わせてエッチングを行うと、ゲート高さが低い部分ではゲートエッチングが過剰に行われるので、オーバーエッチングされてしまう。また、ゲート高さが低い部分に合わせてエッチングが終わるようにするとゲート高さが高い部分ではエッチング残りが生じる。よって、第１の実施形態のように、ゲート加工時の高さ段差を小さくすることにより、ゲートエッチング残りを小さくできる。また、オーバーエッチングによる所謂”基板やられ”を小さくできる。
さらに、素子分離絶縁膜１３についても、導電膜１７の上面との高さ段差を小さく制御した平面形状に形成できる。これにより、素子分離絶縁膜１３でゲート絶縁膜１６の側面を覆うことができ、ゲートエッチングの際に素子分離絶縁膜１３の高さが下がってゲート絶縁膜１６の側面が露出してしまい、ゲート絶縁膜１６の信頼性が劣化する問題や、トランジスタの閾値が低下する問題を回避することができる。素子分離絶縁膜１３として、例えば、シリコン酸化膜、より具体的には、ＨＤＰ（Ｈｉｇｈ−Ｄｅｐｏｓｉｔｉｏｎ−ｒａｔｅ  Ｐｌａｓｍａ）シリコン酸化膜、ＴＥＯＳからなるシリコン酸化膜、およびＰＳＺ（ポリシラザン）から形成したシリコン酸化膜のいずれか、或いはこれらを組み合わせて形成したシリコン酸化膜を用いると好適である。
【００１８】
導電膜１７上及び図示しないＮＡＮＤメモリセルのＦＧ上には、ブロック絶縁膜１２（インターポリ絶縁膜）が形成される。ブロック絶縁膜１２の材料として、例えば、厚さ５ｎｍから３０ｎｍのシリコン酸化膜、シリコンオキシナイトライド膜、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜、Ａｌ２Ｏ３、ＨｆＳｉｘ、ＡｌＳｉｘ、ＨｆＡｌＯｘ、ＨｆＯｘ、或いはＴｉＯｘによる単層膜、または、Ａｌ２Ｏ３、ＨｆＳｉｘ、ＡｌＳｉｘ、ＨｆＡｌＯｘ、ＨｆＯｘ、或いはＴｉＯｘによる膜と、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜との積層膜を用いると好適である。また、第１の実施形態で示す周辺回路となるトランジスタでは、図２、図３、及び図５に示すように、導電膜１７上のブロック絶縁膜１２が開口している。
【００１９】
ブロック絶縁膜１２上には、例えば、化学気相成長（ＣＶＤ）法を用いて、ゲート配線の材料の１つとなる、導電性のポリシリコン膜１（多結晶シリコン膜）が例えば膜厚５ｎｍから１００ｎｍの範囲で形成される。ポリシリコン膜１として、例えば、Ｐ、Ａｓ、又はＢが１×１０１７〜５×１０２１ｃｍ−３の濃度の範囲で添加された導電性ポリシリコン膜を用いると好適である。
【００２０】
ポリシリコン膜１上には、例えば、スパッタ法を用いて、バリアメタル膜１０２（バリア導電膜）が例えば膜厚１ｎｍから１０ｎｍの範囲で形成される。バリアメタル膜１０２の材料として、例えば、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）、および、タンタル（Ｔａ）のうちの少なくとも１つを用いると好適である。
【００２１】
バリアメタル膜１０２上には、例えば、スパッタ法を用いて、ゲート配線の材料の他の１つとなる、金属膜１０１が、例えば、５ｎｍから１００ｎｍの範囲の膜厚で形成される。金属膜１０１の材料として、例えば、タングステン（Ｗ）を用いると好適である。タングステン（Ｗ）の他に銅（Ｃｕ）を用いても好適である。バリアメタル膜１０２が金属膜１０１と導電性ポリシリコン膜１との間に形成されることで、金属膜１０１と導電性ポリシリコン膜１が直接接触することを防止できる。その結果、金属膜１０１と導電性ポリシリコン膜１が直接接触することによって反応生成物ができ、体積縮小または膨張して欠陥が増えるといった現象を防ぐことができる。さらに、バリアメタル膜１０２を間に挟むことにより、金属膜１０１の結晶配向性を揃え低抵抗の金属膜１０１を形成できる。
【００２２】
かかる下層側からポリシリコン膜１、バリアメタル膜１０２、及び金属膜１０１の順で積層された積層膜を形成した後、パターニングして、エッチング法によりチャネル長（ゲート長）方向に所定の間隔で半導体基板１１が露出するまで開口部（トレンチ）を形成する。第１の実施形態では、図１に示すように、２個のトランジスタが、ゲート配線（ゲート電極）を共有するようにパターニングされる場合を示している。但し、これに限るものではなく、それぞれ１個のトランジスタに適用しても、または、さらに複数のトランジスタに適用しても勿論構わない。
【００２３】
ゲート配線は、図１に示すように、２個のトランジスタのうちの１つのトランジスタの素子領域内のチャネル領域上からチャネル幅方向に向かって素子分離領域内に延びる。そして、素子分離領域内で折り返して、２個のトランジスタのうちの他のトランジスタの素子領域内のチャネル領域上に延びる。このように、第１の実施形態では、図１に示すように、２個のトランジスタのゲート配線が、素子分離領域で繋がる例を示している。
【００２４】
露出した半導体基板１１表面には、ソース電極、およびドレイン電極となるｎ型拡散層９が形成される。拡散層９には、例えば、リン、砒素、又はアンチモンを、表面濃度が例えば１０１８ｃｍ−３から１０２２ｃｍ−３となるようにイオン注入し、その接合深さは、例えば４０ｎｍから５００ｎｍで形成されると好適である。第１の実施形態では、トランジスタとして、ゲート配線（ゲート電極）を共有した２個のトランジスタが、図５に示すように、ソースまたはドレイン電極を共有して接続されている例を示している。但し、これに限るものではなく、ソース及びドレイン電極をそれぞれトランジスタ素子毎に個別に形成してもよい。或いは、３個以上の複数のトランジスタが、ソースまたはドレイン電極を共有して順に接続されても構わない。
【００２５】
そして、開口部（トレンチ）内およびゲート配線上に、例えばＣＶＤ法を用いて、層間絶縁膜２７を形成する。例えば、ゲート配線上に１００ｎｍ〜１μｍの膜厚で層間絶縁膜２７を形成する。層間絶縁膜２７を堆積後、ＣＭＰ法で研磨することで表面全面を平坦化すると好適である。層間絶縁膜２７の材料として、例えば、シリコン酸化膜、シリコン窒化膜、または、ＢＰＳＧ、ＢＳＧ、或いはＰＳＧなどのシリケートガラス膜、ＨＳＱ膜、ＭＳＱ膜、或いは有機系低誘電率膜を用いると好適である。
【００２６】
なお、金属膜１０１にＣｕを用いる場合には、Ｃｕが半導体基板１１側に拡散してリーク電流や欠陥の増大を招くことを防止するため、トランジスタのソース及びドレイン電極を形成するための、例えば８００℃以上の熱工程の後にＣｕを成膜することになる。そこで、ポリシリコン膜１を形成した後、パターニングして、エッチング法によりチャネル長方向に所定の間隔で半導体基板１１が露出するまで開口部（トレンチ）を形成する。そして、拡散層９を形成後、開口部及びポリシリコン膜１上に絶縁膜を形成する。その後、ダマシン法を用いて、ゲート線に合わせてパターニングされたＣｕ金属膜１０１を形成すればよい。その際、Ｃｕ拡散防止のために、Ｃｕ膜の底面および側壁にはバリアメタル膜１０２を形成すればよい。そして、例えば、ＳｉＮ等の拡散防止膜をＣｕ膜上に形成したのち、さらに、絶縁膜を堆積して、所定の膜厚の層間絶縁膜２７を形成すればよい。
【００２７】
以上により、図示しないメモリセルトランジスタと、ほぼ同一構造の第１の実施形態における周辺回路用トランジスタが形成できる。異なるところは、制御ゲートに含まれるポリシリコン膜１と導電膜１７とを、ブロック絶縁膜１２に形成した開口部を介して接続したことにある。これにより、ポリシリコン膜１と導電膜１７とを一体としてゲート構造の積層膜の１つの層として使用できる。
【００２８】
第１の実施形態では、さらに、コンタクトプラグ（或いはコンタクト電極）、および上層配線を形成する。まず、チャネル領域に隣接したソース或いはドレインになる拡散層９上にコンタクトプラグ１０（第１のコンタクトプラグ）が接続される。コンタクトプラグ１０は、円形或いは正方形に近い矩形に形成され、素子領域内において層間絶縁膜２７中に配置される。図１及び図４に示すように、各拡散層９には、例えば、チャネル幅方向と平行な方向に並ぶ２本ずつのコンタクトプラグ１０の一端側が接続される。図１、図４及び図５の例では、拡散層９ａに、２本のコンタクトプラグ１０ａが接続される。拡散層９ｂに、２本のコンタクトプラグ１０ｂが接続される。拡散層９ｃに、２本のコンタクトプラグ１０ｃが接続される。
【００２９】
２本ずつのコンタクトプラグ１０の他端側は、ソース或いはドレインになる拡散層９上に配置された、チャネル幅方向と平行な方向に延びる上層配線１５（第１の上層配線）に接続される。上層配線１５は、拡散層９毎に形成される。また、上層配線１５は、層間絶縁膜２７中に埋め込まれるように配置される。上層配線１５の表面が層間絶縁膜２７の表面と同じ高さ位置になるように配置される。図１、図４及び図５の例では、２本のコンタクトプラグ１０ａは上層配線１５ａに接続される。２本のコンタクトプラグ１０ｂは上層配線１５ｂに接続される。２本のコンタクトプラグ１０ｃは上層配線１５ｃに接続される。
【００３０】
また、素子分離領域内において、金属膜１０１上にコンタクトプラグ１１（第３のコンタクトプラグ）が形成される。コンタクトプラグ１１は、円形或いは正方形に近い矩形に形成され、素子分離領域内において層間絶縁膜２７中に配置される。コンタクトプラグ１１の一端は、素子分離領域内で、ポリシリコン膜１（多結晶シリコン膜）まで達することなく、金属膜１０１と直接接続する。
【００３１】
コンタクトプラグ１１の他端は、素子分離領域内に配置された、チャネル幅方向と平行な方向に延びる上層配線５（第２の上層配線）に接続される。コンタクトプラグ１１は、素子分離領域内で、上層配線５と金属膜１０１とを接続する。上層配線５は、層間絶縁膜２７中に埋め込まれるように配置される。上層配線５の表面が層間絶縁膜２７の表面と同じ高さ位置になるように配置される。図１の例では、上層配線５は、素子分離領域内において、２個のトランジスタの間の拡散層上に配置された上層配線１５ｂの延長線上に配置される。
【００３２】
以上により、上層配線５とコンタクトプラグ１１を介して、２個のトランジスタのゲート配線に電圧が印加され得ることになる。また、上層配線１５と対応するコンタクトプラグ１０の組を介して、該当する拡散層９に電圧が印加され得ることになる。
【００３３】
ここで、第１の実施形態では、さらに、上層配線５と接続することなく、素子領域内のチャネル領域上で、金属膜１０１とポリシリコン膜１（多結晶シリコン膜）とを接続するコンタクトプラグ１００（第２のコンタクトプラグ）を配置する。コンタクトプラグ１００は、円形或いは正方形に近い矩形に形成され、素子領域内において層間絶縁膜２７中に配置される。図１、図２、図３及び図５に示すように、ゲート配線を構成する下層側からポリシリコン膜１、バリアメタル膜１０２、及び金属膜１０１の順で積層された積層膜には、例えば、チャネル幅方向と平行な方向に並ぶ４本ずつのコンタクトプラグ１００の一端側が接続される。図１、図２、図３及び図５の例では、２個のトランジスタの一方のゲート配線を構成する積層膜に、４本のコンタクトプラグ１００ａが接続される。２個のトランジスタの他方のゲート配線を構成する積層膜に、４本のコンタクトプラグ１００ｂが接続される。
【００３４】
また、図２、図３及び図５に示すように、コンタクトプラグ１００の表面が層間絶縁膜２７の表面と同じ高さ位置になるように配置される。よって、コンタクトプラグ１００（第２のコンタクトプラグ）の上面は、上層配線１５（第１の上層配線）の上面と略同じ高さ位置に形成される。同様に、コンタクトプラグ１００（第２のコンタクトプラグ）の上面は、上層配線５（第２の上層配線）の上面と略同じ高さ位置に形成される。
【００３５】
以上のように、第１の実施形態では、素子分離領域内でゲート配線と接続するコンタクトプラグ１１を上層配線５に接続すると共に、素子領域内のチャネル領域上ではコンタクトプラグ１００を上層配線５から離隔して配置し、上層配線５に接続させない構成にする。かかる構成により、素子領域内のチャネル領域上で、コンタクトプラグ１００を上層配線に接続させる場合に比べて、コンタクトプラグ１００の直上に上層配線５を引き回す必要がない分素子領域における配線パターン間のチャネル長方向の間隔を広げることができる。よって、ゲートとソース或いはドレインとの間での絶縁耐圧をより高く維持することができる。その結果、より信頼性の高い半導体素子（トランジスタ）を実現できる。
【００３６】
また、第１の実施形態では、ポリシリコン膜１まで達するコンタクトプラグ１００を素子領域内のチャネル領域上に形成した構成にする。素子領域内では、ポリシリコン膜１の下層側にポリシリコンの導電膜１７が配置されているためポリシリコン膜自体の膜厚が厚い。よって、コンタクトプラグ１００を形成する際に、突き抜けや加工時のエッチング等によるダメージを防止し易い。一方、素子分離領域内では、ポリシリコン膜１の下層側にポリシリコンの導電膜１７が配置されていないためポリシリコン膜自体の膜厚が相対的に薄い。よって、素子分離領域内にポリシリコン膜１まで達するコンタクトプラグ１１を形成する場合、突き抜けや加工時のダメージの恐れがある。このように、第１の実施形態では、素子分離領域内のコンタクトプラグ１１についてはポリシリコン膜１とは離隔して形成する一方、ポリシリコン膜１まで達するコンタクトプラグ１００を素子領域内のチャネル領域上に形成することにより、素子分離領域内に形成する場合に比べて、突き抜けや加工時のダメージを防止できる。
【００３７】
コンタクトプラグ１０，１１，１００、および上層配線５，１５の形成方法は以下のように実施される。コンタクトプラグ１０用のコンタクトホールとして、２０ｎｍ以上２００ｎｍ以下の直径を有する穴が、素子領域内の各拡散層９上の位置において層間絶縁膜２７上面からそれぞれ各拡散層９まで貫通するように層間絶縁膜２７に形成される。さらに、拡散層９毎に、コンタクトプラグ１０用のコンタクトホール上の位置において層間絶縁膜２７上面から層間絶縁膜２７の途中まで上層配線１５用の溝（トレンチ）を形成する。上層配線１５用の溝は、例えば、５０ｎｍ以上５００ｎｍ以下の幅で形成されると好適である。
【００３８】
そして、コンタクトプラグ１１用のコンタクトホールとして、２０ｎｍ以上２００ｎｍ以下の直径を有する穴が、素子分離領域内の金属膜１０１上の位置において層間絶縁膜２７上面から金属膜１０１まで貫通するように層間絶縁膜２７に形成される。さらに、素子分離領域内のコンタクトプラグ１１用のコンタクトホール上の位置において層間絶縁膜２７上面から層間絶縁膜２７の途中まで上層配線５用の溝（トレンチ）を形成する。上層配線５用の溝は、例えば、５０ｎｍ以上５００ｎｍ以下の幅で形成されると好適である。
【００３９】
さらに、コンタクトプラグ１００用のコンタクトホールとして、２０ｎｍ以上２００ｎｍ以下の直径を有する穴が、素子領域内の金属膜１０１上の位置において層間絶縁膜２７上面からポリシリコン膜１まで貫通するように層間絶縁膜２７に形成される。
【００４０】
上述した例では、コンタクトホールを形成した後に上層配線用の溝（トレンチ）を形成する場合を示しているが、上層配線用の溝（トレンチ）を形成した後にコンタクトホールを形成してもよい。また、コンタクトプラグ１０用のコンタクトホールとコンタクトプラグ１１用のコンタクトホールとコンタクトプラグ１００用のコンタクトホールは、別々に形成してもよいし、同時に形成してもよい。
【００４１】
ここで、ポリシリコン膜１とポリシリコンの導電膜１７を積層した構造では、結晶界面が存在し、ポリシリコン膜１と導電膜１７の結晶界面を分断できる。これにより、コンタクトプラグ１００用のコンタクトホールを形成した後にシリコン酸化膜を取り除く処理、例えばフッ酸処理等が、結晶粒界を通じてゲート絶縁膜１６に達することを防止できる。このため、コンタクトプラグ１００用のコンタクトホールの深さとしては、導電膜１７には達せず、ポリシリコン膜１中で止まるように形成することが望ましい。
【００４２】
そして、コンタクトプラグ１０用のコンタクトホール、コンタクトプラグ１１用のコンタクトホール、及びコンタクトプラグ１００用のコンタクトホールの底面および側壁、並びに、上層配線５用の溝、及び上層配線１５用の溝の底面および側壁に、例えば、スパッタ法により配線材料の一部となるバリアメタルの材料として、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）のうち少なくとも１つを用いると好適である。図示しないバリアメタルが例えば１ｎｍから２０ｎｍの膜厚で形成される。次に、図示しないバリアメタルで覆われたコンタクトプラグ１０用のコンタクトホール、コンタクトプラグ１１用のコンタクトホール、及びコンタクトプラグ１００用のコンタクトホール、並びに、上層配線５用の溝、及び上層配線１５用の溝を、ゲート配線の金属膜１０１と同様の材料となるＷ、または、Ｃｕで埋め込む。金属膜１０１がＷの場合には、コンタクトプラグ１０用のコンタクトホール、コンタクトプラグ１１用のコンタクトホール、及びコンタクトプラグ１００用のコンタクトホール、並びに、上層配線５用の溝、及び上層配線１５用の溝をＷで埋め込む。金属膜１０１がＣｕの場合には、コンタクトプラグ１０用のコンタクトホール、コンタクトプラグ１１用のコンタクトホール、及びコンタクトプラグ１００用のコンタクトホール、並びに、上層配線５用の溝、及び上層配線１５用の溝をＣｕで埋め込む。
【００４３】
Ｗを埋め込む場合には、例えば、スパッタ法により埋め込めばよい。Ｃｕを埋め込む場合には、まず、コンタクトプラグ１０用のコンタクトホール、コンタクトプラグ１１用のコンタクトホール、及びコンタクトプラグ１００用のコンタクトホールの底面および側壁、並びに、上層配線５用の溝、及び上層配線１５用の溝の底面および側壁に、例えば、スパッタ法によりＣｕ薄膜をシード膜として１ｎｍから２０ｎｍの膜厚で形成される。続いて、電解めっき法により、シード膜をカソードとして、コンタクトプラグ１０用のコンタクトホール、コンタクトプラグ１１用のコンタクトホール、及びコンタクトプラグ１００用のコンタクトホール、並びに、上層配線５用の溝、及び上層配線１５用の溝を、Ｃｕで埋め込めばよい。埋め込んだ後、コンタクトプラグ１００用のコンタクトホール、上層配線５用の溝、及び上層配線１５用の溝からはみ出した余分なＷ、または、Ｃｕ、並びにバリアメタルをＣＭＰ法により研磨除去すればよい。これにより、配線層１５とコンタクトプラグ１００の上面高さが揃うことになり、さらに上部の配線層を作成する際に段差の小さい下地を用いることができる。よって、コンタクトの抵抗や配線の抵抗などを下げることができる。
【００４４】
以上のように、第１の実施形態では、上層配線５と、上層配線１５と、コンタクトプラグ１０と、コンタクトプラグ１１と、コンタクトプラグ１００とは、同じ材料で形成されると好適である。
【００４５】
上述した例では、各コンタクトホールと各上層配線用の溝とを同時に埋め込む場合について説明したが、これに限るものではない。各コンタクトホールを形成し、各コンタクトホールを配線材料で埋め込んだ後に、各上層配線用の溝を形成し、各溝をコンタクトホールと同じ配線材料で埋め込んでもよい。
【００４６】
以上のように、第１の実施形態では、素子領域内のチャネル領域上で、金属膜１０１とポリシリコン膜１（多結晶シリコン膜）とを接続するコンタクトプラグ１００（第２のコンタクトプラグ）を配置する。コンタクトプラグ１００は、金属膜１０１を貫通し、バリアメタル膜１０２も貫通し、ポリシリコン膜１に達するように形成されている。そして、コンタクトプラグ１００のバリアメタルであるＴｉまたはＴｉＮがポリシリコン膜１と接するように形成されている。一方、バリアメタル膜１０２の材料は、ＷＮ、ＴａＮ、および、Ｔａと、コンタクトプラグ１００のバリアメタルとは材料が異なる。コンタクトプラグ１００のバリアメタルに使用するＴｉまたはＴｉＮの方がバリアメタル膜１０２の材料よりもポリシリコンに対しては低抵抗のオーミックコンタクトを形成できる。そして、金属膜１０１とコンタクトプラグ１００の主要材料は、同じ材料で形成される。すなわち、ポリシリコン膜１とコンタクトプラグ１００間を低抵抗にし、さらに、コンタクトプラグ１００によってバリアメタル膜１０２を介さずにポリシリコン膜１を金属膜１０１に接続している。よって、メタル層、バリアメタル層、および、ポリシリコン層の積層構造を有したゲートの配線抵抗を低減できる。
【００４７】
図６は、第１の実施形態における、上層側から、金属膜、バリアメタル膜、および、ポリシリコン膜の順の積層構造を有したゲートの配線抵抗の一例を示すグラフである。図６（ａ）では、比較例として、上層配線から、ポリシリコン膜に達することなく、金属膜に達し、深くともバリアメタル膜まで達する深さでコンタクトプラグが形成された場合のポリシリコン膜と金属膜の間の抵抗を示している。図６（ａ）では、縦軸にポリシリコン膜と金属膜の間の抵抗を示し、横軸にポリシリコン膜と金属膜の間に印加される電圧を示す。図６（ａ）に示すように、電位差１Ｖ以下で非線形性が大きく抵抗が上昇してしまうことが明らかである。
【００４８】
さらに、かかる抵抗は、積層構造の中間に位置するバリアメタル膜の組成、例えば、ＷＮの成膜時のＮ２流量や、バリアメタル膜に接するポリシリコン膜のＰやＢの濃度を変化させることにより大きく変化することが判ってきた。また、特に、バリアメタル膜に接するポリシリコン膜のＰやＢの濃度を高くすることにより、非線形性を改善でき、抵抗を全体として低減できることが判ってきた。しかしながら、これらの現象よりも、バリアメタル膜とポリシリコン膜との間で完全なオーミック接合が形成できず、ショットキー接合成分があることが問題であることがわかってきた。
【００４９】
一方、積層構造の中間に位置するバリアメタル膜の組成は、その上に形成する、例えば、Ｗからなる金属膜の抵抗や膜質を制御するため、および界面での応力差による剥がれが生じないようにするためにショットキーバリア性が残存するような組成にせざるを得ない。さらに、積層構造の中間に位置するバリアメタル膜は、トランジスタのソース及びドレイン電極と形成するための、例えば８００℃以上の熱工程を経る場合を考慮すると、耐熱性が良好でショットキーバリア性の高いバリアメタルであるＷＮ、ＴａＮ、Ｔａを用いて形成される。そのため、抵抗が高くなってしまう。よって、比較例のように、金属膜に達し、深くともバリアメタル膜まで達する深さでコンタクトプラグが形成された場合では、ポリシリコン膜と金属膜の間の抵抗を下げることは困難である。
【００５０】
これに対して、第１の実施形態では、金属膜１０１を貫通し、バリアメタル膜１０２も貫通し、ポリシリコン膜１に達するように形成された、主要材料が金属膜１０１と同じ材料を用いたコンタクトプラグ１００を配置している。さらに、コンタクト１００の側壁及び底面の外周部のバリアメタル材料は、バリアメタル膜１０２の材料よりもポリシリコンに対しては低抵抗のオーミックコンタクトを形成できる材料を用いるように条件を選択している。図６（ｂ）では、第１の実施形態のように、上層配線側から、ポリシリコン膜１に達する深さでコンタクトプラグ１００が形成された場合のポリシリコン膜１（ポリシリコンの導電膜１７を含む）と金属膜１０１の間の抵抗を示している。図６（ｂ）では、縦軸にポリシリコン膜と金属膜の間の抵抗を示し、横軸にポリシリコン膜と金属膜の間に印加される電圧を示す。なお、コンタクトプラグとしては、図６（ａ）のコンタクトプラグと同じ設計寸法のコンタクトプラグを形成した。ここでは、コンタクトの大きさとしては、３０ｎｍから９０ｎｍの範囲の直径の設計寸法となる。第１の実施形態では、トランジスタのソース及びドレイン電極に注入される不純物の活性化のための、例えば８００℃以上の熱工程よりも後にコンタクトプラグ１００が形成される。このため、コンタクトプラグ１００のバリアメタルとして、積層構造の中間に位置するバリアメタル値よりも耐熱性が低くて界面抵抗値を下げられるＴｉやＴｉＮといった材料を用いて形成することができる。よって、コンタクトプラグ１００のバリアメタルとして、より界面抵抗の低いＴｉまたはＴｉＮがポリシリコン膜１に直接接触して形成されるため、より良好なオーミック接触を得ることができる。この結果、図６（ｂ）に示すように、第１の実施形態では、電位差１Ｖ以下で非線形性が大きく改善しており、かつ、すべての電圧範囲において抵抗が図６（ａ）の比較例よりも低くできる。
【００５１】
図７は、第１の実施形態を適用可能なインバータチェーンによる発振回路とインバータ一段の回路の一例を示す図である。図７（ａ）に、インバータチェーン（ｉｎｖｅｒｔｅｒ  ｃｈａｉｎ）による発振回路を示す。ここで、複数のＣＭＯＳ回路からなるインバータが、奇数個直列にリング状に接続されることにより、発振回路を形成しており、「Ｒｉｎｇ  Ｏｕｔ」で記述される出力に発振波形が出力される。そして、１つ１つのインバータの遅延時間と接続数の積で決まる発振周期となるが、インバータの遅延時間にさらに遅延が生じたり、各インバータの間で遅延時間のばらつきが生じると、発振周期の遅延やばらつきが生じ、正確な周期の波形が得られなくなる。発振周期の遅延やばらつきが生じると、この発振回路の出力にて動作する回路では、回路の動作スピードのマージンが減少する問題が生じる。図７（ｂ）に、インバータ一段の回路例を示す。ｐＭＯＳトランジスタＱｐとｎＭＯＳトランジスタＱｎが直列接続されてインバータを形成している。ここで、ＶＤＤは、例えば、１Ｖから５Ｖの間の正の電源電圧、ＧＮＤは０Ｖの電圧ノード、Ｏｕｔはインバータの出力端子、Ｉｎはインバータの入力端子を示している。入力端子からトランジスタＱｐのゲート電極との間には寄生抵抗としてＲｇｐ、入力端子からトランジスタＱｎのゲート電極との間には寄生抵抗としてＲｇｎが挿入されている。この寄生抵抗としては、ゲートとＩｎ端子の間の配線抵抗の他に、例えば、Ｗからなるメタル層、ＷＮからなるバリアメタル層、および、ポリシリコンの積層構造からなるゲートを有するＭＯＳ型トランジスタにおいて、ＷＮのバリア性を向上させるため、ＷＮとポリシリコンとの間の直列抵抗が存在する。かかる抵抗のために、ＩＮ端子を０ＶとＶＤＤの電圧振幅でパルス駆動する場合、Ｑｎのゲート容量にＲｇｎを乗じた時定数と、Ｑｐのゲート容量にＲｇｐを乗じた時定数の大きい方により、トランジスタのスイッチング速度が律速されることになる。
【００５２】
ここで、第１の実施形態のようなコンタクトプラグ１００を配置しない場合、Ｒｇｐ、Ｒｇｎの一成分に相当するＷＮとポリシリコン間の抵抗がショットキー接合となり、パルスの変形や、抵抗値の非線形性に起因するパルス波形の電圧依存を生じてしまい、ＶＤＤによってインバータの動作速度が大きく異なってしまう。特にＶＤＤが低電圧化した場合に遅延が大きく増大する問題が生じてしまう。さらに、Ｒｇｎ、ＲｇｐはＷＮとポリシリコンの接する面積によって異なる値となり、この面積にはトランジスタのチャネル幅とゲート長との積の大きさとゲートフリンジ部分だけ異なる成分が含まれるため、チャネル幅とゲート長が同じトランジスタ間でもトランジスタのゲートフリンジの大きさで遅延時間が異なり、インバータの動作速度ばらつきを生じる原因となる。さらに、Ｒｇｐ、Ｒｇｎがポリシリコンの不純物濃度、ＷＮの膜質（組成）によって変動するとインバータの動作速度にばらつきを生じる。
【００５３】
なお、かかるインバータのばらつき遅延時間の影響を小さくするために電源電圧ＶＤＤを高くして動作速度を上げる方法が考えられるが、この方法では、インバータを駆動する電力が増大してしまい、電源配線に流れる電流も増大するために、配線信頼性、温度上昇によるトランジスタの信頼性の劣化が問題となる。
【００５４】
これに対して、第１の実施形態では、コンタクトプラグ１００を通じてゲート配線の金属膜１０１とポリシリコン膜１が低抵抗に接続されるため、ゲート配線の配線抵抗の低減と、コンタクトプラグ１００とポリシリコン膜１との間の界面抵抗低減を両立できる。上述したように、図７（ｂ）に示したインバータ論理回路では、ＩＮ端子を０ＶとＶＤＤの電圧振幅でパルス駆動する場合、Ｑｎのゲート容量に直列抵抗成分Ｒｇｎを乗じた時定数と、Ｑｐのゲート容量に直列抵抗成分Ｒｇｐを乗じた時定数の大きい方により、トランジスタのスイッチング速度が律速されてしまう。しかしながら、第１の実施の形態を図７（ｂ）に示すインバータ論理回路に適用すると、Ｒｇｎ、Ｒｇｐを小さくすることができる。よって、インバータ論理回路のスイッチング時間を短くでき、高速動作が実現できる。
【００５５】
また、Ｒｇｐ、Ｒｇｎの一成分であるバリアメタル膜１０２とポリシリコン膜１との間の抵抗値の非線形性を小さくすることができるため、パルスの変形やパルス波形の電圧依存が生じる問題を低減できる。よって、ＶＤＤによってインバータの動作速度が大きく異なり、特にＶＤＤが低電圧化した場合に遅延が大きく増大する問題を低減することができる。
【００５６】
また、第１の実施形態では、コンタクトプラグ１００のポリシリコン１との接触面積と抵抗によってＲｇｎ、Ｒｇｐを低くするように制御されるため、Ｒｇｎ、Ｒｇｐの、トランジスタのチャネル幅とゲート長との積の大きさとゲートフリンジ部分の大きさに対する依存性を小さくすることができる。よって、チャネル幅とゲート長が同じトランジスタでもトランジスタのゲートフリンジの大きさでインバータの遅延時間が異なる問題を低減できる。さらに、コンタクトプラグ１００の数を調整することにより、より高速動作が必要なトランジスタにおいて、Ｒｇｐ、Ｒｇｎをゲート寸法と独立に低減することができ、設計上の自由度を増やすことができる。
【００５７】
さらに、Ｒｇｐ、Ｒｇｎの抵抗の電圧依存性も小さく、ポリシリコン膜１の不純物濃度ばらつき、バリアメタル膜１０２の膜質ばらつきがあってもより安定な抵抗を実現でき、インバータの動作速度のばらつきを小さくできる。
【００５８】
なお、ここでは、インバータ回路を例に挙げて第１の実施形態の効果を説明したが、ＮＡＮＤ論理回路、ＮＯＲ論理回路など、論理回路一般に適用できる。
【００５９】
以上のように、第１の実施形態では、コンタクトプラグ１００については、上層配線１５が接続されない、配線層よりも幅の小さい孤立した構造に形成する。これにより、コンタクトプラグ１００と隣接する上層配線１５とのチャネル長方向の距離を広く維持するように形成できる。よって、チャネル長方向のトランジスタの大きさを、より小さくできる。これにより、ソース電極上、およびドレイン電極上のコンタクトプラグ１０からゲート配線（ゲート電極）までの距離を小さくすることができるため、ソース拡散層、およびドレイン拡散層の寄生抵抗を小さくし、より電流駆動能力の高いトランジスタを実現できる。さらに、配線とコンタクトの間の間隔を大きく維持できるため、絶縁耐圧をより高く維持することができ、より信頼性の高い半導体素子を実現することができる。なお、このようにトランジスタの大きさを小さくしても、金属膜１０１とポリシリコン膜１とをコンタクトプラグ１００のバリアメタルを介して低抵抗に接続した積層構造を形成しているため、ポリシリコン膜１が金属膜１０１とコンタクトプラグ１００により電気的に並列接続された低抵抗のゲート配線を実現できる。
【００６０】
ここで、抵抗が大きく異なる金属膜１０１とポリシリコン膜１の間において、抵抗の低い金属膜１０１についての遅延時間と、抵抗の高いポリシリコン膜１についての遅延時間とが大きく異なるため、ある周波数を与えた場合の伝達速度が周波数毎で互いに異なる。そのため、金属膜１０１とポリシリコン膜１を、界面抵抗が高いバリアメタル膜１０２を介して接触させた構造に、例えばパルス信号を加えた場合、金属膜１０１の信号が速やかにバリアメタル膜１０２を介してポリシリコン膜１に伝搬することなく、金属膜１０１中を伝搬する成分が大きくなる。同様に、一旦、ポリシリコン膜１に伝搬された信号は、バリアメタル膜１０２を介して金属膜１０１に戻りにくく、そのままポリシリコン膜１中を伝搬する成分が大きくなる。このように、それぞれの伝搬速度が大きく異なるために、ポリシリコン膜１から伝搬した電圧が金属膜１０１から伝搬した電圧に対して遅れて伝わるため、入力パルスが変形してしまう。第１の実施形態では、ポリシリコン膜１がコンタクトプラグ１００を介して抵抗が低い金属膜１０１に接続されることで、界面抵抗が高いバリアメタル膜１０２を介することなく、ポリシリコン膜１のチャネル幅方向（ゲート配線が延びる方向）の実質的なシート抵抗を低減させることができ、ゲート配線が長く形成された場合に、入力パルスが変形してしまう問題を防ぐことが出来る。言い換えれば、ポリシリコン膜１と金属膜１０１との抵抗差により生じる速度分散によって、ゲート配線が長く形成された場合に、入力パルスが変形してしまう問題を防ぐことができる。
【００６１】
（第２の実施形態）
第１の実施形態では、チャネル幅方向に並ぶ複数のコンタクトプラグ１００がそれぞれ独立に非接触で形成されている場合を説明した。しかし、これに限るものではない。第２の実施形態では、チャネル幅方向に並ぶ複数のコンタクトプラグ１００が互いに接続される構成について説明する。
【００６２】
図８は、第２の実施形態における半導体装置の構成を示す上面図である。図９は、図８に示す第２の実施形態における半導体装置のＢＢ’断面を示す断面図である。図１０は、図８に示す第２の実施形態における半導体装置のＣＣ’断面を示す断面図である。なお、図８に示す第２の実施形態における半導体装置のＡＡ’断面を示す断面図は、図４と同様である。
【００６３】
第２の実施形態では、図８、図９、及び図１０に示すように、チャネル幅方向に並ぶ複数のコンタクトプラグ１００の上部に、チャネル幅方向に並ぶ複数のコンタクトプラグ１００を接続する上層配線１１５を配置する。図８、図９、及び図１０の例では、４本のコンタクトプラグ１００ａは上層配線１１５ａに接続され、４本のコンタクトプラグ１００ｂは上層配線１１５ｂに接続される。上層配線１１５は、上層配線５とは接続せずに独立した構成にする。上層配線１１５の表面が層間絶縁膜２７の表面と同じ高さ位置になるように配置される。すなわち、上層配線１１５の表面が上層配線５，１５の表面と略同じ高さ位置になるように配置される。上層配線１１５によってチャネル幅方向に並ぶ複数のコンタクトプラグ１００を電気的に互いに接続することで、コンタクトプラグ１００間の電位を一定にでき、ゲート電極の配線抵抗をさらに低減できる。このように、ゲート電極の配線抵抗を上層配線１１５により低減し、第１の実施形態よりも高速動作が可能なトランジスタを実現することができる。第２の実施形態における半導体装置のその他の構成は、第１の実施形態と同様である。
【００６４】
形成方法としては、コンタクトプラグ１００用のコンタクトホールを形成した後に、コンタクトプラグ１００用のコンタクトホール上の位置において層間絶縁膜２７上面から層間絶縁膜２７の途中まで上層配線１１５用の溝（トレンチ）を形成する。上層配線１１５用の溝は、例えば、５０ｎｍ以上５００ｎｍ以下の幅で形成されると好適である。そして、コンタクトプラグ１０用のコンタクトホール、コンタクトプラグ１１用のコンタクトホール、及びコンタクトプラグ１００用のコンタクトホールの底面および側壁、並びに、上層配線１１５用の溝、上層配線５用の溝、及び上層配線１５用の溝の底面および側壁に、例えば、スパッタ法により配線材料の一部となるチタン（Ｔｉ）または窒化チタン（ＴｉＮ）の図示しないバリアメタルが例えば１ｎｍから２０ｎｍの膜厚で形成される。次に、図示しないバリアメタルで覆われたコンタクトプラグ１０用のコンタクトホール、コンタクトプラグ１１用のコンタクトホール、及びコンタクトプラグ１００用のコンタクトホール、並びに、上層配線１１５用の溝、上層配線５用の溝、及び上層配線１５用の溝を、ゲート配線の金属膜１０１と同様の材料となるＷ、または、Ｃｕで埋め込む。コンタクトプラグ１００用のコンタクトホールを形成した後に上層配線１１５用の溝（トレンチ）を形成することで、上層配線１１５用の溝をエッチングする際に、一緒にコンタクトプラグ１００用のコンタクトホールがさらにエッチングされるので、コンタクトプラグ１００用のコンタクトホールの深さを深く形成できる。よって、コンタクトプラグ１００のバリアメタルであるＴｉまたはＴｉＮがポリシリコン膜１とより大きな面積で接するように形成しやすくなり、第１の実施形態より低抵抗のコンタクトプラグ１００を形成できる。
【００６５】
上述した例では、コンタクトホールを形成した後に上層配線用の溝（トレンチ）を形成する場合を示しているが、上層配線用の溝（トレンチ）を形成した後にコンタクトホールを形成してもよい。
【００６６】
（第３の実施形態）
第１及び第２の実施形態では、円形或いは正方形に近い矩形の複数のコンタクトプラグ１００をチャネル幅方向に並べた構成について説明した。第３の実施形態では、チャネル幅方向に長く延びる形状のコンタクトプラグを配置する構成について説明する。
【００６７】
図１１は、第３の実施形態における半導体装置の構成を示す上面図である。図１２は、図１１に示す第３の実施形態における半導体装置のＢＢ’断面を示す断面図である。図１３は、図１１に示す第３の実施形態における半導体装置のＣＣ’断面を示す断面図である。なお、図１１に示す第３の実施形態における半導体装置のＡＡ’断面を示す断面図は、図４と同様である。
【００６８】
第３の実施形態では、第１及び第２の実施形態で示した複数のコンタクトプラグ１００の代わりに、図１１、図１２、及び図１３に示すように、チャネル領域上で、金属膜１０１とポリシリコン膜１とを接続するコンタクトプラグ２００（第２のコンタクトプラグの一例）（或いはコンタクト電極）を配置する。すなわち、４本のコンタクトプラグ１００ａに代えてコンタクトプラグ２００ａを形成し、４本のコンタクトプラグ１００ｂに代えてコンタクトプラグ２００ｂを形成する。コンタクトプラグ２００は、チャネル長方向よりもチャネル幅方向に長く、かつ、コンタクトプラグ１０よりもチャネル幅方向に長くなる寸法に形成される。コンタクトプラグ２００の表面が層間絶縁膜２７の表面と同じ高さ位置になるように配置される。すなわち、コンタクトプラグ２００の表面が上層配線５，１５の表面と略同じ高さ位置になるように配置される。第３の実施形態では、コンタクトプラグ２００の大きさが、コンタクトプラグ１０やコンタクトプラグ１１よりも上面からみた幅、および、長さのいずれかが、大きくなるように形成されると好適である。特に、ゲート配線が延びるチャネル幅方向にコンタクトプラグ２００が長い構造が、コンタクトプラグ２００と、ソース電極やドレイン電極の上層配線１５とのチャネル長方向の平面距離を広く維持できるため望ましい。第３の実施形態における半導体装置のその他の構成は、第１の実施形態と同様である。
【００６９】
形成方法としては、コンタクトプラグ２００用のコンタクト溝として、４０ｎｍ以上３０００ｎｍ以下の長径（チャネル幅方向の幅）と２０ｎｍ以上２００ｎｍ以下の短径（チャネル長方向の幅）を有する穴が、素子領域内の金属膜１０１上の位置において層間絶縁膜２７上面からポリシリコン膜１まで貫通するように層間絶縁膜２７に形成される。そして、コンタクトプラグ１０用のコンタクトホール、コンタクトプラグ１１用のコンタクトホール、及びコンタクトプラグ２００用のコンタクト溝の底面および側壁、並びに、上層配線５用の溝、及び上層配線１５用の溝の底面および側壁に、例えば、スパッタ法により配線材料の一部となるチタン（Ｔｉ）または窒化チタン（ＴｉＮ）の図示しないバリアメタルが例えば１ｎｍから２０ｎｍの膜厚で形成される。次に、図示しないバリアメタルで覆われたコンタクトプラグ１０用のコンタクトホール、コンタクトプラグ１１用のコンタクトホール、及びコンタクトプラグ２００用のコンタクト溝、並びに、上層配線５用の溝、及び上層配線１５用の溝を、ゲート配線の金属膜１０１と同様の材料となるＷ、または、Ｃｕで埋め込む。
【００７０】
かかる構成により、第１の実施形態に比べて、コンタクトプラグ２００とポリシリコン膜１との接触面積を増大させることができ、より低抵抗のコンタクトを実現することができる。
【００７１】
第３の実施形態では、コンタクトプラグ２００の大きさが、コンタクトプラグ１０やコンタクトプラグ１１よりも上面からみた幅、および、長さのいずれかが、例えば、１．３倍以上大きくなるように形成されると好適である。例えば、１．３倍以上大きくなっているので、コンタクトプラグ１０用のコンタクトホール、及びコンタクトプラグ１１用のコンタクトホールを形成する際に、同時にコンタクトプラグ２００のコンタクト溝を形成し易くできる。これは、マイクロローディング効果により、広い長径を持つコンタクトプラグ２００のコンタクト溝がエッチングが速く進む性質があるので、同時に深さや条件の異なる穴を形成する際に有効である。ここでは、マイクロローディング効果を利用して、層間絶縁膜２７下の金属膜１０１及びバリアメタル膜１０２を貫通してポリシリコン膜１までエッチングが達するコンタクトプラグ２００用のコンタクト溝と、層間絶縁膜２７下の拡散層９や金属膜１０１においてエッチングが止められるコンタクトプラグ１０用のコンタクトホール及びコンタクトプラグ１１用のコンタクトホールとを一括して形成することができる。なお、第１及び第３の実施形態において、同等の寸法を有するコンタクトプラグ１０用のコンタクトホール及びコンタクトプラグ１１用のコンタクトホールが互いに異なる深さで形成されているが、これは、層間絶縁膜２７のエッチング速度に対し、層間絶縁膜２７下の金属膜１０１やバリアメタル膜１０２のエッチング速度が遅くなるようなエッチング条件を選択すれば、このような構造を形成することができる。またこれに代えて積層構造からなるゲートを形成し、ソース及びドレイン電極を形成した後、例えばコンタクトホールやコンタクト溝をエッチングする際にエッチングストッパとなる図示しないシリコン窒化膜やシリコンオキシナイトライド膜を膜厚５ｎｍから１００ｎｍの範囲で層間絶縁膜２７下に配置することによっても、このような構造を形成できる。さらに、第３の実施形態においては、広い長径を持つコンタクトプラグ２００のコンタクト溝に対し、寸法の小さな矩形のコンタクトプラグ１０用のコンタクトホールの深さがより深くなるような構造も形成することができる。
【００７２】
また、第３の実施形態では、第１の実施形態と同様、コンタクトプラグ２００は、上層配線が接続されない。このため、コンタクトプラグ２００は、上層配線層よりもチャネル長方向の幅の小さい孤立した構造にできる。よって、コンタクトプラグ２００と上層配線１５とのチャネル長方向の距離を広く維持でき、配線パターンに律速されることなくチャネル長方向のトランジスタの周期を小さくできる。これにより、ソース電極上、およびドレイン電極上のコンタクトプラグ１０からゲート電極までの距離を小さくできるため、ソース拡散層、およびドレイン拡散層の抵抗を小さくし、より電流駆動能力の高いトランジスタを実現できる。さらに、配線とコンタクトの間の間隔を大きく維持できるため、絶縁耐圧をより高く維持することができ、より信頼性の高い半導体素子を実現することができる。なお、このようにトランジスタの大きさを小さくしても、金属膜１０１とポリシリコン膜１とをコンタクトプラグ２００のバリアメタルを介して低抵抗に接続した積層構造を形成しているため、ポリシリコン膜１が金属膜１０１とコンタクトプラグ２００により電気的に接続された低抵抗のゲート配線を実現できる。これにより、ポリシリコン膜１と金属膜１０１との抵抗差により速度分散が生じ、ゲート配線が長く形成された場合に、入力パルスが変形してしまう問題を、チャネル幅方向に長いコンタクトプラグ２００を形成してポリシリコン膜１のチャネル幅方向の実質的なシート抵抗を低減することで防ぐことができる。
【００７３】
以上、具体例を参照しつつ実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、素子分離絶縁膜１３の形成方法は、ＣＶＤ法等によるシリコン含有ガス中のシリコンをシリコン酸化膜やシリコン窒化膜に変換する方法の他、例えば、酸素イオンを堆積したシリコンに注入する方法や、堆積したシリコンを酸化する方法を用いても構わない。
【００７４】
また、ブロック絶縁膜１２は、ＴｉＯｘとして、例えばＴｉＯ２を用いると好適である。ＨｆＡｌＯｘとして、例えばＨｆＡｌＯを用いると好適である。ブロック絶縁膜１２の材料として、その他、ＨｆＳｉＯ、タンタル酸化膜、チタン酸ストロンチウムやチタン酸バリウム、チタン酸ジルコニウム鉛、シリコン酸窒化膜、シリコン窒化膜、或いは、上述したブロック絶縁膜１２の材料の積層膜を用いてもよい。
【００７５】
また、半導体基板１１としてｐ型Ｓｉ基板を用いたが、ＳｉＧｅ混晶、ＳｉＧｅＣ混晶など、シリコンを含む他の単結晶半導体基板でもよい。また、ポリシリコンの導電膜１７の代わりに、アモルファスＳｉ、アモルフアスＳｉＧｅ、アモルファスＳｉＧｅＣを用いた導電膜１７、或いは、これらの積層構造の導電膜１７にしてもよい。
【００７６】
また、上述した実施形態ではＮＡＮＤ型フラッシュメモリの場合を例に挙げて説明した。しかし、例えばＮＡＮＤ型フラッシュメモリにおいてメモリセルトランジスタ数を１個にした３Ｔｒ−ＮＡＮＤ型フラッシュメモリや、ＮＯＲ型フラッシュメモリにも適用出来る。また、３Ｔｒ−ＮＡＮＤ型フラッシュメモリにおいてドレイン側の選択トランジスタＳＴ１を排除した２Ｔｒ型フラッシュメモリにも適用出来、積層ゲート構造を備えた不揮発性半導体メモリ全般に広く適用可能である。
【００７７】
また、上述した実施形態におけるトランジスタはｎＭＯＳＦＥＴを例にしてあげたが、ｐＭＯＳＦＥＴに適用しても構わず、ＣＭＯＳ回路でｎＭＯＳＦＥＴとｐＭＯＳＦＥＴに同時に適用しても構わない。
【００７８】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置および半導体装置の製造方法は、本発明の範囲に包含される。
【００７９】
また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、処理前後のクリーニング等は省略しているが、それらの手法が含まれ得ることは言うまでもない。
【符号の説明】
【００８０】
１  ポリシリコン膜、５，１５，１１５  上層配線、１０，１１，１００，２００  コンタクトプラグ、１７  導電膜、１０１  金属膜、１０２  バリアメタル膜
【図１】
2015060895.tif 000003
【図２】
2015060895.tif 000004
【図３】
2015060895.tif 000005
【図４】
2015060895.tif 000006
【図５】
2015060895.tif 000007
【図６】
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【図７】
2015060895.tif 000009
【図８】
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【図９】
2015060895.tif 000011
【図１０】
2015060895.tif 000012
【図１１】
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【図１２】
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【図１３】
2015060895.tif 000015
【手続補正書】
【提出日】平成25年9月27日(2013.9.27)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
また、他の実施形態の半導体装置は、ゲート配線と、第１のコンタクトプラグと、第１の上層配線と、第２のコンタクトプラグと、を備える。ゲート配線は、チャネル領域上に、下層側から多結晶シリコン膜とバリア導電膜と金属膜との順で積層された積層膜を有する。第１のコンタクトプラグは、前記チャネル領域に隣接したソース或いはドレインに接続される。第１の上層配線は、前記ソース或いはドレイン上に配置され、前記第１のコンタクトプラグに接続される。第２のコンタクトプラグは、前記チャネル領域上で、前記金属膜と前記多結晶シリコン膜とを接続し、チャネル長方向よりもチャネル幅方向に長く、かつ、前記第１のコンタクトプラグよりもチャネル幅方向に長くなる寸法に形成される。前記第２のコンタクトプラグは前記多結晶シリコン膜と接するバリアメタルを有し、前記ゲート配線における前記バリア導電膜は、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）、およびタンタル（Ｔａ）の少なくともいずれかからなり、前記第２のコンタクトプラグにおける前記バリアメタルはチタン（Ｔｉ）および窒化チタン（ＴｉＮ）の少なくともいずれかからなる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
そして、コンタクトプラグ１０用のコンタクトホール、コンタクトプラグ１１用のコンタクトホール、及びコンタクトプラグ１００用のコンタクトホールの底面および側壁、並びに、上層配線５用の溝、及び上層配線１５用の溝の底面および側壁に、例えば、スパッタ法により配線材料の一部となる図示しないバリアメタルが例えば１ｎｍから２０ｎｍの膜厚で形成される。バリアメタルの材料として、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）のうち少なくとも１つを用いると好適である。次に、図示しないバリアメタルで覆われたコンタクトプラグ１０用のコンタクトホール、コンタクトプラグ１１用のコンタクトホール、及びコンタクトプラグ１００用のコンタクトホール、並びに、上層配線５用の溝、及び上層配線１５用の溝を、ゲート配線の金属膜１０１と同様の材料となるＷ、または、Ｃｕで埋め込む。金属膜１０１がＷの場合には、コンタクトプラグ１０用のコンタクトホール、コンタクトプラグ１１用のコンタクトホール、及びコンタクトプラグ１００用のコンタクトホール、並びに、上層配線５用の溝、及び上層配線１５用の溝をＷで埋め込む。金属膜１０１がＣｕの場合には、コンタクトプラグ１０用のコンタクトホール、コンタクトプラグ１１用のコンタクトホール、及びコンタクトプラグ１００用のコンタクトホール、並びに、上層配線５用の溝、及び上層配線１５用の溝をＣｕで埋め込む。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正の内容】
【００４９】
一方、積層構造の中間に位置するバリアメタル膜の組成は、その上に形成する、例えば、Ｗからなる金属膜の抵抗や膜質を制御するため、および界面での応力差による剥がれが生じないようにするためにショットキーバリア性が残存するような組成にせざるを得ない。さらに、積層構造の中間に位置するバリアメタル膜は、トランジスタのソース及びドレイン電極を形成するための、例えば８００℃以上の熱工程を経る場合を考慮すると、耐熱性が良好でショットキーバリア性の高いバリアメタルであるＷＮ、ＴａＮ、Ｔａを用いて形成される。そのため、抵抗が高くなってしまう。よって、比較例のように、金属膜に達し、深くともバリアメタル膜まで達する深さでコンタクトプラグが形成された場合では、ポリシリコン膜と金属膜の間の抵抗を下げることは困難である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
これに対して、第１の実施形態では、金属膜１０１を貫通し、バリアメタル膜１０２も貫通し、ポリシリコン膜１に達するように形成された、主要材料が金属膜１０１と同じ材料を用いたコンタクトプラグ１００を配置している。さらに、コンタクト１００の側壁及び底面の外周部のバリアメタル材料は、バリアメタル膜１０２の材料よりもポリシリコンに対しては低抵抗のオーミックコンタクトを形成できる材料を用いるように条件を選択している。図６（ｂ）では、第１の実施形態のように、上層配線側から、ポリシリコン膜１に達する深さでコンタクトプラグ１００が形成された場合のポリシリコン膜１（ポリシリコンの導電膜１７を含む）と金属膜１０１の間の抵抗を示している。図６（ｂ）では、縦軸にポリシリコン膜と金属膜の間の抵抗を示し、横軸にポリシリコン膜と金属膜の間に印加される電圧を示す。なお、コンタクトプラグとしては、図６（ａ）のコンタクトプラグと同じ設計寸法のコンタクトプラグを形成した。ここでは、コンタクトの大きさとしては、３０ｎｍから９０ｎｍの範囲の直径の設計寸法となる。第１の実施形態では、トランジスタのソース及びドレイン電極に注入される不純物の活性化のための、例えば８００℃以上の熱工程よりも後にコンタクトプラグ１００が形成される。このため、コンタクトプラグ１００のバリアメタルとして、積層構造の中間に位置するバリアメタル膜よりも耐熱性が低くて界面抵抗値を下げられるＴｉやＴｉＮといった材料を用いて形成することができる。よって、コンタクトプラグ１００のバリアメタルとして、より界面抵抗の低いＴｉまたはＴｉＮがポリシリコン膜１に直接接触して形成されるため、より良好なオーミック接触を得ることができる。この結果、図６（ｂ）に示すように、第１の実施形態では、電位差１Ｖ以下で非線形性が大きく改善しており、かつ、すべての電圧範囲において抵抗が図６（ａ）の比較例よりも低くできる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００７１
【補正方法】変更
【補正の内容】
【００７１】
第３の実施形態では、コンタクトプラグ２００の大きさが、コンタクトプラグ１０やコンタクトプラグ１１よりも上面からみた幅、および、長さのいずれかが、例えば、１．３倍以上大きくなるように形成されると好適である。例えば、１．３倍以上大きくなっているので、コンタクトプラグ１０用のコンタクトホール、及びコンタクトプラグ１１用のコンタクトホールを形成する際に、同時にコンタクトプラグ２００のコンタクト溝を形成し易くできる。これは、マイクロローディング効果により、広い長径を持つコンタクトプラグ２００のコンタクト溝がエッチングが速く進む性質があるので、同時に深さや条件の異なる穴を形成する際に有効である。ここでは、マイクロローディング効果を利用して、層間絶縁膜２７下の金属膜１０１及びバリアメタル膜１０２を貫通してポリシリコン膜１までエッチングが達するコンタクトプラグ２００用のコンタクト溝と、層間絶縁膜２７下の拡散層９や金属膜１０１においてエッチングが止められるコンタクトプラグ１０用のコンタクトホール及びコンタクトプラグ１１用のコンタクトホールとを一括して形成することができる。なお、第１乃至第３の実施形態において、同等の寸法を有するコンタクトプラグ１０用のコンタクトホール及びコンタクトプラグ１１用のコンタクトホールが互いに異なる深さで形成されているが、これは、層間絶縁膜２７のエッチング速度に対し、層間絶縁膜２７下の金属膜１０１やバリアメタル膜１０２のエッチング速度が遅くなるようなエッチング条件を選択すれば、このような構造を形成することができる。またこれに代えて積層構造からなるゲートを形成し、ソース及びドレイン電極を形成した後、例えばコンタクトホールやコンタクト溝をエッチングする際にエッチングストッパとなる図示しないシリコン窒化膜やシリコンオキシナイトライド膜を膜厚５ｎｍから１００ｎｍの範囲で層間絶縁膜２７下に配置することによっても、このような構造を形成できる。さらに、第３の実施形態においては、広い長径を持つコンタクトプラグ２００のコンタクト溝に対し、寸法の小さな矩形のコンタクトプラグ１０用のコンタクトホールの深さがより深くなるような構造も形成することができる。