(57)【要約】【課題】半導体装置の性能を向上させる。【解決手段】半導体装置は、エンハンスメントモードＦＥＴとしてのトランジスタＴＲ１と、デプレッションモードＦＥＴとしてのトランジスタＴＲ２とを有する。トランジスタＴＲ１は、下から順に、窒化物半導体層からなるチャネル層ＣＨ１と、チャネル層ＣＨ１上に形成され、窒化物半導体層からなり、チャネル層ＣＨ１よりもバンドギャップが大きい電子供給層ＥＳ１と、電子供給層ＥＳ１上に形成されたソース電極ＳＥ１、ドレイン電極ＤＥ１およびゲート電極ＧＥ１とを含む。トランジスタＴＲ１では、ゲート電極ＧＥ１下のチャネル層ＣＨ１内に、電子供給層ＥＳ１の下面から離れて、ｐ型の半導体領域ＰＳが形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１主面と、前記第１主面と反対側の第２主面とを有する基板と、
前記基板の前記第１主面側の第１領域で、前記基板の前記第１主面上に形成された、第１窒化物半導体層と、
前記基板の前記第１主面側の第２領域で、前記基板の前記第１主面上に形成され、前記第１窒化物半導体層と同層の第２窒化物半導体層と、
前記第１窒化物半導体層上に形成された第３窒化物半導体層と、
前記第２窒化物半導体層上に形成され、前記第３窒化物半導体層と同層の第４窒化物半導体層と、
前記第３窒化物半導体層上に、互いに離れて形成された、第１電界効果トランジスタ用の第１ソース電極および第１ドレイン電極と、
前記第４窒化物半導体層上に、互いに離れて形成された、第２電界効果トランジスタ用の第２ソース電極および第２ドレイン電極と、
前記第１ソース電極と前記第１ドレイン電極とで挟まれた前記第３窒化物半導体層上に、前記第１ソース電極および前記第１ドレイン電極のいずれからも離れて形成された第１ゲート電極と、
前記第２ソース電極と前記第２ドレイン電極とで挟まれた前記第４窒化物半導体層上に、前記第２ソース電極および前記第２ドレイン電極のいずれからも離れて形成された第２ゲート電極と、
前記第１ゲート電極下の前記第１窒化物半導体層内に、前記第３窒化物半導体層の下面から離れて形成された第５窒化物半導体層と、
を有し、
前記第３窒化物半導体層のバンドギャップは、前記第１窒化物半導体層のバンドギャップよりも大きく、
前記第４窒化物半導体層のバンドギャップは、前記第２窒化物半導体層のバンドギャップよりも大きく、
前記第５窒化物半導体層は、ｐ型の半導体層である、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１窒化物半導体層は、
前記第１領域で、前記基板の前記第１主面上に形成された、第６窒化物半導体層と、
前記第６窒化物半導体層上に形成された、第７窒化物半導体層と、
前記第７窒化物半導体層上に形成された、第８窒化物半導体層と、
を含み、
前記第２窒化物半導体層は、
前記第２領域で、前記基板の前記第１主面上に形成され、前記第６窒化物半導体層と同層の第９窒化物半導体層と、
前記第９窒化物半導体層上に形成され、前記第７窒化物半導体層と同層の第１０窒化物半導体層と、
前記第１０窒化物半導体層上に形成され、前記第８窒化物半導体層と同層の第１１窒化物半導体層と、
を含み、
前記第３窒化物半導体層は、前記第８窒化物半導体層上に形成されており、
前記第４窒化物半導体層は、前記第１１窒化物半導体層上に形成されており、
前記第７窒化物半導体層および前記第１０窒化物半導体層は、アルミニウムを含み、
前記第５窒化物半導体層は、前記第１ゲート電極下の前記第６窒化物半導体層内に形成されている、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第５窒化物半導体層は、前記第１ゲート電極下の前記第６窒化物半導体層内に、前記第７窒化物半導体層の下面に接して形成されている、半導体装置。
【請求項４】
請求項２記載の半導体装置において、
前記基板の前記第２主面から前記基板を貫通して前記第５窒化物半導体層に達する第１開口部と、
前記第１開口部に埋め込まれた第１導電膜からなり、前記第１開口部に露出した前記第５窒化物半導体層と接続された第１導電体層と、
を有する、半導体装置。
【請求項５】
請求項２記載の半導体装置において、
前記第５窒化物半導体層は、平面視において、前記第１ゲート電極が形成された領域内に形成されている、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記基板の前記第２主面から前記基板を貫通して前記第５窒化物半導体層に達する第２開口部と、
前記第２開口部に埋め込まれた第１絶縁膜からなり、前記第２開口部に露出した前記第５窒化物半導体層と接続された第１絶縁体層と、
を有し、
前記第１絶縁体層は、前記基板の第１熱伝導率よりも大きい第２熱伝導率を有する、半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記基板の前記第２主面から前記基板を貫通して、前記第２ゲート電極下の前記基板の前記第１主面に達する第３開口部と、
前記第３開口部に埋め込まれた第２絶縁体層と、
を有し、
前記第２絶縁体層は、前記基板の前記第１熱伝導率よりも大きい第３熱伝導率を有する、半導体装置。
【請求項８】
請求項６記載の半導体装置において、
前記第５窒化物半導体層は、平面視において、前記第１ゲート電極が形成された領域内に形成されている、半導体装置。
【請求項９】
請求項３記載の半導体装置において、
前記第５窒化物半導体層の、前記第１電界効果トランジスタのゲート長方向の幅が、前記第５窒化物半導体層の下面から前記第５窒化物半導体層の上面に向かって減少している、半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記基板の前記第２主面から前記基板を貫通して前記第５窒化物半導体層に達する第４開口部と、
前記第４開口部に埋め込まれた第２導電膜からなり、前記第４開口部に露出した前記第５窒化物半導体層と接続された第２導電体層と、
を有し、
前記第５窒化物半導体層の前記上面は、平面視において、前記第１ゲート電極が形成された領域に内包されており、
前記第５窒化物半導体層の前記下面における前記第１ドレイン電極側の第１端部は、平面視において、前記第１ゲート電極の前記第１ドレイン電極側の第１側面よりも前記第１ドレイン電極側に配置されている、半導体装置。
【請求項１１】
請求項１記載の半導体装置において、
前記第１窒化物半導体層は、
前記第１領域で、前記基板の前記第１主面上に形成された、第１２窒化物半導体層と、
前記第１２窒化物半導体層上に形成された、第１３窒化物半導体層と、
を含み、
前記第２窒化物半導体層は、
前記第２領域で、前記基板の前記第１主面上に形成され、前記第１２窒化物半導体層と同層の第１４窒化物半導体層と、
前記第１４窒化物半導体層上に形成され、前記第１３窒化物半導体層と同層の第１５窒化物半導体層と、
を含み、
前記第３窒化物半導体層は、前記第１３窒化物半導体層上に形成されており、
前記第４窒化物半導体層は、前記第１５窒化物半導体層上に形成されており、
前記第５窒化物半導体層は、前記第１ゲート電極下の前記第１２窒化物半導体層内に形成されており、
前記第１２窒化物半導体層のうち、前記第５窒化物半導体層が形成されていない第１部分は、イントリンシック状態またはｎ型の半導体層であり、
前記第１４窒化物半導体層は、イントリンシック状態またはｎ型の半導体層である、半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記第５窒化物半導体層には、第１のｐ型不純物が導入されており、
前記第１２窒化物半導体層のうち前記第１部分には、前記第１のｐ型不純物および第１のｎ型不純物が導入されており、
前記第１４窒化物半導体層には、前記第１のｐ型不純物および前記第１のｎ型不純物が導入されている、半導体装置。
【請求項１３】
請求項１１記載の半導体装置において、
前記第５窒化物半導体層は、平面視において、前記第１ゲート電極が形成された領域内に形成されている、半導体装置。
【請求項１４】
請求項１記載の半導体装置において、
前記基板の前記第２主面から前記基板を貫通して前記第５窒化物半導体層に達する第５開口部と、
前記第５開口部に埋め込まれた第３導電膜からなり、前記第５開口部に露出した前記第５窒化物半導体層と接続された第３導電体層と、
を有する、半導体装置。
【請求項１５】
請求項１記載の半導体装置において、
前記第５窒化物半導体層は、平面視において、前記第１ゲート電極が形成された領域内に形成されている、半導体装置。
【請求項１６】
請求項１記載の半導体装置において、
前記第１窒化物半導体層は、窒化インジウムガリウムまたは窒化ガリウムからなり、
前記第３窒化物半導体層は、窒化アルミニウムガリウムからなる、半導体装置。
【請求項１７】
請求項１６記載の半導体装置において、
前記第５窒化物半導体層には、マグネシウムが導入されている、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、窒化物半導体を用いた半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）などの窒化物半導体は、シリコン（Ｓｉ）およびガリウムヒ素（ＧａＡｓ）に比べ、バンドギャップが大きく、電子移動度が大きいため、高耐圧用、高出力用、または高周波用のトランジスタへの応用が期待されている。したがって、窒化ガリウムなどの窒化物半導体を用いた電力制御用の電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）、すなわちパワーデバイスの開発が進められている。
【０００３】
このような窒化物半導体を用いた電界効果トランジスタとして、ゲート電極に電圧が印加されていないときに、ソース電極とドレイン電極との間に電流が流れるデプレッションモードＦＥＴ、すなわちノーマリオン型の電界効果トランジスタがある。一方、ゲート電極に電圧が印加されていないときに、ソース電極とドレイン電極との間に電流が流れないエンハンスメントモードＦＥＴ、すなわちノーマリオフ型の電界効果トランジスタがある。そして、デプレッションモードＦＥＴとエンハンスメントモードＦＥＴとを同一基板上に集積化することで、小型で、かつ大電力用の高周波パワーアンプと、大電力の入力に耐え得る高周波スイッチと、論理回路とを、一体化した半導体装置を実現することができる。
【０００４】
特開２０１２−２８７０５号公報（特許文献１）および特開２０００−２７７７２４号公報（特許文献２）には、デプレッションモードＦＥＴとエンハンスメントモードＦＥＴとが同一基板上に形成された半導体装置に関する技術が記載されている。また、特開２０１１−１８１９２２号公報（特許文献３）および特開２００１−２１０６５７号公報（特許文献４）には、デプレッションモードＦＥＴとエンハンスメントモードＦＥＴとが同一基板上に形成された半導体装置に関する技術が記載されている。
【０００５】
特開２０１２−２３１００２号公報（特許文献５）には、基板の上方に形成され、ｐ型の窒化ガリウムからなるバックバリア層と、バックバリア層上に形成され、窒化ガリウムからなるチャネル層とを備えた半導体装置に関する技術が記載されている。
【０００６】
特開２００７−２５０７２７号公報（特許文献６）には、ｎ型の窒化ガリウムからなる半導体層の下に形成され、ｐ型の窒化ガリウムからなる半導体層を有する半導体装置に関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１２−２８７０５号公報
【特許文献２】特開２０００−２７７７２４号公報
【特許文献３】特開２０１１−１８１９２２号公報
【特許文献４】特開２００１−２１０６５７号公報
【特許文献５】特開２０１２−２３１００２号公報
【特許文献６】特開２００７−２５０７２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、エンハンスメントモードＦＥＴとデプレッションモードＦＥＴとが同一基板上に形成される場合、エンハンスメントモードＦＥＴにおけるゲート電極周辺の構造と、デプレッションモードＦＥＴにおけるゲート電極周辺の構造とが異なる場合がある。このような場合、エンハンスメントモードＦＥＴおよびデプレッションモードＦＥＴのうち、両方の種類のトランジスタの間、または、片方の種類のトランジスタの間で、特性がばらつき、特性が不安定になるおそれがあり、半導体装置の性能が低下する。
【０００９】
あるいは、基板上に、デプレッションモードＦＥＴが形成されず、エンハンスメントモードＦＥＴのみが形成される場合でも、ゲート電極周辺の構造が複雑である場合には、エンハンスメントモードＦＥＴの間で特性がばらつき、特性が不安定になるおそれがあり、半導体装置の性能が低下する。
【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
一実施の形態によれば、半導体装置は、エンハンスメントモードＦＥＴと、デプレッションモードＦＥＴとを有する。エンハンスメントモードＦＥＴおよびデプレッションモードＦＥＴは、いずれも、下から順に、窒化物半導体層からなるチャネル層と、チャネル層上に形成され、窒化物半導体層からなり、チャネル層よりもバンドギャップが大きい電子供給層と、電子供給層上に形成されたソース電極、ドレイン電極およびゲート電極とを含む。エンハンスメントモードＦＥＴでは、ゲート電極下のチャネル層内に、電子供給層の下面から離れて、ｐ型の窒化物半導体層が形成されている。
【発明の効果】
【００１２】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１の半導体装置の要部断面図である。
【図２】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図３】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図４】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図５】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図６】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図７】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図８】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図９】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１０】比較例１の半導体装置の要部断面図である。
【図１１】比較例２の半導体装置の要部断面図である。
【図１２】比較例３の半導体装置の要部断面図である。
【図１３】実施の形態２の半導体装置の要部断面図である。
【図１４】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図１５】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図１６】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図１７】実施の形態３の半導体装置の要部断面図である。
【図１８】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図１９】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図２０】実施の形態４の半導体装置の要部断面図である。
【図２１】実施の形態４の半導体装置の製造工程中の要部断面図である。
【図２２】実施の形態４の半導体装置の製造工程中の要部断面図である。
【図２３】実施の形態５の半導体装置の要部断面図である。
【図２４】実施の形態５の半導体装置の製造工程中の要部断面図である。
【図２５】実施の形態５の半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１５】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１６】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１７】
以下、代表的な実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１８】
さらに、実施の形態で用いる図面においては、断面図であっても図面を見やすくするためにハッチングを省略する場合もある。
【００１９】
（実施の形態１）
＜半導体装置の構造＞
実施の形態１の半導体装置は、電界効果トランジスタを有する半導体装置であり、電界効果トランジスタとして高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）を有する半導体装置である。
【００２０】
図１は、実施の形態１の半導体装置の要部断面図である。
【００２１】
図１に示すように、本実施の形態１の半導体装置は、基板ＳＵＢと、基板ＳＵＢに形成された電界効果トランジスタとしてのＨＥＭＴであるトランジスタＴＲ１およびトランジスタＴＲ２を備えている。トランジスタＴＲ１は、ゲート電極に電圧を印加していないときにドレイン電流が流れないエンハンスメントモードＦＥＴ、すなわちノーマリオフ型の電界効果トランジスタである。一方、トランジスタＴＲ２は、ゲート電極に電圧を印加していないときにドレイン電流が流れるデプレッションモードＦＥＴ、すなわちノーマリオン型の電界効果トランジスタである。
【００２２】
基板ＳＵＢは、第１主面としての表面ＴＳと、第１主面と反対側の第２主面としての裏面ＢＳとを有する。トランジスタＴＲ１は、基板ＳＵＢの表面ＴＳ側の領域ＡＲ１で形成されており、トランジスタＴＲ２は、基板ＳＵＢの表面ＴＳ側の、領域ＡＲ１と異なる領域ＡＲ２で形成されている。
【００２３】
トランジスタＴＲ１は、領域ＡＲ１で、基板ＳＵＢの表面ＴＳ上に形成されたバッファ層ＢＵＦ１と、バッファ層ＢＵＦ１上に形成された窒化物半導体層からなるチャネル層ＣＨ１と、チャネル層ＣＨ１上に形成された窒化物半導体層からなる電子供給層ＥＳ１とを有する。また、トランジスタＴＲ１は、電子供給層ＥＳ１上に、互いに離れて形成されたソース電極ＳＥ１およびドレイン電極ＤＥ１を有する。そして、トランジスタＴＲ１は、ソース電極ＳＥ１とドレイン電極ＤＥ１とで挟まれた電子供給層ＥＳ１上に、ソース電極ＳＥ１およびドレイン電極ＤＥ１のいずれからも離れて形成されたゲート電極ＧＥ１を有する。
【００２４】
また、トランジスタＴＲ１は、チャネル層ＣＨ１のうち、ゲート電極ＧＥ１の裏面ＢＳ側に位置し、かつ、電子供給層ＥＳ１から離れた部分に形成されたｐ型の半導体領域ＰＳを有する。すなわち、ｐ型の半導体領域ＰＳは、ゲート電極ＧＥ１下のチャネル層ＣＨ１内に、電子供給層ＥＳ１の下面から離れて形成されている。
【００２５】
トランジスタＴＲ２は、領域ＡＲ２で、基板ＳＵＢの表面ＴＳ上に形成されたバッファ層ＢＵＦ２と、バッファ層ＢＵＦ２上に形成された窒化物半導体層からなるチャネル層ＣＨ２と、チャネル層ＣＨ２上に形成された窒化物半導体層からなる電子供給層ＥＳ２とを有する。また、トランジスタＴＲ２は、電子供給層ＥＳ２上に、互いに離れて形成されたソース電極ＳＥ２およびドレイン電極ＤＥ２を有する。そして、トランジスタＴＲ２は、ソース電極ＳＥ２とドレイン電極ＤＥ２とで挟まれた電子供給層ＥＳ２上に、ソース電極ＳＥ２およびドレイン電極ＤＥ２のいずれからも離れて形成されたゲート電極ＧＥ２を有する。
【００２６】
一方、トランジスタＴＲ２は、トランジスタＴＲ１に含まれるｐ型の半導体領域ＰＳに相当する半導体領域を有しない。したがって、チャネル層ＣＨ２のうち、ゲート電極ＧＥ２の裏面ＢＳ側に位置し、かつ、電子供給層ＥＳ２から離れた部分には、ｐ型の半導体領域が形成されていない。すなわち、ゲート電極ＧＥ２下のチャネル層ＣＨ２内で、電子供給層ＥＳ２の下面から離れた部分には、ｐ型の半導体領域が形成されていない。
【００２７】
基板ＳＵＢは、例えばシリコン（Ｓｉ）からなる半導体基板、すなわち単結晶シリコン基板である。基板ＳＵＢの材質については、基板ＳＵＢ上に形成される窒化物半導体層が、所望の特性を得るために必要な結晶性を有していればよく、特に限定されない。したがって、基板ＳＵＢとして、例えばサファイア基板、炭化シリコン（ＳｉＣ）基板または窒化ガリウム（ＧａＮ）基板などを用いることができる。また、基板ＳＵＢが単結晶シリコン基板であるとき、好適には、面方位が（１１１）である。
【００２８】
領域ＡＲ１では、基板ＳＵＢの表面ＴＳ上には、バッファ層ＢＵＦ１が形成されており、領域ＡＲ２では、基板ＳＵＢの表面ＴＳ上には、バッファ層ＢＵＦ２が形成されている。バッファ層ＢＵＦ１は、基板ＳＵＢとチャネル層ＣＨ１との格子定数差を緩和するために形成され、バッファ層ＢＵＦ２は、基板ＳＵＢとチャネル層ＣＨ２との格子定数差を緩和するために形成される。例えば、基板ＳＵＢを構成するシリコン（Ｓｉ）とチャネル層ＣＨ１およびチャネル層ＣＨ２の各々を構成する窒化ガリウム（ＧａＮ）との格子定数差を、バッファ層ＢＵＦ１およびバッファ層ＢＵＦ２のそれぞれにより緩和することができる。
【００２９】
シリコン（Ｓｉ）からなる基板ＳＵＢ上に、直接窒化ガリウム（ＧａＮ）からなるチャネル層ＣＨ１およびチャネル層ＣＨ２の各々を形成した場合には、これらのチャネル層ＣＨ１およびチャネル層ＣＨ２のそれぞれに多くのクラックが発生し、良好なエピタキシャル成長層が得られず、ＨＥＭＴの作製が難しくなるおそれがある。このため、基板ＳＵＢとチャネル層ＣＨ１およびチャネル層ＣＨ２の各々との間に、格子緩和を目的としたバッファ層ＢＵＦ１およびバッファ層ＢＵＦ２のそれぞれを挿入する。バッファ層ＢＵＦ１およびバッファ層ＢＵＦ２を形成したことにより、バッファ層ＢＵＦ１およびバッファ層ＢＵＦ２の各々の上に形成されるチャネル層ＣＨ１およびチャネル層ＣＨ２のそれぞれに良好なエピタキシャル成長層が得られ、ＨＥＭＴの作製が容易となる。
【００３０】
バッファ層ＢＵＦ１およびバッファ層ＢＵＦ２の各々の材質については、バッファ層ＢＵＦ１およびバッファ層ＢＵＦ２の各々の上に形成される窒化物半導体層であるチャネル層ＣＨ１およびチャネル層ＣＨ２のそれぞれと、電子供給層ＥＳ１および電子供給層ＥＳ２のそれぞれとが、所望の特性を得るために必要な結晶性を有していればよく、特に限定されない。したがって、バッファ層ＢＵＦ１およびバッファ層ＢＵＦ２の各々として、窒化ガリウム（ＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）もしくは窒化アルミニウム（ＡｌＮ）からなる窒化物半導体層、または、これらを積層した積層膜などを用いることができる。また、基板ＳＵＢが窒化ガリウム基板である場合には、バッファ層ＢＵＦ１およびバッファ層ＢＵＦ２の各々を用いなくても、チャネル層ＣＨ１およびチャネル層ＣＨ２のそれぞれの結晶性と、電子供給層ＥＳ１および電子供給層ＥＳ２のそれぞれの結晶性とが保たれる。そのため、基板ＳＵＢとチャネル層ＣＨ１およびチャネル層ＣＨ２の各々との間に、バッファ層ＢＵＦ１およびバッファ層ＢＵＦ２のそれぞれが介在しなくてもよい。
【００３１】
好適には、バッファ層ＢＵＦ２は、バッファ層ＢＵＦ１と同層のバッファ層である。これにより、バッファ層ＢＵＦ１とバッファ層ＢＵＦ２とを同一の工程により形成することができるので、半導体装置の製造工程の工程数を削減することができる。
【００３２】
バッファ層ＢＵＦ１上には、チャネル層ＣＨ１が形成されており、バッファ層ＢＵＦ２上には、チャネル層ＣＨ２が形成されている。チャネル層ＣＨ１およびチャネル層ＣＨ２の各々は、窒化物半導体層からなり、好ましくは、窒化ガリウム（ＧａＮ）からなる。チャネル層ＣＨ１およびチャネル層ＣＨ２の各々の厚さを、例えば１μｍ程度とすることができる。
【００３３】
チャネル層ＣＨ１およびチャネル層ＣＨ２の各々を構成する窒化ガリウムは、好ましくは、アンドープの窒化ガリウム、すなわち、ｎ型の導電性およびｐ型の導電性のいずれをも示さないイントリンシック状態の窒化ガリウム（ｉ−ＧａＮ）である。つまり、チャネル層ＣＨ１およびチャネル層ＣＨ２の各々を構成する窒化ガリウムの導電型は、ｎ型でもなく、ｐ型でもない。あるいは、チャネル層ＣＨ１およびチャネル層ＣＨ２の各々を構成する窒化ガリウムは、ｎ型の半導体でもなく、ｐ型の半導体でもない。また、アンドープの窒化ガリウムには、例えば意図的にドーピングを施さずに成長した窒化ガリウムが含まれる。さらに、チャネル層ＣＨ１およびチャネル層ＣＨ２の各々として、窒化インジウムガリウム（ＩｎＧａＮ）などの窒化物半導体層を用いることができる。
【００３４】
ここで、「半導体がｎ型の導電性を示す」、「半導体の導電型がｎ型である」および「ｎ型の半導体である」とは、その半導体における多数キャリアが電子であることを意味する。また、「半導体がｐ型の導電性を示す」、「半導体の導電型がｐ型である」および「ｐ型の半導体である」とは、その半導体における多数キャリアが正孔であることを意味する。
【００３５】
半導体中にキャリアとして電子と正孔との両者が存在する場合は、電子濃度と正孔濃度との差が、実効的なキャリア濃度となる。本願明細書中では、「多数キャリアが電子である」とは、電子濃度が正孔濃度よりも大きく、かつ、実効的なキャリア濃度が１×１０１５ｃｍ−３よりも大きい状態を意味するものとする。また、「多数キャリアが正孔である」とは、正孔濃度が電子濃度よりも大きく、かつ、実効的なキャリア濃度が１×１０１５ｃｍ−３よりも大きい状態を意味するものとする。
【００３６】
一方、イントリンシック状態とは、電子濃度と正孔濃度とがほぼ等しい状態、または、キャリアとしての電子または正孔が発生していない状態を示す。本願明細書中では、イントリンシック状態とは、実効的なキャリア濃度が１×１０１５ｃｍ−３以下の状態を意味するものとする。
【００３７】
好適には、チャネル層ＣＨ２は、チャネル層ＣＨ１と同層の窒化物半導体層である。これにより、チャネル層ＣＨ１とチャネル層ＣＨ２とを同一の工程により形成することができるので、半導体装置の製造工程の工程数を削減することができる。
【００３８】
チャネル層ＣＨ１上には、電子供給層ＥＳ１が形成されている。電子供給層ＥＳ１は、チャネル層ＣＨ１を構成する窒化物半導体層とは異なる窒化物半導体層からなり、例えばチャネル層ＣＨ１のバンドギャップと異なるバンドギャップを有する窒化物半導体層からなる。好適には、電子供給層ＥＳ１のバンドギャップは、チャネル層ＣＨ１のバンドギャップよりも大きい。
【００３９】
チャネル層ＣＨ２上には、電子供給層ＥＳ２が形成されている。電子供給層ＥＳ２は、チャネル層ＣＨ２を構成する窒化物半導体層とは異なる窒化物半導体層からなり、例えばチャネル層ＣＨ２のバンドギャップと異なるバンドギャップを有する窒化物半導体層からなる。好適には、電子供給層ＥＳ２のバンドギャップは、チャネル層ＣＨ２のバンドギャップよりも大きい。
【００４０】
したがって、チャネル層ＣＨ１およびチャネル層ＣＨ２の各々として窒化ガリウム（ＧａＮ）からなる窒化物半導体層を用いるときは、好適には、電子供給層ＥＳ１および電子供給層ＥＳ２のそれぞれとして窒化アルミニウムガリウム（ＡｌＧａＮ）からなる窒化物半導体層を用いることができる。また、チャネル層ＣＨ１およびチャネル層ＣＨ２の各々として窒化インジウムガリウム（ＩｎＧａＮ）からなる窒化物半導体層を用いるときは、好適には、電子供給層ＥＳ１および電子供給層ＥＳ２のそれぞれとして窒化ガリウムまたは窒化アルミニウムガリウムからなる窒化物半導体層を用いることができる。
【００４１】
具体的には、電子供給層ＥＳ１および電子供給層ＥＳ２の各々として窒化アルミニウムガリウム（ＡｌＧａＮ）からなる窒化物半導体層を用いるとき、電子供給層ＥＳ１および電子供給層ＥＳ２のそれぞれにおけるＡｌの組成比を１５％、すなわちＡｌＧａＮの組成をＡｌ０．１５Ｇａ０．８５Ｎとすることができる。また、電子供給層ＥＳ１および電子供給層ＥＳ２のそれぞれの厚さを１５ｎｍとすることができる。
【００４２】
電子供給層ＥＳ１は、チャネル層ＣＨ１上に直接接して形成されており、チャネル層ＣＨ１と電子供給層ＥＳ１との間には、界面で伝導帯が不連続に変化するヘテロ接合が形成されている。電子供給層ＥＳ２は、チャネル層ＣＨ２上に直接接して形成されており、チャネル層ＣＨ２と電子供給層ＥＳ２との間には、界面で伝導帯が不連続に変化するヘテロ接合が形成されている。電子供給層ＥＳ１および電子供給層ＥＳ２の各々は、キャリア発生領域として機能することができる。また、電子供給層ＥＳ１および電子供給層ＥＳ２の各々には、例えばシリコン（Ｓｉ）などのｎ型不純物が導入されていてもよい。
【００４３】
好適には、電子供給層ＥＳ２は、電子供給層ＥＳ１と同層の窒化物半導体層である。これにより、電子供給層ＥＳ１と電子供給層ＥＳ２とを同一の工程により形成することができるので、半導体装置の製造工程の工程数を削減することができる。
【００４４】
電子供給層ＥＳ１上には、ソース電極ＳＥ１およびドレイン電極ＤＥ１が、互いに離れて形成されており、電子供給層ＥＳ２上には、ソース電極ＳＥ２およびドレイン電極ＤＥ２が、互いに離れて形成されている。ソース電極ＳＥ１およびドレイン電極ＤＥ１は、いずれも導電体からなり、例えばチタン（Ｔｉ）膜と、チタン膜上に形成された金（Ａｕ）膜との積層膜などの金属膜からなる。また、ソース電極ＳＥ２およびドレイン電極ＤＥ２は、いずれも導電体からなり、例えばチタン膜と、チタン膜上に形成された金膜との積層膜などの金属膜からなる。ソース電極ＳＥ１、ソース電極ＳＥ２、ドレイン電極ＤＥ１およびドレイン電極ＤＥ２の各々は、図１の紙面に略垂直な方向に延在している。ソース電極ＳＥ１およびドレイン電極ＤＥ１の各々は、電子供給層ＥＳ１とオーミック接続されており、ソース電極ＳＥ２およびドレイン電極ＤＥ２の各々は、電子供給層ＥＳ２とオーミック接続されている。
【００４５】
好適には、ソース電極ＳＥ２およびドレイン電極ＤＥ２の各々は、ソース電極ＳＥ１およびドレイン電極ＤＥ１のそれぞれを構成する金属膜ＭＦ１と同層の金属膜ＭＦ２からなる（後述する図８参照）。これにより、ソース電極ＳＥ１、ソース電極ＳＥ２、ドレイン電極ＤＥ１およびドレイン電極ＤＥ２を同一の工程により形成することができるので、半導体装置の製造工程の工程数を削減することができる。
【００４６】
ソース電極ＳＥ１とドレイン電極ＤＥ１とで挟まれた電子供給層ＥＳ１上には、ソース電極ＳＥ１およびドレイン電極ＤＥ１のいずれからも離れてゲート電極ＧＥ１が形成されている。また、ソース電極ＳＥ２とドレイン電極ＤＥ２とで挟まれた電子供給層ＥＳ２上には、ソース電極ＳＥ２およびドレイン電極ＤＥ２のいずれからも離れてゲート電極ＧＥ２が形成されている。ゲート電極ＧＥ１およびゲート電極ＧＥ２は、いずれも導電体からなり、例えばニッケル（Ｎｉ）膜と、ニッケル膜上に形成された金（Ａｕ）膜との積層膜などの金属膜からなる。ゲート電極ＧＥ１およびゲート電極ＧＥ２の各々は、図１の紙面に略垂直な方向に延在している。
【００４７】
ゲート電極ＧＥ１は、好適には、電子供給層ＥＳ１とショットキー接続されており、ゲート電極ＧＥ２は、好適には、電子供給層ＥＳ２とショットキー接続されている。これにより、ショットキー障壁を越えてゲート電極ＧＥ１と電子供給層ＥＳ１との間で電流が流れにくくなるため、トランジスタＴＲ１におけるゲートリーク電流を低減することができる。また、ショットキー障壁を越えてゲート電極ＧＥ２と電子供給層ＥＳ２との間で電流が流れにくくなるため、トランジスタＴＲ２におけるゲートリーク電流を低減することができる。
【００４８】
なお、例えばゲート電極ＧＥ１およびゲート電極ＧＥ２の各々の耐圧を向上させるために、電子供給層ＥＳ１とゲート電極ＧＥ１との間、および、電子供給層ＥＳ２とゲート電極ＧＥ２との間に、例えば窒化ガリウム（ＧａＮ）からなるキャップ層を形成してもよい。また、ソース電極ＳＥ１およびドレイン電極ＤＥ１の各々のオーミックコンタクト性を向上させるために、ソース電極ＳＥ１およびドレイン電極ＤＥ１の各々と電子供給層ＥＳ１との間に、ｎ型の導電性を示す半導体として、例えばｎ型の窒化ガリウム（ＧａＮ）からなるキャップ層を形成してもよい。さらに、ソース電極ＳＥ２およびドレイン電極ＤＥ２の各々のオーミックコンタクト性を向上させるために、ソース電極ＳＥ２およびドレイン電極ＤＥ２の各々と電子供給層ＥＳ２との間に、ｎ型の導電性を示す半導体として、例えばｎ型の窒化ガリウムからなるキャップ層を形成してもよい。
【００４９】
本実施の形態１では、領域ＡＲ１で、チャネル層ＣＨ１のうち、ゲート電極ＧＥ１の裏面ＢＳ側に位置し、かつ、電子供給層ＥＳ１から離れた部分に、ｐ型の半導体領域ＰＳが形成されている。すなわち、ｐ型の半導体領域ＰＳは、ゲート電極ＧＥ１下のチャネル層ＣＨ１内に、電子供給層ＥＳ１の下面から離れて形成されている。これにより、電子供給層ＥＳ１上のゲート電極ＧＥ１の構造と、電子供給層ＥＳ２上のゲート電極ＧＥ２の構造とを同一にすることができるので、トランジスタＴＲ１およびトランジスタＴＲ２の各々の特性のばらつきを低減することができる。
【００５０】
前述したように、チャネル層ＣＨ１が、イントリンシック状態の窒化ガリウム（ｉ−ＧａＮ）からなるとき、ｐ型の半導体領域ＰＳは、ｐ型不純物として、例えばマグネシウム（Ｍｇ）が導入されることで、形成されている。また、ｐ型の半導体領域ＰＳにおけるｐ型の不純物濃度、すなわちマグネシウムの不純物濃度を、例えば１×１０１９ｃｍ−３とすることができる。
【００５１】
ここで、ｐ型の半導体領域ＰＳの上面と電子供給層ＥＳ１の下面との基板ＳＵＢの厚さ方向の距離を距離ＤＳ１とする。このとき、距離ＤＳ１、電子供給層ＥＳ１の組成、および、ｐ型の半導体領域ＰＳにおけるｐ型の不純物濃度を調整することで、半導体装置を、ノーマリオフ型のＨＥＭＴすなわち電界効果トランジスタとして動作させることができる。すなわち、チャネル層ＣＨ１のうち電子供給層ＥＳ１との界面近傍にポテンシャル井戸を形成して２次元電子ガスを形成するために、ｐ型の半導体領域ＰＳを電子供給層ＥＳ１と離れて形成し、ｐ型の半導体領域ＰＳと電子供給層ＥＳ１とを接触させないようにする。一方、チャネル層ＣＨ１における２次元電子ガスの濃度を、ノーマリオフ型のＨＥＭＴを実現するために必要な程度まで下げるために、ｐ型の半導体領域ＰＳを、電子供給層ＥＳ１に近づけるようにする。
【００５２】
具体的な距離ＤＳ１の好適な範囲は、電子供給層ＥＳ１の組成と、ｐ型の半導体領域ＰＳにおけるｐ型の不純物濃度とに応じて決定される。例えば、窒化アルミニウムガリウムからなる電子供給層ＥＳ１の組成をＡｌ０．１５Ｇａ０．８５Ｎとし、ｐ型の不純物濃度を１×１０１９ｃｍ−３とするとき、好適には、距離ＤＳ１を５０〜２００ｎｍとすることができ、より好適には、距離ＤＳ１を１００ｎｍとすることができる。
【００５３】
また、ｐ型の半導体領域ＰＳは、平面視において、ゲート電極ＧＥ１が形成された領域内に形成されている。すなわち、ｐ型の半導体領域ＰＳが形成されている部分のゲート長方向の長さは、ゲート長以下である。
【００５４】
なお、本願明細書では、「平面視において」とは、基板ＳＵＢの表面ＴＳに垂直な方向から見た場合を意味する。
【００５５】
また、本願明細書では、第１半導体領域が第２領域内に形成されるとは、平面視において、第１半導体領域が第２領域の内部に位置することを意味する。しかし、第１半導体領域の一部が第２領域の外部にはみ出さなければよいので、本願明細書において、第１半導体領域が第２領域内に形成される、というとき、平面視において、第１半導体領域が第２領域と同一の領域であってもよい。したがって、例えばゲート電極ＧＥ１のゲート長を５００ｎｍとするとき、ｐ型の半導体領域ＰＳが形成されている部分のゲート長方向の長さを５００ｎｍとすることができる。
【００５６】
これにより、ゲート電極ＧＥ１に電圧を印加していないときに、チャネル層ＣＨ１のうち２次元電子ガスが形成されない領域が、ゲート電極ＧＥ１からソース電極ＳＥ１側およびドレイン電極ＤＥ１側にあまり広がらないようにすることができる。そのため、トランジスタＴＲ１をノーマリオフ型のＨＥＭＴとして動作させつつ、トランジスタＴＲ１のオン状態のときの抵抗、すなわちオン抵抗を低減することができる。
【００５７】
好適には、トランジスタＴＲ１は、基板ＳＵＢの裏面ＢＳから基板ＳＵＢを貫通してチャネル層ＣＨ１に達する開口部ＯＰ１を有する。そして、ｐ型の半導体領域ＰＳは、チャネル層ＣＨ１のうち、開口部ＯＰ１の底部に露出した部分に形成されている。これにより、半導体装置を製造する際に、基板ＳＵＢの裏面ＢＳ側から開口部ＯＰ１の底部に露出したチャネル層ＣＨ１に、容易にｐ型不純物を導入することができる。したがって、エンハンスメントモードＦＥＴとしてのトランジスタＴＲ１のゲート電極ＧＥ１の構造を、デプレッションモードＦＥＴとしてのトランジスタＴＲ２のゲート電極ＧＥ２の構造と同一にしつつ、トランジスタＴＲ１を容易に製造することができる。
【００５８】
なお、ｐ型の半導体領域ＰＳが形成された後の構造としては、開口部ＯＰ１は、基板ＳＵＢの裏面ＢＳから基板ＳＵＢを貫通してｐ型の半導体領域ＰＳに達することになる。
【００５９】
さらに好適には、開口部ＯＰ１は、チャネル層ＣＨ１のうち、平面視において、ゲート電極ＧＥ１が形成された領域内で、基板ＳＵＢの裏面ＢＳから基板ＳＵＢを貫通してチャネル層ＣＨ１に達する。そして、ｐ型の半導体領域ＰＳは、チャネル層ＣＨ１のうち、平面視において、開口部ＯＰ１がチャネル層ＣＨ１に達する領域内に形成されている。これにより、チャネル層ＣＨ１のうち、平面視において、ゲート電極ＧＥ１が形成された領域内で、ｐ型の半導体領域ＰＳを形成することができる。したがって、トランジスタＴＲ１をノーマリオフ型のＨＥＭＴとして動作させつつ、トランジスタＴＲ１のオン抵抗を低減することができる。
【００６０】
なお、本実施の形態１では、後述する実施の形態４と異なり、ｐ型の半導体領域ＰＳの上部を除き、ｐ型の半導体領域ＰＳの幅は、ｐ型の半導体領域ＰＳの厚さ方向に沿って一様であるものとする。
【００６１】
また、トランジスタＴＲ１は、開口部ＯＰ１に埋め込まれた導電膜からなり、開口部ＯＰ１の底部に露出したｐ型の半導体領域ＰＳと電気的に接続された導電体層ＣＬ１を有する。導電膜は、例えば開口部ＯＰ１の底面および側面に順次形成されたニッケル（Ｎｉ）膜、白金（Ｐｔ）膜および金（Ａｕ）膜からなる。これにより、トランジスタＴＲ１で発生した熱を、裏面ＢＳ側に容易に伝達することができるので、トランジスタＴＲ１を安定して動作させることができる。
【００６２】
なお、図１に示すように、基板ＳＵＢの裏面ＢＳには、金属膜ＢＭが形成されていてもよく、導電体層ＣＬ１が、金属膜ＢＭと一体で形成されていてもよい。このとき金属膜ＢＭは、例えば基板ＳＵＢの裏面ＢＳに順次形成されたニッケル（Ｎｉ）膜、白金（Ｐｔ）膜および金（Ａｕ）膜からなる。これにより、トランジスタＴＲ１で発生した熱を、導電体層ＣＬ１を介して金属膜ＢＭで容易に放熱することができるので、トランジスタＴＲ１をさらに安定して動作させることができる。また、導電体層ＣＬ１および金属膜ＢＭを、例えばソース電極ＳＥ１と等電位にすることができる。これにより、ソース電極ＳＥ１とドレイン電極ＤＥ１との間に高電圧を印加したときにｐ型の半導体領域ＰＳの内部で生じた正孔、すなわちトランジスタＴＲ１で生じた正孔を、ｐ型の半導体領域ＰＳの内部で蓄積することなく容易に除去することができるので、トランジスタＴＲ１の耐圧を向上させることができる。
【００６３】
＜半導体装置の動作＞
次に、本実施の形態１の半導体装置の動作について説明する。ここでは、ｐ型の半導体領域ＰＳを有しないトランジスタＴＲ２がデプレッションモードＦＥＴ、すなわちノーマリオン型デバイスとして動作し、ｐ型の半導体領域ＰＳを有するトランジスタＴＲ１がエンハンスメントモードＦＥＴ、すなわちノーマリオフ型デバイスとして動作する点について説明する。
【００６４】
図１に示す、ＨＥＭＴとしてのトランジスタＴＲ２においては、チャネル層ＣＨ２の電子供給層ＥＳ２との界面近傍に、２次元電子ガス２ＤＥＧが形成される。具体的には、チャネル層ＣＨ２を構成する例えば窒化ガリウム（ＧａＮ）のバンドギャップと、電子供給層ＥＳ２を構成する例えば窒化アルミニウムガリウム（ＡｌＧａＮ）のバンドギャップとは、相違している。このため、バンドギャップの相違に基づく伝導帯オフセットの影響により、チャネル層ＣＨ２の電子供給層ＥＳ２との界面近傍に、底のエネルギーがフェルミ準位よりも低いポテンシャル井戸が形成される。その結果、ゲート電極ＧＥ２に電圧を印加していないときに、チャネル層ＣＨ２の電子供給層ＥＳ２との界面近傍に２次元電子ガス２ＤＥＧが形成され、トランジスタＴＲ２は、ノーマリオン型デバイスとして動作する。なお、図１において、２次元電子ガス２ＤＥＧは、破線で模式的に示してある。
【００６５】
ここで、ＨＥＭＴとしてのトランジスタＴＲ１は、ゲート電極ＧＥ１下のチャネル層ＣＨ１内にｐ型の半導体領域ＰＳを有する点を除き、トランジスタＴＲ２と同様の構造を有する。そのため、チャネル層ＣＨ１のうちゲート電極ＧＥ１下の部分以外の部分では、チャネル層ＣＨ１の電子供給層ＥＳ１との界面近傍に、２次元電子ガス２ＤＥＧが形成される。しかし、トランジスタＴＲ１では、ゲート電極ＧＥ１下のチャネル層ＣＨ１内に、電子供給層ＥＳ１と離れてｐ型の半導体領域ＰＳが形成されることで、ゲート電極ＧＥ１下では、チャネル層ＣＨ１の伝導帯のエネルギーが上昇する。その結果、チャネル層ＣＨ１のうち電子供給層ＥＳ１との界面近傍に形成されるポテンシャル井戸のエネルギーがフェルミ準位よりも高くなり、ゲート電極ＧＥ１に電圧を印加していないときに、ゲート電極ＧＥ１下のチャネル層ＣＨ１内に、２次元電子ガス２ＤＥＧが形成されないようにすることができる。これにより、トランジスタＴＲ１は、ノーマリオフ型デバイスとして動作する。
【００６６】
＜半導体装置の製造方法＞
次に、本実施の形態１の半導体装置の製造方法について説明する。図２〜図９は、実施の形態１の半導体装置の製造工程中の要部断面図である。
【００６７】
初めに、図２に示すように、例えば、（１１１）面が露出しているシリコンからなる半導体基板である基板ＳＵＢ上に、例えば有機金属気相成長（Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法により、複数の半導体層を積層する。基板ＳＵＢは、表面ＴＳおよび裏面ＢＳを有する。
【００６８】
まず、基板ＳＵＢの表面ＴＳ側の領域ＡＲ１で、基板ＳＵＢの表面ＴＳ上に、アンドープの窒化ガリウム（ＧａＮ）からなるバッファ層ＢＵＦ１を形成し、基板ＳＵＢの表面ＴＳ側の領域ＡＲ２で、基板ＳＵＢの表面ＴＳ上に、バッファ層ＢＵＦ１と同層のバッファ層ＢＵＦ２を形成する。バッファ層ＢＵＦ１およびバッファ層ＢＵＦ２の各々の膜厚は、例えば１μｍ程度とすることができる。
【００６９】
次に、バッファ層ＢＵＦ１上に、例えばアンドープの窒化ガリウム（ＧａＮ）からなる窒化物半導体層であるチャネル層ＣＨ１を、エピタキシャル成長により形成し、バッファ層ＢＵＦ２上に、チャネル層ＣＨ１と同層の窒化物半導体層であるチャネル層ＣＨ２を、エピタキシャル成長により形成する。チャネル層ＣＨ１およびチャネル層ＣＨ２の各々の膜厚は、例えば１μｍ程度とすることができる。
【００７０】
次に、チャネル層ＣＨ１上に、例えばアンドープの窒化アルミニウムガリウム（ＡｌＧａＮ）からなる窒化物半導体層である電子供給層ＥＳ１を、エピタキシャル成長により形成し、チャネル層ＣＨ２上に、電子供給層ＥＳ１と同層の窒化物半導体である電子供給層ＥＳ２を、エピタキシャル成長により形成する。電子供給層ＥＳ１および電子供給層ＥＳ２の各々の膜厚は、例えば１５ｎｍ程度とすることができる。
【００７１】
このようにして、図２に示すように、領域ＡＲ１で、基板ＳＵＢ上に、バッファ層ＢＵＦ１、チャネル層ＣＨ１および電子供給層ＥＳ１からなる半導体層構造が形成され、領域ＡＲ２で、基板ＳＵＢ上に、バッファ層ＢＵＦ２、チャネル層ＣＨ２および電子供給層ＥＳ２からなる半導体層構造が形成される。これらの半導体層構造は、［０００１］結晶軸（Ｃ軸）方向に積層するＩＩＩ族面成長により形成される。また、これらの半導体層構造が形成された後、領域ＡＲ１で、電子供給層ＥＳ１上に、トランジスタＴＲ１およびｐ型の半導体領域ＰＳを形成するためのマークパターンを形成し、領域ＡＲ２で、電子供給層ＥＳ２上に、トランジスタＴＲ２を形成するためのマークパターンを形成する。
【００７２】
なお、チャネル層ＣＨ１の電子供給層ＥＳ１との界面近傍に、２次元電子ガス２ＤＥＧが形成され、チャネル層ＣＨ２の電子供給層ＥＳ２との界面近傍に、２次元電子ガス２ＤＥＧが形成される。
【００７３】
次に、図３および図４に示すように、領域ＡＲ１で、基板ＳＵＢの裏面ＢＳから基板ＳＵＢを貫通してチャネル層ＣＨ１に達する開口部ＯＰ１を形成する。
【００７４】
まず、領域ＡＲ１および領域ＡＲ２で、基板ＳＵＢの裏面ＢＳ側を研削し、基板ＳＵＢを、例えば１５０μｍ程度に薄化する。次に、領域ＡＲ１および領域ＡＲ２で、基板ＳＵＢの裏面ＢＳにフォトレジストを塗布してレジスト膜（図示は省略）を形成した後、パターン露光を行い、現像することで、領域ＡＲ１で、レジスト膜を貫通して基板ＳＵＢの裏面ＢＳに達する開口部を形成する。そして、例えば六フッ化硫黄（ＳＦ６）ガスをエッチングガスとして用いたドライエッチングにより、図３に示すように、基板ＳＵＢの裏面ＢＳから基板ＳＵＢを貫通してバッファ層ＢＵＦ１に達する開口部ＯＰ１１を形成し、レジスト膜を除去する。
【００７５】
次に、再び基板ＳＵＢの裏面ＢＳにフォトレジストを塗布して、領域ＡＲ１でレジスト膜ＲＲ１を形成し、領域ＡＲ２でレジスト膜ＲＲ２を形成する。次に、ｐ型の半導体領域ＰＳ（後述する図５参照）を形成する領域に、例えばｐ型の半導体領域ＰＳを形成するためのマークパターンを用いて両面露光機によりパターン露光を行い、現像することで、レジスト膜ＲＲ１を貫通してバッファ層ＢＵＦ１に達する開口部ＯＰ１３を形成する。そして、例えば三塩化ホウ素（ＢＣｌ３）ガスをエッチングガスとして用いたドライエッチングにより、図４に示すように、レジスト膜ＲＲ１に形成された開口部ＯＰ１３の底部に露出したバッファ層ＢＵＦ１を貫通してチャネル層ＣＨ１に達する開口部ＯＰ１２を形成する。これにより、基板ＳＵＢの裏面ＢＳに形成された開口部ＯＰ１１と、開口部ＯＰ１１の底部に形成された開口部ＯＰ１２とからなる開口部ＯＰ１が形成される。
【００７６】
好適には、開口部ＯＰ１３および開口部ＯＰ１２は、平面視において、ゲート電極ＧＥ１（図１参照）が形成される領域内に形成されている。これにより、ｐ型の半導体領域ＰＳ（後述する図５参照）を、平面視において、ゲート電極ＧＥ１（図１参照）が形成される領域内に形成することができる。
【００７７】
なお、図４に示す例では、開口部ＯＰ１１の開口幅ＷＴ１は、開口部ＯＰ１２の開口幅ＷＴ２よりも大きくなっている。しかし、開口部ＯＰ１１の開口幅ＷＴ１は、開口部ＯＰ１２の開口幅ＷＴ２よりも大きくなくてもよく、開口部ＯＰ１１の開口幅ＷＴ１は、開口部ＯＰ１２の開口幅ＷＴ２と等しくてもよい。
【００７８】
次に、図５に示すように、ｐ型の半導体領域ＰＳを形成する。例えばイオン注入法により、チャネル層ＣＨ１のうち開口部ＯＰ１の底部に露出した部分にｐ型不純物を導入することで、ｐ型の半導体領域ＰＳを形成する。
【００７９】
具体的には、パターニングされたレジスト膜ＲＲ１（図４参照）をマスクとしたイオン注入を行って、チャネル層ＣＨ１のうち開口部ＯＰ１の底部に露出した部分に基板ＳＵＢの裏面ＢＳ側から例えばマグネシウム（Ｍｇ）などのｐ型不純物を注入する。注入されるイオンのエネルギーを調整することで、例えばチャネル層ＣＨ１のうち電子供給層ＥＳ１から基板ＳＵＢの厚さ方向に距離ＤＳ１だけ離れた位置まで、ｐ型不純物としてのイオンを注入することができる。また、前述したように、距離ＤＳ１を、例えば１００ｎｍとすることができる。その後、レジスト膜ＲＲ１（図４参照）およびレジスト膜ＲＲ２（図４参照）を除去し、例えば８５０℃程度の温度で２０分程度の時間の間、熱処理を行って、注入されたｐ型不純物を活性化させることで、ｐ型の半導体領域ＰＳを形成することができる。
【００８０】
これにより、チャネル層ＣＨ１のうちｐ型の半導体領域ＰＳ上の部分では、チャネル層ＣＨ１の電子供給層ＥＳ１との界面近傍に形成されていた２次元電子ガス２ＤＥＧの濃度が減少するか、または、０になる。
【００８１】
あるいは、イオン注入法に代え、例えば酸化マグネシウム（ＭｇＯ）などの金属酸化物を、開口部ＯＰ１の底部に露出したチャネル層ＣＨ１の表面に形成し、熱処理することでチャネル層ＣＨ１の内部にマグネシウムを拡散させる拡散法を用いることもできる。
【００８２】
なお、ｐ型の半導体領域ＰＳが形成された後の構造としては、開口部ＯＰ１は、基板ＳＵＢの裏面ＢＳから基板ＳＵＢを貫通してｐ型の半導体領域ＰＳに達することになる。
【００８３】
次に、図６に示すように、領域ＡＲ１で、開口部ＯＰ１に埋め込まれた導電体層ＣＬ１を形成し、領域ＡＲ１および領域ＡＲ２で、基板ＳＵＢの裏面ＢＳに金属膜ＢＭを形成する。具体的には、開口部ＯＰ１の内部に、ニッケル（Ｎｉ）膜、白金（Ｐｔ）膜および金（Ａｕ）膜を順次形成することで、開口部ＯＰ１に埋め込まれた導電体層ＣＬ１を形成する。また、領域ＡＲ１および領域ＡＲ２で、基板ＳＵＢの裏面ＢＳに、ニッケル膜、白金膜および金膜を順次形成することで、金属膜ＢＭを形成する。
【００８４】
次に、図７〜図９および図１に示すように、領域ＡＲ１で、ソース電極ＳＥ１、ドレイン電極ＤＥ１およびゲート電極ＧＥ１を形成し、領域ＡＲ２で、ソース電極ＳＥ２、ドレイン電極ＤＥ２およびゲート電極ＧＥ２を形成する。
【００８５】
まず、図７に示すように、領域ＡＲ１で、電子供給層ＥＳ１上にレジスト膜ＦＲ１を形成し、領域ＡＲ２で、電子供給層ＥＳ２上にレジスト膜ＦＲ１と同層のレジスト膜ＦＲ２を形成する。そして、レジスト膜ＦＲ１およびレジスト膜ＦＲ２に対して露光・現像処理を施すことにより、レジスト膜ＦＲ１およびレジスト膜ＦＲ２をパターニングする。レジスト膜ＦＲ１のパターニングは、ソース電極ＳＥ１およびドレイン電極ＤＥ１が形成される領域が露出されるように行われ、レジスト膜ＦＲ２のパターニングは、ソース電極ＳＥ２およびドレイン電極ＤＥ２が形成される領域が露出されるように行われる。
【００８６】
次に、パターニングされたレジスト膜ＦＲ１上に、金属膜ＭＦ１を形成し、パターニングされたレジスト膜ＦＲ２上に、金属膜ＭＦ１と同層の金属膜ＭＦ２を形成する。これにより、領域ＡＲ１では、ソース電極ＳＥ１およびドレイン電極ＤＥ１が形成される領域において、電子供給層ＥＳ１上に、直接、金属膜ＭＦ１が形成され、領域ＡＲ１のうちその他の領域では、レジスト膜ＦＲ１上に金属膜ＭＦ１が形成される。また、領域ＡＲ２では、ソース電極ＳＥ２およびドレイン電極ＤＥ２が形成される領域において、電子供給層ＥＳ２上に、直接、金属膜ＭＦ２が形成され、領域ＡＲ２のうちその他の領域では、レジスト膜ＦＲ２上に金属膜ＭＦ２が形成される。
【００８７】
金属膜ＭＦ１および金属膜ＭＦ２は、例えば、チタン（Ｔｉ）膜と、チタン膜上に形成されたアルミニウム（Ａｌ）膜と、アルミニウム膜上に形成されたニッケル（Ｎｉ）膜と、ニッケル膜上に形成された金（Ａｕ）膜から構成される。このような構成からなる金属膜を、Ｔｉ／Ａｌ／Ｎｉ／Ａｕと表記するものとする。金属膜ＭＦ１および金属膜ＭＦ２は、例えば、蒸着法により形成することができる。
【００８８】
次に、図８に示すように、領域ＡＲ１で、レジスト膜ＦＲ１をリフトオフし、領域ＡＲ２で、レジスト膜ＦＲ２をリフトオフする。すると、領域ＡＲ１では、レジスト膜ＦＲ１と、レジスト膜ＦＲ１上に形成されている金属膜ＭＦ１が除去され、電子供給層ＥＳ１上に直接接触するように形成されている金属膜ＭＦ１だけが残存する。また、領域ＡＲ２では、レジスト膜ＦＲ２と、レジスト膜ＦＲ２上に形成されている金属膜ＭＦ２が除去され、電子供給層ＥＳ２上に直接接触するように形成されている金属膜ＭＦ２だけが残存する。
【００８９】
これにより、領域ＡＲ１では、電子供給層ＥＳ１と直接接触する金属膜ＭＦ１からなるソース電極ＳＥ１およびドレイン電極ＤＥ１を形成することができ、領域ＡＲ２では、電子供給層ＥＳ２と直接接触する金属膜ＭＦ２からなるソース電極ＳＥ２およびドレイン電極ＤＥ２を形成することができる。領域ＡＲ１では、ソース電極ＳＥ１とドレイン電極ＤＥ１とは、互いに離れて配置され、領域ＡＲ２では、ソース電極ＳＥ２とドレイン電極ＤＥ２とは、互いに離れて配置される。その後、基板ＳＵＢに対して、熱処理を施すことにより、ソース電極ＳＥ１およびドレイン電極ＤＥ１の各々と、チャネル層ＣＨ１とをオーミック接触させ、ソース電極ＳＥ２およびドレイン電極ＤＥ２の各々と、チャネル層ＣＨ２とをオーミック接触させる。
【００９０】
次に、図９に示すように、領域ＡＲ１で、ソース電極ＳＥ１およびドレイン電極ＤＥ１の表面を含めて電子供給層ＥＳ１上に、レジスト膜ＦＲ３を形成し、領域ＡＲ２で、ソース電極ＳＥ２およびドレイン電極ＤＥ２の表面を含めて電子供給層ＥＳ２上に、レジスト膜ＦＲ３と同層のレジスト膜ＦＲ４を形成する。そして、レジスト膜ＦＲ３およびレジスト膜ＦＲ４に対して露光・現像処理を施すことにより、レジスト膜ＦＲ３およびレジスト膜ＦＲ４をパターニングする。レジスト膜ＦＲ３のパターニングは、ゲート電極ＧＥ１が形成される領域が露出されるように行われ、レジスト膜ＦＲ４のパターニングは、ゲート電極ＧＥ２が形成される領域が露出されるように行われる。
【００９１】
次に、パターニングされたレジスト膜ＦＲ３上に、金属膜ＭＦ３を形成し、パターニングされたレジスト膜ＦＲ４上に、金属膜ＭＦ３と同層の金属膜ＭＦ４を形成する。これにより、領域ＡＲ１では、ゲート電極ＧＥ１が形成される領域において、電子供給層ＥＳ１上に、直接、金属膜ＭＦ３が形成され、領域ＡＲ１のうちその他の領域では、レジスト膜ＦＲ３上に金属膜ＭＦ３が形成される。また、領域ＡＲ２では、ゲート電極ＧＥ２が形成される領域において、電子供給層ＥＳ２上に、直接、金属膜ＭＦ４が形成され、領域ＡＲ２のうちその他の領域では、レジスト膜ＦＲ４上に金属膜ＭＦ４が形成される。
【００９２】
金属膜ＭＦ３および金属膜ＭＦ４は、例えば、ニッケル（Ｎｉ）膜と、ニッケル膜上に形成された金（Ａｕ）膜から構成される。このような構成からなる金属膜を、Ｎｉ／Ａｕと表記するものとする。金属膜ＭＦ３および金属膜ＭＦ４は、例えば、蒸着法により形成することができる。
【００９３】
その後、領域ＡＲ１で、レジスト膜ＦＲ３をリフトオフし、領域ＡＲ２で、レジスト膜ＦＲ４をリフトオフする。すると、領域ＡＲ１では、レジスト膜ＦＲ３と、レジスト膜ＦＲ３上に形成されている金属膜ＭＦ３が除去され、電子供給層ＥＳ１上に直接接触するように形成されている金属膜ＭＦ３だけが残存する。また、領域ＡＲ２では、レジスト膜ＦＲ４と、レジスト膜ＦＲ４上に形成されている金属膜ＭＦ４が除去され、電子供給層ＥＳ２上に直接接触するように形成されている金属膜ＭＦ４だけが残存する。
【００９４】
これにより、領域ＡＲ１では、電子供給層ＥＳ１と直接接触する金属膜ＭＦ３からなるゲート電極ＧＥ１（図１参照）を形成することができ、領域ＡＲ２では、電子供給層ＥＳ２と直接接触する金属膜ＭＦ４からなるゲート電極ＧＥ２（図１参照）を形成することができる。領域ＡＲ１では、ゲート電極ＧＥ１は、ソース電極ＳＥ１およびドレイン電極ＤＥ１とで挟まれた電子供給層ＥＳ１上に、ソース電極ＳＥ１およびドレイン電極ＤＥ１のいずれからも離れて配置される。領域ＡＲ２では、ゲート電極ＧＥ２は、ソース電極ＳＥ２およびドレイン電極ＤＥ２とで挟まれた電子供給層ＥＳ２上に、ソース電極ＳＥ２およびドレイン電極ＤＥ２のいずれからも離れて配置される。また、好適には、ゲート電極ＧＥ１が形成される領域内にｐ型の半導体領域ＰＳが配置されるように、ゲート電極ＧＥ１を形成する。
【００９５】
その後、図示は省略するが、デバイス間の素子分離を図るため、窒素（Ｎ）などのイオン注入法により、素子分離領域を形成する。以上のようにして、図１に示すように、領域ＡＲ１で、トランジスタＴＲ１を製造し、領域ＡＲ２で、トランジスタＴＲ２を製造することができる。
【００９６】
＜ゲート電極周辺の構造を変えたＥ／Ｄ構成について＞
図１０は、比較例１の半導体装置の要部断面図である。
【００９７】
図１０に示すように、比較例１の半導体装置も、実施の形態１の半導体装置と同様に、電界効果トランジスタとしてのＨＥＭＴであるトランジスタＴＲ１０１およびトランジスタＴＲ１０２を備えている。トランジスタＴＲ１０１は、エンハンスメントモードＦＥＴ、すなわちノーマリオフ型の電界効果トランジスタであり、トランジスタＴＲ１０２は、デプレッションモードＦＥＴ、すなわちノーマリオン型の電界効果トランジスタである。
【００９８】
トランジスタＴＲ１０１は、実施の形態１のトランジスタＴＲ１と同様に、領域ＡＲ１で、基板ＳＵＢ上に形成されたバッファ層ＢＵＦ１と、バッファ層ＢＵＦ１上に形成された窒化物半導体層からなるチャネル層ＣＨ１と、チャネル層ＣＨ１上に形成された窒化物半導体層からなる電子供給層ＥＳ１とを有する。
【００９９】
一方、トランジスタＴＲ１０１は、実施の形態１のトランジスタＴＲ１と異なり、ｐ型の半導体領域ＰＳ（図１参照）を有しておらず、電子供給層ＥＳ１上に形成された窒化物半導体層からなるキャップ層ＣＰ１０１を有する。そのため、ソース電極ＳＥ１、ドレイン電極ＤＥ１およびゲート電極ＧＥ１は、キャップ層ＣＰ１０１上に形成されている。
【０１００】
トランジスタＴＲ１０２は、実施の形態１のトランジスタＴＲ２と同様に、領域ＡＲ２で、基板ＳＵＢ上に形成されたバッファ層ＢＵＦ２と、バッファ層ＢＵＦ２上に形成された窒化物半導体層からなるチャネル層ＣＨ２と、チャネル層ＣＨ２上に形成された窒化物半導体層からなる電子供給層ＥＳ２とを有する。
【０１０１】
一方、トランジスタＴＲ１０２は、実施の形態１のトランジスタＴＲ２と異なり、電子供給層ＥＳ２上に形成された窒化物半導体層からなるキャップ層ＣＰ１０２と、キャップ層１０２上に形成されたゲート絶縁膜ＧＩ１０２とを有する。また、ソース電極ＳＥ２およびドレイン電極ＤＥ２は、キャップ層ＣＰ１０２上に形成されており、ゲート電極ＧＥ２は、キャップ層ＣＰ１０２上にゲート絶縁膜ＧＩ１０２を介して形成されている。
【０１０２】
トランジスタＴＲ１０１では、電子供給層ＥＳ１とゲート電極ＧＥ１との間にキャップ層ＣＰ１０１を形成し、チャネル層ＣＨ１のうち電子供給層ＥＳ１との界面近傍に形成される２次元電子ガスの濃度を減少させる。これにより、トランジスタＴＲ１０１をエンハンスメントモードＦＥＴとして動作させる。
【０１０３】
また、トランジスタＴＲ１０２では、トランジスタＴＲ１０１と同様に、電子供給層ＥＳ２とゲート電極ＧＥ２との間にキャップ層ＣＰ１０２を形成し、チャネル層ＣＨ２のうち電子供給層ＥＳ２との界面近傍に形成される２次元電子ガスの濃度を減少させる。しかし、トランジスタＴＲ１０２では、トランジスタＴＲ１０１と異なり、キャップ層ＣＰ１０２とゲート電極ＧＥ２との間にゲート絶縁膜ＧＩ１０２が形成されているため、チャネルを変調するためには、ゲート電極ＧＥ１よりも高いゲート電圧が必要になる。これにより、トランジスタＴＲ１０２をデプレッションモードＦＥＴとして動作させる。
【０１０４】
図１１は、比較例２の半導体装置の要部断面図である。
【０１０５】
図１１に示すように、比較例２の半導体装置も、実施の形態１の半導体装置と同様に、電界効果トランジスタとしてのＨＥＭＴであるトランジスタＴＲ２０１およびトランジスタＴＲ２０２を備えている。トランジスタＴＲ２０１は、エンハンスメントモードＦＥＴ、すなわちノーマリオフ型の電界効果トランジスタであり、トランジスタＴＲ２０２は、デプレッションモードＦＥＴ、すなわちノーマリオン型の電界効果トランジスタである。
【０１０６】
トランジスタＴＲ２０１は、実施の形態１のトランジスタＴＲ１と異なり、ｐ型の半導体領域ＰＳ（図１参照）を有していない。トランジスタＴＲ２０１は、領域ＡＲ１で、基板ＳＵＢ上に形成されたバッファ層ＢＵＦ１と、バッファ層ＢＵＦ１上に形成されたイントリンシック状態の窒化物半導体層ＮＩ２０１と、窒化物半導体層ＮＩ２０１上に形成されたチャネル層ＣＨ２０１とを有する。また、トランジスタＴＲ２０１は、チャネル層ＣＨ２０１上に形成され、高いｎ型不純物濃度を有する窒化物半導体層ＮＮ２０１を有する。
【０１０７】
トランジスタＴＲ２０１では、ソース電極ＳＥ１およびドレイン電極ＤＥ１は、窒化物半導体層ＮＮ２０１上に形成されている。ソース電極ＳＥ１とドレイン電極ＤＥ１との間の窒化物半導体層ＮＮ２０１には、窒化物半導体層ＮＮ２０１を貫通してチャネル層ＣＨ２０１に達する開口部ＯＰ２０１が形成されている。そして、ゲート電極ＧＥ１は、開口部ＯＰ２０１の底面に露出したチャネル層ＣＨ２０１上に形成されている。
【０１０８】
トランジスタＴＲ２０２は、領域ＡＲ２で、基板ＳＵＢ上に形成されたバッファ層ＢＵＦ２と、バッファ層ＢＵＦ２上に形成されたイントリンシック状態の窒化物半導体層ＮＩ２０２と、窒化物半導体層ＮＩ２０２上に形成されたチャネル層ＣＨ２０２とを有する。また、トランジスタＴＲ２０２は、チャネル層ＣＨ２０２上に形成され、高いｎ型不純物濃度を有する窒化物半導体層ＮＮ２０２を有する。
【０１０９】
トランジスタＴＲ２０２では、ソース電極ＳＥ２およびドレイン電極ＤＥ２は、窒化物半導体層ＮＮ２０２上に形成されている。ソース電極ＳＥ２とドレイン電極ＤＥ２との間の窒化物半導体層ＮＮ２０２には、窒化物半導体層ＮＮ２０２を貫通してチャネル層ＣＨ２０２に達する開口部ＯＰ２０２が形成されている。そして、ゲート電極ＧＥ２は、開口部ＯＰ２０２の底面に露出したチャネル層ＣＨ２０２上に形成されている。
【０１１０】
比較例２では、開口部ＯＰ２０２の底面の深さ位置が開口部ＯＰ２０１の底面の深さ位置よりも上方になるようにし、ゲート電極ＧＥ２の下のチャネル層ＣＨ２０２の厚さが、ゲート電極ＧＥ１の下のチャネル層ＣＨ２０１の厚さよりも大きくなるようにしている。これにより、トランジスタＴＲ２０１をエンハンスメントモードＦＥＴとして動作させ、トランジスタＴＲ２０２をデプレッションモードＦＥＴとして動作させる。
【０１１１】
図１２は、比較例３の半導体装置の要部断面図である。
【０１１２】
図１２に示すように、比較例３の半導体装置も、実施の形態１の半導体装置と同様に、電界効果トランジスタとしてのＨＥＭＴであるトランジスタＴＲ３０１およびトランジスタＴＲ３０２を備えている。トランジスタＴＲ３０１は、エンハンスメントモードＦＥＴ、すなわちノーマリオフ型の電界効果トランジスタであり、トランジスタＴＲ３０２は、デプレッションモードＦＥＴ、すなわちノーマリオン型の電界効果トランジスタである。
【０１１３】
トランジスタＴＲ３０１は、実施の形態１のトランジスタＴＲ１と同様に、領域ＡＲ１で、基板ＳＵＢ上に形成されたバッファ層ＢＵＦ１と、バッファ層ＢＵＦ１上に形成された窒化物半導体層からなるチャネル層ＣＨ１とを有する。
【０１１４】
一方、トランジスタＴＲ３０１は、実施の形態１のトランジスタＴＲ１と異なり、ｐ型の半導体領域ＰＳ（図１参照）を有しておらず、チャネル層ＣＨ１上に形成され、電子供給層としての障壁層ＢＲ３１０を有する。障壁層ＢＲ３１０は、チャネル層ＣＨ１上に形成された障壁層ＢＲ３１１と、障壁層ＢＲ３１１上に形成された障壁層ＢＲ３１２とを含む。障壁層ＢＲ３１２には、障壁層ＢＲ３１２を貫通して障壁層ＢＲ３１１に達する開口部ＯＰ３１１が形成されており、開口部ＯＰ３１１の内部を埋めるように、ｐ型の窒化物半導体層ＮＰ３０１が形成されている。窒化物半導体層ＣＰ３０１の表面を含めて窒化物半導体層ＮＰ３０１上には、絶縁膜ＩＦ３０１が形成されている。絶縁膜ＩＦ３０１には、絶縁膜ＩＦ３０１を貫通してｐ型の窒化物半導体層ＮＰ３０１に達する開口部ＯＰ３１２が形成されており、ゲート電極ＧＥ１は、開口部ＯＰ３１２に埋め込まれた導電膜からなり、ｐ型の窒化物半導体層ＮＰ３０１と接触している。また、絶縁膜ＩＦ３０１、障壁層ＢＲ３１２および障壁層ＢＲ３１１を貫通してチャネル層ＣＨ１に達する開口部ＯＰ３１３および開口部ＯＰ３１４が形成されており、ソース電極ＳＥ１およびドレイン電極ＤＥ１の各々は、開口部ＯＰ３１３および開口部ＯＰ３１４のそれぞれに埋め込まれた導電膜からなり、チャネル層ＣＨ１と接触している。
【０１１５】
トランジスタＴＲ３０２は、実施の形態１のトランジスタＴＲ２と同様に、領域ＡＲ２で、基板ＳＵＢ上に形成されたバッファ層ＢＵＦ２と、バッファ層ＢＵＦ２上に形成された窒化物半導体層からなるチャネル層ＣＨ２とを有する。
【０１１６】
一方、トランジスタＴＲ３０２は、実施の形態１のトランジスタＴＲ２と異なり、チャネル層ＣＨ２上に形成され、電子供給層としての障壁層ＢＲ３２０を有する。障壁層ＢＲ３２０は、チャネル層ＣＨ２上に形成された障壁層ＢＲ３２１と、障壁層ＢＲ３２１上に形成された障壁層ＢＲ３２２とを含む。障壁層ＢＲ３２２には、障壁層ＢＲ３２２を貫通して障壁層ＢＲ３２１に達する開口部ＯＰ３２１が形成されており、開口部ＯＰ３２１の内部には、開口部ＯＰ３２１に埋め込まれた導電膜からなり、障壁層ＢＲ３２１とショットキー接続されたショットキー電極ＧＥ３０２が形成されている。ショットキー電極ＧＥ３０２の表面を含めて障壁層ＢＲ３２２上には、絶縁膜ＩＦ３０２が形成されている。絶縁膜ＩＦ３０２には、絶縁膜ＩＦ３０２を貫通してショットキー電極ＧＥ３０２に達する開口部ＯＰ３２２が形成されており、ゲート電極ＧＥ２は、開口部ＯＰ３２２に埋め込まれた導電膜からなり、ショットキー電極ＧＥ３０２と接触している。また、絶縁膜ＩＦ３０２、障壁層ＢＲ３２２および障壁層ＢＲ３２１を貫通してチャネル層ＣＨ２に達する開口部ＯＰ３２３および開口部ＯＰ３２４が形成されており、ソース電極ＳＥ２およびドレイン電極ＤＥ２の各々は、開口部ＯＰ３２３および開口部ＯＰ３２４のそれぞれに埋め込まれた導電膜からなり、チャネル層ＣＨ２と接触している。
【０１１７】
比較例３では、障壁層ＢＲ３１１とゲート電極ＧＥ１との間にｐ型の窒化物半導体層ＮＰ３０１を設けることで、トランジスタＴＲ３０１をエンハンスメントモードＦＥＴとして動作させる。また、障壁層ＢＲ３２１とゲート電極ＧＥ２との間には、ｐ型の窒化物半導体層ＮＰ３０１に相当する窒化物半導体層を設けないことで、トランジスタＴＲ３０２をデプレッションモードＦＥＴとして動作させる。
【０１１８】
しかし、比較例１〜比較例３では、領域ＡＲ１におけるゲート電極周辺の構造と、領域ＡＲ２におけるゲート電極周辺の構造とが異なる。そのため、領域ＡＲ１に形成されるエンハンスメントモードＦＥＴ、および、領域ＡＲ２に形成されるデプレッションモードＦＥＴのうち、両方の種類のトランジスタの間、または、片方の種類のトランジスタの間で、特性がばらつき、特性が不安定になるおそれがある。なお、エンハンスメントモードＦＥＴおよびデプレッションモードＦＥＴを含んだ半導体装置の構成を、Ｅ／Ｄ構成と称する。
【０１１９】
比較例１では、トランジスタＴＲ１０１において、電子供給層ＥＳ１の厚さを薄くすることで閾値電圧が正になるようにしており、トランジスタＴＲ１０２においても、電子供給層ＥＳ２は、電子供給層ＥＳ１と同層の電子供給層からなる。そのため、トランジスタＴＲ１０１では、ソース電極ＳＥ１とドレイン電極ＤＥ１との間でシート抵抗が大きくなってオン抵抗が高くなり、トランジスタＴＲ１０２では、ソース電極ＳＥ２とドレイン電極ＤＥ２との間でシート抵抗が大きくなってオン抵抗が高くなる。また、トランジスタＴＲ１０２では、デプレッションモードＦＥＴとして動作させるために、薄くした電子供給層ＥＳ１とゲート電極ＧＥ１との間にゲート絶縁膜ＧＩ１０２が形成されている。しかし、ゲート絶縁膜ＧＩ１０２の膜質によっては、閾値電圧にヒステリシスが発生するおそれがあり、半導体装置の性能が低下する。
【０１２０】
比較例２では、チャネル層ＣＨ２０１およびチャネル層ＣＨ２０２をエッチングする際のエッチング量を変えることで、ゲート電極ＧＥ２の下のチャネル層ＣＨ２０２の厚さが、ゲート電極ＧＥ１の下のチャネル層ＣＨ２０１の厚さよりも大きくなるようにしている。しかし、チャネル層ＣＨ２０２がチャネル層ＣＨ２０１と同層の窒化物半導体層からなるため、領域ＡＲ１と領域ＡＲ２との間で、チャネル層のエッチング量を変えるために、例えばエッチング時間を調整することが必要である。そのため、エッチング時間を適切に調整することができず、トランジスタＴＲ２０１およびトランジスタＴＲ２０２のうち、両方の種類のトランジスタの間、または、片方の種類のトランジスタの間で、閾値電圧にばらつきが発生するおそれがあり、半導体装置の性能が低下する。
【０１２１】
比較例３では、領域ＡＲ１では、ゲート電極ＧＥ１の下方に、ｐ型の窒化物半導体層ＮＰ３０１を形成し、領域ＡＲ２では、ゲート電極ＧＥ２の下方に、ショットキー電極ＧＥ３０２を形成するため、製造工程が複雑になるおそれがある。また、トランジスタＴＲ３０１では、ｐ型の窒化物半導体層ＮＰ３０１を形成する方法によっては、障壁層ＢＲ３１１とｐ型の窒化物半導体層ＮＰ３０１との界面に界面準位が形成され、閾値電圧にヒステリシスが発生するおそれがある。さらに、トランジスタＴＲ３０２では、障壁層ＢＲ３２２をエッチングするが、エッチング量にばらつきが発生するおそれがあるか、または、エッチングの際にダメージが加えられることで、トランジスタＴＲ３０２の特性がばらつくおそれがあり、半導体装置の性能が低下する。
【０１２２】
なお、基板上に、デプレッションモードＦＥＴが形成されず、エンハンスメントモードＦＥＴのみが形成される場合でも、ゲート電極周辺の構造が複雑である場合には、エンハンスメントモードＦＥＴの間で特性がばらつき、特性が不安定になるおそれがあり、半導体装置の性能が低下する。
【０１２３】
＜本実施の形態の主要な特徴と効果＞
本実施の形態１の半導体装置では、図１に示したように、領域ＡＲ１で、ゲート電極ＧＥ１下のチャネル層ＣＨ１内に、電子供給層ＥＳ１の下面から離れて、ｐ型の半導体領域ＰＳが形成されている。これにより、トランジスタＴＲ１をエンハンスメントモードＦＥＴとするために、電子供給層ＥＳ１とゲート電極ＧＥ１との間にｐ型の半導体領域を形成する必要がなくなるので、電子供給層ＥＳ１上のゲート電極ＧＥ１の構造と、電子供給層ＥＳ２上のゲート電極ＧＥ２の構造とを同一にすることができる。したがって、トランジスタＴＲ１をエンハンスメントモードＦＥＴとして動作させ、トランジスタＴＲ２をデプレッションモードＦＥＴとして動作させつつ、トランジスタＴＲ１およびトランジスタＴＲ２の特性のばらつきを低減することができる。よって、半導体装置の性能を向上させることができる。
【０１２４】
そして、本実施の形態１では、特性のばらつきを低減させたエンハンスメントモードＦＥＴとしてのトランジスタＴＲ１と、特性のばらつきを低減させたデプレッションモードＦＥＴとしてのトランジスタＴＲ２とを、基板ＳＵＢ上に集積化することができる。これにより、小型でかつ大電力用の高周波パワーアンプと、大電力の入力に耐え得る高周波スイッチと、論理回路とを一体化した半導体装置を実現することができる。
【０１２５】
好適には、トランジスタＴＲ１は、基板ＳＵＢの裏面ＢＳから基板ＳＵＢを貫通してチャネル層ＣＨ１に達する開口部ＯＰ１を有する。そして、ｐ型の半導体領域ＰＳは、チャネル層ＣＨ１のうち、開口部ＯＰ１の底部に露出した部分に形成されている。これにより、半導体装置を製造する際に、基板ＳＵＢの裏面ＢＳ側から開口部ＯＰ１の底部に露出したチャネル層ＣＨ１に、容易にｐ型不純物を導入することができる。したがって、エンハンスメントモードＦＥＴとしてのトランジスタＴＲ１のゲート電極ＧＥ１の構造を、デプレッションモードＦＥＴとしてのトランジスタＴＲ２のゲート電極ＧＥ２の構造と同一にしつつ、トランジスタＴＲ１を容易に製造することができる。
【０１２６】
さらに好適には、トランジスタＴＲ１は、領域ＡＲ１のうち、平面視において、ゲート電極ＧＥ１が形成された領域内で、基板ＳＵＢの裏面ＢＳから基板ＳＵＢを貫通してチャネル層ＣＨ１に達する開口部ＯＰ１を有する。そして、ｐ型の半導体領域ＰＳは、チャネル層ＣＨ１のうち、開口部ＯＰ１の底部に露出した部分に形成されている。これにより、平面視において、ゲート電極ＧＥ１が形成された領域内で、ｐ型の半導体領域ＰＳを形成することができる。したがって、トランジスタＴＲ１をノーマリオフ型のＨＥＭＴとして動作させつつ、トランジスタＴＲ１のオン抵抗を低減することができる。
【０１２７】
なお、本実施の形態１の半導体装置では、トランジスタＴＲ２を形成せず、トランジスタＴＲ１のみを形成するようにすることもできる。これにより、トランジスタＴＲ１におけるゲート電極ＧＥ１周辺の構造が複雑でなくなるので、トランジスタＴＲ１をエンハンスメントモードＦＥＴとして動作させつつ、トランジスタＴＲ１の特性のばらつきを低減することができる（実施の形態２〜実施の形態５においても同様）。
【０１２８】
（実施の形態２）
実施の形態１の半導体装置では、チャネル層の厚さ方向の途中に、チャネル層本体と異なる組成を有する窒化物半導体層は形成されていなかった。それに対して、実施の形態２の半導体装置では、チャネル層の厚さ方向の途中に、アルミニウム（Ａｌ）を含んだ窒化物半導体層が形成されている。
【０１２９】
＜半導体装置の構造および半導体装置の動作＞
図１３は、実施の形態２の半導体装置の要部断面図である。
【０１３０】
図１３に示すように、本実施の形態２の半導体装置のうち、チャネル層ＣＨ１およびチャネル層ＣＨ２以外の部分については、実施の形態１の半導体装置の各部分と同様である。
【０１３１】
一方、本実施の形態２のトランジスタＴＲ１のチャネル層ＣＨ１は、実施の形態１のトランジスタＴＲ１のチャネル層ＣＨ１と異なり、バッファ層ＢＵＦ１上に形成された窒化物半導体層ＣＨ１１、窒化物半導体層ＣＨ１１上に形成された窒化物半導体層ＣＨ１２、および、窒化物半導体層ＣＨ１２上に形成された窒化物半導体層ＣＨ１３を含む。したがって、電子供給層ＥＳ１は、窒化物半導体層ＣＨ１３上に形成されている。
【０１３２】
また、本実施の形態２のトランジスタＴＲ２のチャネル層ＣＨ２は、実施の形態１のトランジスタＴＲ２のチャネル層ＣＨ２と異なり、バッファ層ＢＵＦ２上に形成された窒化物半導体層ＣＨ２１、窒化物半導体層ＣＨ２１上に形成された窒化物半導体層ＣＨ２２、および、窒化物半導体層ＣＨ２２上に形成された窒化物半導体層ＣＨ２３を含む。窒化物半導体層ＣＨ２１は、窒化物半導体層ＣＨ１１と同層の窒化物半導体層であり、窒化物半導体層ＣＨ２２は、窒化物半導体層ＣＨ１２と同層の窒化物半導体層であり、窒化物半導体層ＣＨ２３は、窒化物半導体層ＣＨ１３と同層の窒化物半導体層である。そして、電子供給層ＥＳ２は、窒化物半導体層ＣＨ２３上に形成されている。
【０１３３】
窒化物半導体層ＣＨ１１および窒化物半導体層ＣＨ１３は、実施の形態１のチャネル層ＣＨ１を構成する窒化物半導体層と同様の窒化物半導体層とすることができる。また、窒化物半導体層ＣＨ２１および窒化物半導体層ＣＨ２３は、実施の形態１のチャネル層ＣＨ２を構成する窒化物半導体層と同様の窒化物半導体層とすることができる。
【０１３４】
好適には、窒化物半導体層ＣＨ１２は、アルミニウムを含み、例えば窒化アルミニウムガリウム（ＡｌＧａＮ）からなる。つまり、エンハンスメントモードＦＥＴとしてのトランジスタＴＲ１において、チャネル層ＣＨ１の厚さ方向の途中に、アルミニウムを含んだ窒化物半導体層ＣＨ１２が形成されている。これにより、窒化物半導体層ＣＨ１１にマグネシウム（Ｍｇ）からなるｐ型不純物を導入してｐ型の半導体領域ＰＳを形成する際に、窒化物半導体層ＣＨ１１に導入されたｐ型不純物が窒化物半導体層ＣＨ１３に拡散することを防止または抑制することができる。したがって、トランジスタＴＲ１の閾値電圧のばらつきを低減することができ、トランジスタＴＲ１の閾値電圧の安定性を向上させることができる。
【０１３５】
上記したｐ型不純物の拡散の防止または抑制の効果は、例えば窒化アルミニウムガリウムからなる窒化物半導体層ＣＨ１２におけるアルミニウムの組成比の増加に伴って、窒化物半導体層ＣＨ１２を構成する窒化アルミニウムガリウムの格子定数が小さくなり、ｐ型不純物であるマグネシウムが拡散しにくくなるためと考えられる。
【０１３６】
なお、窒化アルミニウムガリウムからなる窒化物半導体層ＣＨ１２におけるアルミニウムの組成比とは、ガリウムおよびアルミニウムの全原子数に対するアルミニウムの原子数の比率を意味する。
【０１３７】
本実施の形態２では、領域ＡＲ１で、窒化物半導体層ＣＨ１１のうち、ゲート電極ＧＥ１の裏面ＢＳ側、すなわち下側に位置する部分に、ｐ型の半導体領域ＰＳが形成されている。いいかえれば、ｐ型の半導体領域ＰＳは、ゲート電極ＧＥ１下の窒化物半導体層ＣＨ１１内に形成されている。また、窒化物半導体層ＣＨ１１は、電子供給層ＥＳ１と離れているため、窒化物半導体層ＣＨ１１内に形成されたｐ型の半導体領域ＰＳは、電子供給層ＥＳ１から離れて形成されていることになる。これにより、電子供給層ＥＳ１上のゲート電極ＧＥ１の構造と、電子供給層ＥＳ２上のゲート電極ＧＥ２の構造とを同一にすることができるので、トランジスタＴＲ１およびトランジスタＴＲ２の特性のばらつきを低減することができる。
【０１３８】
本実施の形態２のｐ型の半導体領域ＰＳにおけるｐ型の不純物濃度、すなわちマグネシウムの不純物濃度は、実施の形態１のｐ型の半導体領域ＰＳにおけるｐ型の不純物濃度と同様にすることができる。また、本実施の形態２でも、実施の形態１と同様に、ｐ型の半導体領域ＰＳの上面と電子供給層ＥＳ１の下面との基板ＳＵＢの厚さ方向の距離ＤＳ１、電子供給層ＥＳ１の組成、および、ｐ型の半導体領域ＰＳにおけるｐ型の不純物濃度を調整することで、半導体装置を、ノーマリオフ型のＨＥＭＴとして動作させることができる。
【０１３９】
一方、本実施の形態２では、窒化物半導体層ＣＨ１１にマグネシウム（Ｍｇ）からなるｐ型不純物を導入してｐ型の半導体領域ＰＳを形成する際に、窒化物半導体層ＣＨ１１に導入されたｐ型不純物が窒化物半導体層ＣＨ１３に拡散することを防止または抑制することができる。したがって、好適には、図１３に示すように、窒化物半導体層ＣＨ１１のうち、ｐ型の半導体領域ＰＳが形成される部分は、窒化物半導体層ＣＨ１２の下面に接した部分である。すなわち、ｐ型の半導体領域ＰＳは、ゲート電極ＧＥ１下の窒化物半導体層ＣＨ１１内に、窒化物半導体層ＣＨ１２の下面に接して形成されている。これにより、実施の形態１に比べ、トランジスタＴＲ１の閾値電圧のばらつきをさらに低減することができ、トランジスタＴＲ１の閾値電圧の安定性をさらに向上させることができる。
【０１４０】
また、本実施の形態２では、デプレッションモードＦＥＴとしてのトランジスタＴＲ２において、チャネル層ＣＨ２の厚さ方向の途中にも、アルミニウムを含んだ窒化物半導体層ＣＨ２２が形成されている。また、窒化物半導体層ＣＨ２２がアルミニウムを含むため、窒化物半導体層ＣＨ２２のバンドギャップは、窒化物半導体層ＣＨ２３のバンドギャップよりも大きい。これにより、２次元電子ガス２ＤＥＧの閉じ込め性が向上するので、トランジスタＴＲ２として、ピンチオフ性に優れたデプレッションモードＦＥＴを実現することができる。
【０１４１】
なお、窒化物半導体層ＣＨ２１は、窒化物半導体層ＣＨ１１と同層でなくてもよく、窒化物半導体層ＣＨ２２は、窒化物半導体層ＣＨ１２と同層でなくてもよく、窒化物半導体層ＣＨ２３は、窒化物半導体層ＣＨ１３と同層でなくてもよい。
【０１４２】
前述したように、ｐ型の半導体領域ＰＳが、ゲート電極ＧＥ１下の窒化物半導体層ＣＨ１１内に、窒化物半導体層ＣＨ１２の下面に接して形成されているものとする。このとき、窒化物半導体層ＣＨ１１の上面と電子供給層ＥＳ１の下面との基板ＳＵＢの厚さ方向の距離ＤＳ１は、窒化物半導体層ＣＨ１２の厚さと、窒化物半導体層ＣＨ１３の厚さとの和になる。そして、距離ＤＳ１、電子供給層ＥＳ１の組成、および、ｐ型の半導体領域ＰＳにおけるｐ型の不純物濃度を調整することで、半導体装置を、ノーマリオフ型の電界効果トランジスタとして動作させることができる。すなわち、窒化物半導体層ＣＨ１３のうち電子供給層ＥＳ１との界面近傍にポテンシャル井戸を形成して２次元電子ガス２ＤＥＧを形成するために、ｐ型の半導体領域ＰＳを電子供給層ＥＳ１と離れた窒化物半導体層ＣＨ１１に形成し、ｐ型の半導体領域ＰＳの上面と電子供給層ＥＳ１の下面とを接触させないようにする。一方、窒化物半導体層ＣＨ１３における２次元電子ガス２ＤＥＧの濃度を、ノーマリオフ型の電界効果トランジスタを実現するために必要な程度まで下げるために、窒化物半導体層ＣＨ１２および窒化物半導体層ＣＨ１３を薄くすることで、ｐ型の半導体領域ＰＳの上面を、電子供給層ＥＳ１の下面に近づけるようにする。
【０１４３】
具体的な距離ＤＳ１の好適な範囲は、実施の形態１と同様に、電子供給層ＥＳ１の組成と、ｐ型の半導体領域ＰＳにおけるｐ型の不純物濃度とに応じて決定される。
【０１４４】
また、本実施の形態２でも、実施の形態１と同様に、ｐ型の半導体領域ＰＳは、平面視において、ゲート電極ＧＥ１が形成された領域内に形成されている。これにより、実施の形態１と同様に、トランジスタＴＲ１をノーマリオフ型のＨＥＭＴとして動作させつつ、トランジスタＴＲ１のオン抵抗を低減することができる。
【０１４５】
本実施の形態２では、好適には、トランジスタＴＲ１は、基板ＳＵＢの裏面ＢＳから基板ＳＵＢを貫通して窒化物半導体層ＣＨ１１に達する開口部ＯＰ１を有する。そして、ｐ型の半導体領域ＰＳは、窒化物半導体層ＣＨ１１のうち、開口部ＯＰ１の底部に露出した部分に形成されている。これにより、半導体装置を製造する際に、基板ＳＵＢの裏面ＢＳ側から開口部ＯＰ１の底部に露出した窒化物半導体層ＣＨ１１に、容易にｐ型不純物を導入することができる。したがって、エンハンスメントモードＦＥＴとしてのトランジスタＴＲ１のゲート電極ＧＥ１の構造を、デプレッションモードＦＥＴとしてのトランジスタＴＲ２のゲート電極ＧＥ２の構造と同一にしつつ、トランジスタＴＲ１を容易に製造することができる。また、ｐ型の半導体領域ＰＳが形成された後の構造としては、開口部ＯＰ１は、基板ＳＵＢの裏面ＢＳから基板ＳＵＢを貫通してｐ型の半導体領域ＰＳに達することになる。
【０１４６】
さらに好適には、開口部ＯＰ１は、窒化物半導体層ＣＨ１１のうち、平面視において、ゲート電極ＧＥ１が形成された領域内で、基板ＳＵＢの裏面ＢＳから基板ＳＵＢを貫通して窒化物半導体層ＣＨ１１に達する。そして、ｐ型の半導体領域ＰＳは、窒化物半導体層ＣＨ１１のうち、平面視において、開口部ＯＰ１が窒化物半導体層ＣＨ１１に達する領域内に形成されている。これにより、窒化物半導体層ＣＨ１１のうち、平面視において、ゲート電極ＧＥ１が形成された領域内で、ｐ型の半導体領域ＰＳを形成することができる。したがって、トランジスタＴＲ１をノーマリオフ型のＨＥＭＴとして動作させつつ、トランジスタＴＲ１のオン抵抗を低減することができる。
【０１４７】
なお、本実施の形態２では、後述する実施の形態４と異なり、ｐ型の半導体領域ＰＳの幅は、ｐ型の半導体領域ＰＳの厚さ方向に沿って一様であるものとする。
【０１４８】
また、本実施の形態２のトランジスタＴＲ１は、実施の形態１のトランジスタＴＲ１と同様に、開口部ＯＰ１に埋め込まれた導電膜からなり、開口部ＯＰ１の底部に露出したｐ型の半導体領域ＰＳと電気的に接続された導電体層ＣＬ１を有する。これにより、トランジスタＴＲ１で発生した熱を、裏面ＢＳ側に容易に伝達することができるので、トランジスタＴＲ１を安定して動作させることができる。
【０１４９】
なお、本実施の形態２でも、実施の形態１と同様に、導電体層ＣＬ１は、金属膜ＢＭと一体で形成されていてもよい。これにより、トランジスタＴＲ１で生じた正孔を、容易に除去することができるので、トランジスタＴＲ１の耐圧を向上させることができる。
【０１５０】
本実施の形態２の半導体装置の動作は、実施の形態１の半導体装置の動作と同様である。
【０１５１】
＜半導体装置の製造方法＞
次に、本実施の形態２の半導体装置の製造方法について説明する。図１４〜図１６は、実施の形態２の半導体装置の製造工程中の要部断面図である。
【０１５２】
初めに、図１４に示すように、例えば、（１１１）面が露出しているシリコンからなる半導体基板である基板ＳＵＢ上に、例えばＭＯＣＶＤ法により、複数の半導体層を積層する。基板ＳＵＢは、表面ＴＳおよび裏面ＢＳを有する。
【０１５３】
まず、実施の形態１の半導体装置の製造方法と同様に、基板ＳＵＢの表面ＴＳ側の領域ＡＲ１で、基板ＳＵＢの表面ＴＳ上に、アンドープの窒化ガリウム（ＧａＮ）からなるバッファ層ＢＵＦ１を形成し、基板ＳＵＢの表面ＴＳ側の領域ＡＲ２で、基板ＳＵＢの表面ＴＳ上に、バッファ層ＢＵＦ１と同層のバッファ層ＢＵＦ２を形成する。
【０１５４】
次に、バッファ層ＢＵＦ１上に、窒化物半導体層であるチャネル層ＣＨ１を、エピタキシャル成長により形成し、バッファ層ＢＵＦ２上に、チャネル層ＣＨ１と同層の窒化物半導体層であるチャネル層ＣＨ２を、エピタキシャル成長により形成する。チャネル層ＣＨ１およびチャネル層ＣＨ２の各々の膜厚は、例えば１μｍ程度とすることができる。
【０１５５】
本実施の形態２では、実施の形態１と異なり、バッファ層ＢＵＦ１上に、例えばアンドープの窒化ガリウム（ＧａＮ）からなる窒化物半導体層ＣＨ１１を形成し、バッファ層ＢＵＦ２上に、窒化物半導体層ＣＨ１１と同層の窒化物半導体層である窒化物半導体層ＣＨ２１を形成する。次に、窒化物半導体層ＣＨ１１上に、例えば窒化アルミニウムガリウム（ＡｌＧａＮ）からなる窒化物半導体層ＣＨ１２を形成し、窒化物半導体層ＣＨ２１上に、窒化物半導体層ＣＨ１２と同層の窒化物半導体層である窒化物半導体層ＣＨ２２を形成する。次に、窒化物半導体層ＣＨ１２上に、例えばアンドープの窒化ガリウム（ＧａＮ）からなる窒化物半導体層ＣＨ１３を形成し、窒化物半導体層ＣＨ２２上に、窒化物半導体層ＣＨ１３と同層の窒化物半導体層である窒化物半導体層ＣＨ２３を形成する。これにより、窒化物半導体層ＣＨ１１、窒化物半導体層ＣＨ１２および窒化物半導体層ＣＨ１３を含むチャネル層ＣＨ１を形成し、窒化物半導体層ＣＨ２１、窒化物半導体層ＣＨ２２および窒化物半導体層ＣＨ２３を含むチャネル層ＣＨ２を形成する。
【０１５６】
次に、実施の形態１と同様に、チャネル層ＣＨ１上に電子供給層ＥＳ１を形成し、チャネル層ＣＨ２上に電子供給層ＥＳ２を形成する。このようにして、図１４に示すように、領域ＡＲ１で、基板ＳＵＢ上に、バッファ層ＢＵＦ１、チャネル層ＣＨ１および電子供給層ＥＳ１からなる半導体層構造が形成され、領域ＡＲ２で、基板ＳＵＢ上に、バッファ層ＢＵＦ２、チャネル層ＣＨ２および電子供給層ＥＳ２からなる半導体層構造が形成される。
【０１５７】
なお、窒化物半導体層ＣＨ１３の電子供給層ＥＳ１との界面近傍に、２次元電子ガス２ＤＥＧが形成され、窒化物半導体層ＣＨ２３の電子供給層ＥＳ２との界面近傍に、２次元電子ガス２ＤＥＧが形成される。
【０１５８】
次に、図１５に示すように、領域ＡＲ１で、基板ＳＵＢの裏面ＢＳから基板ＳＵＢを貫通してチャネル層ＣＨ１に達する開口部ＯＰ１を形成する。この開口部ＯＰ１を形成する工程は、実施の形態１で図３および図４を用いて説明した工程と同様にすることができる。
【０１５９】
具体的には、実施の形態１と同様に、開口部ＯＰ１１、レジスト膜ＲＲ１およびレジスト膜ＲＲ２、ならびに、開口部ＯＰ１３を順次形成した後、実施の形態１と異なり、開口部ＯＰ１３の底部に露出したバッファ層ＢＵＦ１を貫通して窒化物半導体層ＣＨ１１に達する開口部ＯＰ１２を形成する。これにより、基板ＳＵＢの裏面ＢＳに形成された開口部ＯＰ１１と、開口部ＯＰ１１の底部に形成された開口部ＯＰ１２とからなる開口部ＯＰ１が形成される。
【０１６０】
次に、図１６に示すように、ｐ型の半導体領域ＰＳを形成する。このｐ型の半導体領域ＰＳを形成する工程は、実施の形態１で図５を用いて説明した工程と同様にすることができる。
【０１６１】
ただし、本実施の形態２では、実施の形態１と異なり、例えばイオン注入法により、窒化物半導体層ＣＨ１１のうち開口部ＯＰ１の底部に露出した部分にｐ型不純物を導入することで、ｐ型の半導体領域ＰＳを形成する。注入されるイオンのエネルギーを調整することで、例えば窒化物半導体層ＣＨ１１のうち窒化物半導体層ＣＨ１２の下面と接触した部分まで、ｐ型不純物としてのイオンを注入することができる。その後、例えば８５０℃程度の温度で２０分程度の時間の間、熱処理を行って、注入されたｐ型不純物を活性化させることで、ｐ型の半導体領域ＰＳを形成することができる。その後、レジスト膜ＲＲ１およびレジスト膜ＲＲ２を除去する。
【０１６２】
電子供給層ＥＳ１の下面と窒化物半導体層ＣＨ１１の上面との距離を距離ＤＳ１とする。このとき、ｐ型の半導体領域ＰＳは、チャネル層ＣＨ１内に電子供給層ＥＳ１の下面から基板ＳＵＢの厚さ方向に距離ＤＳ１だけ離れて形成されることになる。距離ＤＳ１、すなわち窒化物半導体層ＣＨ１２の厚さと窒化物半導体層ＣＨ１３の厚さとの和を、例えば１００ｎｍとすることができる。
【０１６３】
また、窒化物半導体層ＣＨ１３のうちｐ型の半導体領域ＰＳ上の部分では、窒化物半導体層ＣＨ１３の電子供給層ＥＳ１との界面近傍に形成されていた２次元電子ガス２ＤＥＧの濃度が減少するか、または、０になる。
【０１６４】
なお、ｐ型の半導体領域ＰＳが形成された後の構造としては、開口部ＯＰ１は、基板ＳＵＢの裏面ＢＳから基板ＳＵＢを貫通してｐ型の半導体領域ＰＳに達することになる。
【０１６５】
本実施の形態２では、実施の形態１と異なり、窒化物半導体層ＣＨ１２がアルミニウムを含む。そのため、窒化物半導体層ＣＨ１１にマグネシウムからなるｐ型不純物を導入してｐ型の半導体領域ＰＳを形成する際に、窒化物半導体層ＣＨ１１に導入されたｐ型不純物が窒化物半導体層ＣＨ１３に拡散することを防止または抑制することができる。したがって、窒化物半導体層ＣＨ１１の上面を、ｐ型の半導体領域ＰＳの上面とすることができるので、電子供給層ＥＳ１の下面とｐ型の半導体領域ＰＳの上面との距離ＤＳ１のばらつきを低減することができ、トランジスタＴＲ１の閾値電圧のばらつきを低減することができる。
【０１６６】
次に、実施の形態１で図６を用いて説明した工程と同様の工程を行って、領域ＡＲ１で、導電体層ＣＬ１を形成し、領域ＡＲ１および領域ＡＲ２で、基板ＳＵＢの裏面ＢＳに金属膜ＢＭを形成する。次に、実施の形態１で図７〜図９および図１を用いて説明した工程と同様の工程を行って、ソース電極ＳＥ１、ドレイン電極ＤＥ１、ソース電極ＳＥ２、ドレイン電極ＤＥ２、ゲート電極ＧＥ１およびゲート電極ＧＥ２を形成する。好適には、ゲート電極ＧＥ１が形成される領域内にｐ型の半導体領域ＰＳが配置されるように、ゲート電極ＧＥ１を形成する。
【０１６７】
その後、素子分離領域（図示は省略）を形成することで、図１３に示すように、領域ＡＲ１で、トランジスタＴＲ１を製造し、領域ＡＲ２で、トランジスタＴＲ２を製造することができる。
【０１６８】
＜本実施の形態の主要な特徴と効果＞
本実施の形態２の半導体装置は、実施の形態１の半導体装置の特徴と同様の特徴を備えている。したがって、本実施の形態２の半導体装置は、実施の形態１の半導体装置の効果と同様の効果を有する。
【０１６９】
それに加えて、本実施の形態２の半導体装置は、図１３に示すように、エンハンスメントモードＦＥＴとしてのトランジスタＴＲ１において、チャネル層ＣＨ１の厚さ方向の途中に、窒化アルミニウムガリウムからなる窒化物半導体層ＣＨ１２が形成されている。これにより、窒化物半導体層ＣＨ１１にマグネシウムからなるｐ型不純物を導入してｐ型の半導体領域ＰＳを形成する際に、窒化物半導体層ＣＨ１１に導入されたｐ型不純物が窒化物半導体層ＣＨ１３に拡散することを防止または抑制することができる。したがって、窒化物半導体層ＣＨ１１の上面を、ｐ型の半導体領域ＰＳの上面とすることができるので、電子供給層ＥＳ１の下面とｐ型の半導体領域ＰＳの上面との距離ＤＳ１のばらつきを低減することができる。よって、トランジスタＴＲ１の閾値電圧のばらつきを低減することができ、トランジスタＴＲ１の閾値電圧の安定性を向上させることができる。
【０１７０】
（実施の形態３）
実施の形態１の半導体装置では、開口部に導電体層が埋め込まれていた。それに対して、実施の形態３の半導体装置では、開口部に絶縁体層が埋め込まれている。
【０１７１】
＜半導体装置の構造および半導体装置の動作＞
図１７は、実施の形態３の半導体装置の要部断面図である。
【０１７２】
図１７に示すように、本実施の形態３の半導体装置のうち、絶縁体層ＩＬ１以外の部分については、実施の形態１の半導体装置の各部分と同様である。
【０１７３】
本実施の形態３のトランジスタＴＲ１は、実施の形態１と異なり、開口部ＯＰ１に埋め込まれた絶縁膜からなり、開口部ＯＰ１の底部に露出したｐ型の半導体領域ＰＳと熱的に接続された絶縁体層ＩＬ１を有する。絶縁体層ＩＬ１を構成する絶縁膜は、好適には、基板ＳＵＢの熱伝導率よりも大きい熱伝導率を有し、例えば窒化アルミニウム（ＡｌＮ）からなる。これにより、開口部ＯＰ１および絶縁体層ＩＬ１を形成しない場合に比べれば、トランジスタＴＲ１で発生した熱を、絶縁体層ＩＬ１を介して裏面ＢＳ側に容易に伝達することができるので、トランジスタＴＲ１を安定して動作させることができる。
【０１７４】
さらに、本実施の形態３では、好適には、トランジスタＴＲ２は、基板ＳＵＢの裏面ＢＳから基板ＳＵＢを貫通して、ゲート電極ＧＥ２下の基板ＳＵＢの表面ＴＳに達する開口部ＯＰ２と、開口部ＯＰ２に埋め込まれた絶縁膜からなり、バッファ層ＢＵＦ２と熱的に接続された絶縁体層ＩＬ２とを有する。絶縁体層ＩＬ２を構成する絶縁膜は、好適には、基板ＳＵＢの熱伝導率よりも大きい熱伝導率を有し、例えば窒化アルミニウム（ＡｌＮ）からなる。これにより、開口部ＯＰ２および絶縁体層ＩＬ２を形成しない場合に比べれば、トランジスタＴＲ２で発生した熱を、絶縁体層ＩＬ２を介して裏面ＢＳ側に容易に伝達することができるので、トランジスタＴＲ２を安定して動作させることができる。
【０１７５】
好適には、絶縁体層ＩＬ２は、絶縁体層ＩＬ１を構成する絶縁膜と同層の絶縁膜からなる。これにより、絶縁体層ＩＬ１と絶縁体層ＩＬ２とを同一の工程により形成することができるので、半導体装置の製造工程の工程数を削減することができる。
【０１７６】
なお、図１７に示すように、基板ＳＵＢの裏面ＢＳには、金属膜ＢＭが形成されていてもよく、金属膜ＢＭが、絶縁体層ＩＬ１および絶縁体層ＩＬ２と接触していてもよい。金属膜ＢＭは、実施の形態１と同様にすることができる。これにより、トランジスタＴＲ１で発生した熱を、絶縁体層ＩＬ１を介して金属膜ＢＭで容易に放熱することができるので、トランジスタＴＲ１をさらに安定して動作させることができる。また、トランジスタＴＲ２で発生した熱を、絶縁体層ＩＬ２を介して金属膜ＢＭで容易に放熱することができるので、トランジスタＴＲ２をさらに安定して動作させることができる。
【０１７７】
本実施の形態３の半導体装置の動作は、実施の形態１の半導体装置の動作と同様である。
【０１７８】
＜半導体装置の製造方法＞
次に、本実施の形態３の半導体装置の製造方法について説明する。図１８および図１９は、実施の形態３の半導体装置の製造工程中の要部断面図である。
【０１７９】
本実施の形態３では、実施の形態１で図２〜図４を用いて説明した工程と同様の工程を行って、図１８に示すように、領域ＡＲ１で、基板ＳＵＢの裏面ＢＳから基板ＳＵＢを貫通してチャネル層ＣＨ１に達する開口部ＯＰ１を形成する。ただし、本実施の形態３では、実施の形態１と異なり、領域ＡＲ１で開口部ＯＰ１を形成する際に、領域ＡＲ２で、基板ＳＵＢの裏面ＢＳから基板ＳＵＢを貫通してバッファ層ＢＵＦ２に達する開口部ＯＰ２を形成する。
【０１８０】
まず、領域ＡＲ１で、基板ＳＵＢの裏面ＢＳから基板ＳＵＢを貫通してバッファ層ＢＵＦ１に達する開口部ＯＰ１１を形成する際に、領域ＡＲ２で、基板ＳＵＢの裏面ＢＳから基板ＳＵＢを貫通してバッファ層ＢＵＦ２に達する開口部ＯＰ２１を形成する。次に、領域ＡＲ１で、基板ＳＵＢの裏面ＢＳにレジスト膜ＲＲ１を形成し、領域ＡＲ２で、基板ＳＵＢの裏面ＢＳにレジスト膜ＲＲ２を形成する。
【０１８１】
その後、領域ＡＲ１で、レジスト膜ＲＲ１に開口部ＯＰ１３を形成し、開口部ＯＰ１３の底部に露出したバッファ層ＢＵＦ１を貫通してチャネル層ＣＨ１に達する開口部ＯＰ１２を形成する際に、領域ＡＲ２で、基板ＳＵＢの裏面ＢＳは、レジスト膜ＲＲ２に覆われている。したがって、領域ＡＲ１で、基板ＳＵＢの裏面ＢＳに形成された開口部ＯＰ１１と、開口部ＯＰ１１の底部に形成された開口部ＯＰ１２とからなる開口部ＯＰ１が形成される際に、領域ＡＲ２で、開口部ＯＰ２１からなる開口部ＯＰ２が形成される。
【０１８２】
次に、実施の形態１で図５を用いて説明した工程と同様の工程を行って、ｐ型の半導体領域ＰＳを形成する。そして、ｐ型の半導体領域ＰＳが形成された後の構造としては、開口部ＯＰ１は、基板ＳＵＢの裏面ＢＳから基板ＳＵＢを貫通してｐ型の半導体領域ＰＳに達することになる。
【０１８３】
次に、図１９に示すように、開口部ＯＰ１に埋め込まれた絶縁体層ＩＬ１、および、開口部ＯＰ２に埋め込まれた絶縁体層ＩＬ１を形成する。具体的には、開口部ＯＰ１の内部および開口部ＯＰ２の内部を含めて基板ＳＵＢの裏面ＢＳに、例えばＭＯＣＶＤ法により、窒化アルミニウム（ＡｌＮ）からなる絶縁膜を形成し、開口部ＯＰ１および開口部ＯＰ２の外部の絶縁膜を除去する。これにより、開口部ＯＰ１に埋め込まれた絶縁体層ＩＬ１を形成し、開口部ＯＰ２に埋め込まれた絶縁体層ＩＬ２を形成する。
【０１８４】
次に、実施の形態１で図６を用いて説明した工程の一部と同様の工程を行って、領域ＡＲ１および領域ＡＲ２で、基板ＳＵＢの裏面ＢＳに金属膜ＢＭを形成する。次に、実施の形態１で図７〜図９および図１を用いて説明した工程と同様の工程を行って、ソース電極ＳＥ１、ドレイン電極ＤＥ１、ソース電極ＳＥ２、ドレイン電極ＤＥ２、ゲート電極ＧＥ１およびゲート電極ＧＥ２を形成する。その後、素子分離領域（図示は省略）を形成することで、図１７に示すように、領域ＡＲ１で、トランジスタＴＲ１を製造し、領域ＡＲ２で、トランジスタＴＲ２を製造することができる。
【０１８５】
＜本実施の形態の主要な特徴と効果＞
本実施の形態３の半導体装置は、図１７に示すように、導電体層ＣＬ１に代え、絶縁体層ＩＬ１が形成されている点、および、絶縁体層ＩＬ２が形成されている点を除き、実施の形態１の半導体装置の特徴と同様の特徴を備えている。したがって、本実施の形態３の半導体装置は、導電体層ＣＬ１が有する効果を除き、実施の形態１の半導体装置の効果と同様の効果を有する。
【０１８６】
一方、本実施の形態３では、トランジスタＴＲ１は、実施の形態１と異なり、開口部ＯＰ１に埋め込まれた絶縁膜からなり、ｐ型の半導体領域ＰＳと熱的に接続された絶縁体層ＩＬ１を有する。開口部ＯＰ１に絶縁体層ＩＬ１が埋め込まれている本実施の形態３では、開口部ＯＰ１に導電体層ＣＬ１が埋め込まれている実施の形態１に比べれば、トランジスタＴＲ１で発生した熱を、裏面ＢＳ側に伝達する能力は小さくなる。しかし、開口部ＯＰ１および絶縁体層ＩＬ１を形成しない場合に比べれば、トランジスタＴＲ１で発生した熱を、絶縁体層ＩＬ１を介して裏面ＢＳ側に容易に伝達することができる。したがって、トランジスタＴＲ１を安定して動作させることができる。
【０１８７】
さらに、本実施の形態３では、トランジスタＴＲ２は、実施の形態１と異なり、基板ＳＵＢの裏面ＢＳから基板ＳＵＢを貫通してバッファ層ＢＵＦ２、すなわち基板ＳＵＢの表面ＴＳに達する開口部ＯＰ２と、開口部ＯＰ２に埋め込まれた絶縁膜からなり、バッファ層ＢＵＦ２と熱的に接続された絶縁体層ＩＬ２を有する。開口部ＯＰ２に絶縁体層ＩＬ２が埋め込まれている本実施の形態３では、開口部ＯＰ２および絶縁体層ＩＬ２を形成しない場合に比べれば、トランジスタＴＲ２で発生した熱を、絶縁体層ＩＬ２を介して裏面ＢＳ側に容易に伝達することができる。したがって、トランジスタＴＲ２を安定して動作させることができる。
【０１８８】
（実施の形態４）
実施の形態２の半導体装置では、ｐ型の半導体領域ＰＳの幅は、ｐ型の半導体領域ＰＳの厚さ方向に沿って一様であった。それに対して、実施の形態４の半導体装置では、ｐ型の半導体領域ＰＳの幅は、ｐ型の半導体領域ＰＳの下面からｐ型の半導体領域ＰＳの上面に向かって、減少している。
【０１８９】
＜半導体装置の構造および半導体装置の動作＞
図２０は、実施の形態４の半導体装置の要部断面図である。
【０１９０】
図２０に示すように、本実施の形態４の半導体装置のうち、開口部ＯＰ１およびｐ型の半導体領域ＰＳ以外の部分については、実施の形態２の半導体装置の各部分と同様である。
【０１９１】
本実施の形態４のトランジスタＴＲ１では、実施の形態２と異なり、ｐ型の半導体領域ＰＳの、トランジスタＴＲ１のゲート長方向の幅が、ｐ型の半導体領域ＰＳの裏面ＢＳ側の端面、すなわち下面ＰＳＳ１から、裏面ＢＳ側と反対側の端面、すなわち上面ＰＳＳ２に向かって、減少している。
【０１９２】
これにより、ｐ型の半導体領域ＰＳの上面ＰＳＳ２におけるドレイン電極ＤＥ１側の端部およびソース電極ＳＥ１側の端部のうち少なくとも一方では、ｐ型の半導体領域ＰＳの側面と上面との間の角度が、９０度を超えて鈍角となる。したがって、ｐ型の半導体領域ＰＳの上面ＰＳＳ２におけるドレイン電極ＤＥ１側の端部とドレイン電極ＤＥ１との間の電界、または、ｐ型の半導体領域ＰＳの上面ＰＳＳ２におけるソース電極ＳＥ１側の端部とソース電極ＳＥ１との間の電界を緩和することができるので、半導体装置の耐圧を向上させることができる。
【０１９３】
好適には、開口部ＯＰ１２のドレイン電極ＤＥ１側の側面ＳＳ１は、ゲート電極ＧＥ１のドレイン電極ＤＥ１側の側面ＳＳ２よりもドレイン電極ＤＥ１側に後退しており、ｐ型の半導体領域ＰＳの上面ＰＳＳ２は、平面視において、ゲート電極ＧＥ１が形成された領域に内包されている。ｐ型の半導体領域ＰＳは、窒化物半導体層ＣＨ１１のうち、開口部ＯＰ１２の底部に露出した部分に形成されている。そして、平面視において、ｐ型の半導体領域ＰＳの下面ＰＳＳ１におけるドレイン電極ＤＥ１側の端部ＢＥ１が、平面視において、ゲート電極ＧＥ１のドレイン電極ＤＥ１側の側面ＳＳ２よりもドレイン電極ＤＥ１側に配置されている。
【０１９４】
これにより、ｐ型の半導体領域ＰＳの上面ＰＳＳ２におけるドレイン電極ＤＥ１側の端部ＴＥ１では、ｐ型の半導体領域ＰＳの側面ＰＳＳ３と上面ＰＳＳ２との間の角度が、９０度を超えて鈍角となる。また、ｐ型の半導体領域ＰＳとドレイン電極ＤＥ１との間には、高電圧が印加される。したがって、ｐ型の半導体領域ＰＳの上面ＰＳＳ２におけるドレイン電極ＤＥ１側の端部ＴＥ１と、ドレイン電極ＤＥ１との間の電界を確実に緩和することができるので、半導体装置の耐圧をより向上させることができる。
【０１９５】
なお、本実施の形態４では、チャネル層ＣＨ１の厚さ方向の途中に窒化物半導体層ＣＨ１２が形成される場合、すなわち実施の形態２の構成において、ｐ型の半導体領域ＰＳの幅が下面から上面に向かって減少する例について説明する。しかし、チャネル層ＣＨ１の厚さ方向の途中に窒化物半導体層ＣＨ１２が形成されない場合、すなわち実施の形態１の構成においても、ｐ型の半導体領域ＰＳの幅が下面から上面に向かって減少するようにしてもよく、上記した効果と同様の効果、すなわち半導体装置の耐圧を向上させる効果を得ることができる。
【０１９６】
本実施の形態４の半導体装置の動作は、実施の形態１の半導体装置の動作と同様である。
【０１９７】
＜半導体装置の製造方法＞
次に、本実施の形態４の半導体装置の製造方法について説明する。図２１および図２２は、実施の形態４の半導体装置の製造工程中の要部断面図である。
【０１９８】
本実施の形態４では、実施の形態２で図１４および図１５を用いて説明した工程と同様の工程を行って、基板ＳＵＢの裏面ＢＳから基板ＳＵＢを貫通してチャネル層ＣＨ１に達する開口部ＯＰ１を形成する。
【０１９９】
ただし、本実施の形態４では、開口部ＯＰ１１、ならびに、レジスト膜ＲＲ１およびレジスト膜ＲＲ２を順次形成した後、開口部ＯＰ１３のドレイン電極ＤＥ１側の側面が、形成されるゲート電極ＧＥ１のドレイン電極ＤＥ１側の側面ＳＳ２よりもドレイン電極ＤＥ１側に後退するように、開口部ＯＰ１３を形成する。その後、開口部ＯＰ１３の底部に露出したバッファ層ＢＵＦ１を貫通して窒化物半導体層ＣＨ１１に達する開口部ＯＰ１２を形成する。これにより、図２１に示すように、開口部ＯＰ１２は、開口部ＯＰ１２のドレイン電極ＤＥ１側の側面ＳＳ１が、ゲート電極ＧＥ１のドレイン電極ＤＥ１側の側面ＳＳ２よりもドレイン電極ＤＥ１側に後退するように、形成される。また、基板ＳＵＢの裏面ＢＳに形成された開口部ＯＰ１１と、開口部ＯＰ１１の底部に形成された開口部ＯＰ１２とからなる開口部ＯＰ１が形成される。
【０２００】
次に、図２２に示すように、ｐ型の半導体領域ＰＳを形成する。このｐ型の半導体領域ＰＳを形成する工程は、実施の形態２で図１６を用いて説明した工程と同様にすることができる。
【０２０１】
ただし、本実施の形態４では、実施の形態２と異なり、例えば、基板ＳＵＢの裏面ＢＳに対して斜めにイオンを注入した後、熱処理する。これにより、ｐ型の半導体領域ＰＳのゲート長方向の幅がｐ型の半導体領域ＰＳの下面ＰＳＳ１から上面ＰＳＳ２に向かって減少するように、ｐ型の半導体領域ＰＳを形成することができる。また、好適には、ｐ型の半導体領域ＰＳの上面ＰＳＳ２が、平面視において、ゲート電極ＧＥ１が形成される領域に内包されるように、ｐ型の半導体領域ＰＳを形成することができる。そして、ｐ型の半導体領域ＰＳを、窒化物半導体層ＣＨ１１のうち、開口部ＯＰ１２の底部に露出した部分に形成することができる。さらに、平面視において、ｐ型の半導体領域ＰＳの下面ＰＳＳ１におけるドレイン電極ＤＥ１側の端部ＢＥ１が、形成されるゲート電極ＧＥ１のドレイン電極ＤＥ１側の側面ＳＳ２よりもドレイン電極ＤＥ１側に配置されるように、ｐ型の半導体領域ＰＳを形成することができる。
【０２０２】
なお、ｐ型の半導体領域ＰＳが形成された後の構造としては、開口部ＯＰ１は、基板ＳＵＢの裏面ＢＳから基板ＳＵＢを貫通してｐ型の半導体領域ＰＳに達することになる。
【０２０３】
次に、実施の形態１で図６を用いて説明した工程と同様の工程を行って、領域ＡＲ１で、導電体層ＣＬ１を形成し、領域ＡＲ１および領域ＡＲ２で、基板ＳＵＢの裏面ＢＳに金属膜ＢＭを形成する。次に、実施の形態１で図７〜図９および図１を用いて説明した工程と同様の工程を行って、ソース電極ＳＥ１、ドレイン電極ＤＥ１、ソース電極ＳＥ２、ドレイン電極ＤＥ２、ゲート電極ＧＥ１およびゲート電極ＧＥ２を形成する。その後、素子分離領域（図示は省略）を形成することで、図２０に示すように、領域ＡＲ１で、トランジスタＴＲ１を製造し、領域ＡＲ２で、トランジスタＴＲ２を製造することができる。
【０２０４】
＜本実施の形態の主要な特徴と効果＞
本実施の形態４の半導体装置は、実施の形態１の半導体装置の特徴と同様の特徴を備えている。したがって、本実施の形態４の半導体装置は、実施の形態１の半導体装置の効果と同様の効果を有する。
【０２０５】
それに加えて、本実施の形態４の半導体装置は、図２０に示すように、ｐ型の半導体領域ＰＳの、トランジスタＴＲ１のゲート長方向の幅が、ｐ型の半導体領域ＰＳの下面ＰＳＳ１からｐ型の半導体領域ＰＳの上面ＰＳＳ２に向かって減少している。これにより、ｐ型の半導体領域ＰＳの上面ＰＳＳ２のドレイン電極ＤＥ１側の端部とドレイン電極ＤＥ１との間の電界、または、ｐ型の半導体領域ＰＳの上面ＰＳＳ２のソース電極ＳＥ１側の端部とソース電極ＳＥ１との間の電界を緩和することができるので、半導体装置の耐圧を向上させることができる。
【０２０６】
（実施の形態５）
実施の形態１の半導体装置では、チャネル層のうちｐ型の半導体領域の側方に位置する部分は、チャネル層のままであった。それに対して、実施の形態５の半導体装置では、チャネル層のうちｐ型の半導体領域の側方に位置する部分は、ｐ型の半導体領域にｎ型不純物が導入されて形成された補償領域である。
【０２０７】
＜半導体装置の構造および半導体装置の動作＞
図２３は、実施の形態５の半導体装置の要部断面図である。
【０２０８】
図２３に示すように、本実施の形態５の半導体装置のうち、チャネル層ＣＨ１、チャネル層ＣＨ２および基板ＳＵＢ以外の部分については、実施の形態１の半導体装置の各部分と同様である。
【０２０９】
一方、本実施の形態５のトランジスタＴＲ１のチャネル層ＣＨ１は、実施の形態１のトランジスタＴＲ１のチャネル層ＣＨ１と異なり、バッファ層ＢＵＦ１上に形成された窒化物半導体層ＣＨ３１、窒化物半導体層ＣＨ３１上に形成された窒化物半導体層ＣＨ３２、および、窒化物半導体層ＣＨ３２上に形成された窒化物半導体層ＣＨ３３を含む。したがって、電子供給層ＥＳ１は、窒化物半導体層ＣＨ３３上に形成されている。
【０２１０】
また、本実施の形態５のトランジスタＴＲ２のチャネル層ＣＨ２は、実施の形態１のトランジスタＴＲ２のチャネル層ＣＨ２と異なり、バッファ層ＢＵＦ２上に形成された窒化物半導体層ＣＨ４１、窒化物半導体層ＣＨ４１上に形成された窒化物半導体層ＣＨ４２、および、窒化物半導体層ＣＨ４２上に形成された窒化物半導体層ＣＨ４３を含む。窒化物半導体層ＣＨ４１は、窒化物半導体層ＣＨ３１と同層の窒化物半導体層であり、窒化物半導体層ＣＨ４２は、窒化物半導体層ＣＨ３２と同層の窒化物半導体層であり、窒化物半導体層ＣＨ４３は、窒化物半導体層ＣＨ３３と同層の窒化物半導体層である。そして、電子供給層ＥＳ２は、窒化物半導体層ＣＨ４３上に形成されている。
【０２１１】
窒化物半導体層ＣＨ３１、窒化物半導体層ＣＨ３３、窒化物半導体層ＣＨ４１、および、窒化物半導体層ＣＨ４３は、実施の形態１のチャネル層ＣＨ１を構成する窒化物半導体層と同様の窒化物半導体層とすることができる。
【０２１２】
本実施の形態５では、領域ＡＲ１で、ゲート電極ＧＥ１下の窒化物半導体層ＣＨ３２内に、ｐ型の半導体領域ＰＳが形成されている。また、ｐ型の半導体領域ＰＳは、窒化物半導体層ＣＨ３２にマグネシウム（Ｍｇ）からなるｐ型不純物が導入されて形成されたものである。これにより、電子供給層ＥＳ１上のゲート電極ＧＥ１の構造と、電子供給層ＥＳ２上のゲート電極ＧＥ２の構造とを同一にすることができるので、トランジスタＴＲ１およびトランジスタＴＲ２の特性のばらつきを低減することができる。
【０２１３】
一方、本実施の形態５では、窒化物半導体層ＣＨ３２のうち、ｐ型の半導体領域ＰＳが形成されていない部分は、イントリンシック状態またはｎ型の半導体層である。また、窒化物半導体層ＣＨ４２は、イントリンシック状態またはｎ型の半導体層である。
【０２１４】
図２４および図２５を用いて後述するように、チャネル層ＣＨ１のうち電子供給層ＥＳ１の下面から離れた層ＣＨ３４、および、チャネル層ＣＨ２のうち電子供給層ＥＳ２の下面から離れた層ＣＨ４４に、基板ＳＵＢの表面ＴＳ側からｐ型不純物をイオン注入法により導入する。その後、ｐ型の半導体領域ＰＳが形成される領域以外の領域で、層ＣＨ３４および層ＣＨ４４に、基板ＳＵＢの表面ＴＳ側からｎ型不純物をイオン注入法により導入する。これにより、層ＣＨ３４内にｐ型の半導体領域ＰＳを形成する。また、層ＣＨ３４のうちｐ型の半導体領域ＰＳが形成されていない部分、および、層ＣＨ４４の各々に、窒化物半導体層ＣＨ３２、および、窒化物半導体層ＣＨ４２のそれぞれを形成する。
【０２１５】
本実施の形態５では、基板ＳＵＢの裏面ＢＳに開口部ＯＰ１（図１参照）を形成する必要がないので、半導体装置の製造工程の工程数を削減することができる。
【０２１６】
なお、層ＣＨ３４を、チャネル層ＣＨ１の下層部とし、層ＣＨ４４を、チャネル層ＣＨ２の下層部とし、層ＣＨ３４および層ＣＨ４４に、ｐ型不純物およびｎ型不純物を順次導入することもできる。これにより、領域ＡＲ１で、窒化物半導体層ＣＨ３１を形成せず、チャネル層ＣＨ１を、窒化物半導体層ＣＨ３２および窒化物半導体層ＣＨ３３からなるものとすることもできる。また、領域ＡＲ２で、窒化物半導体層ＣＨ４１を形成せず、チャネル層ＣＨ２を、窒化物半導体層ＣＨ４２および窒化物半導体層ＣＨ４３からなるものとすることもできる。
【０２１７】
本実施の形態５の半導体装置の動作は、実施の形態１の半導体装置の動作と同様である。
【０２１８】
＜半導体装置の製造方法＞
次に、本実施の形態５の半導体装置の製造方法について説明する。図２４および図２５は、実施の形態５の半導体装置の製造工程中の要部断面図である。
【０２１９】
初めに、実施の形態１で図２を用いて説明した工程と同様の工程を行って、半導体層構造を形成する。
【０２２０】
次に、図２４および図２５に示すように、ｐ型の半導体領域ＰＳ、窒化物半導体層ＣＨ３１および窒化物半導体層ＣＨ３２を形成する。例えばイオン注入法により、窒化物半導体層ＣＨ３１および窒化物半導体層ＣＨ３２を形成する。
【０２２１】
まず、図２４に示すように、領域ＡＲ１で、チャネル層ＣＨ１のうち電子供給層ＥＳ１の下面から離れた層ＣＨ３４に、基板ＳＵＢの裏面ＢＳ側と反対側、すなわち上側から例えばマグネシウム（Ｍｇ）などのｐ型不純物を注入する。また、領域ＡＲ２で、チャネル層ＣＨ２のうち電子供給層ＥＳ２の下面から離れた層ＣＨ４４に、基板ＳＵＢの裏面ＢＳ側と反対側、すなわち上側から例えばマグネシウムなどのｐ型不純物を注入する。注入されるイオンのエネルギーを調整することで、領域ＡＲ１で、層ＣＨ３４の上面が電子供給層ＥＳ１の下面から基板ＳＵＢの厚さ方向に距離ＤＳ１だけ離れるように、ｐ型不純物としてのイオンを注入することができる。また、注入されるイオンのエネルギーを調整することで、領域ＡＲ２で、層ＣＨ４４の上面が電子供給層ＥＳ２の下面から基板ＳＵＢの厚さ方向に距離ＤＳ１だけ離れるように、ｐ型不純物としてのイオンを注入することができる。なお、距離ＤＳ１については、実施の形態１と同様にすることができる。
【０２２２】
次に、領域ＡＲ１および領域ＡＲ２で、電子供給層ＥＳ１上および電子供給層ＥＳ２上にフォトレジストを塗布してレジスト膜（図示は省略）を形成した後、パターン露光を行い、現像することで、ｐ型の半導体領域ＰＳが形成される領域が覆われるように、レジストパターン（図示は省略）を形成する。そして、形成されたレジストパターンをマスクとしたイオン注入を行って、ｐ型の半導体領域ＰＳが形成される領域以外の領域で、層ＣＨ３４に、基板ＳＵＢの裏面ＢＳ側と反対側、すなわち上側から例えばシリコン（Ｓｉ）などのｎ型不純物を注入する。また、層ＣＨ４４に、基板ＳＵＢの裏面ＢＳ側と反対側、すなわち上側から例えばシリコン（Ｓｉ）などのｎ型不純物を注入する。
【０２２３】
その後、レジストパターン（図示は省略）を除去し、例えば８５０℃程度の温度で２０分程度の時間の間、熱処理を行って、注入されたｐ型不純物を活性化させる。これにより、図２５に示すように、領域ＡＲ１で、層ＣＨ３４内にｐ型の半導体領域ＰＳが形成され、層ＣＨ３４のうちｐ型の半導体領域ＰＳが形成されていない部分に、イントリンシック状態またはｎ型の半導体層である窒化物半導体層ＣＨ３２が形成される。また、チャネル層ＣＨ１は、下から順に、窒化物半導体層ＣＨ３１、層ＣＨ３４に形成された窒化物半導体層ＣＨ３２、および、窒化物半導体層ＣＨ３３を含む。
【０２２４】
好適には、ｐ型の半導体領域ＰＳは、平面視において、ゲート電極ＧＥ１（図２３参照）が形成される領域内に形成されている。これにより、トランジスタＴＲ１をノーマリオフ型のＨＥＭＴとして動作させつつ、トランジスタＴＲ１のオン抵抗を低減することができる。
【０２２５】
一方、図２５に示すように、領域ＡＲ２で、層ＣＨ４４内に、イントリンシック状態またはｎ型の半導体層である窒化物半導体層ＣＨ４２が形成される。また、チャネル層ＣＨ２は、下から順に、窒化物半導体層ＣＨ４１、層ＣＨ４４に形成された窒化物半導体層ＣＨ４２、および、窒化物半導体層ＣＨ４３を含む。
【０２２６】
次に、実施の形態１で図７〜図９および図１を用いて説明した工程と同様の工程を行って、ソース電極ＳＥ１、ドレイン電極ＤＥ１、ソース電極ＳＥ２、ドレイン電極ＤＥ２、ゲート電極ＧＥ１およびゲート電極ＧＥ２を形成する。好適には、ゲート電極ＧＥ１が形成される領域内にｐ型の半導体領域ＰＳが配置されるように、ゲート電極ＧＥ１を形成する。
【０２２７】
その後、素子分離領域（図示は省略）を形成することで、図２３に示すように、領域ＡＲ１で、トランジスタＴＲ１を製造し、領域ＡＲ２で、トランジスタＴＲ２を製造することができる。
【０２２８】
＜本実施の形態の主要な特徴と効果＞
本実施の形態５の半導体装置は、導電体層ＣＬ１（図１参照）が形成されていない点を除き、実施の形態１の半導体装置の特徴と同様の特徴を備えている。したがって、本実施の形態５の半導体装置は、導電体層ＣＬ１（図１参照）が有する効果を除き、実施の形態１の半導体装置の効果と同様の効果を有する。
【０２２９】
一方、本実施の形態５では、実施の形態１と異なり、図２３に示すように、基板ＳＵＢの裏面ＢＳに開口部ＯＰ１（図１参照）が形成されていない。開口部ＯＰ１が形成されていない本実施の形態５では、開口部ＯＰ１が形成され、形成された開口部ＯＰ１に導電体層ＣＬ１が埋め込まれている実施の形態１に比べれば、トランジスタＴＲ１で発生した熱を、裏面ＢＳ側に伝達する能力は小さくなる。
【０２３０】
しかし、本実施の形態５では、基板ＳＵＢの裏面ＢＳに開口部ＯＰ１を形成する工程を行う必要がない。そのため、半導体装置の製造工程の工程数を削減することができ、半導体装置を容易に製造することができる。
【０２３１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０２３２】
２ＤＥＧ  ２次元電子ガス
ＡＲ１、ＡＲ２  領域
ＢＥ１  端部
ＢＭ  金属膜
ＢＳ  裏面
ＢＵＦ１、ＢＵＦ２  バッファ層
ＣＨ１、ＣＨ２  チャネル層
ＣＨ１１〜ＣＨ１３、ＣＨ２１〜ＣＨ２３  窒化物半導体層
ＣＨ３１〜ＣＨ３３、ＣＨ４１〜ＣＨ４３  窒化物半導体層
ＣＨ３４、ＣＨ４４  層
ＣＬ１  導電体層
ＤＥ１、ＤＥ２  ドレイン電極
ＤＳ１  距離
ＥＳ１、ＥＳ２  電子供給層
ＦＲ１〜ＦＲ４  レジスト膜
ＧＥ１、ＧＥ２  ゲート電極
ＩＬ１、ＩＬ２  絶縁体層
ＭＦ１〜ＭＦ４  金属膜
ＯＰ１、ＯＰ１１、ＯＰ１２、ＯＰ１３  開口部
ＯＰ２、ＯＰ２１  開口部
ＰＳ  半導体領域
ＰＳＳ１  下面
ＰＳＳ２  上面
ＰＳＳ３  側面
ＲＲ１、ＲＲ２  レジスト膜
ＳＥ１、ＳＥ２  ソース電極
ＳＳ１、ＳＳ２  側面
ＳＵＢ  基板
ＴＥ１  端部
ＴＲ１、ＴＲ２  トランジスタ
ＴＳ  表面
ＷＴ１、ＷＴ２  開口幅
【図１】
2015060893.tif 000003
【図２】
2015060893.tif 000004
【図３】
2015060893.tif 000005
【図４】
2015060893.tif 000006
【図５】
2015060893.tif 000007
【図６】
2015060893.tif 000008
【図７】
2015060893.tif 000009
【図８】
2015060893.tif 000010
【図９】
2015060893.tif 000011
【図１０】
2015060893.tif 000012
【図１１】
2015060893.tif 000013
【図１２】
2015060893.tif 000014
【図１３】
2015060893.tif 000015
【図１４】
2015060893.tif 000016
【図１５】
2015060893.tif 000017
【図１６】
2015060893.tif 000018
【図１７】
2015060893.tif 000019
【図１８】
2015060893.tif 000020
【図１９】
2015060893.tif 000021
【図２０】
2015060893.tif 000022
【図２１】
2015060893.tif 000023
【図２２】
2015060893.tif 000024
【図２３】
2015060893.tif 000025
【図２４】
2015060893.tif 000026
【図２５】
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