(57)【要約】【課題】メモリセルの劣化を抑制することのできる半導体記憶装置を提供する。【解決手段】一の実施の形態に係る半導体記憶装置は、複数の第１配線と、前記第１配線に交差するように延びる複数の第２配線と、前記第１配線と前記第２配線との各交差部に配置され可変抵抗素子を含む複数のメモリセルと、前記メモリセルに印加する電圧を制御する制御回路とを備える。前記制御回路は、前記メモリセルをセット状態に変化させるセット動作時に、選択第１配線及び選択第２配線に接続された選択メモリセルにセット電圧を印加するセット動作を実行可能に構成されている。前記制御回路は、前記セット動作時の前記選択メモリセルの変化の状態に応じて前記セット電圧の電圧印加時間を変更して、前記選択メモリセルに前記セット電圧を印加する追加セット動作を実行可能に構成されている。【選択図】図７
2015060608.tif 000002
【特許請求の範囲】
【請求項１】
複数の第１配線と、
前記第１配線に交差するように延びる複数の第２配線と、
前記第１配線と前記第２配線との各交差部に配置され可変抵抗素子を含む複数のメモリセルと、
前記メモリセルに印加する電圧を制御する制御回路とを備え、
前記制御回路は、前記メモリセルをセット状態に変化させるセット動作時に、選択第１配線及び選択第２配線に接続された選択メモリセルにセット電圧を印加するセット動作を実行可能に構成されており、
前記制御回路は、前記セット動作時の前記選択メモリセルの変化の状態に応じて前記セット電圧の電圧印加時間を変更して、前記選択メモリセルに前記セット電圧を印加する追加セット動作を実行可能に構成されている
ことを特徴とする半導体記憶装置。
【請求項２】
前記制御回路は、前記セット動作後に、前記選択メモリセルに対して読み出し電圧を印加して前記選択メモリセルの状態を判定するベリファイ動作を実行可能に構成されており、
前記制御回路は、前記ベリファイ動作において前記選択メモリセルが前記セット状態に変化していないと判断された場合、前記追加セット動作を実行可能に構成されている
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記制御回路は、前記セット動作時の前記選択メモリセルに流れるセル電流としきい値電流とを比較する電流検知回路と、前記セル電流が前記しきい値電流に到達するまでの時間を計測するタイマーとを備え、
前記制御回路は、前記セット動作と前記追加セット動作を継続して実行するとともに、前記セル電流が前記しきい値電流に到達するまでの時間に基づき前記追加セット動作時の電圧印加時間を変更可能に構成されている
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記制御回路は、複数の前記選択メモリセルに対して同時に前記セット動作、及び前記追加セット動作を実行可能に構成されている
ことを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記セット動作は、前記選択メモリセル内の前記可変抵抗素子の抵抗値を高抵抗状態から低抵抗状態に変更する動作である
ことを特徴とする請求項１乃至４のいずれか記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、フラッシュメモリの後継候補として、記憶素子に可変抵抗素子を用いる抵抗変化メモリ装置が注目されている。ここで、抵抗変化メモリ装置には、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する狭義の抵抗変化メモリ（ReRAM：Resistive RAM）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗値情報を利用する相変化メモリ（PCRAM：Phase Change RAM）等も含むものとする。
【０００３】
抵抗変化メモリ装置のメモリセルアレイは、可変抵抗素子を含むメモリセルをビット線及びワード線の交差部に配置する。このようなメモリセルアレイでは、可変抵抗素子の有する特性を利用してメモリセルの選択を行うことができる。また、ビット線及びワード線を交互に積層させ、メモリセルアレイを三次元的に積層配列することで、高密度メモリセルアレイを実現することもできる。
【０００４】
選択メモリセルに対し電圧印加動作を実行して抵抗状態を変化させる場合、選択メモリセルが所定の動作時間で所望の抵抗状態に変化しなかった場合、再度電圧印加動作を実行する。この再度の電圧印加動作を、電圧印加時間や電圧値を変更しながら所望の抵抗状態に変化するまで繰り返す場合、動作時間が長時間化し、選択メモリセルに過度なストレスが加わりメモリセルが劣化してしまうおそれがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１３４３８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、メモリセルの劣化を抑制することのできる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
一の実施の形態に係る半導体記憶装置は、複数の第１配線と、前記第１配線に交差するように延びる複数の第２配線と、前記第１配線と前記第２配線との各交差部に配置され可変抵抗素子を含む複数のメモリセルと、前記メモリセルに印加する電圧を制御する制御回路とを備える。前記制御回路は、前記メモリセルをセット状態に変化させるセット動作時に、選択第１配線及び選択第２配線に接続された選択メモリセルにセット電圧を印加するセット動作を実行可能に構成されている。前記制御回路は、前記セット動作時の前記選択メモリセルの変化の状態に応じて前記セット電圧の電圧印加時間を変更して、前記選択メモリセルに前記セット電圧を印加する追加セット動作を実行可能に構成されている。
【図面の簡単な説明】
【０００８】
【図１】第１の実施の形態に係る半導体記憶装置のブロック図である。
【図２】メモリセルアレイ１の一部の斜視図である。
【図３】図２におけるＩ−Ｉ’線で切断して矢印方向に見たメモリセル１つ分の断面図である。
【図４】メモリセルアレイ１及びその周辺回路の回路図である。
【図５】メモリセルの動作方法を説明する図である。
【図６】メモリセルのデータ保持状態を説明する図である。
【図７】第１の実施の形態のセット動作時における工程を説明するフローチャートである。
【図８】第１の実施の形態のセット動作時における電圧印加時間とセル電流の関係を示す図である。
【図９】第１の実施の形態のセット動作時におけるメモリセルの状態を示す模式図である。
【図１０】第２の実施の形態のセット動作時における工程を説明するフローチャートである。
【図１１】第２の実施の形態に係る半導体記憶装置のブロック図である。
【図１２】第２の実施の形態に係る半導体記憶装置の動作波形図である。
【図１３】第２の実施の形態に係る半導体記憶装置の制御回路の回路図である。
【図１４】第２の実施の形態に係る半導体記憶装置の制御回路の回路図である。
【図１５】第２の実施の形態に係る半導体記憶装置の制御回路の回路図である。
【図１６】第２の実施の形態に係る半導体記憶装置の制御回路の回路図である。
【図１７】第２の実施の形態に係る半導体記憶装置の制御回路の回路図である。
【図１８】第２の実施の形態に係る半導体記憶装置の制御回路の回路図である。
【図１９】第２の実施の形態に係る半導体記憶装置の制御回路の回路図である。
【図２０】第２の実施の形態に係る半導体記憶装置の制御回路の回路図である。
【図２１】第２の実施の形態に係る半導体記憶装置の制御回路の回路図である。
【図２２】第２の実施の形態に係る半導体記憶装置の制御回路の回路図である。
【図２３】第２の実施の形態に係る半導体記憶装置の制御回路の回路図である。
【図２４】第２の実施の形態に係る半導体記憶装置の制御回路の回路図である。
【図２５】第２の実施の形態に係る半導体記憶装置の制御回路の回路図である。
【図２６】第２の実施の形態に係る半導体記憶装置の電圧の状態を説明する図である。
【図２７】第２の実施の形態に係る半導体記憶装置の制御回路の回路図である。
【図２８】第２の実施の形態に係る半導体記憶装置のパラメータテーブルを説明する図である。
【図２９】第２の実施の形態に係る半導体記憶装置の制御回路の回路図である。
【図３０】第２の実施の形態に係る半導体記憶装置の制御回路の回路図である。
【図３１】第２の実施の形態に係る半導体記憶装置の制御回路の回路図である。
【図３２】第３の実施の形態に係る半導体記憶装置の動作波形図である。
【図３３】第３の実施の形態に係る半導体記憶装置の制御回路の回路図である。
【図３４】第３の実施の形態に係る半導体記憶装置の制御回路の回路図である。
【図３５】第３の実施の形態に係る半導体記憶装置の制御回路の回路図である。
【図３６】第３の実施の形態に係る半導体記憶装置の制御回路の回路図である。
【図３７】第３の実施の形態に係る半導体記憶装置の制御回路の回路図である。
【図３８】第３の実施の形態に係る半導体記憶装置の制御回路の回路図である。
【発明を実施するための形態】
【０００９】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。なお、以下の実施の形態における図面の記載では、同一の構成を有する箇所には同一の符号を付して重複する説明を省略する。
【００１０】
［全体構成］
図１は、本発明の第１の実施の形態に係る不揮発性メモリの構成を示すブロック図である。この不揮発性メモリは、後述する可変抵抗素子ＶＲを使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。
【００１１】
メモリセルアレイ１のビット線ＢＬには、メモリセルアレイ１のビット線ＢＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うために、ビット線ＢＬの電圧を制御するカラム制御回路２が電気的に接続されている。また、メモリセルアレイ１のワード線ＷＬには、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うために、ワード線ＷＬの電圧を制御するロウ制御回路３が電気的に接続されている。
【００１２】
［メモリセルアレイ１］
図２は、メモリセルアレイ１の一部の斜視図、図３は、図２におけるＩ−Ｉ’線で切断して矢印方向に見たメモリセル１つ分の断面図である。複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が、半導体基板Ｓの表面に平行なＹ方向に配設される。ワード線ＷＬと交差するように複数本の第２の配線としてビット線ＢＬ０〜ＢＬ２が、半導体基板Ｓの表面に平行なＸ方向に配設される。ワード線ＷＬ０〜ＷＬ２とビット線ＢＬ０〜ＢＬ２との各交差部には、両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばＷ、ＷＮ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いることができる。
【００１３】
［メモリセルＭＣ］
図３に示すように、メモリセルＭＣは、ビット線ＢＬとワード線ＷＬとの間に可変抵抗素子ＶＲが接続された回路である。可変抵抗素子ＶＲのＺ方向の上下には、バリアメタル及び接着層として機能する電極ＥＬ１、ＥＬ２が配置される。電極ＥＬ１上には可変抵抗素子ＶＲが配置され、可変抵抗素子ＶＲ上には電極ＥＬ２が配置されている。電極ＥＬ２の電極材料としては、伝導フィラメントを構成する金属元素を含むものが用いられる。電極ＥＬ２に用いられる金属元素としては、例えば、Ａｇ、Ｎｉ、Ｃｏ、Ａｌ、Ｚｎ、Ｔｉ、Ｔａ、Ｃｕ等を選択することができる。この電極ＥＬ２に用いられる金属元素のイオンが、可変抵抗素子ＶＲ中に移動して、伝導フィラメントを形成する。電極ＥＬ２には、さらに、不純物がドープされたシリコン、Ｗ、Ｔｉ、ＴｉＮｘ、ＴｉＳｉｘ、ＴｉＳｉｘＮｙ、Ｔａ、ＴａＮｘ、ＴａＳｉｘＮｙが積層されていてもよい。電極ＥＬ１としては、種々の金属元素を用いることができるが、例えば、不純物がドープされたシリコン、Ｗ、Ｔｉ、ＴｉＮｘ、ＴｉＳｉｘ、ＴｉＳｉｘＮｙ、Ｔａ、ＴａＮｘ、ＴａＳｉｘＮｙや、これらの積層構造から選択することができる。
【００１４】
［可変抵抗素子］
可変抵抗素子ＶＲとしては、電圧印加によって、電界、電流、熱、化学エネルギー等を介して抵抗値を変化させることができる物質が用いられる。可変抵抗素子ＶＲは、例えば、基材として酸化シリコン（ＳｉＯｘ）を含む膜からなる。具体的には、酸化シリコン（ＳｉＯｘ）の単層膜、又は酸化シリコン（ＳｉＯｘ）と半導体や絶縁体とが積層された構造からなる。酸化シリコン（ＳｉＯｘ）に積層される半導体や絶縁体としてはシリコン（Ｓｉ）や酸化ハフニウム（ＨｆＯｘ）等が用いられる。後述するように、本実施の形態の可変抵抗素子ＶＲは、状態により印加電圧に対する電流電圧特性が異なる。これを利用して、可変抵抗素子ＶＲを選択素子として用いることができる。
【００１５】
［メモリセルアレイ及びその周辺回路］
図４は、メモリセルアレイ１及びその周辺回路の回路図である。各ビット線ＢＬの一端はカラム制御回路２の一部であるカラム系周辺回路２ａに接続されている。また、各ワード線ＷＬの一端はロウ制御回路３の一部であるロウ系周辺回路３ａに接続されている。このカラム系周辺回路２ａ及びロウ系周辺回路３ａにより、ビット線ＢＬ及びワード線ＷＬに対して動作に必要な電圧が供給される。カラム系周辺回路２ａ及びロウ系周辺回路３ａには、ビット線ＢＬ及びワード線ＷＬの動作制御に必要な異なる機能をそれぞれ付加することが可能である。
【００１６】
以下、メモリセルＭＣに対してビット線ＢＬが高電圧、ワード線ＷＬが低電圧となるように電圧が印加されている場合、正の極性の電圧が印加されていると称し、メモリセルＭＣに対してビット線ＢＬが低電圧、ワード線ＷＬが高電圧となるように電圧が印加されている場合、負の極性の電圧が印加されていると称することがある。
【００１７】
［メモリセルの動作］
図５は、可変抵抗素子ＶＲを含むメモリセルＭＣの動作方法を説明する図である。
【００１８】
選択メモリセルＭＣの可変抵抗素子ＶＲに所定の電圧を所定時間印加することにより、選択メモリセルＭＣの可変抵抗素子ＶＲが所定の電圧よりも低い電圧で導通するセット状態へと変化する。以下、この可変抵抗素子ＶＲをセット状態へ変化させる動作をセット動作という。セット状態は、電極ＥＬ１、ＥＬ２を接続する伝導フィラメントＦが伸びているが、一部のみが切れた状態である。
【００１９】
一方、選択メモリセルＭＣの可変抵抗素子ＶＲに所定の電圧を所定時間印加することにより、選択メモリセルＭＣの可変抵抗素子ＶＲが所定の電圧よりも高い電圧で導通するリセット状態へと変化する。以下、この可変抵抗素子ＶＲをリセット状態へ変化させる動作をリセット動作という。リセット状態は、伝導フィラメントＦの切断距離が、セット状態よりも長い状態である。
【００２０】
読み出し動作時には、選択メモリセルＭＣの可変抵抗素子ＶＲに所定の読み出し電圧を印加する。これにより、電極ＥＬ１側に向けて伝導フィラメントＦが伸びる。セット状態とリセット状態とでは、伝導フィラメントＦが伸びて電極ＥＬ１に到達するときの電圧が異なる。その違いを利用して、選択メモリセルＭＣの状態を読み出すことができる。
【００２１】
図６は、メモリセルＭＣのデータ保持状態を説明する図である。図６は、可変抵抗素子ＶＲのセット状態とリセット状態の電気的特性を示している。図６は、電極ＥＬ２として銀（Ａｇ）を用い、可変抵抗素子ＶＲの基材として酸化シリコン（ＳｉＯｘ）を用いた場合の例である。図６には、セット状態の電流電圧特性が破線で示されており、リセット状態の電流電圧特性が実線で示されている。
【００２２】
メモリセルＭＣがセット状態の場合、電圧Ｖｔｈ＿ｓ以上の電圧を印加すると、メモリセルＭＣに電流が多く流れる。一方、メモリセルＭＣがリセット状態の場合、電圧Ｖｔｈ＿ｒ以上の電圧を印加すると、メモリセルＭＣに電流が多く流れる。この場合、電圧Ｖｔｈ＿ｓは電圧Ｖｔｈ＿ｒより小さく、Ｖｔｈ＿ｓ≦Ｖｒｅａｄ＜Ｖｔｈ＿ｒを満たす電圧Ｖｒｅａｄを読み出し電圧とすれば、セット状態とリセット状態とで読み出し電圧Ｖｒｅａｄ印加時の電流には大きな差が生じる。この電流差に基づき、メモリセルＭＣの抵抗状態をデータとして読み出す。
【００２３】
ここで、読み出し動作時の印加電圧の制御により、読み出し動作時に非選択のメモリセルＭＣには電圧Ｖｔｈ＿ｓより小さい電圧が印加されるようにすることができる。これにより、非選択メモリセルＭＣには非常に小さな電流しか流れず、メモリセルＭＣに選択素子としての機能を持たせることができる。
【００２４】
［半導体記憶装置の動作］
次に、メモリセルＭＣに対する動作の詳細な説明を行う。前述のように、可変抵抗素子ＶＲは、ある一定以上の電圧をその両端に印加するセット動作によって低抵抗状態（セット状態）となり、ある一定以上の電圧をその両端に印加するリセット動作によって高抵抗状態（リセット状態）となる。以下の実施の形態の説明では、セット動作を対象にして説明するが、リセット動作の際にも同様の動作を適用することができる。
【００２５】
以下、図７及び図８を参照して、本実施の形態に係るセット動作を説明する。ここで、本実施の形態におけるセット動作は、選択メモリセルＭＣに対し正の極性のセット電圧を印加して、可変抵抗素子ＶＲをセット状態へ変化させる動作である。以下、セット動作について説明する。
【００２６】
図７は、本実施の形態のセット動作時における工程を説明するフローチャートである。図８は、本実施の形態のセット動作時における電圧印加時間とセル電流の関係を示す図である。
【００２７】
セット動作が開始されると、まず選択メモリセルＭＣにセット電圧が印加される（ステップＳ１）。このセット電圧印加動作は、あらかじめ決定されたセット動作時間Ｔｓｅｔの間だけ継続する。
【００２８】
次に、セット電圧印加により選択メモリセルＭＣの抵抗値が所望の値に変化したか否かを判定するベリファイ動作を実行する（ステップＳ２）。このベリファイ動作は、セット動作時間Ｔｓｅｔでセット電圧を印加した後の選択メモリセルＭＣに対して所定の読み出し電圧を印加し、選択メモリセルＭＣに流れるセル電流Ｉｃｅｌｌ（＝Ｉ（Ｔｓｅｔ））を検知して、選択メモリセルＭＣの状態を判定する動作である。
【００２９】
図８に示すように、セット動作時間Ｔｓｅｔの間だけセット電圧を印加した後のセル電流Ｉ（Ｔｓｅｔ）が電流値Ｉｓｅｔに到達していた場合（図８の線Ｘ１の場合）、選択メモリセルＭＣは低抵抗のセット状態にあると判定され、セット動作が正常に完了したとして、動作が終了する（ステップＳ３のＹ）。一方、セット動作時間Ｔｓｅｔの間だけセット電圧を印加した後のセル電流Ｉ（Ｔｓｅｔ）が電流値Ｉｓｅｔに到達していない場合（図８の線Ｘ２、Ｘ３の場合）、セット動作が完了していないとして、次のステップＳ４に移動する（ステップＳ３のＮ）。
【００３０】
次に、セット動作時間Ｔｓｅｔの間だけセット電圧を印加した後のセル電流Ｉ（Ｔｓｅｔ）が、所定のしきい値電流Ｉｔｈに到達しているか否かを判定する（ステップＳ４）。しきい値電流Ｉｔｈは、ある選択メモリセルＭＣが所定のセット動作時間Ｔｓｅｔの間だけセット電圧を印加されてもセット状態には変化しないが、追加セット動作時間ΔＴｓｅｔを加えればセット状態に変化すると判断するためのしきい値電流である。
【００３１】
セット動作時間Ｔｓｅｔの間だけセット電圧を印加した後のセル電流Ｉ（Ｔｓｅｔ）がしきい値電流Ｉｔｈ未満の場合（図８の線Ｘ３の場合）、動作時間を時間Ｔｓｅｔ’（セット動作時間Ｔｓｅｔ＋追加セット動作時間ΔＴｓｅｔ）に延長してセット電圧を印加したとしても、セル電流Ｉ（Ｔｓｅｔ’）が電流値Ｉｓｅｔに到達することはないため、セット動作は失敗したものと判断される。この場合、ステップＳ４の判定はＮとなり、この選択メモリセルＭＣに対するセット動作は失敗したものとして動作を終了する。
【００３２】
一方、セット動作時間Ｔｓｅｔの間だけセット電圧を印加した後のセル電流Ｉ（Ｔｓｅｔ）がしきい値電流Ｉｔｈ以上の場合（図８の線Ｘ２の場合）、動作時間を時間Ｔｓｅｔ’（セット動作時間Ｔｓｅｔ＋追加セット動作時間ΔＴｓｅｔ）に延長してセット電圧を印加すれば、セル電流Ｉ（Ｔｓｅｔ’）が電流値Ｉｓｅｔに到達して、選択メモリセルＭＣは低抵抗のセット状態に変化するものと判断される。この場合、ステップＳ４の判定はＹとなり、ステップＳ５に移動する。
【００３３】
次に、ステップＳ５において、追加セット動作時間ΔＴｓｅｔを算出する。この追加セット動作時間ΔＴｓｅｔは、可変抵抗素子ＶＲの素子ばらつきを考慮して決定される。可変抵抗素子ＶＲとして、銀イオンのサイト間移動によるフィラメント伸長により伝導パスが形成されるイオンメモリを用いた場合、サイト間距離のばらつきは、セット動作時の電流により判断することが可能である。
【００３４】
図９は、本実施の形態のセット動作時におけるメモリセルＭＣの状態を示す模式図である。選択ビット線ＢＬ側から選択ワード線ＷＬ側へと伝導フィラメントＦが伸長している。また、可変抵抗素子ＶＲを構成する物質（例えば酸化シリコン（ＳｉＯ２）、図９では白丸で図示している）の間に存在する銀イオン（黒丸で図示）が、サイト間移動する際のエネルギーギャップＵａが示されている。
【００３５】
ここで、可変抵抗素子ＶＲの膜厚Ｈ、伝導フィラメント長Ｌｆ、可変抵抗素子ＶＲを構成する物質（例えば酸化シリコン（ＳｉＯ２））のサイト間距離ｄ、銀イオンがサイト間を移動する際のエネルギーギャップＵａ、セット時に印加される電圧Ｖ、温度Ｔ、ボルツマン定数ｋ、素電荷ｑ、銀イオンのホッピング振動数νとした場合、伝導フィラメントＦの成長速度ｖｆは、
【００３６】
［式１］
2015060608.tif 000003
と表すことができる。
【００３７】
伝導フィラメントＦの成長速度ｖｆは、セット動作時間Ｔｓｅｔの間だけセット電圧を印加した後のセル電流Ｉ（Ｔｓｅｔ）から、算出することができる。この伝導フィラメントＦの成長速度ｖｆに基づいて、サイト間距離ｄのばらつきを求めることができる。サイト間距離ｄは、選択メモリセルＭＣ毎に異なるものである。このようにして算出した選択メモリセルＭＣ毎のサイト間距離ｄのばらつきに基づいて、各選択メモリセルＭＣの追加セット動作時間ΔＴｓｅｔを算出する。
【００３８】
次に、ステップＳ６において、動作時間を時間Ｔｓｅｔ’（セット動作時間Ｔｓｅｔ＋追加セット動作時間ΔＴｓｅｔ）に延長してセット電圧を印加する追加セット動作を実行する。この追加セット動作が完了した後、選択メモリセルＭＣに対する動作を終了する。
【００３９】
［効果］
本実施の形態に係るセット動作によれば、セット動作時間を時間Ｔｓｅｔに設定してセット電圧を印加したが、セット状態に変化しなかった選択メモリセルＭＣに対して追加セット動作を実行している。このとき、追加セット時間ΔＴｓｅｔは、選択メモリセルＭＣのサイト間距離ｄのばらつきに基づき選択メモリセルＭＣ毎に算出している。そのため、選択メモリセルＭＣの追加セット動作時には、選択メモリセルＭＣがセット状態に変化するために必要なだけの電圧印加時間が設定される。この追加セット動作は複数回繰り返す必要がなく、選択メモリセルＭＣに対して一回行えばよい。その結果、追加セット動作の試行回数が減るため、選択メモリセルＭＣに過度なストレスが加わりメモリセルＭＣの劣化を防ぐことができる。また、追加セット動作の試行回数が減るため、セット動作の速度を向上することが可能となるとともに、動作に必要な消費エネルギーを抑制することもできる。
【００４０】
［第２の実施の形態］
次に、本発明の第２の実施の形態を、図１０乃至図３１を参照して説明する。第２の実施の形態の半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。本実施の形態のセット動作及び追加セット動作は、ベリファイ動作を挟まずに継続して実行される点において、第１の実施の形態と異なる。以下、図１０乃至図３１を参照して、本実施の形態に係る半導体記憶装置の動作を説明する。
【００４１】
［半導体記憶装置の動作］
まず、図１０を参照して、本実施の形態に係るセット動作を説明する。ここで、本実施の形態におけるセット動作は、１つの選択メモリセルＭＣに対し実行する動作及びその際の制御回路の構成であるものとして説明する。図１０は、本実施の形態のセット動作時における工程を説明するフローチャートである。
【００４２】
セット動作が開始されると、まず選択メモリセルＭＣにセット電圧が印加される（ステップＳ１１）。
【００４３】
次に、選択メモリセルＭＣに流れるセル電流の検知が開始される（ステップＳ１２）。また、このとき、セル電流の検知が開始されてからの時間も計測される。
【００４４】
次に、セル電流検知動作によりセル電流が、所定のしきい値電流Ｉｔｈに到達しているか否かを判定する（ステップＳ１３）。セル電流が、所定のしきい値電流Ｉｔｈに到達している場合、選択メモリセルＭＣが所定の抵抗状態に変化したものと判断し、完全なセット状態へと変化させるための追加セット動作に移る（ステップＳ１３のＹ）。この際、選択メモリセルＭＣに対するセット電圧の印加は継続している。一方、セル電流が、所定のしきい値電流Ｉｔｈに到達していない場合、選択メモリセルＭＣは所定の抵抗状態に変化していないと判断し、セット電圧印加及びセル電流検知動作を継続する（ステップＳ１３のＮ）。
【００４５】
次に、セル電流が、所定のしきい値電流Ｉｔｈに到達するまでの時間に基づいて、追加セット動作時間ΔＴｓｅｔを算出する（ステップＳ１４）。この追加セット動作時間ΔＴｓｅｔは、可変抵抗素子ＶＲの素子ばらつきを考慮して決定される。
【００４６】
次に、ステップＳ１６において、動作時間が時間Ｔｓｅｔ’（セット動作時間Ｔｓｅｔ＋追加セット動作時間ΔＴｓｅｔ）を経過するまで、選択メモリセルＭＣにセット電圧を印加する追加セット動作を実行する。この追加セット動作が完了した後、選択メモリセルＭＣに対する動作を終了する。
【００４７】
［効果］
本実施の形態に係るセット動作でも、追加セット時間ΔＴｓｅｔを選択メモリセルＭＣ毎に算出している。そのため、選択メモリセルＭＣの追加セット動作時には、選択メモリセルＭＣがセット状態に変化するために必要なだけの電圧印加時間が設定される。この追加セット動作は必要以上に長期間実行されることがないため、選択メモリセルＭＣに過度なストレスが加わりメモリセルＭＣの劣化を防ぐことができる。また、追加セット動作の動作時間が減るため、セット動作の速度を向上することが可能となるとともに、動作に必要な消費エネルギーを抑制することもできる。
【００４８】
［制御回路］
次に、本実施の形態の動作を実行するための制御回路を詳細に説明する。図１１は、本実施の形態に係る半導体記憶装置のブロック図である。図１１は、カラム制御回路２の詳細な構成を示している。カラム制御回路２にはビット線セレクタ２１及びカラムデコーダ２２が含まれる。ビット線セレクタ２１及びカラムデコーダ２２がカラム系周辺回路２ａを構成する。ビット線セレクタ２１は、カラムデコーダから送られる信号に基づき選択ビット線を選択し、電流・電圧バイアス回路２３から転送されてきた電圧を選択ビット線に印加する。
【００４９】
カラム制御回路２は、電流・電圧バイアス回路２３、バイアス期間設定回路２４、しきい値電流生成回路２５、電流検知回路２６、タイマーＡ（２７）、タイマーＢ（２８）、電流源２９、温度測定回路３０、パラメータテーブル３１を含む。制御回路の動作を簡単に説明すると、電流・電圧バイアス回路２３は、動作に必要な電流・電圧をビット線セレクタ２１に転送する。電流検知回路２６は、選択メモリセルＭＣに流れる電流を、しきい値電流生成回路２５において生成されたしきい値電流Ｉｔｈと比較する。選択メモリセルＭＣに流れる電流がしきい値電流Ｉｔｈに達するまでの時間をタイマーＡ（２７）により計測し、パラメータテーブル３１に送信する。パラメータテーブル３１は、選択メモリセルＭＣに流れる電流がしきい値電流Ｉｔｈに達するまでの時間に基づき、追加セット動作時間ΔＴｓｅｔを選択して、タイマーＢ（２８）に送信する。このタイマーＢ（２８）の動作時間に基づいて追加セット動作が実行される。
【００５０】
次に、図１３〜図３１を参照して、制御回路の各部の詳細な構成を説明し、その後、図１２を参照して、制御回路を用いた詳細な動作を説明する。
【００５１】
図１３は、電流・電圧バイアス回路２３、及び電流検知回路２６の構成を示す回路図である。電流・電圧バイアス回路２３は、トランジスタＴ１１、Ｔ１２、及び差動増幅器Ａ１０を備え、セット動作に必要なセット電圧ＶＳＥＴやセット電流をトランジスタＴ１０を介して、ビット線セレクタ２１へと転送する回路である。電流検知回路２６は、トランジスタＴ１３〜Ｔ２９、及び論理回路Ｃ１０を備える。電流検知回路２６は、信号ＴＵＰが入力されると動作を開始し、選択ビット線ＢＬを介して選択メモリセルＭＣに流れる電流を検知する。選択メモリセルＭＣに流れる電流がしきい値電流Ｉｔｈを超えると信号ＲＥＥＴを“Ｈ”状態にする。
【００５２】
図１４は、バイアス期間設定回路２４の構成を示す回路図である。バイアス期間設定回路２４は、インバータＩ１０〜Ｉ１７及び論理回路Ｃ１１〜Ｃ１３を備える。バイアス期間設定回路２４は、セット動作の開始を示す信号ｂＰＲＥ及び信号ＣＣＤが入力される。信号ｂＰＲＥに基づき、セット動作を開始するための信号ＳＥＴを“Ｈ”状態にする。また、信号ＣＣＤが“Ｈ”状態になった際に、信号ＳＥＴ、ｂＳＥＴを反転させてセット動作を終了させる。
【００５３】
図１５は、しきい値電流生成回路２５の構成を示す回路図である。しきい値電流生成回路２５は、トランジスタＴ３０〜Ｔ４０により構成されている。トランジスタＴ３０に接続された直流電源は外部からの入力であり、後述する電流源Ｉｓｒｃ、ＩｓｒｃＴ等が用いられる。しきい値電流生成回路２５から出力されるしきい値電流Ｉｔｈは、信号ｂＯＰ＿０〜ｂＯＰ２を切り替えることにより、電流量を調節することができる。
【００５４】
図１６は、タイマーＡ（２７）の構成を示す回路図である。タイマーＡ（２７）は、アナログタイマー３２、電流制御発振器３３、バイナリカウンタ３４、ラッチ３５、インバータＩ１８〜Ｉ２３、及び論理回路Ｃ１４〜Ｃ１５を備える。タイマーＡ（２７）には、温度に依存しない電流源Ｉｓｒｃ及び温度上昇に伴い電流増加する電流源ＩｓｒｃＴが接続される。温度上昇に伴い電流増加する電流源ＩｓｒｃＴは、温度上昇に伴いセット動作時間が短縮する可能性があるため設けられている。
【００５５】
タイマーＡ（２７）は、セット動作の開始を示す信号ｂＰＲＥに基づいて動作を開始して、アナログタイマー３２を動作させる。このアナログタイマー３２は、セット動作に必要な最小限の時間を保証するために設けられている。アナログタイマー３２により一定時間が経過したことが検知されると信号ＴＵＰが“Ｈ”状態となり、電流制御発振器３３、バイナリカウンタ３４、ラッチ３５が動作を開始する。この電流制御発振器３３、バイナリカウンタ３４、ラッチ３５は、選択メモリセルＭＣに流れるセル電流がしきい値電流Ｉｔｈに達して電流検知回路２６の出力する信号ＲＥＥＴが“Ｈ”になるまでの時間を計測する。このタイマーＡ（２７）により、セット動作が開始されてから選択メモリセルＭＣに流れるセル電流がしきい値電流Ｉｔｈになるまでの時間が計測できる。この計測結果が信号ＣＡ０〜ＣＡ７としてパラメータテーブル３１に送信される。
【００５６】
図１７は、タイマーＢ（２８）の構成を示す回路図である。タイマーＢ（２８）は、電流制御発振器３３、バイナリカウンタ３４、コンパレータ３６、及び論理回路Ｃ１６を備える。タイマーＢ（２８）には、温度に依存しない電流源Ｉｓｒｃが接続される。この電流源Ｉｓｒｃは温度上昇に伴い電流増加する電流源であってもよい。また、タイマーＢ（２８）には、信号ＲＥＥＴ及びパラメータテーブル３１からの出力信号ＣＢ０〜ＣＢ７が入力される。選択メモリセルＭＣに流れるセル電流がしきい値電流Ｉｔｈに達して電流検知回路２６の出力する信号ＲＥＥＴが“Ｈ”になると、タイマーＢ（２８）は動作を開始し、バイナリカウンタ３４のカウント値がパラメータテーブル３１からの出力信号ＣＢ０〜ＣＢ７と一致するまで、バイナリカウンタ３４がカウントアップする。その結果、信号ＲＥＥＴが“Ｈ”になった後、パラメータテーブル３１により指定された時間まで追加セット動作を継続させる。パラメータテーブル３１により指定された時間に到達するとコンパレータ３６の出力信号ＣＣＤが“Ｈ”になり、動作が終了する。
【００５７】
図１８は、タイマーＡ（２７）に設けられるアナログタイマー３２の構成を示す回路図である。アナログタイマー３２は、トランジスタＴ４１〜Ｔ４９、差動増幅器Ａ１１〜Ａ１２、抵抗Ｒ１０〜Ｒ１１、キャパシタＣＡ１０を備える。アナログタイマー３２には、温度に依存しない電流源Ｉｓｒｃ及び温度上昇に伴い電流増加する電流源ＩｓｒｃＴが接続される。アナログタイマー３２は、セット動作の開始を示す信号ｂＰＲＥが“Ｌ”になると、キャパシタＣＡ１０を充電する。そして入力信号ＡＣＴが“Ｈ”になるとキャパシタＣＡ１０が放電される。このキャパシタＣＡ１０が放電されると出力信号ＴＵＰが“Ｈ”となる。入力信号ＡＣＴが“Ｈ”になってから、出力信号ＴＵＰが“Ｈ”となるまでが、アナログタイマー３２の計測する時間である。電流源ＩｓｒｃＴの電流が増加すると、入力信号ＡＣＴが“Ｈ”になってから、出力信号ＴＵＰが“Ｈ”となるまでの期間が短縮される。
【００５８】
図１９は、タイマーＡ（２７）及びタイマーＢ（２８）に設けられる電流制御発振器３３の構成を示す回路図である。電流制御発振器３３は、トランジスタＴ５０〜Ｔ８９、Ｔ１４０〜Ｔ１４２、論理回路Ｃ１７、及びインバータＩ２４、Ｉ３０を備える。電流制御発振器３３には、温度に依存しない電流源Ｉｓｒｃが接続される。電流制御発振器３３は、電流源Ｉｓｒｃの電流に基づいて、発振信号ＯＳＣ、ｂＯＳＣを出力する。電流源Ｉｓｒｃの電流が増加すると、発振信号ＯＳＣ、ｂＯＳＣの周波数が増加する。トランジスタＴ１４０〜Ｔ１４２、及びインバータＩ３０は、電流制御発振器３３の初期設定用に設けられている。
【００５９】
図２０は、タイマーＡ（２７）及びタイマーＢ（２８）に設けられるバイナリカウンタ３４の構成を示す回路図である。バイナリカウンタ３４は、部品３７が複数個（例えば８個）接続されて構成される。バイナリカウンタ３４は、入力された発振信号ＯＳＣが一度立ち上がるごとに、出力信号ＣＯ０〜ＣＯ７が２進数で表す数が１ずつ増加するように、信号ＣＯ０〜ＣＯ７を出力する。図２１は、バイナリカウンタ３４の部品３７を示す回路図である。部品３７は、トランジスタＴ９０〜Ｔ９７、インバータＩ２５〜Ｉ２９、論理回路Ｃ１８〜Ｃ１９を備え、前段の部品３７から信号ＣＣ、ｂＣＣを受け取り、後段の部品３７に信号ＣＯ、ｂＣＯを送信する。
【００６０】
図２２は、タイマーＡ（２７）に設けられるラッチ３５の構成を示す回路図である。ラッチ３５は、トランジスタＴ９８〜Ｔ１０１、インバータＩ３１〜Ｉ３２、論理回路Ｃ２０を備える。ラッチ３５は、バイナリカウンタ３４から送られた信号ＣＯ０〜ＣＯ７を信号ＩＮとして受け取って保持するとともに、信号Ｌ、ｂＬ、ｂＲに基づいて信号ＯＵＴをパラメータテーブル３１へ出力する。
【００６１】
図２３は、タイマーＢ（２８）に設けられるコンパレータ３６の構成を示す回路図である。コンパレータ３６は論理回路Ｃ２１からなり、入力された信号Ａ、Ｂを比較して出力信号Ｏを出力する。
【００６２】
図２４は、温度測定回路３０の一部の構成を示す回路図である。温度測定回路３０Ａは、トランジスタＴ１０２〜Ｔ１１７、抵抗Ｒ１〜Ｒ５、抵抗Ｒ１２〜Ｒ１３、ダイオードＤ１０〜Ｄ１１を備える。トランジスタＴ１０２〜Ｔ１１０、抵抗Ｒ１２〜Ｒ１３、ダイオードＤ１０〜Ｄ１１は、定電流源ＩＳ１を構成している。定電流源ＩＳ１は、温度や電圧に依存しない定電流を生成する。温度測定回路３０Ａは、定電流源ＩＳ１により生成された定電流と、抵抗Ｒ１〜Ｒ５を用いて、基準電圧ＶＴＲ１〜ＶＴＲ５を生成する。
【００６３】
図２５は、温度測定回路３０の一部の構成を示す回路図である。温度測定回路３０Ｂは、トランジスタＴ１１８〜Ｔ１２１、Ｔ１２３、抵抗Ｒ０、Ｒ１４、ダイオードＤ１２、及び差動増幅器Ａ１３〜Ａ１７を備える。トランジスタＴ１１８〜Ｔ１２１、抵抗Ｒ１４、ダイオードＤ１２は、電流源ＩＳ２を構成している。電流源ＩＳ２は、温度及び電圧に依存する電流を生成する。電流源ＩＳ２の電流と抵抗Ｒ０により、温度に依存する電圧ＶＴ０を生成する。そして、温度測定回路３０Ｂは、温度測定回路３０Ａで生成された基準電圧ＶＴＲ１〜ＶＴＲ５と、電圧ＶＴ０とを比較する。図２６は、電圧ＶＴ０、及び基準電圧ＶＴＲ１〜ＶＴＲ５における、電圧と温度との関係を示すグラフである。温度測定回路３０は、電圧ＶＴ０と基準電圧ＶＴＲ１〜ＶＴＲ５との上下関係に基づき、現在の温度がどの温度範囲に含まれるかを計測することができる。温度測定回路３０は、温度の測定結果を示す信号ＴＲ１〜ＴＲ５をパラメータテーブル３１に送信する。
【００６４】
図２７は、パラメータテーブル３１の構成を示す回路図である。パラメータテーブル３１には、タイマーＡ（２７）の出力信号ＣＡ０〜ＣＡ７がロウアドレスとして入力されるとともに、温度測定回路３０の出力信号ＴＲ１〜ＴＲ５がカラムアドレスとして入力される。パラメータテーブル３１は、このロウアドレス、カラムアドレスに基づいて選択メモリセルＭＣの追加セット動作時間を選択する。ロウアドレスとして入力される信号は、タイマーＡ（２７）により計測された選択メモリセルＭＣのセル電流がしきい値電流Ｉｔｈになる時間を表している。上記の式１を参考すれば、このロウアドレスに基づいて、選択メモリセルＭＣの追加セット動作に必要な時間が選択メモリセルＭＣ毎に算出される。パラメータテーブル３１のパラメータメモリセルアレイには、この追加セット動作に必要な時間があらかじめデータとして保持されている（図２８参照）。パラメータテーブル３１は、入力されたロウアドレス・カラムアドレスに基づいて、追加セット動作時間を選択して、信号Ｏ０〜Ｏ７としてタイマーＢ（２８）へ出力する。
【００６５】
図２９は、電流源２９の一部の構成を示す回路図である。電流源２９Ａは、トランジスタＴ１２４〜Ｔ１３１、抵抗Ｒ１’〜Ｒ２’、ダイオードＤ１３〜Ｄ１４を備える。電流源２９Ａの内部に流れる電流Ｉ１、Ｉ１’及び電流Ｉ２、Ｉ２’は、温度依存性を有するが、電流源２９Ａから出力される電流Ｉｓｒｃは、温度に依存せず一定の電流Ｉｓｒｃとなる。
【００６６】
図３０は、電流源２９の一部の構成を示す回路図である。電流源２９Ｂは、電流源２９Ａの構成に加え、トランジスタＴ１３１〜Ｔ１３３を備える。電流源２９Ｂの内部に流れる電流Ｉ１、Ｉ１’及び電流Ｉ２、Ｉ２’は、温度依存性を有するとともに、電流源２９Ｂから出力される電流ＩｓｒｃＴも、温度に依存する電流ＩｓｒｃＴとなる。電流ＩｓｒｃＴは、温度が上昇すると電流値が増加する。
【００６７】
図３１は、電流源２９で生成された電流を制御回路内に供給するための構成を示す回路図である。この回路は、トランジスタＴ１３４〜Ｔ１３９を備える。トランジスタＴ１３４に接続される電流源は、電流Ｉｓｒｃを供給するものであってもよいし、電流ＩｓｒｃＴを供給するものであってもよい。この電流源から供給された電流が出力１〜出力３から制御回路内に供給される。
【００６８】
［制御回路の動作］
次に、このように構成された制御回路の動作について説明する。図１２は、本実施の形態の制御回路の動作波形図である。
【００６９】
まず、時刻ｔ１において、信号ｂＰＲＥが“Ｌ”状態になると、セット動作が開始され、信号ＳＥＴが“Ｈ”状態になる。この信号ＳＥＴに基づき、電流・電圧バイアス回路２３からビット線セレクタ２１を介して選択メモリセルＭＣにセット電圧が印加される（時刻ｔ２）。また、時刻ｔ２において、タイマーＡ（２７）に設けられたアナログタイマー３２が動作を開始する。このアナログタイマー３２が動作している時間が選択メモリセルＭＣにセット電圧を印加する最低限の時間となる。
【００７０】
次に、時刻ｔ３において、セット電圧印加開始から所定時間経過したことを示す信号ＴＵＰがアナログタイマー３２から電流検知回路２６へと送信されると、電流検知回路２６が動作を開始する。この電流検知回路２６により、選択メモリセルＭＣに流れるセル電流としきい値電流Ｉｔｈが比較される。また、時刻ｔ３において、タイマーＡ（２７）のバイナリカウンタ３４による時間計測も開始する。
【００７１】
次に、時刻ｔ４において、電流検知回路２６により、選択メモリセルＭＣに流れるセル電流がしきい値電流Ｉｔｈを上回ったことが検知されると、信号ＲＥＥＴが“Ｈ”状態となる。この信号ＲＥＥＴによりタイマーＡ（２７）からパラメータテーブル３１へとセット動作開始からの時間Ｔｓｅｔが送信される。そして、パラメータテーブル３１は、タイマーＡ（２７）からの信号に基づき、選択メモリセルＭＣが完全にセット状態に変化するために必要な追加セット動作時間ΔＴｓｅｔをパラメータテーブル内のメモリから選択して、タイマーＢ（２８）に送信する。
【００７２】
タイマーＢ（２８）は、時刻ｔ４から動作を開始し、時刻ｔ４以降のセット電圧印加の時間が追加セット動作時間ΔＴｓｅｔに到達するまで追加セット動作を継続させる。
【００７３】
次に、時刻ｔ５において、時刻ｔ４以降のセット電圧印加の時間が追加セット動作時間ΔＴｓｅｔに到達すると、タイマーＢ（２８）が信号ＣＣＤを“Ｈ”状態にする。この信号ＣＣＤにより、信号ＳＥＴが反転し、選択メモリセルＭＣに対するセット電圧印加動作が終了する。
【００７４】
本実施の形態で説明した制御回路によれば、図１０のフローチャートに示す動作を実行することができる。なお、図１２に示す本実施の形態の動作波形図によれば、時刻ｔ２から時刻ｔ４までの期間がセット動作時間Ｔｓｅｔとなり、時刻ｔ４から時刻ｔ５までの期間が追加セット動作時間ΔＴｓｅｔとなる。このセット動作及び追加セット動作は継続して実行され、全体の動作時間は時間Ｔｓｅｔ’となる。
【００７５】
本実施の形態で説明した制御回路は、半導体記憶装置の温度によっても、選択メモリセルＭＣの追加セット動作時間を調整できる。そのため、より柔軟に追加セット動作時間を設定することもできる。
【００７６】
［第３の実施の形態］
次に、本発明の第３の実施の形態を、図３２乃至図３８を参照して説明する。第３の実施の形態の半導体記憶装置の全体構成は、第１及び第２の実施の形態と同様であり、その詳細な説明は省略する。また、第１及び第２の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。本実施の形態のセット動作及び追加セット動作は、複数の選択メモリセルＭＣに対して同時に実行される点において、第２の実施の形態と異なる。以下、図３２乃至図３８を参照して、本実施の形態に係る半導体記憶装置の動作を説明する。
【００７７】
本実施の形態の半導体記憶装置において、セット動作は複数の選択メモリセルＭＣに対し実行する以外は、図１０のフローチャートに示す第２の実施の形態と同様であるため、その説明を省略する。以下は、複数の選択メモリセルＭＣに対してセット動作を実行するための制御回路及びその動作についての説明である。
【００７８】
［制御回路］
まず、図３３〜図３８を参照して、本実施の形態の動作を実行するための制御回路の各部の詳細な構成を説明し、その後、図３２を参照して、制御回路を用いた詳細な動作を説明する。
【００７９】
図３３は、電流・電圧バイアス回路２３、及び電流検知回路２６の構成を示す回路図である。電流・電圧バイアス回路２３の構成は、第２の実施の形態と同様である。電流・電圧バイアス回路２３、及び電流検知回路２６は、セット動作を同時に実行するセルの数ｋ（例えば８個）だけ設ける必要がある。そのため、セット動作を同時に実行するセルの数が８個であれば、図３３に示す構成がｋの数に対応して８個設けられる。
【００８０】
図３４は、バイアス期間設定回路２４の構成を示す回路図である。バイアス期間設定回路２４の構成は、論理回路Ｃ２２を備える以外は、第２の実施の形態と同様である。このバイアス期間設定回路２４もセット動作を同時に実行するセルの数ｋ（例えば８個）だけ設ける必要がある。そのため、セット動作を同時に実行するセルの数が８個であれば、図３４に示す構成がｋの数に対応して８個設けられる。
【００８１】
図３５は、タイマーＡ（２７）の構成を示す回路図である。タイマーＡ（２７）は、判定回路３７を備える点において、第２の実施の形態と異なる。この判定回路３７は、同時にセット動作が実行される複数の選択メモリセルＭＣが全て追加セット動作へと移行するまで、タイマーＡ（２７）の動作を継続させるための回路である。図３６は、判定回路３７の構成を示す回路図である。信号ＲＥＥＴ＿０〜ＲＥＥＴ＿７及び信号ＳＥＴ＿０〜ＳＥＴ＿７が論理回路Ｃ２３〜Ｃ２５及びインバータチェーンＩＣ１０を介して信号ＥＰとして出力される。また、信号ＲＥＥＴ＿０〜ＲＥＥＴ＿７及び信号ＳＥＴ＿０〜ＳＥＴ＿７が、論理回路Ｃ２６〜Ｃ２８、インバータチェーンＩＣ１１、及びインバータＩ３２を介して、信号Ｌ、ｂＬとして出力される。インバータチェーンＩＣ１１は、パルス幅を決めるために設けられている。また、インバータチェーンＩＣ１０は信号を遅延させるために設けられており、インバータチェーンＩＣ１１より遅延時間が長い必要がある。
【００８２】
図３７及び図３８は、タイマーＢ（２８）の構成を示す回路図である。図３７に示すように、タイマーＢ（２８）には、信号ＲＥＥＴ＿０〜ＲＥＥＴ＿７及び信号ＳＥＴ＿０〜ＳＥＴ＿７が論理回路Ｃ２９〜Ｃ３０及びインバータＩ３３〜Ｉ３４を介して入力される。電流制御発振器３３及びバイナリカウンタ３４を介して信号ＣＯ０〜ＣＯ７が後段のコンパレータに出力される。
【００８３】
図３８に示すタイマーＢ（２８）の構成は、セット動作を同時に実行するセルの数ｋ（例えば８個）だけ設ける必要がある。そのため、セット動作を同時に実行するセルの数が８個であれば、図３８に示す構成がｋの数に対応して８個設けられる。タイマーＢ（２８）は、信号ＲＥＥＴ＿ｋ及び信号ＳＥＴ＿ｋを受信し、論理回路Ｃ３１〜Ｃ３２、遅延回路３８、インバータチェーンＩＣ１２及びインバータＩ３５を介して、ラッチ３５及びコンパレータ３６に入力する。また、ラッチ３５には、パラメータテーブル３１からの出力信号ＣＢ０〜ＣＢ７も入力される。タイマーＢ（２８）は、ラッチ３５の出力信号を加算器３９で加算するとともにコンパレータ３６で比較する。
【００８４】
選択メモリセルＭＣに流れるセル電流がしきい値電流Ｉｔｈに達して電流検知回路２６の出力する信号ＲＥＥＴ＿ｋが“Ｈ”になると、タイマーＢ（２８）は動作を開始し、バイナリカウンタ３４のカウント値がパラメータテーブル３１からの出力信号ＣＢ０〜ＣＢ７と一致するまで、バイナリカウンタ３４がカウントアップする。その結果、信号ＲＥＥＴ＿ｋが“Ｈ”になった後、パラメータテーブル３１により指定された時間まで追加セット動作を継続させる。パラメータテーブル３１により指定された時間に到達するとコンパレータ３６の出力信号ＣＣＤ＿ｋが“Ｈ”になり、動作が終了する。
【００８５】
他の制御回路については、第２の実施の形態で説明した回路をそのまま用いることができる。その回路は、選択メモリセルＭＣの数が複数になった場合でも、各選択メモリセルＭＣの動作に共用することが可能である。
【００８６】
［制御回路の動作］
次に、このように構成された制御回路の動作について説明する。図３２は、本実施の形態の制御回路の動作波形図である。
【００８７】
まず、時刻ｔ１０において、信号ｂＰＲＥが“Ｌ”状態になると、セット動作が開始され、信号ＳＥＴが“Ｈ”状態になる。この信号ＳＥＴに基づき、電流・電圧バイアス回路２３からビット線セレクタ２１を介して複数の選択メモリセルＭＣ＿ｋにセット電圧が印加される（時刻ｔ１１）。また、時刻ｔ１１において、タイマーＡ（２７）に設けられたアナログタイマー３２が動作を開始する。このアナログタイマー３２が動作している時間が選択メモリセルＭＣにセット電圧を印加する最低限の時間となる。
【００８８】
次に、時刻ｔ１２において、セット電圧印加開始から所定時間経過したことを示す信号ＴＵＰがアナログタイマー３２から電流検知回路２６へと送信されると、電流検知回路２６が動作を開始する。この電流検知回路２６により、各選択メモリセルＭＣ＿ｋに流れるセル電流としきい値電流Ｉｔｈが比較される。また、時刻ｔ１２において、タイマーＡ（２７）のバイナリカウンタ３４による時間計測も開始する。
【００８９】
次に、時刻ｔ１３、ｔ１４、ｔ１５において、電流検知回路２６により、各選択メモリセルＭＣ＿ｋに流れるセル電流がしきい値電流Ｉｔｈを上回ったことが検知されると、信号ＲＥＥＴ＿ｋが“Ｈ”状態となる。この信号ＲＥＥＴによりタイマーＡ（２７）からパラメータテーブル３１へとセット動作開始からの時間Ｔｓｅｔ＿ｋが送信される。そして、パラメータテーブル３１は、タイマーＡ（２７）からの信号に基づき、選択メモリセルＭＣ＿ｋが完全にセット状態に変化するために必要な追加セット動作時間ΔＴｓｅｔ＿ｋをパラメータテーブル内のメモリから選択して、タイマーＢ（２８）に送信する。
【００９０】
タイマーＢ（２８）は、各選択メモリセルＭＣ＿ｋの状態に応じて、時刻ｔ１３、ｔ１４、ｔ１５から動作を開始し、時刻ｔ１３、ｔ１４、ｔ１５以降のセット電圧印加の時間が追加セット動作時間ΔＴｓｅｔ＿ｋに到達するまで追加セット動作を継続させる。
【００９１】
次に、時刻ｔ１６、ｔ１７、ｔ１８において、セット電圧印加の時間が追加セット動作時間ΔＴｓｅｔ＿ｋに到達すると、タイマーＢ（２８）が信号ＣＣＤ＿ｋを“Ｈ”状態にする。この信号ＣＣＤ＿ｋにより、信号ＳＥＴ＿ｋが反転し、各選択メモリセルＭＣ＿ｋに対するセット電圧印加動作が終了する。
【００９２】
本実施の形態で説明した制御回路によれば、図１０のフローチャートに示す第２の実施の形態の動作を、複数の選択メモリセルＭＣに対して同時に実行することができる。本実施の形態に係るセット動作でも、追加セット時間ΔＴｓｅｔを選択メモリセルＭＣ毎に算出しているため、追加セット動作は必要以上に長期間実行されることがない。その結果、選択メモリセルＭＣに過度なストレスが加わりメモリセルＭＣの劣化を防ぐことができる。また、追加セット動作の動作時間が減るため、セット動作の速度を向上することが可能となるとともに、動作に必要な消費エネルギーを抑制することもできる。また、複数の選択メモリセルＭＣに対して同時にセット動作を実行しているため、動作の速度をより向上させることができる。
【００９３】
なお、図３２に示す本実施の形態の動作波形図によれば、セット動作時間Ｔｓｅｔ＿ｋ及び追加セット動作時間ΔＴｓｅｔ＿ｋは、選択メモリセルＭＣ＿ｋ毎に異なる時間となる。本実施の形態においてもセット動作及び追加セット動作は継続して実行されるが、全体の動作時間である時間Ｔｓｅｔ’＿ｋは、選択メモリセルＭＣ＿ｋ毎に異なる時間となる。
【００９４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置換、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９５】
１・・・メモリセルアレイ、  ２・・・カラム制御回路、  ３・・・ロウ制御回路、  ＷＬ・・・ワード線、  ＢＬ・・・ビット線、  ＭＣ・・・メモリセル、  ＶＲ・・・可変抵抗素子、  ＥＬ・・・電極。
【図１】
2015060608.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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