(57)【要約】 【課題】データの読み出し、または、書き込みの処理速度を向上させることが可能なメモリシステムを提供する。【解決手段】実施形態のメモリシステムは、複数の第１配線と、複数の第２配線と、第１記憶部と、複数の第３配線と、複数の第４配線と、第２記憶部と、を備える。第１記憶部は、複数の第１配線および複数の第２配線の各交差に対応して配置される複数の第１メモリセルを含む。複数の第３配線のそれぞれは、複数の第１配線のうちの何れかの第１配線に接続される。複数の第４配線のそれぞれは、ホスト装置から指定される論理アドレスに予め対応付けられる。第２記憶部は、複数の第３配線および複数の第４配線の各交差に対応して配置されるとともに、論理アドレスと第１配線との対応関係に応じて、それぞれの抵抗状態が、第１抵抗状態、または、第１抵抗状態よりも抵抗値が低い第２抵抗状態に少なくとも設定される複数の第２メモリセルを含む。【選択図】図６
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【特許請求の範囲】
【請求項１】
複数の第１配線と、
複数の第２配線と、
前記複数の第１配線および前記複数の第２配線の各交差に対応して配置される複数の第１メモリセルを含む第１記憶部と、
それぞれが、前記複数の第１配線のうちの何れかの第１配線に接続される複数の第３配線と、
それぞれが、ホスト装置から指定される論理アドレスに予め対応付けられる複数の第４配線と、
前記複数の第３配線および前記複数の第４配線の各交差に対応して配置されるとともに、前記論理アドレスと前記第１配線との対応関係に応じて、それぞれの抵抗状態が、第１抵抗状態、または、前記第１抵抗状態よりも抵抗値が低い第２抵抗状態に少なくとも設定される複数の第２メモリセルを含む第２記憶部と、を備える、
メモリシステム。
【請求項２】
前記ホスト装置からの、前記第１記憶部に対するデータの読み出しを要求する読み出し要求に含まれる前記論理アドレスに対応する前記第４配線に接続された前記第２抵抗状態の前記第２メモリセルに対応する前記第１配線に、前記データを読み出すための読み出し電圧が供給されるよう、前記論理アドレスに対応する前記第４配線に対して第１電圧を供給する制御を行う第１制御部をさらに備える、
請求項１に記載のメモリシステム。
【請求項３】
前記ホスト装置からの、前記第１記憶部に対するデータの書き込みを要求する書き込み要求に含まれる前記論理アドレスに対応する前記第４配線に接続された前記第２抵抗状態の前記第２メモリセルに対応する前記第１配線に、前記データを書き込むための書き込み電圧が供給されるよう、前記論理アドレスに対応する前記第４配線に対して第２電圧を供給する制御を行う第２制御部をさらに備える、
請求項１に記載のメモリシステム。
【請求項４】
前記第２抵抗状態に設定すべき前記第２メモリセルを特定可能なアドレス情報を含み、前記アドレス情報により特定される前記第２メモリセルを前記第２抵抗状態に設定することを要求する変更要求に含まれる前記アドレス情報により特定される前記第２メモリセルが、前記第２抵抗状態に設定されるよう、前記第２メモリセルに接続された前記第３配線および前記第４配線に供給する電圧を制御する第３制御部をさらに備える、
請求項１に記載のメモリシステム。
【請求項５】
前記対応関係は、前記論理アドレスと、前記論理アドレスに基づくデータの読み出し、または、書き込み時に、前記データを読み出すための読み出し電圧、または、前記データを書き込むための書き込み電圧が供給される前記第１配線との対応を示す、
請求項１に記載のメモリシステム。
【請求項６】
複数の前記第４配線と１対１に対応し、それぞれが前記第４配線と前記第１配線との接続の可否を切り替える複数のスイッチ素子をさらに備える、
請求項１に記載のメモリシステム。
【請求項７】
前記ホスト装置から指定された前記論理アドレスに基づいて前記第１記憶部に対するデータの読み出し、または、書き込みを行う場合、複数の前記スイッチ素子をオン状態に遷移させる第４制御部をさらに備える、
請求項６に記載のメモリシステム。
【請求項８】
複数の前記第３配線の各々から出力される信号のうち、最も強度が高い信号のみを、対応する前記第１配線へ供給する制御を行う第５制御部をさらに備える、
請求項１に記載のメモリシステム。
【請求項９】
前記第２記憶部は、前記第１記憶部の上に積層されて配置される、
請求項１に記載のメモリシステム。
【請求項１０】
複数の前記第４配線と１対１に対応し、それぞれが前記第４配線と前記第１配線との接続の可否を切り替える複数のスイッチ素子をさらに備え、
前記スイッチ素子は、前記第１記憶部と前記第２記憶部との間に形成されるトランジスタで構成される、
請求項９に記載のメモリシステム。
【請求項１１】
前記第２メモリセルは、前記第３配線と前記第４配線との間に挟持される可変抵抗素子を含む、
請求項１に記載のメモリシステム。
【請求項１２】
前記第１メモリセルは、浮遊ゲート電極に蓄積される電荷量に応じて少なくとも２値以上の情報を記憶可能なメモリセルである、
請求項１に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、メモリシステムに関する。
【背景技術】
【０００２】
一般的なホストシステム、例えばコンピュータシステムが備えるストレージ装置として磁気式のハードディスクドライブ（ＨＤＤ）や、ＮＡＮＤフラッシュメモリのような不揮発性半導体メモリを搭載する固体ドライブ（ＳＳＤ）や、埋め込みＮＡＮＤフラッシュメモリなどがある。ＳＳＤや埋め込みＮＡＮＤフラッシュメモリはストレージに分類されるが、規模が拡張されたメモリシステムともいえる。
【０００３】
このようなメモリシステムは、例えばインターフェースと、第１のメモリブロックと、第２のメモリブロックと、コントローラとを備える。第１のメモリブロックはデータを格納する。第２のメモリブロックはデータ書き込み／読み出し時のバッファメモリである。第１のメモリブロックは、不揮発性メモリであり、第２のメモリブロックよりも大容量であるが、アクセス速度が遅い。第２のメモリブロックは、第１のメモリブロックのアドレス変換テーブルを処理するための一時保存メモリである。また、第２のメモリブロックは、インターフェースの通信速度と、第１のメモリブロックの書き込み／読み出し速度との速度差を補うためにも使用される。
【０００４】
例えば、第１のメモリブロックは不揮発性のフラッシュメモリである。例えば、第２のメモリブロックは揮発性のＤＲＡＭまたはＳＲＡＭである。このようなメモリシステムでは、ホストから指定されるアドレス（論理アドレス）に対応するデータの書き込み／読み出し機能を実現するための構成をとっている。特に、ＳＳＤなどの大容量メモリシステムでは、ホストから指定される論理アドレスと、フラッシュメモリの物理アドレスとを対応付けたテーブル（論理物理アドレス変換テーブル）をデータとして保持しており、フラッシュメモリの信頼性を管理するコントローラは、論理物理アドレス変換テーブルを第２のメモリブロックへ読み出して、ホストから指定された論理アドレスを、物理アドレスに変換する処理（論物変換処理）を行っていた。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第４５５１９５８号公報
【特許文献２】特開２００５−２０９２１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来においては、コントローラによる論物変換処理が、第１のメモリブロックに対するデータの読み出しあるいは書き込みに要する時間を増大させる要因になっていた。例えば、メモリシステム内の記憶容量が大きくなるにつれて論理物理アドレス変換テーブルのサイズも増大するので、論理物理アドレス変換テーブルの読み出し時間も増加する。これにより、論物変換処理に要する時間が増大し、結果として、データの読み出し、または、書き込みに遅延が生じることになる。
【０００７】
本発明が解決しようとする課題は、データの読み出し、または、書き込みの処理速度を向上させることが可能なメモリシステムを提供することである。
【課題を解決するための手段】
【０００８】
実施形態のメモリシステムは、複数の第１配線と、複数の第２配線と、第１記憶部と、複数の第３配線と、複数の第４配線と、第２記憶部と、を備える。第１記憶部は、複数の第１配線および複数の第２配線の各交差に対応して配置される複数の第１メモリセルを含む。複数の第３配線のそれぞれは、複数の第１配線のうちの何れかの第１配線に接続される。複数の第４配線のそれぞれは、ホスト装置から指定される論理アドレスに予め対応付けられる。第２記憶部は、複数の第３配線および複数の第４配線の各交差に対応して配置されるとともに、論理アドレスと第１配線との対応関係に応じて、それぞれの抵抗状態が、第１抵抗状態、または、第１抵抗状態よりも抵抗値が低い第２抵抗状態に少なくとも設定される複数の第２メモリセルを含む。
【図面の簡単な説明】
【０００９】
【図１】本発明の概要を説明するための模式図。
【図２】第１実施形態のメモリシステムのハードウェア構成を示す図。
【図３】第１実施形態の第１記憶部のメモリセルアレイの概略構成を示す図。
【図４】第１実施形態の第２記憶部の構成例を示す図。
【図５】第１実施形態の第２記憶部のメモリセルアレイの具体的な構造を示す図。
【図６】第１実施形態の第１記憶部と第２記憶部との接続関係を示す図。
【図７】第１実施形態の第１記憶部に対するデータ読み出し動作を示すフロー図。
【図８】第１実施形態の第１記憶部に対するデータ書き込み動作を示すフロー図。
【図９】第２実施形態のメモリシステムの動作例を示すフロー図。
【図１０】第２実施形態の第２記憶部のメモリセルアレイの初期状態を示す図。
【図１１】第２実施形態の変更後のメモリセルアレイの抵抗状態を示す図。
【図１２】第２実施形態の変更後のメモリセルアレイの抵抗状態を示す図。
【図１３】第２実施形態の変更後のメモリセルアレイの抵抗状態を示す図。
【図１４】変形例のメモリアレイの抵抗状態を示す図。
【図１５】変形例の第２記憶部のメモリアレイの具体的な構造を示す図。
【図１６】変形例の第２記憶部のメモリアレイの具体的な構造を示す図。
【図１７】変形例の第１記憶部と第２記憶部との接続関係を示す図。
【図１８】変形例の第１記憶部と第２記憶部との配置関係を示す図。
【発明を実施するための形態】
【００１０】
本発明に係るメモリシステムの実施形態を説明する前に、本発明の基本構成を説明する。図１は、本発明が適用されたメモリシステムを模式的に示す図である。図１に示すように、メモリシステムは、コントローラ２０、第１記憶部１００、第２記憶部２００を備える。
【００１１】
第１記憶部１００は、メモリシステムの中で最も記憶容量が大きく、信頼性に優れたファイル保存用のメモリである。第１記憶部１００は、例えばＮＡＮＤフラッシュメモリで構成され得る。第２記憶部２００は、第１記憶部１００よりも記憶容量が小さいが、ランダムアクセス性に優れて、より高速に読み書き可能なメモリであり、例えばＭＲＡＭ、ＲｅＲＡＭ、ＰＣＲＡＭ、ＦｅＲＡＭなどの不揮発性のメモリで構成され得る。
【００１２】
メモリシステムにおいて、記憶保持という観点では、主な役割を果たすのは第１記憶部１００であり、長期にわたる信頼性の確保が必須である。第１記憶部１００としては、ＮＡＮＤフラッシュメモリを用いるのが望ましいが、この場合は、ブロック単位でのデータの書き込みまたは消去を行う必要があることから、ＮＡＮＡフラッシュメモリ内の実際の位置を示す物理アドレスと、メモリシステム外のホストシステム（以下の説明では、「ホスト装置」と称する場合もある）が指定する論理アドレスとの間の、アドレス変換の仕組みが必要である。
【００１３】
ここで、従来型のメモリシステムでは、論理アドレスと物理アドレスとを対応付けたテーブル（以下の説明では、「論物変換テーブル」あるいは「Ｌ２Ｐテーブル」と称する場合がある）をデータとして保持しており、コントローラは、Ｌ２Ｐテーブルをワーキングメモリ（論物変換処理の作業領域を有するメモリ）へ読み出して、ホストから指定された論理アドレスを、物理アドレスに変換（以下の説明では、「論物変換」あるいは「Ｌ２Ｐ変換」と称する場合がある）する処理を行っていた。このコントローラによるＬ２Ｐ変換が、第１記憶部（この例ではＮＡＮＤフラッシュメモリ）に対するデータの読み出しあるいは書き込みに要する時間を増大させることが知られている。この処理速度は、Ｌ２Ｐテーブルの大きさに依存する。例えば、第１記憶部の容量が、何チップかのＮＡＮＤフラッシュメモリで総容量が８００ＧＢで、１Ｗｏｒｄつまり１ページの単位が８ＫＢのとき、第１記憶部のＷｏｒｄ数は１００Ｍとなる。つまり、物理アドレスの数が総数で１００Ｍとなる。ビット数が「３２」あれば、およそ４Ｇの数を表現できるので、１００Ｍ個の物理アドレスを扱うためには、ビット数は「３２」あれば足りる（３２Ｂｉｔあれば足りる）。３２Ｂｉｔは４Ｂｙｔｅなので、論理アドレスと物理アドレスとの一つのペアで、８Ｂｙｔｅ必要である。これが１００Ｍあるので、Ｌ２Ｐテーブルの容量は８００ＭＢとなる。つまり、Ｌ２Ｐテーブルの容量は第１記憶部の容量の１０００分の１程度の大きさとなる。
【００１４】
従来型のメモリシステムでは、Ｌ２Ｐ変換を最初に行う前には、まずこのＬ２Ｐテーブルを第１記憶部からワーキングメモリに読み出しておく必要があり、この読み出しに時間を要する。例えば、第１記憶部からＬ２Ｐテーブルを読み出すだけでも、第１記憶部の読み出しスループットが１００ＭＢ／秒だと仮定すると、８秒を要することになる。ただし、一度ワーキングメモリに読み出しておけば、次からはＬ２Ｐテーブル全部を転送する必要はない。その場合でも、Ｌ２Ｐ変換処理を実行するたびに、コントローラが、Ｌ２Ｐテーブルから目的のアドレスを探すのには時間を要する。例えば動作クロック周波数が１００ＭＨｚの場合、１クロックあたり１０ｎｓで動作する。仮に１命令を１クロックで動作できるとすれば、１命令あたり１０ｎｓで処理できる。コントローラが１命令で、３２Ｂｉｔつまりアドレス４Ｂｙｔｅを照合できたとしても、１００Ｍ回の照合が必要な場合、１０ｎｓ×１００Ｍなので、１秒を要する。例えばＬ２Ｐテーブルを多段引きにすれば、１回あたりの照合時間を削減できるが、多段にするにつれてワーキングメモリからの読み出し回数が増えるため、その分の時間を要してしまう。現実的には、従来方法でＬ２Ｐの読み出しまたは書き込み処理を１ｍ秒以下にすることは可能だとしても、１μ秒以下にすることは困難である。
【００１５】
本発明が適用されたメモリシステムでは、このＬ２Ｐ変換の機能をコントローラ２０ではなく第２記憶部２００が担うことで、第１記憶部１００に対するデータの読み出し、または、書き込みの処理速度を向上させることを実現している。ここでは、第１記憶部１００と第２記憶部２００との間の接続関係が重要であり、以下に説明する各実施形態のメモリシステムでは、第２記憶部２００のＷｏｒｄ線が、第１記憶部１００のＷｏｒｄ線に直接接続されることが必須となっている。以下、添付図面を参照しながら、本発明に係るメモリシステムの実施形態を詳細に説明する。
【００１６】
（第１実施形態）
図２は、第１実施形態のメモリシステム１のハードウェア構成の一例を示す図である。図２に示すように、メモリシステム１は、インターフェース１０と、コントローラ２０と、第１記憶部１００と、第２記憶部２００と、データバス３００とを備えている。図２の例では、インターフェース１０、コントローラ２０、第１記憶部１００、および、第２記憶部２００の各々は、データバス３００を介して相互にデータの授受を行うことができる。
【００１７】
インターフェース１０は、ＡＭＢＡ（Advanced  Microcontroller  Bus  Architecture）などのバスを介して、メモリシステム１外のホスト装置（ホストシステム）と接続される。ホスト装置と接続するためのバスとしては、例えばＳＡＴＡ（Serial  Advanced  Technology  Attachment）、ＰＣＩ  Ｅｘｐｒｅｓｓ、ｅＭＭＣ（embedded  MMC）、ＵＦＳ（Universal  Flash  Storage）および、ＵＳＢ（Universal  Serial  Bus）などを適宜選択することができる。規格の相違などで、２種類以上のバス線がメモリシステム１内で用いられても良い。
【００１８】
インターフェース１０は、メモリシステム１外のホスト装置からの要求を受信することができる。例えばインターフェース１０は、第１記憶部１００に対するデータの書き込みを要求する書き込み要求や、第１記憶部１００からのデータの読み出しを要求する読み出し要求をホスト装置から受信することができる。ここでは、書き込み要求は、書き込みを要求するデータと、第１記憶部１００のうちデータを書き込むべき位置を示すＲＡＷアドレス（物理アドレス）とを含んで構成される場合と、書き込みを要求するデータと、プログラム上の仮想空間アドレスのうち、その書き込みを要求するデータが割り当てられる場所を示す論理アドレスとを含んで構成される場合とがある。一方、読み出し要求は、第１記憶部１００のうちデータの読み出しを行う位置を示すＲＡＷアドレスを含んで構成される場合と、プログラム上の仮想空間アドレスのうち、読み出しを要求するデータが割り当てられる場所を示す論理アドレスとを含んで構成される場合とがある。上記論理アドレスは、ホスト装置によって指定される。
【００１９】
コントローラ２０は、インターフェース１０で受信したホスト装置からの要求に応じて、第１記憶部１００に対するデータの読み出しや書き込みを制御する制御装置である。コントローラ２０は、アドレス信号線１１０を介してアドレスデコーダ１０２と接続され、制御信号線１２０を介して第２記憶部２００と接続される。また、コントローラ２０は、制御信号線１３０を介してレジスタ１０５と接続され、制御信号線１４０を介してインターフェース１０と接続される。また、コントローラ２０は、インターフェース１０、第２記憶部２００、および、第１記憶部１００の各々との信号の送受信を制御するための処理の作業領域を有するＲＡＭなどを備える。さらに、コントローラ２０は、第１記憶部１００から出力されたデータに対する誤り訂正（ＥＣＣ）機能を備えることができる。本実施形態では、コントローラ２０は、ＥＣＣ機能を備えていることを前提とし、インターフェース１０を介して最終的にメモリシステム１外（ホスト装置）へ出力されるデータは、ＥＣＣ処理が施されてから出力される。
【００２０】
第１記憶部１００は、メモリシステム１外（例えばホスト装置）から供給されたデータを記憶可能な装置である。以下の説明では、第１記憶部１００が、ＮＡＮＤフラッシュメモリで構成される場合を例に挙げて説明するが、これに限定されるものではない。以下、第１記憶部１００の具体的な内容を説明する。
【００２１】
図２に示すように、第１記憶部１００は、メモリセルアレイ１０１と、アドレスデコーダ１０２と、選択部１０３と、センスアンプ１０４と、レジスタ１０５とを含む。メモリセルアレイ１０１には、行方向（図２の左右方向）に延在する複数のＷоｒｄ線ＷＬ、および、列方向（図２の上下方向）に延在する複数のＢｉｔ線ＢＬが配置されている。複数のＷоｒｄ線ＷＬは、選択部１０３を介してアドレスデコーダ１０２に接続されている。また、複数のＢｉｔ線ＢＬは、センスアンプ１０４に接続されている。
【００２２】
図２では、詳細な図示は省略するが、メモリセルアレイ１０１は、複数のＷоｒｄ線ＷＬと複数のＢｉｔ線ＢＬとの各交差に対応してマトリクス状に配置される複数のメモリセルを有する。各メモリセルは、浮遊ゲート電極に蓄積される電荷量に応じて２値以上の情報を記憶可能なメモリセルであり、以下の説明では、「第１メモリセル」と称する場合がある。この例では、第１メモリセルは、ｐ型半導体基板上にゲート絶縁膜を介して形成された浮遊ゲート（導電層）と、浮遊ゲート上にゲート間絶縁膜を介して形成された制御ゲートとを含んだＦＧ型であるが、これに限られるものではなく、例えばＭＯＮＯＳ型であってもよい。
【００２３】
図３は、メモリセルアレイ１０１の概略構成を示す図である。図３の例では、ｍ＋１（ｍ≧１）本のＢｉｔ線ＢＬ０〜ＢＬｍが設けられ、Ｂｉｔ線ＢＬ０〜ＢＬｍは互いに平行に配置されている。以下の説明では、Ｂｉｔ線ＢＬ０〜ＢＬｍを互いに区別しない場合は、単に「Ｂｉｔ線ＢＬ」と称する。また、図３の例では、Ｂｉｔ線ＢＬ０〜ＢＬｍと１対１に対応するｍ＋１個のアンプＳＡ０〜ＳＡｍが設けられる。図２に示すセンスアンプ１０４は、このｍ＋１個のアンプＳＡ０〜ＳＡｍを含んで構成される。なお、図３の例では、Ｂｉｔ線ＢＬ０〜ＢＬｍごとにアンプＳＡ０〜ＳＡｍが設けられる場合を例示したが、これに限らず、例えば２本以上のＢｉｔ線ＢＬで１つのアンプを共用するように構成してもよい。
【００２４】
また、図３に示すように、メモリセルアレイ１０１には、ｋ＋１（ｋ≧１）個のメモリブロックＭＢ０〜ＭＢｋが設けられ、メモリブロックＭＢ０〜ＭＢｋは、Ｂｉｔ線ＢＬ０〜ＢＬｍに沿って列方向に並べて配置されている。以下の説明では、メモリブロックＭＢ０〜ＭＢｋを互いに区別しない場合は、単に「メモリブロックＭＢ」と称する。ここで、各メモリブロックＭＢ０〜ＭＢｋにおいては、Ｂｉｔ線ＢＬ０〜ＢＬｍごとに、ＮＡＮＤストリングＭＳが設けられている。ＮＡＮＤストリングＭＳは、ｎ＋１（ｎ≧１、例えばｎ＝３１）個の第１メモリセルＭＣ０〜ＭＣｎからなる第１メモリセル群と、第１メモリセル群の両端に設けられた選択ゲートトランジスタ（以下の説明では、単に「選択ゲート」と称する場合がある）ＳＧ１、ＳＧ２とから構成されている。メモリセルＭＣ０〜ＭＣｎは互いに直列接続されるとともに、一端の第１メモリセルＭＣ０には選択ゲートＳＧ１が直列に接続され、他端の第１メモリセルＭＣｎには選択ゲートＳＧ２が直列に接続されている。
【００２５】
Ｂｉｔ線ＢＬ０〜ＢＬｍごとに設けられたＮＡＮＤストリングＭＳの一端は選択ゲートＳＧ１を介してセルソース線ＣＳＬに共通に接続され、ＮＡＮＤストリングＭＳの他端は選択ゲートＳＧ２を介してＢｉｔ線ＢＬ０〜ＢＬｍにそれぞれ接続されている。
【００２６】
図３に示すように、メモリブロックＭＢｊでは、Ｂｉｔ線ＢＬ０〜ＢＬｍに直交するようにしてＷоｒｄ線ＷＬ０ｊ〜ＷＬｎｊおよび選択ゲート線ＳＧＳｊ、ＳＧＤｊが配置されている。ここで、Ｗоｒｄ線ＷＬ０ｊ〜ＷＬｎｊは、第１メモリセルＭＣ０〜ＭＣｎのゲート電極にそれぞれ接続され、選択ゲート線ＳＧＳｊは選択ゲートＳＧ１のゲート電極に接続され、選択ゲート線ＳＧＤｊは、選択ゲートＳＧ２のゲート電極に接続されている。他のメモリブロックＭＢも同様の構成である。以下の説明では、Ｗоｒｄ線ＷＬ０ｊ〜ＷＬｎｊを互いに区別しない場合は、単に「Ｗоｒｄ線ＷＬ」と称する。
【００２７】
ここで、メモリブロックＭＢｊに含まれるｍ＋１個のＮＡＮＤストリングＭＳのうち、Ｂｉｔ線ＢＬ０に設けられたＮＡＮＤストリングＭＳの第１メモリセルＭＣｎは、厳密には、Ｂｉｔ線ＢＬ０と、Ｗоｒｄ線ＷＬｎｊとの交差点に配置されるものではないが、ここでは、この第１メモリセルＭＣｎは、Ｂｉｔ線ＢＬ０とＷоｒｄ線ＷＬｎｊとの交差に対応して配置されていると考えることができる。同様に、メモリブロックＭＢｊに含まれるｍ＋１個のＮＡＮＤストリングＭＳのうち、Ｂｉｔ線ＢＬｍに設けられたＮＡＮＤストリングＭＳの第１メモリセルＭＣｎも、厳密には、Ｂｉｔ線ＢＬｍとＷоｒｄ線ＷＬｎｊとの交差点に配置されるものではないが、ここでは、この第１メモリセルＭＣｎは、Ｂｉｔ線ＢＬｍとＷоｒｄ線ＷＬｎｊとの交差に対応して配置されていると考えることができる。他の第１メモリセルＭＣについても同様に考えることができる。
【００２８】
図２に戻って説明を続ける。アドレスデコーダ１０２は、アドレス信号線１１０を介してコントローラ２０と接続され、コントローラ２０から与えられたアドレス（この例ではメモリセルアレイ１０１に配置された複数のＷоｒｄ線ＷＬのうちの何れかを示すページアドレス（物理アドレス））を受け取ることができる。アドレスデコーダ１０２は、コントローラ２０から与えられたアドレスをデコードし、その結果に基づいて、何れか１本のＷоｒｄ線ＷＬを選択する。このとき、コントローラ２０の制御の下、不図示の電圧生成回路で生成された所定の電圧（例えば読み出しに必要な読み出し電圧、または、書き込みに必要な書き込み電圧）が、アドレスデコーダ１０２により選択されたＷоｒｄ線ＷＬに対して供給される。アドレスデコーダ１０２と複数のＷоｒｄ線ＷＬとの間に介在する選択部１０３の具体的な内容については後述する。
【００２９】
センスアンプ１０４は、データの読み出し時において読み出し対象の第１メモリセルＭＣに接続されたＢｉｔ線ＢＬから読み出されたデータを増幅してレジスタ１０５へ出力する。
【００３０】
次に、第１記憶部１００に対するデータの読み出し時の動作の概略を説明する。データの読み出し時には、まず、各Ｂｉｔ線ＢＬに予め電荷を蓄積したチャージ状態を生成するために、各Ｂｉｔ線ＢＬに対して所定のチャージ電圧が供給される。これを、プリチャージと呼ぶ。第ｊ番目のメモリブロックＭＢｊ（図３参照）を例に挙げて説明すると、選択ゲート線ＳＧＳｊおよびＳＧＤｊの各々に対しては、選択ゲートＳＧ１、ＳＧ２をＯＮ状態に遷移させる電圧として例えば４〜５Ｖが供給され、選択したページに対応するＷоｒｄ線ＷＬに対しては、データを読み出すための電圧Ｖ＿ＲＥＡＤ（以下の説明では、「読み出し電圧Ｖ＿ＲＥＡＤ」と称する場合がある）として例えば０Ｖが供給され、それ以外の３１本（この例ではｎ＝３１）のＷоｒｄ線ＷＬに対しては所定電圧として例えば５Ｖが供給される。Ｖ＿ＲＥＡＤが供給されたＷоｒｄ線ＷＬにゲート電極が接続された第１メモリセル（ＦＧ−ＭＯＳＦＥＴ）は、閾値電圧Ｖｔｈが０Ｖよりも高いか低いかで、そのＦＧ−ＭＯＳＦＥＴのソースとドレインが電気的に導通するか否かが決まり、導通する場合は、Ｂｉｔ線ＢＬにプリチャージしておいた電荷がＮＡＮＤストリングを介して接地電位に抜けるので、Ｂｉｔ線ＢＬの電位が低下する。これにより、Ｂｉｔ線ＢＬの信号はローレベル（「０」）となる。一方、導通しない場合は、Ｂｉｔ線ＢＬにプリチャージしておいた電荷は抜けずにチャージ電圧が維持されるので、Ｂｉｔ線ＢＬの信号はハイレベル（「１」）となる。このようにして、読み出し対象の第１メモリセル（ＦＧ−ＭＯＳＦＥＴ）の記憶状態（閾値状態）を示す値として、「０」または「１」を読み出すことができる。
【００３１】
次に、第１記憶部１００に対するデータの書き込み時の動作の概略を説明する。データの書き込み（ＰＲＯＧＲＡＭ）の場合は、レジスタ１０５で一時的に保持されたデータに応じて、書き込みを行うＢｉｔ線ＢＬに対しては選択用の電圧として例えば０Ｖが供給され、書き込まないＢｉｔ線ＢＬに対しては非選択用の電圧として例えば電源電圧Ｖｄｄが供給される。ここで、データの書き込みとは、第１メモリセル（ＦＧ−ＭＯＳＦＥＴ）の閾値を変化させることに相当する。第ｊ番目のメモリブロックＭＢｊを例に挙げて説明すると、選択ゲート線ＳＧＳｊおよびＳＧＤｊの各々に対しては、選択ゲートＳＧ１、ＳＧ２をＯＮ状態に遷移させる電圧として例えば４〜５Ｖが供給され、選択したページに対応するＷｏｒｄ線ＷＬに対しては、データを書き込むための電圧Ｖ＿ＰＲＯＧＲＡＭ（以下の説明では、「書き込み電圧Ｖ＿ＰＲＯＧＲＡＭ」と称する場合がある）として例えば１５〜２０Ｖが供給される。それ以外の３１本のＷоｒｄ線に対しては所定電圧（例えば１０Ｖ）が供給される。
【００３２】
この書き込み動作によって、書き込み対象の第１メモリセル（書き込み電圧Ｖ＿ＰＲＯＧＲＡＭが供給されたＷоｒｄ線ＷＬと、選択用の電圧０Ｖが供給されたＢｉｔ線ＢＬとの交差に対応して配置される第１メモリセル）には、Ｂｉｔ線ＢＬの選択用の電圧０Ｖがチャネル電位として伝わっているため、書き込み対象の第１メモリセルのＦＧにはＶ＿ＰＲＯＧＲＡＭ分の電圧が加わることになり、チャネルから電子がＦＧに注入されて電子が蓄積する。電子が蓄積するとＦＧ−ＭＯＳＦＥＴの閾値が高くなり、この状態を、「０」が書き込まれた状態であると捉えることができる。ＦＧ−ＭＯＳＦＥＴは、製造時の初期状態ではＦＧに電子は蓄積しておらず、閾値は０Ｖより低い状態にあるため、この状態を、「１」が書き込まれた状態であると捉えることができる。つまり、ＮＡＮＤフラッシュメモリは、最初はすべての第１メモリセルに「１」が記憶されており、データの書き込み動作により第１メモリセルを、「０」が書き込まれた状態に変化させるという動作原理である。
【００３３】
なお、非選択用の電圧（この例では電源電圧Ｖｄｄ）が供給されたＢｉｔ線ＢＬと繋がるＮＡＮＤストリングＭＳでは、Ｗｏｒｄ線ＷＬに電圧を与えられてもＦＧに電子は注入されない。なぜなら、このＮＡＮＤストリングＭＳに繋がるＢｉｔ線ＢＬにはＶｄｄが印加されているので、ＮＡＮＤストリングＭＳ内の非選択のＦＧ−ＭＯＳＦＥＴのチャネルを介して選択されているＦＧ−ＭＯＳＦＥＴのチャネル電位が高く持ち上げられた状態になるため、選択されたＷоｒｄ線ＷＬ（書き込み電圧Ｖ＿ＰＲＯＧＲＡＭが供給されたＷоｒｄ線ＷＬ）に接続された書き込み対象の第１メモリセルのＦＧには、書き込み電圧Ｖ＿ＰＲＯＧＲＡＭよりも十分小さい電圧しか加わらないからである。
【００３４】
次に、第１記憶部１００に記憶されたデータを消去（ＥＲＡＳＥ）するときの動作の概略を説明する。第ｊ番目のメモリブロックＭＢｊ（図３参照）を例に挙げて説明すると、選択ゲートＳＧ１、ＳＧ２で囲まれたすべてのＷｏｒｄ線ＷＬおよびＢｉｔ線ＢＬの領域、すなわちメモリブロックＭＢｊに対して、Ｗｏｒｄ線電圧を０Ｖ、Ｂｉｔ線電圧をフローティング電位にしてから、ブロック内のウェルに対して消去電圧Ｖ＿ＥＲＡを印加して全ての第１メモリセルから電子を基板ウェル側へ引き抜く。書き込みと消去に関しては、同一のＷｏｒｄ線ＷＬに接続されるそれぞれの第１メモリセルの間で閾値の変動のばらつきが生じるため、変動が小さい第１メモリセルに関してはそれを検証する手順（Ｖｅｒｉｆｙ）で判定し、閾値の変動量が十分ではない第１メモリセルに対応するＢｉｔ線ＢＬに関しては、追加で書き込みあるいは消去が施される。ＮＡＮＤフラッシュメモリは、閾値の大きさに応じた多値動作も可能である。基本的な動作は２値のときと同様であるが、多値動作の場合は、読み出しの際の電圧レベルを細かく分け、書き込みの際も閾値の変動量を検証（Ｖｅｒｉｆｙ）しながら閾値が細かいレベルに分かれるように書き込んでいくために、それぞれの詳細のシーケンスが異なる。また、多値動作の場合は、閾値を細かく分けているため、隣接する第１メモリセル間の容量結合による閾値変動の影響を受け易い。このため、書き込むページ（Ｗｏｒｄ線）が隣接しないように書き込むなどの工夫がされることもある。
【００３５】
本実施形態では、以上に説明した第１記憶部１００は、ＮＡＮＤフラッシュメモリで構成されるが、これに限定されるものではなく、記憶不揮発性を有する半導体メモリであれば、あらゆる記憶媒体を使用することができる。例えば、第１記憶部１００として、ＭＲＡＭ（Magnetoresistive  Random  Access  Memory）、ＲｅＲＡＭ（Resistive  Random  Access  Memory）、ＦｅＲＡＭ（Ferroelectric  Random  Access  Memory）、ＰＣＲＡＭ（Phase  Change  Random  Access  Memory）などの不揮発性メモリを用いてもよい。要するに、第１記憶部１００は、複数の第１配線および複数の第２配線の各交差に対応してマトリクス状に配置される複数の第１メモリセルを含む記憶装置であればよい。
【００３６】
次に、第２記憶部２００について説明する。本実施形態では、Ｌ２Ｐ変換の機能を第２記憶部２００が担う。後述するように、第２記憶部２００のＷоｒｄ線ＷＸは、選択部１０３を介して第１記憶部１００のＷоｒｄ線ＷＬに接続される。また、第２記憶部２００のＢｉｔ線ＢＸ（後述）は、データバス３００に接続されてもよい。以下の説明では、第２記憶部２００は、ＲｅＲＡＭで構成される場合を例に挙げて説明するが、これに限定されるものではない。以下、第２記憶部２００の具体的な内容を説明する。
【００３７】
図４は、第２記憶部２００の構成例を示す図である。図４に示すように、第２記憶部２００は、メモリセルアレイ２０１と、制御部２０２と、アドレス変換部２０３と、ワード線駆動部２０４とを含む。
【００３８】
メモリセルアレイ２０１は、複数のＷоｒｄ線ＷＸ、および、複数のＢｉｔ線ＢＸの各交差に対応してマトリクス状に配列される複数の第２メモリセルを含み、複数のＷоｒｄ線ＷＸの各々は、第１記憶部１００の複数のＷоｒｄ線ＷＬのうちの何れかに接続され、複数のＢｉｔ線ＢＸの各々は、ホスト装置から指定される論理アドレスに予め対応付けられている。ここでは、Ｗоｒｄ線ＷＸは請求項の「第３配線」に対応し、Ｂｉｔ線ＢＸは請求項の「第４配線」に対応し、第１記憶部１００のＷоｒｄ線ＷＬは請求項の「第１配線」に対応し、第１記憶部１００のＢｉｔ線ＢＬは請求項の「第２配線」に対応していると捉えることができるが、これに限られるものではない。なお、第２記憶部２００と第１記憶部１００との間の接続関係については後述する。
【００３９】
本実施形態では、第２メモリセルは、Ｗоｒｄ線ＷＸとＢｉｔ線ＢＸとの間に挟持される可変抵抗素子を含み、第２メモリセルの抵抗状態は、当該第２メモリセルに接続されたＷоｒｄ線ＷＸおよびＢｉｔ線ＢＸの各々に印加される電圧に応じて、第１抵抗状態、または、第１抵抗状態よりも抵抗値が低い第２抵抗状態に少なくとも設定される。
【００４０】
図５は、メモリセルアレイ２０１の具体的な構造の一例を示す図である。図５に示すように、第１方向（図５の上下方向）に延びる複数本の上部配線（この例ではＷоｒｄ線ＷＸ）と、第１方向と直交する第２方向（図５の左右方向）に延びる複数本の下部配線（この例ではＢｉｔ線ＢＸ）とが、上下方向に対向して交差するように配置されている。そして、各交差部においては、上部配線と下部配線との間に円筒形状の第２メモリセルが形成されている。図５の例では、第２メモリセルは、直列に接続される可変抵抗素子ＶＲおよびダイオード（整流素子）Ｄを含んで構成されている。ダイオードＤは、配線間の回り込み電流、いわゆるＳｎｅａｋ  Ｐａｔｈを抑制するために設けている。
【００４１】
この例では、可変抵抗素子ＶＲは、高抵抗状態（請求項の「第１抵抗状態」に対応）と低抵抗状態（請求項の「第２抵抗状態」に対応）の２つの抵抗状態の間を遷移する。例えば第２メモリセルの両端間に順方向の所定の電圧が印加されるように、Ｗоｒｄ線ＷＸおよびＢｉｔ線ＢＸの電圧を制御すると、可変抵抗素子ＶＲ内に拡散金属元素による導電性フィラメントが形成され、可変抵抗素子ＶＲが低抵抗状態に遷移する。また、第２メモリセルの両端間に逆方向の所定の電圧が印加されるように、Ｗоｒｄ線ＷＸおよびＢｉｔ線ＢＸの電圧を制御すると、可変抵抗素子ＶＲ内の拡散金属元素が回収されて導電性フィラメントが消滅し、可変抵抗素子ＶＲが高抵抗状態に遷移する。なお、例えば可変抵抗素子ＶＲは、３つ以上の抵抗状態の間を遷移する形態であってもよい。
【００４２】
第２記憶部２００のメモリセルアレイ２０１の規模は、例えば８Ｍｂｉｔ×８Ｍｂｉｔ（すなわち１ＭＢｙｔｅ×１ＭＢｙｔｅ）などである。このときの記憶容量は１ＴＢｙｔｅである。チップが２ｃｍ×２ｃｍの面積のとき、配線が１０ｎｍ幅で線と線のピッチが２０ｎｍとすれば、２ｃｍ÷２０ｎｍ＝１Ｅ６本の配線が形成できる。さらにＲｅＲＡＭの場合は積層が可能であるため、これが８層以上あるとすれば、８Ｍｂｉｔ×８Ｍｂｉｔ以上の規模を実現することができる。
【００４３】
図６は、第２記憶部２００と第１記憶部１００との接続関係を説明するための図である。ここでは、簡略化のために、第２記憶部２００のメモリセルアレイ２０１には、４本のＷоｒｄ線ＷＸ（ＷＸ００〜ＷＸ１１）および４本のＢｉｔ線ＢＸ（ＢＸ００〜ＢＸ１１）が配置され、第１記憶部１００のメモリセルアレイ１０１には、４本のＷоｒｄ線ＷＬ（ＷＬ０〜ＷＬ３）および４本のＢｉｔ線ＢＬ（ＢＬ０〜ＢＬ３）が配置される態様を示している。
【００４４】
また、図６に示す第１記憶部１００の選択部１０３は、複数のパストランジスタＴｐｓと、複数のゲートトランジスタＴｇｓとを含んで構成される。複数のパストランジスタＴｐｓは、第２記憶部２００の複数のＷоｒｄ線ＷＸと１対１に対応し、それぞれが、コントローラ２０の制御の下、Ｗоｒｄ線ＷＸと第１記憶部１００の何れかのＷоｒｄ線ＷＬとの接続の可否を切り替える。後述するように、コントローラ２０は、論理アドレスに基づいて第１記憶部１００に対するデータの読み出し、または、書き込みを行う場合、複数のパストランジスタＴｐｓの各々をオン状態に制御する一方、複数のゲートトランジスタＴｇｓの各々をオフ状態に制御する。この例では、コントローラ２０は、請求項の「第４制御部」に対応していると捉えることができる。なお、これに限らず、複数のパストランジスタＴｐｓのオンオフを制御する主体は、例えば第２記憶部２００の制御部２０２であってもよい。この場合、制御部２０２が、請求項の「第４制御部」に対応していると捉えることができる。
【００４５】
複数のゲートトランジスタＴｇｓは、第１記憶部１００の複数のＷоｒｄ線ＷＬと１対１に対応し、それぞれが、コントローラ２０の制御の下、Ｗоｒｄ線ＷＬとアドレスデコーダ１０２との接続の可否を切り替える。後述するように、コントローラ２０は、ＲＡＷアドレスに基づく第１記憶部１００に対するデータの読み出しまたは書き込みを行う場合、複数のゲートトランジスタＴｇｓの各々をオン状態に制御する一方、複数のパストランジスタＴｐｓの各々をオフ状態に制御する。
【００４６】
図６に示すように、第２記憶部２００の４本のＷоｒｄ線ＷＸ（ＷＸ００〜ＷＸ１１）の各々は、パストランジスタＴｐｓを介して、第１記憶部１００の４本のＷоｒｄ線ＷＬ（ＷＬ０〜ＷＬ３）のうちの何れかと接続される。図６の例では、Ｗоｒｄ線ＷＸ１１はＷоｒｄ線ＷＬ３に接続され、Ｗоｒｄ線ＷＸ１０はＷоｒｄ線ＷＬ２に接続され、Ｗоｒｄ線ＷＸ０１はＷоｒｄ線ＷＬ１に接続され、Ｗоｒｄ線ＷＸ００はＷоｒｄ線ＷＬ０に接続される。なお、Ｗоｒｄ線ＷＸとＷоｒｄ線ＷＬとが接続されるとは、図６のように、パストランジスタＴｐｓなどを介して接続される態様、および、パストランジスタＴｐｓなどを介さずに直接接続される態様の両方を含む。
【００４７】
また、後述するように、論理アドレスに基づくデータの読み出し、または、書き込み時には、第２記憶部２００のアドレス変換部２０３に論理アドレスが入力され、１本のＢｉｔ線ＢＸが選択される。図６の例では、２ビットの値を示す論理アドレスが入力され、４本のＢｉｔ線ＢＸのうちの何れか１本が選択される。見方を変えれば、４本のＢｉｔ線ＢＸの各々に対しては、予め論理アドレスが対応付けられていると考えることができる。
【００４８】
本実施形態では、論理アドレスと、第１記憶部１００のＷоｒｄ線ＷＬ（見方を変えれば第１記憶部１００のページを特定する物理アドレス）との対応関係に応じて、複数の第２メモリセルの各々の抵抗状態は、高抵抗状態または低抵抗状態の何れかに設定される。上記対応関係は、論理アドレスと、論理アドレスに基づくデータの読み出し、または、書き込み時に、データを読み出すための読み出し電圧Ｖ＿ＲＥＡＤ、または、データを書き込むための書き込み電圧Ｖ＿ＰＲＯＧＲＡＭが供給されるＷｏｒｄ線ＷＬ（選択されるべきＷｏｒｄ線ＷＬ）との対応を示している。例えば図６において、論理アドレス「０１」に対しては、第２記憶部２００のＢｉｔ線ＢＸ０１が予め対応付けられているとする。そして、論理アドレス「０１」が指定されたデータの読み出しまたは書き込み時においては、第１記憶部１００のＷоｒｄ線ＷＬ１が選択されるのであれば（論理アドレス「０１」と、第１記憶部１００のＷоｒｄ線ＷＬ１とが対応するのであれば）、論理アドレス「０１」に対応するＢｉｔ線ＢＸ０１と、第１記憶部１００のＷоｒｄ線ＷＬ１に接続されるＷоｒｄ線ＷＸ０１との交差に対応する第２メモリセルの抵抗状態は、予め低抵抗状態に設定される。一方、Ｂｉｔ線ＢＸ０１と、他の３本のＷоｒｄ線（ＷＸ００、ＷＸ１０、ＷＸ１１）の各々との交差に対応する３つの第２メモリセルの抵抗状態は、予め高抵抗状態に設定されるという具合である。
【００４９】
後述するように、論理アドレスに基づくデータの読み出し時には、指定された論理アドレスに対応するＢｉｔ線ＢＸに接続された低抵抗状態の第２メモリセルに対応する第１記憶部１００のＷｏｒｄ線ＷＬ（低抵抗状態の第２メモリセルに接続されたＷｏｒｄ線ＷＬと選択部１０３を介して接続される第１記憶部１００のＷｏｒｄ線ＷＬ）に、読み出し電圧Ｖ＿ＲＥＡＤが供給されるよう、その指定された論理アドレスに対応するＢｉｔ線ＢＸに対して第１電圧が供給される。また、論理アドレスに基づくデータの書き込み時には、指定された論理アドレスに対応するＢｉｔ線ＢＸに接続された低抵抗状態の第２メモリセルに対応する第１記憶部１００のＷｏｒｄ線ＷＬに、書き込み電圧Ｖ＿ＰＲＯＧＲＡＭが供給されるよう、その指定された論理アドレスに対応するＢｉｔ線ＢＸに対して第２電圧が供給される。
【００５０】
図６において、例えば論理アドレス「０１」に基づくデータの読み出し、または、データの書き込み時に、論理アドレス「０１」に対応するＢｉｔ線ＢＸ０１に対して所定の電圧（第１電圧または第２電圧）が供給された場合を想定すると、上述したように、Ｂｉｔ線ＢＸ０１とＷｏｒｄ線ＷＸ０１との交差に対応する第２メモリセルは低抵抗状態に設定されているので、Ｂｉｔ線ＢＸ０１からＷｏｒｄ線ＷＸ０１の方向へ電流が流れる。これが電気信号となり、選択部１０３を介して、第１記憶部１００のＷоｒｄ線ＷＬ１へ伝えられるという具合である。
【００５１】
図４に戻って説明を続ける。制御部２０２は、第２記憶部２００の動作を制御する。制御部２０２は、図２に示す制御信号線１２０を介してコントローラ２０と接続されている。制御部２０２は、ホスト装置からの読み出し要求に含まれる論理アドレスをコントローラ２０から受信する機能と、コントローラ２０から受信した論理アドレスに対応するＢｉｔ線ＢＸに接続された低抵抗状態の第２メモリセルに対応する第１記憶部１００のＷｏｒｄ線ＷＬに、読み出し電圧Ｖ＿ＲＥＡＤが供給されるよう、コントローラ２０から受信した論理アドレスに対応するＢｉｔ線ＢＸに対して所定の電圧（以下の説明では、「第１電圧」と称する場合がある）を供給する制御を行う機能（請求項の「第１制御部」に対応）と、を有している。上記第１電圧は、第１記憶部１００のＷｏｒｄ線ＷＬに至るまでに介在する導電体（配線や低抵抗状態の第２メモリセルなど）による電圧降下等を考慮して設定されることが望ましい。
【００５２】
制御部２０２は、後述の読み出し信号と、論理アドレス（読み出し要求に含まれる論理アドレス）とをコントローラ２０から受信すると、受信した論理アドレスをアドレス変換部２０３へ送る。また、制御部２０２は、不図示の電圧生成回路に対して、上記第１電圧の生成を指示する。アドレス変換部２０３は、制御部２０２から与えられた論理アドレスをデコードし、その結果に基づいて、対応するＢｉｔ線ＢＸを選択する。このとき、不図示の電圧生成回路で生成された第１電圧が、アドレス変換部２０３により選択されたＢｉｔ線ＢＸに対して供給される。読み出し動作の具体的な内容については後述する。
【００５３】
また、制御部２０２は、ホスト装置からの書き込み要求に含まれる論理アドレスをコントローラ２０から受信する機能と、コントローラ２０から受信した論理アドレスに対応するＢｉｔ線ＢＸに接続された低抵抗状態の第２メモリセルに対応する第１記憶部１００のＷоｒｄ線ＷＬに、データを書き込むための書き込み電圧Ｖ＿ＰＲＯＧＲＡＭが供給されるよう、Ｂｉｔ線ＢＸに対して所定の電圧（以下の説明では、「第２電圧」と称する場合がある）を供給する制御を行う機能（請求項の「第２制御部」に対応）と、を有している。上記第２電圧は、第１記憶部１００のＷｏｒｄ線ＷＬに至るまでに介在する導電体（配線や低抵抗状態の第２メモリセルなど）による電圧降下等を考慮して設定されることが望ましい。
【００５４】
制御部２０２は、後述の書き込み信号と、論理アドレス（書き込み要求に含まれる論理アドレス）とをコントローラ２０から受信すると、受信した論理アドレスをアドレス変換部２０３へ送る。また、制御部２０２は、不図示の電圧生成回路に対して、上記第２電圧の生成を指示する。アドレス変換部２０３は、制御部２０２から与えられた論理アドレスをデコードし、その結果に基づいて、対応するＢｉｔ線ＢＸを選択する。このとき、不図示の電圧生成回路で生成された第２電圧が、アドレス変換部２０３により選択されたＢｉｔ線ＢＸに対して供給される。書き込み動作の具体的な内容については後述する。
【００５５】
ここでは、制御部２０２は、請求項の「第１制御部」に対応する機能と、請求項の「第２制御部」に対応する機能とを兼ね備えているが、これに限らず、請求項の「第１制御部」に対応する機能と、請求項の「第２制御部」に対応する機能とが別々に設けられる形態であってもよい。
【００５６】
ワード線駆動部２０４は、制御部２０２の制御の下、各Ｗоｒｄ線ＷＸに対して、当該Ｗｏｒｄ線に供給すべき電圧を出力する。
【００５７】
以上のように、本実施形態では、第２記憶部２００は、ＲｅＲＡＭで構成されるが、これに限らず、例えば第２記憶部２００として、ＭＲＡＭ（Magnetoresistive  Random  Access  Memory）、ＰＣＲＡＭ、ＦｅＲＡＭなどの不揮発性のメモリを用いてもよい。要するに、第２記憶部２００は、それぞれが、何れかの第１配線に接続される複数の第３配線、および、それぞれが、ホスト装置から指定される論理アドレスに予め対応付けられる複数の第４配線の各交差に対応してマトリクス状に配置されるとともに、論理アドレスと第１配線との対応関係に応じて、それぞれの抵抗状態が、第１抵抗状態、または、第１抵抗状態よりも抵抗値が低い第２抵抗状態に少なくとも設定される複数の第２メモリセルを含む記憶装置であればよい。
【００５８】
次に、図７を参照しながら、第１記憶部１００に対するデータの読み出し動作を説明する。図７は、第１記憶部１００に対するデータの読み出し動作の一例を示すフローチャートである。図７に示すように、まず、インターフェース１０は、メモリシステム１外のホスト装置から読み出し要求を受信する（ステップＳ１）。インターフェース１０は、ホスト装置から読み出し要求を受信したことを知らせるために、コントローラ２０へ電気信号を送る形態であってもよいし、コントローラ２０が直接読み書きするレジスタの値を更新する形態であってもよい。レジスタの値を更新する形態においては、インターフェース１０がレジスタの値を更新すると、当該レジスタを監視しているコントローラ２０が、レジスタの値の変化を検知するという具合である。
【００５９】
次に、コントローラ２０は、インターフェース１０から読み出し要求を取得し（ステップＳ２）、読み出し要求に含まれるアドレスをコントローラ２０の内部メモリに格納する。次に、コントローラ２０は、読み出し要求に含まれるアドレスがＲＡＷアドレス（第１記憶部１００のページ（Ｗｏｒｄ線ＷＬ）を特定可能な物理アドレス）であるか否かを判断する（ステップＳ３）。読み出し要求は、例えばＲＥＡＤ（＃アドレス、判定ビット、・・・）のような形式なので、例えば判定ビットが「０」を示す場合はＲＡＷアドレス、「１」を示す場合は論理アドレスと判断することもできる。あるいは、読み出し要求に含まれる＃アドレスが３２Ｂｉｔで最上位ビットが０の場合はＲＡＷアドレス、１の場合は論理アドレスと判断することもできる。
【００６０】
上述のステップＳ３において、ＲＡＷアドレスであると判断した場合（ステップＳ３：ＹＥＳ）、コントローラ２０は、まず複数のパストランジスタＴｐｓの各々をオフ状態に制御し、複数のゲートトランジスタＴｇｓの各々をオン状態に制御する（ステップＳ４）。次に、コントローラ２０は、前述のプリチャージを開始するとともに、ＮＡＮＤストリングＭＳの選択ゲートをオン状態に制御する（ステップＳ５）。次に、コントローラ２０は、第１記憶部１００のアドレスデコーダ１０２に対して、ＲＡＷアドレスを送るとともに、不図示の電圧生成回路に対して読み出し電圧Ｖ＿ＲＥＡＤの生成を指示する（ステップＳ６）。以上のようにして、ＲＡＷアドレスが示すＷоｒｄ線ＷＬと、複数のＢｉｔ線ＢＬの各々との各交差に対応して配置される複数の第１メモリセル（ＦＧ−ＭＯＳＦＥＴ）の各々の記憶状態（閾値状態）を示す値として、「０」または「１」を読み出すことができる。なお、上述のステップＳ４〜ステップＳ６の順序は一例であり、これに限られるものではない。
【００６１】
次に、第１記憶部１００のセンスアンプ１０４は、各Ｂｉｔ線ＢＬから読み出されたデータを、レジスタ１０５へ送る（ステップＳ７）。レジスタ１０５にデータが保持された段階で、レジスタ１０５からコントローラ２０に信号が伝わり、コントローラ２０は、レジスタ１０５に対してデータの転送を指示する（ステップＳ８）。そして、レジスタ１０５が、読み出したデータを、データバス３００を介してインターフェース１０へ転送する（ステップＳ９）。
【００６２】
一方、上述のステップＳ３において、ＲＡＷアドレスではない、つまり、論理アドレスであると判断した場合（ステップＳ３：ＮＯ）、コントローラ２０は、まず複数のパストランジスタＴｐｓの各々をオン状態に制御し、複数のゲートトランジスタＴｇｓの各々をオフ状態に制御する（ステップＳ１０）。次に、コントローラ２０は、前述のプリチャージを開始し、ＮＡＮＤストリングＭＳの選択ゲートをオン状態に制御する（ステップＳ１１）。次に、コントローラ２０は、第２記憶部２００に対して、読み出しを指示する読み出し信号と、読み出し要求に含まれていた論理アドレスとを送信する（ステップＳ１２）。第２記憶部２００の制御部２０２は、制御信号線１２０を介して、コントローラ２０からの読み出し信号と論理アドレスとの組を受け取る。そして、制御部２０２は、アドレス変換部２０３に対して、コントローラ２０から受け取った論理アドレスを送信するとともに、不図示の電圧生成回路に対して、上記第１電圧の生成を指示する（ステップＳ１３）。
【００６３】
以上のようにして、不図示の電圧生成回路で生成された第１電圧が、アドレス変換部２０３により選択されたＢｉｔ線ＢＸ（指定された論理アドレスに予め対応付けられたＢｉｔ線ＢＸ）に対して供給される。そして、この第１電圧に応じた電気信号が、当該Ｂｉｔ線ＢＸに接続された複数の第２メモリセルのうち、論理アドレスと第１記憶部１００のＷоｒｄ線ＷＬとの対応関係に応じて予め低抵抗状態に設定されていた第２メモリセルに接続されたＷоｒｄ線ＷＸを経由して、第１記憶部１００のＷоｒｄ線ＷＬへ伝えられる。これにより、このＷｏｒｄ線ＷＬには、読み出し電圧Ｖ＿ＲＥＡＤが印加され、このＷоｒｄ線ＷＬと、複数のＢｉｔ線ＢＬの各々との各交差に対応して配置される複数の第１メモリセル（ＦＧ−ＭＯＳＦＥＴ）の各々の記憶状態（閾値状態）を示す値として、「０」または「１」を読み出すことができる。ステップＳ１３の後は、上述のステップＳ７以降の処理が行われる。なお、上述のステップＳ１０〜ステップＳ１３の順序は一例であり、これに限られるものではない。
【００６４】
次に、図８を参照しながら、第１記憶部１００に対するデータの書き込み動作を説明する。図８は、第１記憶部１００に対するデータの書き込み動作の一例を示すフローチャートである。図８に示すように、まず、インターフェース１０は、ホスト装置から書き込み要求を受信する（ステップＳ２０）。インターフェース１０は、ホスト装置から書き込み要求を受信したことを知らせるために、コントローラ２０へ電気信号を送る形態であってもよいし、コントローラ２０が直接読み書きするレジスタの値を更新する形態であってもよい。
【００６５】
次に、コントローラ２０は、インターフェース１０から書き込み要求を取得し（ステップＳ２１）、書き込み要求に含まれるアドレスを、コントローラ２０の内部メモリに格納する。また、コントローラ２０は、書き込み要求に含まれるデータ（書き込みが要求されたデータ）を、一時的にコントローラ２０が管理する別メモリへバッファ保存するか、あるいは、第１記憶部１００のレジスタ１０５へ転送する。
【００６６】
次に、コントローラ２０は、書き込み要求に含まれるアドレスがＲＡＷアドレスであるか否かを判断する（ステップＳ２２）。書き込み要求は、ＷＲＩＴＥ（＃アドレス、判定ビット、・・・・、データあるいはデータの所在アドレス）のような形式なので、例えば判定ビットが「０」を示す場合はＲＡＷアドレス、「１」を示す場合は論理アドレスと判断することもできる。あるいは、書き込み要求に含まれる＃アドレスが３２Ｂｉｔで最上位ビットが０の場合はＲＡＷアドレス、１の場合は論理アドレスと判断することもできる。
【００６７】
上述のステップＳ２２において、ＲＡＷアドレスであると判断した場合（ステップＳ２２：ＹＥＳ）、コントローラ２０は、まず複数のパストランジスタＴｐｓの各々をオフ状態に制御し、複数のゲートトランジスタＴｇｓの各々をオン状態に制御する（ステップＳ２３）。次に、コントローラ２０は、書き込み要求に含まれていたデータ（書き込み対象のデータ）を、レジスタ１０５へ送る（ステップＳ２４）。次に、コントローラ２０は、レジスタ１０５に保持されたデータに応じて、書き込みを行うＢｉｔ線ＢＬに対しては選択用の電圧（例えば０Ｖ）を供給する一方、書き込まないＢｉｔ線ＢＬに対しては非選択用の電圧（例えば電源電圧Ｖｄｄ）を供給する制御を行う（ステップＳ２５）。また、コントローラ２０は、ＮＡＮＤストリングＭＳの選択ゲートをオン状態に制御する。次に、コントローラ２０は、第１記憶部１００のアドレスデコーダ１０２に対して、ＲＡＷアドレスを示すアドレス信号を送る（ステップＳ２６）。次に、コントローラ２０は、不図示の電圧生成回路に対して、書き込み電圧Ｖ＿ＰＲＯＧＲＡＭの生成を指示する（ステップＳ２７）。これにより、不図示の電圧生成回路で生成された書き込み電圧Ｖ＿ＰＲＯＧＲＡＭが、アドレスデコーダ１０２により選択されたＷоｒｄ線ＷＬに対して供給される。以上のようにして、書き込み対象の第１メモリセル（書き込み電圧Ｖ＿ＰＲＯＧＲＡＭが供給されたＷоｒｄ線ＷＬと、選択用の電圧が供給されたＢｉｔ線ＢＬとの交差に対応して配置される第１メモリセル）を、「０」が書き込まれた状態に変化させることができる。なお、上述のステップＳ２３〜ステップＳ２７の順序は一例であり、これに限られるものではない。
【００６８】
本実施形態では、レジスタ１０５の内部ロジック回路が、正常にデータの書き込みが行われたか否かを検査（Ｖｅｒｉｆｙ）し、書き込みが終了した段階で（ステップＳ２８：ＹＥＳ）、コントローラ２０へ信号が伝わる。書き込みが終了したことを検知したコントローラ２０は、インターフェース１０に対して、書き込みが終了したことを通知する（ステップＳ２９）。
【００６９】
一方、上述のステップＳ２２において、ＲＡＷアドレスではない、つまり、論理アドレスであると判断した場合（ステップＳ２２：ＮＯ）、コントローラ２０は、まず第２記憶部２００に対して、書き込みを指示する書き込み信号と、書き込み要求に含まれていた論理アドレスとを送信する（ステップＳ３０）。次に、コントローラ２０は、複数のパストランジスタＴｐｓの各々をオン状態に制御し、複数のゲートトランジスタＴｇｓの各々をオフ状態に制御する（ステップＳ３１）。次に、コントローラ２０は、書き込み要求に含まれていた書き込み対象のデータを、レジスタ１０５へ送る（ステップＳ３２）。次に、コントローラ２０は、レジスタ１０５に保持されたデータに応じて、書き込みを行うＢｉｔ線ＢＬに対しては選択用の電圧（例えば０Ｖ）を供給する一方、書き込まないＢｉｔ線ＢＬに対しては非選択用の電圧（例えば電源電圧Ｖｄｄ）を供給する制御を行う（ステップＳ３３）。また、コントローラ２０は、ＮＡＮＤストリングの選択ゲートをオン状態に制御する。
【００７０】
第２記憶部２００の制御部２０２は、制御信号線１２０を介して、コントローラ２０からの書き込み信号と論理アドレスとの組を受け取る。そして、制御部２０２は、アドレス変換部２０３に対して、コントローラ２０から受け取った論理アドレスを送信するとともに、不図示の電圧生成回路に対して、上記第２電圧の生成を指示する（ステップＳ３４）。以上のようにして、不図示の電圧生成回路で生成された第２電圧が、アドレス変換部２０３により選択されたＢｉｔ線ＢＸ（指定された論理アドレスに予め対応付けられたＢｉｔ線ＢＸ）に対して供給される。そして、この第２電圧に応じた電気信号が、当該Ｂｉｔ線ＢＸに接続された複数の第２メモリセルのうち、論理アドレスとＷоｒｄ線ＷＬとの対応関係に応じて予め低抵抗状態に設定されていた第２メモリセルに接続されたＷоｒｄ線ＷＸを経由して、第１記憶部１００のＷоｒｄ線ＷＬへ伝えられる。これにより、このＷｏｒｄ線ＷＬには書き込み電圧Ｖ＿ＰＲＯＧＲＡＭが印加され、このＷоｒｄ線ＷＬと、選択用の電圧が供給されたＢｉｔ線ＢＬとの交差に対応して配置される書き込み対象の第１メモリセルを、「０」が書き込まれた状態に変化させることができる。ステップＳ３４の後は、上述のステップＳ２８以降の処理が行われる。なお、上述のステップＳ３０〜ステップＳ３４の順序は一例であり、これに限られるものではない。
【００７１】
以上に説明したように、本実施形態に係るメモリシステム１は、複数のＷｏｒｄ線ＷＬおよび複数のＢｉｔ線ＢＬの各交差に対応してマトリクス状に配置される複数の第１メモリセルを含む第１記憶部１００と、それぞれが、何れかのＷｏｒｄ線ＷＬに接続される複数のＷｏｒｄ線ＷＸ、および、それぞれが、ホスト装置から指定される論理アドレスに予め対応付けられる複数のＢｉｔ線ＢＸの各交差に対応してマトリクス状に配置される複数の第２メモリセルを含む第２記憶部２００とを備える。そして、論理アドレスと第１記憶部１００のＷｏｒｄ線ＷＬとの対応関係に応じて、第２記憶部２００に含まれる複数の第２メモリセルの各々の抵抗状態が、高抵抗状態または低抵抗状態に予め設定される。
【００７２】
例えばホスト装置から指定された論理アドレスに基づくデータの読み出し時において、第２記憶部２００の制御部２０２は、指定された論理アドレスに予め対応付けられていたＢｉｔ線ＢＸに上記第１電圧を供給する制御を行うことで、そのＢｉｔ線ＢＸに接続された低抵抗状態の第２メモリセルに対応する第１記憶部１００のＷｏｒｄ線ＷＬ（指定された論理アドレスに対応するＷｏｒｄ線ＷＬ）に対して読み出し電圧Ｖ＿ＲＥＡＤを印加することができる。つまり、本実施形態では、従来のように、データとして保持していたＬ２Ｐテーブルを読み出す処理や、読み出したＬ２Ｐテーブルを参照して論理アドレスに対応する物理アドレスを探す処理などを行うことなく、指定された論理アドレスに対応する第１記憶部１００のＷｏｒｄ線ＷＬの選択、および、読み出し電圧Ｖ＿ＲＥＡＤの供給を同時に行うことができるので、データの読み出しの処理速度を向上させることが可能になる。例えばＭＲＡＭやＲｅＲＡＭの場合、典型的な読み出し速度は３０ｎｓである。ＲＡＭとして設計しない場合、さらに読み出し速度を速くすることが可能である。
【００７３】
また、例えばホスト装置から指定された論理アドレスに基づくデータの書き込み時において、第２記憶部２００の制御部２０２は、指定された論理アドレスに予め対応付けられていたＢｉｔ線ＢＸに上記第２電圧を供給する制御を行うことで、そのＢｉｔ線ＢＸに接続された低抵抗状態の第２メモリセルに対応する第１記憶部１００のＷｏｒｄ線ＷＬ（指定された論理アドレスに対応するＷｏｒｄ線ＷＬ）に対して書き込み電圧Ｖ＿ＰＲＯＧＲＡＭを印加することができる。つまり、本実施形態では、従来のように、データとして保持していたＬ２Ｐテーブルを読み出す処理や、読み出したＬ２Ｐテーブルを参照して論理アドレスに対応する物理アドレスを探す処理などを行うことなく、指定された論理アドレスに対応する第１記憶部１００のＷｏｒｄ線ＷＬの選択、および、書き込み電圧Ｖ＿ＰＲＯＧＲＡＭの供給を同時に行うことができるので、データの書き込みの処理速度を向上させることが可能になる。例えばＭＲＡＭやＲｅＲＡＭの場合、典型的な書き込み速度は３０ｎｓである。ＲＡＭとして設計しない場合、さらに書き込み速度を速くすることが可能である。
【００７４】
すなわち、本実施形態では、第２記憶部２００のＷｏｒｄ線ＷＸが、第１記憶部１００のＷｏｒｄ線ＷＬに直接接続され、論理アドレスとＷｏｒｄ線ＷＬとの対応関係に応じて、第２記憶部２００に含まれる複数の第２メモリセルの各々の抵抗状態が、高抵抗状態、または、低抵抗状態に少なくとも設定される構成を有することにより、データの読み出しまたは書き込みの処理速度を大幅に向上させることができるという有利な効果を達成できる。
【００７５】
（第２実施形態）
次に、第２実施形態について説明する。第２実施形態のメモリシステム（以下の説明では、「メモリシステム２」と表記する）は、第１実施形態で説明した機能に加えて、低抵抗状態に設定すべき第２メモリセルを変更する機能を有する。以下、具体的な内容を説明する。
【００７６】
第２実施形態のメモリシステム２のハードウェア構成は、第１実施形態のメモリシステム１と同様であるので、詳細な説明は省略する。以下、第１実施形態と相違する部分を中心に説明する。インターフェース１０は、第２抵抗状態に設定すべき第２メモリセルを特定可能なアドレス情報を含み、そのアドレス情報により特定される第２メモリセルを第２抵抗状態に設定することを要求する変更要求（以下の説明では、「ＴＲＡＮＳ」と称する場合がある）を、メモリシステム２外（例えばホスト装置）から受け取る。
【００７７】
この例では、上記アドレス情報は、論理アドレスを示す♯アドレス１と、第２記憶部２００のＷｏｒｄ線ＷＸの物理アドレスを示す♯アドレス２とを含む。上述したように、第２記憶部２００の各Ｂｉｔ線ＢＸは、予め論理アドレスと対応付けられているので、論理アドレスを示す♯アドレス１と、Ｗｏｒｄ線ＷＸの物理アドレスを示す♯アドレス２とが指定されれば、♯アドレス１に対応するＢｉｔ線ＢＸと、♯アドレス２が示すＷｏｒｄ線ＷＸとの交差に対応する第２メモリセルを特定することができる。ＴＲＡＮＳに含まれるアドレス情報の数は任意であり、１つであってもよいし、複数であってもよい。
【００７８】
コントローラ２０は、インターフェース１０からＴＲＡＮＳを受け取り、低抵抗状態に設定する第２メモリセルの変更を指示する変更信号と、ＴＲＡＮＳに含まれるアドレス情報とを、制御信号線１２０を介して、第２記憶部２００の制御部２０２へ送信する。制御部２０２は、アドレス情報（ＴＲＡＮＳに含まれるアドレス情報）により特定される第２メモリセルが低抵抗状態に設定されるように、その第２メモリセルに接続されたＷｏｒｄ線ＷＸおよびＢｉｔ線ＢＸに供給する電圧を制御する機能を有する。この例では、制御部２０２は、請求項の「第３制御部」に対応する機能を有していると捉えることができるが、これに限らず、請求項の「第３制御部」に対応する機能が、制御部２０２とは別に設けられる形態であってもよい。
【００７９】
図９は、例えばホスト装置からＴＲＡＮＳを受信した場合のメモリシステム２の動作例を示すフロー図である。図９に示すように、まず、インターフェース１０は、ホスト装置からＴＲＡＮＳを受信する（ステップＳ５１）。インターフェース１０は、ホスト装置からＴＲＡＮＳを受信したことを知らせるために、コントローラ２０へ電気信号を送る形態であってもよいし、コントローラ２０が直接読み書きするレジスタの値を更新する形態であってもよい。
【００８０】
次に、コントローラ２０は、インターフェース１０からＴＲＡＮＳを取得する（ステップＳ５２）。次に、コントローラ２０は、第２記憶部２００に対して、低抵抗状態に設定する第２メモリセルの変更を指示する変更信号と、ＴＲＡＮＳに含まれていたアドレス情報とを送信する（ステップＳ５３）。第２記憶部２００の制御部２０２は、制御信号線１２０を介して、コントローラ２０からの変更信号とアドレス情報との組を受け取る。
【００８１】
そして、制御部２０２は、コントローラ２０から受け取ったアドレス情報により特定される第２メモリセルが低抵抗状態に設定されるように、その第２メモリセルに接続されたＷｏｒｄ線ＷＸおよびＢｉｔ線ＢＸに供給する電圧を制御する（ステップＳ５４）。より具体的には、制御部２０２は、アドレス変換部２０３に対して、アドレス情報に含まれる♯アドレス１（論理アドレス）を送信するとともに、不図示の電圧生成回路に対して、第２メモリセルを低抵抗状態に設定するためにＢｉｔ線ＢＸに供給すべき所定の電圧（以下、「第３電圧」と称する場合がある）の生成を指示する。制御部２０２から♯アドレス１を与えられたアドレス変換部２０３は、その♯アドレス１をデコードし、その結果に基づいて、対応するＢｉｔ線ＢＸを選択する。このとき、不図示の電圧生成回路で生成された第３電圧が、アドレス変換部２０３により選択されたＢｉｔ線ＢＸに対して供給される。また、制御部２０２は、第２メモリセルを低抵抗状態に設定するためにＷｏｒｄ線ＷＸに供給すべき所定の電圧（以下、「第４電圧」と称する場合がある）が、アドレス情報に含まれる♯アドレス２（物理アドレス）が示すＷｏｒｄ線ＷＸに供給されるよう、ワード線駆動部２０４を制御する。
【００８２】
以下、具体例を挙げて説明する。例えばメモリセルアレイ２０１に含まれる複数の第２メモリセルの各々の抵抗状態の初期状態として、図１０に示すように、４本のＷоｒｄ線ＷＸ（ＷＸ００〜ＷＸ１１）および４本のＢｉｔ線ＢＸ（ＢＸ００〜ＢＸ１１）の各交差に対応してマトリクス状に配列される複数の第２メモリセルのうち、Ｗｏｒｄ線ＷＸ１１とＢｉｔ線ＢＸ１１との交差に対応する第２メモリセルＭＣ’１１ａ、Ｗｏｒｄ線ＷＸ１０とＢｉｔ線ＢＸ１０との交差に対応する第２メモリセルＭＣ’１０ｂ、Ｗｏｒｄ線ＷＸ０１とＢｉｔ線ＢＸ０１との交差に対応する第２メモリセルＭＣ’０１ｃ、および、Ｗｏｒｄ線ＷＸ００とＢｉｔ線ＢＸ００との交差に対応する第２メモリセルＭＣ’００ｄの各々が低抵抗状態に設定され、その他の第２メモリセルは高抵抗状態に設定されている場合を想定する。この初期状態は、例えば以下の式１のような行列で表すこともできる。
【数１】
2015060616.tif 000003
【００８３】
いま、上記ＴＲＡＮＳが、Ｗｏｒｄ線ＷＸ１０とＢｉｔ線ＢＸ０１との交差に対応する第２メモリセルＭＣ’０１ｂを低抵抗状態に設定することを要求するものである場合を想定する。この場合、上記ＴＲＡＮＳには、Ｂｉｔ線ＢＸ０１に対応する論理アドレスを示す♯アドレス１と、Ｗｏｒｄ線ＷＸ１０の物理アドレスを示す♯アドレス２とを含むアドレス情報が含まれている。この例では、論理アドレスと、第１記憶部１００のＷｏｒｄ線ＷＬとを必ず１対１に対応させるように変更を行う場合を例に挙げて説明する。また、ここでは、制御部２０２は、上記ＴＲＡＮＳが発行される前の（変更前の）各第２メモリセルの抵抗状態を把握しているものとするが、例えば制御部２０２は、アドレス情報に含まれる論理アドレスに対応するＢｉｔ線ＢＸに所定の電圧を印加する制御を行い、どのＷｏｒｄ線ＷＸから電気信号が出力されるかを検出することにより、変更前において低抵抗状態に設定された第２メモリセルを特定する形態であってもよい。
【００８４】
図１１に示すように、制御部２０２は、アドレス情報に含まれる♯アドレス１に対応するＢｉｔ線ＢＸ０１と、そのアドレス情報に含まれる♯アドレス２が示すＷｏｒｄ線ＷＸ１０との交差に対応する第２メモリセルＭＣ’０１ｂが低抵抗状態に設定されるように、Ｂｉｔ線ＢＸ０１およびＷｏｒｄ線ＷＸ１０の各々に供給する電圧を制御する。続いて、制御部２０２は、♯アドレス１に対応するＢｉｔ線ＢＸ０１と、Ｗｏｒｄ線ＷＸ０１との交差に対応し、初期状態において（変更前において）低抵抗状態に設定されていた第２メモリセルＭＣ’０１ｃが高抵抗状態に設定されるように、Ｂｉｔ線ＢＸ０１およびＷｏｒｄ線ＷＸ０１の各々に供給する電圧を制御する。
【００８５】
また、この例においては、Ｗｏｒｄ線ＷＸ１０に対応する（接続された）低抵抗状態の第２メモリセルとして、Ｗｏｒｄ線ＷＸ１０とＢｉｔ線ＢＸ０１との交差に対応する第２メモリセルＭＣ’０１ｂが新たに加えられるので、論理アドレスと、第１記憶部１００のＷｏｒｄ線ＷＬとを１対１に対応させるために、制御部２０２は、Ｗｏｒｄ線ＷＸ１０とＢｉｔ線ＢＸ１０との交差に対応し、変更前において低抵抗状態に設定されていた第２メモリセルＭＣ’１０ｂを高抵抗状態に変更する制御を行う。また、制御部２０２は、他の論理アドレスに衝突しないＷｏｒｄ線ＷＸ０１と、Ｂｉｔ線ＢＸ１０との交差に対応し、変更前において高抵抗状態に設定されていた第２メモリセルＭＣ’１０ｃを低抵抗状態に変更する制御を行う。この変更後の各第２メモリセルの抵抗状態は、例えば以下の式２のような行列で表すことができる。
【数２】
2015060616.tif 000004
【００８６】
なお、この例では、ＴＲＡＮＳに含まれるアドレス情報は、第２メモリセルＭＣ’０１ｂのアドレス情報のみであり、制御部２０２は、Ｗｏｒｄ線ＷＸの衝突を回避するように、他の第２メモリセルの抵抗状態の変更を行う場合を例に挙げて説明したが、これに限らず、例えば、Ｗｏｒｄ線ＷＸの衝突の回避も事前に考慮され、低抵抗状態に設定すべき全ての第２メモリセルのアドレス情報（図１１の例では、ＭＣ’１１ａ、ＭＣ’１０ｃ、ＭＣ’０１ｂ、および、ＭＣ’００ｄの各々のアドレス情報）がＴＲＡＮＳに含まれる形態であってもよい。この形態においては、制御部２０２は、アドレス情報により特定される第２メモリセルを低抵抗状態に設定する一方、それ以外の第２メモリセルを高抵抗状態に設定する制御を行うという具合である。
【００８７】
また、論理アドレスと、第１記憶部１００のＷｏｒｄ線ＷＬとが必ず１対１に対応する形態に限られるものではなく、例えば論理アドレスが別であっても、同じＷｏｒｄ線ＷＬを選択することを許容する形態であってもよい。このような形態において、上述のように、Ｗｏｒｄ線ＷＸ１０とＢｉｔ線ＢＸ０１との交差に対応する第２メモリセルＭＣ’０１ｂを低抵抗状態に設定することが要求された場合を想定する。この場合、例えば図１２に示すように、制御部２０２は、低抵抗状態に設定することが要求された第２メモリセルＭＣ’０１ｂを低抵抗状態に変更するとともに、アドレス情報に含まれる♯アドレス１（論理アドレス）に対応するＢｉｔ線ＢＸ０１と、Ｗｏｒｄ線ＷＸ０１との交差に対応し、変更前において低抵抗状態に設定されていた第２メモリセルＭＣ’０１ｃを高抵抗状態に変更する制御を行うものの、Ｗｏｒｄ線ＷＸ１０に対する論理アドレスの衝突は許容されるので、Ｗｏｒｄ線ＷＸ１０とＢｉｔ線ＢＸ１０との交差に対応し、変更前に低抵抗状態に設定されていた第２メモリセルＭＣ’１０ｂを高抵抗状態に変更する制御は行わなくてもよい。
【００８８】
さらに、例えば１つの論理アドレスで、２つ以上のＷｏｒｄ線ＷＬを選択する形態であってもよい。このような形態において、上述のように、Ｗｏｒｄ線ＷＸ１０とＢｉｔ線ＢＸ０１との交差に対応する第２メモリセルＭＣ’０１ｂを低抵抗状態に設定することが要求された場合を想定する。この場合、例えば図１３に示すように、制御部２０２は、低抵抗状態に設定することが要求された第２メモリセルＭＣ’０１ｂを低抵抗状態に変更する制御を行うものの、アドレス情報に含まれる♯アドレス１（論理アドレス）に対応するＢｉｔ線ＢＸ０１と、Ｗｏｒｄ線ＷＸ０１との交差に対応し、変更前において低抵抗状態に設定されていた第２メモリセルＭＣ’０１ｃを高抵抗状態に変更する制御は行わなくてもよい。この変更後の各第２メモリセルの抵抗状態は、例えば以下の式３のような行列で表すことができる。
【数３】
2015060616.tif 000005
【００８９】
従来型のメモリシステムにおける１対１のＬ２Ｐ変換では、例えばＡ→Ｂ、Ｂ→Ｃと関連付けられていたデータに関しては２回のＬ２Ｐテーブル参照が必要になるところ、以上のように、論理アドレスと、第１記憶部１００のＷｏｒｄ線ＷＬとを１対多で対応させることにより、Ａ→Ｂ、Ａ→Ｃを同時に参照することが可能になる。これを利用したデータの先読みによりＡ→Ｃを用意することもできるので、実効的な読み出し速度はさらに速くなる。例えば従来では１回当たりのＬ２Ｐ処理に５０μ秒、第１記憶部からのデータの読み出しに１００μ秒を要していたとすれば、Ａ→Ｂ、Ｂ→Ｃと読むには３００μ秒が必要である。以上の例ではＡ→Ｃと短縮して読める場合があるため、その場合に要する時間は１５０μ秒であり、処理時間を半分に短縮することができる。
【００９０】
以上のように、第２記憶部２００と第１記憶部１００との間を行列で対応付け、ＣＰＵを使わずともＬ２Ｐ変換を実行できるメモリシステムを実現できる。行列で対応付けることで、１対多の情報管理付けを行うこともできるし、行列の数値を情報の重み付けに用いることもできる。つまり、記憶の整理に自由度が増し、処理を高速化することができる。さらには、連想記憶の機能も追加できるので、実質的な速度の向上に繋がる。
【００９１】
以上、本発明の実施形態を説明したが、上述の各実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。
【００９２】
（変形例）
以下、変形例を記載する。以下の変形例同士は任意に組み合わせることもできる。また、以下の変形例は、上述の各実施形態と任意に組み合わせることもできる。
【００９３】
（１）変形例１
第２メモリセルは、３つ以上の抵抗状態の間を遷移する形態であってもよい。例えば第２メモリセルは、上述の低抵抗状態、高抵抗状態に加えて、低抵抗状態よりもさらに抵抗値が低い第２の低抵抗状態に遷移可能な形態であってもよい。要するに、第２メモリセルの抵抗状態は、第１抵抗状態、または、第１抵抗状態よりも抵抗値が低い第２抵抗状態に少なくとも設定される形態であればよい。
【００９４】
例えば図１４において、第２メモリセルに隣接して表示された「１」は、上述の低抵抗状態を表し、「２」は上述の第２の低抵抗状態を表すものとする。例えばＢｉｔ線ＢＸ０１に対して所定の電圧が供給されると、Ｂｉｔ線ＢＸ０１とＷｏｒｄ線ＷＸ０１との交差に対応する第２メモリセルＭＣ’０１ｃは低抵抗状態に設定されているため、Ｂｉｔ線ＢＸ０１からＷｏｒｄ線ＷＸ０１の方向へ電流が流れる。また、Ｂｉｔ線ＢＸ０１とＷｏｒｄ線ＷＸ１０との交差に対応する第２メモリセルＭＣ’０１ｂは第２の低抵抗状態に設定されているため、Ｂｉｔ線ＢＸ０１からＷｏｒｄ線ＷＸ１０の方向へも電流が流れるが、この場合、より抵抗値が低い第２メモリセルＭＣ’０１ｂの方に電流が多く流れることになり、Ｗｏｒｄ線ＷＸ１０と接続される第１記憶部１００のＷｏｒｄ線ＷＬの方が、Ｗｏｒｄ線ＷＸ０１と接続される第１記憶部１００のＷｏｒｄ線ＷＬに比べて、信号が伝わり易くなる。
【００９５】
このため、例えばＢｉｔ線ＢＸ０１に対応する論理アドレスと、Ｗｏｒｄ線ＷＸ１０に接続される第１記憶部１００のＷｏｒｄ線ＷＬとの対応関係の重要度が高い場合は、図１４のように、Ｂｉｔ線ＢＸ０１とＷｏｒｄ線ＷＸ１０との交差に対応する第２メモリセルＭＣ’０１ｂの抵抗状態を予め第２の低抵抗状態に設定しておくことが好ましい。つまり、論理アドレスと、第１記憶部１００のＷｏｒｄ線ＷＬとの対応関係について、重要度に応じた重み付けを個別に行い、その重みに応じて、対応する第２メモリセルの抵抗状態を多段階に設定することもできる。
【００９６】
（２）変形例２
図５の例では、第２メモリセルは、直列に接続される可変抵抗素子ＶＲおよびダイオード（整流素子）Ｄを含んで構成されているが、可変抵抗素子ＶＲに含まれる抵抗変化膜の種類によっては、それ自身がダイオード効果を示すものがある。このような場合は、図１５に示すように、第２メモリセルは、ダイオードＤを含まずに構成されてもよい。
【００９７】
（３）変形例３
また、例えば図１６（Ａ）に示すように、上部配線と下部配線とが交差するところの界面に可変抵抗素子ＶＲ（第２メモリセル）が形成される形態であってもよい。この場合、配線は最小加工寸法で作成でき、一つの第２メモリセルのサイズは、特徴サイズＦを用いると４Ｆ２の最も小さい大きさで作成できる。また、図１６（Ｂ）に示すように、積層して作成するのに都合が良い。
【００９８】
（４）変形例４
例えば図１７に示すように、第２記憶部２００の複数のＷｏｒｄ線ＢＸの各々から出力される信号のうち、最も強度が高い信号のみを、対応する第１記憶部１００のＷｏｒｄ線へ供給する制御を行うＷＴＡ（Winner-Take-All）回路４００が設けられる形態であってもよい。例えばＷＴＡ回路４００は、出力電圧が最大値を示すＷｏｒｄ線ＢＸについては、その出力電圧が、対応するパストランジスタＴｐｓおよびＷｏｒｄ線へ供給されるように制御する一方、出力電圧が最大値以外を示すＷｏｒｄ線ＢＸについては、対応するパストランジスタＴｐｓおよびＷｏｒｄ線へ供給される出力電圧が０Ｖになるように制御することもできる。この例では、ＷＴＡ回路４００は、請求項の「第５制御部」に対応していると捉えることができる。
【００９９】
（５）変形例５
例えば図１８に示すように、第２記憶部２００は、第１記憶部１００の上に積層されて配置される構成であってもよい。このような縦積みの構成を採用することにより、設計レイアウトの自由度を向上させることができる。図１８の例では、パストランジスタＴｐｓは、第１記憶部１００と第２記憶部２００との間に形成されている。
【符号の説明】
【０１００】
１      メモリシステム
１０    インターフェース
２０    コントローラ
１００  第１記憶部
１０１  メモリセルアレイ
１０２  アドレスデコーダ
１０３  選択部
１０４  センスアンプ
１０５  レジスタ
１１０  アドレス信号線
１２０  制御信号線
１３０  制御信号線
１４０  制御信号線
２００  第２記憶部
２０１  メモリセルアレイ
２０２  制御部
２０３  アドレス変換部
２０４  ワード線駆動部
３００  データバス
４００  ＷＴＡ回路
【図１】
2015060616.tif 000006
【図２】
2015060616.tif 000007
【図３】
2015060616.tif 000008
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2015060616.tif 000013
【図９】
2015060616.tif 000014
【図１０】
2015060616.tif 000015
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2015060616.tif 000020
【図１６】
2015060616.tif 000021
【図１７】
2015060616.tif 000022
【図１８】
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