(57)【要約】【課題】ゲート電極とトランジスタのソース／ドレイン領域とがショートすることを抑制することができる半導体装置およびその製造方法を提供する。【解決手段】半導体装置ＤＶにおいては、ゲート電極ＧＥ上に形成された窒化シリコンを含む第１の絶縁層ＨＭ１は、ゲート電極ＧＥのシリサイドを含む第２の電極層ＧＥ２上の領域に形成された凹部ＳＬを上面に有している。【選択図】図４
2015060861.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板の前記主表面上に形成されたゲート電極と、
前記ゲート電極の側壁に形成された側壁酸化膜と、
前記ゲート電極上に形成された窒化シリコンを含む第１の絶縁層とを備え、
前記ゲート電極は、シリコンを含む第１の電極層と、前記第１の電極層上に形成されたシリサイドを含む第２の電極層とを含み、
前記第１の絶縁層は、前記主表面側と反対側に上面を有し、かつ前記第２の電極層上の領域に形成された凹部を前記上面に有している、半導体装置。
【請求項２】
前記半導体基板の前記主表面に前記ゲート電極の下側に位置するチャネル形成領域を挟んで形成された一対のソース／ドレイン領域をさらに備え、
前記凹部は、前記ゲート電極のゲート幅方向に沿って前記一対のソース／ドレイン領域の各々と並走するように形成されている、請求項１に記載の半導体装置。
【請求項３】
前記凹部は、平面視において前記一対のソース／ドレイン領域の各々の長さよりも長い長さを有している、請求項２に記載の半導体装置。
【請求項４】
前記ゲート電極と前記第１の絶縁層との間に形成された酸化シリコンを含む第２の絶縁層をさらに備え、
前記凹部は、前記第１の絶縁層を貫通し、かつ前記第２の絶縁層の一部を前記第１の絶縁層から露出するように形成されている、請求項１に記載の半導体装置。
【請求項５】
前記第２の絶縁層は、前記凹部に連通する貫通孔を有し、
前記凹部および前記貫通孔は、前記第２の電極層の一部を前記第１および第２の絶縁層から露出するように形成されている、請求項４に記載の半導体装置。
【請求項６】
前記凹部は、平面視において直線状に形成された直線部を有している、請求項１に記載の半導体装置。
【請求項７】
前記凹部は、平面視において前記直線部の一端および他端のそれぞれから前記ゲート電極のゲート長方向に延びる第１および第２の先端部をさらに有している、請求項６に記載の半導体装置。
【請求項８】
前記凹部は、平面視において環状に形成されている、請求項７に記載の半導体装置。
【請求項９】
主表面を有する半導体基板を準備する工程と、
前記主表面上に、シリコンを含む第１の電極層と、前記第１の電極層上に形成されたシリサイドを含む第２の電極層とを含むゲート電極を形成する工程と、
前記ゲート電極上に、上記主表面と反対側の上面に形成された凹部を有し、かつ窒化シリコンを含む第１の絶縁層を形成する工程と、
前記凹部を有する前記第１の絶縁層を形成した後に、前記ゲート電極の側面に側壁酸化膜を形成する工程とを備えた、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
高集積化および微細化により、半導体装置を構成する微細素子が複数、平面視において重なるよう多層化する傾向が強まっている。このように多層化された半導体装置の構成は、たとえば特開２００４−７９６９６号公報（特許文献１）に開示されている。
【０００３】
特開２００４−７９６９６号公報に開示される半導体装置は、ＳＲＡＭ（Static  Random  Access  Memory）と呼ばれる揮発性メモリである。特開２００４−７９６９６号公報に開示されるＳＲＡＭは、負荷トランジスタとしていわゆるＴＦＴ（Thin  Film  Transistor）と呼ばれる薄膜トランジスタを用いたＳＲＡＭ回路に、いわゆるＤＲＡＭ（Dynamic  Random  Access  Memory）としてのキャパシタが付加されている。この公報に記載のＳＲＡＭにおいては、記憶ノード部の代わりにキャパシタに電荷が保持され、かつキャパシタの電位がＳＲＡＭ回路を構成するいわゆるフリップフロップ回路により保持される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−７９６９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記の公報に記載されたような半導体装置では、トランジスタのゲート電極の側壁に酸化膜が形成されることがある。この場合、半導体装置の微細化に伴って、ゲート電極の側壁に酸化膜が形成される際にゲート電極が半導体基板の主表面側に曲がることよって、ゲート電極とトランジスタのソース／ドレイン領域とがショートすることがある。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態の半導体装置においては、ゲート電極上に形成された窒化シリコンを含む第１の絶縁層は、ゲート電極のシリサイドを含む第２の電極層上の領域に形成された凹部を上面に有している。
【発明の効果】
【０００８】
前記一実施の形態の半導体装置によれば、第１絶縁膜が上面に凹部を有しているため、側壁酸化膜が形成される際にゲート電極が半導体基板の主表面側に曲がることを抑制することができる。これにより、ゲート電極とトランジスタのソース／ドレイン領域とがショートすることを抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】一実施の形態における半導体装置の構成を示す概略平面図である。
【図２】一実施の形態における半導体装置を構成するメモリセルの等価回路図である。
【図３】図２の等価回路に対応した具体的な構成を示す概略断面図である。
【図４】一実施の形態における半導体装置の半導体基板の主表面上に形成されたゲート電極近傍の構成を示す概略断面図である。
【図５】一実施の形態における半導体装置の半導体基板の主表面上に形成されたゲート電極近傍の構成を示す概略平面図である。
【図６】一実施の形態における半導体装置の製造方法の第１工程を示す図であり図４に対応する概略断面図である。
【図７】一実施の形態における半導体装置の製造方法の第２工程を示す図であり図４に対応する概略断面図である。
【図８】一実施の形態における半導体装置の製造方法の第３工程を示す図であり図４に示す概略断面図である。
【図９】一実施の形態における半導体装置の製造方法の第４工程を示す図であり図４に示す概略断面図である。
【図１０】一実施の形態における半導体装置の製造方法の第５工程を示す図であり図４に示す概略断面図である。
【図１１】一実施の形態における半導体装置の製造方法の第６工程を示す図であり図４に示す概略断面図である。
【図１２】一実施の形態における半導体装置の製造方法の第７工程を示す図であり図４に示す概略断面図である。
【図１３】一実施の形態における半導体装置の製造方法の第８工程を示す図であり図４に示す概略断面図である。
【図１４】一実施の形態における半導体装置の変形例１の半導体基板の主表面上に形成されたゲート電極近傍の構成を示す概略平面図である。
【図１５】一実施の形態における半導体装置の変形例２の半導体基板の主表面上に形成されたゲート電極近傍の構成を示す概略平面図である。
【図１６】一実施の形態における半導体装置の変形例３の図１１に対応する概略断面図である。
【図１７】一実施の形態における半導体装置の変形例３の半導体基板の主表面上に形成されたゲート電極近傍の構成を示す概略断面図である。
【図１８】一実施の形態における半導体装置の変形例４の図１１に対応する概略断面図である。
【図１９】一実施の形態における半導体装置の変形例４の半導体基板の主表面上に形成されたゲート電極近傍の構成を示す概略断面図である。
【図２０】関連技術における半導体装置の半導体基板の主表面上に形成されたゲート電極近傍の構成を示す概略断面図である。
【図２１】関連技術における半導体装置の半導体基板の主表面上に形成されたゲート電極近傍の構成を示す概略平面図である。
【図２２】関連技術における半導体装置の製造方法の図７に対応する概略断面図である。
【図２３】関連技術における半導体装置の製造方法の図１０に対応する概略断面図である。
【図２４】関連技術における半導体装置の製造方法の図１１に対応する概略断面図である。
【図２５】関連技術における半導体装置の製造方法の図１２に対応する概略断面図である。
【図２６】関連技術における半導体装置の製造方法の図１３に対応する概略断面図である。
【図２７】試料Ａ〜Ｄの後退量とゲートパターンサイズとの関係を示す図である。
【図２８】試料Ａにおける半導体装置の半導体基板の主表面上に形成されたゲート電極近傍の構成を示す断面図である。
【図２９】試料Ｂにおける半導体装置の半導体基板の主表面上に形成されたゲート電極近傍の構成を示す断面図である。
【図３０】試料Ｃにおける半導体装置の半導体基板の主表面上に形成されたゲート電極近傍の構成を示す断面図である。
【図３１】試料Ｄにおける半導体装置の半導体基板の主表面上に形成されたゲート電極近傍の構成を示す概略断面図である。
【図３２】実施例の半導体基板の主表面上に形成されたゲート電極近傍の構成を示す平面図である。
【図３３】実施例の後退量と凹部距離との関係を示す図である。
【発明を実施するための形態】
【００１０】
以下、実施の形態について図に基づいて説明する。
図１を参照して、本実施の形態の半導体装置ＤＶは、たとえばシリコン単結晶からなる半導体ウェハなどの半導体基板ＳＵＢの主表面上に複数種類の回路が形成されている。一例として、半導体装置ＤＶを構成する回路として、信号入出力回路、ＤＡ（Digital/Analog）−ＡＤコンバータ、電源回路、ＣＰＵ（Central  Processing  Unit）、Ｆｌａｓｈメモリ、およびＳＲＡＭ（Static  Random  Access  Memory）が挙げられる。
【００１１】
半導体装置ＤＶを構成する各回路の役割は以下のとおりである。まず信号入出力回路では、当該半導体装置ＤＶの外部に配置される回路との電気信号の入出力などがなされる。ＤＡ−ＡＤコンバータでは、アナログ信号とデジタル信号との変換が行なわれる。電源回路では半導体装置ＤＶの駆動に必要な電力の供給や、当該電力の制御がなされる。ＣＰＵでは論理回路による論理演算が行なわれる。またＦｌａｓｈメモリやＳＲＡＭではデータの格納が行なわれる。
【００１２】
次に、本実施の形態の半導体装置に用いられるＳＲＡＭメモリセルの回路構成について図２を用いて説明する。
【００１３】
図２を参照して、ＳＲＡＭメモリセルは、たとえばビット線対ＢＬ、／ＢＬと、ワード線ＷＬと、フリップフロップ回路と、１対のアクセストランジスタＴ５、Ｔ６と、１対のキャパシタＣ１、Ｃ２とを有している。
【００１４】
フリップフロップ回路は２つのＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）インバータを有している。一方のＣＭＯＳインバータは、ドライバトランジスタＴ１と負荷トランジスタＴ３とにより構成されている。他方のＣＭＯＳインバータは、ドライバトランジスタＴ２と負荷トランジスタＴ４とにより構成されている。
【００１５】
ＳＲＡＭはフリップフロップ回路を有することにより、情報として蓄えられた電荷を所定の周期で元に戻すいわゆるリフレッシュと呼ばれる処理を不要とする半導体記憶装置である。本実施の形態におけるＳＲＡＭはさらに、ＤＲＡＭと同等のキャパシタＣ１、Ｃ２を有している。
【００１６】
フリップフロップ回路においては、ドライバトランジスタＴ１および負荷トランジスタＴ３の各ゲート電極とキャパシタＣ１の一方電極とは、アクセストランジスタＴ６のソースＳと電気的に接続されている。アクセストランジスタＴ６のソースＳはドライバトランジスタＴ２および負荷トランジスタＴ４の各ドレインＤと電気的に接続されており、これらが接続された領域は第１の記憶ノード部として機能する。
【００１７】
ドライバトランジスタＴ２および負荷トランジスタＴ４の各ゲート電極とキャパシタＣ２の一方電極とは、アクセストランジスタＴ５のソースＳと電気的に接続されている。アクセストランジスタＴ５のソースＳはドライバトランジスタＴ１および負荷トランジスタＴ３の各ドレインＤと電気的に接続されており、これらが接続された領域は第２の記憶ノード部として機能する。
【００１８】
ドライバトランジスタＴ１、Ｔ２の各ソースＳはＧＮＤ電位に電気的に接続されており、負荷トランジスタＴ３、Ｔ４の各ソースＳは、電圧Ｖｃｃを印加するＶｃｃ配線（電源供給配線）に電気的に接続されている。さらにキャパシタＣ１、Ｃ２の各々の他方電極は、上記電圧Ｖｃｃの１／２である電圧Ｖｃｃ／２を印加するＶｃｃ／２配線に電気的に接続されている。１対のビット線対ＢＬ、／ＢＬのそれぞれは、１対のアクセストランジスタＴ５およびＴ６のドレインＤと接続されている。
【００１９】
フリップフロップ回路を構成するドライバトランジスタＴ１、Ｔ２は、たとえばｎチャネル型のＭＯＳトランジスタである。負荷トランジスタＴ３、Ｔ４は、たとえばｐチャネル型のＴＦＴである。またアクセストランジスタＴ５、Ｔ６は、たとえばｎチャネル型のＭＯＳトランジスタである。このように本実施の形態のＳＲＡＭは、負荷トランジスタがＴＦＴであり、かつＤＲＡＭと同等のキャパシタが付加された、いわゆるＡｄｖａｎｃｅｄ  ＳＲＡＭである。
【００２０】
次に、図２に示すＳＲＡＭのメモリセルに対応した半導体装置の具体的な構成について、図３を用いて説明する。ただし図３の断面図は、特定の領域における断面の態様を示す図ではなく、図２に示すトランジスタやキャパシタなどの各要素が半導体装置内で呈する形を説明するために寄せ集めたものである。
【００２１】
図３を参照して、図中左側はＳＲＡＭメモリセルの形成領域を示しており、図中右側は周辺回路の形成領域を示している。本実施の形態に係る半導体装置は、たとえばシリコン単結晶からなるｐ型の半導体基板ＳＵＢの主表面に形成されている。
【００２２】
半導体基板ＳＵＢの主表面はＳＴＩ（Shallow  Trench  Isolation）により電気的に分離されている。このＳＴＩは、半導体基板ＳＵＢの主表面に形成された溝内に絶縁膜ＳＩを埋め込むことにより形成されている。このＳＴＩによって電気的に分離された半導体基板ＳＵＢの主表面に、ＳＲＡＭメモリセル用のトランジスタＴＧと周辺回路用のトランジスタＴＧとが形成されている。
【００２３】
図中左側のメモリセル形成領域には、半導体基板ＳＵＢの主表面にｐ型ウエル領域ＰＷＬが形成されている。また、図中右側の周辺回路領域にはｐ型ウエル領域ＰＷＬとｎ型ウエル領域ＮＷＬとが形成されている。ＳＲＡＭメモリセル用のトランジスタＴＧと周辺回路用のトランジスタＴＧとの各々は、１対のソース／ドレイン領域ＳＤと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを有している。
【００２４】
１対のソース／ドレイン領域ＳＤの各々は半導体基板ＳＵＢの主表面に互いに間隔をあけて形成されている。１対のソース／ドレイン領域ＳＤの各々はゲート電極ＧＥの下側に位置するチャネル形成領域を挟んで形成されている。ゲート電極ＧＥは１対のソース／ドレイン領域ＳＤに挟まれる半導体基板ＳＵＢの主表面上にゲート絶縁膜ＧＩを介在して形成されている。
【００２５】
絶縁膜ＨＭがゲート電極ＧＥ上に形成されている。この絶縁膜ＨＭは、たとえばＴＥＯＳ（Tetra  Ethyl  Ortho  Silicate）を原料として形成されたシリコン酸化膜とシリコン窒化膜との積層構造よりなっている。絶縁膜ＨＭは、この絶縁膜ＨＭをマスクとしたいわゆる自己整合処理を行なう際のエッチングのストッパ膜として機能するものである。
【００２６】
ゲート絶縁膜ＧＩおよびゲート電極ＧＥの側壁には絶縁膜（側壁酸化膜）ＮＯが形成されている。この絶縁膜ＮＯについても後で詳述する。ゲート絶縁膜ＧＩ、ゲート電極ＧＥおよび絶縁膜ＨＭの積層構造の側壁には、側壁絶縁膜ＳＷが形成されている。側壁絶縁膜ＳＷも絶縁膜ＨＭと同様に、側壁絶縁膜ＳＷをマスクとしたいわゆる自己整合処理を行なう際のエッチングのストッパ膜として機能するものである。
【００２７】
なおゲート電極ＧＥ上に絶縁膜ＨＭが形成されるが、図３の断面図に示されない紙面奥行き方向に延びる領域において、ゲート電極ＧＥは他の配線と電気的に接続されている。
【００２８】
ＳＲＡＭメモリセル用と周辺回路用との各トランジスタＴＧ上を覆うように、ライナー膜ＩＬと、層間絶縁膜ＩＩ１と、絶縁膜ＩＩとが下から順に半導体基板ＳＵＢ上に形成されている。ＳＲＡＭメモリセルの形成領域においては、ソース／ドレイン領域ＳＤ上のライナー膜ＩＬ、層間絶縁膜ＩＩ１および絶縁膜ＩＩが選択的に除去されており、その除去された部分にプラグ導電層ＰＬが形成されている。
【００２９】
ＳＲＡＭメモリセル用と周辺回路用との各トランジスタＴＧ上を覆うように、絶縁膜ＨＭ、ＩＩなどの上に層間絶縁膜ＩＩ２が形成されている。ＳＲＡＭメモリセルの形成領域においては、層間絶縁膜ＩＩ２にプラグ導電層ＰＬに達するコンタクトホールが形成されており、そのコンタクトホール内にコンタクト導電層ＣＴＣが形成されている。このコンタクト導電層ＣＴＣに電気的に接続するように層間絶縁膜ＩＩ２上にビット線ＢＬなどの配線層が延在している。
【００３０】
また周辺回路の形成領域においては層間絶縁膜ＩＩ２の上面からソース／ドレイン領域ＳＤやゲート電極ＧＥに達するコンタクトホールが形成されており、これらのコンタクトホール内にコンタクト導電層ＣＴＣが形成されている。このコンタクト導電層ＣＴＣに電気的に接続するように層間絶縁膜ＩＩ２上に配線層が延在している。
【００３１】
この配線層を覆うように層間絶縁膜ＩＩ２上に、たとえばシリコン酸化膜からなる層間絶縁膜ＩＩ３、ＩＩ４、ＩＩ５、ＩＩ６が順次形成されており、層間絶縁膜ＩＩ６の上面に接するように、たとえばシリコン窒化膜からなる絶縁膜Ｉ１が形成されている。さらに絶縁膜Ｉ１の上面に接するように、たとえばシリコン酸化膜からなる層間絶縁膜ＩＩ７、ＩＩ８、ＩＩ９、ＩＩ１０が順次形成されている。
【００３２】
層間絶縁膜ＩＩ３上には、下層配線２Ｇが形成されている。下層配線２Ｇは、たとえば導電層ＳＣとプラグ導電層ＰＬとにより、トランジスタＴＧのソース／ドレイン領域ＳＤと電気的に接続されている。下層配線２Ｇは、概ねキャパシタと平面視において重なる領域に形成されることが好ましい。下層配線２Ｇは、たとえば不純物がドープされた多結晶シリコン（以下、「ドープドポリシリコン」と表記する）膜から構成されることが好ましい。また下層に形成されるトランジスタＴＧなどがたとえばｎチャネル型トランジスタである場合には、下層配線２Ｇは当該トランジスタＴＧとの電気的な接続を容易にするため、たとえばｎ型の不純物イオンを含む多結晶シリコンから構成されていてもよい。
【００３３】
層間絶縁膜ＩＩ４上には、導電層ＴＰが形成されている。この導電層ＴＰは多結晶シリコン（ポリシリコン）よりなる半導体層であり、ＳＲＡＭの負荷トランジスタＴ３、Ｔ４（図２参照）としてのＴＦＴのチャネル領域と、そのチャネル領域を挟む１対のソース／ドレイン領域とを有している。また導電層ＴＰには、ＴＦＴに電源を供給するための電源供給配線の一部が含まれる。導電層ＴＰは、概ねキャパシタと平面視において重なる領域に形成されることが好ましい。
【００３４】
層間絶縁膜ＩＩ５上には、ＴＦＴのゲート電極ＴＤが形成されている。ゲート電極ＴＤはドープドポリシリコンを含む半導体層であることが好ましい。ゲート電極ＴＤと下層配線２Ｇとの電気的な接続は、データノードコンタクトＤＢと呼ばれる導電層によりなされることが好ましい。このデータノードコンタクトＤＢはゲート電極ＴＤから下層配線２Ｇに向けて延在する途中で、導電層ＴＰの端部と接し、導電層ＴＰと電気的に接続されるものである。
【００３５】
データノードコンタクトＤＢは、ＳＲＡＭのフリップフロップ回路（クロスカップル）を形成するための導電層であり、たとえばゲート電極ＴＤと同様にドープドポリシリコンを含む半導体層により形成される。データノードコンタクトＤＢは、ゲート電極ＴＤから下層配線２Ｇまで、層間絶縁膜ＩＩ４、ＩＩ５を貫通するように、半導体基板ＳＵＢの主表面に略垂直な方向に延在するように形成されることが好ましい。
【００３６】
データノードコンタクトＤＢは、ゲート電極ＴＤより上層のたとえばキャパシタをゲート電極ＴＤに電気的に接続するように形成されてもよく、下層配線２Ｇより下層のたとえば導電層ＳＣを下層配線２Ｇに電気的に接続するように形成されてもよい。この場合、データノードコンタクトＤＢは、たとえばキャパシタからゲート電極ＴＤ、導電層ＴＰおよび下層配線２Ｇを貫通し、導電層ＰＬに達するように形成されてもよい。
【００３７】
層間絶縁膜ＩＩ６上には、キャパシタが形成されている。キャパシタは、下部電極となるストレージノードＳＮと、上部電極となるセルプレートＣＰと、キャパシタ誘電体膜ＤＥとを有している。キャパシタ誘電体膜ＤＥは、ストレージノードＳＮとセルプレートＣＲとの間に挟まれている。このキャパシタのストレージノードＳＮは、データノードコンタクトＤＢの上面に接することにより、データノードコンタクトＤＢと電気的に接続されている。
【００３８】
キャパシタより上方の、たとえば層間絶縁膜ＩＩ８上および層間絶縁膜ＩＩ９上には、メタル配線ＭＴＬが形成されている。メタル配線ＭＴＬはたとえばアルミニウム、アルミニウム銅の合金、銅、タングステンなどからなっている。このメタル配線ＭＴＬは、その上面および下面が、たとえばタンタル、チタン、窒化チタンなどからなるバリアメタルＢＲＬにて覆われていることが好ましい。また上記のメタル配線ＭＴＬ同士の接続や、メタル配線ＭＴＬとビット線ＢＬとの接続は、たとえば銅やタングステンなどからなるメタルコンタクト導電層ＭＣＴによりなされることが好ましい。
【００３９】
次に、本実施の形態の半導体装置の具体的な構成について説明する。
図４および図５を参照して、本実施の形態の半導体装置のトランジスタの一例について説明する。なお、図５では説明の便宜のため、図４に図示された絶縁膜ＮＯおよび層間絶縁膜ＩＩ１は図示されていない。このトランジスタは、半導体基板ＳＵＢの主表面において活性領域であるｐ型ウエル領域ＰＷＬに形成された１対のソース／ドレイン領域ＳＤと、その１対のソース／ドレイン領域ＳＤに挟まれる半導体基板ＳＵＢの主表面上にゲート絶縁膜ＧＩを介在して形成されたゲート電極ＧＥとを有している。
【００４０】
ゲート電極ＧＥは、シリコンを含む第１の電極層ＧＥ１と、第１の電極層ＧＥ１上に形成されたシリサイドを含む第２の電極層ＧＥ２とを有している。つまり、ゲート電極ＧＥは、たとえばドープドポリシリコン膜ＧＥ１と、タングステンシリサイド膜ＧＥ２とが積層されたいわゆるポリサイド構造となっている。
【００４１】
ゲート電極ＧＥ上には絶縁膜ＨＭが形成されている。この絶縁膜ＨＭは、ゲート電極ＧＥ上に形成された窒化シリコンを含む第１の絶縁層ＨＭ１と、ゲート電極ＧＥと第１の絶縁層ＨＭ１との間に形成された酸化シリコンを含む第２の絶縁層ＨＭ２とを有している。つまり、この絶縁膜ＨＭは、たとえば、シリコン窒化（ＳｉＮ）膜ＨＭ１と、ＴＥＯＳを原料として形成されたシリコン酸化（ＳｉＯ２）膜（ＴＥＯＳ膜）ＨＭ２との積層構造よりなっている。
【００４２】
シリコン窒化膜ＨＭ１は、半導体基板ＳＵＢの主表面側と反対側に上面を有しており、タングステンシリサイド膜ＧＥ２上の領域に形成された凹部ＳＬを該上面に有している。凹部ＳＬは、ゲート電極ＧＥのゲート幅Ｗ１方向に沿って一対のソース／ドレイン領域ＳＤの各々と並走するように形成されている。また凹部は平面視において一対のソース／ドレイン領域ＳＤの各々の長さよりも長い長さを有している。ゲート幅Ｗ１方向において、タングステンシリサイド膜ＧＥ２の端部はソース／ドレイン領域ＳＤの端部よりも距離ＷＤだけ外側に位置している。また凹部ＳＬは、シリコン窒化膜ＨＭ１を貫通し、シリコン酸化膜ＨＭ２の一部をシリコン窒化膜ＨＭ１から露出するように形成されている。また凹部ＳＬは、平面視において直線状に形成された直線部ＳＬ１を有している。
【００４３】
なお、凹部ＳＬは、タングステンシリサイド膜ＧＥ２のゲート幅Ｗ１方向の一端から他端まで連続して形成されていてもよい。つまり、凹部ＳＬによってタングステンシリサイド膜ＧＥ２は分断されていてもよい。
【００４４】
ゲート絶縁膜ＧＩおよびゲート電極ＧＥの側壁には、たとえばシリコン酸化膜よりなる絶縁膜（側壁酸化膜）ＮＯが形成されている。またゲート絶縁膜ＧＩ、ゲート電極ＧＥおよび絶縁膜ＨＭの積層構造の側壁には、絶縁膜ＮＯの側部を覆うように側壁絶縁膜ＳＷが形成されている。側壁絶縁膜ＳＷは、シリコン窒化膜で形成されても、シリコン酸化膜とシリコン窒化膜との組合せで形成されてもよい。
【００４５】
半導体基板ＳＵＢの主表面上には、絶縁膜ＮＯと、層間絶縁膜ＩＩ１とが下から順に形成されている。ソース／ドレイン領域ＳＤ上の絶縁膜ＮＯおよび層間絶縁膜ＩＩ１が選択的に除去されている。これにより、絶縁膜ＮＯおよび層間絶縁膜ＩＩ１の各々を貫通してソース／ドレイン領域ＳＤに達するコンタクトホールＣＨ１が形成されている。このコンタクトホールＣＨ１の内部には、ソース／ドレイン領域ＳＤに接続されたコンタクト導電層ＣＴＣが形成されている。
【００４６】
層間絶縁膜ＩＩ１よりも上層の構成については、図３を用いて説明した構成とほぼ同じであるため、その説明は繰り返さない。
【００４７】
次に、本実施の形態の半導体装置の製造方法について説明する。
図６を参照して、シリコン基板ＳＵＢが準備される。その後、イオン注入や熱処理が行われて、ｐ型ウエル領域ＰＷＬが形成される。
【００４８】
図７を参照して、シリコン基板ＳＵＢの主表面上にゲート絶縁膜ＧＩが形成される。ゲート絶縁膜ＧＩ上にはゲート電極ＧＥが形成される。ゲート電極ＧＥは、たとえばドープドポリシリコン膜ＧＥ１と、タングステンシリサイド膜ＧＥ２とが積層されたいわゆるポリサイド構造で形成される。ゲート電極ＧＥ上には、後工程のＳＡＣ（Self  Align  Contact）時にエッチングストッパ膜として機能する絶縁膜ＨＭが形成される。絶縁膜ＨＭは、シリコン窒化膜ＨＭ１とシリコン酸化膜（ＴＥＯＳ膜）ＨＭ２との多層から形成される。
【００４９】
つまり、ドープドポリシリコン膜ＧＥ１上にタングステンシリサイド膜ＧＥ２が形成される。そして、タングステンシリサイド膜ＧＥ２上にシリコン酸化膜（ＴＥＯＳ膜）ＨＭ２が形成され、シリコン酸化膜（ＴＥＯＳ膜）ＨＭ２上にシリコン窒化膜ＨＭ１が形成される。これらの膜は、各膜が成膜された後、写真製版およびドライエッチング等によって形成される。
【００５０】
図８を参照して、シリコン窒化膜ＨＭ１の上面の一部を開口したレジストパターンＲＭが形成される。
【００５１】
図９を参照して、レジストパターンＲＭをマスクとしてシリコン窒化膜ＨＭ１の上面にドライエッチング等によって凹部ＳＬが形成される。凹部ＳＬはシリコン窒化膜ＨＭ１を貫通してシリコン酸化膜ＨＭ２に達している。
【００５２】
図１０を参照して、ゲート電極ＧＥの側壁および半導体基板ＳＵＢの主表面には、トランジスタの電界緩和のための酸化処理により、シリコン酸化膜よりなる絶縁膜ＮＯが形成される。
【００５３】
図１１を参照して、絶縁膜ＨＭおよびゲート電極ＧＥをマスクとして半導体基板ＳＵＢに不純物がイオン注入される。
【００５４】
図１２を参照して、ゲート絶縁膜ＧＩ、ゲート電極ＧＥおよび絶縁膜ＨＭの側壁を覆う側壁絶縁膜ＳＷがたとえばＳｉＮ膜などの絶縁膜から形成される。
【００５５】
図１３を参照して、さらにソース／ドレイン形成用のイオン注入が行われて、半導体基板ＳＵＢの主表面にＬＤＤ（Lightly  Doped  Drain）構造の一対のソース／ドレイン領域ＳＤが形成される。
【００５６】
図４を参照して、その後、表面全面に、たとえばＢＰＳＧ（Boro  Phospho  Silicon  Glass）などからなる層間絶縁膜ＩＩ１が形成される。この層間絶縁膜ＩＩ１は熱処理を加えられてある程度平坦化される。この後、層間絶縁膜ＩＩ１にＣＭＰ（Chemical  Mechanical  Polishing）処理が施されることにより、その上面が平坦化される。平坦化された層間絶縁膜ＩＩ１上にレジストパターンが形成され、このレジストパターンをマスクとして層間絶縁膜ＩＩ１がエッチングにより選択的に除去されてソース／ドレイン領域ＳＤを露出させるコンタクトホールＣＨ１が層間絶縁膜ＩＩ１に形成される。このコンタクトホールＣＨ１内を埋め込むようにタングステンなどからなるコンタクト導電層ＣＴＣが形成される。
【００５７】
層間絶縁膜ＩＩ１よりも上層の製造方法については、通常の写真製版技術およびエッチング技術により形成される。このようにして本実施の形態の半導体装置が製造される。
【００５８】
次に、本実施の形態の変形例について説明する。
まず、図１４および図１５を参照して、凹部ＳＬの平面形状の他の例について説明する。上記では、図５に示すように、凹部ＳＬはシリコン窒化膜ＨＭ１の上面に直線状に形成されていたが、凹部ＳＬの平面形状は直線形状に限定されない。図１４に示すように、本実施の形態の半導体装置の変形例１では、凹部ＳＬは、平面視において、ゲート電極ＧＥのゲート幅Ｗ１方向に直線状に延びる直線部ＳＬ１に加えて、直線部ＳＬ１の一端からゲート電極ＧＥのゲート長Ｗ２方向に延びる第１の先端部ＳＬ２と、直線部ＳＬ１の他端からゲート電極ＧＥのゲート長Ｗ２方向に延びる第２の先端部ＳＬ３を有している。つまり、凹部ＳＬは平面視においてコ字状に形成されている。
【００５９】
また、図１５に示すように、本実施の形態の半導体装置の変形例２では、凹部ＳＬは、平面視において環状に形成されている。この凹部ＳＬは平面視において矩形状に形成されていてもよい。
【００６０】
続いて、図１６〜図１９を参照して、シリコン窒化膜ＨＭ１およびシリコン酸化膜ＨＭ２の断面形状の他の例について説明する。
【００６１】
上記では、図９に示すように、凹部ＳＬはシリコン窒化膜ＨＭ１を貫通してシリコン酸化膜ＨＭ２に達するように形成されるが、凹部ＳＬの断面形状はこれに限定されない。図１６に示すように、本実施の形態の変形例３では、凹部ＳＬはシリコン窒化膜ＨＭ１を貫通せずにシリコン窒化膜ＨＭ１の厚さ方向の途中まで形成されている。この状態から、絶縁膜ＨＭおよびゲート電極ＧＥをマスクとして半導体基板ＳＵＢに不純物がイオン注入され、さらにゲート電極ＧＥの側壁および半導体基板ＳＵＢの主表面にシリコン酸化膜よりなる絶縁膜ＮＯが形成される。
【００６２】
図１７に示すように、ゲート絶縁膜ＧＩ、ゲート電極ＧＥおよび絶縁膜ＨＭの側壁を覆う側壁絶縁膜ＳＷが形成され、さらに半導体基板ＳＵＢの主表面にＬＤＤ構造の一対のソース／ドレイン領域ＳＤが形成される。その後、表面全面に、層間絶縁膜ＩＩ１が形成され、層間絶縁膜ＩＩ１に形成されたコンタクトホールＣＨ１内を埋め込むようにコンタクト導電層ＣＴＣが形成される。
【００６３】
本実施の形態の変形例３でも凹部ＳＬによってシリコン窒化膜ＨＭ１の体積が小さくなるためタングステンシリサイド膜ＧＥ２の収縮を抑制することができる。
【００６４】
また、図１８に示すように、本実施の形態の変形例４では、シリコン酸化膜ＨＭ２は凹部ＳＬに連通する貫通孔ＨＯを有している。凹部ＳＬおよび貫通孔ＨＯは、タングステンシリサイド膜ＧＥ２の一部をシリコン窒化膜ＨＭ１およびシリコン酸化膜ＨＭ２から露出するように形成されている。この状態から、絶縁膜ＨＭおよびゲート電極ＧＥをマスクとして半導体基板ＳＵＢに不純物がイオン注入され、さらにゲート電極ＧＥの側壁および半導体基板ＳＵＢの主表面にシリコン酸化膜よりなる絶縁膜ＮＯが形成される。
【００６５】
図１９に示すように、ゲート絶縁膜ＧＩ、ゲート電極ＧＥおよび絶縁膜ＨＭの側壁を覆う側壁絶縁膜ＳＷが形成され、さらに半導体基板ＳＵＢの主表面にＬＤＤ構造の一対のソース／ドレイン領域ＳＤが形成される。その後、表面全面に、層間絶縁膜ＩＩ１が形成され、層間絶縁膜ＩＩ１に形成されたコンタクトホールＣＨ１内を埋め込むようにコンタクト導電層ＣＴＣが形成される。
【００６６】
本実施の形態の変形例４では、ドライエッチング時に凹部ＳＬおよび貫通孔ＨＯのエッチングをタングステンシリサイド膜ＧＥ２で止めることで製造を容易にすることができる。
【００６７】
次に、関連技術と対比して本実施の形態の作用効果について説明する。
図２０および図２１を参照して、関連技術の半導体装置は、シリコン窒化膜ＨＭ１の上面に凹部ＳＬが形成されていない点で、本実施の形態の半導体装置と異なっている。このため、関連技術の半導体装置では、シリコン窒化膜ＨＭ１およびシリコン酸化膜ＨＭ２がゲート電極ＧＥの側壁から後退している。また、シリコン窒化膜ＨＭ１およびシリコン酸化膜ＨＭ２が後退したことによってシリコン窒化膜ＨＭ１およびシリコン酸化膜ＨＭ２によって覆われていない部分のタングステンシリサイド膜ＧＥ２は半導体基板ＳＵＢの主表面側に曲がっている。
【００６８】
なお、上記以外の関連技術の半導体装置の構成は本実施の形態の半導体装置の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【００６９】
関連技術の半導体装置の製造方法は、まず図６に示す本実施の形態の製造法方法と同様に、シリコン基板ＳＵＢが準備され、イオン注入や熱処理が行われて、ｐ型ウエル領域ＰＷＬが形成される。この後、図２２を参照して、シリコン基板ＳＵＢの主表面上にゲート絶縁膜ＧＩ、ゲート電極ＧＥ、絶縁膜ＨＭが形成される。
【００７０】
図２３を参照して、ゲート電極ＧＥの側壁および半導体基板ＳＵＢの主表面には、トランジスタの電界緩和のための酸化処理により、シリコン酸化膜よりなる絶縁膜ＮＯが形成される。この絶縁膜ＮＯが形成される際の熱処理によって、シリコン窒化膜ＨＭ１が収縮してゲート電極ＧＥの側壁から後退する。この際、シリコン窒化膜ＨＭ１とシリコン酸化膜ＨＭ２との密着性がシリコン酸化膜ＨＭ２とタングステンシリサイド膜ＧＥ２との密着性よりも良いためシリコン酸化膜ＨＭ２もシリコン窒化膜ＨＭ１に引っ張られて後退する。
【００７１】
シリコン窒化膜ＨＭ１が収縮することによって、タングステンシリサイド膜ＧＥ２には下向きの応力が働くため、シリコン窒化膜ＨＭ１が後退したことによってシリコン窒化膜ＨＭ１に覆われていない部分のタングステンシリサイド膜ＧＥ２が半導体基板ＳＵＢの主表面側に向かって下向きに曲がる。
【００７２】
図２４を参照して、絶縁膜ＨＭおよびゲート電極ＧＥをマスクとして半導体基板ＳＵＢに不純物がイオン注入される。
【００７３】
図２５を参照して、ゲート絶縁膜ＧＩ、ゲート電極ＧＥおよび絶縁膜ＨＭの側壁を覆う側壁絶縁膜ＳＷがたとえばＳｉＮ膜などの絶縁膜から形成される。図２６を参照して、さらにソース／ドレイン形成用のイオン注入が行われて、半導体基板ＳＵＢの主表面にＬＤＤ構造の一対のソース／ドレイン領域ＳＤが形成される。
【００７４】
その後、本実施の形態の製造法方法と同様に、層間絶縁膜ＩＩ１が形成され、この層間絶縁膜ＩＩ１にコンタクトホールＣＨ１が形成され、さらにこのコンタクトホールＣＨ１内を埋め込むようにコンタクト導電層ＣＴＣが形成される。このようにして関連技術の形態の半導体装置が製造される。
【００７５】
関連技術の半導体装置では、図２４に示すように、ゲート電極ＧＥの側壁および半導体基板ＳＵＢの主表面に絶縁膜ＮＯが形成される際の熱処理によって、シリコン窒化膜ＨＭ１が収縮してゲート電極ＧＥの側壁から後退する。そしてシリコン窒化膜ＨＭ１が収縮することによって、シリコン窒化膜ＨＭ１に覆われていない部分のタングステンシリサイド膜ＧＥ２が半導体基板ＳＵＢの主表面側に向かって下向きに曲がる。このため、タングステンシリサイド膜ＧＥ２とソース／ドレイン領域ＳＤとの距離が短くなるため、バイアスがかかることによりタングステンシリサイド膜ＧＥ２とソース／ドレイン領域ＳＤとがショートするおそれがある。これにより、関連技術の半導体装置では不良が発生するおそれがある。
【００７６】
これに対して本実施の形態では、図４、図１７および図１９に示すように、シリコン窒化膜ＨＭ１の上面に凹部ＳＬが形成されている。このため、ゲート電極ＧＥの側壁および半導体基板ＳＵＢの主表面に絶縁膜ＮＯが形成される際の熱処理によって、シリコン窒化膜ＨＭ１が収縮してゲート電極ＧＥの側壁から後退することが抑制される。すなわち、凹部ＳＬによって凹部ＳＬよりもゲート電極ＧＥの側壁側に配置されたタングステンシリサイド膜ＧＥ２の体積が小さくなるため、タングステンシリサイド膜ＧＥ２の収縮量を小さくすることができる。これにより、シリコン窒化膜ＨＭ１に覆われていない部分のタングステンシリサイド膜ＧＥ２が半導体基板ＳＵＢの主表面側に向かって変形する量を小さくすることができる。したがって、タングステンシリサイド膜ＧＥ２とソース／ドレイン領域ＳＤとの距離が保たれる。よって、タングステンシリサイド膜ＧＥ２とソース／ドレイン領域ＳＤとの距離が短くなってタングステンシリサイド膜ＧＥ２とソース／ドレイン領域ＳＤとがショートすることを抑制することできる。
【００７７】
また本実施の形態では、図５に示すように、凹部ＳＬは、ゲート電極ＧＥのゲート幅Ｗ１方向に沿って一対のソース／ドレイン領域ＳＤの各々と並走するように形成されている。このため、ゲート電極ＧＥの側壁側のタングステンシリサイド膜ＧＥ２が曲がってソース／ドレイン領域ＳＤに近づくことを抑制することができる。
【００７８】
また本実施の形態では、図５に示すように、凹部ＳＬは平面視において一対のソース／ドレイン領域ＳＤの各々の長さよりも長い長さを有しているため、タングステンシリサイド膜ＧＥ２の平面視における角部がソース／ドレイン領域ＳＤよりも外側に位置する。平面視においてタングステンシリサイド膜ＧＥ２の角部は中央部よりも収縮量が大きいため、タングステンシリサイド膜ＧＥ２の角部がソース／ドレイン領域よりも外側に位置することでタングステンシリサイド膜ＧＥ２とソース／ドレイン領域ＳＤとがショートすることをさらに抑制することできる。
【００７９】
また本実施の形態では、図４および図９に示すように、凹部ＳＬは、シリコン窒化膜ＨＭ１を貫通し、シリコン酸化膜ＨＭ２の一部をシリコン窒化膜ＨＭ１から露出するように形成されている。このため、凹部ＳＬによって、シリコン窒化膜ＨＭ１が分離される。これにより、凹部ＳＬよりもゲート電極ＧＥの側壁側に配置されたタングステンシリサイド膜ＧＥ２の体積を小さくしてタングステンシリサイド膜ＧＥ２の収縮量を小さくすることができる。
【００８０】
また本実施の形態では、図１８および図１９に示すように、凹部ＳＬおよび貫通孔ＨＯは、タングステンシリサイド膜ＧＥ２の一部をシリコン窒化膜ＨＭ１およびシリコン酸化膜ＨＭ２から露出するように形成されている。これにより、ドライエッチング時に凹部ＳＬおよび貫通孔ＨＯのエッチングをタングステンシリサイド膜ＧＥ２で止めることで製造を容易にすることができる。
【００８１】
また本実施の形態では、図５に示すように、凹部ＳＬは、平面視において直線状に形成された直線部ＳＬ１を有しているため、直線部ＳＬ１に沿ってタングステンシリサイド膜ＧＥ２の変形を抑制してタングステンシリサイド膜ＧＥ２とソース／ドレイン領域ＳＤとがショートすることを抑制することできる。
【００８２】
また本実施の形態では、図１４に示すように、凹部ＳＬは、平面視において直線部ＳＬ１の一端および他端のそれぞれからゲート電極ＧＥのゲート長Ｗ２方向に延びる第１の先端部ＳＬ２および第２の先端部ＳＬ３をさらに有している。このため、ゲート長Ｗ２方向のシリコン窒化膜ＨＭ１の収縮を抑制することができる。
【００８３】
また本実施の形態では、図１５に示すように、凹部ＳＬは、平面視において環状に形成されている。これにより、平面視においてゲート電極ＧＥの全周に渡ってシリコン窒化膜ＨＭ１の収縮を抑制することができる。また凹部ＳＬの形状をパターニングしやすいため生産が容易である。
【００８４】
本実施の形態では、図１０に示すように、凹部ＳＬを有するシリコン窒化膜ＨＭ１を形成した後に、ゲート電極ＧＥの側面に側壁酸化膜ＮＯが形成される。このため、側壁酸化膜ＮＯが形成される際の熱処理によって、シリコン窒化膜ＨＭ１が収縮してゲート電極ＧＥの側壁から後退することが抑制される。これにより、タングステンシリサイド膜ＧＥ２とソース／ドレイン領域ＳＤとの距離が短くなってタングステンシリサイド膜ＧＥ２とソース／ドレイン領域ＳＤとがショートすることを抑制することできる。
【実施例】
【００８５】
以下、実施例について説明する。
まず、図２７〜図３１を参照して、ゲートパターンサイズと、後退量との関係について説明する。図２７に示すゲートパターンサイズ（μｍ）はゲート電極の平面視における一辺の長さであり、後退量（ｎｍ）はゲート電極の側壁および半導体基板ＳＵＢの主表面にシリコン酸化膜よりなる絶縁膜ＮＯが形成された後のシリコン窒化膜が収縮して後退した量を示す。また、ゲート歪み量（ｎｍ）はゲート電極の側壁および半導体基板ＳＵＢの主表面にシリコン酸化膜よりなる絶縁膜ＮＯが形成された後のタングステンシリサイド膜の主表面側への変形量である。
【００８６】
図２８〜図３１に示す試料Ａ〜Ｄは上記の関連技術と同様の構成を有している。図２７〜図３１に示すように、試料Ａ〜Ｄの順にゲートパターンが大きくなっている。そして、試料Ａ〜Ｄの順に後退量が大きくなっている。これにより、ゲートパターンが大きくなるほどシリコン窒化膜の後退量が大きくなり、ゲート歪み量が大きくなることがわかった。このことから発明者らはゲートの上面に凹部を設けてゲートを分離することによって、大面積のゲートでもゲート歪み量を小さくできることを見出した。
【００８７】
なお、断面確認の結果、タングステンシリサイド膜の主表面側への主表面側への変形量はシリコン窒化膜の後退量の約半分であり、ゲート電極の薄膜化によりドープドポリシリコン膜を薄くする場合には、ゲートの歪み量も小さくする必要がある。
【００８８】
続いて、平面視における凹部距離、凹部幅および凹部の位置と後退量との関係について説明する。図３２および図３３を参照して、平面視において凹部ＳＬの内周の幅が１００μｍのパターンで凹部幅ＷＩおよび凹部距離ＤＩを変えて、タングステンシリサイド膜のゲート電極の中央部ＣＥおよび角部ＣＯの側壁からの後退量（ｎｍ）を測定した。この後退量は平面視におけるゲート電極の側壁からタングステンシリサイド膜の端部までの距離である。図３３に示すように、凹部距離ＤＩが小さいほど後退量が小さくなることがわかった。また凹部幅ＷＩには後退量があまり依存しないことがわかった。また中央部ＣＥよりも角部ＣＯの後退量が大きくなることがわかった。
【００８９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００９０】
２Ｇ  下層配線、ＢＬ  ビット線、ＢＲＬ  バリアメタル、Ｃ１，Ｃ２  キャパシタ、ＣＥ  中央部、ＣＨ１  コンタクトホール、ＣＯ  角部、ＣＰ，ＣＲ  セルプレート、ＣＴＣ  コンタクト導電層、ＤＢ  データノードコンタクト、ＤＥ  キャパシタ誘電体膜、ＤＩ  凹部距離、ＤＶ  半導体装置、ＧＥ  ゲート電極、ＧＥ１  第１の電極層（ドープドポリシリコン膜）、ＧＥ２  第２の電極層（タングステンシリサイド膜）、ＧＩ  ゲート絶縁膜、ＨＭ，Ｉ１，ＩＩ，ＮＯ，ＳＩ  絶縁膜、ＨＭ１  第１の絶縁層（シリコン窒化膜）、ＨＭ２  第２の絶縁膜（シリコン酸化膜）、ＨＯ  貫通孔、ＩＩ１〜ＩＩ９  層間絶縁膜、ＩＬ  ライナー膜、ＭＣＴ  メタルコンタクト導電層、ＭＴＬ  メタル配線、ＮＷＬ  ｎ型ウエル領域、ＰＬ  プラグ導電層、ＰＷＬ  ｐ型ウエル領域、ＲＭ  レジストパターン、ＳＣ，ＴＰ  導電層、ＳＤ  ソース／ドレイン領域、ＳＬ  凹部、ＳＬ１  直線部、ＳＬ２  第１の先端部、ＳＬ３  第２の先端部、ＳＮ  ストレージノード、ＳＵＢ  半導体基板、ＳＷ  側壁絶縁膜、Ｔ１，Ｔ２  ドライバトランジスタ、Ｔ３，Ｔ４  負荷トランジスタ、Ｔ５，Ｔ６  アクセストランジスタ、ＷＬ  ワード線。
【図１】
2015060861.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図３３】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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