(57)【要約】【課題】オンゲート電圧の低電圧化に有利なノーマリオフ型のスイッチング素子を対象の主スイッチとするゲート駆動回路について、消費電力の削減とともに、回路構成の簡素化・部品点数の削減を図る。【解決手段】直列接続されて交互にオン／オフする相補形のハイサイドおよびローサイドの一対のスイッチング回路５１，５２の接続点が主スイッチであるノーマリオフ型のスイッチング素子Ｑ１の制御端子に導通接続されている。ローサイドのスイッチング回路５２の制御端子と駆動制御回路５０の出力端子との接続点に対して、ハイサイドのスイッチング回路５１の制御端子がこの制御端子側をアノード側とする状態でツェナーダイオードＺＤ１を介して接続されている。【選択図】図１
2015208111.tif 000002
【特許請求の範囲】
【請求項１】
駆動制御回路の電源電圧を用いてノーマリオフ型のスイッチング素子を主スイッチとしてオン／オフ制御するゲート駆動回路であって、直列接続されて交互にオン／オフする相補形のハイサイドおよびローサイドの一対のスイッチング回路の接続点が前記ノーマリオフ型のスイッチング素子の制御端子に接続され、前記ローサイドのスイッチング回路の制御端子と前記駆動制御回路の出力端子との接続点に対して、前記ハイサイドのスイッチング回路の制御端子がこの制御端子側をアノード側とする状態でツェナーダイオードを介して接続されているゲート駆動回路。
【請求項２】
前記ハイサイドのスイッチング回路はＮＰＮ型のトランジスタで構成され、前記ローサイドのスイッチング回路はＰＮＰ型のトランジスタで構成され、前記ＮＰＮ型のトランジスタと前記ＰＮＰ型のトランジスタとはそのエミッタどうしが共通接続され、その共通接続点が前記ノーマリオフ型のスイッチング素子の制御端子に導通接続され、ローサイドの前記ＰＮＰ型のトランジスタのベースと前記駆動制御回路の出力端子との接続点に対して、ハイサイドの前記ＮＰＮ型のトランジスタのベースがこのベース側をアノード側とする状態でツェナーダイオードを介して接続されている請求項１に記載のゲート駆動回路。
【請求項３】
前記ハイサイドのスイッチング回路はＮＰＮ型のトランジスタで構成され、前記ローサイドのスイッチング回路はＮＰＮ型のトランジスタとこのＮＰＮ型のトランジスタのベースに接続されたインバータ回路からなり、ハイサイドの前記ＮＰＮ型のトランジスタのエミッタとローサイドの前記ＮＰＮ型のトランジスタのコレクタが接続され、その接続点が前記ノーマリオフ型のスイッチング素子の制御端子に導通接続され、前記ローサイドのスイッチング回路の制御端子に代えて前記インバータ回路の入力端子と前記駆動制御回路の出力端子との接続点に対して、ハイサイドの前記ＮＰＮ型のトランジスタのベースがこのベース側をアノード側とする状態でツェナーダイオードを介して接続されている請求項１に記載のゲート駆動回路。
【請求項４】
前記一対のスイッチング回路の接続点と前記ノーマリオフ型のスイッチング素子の制御端子との間を結ぶライン上に抵抗素子とコンデンサとの並列回路が介装されている請求項１から請求項３までのいずれか１項に記載のゲート駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はオンゲート電圧の低電圧化に有利なノーマリオフ型のスイッチング素子を対象の主スイッチとするゲート駆動回路に関する。
【背景技術】
【０００２】
ノーマリオフ型のパワートランジスタはゲート電圧を印加しない状態では電流が流れないため、機器の安全性を確保する上で優れた特性をもっている。近時、ノーマリオフ型のトランジスタとしてＧａＮ（窒化ガリウム）が着目されている。ＧａＮはバンドギャップが広いことからワイドギャップ半導体とも呼ばれ、絶縁破壊強度が高く、スイッチング電源や電力変換装置などの小型・高周波用途に優れたパワーデバイスである。
【０００３】
図３はスイッチング素子を過電流から保護するように構成した電力変換装置の過電流保護装置であって、スイッチング素子としてＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）を対象とする従来例１のゲート駆動回路を示す（特許文献１（特開２００６−１４４０２号公報）参照）。このゲート駆動回路においては、主スイッチであるＩＧＢＴ ４のゲートに対する駆動部として、相補型に直列接続されたＮＰＮ型のトランジスタ１５とＰＮＰ型のトランジスタ１６のインバータ回路が設けられている。そして、このインバータ回路に対する電源として、正電圧を出力するオンゲート用電圧源Ｖ１と負電圧を出力するオフゲート用電圧源Ｖ２からなる電圧源１２を備えている。正電圧のオンゲート用電圧源Ｖ１または負電圧のオフゲート用電圧源Ｖ２からインバータ回路を介して主スイッチのＩＧＢＴ ４のゲートに駆動電圧を印加するようになっている。負電圧を出力するオフゲート用電圧源Ｖ２を設けるのは、過電流時にＩＧＢＴ ４がターンオフしやすいようにするためである。
【０００４】
このゲート駆動回路の動作を説明すると、オンオフ指令信号発生回路１からオン信号を出力すると、ハイサイドのトランジスタ１５がオンし、ローサイドのトランジスタ１６がオフとなる。その結果、電圧源１２におけるオンゲート用電圧源Ｖ１からハイサイドのトランジスタ１５および抵抗素子１３を介してＩＧＢＴ ４のゲートに正電圧のオンゲート電圧Ｖ１が印加され、ＩＧＢＴ ４がターンオンする。ＩＧＢＴ ４がターンオンすると、ＩＧＢＴ ４のコレクタ・エミッタ間電圧Ｖceは低下する。トランジスタ５のベースに印加される電圧は、ツェナーダイオード８の降伏電圧（ツェナー電圧）、ダイオード６の順方向電圧Ｖｆ、ＩＧＢＴ ４のコレクタ・エミッタ間電圧Ｖceなどに関係するが、ＩＧＢＴ ４のターンオンに伴うコレクタ・エミッタ間電圧Ｖceの低下によってトランジスタ５のベース電圧はしきい値電圧に達しないので、トランジスタ５はオフ状態を保つ（詳しくは、（段落［０００６］、［０００７］、［００２３］、［００２４］参照）。
【０００５】
また、オンオフ指令信号発生回路１からオフ信号を出力すると、ハイサイドのトランジスタ１５がオフし、ローサイドのトランジスタ１６がオンとなる。その結果、電圧源１２におけるオフゲート用電圧源Ｖ２からローサイドのトランジスタ１６および抵抗素子１３を介してＩＧＢＴ ４のゲートに負電圧のオフゲート電圧Ｖ２が印加され、ＩＧＢＴ ４がターンオフする（段落［０００８］、［００２６］参照）。
【０００６】
なお、ＩＧＢＴ ４のオン期間中に短絡事故が発生し過電流が流れると、ＩＧＢＴ ４のコレクタ・エミッタ間電圧Ｖceが増加する。その結果、トランジスタ５が導通することになり、ハイサイドのトランジスタ１５をターンオフし、ローサイドのトランジスタ１６をターンオンする。よって、ＩＧＢＴ ４のゲートにオフゲート電圧Ｖ２が印加され、ＩＧＢＴ ４のターンオフによって過電流を瞬断する（段落［０００９］参照）。
【０００７】
上記の図３に示す従来例１のゲート駆動回路では、ドライブ回路１８からＩＧＢＴ ４のゲートに印加する電圧として、ドライブ回路１８における電源電圧Ｖｃｃを用いている。この電源電圧Ｖｃｃは通常１２〜１８Ｖの比較的高い電圧である。それはＩＧＢＴ ４のしきい値電圧が一般的にこのレベルのものが多いからである。
【０００８】
しかるに、冒頭で述べたように、ノーマリオフ型のトランジスタとして近時着目されることが多い絶縁破壊強度の高いＧａＮ半導体はＩＧＢＴとは異なり、そのオンゲート電圧は３Ｖもあればよいことが知られている（特許文献２（特開２００９−７６８４５号公報）参照）。この特許文献２に開示された従来例２では、図４に示すように、ノーマリオフ型のＧａＮトランジスタのゲート電圧-ドレイン電流特性に関してオンゲート電圧が３Ｖもあれば良いことを示している（（段落［００３８］〜［００３９］および図の特性線Ｂ2 参照）。すなわち、ノーマリオフ型のＧａＮトランジスタは＋３Ｖのゲート電圧でオンさせることができる。
【０００９】
図３に示した従来例１では、オンゲート電圧が高すぎることと、正電圧のオンゲート用電圧源Ｖ１以外に負電圧のオフゲート用電圧源Ｖ２も用意しなければならないことから、消費電力面および回路構成・部品点数面で不利な状況となっている。
【００１０】
さて、図５は従来例３として電力変換モジュールにおけるスイッチング回路に用いられたノーマリオフ型のＧａＮトランジスタの駆動回路例を示す（特許文献３（特開２０１３−８５４０９号公報）参照）。これは駆動制御回路であるゲート駆動用回路９の出力電圧が１５Ｖであるところ、ノーマリオフ型のスイッチング素子１のゲートに対しては２．５Ｖ程度を供給するようにしている。そのための構成として、ゲート駆動用回路９とスイッチング素子１との間にダイオード直列並列接続回路６と容量抵抗並列接続回路３を介装している。ダイオード直列並列接続回路６におけるダイオード１個当たりの電圧降下を１Ｖ、ダイオードの直列数を９個として、ダイオード直列並列接続回路６全体の電圧降下は合計９Ｖである。その結果、ダイオード直列並列接続回路６と容量抵抗並列接続回路３との接続点に現れる電圧は１５Ｖ−９Ｖ＝６Ｖとなり、容量抵抗並列接続回路３の両端には３．５Ｖの電圧が発生する（スイッチング素子１のゲートへ２．５Ｖ供給時）。つまり、この従来例３ではスイッチング素子１に対するオンゲート電圧として比較的低い１Ｖ〜６Ｖを供給するためにダイオード直列並列接続回路６のダイオード７によってオンゲート電圧を調整している（段落［００２６］〜［００４１］および図１〜図３参照）。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００６−１４４０２号公報
【特許文献２】特開２００９−７６８４５号公報
【特許文献３】特開２０１３−８５４０９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上記で説明した特許文献１のゲート駆動回路にあっては、駆動制御回路であるオンオフ指令信号発生回路１の電源電圧Ｖｃｃ（＝１２〜１８Ｖ）が主スイッチであるＩＧＢＴ ４のオンゲート電圧となっている。したがって、消費電力低減のためにオンゲート電圧の大きなＩＧＢＴに代えてオンゲート電圧の小さなＧａＮトランジスタを主スイッチに用いる場合には、オンオフ指令信号発生回路１の電源電圧Ｖｃｃ以外に３Ｖ専用の電源を用意する必要があり、回路構成・部品点数面で不利な状況となる。
【００１３】
一方、特許文献３のゲート駆動回路では、オンゲート電流を流すダイオードを１０〜１５個程度用意するため、コスト高となり大きな実装面積を要することになる。また、逆方向のダイオード８も必要で、その分、オフゲート電圧が上昇するという問題もある。
【００１４】
本発明はこのような事情に鑑みて創作したものであり、ゲート駆動回路に関して消費電力の削減とともに、回路構成・部品点数面を有利に展開できるようにすることを目的としている。
【課題を解決するための手段】
【００１５】
本発明は、次の手段を講じることにより上記の課題を解決する。
【００１６】
本発明によるゲート駆動回路は、駆動制御回路の電源電圧を用いてノーマリオフ型のスイッチング素子を主スイッチとしてオン／オフ制御するゲート駆動回路であって、直列接続されて交互にオン／オフする相補形のハイサイドおよびローサイドの一対のスイッチング回路の接続点が前記ノーマリオフ型のスイッチング素子の制御端子に接続され、前記ローサイドのスイッチング回路の制御端子と前記駆動制御回路の出力端子との接続点に対して、前記ハイサイドのスイッチング回路の制御端子がこの制御端子側をアノード側とする状態でツェナーダイオードを介して接続されたものである。
【００１７】
上記構成の本発明のゲート駆動回路において、駆動制御回路の出力端子に現れる電圧がツェナーダイオードの降伏電圧分の電圧降下とハイサイドのスイッチング回路における電圧降下とを受けた上でノーマリオフ型のスイッチング素子のゲート端子に印加される。ここで、ツェナーダイオードの降伏電圧は一般的にダイオードの順方向電圧に比べて充分な大きさをもっていることから、従来例３（図５）のように多数のダイオードの直列接続回路の合成降伏電圧に相当する比較的大きな電圧降下を賄うのにごく少数の（典型的にはただ１個の）ツェナーダイオードだけで充分に対応することが可能となる。このことは、ツェナーダイオードとして適切な降伏電圧のものを採用すれば、駆動制御回路の元々の電源電圧Ｖｃｃから直接に駆動制御回路の出力電圧を取ってもよいことを保障する。すなわち、従来例１（図３）の場合のような特別な電源を必要としないですむ。
【発明の効果】
【００１８】
本発明によれば、ノーマリオフ型のスイッチング素子の採用を通じて消費電力の削減を図るとともに、１個ないしはごく少数のツェナーダイオードを用いて必要な電圧降下を達成するので、ゲート駆動回路としての回路構成を簡素化し、部品点数を削減することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施例１におけるゲート駆動回路の構成を示す回路図
【図２】本発明の実施例２におけるゲート駆動回路の構成を示す回路図
【図３】従来例１に対応する特許文献１に記載のゲート駆動回路の構成を示す回路図
【図４】従来例２に対応する特許文献２に記載のヘテロ接合型電界効果半導体装置のゲート電圧-ドレイン電流特性図
【図５】従来例３に対応する特許文献３に記載のゲート駆動回路の構成を示す回路図
【発明を実施するための形態】
【００２０】
上記構成の本発明のゲート駆動回路には、次のようないくつかの好ましい態様がある。
【００２１】
上記の構成において、第１の実施態様は、ハイサイドのスイッチング回路をＮＰＮ型のトランジスタで構成し、ローサイドのスイッチング回路をＰＮＰ型のトランジスタで構成する。ＮＰＮ型のトランジスタとＰＮＰ型のトランジスタとはそのエミッタどうしを共通接続し、その共通接続点を主スイッチであるノーマリオフ型のスイッチング素子の制御端子に導通接続する。さらに、ローサイドのＰＮＰ型のトランジスタのベースと駆動制御回路の出力端子との接続点に対してツェナーダイオードのカソードを接続する。ツェナーダイオードのアノードはハイサイドのＮＰＮ型のトランジスタのベースに接続する。この第１の実施態様のゲート駆動回路は、ハイサイドのスイッチング回路とローサイドのスイッチング回路を具体的レベルで記述したものであり、本発明のゲート駆動回路の基本的構成に相当するものとなっている。回路構成が単純であり、回路構成・部品点数面の有利な展開を推し進めるものとなっている。
【００２２】
また、上記の構成において、第２の実施態様は、ハイサイドのスイッチング回路については上記の第１の実施態様と同様にＮＰＮ型のトランジスタで構成するものとし、さらにローサイドのスイッチング回路については、ハイサイドと同極性のＮＰＮ型のトランジスタとこのＮＰＮ型のトランジスタのベースに接続されたインバータ回路から構成する。具体的には、ハイサイドのＮＰＮ型のトランジスタのエミッタとローサイドのＮＰＮ型のトランジスタのコレクタを接続する。その接続点を主スイッチであるノーマリオフ型のスイッチング素子の制御端子に導通接続する。ローサイドのスイッチング回路を構成するインバータ回路はその入力端子を駆動制御回路の出力端子と接続し、その接続点に対してツェナーダイオードのカソードを接続する。ツェナーダイオードのアノードはハイサイドのＮＰＮ型のトランジスタのベースに接続する。この第２の実施形態のゲート駆動回路は、ローサイドのスイッチング回路をＮＰＮ型のトランジスタとインバータ回路の組み合わせとしたものである。主スイッチであるノーマリオフ型のスイッチング素子の制御端子に接続されるハイサイドのトランジスタとローサイドのトランジスタとが同極性のＮＰＮ型のトランジスタとなっており、前述の第１の実施態様の逆極性の直列接続とは対照的である。ＮＰＮ型のトランジスタにインバータ回路を組み合わせることにより、実質的にＰＮＰ型のトランジスタと等価な構成としている。本実施態様のゲート駆動回路によれば、ノーマリオフ型のスイッチング素子の制御端子に対するオフゲート電圧を低減することが可能となる。
【００２３】
また、上記の構成において、前記の一対のスイッチング回路の接続点とノーマリオフ型のスイッチング素子の制御端子との間を結ぶライン上に抵抗素子とコンデンサとの並列回路が介装された構成の第３の実施態様もある。この抵抗コンデンサ並列回路におけるコンデンサは、主スイッチであるノーマリオフ型のスイッチング素子の制御端子に対するオンゲート電圧信号の伝達を高速化する。また、このようにノーマリオフ型のスイッチング素子が高速にターンオンした後、抵抗コンデンサ並列回路における抵抗素子に電流が流れて、ノーマリオフ型のスイッチング素子のオン状態を安定化する。すなわち、この抵抗コンデンサ並列回路はノーマリオフ型のスイッチング素子の高速動作と動作安定化を実現する。
【実施例】
【００２４】
以下、本発明にかかわるゲート駆動回路の実施例を説明する。
【００２５】
〔実施例１〕
図１は本発明の実施例１におけるゲート駆動回路の構成を示す回路図である。図１において、Ｑ１は主スイッチとしてのノーマリオフ型のスイッチング素子であり、オンゲート電圧が低いＧａＮ（窒化ガリウム）トランジスタが用いられている。５０は駆動制御回路（コントロールＩＣ）、５１はハイサイドのスイッチング回路、５２はローサイドのスイッチング回路である。ハイサイドのスイッチング回路５１とローサイドのスイッチング回路５２とは直列に接続されて交互にオン／オフする相補型（インバータ型）のスイッチング回路を構成している。以下、詳しく説明する。
【００２６】
駆動制御回路５０の高電位側電源端子（Ｖｃｃ）と低電位側電源端子（ＧＮＤ）との間に平滑コンデンサＣ１が接続されている。ハイサイドのスイッチング回路５１はＮＰＮ型のバイポーラトランジスタＱ２をもって構成され、ローサイドのスイッチング回路５２はＰＮＰ型のバイポーラトランジスタＱ３をもって構成され、これら一対のトランジスタＱ２，Ｑ３が相補型に直列接続されている。ハイサイドのＮＰＮ型のトランジスタＱ２のエミッタとローサイドのＰＮＰ型のトランジスタＱ３のエミッタとが共通に接続され、その共通接続点に抵抗素子Ｒ１とコンデンサＣ２との並列回路（ＲＣ並列回路）５３を介してノーマリオフ型のスイッチング素子Ｑ１のゲートが接続されている。ノーマリオフ型のスイッチング素子Ｑ１のソースは駆動制御回路５０の低電位側電源端子（ＧＮＤ）およびローサイドのＰＮＰ型のトランジスタＱ３のコレクタに接続されている。
【００２７】
相補型一対のトランジスタＱ２，Ｑ３の各ベースは駆動制御回路５０の出力端子（ＯＵＴ）に接続されるが、その場合に抵抗素子Ｒ２とツェナーダイオード（定電圧ダイオード）ＺＤ１とが用いられる。すなわち、駆動制御回路５０の出力端子（ＯＵＴ）とローサイドのＰＮＰ型のトランジスタＱ３のベースとが電流制限用の抵抗素子Ｒ２を介して接続され、その抵抗素子Ｒ２とＰＮＰ型のトランジスタＱ３のベースとの接続点に対してハイサイドのＮＰＮ型のトランジスタＱ２のベースがツェナーダイオードＺＤ１を介して接続されている。ツェナーダイオードＺＤ１は、そのアノードがハイサイドのＮＰＮ型のトランジスタＱ２のベースに接続され、そのカソードが抵抗素子Ｒ２とローサイドのＰＮＰ型のトランジスタＱ３のベースとの接続点に接続されている。
【００２８】
図３に示した従来例１との特徴的な相違点は、相補型一対のトランジスタＱ２，Ｑ３のうちのハイサイドのＮＰＮ型のトランジスタＱ２のベースを駆動制御回路５０の出力端子（ＯＵＴ）に対して接続するラインにツェナーダイオードＺＤ１を介在させている点である。
【００２９】
ここで、図１に示す実施例１のゲート駆動回路において、各部の電圧関係を見てみる。駆動制御回路５０の出力端子（ＯＵＴ）が出力する電圧を駆動制御回路５０の電源電圧と同じＶｃｃとする。また、ツェナーダイオードＺＤ１の降伏電圧（ツェナー電圧）をＶZD1 、ＮＰＮ型のトランジスタＱ２のベース・エミッタ間電圧をＶbe2 、ＰＮＰ型のトランジスタＱ３のベース・エミッタ間電圧をＶbe3 として、ノーマリオフ型のスイッチング素子Ｑ１のオンゲート電圧Ｖg1onは、
Ｖg1on＝Ｖｃｃ−ＶZD1 −Ｖbe2 
となる。
【００３０】
例えば、Ｖｃｃ＝１５Ｖ、Ｖbe2 ＝０．８Ｖの場合において、ノーマリオフ型のスイッチング素子Ｑ１のゲートに対して最適なオンゲート電圧Ｖg1on＝３Ｖを供給するためには、ツェナーダイオードＺＤ１の降伏電圧ＶZD1 につき、
ＶZD1 ＝Ｖｃｃ−Ｖbe2 −Ｖg1on＝１５−０．８−３＝１１．２Ｖ
で、降伏電圧１１．２Ｖを設定すればよい。ツェナーダイオードの降伏電圧については随分と高いものが市販されており、降伏電圧１１．２Ｖのツェナーダイオードは容易に入手可能である。この降伏電圧１１．２Ｖは通常のダイオードの順方向電圧Ｖｆの０．５〜１．５Ｖに比べて充分に大きいものとなっている。
【００３１】
以上のように、例えば１２〜１８Ｖ程度の電源電圧Ｖｃｃを出力する駆動制御回路５０の電源とは別に低オンゲート電圧のノーマリオフ型のスイッチング素子に最適な専用の３Ｖ電源は用いないという条件下で、ノーマリオフ型のスイッチング素子Ｑ１のゲートに対して最適なオンゲート電圧Ｖg1on＝３Ｖを供給するに当たり、従来例３（図５）では１４個もの数多くのダイオードを必要としていたのに対して、本発明実施例１ではただ１個のツェナーダイオードで対応することができる。
【００３２】
なお、ノーマリオフ型のスイッチング素子Ｑ１のオフゲート電圧Ｖg1off は、
Ｖg1off ＝Ｖbe3 
であり、例えばＶbe3 ＝０．８Ｖの場合には、オフゲート電圧Ｖg1off ＝０．８Ｖとなる。
【００３３】
以上のように、本発明実施例１のゲート駆動回路によれば、特別な電源を用いることなく、また、多数のダイオードを用いた低圧変換回路を用いることなく、簡素で低コストな回路構成でありながら、主スイッチであるノーマリオフ型のスイッチング素子Ｑ１のゲートに対して最適なオンゲート電圧Ｖg1onを供給することができる。換言すれば、電圧数値を具体的に如何に定めるかはともかく、ツェナーダイオードＺＤ１の降伏電圧ＶZD1 を適切に選ぶことにより、ノーマリオフ型のスイッチング素子Ｑ１に対する駆動のための電源を駆動制御回路５０の出力電圧Ｖｃｃから直接取ることが可能となっている。
【００３４】
〔実施例２〕
図２は本発明の実施例２におけるゲート駆動回路の構成を示す回路図である。これは、実施例１にかかわる図１の回路図において、そのローサイドのＰＮＰ型のトランジスタＱ３をＮＰＮ型のトランジスタＱ４に置き換えた上で、そのＮＰＮ型のトランジスタＱ４のベースにインバータ回路５４を追加したものに相当する。インバータ回路５４はハイサイドのＰチャネルＭＯＳ型のトランジスタであるスイッチング素子Ｑ５とローサイドのＮチャネルＭＯＳ型のトランジスタであるスイッチング素子Ｑ６とで構成されている。詳しくは次のとおりである。
【００３５】
ローサイドのスイッチング素子Ｑ４をＰＮＰ型のトランジスタから逆極性のＮＰＮ型のトランジスタに置き換えたことに対応して、このＮＰＮ型のトランジスタＱ４のベースを駆動する回路として論理を反転するインバータ回路５４を用いることとし、そのインバータ回路５４をハイサイドのＰＭＯＳ型のトランジスタＱ５とローサイドのＮＭＯＳ型のトランジスタＱ６との相補型ＣＭＯＳ接続構造で構成している。
【００３６】
ハイサイドのＮＰＮ型のトランジスタＱ２とローサイドの同じくＮＰＮ型のトランジスタＱ４とが直列に接続され、この直列回路が駆動制御回路５０の高電位側電源端子（Ｖｃｃ）と低電位側電源端子（ＧＮＤ）との間に接続されている。ＮＰＮ型のトランジスタＱ２のエミッタに対してＮＰＮ型のトランジスタＱ４のコレクタが接続されている。また、ハイサイドのＰＭＯＳ型のトランジスタＱ５とローサイドのＮＭＯＳ型のトランジスタＱ６とが相補型に直列接続されている。すなわち、ハイサイドのＰＭＯＳ型のトランジスタＱ５のソースが駆動制御回路５０の高電位側電源端子（Ｖｃｃ）に接続され、ハイサイドのＰＭＯＳ型のトランジスタＱ５のドレインがローサイドのＮＭＯＳ型のトランジスタＱ６のドレインに接続され、ローサイドのＮＭＯＳ型のトランジスタＱ６のソースが駆動制御回路５０の低電位側電源端子（ＧＮＤ）に接続されている。ハイサイドのＰＭＯＳ型のトランジスタＱ５とローサイドのＮＭＯＳ型のトランジスタＱ６のドレイン共通接続点が電流制限用の抵抗素子Ｒ３を介してローサイドのＮＰＮ型のトランジスタＱ４のベースに接続されている。そして、ハイサイドのＰＭＯＳ型のトランジスタＱ５のゲートとローサイドのＮＭＯＳ型のトランジスタＱ６のゲートが接続され、そのゲート共通接続点に対してツェナーダイオードＺＤ１のカソードおよび抵抗素子Ｒ２の一端が接続されている。その他の構成については、図１の実施例１の場合と同様である。
【００３７】
相補型に直列接続されたハイサイドのＰＭＯＳ型のトランジスタＱ５およびローサイドのＮＭＯＳ型のトランジスタＱ６と抵抗素子Ｒ３とローサイドのＮＰＮ型のトランジスタＱ４からなるローサイドのスイッチング回路５２は実施例１の図１におけるローサイドのＰＮＰ型のトランジスタＱ３と実質的に等価な回路を構成している。
【００３８】
ここで、図２に示す実施例２のゲート駆動回路において、各部の電圧関係を見てみる。駆動制御回路５０の出力端子（ＯＵＴ）が出力する電圧をＶｃｃ、ツェナーダイオードＺＤ１の降伏電圧をＶZD1 、ＮＰＮ型のトランジスタＱ２のベース・エミッタ間電圧をＶbe2 として、ノーマリオフ型のスイッチング素子Ｑ１のオンゲート電圧Ｖg1onは、実施例１の場合と同様に、
Ｖg1on＝Ｖｃｃ−ＶZD1 −Ｖbe2 
である。
【００３９】
例えば、Ｖｃｃ＝１５Ｖ、Ｖbe2 ＝０．８Ｖの場合において、ノーマリオフ型のスイッチング素子Ｑ１のゲートに対して最適なオンゲート電圧Ｖg1on＝３Ｖを供給するためには、ツェナーダイオードＺＤ１の降伏電圧ＶZD1 につき、実施例１の場合と同様に、ＶZD1 ＝１１．２Ｖを設定すればよい。
【００４０】
さらに、ノーマリオフ型のスイッチング素子Ｑ１のオフゲート電圧Ｖg1off は、ローサイドのＮＰＮ型のトランジスタＱ４のオン時のコレクタ・エミッタ間電圧をＶce4 として、
Ｖg1off ＝Ｖce4 
であり、例えばＶce4 ＝０．１Ｖの場合には、オフゲート電圧Ｖg1off ＝０．１Ｖとなる。実施例１の場合にはノーマリオフ型のスイッチング素子Ｑ１のオフゲート電圧Ｖg1off は上記のとおり０．８Ｖであったが、本実施例２では０．１Ｖまで低減されている。このことは、実施例２は実施例１に比べて、ノーマリオフ型のスイッチング素子Ｑ１のターンオフ動作がより安定していることを意味している。
【００４１】
以上のように本発明実施例２のゲート駆動回路によれば、実施例１の場合と同様に、特別な電源を用いることなく、また、多数のダイオードを用いた低圧変換回路を用いることなく、簡素で低コストな回路構成でありながら、主スイッチであるノーマリオフ型のスイッチング素子Ｑ１のゲートに対して最適なオンゲート電圧Ｖg1onを供給することができる。しかも、オフゲート電圧Ｖg1off をローサイドのＮＰＮ型のトランジスタＱ４のコレクタ・エミッタ間Ｖce4 まで小さくでき、ノーマリオフ型のスイッチング素子Ｑ１のターンオフ動作を確実化することができる。
【００４２】
上記の実施例の説明においては、ノーマリオフ型のスイッチング素子Ｑ１としてＧａＮ（窒化ガリウム）トランジスタを用いたが、必ずしもそれのみに限定されるものではなく、オンゲート電圧の低いノーマリオフ型のスイッチング素子であれば、ＳＩＴ（静電誘導型のトランジスタ）あるいはＢＳＩＴ（バイポーラモード静電誘導トランジスタ）などであってもよい。
【産業上の利用可能性】
【００４３】
本発明は、オンゲート電圧の低電圧化に有利なノーマリオフ型のスイッチング素子を対象の主スイッチとするゲート駆動回路において、回路構成の簡素化と部品点数の削減を図る技術として有用である。
【符号の説明】
【００４４】
５０  駆動制御回路
５１  ハイサイドのスイッチング回路
５２  ローサイドのスイッチング回路
５３  ＲＣ並列回路
５４  インバータ回路
Ｑ１  ノーマリオフ型のスイッチング素子
Ｑ２  ハイサイドのスイッチング素子（ＮＰＮ型のトランジスタ）
Ｑ３  ローサイドのスイッチング回路（ＰＮＰ型のトランジスタ）
Ｑ４  ＮＰＮ型のトランジスタ
Ｑ５  ハイサイドのＰＭＯＳ型のトランジスタ
Ｑ６  ローサイドのＮＭＯＳ型のトランジスタ
ＺＤ１  ツェナーダイオード
【図１】
2015208111.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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