(57)【要約】【課題】半導体基板の小型化を図ることのできる半導体装置及びそれを用いた半導体リレーを提供する。【解決手段】入力回路（発振回路２０）と、出力回路（各ダイオード２１２〜２１４及び充放電回路２２）と、各キャパシタ２１０，２１１を有し、入力回路と出力回路との間を電気的に絶縁する絶縁回路と、各回路が形成される半導体基板７とを備え、各キャパシタ２１０，２１１は、２つの電極のうち一方の第１電極８０，８２が入力回路に接続され、他方の第２電極８１，８３が出力回路に接続されるように構成され、絶縁回路は、半導体基板７の厚み方向において各キャパシタ２１０，２１１と半導体基板７との間に形成され且つ誘電体で構成される絶縁膜９を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力回路と、
出力回路と、
少なくともキャパシタを有し、前記入力回路と前記出力回路との間を電気的に絶縁する絶縁回路と、
前記入力回路及び前記出力回路及び前記絶縁回路が形成される半導体基板とを備え、
前記キャパシタは、２つの電極のうち一方の電極が前記入力回路に接続され、他方の電極が前記出力回路に接続されるように構成され、
前記絶縁回路は、前記半導体基板の厚み方向において前記キャパシタと前記半導体基板との間に形成され且つ誘電体で構成される絶縁膜を有することを特徴とする半導体装置。
【請求項２】
前記絶縁膜は、その耐電圧が前記キャパシタの耐電圧以上となるように構成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記絶縁回路は、前記半導体基板における前記入力回路及び前記出力回路が形成されている領域と、前記半導体基板における前記キャパシタが形成されている領域との間を電気的に絶縁する絶縁部を備えることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記絶縁膜は、前記入力回路と前記出力回路との間で必要とされる耐電圧に基づいて膜厚が決定されることを特徴とする請求項１乃至３の何れか１項に記載の半導体装置。
【請求項５】
請求項１乃至４の何れか１項に記載の前記半導体装置と、スイッチング素子とを備え、
前記半導体装置は、前記入力回路に入力される入力信号に応じて前記出力回路から駆動信号を出力するように構成され、
前記スイッチング素子は、前記駆動信号に応じて入／切するように構成されていることを特徴とする半導体リレー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に、半導体装置、より詳細には入出力間を電気的に絶縁する半導体装置及びそれを用いた半導体リレーに関する。
【背景技術】
【０００２】
従来から、キャパシタを用いて入出力間を電気的に絶縁する半導体リレーが知られており、例えば特許文献１に開示されている。特許文献１に記載の半導体リレーは、入力信号に応答して発振し、信号を生成する発振回路と、発振回路の信号を受信して電圧を発生する昇圧回路と、昇圧回路によって発生した電圧を充放電する充放電回路と、充放電回路に接続された出力回路とを具備する。そして、特許文献１に記載の半導体リレーでは、発振回路と、昇圧回路と、充放電回路とを１枚の誘電体分離基板から成るチップに集積化している。各回路間は、誘電体分離領域で分離され、配線層あるいは拡散領域によって各回路間の電気的接続がなされている。
【０００３】
特許文献１に記載の半導体リレーでは、昇圧回路中のキャパシタとして高絶縁耐圧キャパシタを用いる点と、各回路を形成したシリコン基板領域間を分離する誘電体分離基板を用いる点とにより、半導体リレーの入出力間の電気的な絶縁を図っている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−１２４８０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来例では、各回路間の絶縁耐圧（耐電圧）を確保するために、誘電体分離基板（半導体基板）におけるキャパシタが形成されている領域が誘電体分離領域に囲まれている。このため、上記従来例では、半導体基板におけるキャパシタを形成可能な面積が制限される。したがって、上記従来例では、入出力間の耐電圧を確保できるようにキャパシタを設計するには、半導体基板を大きく設計しなければならず、半導体基板の小型化を図り難いという問題があった。
【０００６】
本発明は、上記の点に鑑みて為されており、半導体基板の小型化を図ることのできる半導体装置及びそれを用いた半導体リレーを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、入力回路と、出力回路と、少なくともキャパシタを有し、前記入力回路と前記出力回路との間を電気的に絶縁する絶縁回路と、前記入力回路及び前記出力回路及び前記絶縁回路が形成される半導体基板とを備え、前記キャパシタは、２つの電極のうち一方の電極が前記入力回路に接続され、他方の電極が前記出力回路に接続されるように構成され、前記絶縁回路は、前記半導体基板の厚み方向において前記キャパシタと前記半導体基板との間に形成され且つ誘電体で構成される絶縁膜を有することを特徴とする。
【０００８】
この半導体装置において、前記絶縁膜は、その耐電圧が前記キャパシタの耐電圧以上となるように構成されていることが好ましい。
【０００９】
この半導体装置において、前記絶縁回路は、前記半導体基板における前記入力回路及び前記出力回路が形成されている領域と、前記半導体基板における前記キャパシタが形成されている領域との間を電気的に絶縁する絶縁部を備えることが好ましい。
【００１０】
この半導体装置において、前記絶縁膜は、前記入力回路と前記出力回路との間で必要とされる耐電圧に基づいて膜厚が決定されることが好ましい。
【００１１】
本発明の半導体リレーは、上記何れかの前記半導体装置と、スイッチング素子とを備え、前記半導体装置は、前記入力回路に入力される入力信号に応じて前記出力回路から駆動信号を出力するように構成され、前記スイッチング素子は、前記駆動信号に応じて入／切するように構成されていることを特徴とする。
【発明の効果】
【００１２】
本発明は、半導体基板とキャパシタとの間に絶縁膜を形成することで、キャパシタを介さない入力回路と出力回路との間の耐電圧を確保することができるので、従来のようにキャパシタの周囲に誘電体分離領域を形成する必要がない。したがって、本発明は、半導体基板におけるキャパシタの形成可能な面積を従来よりも大きくとることができるので、半導体基板の小型化を図ることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態に係る半導体装置を示す概略図で、（ａ）は正面図で、（ｂ）は断面図である。
【図２】本発明の実施形態に係る半導体リレーの回路概略図である。
【図３】本発明の実施形態に係る半導体リレーの全体概略図である。
【図４】従来の半導体装置を示す概略図で、（ａ）は正面図で、（ｂ）は断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態に係る半導体装置１と、本発明の実施形態に係る半導体リレー２とについて図面を用いて具体的に説明する。半導体リレー２は、図２に示すように、第１入力端子３０及び第２入力端子３１と、発振回路２０と、昇圧回路２１と、充放電回路２２と、第１ＭＯＳＦＥＴ２３と、第２ＭＯＳＦＥＴ２４と、第１出力端子３２及び第２出力端子３３とを備える。第１ＭＯＳＦＥＴ２３と、第２ＭＯＳＦＥＴ２４とは、それぞれ１枚の半導体基板上に構成されている。また、半導体装置１は、図１（ａ），（ｂ）に示すように、発振回路２０と、昇圧回路２１と、充放電回路２２とを１枚の半導体基板７に集積した半導体集積回路で構成されている。そして、半導体リレー２は、図３に示すように、半導体装置１と、各ＭＯＳＦＥＴ２３，２４とをそれぞれダイパッド３４，３５，３６に実装し、ダイパッド３４，３５，３６をセラミック製やモールド樹脂製のパッケージ６で封止することで構成される。すなわち、半導体リレー２は、半導体装置１と、各ＭＯＳＦＥＴ２３，２４とを備えている。なお、「ＭＯＳＦＥＴ」は、“Metal-Oxide-Semiconductor Field-Effect Transistor”の略語である。
【００１５】
先ず、本実施形態の半導体リレー２を構成する各回路について説明する。
【００１６】
発振回路２０は、例えばＲＣ発振回路で構成される。発振回路２０は、第１入力端子３０と第２入力端子３１との間に電圧が印加される（すなわち、入力信号が入力される）と、発振を開始する。そして、発振回路２０は、発振を開始することにより交流電圧（パルス）を発生する。また、発振回路２０は、第１入力端子３０と第２入力端子３１との間に電圧が印加されなくなる（すなわち、入力信号が入力されなくなる）と、発振を停止する。そして、発振回路２０は、発振を停止することにより交流電圧の発生を停止する。
【００１７】
昇圧回路２１は、第１キャパシタ２１０と、第２キャパシタ２１１と、第１ダイオード２１２と、第２ダイオード２１３と、第３ダイオード２１４とを備えている。第３ダイオード２１４は、そのカソードが第１キャパシタ２１０の出力側に、アノードが第２キャパシタ２１１の出力側に接続されている。第１ダイオード２１２は、そのアノードが、第１キャパシタ２１０の出力側及び第３ダイオード２１４のカソードに接続されている。第２ダイオード２１３は、そのカソードが、第２キャパシタ２１１の出力側及び第３ダイオード２１４のアノードに接続されている。
【００１８】
ここで、発振回路２０からのパルスは、第１キャパシタ２１０に入力される。また、パルスは、発振回路２０の有するインバータ（図示せず）を通して、第２キャパシタ２１１に入力される。したがって、第１キャパシタ２１０に入力されるパルスと、第２キャパシタ２１１に入力されるパルスとは、互いに逆位相となる。第１キャパシタ２１０は、入力されたパルスの交流成分のみを出力側へ伝え、直流成分を遮断する。第２キャパシタ２１１は、入力された逆位相のパルスの交流成分のみを出力側へ伝え、直流成分を遮断する。そして、昇圧回路２１は、第１キャパシタ２１０及び第２キャパシタ２１１に、それぞれ発振回路２０から互いに逆位相のパルスが入力されることで、パルスを昇圧して出力する。本実施形態では、昇圧回路２１は、ディクソン型のチャージポンプ回路で構成されている。
【００１９】
充放電回路２２は、抵抗２２０と、デプレッション型ＭＯＳＦＥＴ（以下、「Ｄ型ＭＯＳＦＥＴ」と呼ぶ）２２１とで構成されている。抵抗２２０は、Ｄ型ＭＯＳＦＥＴ２２１のゲートとソースとの間に接続されている。また、Ｄ型ＭＯＳＦＥＴ２２１のゲート及びドレインは、昇圧回路２１の２つの出力端子にそれぞれ接続されている。Ｄ型ＭＯＳＦＥＴ２２１のドレインは、第１ＭＯＳＦＥＴ２３及び第２ＭＯＳＦＥＴ２４のそれぞれのゲートに接続されている。また、Ｄ型ＭＯＳＦＥＴ２２１のソースは、第１ＭＯＳＦＥＴ２３及び第２ＭＯＳＦＥＴ２４のそれぞれのソースに接続されている。
【００２０】
昇圧回路２１から電圧が印加されると、昇圧回路２１からの電流がＤ型ＭＯＳＦＥＴ２２１及び抵抗２２０を流れる。そして、抵抗２２０の両端に電位差が生じ、この電位差によりＤ型ＭＯＳＦＥＴ２２１はオフに切り替わる。すると、Ｄ型ＭＯＳＦＥＴ２２１のドレイン−ソース間が高インピーダンス状態となる。したがって、充放電回路２２は、昇圧回路２１から電圧が印加されると、第１ＭＯＳＦＥＴ２３及び第２ＭＯＳＦＥＴ２４のそれぞれのゲート容量を充電する。
【００２１】
昇圧回路２１から電圧が印加されなくなると、昇圧回路２１からＤ型ＭＯＳＦＥＴ２２１及び抵抗２２０に電流が流れなくなる。そして、抵抗２２０の両端に電位差が生じなくなるため、Ｄ型ＭＯＳＦＥＴ２２１はオンに切り替わる。すると、Ｄ型ＭＯＳＦＥＴ２２１のドレイン−ソース間が低インピーダンス状態となる。したがって、充放電回路２２は、昇圧回路２１から電圧が印加されなくなると、第１ＭＯＳＦＥＴ２３及び第２ＭＯＳＦＥＴ２４のそれぞれのゲート容量に蓄積されている電荷を放電する。なお、「ゲート容量」とは、ＭＯＳＦＥＴのゲートとソースとの間に存在するキャパシタ（一般的に「ゲート入力容量」という。）及びゲートとドレインとの間に存在するキャパシタ（一般的に「ゲート出力容量」という。）である。
【００２２】
第１ＭＯＳＦＥＴ２３及び第２ＭＯＳＦＥＴ２４は、それぞれのソース同士を接続することで直列に接続されている。第１ＭＯＳＦＥＴ２３のドレインは、ダイパッド３５と電気的に接続されている。このダイパッド３５の一部はパッケージ６の外部に露出しており、第１出力端子３２として用いられている（図３参照）。第１ＭＯＳＦＥＴ２３のゲートは、図３に示すように、第１ゲート用パッド４５と電気的に接続されている。第１ＭＯＳＦＥＴ２３のソースは、図３に示すように、第１ソース用パッド４６と電気的に接続されている。
【００２３】
第２ＭＯＳＦＥＴ２４のドレインは、ダイパッド３６と電気的に接続されている。このダイパッド３６の一部はパッケージ６の外部に露出しており、第２出力端子３３として用いられる（図３参照）。第２ＭＯＳＦＥＴ２４のゲートは、図３に示すように、第２ゲート用パッド４７と電気的に接続されている。第２ＭＯＳＦＥＴ２４のソースは、図３に示すように、第２ソース用パッド４８と電気的に接続されている。
【００２４】
以下、半導体リレー２の動作について説明する。第１入力端子３０と第２入力端子３１との間に電圧が印加されると、発振回路２０が発振を開始してパルスを生成する。昇圧回路２１は、発振回路２０からのパルスを昇圧して出力する。この昇圧回路２１の出力電圧が、充放電回路２２に印加されると、充放電回路２２は、各ＭＯＳＦＥＴ２３，２４のそれぞれのゲート容量を充電する。すると、各ＭＯＳＦＥＴ２３，２４がオンに切り替わり、第１出力端子３２と第２出力端子３３との間が導通する。すなわち、半導体リレー２がオンに切り替わる。
【００２５】
第１入力端子３０と第２入力端子３１との間に電圧が印加されなくなると、発振回路２０の発振が停止し、昇圧回路２１から電圧が出力されなくなる。このとき、各ＭＯＳＦＥＴ２３，２４のゲート容量に蓄積されていた電荷が充放電回路２２を通して放電される。すると、各ＭＯＳＦＥＴ２３，２４がオフに切り替わり、第１出力端子３２と第２出力端子３３との間が遮断される。すなわち、半導体リレー２がオフに切り替わる。
【００２６】
次に、本実施形態の半導体装置１の構成について説明する。以下の説明では、半導体基板７の厚み方向における一面であって、発振回路２０等が形成されている面を「表面」とする。半導体装置１は、図１（ａ）に示すように、発振回路２０と、昇圧回路２１と、充放電回路２２とを半導体基板７の表面に形成して構成されている。各回路は、配線層（図示せず）や拡散領域（図示せず）により、互いに電気的に接続されている。
【００２７】
半導体基板７は、所謂ＳＯＩ（Silicon On Insulator）基板であり、図１（ｂ）に示すように、支持基板７０と、活性層７１と、絶縁層（埋込酸化膜）７２とで構成されている。支持基板７０は、単結晶シリコンで形成されるシリコン基板（Si基板）である。この支持基板７０の厚み方向における一面上に、シリコン酸化膜から成る絶縁層７２が形成されている。そして、この絶縁層７２の厚み方向における一面上に、単結晶シリコンから成る活性層７１が形成されている。支持基板７０と活性層７１との間は、絶縁層７２により電気的に絶縁されている。
【００２８】
半導体装置１は、発振回路２０の入力端子に接続される第１パッド４０及び第２パッド４１を半導体基板７の表面に形成して構成されている。また、半導体装置１は、充放電回路２２の出力端子に接続される第３パッド４２及び第４パッド４３、並びに第５パッド４４を半導体基板７の表面に形成して構成されている。
【００２９】
図３に示すように、第１パッド４０と第１入力端子３０との間、第２パッド４１と第２入力端子３１との間は、それぞれボンディングワイヤ５を介して電気的に接続されている。また、第３パッド４２と第１ゲート用パッド４５との間、第５パッド４４と第２ゲート用パッド４７との間は、それぞれボンディングワイヤ５を介して電気的に接続されている。更に、第４パッド４３はダイパッド３４とボンディングワイヤ５を介して電気的に接続されている。そして、ダイパッド３４と第１ソース用パッド４６との間、ダイパッド３４と第２ソース用パッド４８との間は、それぞれボンディングワイヤ５を介して電気的に接続されている。
【００３０】
昇圧回路２１の各ダイオード２１２〜２１４は、図１（ａ）に示すように、充放電回路２２と纏めて半導体基板７の表面に形成されている。そして、昇圧回路２１の各キャパシタ２１０，２１１は、半導体基板７の表面における発振回路２０と、各ダイオード２１２〜２１４及び充放電回路２２との間の領域に形成されている。
【００３１】
第１キャパシタ２１０は、図１（ｂ）に示すように、入力回路と接続される第１電極８０と、出力回路と接続される第２電極８１とを備える。また、第２キャパシタ２１１は、図１（ｂ）に示すように、入力回路と接続される第１電極８２と、出力回路と接続される第２電極８３とを備える。換言すれば、各キャパシタ２１０，２１１は、２つの電極のうち一方の第１電極８０，８２が入力回路に接続され、他方の第２電極８１，８３が出力回路に接続されている。各電極８０〜８３は、例えばアルミニウムやポリシリコン（高純度の多結晶シリコン）で形成されている。また、第１電極８０，８２と第２電極８１，８３との間には、例えば二酸化ケイ素（シリカ：silica）や窒化ケイ素（シリコンナイトライド：silicon nitride）等の誘電体で形成される誘電体層８４が形成されている。
【００３２】
半導体基板７における発振回路２０の周囲には、図１（ａ）に示すように、発振回路２０を周囲の領域と電気的に絶縁する誘電体分離領域７３が形成されている。誘電体分離領域７３は、例えば半導体基板７を厚み方向に掘ってトレンチ（trench）を形成し、トレンチの内壁にシリコン酸化膜を形成し、このシリコン酸化膜で囲まれる空間に多結晶シリコンを埋め込んで形成される。トレンチは、半導体基板７の表面から絶縁層７２まで達する深さを有する（図４（ｂ）参照）。誘電体分離領域７３は、各ダイオード２１２〜２１４及び充放電回路２２の周囲にも形成されている。その他、誘電体分離領域７３は、各パッド４０〜４４の周囲にも形成されている。
【００３３】
ここで、半導体リレー２は、入出力間を電気的に絶縁する必要がある。そして、半導体リレー２の入出力間を電気的に絶縁するためには、昇圧回路２１の各キャパシタ２１０，２１１の耐電圧が、半導体リレー２の入出力間に必要な耐電圧以上となるように半導体装置１を設計する必要がある。すなわち、各キャパシタ２１０，２１１は、入力回路と出力回路との間を電気的に絶縁する絶縁回路の少なくとも一部として機能する。
【００３４】
また、半導体装置１は、発振回路２０と、昇圧回路２１と、充放電回路２２とを１枚の半導体基板７の表面に形成している。このため、各キャパシタ２１０，２１１を介さない入力回路（発振回路２０）と出力回路（ダイオード２１２〜２１４及び充放電回路２２）との間の耐電圧も、半導体リレー２の入出力間に必要な耐電圧以上となるように半導体装置１を設計する必要がある。
【００３５】
ここで、従来の半導体装置１００では、図４（ａ），（ｂ）に示すように、第１電極８００，８２０と入力回路との間、及び第１電極８００，８２０と出力回路との間を電気的に絶縁するために、誘電体分離領域７３を形成している。なお、従来の半導体装置１００では、各キャパシタ２１０，２１１の第１電極８００，８２０は、活性層７１に高濃度の不純物をドープすることで形成されている。また、第２電極８１０，８３０は、例えばアルミニウムやポリシリコンで形成されている。このように、従来の半導体装置１００では、各キャパシタ２１０，２１１の周囲に誘電体分離領域７３を形成しているため、半導体基板７における各キャパシタ２１０，２１１の形成可能な面積が制限されてしまうという問題がある。
【００３６】
そこで、本実施形態の半導体装置１は、図１（ｂ）に示すように、半導体基板７の厚み方向における半導体基板７と各キャパシタ２１０，２１１との間に絶縁膜９を形成している。絶縁膜９は、例えば二酸化ケイ素（シリカ：silica）や窒化ケイ素（シリコンナイトライド：silicon nitride）等の誘電体で形成されている。この絶縁膜９は、入力回路と出力回路との間を電気的に絶縁する絶縁回路の一部として機能する。
【００３７】
上述のように、本実施形態の半導体装置１では、半導体基板７と各キャパシタ２１０，２１１との間に絶縁膜９を形成することで、各キャパシタ２１０，２１１を介さない入力回路と出力回路との間の耐電圧を確保することができる。このため、本実施形態の半導体装置１では、従来の半導体装置１００のように各キャパシタ２１０，２１１の周囲に誘電体分離領域７３を形成する必要がない。したがって、本実施形態の半導体装置１は、半導体基板７における各キャパシタ２１０，２１１の形成可能な面積を従来の半導体装置１００よりも大きくとることができるので、半導体基板７の小型化を図ることができる。また、本実施形態の半導体装置１は、半導体基板７の小型化を図ることができることから、半導体基板７に必要なコストの低減も図ることができる。
【００３８】
なお、本実施形態の半導体装置１では、半導体基板７の表面の全体に絶縁膜９を形成しているが、少なくとも半導体基板７における各キャパシタ２１０，２１１が形成されている領域に絶縁膜９を形成すればよい。
【００３９】
また、絶縁膜９は、その耐電圧が各キャパシタ２１０，２１１の耐電圧以上となるように構成されていてもよい。この構成では、絶縁膜９だけで入力回路と出力回路との間で必要とされる耐電圧を確保することができる。例えば、入力回路と出力回路との間で必要とされる耐電圧が６００Ｖであると仮定する。この場合、絶縁膜９を二酸化ケイ素で形成し、且つその膜厚（絶縁膜９の厚さ）が１μｍ以上となるように構成すればよい。
【００４０】
また、半導体基板７における入力回路及び出力回路が形成されている領域と、半導体基板７における各キャパシタ２１０，２１１が形成されている領域との間を電気的に絶縁する絶縁部を、絶縁回路が備える構成であってもよい。本実施形態の半導体装置１では、図１（ａ）に示すように、発振回路２０等の周囲を囲む誘電体分離領域７３が絶縁部に相当する。この構成では、絶縁部の耐電圧と絶縁膜９の耐電圧との絶縁効果によって、各キャパシタ２１０，２１１を介さない入力回路と出力回路との間で必要とされる耐電圧以上となっていればよい。したがって、この構成では、絶縁膜９のみで耐電圧を確保する構成と比較して、絶縁膜９の膜厚を薄くすることができる。
【００４１】
なお、絶縁膜９は、入力回路と出力回路との間で必要とされる耐電圧に基づいて膜厚が決定される構成であってもよい。
【００４２】
そして、本実施形態の半導体リレー２は、既に述べたように、半導体装置１と、各ＭＯＳＦＥＴ２３，２４（スイッチング素子）とを備えている。半導体装置１は、発振回路２０（入力回路）に入力される電圧（入力信号）に応じて、昇圧回路２１の各ダイオード２１２〜２１４及び充放電回路２２（出力回路）から電圧（駆動信号）を出力するように構成されている。そして、スイッチング素子は、駆動信号に応じて入／切するように構成されている。本実施形態の半導体リレー２では、半導体基板７の小型化及び低コスト化を図ることのできる半導体装置１を備えているので、リレーの小型化及び低コスト化を図ることができる。
【００４３】
なお、本実施形態の半導体装置１では、各キャパシタ２１０，２１１の第１電極８０，８２を入力回路に、第２電極８１，８３を出力回路に接続する構成となっているが、その逆の構成であってもよい。すなわち、第１電極８０，８２を出力回路に、第２電極８１，８３を入力回路に接続する構成であってもよい。また、本実施形態の半導体装置１では、半導体基板７としてｎ型基板を用いているが、ｐ型基板を用いてもよい。また、本実施形態の半導体リレー２では、スイッチング素子としてＭＯＳＦＥＴを用いているが、ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）等の他のスイッチング素子を用いてもよい。
【符号の説明】
【００４４】
１  半導体装置
２  半導体リレー
２０  発振回路（入力回路）
２１０  第１キャパシタ（絶縁回路）
２１１  第２キャパシタ（絶縁回路）
２１２  第１ダイオード（出力回路）
２１３  第２ダイオード（出力回路）
２１４  第３ダイオード（出力回路）
２２  充放電回路（出力回路）
２３  第１ＭＯＳＦＥＴ（スイッチング素子）
２４  第２ＭＯＳＦＥＴ（スイッチング素子）
７  半導体基板
８０，８２  第１電極
８１，８３  第２電極
９  絶縁膜（絶縁回路）
【図１】
2015060991.tif 000003
【図２】
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【図３】
2015060991.tif 000005
【図４】
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