(57)【要約】【課題】出力端子間の出力容量を低減させる。【解決手段】半導体装置において、半導体領域２は、ドレイン領域１の第１の面（表面１４）側に形成されている。ソース領域３は、半導体領域２の第１の面（表面２１）側に形成されている。トレンチ６は、ソース領域３の第１の面（表面３１）からソース領域３および半導体領域２を貫通してドレイン領域１の途中まで形成されている。ゲート電極８は、ゲート絶縁膜７が介在する形でトレンチ６内に形成されている。ゲート電極８は、トレンチ６の深さ方向Ａ１に沿って並んで形成された複数のゲート電極部（第１のゲート電極部８１および第２のゲート電極部８２）を含む。複数のゲート電極部は、隣接するゲート電極部が異種の導電型領域となるように形成されている。【選択図】図１
2015156467.tif 000002
【特許請求の範囲】
【請求項１】
ソース電極およびドレイン電極を出力端子とする半導体装置であって、
第１導電型のドレイン領域と、
前記ドレイン領域の第１の面側に形成された第２導電型の半導体領域と、
前記半導体領域が前記ドレイン領域と対向する前記半導体領域の第２の面とは反対側に位置する前記半導体領域の第１の面側に形成された第１導電型のソース領域と、
前記ソース領域が前記半導体領域と対向する前記ソース領域の第２の面とは反対側に位置する前記ソース領域の第１の面から前記ソース領域および前記半導体領域を貫通して前記ドレイン領域の途中まで形成されたトレンチと、
前記トレンチの内面に沿って形成されたゲート絶縁膜と、
前記ゲート絶縁膜が介在する形で前記トレンチ内に形成されたゲート電極とを備え、
前記ゲート電極は、前記トレンチの深さ方向に沿って並んで形成された複数のゲート電極部を含み、
前記複数のゲート電極部は、隣接するゲート電極部が異種の導電型領域となるように形成されている
ことを特徴とする半導体装置。
【請求項２】
前記複数のゲート電極部は、
前記トレンチの前記深さ方向に沿って前記トレンチの底部側に形成された第１のゲート電極部と、
前記トレンチの前記深さ方向に沿って前記第１のゲート電極部よりも前記ソース領域の第１の面側に形成された第２のゲート電極部とを含み、
前記第１のゲート電極部と前記第２のゲート電極部との境界部分は、前記トレンチの前記深さ方向において、前記ソース領域の第１の面と前記ソース領域の第２の面との間に形成されている
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記複数のゲート電極部は、
前記トレンチの前記深さ方向に沿って前記トレンチの底部側に形成された第１のゲート電極部と、
前記トレンチの前記深さ方向に沿って前記第１のゲート電極部よりも前記ソース領域の第１の面側に形成された第２のゲート電極部とを含み、
前記第１のゲート電極部と前記第２のゲート電極部との境界部分は、前記トレンチの前記深さ方向において、前記半導体領域の第１の面と前記半導体領域の第２の面との間に形成されている
ことを特徴とする請求項１記載の半導体装置。
【請求項４】
ソース電極およびドレイン電極を出力端子とする半導体装置であって、
第１導電型のドレイン領域と、
前記ドレイン領域の第１の面側に形成された第２導電型の半導体領域と、
前記半導体領域が前記ドレイン領域と対向する前記半導体領域の第２の面とは反対側に位置する前記半導体領域の第１の面側に形成された第１導電型のソース領域と、
前記ソース領域が前記半導体領域と対向する前記ソース領域の第２の面とは反対側に位置する前記ソース領域の第１の面から前記ソース領域および前記半導体領域を貫通して前記ドレイン領域の途中まで形成されたトレンチと、
前記トレンチの内面に沿って形成されたゲート絶縁膜と、
前記ゲート絶縁膜が介在する形で前記トレンチ内に形成されたゲート電極と、
前記半導体領域の第１の面側のうち前記ソース領域とは異なる位置に前記ソース電極に接するように形成された第１導電型の領域とを備える
ことを特徴とする半導体装置。
【請求項５】
第１導電型の半導体基板に第１導電型のドレイン層を形成する工程と、
前記ドレイン層が前記半導体基板と対向する前記ドレイン層の第２の面とは反対側に位置する前記ドレイン層の第１の面上に第２導電型の半導体領域を形成する工程と、
前記半導体領域が前記ドレイン層と対向する前記半導体領域の第２の面とは反対側に位置する前記半導体領域の第１の面上に第１導電型のソース領域を形成する工程と、
前記ソース領域が前記半導体領域と対向する前記ソース領域の第２の面とは反対側に位置する前記ソース領域の第１の面から前記ソース領域および前記半導体領域を貫通して前記ドレイン層の途中まで前記ソース領域と前記半導体領域と前記ドレイン層とをエッチングすることによってトレンチを形成する工程と、
前記トレンチの内面に沿ってゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜が介在する形で前記トレンチ内にゲート電極を形成する工程とを有し、
前記ゲート電極を形成する工程において、前記ゲート電極として、複数のゲート電極部を、隣接するゲート電極部が異種の導電型領域となるように、前記トレンチの深さ方向に沿って並んで形成する
ことを特徴とする半導体装置の製造方法。
【請求項６】
第１導電型の半導体基板に第１導電型のドレイン層を形成する工程と、
前記ドレイン層が前記半導体基板と対向する前記ドレイン層の第２の面とは反対側に位置する前記ドレイン層の第１の面上に第２導電型の半導体領域を形成する工程と、
前記半導体領域が前記ドレイン層と対向する前記半導体領域の第２の面とは反対側に位置する前記半導体領域の第１の面上に第１導電型のソース領域を形成するとともに前記半導体領域の第１の面上であって前記ソース領域とは異なる位置に第１導電型の領域を形成する工程と、
前記ソース領域が前記半導体領域と対向する前記ソース領域の第２の面とは反対側に位置する前記ソース領域の第１の面から前記ソース領域および前記半導体領域を貫通して前記ドレイン層の途中まで前記ソース領域と前記半導体領域と前記ドレイン層とをエッチングすることによってトレンチを形成する工程と、
前記トレンチの内面に沿ってゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜が介在する形で前記トレンチ内にゲート電極を形成する工程と、
前記ゲート電極とソース電極との間を電気的に絶縁するための層間絶縁膜を形成する工程と、
前記ソース領域の第１の面、前記層間絶縁膜および前記第１導電型の領域に接するように前記ソース電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体装置およびその製造方法に関し、より詳細には、トレンチ構造を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来から、トレンチ構造を有する縦型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が知られている（例えば特許文献１参照）。
【０００３】
トレンチ構造（ゲート電極がトレンチ内に形成されている構造）を有する従来の縦型ＭＯＳＦＥＴでは、半導体基板の表面に対して垂直方向に沿って、ドレイン領域、ウェル領域およびソース領域が形成される。そして、従来の縦型ＭＯＳＦＥＴでは、ソース領域の表面からソース領域およびウェル領域を貫通してドレイン領域の一部までトレンチが形成されている。トレンチの内面に沿ってゲート絶縁膜が形成され、トレンチ内には、ゲート絶縁膜が介在する形で、ゲート電極が形成されている。ゲート電極としては、多結晶シリコン（ポリシリコン）が用いられている。従来の縦型ＭＯＳＦＥＴは、ゲート電極に電圧が印加されると、ソース領域とドレイン領域との間に、トレンチの周囲に沿ってチャネル領域が形成される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１７４２６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、従来の縦型ＭＯＳＦＥＴでは、オン抵抗を小さくしようとすると、ウェル領域内のトレンチの周囲に位置するチャネル領域の断面積を大きくする必要がある。すなわち、従来の縦型ＭＯＳＦＥＴでは、オン抵抗を小さくしようとすると、いわゆるチャネル幅を大きくする必要がある。
【０００６】
しかしながら、従来の縦型ＭＯＳＦＥＴでは、チャネル幅を大きくすると、ソース電極とドレイン電極との間の出力容量すなわち出力端子間の出力容量が大きくなるという問題があった。
【０００７】
従来の縦型ＭＯＳＦＥＴでは、ソース領域−ドレイン領域間（以下「ソース−ドレイン間」という）、ソース領域−ゲート電極間（以下「ソース−ゲート間」という）およびドレイン領域−ゲート電極間（以下「ドレイン−ゲート間」という）にそれぞれ寄生容量が発生する。そして、出力端子間の出力容量の等価回路は、ソース−ゲート間の寄生容量とドレイン−ゲート間の寄生容量とが直列に接続した直列回路と、ソース−ドレイン間の寄生容量との並列回路で表わされる。
【０００８】
このような従来の縦型ＭＯＳＦＥＴにおいて、オン抵抗を小さくするためにチャネル幅を大きくすると、ソース−ドレイン間の寄生容量が大きくなり、その結果、出力端子間の出力容量が大きくなる。
【０００９】
本発明は上記の点に鑑みて為された発明であり、本発明の目的は、出力端子間の出力容量を低減させることができる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明に係る半導体装置は、ソース電極およびドレイン電極を出力端子とする半導体装置である。前記半導体装置は、第１導電型のドレイン領域と、第２導電型の半導体領域と、第１導電型のソース領域と、トレンチと、ゲート絶縁膜と、ゲート電極とを備える。前記半導体領域は、前記ドレイン領域の第１の面側に形成されている。前記ソース領域は、前記半導体領域の第１の面側に形成されている。前記半導体領域の第１の面は、前記半導体領域の第２の面とは反対側に位置する面である。前記半導体領域の第２の面は、前記半導体領域が前記ドレイン領域と対向する面である。前記トレンチは、前記ソース領域の第１の面から前記ソース領域および前記半導体領域を貫通して前記ドレイン領域の途中まで形成されている。前記ソース領域の第１の面は、前記ソース領域の第２の面とは反対側に位置する面である。前記ソース領域の第２の面は、前記ソース領域が前記半導体領域と対向する面である。前記ゲート絶縁膜は、前記トレンチの内面に沿って形成されている。前記ゲート電極は、前記ゲート絶縁膜が介在する形で前記トレンチ内に形成されている。前記ゲート電極は、前記トレンチの深さ方向に沿って並んで形成された複数のゲート電極部を含む。前記複数のゲート電極部は、隣接するゲート電極部が異種の導電型領域となるように形成されている。
【００１１】
好ましくは、この半導体装置において、前記複数のゲート電極部は、第１のゲート電極部と、第２のゲート電極部とを含む。前記第１のゲート電極部は、前記トレンチの前記深さ方向に沿って前記トレンチの底部側に形成されている。前記第２のゲート電極部は、前記トレンチの前記深さ方向に沿って前記第１のゲート電極部よりも前記ソース領域の第１の面側に形成されている。前記第１のゲート電極部と前記第２のゲート電極部との境界部分は、前記トレンチの前記深さ方向において、前記ソース領域の第１の面と前記ソース領域の第２の面との間に形成されている。
【００１２】
好ましくは、この半導体装置において、前記複数のゲート電極部は、第１のゲート電極部と、第２のゲート電極部とを含む。前記第１のゲート電極部は、前記トレンチの前記深さ方向に沿って前記トレンチの底部側に形成されている。前記第２のゲート電極部は、前記トレンチの前記深さ方向に沿って前記第１のゲート電極部よりも前記ソース領域の第１の面側に形成されている。前記第１のゲート電極部と前記第２のゲート電極部との境界部分は、前記トレンチの前記深さ方向において、前記半導体領域の第１の面と前記半導体領域の第２の面との間に形成されている。
【００１３】
本発明に係る半導体装置は、ソース電極およびドレイン電極を出力端子とする半導体装置である。前記半導体装置は、第１導電型のドレイン領域と、第２導電型の半導体領域と、第１導電型のソース領域と、トレンチと、ゲート絶縁膜と、ゲート電極と、第１導電型の領域とを備える。前記半導体領域は、前記ドレイン領域の第１の面側に形成されている。前記ソース領域は、前記半導体領域の第１の面側に形成されている。前記半導体領域の第１の面は、前記半導体領域の第２の面とは反対側に位置する面である。前記半導体領域の第２の面は、前記半導体領域が前記ドレイン領域と対向する面である。前記トレンチは、前記ソース領域の第１の面から前記ソース領域および前記半導体領域を貫通して前記ドレイン領域の途中まで形成されている。前記ソース領域の第１の面は、前記ソース領域の第２の面とは反対側に位置する面である。前記ソース領域の第２の面は、前記ソース領域が前記半導体領域と対向する面である。前記ゲート絶縁膜は、前記トレンチの内面に沿って形成されている。前記ゲート電極は、前記ゲート絶縁膜が介在する形で前記トレンチ内に形成されている。前記第１導電型の領域は、前記半導体領域の第１の面側のうち前記ソース領域とは異なる位置に前記ソース電極に接するように形成されている。
【００１４】
本発明に係る半導体装置の製造方法は、第１導電型の半導体基板に第１導電型のドレイン層を形成する工程と、前記ドレイン層の第１の面上に第２導電型の半導体領域を形成する工程とを有する。前記ドレイン層の第１の面は、前記ドレイン層が前記半導体基板と対向する前記ドレイン層の第２の面とは反対側に位置する面である。この半導体装置の製造方法は、前記半導体領域の第１の面上に第１導電型のソース領域を形成する工程と、前記ソース領域の第１の面から前記ソース領域および前記半導体領域を貫通して前記ドレイン層の途中まで前記ソース領域と前記半導体領域と前記ドレイン層とをエッチングすることによってトレンチを形成する工程とを有する。前記半導体領域の第１の面は、前記半導体領域が前記ドレイン層と対向する前記半導体領域の第２の面とは反対側に位置する面である。前記ソース領域の第１の面は、前記ソース領域が前記半導体領域と対向する前記ソース領域の第２の面とは反対側に位置する面である。この半導体装置の製造方法は、前記トレンチの内面に沿ってゲート絶縁膜を形成する工程と、前記ゲート絶縁膜が介在する形で前記トレンチ内にゲート電極を形成する工程とを有する。前記ゲート電極を形成する工程において、前記ゲート電極として、複数のゲート電極部を、隣接するゲート電極部が異種の導電型領域となるように、前記トレンチの深さ方向に沿って並んで形成する。
【００１５】
本発明に係る半導体装置の製造方法は、第１導電型の半導体基板に第１導電型のドレイン層を形成する工程と、前記ドレイン層の第１の面上に第２導電型の半導体領域を形成する工程とを有する。前記ドレイン層の第１の面は、前記ドレイン層が前記半導体基板と対向する前記ドレイン層の第２の面とは反対側に位置する面である。この半導体装置の製造方法は、前記半導体領域の第１の面上に第１導電型のソース領域を形成するとともに前記半導体領域の第１の面上であって前記ソース領域とは異なる位置に第１導電型の領域を形成する工程を有する。前記半導体領域の第１の面は、前記半導体領域が前記ドレイン層と対向する前記半導体領域の第２の面とは反対側に位置する面である。この半導体装置の製造方法は、前記ソース領域の第１の面から前記ソース領域および前記半導体領域を貫通して前記ドレイン層の途中まで前記ソース領域と前記半導体領域と前記ドレイン層とをエッチングすることによってトレンチを形成する工程を有する。前記ソース領域の第１の面は、前記ソース領域が前記半導体領域と対向する前記ソース領域の第２の面とは反対側に位置する面である。この半導体装置の製造方法は、前記トレンチの内面に沿ってゲート絶縁膜を形成する工程と、前記ゲート絶縁膜が介在する形で前記トレンチ内にゲート電極を形成する工程とを有する。この半導体装置の製造方法は、前記ゲート電極とソース電極との間を電気的に絶縁するための層間絶縁膜を形成する工程と、前記ソース領域の第１の面、前記層間絶縁膜および前記第１導電型の領域に接するように前記ソース電極を形成する工程とを有する。
【発明の効果】
【００１６】
本発明では、トレンチ構造を有する半導体装置において、出力端子間の出力容量を低減させることができる。
【図面の簡単な説明】
【００１７】
【図１】実施形態１に係る半導体装置の断面図である。
【図２】（ａ）〜（ｅ）は、実施形態１に係る半導体装置の製造方法を説明するための断面図である。
【図３】実施形態１に係る半導体装置の変形例の断面図である。
【図４】実施形態２に係る半導体装置の断面図である。
【発明を実施するための形態】
【００１８】
以下の実施形態１または実施形態２に係る半導体装置は、トレンチ構造（ゲート電極がトレンチ内に形成されている構造）を有する半導体装置である。実施形態１または実施形態２では、半導体装置が縦型ＭＯＳＦＥＴである場合について説明する。すなわち、実施形態１または実施形態２に係る半導体装置は、トレンチ構造を有する縦型ＭＯＳＦＥＴである。
【００１９】
（実施形態１）
実施形態１に係る半導体装置は、トレンチ内に形成されたゲート電極として複数のゲート電極部を備える。複数のゲート電極部は、トレンチの深さ方向に沿って並んでいる。そして、複数のゲート電極部は、隣接するゲート電極部が異種の導電型領域となるように形成されている。
【００２０】
以下、図面を参照しながら、本実施形態に係る半導体装置の詳細について説明する。
【００２１】
本実施形態に係る半導体装置は、図１に示すように、ドレイン領域１と、半導体領域２と、ソース領域３と、ソース電極４と、ドレイン電極５と、トレンチ６と、ゲート絶縁膜７と、ゲート電極８とを備えている。
【００２２】
ドレイン領域１は、ｎ型（第１導電型）の領域である。本実施形態のドレイン領域１は、ｎ型（第１導電型）の半導体基板１１と、ｎ型（第１導電型）のドレイン層１２とで構成されている。
【００２３】
半導体基板１１は、例えば単結晶シリコンなどにより形成されたｎ型（第１導電型）シリコン基板である。
【００２４】
ドレイン層１２は、例えばｎ型シリコン層などのｎ型半導体層である。ドレイン層１２は、半導体基板１１の表面１３側に形成されている。より具体的には、ドレイン層１２は、半導体基板１１の表面１３上に形成されている。
【００２５】
半導体領域２は、ｐ型（第２導電型）の領域である。半導体領域２は、ドレイン領域１（ドレイン層１２）の表面（第１の面）１４側に形成されている。より具体的には、半導体領域２は、ドレイン領域１の表面１４上に形成されている。
【００２６】
ソース領域３は、ドレイン領域１と離間して形成されたｎ型（第１導電型）の半導体層である。ソース領域３は、半導体領域２の表面（第１の面）２１側に形成されている。より具体的には、ソース領域３は、半導体領域２の表面２１側に半導体領域２に囲まれて形成されている。半導体領域２の表面２１は、半導体領域２がドレイン領域１と対向する半導体領域２の表面（第２の面）２２とは反対側に位置する面である。
【００２７】
ソース電極４は、ソース領域３の表面（第１の面）３１側に形成されている。より具体的には、ソース電極４は、半導体領域２の表面２１およびソース領域３の表面３１上に形成されている。ソース領域３の表面３１は、ソース領域３が半導体領域２と対向するソース領域３の表面（第２の面）３２とは反対側に位置する面である。ソース電極４は、ソース領域３およびソース電極パッド（図示せず）と電気的に接続されている。
【００２８】
ドレイン電極５は、ドレイン領域１（半導体基板１１）の表面（第２の面）１５に形成されている。より具体的には、ドレイン電極５は、ドレイン領域１の表面１５上に形成されている。ドレイン領域１の表面１５は、ドレイン領域１の表面１４側とは反対側に位置する面である。ドレイン電極５は、ドレイン領域１およびドレイン電極パッド（図示せず）と電気的に接続されている。
【００２９】
トレンチ６は、ソース領域３の表面３１からソース領域３および半導体領域２を貫通してドレイン領域１の途中まで形成されている。
【００３０】
ゲート絶縁膜７は、トレンチ６の内面（側面および底面）に沿って形成されている。ゲート絶縁膜７は、ドレイン領域１とゲート電極８との間、半導体領域２とゲート電極８との間およびソース領域３とゲート電極８との間に形成されている。ゲート絶縁膜７は、例えばシリコン酸化膜などの酸化膜である。
【００３１】
ゲート電極８は、ゲート絶縁膜７が介在する形でトレンチ６内に形成されている。ゲート電極８は、ゲート電極パッド（図示せず）と電気的に接続されている。
【００３２】
ゲート電極８は、複数のゲート電極部を備えている。本実施形態のゲート電極８は、複数のゲート電極部として、第１のゲート電極部８１と、第２のゲート電極部８２とを備えている。
【００３３】
第１のゲート電極部８１は、例えばｎ型（第１導電型）の多結晶シリコンなどからなる第１導電型領域である。第１のゲート電極部８１は、トレンチ６の深さ方向Ａ１に沿ってトレンチ６の底部側に形成されている。
【００３４】
第２のゲート電極部８２は、例えばｐ型（第２導電型）の多結晶シリコンなどからなる第２導電型領域である。第２のゲート電極部８２は、トレンチ６の深さ方向Ａ１に沿って第１のゲート電極部８１よりもソース領域３の表面３１側に形成されている。
【００３５】
上記より、複数のゲート電極部としての第１のゲート電極部８１および第２のゲート電極部８２は、トレンチ６の深さ方向Ａ１に沿って並んで形成されている。さらに、複数のゲート電極部（第１のゲート電極部８１および第２のゲート電極部８２）は、隣接するゲート電極部が異種の導電型領域となるように形成されている。
【００３６】
さらに、本実施形態の第１のゲート電極部８１と第２のゲート電極部８２との境界部分８３は、トレンチ６の深さ方向Ａ１において、ソース領域３の表面３１とソース領域３の表面３２との間に形成されている。
【００３７】
このような本実施形態に係る半導体装置では、ゲート電極８に電圧が印加されると、ソース領域３とドレイン領域１との間の半導体領域２に、トレンチ６の周囲に沿ってチャネル領域が形成される。
【００３８】
次に、本実施形態に係る半導体装置の出力容量について説明する。一般的に、半導体装置の出力容量は、ソース電極とドレイン電極との間に発生する寄生容量を含んでいる。
【００３９】
本実施形態に係る半導体装置では、第１のゲート電極部８１と第２のゲート電極部８２との境界部分８３付近に寄生容量が発生する。より具体的には、本実施形態に係る半導体装置では、ソース領域３とドレイン領域１との間、ゲート電極８とソース領域３との間およびゲート電極８とドレイン領域１との間に、それぞれ寄生容量が発生する。さらに、ゲート電極８において、異種の導電型領域である第１のゲート電極部８１および第２のゲート電極部８２が形成されているから、第１のゲート電極部８１と第２のゲート電極部８２との境界部分８３付近にも寄生容量が発生する。境界部分８３は、第１のゲート電極部８１と第２のゲート電極部８２との間の界面領域である。
【００４０】
本実施形態に係る半導体装置の出力容量Ｃｏｕｔ１は、ドレイン−ソース間容量Ｃｄｓと、ゲート−ソース間容量Ｃｇｓと、ゲート−ドレイン間容量Ｃｇｄと、第１のゲート電極部８１と第２のゲート電極部８２との間の境界部分８３付近の容量Ｃｐｓとによって、以下の（式１）で表わすことができる。ドレイン−ソース間容量Ｃｄｓは、ソース領域３とドレイン領域１との間の寄生容量である。ゲート−ソース間容量Ｃｇｓは、ゲート電極８とソース領域３との間の寄生容量である。ゲート−ドレイン間容量Ｃｇｄは、ゲート電極８とドレイン領域１との間の寄生容量である。
【００４１】
Ｃｏｕｔ１＝Ｃｄｓ＋｛１／（１／Ｃｇｓ＋１／Ｃｐｓ＋１／Ｃｇｄ）｝
＝Ｃｄｓ＋｛Ｃｇｓ×Ｃｇｄ×Ｃｐｓ／（Ｃｇｓ×Ｃｇｄ＋Ｃｇｄ×Ｃｐｓ＋Ｃｐｓ×Ｃｇｓ）｝  （式１）
一方、ゲート電極が単一の導電型領域である場合、境界部分８３が存在しないため、容量Ｃｐｓは表われない。このため、比較例としての半導体装置の出力容量Ｃｏｕｔ２は、ドレイン−ソース間容量Ｃｄｓと、ゲート−ソース間容量Ｃｇｓと、ゲート−ドレイン間容量Ｃｇｄとによって、以下の（式２）で表わすことができる。比較例の半導体装置は、ゲート電極以外において、本実施形態に係る半導体装置と同様である。
【００４２】
Ｃｏｕｔ２＝Ｃｄｓ＋｛１／（１／Ｃｇｓ＋１／Ｃｇｄ）｝
＝Ｃｄｓ＋｛Ｃｇｓ×Ｃｇｄ／（Ｃｇｓ＋Ｃｇｄ）｝  （式２）
比較例の半導体装置と本実施形態に係る半導体装置との間の出力容量の差（Ｃｏｕｔ２−Ｃｏｕｔ１）は、以下の（式３）で表わすことができる。
【００４３】
Ｃｏｕｔ２−Ｃｏｕｔ１
＝［Ｃｄｓ＋｛Ｃｇｓ×Ｃｇｄ／（Ｃｇｓ＋Ｃｇｄ）｝］
−［Ｃｄｓ＋｛Ｃｇｓ×Ｃｇｄ×Ｃｐｓ／（Ｃｇｓ×Ｃｇｄ＋Ｃｇｄ×Ｃｐｓ＋Ｃｐｓ×Ｃｇｓ）｝］
＝（Ｃｇｓ×Ｃｇｄ）２／｛（Ｃｇｓ＋Ｃｇｄ）×（Ｃｇｓ×Ｃｇｄ＋Ｃｇｄ×Ｃｐｓ＋Ｃｐｓ×Ｃｇｓ）｝  （式３）
上記（式３）より、出力容量の差（Ｃｏｕｔ２−Ｃｏｕｔ１）は常に０より大きいから、本実施形態に係る半導体装置は、ゲート電極部が単一の導電型領域である半導体装置に比べて、出力端子間の出力容量を低減させることができる。
【００４４】
なお、本実施形態の半導体装置と比較例の半導体装置とに共通して存在する容量は、出力容量の差（Ｃｏｕｔ２−Ｃｏｕｔ１）を求めるときに相殺されるため、（式１）および（式２）において考慮していない。
【００４５】
次に、本実施形態に係る半導体装置の製造方法について図２（ａ）〜図２（ｅ）を用いて説明する。すなわち、縦型パワーＭＯＳＦＥＴの製造方法について説明する。
【００４６】
最初に、図２（ａ）に示すように、ｎ型の半導体基板１１の表面１３上にｎ型のドレイン層１２を形成し、ドレイン層１２の表面１４上にｐ型の半導体領域２を形成し、半導体領域２の表面２１上にｎ型のソース領域３を形成する。より詳細に説明すると、まず、ｎ型の半導体基板１１としての単結晶のｎ＋型シリコン基板上に、ｎ型シリコンのエピタキシャル層９１を形成する。その後、ｎ型のエピタキシャル層９１の表面９１１側にボロン（Ｂ）などのｐ型の不純物をイオン注入して熱拡散させることによって、ｐ型領域９２を形成する。エピタキシャル層９１のうちｐ型領域９２以外の領域はｎ型のドレイン層１２を構成する。その後、ｐ型領域９２の表面９２１側にリン（Ｐ）などのｎ型の不純物をイオン注入して熱拡散させることによって、ｎ型のソース領域３を形成する。ｐ型領域９２のうちｎ型のソース領域３以外の領域はｐ型の半導体領域２を構成する。
【００４７】
これにより、ドレイン層１２の表面１４上に半導体領域２を形成することができ、さらに、半導体領域２の表面２１上にソース領域３を形成することができる。ここにおいて、ｐ型の半導体領域２およびｎ型のソース領域３を、いわゆる二重拡散技術を利用して形成している。
【００４８】
続いて、図２（ｂ）に示すように、トレンチ６を形成する。まず、トレンチ６を形成するためのレジストマスク（図示せず）をフォトリソグラフィ技術によって形成する。その後、ＣＦ４などをエッチングガスとしてドライエッチング（異方性エッチング）を行うことによってトレンチ６を形成する。ここにおいて、トレンチ６の深さ方向Ａ１において、ソース領域３の表面３１からソース領域３および半導体領域２を貫通してドレイン層１２の途中までソース領域３と半導体領域２とドレイン層１２とをエッチングすることによってトレンチ６を形成する。
【００４９】
続いて、トレンチ６の内面に沿ってゲート絶縁膜７（図２（ｄ）参照）を形成する工程と、トレンチ６内にゲート電極８（図２（ｄ）参照）を形成する工程とを行う。
【００５０】
より詳細に説明すると、最初に、トレンチ６を形成した後、熱酸化によってトレンチ６の内面およびｎ型のソース領域３の表面３１に熱酸化膜９３を形成する。ここで、熱酸化膜９３のうち、トレンチ６の内面に形成された熱酸化膜がゲート絶縁膜７を構成する。
【００５１】
その後、図２（ｃ），２（ｄ）に示すように、熱酸化膜９３（ゲート絶縁膜７）が介在する形でトレンチ６内にゲート電極８を形成する。
【００５２】
まず、トレンチ６内に熱酸化膜９３を介して第１のゲート電極部８１を形成する。より具体的には、熱酸化膜９３を形成した後、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法を用いてトレンチ６内に多結晶シリコンを堆積させる。ここで、フォスフィン（ＰＨ３）などのドーピングガスをシリコンの原料ガスと併せて流すことによって、第１のゲート電極部８１としてのｎ型の多結晶シリコンを形成する。
【００５３】
第１のゲート電極部８１を形成した後、トレンチ６内に熱酸化膜９３（ゲート絶縁膜７）を介して第２のゲート電極部８２を形成する。より具体的には、多結晶シリコンを堆積させる際に、ジボラン（Ｂ２Ｈ６）などのドーピングガスをシリコンの原料ガスと併せて流すことによって、ｐ型の多結晶シリコン９４を形成する。ｐ型の多結晶シリコン９４の一部がｐ型の第２のゲート電極部８２を構成する。その後、トレンチ６内およびトレンチ６の上方にのみ多結晶シリコン９４および熱酸化膜９３を残すためのレジストマスク（図示せず）を形成する。その後、多結晶シリコン９４および熱酸化膜９３の不要部分をＲＩＥ（Reactive Ion Etching）装置などによりエッチング除去する。これにより、ｐ型の多結晶シリコンからなる第２のゲート電極部８２が形成される。その後、上記レジストマスクを除去する。
【００５４】
これにより、ゲート電極８として、複数のゲート電極部としての第１のゲート電極部８１および第２のゲート電極部８２を、隣接するゲート電極部が異種の導電型領域となるように、トレンチ６の深さ方向Ａ１に沿って並んで形成することができる。
【００５５】
続いて、図２（ｅ）に示すように、ゲート電極８とソース電極４との間を電気的に絶縁するための層間絶縁膜９５を形成する。まず、半導体領域２の表面２１およびソース領域３の表面３１に、ＡＰＣＶＤ（Atmospheric Pressure Chemical Vapor Deposition）法を用いて、酸化膜からなる絶縁膜を堆積させる。その後、ソース領域３の表面３１の一部を露出させるための開孔を有するレジストマスク（図示せず）を形成する。その後、上記絶縁膜の不要部分をエッチングして層間絶縁膜９５を形成する。その後、上記レジストマスクを除去する。
【００５６】
その後、ソース電極４およびドレイン電極５を形成する。まず、半導体領域２の表面２１、ソース領域３の表面３１および層間絶縁膜９５上に、例えばスパッタリング法によりＡｌ−Ｓｉからなる金属膜を形成する。その後、形成した金属膜の不要部分をフォトリソグラフィ技術およびエッチング技術を用いて除去する。これにより、ソース領域３の表面３１上に、上記金属膜からなるソース電極４を形成することができる。また、半導体基板１１の表面１５上に、例えばスパッタリング法によりＴｉなどからなる金属膜を形成する。これにより、半導体基板１１の表面１５上にドレイン電極５を形成することができる。なお、ドレイン電極５の形成は、層間絶縁膜９５の形成後に限定されず、例えば、半導体基板１１の表面１３上にドレイン層１２を形成する前であってもよい。
【００５７】
以上説明した本実施形態に係る半導体装置では、ゲート電極８としての複数のゲート電極部（第１のゲート電極部８１および第２のゲート電極部８２）は、隣接するゲート電極部が異種の導電型領域となるように形成されている。これにより、本実施形態に係る半導体装置では、出力端子間の出力容量Ｃｏｕｔ１の等価回路は、ゲート−ソース間容量Ｃｇｓと、ゲート−ドレイン間容量Ｃｇｄと、隣接するゲート電極部の境界部分８３に発生する容量Ｃｐｓとを直列接続した直列回路と、ドレイン−ソース間容量Ｃｄｓとの並列回路となる。その結果、本実施形態に係る半導体装置では、ゲート電極が単一の導電型領域である半導体装置の出力容量Ｃｏｕｔ２に比べて、出力容量Ｃｏｕｔ１のように出力端子間の出力容量を低減させることができる。
【００５８】
本実施形態に係る半導体装置の変形例として、第１のゲート電極部８１と第２のゲート電極部８２との境界部分８３は、図３に示すように、トレンチ６の深さ方向Ａ１において、半導体領域２の表面２１と半導体領域２の表面２２との間に形成されてもよい。
【００５９】
なお、本実施形態では、第１のゲート電極部８１がｎ型の多結晶シリコンで形成され、第２のゲート電極部８２がｐ型の多結晶シリコンで形成されている場合について説明したが、第１のゲート電極部８１がｐ型の多結晶シリコンで形成され、第２のゲート電極部８２がｎ型の多結晶シリコンで形成されてもよい。また、第１のゲート電極部８１および第２のゲート電極部８２は、上記以外の半導体材料で形成されてもよい。
【００６０】
また、本実施形態のゲート電極８は、第１のゲート電極部８１と第２のゲート電極部８２との２つのゲート電極部で構成されているが、ゲート電極８は、３つ以上のゲート電極部で構成されてもよい。すなわち、ゲート電極８は、複数のゲート電極部で構成されていればよく、本実施形態の構成には限定されない。ゲート電極８が３つ以上のゲート電極部で構成される場合も、隣接するゲート電極部が異種の導電型領域となるように、ゲート電極８は形成される。
【００６１】
（実施形態２）
実施形態２に係る半導体装置は、図４に示すように、ｎ型（第１導電型）の領域３Ａを備える点で、実施形態１に係る半導体装置（図１参照）と相違する。なお、実施形態１の半導体装置と同様の構成要素については、同一の符号を付して説明を省略する。
【００６２】
本実施形態の半導体装置は、実施形態１のようにトレンチ６の深さ方向Ａ１に沿って並んで形成された複数のゲート電極部（第１のゲート電極部８１、第２のゲート電極部８２）をゲート電極８として備える構成に代えて、図４に示すようなｎ型（第１導電型）の領域３Ａを備えている。
【００６３】
ｎ型の領域３Ａは、ｐ型（第２導電型）の半導体領域２の表面２１側のうちｎ型のソース領域３とは異なる位置に形成されている。領域３Ａは、図４の例ではソース領域３の周囲に環状に形成されているが、環状に形成されることには限定されない。上記のようにソース領域３とは異なる位置に領域３Ａが形成されていることによって、本実施形態の半導体装置内には、ｐ型の半導体領域２の一部とｎ型の領域３Ａとで構成されるｐｎダイオードがソース電極４とドレイン電極５との間に設けられていることになる。
【００６４】
次に、本実施形態に係る半導体装置の出力容量について説明する。領域３Ａは、ソース領域３の周囲に環状に形成されているとする。なお、本実施形態の半導体装置と比較例の半導体装置（後述）とで共通して存在する容量（ドレイン−ソース間容量Ｃｄｓ１を除く）は考慮していない。
【００６５】
本実施形態に係る半導体装置の出力容量Ｃｏｕｔ３は、ドレイン−ソース間容量Ｃｄｓ１と、領域３Ａ付近の半導体領域２とドレイン層１２（ドレイン領域１）との間の境界部分付近の容量Ｃｄｓ２と、領域３Ａと半導体領域２との間の境界部分付近の容量Ｃ０とによって、以下の（式４）で表わすことができる。ドレイン−ソース間容量Ｃｄｓ１は、ソース領域３とドレイン領域１との間の寄生容量である。
【００６６】
Ｃｏｕｔ３＝Ｃｄｓ１＋｛１／（１／Ｃｄｓ２＋１／Ｃ０）｝
＝Ｃｄｓ１＋｛Ｃｄｓ２×Ｃ０／（Ｃｄｓ２＋Ｃ０）｝  （式４）
一方、領域３Ａが存在しない場合、領域３Ａと半導体領域２との間の境界部分が存在しないため、容量Ｃ０は表われない。このため、比較例としての半導体装置の出力容量Ｃｏｕｔ４は、ドレイン−ソース間容量Ｃｄｓ１と、半導体領域２とドレイン層１２（ドレイン領域１）との間の境界部分の容量Ｃｄｓ２とによって、以下の（式５）で表わすことができる。比較例の半導体装置は、領域３Ａを備えていない点以外において、本実施形態に係る半導体装置と同様である。
【００６７】
Ｃｏｕｔ４＝Ｃｄｓ１＋Ｃｄｓ２  （式５）
比較例の半導体装置と本実施形態に係る半導体装置との間の出力容量の差（Ｃｏｕｔ４−Ｃｏｕｔ３）は、以下の（式６）で表わすことができる。
【００６８】
Ｃｏｕｔ４−Ｃｏｕｔ３
＝（Ｃｄｓ１＋Ｃｄｓ２）
−［Ｃｄｓ１＋｛Ｃｄｓ２×Ｃ０／（Ｃｄｓ２＋Ｃ０）｝］
＝（Ｃｄｓ２）２／（Ｃｄｓ２＋Ｃ０）  （式６）
上記（式６）より、出力容量の差（Ｃｏｕｔ４−Ｃｏｕｔ３）は常に０より大きいから、本実施形態に係る半導体装置は、領域３Ａを備えていない半導体装置に比べて、出力端子間の出力容量を低減させることができる。
【００６９】
なお、本実施形態の半導体装置と比較例の半導体装置とで共通して存在する容量（ドレイン−ソース間容量Ｃｄｓ１を除く）は、出力容量の差（Ｃｏｕｔ４−Ｃｏｕｔ３）を求めるときに相殺されるため、（式４）および（式５）において考慮していない。
【００７０】
次に、本実施形態に係る半導体装置の製造方法について図２（ａ）〜図２（ｅ）を援用して説明する。
【００７１】
最初に、実施形態１と同様に、ｎ型の半導体基板１１の表面１３上にｎ型のドレイン層１２を形成し、その後、ドレイン層１２の表面１４上にｐ型の半導体領域２を形成する（図２（ａ）参照）。
【００７２】
その後、半導体領域２の表面２１上にｎ型のソース領域３とｎ型の領域３Ａとを形成する。まず、ｎ型のエピタキシャル層９１の表面９１１側にボロン（Ｂ）などのｐ型の不純物をイオン注入して熱拡散させることによって、ｐ型領域９２を形成する。エピタキシャル層９１のうちｐ型領域９２以外の領域はｎ型のドレイン層１２を構成する。その後、ｐ型領域９２の表面９２１側にリン（Ｐ）などのｎ型の不純物をイオン注入して熱拡散させることによって、ｎ型のソース領域３およびｎ型の領域３Ａを形成する。ｐ型領域９２のうちｎ型のソース領域３およびｎ型の領域３Ａ以外の領域はｐ型の半導体領域２を構成する。
【００７３】
続いて、実施形態１と同様にトレンチ６を形成し（図２（ｂ）参照）、その後、トレンチ６の内面に沿ってゲート絶縁膜７を形成する工程と、トレンチ６内にゲート電極８を形成する工程とを行う。
【００７４】
まず、トレンチ６内に熱酸化膜９３を介してゲート電極８を形成する。より具体的には、熱酸化膜９３を形成した後（図２（ｂ）参照）、ＬＰＣＶＤ法を用いてトレンチ６内および熱酸化膜９３を介して半導体領域２およびソース領域３上に多結晶シリコンを堆積させる。なお、上記多結晶シリコンを堆積させる際に、フォスフィン（ＰＨ３）などのドーピングガスをシリコンの原料ガスと併せて流すことによって、上記多結晶シリコンとしてｎ型の多結晶シリコンを形成してもよい。また、多結晶シリコンを堆積させる際に、ジボラン（Ｂ２Ｈ６）などのドーピングガスをシリコンの原料ガスと併せて流すことによって、上記多結晶シリコンとしてｐ型の多結晶シリコンを形成してもよい。
【００７５】
その後、トレンチ６内およびトレンチ６の上方にのみ上記多結晶シリコンおよび熱酸化膜９３を残すためのレジストマスク（図示せず）を形成する。その後、上記多結晶シリコンおよび熱酸化膜９３の不要部分をＲＩＥ装置などによりエッチング除去する。これにより、多結晶シリコンからなるゲート電極８が形成される。その後、上記レジストマスクを除去する。
【００７６】
ゲート電極８を形成した後、実施形態１と同様に、ゲート電極８とソース電極４との間を電気的に絶縁するための層間絶縁膜９５を形成し（図２（ｅ）参照）、その後、ソース電極４およびドレイン電極５を形成する（図２（ｅ）参照）。
【００７７】
以上説明した本実施形態に係る半導体装置は、半導体領域２の第１の面（表面２１）側のうちソース領域３とは異なる位置にソース電極４に接するように形成された第１導電型（ｎ型）の領域３Ａを備えている。これにより、本実施形態に係る半導体装置では、出力端子間の出力容量Ｃｏｕｔ３の等価回路は、領域３Ａと半導体領域２との境界部分に発生する容量Ｃ０と、半導体領域２とドレイン領域１（ドレイン層１２）との境界部分に発生する容量Ｃｄｓ２を直列接続した直列回路と、ドレイン−ソース間容量Ｃｄｓ１との並列回路となる。その結果、本実施形態に係る半導体装置では、領域３Ａを備えていない半導体装置の出力容量Ｃｏｕｔ４に比べて、出力容量Ｃｏｕｔ３のように出力端子間の出力容量を低減させることができる。
【００７８】
なお、本実施形態では、半導体装置が１つの第１導電型の領域３Ａを備えている場合について説明したが、半導体装置は、複数の第１導電型の領域を備えてもよい。
【００７９】
また、本実施形態のゲート電極８は、実施形態１のように２つのゲート電極部（第１のゲート電極部８１、第２のゲート電極部８２）で構成されてもよいし、３つ以上のゲート電極部で構成されてもよい。すなわち、ゲート電極８は、複数のゲート電極部で構成されてもよい。
【００８０】
なお、各実施形態では、ｎ型が第１導電型であり、ｐ型が第２導電型である場合について説明したが、ｐ型が第１導電型であり、ｎ型が第２導電型であってもよい。
【００８１】
また、各実施形態に係る半導体装置において、半導体領域２は、エピタキシャル成長によって形成された領域であってもよいし、イオン注入によって形成されたウェル領域であってもよい。
【００８２】
各実施形態で説明した各図は、模式的な図であり、図中の各構成要素の大きさおよび厚さのそれぞれの比が必ずしも実際の寸法比を反映しているとは限らない。
【符号の説明】
【００８３】
１  ドレイン領域
１１  半導体基板
１２  ドレイン層
１４  表面（第１の面）
１５  表面（第２の面）
２  半導体領域
２１  表面（第１の面）
２２  表面（第２の面）
３  ソース領域
３１  表面（第１の面）
３２  表面（第２の面）
４  ソース電極
５  ドレイン電極
６  トレンチ
７  ゲート絶縁膜
８  ゲート電極
８１  第１のゲート電極部
８２  第２のゲート電極部
８３  境界部分
３Ａ  領域（第１導電型の領域）
Ａ１  深さ方向
【図１】
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【図２】
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【図３】
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【図４】
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