(57)【要約】【課題】  後側の電極に直接隣接するゾーンを有する半導体素子およびＲＣ−ＩＧＢＴを提供する。【解決手段】  半導体素子は、半導体本体の第１の導電型のドリフトゾーンを含む。制御可能セルは、第１の状態でドリフトゾーンと接続された導電チャネルを形成するように構成される。第１の導電型の第１のゾーンならびに相補的な第２の導電型の第２のゾーンおよび第３のゾーンはそれぞれ、ドリフトゾーンと後側の電極との間にある。第１、第２および第３のゾーンは、後側の電極に直接隣接する。第３のゾーンは、第２のゾーンより大きく、第２のゾーンより低い平均エミッタ効率を有する。【選択図】  図１Ａ
2015156489.tif 000002
【特許請求の範囲】
【請求項１】
半導体本体の第１の導電型のドリフトゾーンと、
第１の状態で前記ドリフトゾーンと接続された導電チャネルを形成するように構成された制御可能セルと、
前記ドリフトゾーンと後側の電極との間のそれぞれの前記第１の導電型の第１のゾーンならびに相補的な第２の導電型の第２のゾーンおよび第３のゾーンであって、前記第３のゾーンは、前記第２のゾーンより幅広であり、かつ、前記第２のゾーンより低い平均エミッタ効率を有し、前記第１、第２および第３のゾーンは、前記後側の電極に直接隣接する、第１の導電型の第１のゾーンならびに相補的な第２の導電型の第２のゾーンおよび第３のゾーンと
を備える半導体素子。
【請求項２】
前記第３のゾーンの最小幅は、前記第２のゾーンのうちの１つによって分離される近隣の第１のゾーン間の最小距離の少なくとも２倍の大きさである、請求項１に記載の半導体素子。
【請求項３】
前記ドリフトゾーンと前記第１、第２および第３のゾーンを含むエミッタ層との間のフィールドストップ層であって、前記フィールドストップ層の最大純不純物濃度は、前記ドリフトゾーンの少なくとも５倍高い、フィールドストップ層をさらに備える、請求項１に記載の半導体素子。
【請求項４】
前記第３のゾーンは、少なくとも１つの第１のゾーンセクションを含み、前記第２のゾーンの純不純物ドーズ量は、前記第１のゾーンセクションの少なくとも１．３倍高い、請求項１に記載の半導体素子。
【請求項５】
前記第３のゾーンは、少なくとも１つの第１のゾーンセクションを含み、前記第２のゾーンの純不純物ドーズ量は、前記第１のゾーンセクションの最大で６倍高い、請求項１に記載の半導体素子。
【請求項６】
前記第３のゾーンは、少なくとも１つの第１のゾーンセクションを含み、前記第２のゾーンの純不純物ドーズ量は、前記第１のゾーンセクションの少なくとも２倍、かつ、最大で３倍高い、請求項１に記載の半導体素子。
【請求項７】
前記第３のゾーンは、前記第１のゾーンセクションの前記純不純物ドーズ量よりも前記第２のゾーンの前記純不純物ドーズ量に近い純不純物ドーズ量を有する第２のゾーンセクションを含む、請求項４に記載の半導体素子。
【請求項８】
前記第２のゾーンセクションおよび前記第２のゾーンは、同じ純不純物ドーズ量を有する、請求項７に記載の半導体素子。
【請求項９】
前記第２のゾーンセクションは、前記第２のゾーンに直接隣接する、請求項７に記載の半導体素子。
【請求項１０】
前記第２のゾーンセクションの少なくとも１つは、前記第３のゾーンの境界セクションに形成され、前記境界セクションは、１つまたは複数の第１のゾーンに直接隣接し、かつ、前記第１のゾーンの平均幅と前記第２のゾーンの平均幅との合計の最大で５倍の幅を有する、請求項７に記載の半導体素子。
【請求項１１】
前記第２のゾーンは、ストライプであり、前記第２のゾーンセクションは、前記第２のゾーンの縦投影で形成される、請求項７に記載の半導体素子。
【請求項１２】
前記第２のゾーンは、マトリクス状に配列され、前記第２のゾーンセクションは、前記マトリクスの規則的な拡張で配列される、請求項７に記載の半導体素子。
【請求項１３】
前記ドリフトゾーンと前記第３のゾーンとの間の第１のフィールドストップゾーンであって、前記第１のフィールドストップゾーンの平均純不純物濃度は、前記ドリフトゾーンの少なくとも２倍高い、第１のフィールドストップゾーンをさらに備える、請求項１に記載の半導体素子。
【請求項１４】
一方の側の前記ドリフトゾーンと反対側の前記第１および第２のゾーンとの間の第２のフィールドストップゾーンであって、前記第１のフィールドストップゾーンの純不純物ドーズ量は、第２のフィールドストップゾーンの少なくとも２倍高い、第２のフィールドストップゾーンをさらに備える、請求項１３に記載の半導体素子。
【請求項１５】
半導体本体の第１の導電型のドリフトゾーンと、
第１の状態で前記ドリフトゾーンと接続された導電チャネルを形成するように構成された制御可能セルと、
前記ドリフトゾーンと後側の電極との間のそれぞれの前記第１の導電型の第１のゾーンならびに相補的な第２の導電型の第２のゾーンおよび第３のゾーンであって、前記第３のゾーンは、前記第２のゾーンより幅広であり、かつ、前記第２のゾーンの最大で８０％の純不純物ドーズ量を有する少なくとも１つの第１のゾーンセクションを含み、前記第１、第２および第３のゾーンは、前記後側の電極に直接隣接する、第１の導電型の第１のゾーンならびに相補的な第２の導電型の第２のゾーンおよび第３のゾーンと
を備える逆導通絶縁ゲートバイポーラトランジスタ。
【請求項１６】
半導体素子を製造する方法であって、
半導体基板の後面上に第１の注入マスクを形成するステップであって、前記第１の注入マスクは、第１の領域において開口部を欠如し、かつ、前記第１の領域の外側に開口部を含む、ステップと、
第１の導電型の不純物を、前記第１の注入マスクを通じて、前記後面に直接隣接する前記半導体基板の台座層に注入し、前記第１の導電型の第１のゾーンを前記台座層に形成するステップと、
第２の注入マスクを前記後面上に形成するステップであって、前記第１の領域では、前記第２の注入マスクの開口部の面積比は、前記第１の領域の外側より低い、ステップと、
相補的な第２の導電型の不純物を、前記第２の注入マスクを通じて前記台座層に注入し、前記第１のゾーンを分離する前記第２の導電型の第２のゾーンを前記第１の領域の外側に形成し、前記第２のゾーンより低い平均注入ドーズ量を有する前記第２の導電型の連続した第３のゾーンを前記第１の領域の内側に形成するステップ
を含む、方法。
【請求項１７】
前記第２の注入マスクは、第１の領域を完全に被覆し、
前記方法は、
前記第２の導電型の不純物を、前記後面を完全に露出した状態で注入するステップをさらに含む、請求項１６に記載の方法。
【請求項１８】
前記第１の領域の前記第２の注入マスクの第１の開口部は、前記第１の領域の外側の第２の開口部より狭い、請求項１６に記載の方法。
【請求項１９】
半導体素子を製造する方法であって、
半導体基板の後面上に第１の注入マスクを形成するステップであって、前記第１の注入マスクは、第１の領域において開口部を欠如し、かつ、前記第１の領域の外側の第２の領域に開口部を含む、ステップと、
第１の導電型の不純物を、前記第１の注入マスクを通じて、前記後面に直接隣接する前記半導体基板の台座層に注入し、前記第１の導電型の第１のゾーンを前記台座層に形成するステップと、
第２の注入マスクを前記後面上に形成するステップであって、前記第２の注入マスクは、前記第１の領域において開口部を欠如する、ステップと、
相補的な第２の導電型の不純物を、前記第２の注入マスクを通じて前記台座層に注入し、前記第１のゾーンを分離する前記第２の導電型の第２のゾーンを前記第２の領域の内側に形成するステップと、
前記第２の導電型の不純物を、前記第１の領域および前記第２の領域において前記後面を露出した状態で注入するステップと
を含む、方法。
【請求項２０】
前記第２の導電型の不純物を、前記第１の領域および前記第２の領域において前記後面を露出した状態で注入する前記ステップの前、かつ、相補的な第２の導電型の不純物を前記台座層に注入し、前記第１のゾーンを分離する前記第２の導電型の第２のゾーンを前記第２の領域の内側に形成する前記ステップの後、アニーリングプロセスが実行される、請求項１９に記載の方法。
【発明の詳細な説明】
【背景技術】
【０００１】
ＲＣ−ＩＧＢＴ（逆導通絶縁ゲートバイポーラトランジスタ）は、ＩＧＢＴと還流ダイオードをモノリシックに集積する。ＲＣ−ＩＧＢＴが順バイアスされると、ＲＣ−ＩＧＢＴは、コレクタとエミッタ端子との間を第１の方向に流れる電流をオンとオフに切り替えることが可能な電子スイッチとして有効であり、電流は、ゲート端子に印加されるゲート電位を受け、トランジスタチャネルを容量的に制御する。トランジスタチャネル中を流れるユニポーラ電子電流が閾値を下回る限り、ＲＣ−ＩＧＢＴはトランジスタモードであり、閾値を超えるとｐ型アノードゾーンに沿ったｐｎ接合の両端間の電圧降下がかなり大きくなり、その結果、アノードゾーンはドリフト層への正孔注入を開始し、バイポーラ電流がＩＧＢＴモードで流れる。ＲＣ−ＩＧＢＴが逆バイアスされると、ＲＣ−ＩＧＢＴは、ダイオードまたは逆導通モードで動作し、ゲート電位に関係なく、第１の方向とは反対方向に流れる電流を導通させる。
【発明の概要】
【発明が解決しようとする課題】
【０００２】
通常、ＲＣ−ＩＧＢＴなどのマルチモード半導体素子の１つのモードの特性を改良すると、別のモードに悪影響を及ぼすことになる。他の素子特性にあまり悪影響を及ぼすことなくマルチモード半導体素子の素子特性を改良することが望ましい。
【課題を解決するための手段】
【０００３】
実施形態によれば、半導体素子は、半導体本体の第１の導電型のドリフトゾーンを含む。制御可能セルは、第１の状態でドリフトゾーンと接続された導電チャネルを形成するように構成される。第１の導電型の第１のゾーンならびに相補的な第２の導電型の第２のゾーンおよび第３のゾーンはそれぞれ、ドリフトゾーンと後側の電極との間に形成される。第１、第２および第３のゾーンは、後側の電極に直接隣接する。第３のゾーンは、第２のゾーンより大きく、第２のゾーンより低い平均エミッタ効率を有する。
【０００４】
別の実施形態によれば、逆導通絶縁ゲートバイポーラトランジスタは、半導体本体の第１の導電型のドリフトゾーンを含む。制御可能セルは、第１の状態でドリフトゾーンと接続された導電チャネルを形成するように構成される。第１の導電型の第１のゾーンならびに相補的な第２の導電型の第２のゾーンおよび第３のゾーンはそれぞれ、ドリフトゾーンと後側の電極との間にある。第１、第２および第３のゾーンは、後側の電極に直接隣接する。第３のゾーンは、より大きく、第２のゾーンの最大で７５％の純不純物ドーズ量を有する少なくとも１つの第１のゾーンセクションを含む。
【０００５】
さらなる実施形態によれば、半導体素子を製造する方法は、半導体基板の後面上に第１の注入マスクを形成するステップであって、第１の注入マスクは、第１の領域の開口部において欠如し、第１の領域の外側の開口部を含む、ステップを含む。第１の導電型の不純物は、第１の注入マスクを通じて半導体基板の台座層に注入され、台座層は、後面に直接隣接し、第１の導電型の第１のゾーンは、台座層に形成される。第２の注入マスクは、後面上に形成され、第１の領域では、第２の注入マスクの開口部の面積比は、第１の領域の外側より低い。相補的な第２の導電型の不純物は、第２の注入マスクを通じて台座層に注入され、第１のゾーンを分離する第２の導電型の第２のゾーンを第１の領域の外側に形成し、第２のゾーンより低い平均注入ドーズ量を有する第２の導電型の連続した第３のゾーンを第１の領域の内側に形成する。
【０００６】
別の実施形態によれば、半導体素子を製造する方法は、半導体基板の後面上に第１の注入マスクを形成するステップであって、第１の注入マスクは、第１の領域において開口部を欠如し、第１の領域の外側の第２の領域の開口部を含む、ステップを含む。第１の導電型の不純物は、第１の注入マスクを通じて、後面に直接隣接する半導体基板の台座層に注入され、第１の導電型の第１のゾーンを台座層に形成する。第１の領域において開口部を欠如する第２の注入マスクは、後面上に形成される。相補的な第２の導電型の不純物は、第２の注入マスクを通じて台座層に注入され、第１のゾーンを分離する第２の導電型の第２のゾーンを第２の領域の内側に形成する。第２の導電型の不純物は、第１の領域と第２の領域の両方において後面を露出した状態で注入される。
【０００７】
当業者であれば、以下の発明を実施するための形態を読み進め、添付の図面を参照すると、追加の特徴や利点が認識されよう。
【０００８】
添付の図面は、本発明のさらなる理解を提供するために含まれ、本明細書に組み込まれ、本明細書の一部を構成する。図面は、本発明の実施形態を示し、記述と共に、本発明の原理の説明に役立つ。本発明の他の実施形態および意図する利点は、以下の発明を実施するための形態を参照することによってより良く理解されるようになるため、容易に理解されよう。
【図面の簡単な説明】
【０００９】
【図１Ａ】エミッタ層の第２のゾーンより低い平均純不純物ドーズ量を有する第３のゾーンを提供する実施形態による逆導通半導体素子の一部分の概略断面図である。
【図１Ｂ】低濃度にドープされた第３のゾーンおよびフィールドストップ層を提供する実施形態による半導体基板の一部分の概略断面図である。
【図２Ａ】異なる形でドープされたセクションを有する第３のゾーンを提供する実施形態による逆導通半導体素子の一部分の概略断面図である。
【図２Ｂ】エミッタ層から離間されたフィールドストップ層を提供する実施形態による逆導通半導体素子の一部分の概略断面図である。
【図３Ａ】ストライプ状の第１のゾーンの縦投影の低濃度にドープされたゾーンセクションを提供する実施形態による逆導通半導体素子の一部分の概略水平断面図である。
【図３Ｂ】第１のゾーンから離間された低濃度にドープされたゾーンセクションを提供する実施形態による逆導通半導体素子の一部分の水平断面図である。
【図３Ｃ】高濃度にドープされたゾーンセクションより幅広の低濃度にドープされたゾーンセクションを提供する実施形態による逆導通半導体素子の一部分の概略水平断面図である。
【図４Ａ】第３のゾーンに直接隣接するフィールドストップゾーンを提供する実施形態による逆導通半導体素子の一部分の概略断面図である。
【図４Ｂ】第１の領域の増強された不純物ドーズ量を有するフィールドストップ層を提供する実施形態による逆導通半導体素子の一部分の概略断面図である。
【図５】別の実施形態によるトレンチゲートＲＣ−ＩＧＢＴの一部分の概略断面図である。
【図６Ａ】脱マスキング注入を提供する実施形態による逆導通半導体素子を製造する方法のステップを示すための半導体基板の一部分の概略断面図である。
【図６Ｂ】後面上の第１の注入マスクを使用した第１のマスキング注入の間の図６Ａの半導体基板部分を示す。
【図６Ｃ】後面上の第２の注入マスクを使用した第２のマスキング注入の間の図６Ｂの半導体基板部分を示す。
【図７Ａ】後面上の第１の注入マスクを使用した第１のマスキング注入の間の脱マスキングカウンタ注入なしのさらなる実施形態による逆導通半導体素子を製造する方法を示すための半導体基板の一部分の概略断面図である。
【図７Ｂ】第１の領域の開口部を有する第２の注入マスクを使用した第２のマスキング注入の間の図７Ａの半導体基板部分の概略断面図である。
【図８Ａ】さらなる実施形態による半導体素子を製造する方法を示す簡略化されたフローチャートである。
【図８Ｂ】後側でのマスキング注入の後に脱マスキング注入が続く実施形態による半導体素子を製造する方法を示す簡略化されたフローチャートである。
【発明を実施するための形態】
【００１０】
以下の発明を実施するための形態では、添付の図面を参照し、添付の図面は本明細書の一部を形成し、添付の図面では、例示として、本発明を実践することができる特定の実施形態が示される。他の実施形態を利用することができ、本発明の範囲から逸脱することなく、構造的または論理的な変更を行うことができることを理解されたい。例えば、一実施形態に対して示され説明される特徴は、さらなる実施形態を生み出すため、他の実施形態で使用することも、他の実施形態と併せて使用することもできる。本発明はそのような変更形態および変形形態を含むことが意図される。実施例は特定の言語を使用して説明されるが、同言語を添付の特許請求の範囲を限定するものと解釈してはならない。図面は、原寸に比例するものではなく、単なる例示を目的とする。別段の言明がなければ、明確にするため、異なる図面における同じ要素は、対応する参照番号で指定している。
【００１１】
用語「有する」、「含む」、「備える」および同様のものは、限定的でない用語であり、これらの同用語は、述べられる構造、要素または特徴の存在を示すが、追加の要素または特徴を除外しない。文脈上で明示される場合を除き、冠詞（「ａ」、「ａｎ」および「ｔｈｅ」）は、単数形と同様に複数形を含むことが意図される。
【００１２】
用語「電気的に接続された」は、電気的に接続された要素間の永久的なオーム性の低い接続について説明し、例えば、関係がある要素間の直接接触、あるいは、金属および／または高濃度ドープ半導体を介するオーム性の低い接続が挙げられる。用語「電気的に結合された」は、例えば、第１の状態でのオーム性の低い接続および第２の状態でのオーム性の高い電気的減結合を一時的に提供するように制御可能な要素など、信号伝送のために適合された１つまたは複数の介在要素を電気的に結合された要素間に提供できることを含む。
【００１３】
図は、ドーピング型「ｎ」または「ｐ」の次に「−」または「＋」を示すことによって、相対的なドーピング濃度を示す。例えば、「ｎ−」は、「ｎ」ドーピング領域のドーピング濃度より低いドーピング濃度を意味し、「ｎ＋」ドーピング領域は、「ｎ」ドーピング領域より高いドーピング濃度を有する。相対的なドーピング濃度が同じドーピング領域は、必ずしも同じ絶対ドーピング濃度を有するわけではない。例えば、２つの異なる「ｎ」ドーピング領域は、同じまたは異なる絶対ドーピング濃度を有し得る。
【００１４】
図１Ａは、ＲＣ−ＩＧＢＴまたはＲＣ−ＩＧＢＴを含む別の半導体素子などの逆導通半導体素子５００について言及する。
【００１５】
単結晶半導体材料（例えば、シリコン（Ｓｉ）、炭素ケイ素（ＳｉＣ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム結晶（ＳｉＧｅ）、窒化ガリウム（ＧａＮ）、ガリウムヒ素（ＧａＡｓ）または別のＡＩＩＩＢＶ半導体）は、ほぼ平面状であることも、共平面セクションによって広がる平面によって定義されることもあり得る前面１０１と、前面１０１に平行な主に平面状の後面１０２とを有する半導体本体１００を形成する。
【００１６】
前面１０１と後面１０２との間の最小距離は、半導体素子５００が指定される電圧阻止能力に依存する。例えば、前面１０１と後面１０２との間の距離は、約１２００Ｖの阻止電圧に指定された半導体素子に対して、９０μｍ〜２００μｍの範囲であり得る。より高い阻止能力を有する半導体素子に関連する他の実施形態は、数百μｍの厚さを有する半導体本体１００を提供することができる。低い阻止能力を有する半導体素子は、３５μｍ〜９０μｍの厚さを有し得る。
【００１７】
前面１０１に平行な平面では、半導体本体１００は、数ミリメートルの範囲の縁の長さを有する長方形の形状を有し得る。前面１０１の法線は垂直方向を定義し、垂直方向に直交する方向は水平または横方向である。
【００１８】
半導体本体１００は、第１の導電型のドリフトゾーン１２１を有するベース領域１２０を含む。半導体本体１００の前側では、制御可能セルは、半導体素子５００の第１の状態でドリフトゾーン１２１と接続された導電チャネルを形成する。制御可能セルは、ＲＣ−ＩＧＢＴのトランジスタセルＴＣであり得、第１の型の電荷キャリアが半導体素子５００の第１の状態でドリフトゾーン１２１に入れるようにし、第１の状態は、トランジスタモードおよびＩＧＢＴモードを含む順導通モードに相当し得る。第１の型の電荷キャリアは、ｎ型ドリフトゾーン１２１の場合は電子であり、ｐ型ドリフトゾーン１２１の場合は正孔である。
【００１９】
トランジスタセルＴＣに加えて、半導体本体１００は、ダイオードセルＤＣを含み得、ダイオードセルＤＣもまた、前側に形成することができる。ダイオードセルＤＣは、半導体素子５００の第２の状態でドリフトゾーン１２１に第２の型の電荷キャリアを注入し、第２の状態は、逆導通モードに相当し得る。第２の型の電荷キャリアは、ｎ型ドリフトゾーン１２１の場合は正孔であり、ｐ型ドリフトゾーン１２１の場合は電子であり得る。
【００２０】
エミッタ層１３０は、ベース領域１２０と後面１０２に直接隣接する後側の電極３２０との間に挟まれる。エミッタ層１３０は、後側の電極３２０に直接隣接し、ドリフトゾーン１２１に直接隣接し得る。他の実施形態によれば、フィールドストップ層などのさらなるドープ層またはゾーンを、ドリフトゾーン１２１とエミッタ層１３０との間に形成することができる。
【００２１】
トランジスタセルＴＣは、第１の導電型のソースゾーンと、ドリフトゾーン１２１からそれぞれのトランジスタセルＴＣのソースゾーンを分離する第２の導電型のボディゾーンとを有するＩＧＦＥＴ（絶縁ゲート電界効果トランジスタ）セルであり得る。ソースゾーンは、半導体素子５００のエミッタ端子Ｅに電気的に接続または結合することができる。
【００２２】
トランジスタセルＴＣのゲート電極は、ゲート端子Ｇに電気的に接続または結合することができ、ゲート誘電体を通じてボディゾーンと容量的に結合される。ゲート端子Ｇに印加される電圧を受けて、それぞれのトランジスタセルＴＣのボディゾーンに形成された反転チャネルにより、大多数の電荷キャリアが半導体素子５００の第１の状態でトランジスタセルＴＣを通じてドリフトゾーン１２１に入るように、電子電流をトランジスタセルＴＣ中に流すことができ、第１の状態は、ＲＣ−ＩＧＢＴのトランジスタモードおよびＩＧＢＴモードを含む順導通モード、または、他の半導体素子の脱飽和モードに相当し得る。大多数の電荷キャリアという用語は、ドリフトゾーン１２１を指す。大多数の電荷キャリアは、ｎ型ドリフトゾーンの場合は電子である。
【００２３】
ダイオードセルＤＣは、第２の導電型のダイオードゾーンを含み得、エミッタ端子Ｅに電気的に接続または結合することができる。ダイオードセルＤＣは、半導体素子５００の第２の状態でドリフトゾーン１２１に少数の電荷キャリアを注入し、第２の状態は、例示として、ＲＣ−ＩＧＢＴの逆導通モードまたは他の半導体素子の非脱飽和モードに相当し得る。少数の電荷キャリアは、ｎ型ドリフトゾーンの場合は正孔である。トランジスタセルＴＣおよびダイオードセルＤＣは、半導体本体１００の輪郭の外側に配列された平面ゲート電極を有する平面ゲートセル、または、半導体本体１００内に向けて延在するトレンチ電極を有するトレンチゲートセルであり得る。例えば、トランジスタセルＴＣおよびダイオードセルＤＣは、トレンチゲート構造によって分離される異なる半導体メサに形成することも、同じ半導体メサに沿って交互に配置することもできる。
【００２４】
ドリフトゾーン１２１は別として、ベース領域１２０は、さらなる様々なドープ層およびゾーンを含み得、例えば、トランジスタセルＴＣおよびダイオードセルＤＣに対して配向されたベース領域１２０の側面でプラズマ密度が増加する障壁層、阻止状態で電界がエミッタ層１３０に達しないようにするフィールドストップ層、ドリフトゾーン１２１において比較的高い不純物濃度で電圧阻止能力を増加するための超接合構造、ならびに、第２の導電型のカウンタドープアイランドが挙げられる。
【００２５】
ドリフトゾーン１２１の不純物濃度は、少なくともその垂直拡張の部分において、前面１０１までの距離の増加と共に徐々にまたは段階的に増加または減少し得る。他の実施形態によれば、ドリフトゾーン１２１の不純物濃度は、ほぼ均一であり得る。シリコンに基づくＲＣ−ＩＧＢＴの場合、ドリフトゾーン１２１の平均不純物濃度は、５Ｅ１２ｃｍ−３〜１Ｅ１５ｃｍ−３（例えば、１Ｅ１３ｃｍ−３〜１Ｅ１４ｃｍ−３の範囲）であり得る。半導体素子５００がＳｉＣに基づく場合、ドリフトゾーン１２１の最小不純物濃度は、５Ｅ１４ｃｍ−３〜１Ｅ１７ｃｍ−３（例えば、１Ｅ１５ｃｍ−３〜１Ｅ１６ｃｍ−３の範囲）であり得る。
【００２６】
エミッタ層１３０は、トランジスタセルＴＣおよびダイオードセルＤＣを含むアクティブエリア６１０の、第１の領域（パイロット領域）６１９における第２の導電型の少なくとも１つの第３のゾーン１３３と、第２の領域６１１（ＲＣ領域、逆導通領域）における第１の導電型の第１のゾーン１３１および第２の導電型の第２のゾーン１３２とを含む。第１、第２および第３のゾーン１３１、１３２、１３３はそれぞれ、ベース領域１２０から後側の電極３２０まで延在する。
【００２７】
示される実施形態によれば、第１、第２および第３のゾーン１３１、１３２、１３３は、ドリフトゾーン１２１に直接隣接する。他の実施形態によれば、第１、第２および第３のゾーン１３１、１３２、１３３の少なくともいくつかまたは各々は、ドリフトゾーン１２１とエミッタ層１３０との間に挟まれるフィールドストップ層に直接隣接し得る。
【００２８】
実施形態によれば、第１、第２および第３のゾーン１３１、１３２、１３３の平均純不純物濃度は、後面１０２に直接隣接する後側の電極３２０の材料とのオーム抵抗接点を確保できるほど十分に高い可能性があり、半導体材料、後側の電極３２０の材料およびそれぞれのゾーンの導電型に依存する。例えば、半導体本体１００がシリコンに基づく場合、第１、第２および第３のゾーン１３１、１３２、１３３の平均不純物濃度は、ｐ型ゾーンに対して、少なくとも５Ｅ１６ｃｍ−３（例えば、少なくとも１Ｅ１８ｃｍ−３）であり得、ｎ型ゾーンに対して、１Ｅ１８ｃｍ−３（例えば、少なくとも６Ｅ１９ｃｍ−３）であり得る。
【００２９】
後側の電極３２０は、半導体素子５００のコレクタ端子Ｃを形成することも、半導体素子５００のコレクタ端子Ｃに電気的に接続することもできる。
【００３０】
第１および第２のゾーン１３１、１３２は、アクティブエリア６１０のＲＣ領域６１１に交互に配置される。第３のゾーン１３３の横拡張は、第１の領域６１９を定義する。
【００３１】
トランジスタおよび／またはＩＧＢＴモードでの半導体素子５００の順導通状態では、第３のゾーン１３３は、第２のゾーン１３２より低い平均エミッタ効率を有する。より低い平均エミッタ効率は、第２のゾーン１３２の垂直投影のドリフトゾーン１２１の対応する部分と比べて局所的に増加された第１の領域６１９内のドリフトゾーン１２１の純不純物濃度によって、または、第２のゾーン１３２と比べてより低い第３のゾーン１３３の有効平均純不純物ドーズ量によって、あるいは、その両方によって実現することができる。示される実施形態によれば、第３のゾーン１３３の平均純不純物ドーズ量は、第２のゾーン１３２の平均純不純物ドーズ量の最大で７５％である。
【００３２】
第３のゾーン１３３は、第２の表面１０２に平行な平面において、どの第２のゾーン１３２よりも大きな横拡張を有する。実施形態によれば、第３のゾーン１３３の最小幅は、第２の領域６１１において第２のゾーン１３２のうちの１つによって分離される近隣の第１のゾーン１３１間の最小距離の少なくとも２倍（例えば、少なくとも５倍）の大きさである。
【００３３】
以下の記述では、半導体素子５００は、第１の導電型がｎ型であり、第２の導電型がｐ型である、ｎチャネルのＲＣ−ＩＧＢＴであることが想定される。第１の導電型がｐ型であり、第２の導電型がｎ型である、ＲＣ−ＩＧＢＴにも同様の考察が適用される。
【００３４】
半導体素子５００の順導通モードでは、正の電圧がコレクタ端子Ｃとエミッタ端子Ｅとの間に印加される。ゲート端子Ｇに印加されるゲート電圧が、トランジスタセルＴＣに反転チャネルが形成される閾値電圧を下回る限り、半導体素子５００は順阻止モードである。ゲート電圧が閾値電圧を超えると、それぞれのトランジスタセルＴＣは、反転チャネルを形成し、電子は、半導体素子５００の順導通モードでトランジスタセルＴＣを通じてドリフトゾーン１２１に入る。
【００３５】
順導通モードでは、オン状態電流がユニポーラ電流である限り（トランジスタチャネルを通じて入り、ｎ型の第１のゾーン１３１で放出される電子に基づく）、ＲＣ−ＩＧＢＴ  ５００はトランジスタモードである。第２のゾーン１３２および第３のゾーン１３３の近くでは、局所的な電子の流れは、電子電流の増加と共に一方の側のドリフトゾーン１２１と反対側のｐ型の第２のゾーン１３２および第３のゾーン１３３との間のｐｎ接合をますます順バイアスする、横成分を有する。第１のゾーン１３１までの距離が長いほど、それぞれのｐｎ接合における結果として生じる電圧降下は大きくなる。十分に高い電子電流では、ｐ型の第３のゾーン１３３の中心における電圧降下は、ドリフトゾーン１２１への正孔の注入を開始できるほど十分に大きい。正孔は、ドリフトゾーン１２１中を流れる電流に貢献する。電流の増加と共に、電圧降下がさらに増加し、正孔注入が第３のゾーン１３３のより大きな部分に広がり、最終的には第２のゾーン１３２でも始まり、ドリフトゾーン１２１中にバイポーラ電流を流すことができる。半導体素子５００は、トランジスタモードより低いオン状態抵抗を有するＩＧＢＴモードに変化する。
【００３６】
ＲＣモードでは、負の電圧がコレクタ端子Ｃとエミッタ端子Ｅとの間に印加される。第１のゾーン１３１は、電子を注入し、ダイオードセルＤＣのダイオードゾーンおよび／またはトランジスタセルＴＣのボディゾーンは、ドリフトゾーン１２１に正孔を注入して、低い順抵抗でバイポーラ電流を生成することができる。
【００３７】
ＩＧＢＴモードでの、より低いオン状態抵抗により、ＲＣ−ＩＧＢＴは、通常、できる限り低いオン状態電流でトランジスタモードからＩＧＢＴモードに切り替わるように設計される。エミッタ層１３０のｐ型ゾーンが大きいほど、電子がｐ型ゾーンの前方を流れなければならない横方向の距離は長くなり、正孔注入をトリガするのに十分なオン状態電流は小さくなる。第３のゾーン１３３などのエミッタ層１３０の幅広のｐ型ゾーンは、低電流でのＩＧＢＴモードへの素早い移行をサポートする。他方では、エミッタ層１３０のｎ型ゾーン間の大きな距離は、逆電流がＲＣモードでドリフトゾーン１２１の全体積を有効利用しないようにすることができる。
【００３８】
半導体素子５００では、幅広の第３のゾーン１３３は、点火アイランドとして有効であり、今のところは低電流が第３のゾーン１３３の中心における正孔の注入をトリガするのに十分であるため、半導体素子５００が低いオン状態電流でトランジスタモードからＩＧＢＴモードに変化することを保証する。他方では、第１の領域６１９の外側の第２の領域６１１の比較的高密度に配列されたｎ型の第１のゾーン１３１は、十分な高密度の電荷キャリアプラズマがＲＣモードで第２の領域６１１に生成されるように、互いに十分に近くにある。より具体的には、比較的高密度に配列されたｎ型の第１のゾーン１３１を用いることにより、大体積が電荷キャリアプラズマで一杯になると同時にドリフトゾーン１２１の両端間の大きな電圧降下が起こり、それにより、逆ダイオードの順電圧降下と逆ダイオードの回復電荷との間のさらにひどいトレードオフが生じる程度まで、ＲＣモードでの逆電流が横方向に沿って流れないようにする。
【００３９】
第２のゾーン１３２の正孔エミッタ効率と比べて低減された第３のゾーン１３３の正孔エミッタ効率は、第１の領域６１９のｎ型ゾーン１３１の欠如により、ＩＧＢＴモードでの第１の領域６１９におけるさらに増強された正孔注入を少なくとも部分的に補償する。低減されたエミッタ効率は、第１の領域６１９および第２の領域６１１中のベース領域１２０における、より均一な電荷キャリアプラズマおよび電流密度分布をもたらす。より均一な電荷キャリアプラズマおよび電流密度分布により、温度分布はより均一になり、半導体本体１００の温度が許容最大温度を局所的に超える前に、より高い総オン状態電流を流すことができる。
【００４０】
第２のゾーン１３２と第３のゾーン１３３で同じ不純物濃度を有する参照半導体素子に関して、他の素子パラメータに対する比較的小さい悪影響で、より高い公称電流を半導体素子５００に対して指定することができ、公称電流は、半導体素子５００が不可逆的な損傷を受けることなく維持できる最大連続電流である。
【００４１】
図１Ａの実施形態では、第２のゾーン１３２と比べてより低い第３のゾーン１３３の平均純注入ドーズ量は、ＩＧＢＴモードでの正孔エミッタ効率を低減する。他の実施形態は、ドリフトゾーン１２１の第１の領域６１９における局所的に増加された平均純ｎ型不純物ドーズ量または濃度を有するゾーンを提供することができる。
【００４２】
実施形態によれば、完全な第３のゾーン１３３の平均純不純物ドーズ量は、第２のゾーン１３２の最大で０．８倍（例えば、最大で０．７倍）である。第２のゾーンの平均純不純物ドーズ量は、第３のゾーン１３３の少なくとも１．２５倍、かつ、最大で６倍高い。実施形態によれば、第２のゾーン１３２の平均純不純物ドーズ量は、第３のゾーン１３３の少なくとも２倍、かつ、最大で３倍高い。
【００４３】
図１Ｂの半導体素子５００は、エミッタ層１３０がドリフトゾーン１２１に直接隣接していないという点で図１ＡのＲＣ−ＩＧＢＴとは異なるＲＣ−ＩＧＢＴである。代わりに、第１の導電型のフィールドストップ層１２８がエミッタ層１３０からドリフトゾーン１２１を分離する。フィールドストップ層１２８の平均純不純物濃度は、ドリフトゾーン１２１の平均純不純物濃度の少なくとも５倍高い。実施形態によれば、フィールドストップ層１２８の平均純不純物濃度は、２Ｅ１４ｃｍ−３〜１Ｅ１７ｃｍ−３の範囲である。さらなる実施形態によれば、第２の領域６１１は、第１のゾーン１３１の垂直投影のカウンタドープアイランドを含み得る。
【００４４】
図２Ａおよび２Ｂならびに図３Ａ〜３Ｃは、第３のゾーンの変更形態に関する様々な実施形態について言及する。
【００４５】
図２Ａおよび２Ｂの実施形態によれば、第３のゾーン１３３は、第２のゾーン１３２の純不純物ドーズ量の最大で８０％である純不純物ドーズ量を有する少なくとも１つの第１のゾーンセクション１３３ａを含む。別の実施形態によれば、第１のゾーンセクション１３３ａの純不純物ドーズ量は、第２のゾーン１３２の純不純物ドーズ量の最大で５０％である。
【００４６】
第３のゾーン１３３は、第２の第３のゾーンセクション１３３ｂをさらに含み、第２の第３のゾーンセクション１３３ｂは、第１の第３のゾーンセクション１３３ａより高い純不純物ドーズ量を有し、第２のゾーン１３２の純不純物ドーズ量により近い。実施形態によれば、第２のゾーンセクション１３３ｂの純不純物ドーズ量は、第２のゾーン１３２と同じかまたはほぼ同じであり得る。
【００４７】
第２のゾーンセクション１３３ｂのうちの１つは、第３のゾーン１３３に直接隣接するその第１のゾーン１３１に直接隣接することができる。実施形態によれば、第１のゾーン１３１のうちの１つに直接隣接する第２のゾーンセクション１３３ｂは、第１のゾーン１３１の平均幅と第２のゾーン１３２の平均幅との合計の最大で５倍の幅を有する。
【００４８】
実施形態によれば、第１のゾーンセクション１３３ａは、第１の横方向に直交する第２の横寸法とほぼ同じ程度の大きさの第１の横寸法を有し、例えば、１つの連続した第２のゾーンセクション１３３ｂに埋め込まれる、角丸のまたは角丸でない長方形もしくは正方形などの多角形、円形、楕円形、卵形またはリング形が挙げられる。例えば、第２のゾーンセクション１３３ｂは、網状グリッドで配列された第１のゾーンセクション１３３ａを有する規則的なグリッドを形成することも、その逆も可能である。別の実施形態によれば、第２の領域６１１の第１のゾーン１３１および第１のゾーンセクション１３３ａは、マトリクスなどの同じ規則的なパターンの異なる部分に配列される。
【００４９】
図２Ａでは、第１のゾーンセクション１３３ａのピッチ（中心間距離）は、同じ横方向に沿った第１のゾーン１３１のピッチと等しく、第１の第３のゾーンセクション１３３ａの幅は、同じ横方向に対して、第１のゾーン１３１の幅より小さくも、等しくも、大きくもあり得る。
【００５０】
図２Ｂの半導体素子５００は、エミッタ層１３０から離間されたフィールドストップ層１２８を含むさらなるＲＣ−ＩＧＢＴである。フィールドストップ層１２８からエミッタ層１３０を分離するスペーサ層１２９は、第１の導電型を有し、ドリフトゾーン１２１の平均純不純物濃度と同様のまたは等しい不純物濃度を有し得る。スペーサ層１２９は、エミッタ層１３０およびフィールドストップ層１２８の部分の部分的補償を低減または阻止する可能性がある。図３Ａ〜３Ｃは、第３のゾーン１３３が、第２の領域６１１のストライプ状の第１のゾーン１３１の縦投影で形成された第１のゾーンセクション１３３ａと、第１のゾーンセクション１３３ａより高い不純物濃度を有する第２のゾーンセクション１３３ｂとを含む、半導体素子５００の水平断面図である。
【００５１】
図３Ａでは、第２のゾーンセクション１３３ｂは、第２のゾーン１３２に直接隣接し、第２のゾーン１３２の縦投影で延在する。第２のゾーン１３２および第２のゾーンセクション１３３ｂは、同じ不純物濃度または純不純物ドーズ量を有し得、連続構造の２つの直接隣接するセクションを表し得る。第１のゾーンセクション１３３ａは、ストライプ状の第１のゾーン１３１の縦投影で延在する。第１のゾーンセクション１３３ａおよび第１のゾーン１３１は、同じ幅を有し得る。それに従って、第２のゾーン１３２および第２のゾーンセクション１３３ｂは、同じ幅を有し得る。第１の領域６１９と第２の領域６１１を区別するマスクと組み合わせた同じ注入マスクは、第１のゾーン１３１および第１のゾーンセクション１３３ａを定義するために使用することができる。局所的な正孔電流密度は第１のゾーンセクション１３３ａの上方のように第１のゾーン１３１の上方においてより明白な最小値を有するということは別として、正孔電流の流れおよび正孔分布の横パターンは、ＲＣ領域６１１および第１の領域６１９では同様である。
【００５２】
図３Ｂでは、第１のゾーンセクション１３３ａは、第１のゾーン１３１の縦投影で配列され、第２のゾーンセクション１３３ｂの部分は、第１のゾーンセクション１３３ａから第１のゾーン１３１を分離する。第１のゾーン１３１と第１のゾーンセクション１３３ａとの間の距離は、第１のゾーン１３１の幅より大きいものであり得る。実施形態によれば、第１のゾーン１３１と第１のゾーンセクション１３３ａとの間の距離は、第２の領域６１１の第１のゾーン１３１のピッチの最大で５倍である。
【００５３】
図３Ｃの半導体素子５００は、ストライプ状の第１のゾーン１３１の縦投影で第１の領域６１９に配列された第１のゾーンセクション１３３ａを含む。縦拡張に直交する第２の横方向では、第１のゾーンセクション１３３ａのピッチは、第２の領域６１１の第１のゾーン１３１のピッチと等しい。第１のゾーンセクション１３３ａの幅は、第１のゾーン１３１の幅より大きい。第２のゾーン１３２と比べて低減された第２のゾーンセクション１３３ｂの幅および結果として生じる低減された正孔注入は、正孔注入が行われない第１のゾーン１３１と比べて第１のゾーンセクション１３３ａにおける追加の正孔注入を少なくとも部分的に補償することができる。その結果、第１の領域６１９に割り当てられたドリフトゾーン１２１の一部における正孔分布のパターンは、ＩＧＢＴモードで第２の領域６１１に割り当てられたドリフトゾーン１２１の一部における正孔密度分布のパターンをより正確にたどる可能性がある。
【００５４】
図４Ａ〜４Ｂは、エミッタ層１３０に近いベース領域１２０の部分における不純物濃度の変更によって低減された、第１の領域６１９の第３のゾーン１３３の正孔エミッタ効率を有する半導体素子５００について言及する。
【００５５】
図４Ａでは、半導体素子５００は、第２の領域６１１の第２のゾーン１３２と同じ不純物ドーズ量、または、第２のゾーン１３２の純不純物ドーズ量を２０％未満下回る純不純物ドーズ量を有する第３のゾーン１３３を含む。ドリフトゾーン１２１の少なくとも２倍（例えば、少なくとも５倍）の純不純物濃度を有するフィールドストップゾーン１２８ａは、第１の領域６１９の少なくとも一部に形成され、少なくとも第２の領域６１１の第２のゾーン１３２の垂直投影において欠如する。示される実施形態では、フィールドストップゾーン１２８ａは、完全な第２の領域６１１において欠如する。ＩＧＢＴモードでは、フィールドストップゾーン１２８ａは、ドリフトゾーン１２１における正孔分布がより均一になるように、第２のゾーン１３２の正孔エミッタ効率と比べて第３のゾーン１３３の正孔エミッタ効率を選択的に低減する。
【００５６】
図４Ｂの半導体素子５００は、第１の領域６１９に主にまたは完全に形成された第１のフィールドストップゾーン１２８ａと、第２の領域６１１に主にまたは完全に形成された第２のフィールドストップゾーン１２８ｂとを含む。
【００５７】
第１のフィールドストップゾーン１２８ａは、第２の領域６１１から遠方の第１の領域６１９の一部に排他的に形成することも、第２の領域６１１において完全に欠如することも、少なくとも第２の領域６１１の最も外側の第１のゾーン１３１と重なり合うこともあり得る。第２のフィールドストップゾーン１２８ｂは、第２の領域６１１に排他的に形成することも、第１の領域６１９から離間させることも、第１の領域６１９と重なり合うこともあり得る。第１のフィールドストップゾーン１２８ａの平均純不純物ドーズ量は、第２のフィールドストップゾーン１２８ｂの少なくとも２倍（例えば、３または５倍）高い。図４Ａおよび４Ｂのパターン化されたフィールドストップは、図１Ａを参照して説明されるように、第３のゾーン１３３の低減された平均純不純物ドーズ量と組み合わせることができる。
【００５８】
実施形態の効果は、トランジスタセルＴＣおよびダイオードセルＤＣの構造細部から十分に独立している。図５は、トランジスタセルＴＣおよびダイオードセルＤＣの多くの可能な実施形態のうちの１つと組み合わせた低減されたエミッタ効率を有する第１の領域を示す。
【００５９】
図５の半導体素子５００は、トレンチゲートを有するＲＣ−ＩＧＢＴである。ベース領域１２０およびエピタキシャル層１３０の詳細に関しては、以前の図の記述を参照すること。
【００６０】
トランジスタセルＴＣの埋め込まれた電極構造２１０は、第１の表面１０１から半導体本体１００内に向けて延在する。誘電体ライナ２０５は、半導体本体１００の半導体材料から埋め込まれた電極構造２１０を分離する。埋め込まれた電極構造２１０は、規則的なパターンで配列された平行ストライプであり得る。他の実施形態によれば、埋め込まれた電極構造２１０の横断面エリアは、円形、楕円形、卵形、長方形（すなわち、角丸のまたは角丸でない正方形）またはリング形であり得る。例えば、２つまたは３つの埋め込まれた電極構造２１０は、２つまたは３つの同心リングで配列を形成することができ、リングは、円形、楕円形、卵形または長方形（例えば、角丸の正方形）であり得る。
【００６１】
各トランジスタセルＴＣは、２つの近隣の埋め込まれた電極構造２１０間またはリング状の埋め込まれた電極構造２１０内に形成することができる。半導体本体１００は、１つまたは複数のセルアレイにおいて規則的なパターンで配列された多数のほぼ同一のトランジスタセルＴＣを含み得る。各トランジスタセルＴＣでは、第２の導電型のボディゾーン１１５は、２つの近隣の埋め込まれた電極構造２１０間またはリング状の埋め込まれた電極構造２１０内に延在し得る。ボディゾーン１１５は、ドリフトゾーン１２１とのｐｎ接合を形成する。各トランジスタセルＴＣでは、第１の導電型の少なくとも１つの（例えば、２つの）ソースゾーン１１０は、第１の表面１０１から半導体本体１００内に向けて延在し得る。
【００６２】
ボディゾーン１１５は、第２の導電型の少なくとも１つの（例えば、２つの）接触ゾーン１１５ｘを含み得る。接触ゾーン１１５ｘは、ソースゾーン１１０と接触ゾーン１１５ｘの外側のボディゾーン１１５の残りの部分との間に形成され、ソースゾーン１１０に直接隣接する。接触ゾーン１１５ｘの最大純不純物濃度は、接触ゾーン１１５ｘの外側のボディゾーン１１５の残りの部分の最大純不純物濃度よりかなり高い。例えば、接触ゾーン１１５ｘの最大純不純物濃度は、ボディゾーン１１５の残りの部分の最大純不純物濃度の少なくとも１０倍を超える。接触ゾーン１１５ｘは、ボディゾーン１１５の形成に加えて提供される注入プロセスから生じ得、ラッチアップ効果のリスクを低減する。
【００６３】
各ソースゾーン１１０は、接触ゾーン１１５ｘを含んでも含まなくともよいボディゾーン１１５とのｐｎ接合を形成する。ソースゾーン１１０は、誘電体ライナ２０５に直接隣接する。接触ゾーン１１５ｘは、ソースゾーン１１０よりも、半導体本体１００内に向けて深く延在し得る。
【００６４】
トランジスタセルＴＣに直接隣接する埋め込まれた電極構造２１０は、絶縁ゲート電極Ｇａを提供する。絶縁ゲート電極Ｇａに印加される電位は、ボディゾーン１１５のチャネル部分における少数の電荷キャリア分布を制御し、チャネル部分は、ソースゾーン１１０とドリフトゾーン１２１との間の絶縁ゲート電極Ｇａに隣接する。順導通モードで絶縁ゲート電極Ｇａに印加されるゲート電位が事前に定義された閾値電圧を超える場合、第１の導電型の反転チャネルが絶縁ゲート電極Ｇａに沿ってボディゾーン１１５に形成され、オン状態電流がソースゾーン１１０とエミッタ層１３０との間を流れる。他の埋め込まれた電極構造２０１は、補助電極Ｙおよび電界電極Ｆを提供することができる。
【００６５】
トランジスタセルＴＣを通じて、大多数の電荷キャリアは、順導通モードでドリフトゾーン１２１に入る。ボディゾーン１１５または接触ゾーン１１５ｘが前面１０１または接触トレンチに隣接するところでは、ＲＣモードで少数の電荷キャリアをドリフトゾーン１２１に注入する第１のダイオードセルＤＣ１を形成することができる。ボディゾーン１１５は、図１Ａを参照して言及されるように、第１のダイオードセルＤＣ１のダイオードゾーンとして有効である。
【００６６】
半導体本体１００は、少なくとも１つのさらなるダイオードセルＤＣ２および／またはトランジスタセルＴＣとダイオードセルＤＣ１、ＤＣ２との間の少なくとも１つのスペーサ領域を含み得る。各スペーサ領域は、２つの近隣のダイオードセルＤＣ１、ＤＣ２を分離することも、トランジスタセルＴＣとダイオードセルＤＣ１、ＤＣ２との間に形成することもできる。
【００６７】
第２のダイオードセルＤＣ２の各々では、第２の導電型のアノードゾーン１１６は、第１の表面１０１とドリフトゾーン１２１との間の、２つの近隣の埋め込まれた電極構造２１０間またはリング状の埋め込まれた電極構造２１０内に形成される。各アノードゾーン１１６は、ドリフトゾーン１２１とのｐｎ接合を形成する。アノードゾーン１１６は、図１Ａを参照して言及されるように、第２のダイオードセルＤＣ２のダイオードゾーンとして有効である。
【００６８】
各スペーサ領域では、第２の導電型の浮遊ゾーン１１９は、第１の表面１０１から半導体本体１００内に向けて、近隣の埋め込まれた電極構造２１０間またはリング状の埋め込まれた電極構造２１０内に延在し得る。
【００６９】
誘電体層２２０の開口部を通じて延在する接触構造３１５は、前側の電極３１０をトランジスタセルＴＣのソースゾーン１１０、第１のダイオードセルＤＣ１のボディゾーン１１５および第２のダイオードセルＤＣ２のアノードゾーン１１６と電気的に接続する。第１の誘電体構造２２０は、半導体本体１００の浮遊ゾーン１１９および埋め込まれた電極構造２１０から前側の電極３１０を誘電的に絶縁することができる。前側の電極３１０は、エミッタ端子Ｅを形成することも、エミッタ端子Ｅに電気的に接続または結合することもできる。後側の電極３２０は、コレクタ端子Ｃを形成することも、コレクタ端子Ｃに電気的に接続または結合することもできる。
【００７０】
前側の電極３１０および後側の電極３２０の各々は、主成分として、アルミニウム（Ａｌ）、銅（Ｃｕ）、または、アルミニウムもしくは銅の合金（例えば、ＡｌＳｉ、ＡｌＣｕまたはＡｌＳｉＣｕ）からなり得るか、または、それらを含み得る。他の実施形態によれば、後側の電極３２０は、１つ、２つ、３つまたはそれ以上の副層を含み得、各副層は、主成分として、ニッケル（Ｎｉ）、チタニウム（Ｔｉ）、バナジウム（Ｖ）、銀（Ａｇ）、金（Ａｕ）、タングステン（Ｗ）、白金（Ｐｔ）およびパラジウム（Ｐｄ）の少なくとも１つを含む。例えば、副層は、Ｎｉ、Ｔｉ、Ｖ、Ａｇ、Ａｕ、Ｗ、Ｐｔおよび／またはＰｄを含む金属窒化物または金属合金を含み得る。
【００７１】
ゲート電極構造２１０の材料は、高濃度にドープされた多結晶シリコンであり得る。他の実施形態によれば、ゲート電極構造２１０は、金属または金属化合物を含む層を有する層状構造である。
【００７２】
図６Ａ〜６Ｃは、第１の導電型の第１のゾーン、第２の導電型の高濃度にドープされた第２のゾーンおよび第２の導電型のそれほど高濃度にドープされていない第３のゾーンを有するエミッタ層を形成する方法について言及する。図では、第１の導電型はｎ型であり、第２の導電型はｐ型である。ｐ型の第１のゾーンおよびｎ型の第２のゾーンにも同様の考察が適用される。
【００７３】
図６Ａは、半導体基板５００ａについて言及し、半導体基板５００ａは、例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）結晶、炭素ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ガリウムヒ素（ＧａＡｓ）または他の任意のＡＩＩＩＢＶ半導体などの単結晶半導体材料から作られた半導体ウエハであり得る。
【００７４】
半導体基板５００ａは、第１の表面１０１ａと、第１の表面１０１ａに平行な第２の表面１０２ａとを有する半導体部分１００ａを含み得る。半導体部分１００ａは、低濃度にドープされたｎ型ドリフト層１２１ａと、任意選択により、第２の表面１０２ａからドリフト層１２１ａを分離するより高濃度にドープされた台座層１３０ａとを含み得る。
【００７５】
台座層１３０ａは、シリコンインゴットから得られるベース基板であり得、ドリフト層１２１ａは、台座層１３０ａ上にエピタキシによって成長させるエピタキシャル層であり得る。別の実施形態によれば、完全な半導体部分１００ａは、シリコンインゴットから得ることができる。この場合、台座層１３０ａは、第２の表面１０２ａに隣接する半導体部分１００ａの下方部分である。
【００７６】
トランジスタセルＴＣおよびダイオードセルＤＣの部分は、第１の表面１０１ａに沿って配向するように形成することができる。
【００７７】
第１の注入プロセス中、ｐ型不純物４０１は、第２の表面１０２ａを通じて、第２の表面１０２ａに直接隣接する台座層１３０ａの一部に注入される。
【００７８】
図６Ｂは、台座層１３０ａのｎ型不純物を局所的に過補償する第１の不純物４０１によって形成される注入層１３０ｂを示す。台座層１３０ａの残りの部分は、注入層１３０ｂからドリフト層１２１ａを分離するフィールドストップ層１２８ａを形成することができる。
【００７９】
第１のマスク層は、第２の表面１０２ａ上に堆積させ、第１の注入マスク４１０を形成するようにリソグラフィによってパターン化される。第１の注入マスク４１０は、第２の表面１０２ａの第１の領域６１９を完全に被覆する。第２の領域６１１では、第１の注入マスク４１０の開口部は、注入層１３０ｂの部分を露出させる。ｎ型不純物４１１は、注入層１３０ｂに注入される。ｎ型不純物は、第１の注入マスク４１０の開口部によって露出させたセクションにおいて注入層１３０ｂのｐ型不純物を局所的に過補償し、高濃度にｎ＋ドープされた第１のゾーン１３１を形成する。
【００８０】
第２の注入マスク４２０は、少なくとも部分的に図６Ｂの第２の表面１０２ａ上の第１の注入マスク４１０を置き換えるように形成される。例えば、第１の注入マスク４１０を取り除き、第２のマスク層を堆積させ、第２の注入マスク４２０を形成するようにリソグラフィによってパターン化することができる。
【００８１】
図６Ｃは、第１の領域６１９の第２の表面１０２ａの部分および第２の領域６１１の第１のゾーン１３１に割り当てられた第２の表面１０２ａの部分を完全に被覆する第２の注入マスク４２０を示す。第２の注入マスク４２０の開口部は、第１のゾーン１３１間の注入層１３０ｂの部分を露出させる。ｐ型不純物４２１は、第２の注入マスク４２０の開口部を通じて導入され、第２の領域６１１の高濃度にドープされたｐ型の第２のゾーン１３２を形成する。
【００８２】
図６Ａ〜６Ｃの注入の順番は、変更することができる。例えば、ｐ型不純物４０１を注入するステップは、上記で説明される他のステップの後や、他の注入ステップの後に実行されるアニーリングプロセスの後に実行することができる。アニーリングステップは、少なくとも６００℃または少なくとも８００℃の温度に達し得る。
【００８３】
ｐ型不純物４２１のドーズ量がｎ型不純物４１１を過補償することができないほどかなり低い場合、第２の注入マスク４２０は、完全な第２の領域６１１を露出させる場合もある。
【００８４】
半導体基板５００ａは、例示として、図１Ａ〜１Ｂ、２Ａ〜２Ｂ、３Ａ〜３Ｃおよび５を参照して説明されるように、多数の同一の半導体素子５００を得るために切り取るまたは切断することができる。
【００８５】
図７Ａ〜７Ｂは、２回の注入によってパターン化されたエミッタ層を形成する方法について言及する。
【００８６】
図６Ａの半導体基板５００ａから開始し、図６Ｂを参照して説明されるような第１の注入マスク４１０を使用することで、ｎ型不純物４１１は、第１の注入マスク４１０の開口部を通じて注入され、図７Ａに示されるようなｎ型の第１のゾーン１３１を形成する。
【００８７】
第１の注入マスク４１０は、第１の領域６１９の第１の開口部と、第２の領域６１１の第１のゾーン１３１間の台座層１３０ａの部分を露出させる第２の開口部とを有する第２の注入マスク４２０と置き換えることができる。第１の領域６１９の第１の開口部は、第２の領域６１１の第２の開口部より低い面積比を有する。例えば、第１の開口部は、第２の開口部より小さなもの（例えば、狭いもの）でも、薄いものでも、小さくかつ薄いものでもあり得る。ｐ型不純物４２１は、第２の注入マスク４２０の第１および第２の開口部を通じて台座層１３０ａに導入される。
【００８８】
図７Ｂは、第２の領域６１１の第１のゾーン１３１と、第１の領域６１９の低濃度にドープされたセクションおよびより高濃度にドープされたセクションを有する連続したｐ型の第３のゾーン１３３との間に形成された高濃度にドープされたｐ型の第２のゾーン１３２を示す。注入の順番は、変更することができる。
【００８９】
図８Ａは、半導体素子を製造する方法を示す。第１の注入マスクが半導体基板の後面上に形成され、第１の注入マスクは、第１の領域において開口部を欠如し、かつ、第１の領域の外側に開口部を含む（５０２）。第１の導電型の不純物が、第１の注入マスクを通じて、後面に直接隣接する半導体基板の台座層に注入され、第１の導電型の第１のゾーンを台座層に形成する（５０４）。第２の注入マスクが後面上に形成され、第１の領域では、第２の注入マスクの開口部の面積比は、第１の領域の外側より低い（５０６）。相補的な第２の導電型の不純物が、第２の注入マスクを通じて台座層に注入され、第１のゾーンを分離する第２の導電型の第２のゾーンを台座層の第１の領域の外側に形成し、第２の導電型の連続した第３のゾーンを第１の領域に形成し、第３のゾーンは、第２のゾーンより低い平均注入ドーズ量を有する（５０８）。
【００９０】
図８Ｂは、半導体素子を製造する別の方法を示す。第１の注入マスクが半導体基板の後面上に形成され、第１の注入マスクは、第１の領域において開口部を欠如し、かつ、第１の領域の外側の第２の領域に開口部を含む（５１２）。第１の導電型の不純物が、第１の注入マスクを通じて、後面に直接隣接する半導体基板の台座層に注入され、第１の導電型の第１のゾーンを台座層に形成する（５１４）。第１の領域において開口部を欠如する第２の注入マスクが後面上に形成される（５１６）。相補的な第２の導電型の不純物が、第２の注入マスクを通じて台座層に注入され、第１のゾーンを分離する第２の導電型の第２のゾーンを第２の領域の内側に形成する（５１８）。第２の導電型の不純物が、第１の領域と第２の領域の両方において後面を露出した状態で注入される（５２０）。アニーリングプロセスは、相補的な第２の導電型の不純物を、第２の注入マスクを通じて台座層に注入し、第１のゾーンを分離する第２の導電型の第２のゾーンを第２の領域の内側に形成するステップの後、かつ、第２の導電型の不純物を、第１および第２の領域において後面を露出した状態で注入するステップの前に実行することができる。
【００９１】
本明細書では、特定の実施形態について示し、説明してきたが、当業者であれば、本発明の範囲から逸脱することなく、示され、説明される特定の実施形態に対して様々な代替のおよび／または均等の実装形態を代用できることが理解されよう。本出願は、本明細書で論じられる特定の実施形態のいかなる適合形態または変形形態も包含することが意図される。したがって、本発明は、特許請求の範囲およびその均等物によってのみ限定されることが意図される。
【符号の説明】
【００９２】
１００  半導体本体
１００ａ  半導体部分
１０１  前面
１０１ａ  第１の表面
１０２  後面
１０２ａ  第２の表面
１１０  ソースゾーン
１１５  ボディゾーン
１１５ｘ  接触ゾーン
１１６  アノードゾーン
１１９  浮遊ゾーン
１２０  ベース領域
１２１  ドリフトゾーン
１２１ａ  ドリフト層
１２８  フィールドストップ層
１２８ａ  第１のフィールドストップゾーン
１２８ｂ  第２のフィールドストップゾーン
１２９  スペーサ層
１３０  エミッタ層
１３０ａ  台座層
１３０ｂ  注入層
１３１  第１のゾーン
１３２  第２のゾーン
１３３  第３のゾーン
１３３ａ  第１のゾーンセクション
１３３ｂ  第２のゾーンセクション
２０１  電極構造
２０５  誘電体ライナ
２１０  埋め込まれた電極構造
２２０  誘電体層
３１０  前側の電極
３１５  接触構造
３２０  後側の電極
４０１  ｐ型不純物
４１０  第１の注入マスク
４１１  ｎ型不純物
４２０  第２の注入マスク
４２１  ｐ型不純物
５００  半導体素子
５００ａ  半導体基板
５０２〜５０８  半導体素子を製造する方法のステップ
５１２〜５２０  半導体素子を製造する別の方法のステップ
６１０  アクティブエリア
６１１  第２の領域
６１９  第１の領域
Ｃ  コレクタ端子
ＤＣ  ダイオードセル
ＤＣ１  第１のダイオードセル
ＤＣ２  第２のダイオードセル
Ｅ  エミッタ端子
Ｆ  電界電極
Ｇ  ゲート端子
Ｇａ  絶縁ゲート電極
ＴＣ  トランジスタセル
Ｙ  補助電極
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【外国語明細書】
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2015156489000002.pdf
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