(57)【要約】【課題】  効率が改善されたＤＣ−ＤＣコンバータ及びＤＣ−ＤＣコンバータの制御方法を提供する。【解決手段】  ＤＣ−ＤＣコンバータは、スイッチング素子のオンオフ制御により、インダクタ、第１キャパシタ、及び第２キャパシタの接続形態が、第１及び第２キャパシタが充電されるように、インダクタ、第１キャパシタ、及び第２キャパシタが直列接続された第１形態と、第１及び第２キャパシタが放電するように、インダクタ、第１キャパシタ、及び第２キャパシタが並列接続された第２形態との間で交互に切り替えられ、第１形態から第２形態に切り替える前、インダクタの両端が、第１キャパシタ及び第２キャパシタを介してそれぞれ基準電位に接続された第３形態とされ、第１及び第２キャパシタの電圧の差が所定値以下となったとき、インダクタの両端間が短絡される。【選択図】図８
2015047017.tif 000002
【特許請求の範囲】
【請求項１】
インダクタと、
第１キャパシタ及び第２キャパシタと、
前記インダクタ、前記第１キャパシタ、及び前記第２キャパシタに接続された複数のスイッチング素子と、
前記インダクタ、前記第１キャパシタ、及び前記第２キャパシタの接続形態が、前記第１キャパシタ及び前記第２キャパシタが充電されるように、前記インダクタ、前記第１キャパシタ、及び前記第２キャパシタが直列接続された第１形態と、前記第１キャパシタ及び前記第２キャパシタが放電するように、前記インダクタ、前記第１キャパシタ、及び前記第２キャパシタが並列接続された第２形態との間で交互に切り替わるように、前記複数のスイッチング素子をオンオフ制御する制御部と、
前記第１キャパシタ及び前記第２キャパシタの各々の両端間の電圧の差を検出する検出回路とを有し、
前記制御部は、前記接続形態が、前記第１形態から前記第２形態に切り替わる前、前記インダクタの両端が、前記第１キャパシタ及び前記第２キャパシタを介してそれぞれ基準電位に接続された第３形態となり、前記第３形態において、前記検出回路が検出した電圧の差が所定値以下となったとき、前記インダクタの両端間が短絡されるように、前記複数のスイッチング素子をオンオフ制御することを特徴とするＤＣ−ＤＣコンバータ。
【請求項２】
前記インダクタの第１端子及び前記第２キャパシタの第１端子は、外部負荷に接続され、
前記第２キャパシタの第２端子は、基準電位に接続され、
前記複数のスイッチング素子は、
一端子が、外部電源に接続され、他端子が、前記第１キャパシタの第１端子に接続された第１スイッチング素子と、
一端子が、前記第１キャパシタの第１端子に接続され、他端子が、前記インダクタの第２端子に接続された第２スイッチング素子と、
一端子が、前記インダクタの第２端子に接続され、他端子が、前記第１キャパシタの第２端子に接続された第３スイッチング素子と、
一端子が、前記第１キャパシタの第２端子に接続され、他端子が、基準電位に接続された第４スイッチング素子と、
一端子が、前記第１キャパシタの第１端子に接続され、他端子が、前記インダクタの第１端子に接続された第５スイッチング素子とを含み、
前記制御部は、
前記第１形態において、前記第１スイッチング素子及び前記第３スイッチング素子をオン状態とし、前記第２スイッチング素子、前記第４スイッチング素子、及び前記第５スイッチング素子をオフ状態とし、
前記第２形態において、前記第１スイッチング素子及び前記第２スイッチング素子をオフ状態とし、前記第３スイッチング素子、前記第４スイッチング素子、及び前記第５スイッチング素子をオン状態とし、
前記第３形態において、前記第２スイッチング素子及び前記第４スイッチング素子をオン状態とし、前記第１スイッチング素子、前記第３スイッチング素子、及び前記第５スイッチング素子をオフ状態とし、
前記第３形態において、前記検出回路が検出した電圧の差が所定値以下となったとき、前記第５スイッチング素子がオン状態となることにより、前記インダクタの両端間が短絡されることを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
【請求項３】
前記制御部は、前記接続形態を前記第２形態から前記第１形態に切り替えるとき、前記第５スイッチング素子をオフ状態とした後、前記第１スイッチング素子をオン状態とし、前記第４スイッチング素子をオフ状態とすることを特徴とする請求項２に記載のＤＣ−ＤＣコンバータ。
【請求項４】
前記制御部は、前記接続形態を前記第１形態から前記第３形態に切り替わるとき、前記第１スイッチング素子をオフ状態とし、前記第４スイッチング素子がオン状態とした後、前記第３スイッチング素子をオフ状態とし、前記第２スイッチング素子をオン状態とすることを特徴とする請求項２または３に記載のＤＣ−ＤＣコンバータ。
【請求項５】
前記複数のスイッチング素子のオンオフ制御が開始されるまで、前記複数のスイッチング素子に印加される入力電圧を分圧する分圧回路を、さらに有することを特徴とする請求項１乃至４の何れかに記載のＤＣ−ＤＣコンバータ。
【請求項６】
インダクタと、第１キャパシタと、第２キャパシタとを有するＤＣ−ＤＣコンバータの制御方法において、
前記インダクタ、前記第１キャパシタ、及び前記第２キャパシタの接続形態を、前記第１キャパシタ及び前記第２キャパシタが充電されるように、前記インダクタ、前記第１キャパシタ、及び前記第２キャパシタが直列接続された第１形態と、前記第１キャパシタ及び前記第２キャパシタが放電するように、前記インダクタ、前記第１キャパシタ、及び前記第２キャパシタが並列接続された第２形態との間で交互に切り替え、
前記接続形態を、前記第１形態から前記第２形態に切り替える前、前記インダクタの両端が、前記第１キャパシタ及び前記第２キャパシタを介してそれぞれ基準電位に接続された第３形態とし、
前記第３形態において、前記第１キャパシタ及び前記第２キャパシタの各々の両端間の電圧の差が所定値以下となったとき、前記インダクタの両端間を短絡することを特徴とするＤＣ−ＤＣコンバータの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本件は、ＤＣ−ＤＣコンバータ及びＤＣ−ＤＣコンバータの制御方法に関する。
【背景技術】
【０００２】
コンピュータなどの各種の電子機器は、駆動電圧を供給するスイッチング電源を備える。ＤＣ−ＤＣコンバータは、スイッチング電源などに用いられ、トランジスタなどのスイッチング動作によりコンデンサを充放電し、入力電圧を所定の電圧に変換する。
【０００３】
ＤＣ−ＤＣコンバータに関し、例えば特許文献１には、過電流保護手段を備える電子装置が開示されている。特許文献２には、ＤＣ変圧器を備える無損失スイッチング変換器が開示されている。また、特許文献３には、電源回路などに用いられるチャージポンプ回路が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−３２０３７７号公報
【特許文献２】特表２００３−５２９３１１号公報
【特許文献３】特開２００２−８４７３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＤＣ−ＤＣコンバータは、コイル及びコンデンサなどの電子部品を含む。電子部品のうち、例えばコイルなどの大型部品は、実装スペースの都合上、電源回路のＩＣ（Integrated Circuit）の内部に含めることが難しい。このため、ＤＣ−ＤＣコンバータは、出力電圧のリップル（ノイズ）の基準を維持しつつ、コイル及びコンデンサなどの小型化が望まれる。
【０００６】
ＤＣ−ＤＣコンバータのスイッチング動作の周波数の自乗は、１／ＬＣ（Ｌ：コイルのインダクタンス、Ｃ：コンデンサのキャパシタンス）に比例する。このため、スイッチング動作の周波数を高めれば、コイル及びコンデンサの小型化が可能である。
【０００７】
しかし、スイッチング動作の周波数を高めれば、コンデンサの充放電動作に伴う電力損失も増加するため、変換効率の低下が問題となる。
【０００８】
そこで本件は上記の課題に鑑みてなされたものであり、変換効率が改善されたＤＣ−ＤＣコンバータ及びＤＣ−ＤＣコンバータの制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本明細書に記載のＤＣ−ＤＣコンバータは、インダクタと、第１キャパシタ及び第２キャパシタと、前記インダクタ、前記第１キャパシタ、及び前記第２キャパシタに接続された複数のスイッチング素子と、前記インダクタ、前記第１キャパシタ、及び前記第２キャパシタの接続形態が、前記第１キャパシタ及び前記第２キャパシタが充電されるように、前記インダクタ、前記第１キャパシタ、及び前記第２キャパシタが直列接続された第１形態と、前記第１キャパシタ及び前記第２キャパシタが放電するように、前記インダクタ、前記第１キャパシタ、及び前記第２キャパシタが並列接続された第２形態との間で交互に切り替わるように、前記複数のスイッチング素子をオンオフ制御する制御部と、前記第１キャパシタ及び前記第２キャパシタの各々の両端間の電圧の差を検出する検出回路とを有し、前記制御部は、前記接続形態が、前記第１形態から前記第２形態に切り替わる前、前記インダクタの両端が、前記第１キャパシタ及び前記第２キャパシタを介してそれぞれ基準電位に接続された第３形態となり、前記第３形態において、前記検出回路が検出した電圧の差が所定値以下となったとき、前記インダクタの両端間が短絡されるように、前記複数のスイッチング素子をオンオフ制御する。
【００１０】
本明細書に記載のＤＣ−ＤＣコンバータの制御方法は、インダクタと、第１キャパシタと、第２キャパシタとを有するＤＣ−ＤＣコンバータの制御方法において、前記インダクタ、前記第１キャパシタ、及び前記第２キャパシタの接続形態を、前記第１キャパシタ及び前記第２キャパシタが充電されるように、前記インダクタ、前記第１キャパシタ、及び前記第２キャパシタが直列接続された第１形態と、前記第１キャパシタ及び前記第２キャパシタが放電するように、前記インダクタ、前記第１キャパシタ、及び前記第２キャパシタが並列接続された第２形態との間で交互に切り替え、前記接続形態を、前記第１形態から前記第２形態に切り替える前、前記インダクタの両端が、前記第１キャパシタ及び前記第２キャパシタを介してそれぞれ基準電位に接続された第３形態とし、前記第３形態において、前記第１キャパシタ及び前記第２キャパシタの各々の両端間の電圧の差が所定値以下となったとき、前記インダクタの両端間を短絡する方法である。
【発明の効果】
【００１１】
本明細書に記載のＤＣ−ＤＣコンバータ及びＤＣ−ＤＣコンバータの制御方法は、変換効率を改善することができるという効果を奏する。
【図面の簡単な説明】
【００１２】
【図１】第１比較例に係るＤＣ−ＤＣコンバータの回路構成を示す回路図である。
【図２】第２比較例に係るＤＣ−ＤＣコンバータの回路構成を示す回路図である。
【図３】第３比較例に係るＤＣ−ＤＣコンバータ及び制御回路の回路構成を示す回路図である。
【図４】第３比較例に係るＤＣ−ＤＣコンバータの等価回路を示す回路図である。
【図５】デューティー比が０．２である場合における、第３比較例に係るＤＣ−ＤＣコンバータの電流及び電圧のシミュレーション結果を示すグラフである。
【図６】デューティー比が０．５である場合における、第３比較例に係るＤＣ−ＤＣコンバータの電流及び電圧のシミュレーション結果を示すグラフである。
【図７】第１〜第３比較例に関する性能の良否を示す表である。
【図８】実施例に係るＤＣ−ＤＣコンバータ及び制御回路の回路構成を示す回路図である。
【図９】制御回路によるスイッチング素子のオンオフ制御及びインダクタ電流を示す図である。
【図１０】動作モードφ１におけるＤＣ−ＤＣコンバータの回路及び等価回路を示す回路図である。
【図１１】動作モードφ２におけるＤＣ−ＤＣコンバータの回路及び等価回路を示す回路図である。
【図１２】動作モードφ３におけるＤＣ−ＤＣコンバータの回路及び等価回路を示す回路図である。
【図１３】動作モードφ４におけるＤＣ−ＤＣコンバータの回路及び等価回路を示す回路図である。
【図１４】動作モードφ１ｓにおけるＤＣ−ＤＣコンバータの回路及び等価回路を示す回路図である。
【図１５】動作モードφ４ｓにおけるＤＣ−ＤＣコンバータの回路及び等価回路を示す回路図である。
【図１６】実施例に係るＤＣ−ＤＣコンバータの電流及び電圧のシミュレーション結果を示すグラフである。
【図１７】他の実施例に係るＤＣ−ＤＣコンバータの回路を示す回路図である。
【図１８】保護回路が有る場合と保護回路が無い場合とにおけるスイッチング素子の印加電圧の変化を示すグラフである。
【図１９】第１〜第３比較例及び実施例に関する性能の良否を示す表である。
【発明を実施するための形態】
【００１３】
（第１比較例）
図１は、第１比較例に係るＤＣ−ＤＣコンバータの回路構成を示す回路図である。このＤＣ−ＤＣコンバータ８は、ＬＣ型降圧コンバータなどと呼ばれる。
【００１４】
ＤＣ−ＤＣコンバータ８は、第１インバータＩＮＶ１と、第２インバータＩＮＶ２と、第１スイッチング素子ＳＷ１と、第２スイッチング素子ＳＷ２と、インダクタＬと、キャパシタＣａとを含む。ＤＣ−ＤＣコンバータ８は、入力電源Ｅ及び負荷ＬＤと接続され、入力電源Ｅが出力する入力電圧Ｖｉｎを、入力電圧Ｖｉｎより低い出力電圧Ｖｏｕｔに変換して、負荷ＬＤに出力する。
【００１５】
ＤＣ−ＤＣコンバータ８は、第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２をオンオフ制御されることにより、入力電圧Ｖｉｎを出力電圧Ｖｏｕｔに変換する。第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２は、例えばＦＥＴ（Field Effect Transistor）であり、オン抵抗Ｒｏｎ及びゲート容量Ｃｇを有する。なお、図１において、オン抵抗Ｒｏｎ及びゲート容量Ｃｇは、説明の便宜上、第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２から独立して示されている。
【００１６】
第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２は、各々の一端子において互いに直列接続され、第１スイッチング素子ＳＷ１の他端子は、入力電源Ｅの正端子（＋端子）と接続され、第２スイッチング素子ＳＷ２の他端子は、接地されている。第１インバータＩＮＶ１及び第２インバータＩＮＶ２は、第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２の制御端子（例えばゲート端子）にそれぞれ接続されている。
【００１７】
第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２は、第１インバータＩＮＶ１及び第２インバータＩＮＶ２を介して制御端子に入力される制御信号Ｓ１，Ｓ２に従って、それぞれオンオフ制御される。より具体的には、第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２は、交互にオンオフされる。
【００１８】
インダクタＬは、一端が、第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２の間のノードＮに接続され、他端が、キャパシタＣａの一端に接続されている。キャパシタＣａの他端は、基準電位（ＧＮＤ）に接続されている。
【００１９】
キャパシタＣａは、負荷ＬＤに並列接続されている。キャパシタＣａは、第１スイッチング素子ＳＷ１がオン状態であり、第２スイッチング素子ＳＷ２がオフ状態のときに充電され、第１スイッチング素子ＳＷ１がオフ状態であり、第２スイッチング素子ＳＷ２がオン状態のときに放電する。また、インダクタＬは、第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２のオンオフにより、電磁誘導を起こす。これにより、出力電圧Ｖｏｕｔが、負荷ＬＤに出力される。
【００２０】
このＤＣ−ＤＣコンバータ８は、抵抗を用いないので、重負荷時（インダクタＬに流れる電流の電流値が大きいとき）の効率が高い。また、このＤＣ−ＤＣコンバータ８は、第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２を駆動する制御信号Ｓ１，Ｓ２（ＰＷＭ信号）のデューティー比の調整により、出力電圧Ｖｏｕｔの入力電圧Ｖｉｎに対する比（Ｖｏｕｔ／Ｖｉｎ）を調整できる。
【００２１】
しかし、第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２は、それぞれ、オフ状態のとき、入力電圧Ｖｉｎが、端子間（例えばソース端子とドレイン端子の間）に印加される。ここで、第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２は、オン抵抗Ｒｏｎ及びゲート容量Ｃｇを有するため、例えばＣｇ×Ｖｉｎ２の電力損失が発生する。なお、オフ状態のスイッチング素子に印加される電圧を、以降の説明において「ストレス電圧」と表記する。
【００２２】
ＤＣ−ＤＣコンバータ８において、スイッチング素子ＳＷ１，ＳＷ２としてトランジスタを用いた場合、電力損失に影響するパラメータとしては、トランジスタのオン抵抗Ｒｏｎ及びゲート容量Ｃｇが挙げられる。このため、微細なトランジスタを使用すれば、ＤＣ−ＤＣコンバータの電力損失が低減されるが、ゲート酸化膜の膜厚が薄くなるので、耐圧性能が劣化する。つまり、トランジスタの耐圧性能及び電力損失は、トレードオフの関係にある。
【００２３】
また、入力電圧Ｖｉｎは、設計仕様として決定される値であるので、低減することはできない。したがって、電力損失を低減するため、ストレス電圧が低減されたＤＣ−ＤＣコンバータが望ましい。
【００２４】
（第２比較例）
図２は、第２比較例に係るＤＣ−ＤＣコンバータの回路構成を示す回路図である。ＤＣ−ＤＣコンバータ７は、スイッチトキャパシタ型降圧ＤＣ−ＤＣコンバータなどと呼ばれる。ＤＣ−ＤＣコンバータ７は、入力電源Ｅ及び負荷ＬＤと接続され、入力電源Ｅが出力する入力電圧Ｖｉｎを、入力電圧Ｖｉｎより低い出力電圧Ｖｏｕｔに変換して、負荷ＬＤに出力する。
【００２５】
ＤＣ−ＤＣコンバータ７は、第１〜第４スイッチング素子ＳＷ１〜ＳＷ４と、第１キャパシタＣｂと、第２キャパシタＣａとを含む。第１〜第４スイッチング素子ＳＷ１〜ＳＷ４は、例えばＦＥＴであり、互いに直列接続されている。第１スイッチング素子ＳＷ１は、一端子が入力電源Ｅの正端子に接続され、他端子が第２スイッチング素子ＳＷ２の一端子に接続されている。第４スイッチング素子ＳＷ４は、一端子が第３スイッチング素子ＳＷ３の一端子に接続され、他端子が入力電源Ｅの負端子（−端子、つまりＧＮＤ）に接続されている。
【００２６】
第１キャパシタＣｂは、一端が、第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２の間のノードＮ１に接続され、他端が、第３スイッチング素子ＳＷ３及び第４スイッチング素子ＳＷ４の間のノードＮ３に接続されている。第２キャパシタＣａは、負荷ＬＤに並列接続され、一端が、第２スイッチング素子ＳＷ２及び第３スイッチング素子ＳＷ３の間のノードＮ２に接続され、他端が、基準電位（ＧＮＤ）に接続されている。
【００２７】
第１スイッチング素子ＳＷ１及び第３スイッチング素子ＳＷ３は、制御端子に入力される制御信号Ｓ１によりオンオフ制御され、第２スイッチング素子ＳＷ２及び第４スイッチング素子ＳＷ４は、制御端子に入力される制御信号Ｓ２によりオンオフ制御される。制御信号Ｓ１，Ｓ２は、周期的に切り替えられる２つの動作モードφ１，φ２において、互いに異なるレベルを示す。
【００２８】
一方の動作モードφ１において、第１スイッチング素子ＳＷ１及び第３スイッチング素子ＳＷ３は、オン状態となり、第２スイッチング素子ＳＷ２及び第４スイッチング素子ＳＷ４は、オフ状態となる。他方の動作モードφ２において、第１スイッチング素子ＳＷ１及び第３スイッチング素子ＳＷ３は、オフ状態となり、第２スイッチング素子ＳＷ２及び第４スイッチング素子ＳＷ４は、オン状態となる。
【００２９】
したがって、動作モードφ１において、第１キャパシタＣｂ及び第２キャパシタＣａは、直列接続されて、入力電源Ｅにより充電される。また、動作モードφ２において、第１キャパシタＣｂ及び第２キャパシタＣａは、並列接続されて、放電する。
【００３０】
このため、第１キャパシタＣｂ及び第２キャパシタＣａの両端間電圧は、それぞれ、０．５×Ｖｉｎであるので、第１〜第４スイッチング素子ＳＷ１〜ＳＷ４のストレス電圧も、０．５×Ｖｉｎである。したがって、電力損失は、ゲート容量をＣｇとすると、Ｃｇ×（０．５×Ｖｉｎ）２となる。このため、電力損失は、ゲート容量Ｃｇが第１比較例と同一である場合、第１比較例より低くなる。よって、第２比較例では、第１〜第４スイッチング素子ＳＷ１〜ＳＷ４として、微細なトランジスタを用いることが可能であるので、ＤＣ−ＤＣコンバータ７の効率は向上する。
【００３１】
しかし、このＤＣ−ＤＣコンバータ７において、Ｖｏｕｔ／Ｖｉｎが０．５に維持されるため、第１比較例とは異なり、デューティー比によるＶｏｕｔ／Ｖｉｎの調整ができない。また、第１キャパシタＣｂ及び第２キャパシタＣａの容量値を、それぞれＣａ，Ｃｂとすると、動作モードφ２において生ずる電力損失を低減するため、現実的には、Ｃａ＝Ｃｂというパラメータしか選択されない。さらに、動作モードφ２において、第１キャパシタＣｂが電流を引き込むため、原理的に重負荷時の効率は低下する。
【００３２】
（第３比較例）
図３は、第３比較例に係るＤＣ−ＤＣコンバータ及び制御回路の回路構成を示す回路図である。ＤＣ−ＤＣコンバータ９１は、第１スイッチング素子ＳＷ１と、第２スイッチング素子ＳＷ２と、第３スイッチング素子ＳＷ３と、インダクタンスＬと、第１キャパシタＣｂと、第２キャパシタＣａとを含む。ＤＣ−ＤＣコンバータは、入力電源Ｅ及び負荷ＬＤと接続され、入力電源Ｅが出力する入力電圧Ｖｉｎを、入力電圧Ｖｉｎより低い出力電圧Ｖｏｕｔに変換して、負荷ＬＤに出力する。
【００３３】
第１〜第３スイッチング素子ＳＷ１〜ＳＷ３は、例えばＦＥＴである。なお、第３スイッチング素子は、ダイオードであってもよい。
【００３４】
第１スイッチング素子ＳＷ１は、一端子が、入力電源Ｅの正端子に接続され、他端子が、第１キャパシタＣｂの一端及び第２スイッチング素子ＳＷ２の一端子に接続されている。インダクタＬは、一端が、出力端子Ｎ３、第２スイッチング素子ＳＷ２の一端子、及び第２キャパシタＣａの一端に接続され、他端が、第１キャパシタＣｂの他端及び第３スイッチング素子ＳＷ３の一端子に接続されている。第２キャパシタＣａの他端及び第３スイッチング素子ＳＷ３の他端子は、基準電位（ＧＮＤ）に接続されている。第２キャパシタＣａは、負荷ＬＤと並列接続されている。
【００３５】
第１スイッチング素子ＳＷ１は、制御回路９０から制御端子に入力される制御信号Ｓ１に基づいてオンオフ制御される。また、第２スイッチング素子ＳＷ２及び第３スイッチング素子ＳＷ３は、制御回路９０から制御端子に入力される制御信号Ｓ２に基づいてオンオフ制御される。制御信号Ｓ１，Ｓ２は、交互に切り替わる２つの動作モードφ１，φ２において、互いに異なるレベルを示す。
【００３６】
一方の動作モードφ１において、第１スイッチング素子ＳＷ１は、オン状態となり、第２スイッチング素子ＳＷ２及び第３スイッチング素子ＳＷ３は、オフ状態となる。他方の動作モードφ２において、第１スイッチング素子ＳＷ１は、オフ状態となり、第２スイッチング素子ＳＷ２及び第３スイッチング素子ＳＷ３は、オン状態となる。
【００３７】
第１〜第３スイッチング素子ＳＷ１〜ＳＷ３は、制御回路９０によりオンオフ制御される。制御回路９０は、参照電源Ｅｒと、誤差増幅器９００と、三角波生成器９０１と、コンパレータ９０２と、インバータ９０３とを有する。
【００３８】
誤差増幅器９００は、ＤＣ−ＤＣコンバータ９１の出力電圧Ｖｏｕｔと、参照電源Ｅｒが出力する参照電圧Ｖｒｅｆとの電圧差を増幅して、コンパレータ９０２に出力する。コンパレータ９０２は、三角波生成器９０１から入力される三角波と、誤差増幅器９００から入力される電圧差を比較し、比較結果に基づいて制御信号Ｓ２を生成し、ＤＣ−ＤＣコンバータ９１に出力する。制御信号Ｓ２は、出力電圧Ｖｏｕｔのフィードバックにより、ハイレベル及びローレベルを繰り返すように生成される。
【００３９】
また、インバータ９０３は、制御信号Ｓ２の論理反転を行うことにより制御信号Ｓ１を生成して、ＤＣ−ＤＣコンバータ９１に出力する。制御信号Ｓ１は、第１スイッチング素子ＳＷ１の制御端子に入力され、制御信号Ｓ２は、第２スイッチング素子ＳＷ２及び第３スイッチング素子ＳＷ３の制御端子に入力される。
【００４０】
図４は、第３比較例に係るＤＣ−ＤＣコンバータ９１の等価回路を示す回路図である。図４（ａ）は、動作モードφ１の場合の等価回路を示し、図４（ｂ）は、動作モードφ２の場合の等価回路を示す。
【００４１】
動作モードφ１において、インダクタンスＬ、第１キャパシタＣｂ、及び第２キャパシタＣａは、直列接続され、第１キャパシタＣｂ及び第２キャパシタＣａは、入力電源Ｅにより充電される。動作モードφ２において、インダクタンスＬ、第１キャパシタＣｂ、及び第２キャパシタＣａは、並列接続され、第１キャパシタＣｂ及び第２キャパシタＣａは、放電する。
【００４２】
このＤＣ−ＤＣコンバータ９１は、制御信号Ｓ１，Ｓ２のデューティー比によりＶｏｕｔ／Ｖｉｎを調整できる。以下に、Ｖｏｕｔ／Ｖｉｎの導出過程を述べる。
【００４３】
インダクタＬのインダクタンスをＬとし、インダクタＬの両端子間電圧をＶとすると、電圧Ｖは、インダクタ電流ＩＬの時間変化Δｉ／Δｔにより、以下の式（１）で表される。
【００４４】
Ｖ＝Ｌ・Δｉ／Δｔ       （１）
【００４５】
したがって、以下の式（２）が成立する。
【００４６】
Δｉ＝（Ｖ／Ｌ）・Δｔ       （２）
【００４７】
ＤＣ−ＤＣコンバータ９１の動作の１周期をＴｐとすると、インダクタ電流ＩＬの増加期間（動作モードφ１の期間）はＴｐ・Ｄｕｔｙであり、インダクタ電流ＩＬの減少期間（動作モードφ２の期間）はＴｐ・（１−Ｄｕｔｙ）である。ここで、Ｄｕｔｙは、デューティー比とする。
【００４８】
また、１周期内において、動作モードφ１におけるインダクタ電流ＩＬの増加量を、Δｉｒｉｓｅとし、このときのインダクタＬに印加される電圧をＶｒｉｓｅとする。動作モードφ２におけるインダクタ電流ＩＬの減少量を、Δｉｆａｌｌとし、このときのインダクタＬに印加される電圧をＶｆａｌｌとする。この場合、式（２）に基づき、以下の式（３）、（４）が成立する。
【００４９】
Δｉｒｉｓｅ＝（Ｖｒｉｓｅ・Ｔｐ／Ｌ）・Ｄｕｔｙ    （３）
Δｉｆａｌｌ＝（Ｖｆａｌｌ・Ｔｐ／Ｌ）・（１−Ｄｕｔｙ）   （４）
【００５０】
ここで、スイッチング周波数をｆｓｗとすると、周期Ｔｐは、１／ｆｓｗであるので、式（３）、（４）に基づいて、以下の式（５）、（６）が成立する。
【００５１】
Δｉｒｉｓｅ＝｛Ｖｒｉｓｅ／（Ｌ・ｆｓｗ）｝・Ｄｕｔｙ    （５）
Δｉｆａｌｌ＝｛Ｖｆａｌｌ／（Ｌ・ｆｓｗ）｝・（１−Ｄｕｔｙ）   （６）
【００５２】
ここで、電圧Ｖｒｉｓｅ，Ｖｆａｌｌは、図４に示された等価回路に基づき、以下の式（７）、（８）により表される。
【００５３】
Ｖｒｉｓｅ＝Ｖｉｎ−２Ｖｏｕｔ      （７）
Ｖｆａｌｌ＝Ｖｏｕｔ       （８）
【００５４】
また、１周期において、電流の増加量Δｉｒｉｓｅ及び減少量、Δｉｆａｌｌは等しいので（リップル電流の平衡点の条件）、式（５）〜（８）より、以下の式（９）が得られる。
【００５５】
（Ｖｉｎ−２Ｖｏｕｔ）／（Ｌ・ｆｓｗ）・Ｄｕｔｙ＝Ｖｏｕｔ／（Ｌ・ｆｓｗ）・（１−Ｄｕｔｙ）        （９）
【００５６】
したがって、Ｖｏｕｔ／Ｖｉｎは、以下の式（１０）により表される。
【００５７】
Ｖｏｕｔ／Ｖｉｎ＝Ｄｕｔｙ／（１＋Ｄｕｔｙ）    （１０）
【００５８】
よって、Ｖｏｕｔ／Ｖｉｎは、デューティー比Ｄｕｔｙにより制御可能である。
【００５９】
また、第１〜第３スイッチング素子ＳＷ１〜ＳＷ３の各ストレス電圧Ｖｓｗ１〜Ｖｓｗ３は、図４に基づいて、以下の式（１１）〜（１３）により表される。
【００６０】
Ｖｓｗ１＝Ｖｉｎ−Ｖｍｉｄ＝Ｖｉｎ−Ｖｏｕｔ    （１１）
Ｖｓｗ２＝Ｖｍｉｄ−Ｖｏｕｔ＝（Ｖｉｎ−２Ｖｏｕｔ）＋Ｖｏｕｔ＝Ｖｉｎ−Ｖｏｕｔ         （１２）
Ｖｓｗ３＝Ｖｌｘ−０＝（Ｖｉｎ−２Ｖｏｕｔ）＋Ｖｏｕｔ＝Ｖｉｎ−Ｖｏｕｔ          （１３）
【００６１】
ここで、Ｖｍｉｄは、図３に示されるように、第１スイッチング素子ＳＷ１及び第１キャパシタＣｂの間のノードＮ１の電位であり、Ｖｌｘは、第１キャパシタＣｂ及び第３スイッチング素子ＳＷ３の間のノードＮ２の電位である。
【００６２】
このように、ストレス電圧Ｖｓｗ１〜Ｖｓｗ３は、入力電圧Ｖｉｎより小さいため、第３比較例のＤＣ−ＤＣコンバータ９１は、第１〜第３スイッチング素子ＳＷ１〜ＳＷ３として、微細なトランジスタを用いることができる。
【００６３】
このＤＣ−ＤＣコンバータ９１は、動作モードφ１から動作モードφ２に移行する直前、第１キャパシタＣｂの両端間電圧Ｖｃｂ及び第２キャパシタＣａの両端間電圧Ｖｃａが等しくない。このため、ノードＮ１の電位Ｖｍｉｄが出力電圧Ｖｏｕｔと同電位になった瞬間、入力電源Ｅ側に電流が流れることにより電力損失が生ずる。
【００６４】
動作モードφ２になったとき、第１キャパシタＣｂ及び第２キャパシタＣａにおいて、放電により両端間電圧Ｖｃｂ，Ｖｃａが減少する。このとき、インダクタ電流ＩＬは、図４（ｂ）に示されるように、負荷ＬＤだけでなく、第２キャパシタＣａにも流れ込む。
【００６５】
したがって、第２キャパシタＣａの両端間電圧Ｖｃａの減少速度は、第１キャパシタＣｂの両端間電圧Ｖｃｂの減少速度より小さい。このため、第２キャパシタＣａの両端間電圧Ｖｃａが、第１キャパシタＣｂの両端間電圧Ｖｃｂより高くなったとき、第２キャパシタＣａから入力電源Ｅ側に電流が流れることにより、電力損失が生ずる。このため、重負荷時の効率が低下する。
【００６６】
また、ＤＣ−ＤＣコンバータ９１は、第１キャパシタＣｂ及び第２キャパシタＣａの容量値を等しくない場合、上記と同様の理由により、さらなる電力損失を招くため、現実的にＣａ＝Ｃｂ以外の設定ができず、回路定数の選択の自由度が低い。
【００６７】
図５は、デューティー比が０．２である場合における、第３比較例に係るＤＣ−ＤＣコンバータの電流及び電圧のシミュレーション結果を示すグラフである。また、図６は、デューティー比が０．５である場合における、第３比較例に係るＤＣ−ＤＣコンバータの電流及び電圧のシミュレーション結果を示すグラフである。
【００６８】
図５（ａ）及び図６（ａ）は、ノードＮ１の電位Ｖｍｉｄ（符号Ｇ１の点線）、ノードＮ２の電位Ｖｌｘ（符号Ｇ２の点線）、及び出力電圧Ｖｏｕｔ（符号Ｇ３の実線）を示す。図５（ｂ）及び図６（ｂ）は、第１キャパシタＣｂの両端間電圧Ｖｃｂ（符号Ｇ５点線）及び第２キャパシタＣａの両端間電圧Ｖｃａ（符号Ｇ４の実線）を示す。なお、第２キャパシタＣａの両端間電圧Ｖｃａは、出力電圧Ｖｏｕｔと同じである。
【００６９】
また、図５（ｃ）及び図６（ｃ）は、インダクタ電流ＩＬを示す。ＤＣ−ＤＣコンバータ９１が動作モードφ１で動作するとき、インダクタ電流ＩＬは増加し、一方、動作モードφ２で動作するとき、インダクタ電流ＩＬは減少する。図５（ｃ）及び図６（ｃ）を対比すると理解されるように、デューティー比に応じて、１周期における動作モードφ１，φ２の時間比が変わる。
【００７０】
また、動作モードφ１の期間において、第１キャパシタＣｂ及び第２キャパシタＣａは充電されるため、電位Ｖｍｉｄ，Ｖｌｘは増加する。一方、動作モードφ２の期間において、第１キャパシタＣｂ及び第２キャパシタＣａは放電するため、電位Ｖｍｉｄ，Ｖｌｘは減少する。
【００７１】
図７には、第１〜第３比較例に関する性能の良否を示されている。これまで述べたように、重負荷時の効率（項目１）に関し、第１比較例のＤＣ−ＤＣコンバータは良好（○印）であるが、第２比較例及び第３比較例のＤＣ−ＤＣコンバータは不良（×印）である。ストレス電圧（項目２）に関し、第１比較例のＤＣ−ＤＣコンバータは不良（×印）であるが、第２比較例及び第３比較例のＤＣ−ＤＣコンバータは良好（○印）である。デューティー比によるＶｉｎ／Ｖｏｕｔの調整に関し（項目３）、第２比較例のＤＣ−ＤＣコンバータは不良（×印）であるが、第１比較例及び第３比較例のＤＣ−ＤＣコンバータは良好（○印）である。
【００７２】
（実施例）
実施例に係るＤＣ−ＤＣコンバータは、重負荷時の効率（項目１）を改善する。このＤＣ−ＤＣコンバータは、充電時に直列接続され、放電時に並列接続される２つのキャパシタを、放電前、インダクタの両端と基準電位とに接続し、各キャパシタの両端間電圧が等しくなったとき、インダクタの両端間を短絡することで効率を向上する。以下に、実施例に係るＤＣ−ＤＣコンバータの詳細を述べる。
【００７３】
図８は、実施例に係るＤＣ−ＤＣコンバータ及び制御回路の回路構成を示す回路図である。ＤＣ−ＤＣコンバータ１は、インダクタＬと、第１キャパシタＣｂと、第２キャパシタＣａと、第１〜第５スイッチング素子ＳＷ１〜ＳＷ５と、論理ゲートＡＮＤと、コンパレータ（検出回路）ＣＭＰ１と、制御部２０とを有する。
【００７４】
ＤＣ−ＤＣコンバータ１は、入力電源Ｅ及び負荷ＬＤと接続され、入力電源Ｅが出力する入力電圧Ｖｉｎを、入力電圧Ｖｉｎより低い出力電圧Ｖｏｕｔに変換して、負荷ＬＤに出力する。インダクタＬの一端（第１端子）及び第２キャパシタＣａの一端（第１端子）は、外部負荷ＬＤに接続され、第２キャパシタＣａの他端（第２端子）は、基準電位（ＧＮＤ）に接続されている。第２キャパシタＣａは、負荷ＬＤに並列に接続されているので、一端（第１端子）、つまり出力端子Ｎ３の電位は、出力電圧Ｖｏｕｔに等しい。
【００７５】
第１〜第５スイッチング素子ＳＷ１〜ＳＷ５としては、例えばＦＥＴが用いられる。第１〜第４スイッチング素子ＳＷ１〜ＳＷ４は、入力電源Ｅの正端子（＋端子）と負端子（−端子、つまり、基準電位（ＧＮＤ））の間に直列に接続されている。
【００７６】
第１スイッチング素子ＳＷ１は、一端子が、入力電源（外部電源）Ｅに接続され、他端子が、第１キャパシタＣｂの一端（第１端子）に接続されている。第２スイッチング素子ＳＷ２は、一端子が、第１キャパシタＣｂの一端（第１端子）に接続され、他端子が、インダクタＬの他端（第２端子）に接続されている。なお、第１キャパシタＣｂの一端（第１端子）、つまり第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２の間のノードＮ１の電位をＶｍｉｄ＿ａとする。
【００７７】
第３スイッチング素子ＳＷ３は、一端子が、インダクタＬの他端（第２端子）に接続され、他端子が、第１キャパシタＣｂの他端（第２端子）に接続されている。第４スイッチング素子ＳＷ４は、一端子が、第１キャパシタＣｂの他端（第２端子）に接続され、他端子が、基準電位に接続されている。なお、第１キャパシタＣｂの他端（第２端子）、つまり第３スイッチング素子ＳＷ３及び第４スイッチング素子ＳＷ４の間のノードＮ２の電位をＶｍｉｄ＿ｂとする。
【００７８】
第１〜第４スイッチング素子ＳＷ１〜ＳＷ４は、制御端子（例えばゲート端子）が制御回路２と接続されている。これにより、第１〜第４スイッチング素子ＳＷ１〜ＳＷ４は、制御回路２から入力される制御信号Ｓ１〜Ｓ４によりオンオフ制御される。
【００７９】
第５スイッチング素子ＳＷ５は、一端子が、第１キャパシタＣｂの一端（第１端子）に接続され、他端子が、インダクタＬの一端（第１端子）に接続されている。第５スイッチング素子ＳＷ５は、制御端子（例えばゲート端子）が論理ゲートＡＮＤと接続されている。
【００８０】
コンパレータＣＭＰ１は、入力端子の一方が、第１キャパシタＣｂの一端に接続され、入力端子の他方が、第２キャパシタＣａの一端に接続されている。また、コンパレータＣＭＰ１の出力端子は、論理ゲートＡＮＤの入力端子の一方と接続されている。
【００８１】
コンパレータＣＭＰ１は、第１キャパシタＣｂ及び第２キャパシタＣａの各々の両端間の電圧Ｖｃａ，Ｖｃｂの差を検出する。ここで、第１キャパシタＣｂと基準電位ＧＮＤの間には、スイッチング素子ＳＷ４が接続されているので、電圧Ｖｃａ，Ｖｃｂの差は、スイッチング素子ＳＷ４がオン状態である場合にのみ、０に近い値となり得る。コンパレータＣＭＰ１は、電圧Ｖｃａ，Ｖｃｂの差が所定値以下になったとき、論理ゲートＡＮＤに検出信号を出力する。
【００８２】
論理ゲートＡＮＤは、入力端子の一方が、コンパレータＣＭＰ１の出力端子に接続され、入力端子の他方が、制御回路２に接続されている。また、論理ゲートＡＮＤの出力端子は、第５スイッチング素子ＳＷ５の制御端子と接続されている。
【００８３】
これにより、第５スイッチング素子ＳＷ５は、コンパレータＣＭＰ１から入力される検出信号、及び制御回路２から入力される制御信号Ｓ５によりオンオフ制御される。より具体的には、制御回路２は、論理ゲートＡＮＤに制御信号Ｓ５を出力することにより、コンパレータＣＭＰ１から第５スイッチング素子ＳＷ５への検出信号の出力を制御する。
【００８４】
制御部２０は、制御回路２と、ヒステリシスコンパレータＣＭＰ２と、参照電源Ｅｒとを有する。制御回路２は、第１〜第５スイッチング素子ＳＷ１〜ＳＷ５をオンオフ制御することにより、ＤＣ−ＤＣコンバータ１の動作モードを制御する。制御回路２は、第１〜第５スイッチング素子ＳＷ１〜ＳＷ５及びヒステリシスコンパレータＣＭＰ２に接続されている。
【００８５】
ヒステリシスコンパレータＣＭＰ２は、入力端子の一方が、出力端子Ｎ３と接続され、入力端子の他方は、参照電源Ｅｒと接続されている。ヒステリシスコンパレータＣＭＰ２は、出力端子Ｎ３から与えられるＤＣ−ＤＣコンバータ１の出力電圧Ｖｏｕｔと、参照電源Ｅｒの参照電圧Ｖｒｅｆとの電圧の差を検出し、該検出信号を制御回路２に出力する。
【００８６】
制御回路２は、ヒステリシスコンパレータＣＭＰ２から入力された検出信号に基づいて、ＤＣ−ＤＣコンバータ１の動作状態を判別し、第１〜第５スイッチング素子ＳＷ１〜ＳＷ５に制御信号Ｓ１〜Ｓ５をそれぞれ出力する。制御回路２は、第１〜第５スイッチング素子ＳＷ１〜ＳＷ５をオンオフ制御して、ＤＣ−ＤＣコンバータ１の動作モードφ１〜φ４を、動作状態に応じて順次に切り替える。
【００８７】
図９には、制御回路２によるスイッチング素子ＳＷ１〜ＳＷ５のオンオフ制御及びインダクタ電流ＩＬが示されている。符号Ｇ１０は、インダクタＬに流れるインダクタ電流ＩＬの時間変化を示し、符号Ｇ２０は、動作モードφ１〜φ４ごとの第１〜第５スイッチング素子ＳＷ１〜ＳＷ５の状態（オン状態（「Ｏｎ」）またはオフ状態（「Ｏｆｆ」））を示す。
【００８８】
ＤＣ−ＤＣコンバータ１は、動作モードφ１〜φ４において、インダクタＬ、第１キャパシタＣｂ、及び第２キャパシタＣａの接続形態が異なる。動作モード（第１形態）φ１において、第１スイッチング素子ＳＷ１及び第３スイッチング素子ＳＷ３は、オン状態であり、第２スイッチング素子ＳＷ２、第４スイッチング素子ＳＷ４、及び第５スイッチング素子ＳＷ５は、オフ状態となる。これにより、インダクタＬ、第１キャパシタＣｂ、及び第２キャパシタＣａが直列接続され、第１キャパシタＣｂ及び第２キャパシタＣａが充電されるので、インダクタ電流ＩＬが増加する。
【００８９】
動作モード（第３形態）φ２において、第２スイッチング素子ＳＷ２及び第４スイッチング素子ＳＷ４は、オン状態であり、第１スイッチング素子ＳＷ１、第３スイッチング素子ＳＷ３、及び第５スイッチング素子ＳＷ５は、オフ状態となる。これにより、インダクタＬの両端は、第１キャパシタＣｂ及び第２キャパシタＣａを介してそれぞれ基準電位（ＧＮＤ）に接続され、インダクタ電流ＩＬは、緩やかに増加する。
【００９０】
動作モードφ３において、第２スイッチング素子ＳＷ２、第４スイッチング素子ＳＷ４、及び第５スイッチング素子ＳＷ５は、オン状態であり、第１スイッチング素子ＳＷ１及び第３スイッチング素子ＳＷ３は、オフ状態となる。これにより、インダクタＬの両端間が短絡され、第１キャパシタＣｂ及び第２キャパシタＣａの各々の両端間の電圧Ｖｃａ，Ｖｃｂが等しくなり、インダクタ電流ＩＬは、緩やかに減少する。
【００９１】
動作モード（第２形態）φ４において、第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２は、オフ状態であり、第３スイッチング素子ＳＷ３、第４スイッチング素子ＳＷ４、及び第５スイッチング素子ＳＷ５は、オン状態となる。これにより、インダクタＬ、第１キャパシタＣｂ、及び第２キャパシタＣａが並列接続され、第１キャパシタＣｂ及び第２キャパシタＣａが放電するので、インダクタ電流ＩＬが減少する。
【００９２】
制御回路２は、動作モードがφ１，φ４の間で交互に切り替わるように、スイッチング素子ＳＷ１〜ＳＷ５をオンオフ制御する。ここで、動作モードφ１，φ４は、上述した第３比較例の動作モードφ１，φ２にそれぞれ対応する。ＤＣ−ＤＣコンバータ１の動作モードは、φ１からφ４に切り替わる前に、φ２及びφ３を経る。
【００９３】
つまり、制御回路２は、動作モードが、φ１からφ４に切り替わる前、φ２及びφ３となるように、スイッチング素子ＳＷ１〜ＳＷ５をオンオフ制御する。これにより、第１キャパシタＣｂ及び第２キャパシタＣａは、放電（動作モードφ４）前に、各々の両端間の電圧Ｖｃａ，Ｖｃｂに差が生じないように制御され、電力損失が低減される。以下に、各動作モードφ１〜φ４について説明する。
【００９４】
図１０は、動作モードφ１におけるＤＣ−ＤＣコンバータ１の回路及び等価回路を示す回路図である。図１０（ａ）は、ＤＣ−ＤＣコンバータ１の回路を示し、図１０（ｂ）は、その等価回路を示す。
【００９５】
動作モードφ１において、インダクタＬ、第１キャパシタＣｂ、及び第２キャパシタＣａは、直列接続されている。これにより、第１キャパシタ及び前記第２キャパシタは、入力電源Ｅにより充電されるので、インダクタ電流ＩＬは増加する。
【００９６】
また、動作モードφ１の等価回路と、後述する動作モードφ４の等価回路（図１３（ｂ））とに基づき、動作モードφ１におけるスイッチング素子ＳＷ１〜ＳＷ５の各ストレス電圧が得られる。第２スイッチング素子ＳＷ２のストレス電圧は、Ｖｏｕｔであり、第４スイッチング素子ＳＷ４及び第５スイッチング素子ＳＷ５のストレス電圧は、Ｖｉｎ−Ｖｏｕｔである。第１スイッチング素子ＳＷ１及び第３スイッチング素子ＳＷ３は、オン状態であるので、各ストレス電圧は０である。このように、スイッチング素子ＳＷ１〜ＳＷ５の各ストレス電圧は、Ｖｉｎより小さくなる。
【００９７】
図１１は、動作モードφ２におけるＤＣ−ＤＣコンバータ１の回路及び等価回路を示す回路図である。図１１（ａ）は、ＤＣ−ＤＣコンバータ１の回路を示し、図１１（ｂ）は、その等価回路を示す。
【００９８】
動作モードφ２において、インダクタＬの両端は、第１キャパシタＣｂ及び第２キャパシタＣａを介してそれぞれ基準電位（入力電源Ｅの負端子）に接続されている。動作モードφ２の初期状態において、第１キャパシタＣｂの両端間の電圧Ｖｃｂは、充電時の負荷ＬＤへのインダクタ電流ＩＬの流れ込みにより、第２キャパシタＣａの両端間の電圧Ｖｃａより大きい（Ｖｃｂ＞Ｖｃａ）。
【００９９】
このため、インダクタ電流ＩＬは、負荷ＬＤに向かって流れるが、ほとんど変化せず、緩やかに増加する程度である。したがって、第１キャパシタＣｂ及び第２キャパシタＣａの各々の両端間の電圧Ｖｃａ，Ｖｃｂは減少する。このとき、第２キャパシタＣａは、負荷ＬＤに出力されるインダクタ電流ＩＬの一部を引き込むので、第２キャパシタＣａの両端間の電圧Ｖｃａの時間当たりの減少量は、第１キャパシタＣｂの両端間の電圧Ｖｃｂの時間当たりの減少量より少ない。
【０１００】
また、動作モードφ２の等価回路と、後述する動作モードφ４の等価回路（図１３（ｂ））とに基づき、動作モードφ２におけるスイッチング素子ＳＷ１〜ＳＷ５の各ストレス電圧が得られる。第１スイッチング素子ＳＷ１のストレス電圧は、Ｖｉｎ−Ｖｏｕｔであり、第３スイッチング素子ＳＷ３のストレス電圧は、Ｖｏｕｔである。第２スイッチング素子ＳＷ２及び第４スイッチング素子ＳＷ４は、オン状態であるので、各ストレス電圧は０である。また、第５スイッチング素子ＳＷ５のストレス電圧は、インダクタＬにより、０近傍となる。このように、スイッチング素子ＳＷ１〜ＳＷ５の各ストレス電圧は、Ｖｉｎより小さくなる。
【０１０１】
図１２は、動作モードφ３におけるＤＣ−ＤＣコンバータ１の回路及び等価回路を示す回路図である。図１２（ａ）は、ＤＣ−ＤＣコンバータ１の回路を示し、図１２（ｂ）は、その等価回路を示す。
【０１０２】
コンパレータＣＭＰ１は、第１キャパシタＣｂ及び第２キャパシタＣａの各々の両端間の電圧Ｖｃａ，Ｖｃｂが等しくなったこと（Ｖｍｉｄ＿ａ＝Ｖｏｕｔ）を検出し、検出信号を、論理ゲートＡＮＤを介してスイッチング素子ＳＷ５に出力する。より具体的には、コンパレータＣＭＰ１は、第１キャパシタＣｂ及び第２キャパシタＣａの各々の両端間の電圧Ｖｃａ，Ｖｃｂの差が所定値以下になったことを検出し、検出信号を出力する。このとき、論理ゲートＡＮＤに入力される制御信号Ｓ５は、検出信号のスイッチング素子ＳＷ５への出力を許容するレベルとなる。例えば、検出信号のレベルをハイレベルとすると、制御信号Ｓ５のレベルもハイレベルとなる。
【０１０３】
これにより、スイッチング素子ＳＷ５は、オン状態となるので、インダクタＬの両端間が短絡される。つまり、制御回路１は、コンパレータＣＭＰ１が検出した電圧Ｖｃａ，Ｖｃｂの差が所定値以下となったとき、インダクタＬの両端間が短絡されるように、複数のスイッチング素子ＳＷ１〜ＳＷ５をオンオフ制御する。このとき、第１キャパシタＣｂ及び第２キャパシタＣａの各々の両端間の電圧Ｖｃａ，Ｖｃｂが等しいので、短絡による電力損失は発生しない。インダクタＬの両端間の短絡により、第２キャパシタＣａの両端間の電位Ｖｃａが、第１キャパシタＣｂの両端間の電位Ｖｃｂを上回ることが防止される。このため、第２キャパシタＣａから入力電源Ｅ側に電流が流れず、電力損失が抑制される。
【０１０４】
仮に、動作モードをφ２から直接的にφ４に移行させると、第３比較例と同様に、インダクタ電流ＩＬによる電力損失が生ずる。これを防止するため、動作モードをφ４に移行する前に、動作モードφ３において、第１キャパシタＣｂ及び第２キャパシタＣａ間にインダクタ電流ＩＬの経路が形成される。
【０１０５】
このように、第１キャパシタＣｂ及び第２キャパシタＣａの各々の両端間の電圧Ｖｃａ，Ｖｃｂが等しくなったとき、インダクタＬの両端間を短絡するので、第１キャパシタＣｂ及び第２キャパシタＣａの各容量値が異なっても、電圧Ｖｃｂ、Ｖｃａの差は生じない。したがって、第１キャパシタＣｂ及び第２キャパシタＣａの各容量値の選択の自由度が向上する。このため、第１キャパシタＣｂ及び第２キャパシタＣａの各容量値に生ずる製造上のばらつきが許容される。なお、動作モードφ３において、電圧Ｖｃｂ、Ｖｃａは、互いに差を生じないが、第１キャパシタＣｂ及び第２キャパシタＣａの放電は行われるため、減少する。
【０１０６】
また、インダクタ電流ＩＬは、第１キャパシタＣｂ及び第２キャパシタＣａの各々の両端間の電圧Ｖｃａ，Ｖｃｂが等しいので、ほとんど変化せず、緩やかに減少する。なお、動作モードφ３の期間は、ＤＣ−ＤＣコンバータ１のスイッチング周波数を高めるために、短い方がよい。スイッチング素子ＳＷ１〜ＳＷ５がトランジスタである場合、動作モードφ３の期間は、例えば、トランジスタのオン抵抗の安定化に要する時間となる。この時間は、トランジスタのスイッチング速度などにより決定される。
【０１０７】
また、動作モードφ３の等価回路と、後述する動作モードφ４の等価回路（図１３（ｂ））とに基づき、動作モードφ３におけるスイッチング素子ＳＷ１〜ＳＷ５の各ストレス電圧が得られる。第１スイッチング素子ＳＷ１のストレス電圧は、Ｖｉｎ−Ｖｏｕｔであり、第３スイッチング素子ＳＷ３のストレス電圧は、Ｖｏｕｔである。第２スイッチング素子ＳＷ２、第４スイッチング素子ＳＷ４、及び第５スイッチング素子ＳＷ５は、オン状態であるので、各ストレス電圧は０である。このように、スイッチング素子ＳＷ１〜ＳＷ５の各ストレス電圧は、Ｖｉｎより小さくなる。
【０１０８】
図１３は、動作モードφ４におけるＤＣ−ＤＣコンバータ１の回路及び等価回路を示す回路図である。図１３（ａ）は、ＤＣ−ＤＣコンバータ１の回路を示し、図１３（ｂ）は、その等価回路を示す。
【０１０９】
動作モードφ４において、インダクタＬ、第１キャパシタＣｂ、及び第２キャパシタＣａは、並列接続されている。これにより、第１キャパシタＣｂ、及び第２キャパシタＣａは、放電するので、インダクタ電流ＩＬが減少する。このとき、第１キャパシタＣｂ及び第２キャパシタＣａの各々の両端間の電圧Ｖｃａ，Ｖｃｂは等しいので、電圧Ｖｃａ，Ｖｃｂの差による電力損失はない。
【０１１０】
また、入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔの比は、動作モードφ１の期間Ｔ１及び動作モードφ４の期間Ｔ４の比に基づいて決定される。したがって、期間Ｔ１，Ｔ４の合計を１としたとき、Ｖｏｕｔ／Ｖｉｎは、式（１０）と同様の導出手法に従って、以下の式（１４）により表される。したがって、Ｖｏｕｔ／Ｖｉｎは、デューティー比による調整が可能である。
【０１１１】
Ｖｏｕｔ／Ｖｉｎ＝Ｔ１／（１＋Ｔ１）     （１４）
【０１１２】
また、動作モードφ４の等価回路に基づき、動作モードφ４におけるスイッチング素子ＳＷ１〜ＳＷ５の各ストレス電圧が得られる。第１スイッチング素子ＳＷ１のストレス電圧は、Ｖｉｎ−Ｖｏｕｔであり、第２スイッチング素子ＳＷ２のストレス電圧は、Ｖｏｕｔである。第３〜第５スイッチング素子ＳＷ３〜ＳＷ５は、オン状態であるので、各ストレス電圧は０である。このように、スイッチング素子ＳＷ１〜ＳＷ５の各ストレス電圧は、Ｖｉｎより小さくなる。
【０１１３】
上述したように、ＤＣ−ＤＣコンバータ１は、第１キャパシタＣｂ及び第２キャパシタＣａを充電する動作モードφ１と、第１キャパシタＣｂ及び第２キャパシタＣａに放電させる動作モードφ４の間に、動作モードφ３，φ４を有する。動作モードφ３において、第１キャパシタＣｂ及び第２キャパシタＣａは、各々の一端がインダクタＬを介して基準電位に接続され、各々の両端間の電圧Ｖｃｂ，Ｖｃａが等しくなると、動作モードがφ４に移行する。動作モードφ４において、インダクタＬの両端は短絡されるので、第１キャパシタＣｂ及び第２キャパシタＣａの両端間の電圧Ｖｃｂ，Ｖｃａに差が生じない。このため、入力電源Ｅ側に電流が流れることが防止されるので、電力損失が低減される。
【０１１４】
また、ＤＣ−ＤＣコンバータ１は、動作モードがφ１からφ２切り替わるとき、インダクタ電流ＩＬの連続性を維持するため、動作モードがφ１及びφ２の間に動作モードφ１ｓを有してもよい。なお、インダクタ電流ＩＬの電流経路は、動作モードφ１におけるインダクタ電流ＩＬの電流経路は、図１０（ａ）の符号Ｒ１により示され、動作モードφ２におけるインダクタ電流ＩＬの電流経路は、図１１（ａ）の符号Ｒ２により示されている。
【０１１５】
図１４は、動作モードφ１ｓにおけるＤＣ−ＤＣコンバータ１の回路及び等価回路を示す回路図である。図１４（ａ）は、ＤＣ−ＤＣコンバータ１の回路を示し、図１４（ｂ）は、その等価回路を示す。
【０１１６】
動作モードφ１ｓにおいて、第３スイッチング素子ＳＷ３及び第４スイッチング素子ＳＷ４は、オン状態であり、第１スイッチング素子ＳＷ１、第２スイッチング素子ＳＷ２、及び第５スイッチング素子ＳＷ５は、オフ状態となる。つまり、制御回路２は、動作モードをφ１からφ２に切り替えるとき、第１スイッチング素子ＳＷ１をオフ状態とし、第４スイッチング素子ＳＷ４をオン状態とした後、第３スイッチング素子ＳＷ３をオフ状態とし、第２スイッチング素子ＳＷ２をオン状態とする。
【０１１７】
これにより、図１４（ａ）の符号Ｒ１ｓにより示される電流経路が形成される。インダクタ電流ＩＬの電流経路は、インダクタ電流ＩＬが途切れることなく、動作モードφ１の電流経路Ｒ１から動作モードφ２の電流経路Ｒ２に移行する。
【０１１８】
また、点線で示されるように、第３スイッチング素子ＳＷ３の両端子間及び第４スイッチング素子ＳＷ４の両端子間にそれぞれ接続されたダイオードＤ１，Ｄ２（点線参照）を設けてもよい。この場合、インダクタ電流ＩＬは、ダイオードＤ１，Ｄ２を流れることにより、第３スイッチング素子ＳＷ３及び第４スイッチング素子ＳＷ４を迂回できるので、本動作モードφ１ｓは設けられなくてもよい。なお、動作モードφ１ｓの期間は、スイッチング周波数を高めるため、短い方がよい。
【０１１９】
また、動作モードφ１ｓの等価回路と、動作モードφ４の等価回路（図１３（ｂ））とに基づき、動作モードφ１ｓにおけるスイッチング素子ＳＷ１〜ＳＷ５の各ストレス電圧が得られる。第２スイッチング素子ＳＷ２のストレス電圧は、Ｖｏｕｔであり、第１スイッチング素子ＳＷ１のストレス電圧は、Ｖｉｎ−Ｖｏｕｔである。第３スイッチング素子ＳＷ３及び第４スイッチング素子ＳＷ４は、オン状態であるので、各ストレス電圧は０である。また、第５スイッチング素子ＳＷ５のストレス電圧は、インダクタＬにより、０近傍となる。このように、スイッチング素子ＳＷ１〜ＳＷ５の各ストレス電圧は、Ｖｉｎより小さくなる。
【０１２０】
また、ＤＣ−ＤＣコンバータ１は、動作モードがφ４からφ１に移行するとき、入力電源Ｅが負荷ＬＤに並列接続されることで、入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔが等しくなることを防止するため、動作モードφ４，φ１の間に動作モードφ４ｓを有してもよい。
【０１２１】
図１５は、動作モードφ４ｓにおけるＤＣ−ＤＣコンバータ１の回路及び等価回路を示す回路図である。図１５（ａ）は、ＤＣ−ＤＣコンバータ１の回路を示し、図１５（ｂ）は、その等価回路を示す。
【０１２２】
動作モードφ４ｓにおいて、第３スイッチング素子ＳＷ３及び第４スイッチング素子ＳＷ４は、オン状態であり、第１スイッチング素子ＳＷ１、第２スイッチング素子ＳＷ２、及び第５スイッチング素子ＳＷ５は、オフ状態となる。
【０１２３】
仮に、動作モードがφ４からφ１に移行するとき、最初にスイッチング素子φ１をオン状態とすると、図１５（ａ）の符号Ｒ４で示されるように、入力電源Ｅの正端子及び出力端子Ｎ３が短絡され、入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔが等しくなるので、外部負荷ＬＤに過電圧を印加することになる。このため、制御回路２は、動作モードをφ４からφ１に切り替えるとき、第５スイッチング素子ＳＷ５をオフ状態とした後、第１スイッチング素子ＳＷ１をオン状態とし、第４スイッチング素子ＳＷ４をオフ状態とする。
【０１２４】
より具体的には、図８に示されたヒステリシスコンパレータＣＭＰ２は、出力電圧Ｖｏｕｔの減少を検出すると、制御回路２に検出信号を出力する。制御回路２は、検出信号の入力に応じて、スイッチング素子ＳＷ５がオフ状態となるように、制御信号Ｓ５を出力する。上述した例の場合、このときの制御信号Ｓ５は、ローレベルを示す。これにより、論理ゲートＡＮＤは、スイッチング素子ＳＷ５にローレベルの信号を出力するので、スイッチング素子ＳＷ５はオフ状態となる。その後、制御回路２は、動作モードをφ１に切り替える。なお、動作モードφ４ｓの期間は、スイッチング周波数を高めるため、短い方がよい。
【０１２５】
また、動作モードφ４ｓの等価回路と、動作モードφ４の等価回路（図１３（ｂ））とに基づき、動作モードφ４ｓにおけるスイッチング素子ＳＷ１〜ＳＷ５の各ストレス電圧が得られる。第２スイッチング素子ＳＷ２のストレス電圧は、Ｖｏｕｔであり、第１スイッチング素子ＳＷ１のストレス電圧は、Ｖｉｎ−Ｖｏｕｔである。第３スイッチング素子ＳＷ３及び第４スイッチング素子ＳＷ４は、オン状態であるので、各ストレス電圧は０である。また、第５スイッチング素子ＳＷ５のストレス電圧は、インダクタＬにより、０近傍となる。このように、スイッチング素子ＳＷ１〜ＳＷ５の各ストレス電圧は、Ｖｉｎより小さくなる。
【０１２６】
図１６は、実施例に係るＤＣ−ＤＣコンバータ１の電流及び電圧のシミュレーション結果を示すグラフである。図１６において、縦軸は、電流または電圧を示し、横軸は時間を示す。
【０１２７】
図１６（ａ）は、ノードＮ４の電位Ｖｌｘを示し、図１６（ｂ）は、ノードＮ１の電位Ｖｍｉｄ＿ａ及びノードＮ２の電位Ｖｍｉｄ＿ｂを示す。また、図１６（ｃ）は、第１キャパシタＣｂの電圧Ｖｃｂ及び第２キャパシタＣａの電圧Ｖｃａ（出力電圧Ｖｏｕｔ）を示し、図１６（ｄ）は、インダクタ電流ＩＬを示す。なお、図１６には、時間軸（横軸）上に各動作モードφ１〜φ４，φ１ｓ，φ４ｓの期間が示されている。
【０１２８】
動作モードφ１において、第１キャパシタＣｂ及び第２キャパシタＣａは、インダクタＬを介して直列接続され、入力電圧Ｖｉｎが印加される（図１０参照）。このため、ノードＮ４の電位Ｖｌｘ、ノードＮ１の電位Ｖｍｉｄ＿ａ、及びノードＮ２の電位Ｖｍｉｄ＿ｂは、それぞれ、入力電圧Ｖｉｎを分圧して得られる所定値となる。このとき、ノードＮ４及びノードＮ２は、スイッチング素子ＳＷ２がオン状態であるため、短絡されることにより、同電位となる。
【０１２９】
また、第１キャパシタＣｂ及び第２キャパシタＣａの電圧Ｖｃｂ，Ｖｃａ及びインダクタ電流ＩＬは、第１キャパシタＣｂ及び第２キャパシタＣａの充電により、増加する。
【０１３０】
次に、動作モードφ１ｓにおいて、ノードＮ４，Ｎ２は、スイッチング素子ＳＷ３、ＳＷ４がオン状態であるため、基準電位ＧＮＤに接続される。このため、ノードＮ４の電位Ｖｌｘ及びノードＮ２の電位Ｖｍｉｄ＿ｂは、基準電位ＧＮＤ（０（Ｖ））となる。
【０１３１】
ノードＮ１及び、第１キャパシタＣｂは、スイッチング素子ＳＷ１がオフ状態であるため、入力電源Ｅから切り離される。このため、ノードＮ１の電位Ｖｍｉｄ＿ａは、第１キャパシタＣｂの電圧Ｖｃｂと同一の値となる。
【０１３２】
また、インダクタＬ及び第２キャパシタＣａは、負荷ＬＤと並列接続される（図１４参照）。このため、第２キャパシタＣａの放電により、インダクタ電流ＩＬは減少する。一方、第２キャパシタＣａの電圧Ｖｃａは、一端が開放状態となるので、一定値に維持される。
【０１３３】
次に、動作モードφ２において、ノードＮ２は、スイッチング素子ＳＷ４がオン状態であるため、基準電位ＧＮＤに接続される。このため、ノードＮ２の電位Ｖｍｉｄ＿ｂは、基準電位ＧＮＤ（０（Ｖ））に維持される。
【０１３４】
ノードＮ１，Ｎ４は、スイッチング素子ＳＷ２がオン状態であるため、短絡され、同電位となる。ここで、スイッチング素子ＳＷ４がオン状態であるため、ノードＮ１の電位Ｖｍｉｄ＿ａ及びノードＮ４の電位Ｖｌｘは、第１キャパシタＣｂの電圧Ｖｃｂと等しい。
【０１３５】
インダクタＬの両端は、第１キャパシタＣｂ及び第２キャパシタＣａを介してそれぞれ基準電位ＧＮＤに接続されているため（図１１参照）、インダクタ電流ＩＬは、負荷ＬＤに向かって流れるが、ほとんど変化しない。第１キャパシタＣｂ及び第２キャパシタＣａの電圧Ｖｃｂは、第１キャパシタＣｂ及び第２キャパシタＣａの放電により減少する。このとき、インダクタ電流ＩＬは、負荷ＬＤだけでなく、第２キャパシタＣａにも流れ込むため、第２キャパシタＣａの電圧Ｖｃａの時間当たりの減少量は、第１キャパシタＣｂの時間当たりの減少量より少ない。
【０１３６】
次に、動作モードφ３において、ノードＮ２は、スイッチング素子ＳＷ４がオン状態であるため、基準電位ＧＮＤに接続される。このため、ノードＮ２の電位Ｖｍｉｄ＿ｂは、基準電位ＧＮＤ（０（Ｖ））に維持される。
【０１３７】
ノードＮ１，Ｎ４は、スイッチング素子ＳＷ２がオン状態であるため、短絡され、同電位となる。ここで、スイッチング素子ＳＷ４がオン状態であるため、ノードＮ１の電位Ｖｍｉｄ＿ａ及びノードＮ４の電位Ｖｌｘは、第１キャパシタＣｂの電圧Ｖｃｂと等しい。
【０１３８】
第１キャパシタＣｂ及び第２キャパシタＣａの電圧Ｖｃｂ，Ｖｃａは、スイッチング素子ＳＷ５によりインダクタＬの両端間が短絡されているため（図１２参照）、同電位となる。第１キャパシタＣｂ及び第２キャパシタＣａの電圧Ｖｃｂ，Ｖｃａは、第１キャパシタＣｂ及び第２キャパシタＣａの放電により減少する。このため、インダクタ電流ＩＬは、負荷ＬＤに向かって流れるが、ほとんど変化しない。
【０１３９】
次に、動作モードφ４において、ノードＮ４，Ｎ２は、スイッチング素子ＳＷ３、ＳＷ４がオン状態であるため、基準電位ＧＮＤに接続される。このため、ノードＮ４の電位Ｖｌｘ及びノードＮ２の電位Ｖｍｉｄ＿ｂは、基準電位ＧＮＤ（０（Ｖ））となる。
【０１４０】
ノードＮ１の電位Ｖｍｉｄ＿ａは、スイッチング素子ＳＷ４，ＳＷ５がオン状態であるため、第１キャパシタＣｂ及び第２キャパシタＣａの電圧Ｖｃｂ，Ｖｃａと等しい。第１キャパシタＣｂ及び第２キャパシタＣａの電圧Ｖｃｂ，Ｖｃａは、負荷ＬＤに並列接続されているので、同電位となり、第１キャパシタＣｂ及び第２キャパシタＣａの放電により減少する。
【０１４１】
また、インダクタＬは、第１キャパシタＣｂ及び第２キャパシタＣａとともに、負荷ＬＤに並列に接続されている（図１３参照）。このため、インダクタ電流ＩＬは、負荷ＬＤに向かって流れ、大きく減少する。
【０１４２】
次に、動作モードφ４ｓにおいて、ノードＮ４，Ｎ２は、スイッチング素子ＳＷ３、ＳＷ４がオン状態であるため、基準電位ＧＮＤに接続される。このため、ノードＮ４の電位Ｖｌｘ及びノードＮ２の電位Ｖｍｉｄ＿ｂは、基準電位ＧＮＤ（０（Ｖ））となる。
【０１４３】
ノードＮ１の電位Ｖｍｉｄ＿ａは、スイッチング素子ＳＷ４，ＳＷ５がオン状態であるため、第１キャパシタＣｂの電圧Ｖｃｂと等しい。第１キャパシタＣｂは、入力電源Ｅ及び負荷ＬＤから切り離されているので、第１キャパシタＣｂの電圧Ｖｃｂは、一定値となる。
【０１４４】
また、インダクタＬ及び第２キャパシタＣａは、負荷ＬＤに並列に接続されている（図１５参照）。このため、第２キャパシタＣａの電圧Ｖｃａは、第２キャパシタＣａの放電により減少し、インダクタ電流ＩＬは、負荷ＬＤに向かって流れ、大きく減少する。
【０１４５】
このシミュレーション結果において、ＤＣ−ＤＣコンバータ１の変換効率は、９４．５（％）を示した。一方、第３比較例のシミュレーション結果によると、ＤＣ−ＤＣコンバータの効率は、８０（％）を示したので、実施例に係るＤＣ−ＤＣコンバータ１によると、１４．５（％）の変換効率の改善がなされた。
【０１４６】
上述した実施例において、第１〜第５スイッチング素子ＳＷ１〜ＳＷ５として、微細なトランジスタが用いられた場合、微細なトランジスタは、耐圧が低いため、ＤＣ−ＤＣコンバータ１の起動時に、入力電圧Ｖｉｎの印加により破壊される場合が考えられる。したがって、入力電源Ｅに接続された保護回路を設けることにより、起動時に第１〜第５スイッチング素子ＳＷ１〜ＳＷ５に印加される電圧を低減してもよい。
【０１４７】
図１７は、他の実施例に係るＤＣ−ＤＣコンバータの回路を示す回路図である。図１７において、図８と共通する構成については、同一の符号を付し、その説明を省略する。
【０１４８】
ＤＣ−ＤＣコンバータ１は、インダクタＬと、第１キャパシタＣｂと、第２キャパシタＣａと、第１〜第５スイッチング素子ＳＷ１〜ＳＷ５と、論理ゲートＡＮＤと、コンパレータ（検出回路）ＣＭＰ１と、保護回路１０とを有する。保護回路１０は、第１高耐圧スイッチング素子ＳＷＨＶ１と、第２高耐圧スイッチング素子ＳＷＨＶ２と、第１抵抗ｒ１と、第２抵抗ｒ２とを有する。
【０１４９】
第１抵抗ｒ１及び第２抵抗ｒ２は、入力電圧Ｖｉｎの分圧回路を構成する。第１抵抗ｒ１及び第２抵抗ｒ２の各抵抗値は、同一であってもよいが、これに限定されない。
【０１５０】
第１高耐圧スイッチング素子ＳＷＨＶ１及び第２高耐圧スイッチング素子ＳＷＨＶ２は、少なくとも第１〜第５スイッチング素子ＳＷ１〜ＳＷ５より高い耐圧を有し、各々の一端が互いに接続されている。第１高耐圧スイッチング素子ＳＷＨＶ１及び第２高耐圧スイッチング素子ＳＷＨＶ２の各一端は、ノードＮ４に接続されている。また、第１高耐圧スイッチング素子ＳＷＨＶ１の他端は、第１抵抗ｒ１を介して、入力電源Ｅの正端子に接続され、第２高耐圧スイッチング素子ＳＷＨＶ２の他端は、第２抵抗ｒ２を介して、入力電源Ｅの負端子に接続されている。
【０１５１】
第１高耐圧スイッチング素子ＳＷＨＶ１及び第２高耐圧スイッチング素子ＳＷＨＶ２は、制御端子に入力される起動制御信号ＳＵＰによりオンオフ制御される。起動制御信号ＳＵＰは、例えば制御回路２から入力される。第１高耐圧スイッチング素子ＳＷＨＶ１及び第２高耐圧スイッチング素子ＳＷＨＶ２は、起動制御信号ＳＵＰに従い、ＤＣ−ＤＣコンバータ１の起動が完了するまでオン状態に維持される。このため、第１〜第５スイッチング素子ＳＷ１〜ＳＷ５は、それぞれ、ＤＣ−ＤＣコンバータ１の起動完了まで、入力電圧Ｖｉｎを第１抵抗ｒ１及び第２抵抗ｒ２により分圧して得られる電圧が印加される。
【０１５２】
図１８は、保護回路１０が有る場合と保護回路１０が無い場合とにおけるスイッチング素子ＳＷ１〜ＳＷ４の印加電圧の変化を示すグラフである。図１８（ａ）は、保護回路１０が無い場合におけるスイッチング素子ＳＷ１〜ＳＷ５の印加電圧の変化を示し、図１８（ｂ）は、保護回路１０が有る場合におけるスイッチング素子ＳＷ１〜ＳＷ５の印加電圧の変化を示す。図１８において、横軸は時間を示し、縦軸は電圧を示す。また、時刻Ｔｏｎは、ＤＣ−ＤＣコンバータ１の起動完了時刻を示す。つまり、時刻Ｔｏｎにおいて、スイッチング素子ＳＷ１〜ＳＷ５のオンオフ制御が開始される。
【０１５３】
保護回路１０が無い場合、スイッチング素子ＳＷ１〜ＳＷ５は、起動完了時刻Ｔｏｎまで入力電圧Ｖｉｎが印加される。このため、スイッチング素子ＳＷ１〜ＳＷ４は、耐圧以上の印加電圧により破壊される可能性がある。
【０１５４】
一方、保護回路１０が有る場合、入力電圧Ｖｉｎは、起動完了時刻Ｔｏｎまで第１抵抗ｒ１及び第２抵抗ｒ２により分圧されるので、スイッチング素子ＳＷ１〜ＳＷ５は、入力電圧Ｖｉｎより低い電圧Ｖｓが印加される。したがって、スイッチング素子ＳＷ１〜ＳＷ４は、耐圧以上の印加電圧により破壊されることがない。なお、起動完了時刻Ｔｏｎ以降、スイッチング素子ＳＷ１〜ＳＷ５の印加電圧は、上述した動作モードφ１〜φ４のスイッチング動作により徐々に低下する。
【０１５５】
このように、本実施例では、スイッチング素子ＳＷ１〜ＳＷ５のオンオフ制御が開始されるまで、スイッチング素子ＳＷ１〜ＳＷ５に印加される入力電圧Ｖｉｎを分圧する。したがって、スイッチング素子ＳＷ１〜ＳＷ５は、ＤＣ−ＤＣコンバータ１の起動時、耐圧以上の印加電圧により破壊されることが回避される。
【０１５６】
図１９には、第１〜第３比較例及び実施例に関する性能の良否が示されている。上述したように、実施例に係るＤＣ−ＤＣコンバータ１は、動作モードφ２，φ３を有するので、重負荷時の効率が改善される。また、実施例に係るＤＣ−ＤＣコンバータ１は、スイッチング素子ＳＷ１〜ＳＷ５のストレス電圧も低く（Ｖｉｎ−Ｖｏｕｔ）、デューティー比によるＶｏｕｔ／Ｖｉｎの制御も可能である。したがって、実施例に係るＤＣ−ＤＣコンバータ１は、項目１〜３について良好な性能を示す。なお、第１〜第３比較例に関する項目１〜３については、上述したとおりである。
【０１５７】
また、図１９は、図７の項目１〜３に加えて、項目４〜６を示す。項目４は、ＤＣ−ＤＣコンバータの回路に含まれるインダクタ数及びキャパシタ数である。第１比較例のインダクタ数及びキャパシタ数は、それぞれ、１個である。第２比較例のインダクタ数及びキャパシタ数は、それぞれ、０個及び２個である。
【０１５８】
これに対し、第３比較例及び実施例のインダクタ数及びキャパシタ数は、それぞれ、１個及び２個である。このため、第３比較例及び実施例のインダクタ数及びキャパシタ数は、第１比較例及び第２比較例より多い。
【０１５９】
項目５は、スイッチング素子数である。第１比較例のスイッチング素子数は２個であり、第２比較例のスイッチング素子数は４個である。また、第３比較例のスイッチング素子数は３個であり、実施例のスイッチング素子数は５個である。このため、実施例のスイッチング素子数は、第１〜第３比較例より多い。
【０１６０】
項目６は、第１キャパシタＣｂ及び第２キャパシタＣａの各容量を、それぞれＣａ，Ｃｂとしたとき、Ｃａ＝Ｃｂ以外の定数の設定の可否の判定結果である。つまり、項目６は、パラメータの選択の自由度である。
【０１６１】
上述したように、第１比較例及び第２比較例において、現実的には、Ｃａ＝Ｃｂとなるようにパラメータが選択されるため、第１比較例及び第２比較例は、項目６の性能について不良である。一方、実施例において、Ｃａ≠Ｃｂのパラメータ選択が可能であるので、実施例は、項目６の性能について良好である。なお、第１比較例は、キャパシタを用いないので、本項目は適用外（「Ｎ／Ａ」）である。
【０１６２】
このように、実施例に係るＤＣ−ＤＣコンバータ１は、第１〜第３比較例より部品数が多い（項目４，５）。しかし、実施例に係るＤＣ−ＤＣコンバータ１は、良好な変換効率（項目１）、良好なストレス電圧（項目２）、及びＶｉｎ／Ｖｏｕｔの調整機能（項目３）、及び良好なパラメータの選択の自由度（項目６）の利点を有する。
【０１６３】
したがって、実施例に係るＤＣ−ＤＣコンバータ１は、スイッチング素子ＳＷ１〜ＳＷ５として、耐圧性能が低い微細なトランジスタを用いることができるので、高周波スイッチングが可能である。よって、インダクタンスや容量値を小さくできるので、コイルやコンデンサなどの部品の小型化が可能である。
【０１６４】
これまで述べたように、実施例に係るＤＣ−ＤＣコンバータ１は、インダクタＬと、第１キャパシタＣｂと、第２キャパシタＣａと、複数のスイッチング素子ＳＷ１〜ＳＷ５と、検出回路（コンパレータ）ＣＭＰ１と、制御部２０とを有する。複数のスイッチング素子ＳＷ１〜ＳＷ５は、インダクタＬ、第１キャパシタＣｂ、及び第２キャパシタＣａに接続されている。
【０１６５】
制御部２０は、インダクタＬ、第１キャパシタＣｂ、及び第２キャパシタＣａの接続形態が、第１形態（動作モードφ１）と第２形態（動作モードφ４）の間で交互に切り替わるように、複数のスイッチング素子ＳＷ１〜ＳＷ５をオンオフ制御する。
【０１６６】
第１形態φ１では、第１キャパシタＣｂ及び第２キャパシタＣａが充電されるように、インダクタＬ、第１キャパシタＣｂ、及び第２キャパシタＣａが直列接続される。第２形態φ２では、第１キャパシタＣｂ及び第２キャパシタＣａが放電するように、インダクタＬ、第１キャパシタＣｂ、及び第２キャパシタＣａが並列接続される。
【０１６７】
コンパレータＣＭＰ１は、第１キャパシタＣｂ及び第２キャパシタＣａの各々の両端間の電圧Ｖｃｂ，Ｖｃａの差を検出する。制御部２０は、接続形態が、第１形態から第２形態に切り替わる前、第３形態（動作モードφ２）となり、第３形態において、検出回路ＣＭＰ１が検出した電圧の差が所定値以下となったとき、インダクタＬの両端間を短絡する（動作モードφ３）ように、複数のスイッチング素子ＳＷ１〜ＳＷ５をオンオフ制御する。第３形態では、第１キャパシタＣｂ及び第２キャパシタＣａを介してそれぞれ基準電位に接続されている。
【０１６８】
上述したように、ＤＣ−ＤＣコンバータ１は、第１キャパシタＣｂ及び第２キャパシタＣａを充電する第１形態φ１と、第１キャパシタＣｂ及び第２キャパシタＣａに放電させる第２形態φ４の間に、第３形態φ２を有する。第３形態φ２において、第１キャパシタＣｂ及び第２キャパシタＣａは、各々の一端がインダクタＬを介して接続され、各々の両端間の電圧Ｖｃｂ，Ｖｃａが等しくなると、インダクタＬの両端は短絡される。このため、接続形態が第１形態φ１から第２形態φ４に切り替えられたとき、第１キャパシタＣｂ及び第２キャパシタＣａの両端間の電圧Ｖｃｂ，Ｖｃａに差が生じない。
【０１６９】
したがって、入力電源Ｅ側に電流が流れることが防止されるので、電力損失が低減される。よって、実施例に係るＤＣ−ＤＣコンバータ１によると、変換効率が改善される。
【０１７０】
また、実施例に係るＤＣ−ＤＣコンバータの制御方法は、インダクタＬと、第１キャパシタＣｂと、第２キャパシタＣａとを有するＤＣ−ＤＣコンバータ１の制御方法において、以下の工程（１）〜（３）を有する。
【０１７１】
＜工程（１）＞
インダクタＬ、第１キャパシタＣｂ、及び第２キャパシタＣａの接続形態を、第１形態φ１と第２形態φ４との間で切り替える。第１形態φ１では、第１キャパシタＣｂ及び第２キャパシタＣａが充電されるように、インダクタＬ、第１キャパシタＣｂ、及び第２キャパシタＣａが直列接続される。第２形態φ４では、第１キャパシタＣｂ及び第２キャパシタＣａが放電するように、インダクタＬ、第１キャパシタＣｂ、及び第２キャパシタＣａが並列接続される。
【０１７２】
＜工程（２）＞
インダクタＬ、第１キャパシタＣｂ、及び第２キャパシタＣａの接続形態を、第１形態φ１から第２形態φ４に切り替える前、インダクタＬの両端が、第１キャパシタＣｂ及び第２キャパシタＣａを介してそれぞれ基準電位ＧＮＤに接続された第３形態φ２とする。
【０１７３】
＜工程（３）＞
第３形態φ２において、第１キャパシタＣｂ及び第２キャパシタＣａの各々の両端間の電圧Ｖｃｂ、Ｖｃａの差が所定値以下となったとき、インダクタＬの両端間を短絡する。
【０１７４】
実施例に係るＤＣ−ＤＣコンバータの制御方法は、上記のＤＣ−ＤＣコンバータ１と同様の構成を有するので、上述した内容と同様の作用効果を奏する。
【０１７５】
以上、好ましい実施例を参照して本発明の内容を具体的に説明したが、本発明の基本的技術思想及び教示に基づいて、当業者であれば、種々の変形態様を採り得ることは自明である。
【符号の説明】
【０１７６】
１                              ＤＣ−ＤＣコンバータ
２                              制御回路
２０                            制御部
Ｌ                              インダクタ
Ｃｂ                            第１キャパシタ
Ｃａ                            第２キャパシタ
ＳＷ１〜ＳＷ５                  第１〜第５スイッチング素子
ＣＭＰ１                        コンパレータ（検出回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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