(57)【要約】【課題】シーケンスに応じた効率的な読み出しが可能な、撮像用画素群と焦点検出用画素群とを備える撮像素子等を提供する。【解決手段】複数の画素が行列状に配列された撮像用画素群と、撮像用画素群内に離散的に配置された焦点検出用画素群と、撮像用画素群の画素信号のみをデジタル信号に変換する第１ＡＤ変換器（２３かつ４０ａ）を含む第１読出回路と、焦点検出用画素群の画素信号Ｒ，Ｌ，Ｔ，Ｂのみをデジタル信号に変換する第２ＡＤ変換器（２３かつ４０ｂ）を含む第２読出回路と、を備えた撮像素子。【選択図】図５
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【特許請求の範囲】
【請求項１】
複数の画素が行方向および列方向に配列された撮像用画素群と、
上記撮像用画素群内に離散的に配置された焦点検出用画素群と、
上記撮像用画素群に属する画素の信号のみをデジタル信号に変換する第１ＡＤ変換器を含む第１読出回路と、
上記焦点検出用画素群に属する画素の信号のみをデジタル信号に変換する第２ＡＤ変換器を含む第２読出回路と、
を備えたことを特徴とする撮像素子。
【請求項２】
上記第１ＡＤ変換器および上記第２ＡＤ変換器はそれぞれ列並列型であり、
上記画素の信号を蓄積する複数のメモリピクセルが行方向および列方向に配列され、上記第１読出回路に接続される第１メモリピクセル列と、上記第２読出回路に接続される第２メモリピクセル列と、を有するメモリ部をさらに備え、
上記撮像用画素群は上記第１メモリピクセル列に接続され、上記焦点検出用画素群は上記第２メモリピクセル列に接続されていることを特徴とする請求項１に記載の撮像素子。
【請求項３】
上記撮像用画素群および上記焦点検出用画素群を加算した画素数と、上記メモリ部に設けられているメモリピクセル数と、は同一であることを特徴とする請求項２に記載の撮像素子。
【請求項４】
上記第１読出回路の動作を制御するものであって、上記撮像用画素群のＡＤ変換を行わないときには上記第１ＡＤ変換器の動作を停止する制御部をさらに備えたことを特徴とする請求項１に記載の撮像素子。
【請求項５】
上記第１読出回路は、上記撮像用画素群に属する画素の信号のみをソースフォロア出力する第１のバイアス電流制御回路をさらに含み、
上記制御部は、上記撮像用画素群のＡＤ変換を行わないときには、さらに上記第１のバイアス電流制御回路を停止することを特徴とする請求項４に記載の撮像素子。
【請求項６】
上記第２読出回路の動作を制御するものであって、上記焦点検出用画素群のＡＤ変換を行わないときには上記第２ＡＤ変換器の動作を停止する制御部をさらに備えたことを特徴とする請求項１に記載の撮像素子。
【請求項７】
上記第２読出回路は、上記焦点検出用画素群に属する画素の信号のみをソースフォロア出力する第２のバイアス電流制御回路をさらに含み、
上記制御部は、上記焦点検出用画素群のＡＤ変換を行わないときには、さらに上記第２のバイアス電流制御回路を停止することを特徴とする請求項６に記載の撮像素子。
【請求項８】
請求項１に記載の撮像素子を備えたことを特徴とする撮像装置。
【請求項９】
上記第２ＡＤ変換器によって変換されたデジタル信号に基づいて焦点状態を制御する焦点検出制御部をさらに備えたことを特徴とする請求項８に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相差により焦点検出を行うための焦点検出用画素群が撮像用画素群内に離散的に配置された撮像素子と、この撮像素子を備える撮像装置とに関する。
【背景技術】
【０００２】
近年、瞳分割された光束を受光し光電変換する焦点検出用画素が、撮像用画素の配列中に離散的に配置されている撮像素子、いわゆる像面位相差ＡＦを行う撮像素子が実用化され商品化されている。瞳分割された光束には、焦点位置とのずれに応じて位相差が生じるが、焦点検出用画素はこの位相差を検出するためのものとなっている。
【０００３】
この焦点検出用画素は、撮像用画素に対してある割合で配置されており、配置割合は例えば８画素に１画素の割合等の比較的大きい割合となっている。また、撮像素子上における焦点検出用画素の配置範囲も、画素部中の特定の一部領域のみを配置範囲とすることから、画素部のより広い領域（例えば画素部全体）を配置範囲とすることに移行しつつあり、つまり配置範囲が拡大する傾向にある。従って、撮像素子上に構成されている焦点検出用画素の総数もある程度の大きさの割合に達することになる。
【０００４】
このような比較的多い焦点検出用画素を撮像素子から読み出すには、画素数に応じて比較的多くの時間を要することになり、つまり読み出しのフレームレートが遅くなることになる。また、読み出す画素数が多くなると、消費電力も大きくなってしまい、例えば全画素を最高速の読出レートで読み出すのとほぼ同等の消費電力となってしまうことも考えられる。
【０００５】
一方、焦点検出用画素の読み出しは、読出頻度（読出レート）、即時性、読出方法などに応じて幾つかの方式が考えられ、それぞれの読出方式毎に読み出し効率を最適化することが好ましい。
【０００６】
例えば、特開２０１０−１８１７５１号公報には、複数の間引き読み出しモードを選択することができるように構成された、像面位相差ＡＦを行う撮像装置が記載されている。この撮像装置は、画像生成用の第１の信号を生成する第１の画素群と、撮影レンズの瞳領域を分割して、位相差検出用の第２の信号を生成する第２の画素群とを有する撮像素子と、第２の画素群からの信号に基づいて撮影レンズの焦点調節を行う焦点調節部と、複数の画素の信号を所定の間引き率と間引き位相で間引いて読み出す第１の間引き読み出しモードと、第１の間引き読み出しモードとは間引き率及び間引き位相の少なくとも一方を異ならせて間引いて読み出す第２の間引き読み出しモードとを有する読み出し部と、撮像装置の状態に応じて、第１の間引き読み出しモードと第２の間引き読み出しモードのどちらのモードで動作させるかを選択する選択部とを備えている。そしてこれにより、焦点検出用画素が離散的に配置された撮像素子を有する撮像装置において、撮像素子から画素信号を間引き読み出しする際に、焦点検出用画素に起因する画質の劣化を抑制するとされている。
【０００７】
そして、撮像装置においてＡＤ変換の処理時間を短くするための構成として、列並列型ＡＤ変換器が提案されており、特開２０１３−５１４９７号公報に記載された撮像装置が一例として挙げられる。この撮像装置は、画素から得られるアナログの画素信号のレベルをデジタルデータに変換するための参照信号であって、第１のゲインの参照信号と、第１のゲインと異なる第２のゲインの参照信号が画素データレベル読み出し時に生成され、アナログの画素信号のレベルと参照信号とが比較され、比較処理と並行してカウント処理が行なわれ、第１のゲインの参照信号との比較処理が完了した時点の第１のカウント値がデジタルデータとして取得され、第１のカウント値が予め設定されている閾値に達していない場合、第２のゲインの参照信号との比較処理が完了した時点の第２のカウント値がデジタルデータとして取得される。
【０００８】
ところで、撮像装置の基本構成においては、現在、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタを用いたＣＭＯＳ型固体撮像装置が主流となっているが、一般的なＣＭＯＳ型固体撮像装置は、二次元マトリクス状に配列された各画素の光電変換部が生成した信号電荷を行毎に順次読み出す方式を採用している。この方式では、各画素の光電変換部における露光のタイミングは、信号電荷の読み出しの開始と終了によって決まるため、行毎に露光のタイミングが異なる。このため、このようなＣＭＯＳ型固体撮像装置を用いて動きの速い被写体を撮像すると、撮像した画像内で被写体が歪んでしまう。この被写体の歪みを無くすために、信号電荷の蓄積の同時性を実現する同時撮像機能（グローバルシャッタ機能）が提案されている。このグローバルシャッタ機能は、位相差検知精度向上の観点でも好ましく、特開２０１３−９２９４号公報が一例として挙げられる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１０−１８１７５１号公報
【特許文献２】特開２０１３−５１４９７号公報
【特許文献３】特開２０１３−９２９４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述したように、撮像用画素群と焦点検出用画素群とを備える撮像素子において、効率的な読み出し、具体的には、それぞれのシーケンスに応じた高速で低消費電力な読み出しを行うことができる技術が望まれている。
【００１１】
本発明は上記事情に鑑みてなされたものであり、シーケンスに応じた効率的な読み出しを行うことが可能な、撮像用画素群と焦点検出用画素群とを備える撮像素子、および撮像素子を備える撮像装置を提供することを目的としている。
【課題を解決するための手段】
【００１２】
本発明のある態様による撮像素子は、複数の画素が行方向および列方向に配列された撮像用画素群と、上記撮像用画素群内に離散的に配置された焦点検出用画素群と、上記撮像用画素群に属する画素の信号のみをデジタル信号に変換する第１ＡＤ変換器を含む第１読出回路と、上記焦点検出用画素群に属する画素の信号のみをデジタル信号に変換する第２ＡＤ変換器を含む第２読出回路と、を備えている。
【００１３】
また、本発明のある態様による撮像装置は、上記撮像素子を備えている。
【発明の効果】
【００１４】
本発明によれば、撮像用画素群と焦点検出用画素群とを備える撮像素子、および撮像素子を備える撮像装置において、シーケンスに応じた効率的な読み出しを行うことが可能となる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態１における撮像装置の構成を示すブロック図。
【図２】上記実施形態１における撮像部の構成を示す図。
【図３】上記実施形態１における画素部の構成を示す図。
【図４】上記実施形態１におけるメモリ部の構成を示す図。
【図５】上記実施形態１の撮像部における列並列型ＡＤ変換器の構成をより詳細に示す図。
【図６】上記実施形態１における撮像シーケンスＡを示すタイミングチャート。
【図７】上記実施形態１における撮像シーケンスＢ１を示すタイミングチャート。
【図８】上記実施形態１における撮像シーケンスＢ２を示すタイミングチャート。
【図９】上記実施形態１における撮像シーケンスＣ１を示すタイミングチャート。
【図１０】上記実施形態１における撮像シーケンスＣ２を示すタイミングチャート。
【図１１】上記実施形態１において、各撮像シーケンスにおける撮像用読出回路および焦点検出用読出回路の動作状態と消費電力とを従来と比較した一例を示す図表。
【発明を実施するための形態】
【００１６】
以下、図面を参照して本発明の実施の形態を説明する。
［実施形態１］
【００１７】
図１から図１１は本発明の実施形態１を示したものであり、図１は撮像装置の構成を示すブロック図である。
【００１８】
この撮像装置は、図１に示すように、レンズ１と、撮像部２と、画像処理部３と、ＡＦ（オートフォーカス）評価値演算部４と、表示部５と、手振検出部７と、手振補正部８と、露光制御部９と、フォーカス制御部１０と、カメラ操作部１１と、カメラ制御部１２と、を備えている。なお、図１にはメモリカード６も記載されているが、このメモリカード６は撮像装置に対して着脱可能に構成されているために、撮像装置に固有の構成でなくても構わない。
【００１９】
レンズ１は、被写体の光学像を撮像部２に含まれる撮像素子２ａの撮像領域に結像するものである。このレンズ１は、焦点位置（ピント位置）を調節してフォーカシングを行うためのフォーカスレンズと、通過する光束の範囲を制御するための絞りと、を備え、さらに、本実施形態においては手振補正機能も備えたものとなっている。
【００２０】
撮像部２は、レンズ１により結像された被写体の光学像を光電変換して画像信号として出力する撮像素子２ａを含んでいる。なお、本実施形態においては、撮像素子２ａは、光電変換して得られたアナログ画像信号をデジタル信号に変換する回路（後述する列並列型ＡＤ変換器２３）を備えているものとする。さらに、本実施形態においては、撮像素子２ａが原色ベイヤー配列のカラーフィルタを備えたカラー撮像素子（図３参照）であるとして説明するが、もちろんその他の構成であっても構わない。また、撮像部２は、レンズ１の撮影光軸に垂直な面内を移動可能に構成されていて、手振補正機能を備えたものとなっている。
【００２１】
画像処理部３は、撮像部２の後述する撮像用画素から出力される画像信号に各種の画像処理を行うものである。この画像処理部３は、撮像素子２ａの後述する焦点検出用画素の画素値を、焦点検出用画素の近傍の撮像用画素の画素値に基づいて補間演算する処理等も行う。
【００２２】
ＡＦ評価値演算部４は、撮像部２から出力された画像信号に基づいてＡＦ評価値を算出し、カメラ制御部１２へ出力するものである。具体的にＡＦ評価値演算部４は、撮像素子２ａの焦点検出用画素から読み出された信号に基づいて位相差を算出し、ＡＦ評価値として出力するようになっている。なお、ＡＦ評価値演算部４は、さらに、撮像素子２ａから出力された画像信号に基づいてコントラスト値を算出し、ＡＦ評価値として出力するものであっても構わない（つまり、位相差ＡＦに加えて、さらにコントラストＡＦを行っても構わない）。
【００２３】
表示部５は、画像処理部３により表示用に画像処理された信号に基づき、画像を表示するものである。この表示部５は、ライブビュー表示や静止画像表示を行うとともに、この撮像装置に係る各種の情報等も表示するようになっている。
【００２４】
メモリカード６は、画像処理部３により記録用に画像処理された信号を保存するための記録媒体である。
【００２５】
手振検出部７は、加速度センサ等を有して構成され、この撮像装置の手振れを検出してカメラ制御部１２へ出力するものである。
【００２６】
手振補正部８は、カメラ制御部１２の制御に基づいて、検出された手振れを相殺するようにレンズ１と撮像部２との少なくとも一方を移動させ、撮像素子２ａの撮像領域上に結像される光学的な被写体像に手振れの影響が生じるのを軽減するものである。
【００２７】
露光制御部９は、カメラ制御部１２により決定されたシャッタ速度（露光時間）に基づいて、該カメラ制御部１２の制御の下に、撮像素子２ａの素子シャッタ（この素子シャッタには、グローバルシャッタ、すなわち、撮像素子２ａの全画素を一括リセットすることにより撮影用の露光を開始し、所定の露光時間が経過した後に全画素の画像信号を一括転送して露光を終了するシャッタが含まれている）を制御し、画像を取得させるものである。さらに、露光制御部９は、カメラ制御部１２により決定された絞り値に基づいて、レンズ１に含まれる絞りの制御等も行うようになっている。ここに、シャッタ速度および絞り値は、撮像部２から出力された画像信号に基づいて算出された測光データと、カメラ操作部１１により設定された感度と、等を用いて、例えばＡＰＥＸシステムに沿ったプログラム線図等に基づきカメラ制御部１２により決定される。また、露光制御部９は、撮像素子２ａの駆動情報をカメラ制御部１２へ出力するようになっている。
【００２８】
フォーカス制御部１０は、焦点を調節するためにレンズ１を駆動するものである。すなわち、フォーカス制御部１０は、ＡＦ評価値演算部４からＡＦ評価値を受けたカメラ制御部１２の制御に基づいて、レンズ１に含まれるフォーカスレンズを駆動し、撮像素子２ａに結像される被写体像が合焦に至るようにするものである。このように、ＡＦ評価値演算部４、カメラ制御部１２、およびフォーカス制御部１０は、撮像素子２ａの焦点検出用画素から読み出された信号（後述する第２ＡＤ変換器によって変換されたデジタル信号）に基づいて焦点状態を検出し制御する焦点検出制御部を構成している（従って、本実施形態の撮像装置は、焦点検出装置としての機能を備えている）。また、フォーカス制御部１０は、レンズ位置などのレンズ駆動情報をカメラ制御部１２へ出力するようになっている。
【００２９】
カメラ操作部１１は、この撮像装置に対する各種の操作入力を行うための操作部である。このカメラ操作部１１には、撮像装置の電源をオン／オフするための電源スイッチ、静止画撮影、動画撮影などを指示入力するためのレリーズボタン、静止画撮影モードや動画撮影モード、ライブビューモードなどを設定するためのモードボタン等の操作部材が含まれている。また、後述する撮像シーケンスＡ，Ｂ１，Ｂ２，Ｃ１，Ｃ２は、撮像装置の動作状態に応じて自動的に設定されるが、手動で選択可能としても構わない。この場合には、このカメラ操作部１１により選択操作が行われる。
【００３０】
カメラ制御部１２は、フォーカス制御部１０からのレンズ駆動情報やＡＦ評価値演算部４からのＡＦ評価値、露光制御部９からの駆動情報、画像処理部３からの処理情報、手振検出部７からの手振情報、カメラ操作部１１からの操作入力などに基づいて、画像処理部３、メモリカード６、手振補正部８、露光制御部９、フォーカス制御部１０等を含むこの撮像装置全体を制御するものである。
【００３１】
次に、図２は、撮像部２の構成を示す図である。
【００３２】
撮像部２は、複数の画素３１を有する画素部２１と、メモリ部２２と、列並列型ＡＤ変換器２３と、垂直走査回路２４と、水平読出回路２５と、制御回路２６と、水平信号線２７と、センスアンプ回路２８と、ＤＡＣ（デジタル・アナログ・コンバータ）２９と、を有している。なお、撮像部２の撮像素子２ａは、少なくとも画素部２１と垂直走査回路２４とを含んでいるが、その他の回路要素は撮像素子２ａ内であっても良いし、撮像素子２ａ外であっても構わない。ただし以下においては、図２に示す撮像部２の各要素は撮像素子２ａに含まれているものとして説明する。また、図２に示す各回路要素の配置位置は、実際の配置位置と必ずしも一致するわけではない。
【００３３】
画素部２１は、露光量に応じた信号電荷を生成する複数の画素３１が行列状に配列された撮像領域である（図３も参照）。この画素部２１における画素３１の、行方向の配列は「行」あるいは「ライン」などと呼ばれ、列方向の配列は「列」と呼ばれる。また、行方向は水平方向、列方向は垂直方向などとも呼ばれる。
【００３４】
メモリ部２２は、画素部２１に配列された各画素３１の信号電荷を一時的に蓄積する記憶部である。そして本実施形態のメモリ部２２は、例えば画素部２１に配列された各画素３１と同一数かつ同一配列（同一行列数）の図３内には未記載のメモリピクセル３２を有して構成されている（メモリピクセル３２は図４および図５を参照）。このメモリ部２２は、構造としては、例えば、画素部２１に対して基板厚み方向に積層された配置となっている。
【００３５】
垂直走査回路２４は、シフトレジスタ等で構成されていて、制御信号線３４が行毎に接続されており、画素部２１やメモリ部２２への制御信号を行毎に独立して出力することができるようになっている。例えば、垂直走査回路２４は、グローバルシャッタ動作を行うときには、画素部２１の全ての画素３１を同時にリセットして露光を開始させ、全ての画素３１の画素信号をメモリ部２２のメモリピクセル３２へ一斉に転送することにより露光を終了させる。また、垂直走査回路２４は、メモリ部２２に配列されたメモリピクセル３２を例えば行単位で読出制御する。
【００３６】
垂直信号線３５は、全ての画素３１およびメモリピクセル３２の列に各対応して設けられている。
【００３７】
列並列型ＡＤ変換器２３は、複数の垂直信号線３５に各接続された複数のＡＤＣ（アナログ・デジタル・コンバータ）３３を備えている。複数の（あるいは全ての）ＡＤＣ３３は同時に動作可能であるために、複数の（あるいは全ての）垂直信号線３５を介して伝送されるアナログ信号が同時にデジタル信号に変換される。そして、列並列型ＡＤ変換器２３は、垂直信号線３５を介してメモリ部２２のメモリピクセル３２から列毎に出力された画素信号に対して、例えばノイズ除去や増幅等の信号処理を行い、さらに、アナログの画素信号をデジタル信号へ変換する処理も行う。
【００３８】
ＤＡＣ２９は、制御回路２６が列並列型ＡＤ変換器２３を制御するために出力するデジタル信号を、アナログ信号に変換するものである。
【００３９】
水平読出回路２５は、例えばシフトレジスタで構成されており、画素信号を読み出そうとする画素列に係る列並列型ＡＤ変換器２３のＡＤＣ３３を順次選択し、列並列型ＡＤ変換器２３から画素信号を順次水平信号線２７へ出力することにより画素信号を読み出すものである。
【００４０】
センスアンプ回路２８は、水平信号線２７へ出力された画素信号に対して増幅等の信号処理を行うものである。
【００４１】
制御回路２６は、露光制御部９の制御に基づいて、動作の基準となるクロック信号や、垂直同期信号ＶＤ（図６〜図１０等参照）、水平同期信号ＨＤ（図６〜図１０等参照）等の制御信号を生成し、上述した列並列型ＡＤ変換器２３、垂直走査回路２４、水平読出回路２５、ＤＡＣ２９等を制御する制御部である。この制御回路２６は、後で図５を参照して説明するように、バイアス電流制御回路３６ａ，３６ｂを介した撮像用読出回路４０ａ，焦点検出用読出回路４０ｂの垂直信号線３５のバイアス電流のオン／オフと、カウンタ制御回路３７ａ，３７ｂを介したＡＤＣ３３のカウンタ３３ｂのオン／オフと、をさらに制御するようになっている。
【００４２】
続いて、図３は、画素部２１の構成を示す図である。
【００４３】
画素部２１における焦点検出用画素は、例えば、この図３に示すような画素配置となっている。
【００４４】
画素部２１に配列されている画素３１には、被写体像を撮像するための撮像用画素と、位相差に基づき焦点検出を行うための焦点検出用画素と、が設けられている。撮像用画素群は複数の画素が行方向および列方向に配列され、焦点検出用画素群は撮像用画素群内に離散的に配置されている。本実施形態における焦点検出用画素としては、レンズ１の瞳の、右側を通過する光線を光電変換する焦点検出用画素Ｒと、左側を通過する光線を光電変換する焦点検出用画素Ｌと、上側を通過する光線を光電変換する焦点検出用画素Ｔと、下側を通過する光線を光電変換する焦点検出用画素Ｂと、がある。これらの内の、焦点検出用画素Ｒで得られた画像と焦点検出用画素Ｌで得られた画像とに基づいて水平方向（行方向）の位相差が検出され、焦点検出用画素Ｔで得られた画像と焦点検出用画素Ｂで得られた画像とに基づいて垂直方向（列方向）の位相差が検出される。なお、これらに限らず、右斜め方向や左斜め方向、あるいはその他の方向の位相差を検出する焦点検出用画素を設けても構わない。こうして、水平方向だけでなく、水平方向以外の方向の位相差も検出可能とすることにより、焦点検出性能の高性能化を図っている。
【００４５】
これらの焦点検出用画素Ｒ，Ｌ，Ｔ，Ｂは、画素部２１内において、上述したように、行列状に配列された複数の画素３１の中に離散的に複数配置されている。
【００４６】
具体的に、焦点検出用画素は、例えば図３に示すような配置パターンで画素部２１内に配置されている。なお、図３において、左上から右下への斜め線によるハッチングは撮像用画素における緑画素を、縦線によるハッチングは撮像用画素における赤画素を、横線によるハッチングは撮像用画素における青画素を、それぞれ示している。
【００４７】
この図３に示す配置パターンにおいては、焦点検出用画素Ｒ，Ｌ，Ｔ，Ｂは、原色ベイヤー配列における緑画素の位置にのみ配置され、特にこの図３に示す例においては、青画素と同じ列の緑画素の位置にのみ配置されている。そして、焦点検出用画素Ｒ，Ｌ，Ｔ，Ｂの何れかが４画素に１画素の割合で配置されているラインと、焦点検出用画素Ｒ，Ｌ，Ｔ，Ｂは何れも配置されていないラインと、が交互に存在する。
【００４８】
具体的に、焦点検出用画素Ｒ，Ｌ，Ｔ，Ｂの何れかが配置されているラインのみをライン番号順に例示すれば、焦点検出用画素Ｒのみが配置されているラインｎ、ラインｎとは水平方向に２画素ずらして焦点検出用画素Ｔ，Ｂが交互に配置されているライン（ｎ＋２）、ライン（ｎ＋２）と水平方向の配置が同じライン（ｎ＋４）、ラインｎと水平方向に同じ配置で焦点検出用画素Ｌのみが配置されているライン（ｎ＋６）、ライン（ｎ＋２）とは水平方向に−２画素ずらして焦点検出用画素Ｔ，Ｂが交互に配置されているライン（ｎ＋８）、ラインｎとは水平方向に２画素ずらして焦点検出用画素Ｒのみが配置されているライン（ｎ＋１０）、ライン（ｎ＋２）と水平方向の配置が同じライン（ｎ＋１２）およびライン（ｎ＋１４）、ライン（ｎ＋１０）と水平方向に同じ配置で焦点検出用画素Ｌのみが配置されているライン（ｎ＋１６）、ライン（ｎ＋８）と水平方向の配置が同じライン（ｎ＋１８）、などとなっている。
【００４９】
こうして、図３に示す例では、２ラインに１ラインの割合、かつ水平４画素に１画素の割合で焦点検出用画素Ｒ，Ｌ，Ｔ，Ｂが配置されているために、全画素に占める焦点検出用画素Ｒ，Ｌ，Ｔ，Ｂの割合は１／８となっている。従って、例えば図３に示したような２０行３２列でなる６４０画素の内の、１／８の割合の８０画素が焦点検出用画素Ｒ，Ｌ，Ｔ，Ｂとなっている。
【００５０】
次に、図４は、メモリ部２２の構成を示す図である。
【００５１】
メモリ部２２には、画素の信号を蓄積する複数のメモリピクセル３２が行方向および列方向に配列されており、本実施形態においては、上述したように、メモリピクセル３２の数は画素部２１に設けられた画素３１の数（つまり、撮像用画素群および焦点検出用画素群を加算した画素数）と同一数であって、さらに、画素部２１に配列されている画素３１と同一の行列数となっている。
【００５２】
ただし、画素部２１における画素３１の画素信号は、メモリ部２２における同一行列位置のメモリピクセル３２に記憶されるとは限らず、画素３１とメモリピクセル３２とを接続する読出信号線を適宜延長配線することにより、焦点検出用画素Ｒ，Ｌ，Ｔ，Ｂの画素信号が、メモリ部２２における特定の列群に集中して転送されるようにしている。
【００５３】
具体的に、図３に示した８０画素の焦点検出用画素Ｒ，Ｌ，Ｔ，Ｂから読み出された画素信号は、図４に示す例においては、右端の第２９〜３２列（２０行×４列＝８０画素）の焦点検出用メモリ領域２２Ｂに集中して転送される。また、メモリ部２２の第１〜２８列は、撮像用画素からの画素信号を記憶するための撮像用メモリ領域２２Ａとなっている。
【００５４】
なお、配線を無駄に複雑にしないように、かつ読み出し後の画像処理を無駄に複雑にしないように、画素部２１における焦点検出用画素Ｒ，Ｌ，Ｔ，Ｂの配置となるべく類似性が高くなるように、画素３１に対応するメモリピクセル３２の、焦点検出用メモリ領域２２Ｂ内における位置を設定することが好ましい。そこで、図４に示す例においては、図３に示す画素部２１のｎラインに配列されていた焦点検出用画素Ｒの画素信号を、ｎラインおよび（ｎ＋１）ラインにおける第２９〜３２列のメモリピクセル３２に記憶し、図３に示す画素部２１の（ｎ＋２）ラインに配列されていた焦点検出用画素Ｔ，Ｂの画素信号を、（ｎ＋２）ラインおよび（ｎ＋３）ラインにおける第２９〜３２列のメモリピクセル３２に記憶し、等を行っている。
【００５５】
同様に、画素部２１における撮像用画素群と、メモリ部２２における第１〜２８列の撮像用メモリ領域２２Ａと、を接続する場合にも、配線を無駄に複雑にしないように、かつ読み出し後の画像処理を無駄に複雑にしないように、結線することが好ましい。
【００５６】
そこで、図４に示す例では、次のような画素信号の転送を行っている。まず、図４に示す撮像用メモリ領域２２Ａにおけるメモリピクセルの列数は２８列である。一方、図３に示す画素部２１は、ｎ，（ｎ＋２），（ｎ＋４），…ライン（ｎが偶数である場合を想定してこれらのラインを以下では偶数ラインという）における撮像用画素の数が（３２−８）＝２４、（ｎ＋１），（ｎ＋３），（ｎ＋５），…ライン（同様に、以下では奇数ラインという）における撮像用画素の数が３２であるために、図４に示す撮像用メモリ領域２２Ａにおけるメモリピクセルの列数２８と比べると、図３に示す画素部２１の偶数ラインの画素数は４画素少なく、奇数ラインの画素数は４画素多い。そこで、図３に示す画素部２１の例えば奇数ライン（ｎ＋１）から読み出した画素信号を水平８画素に１画素の割合で図４に示す偶数ラインｎの撮像用メモリ領域２２Ａに記憶させるようにしている。
【００５７】
なお、画素部２１からメモリ部２２への配線は、図３および図４に示した例に限らず、その他の効率的な配線を適宜用いて構わない。
【００５８】
例えば、メモリピクセル列を、焦点検出用画素Ｒ，Ｌの画素信号だけを記憶する列と、焦点検出用画素Ｔ，Ｂの画素信号だけを記憶する列と、に分けるようにしても良い。この場合には、読み出すメモリピクセル列を選択することにより、水平方向の位相差ＡＦだけ、または垂直方向の位相差ＡＦだけを所望に行うことができ、動作させるＡＤＣ３３の数を減らしてより省電化を図ることが可能となる。
【００５９】
そして、メモリ部２２の各列に配列されたメモリピクセル３２は、各列に対応して配線されている垂直信号線３５に接続されており、垂直走査回路２４により選択された行における、水平読出回路２５により選択された列のメモリピクセル３２から画素信号が読み出されるようになっている。
【００６０】
読み出された画素信号は、列並列型ＡＤ変換器２３における対応するＡＤＣ３３によりデジタル信号に変換され、水平信号線２７を介してセンスアンプ回路２８により増幅され出力される。
【００６１】
このような構成において、撮像用メモリ領域２２Ａと、撮像用メモリ領域２２Ａから画素信号を読み出すための列並列型ＡＤ変換器２３および水平読出回路２５の部分と、が撮像用読出回路４０ａを構成し、焦点検出用メモリ領域２２Ｂと、焦点検出用メモリ領域２２Ｂから画素信号を読み出すための列並列型ＡＤ変換器２３および水平読出回路２５の部分と、が焦点検出用読出回路４０ｂを構成している。
【００６２】
このような、画素部２１の画素３１の画素信号を、読み出しが容易となるように配列し直して、メモリ部２２のメモリピクセル３２に格納するような配線を行うことは、従来より普及しているＦＳＩ（表面型イメージャ）では困難であったが、本実施形態において説明した積層型イメージャや、近年普及が進みつつあるＢＳＩ（裏面型イメージャ）においては、配線の自由度が大きいために、実用的に実施可能となっている。なお、画素３１からの信号出力をソースフォロア形式で行うことが好ましく、この場合には配線が長くても信号劣化を抑制することが可能となる。
【００６３】
次に図５は、撮像部２における列並列型ＡＤ変換器２３の構成をより詳細に示す図である。
【００６４】
列並列型ＡＤ変換器２３において、撮像用読出回路４０ａに含まれるＡＤＣ３３が撮像用画素群に属する画素の信号のみをデジタル信号に変換する列並列型の第１ＡＤ変換器を構成し、第１ＡＤ変換器および第１のバイアス電流制御回路３６ａを含んで第１読出回路が構成され、撮像用メモリ領域２２Ａのメモリピクセル列が第１読出回路に接続される第１メモリピクセル列である。従って、撮像用画素群は第１メモリピクセル列に接続されることになる。
【００６５】
また、焦点検出用読出回路４０ｂに含まれるＡＤＣ３３が焦点検出用画素群に属する画素の信号のみをデジタル信号に変換する列並列型の第２ＡＤ変換器を構成し、第２ＡＤ変換器および第２のバイアス電流制御回路３６ｂを含んで第２読出回路が構成され、焦点検出用メモリ領域２２Ｂのメモリピクセル列が第２読出回路に接続される第２メモリピクセル列である。従って、焦点検出用画素群は第２メモリピクセル列に接続されることになる。
【００６６】
なお、図３〜図５に示した例においては、画素部２１の焦点検出用画素の総数が、メモリ部２２のメモリピクセル列に含まれるメモリピクセル数の丁度整数倍となっていたために、全てのＡＤＣ３３は、第１ＡＤ変換器となるか、または第２ＡＤ変換器となるか、の何れかであった。これに対して、整数倍とならない場合には、少なくとも１つのメモリピクセル列が撮像用画素の画素信号および焦点検出用画素の画素信号を記憶することになるために、このメモリピクセル列に接続されるＡＤＣ３３は、第１ＡＤ変換器と第２ＡＤ変換器との何れでもなく、混合変換器とでもいうべきものとなる。
【００６７】
次に、列並列型ＡＤ変換器２３内に列毎に対応して設けられたＡＤＣ３３は、比較器３３ａと、カウンタ３３ｂと、ラッチ３３ｃと、を備えている。
【００６８】
上述したＤＡＣ２９は、制御回路２６からの制御信号に基づき、参照電圧を比較器３３ａへ出力する。ここにＤＡＣ２９が出力する参照電圧は、スロープ状に変化するランプ波形の電圧となっている。
【００６９】
比較器３３ａは、垂直信号線３５からアナログの画素信号が入力されると、入力された画素信号の電圧を参照電圧と比較する。そして比較器３３ａは、画素信号の電圧と参照電圧との大小関係が反転すると出力信号を反転させる。ここに比較器３３ａは、例えば複数のＰＭＯＳトランジスタおよび複数のＮＭＯＳトランジスタにより構成される一般的な差動増幅器の構成を有し、動作時には電力を消費する。この比較器３３ａ内のＤＡＣ２９からの信号線が接続される部分、および垂直信号線３５が接続される部分には、図示はしないが、リセットレベル（リセットノイズ）を記憶するためのコンデンサがそれぞれ接続されている。これらのコンデンサは、制御回路２６からの指示信号によりリセットされるようになっている。
【００７０】
カウンタ３３ｂは、比較器３３ａからの出力信号が反転するまでの時間、つまり、ランプ波形の参照電圧と画素信号の電圧との大小関係が反転するまでの時間（比較時間）を、例えば入力クロックの数としてデジタル的にカウントする。
【００７１】
ラッチ３３ｃは、カウンタ３３ｂによるカウント結果を保持するデジタルメモリとして機能し、水平信号線２７を介してセンスアンプ回路２８に接続されている。また、ラッチ３３ｃは水平読出回路２５と接続されていて、水平読出回路２５により選択されて制御信号が入力されると、保持しているデジタル信号を出力するようになっている。
【００７２】
このような構成において、撮像用読出回路４０ａにはバイアス電流制御回路３６ａおよびカウンタ制御回路３７ａが、焦点検出用読出回路４０ｂにはバイアス電流制御回路３６ｂおよびカウンタ制御回路３７ｂが、それぞれ設けられている。
【００７３】
バイアス電流制御回路３６ａは、撮像用画素群に属する画素のメモリピクセルに転送された信号のみをソースフォロア出力するために、制御回路２６の制御に基づいて、撮像用読出回路４０ａ内の各垂直信号線３５のバイアス電流のオン／オフを制御する。
【００７４】
同様に、バイアス電流制御回路３６ｂは、焦点検出用画素群に属する画素のメモリピクセルに転送された信号のみをソースフォロア出力するために、制御回路２６の制御に基づいて、焦点検出用読出回路４０ｂ内の各垂直信号線３５のバイアス電流のオン／オフを制御する。
【００７５】
また、カウンタ制御回路３７ａは、制御回路２６の制御に基づいて、撮像用読出回路４０ａ内の各カウンタ３３ｂのオン／オフを制御する。
【００７６】
同様に、カウンタ制御回路３７ｂは、制御回路２６の制御に基づいて、焦点検出用読出回路４０ｂ内の各カウンタ３３ｂのオン／オフを制御する。
【００７７】
ここに、ソースフォロアの回路を構成する定電流回路部と、シングルスロープ（SigleSlope）型列並列ＡＤＣ（Column parallel ADC）とは、本実施形態における撮像素子において大きな消費電力を消費する回路部である。
【００７８】
そこで、上述したような構成により、撮像部２が、撮像用読出回路４０ａのオン／オフと、焦点検出用読出回路４０ｂのオン／オフと、を独立に制御可能とすることにより、何れかが動作不要である場合にオフすることで、大幅な消費電力削減を図るようになっている。
【００７９】
従って、制御回路２６は、第１ＡＤ変換器およびバイアス電流制御回路３６ａを含む第１読出回路の動作を制御するものであって撮像用画素群のＡＤ変換を行わないときには第１ＡＤ変換器の動作を停止しさらに必要に応じてバイアス電流制御回路３６ａの動作を停止する制御部であると共に、第２ＡＤ変換器およびバイアス電流制御回路３６ｂを含む第２読出回路の動作を制御するものであって焦点検出用画素群のＡＤ変換を行わないときには第２ＡＤ変換器の動作を停止しさらに必要に応じてバイアス電流制御回路３６ｂの動作を停止する制御部となっている。
【００８０】
こうして、シーケンスに応じた効率的な、つまり高速で低消費電力な読み出しを選択して制御することが可能となっている。
【００８１】
次に、本実施形態の撮像素子に適用されるシーケンスの幾つかの例について、図６〜図１０を参照して説明する。
【００８２】
まず、図６は、撮像シーケンスＡを示すタイミングチャートである。
【００８３】
グローバル露光は、画素部２１の全画素３１を一斉にリセット（ＲＳＴ）することで開始され、所定の露光時間Ｔｅｘｐが経過したところで、全画素３１に蓄積されている画素信号をメモリ部２２のメモリピクセル３２に一斉転送（ＴＸ）することにより終了する。
【００８４】
メモリ部２２からの画素信号の読み出しは、垂直同期信号ＶＤおよび水平同期信号ＨＤにより定められるタイミングに同期して行われる。
【００８５】
この読み出しにおいて撮像シーケンスＡを実行すると、水平同期信号ＨＤの１期間内において、メモリ部２２の１ラインのメモリピクセル３２に記憶されている撮像用画素の画素信号および焦点検出用画素の画素信号が読み出される。なお、この図６（および次に説明する図７）には、撮像用画素を水平方向および垂直方向に２×２画素加算（Ｈ２ｍｉｘ，Ｖ２ｍｉｘ）して読み出す例を示しているが、勿論これに限るものではなく、加算せずに読み出しても良いし、他の加算数の画素加算により読み出しても良いし、間引き読み出し等を行っても構わない。
【００８６】
従って、撮像シーケンスＡにおいては、撮像用読出回路４０ａと焦点検出用読出回路４０ｂは、共にオンとなる。
【００８７】
次に、図７は、撮像シーケンスＢ１を示すタイミングチャートである。
【００８８】
この撮像シーケンスＢ１を実行すると、水平同期信号ＨＤの１期間内において、メモリ部２２の１ラインのメモリピクセル３２に記憶されている撮像用画素の画素信号のみが読み出され、焦点検出用画素の画素信号については読み出しが行われない。これに対応して、露光時間ＴｅｘｐＡは、撮像に適した露光時間となっている。
【００８９】
従って、撮像シーケンスＢ１においては、撮像用読出回路４０ａはオンであるが、焦点検出用読出回路４０ｂはオフとなる。すなわち、撮像用画素の画素信号のみを読み出す場合には、焦点検出用読出回路４０ｂをオフとするために、消費電力の低減を図ることが可能となっている。
【００９０】
続いて、図８は、撮像シーケンスＢ２を示すタイミングチャートである。
【００９１】
この撮像シーケンスＢ２を実行すると、水平同期信号ＨＤの１期間内において、メモリ部２２の１ラインのメモリピクセル３２に記憶されている焦点検出用画素の画素信号のみが読み出され、撮像用画素の画素信号については読み出しが行われない。これに対応して、露光時間ＴｅｘｐＢは、焦点検出に適した露光時間となっている。
【００９２】
従って、撮像シーケンスＢ２においては、焦点検出用読出回路４０ｂはオンであるが、撮像用読出回路４０ａはオフとなる。すなわち、焦点検出用画素の画素信号のみを読み出す場合には、撮像用読出回路４０ａをオフとするために、消費電力の低減を図ることが可能となっている。
【００９３】
実際の運用において、焦点検出用画素は毎フレーム読み出す必要がなく、数〜数十フレームに１フレームの割合で読み出せば足りる場合がある。このような場合には、撮像シーケンスＢ１を繰り返し実行して、数〜数十フレームに１フレームの割合で撮像シーケンスＢ２を実行すれば良い（このような撮像シーケンスＢ１と撮像シーケンスＢ２とを適宜組み合わせたシーケンスを、撮像シーケンスＢと呼ぶことにする）。
【００９４】
図９は、撮像シーケンスＣ１を示すタイミングチャートである。
【００９５】
まず、読み出しに先立って行われるグローバル露光においては、撮像用画素の画素信号を読み出す前の露光時間ＴｅｘｐＡは撮像に適した露光時間となるように、また、焦点検出用画素の画素信号を読み出す前の露光時間ＴｅｘｐＢは焦点検出に適した露光時間となるように、それぞれに個別に設定されている。
【００９６】
そして、この撮像シーケンスＣ１を実行すると、垂直同期信号ＶＤの１期間内においてメモリ部２２の撮像用メモリ領域２２Ａの各メモリピクセル３２に記憶されている撮像用画素の画素信号のみが読み出されるフレームと、垂直同期信号ＶＤの１期間内においてメモリ部２２の焦点検出用メモリ領域２２Ｂの各メモリピクセル３２に記憶されている焦点検出用画素の画素信号のみが読み出されるフレームと、が交互に実行される。
【００９７】
従って、撮像シーケンスＣ１においては、撮像用読出回路４０ａと焦点検出用読出回路４０ｂはフレーム単位で交互にオンとなり、一方がオンとなっているフレームでは他方はオフとなる。こうして、撮像用読出回路４０ａと焦点検出用読出回路４０ｂとをフレーム単位で交互にオフすることにより、消費電力の低減を図ることが可能となっている。
【００９８】
図１０は、撮像シーケンスＣ２を示すタイミングチャートである。
【００９９】
上述したように、実際の運用においては焦点検出用画素を毎フレーム読み出す必要がない場合がある。そこで、この撮像シーケンスＣ２は、基本的に図９に示した撮像シーケンスＣ１を利用するが、焦点検出用画素の露光および読み出しについては例えば１０フレームに１回の割合で行うようにしたものとなっている。
【０１００】
すなわち、第１，第３，第５，第７，第９フレームの全てにおいて、撮像用画素の画素信号の読み出しを行う。一方、第２，第４，第６，第８フレームにおいては焦点検出用画素の画素信号の読み出しを休止し、第１０フレームにおいて焦点検出用画素の画素信号の読み出しを行う。
【０１０１】
この撮像シーケンスＣ２においては、このような１０フレームの動作が繰り返して行われる。こうして、撮像シーケンスＣ１に比して、さらに、焦点検出用読出回路４０ｂの動作を５回に４回オフするようにしたために、消費電力の低減をより一層図ることが可能となっている。
【０１０２】
図１１は、各撮像シーケンスにおける撮像用読出回路４０ａおよび焦点検出用読出回路４０ｂの動作状態と消費電力とを従来と比較した一例を示す図表である。
【０１０３】
撮像シーケンスＡは、従来と同様に、撮像用読出回路４０ａおよび焦点検出用読出回路４０ｂの両方をオンにして実行するために、消費電力も従来と同じである。そこで、この撮像シーケンスＡの消費電力を基準値１として、他の撮像シーケンスの消費電力をそれぞれ示すことにする。
【０１０４】
なお、以下に示す値は、ソースフォロアの回路を構成する定電流回路部、およびＡＤＣ３３の消費電力が、全体の消費電力の５０％を占めている場合を例にとって、単純モデル化して算出した値である。
【０１０５】
撮像シーケンスＢ１，Ｂ２，Ｃ１，Ｃ２においては、メモリ部２２に蓄積されている撮像用画素の画素信号を読み出す際には焦点検出用読出回路４０ｂの動作をオフし、メモリ部２２に蓄積されている焦点検出用画素の画素信号を読み出す際には撮像用読出回路４０ａの動作をオフしている。
【０１０６】
従って、この図１１に示す例においては、撮像シーケンスＢ１の消費電力は０．９３７５、撮像シーケンスＢ２の消費電力は０．５６２５、撮像シーケンスＣ１の消費電力は０．７５００、撮像シーケンスＣ２の消費電力は０．５６２５となる。
【０１０７】
なお、従来において撮像シーケンスＣ２と同様の処理をもし行った場合には、読み出しが休止されるフレームが発生することになるために、消費電力が低減して例えば０．６６６７となるが、本願の撮像シーケンスＣ２の０．５６２５よりは大きい値である（１０％の消費電力低減効果がある）。
【０１０８】
従って、撮像シーケンスＢ１，Ｂ２，Ｃ１，Ｃ２の何れかを利用することにより（あるいはこれらを組み合わせて利用することにより）、従来よりも消費電力を効率的に低減することが可能となる。
【０１０９】
なお、第１ＡＤ変換器および第２ＡＤ変換器は、上述ではそれぞれ列並列型である場合を例に挙げたが、本発明はこれに限定されるものではなく、例えば１画素毎にＡＤ変換を行うピクセルＡＤＣであっても構わない。
【０１１０】
このような実施形態１によれば、撮像用画素群に属する画素の信号のみをデジタル信号に変換する第１ＡＤ変換器を含む第１読出回路と、焦点検出用画素群に属する画素の信号のみをデジタル信号に変換する第２ＡＤ変換器を含む第２読出回路と、を撮像素子に設けたために、撮像シーケンスに応じた効率的な読み出しを行うことが可能となる。
【０１１１】
そして、第１ＡＤ変換器および第２ＡＤ変換器が列並列型である場合に、画素部２１からメモリ部２２への接続配線を工夫して、撮像用画素群を第１読出回路に接続される第１メモリピクセル列に接続し、焦点検出用画素群を第２読出回路に接続される第２メモリピクセル列に接続することにより、列単位での効率的な読み出しが可能となる。
【０１１２】
また、画素部２１の撮像用画素群および焦点検出用画素群を加算した画素数と、メモリ部２２に設けられているメモリピクセル数と、を同一としたために、メモリピクセル数を必要最小限に抑制することができ、ひいてはＡＤＣ３３の個数や作動回数を最小限に抑制して、消費電力の低減を図ることが可能となる。
【０１１３】
さらに、制御回路２６が、撮像用画素群のＡＤ変換を行わないときには第１ＡＤ変換器の動作を停止するために、焦点検出用画素群の画素信号のみを読み出す場合の消費電力を低減することができる。このときさらに、第１のバイアス電流制御回路３６ａを停止することにより、消費電力をより一層低減することができる。
【０１１４】
加えて、制御回路２６が、焦点検出用画素群のＡＤ変換を行わないときには第２ＡＤ変換器の動作を停止するために、撮像用画素群の画素信号のみを読み出す場合の消費電力を低減することができる。このときさらに、第２のバイアス電流制御回路３６ｂを停止することにより、消費電力をより一層低減することができる。
【０１１５】
また、第２ＡＤ変換器によって変換されたデジタル信号に基づいて焦点状態を制御するＡＦ評価値演算部４、カメラ制御部１２、およびフォーカス制御部１０等の焦点検出制御部を撮像装置が備えているために、別途の位相差ＡＦ素子等を不要とした像面位相差ＡＦに基づいて、レンズ１の焦点位置を調整して合焦させることが可能となる。
【０１１６】
なお、本発明は上述した実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化することができる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明の態様を形成することができる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除しても良い。さらに、異なる実施形態にわたる構成要素を適宜組み合わせても良い。このように、発明の主旨を逸脱しない範囲内において種々の変形や応用が可能であることは勿論である。
【符号の説明】
【０１１７】
１…レンズ
２…撮像部
２ａ…撮像素子
３…画像処理部
４…ＡＦ評価値演算部
５…表示部
６…メモリカード
７…手振検出部
８…手振補正部
９…露光制御部
１０…フォーカス制御部
１１…カメラ操作部
１２…カメラ制御部
２１…画素部
２２…メモリ部
２２Ａ…撮像用メモリ領域
２２Ｂ…焦点検出用メモリ領域
２３…列並列型ＡＤ変換器
２４…垂直走査回路
２５…水平読出回路
２６…制御回路（制御部）
２７…水平信号線
２８…センスアンプ回路
２９…ＤＡＣ（デジタル・アナログ・コンバータ）
３１…画素
３２…メモリピクセル
３３…ＡＤＣ（アナログ・デジタル・コンバータ）
３３ａ…比較器
３３ｂ…カウンタ
３３ｃ…ラッチ
３４…制御信号線
３５…垂直信号線
３６ａ，３６ｂ…バイアス電流制御回路
３７ａ，３７ｂ…カウンタ制御回路
４０ａ…撮像用読出回路
４０ｂ…焦点検出用読出回路
Ｒ，Ｌ，Ｔ，Ｂ…焦点検出用画素
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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