(57)【要約】【課題】炭化珪素半導体装置において、イオン注入した不純物の活性化率のばらつきに起因した電気的特性のばらつきを抑制する。【解決手段】炭化珪素半導体装置１０のベース領域３は、炭化珪素からなるドリフト層２に不純物をイオン注入して形成され、レトログレードプロファイルの不純物濃度分布を有する。ベース領域３にイオン注入した不純物を電気的に活性化させるための熱処理を行った後、熱処理によりダメージを受けた半導体層の表面層を除去する。このときドリフト層２を除去する厚さは、不純物の活性化率の算出結果に基づいて決定される。【選択図】図３
2015060841.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）基板上に形成された炭化珪素からなる半導体層に不純物をイオン注入することで、レトログレードプロファイルの不純物濃度分布を有するベース領域を形成する工程と、
（ｂ）前記半導体層にイオン注入した前記不純物を電気的に活性化させるための熱処理を行う工程と、
（ｃ）前記工程（ｂ）の後に前記不純物の活性化率を算出する工程と、
（ｄ）前記半導体層の表面を除去する工程と、
を備え、
前記工程（ｄ）で前記半導体層の表面を除去する厚さは、前記工程（ｃ）で算出した前記不純物の活性化率に基づいて決定される
ことを特徴とする炭化珪素半導体装置の製造方法。
【請求項２】
（ａ）基板上に形成された炭化珪素からなる半導体層に不純物をイオン注入することでベース領域を形成する工程と、
（ｂ）前記半導体層にイオン注入した前記不純物を電気的に活性化させるための熱処理を行う工程と、
（ｃ）前記工程（ｂ）の後に前記不純物の活性化率を算出する工程と、
（ｄ）前記半導体層の表面上にゲート酸化膜を形成する工程と、
を備え、
前記工程（ｄ）で形成する前記ゲート酸化膜の特定のパラメータは、前記工程（ｃ）で算出した前記不純物の活性化率に基づいて決定される
ことを特徴とする炭化珪素半導体装置の製造方法。
【請求項３】
前記工程（ｂ）の前記熱処理は、１５００〜２０００℃の温度で１０秒〜１時間程度行われる
請求項１または請求項２記載の炭化珪素半導体装置の製造方法。
【請求項４】
前記工程（ｃ）において、前記不純物の活性化率は、前記半導体層の前記不純物がイオン注入された領域の電気的特性から算出される
請求項１または請求項２記載の炭化珪素半導体装置の製造方法。
【請求項５】
前記工程（ｃ）において、前記不純物の活性化率は、前記工程（ｂ）の後における前記半導体層の表面粗さから算出される
請求項１または請求項２記載の炭化珪素半導体装置の製造方法。
【請求項６】
前記工程（ｃ）は、前記半導体層もしくはそれと同時期に処理した別の基板上に形成された半導体層を用いて行われる
請求項１または請求項２記載の炭化珪素半導体装置の製造方法。
【請求項７】
前記工程（ｄ）は、前記半導体層表面のドライエッチングによって行われる
請求項１記載の炭化珪素半導体装置の製造方法。
【請求項８】
前記工程（ｄ）は、前記半導体層表面の犠牲酸化処理によって行われる
請求項１記載の炭化珪素半導体装置の製造方法。
【請求項９】
前記ゲート酸化膜の前記特定のパラメータは、前記ゲート酸化膜の厚さである
請求項２記載の炭化珪素半導体装置の製造方法。
【請求項１０】
前記ゲート酸化膜の前記特定のパラメータは、前記ゲート酸化膜と前記半導体層の間の界面準位密度である
請求項２記載の炭化珪素半導体装置の製造方法。
【請求項１１】
前記ゲート酸化膜の前記特定のパラメータは、前記ゲート酸化膜中の固定電荷密度である
請求項２記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素半導体装置の製造方法に関し、特に、炭化珪素半導体装置の電気的特性のばらつきを抑制する技術に関する。
【背景技術】
【０００２】
炭化珪素は、優れた物性値を持ち、高耐圧、低損失なパワーデバイスの実現を可能にする半導体材料として知られている。炭化珪素結晶の導電性の制御には、不純物のイオン注入と、注入した不純物を活性化させる熱処理が有効である。
【０００３】
炭化珪素結晶に注入する不純物としては、ｐ型不純物としては主にアルミニウムが用いられ、ｎ型不純物としては主に窒素が用いられる。また、注入された不純物が活性化する温度は、アルミニウムの場合で１７００℃程度、窒素の場合で１５００℃程度であり、炭化珪素結晶中の不純物を電気的に活性化させるには、極めて高温の熱処理が必要になる。
【０００４】
一般的に、１７００℃程度の高温の熱処理において、炉内温度の調整は、炉の外側から放射温度計を用いて計測し、ヒーター出力にフィードバックする方法がとられることが多い。しかし、この方法では、炭化珪素基板から放出される珪素や炭素、熱処理時に炭化珪素基板表面を保護するカーボンもしくはグラファイト膜から発生する炭素、さらには、炉の内壁を構成する部材から発生する物質が、モニター用の開口窓を曇らせてしまい、計測精度が落ちる。また、熱電対を用いて炉内温度を直接計測する方法をとることもできるが、１７００℃以上の高温中では、繰り返しの熱処理による熱電対の消耗が激しく、長期間にわたって安定した温度管理を行うことは難しい。
【０００５】
イオン注入された不純物の活性化率は温度に対して敏感であり、下記の非特許文献１によると、アルミニウムの活性化率の温度依存性は、１６００℃〜１７００℃の範囲で０．５６％／℃、１７００℃〜１８００℃の範囲で０．０７％／℃である。例えば、熱処理温度が１７００℃の場合、設定した温度に僅か３％の誤差が生じただけで、不純物の活性化率に４〜２９％の差が生じることになる。
【０００６】
不純物の活性化率の差は、ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field-Effect Transistor）等の半導体装置のしきい値電圧に差を生じさせるため、問題となる。イオン注入した不純物の濃度プロファイルにもよるが、深さ方向に対して不純物濃度が一定である場合、しきい値電圧のばらつきは活性化率のばらつきと同等になる。
【０００７】
炭化珪素基板中の不純物の活性化率のばらつきを抑制するには、熱処理時間を十分に長くすることが考えられる。しかし、特許文献１のように炭化珪素基板の表面をカーボンもしくはグラファイト膜で保護したとしても、過剰な熱処理は炭化珪素表面の粗さを大きくし、それを用いて形成したＭＯＳＦＥＴのチャネルの実効移動度が低下する（非特許文献２）。
【０００８】
炭化珪素半導体装置は、依然として結晶欠陥による歩留まりの低下が大きく、大電流を得るために小面積の複数の素子を並列接続させることが多い。しきい値電圧やオン抵抗のばらつきは、通電能力の低下のみならず、特定箇所への電流集中を引き起こし、破壊の原因にもなる。従って、炭化珪素半導体装置の活用には、素子ごとの特性ばらつきを抑制することが必要不可欠である。
【０００９】
また、炭化珪素半導体以外においては、ウエハに単位ＦＥＴ（Field Effect Transistor）構造を複数形成した後、単位ＦＥＴ構造ごとにゲート閥値電圧の測定を行い、それらの測定結果に基づいて不純物活性化の加熱条件を設定することで単位ＦＥＴ構造の特性の不揃いを補償し、それによって半導体装置の特性を揃える技術が、下記の特許文献２に提案されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００７−１１５８７５号公報
【特許文献２】特開２００８−３０６０４７号公報
【非特許文献】
【００１１】
【非特許文献１】木本他、電学論C, 122巻1号, 平成14年pp.17-22.
【非特許文献２】Yu Anne Zeng, Marvin H. White, Mrinal K. Das, "Electron transport modeling in the inversion layers of 4H and 6H-SiC MOSFETs on implanted regions," Solid-State Electronics 49 (2005) 1017-1028.
【非特許文献３】M. Rambach, F. Schmid, M. Krieger, L. Frey, A.J. Bauer , G. Pensl, H. Ryssel, "Implantation and annealing of aluminum in 4H silicon carbide," Nuclear Instruments and Methods in Physics Research B 237 (2005) 68-71.
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上記したように、炭化珪素結晶の導電性の制御には、イオン注入による不純物の注入と、電気的な活性化のために高温での熱処理が有効である。しかし、高温の熱処理では炉内温度を直接モニターすることは難しく、設定温度と実際の温度にずれが生じやすい。また高温であるために僅かな誤差が大きな温度差となる。
【００１３】
炭化珪素結晶中の不純物の活性化率は、活性化のための熱処理温度に強く依存し、熱処理における温度制御の誤差によって大きくばらつくことが分かっている。不純物の活性化率のばらつきは、実効的な不純物濃度のばらつきとなるため、半導体装置の電気的特性に大きく影響し、特にしきい値電圧やオン抵抗のばらつきの原因となる。
【００１４】
本発明は以上のような課題を解決するためになされたものであり、炭化珪素半導体装置において、イオン注入した不純物の活性化率のばらつきに起因した電気的特性（しきい値電圧およびそれに伴うチャネル移動度、オン抵抗など）のばらつきを抑制することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の第１の態様に係る炭化珪素半導体装置の製造方法は、（ａ）基板上に形成された炭化珪素からなる半導体層に不純物をイオン注入することで、レトログレードプロファイルの不純物濃度分布を有するベース領域を形成する工程と、（ｂ）前記半導体層にイオン注入した前記不純物を電気的に活性化させるための熱処理を行う工程と、（ｃ）前記工程（ｂ）の後に前記不純物の活性化率を算出する工程と、（ｄ）前記半導体層の表面を除去する工程と、を備え、前記工程（ｄ）で前記半導体層の表面を除去する厚さは、前記工程（ｃ）で算出した前記不純物の活性化率に基づいて決定される。
【００１６】
本発明の第２の態様に係る炭化珪素半導体装置の製造方法は、（ａ）基板上に形成された炭化珪素からなる半導体層に不純物をイオン注入することでベース領域を形成する工程と、（ｂ）前記半導体層にイオン注入した前記不純物を電気的に活性化させるための熱処理を行う工程と、（ｃ）前記工程（ｂ）の後に前記不純物の活性化率を算出する工程と、（ｄ）前記半導体層の表面上にゲート酸化膜を形成する工程と、を備え、前記工程（ｄ）で形成する前記ゲート酸化膜の特定のパラメータは、前記工程（ｃ）で算出した前記不純物の活性化率に基づいて決定される。
【発明の効果】
【００１７】
本発明によれば、半導体層にイオン注入した不純物の活性化率のばらつきに起因するしきい値電圧およびそれに伴うチャネル移動度、オン抵抗などの電気的特性の再現性低下を防止できる。
【図面の簡単な説明】
【００１８】
【図１】炭化珪素ＭＯＳＦＥＴのしきい値電圧とチャネルの実効移動度とのトレードオフを示したグラフである。
【図２】ベース領域にレトログレードプロファイルとなるように不純物をイオン注入したときの基板の深さ方向に対する不純物の濃度プロファイルを示したグラフである。
【図３】本発明の実施の形態に係る炭化珪素半導体装置の構成を示す断面図である。
【図４】本発明の実施の形態に係る炭化珪素半導体装置の製造方法を示す工程図である。
【図５】本発明の実施の形態に係る炭化珪素半導体装置の製造方法を示す工程図である。
【図６】本発明の実施の形態に係る炭化珪素半導体装置の製造方法を示す工程図である。
【図７】本発明の実施の形態に係る炭化珪素半導体装置の製造方法を示す工程図である。
【図８】本発明の実施の形態に係る炭化珪素半導体装置の製造方法を示す工程図である。
【図９】本発明の実施の形態に係る炭化珪素半導体装置の製造方法を示す工程図である。
【図１０】本発明の実施の形態に係る炭化珪素半導体装置の製造方法を示す工程図である。
【図１１】熱処理温度に対する炭化珪素基板の表面粗さを示したグラフである。
【発明を実施するための形態】
【００１９】
＜実施の形態１＞
図１は、炭化珪素を用いて作製したＭＯＳＦＥＴにおける、しきい値電圧とチャネルの実効移動度とのトレードオフを示すグラフである。炭化珪素を用いて作製したＭＯＳＦＥＴは、珪素を用いて作製したものと比較して、しきい値電圧と実効移動度に強いトレードオフの関係を持つ。このため、炭化珪素の半導体層中の不純物の活性化率のずれはしきい値電圧に影響するだけでなく、実効移動度にも影響を及ぼす。ＭＯＳＦＥＴのオン抵抗は、しきい値電圧および実効移動度の両方に依存するため、炭化珪素を用いて作製したＭＯＳＦＥＴでは活性化率のばらつきに起因するオン抵抗のばらつきは非常に顕著に現れる。
【００２０】
炭化珪素結晶中の不純物の活性化率は、不純物がイオン注入された領域の電気的特性から算出することができる。例えば、不純物を活性化させる熱処理後に、水銀プローブを用いて、アクセプタ型の不純物をイオン注入した領域の容量測定を行うことによって、実効的なアクセプタ濃度を算出でき、そのアクセプタ濃度から不純物の活性化率を算出できる。また、上記の非特許文献３に示されているように、不純物を活性化させる熱処理後に、アクセプタ型の不純物をイオン注入した領域のシート抵抗を測定すれば、熱処理で炭化珪素の半導体層に加わった熱量を算出できるので、その熱量から不純物の活性化率を算出することもできる。
【００２１】
次に、ＭＯＳＦＥＴのベース領域にイオン注入した不純物の活性化率と、そのしきい値電圧の関係について説明する。まず、ベース領域のアクセプタ濃度が深さ方向に対して一定である場合について述べる。アクセプタとしてイオン注入されたアルミニウムの活性化率が８０％であり、ゲート酸化膜中の固定電荷およびゲート酸化膜と半導体層との界面準位が存在しないと仮定すると、ゲート酸化膜の厚さを５０ｎｍにして３Ｖのしきい値電圧を得るには、アクセプタが７．２×１０１６ｃｍ−３の濃度で半導体層の表面から空乏層の広がる深さまで存在すればよい。同じアクセプタ濃度で、活性化率が７０％のときはしきい値電圧が２．７６Ｖになり、活性化率が６０％になるとしきい値電圧は２．５１Ｖまで低下する。
【００２２】
このように、不純物の活性化率が低下するとしきい値電圧は低下するが、しきい値電圧はゲート酸化膜の厚さによっても制御でき、ゲート酸化膜を厚くすればしきい値電圧を高くできる。上の例と同様にアクセプタ濃度が７．２×１０１６ｃｍ−３で活性化率が６０％の場合、ゲート酸化膜の厚さを６１ｎｍにすれば、しきい値電圧を３Ｖにできる。ゲート酸化膜の厚さは、ゲート酸化膜を熱酸化により形成する場合には熱成長させる温度や時間によって調節でき、ゲート酸化膜を化学的気相成長法により形成する場合には堆積時間によって調整できる。
【００２３】
次に、ベース領域のアクセプタ濃度分布を、表面で低濃度、深い部分で高濃度となるレトログレードプロファイルとした場合について述べる。例えば、６００ｋｅＶのイオン注入により、図２のようなレトログレードプロファイルを形成した場合、犠牲酸化処理により表面を除去し、ゲート酸化膜と半導体層との界面が犠牲酸化処理前の半導体層表面から深さの１００ｎｍの位置（破線Ａ）になるようにした場合に、ゲート酸化膜の厚さを５０ｎｍ、ドーズ量を１．４１×１０１４ｃｍ−２とすると、活性化率８０％でしきい値電圧が３Ｖになる。それと同じ条件で、活性化率が７０％になると、しきい値電圧は２．８６Ｖとなり、活性化率が６０％になるとしきい値電圧は２．７１Ｖまで低下する。ベース領域のアクセプタ濃度分布をレトログレードプロファイルにすることによって、アクセプタ濃度が深さ方向に一定の場合に比べ、トランジスタ特性は不純物の活性化率のばらつきに対してわずかながら強くなることが分かる。
【００２４】
また、ベース領域の不純物濃度分布がレトログレードプロファイルの場合、ゲート酸化膜の形成条件を変更しなくても、基板表面を除去する厚さ（深さ）を変えることによってしきい値電圧を制御ができる。例えば図２に示したレトログレードプロファイルの場合、活性化率が６０％のときは犠牲酸化処理よって除去する厚さを２７ｎｍ増やして、ゲート酸化膜と半導体層との界面を犠牲酸化処理前の半導体層表面から深さ１２７ｎｍの位置（破線Ｂ）にすれば、しきい値電圧を３Ｖにできる。
【００２５】
実施の形態１では、炭化珪素の半導体層にレトログレードプロファイルの不純物濃度分布を持つベース領域を形成した上で、半導体層の表面層を犠牲酸化処理やドライエッチングで除去する厚さを、ベース領域に注入した不純物の活性化率に応じて調整することによって、しきい値電圧およびそれに伴うチャネル移動度、ならびにオン抵抗などの電気的特性を所望の値に設定する。
【００２６】
図３は、実施の形態１に係る炭化珪素半導体装置の製造方法によって形成される炭化珪素半導体装置１０の構成を示す断面図である。ここでは、炭化珪素半導体装置１０としてＭＯＳＦＥＴを示す。
【００２７】
炭化珪素半導体装置１０は、第１導電型の炭化珪素からなる基板１を用いて形成されている。基板１の上には、第１導電型の炭化珪素からなる半導体層であるドリフト層２が形成されており、ドリフト層２の上層部には、第２導電型のベース領域３が互いに離間して形成されている。ベース領域３それぞれの表面には、第１導電型のソース領域４が形成されている。以下では、基板１と、ベース領域３およびソース領域４が形成されたドリフト層２とからなる部分を「基体」と称することもある。
【００２８】
ドリフト層２の上には、隣り合うベース領域３に跨がるようにゲート酸化膜５が形成され、その上にゲート電極６が形成されている。ゲート酸化膜５およびゲート電極６は、隣り合うベース領域３間のドリフト層２を覆っており、それらの端部はベース領域３内のソース領域４上にまで達している。また、ドリフト層２の上には、ソース領域４と電気的に接続するソース電極７が形成されている。さらに、基板１の下面にはドレイン電極８が形成されている。
【００２９】
炭化珪素半導体装置１０のゲート電極６に電圧が印加されると、ゲート電極６の下に位置するベース領域３の表面に反転チャネル層が形成され、それによりソース領域４とドリフト層２との間に電荷の流れる経路ができる。以下では、ベース領域３の反転チャネル層が形成される領域を「チャネル領域」と称す。
【００３０】
炭化珪素半導体装置１０がｎチャネル型ＭＯＳＦＥＴの場合（第１導電型がｎ型、第２導電型がｐ型の場合）、キャリアは電子である。この場合、ソース領域４から反転チャネル層を通ってドリフト層２へ流れ込んだ電子は、ドレイン電極８に印加された電圧により生じた電界に従って、ドリフト層２および基板１を通りドレイン電極８に到達する。つまり、ゲート電極６に電圧を印加することにより、ドレイン電極８からソース電極７に電流が流れることになる。
【００３１】
炭化珪素半導体装置１０がｐチャネル型ＭＯＳＦＥＴの場合（第１導電型がｐ型、第２導電型がｎ型の場合）、キャリアは正孔である。この場合、ドレイン電極８から注入される正孔が、ドリフト層２を通ってベース領域３に到達する。ベース領域３に到達した正孔は、ソース電極７の電位に従って、ベース領域３表面の反転チャネル層を通りソース領域４に到達する。つまり、ゲート電極６に電圧を印加することにより、正孔がドレイン電極８からソース電極７に流れることになる。
【００３２】
以下、図３に示した炭化珪素半導体装置１０の製造方法を説明する。図４〜図１０はその製造方法を示す工程図である。
【００３３】
まず、第１導電型の基板１上に、エピタキシャル結晶成長法を用いて第１導電型の炭化珪素エピタキシャル層からなるドリフト層２を形成する（図４）。ドリフト層２の厚さは５〜５０μｍ程度、ドリフト層２の不純物濃度は１×１０１５〜１×１０１８ｃｍ−３程度が望ましい。この条件でドリフト層２を形成することにより、数百Ｖ〜５ｋＶ以上の耐圧を有する縦型高耐圧ＭＯＳＦＥＴを実現できる。なお、基板１の面方位としては、（０００１）面、（０００−１）面、（１１−２０）面などを用いることができる。また、基板１のポリタイプとしては、４Ｈ、６Ｈ、および３Ｃのいずれかを用いることができる。
【００３４】
次に、写真製版技術を用いて、ドリフト層２上に、ベース領域３の形成領域が開口されたマスクを形成する。マスクの材料としては、レジスト、二酸化珪素、または窒化珪素などが挙げられる。そして、当該マスクを不純物注入阻止膜に用いて、第２導電型の不純物をドリフト層２にイオン注入することで、ベース領域３を形成する（図５）。図５には、イオン注入時に用いたマスクを除去した後の状態を示している。
【００３５】
炭化珪素半導体装置１０がｎチャネル型ＭＯＳＦＥＴの場合、ベース領域３に注入する第２導電型の不純物として、例えばボロン（Ｂ）またはアルミニウム（Ａｌ）を用いることができる。また、炭化珪素半導体装置１０がｐチャネル型ＭＯＳＦＥＴの場合、ベース領域３に注入する第２導電型の不純物として、例えばリン（Ｐ）または窒素（Ｎ）を用いることができる。
【００３６】
本実施の形態では、ベース領域３の不純物濃度分布をレトログレードプロファイルにする。ベース領域３の深さは、ドリフト層２の厚さを超えない範囲で、例えば０．５〜３μｍ程度とする。また、ベース領域３の第２導電型の不純物濃度は、ドリフト層２における第１導電型の不純物濃度を超える必要があり、例えば１×１０１７〜１×１０１９ｃｍ−３程度とする。
【００３７】
次に、写真製版技術を用いて、ドリフト層２上にソース領域４の形成領域が開口されたマスクを形成する。そして、当該マスクを不純物注入阻止膜に用いて、第１導電型の不純物をドリフト層２にイオン注入することで、各ベース領域３その内側にソース領域４を形成する（図６）。図６には、イオン注入時に用いたマスクを除去した後の状態を示している。
【００３８】
炭化珪素半導体装置１０がｎチャネル型ＭＯＳＦＥＴの場合、ソース領域４に注入する第１導電型の不純物としては、例えばリンまたは窒素を用いることができ、炭化珪素半導体装置１０がｐチャネル型ＭＯＳＦＥＴの場合、ソース領域４に注入する第２導電型の不純物としては、例えばボロンまたはアルミニウムを用いることができる。
【００３９】
ソース領域４の深さは、ベース領域３の深さよりも浅く設定される。ソース領域４に注入される第１導電型の不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３程度である。
【００４０】
ここまでの工程により、基板１、ドリフト層２、ベース領域３およびソース領域４から構成される炭化珪素半導体装置１０の「基体」が形成される。
【００４１】
続いて、熱処理装置を用いて基体の熱処理を行い、基体に注入された不純物を電気的に活性化させる。この熱処理は、アルゴンや窒素などの不活性ガス中または真空中で、例えば１５００〜２０００℃の高温条件により、例えば３０秒〜１時間程度行われる。この熱処理においては、基体の表面に荒れが生じることを防ぐために、予めその表面にカーボン膜もしくはグラファイト膜を堆積させておいてもよい。
【００４２】
次に、熱処理した基体またはそれと同時に熱処理した別の基体を用いて、不純物をイオン注入してベース領域３を形成した領域（特に、ベース領域３がドリフト層２の表面に露出した領域）もしくはそれと同じ不純物濃度プロファイルを持つ別の領域の容量測定、もしくはシート抵抗測定を行う。そして、この測定で得られたデータに基づいて、ベース領域３に注入した第２導電型の不純物の活性化率を算出する。
【００４３】
続いて、イオン注入や熱処理による基体の表面（ドリフト層２、ベース領域３およびソース領域４の表面）のダメージを除去するため、犠牲酸化処理やドライエッチングにより基体の表面層を除去する。このとき基体の表面層を除去する深さは、ベース領域３に注入した不純物の活性化率の算出結果に基づいて決定する。これにより、ベース領域３に注入した不純物の活性化率がばらついても、炭化珪素半導体装置１０のしきい値電圧等の電気的特性のばらつきを抑制することができる。
【００４４】
ドライエッチングにより基体の表面層を除去する際に、レジスト等でマスクを形成することにより、基体の面内において表面層を除去する厚さ（深さ）を変化させることができる。これにより基体の面内で不純物の活性化率にばらつきが生じる場合についても、炭化珪素半導体装置１０のしきい値電圧等の電気的特性のばらつきを抑えることが可能になる。
【００４５】
次に、基体の表面上に、二酸化珪素膜からなるゲート酸化膜５を形成する（図７）。二酸化珪素膜の形成は、化学的気相成長法によって基体の表面上に二酸化珪素膜を堆積させる手法で行ってもよいし、酸素を含む雰囲気で機体の表面を熱酸化することによって二酸化珪素膜を形成する手法で行ってもよい。
【００４６】
続いて、ゲート酸化膜５に窒化処理を行う。ゲート酸化膜５の窒化処理は、一酸化窒素（ＮＯ）ガス、一酸化二窒素（Ｎ２Ｏ）ガス、二酸化窒化（ＮＯ２）ガス、アンモニア（ＮＨ３）ガスのうちの少なくとも１種のガス、または２種以上のガスの混合ガス、あるいは、それらのガスと不活性ガスとの混合ガスなどの雰囲気で、基体を熱処理することによって行われる。この熱処理の温度は１１５０℃〜１３５０℃の範囲が望ましい。
【００４７】
次いで、ゲート酸化膜５上にゲート電極６の材料としての導電膜を形成し、それを写真製版技術を用いてパターニングすることによってゲート電極６を形成する（図８）。ゲート電極６は、その端部がソース領域４上に位置し、ベース領域３内のチャネル領域およびベース領域３間のドリフト層２を覆う形状にパターニングされる。ゲート電極６は、平面視でソース領域４と１０ｎｍ〜５μｍ程度重なり合うように形成されることが望ましい。そうすることにより、ゲート電極６の端部におけるフリンジ効果の影響が抑制され、ベース領域３の表面（チャネル領域）に均一に電圧が印加されるので、チャネル領域に確実に反転チャネル層を形成することができる。
【００４８】
ゲート電極６の材料としては、ｎ型またはｐ型の多結晶珪素（ポリシリコン）、ｎ型またはｐ型の多結晶炭化珪素、あるいはアルミニウム、チタン、モリブデン、タンタル、ニオブおよびタングステンなどの低抵抗高融点金属、またはそれら高融点低抵抗金属の窒化物などが挙げられる。
【００４９】
ゲート電極６のパターニング後、写真製版技術を用いてゲート酸化膜５をパターニングし、ソース領域４の表面およびベース領域３の表面（チャネル領域とは異なる部分）を露出させる（図９）。このとき、パターニング後のゲート酸化膜５の端部をゲート電極６の端部よりも外側に位置させる（ゲート酸化膜５をゲート電極６よりも長い形状にする）とよい。それにより、ゲート電極６とこの後に形成するソース電極７との間の電気的な分離を確実なものにできる。
【００５０】
次いで、ソース電極７の材料としての導電膜を成膜してパターニングすることにより、ベース領域３およびソース領域４の露出した表面上にソース電極７を形成する（図１０）。最後に、基板１の裏面にドレイン電極８を形成することにより、図３に示した炭化珪素半導体装置１０の素子構造が完成する。
【００５１】
ソース電極７とドレイン電極８の材料としては、アルミニウム、ニッケル、チタン、金またはこれらの複合物などを用いることができる。また、ソース電極７と基板１との間でオーミック接触を得るために、ソース電極７ならびにドレイン電極８を形成した後に、１０００℃程度の熱処理を行ってもよい。
【００５２】
このように、本実施の形態では、ベース領域３の第２導電型の不純物濃度分布をレトログレードプロファイルにし、基体の表面層（ドリフト層２、ベース領域３およびソース領域４の表面層）を犠牲酸化処理やドライエッチングで除去する厚さを、ベース領域３に注入した第２導電型の不純物の活性化率の算出結果に基づいて決定している。つまり、ゲート酸化膜５と基体（特にベース領域３）との界面の位置が、当該不純物の活性化率に応じて調整される。これにより、ベース領域３に注入した不純物の活性化率にばらつきが生じても、炭化珪素半導体装置１０のしきい値電圧およびそれに伴うチャネル移動度、オン抵抗などの電気的特性を所望の値に設定でき、それらのばらつきが抑制される。よって、炭化珪素半導体装置１０の電気的特性の再現性を高めることができる。
【００５３】
本実施の形態では、基体の表面層（ダメージ層）を除去する厚さを調整することで、炭化珪素半導体装置１０のしきい値電圧等の電気的特性を制御する例を示したが、炭化珪素半導体装置１０の電気的特性の制御は、他の方法で行ってもよい。例えば、炭化珪素半導体装置１０のしきい値電圧はゲート酸化膜５の厚さによっても変化するため、ゲート酸化膜５の厚さを、炭化珪素半導体装置１０のしきい値電圧を制御するためのパラメータにしてもよい。
【００５４】
また、炭化珪素半導体装置１０のしきい値電圧は、ゲート酸化膜５中の固定電荷密度およびゲート酸化膜５と基体（半導体層）との界面における界面準位密度によっても制御できる。よって、それらを炭化珪素半導体装置１０のしきい値電圧を制御するためのパラメータにしてもよい。例えば、ベース領域３のアクセプタ濃度が７．２×１０１６ｃｍ−３で活性化率が６０％、ゲート酸化膜の厚さが５０ｎｍの場合、ゲート酸化膜５中の固定電荷およびゲート酸化膜５と半導体層との界面準位が存在しないと仮定すると、しきい値電圧は２．５１Ｖとなるが、同じ条件で固定電荷密度や界面準位密度を２．１×１０１１ｃｍ−２増加させれば、しきい値電圧を３Ｖにできる。
【００５５】
ゲート酸化膜中の固定電荷密度および半導体層との界面における界面準位密度は、ゲート酸化膜形成後に行われるポストアニールの条件によって調整でき、ポストアニールが窒化処理である場合には、酸窒化ガスの濃度、処理温度、処理時間、降温雰囲気などが、それらを調整するためのパラメータになる。
【００５６】
＜実施の形態２＞
熱処理で炭化珪素の半導体層に加わった熱量の値は、熱処理後の半導体層の表面粗さからも算出できる。図１１に熱処理後の半導体層の表面粗さ（ＲＭＳ；Root-mean-square）を示す。熱処理温度を１６００℃から１７５０℃まで変化させると、熱処理温度の上昇に伴って表面粗さが大きくなることが分かる。この表面粗さは、熱処理を実施する炉内の雰囲気、半導体層表面を保護するグラファイトもしくはカーボンの膜質、および、イオン注入される不純物の種類や濃度にも依存するが、これらの条件が同一であれば表面粗さの再現性は高い。従って、それら一連のデータを取得することにより、不純物をイオン注入した領域の表面粗さを算出でき、その表面粗さから熱処理温度を算出できる。熱処理温度が分かれば、熱処理で半導体層に加わった熱量が分かり、その熱量から不純物の活性化率を算出できる。
【００５７】
そこで、実施の形態２では、基体の表面層（ダメージ層）を除去する工程の前に、熱処理後における基体の表面粗さを測定して、その測定結果から基体内の不純物の活性化率を算出し、その算出結果に基づいてゲート酸化膜５の厚さを調整する。これにより、ベース領域３に注入した不純物の活性化率がばらつく場合でも、炭化珪素半導体装置１０のしきい値電圧等の電気的特性が一定になるように調整できる。
【００５８】
実施の形態２に係る炭化珪素半導体装置の製造方法を説明する。まず、実施の形態１で図３〜図６を用いて説明したものと同様の手法で、基板１上にドリフト層２を形成し、ドリフト層２内にベース領域３およびソース領域４を形成することによって、炭化珪素半導体装置１０の基体を形成する。さらに、基体にイオン注入した不純物を電気的に活性化させるための熱処理を行う。この熱処理も、実施の形態１と同様に、アルゴンや窒素などの不活性ガス中または真空中で、例えば１５００〜２０００℃の高温条件により、例えば３０秒〜１時間程度行われる。
【００５９】
実施の形態２では、その後、熱処理した基体またはそれと同時に熱処理した別の基体を用いて、基体の表面を原子間力顕微鏡（Atomic Force Microscope；ＡＦＭ）などで観察して、基体の表面粗さを求める。そして、基体の表面粗さから、熱処理によって基体に加わった熱量を算出し、その熱量から炭化珪素結晶中の不純物の活性化率を算出する。
【００６０】
続いて、イオン注入や熱処理による基体の表面（ドリフト層２、ベース領域３およびソース領域４の表面）のダメージを除去するため、犠牲酸化処理やドライエッチングにより基体の表面層を一定の深さまで除去する。
【００６１】
次に、基体の表面上にゲート酸化膜５を形成する。実施の形態２では、ゲート酸化膜５の厚さは、ベース領域３に注入された第２導電型の不純物の活性化率に基づいて決定される。これにより、炭化珪素半導体装置１０のしきい値電圧およびそれに伴うチャネル移動度、オン抵抗などの電気的特性が所望の値に設定される。
【００６２】
以降は、実施の形態１と同様にゲート電極６、ソース電極７、ドレイン電極８が形成され、それによって図３に示した炭化珪素半導体装置１０の素子構造が完成する。
【００６３】
このように実施の形態２では、ゲート酸化膜５の厚さが、ベース領域３に注入した第２導電型の不純物の活性化率に基づいて決定される。これにより、ベース領域３に注入した不純物の活性化率にばらつきが生じても、炭化珪素半導体装置１０のしきい値電圧およびそれに伴うチャネル移動度、オン抵抗などの電気的特性を所望の値に設定でき、それらのばらつきが抑制される。よって、実施の形態１と同様の効果が得られる。
【００６４】
本実施の形態においても、炭化珪素半導体装置１０のしきい値電圧の制御は、ゲート酸化膜５中の固定電荷密度、ゲート酸化膜５と基体（半導体層）との界面における界面準位密度をパラメータにして行ってもよい。
【００６５】
＜実施の形態３＞
実施の形態１，２では、基体にイオン注入した不純物を活性化させるための熱処理工程、不純物の活性化率を算出する工程、基体の表面層を除去する工程、およびゲート酸化膜５を形成する工程が、一連の流れの中にある。熱処理炉の設定温度と実際の熱処理温度とのずれとしては、処理ごとに生じる短期的なずれと、長い期間にわたって次第に大きくなる長期的なずれとが考えられる。
【００６６】
後者のずれは、必ずしも一つの炭化珪素半導体装置１０の作製開始から完了までの工程の中で、算出された活性化率を、炭化珪素半導体装置１０の電気的特性を制御するパラメータにフィードバックさせる必要はない。そのため、一度算出した活性化率を、半導体素子の作製が複数回行われる間引き継いでフィードバックさせても、後者のずれに起因する炭化珪素半導体装置１０の電気的特性のばらつきを抑制できる。つまり、同時期に処理した別の基体を用いて算出した活性化率の値に基づいて、炭化珪素半導体装置１０の電気的特性の制御（基体の表面層の除去厚さ、ゲート酸化膜５の厚さ、ゲート酸化膜５中の固定電荷密度、またはゲート酸化膜５と基体との界面における界面準位密度の調整）を行っても、一定の効果が得られる。
【００６７】
以上のように、本発明によれば、基体中の不純物の活性化率のばらつきに起因して、炭化珪素半導体装置のしきい値電圧およびそれに伴うチャネル移動度、オン抵抗などの電気的特性の再現性が低下することを防止できる。例えば、複数のチップ間での特性ばらつきが抑制されることにより、複数の素子を並列接続させた場合における通電能力の低下や電流の集中が劇的に改善され、各素子の破壊を回避することができる。また、単一のチップを使用する場合においても、チップ内でのしきい値電圧やチャネル移動度のばらつきが抑えられ、チップ内に局所的な低抵抗部分が形成されることを防止できる。それにより、チップ内の特定箇所に電流が集中することを防止でき、素子の破壊を回避できる。
【００６８】
また、本発明は、炭化珪素基板層上に形成される二酸化珪素膜をゲート絶縁膜として有するＭＯＳＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの絶縁ゲート型トランジスタ素子に広く適用可能である。
【００６９】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【００７０】
１  基板、２  ドリフト層、３  ベース領域、４  ソース領域、５  ゲート酸化膜、６  ゲート電極、７  ソース電極、８  ドレイン電極、１０  炭化珪素半導体装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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