(57)【要約】【課題】従来のＭＯＳ型シリコンデバイスの構造及び構成元素に大幅な変更を加えることなく製造が可能であり、かつ、新たな動作原理に基づきＮＡＮＤフラッシュデバイスの性能を上回る高性能化を実現する。【解決手段】不揮発性記憶素子１０は、金属電極１４、絶縁膜である金属酸化物層１３、半導体基板１１で構成されるキャパシタ構造の金属酸化物層１３と半導体基板１１との絶縁膜／半導体界面に単分子Ｍ1-Ｏ-Ｓ層１２を設けたＭＩＳ構造である。単分子Ｍ1-Ｏ-Ｓ層１２は、一分子層程度の厚さの金属元素(Ｍ1)-酸素(Ｏ)-半導体(Ｓ)の化学結合層である。不揮発性記憶素子１０は、金属／絶縁膜／半導体キャパシタ構造中に誘起される界面ダイポールの強度又は極性をゲート電極からの電気的刺激で変化させることで不揮発性の情報記憶動作を実現する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に絶縁膜及び金属電極が積層されたキャパシタ構造中の、前記絶縁膜と前記半導体基板との界面に、前記絶縁膜を構成する金属元素以外の金属元素(Ｍ1)と酸素と半導体とが化学結合された単分子層程度のＭ1-Ｏ-Ｓ層を備え、
外部電気刺激によって前記Ｍ1-Ｏ-Ｓ層が誘起する界面ダイポールの強度又は極性を変化させることで情報を記憶することを特徴とする不揮発性記憶素子。
【請求項２】
前記絶縁膜は、酸化ハフニウム、酸化ジルコニウム、酸化ランタン、酸化アルミニウム、酸化イットリウムのうち一以上の酸化物を含むことを特徴とする請求項１記載の不揮発性記憶素子。
【請求項３】
前記金属元素(Ｍ1)は、マグネシウム、チタン、ストロンチウム、イットリウム、ランタン、タンタル、ガリウム、アンチモンのうちいずれか一以上の元素であることを特徴とする請求項１又は２記載の不揮発性記憶素子。
【請求項４】
前記Ｍ1-Ｏ-Ｓ層が誘起する界面ダイポールの強度又は極性の変化は、前記外部電気刺激により前記金属元素(Ｍ1)の原子及び前記絶縁膜と前記半導体基板との界面近傍の酸素原子の位置又は電荷量を変化させることで、前記界面ダイポールを変調させることであることを特徴とする請求項１記載の不揮発性記憶素子。
【請求項５】
第１の導電型の半導体基板上に互いに離間対向して第２の導電型の第１及び第２の半導体領域が形成され、前記第１及び第２の半導体領域の間の前記半導体基板の表面上に、金属元素(Ｍ1)と酸素と半導体とが化学結合された単分子層程度のＭ1-Ｏ-Ｓ層と、前記金属元素(Ｍ1)以外の金属元素を含む絶縁膜と、金属電極とが積層されており、前記金属電極をゲート電極とし、前記第１及び第２の半導体領域をそれぞれドレイン領域およびソース領域とする電界効果型トランジスタ構造を備え、
前記ゲート電極に与える電気信号により前記Ｍ1-Ｏ-Ｓ層が誘起する界面ダイポールの強度又は極性を変化させることで情報を記憶することを特徴とする三端子型の不揮発性記憶素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性記憶素子に係り、特に金属／絶縁膜／半導体キャパシタ構造中に誘起される界面のダイポール変調を応用した不揮発性記憶素子に関する。
【背景技術】
【０００２】
携帯端末等の情報機器に組み込まれる情報記憶装置として、ＮＡＮＤ型フラッシュデバイスを用いた半導体ストレージ装置の市場が急拡大している。ＮＡＮＤ型フラッシュデバイスは、高集積・大容量化及び不揮発性情報記憶を特徴とする素子であり、現在も主に微細加工技術を用いた大容量化や低消費電力化の研究開発が進められている。
【０００３】
しかし、ＮＡＮＤ型フラッシュデバイスは、デバイス動作原理上、既に微細化の物理的限界に近付いており、今後も持続的な大容量化が進むとは期待できない。このような状況の中、更なる高集積・大容量化が可能な不揮発性記憶素子の研究開発が進められている。また、ＮＡＮＤ型フラッシュデバイスは、上記の長所を有するものの、書き換え耐性が低く、更に読み出し・書き込み速度の遅さが短所として挙げられている。これらの短所を克服できれば、高速で信頼性の高い情報記憶装置の実現が可能となり、広範な用途へ普及するものと期待される。
【０００４】
現在、新しい動作原理に依拠する大容量不揮発性記憶素子としてＰＣＭ(Phase Change Memory)、ＦｅＦＥＴ(Ferroelectric Field Effect Transistor)、ＲeＲＡＭ(Resistive Random Access Memory)の研究開発が進められているところである(例えば、特許文献１，２、及び非特許文献１，２参照)。ＰＣＭは、相変化メモリとも呼ばれ、相変化記録技術を利用した不揮発性記憶素子である。ＦｅＦＥＴは、強誘電体メモリとも呼ばれ、強誘電体層の正負の自発分極を1と0に対応させた不揮発性記憶素子である。ＲeＲＡＭは、抵抗変化型メモリとも呼ばれ、電圧の印加による電気抵抗の変化を利用した不揮発性記憶素子である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−２６７８３７号公報
【特許文献２】特開２００５−２５９１４号公報
【非特許文献】
【０００６】
【非特許文献１】石原  宏、“トランジスタ型強誘電体メモリの現状と展望”、ＦＥＤジャーナル  11,52-66(2000)
【非特許文献２】S.Sakai and M.Takahashi,”Recent Progress of Ferroelectric-Gate Field-Effect Transistors and Applications to Nonvolatile Logic and FeNAND Flash Memory”,Materials 3,4950-4964(2010)
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、前記ＰＣＭは、書き換え耐性や高速性の面でＮＡＮＤフラッシュデバイスを上回るが、従来の半導体集積回路では使用されていなかったGeSbTe等の相変化材料を量産製造工程へ導入する必要があり、新たな製造技術の開発と専用の製造設備が必要となる。また、前記ＦｅＦＥＴに関しても材料面の課題が指摘されており、ＰＺＴ(PbZrXTi1-xO3)やＳＢＴ(SrBi2Ta2O9)等の新規材料の導入が課題となる。前記ＲｅＲＡＭに関しては、既に量産デバイスで実績を持つ酸化ハフニウム(ＨfＯ2)を用いた記憶材料が開発されており、材料面での敷居は低いが、記憶動作機構が明確にされておらず、信頼性の面で不安が残る。
【０００８】
本発明は以上の点に鑑みなされたもので、従来のＮＡＮＤフラッシュデバイス等のＭＯＳ型シリコンデバイスの構造及び構成元素に大幅な変更を加えることなく製造が可能であり、かつ、新たな動作原理に基づきＮＡＮＤフラッシュデバイスの性能を上回る高性能化が期待できる不揮発性記憶素子を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記の目的を達成するため、本発明の不揮発性記憶素子は、半導体基板上に絶縁膜及び金属電極が積層されたキャパシタ構造中の、前記絶縁膜と前記半導体基板との界面に、前記絶縁膜を構成する金属元素以外の金属元素(Ｍ1)と酸素と半導体とが化学結合された単分子層程度のＭ1-Ｏ-Ｓ層を備え、外部電気刺激によって前記Ｍ1-Ｏ-Ｓ層が誘起する界面ダイポールの強度又は極性を変化させることで情報を記憶することを特徴とする。
【００１０】
ここで、上記絶縁膜は、酸化ハフニウム、酸化ジルコニウム、酸化ランタン、酸化アルミニウム、酸化イットリウムのうち一以上の酸化物を含むことを特徴とする。また、上記金属元素(Ｍ1)は、マグネシウム、チタン、ストロンチウム、イットリウム、ランタン、タンタル、ガリウム、アンチモンのうちいずれか一以上の元素であることを特徴とする。
【００１１】
また、上記の目的を達成するため、本発明の不揮発性記憶素子は、前記Ｍ1-Ｏ-Ｓ層が誘起する界面ダイポールの強度又は極性の変化は、前記外部電気刺激により前記金属元素(Ｍ1)の原子及び前記絶縁膜と前記半導体基板との界面近傍の酸素原子の位置又は電荷量を変化させることで、前記界面ダイポールを変調させることであることを特徴とする。
【００１２】
また、上記の目的を達成するため、本発明の不揮発性記憶素子は、第１の導電型の半導体基板上に互いに離間対向して第２の導電型の第１及び第２の半導体領域が形成され、前記第１及び第２の半導体領域の間の前記半導体基板の表面上に、金属元素(Ｍ1)と酸素と半導体とが化学結合された単分子層程度のＭ1-Ｏ-Ｓ層と、前記金属元素(Ｍ1)以外の金属元素を含む絶縁膜と、金属電極とが積層されており、前記金属電極をゲート電極とし、前記第１及び第２の半導体領域をそれぞれドレイン領域およびソース領域とする電界効果型トランジスタ構造を備え、前記ゲート電極に与える電気信号により前記Ｍ1-Ｏ-Ｓ層が誘起する界面ダイポールの強度又は極性を変化させることで情報を記憶することを特徴とする。
【発明の効果】
【００１３】
本発明によれば、金属／絶縁膜／半導体キャパシタ構造において、外部電気刺激によりキャパシタ内の１分子層程度の極めて狭い領域の原子移動現象を応用した動作原理に基づき、従来のＮＡＮＤフラッシュデバイス等のＭＯＳ型シリコンデバイスの構造及び構成元素に大幅な変更を加えることなく製造が可能であり、しかもＮＡＮＤフラッシュデバイスの性能を上回る高性能化が期待できる不揮発性記憶素子を実現できる。
【図面の簡単な説明】
【００１４】
【図１】本発明に係る不揮発性記憶素子の一実施形態の断面構造図である。
【図２】界面に１分子層程度のＨf-Ｏ-Ｓi結合を有するＨfＯ2／Ｓi構造におけるダイポールの発生機構の説明図である。
【図３】１分子層程度のＭ1-Ｏ-Ｓi結合を有するＨfＯ2／Ｓi界面において外部電気刺激による界面近傍の原子移動が界面ダイポールの変調を生じる機構の説明図である。
【図４】１原子層程度の異種金属元素(Ｍ1)を含むＨfＯ2／Ｓi界面に対して予想される外部電気刺激による界面近傍の原子移動及び配位数変化の一例を示す図である。
【図５】ＨfＯ2／ｎ型Ｓi界面に単分子Ｍ1-Ｏ-Ｓ層を設けた素子の容量対ゲート電圧特性の一例と、単分子Ｍ1-Ｏ-Ｓ層を設けていない素子の容量対ゲート電圧特性とを対比して示す図である。
【図６】図５中のヒステリシス特性の発生原理を説明する図である。
【図７】ＨfＯ2／ｎ型Ｓi界面に単分子Ｍ1-Ｏ-Ｓ層を設けた素子のリーク電流対ゲート電圧特性の一例と、単分子Ｍ1-Ｏ-Ｓ層を設けていない素子のリーク電流対ゲート電圧特性とを対比して示す図である。
【図８】ＨfＯ2／ｎ型Ｓi界面に単分子Ｍ1-Ｏ-Ｓ層を設けた本実施例の容量値の時間変化特性の一例を示す図である。
【図９】ＨfＯ2／ｐ型Ｓi界面に単分子Ｍ1-Ｏ-Ｓ層を設けた他の実施例のＣ-Ｖ特性の繰り返し測定に対する容量の時間変化特性の一例を示す図である。
【図１０】比較例２の容量対ゲート電圧特性を示す図である。
【図１１】本発明に係る不揮発性記憶素子の他の実施形態の断面構造図である。
【図１２】本発明の界面ダイポールの変調を利用した不揮発性記憶素子を用いたメモリセルアレイ回路の各例の回路図である。
【発明を実施するための形態】
【００１５】
図１は、本発明に係る不揮発性記憶素子の一実施形態の断面構造図を示す。同図において、本実施形態の不揮発性記憶素子１０は、半導体基板１１上に単分子Ｍ1-Ｏ-Ｓ層１２、金属酸化物層１３、金属電極１４がこの順で積層された断面を有するＭＩＳ(Metal Insulator Semiconductor)キャパシタ構造である。すなわち、不揮発性記憶素子１０は、金属電極１４、絶縁膜である金属酸化物層１３、半導体基板１１で構成されるキャパシタ構造の金属酸化物層１３と半導体基板１１との絶縁膜／半導体界面に単分子Ｍ1-Ｏ-Ｓ層１２を設けたＭＩＳ構造である。
【００１６】
単分子Ｍ1-Ｏ-Ｓ層１２は、一分子層程度の厚さの金属元素(Ｍ1)-酸素(Ｏ)-半導体(Ｓ)の化学結合層である。金属元素(Ｍ1)は図１に白丸で模式的に示すように金属酸化物層１３側に、半導体(Ｓ)は図１に黒丸で模式的に示すように半導体基板１１側に設けられる。金属元素(Ｍ1)としては、金属酸化物層１３に含まれる金属元素以外の異種金属元素が用いられ、例えば、マグネシウム、チタン、ストロンチウム、イットリウム、ランタン、タンタル、ガリウム、アンチモンのうちいずれか一つ以上を用いることができる。金属酸化物層１３は酸化物を含む絶縁膜で、例えば酸化ハフニウム(ＨfＯ2)が用いられる。なお、ＨfＯ2以外にも、酸化ジルコニウム(ＺrＯ2)、酸化ランタン(Ｌa2Ｏ3)、酸化アルミニウム(Ａl2Ｏ3)、酸化イットリウム(Ｙ2Ｏ3)などの酸化物を用いることもできる。
【００１７】
ところで、本発明者は、過去に不揮発性記憶素子１０と同様の１分子層程度の界面Ｈf-Ｏ-Ｓi結合を有するＨfＯ2／Ｓi構造について、ＭＩＳ電気測定及びケルビンプローブ測定により、界面に１Ｖ程度に達する大きな静電ポテンシャルのズレ(界面ダイポール)が存在することを見出し、文献１〜３にて報告した。ここで、文献１は「Y.Abe,N.Miyata,Y.Shiraki,T.Yasuda,”Dipole formation at direct-contact HfO2/Si interface”.Applied Physics Letters 90.172906-1-3(2007)」である。文献２は「N.Miyata.T.Yasuda,Y.Abe,”Kelvin Probe Study of Dipole Formation and Annihilation at the HfO2/Si interface”,Appl.Phys.Exp.3,054101-1-3(2010)」である。文献３は「N.Miyata,T.Yasuda, Y.Abe,”Kelvin probe study on formation of electric dipole at direct-contact HfO2/Si interfaces”,Journal of Applied Physics,110 074115-1-8(2011)」である。
【００１８】
この界面ダイポールは、界面近傍の酸化物側に負電荷、シリコン側に正電荷を有する構造である。更に、上記文献３では同界面ダイポールの発生が、図２(ａ)、(ｂ)に示す電荷分布モデルで説明できることも報告している。図２(ａ)、(ｂ)に示す位置(１)の左側のＳiでは図２(ｂ)に実線で示す静電ポテンシャルが一定(値「0」)であり、位置(３)の右側のＨf側では図２(ｂ)に破線で示す静電率が一定(値「20」)である。更に位置(２)の酸素原子とＳi原子との界面、酸素原子とＨf原子との界面では静電ポテンシャル及び誘電率が変化する。ここで重要な概念は、僅か数原子層程度の界面近傍領域における電荷の偏りと誘電率の変化によって、１ｅＶにも達する界面の静電ポテンシャルの変化(ダイポール)が発生する点である。仮に、この界面ダイポールを外部から変化させることが可能となれば、ＭＩＳ構造の電気特性(容量、リーク電流、閾値等)を大きく変調させることが可能となる。
【００１９】
そこで、界面近傍の各原子の位置と電荷に着目し、外部の電気刺激として外部から電場が加えられた際の変化を考察してみる。図３は、１分子層程度のＭ1-Ｏ-Ｓi結合を有するＨfＯ2／Ｓi界面において外部電気刺激による界面近傍の原子移動が界面ダイポールの変調を生じる機構を説明する模式図を示す。図１の金属酸化物層１３に相当するＨfＯ2膜の上の金属電極１４に負電圧が印加されると、図３(ａ)に模式的に示すように、Ｓi基板(図１の半導体基板１１に相当)から金属電極に向かう電界Ｅによって、正に帯電した金属原子(Ｍ１)は電極方向へ、負に帯電した酸素原子(Ｏ)はＳi基板方向へ引っ張られる力が発生する。仮に、僅かでもこれらの原子の移動が起こるならば、図２に示した原理で発生する界面ダイポールの大きさは、減少又は反転することが予想される。
【００２０】
一方、金属電極に正電圧が印加されると、図３(ｂ)に模式的に示すように、金属電極からＳi基板(図１の半導体基板１１に相当)に向かう電界Ｅによって、正に帯電した金属原子(Ｍ1)はＳi方向へ、負に帯電した酸素原子(Ｏ)は金属電極方向へ引っ張られる力が発生する。仮に、僅かでもこれらの原子の移動が起こるならば、図２に示した原理で発生する界面ダイポールの大きさは、増加することが予想される。以上の原理により、金属電極への電圧印加により界面ダイポールが変調されると期待される。
【００２１】
より具体的に金属電極からの電気刺激によってＨfＯ２／Ｓi界面構造が変化することについて図４とともに説明する。図４は、１原子層程度の異種金属元素(Ｍ1)を含むＨfＯ２／Ｓi界面に対して予想される外部電気刺激による界面近傍の原子移動及び配位数変化の一例を示す。金属元素(Ｍ1)の原子は、配位数を変えることで図４(ａ)、(ｂ)に示す電荷量と原子位置が異なる二つの安定構造をとる。ＨfＯ２／Ｓi界面の金属元素(Ｍ1)の原子に着目すると、図４(ａ)に模式的に示す配位数の界面近傍において、金属電極に正電圧が印加されると、正に帯電した金属元素(Ｍ1)の原子にはＳiの半導体基板側へ向かう力が働き、この力が十分に大きければ、図４(ｂ)に模式的に示すように一部のＭ1-Ｏ結合が切断され、Ｍ1原子は５配位から３配位へと変化して構造が安定化する。
【００２２】
外部からの電気刺激により、この二つの安定構造を可逆的に変化させることができれば、二値の情報を記憶でき、更に面内のダイポールの変化割合を制御することで、多値記憶の可能性も期待される。以上の概念を基に本発明は創案され、動作原理を実証されたものである。以上のように、本実施形態の不揮発性記憶素子１０は、金属／絶縁膜／半導体キャパシタ構造中に誘起される界面ダイポールの強度又は極性をゲート電極からの電気的刺激で変化させる(変調する)ことで不揮発性の情報記憶動作を実現することができる。
【００２３】
［実施例１］
次に、本発明について更に具体的に説明する。図１に示した断面構造の実施形態の不揮発性記憶素子１０は、電子ビーム蒸着法などの表面反応を抑制できる堆積方法を用いれば、容易に作製することが可能である。また、界面のＭ1原子量は、Ｘ線光電子分光法で確認が可能である。ここでは、作製の一例として、電子ビーム蒸着法を用いてＨfＯ2／Ｍ1原子／Ｓi(100)構造のキャパシタの作製工程を説明する。
【００２４】
まず、半導体基板１１とする例えばｎ型のＳi(100)基板の表面酸化物を希釈フッ化水素(ＨＦ)溶液(〜１.５％)により完全に除去する。続いて、表面酸化物除去後のＳi基板の表面に電子ビーム蒸着法により単分子Ｍ1-Ｏ-Ｓi層１２を形成する。ここで、大気に曝すことなくＸ線光電子分光法を用いて基板表面のＭ1量を測定し、約一原子層になるように調整する。次に、電子ビーム蒸着法により金属酸化物層１３として５ｎｍのＨfＯ2膜を堆積する。続いて、同じ堆積装置内で、４５０℃の後熱処理を施し、堆積装置より大気中に取り出す。そして、取り出し後、直ちに抵抗加熱蒸着法によりＨfＯ2膜の表面に金属電極１４として金電極を堆積し、実施例１の不揮発性記憶素子の作製を終了する。
【００２５】
図５は、ＨfＯ2／ｎ型Ｓi界面に単分子Ｍ1-Ｏ-Ｓ層を設けた素子の容量対ゲート電圧特性(Ｃ-Ｖ特性)の一例と、単分子Ｍ1-Ｏ-Ｓ層を設けていない素子の容量対ゲート電圧特性(Ｃ-Ｖ)特性とを対比して示す。図５において、実線Iは上記実施例１のように、ＨfＯ2／ｎ型Ｓi界面へ異種金属元素(Ｍ1)を１原子層程度添加した不揮発性記憶素子のＣ-Ｖ特性の一例を示す。図５の縦軸は規格化した容量値を示し、横軸は金属電極に印加されるゲート電圧を示す。実施例１のＣ-Ｖ特性は、実線Iで示すように反時計回りの大きなヒステリシス特性を示す。これに対し、ＨfＯ2／ｎ型Ｓi界面に単分子Ｍ1-Ｏ-Ｓ層を設けていない素子のＣ-Ｖ特性は、一点鎖線IIのように時計回りの小さなヒステリシス特性や、あるいは点線IIIで示す特性を示す。本実施例のＣ-Ｖ特性Ｉにおいて特に注目すべき点は、負バイアスから正バイアスへ掃引した際の容量に比べ、逆方向にバイアスを掃引した際の容量が増加する反時計回りのヒステリシス特性を示すことである。
【００２６】
図６は上記のヒステリシス特性の発生原理を示す。図６において「Ｓi」はシリコン基板、「絶縁膜」は金属酸化物層であるＨfＯ2、「電極」は金属電極を示す。本実施例の図５に実線Iで示した特異なヒステリシス特性は図６(ａ)のダイポール変調機構で説明される。すなわち、前述したように、界面ダイポールがゲートバイアスで変調された際に生じるフラットバンド電圧(ＶFB)の負のシフトが、異種金属元素(Ｍ1)が添加された単分子Ｍ1-Ｏ-Ｓ層を設けたＨfＯ2／Ｓi界面で生じることによるものと推測される。
【００２７】
一方、図６(ｂ)は異種金属元素(Ｍ1)が添加されていない一般的なＨfＯ2／Ｓi界面近傍におけるＨfＯ2中の電子捕獲によるＶFBシフトを示す。この場合、正バイアス印加によって、シリコン基板側から電子が絶縁膜に注入され、絶縁膜内に捕獲されるため、正のＶFBシフトが生じる。すなわち、一般的な電子捕獲現象では、ＶFBシフトは図６(ａ)に示したダイポール変調機構とは逆の動きとなり、時計回りのヒステリシスが生じることになる。また、外部電界により界面ダイポールが消滅した場合も、同様の時計回りのヒステリシスである。以上の考察により、図５の実線Iが示すＣ-Ｖ特性のヒステリシス特性は、界面ダイポールが変調されていることで生じていると推測される。
【００２８】
図７は、ＨfＯ2／ｎ型Ｓi界面に単分子Ｍ1-Ｏ-Ｓ層を設けた素子のリーク電流対ゲート電圧特性(Ｉ-Ｖ特性)の一例と、単分子Ｍ1-Ｏ-Ｓ層を設けていない素子のリーク電流対ゲート電圧特性(Ｉ-Ｖ)特性とを対比して示す。図７において、実線IVは上記実施例１のように、ＨfＯ2／ｎ型Ｓi界面に単分子Ｍ1-Ｏ-Ｓ層を設けた不揮発性記憶素子のＩ-Ｖ特性の一例を示す。図７の縦軸は規格化したリーク電流値を示し、横軸は金属電極に印加されるゲート電圧を示す。実施例１のＩ-Ｖ特性は、実線IVで示すように反時計回りのヒステリシス特性を示す。これに対し、ＨfＯ2／ｎ型Ｓi界面に単分子Ｍ1-Ｏ-Ｓ層を設けていない素子のＩ-Ｖ特性は、点線Vで示すように無視できる程度である。実線IVで示した実施例１のＩ-Ｖ特性が反時計回りのヒステリシス特性を示すことは、Ｃ-Ｖ特性と同様に、図６(ａ)に示した界面ダイポール変調によるＶFBシフトによって説明できる。以上のＣ-Ｖ特性及びＩ-Ｖ特性より、単分子のＭ1-Ｏ-Ｓ層１２を導入することにより、界面ダイポールがゲート電圧によって変調されていると結論できる。
【００２９】
次に、本実施例の情報の保持特性及び書き換え耐性について図８及び図９とともに説明する。図８は、ＨfＯ2／ｎ型Ｓi界面に単分子Ｍ1-Ｏ-Ｓ層を設けた本実施例の容量値の時間変化特性の一例を示す。同図において、本実施例の不揮発性記憶素子のゲート電圧として＋４Ｖを印加した後、断続的にゲート電圧＋１Ｖのときの容量値を測定したところVIに示すように、１００分ほどの容量保持が可能であった。同様に、ゲート電圧として−４Ｖを印加した後、断続的にゲート電圧−１Ｖのときの容量値を測定したところ図８にVIIで示すように、１００分ほどの容量保持が可能であった。これらの保持特性の時間変化から本実施例は１０００分以上の保持が可能であると推測され、不揮発性記憶素子として実用上十分利用できる保持特性を有しているといえる。
【００３０】
図９は、ＨfＯ2／ｐ型Ｓi界面に単分子Ｍ1-Ｏ-Ｓ層を設けた他の実施例のＣ-Ｖ特性の繰り返し測定に対する容量の時間変化特性の一例を示す。書き換え耐性を調べるため、図９は、上記他の実施例のゲート電圧を−３.５Ｖから＋３Ｖまで掃引(負→正バイアス掃引)した後、＋３Ｖから−３.５Ｖまで掃引(正→負バイアス掃引)することを例えば１分の周期で繰り返すことを３００回行った時の容量値の変化を示す。容量値の測定は、負→正バイアス掃引時及び正→負バイアス掃引時の両方ともに掃引途中のゲート電圧が＋２Ｖの時点毎に行った。図９の横軸の「繰り返し回数」は上記の掃引回数のことである。図９から分かるように、３００回の繰り返し電圧測定後も、掃引方向による容量差が十分に確保されており、この実施例は不揮発性記憶素子として実用上十分な書き換え耐性を有しているといえる。
【００３１】
次に、本実施形態における単分子Ｍ1-Ｏ-Ｓ層１２の存在が必須であることについて、比較例１及び２との比較に基づいて説明する。
［比較例１］
比較例１はＨfＯ2／Ｓi界面へ異種金属Ｍ1を添加していないＨfＯ2／Ｓi構造の素子である。比較例１の作製方法は、Ｍ1-Ｏ-Ｓi結合形成のための異種金属Ｍ1を堆積する工程を省いた以外は、前述の実施例１の作製方法と同じである。すなわち、比較例１は希釈ＨＦ処理により表面酸化物除去後のＳi基板の表面に、電子線蒸着法を用いてＨfＯ2膜、金属電極を順次に積層したキャパシタ構造である。比較例１ではＭ1堆積を行っていないため、界面には単分子程度のＨf-Ｏ-Ｓi結合が形成されている。
【００３２】
図５の点線IIIが比較例１のＣ-Ｖ特性を示し、実施例１と比較してヒステリシスは小さく、ダイポールの変調や電荷捕獲の効果は極めて小さいことが分かる。また、図５の一点鎖線IIが絶縁破壊に近い電圧までゲートバイアスを印加したときの比較例１のＣ-Ｖ特性を示す。このＣ-Ｖ特性IIはヒステリシスは発生するが時計回りの特性である。これは、前述したように、図６(ｂ)に示した電荷捕獲やダイポール消滅に起因するヒステリシスと推測される。また、図７に点線Ｖで示した比較例１のＩ-Ｖ特性からもヒステリシスが極めて小さいことが分かる。
【００３３】
以上の結果より、前述の実施例１で観察されたＣ-Ｖ特性及びＩ-Ｖ特性における反時計回りのヒステリシス特性は金属酸化物層に含まれる金属以外の異種金属元素(Ｍ1)の添加によるもので、比較例１におけるＨf-Ｏ-Ｓi結合の界面ではダイポールを変調できないと結論される。従って、記憶動作を可能にするためには、実施例１や実施形態のように、金属酸化物層に含まれる金属以外の異種金属元素(Ｍ1)の導入が必須であると結論される。
【００３４】
［比較例２］
単分子Ｍ1-Ｏ-Ｓ層の効果を確認するため、ＨfＯ2／ＳiＯ2界面に異種金属Ｍ1を堆積した構造の比較例２を作製して評価した。比較例２は、約３ｍｍの厚さのアモルファスＳiＯ2膜をシリコンの熱酸化法で形成したＳiＯ2／ｎ型Ｓi基板上に、前述の実施例と同様の条件で異種金属Ｍ1を堆積し、その表面にＨfＯ2膜を形成した構造である。図１０は、比較例２の容量対ゲート電圧特性(Ｃ-Ｖ特性)を示す。図１０に示すように、比較例２のＣ-Ｖ特性は大きなヒステリシスは観察されず、僅かな時計回りのヒステリシスが生じている。すなわち、ダイポール変調は生じず、僅かな時計回りのヒステリシスは図６(ｂ)に示した電荷捕獲によるヒステリシスであると考えられる。
【００３５】
この結果は、比較例２のＳiＯ2膜がアモルファスであるため、整列したＭ1-Ｏ-Ｓi結合が形成されず、界面ダイポール自身が極めて小さいことが原因と推測される。以上の結果より、ダイポール変調においては、Ｓi単結晶基板表面に形成した、整列したＭ1-Ｏ-Ｓi化学結合(単分子Ｍ1-Ｏ-Ｓ層)の存在が重要であることが結論される。
【００３６】
次に、本発明の他の実施形態について説明する。図１１は、本発明に係る不揮発性記憶素子の他の実施形態の断面構造図を示す。同図において、本実施形態の不揮発性記憶素子２０は、ゲート積層構造中に界面ダイポールを挿入した構造の電界効果型トランジスタである。すなわち、図１１において、不揮発性記憶素子２０は、ｐ型半導体基板２１上にｎ+半導体領域２２及び２３が互いに離間対向してドレイン領域およびソース領域として形成され、ｐ型のチャネル表面に単分子Ｍ1-Ｏ-Ｓ層１２、金属酸化物膜１３、ゲート電極となる金属電極１４が積層された構造の電界効果型トランジスタである。また、金属電極１４は、高濃度の不純物を含むポリシリコンであってもよい。この電界効果型トランジスタは、ゲート電極に与える電気信号によりＭ1-Ｏ-Ｓ層１２が誘起する界面ダイポールの強度又は極性を変化させることで情報を記憶する、金属／金属酸化物／半導体積層構造の三端子型の不揮発性記憶素子である。
【００３７】
この不揮発性記憶素子２０では、界面ダイポールを変調することで、トランジスタの閾値が変化し、ソース・ドレイン間の電流値が変化することで情報記憶と読み出しが可能となる。例えば、金属電極１４としてイリジウムを用いた場合、０.５Ｖ程度の界面ダイポールの形成によって閾値は０.７Ｖから０.２Ｖ程度まで減少すると予想される。すなわち、適当なゲート電圧Ｖg(例えば、０.５Ｖ程度)でソース・ドレイン電流値を検出すると、界面ダイポールの変調により３桁以上の電流変化として捉えることが可能となる。
【００３８】
本実施形態の三端子型の不揮発性記憶素子２０の動作原理は、界面ダイポール変調による閾値変化を利用するもので、ゲート積層構造にトラップされる電荷による閾値変化を利用するＮＡＮＤフラッシュメモリとほぼ同じである。なお、本実施形態の三端子型の不揮発性記憶素子２０は、その構成要素がシリコンデバイスとして一般的なもので、特別なプロセス技術も必要でないことから、現状のＮＡＮＤフラッシュメモリ製造工程への導入も比較的容易に可能である。
【００３９】
次に、本発明の不揮発性記憶素子を用いた応用例について説明する。図１２は、本発明の界面ダイポールの変調を利用した不揮発性記憶素子を用いたメモリセルアレイ回路の各例の回路図を示す。本発明のメモリセル回路によれば、本発明の不揮発性記憶素子を用いて高集積・大容量化が可能な回路構成を実現できる。
【００４０】
図１２(ａ)は、抵抗変化特性を利用したセルアレイ回路を示す。このセルアレイ回路は、平行に配線されたワード線とソース線に対して直交して配線されたビット線との各交差部にセルが配置された構成である。各セルは、電界効果型トランジスタのゲートがワード線に接続され、ソースがソース線に接続され、ドレインが図１２(ｄ)に示すシンボル３１で表される、図１に示した不揮発性記憶素子１０と同様の構成の不揮発性記憶素子３２に接続された構成である。不揮発性記憶素子の一方の電極は電界効果型トランジスタのドレインに接続され、金属電極１４がビット線に接続されている。
【００４１】
図１２(ｂ)は、ポテンシャル変化特性を用いたセルアレイ回路を示す。このセルアレイ回路は、平行に配線されたワード線とソース線に対して直交して配線されたビット線との各交差部にセルが配置された構成である。各セルは、電界効果型トランジスタのゲートが図１２(ｄ)のシンボル３１で表される図１に示した不揮発性記憶素子１０と同様の構成の不揮発性記憶素子３２に接続され、電界効果型トランジスタのソースがソース線に接続され、ドレインがビット線に接続された構成である。不揮発性記憶素子の一方の電極は電界効果型トランジスタのゲートに接続され、金属電極１４がワード線に接続されている。
【００４２】
図１２(ｃ)は、三端子ＦＥＴ素子を用いたセルアレイ回路を示す。このセルアレイ回路は、平行に配線されたワード線とソース線に対して直交して配線されたビット線との各交差部にセルが配置された構成である。各セルは図１２(ｅ)に示すシンボル３３で表される図１１に示した不揮発性記憶素子２０と同様構成の電界効果型トランジスタのゲートがワード線に接続され、ソースがソース線に接続され、ドレインがビット線に接続された構成である。
【００４３】
なお、本発明は以上の実施形態に限定されるものではなく、例えば図１１の半導体基板２１はｎ型とし、半導体領域２２及び２３はｐ+型としてもよい。
【符号の説明】
【００４４】
１０、２０  不揮発性記憶素子
１１  半導体基板
１２  単分子Ｍ1-Ｏ-Ｓ層
１３  金属酸化物層
１４  金属電極
２１  ｐ型半導体基板
２２、２３  ｎ+半導体領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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