(57)【要約】【課題】基板の厚みを確保できて、基板の割れやクラックの発生などのリスクを低減できると共に、転流特性を改善できる双方向フォトサイリスタチップを提供すること。【解決手段】双方向フォトサイリスタチップは、基板(１１)の表面に形成された第１拡散層(１２)と、基板(１１)の表面に第１拡散層(１２)に対向するように形成された第２拡散層(１３)と、第２拡散層(１３)内に第１拡散層(１２)に対向して形成された第３拡散層(１４)とを夫々含む一対のフォトサイリスタ部(９,１０)を備える。フォトサイリスタ部(９,１０)は、ＰＮＰトランジスタとＮＰＮトランジスタとでＰＮＰＮ部を構成し、基板(１１)の裏面側に形成されたライフタイムキラー層(１８)を有する。ライフタイムキラー層(１８)は、基板(１１)の裏面から基板(１１)の厚さ方向に１５μｍを超える深い位置までの領域に形成されている。【選択図】図２
2015082629.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電型の基板の表面に形成された第２の導電型の第１拡散層と、上記第１の導電型の基板の表面に上記第１拡散層に対向するように形成された上記第２の導電型の第２拡散層と、上記第２拡散層内に上記第１拡散層に対向して形成された上記第１の導電型の第３拡散層とを夫々含む一対のフォトサイリスタ部を備え、
上記フォトサイリスタ部は、ＰＮＰトランジスタとＮＰＮトランジスタとでＰＮＰＮ部を構成すると共に、上記第１の導電型の基板の裏面側に形成されたライフタイムキラー層を有し、
上記ライフタイムキラー層は、上記基板の裏面から上記基板の厚さ方向に１５μｍを超える深い位置までの領域に形成されていることを特徴とする双方向フォトサイリスタチップ。
【請求項２】
請求項１に記載の双方向フォトサイリスタチップにおいて、
上記基板の厚さ方向において、上記ライフタイムキラー層の上記基板の表面側の端と上記第１拡散層の上記基板の裏面側の端との間の距離、および、上記ライフタイムキラー層の上記基板の表面側の端と上記第２拡散層の上記基板の裏面側の端との間の距離は、予め定められた距離よりも大きいことを特徴とする双方向フォトサイリスタチップ。
【請求項３】
請求項２に記載の双方向フォトサイリスタチップにおいて、
上記ＰＮＰトランジスタの電流増幅率に基づく上記フォトサイリスタ部の保持電流が目標値になるように、上記ライフタイムキラー層の厚さが設定されていることを特徴とする双方向フォトサイリスタチップ。
【請求項４】
請求項１から３のいずれか１つに記載の双方向フォトサイリスタチップにおいて、
上記基板には、この基板中の酸素を析出させた酸素析出核が形成されていることを特徴とする双方向フォトサイリスタチップ。
【請求項５】
請求項１から３のいずれか１つに記載の双方向フォトサイリスタチップにおいて、
上記ライフタイムキラー層は、上記基板の裏面からイオン照射をすることにより形成されていることを特徴とする双方向フォトサイリスタチップ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、双方向フォトサイリスタチップに関する。
【背景技術】
【０００２】
従来より、交流で使用するソリッドステートリレー(以下、ＳＳＲと略称する)として、図５に示すような回路構成を有するものがある(例えば、特開２００４−２０７６８４号公報(特許文献１)参照)。このＳＳＲ８は、ＬＥＤ(発光ダイオード)等の発光素子１と点弧用の双方向フォトサイリスタチップ２とから成る光点弧カプラ３と、負荷を実制御するための双方向サイリスタ(以下、メインサイリスタという)４と、抵抗器５や容量６からなるスナバ回路７で構成されている。
【０００３】
また、上記ＳＳＲ８を構成する光点弧カプラ３の等価回路図は、図６に示す通りである。双方向フォトサイリスタチップ２は、ＣＨ(チャネル)１のフォトサイリスタ部９とＣＨ２のフォトサイリスタ部１０とで構成されている。そして、ＣＨ１のフォトサイリスタ部９は、ＰＮＰトランジスタＱ１のベースをＮＰＮトランジスタＱ２のコレクタに接続する一方、ＰＮＰトランジスタＱ１のコレクタをＮＰＮトランジスタＱ２のベースに接続して構成されている。同様に、ＣＨ２のフォトサイリスタ部１０は、ＰＮＰトランジスタＱ３のベースをＮＰＮトランジスタＱ４のコレクタに接続する一方、ＰＮＰトランジスタＱ３のコレクタをＮＰＮトランジスタＱ４のベースに接続して構成されている。
【０００４】
さらに、上記ＣＨ１側においては、ＰＮＰトランジスタＱ１のエミッタが直接電極Ｔ１に接続されている。一方、ＮＰＮトランジスタＱ２のエミッタは直接電極Ｔ１に接続されている。また、ＮＰＮトランジスタＱ２のベースは、ゲート抵抗９１を介して電極Ｔ２に接続されている。同様に、ＣＨ２側においては、ＰＮＰトランジスタＱ３のエミッタが直接電極Ｔ２に接続されている。一方、ＮＰＮトランジスタＱ４のエミッタは直接電極Ｔ２に接続されている。また、ＮＰＮトランジスタＱ４のベースは、ゲート抵抗９２を介して電極Ｔ１に接続されている。
【０００５】
図７は、図６における双方向フォトサイリスタチップ２の概略パターンレイアウトである。また、図８，図９は図７におけるIX−IX矢視断面概略図である。なお、図８は光オン時の状態を示し、図９は光オフ時の電圧反転時(転流時)の状態を示す。
【０００６】
この双方向フォトサイリスタチップ２は、図７に示すように、Ｎ型シリコン基板２１の表面側に、２つのＰ型アノード拡散領域２２と、このＰ型アノード拡散領域２２に対向する２つのＰゲート拡散領域(Ｐ型)２３とを、夫々図において左右反対の状態で備えている。そして、上記各Ｐゲート拡散領域２３内におけるＰ型アノード拡散領域２２とは反対側に、Ｎ型カソード拡散領域２４が設けられている。こうして、図中右側のＰ型アノード拡散領域２２から左側のＮ型カソード拡散領域２４に向かって、図６に示すＣＨ１のフォトサイリスタ部９を構成するＰＮＰＮ部が形成されている。また、図中左側のＰ型アノード拡散領域２２から右側のＮ型カソード拡散領域２４に向かって、図６に示すＣＨ２のフォトサイリスタ部１０を構成するＰＮＰＮ部が形成されている。
【０００７】
すなわち、上記右側のＰ型アノード拡散領域２２とＮ型シリコン基板２１と左側のＰゲート拡散領域２３とでＣＨ１側のＰＮＰトランジスタＱ１(図６に示す)を構成し、左側のＮ型カソード拡散領域２４およびＰゲート拡散領域２３とＮ型シリコン基板２１とでＣＨ１側のＮＰＮトランジスタＱ２(図６に示す)を構成している。一方、左側のＰ型アノード拡散領域２２とＮ型シリコン基板２１と右側のＰゲート拡散領域２３とでＣＨ２側のＰＮＰトランジスタＱ３(図６に示す)を構成し、右側のＮ型カソード拡散領域２４およびＰゲート拡散領域２３とＮ型シリコン基板２１とでＣＨ２側のＮＰＮトランジスタＱ４(図６に示す)を構成しているのである。
【０００８】
なお、右側のＰ型アノード拡散領域２２と電極Ｔ１とはＡuワイヤ２５aで接続される一方、Ｎ型カソード拡散領域２４と電極Ｔ１とは右側のＡl電極２６を介してチップ内で接続されている。また、左側のＰ型アノード拡散領域２２と電極Ｔ２とはＡuワイヤ２５bで接続される一方、Ｎ型カソード拡散領域２４と電極Ｔ２とは左側のＡl電極２６を介してチップ内で接続されている。
【０００９】
上記構成を有する双方向フォトサイリスタチップ２は以下のように動作する。すなわち、図６〜図９において、電極Ｔ１−電極Ｔ２間に素子のオン電圧(約１.５Ｖ)よりも高い電圧の電源電圧がバイアスされている条件下で、先ず、電極Ｔ１側が電極Ｔ２側よりも正電位にある場合は、ＬＥＤ１からの光信号を双方向フォトサイリスタチップ２が受光すると、ＣＨ１側のＮＰＮトランジスタＱ２がオン状態となる。そうすると、ＣＨ１側のＰＮＰトランジスタＱ１のベース電流が引き出されることになり、このＰＮＰトランジスタＱ１がオンする。続いて、ＰＮＰトランジスタＱ１のコレクタ電流によってＣＨ１側のＮＰＮトランジスタＱ２にベース電流が供給され、正帰還によってＣＨ１側のＰＮＰＮ部がオンして、電極Ｔ１から電極Ｔ２へ交流回路の負荷に応じたオン電流が流れる。その場合、ＣＨ２側では、バイアス印加の向きが逆であるからＰＮＰＮ部の正帰還が起こらず、１次光電流のみが流れる。
【００１０】
一方、上記電極Ｔ２側が電極Ｔ１側よりも正電位にある場合は、ＣＨ２側のＰＮＰＮ部が、上述の場合と全く同様に正帰還動作してオンし、ＣＨ１側では１次光電流のみが流れる。
【００１１】
こうして、上記ＣＨ１側のＰＮＰＮ部またはＣＨ２側のＰＮＰＮ部がオン動作すると、この電流がメインサイリスタ４のゲートに流れ込み、メインサイリスタ４をオンさせるのである。なお、上述したような光点弧カプラに用いられる双方向フォトサイリスタに関する先行技術文献としては、例えば、特許文献１等がある。
【００１２】
ところで、図５に示すＳＳＲ８の回路構成において、実際に負荷電流を制御するのはメインサイリスタ４であり、双方向フォトサイリスタチップ２は、メインサイリスタ４を光で点弧するために用いられる。そして、上記回路構成を有するＳＳＲ８は、電気的に絶縁されている特徴を有している。
【００１３】
一般的なＳＳＲデバイス設計においては、点弧用の双方向フォトサイリスタチップ２は、ＬＥＤ１からの光を受光し、その時に発生する約１０μＡ程度の光励起電流によって動作するようにする。一方、メインサイリスタ４は、双方向フォトサイリスタチップ２の動作電流である２０ｍＡ程度のゲートトリガ電流で動作する。したがって、ＬＥＤ１の光励起電流では、メインサイリスタ４はオンできない。
【００１４】
ところで、上述したような、１チップ内に双方向のチャネルＣＨ１,ＣＨ２を有して交流回路のスイッチとして用いられる素子の場合には、転流特性(後で詳述する)が重要な評価基準となっている。この転流特性によって、メインサイリスタ４は、制御したい電流値以上の実力がないと負荷を制御(オフ動作)できなくなって、誤動作に至ってしまう。同様に、双方向フォトサイリスタチップ２も、メインサイリスタ４のトリガ電流以上の実力がないと、上記転流特性によって誤動作することになり、そのトリガ電流値はおよそ５０ｍＡ程度である。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００４−２０７６８４号公報公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
近年、電子業界を取り巻く経済環境は益々厳しくなってきており、電子機器のコストの削減や軽便性の向上が益々強く望まれるようになってきている。このような要求に対応するために、図５に示すような構成を有する従来のＳＳＲにおいて、例えば、部品点数を削減するため、メインサイリスタ４を省略して、双方向フォトサイリスタのみでダイレクトに負荷を制御する試みがなされている。
【００１７】
その場合、上記双方向フォトサイリスタチップ２として、図７に示すような双方向フォトサイリスタを用いた場合には、この双方向フォトサイリスタの転流特性が最も問題となる。この転流特性は重要な設計パラメ−タであり、制御できる負荷電流は、この転流特性で決まるのである。
【００１８】
ここで、上記転流特性について説明する。図１０は転流失敗しない場合における入力電圧と電流とＬＥＤ信号との関係を示す図である。図１１は転流失敗する場合における入力電圧と電流とＬＥＤ信号との関係を示す図である。
【００１９】
転流特性とは、正常動作の場合（転流失敗しない場合）においては、図８および図１０に示すように、ＣＨ１がオンしている交流の半サイクル期間中に光入射が無くなった場合は、この半サイクル期間中は上記ＰＮＰＮ部の電流保持特性によってオン状態が継続する。そして、次の半サイクルに移行すると、電流が枯渇して、光入射が無い限りＣＨ２はオンしない。
【００２０】
しかしながら、スイッチングする交流回路にＬ負荷が存在する場合には、電極Ｔ１−電極Ｔ２間に印加される交流電圧の位相よりもオン電圧の位相が遅れるため、ＣＨ１がオフする時点においては既に電極Ｔ１−電極Ｔ２間には逆位相の交流電圧が印加されている。したがって、ＣＨ１がオフした時点でＣＨ２側に急峻な立ち上がりを示す逆位相の電圧が印加されることになる。
【００２１】
そのために、図９および図１１に示すように、双方向フォトサイリスタチップ２のＮ型シリコン基板２１中に残存している正孔２７が、消滅する前に矢印Ｒに示すように右側のＰゲート拡散領域２３へ移動して、光入射が無いにも拘わらずＣＨ２側のＰＮＰトランジスタＱ３(図６に示す)をオンすると共にＣＨ２側の正帰還作用を促して、ＣＨ２がオンするという誤動作(転流失敗)を招くのである。
【００２２】
つまり、上記「転流特性」とは、上述したような転流失敗を起こさずに制御可能な最大の動作電流値Icomを表す特性である。
【００２３】
ところで、図５に示すような構成を有する従来のＳＳＲにおいて、メインサイリスタ４を省略して双方向フォトサイリスタチップ２のみでダイレクトに負荷を制御する場合がある。この場合、基板の裏面を研磨して基板の厚さを制御することで、フォトサイリスタ部であるＰＮＰＮ部を構成するＰＮＰトランジスタの電流増幅率を制御して、所望の転流特性を得ることができる。ところが、所望の転流特性を得るために基板の厚さをかなり薄くしなければならないため、基板の割れやクラックの発生などのリスクが高くなるという問題がある。
【００２４】
そこで、この発明の目的は、基板の厚みを確保できて、基板の割れやクラックの発生などのリスクを低減できると共に、転流特性を改善することができる双方向フォトサイリスタチップを提供することにある。
【課題を解決するための手段】
【００２５】
上記課題を解決するため、この発明の双方向フォトサイリスタチップは、
第１の導電型の基板の表面に形成された第２の導電型の第１拡散層と、上記第１の導電型の基板の表面に上記第１拡散層に対向するように形成された上記第２の導電型の第２拡散層と、上記第２拡散層内に上記第１拡散層に対向して形成された上記第１の導電型の第３拡散層とを夫々含む一対のフォトサイリスタ部を備え、
上記フォトサイリスタ部は、ＰＮＰトランジスタとＮＰＮトランジスタとでＰＮＰＮ部を構成すると共に、上記第１の導電型の基板の裏面側に形成されたライフタイムキラー層を有し、
上記ライフタイムキラー層は、上記基板の裏面から上記基板の厚さ方向に１５μｍを超える深い位置までの領域に形成されていることを特徴とする。
【００２６】
また、一実施形態の双方向フォトサイリスタチップでは、
上記基板の厚さ方向において、上記ライフタイムキラー層の上記基板の表面側の端と上記第１拡散層の上記基板の裏面側の端との間の距離、および、上記ライフタイムキラー層の上記基板の表面側の端と上記第２拡散層の上記基板の裏面側の端との間の距離は、予め定められた距離よりも大きい。
【００２７】
また、一実施形態の双方向フォトサイリスタチップでは、
上記ＰＮＰトランジスタの電流増幅率に基づく上記フォトサイリスタ部の保持電流が目標値になるように、上記ライフタイムキラー層の厚さが設定されている。
【００２８】
また、一実施形態の双方向フォトサイリスタチップでは、
上記基板には、この基板中の酸素を析出させた酸素析出核が形成されている。
【００２９】
また、一実施形態の双方向フォトサイリスタチップでは、
上記酸素析出核は、上記基板を６００℃〜８００℃で熱処理することによって形成される。
【００３０】
また、一実施形態の双方向フォトサイリスタチップでは、
上記ライフタイムキラー層は、上記基板の裏面からイオン照射をすることにより形成されている。
【発明の効果】
【００３１】
以上より明らかなように、この発明によれば、基板の裏面のライフタイムキラー層によって、基板の厚みを確保できて、基板の割れやクラックの発生などのリスクを低減できると共に、転流特性を改善できる双方向フォトサイリスタチップを提供することができる。
【図面の簡単な説明】
【００３２】
【図１】図１はこの発明の第１実施形態の双方向フォトサイリスタチップの概略パターンレイアウトを示す図である。
【図２】図２は図１のII‐II矢視からの断面を模式的に示す断面図である。
【図３】図３はこの発明の第２実施形態の双方向フォトサイリスタチップを模式的に示す断面図である。
【図４】図４はこの発明の第３実施形態の双方向フォトサイリスタチップを模式的に示す断面図である。
【図５】図５は従来の双方向フォトサイリスタチップの回路構成を示す図である。
【図６】図６は図５における光点弧カプラの等価回路図である。
【図７】図７は図６における双方向フォトサイリスタの概略パターンレイアウトを示す図である。
【図８】図８は図７におけるIX‐IX矢視断面図である。
【図９】図９は図７におけるIX‐IX矢視断面図である。
【図１０】図１０は転流失敗しない場合における入力電圧と電流とＬＥＤ信号との関係を示す図である。
【図１１】図１１は転流失敗する場合における入力電圧と電流とＬＥＤ信号との関係を示す図である。
【発明を実施するための形態】
【００３３】
以下、この発明の双方向フォトサイリスタチップを図示の実施の形態により詳細に説明する。
【００３４】
（第１実施形態）
図１は、この発明の第１実施形態の双方向フォトサイリスタチップ１００の概略パターンレイアウトを示し、図２は図１におけるII‐II矢視からの断面を模式的に示している。なお、この実施の形態では、第１の導電型をＮ型とし、第２の導電型をＰ型としているが、導電型は逆でもよい。また、この実施の形態の双方向フォトサイリスタチップ１００は、図６に示す光点弧カプラの双方向フォトサイリスタチップ２と等価回路が同一であり、参照番号「２」を「１００」に読み替えて図６を援用する。
【００３５】
この双方向フォトサイリスタチップ１００は、図１,図２に示すように、厚さＴ（例えば、２５５μｍ）のＮ型シリコン基板１１の表面側に、２つのＰ型アノード拡散領域１２(第１拡散層)と、このＰ型アノード拡散領域１２に対向する２つのＰゲート拡散領域１３(第２拡散層)とを、夫々図において左右反対の状態で備えている。また、双方向フォトサイリスタチップ１００は、Ｎ型シリコン基板１１の裏面側に、ライフタイムキラー（不純物）層１８を備えている。そして、上記各Ｐゲート拡散領域１３内におけるＰ型アノード拡散領域１２とは反対側に、Ｎ型カソード拡散領域１４(第３拡散層)が設けられている。こうして、図１の右側のＰ型アノード拡散領域１２から左側のＮ型カソード拡散領域１４に向かって、ＣＨ１のフォトサイリスタ部９を構成するＰＮＰＮ部が形成されている。また、図１の左側のＰ型アノード拡散領域１２から右側のＮ型カソード拡散領域１４に向かって、ＣＨ２のフォトサイリスタ部１０を構成するＰＮＰＮ部が形成されている。
【００３６】
すなわち、上記右側のＰ型アノード拡散領域１２とＮ型シリコン基板１１と左側のＰゲート拡散領域１３とでＣＨ１側のＰＮＰトランジスタＱ１(図６に示す)を構成し、左側のＮ型カソード拡散領域１４およびＰゲート拡散領域１３とＮ型シリコン基板１１とでＣＨ１側のＮＰＮトランジスタＱ２(図６に示す)を構成している。一方、左側のＰ型アノード拡散領域１２とＮ型シリコン基板１１と右側のＰゲート拡散領域１３とでＣＨ２側のＰＮＰトランジスタＱ３(図６に示す)を構成し、右側のＮ型カソード拡散領域１４およびＰゲート拡散領域１３とＮ型シリコン基板１１とでＣＨ２側のＮＰＮトランジスタＱ４(図６に示す)を構成している。
【００３７】
なお、右側のＰ型アノード拡散領域１２と電極Ｔ１とは、Ａuワイヤ１５aで接続される一方、Ｎ型カソード拡散領域１４と電極Ｔ１とは、右側のＡl電極１６を介してチップ内で接続されている。また、左側のＰ型アノード拡散領域１２と電極Ｔ２とは、Ａuワイヤ１５bで接続される一方、Ｎ型カソード拡散領域１４と電極Ｔ２とは、左側のＡl電極１６を介してチップ内で接続されている。
【００３８】
上記構成を有する双方向フォトサイリスタチップ１００は以下のように動作する。すなわち、電極Ｔ１−電極Ｔ２間に素子のオン電圧(約１.５Ｖ)よりも高い電圧の電源電圧がバイアスされている条件下で、先ず、電極Ｔ１側が電極Ｔ２側よりも正電位にある場合は、ＬＥＤ１(図６に示す)からの光信号を双方向フォトサイリスタチップ１００が受光すると、ＣＨ１側のＮＰＮトランジスタＱ２がオン状態となる。そうすると、ＣＨ１側のＰＮＰトランジスタＱ１のベース電流が引き出されることになり、このＰＮＰトランジスタＱ１がオンする。続いて、ＰＮＰトランジスタＱ１のコレクタ電流によってＣＨ１側のＮＰＮトランジスタＱ２にベース電流が供給され、正帰還によってＣＨ１側のＰＮＰＮ部がオンして、電極Ｔ１から電極Ｔ２へ交流回路の負荷に応じたオン電流が流れる。その場合、ＣＨ２側では、バイアス印加の向きが逆であるからＰＮＰＮ部の正帰還が起こらず、１次光電流のみが流れる。
【００３９】
一方、上記電極Ｔ２側が電極Ｔ１側よりも正電位にある場合は、ＣＨ２側のＰＮＰＮ部が、上述の場合と全く同様に正帰還動作してオンし、ＣＨ１側では１次光電流のみが流れる。
【００４０】
次に、上記双方向フォトサイリスタチップの製造方法を説明する。
【００４１】
まず、前工程として、Ｎ型シリコンからなるウエハ上に、２つのＰ型アノード拡散領域１２(第１拡散層)と、このＰ型アノード拡散領域１２に対向する２つのＰゲート拡散領域１３(第２拡散層)と、Ｐゲート拡散領域１３内におけるＰ型アノード拡散領域１２とは反対側に、Ｎ型カソード拡散領域(第３拡散層)が設けられた一対のフォトサイリスタ部を複数形成する。この工程において、複数のウエハを同一工程で同時に製造する。
【００４２】
次に、ライフタイムキラー層形成工程に進み、ライフタイムキラー層１８を形成する。具体的には、ライフタイムキラー層１８の層厚さが２０μｍになるように、ウエハの裏面からイオン照射する。
【００４３】
次に、保持電流確認工程に進み、ウエハの保持電流を確認する。
【００４４】
次に、ウエハ群の残りのウエハに対して、ライフタイムキラー層１８の層厚さが２０μｍになるようにウエハの裏面からイオン照射して、ライフタイムキラー層を形成して終了する。
【００４５】
ここで、保持電流の値が大きいほど転流失敗を発生しにくくなるため、保持電流は大きいことが望ましい。この保持電流の値は、ＰＮＰトランジスタの電流増幅率ｈＦＥの値と反比例の関係にある。双方向フォトサイリスタチップでは、ＰＮＰトランジスタの電流増幅率ｈＦＥの値が小さいほど、保持電流の値は大きくなる関係にある。
【００４６】
この第１実施形態の双方向フォトサイリスタチップ１００によれば、ライフタイムキラー層１８は、基板１１の裏面から基板１１の厚さ方向に２０μｍの位置までの領域に形成されているので、基板１１中のライフタイムを低下させて、転流特性をさらに改善できる。また、一般に、研磨機等により研磨された基板１１の裏面から形成されるライフタイムキラー層１８に相当する破砕層の厚みは、１５μｍ以下である。このため、ライフタイムキラー層１８によって、基板１１の厚みを確保できて、基板１１の割れやクラックの発生などのリスクを低減できる。
【００４７】
なお、上記第１実施形態では、図１に示す概略パターンレイアウトの双方向フォトサイリスタチップ１００について説明したが、双方向フォトサイリスタチップのパターンレイアウトはこれに限らず、第１の導電型の基板の表面に形成された第２の導電型の第１拡散層と、第１の導電型の基板の表面に第１拡散層に対向するように形成された第２の導電型の第２拡散層と、第２拡散層内に第１拡散層に対向して形成された第１の導電型の第３拡散層とを夫々含む一対のフォトサイリスタ部を備えた双方向フォトサイリスタチップに適用できる。
【００４８】
また、上記第１実施形態では、ライフタイムキラー層１８の層厚さが２０μｍになるように、ウエハの裏面からイオン照射して、ライフタイムキラー層を形成していたが、ライフタイムキラー層が基板の裏面から基板の厚さ方向に１５μｍを超える深い位置までの領域に形成されるようにしてもよい。
【００４９】
また、上記第１実施形態では、ライフタイムキラー層１８の層厚さが２０μｍになるように、ウエハの裏面からイオン照射して、ライフタイムキラー層１８を形成していた。しかしながら、これに限らず、例えば、前工程の次に、ウエハ群のうちの１枚のウエハに対して、ＰＮＰトランジスタＱ１,Ｑ３の電流増幅率を測定する測定工程を行う。次に、この測定工程で測定されたＰＮＰトランジスタＱ１,Ｑ３の電流増幅率に基づいて、フォトサイリスタ部の保持電流が最適となるライフタイムキラー層１８の層厚さを算出する厚さ算出工程に進む。そして、ライフタイムキラー層形成工程に進み、上記厚さ算出工程で算出された層厚さになるように、ウエハの裏面からイオン照射して、ライフタイムキラー層１８が形成されるようにしてもよい。
【００５０】
上記測定工程、厚さ算出工程、およびライフタイムキラー層形成工程によって、ＰＮＰトランジスタＱ１,Ｑ３の電流増幅率ｈＦＥに基づくフォトサイリスタ部９，１０の保持電流が目標値になるように、ライフタイムキラー層１８の厚さを調整して、フォトサイリスタにとって重要な評価項目である転流特性を制御できる。したがって、ライフタイムキラー層１８によって、基板１１の厚みを確保し、基板１１の割れやクラックの発生などのリスクを低減できると共に、転流特性をさらに改善できる。
【００５１】
（第２実施形態）
次に、この発明の第２実施形態の双方向フォトサイリスタチップ１０１を説明する。
【００５２】
この第２実施形態の双方向フォトサイリスタチップ１０１では、図３に示すように、ライフタイムキラー層１１８のＮ型シリコン基板１１の表面側の端（上端）と、２つのＰ型アノード拡散領域１２のＮ型シリコン基板１１の裏面側の端（下端）との間の距離は、１０μｍである。また、ライフタイムキラー層１１８の上端と２つのＰゲート拡散領域１３の下端との間の距離は、１０μｍである。つまり、ライフタイムキラー層１１８の上端と２つのＰ型アノード拡散領域１２の下端との間の距離およびライフタイムキラー層１１８の上端と２つのＰゲート拡散領域１３の下端との間の距離がそれぞれ１０μｍとなっている点だけが、第１実施形態と異なる。
【００５３】
この第２実施形態の双方向フォトサイリスタチップ１０１によれば、ライフタイムキラー層１１８の上端と２つのＰ型アノード拡散領域１２の下端との間およびライフタイムキラー層１１８の上端と２つのＰゲート拡散領域１３の下端との間には、一定の間隔があいている。したがって、ライフタイムキラー層１１８の影響によって上記第１拡散層１２および第２拡散層１３の特性が低下するのを抑制できる。
【００５４】
なお、この第２実施形態において、ライフタイムキラー層１１８の上端と２つのＰ型アノード拡散領域１２の下端との間の距離およびライフタイムキラー層１１８の上端と２つのＰゲート拡散領域１３の下端との間の距離は、それぞれ１０μｍとなっていたが、これらの距離は、ライフタイムキラー層の影響に基づいて予め定められた距離よりも大きければ、どのような距離でもよい。
【００５５】
（第３実施形態）
次に、この発明の第３実施形態の双方向フォトサイリスタチップ１０２を説明する。
【００５６】
この第３実施形態の双方向フォトサイリスタチップ１０２では、図４に示すように、Ｎ型シリコン基板１１に、このＮ型シリコン基板１１中の酸素を析出させた酸素析出核１９が形成されている。この酸素析出核１９は、ライフタイムキラー層２１８内に位置している。つまり、酸素析出核１９が形成されている点だけが、第１実施形態と異なる。なお、酸素析出核１９は、Ｎ型シリコン基板１１を６００℃〜８００℃で熱処理することによって形成される。
【００５７】
この第３実施形態の双方向フォトサイリスタチップ１０２によれば、Ｎ型シリコン基板１１に酸素析出核１９が形成されているので、この酸素析出核１９によって、転流特性をさらに改善できる。また、酸素析出核１９は、Ｎ型シリコン基板１１を６００℃〜８００℃で熱処理することによって形成されるので、Ｎ型シリコン基板１１中の酸素原子の析出を促進でき、酸素析出核１９の形成を促進して転流特性をさらに改善できる。
【００５８】
なお、この第３実施形態において、酸素析出核１９は、Ｎ型シリコン基板１１を６００℃〜８００℃で熱処理することによって形成されていたが、Ｎ型シリコン基板は、酸素析出核が形成されれば、どのような温度範囲で熱処理されてもよい。
【００５９】
この発明の具体的な実施の形態について説明したが、この発明は上記実施の形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。例えば、各半導体の導電型は、上記各実施の形態とは逆であっても差し支えない。また、半導体の材料も、上述した機能や効果を奏する範囲内で適宜選択してもよい。
【００６０】
この発明の双方向フォトサイリスタチップは、
第１の導電型の基板１１の表面に形成された第２の導電型の第１拡散層１２と、上記第１の導電型の基板１１の表面に上記第１拡散層１２に対向するように形成された上記第２の導電型の第２拡散層１３と、上記第２拡散層１３内に上記第１拡散層１２に対向して形成された上記第１の導電型の第３拡散層１４とを夫々含む一対のフォトサイリスタ部９,１０を備え、
上記フォトサイリスタ部９,１０は、ＰＮＰトランジスタＱ１,Ｑ３とＮＰＮトランジスタＱ２,Ｑ４とでＰＮＰＮ部を構成すると共に、上記第１の導電型の基板１１の裏面側に形成されたライフタイムキラー層１８を有し、
上記ライフタイムキラー層１８は、上記基板１１の裏面から上記基板１１の厚さ方向に１５μｍを超える深い位置までの領域に形成されていることを特徴とする。
【００６１】
上記構成によれば、ライフタイムキラー層１８は、基板１１の裏面から基板１１の厚さ方向に１５μｍを超える深い位置までの領域に形成されているので、基板１１中のライフタイムを低下させて、転流特性をさらに改善できる。また、一般に、研磨機等により研磨された基板１１の裏面から形成されるライフタイムキラー層１８に相当する破砕層の厚みは、１５μｍ以下である。このため、ライフタイムキラー層１８によって、基板１１の厚みを確保できて、基板１１の割れやクラックの発生などのリスクを低減できる。
【００６２】
ここで、「転流特性」とは、転流失敗を起こさずに制御可能な最大の動作電流値を表す特性である。また、「保持電流」とは、オン状態を維持するために必要な順方向電流である。
【００６３】
また、一実施形態の双方向フォトサイリスタチップでは、
上記基板１１の厚さ方向において、上記ライフタイムキラー層１８の上記基板１１の表面側の端と上記第１拡散層１２の上記基板１１の裏面側の端との間の距離、および、上記ライフタイムキラー層１８の上記基板１１の表面側の端と上記第２拡散層１３の上記基板１１の裏面側の端との間の距離は、予め定められた距離よりも大きい。
【００６４】
上記実施形態によれば、ライフタイムキラー層１８の基板１１の表面側の端と第２拡散層１３の基板１１の裏面側の端との間、および、ライフタイムキラー層１８の基板１１の表面側の端と第２拡散層１３の基板１１の裏面側の端との間には、一定距離よりも大きい間隔があいている。したがって、ライフタイムキラー層１８の影響によって上記第１拡散層１２および第２拡散層１３の特性が低下するのを抑制できる。
【００６５】
また、一実施形態の双方向フォトサイリスタチップでは、
上記ＰＮＰトランジスタＱ１,Ｑ３の電流増幅率ｈＦＥに基づく上記フォトサイリスタ部９，１０の保持電流が目標値になるように、上記ライフタイムキラー層１８の厚さが設定されている。
【００６６】
上記実施形態によれば、ＰＮＰトランジスタＱ１,Ｑ３の電流増幅率ｈＦＥに基づくフォトサイリスタ部９，１０の保持電流が目標値になるように、ライフタイムキラー層１８の厚さを調整して、フォトサイリスタにとって重要な評価項目である転流特性を制御できる。したがって、ライフタイムキラー層１８によって、基板１１の厚みを確保し、基板１１の割れやクラックの発生などのリスクを低減できると共に、転流特性をさらに改善できる。
【００６７】
また、一実施形態の双方向フォトサイリスタチップでは、
上記基板１１には、この基板１１中の酸素を析出させた酸素析出核１９が形成されている。
【００６８】
上記実施形態によれば、基板１１に酸素析出核１９が形成されているので、この酸素析出核１９によって、転流特性をさらに改善できる。
【００６９】
また、一実施形態の双方向フォトサイリスタチップでは、
上記酸素析出核１９は、上記基板１１を６００℃〜８００℃で熱処理することによって形成される。
【００７０】
上記実施形態によれば、上記基板１１を６００℃〜８００℃で熱処理するので、基板１１中の酸素原子の析出を促進でき、酸素析出核１９の形成を促進して転流特性をさらに改善できる。
【００７１】
また、一実施形態の双方向フォトサイリスタチップでは、
上記ライフタイムキラー層１８は、上記基板１１の裏面からイオン照射をすることにより形成されている。
【００７２】
上記実施形態によれば、イオン照射をすることにより、ライフタイムキラー層１８を形成するので、通常の半導体製造装置を用いて安価に製造できる。したがって、双方向フォトサイリスタチップの製造コストを低減することができる。
【符号の説明】
【００７３】
９,１０…フォトサイリスタ部
１１…Ｎ型シリコン基板
１２…Ｐ型アノード拡散領域
１３…Ｐゲート拡散領域
１４…Ｎ型カソード拡散領域
１８，１１８，２１８…ライフタイムキラー層
１９…酸素析出核
１００，１０１，１０２…双方向フォトサイリスタチップ
Ｑ１,Ｑ３…ＰＮＰトランジスタ
Ｑ２,Ｑ４…ＮＰＮトランジスタ
【図１】
2015082629.tif 000003
【図２】
2015082629.tif 000004
【図３】
2015082629.tif 000005
【図４】
2015082629.tif 000006
【図５】
2015082629.tif 000007
【図６】
2015082629.tif 000008
【図７】
2015082629.tif 000009
【図８】
2015082629.tif 000010
【図９】
2015082629.tif 000011
【図１０】
2015082629.tif 000012
【図１１】
2015082629.tif 000013