(57)【要約】【課題】ＰＬＬからの信号が出力される複数の信号路を有し、当該信号路に接続される出力端から取り出される信号の位相が、外部基準信号の位相に対して一定になる発振装置を提供すること。【解決手段】周波数ｆ１の発振周波数信号を出力する電圧制御発振部と、この周波数ｆ１を分周して外部から入力される外部信号の周波数ｆ２に揃える分周器と、分周された前記発振周波数信号の位相と、前記外部信号の位相とを比較し、位相差に応じた制御信号を前記電圧制御発振部に供給する位相比較部とを備えたＰＬＬと、前記ＰＬＬからの信号を前記出力端に供給するための第１の信号路及び第２の信号路と、を備えるように発振装置を構成する。そして、前記ＰＬＬから出力された信号は、分周及び逓倍されずに前記出力端に出力される。【選択図】図５
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【特許請求の範囲】
【請求項１】
周波数ｆ１の発振周波数信号を出力する電圧制御発振部と、この周波数ｆ１を分周して外部から入力される外部信号の周波数ｆ２に揃える分周器と、分周された前記発振周波数信号の位相と、前記外部信号の位相とを比較し、位相差に応じた制御信号を前記電圧制御発振部に供給する位相比較部とを備えたＰＬＬと、
前記ＰＬＬからの信号を外部に出力するための出力端と、
前記ＰＬＬからの信号を前記出力端に供給するための第１の信号路及び第２の信号路と、
を備え、
前記出力端は、第１の信号路及び第２の信号路からの出力が各々供給されるように、これら第１の信号路及び第２の信号路に個別に設けられるか、
あるいは前記出力端は、第１の信号路及び第２の信号路に共通化され、第１の信号路及び第２の信号路のいずれか一方からの信号を当該出力端に供給するためのスイッチが設けられるように構成され、
前記ＰＬＬから出力された信号は、分周及び逓倍されずに前記出力端に出力されることを特徴とする発振装置。
【請求項２】
前記出力端は、第１の信号路及び第２の信号路からの出力が各々供給されるように、これら第１の信号路及び第２の信号路に個別に設けられることを特徴とする請求項１記載の発振装置。
【請求項３】
前記ＰＬＬからの信号を増幅する増幅器が、第１の信号路及び第２の信号路に各々設けられることを特徴とする請求項２記載の発振装置。
【請求項４】
前記第１の信号路から出力端へ出力される信号の位相と、第２の信号路から出力端へ出力される信号の位相とが互いに異なるように、第１の信号路及び第２の信号路のいずれか一方に位相反転回路が設けられることを特徴とする請求項１ないし３のいずれか一つに記載の発振装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ（Phase Locked Loop）を構成する発振装置から出力される周波数信号の位相を調整する技術に関する。
【背景技術】
【０００２】
移動体通信や地上デジタル放送などの基地局に設けられる周波数シンセサイザは、外部同期用のＰＬＬを含む発振装置を備えている。このような発振装置は後段の外部装置に対して、本来、外部から取得した基準周波数信号（外部基準信号）と位相が揃う、即ち一定の位相関係にある周波数を持つ周波数信号を出力する。前記後段の外部装置は複数設けられ、各々に出力を供給できるように前記発振装置の出力端が複数設けられる場合がある。また、前記発振装置内で複数の信号出力用のラインが設けられ、一方のラインの信号の位相と他方のラインの信号の位相とは互いに反転する関係となり、いずれか一方のラインの信号が任意に選択されて前記出力端から、前記外部装置に供給されるように発振装置を構成することが検討されている。
【０００３】
ところでセシウム周波数標準発振器やルビジウム標準発振器等の標準発振器にて発振させた周波数信号を分配して供給される外部基準信号は、これらの機器や伝送路に不具合が生じた場合などに、入力が一時的に途絶することがある。また、周波数シンセサイザ本体のメンテナンス等に際しては、電源を切り、その後、再投入する操作が行われる。
【０００４】
本発明者は前記発振装置において、上記のような外部基準信号が途絶後に復帰したり、当該発振装置の電源の再投入が行われると、その前後で発振装置から出力される周波数信号を比較した場合、ＰＬＬがロックされても、発振装置からの周波数信号間の位相がずれて一定とならない場合があることを見出した。
【０００５】
この種のＰＬＬを含む発振装置から出力される周波数信号は、同じシステム内に設けられる前記外部装置の外部同期信号として使用される場合がある。当該外部装置が、前記外部基準信号と発振装置の出力周波数信号との位相関係が常に一定であることを条件として動作しているとき、上述のように発振装置の出力周波数信号の位相がずれると、当該外部装置の内部でクロックずれが発生し、それによって動作のタイミングがずれてエラーが発生したりするおそれがある。即ち、上記のように外部基準信号が再受信されたり、発振装置の電源が再投入されたとしても、外部装置に出力される周波数信号の位相のずれを抑えることが求められている。
【０００６】
引用文献１には、半導体集積回路内の複数の機能ブロックに内部クロック信号を供給するにあたり、外部から入力されるクロック信号に対して一定の位相差を持って同期した内部クロック信号を生成するＰＬＬ回路が記載されている。当該ＰＬＬ回路は、遅延回路にて外部クロック信号に対して位相差を与え、さらに分周器や逓倍器にて分周、逓倍した内部クロックを出力するものであるが、引用文献１には、外部クロックの途絶や電源投入前後における内部クロックの位相の安定性に係る記載はない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−１２０４４３号公報（段落０００２〜０００５、図６）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明はこのような事情の下になされたものであり、その目的は、ＰＬＬからの信号が出力される複数の信号路を有し、当該信号路に接続される出力端から取り出される信号の位相が、外部基準信号の位相に対して一定になる発振装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明の発振装置は、周波数ｆ１の発振周波数信号を出力する電圧制御発振部と、この周波数ｆ１を分周して外部から入力される外部信号の周波数ｆ２に揃える分周器と、分周された前記発振周波数信号の位相と、前記外部信号の位相とを比較し、位相差に応じた制御信号を前記電圧制御発振部に供給する位相比較部とを備えたＰＬＬと、
前記ＰＬＬからの信号を外部に出力するための出力端と、
前記ＰＬＬと前記出力端との間に設けられ、当該ＰＬＬからの信号を増幅する増幅器と、
前記ＰＬＬからの信号を前記出力端に供給するための第１の信号路及び第２の信号路と、
を備え、
前記出力端は、第１の信号路及び第２の信号路からの出力が各々供給されるように、これら第１の信号路及び第２の信号路に個別に設けられるか、
あるいは前記出力端は、第１の信号路及び第２の信号路に共通化され、第１の信号路及び第２の信号路のいずれか一方からの信号を当該出力端に供給するためのスイッチが設けられるように構成され、
前記ＰＬＬから出力された信号は、分周及び逓倍されずに前記出力端に出力されることを特徴とする。
【発明の効果】
【００１０】
本発明の発振装置によれば、ＰＬＬにおいて電圧制御発振部の周波数ｆ１を分周して外部から入力される外部信号の周波数ｆ２に揃えて比較する構成とし、
ＰＬＬからの出力は分周及び逓倍されずに、第１の信号路及び／または第２の信号路を介して出力端から取り出される。これによって外部基準信号の位相に対して、出力端から取り出される周波数信号の位相を一定にすることができる
【図面の簡単な説明】
【００１１】
【図１】従来の発振装置のブロック図である。
【図２】前記従来の発振装置における基準周波数信号と出力周波数信号との位相関係を示したチャートである。
【図３】比較例に係る発振装置のブロック図である。
【図４】比較例の発振装置にて周波数信号の位相のずれが発生する理由を示す説明図である。
【図５】本発明の第１の実施例に係る発振装置のブロック図である。
【図６】前記発振装置における、位相比較用信号とＯＣＸＯの出力信号と外部基準信号との位相関係を示したチャートである。
【図７】前記発振装置に含まれるＯＣＸＯの出力と、外部基準信号との位相関係を示したチャートである。
【図８】本発明の第２の実施例に係る発振装置のブロック図である。
【図９】前記発振装置に含まれるＯＣＸＯの出力と、外部基準信号との位相関係を示したチャートである。
【図１０】本発明の第３の実施例に係る発振装置のブロック図である。
【図１１】前記発振装置に含まれるＯＣＸＯの出力と、外部基準信号との位相関係を示したチャートである。
【図１２】本発明の第４の実施例に係る発振装置のブロック図である。
【図１３】前記発振装置における各信号の位相関係を示したチャートである。
【発明を実施するための形態】
【００１２】
初めに、本発明の特徴を理解するために、従来例として外部基準信号に同期するＰＬＬを備える発振装置１００について説明する。発振装置１００においては、電圧制御発振部であるＯＣＸＯ（Oven-Controlled Crystal Oscillator）１にて発振した矩形波である発振周波数信号（周波数ｆ１＝４０ＭＨｚ）を分周器２１（分周部）にて１／４分周する（分周比Ｎ＝４）。そして位相比較器２２（位相比較部）にて、分周された発振周波数信号と、外部から入力された矩形波である基準周波数信号（外部基準信号）との位相比較を行う。図中の３１は外部基準基準信号（周波数ｆ２＝１０ＭＨｚ）の入力端子、３２は外部基準信号の高周波成分を除去するＬＰＦ（Low-Pass Filter）である。
【００１３】
位相比較器２２は、これらの周波数信号の位相差に応じた信号を出力し、この信号がチャージポンプ２３にて昇圧され、ＬＰＦ２４に供給される。ＬＰＦ２４は、位相差に対応する信号を直流電圧に変換して、周波数の制御電圧としてＯＣＸＯ１に供給する制御電圧供給部を構成する。
【００１４】
ＯＣＸＯ１は、恒温槽（オーブン）によって周波数信号を発振する水晶振動子の周囲の温度を一定に保ち、発振周波数に対する周囲の温度変化の影響を低減して、高精度で安定性の高い周波数を持つ周波数信号を発振することができる。そして、位相比較器２２における基準周波数信号との位相比較の結果を制御電圧としてフィードバックすることにより、高精度で周波数及び位相の調整を行うことができる。
【００１５】
こうして周波数及び位相が調整された発振周波数信号は、ＬＰＦ２５にて高周波成分が除去されて、上記の分周器２１と、発振装置１００の動作を制御するマイクロコンピュータであるＣＰＵ１１と、ＢＰＦ（Band-Pass Filter）３３とに出力される。つまり、位相比較器２２、分周器２１、チャージポンプ２３、ＯＣＸＯ１、ＬＰＦ２４、２５により前記ＰＬＬが構成されている。ＢＰＦ３３の後段には、増幅器（ＡＭＰ）３４と、ＢＰＦ３５とがこの順で設けられ、ＢＰＦ３５の後段に発振装置１００の出力端子４１が設けられる。ＡＭＰ３４は、例えばアイソレーションアンプにより構成され、入力側と出力側とが電気的に絶縁されている。ＢＰＦ３３、３５は、所望の周波数範囲内の信号が出力端子４１より取り出されるように設けられる。以下、出力端子４１及び後述の出力端子４２より出力される周波数信号を、出力周波数信号と記載する場合がある。
【００１６】
例えば、外部基準信号の途絶後の復帰や装置１００の電源再投入に伴い、当該装置１００にて、分周器２１で分周された発振周波数信号と基準周波数信号との周波数、位相調整が行われているとする。また図２に示すように、外部基準信号は周波数が１０ＭＨｚであり、ＯＣＸＯ１にて周波数がほぼ４０ＭＨｚの周波数信号を発振させ、この発振周波数信号を分周器２１にて１／４分周して外部基準信号の位相比較が行われるとする。この結果、分周後の周波数信号（図２中、破線で示してある）と外部基準信号（基準周波数信号）との周波数及び位相が揃うとＰＬＬがロックする（例えば図２の（１））。
【００１７】
このとき、外部基準信号と発振装置１００の出力周波数信号との位相の関係について説明する。図２の１段目の波形図に示すように、外部からは１０ＭＨｚの基準周波数信号が入力されている。一方、ＰＬＬ内部のＯＣＸＯ１は４０ＭＨｚの周波数信号を発振している（４、６、８、１０段目の波形図（１）〜（４））。
【００１８】
例えば、４段目に記載の発振周波数信号（１）の波形図に矢印を記載したタイミングにて立ち上がる矩形波を分周器２１にて分周して１０ＭＨｚの１／４分周周波数信号（１）を得る。位相比較器２２では、この１／４分周周波数信号（１）と基準周波数信号との位相比較が行われ（破線で示してある）、当該基準周波数信号と位相が一致した４０ＭＨｚの周波数信号が出力端子４１より出力される。
【００１９】
４０ＭＨｚの発振周波数信号を分周する場合、この発振周波数信号（１）に対して、１〜３周期分だけ位相がずれた発振周波数信号（２）〜（４）を分周して１／４分周周波数信号（２）〜（４）が得られる場合がある。これらの場合であっても、１／４分周周波数信号（２）〜（４）の位相を基準周波数信号の位相に一致させたとき、発振装置１００からの出力周波数信号の位相は互いに一致する。
【００２０】
このように、分周を実行するタイミングに係らず、外部基準信号との位相関係が一定の出力周波数信号を出力可能な発振装置と比較して、例えば４０ＭＨｚの発振周波数信号を１／４分周して、１０ＭＨｚの周波数信号を出力する場合には、出力周波数の位相がずれることがある。図３の比較例には、そのように位相がずれるおそれがある発振装置１０１を示している。この比較例の発振装置１０１では、位相比較用のループの後段側に分周器１０２を設けている点が図１の発振装置１００と異なる。この分周器１０２の分周比は４である。
【００２１】
比較例の発振装置１０１の場合には、２つの分周器２１、１０２にて互いに異なるタイミングで分周が開始されることに起因して、外部基準信号と、出力周波数信号との位相のずれが発生するおそれがある。例えば、外部基準信号と発振周波数信号との位相が揃い、ＰＬＬがロックしているとき、分周器２１にて分周された位相比較用の周波数信号（図４中の１／４分周周波数信号（１））に対して、出力側の分周器１０２にて分周が開始されたタイミングが一致している場合、及び１周期（４０ＭＨｚ基準）ずつ遅れている場合を考える。
【００２２】
この場合には、図４の１／４分周周波数信号（１）〜（４）に示すように、位相が異なる４種類の出力周波数信号が出力される可能性が生じ、基準周波数信号と出力周波数信号との位相が一致する確率は２５％に低下してしまう。これは、位相比較用のループの分周器２１にて分周が開始されるタイミングに対して、出力側の分周器１０２にて分周が開始されたタイミングが１周期ずつ進んでいる場合にも同様であり、これらをまとめると、外部基準信号との位相関係において４種類の出力周波数信号が出力される（図４の１／４分周周波数信号（１）〜（４））。
【００２３】
ＰＬＬからの出力を、出力端子から取り出すまでに分周する場合について説明したが、前記分周する代わりに逓倍を行う場合についても同様の問題が発生する。つまり、分周器１０２の代わりに逓倍器を設けたとき、分周器２１にて分周が開始されるタイミングと、前記逓倍器による逓倍が開始されるタイミングとのずれにより、出力周波数信号の位相がずれる場合がある。背景技術の項目で述べた発振装置１０１の電源の再投入、外部基準信号の再受信により、このような分周開始、あるいは逓倍開始のタイミングのずれが起こり得るため、出力周波数信号の位相のずれが起こることになる。
【００２４】
図５に本発明の実施の形態に係る発振装置１０（＜実施例１＞と記してある）のブロック図を示す。この発振装置１０では出力端子が２つ設けられ、いずれの出力端子から出力される周波数信号においても図３、図４で説明した位相のずれを防ぐことができるように構成されている。以下に説明する発振装置の各ブロック図において、既述の従来の発振装置と共通の構成要素には、図１に示したものと共通の符号を付してある。
【００２５】
発振装置１０では、ＬＰＦ２５の後段において信号路は２つに分岐し、分岐点をＰとする。前記分岐点Ｐから分岐した一方の信号路は、従来例と同じくＢＰＦ３３、ＡＭＰ３４、ＢＰＦ３５を介して出力端子４１に接続される。前記分岐点Ｐから分岐した他方の信号路はＢＰＦ３６、ＡＭＰ３７、ＢＰＦ３８をこの順に介して出力端子４２に接続される。つまり、分岐点Ｐから出力端子４１、４２に至るまでの各分岐路は、互いに同様に構成されている。このような構成によって、各出力端子４１、４２に各々接続される外部装置（不図示）に、ＯＣＸＯ１の出力が供給される。ＬＰＦ２５と、ＢＰＦ３３、３６との間において、位相比較用の帰還路は分岐点Ｐの上流側の点（Ｑとする）に接続されている。そして、ＰＬＬを構成するループの外側、即ち点Ｑから前記出力端子４１までの間、及び点Ｑから出力端子４１までの間においては、分周器及び逓倍器のいずれも設けられておらず、分周及び逓倍が行われない
【００２６】
発振装置１０では、従来例と同じく、ＯＣＸＯ１にて発振させた４０ＭＨｚの周波数信号を分周器２１にて１／４分周（分周比Ｎ＝４）し、位相比較器２２にこの分周した周波数信号を出力している。位相比較器２２では上記のように互いに同じ周波数である外部基準信号と分周したＯＣＸＯ１の出力信号とを比較している。図６の１段目及び２段目には、ＰＬＬがロックしたときの外部基準信号（１０ＭＨｚ）の位相と、分周器２１にて分周された周波数信号（＝位相比較用信号  １０ＭＨｚ）の位相との関係を示している。外部基準信号の波形の立ち上がりと、位相比較用信号の波形の立ち上がりとが一致するように、ＯＣＸＯ１に制御信号が出力される。発振装置１０の電源を再投入しても、外部基準信号が途絶後に再受信されても、このような位相関係が保たれる。結果として、ＰＬＬがロックしたときのＯＣＸＯ１からの出力信号の位相は、外部基準信号の位相に対して一定となる。図６の３段目には、前記ＰＬＬがロックしたときのＯＣＸＯ１からＬＰＦ２５へ出力される信号の波形を示している。この図６に示すようにＯＣＸＯ１の波形と、外部基準信号の波形の立ち上がりとが一致するように、ＯＣＸＯ１は外部基準信号に同期する。
【００２７】
そして、このように制御されたＯＣＸＯ１の出力を、ＰＬＬを構成するループの外側、つまり点Ｑの後段からは分周器を介さずに各出力端子４１、４２から取り出している。仮に点Ｑから出力端子４１、４２までの間に前記分周器を設けて分周を行うようにする場合は、図３の比較例で説明したように、当該分周を開始するタイミングによって出力端子４１、４２からの出力周波数信号の位相が決まる。分周器の代わりに逓倍器を設けて逓倍を行う場合も、この逓倍を開始するタイミングによって出力端子４１、４２からの出力周波数信号の位相が決まる。つまり、そのように分周または逓倍を行う場合は、決まった位相の出力をＯＣＸＯ１から各出力端子４１、４２に供給できなくなる。
【００２８】
しかし、発振装置１０ではそのように前記ループの外側において分周及び逓倍を行わないため、各出力端子に供給される信号の位相は一定となる。図７は、各出力端子４１、４２からの出力周波数信号の位相と外部基準信号の位相との関係を示している。電源再投入しても、外部基準信号が途絶後に再受信されても、上記の分周及び逓倍を行わないことで、このような位相関係が保たれる。
【００２９】
このような発振装置１０によれば、ＯＣＸＯ１にて発振させた周波数ｆ１の発振周波数信号を分周器２１にて１／Ｎに分周し、分周後の周波数信号と位相比較される外部基準信号の周波数ｆ２に揃えると共に、当該分周された発振周波数信号を外部へ出力する。そして、ＰＬＬを構成するループの後段側では、分周及び逓倍を行わない。それによって、出力端子４１、４２へ出力される信号のいずれの位相についても、外部基準信号の位相に対する変動が抑えられ、安定した周波数信号を出力することができる。
【００３０】
なお、当該発振装置１０から出力される周波数信号は、外部基準信号との位相関係が一定であることが分かっているので、この外部基準信号の入力が途絶した場合には、ＬＰＦ２４からＯＣＸＯ１に供給する直流電圧を固定し、ＯＣＸＯ１から出力された発振周波数信号を１／４分周して、１０ＭＨｚの周波数信号を出力することができる。この周波数信号を後段の装置の外部同期信号として利用すれば、外部基準信号が復旧するまでなどのしばらくの間、外部基準信号との位相関係が一定であることが必要な後段の装置へ基準周波数信号の供給を継続することができる。
【００３１】
図８は、他の実施の形態に係る発振装置４の構成例を示している（図中に＜実施例２＞と記載してある）。発振装置４は、分岐点ＰとＢＰＦ３６との間に位相反転回路４３が設けられている点について、発振装置１０と異なる。このように構成した場合も、外部基準信号と出力端子４１、４２からの各出力周波数信号との位相関係を一定にすることができる。図９は、これらの信号の位相関係を示している。この図９に示すように出力端子４１、４２からの出力周波数の位相関係は、互いに反転する。
【００３２】
図１０は、他の実施の形態に係る発振装置５の構成例を示している（図中に＜実施例３＞と記載してある）。発振装置１０に対する差異点を述べると、発振装置５においては点Ｑの後段側にスイッチ５１が設けられている。スイッチ５１の後段には信号路５２、５３が設けられ、当該スイッチ５１の切り替えにより、ＯＣＸＯ１からの周波数信号が信号路５２、５３のいずれかに出力される。信号路５２、５３の後段にはスイッチ５４が設けられている。スイッチ５４は、信号路５２、５３のうちの一方からの周波数信号を、後段側に切り替えて出力する。スイッチ５４の後段には、ＢＰＦ３３、ＡＭＰ３４、ＢＰＦ３５、及び出力端子４１がこの順に設けられている。また、前記信号路５３には位相反転回路４３が設けられている。
【００３３】
スイッチ５１、５４の切り替えはＣＰＵ１１により制御され、発振装置５のユーザにより、信号路５２、５３のうちのいずれの信号路を介して信号を取り出すかが選択される。図１１は、外部基準信号と、信号路５２、５３を介して出力端子４１より各々取り出される出力周波数信号との位相関係を示している。位相反転回路４３が設けられることにより、信号路５３を介して出力される出力周波数信号の位相は、信号路５２を介して出力される出力周波数信号の位相に対して反転している。そして、外部基準信号の位相に対して、信号路５２、５３を介して夫々出力端子４１から取り出される出力周波数信号の位相は、この図１１に示すように一定である。即ち、この発振装置５では、このように外部基準信号に対して一定の位相関係にある２つの互いに位相が異なる出力周波数信号を、出力端子４１から切り替えて取り出すことができる。
【００３４】
図１２は、他の実施の形態に係る発振装置６の構成例を示している（図中に＜実施例４＞と記載してある）。発振装置６は、図５の発振装置１０の変形例である。発振装置１０との差異点を説明すると、分周器２１の分周比は１に設定されている。また、ＬＰＦ２５と点Ｑとの間、即ちＰＬＬ内には分周器６１が設けられている。分周器６１の分周比は４に設定されている。このように構成することで位相比較器２２には、位相比較用の周波数信号として１０ＭＨｚの周波数信号が出力される。そして、各出力端子４１、４２からは、１０ＭＨｚの出力周波数信号が出力される。
【００３５】
分周器６１はＰＬＬ内にて信号を分周するため、当該ＰＬＬのロック時には分周器６１から出力される信号の位相と、外部基準信号の位相とは一定の関係になる。そして点Ｑの後段側では、発振装置１０と同様に信号の分周及び逓倍が行われないので、外部基準信号に対して、各出力端子４１、４２から取り出される出力周波数信号は、各々位相が一定になる。また、この例では、出力端子４１、４２からの各出力周波数信号は、互いに同じ位相である。図１３は、各信号の位相関係を示している。このようにＰＬＬを構成するループ内において分周器を設けることにより、出力端子４１、４２からの出力周波数を適宜設定できる。
【００３６】
各実施形態においてＡＭＰは一つだけ設けられていてもよい。例えば実施例１において点ＰＱ間にＡＭＰが設けられ、このＡＭＰにより端子４１、４２へ出力される信号を増幅するようにしてもよい。ところで、上記の各例ではＯＣＸＯ１の出力が４０ＭＨｚに設定されているが、このように設定することには限られない。例えば実施例１においてＯＣＸＯ１の発振周波数が２０ＭＨｚであり、分周器２１の分周比が２であり、各出力端子４１、４２から２０ＭＨｚの出力周波数を取り出すようにしてもよい。同様にＯＣＸＯ１の発振周波数が８０ＭＨｚであり、分周器２１の分周比が８であり、各出力端子４１、４２から８０ＭＨｚの出力周波数を取り出すようにしてもよい。また、ＯＣＸＯ１の発振周波数が１０ＭＨｚであり、前記分周比が１であってもよい。即ち、位相比較器２２に入力されるまでに、ＯＣＸＯ１の発振周波数が、外部基準信号の周波数に揃うように分周されればよく、分周器２１の分周比は、１または２以上の自然数に設定され得る。また、ＰＬＬ内の電圧制御発振部としてはＯＣＸＯに限らず、ＰＬＬを構成出来るものであればよい。つまり、ＴＣＸＯ（Temperature-Compensated Crystal Oscillator）を用いてもよいし、ＶＣＸＯを用いてもよい。また、外部基準信号は分周器で分周してから位相比較器２２に出力されるようにしてもよい。  
【符号の説明】
【００３７】
１                      ＯＣＸＯ
１０、４、５            発振装置
２１                    分周器
２２                    位相比較器
３３、３５、３６、３８  ＢＰＦ
３４、３７              ＡＭＰ
【図１】
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【図２】
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【図３】
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【図４】
2015082812.tif 000006
【図５】
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【図６】
2015082812.tif 000008
【図７】
2015082812.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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