(57)【要約】【課題】本実施形態は、書き込み動作の信頼性及び処理速度が向上させた不揮発性半導体記憶装置を提供する。【解決手段】  実施形態に係る不揮発性半導体記憶装置は、複数の第１メモリセル、複数の第２メモリセル、前記複数の第１メモリセルと前記複数の第２メモリセルとの間に電気的に接続された第１トランジスタを含むメモリストリングと、データの書き込み動作を制御する制御回路とを備え、前記制御回路は、前記第１トランジスタのゲートに第１電圧を印加しつつ、前記複数の第１メモリセルのうち選択された第１メモリセルのゲートと、前記複数の第２メモリセルのうち選択された第２メモリセルのゲートに書き込み電圧を一括して印加して、前記書き込み動作を制御し、前記選択された第１メモリセルと前記選択された第２メモリセルは同層であることを特徴とする。【選択図】図９
2015060602.tif 000002
【特許請求の範囲】
【請求項１】
複数の第１メモリセル、複数の第２メモリセル、前記複数の第１メモリセルと前記複数の第２メモリセルとの間に電気的に接続された第１トランジスタを含むメモリストリングと、
データの書き込み動作を制御する制御回路と
を備え、
前記制御回路は、前記第１トランジスタのゲートに第１電圧を印加しつつ、前記複数の第１メモリセルのうち選択された第１メモリセルのゲートと、前記複数の第２メモリセルのうち選択された第２メモリセルのゲートに書き込み電圧を一括して印加して、前記書き込み動作を制御し、
前記選択された第１メモリセルと前記選択された第２メモリセルは同層である
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御回路は、前記第１メモリセルに書き込みデータに応じた電圧を供給するプリチャージ回路を含む第１センスアンプ部、並びに、前記第２メモリセルに書き込みデータに応じた電圧を供給するプリチャージ回路及び前記第２メモリセルに流れる電流を検知増幅する電流センス回路を含む第２センスアンプ部を有する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記制御回路は、データの読み出し動作のとき、前記第１トランジスタのゲートに前記第１電圧よりも高い第２電圧を印加する
ことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリストリングは、前記第１メモリセル及び前記第１トランジスタ間、並びに、前記第２メモリセル及び前記第２トランジスタ間の少なくとも一方に、データの記憶に用いないダミートランジスタを有し、
前記制御回路は、前記書き込み動作の際、前記ダミートランジスタをオフの状態にする
ことを特徴とする請求項１〜３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項５】
前記制御回路は、前記第１トランジスタのゲートに前記第１電圧を印加して前記第１トランジスタをオフの状態にし、前記第１メモリセル及び前記第２メモリセルを電気的に非接続にする
ことを特徴とする請求項１〜４のいずれか１項記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
現在、半導体メモリは、大型コンピュータから、パーソナルコンピュータ、家電製品、携帯電話等、至る所で利用されている。半導体メモリの中でも、特に、注目されているのがフラッシュメモリである。フラッシュメモリは、不揮発性のメモリである点や、構造が高集積化に適している点などから、携帯電話やデジタルカメラ等の多くの情報機器に利用されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２１２５１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、書き込み動作の信頼性及び処理速度が向上させた不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る不揮発性半導体記憶装置は、複数の第１メモリセル、複数の第２メモリセル、前記複数の第１メモリセルと前記複数の第２メモリセルとの間に電気的に接続された第１トランジスタを含むメモリストリングと、データの書き込み動作を制御する制御回路とを備え、前記制御回路は、前記第１トランジスタのゲートに第１電圧を印加しつつ、前記複数の第１メモリセルのうち選択された第１メモリセルのゲートと、前記複数の第２メモリセルのうち選択された第２メモリセルのゲートに書き込み電圧を一括して印加して、前記書き込み動作を制御し、前記選択された第１メモリセルと前記選択された第２メモリセルは同層であることを特徴とする。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る不揮発性半導体記憶装置の全体構成図である。
【図２】同実施形態に係る不揮発性半導体記憶装置のセルアレイの構造を示す斜視図である。
【図３】同実施形態に係る不揮発性半導体記憶装置におけるセルアレイのメモリストリングの回路図である。
【図４】同実施形態に係る不揮発性半導体記憶装置のセンスアンプ部の構成の一例を示す図である。
【図５】同実施形態に係る不揮発性半導体記憶装置のセンスアンプ部の構成の一例を示す図である。
【図６】同実施形態に係る不揮発性半導体記憶装置のセルアレイの断面図である。
【図７】同実施形態に係る不揮発性半導体記憶装置のセルアレイの断面図である。
【図８】同実施形態に係る不揮発性半導体記憶装置のメモリトランジスタの閾値分布とデータとの関係を説明する図である。
【図９】同実施形態に係る不揮発性半導体記憶装置における書き込み動作時のタイミングチャートである。
【図１０】同実施形態に係る不揮発性半導体記憶装置における読み出し動作時のタイミングチャートである。
【図１１】同実施形態に係る不揮発性半導体記憶装置における読み出し動作時のタイミングチャートである。
【図１２】第２の実施形態に係る不揮発性半導体記憶装置におけるセルアレイのメモリストリングの回路図である。
【図１３】同実施形態に係る不揮発性半導体記憶装置における書き込み動作時のタイミングチャートである。
【図１４】第３の実施形態に係る不揮発性半導体記憶装置のセルアレイの構造を示す斜視図である。
【図１５】同実施形態に係る不揮発性半導体記憶装置のセルアレイの平面図である。
【図１６】同実施形態に係る不揮発性半導体記憶装置のセルアレイの平面図である。
【図１７】同実施形態に係る不揮発性半導体記憶装置のセルアレイの構造を示す斜視図である。
【図１８】第１の実施形態に対する比較例に係る不揮発性半導体記憶装置におけるセルアレイのメモリストリングの回路図である。
【図１９】同比較例に係る不揮発性半導体記憶装置における書き込み動作時のタイミングチャートである。
【発明を実施するための形態】
【０００７】
以下、図面を参照しながら実施形態に係る半導体記憶装置について説明する。
【０００８】
［第１の実施形態］
＜全体構成＞
先ず、第１の実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。
【０００９】
図１は、本実施形態に係る不揮発性半導体記憶装置の全体構成図である。
本実施形態に係る不揮発性半導体記憶装置であるＮＡＮＤフラッシュメモリは、セルアレイ１及び制御回路を含む周辺回路を備える。制御回路は、ロウデコーダ／ワード線ドライバ２ａ及びカラムデコーダ２ｂ、ページバッファ３、ロウアドレスレジスタ５ａ及びカラムアドレスレジスタ５ｂ、ロジック制御回路６、シーケンス制御回路７、高電圧発生回路８、Ｉ／Ｏバッファ９、並びに、コントローラ１１を含む。
【００１０】
セルアレイ１は、所謂ＢｉＣＳ（Bit-Cost-Scalable）構造を持つ（参照特許：特開２００７−３２０２１５）。平面構造のＮＡＮＤフラッシュメモリのセルアレイと同様、複数のメモリストリングを有する。各メモリストリングは、直列接続された複数のセルを有する。各セルは、電荷蓄積層を有するトランジスタ（以下、「セルトランジスタ」と呼ぶ）によって構成されている。セルアレイ１については、後ほど詳述する。
【００１１】
ロウデコーダ／ワード線ドライバ２ａは、セルアレイ１のワード線及び選択ゲート線を駆動する。ページバッファ３は、１ページ分のセンスアンプ部とデータ保持回路を備えており、８Ｋバイト或いは１６Ｋバイトのページ単位でセルアレイ１のデータの読み書きを制御する。ページバッファ３の１ページ分の読み出しデータは、カラムデコーダ２ｂにより例えば、８ビット或いは１６ビット毎に順次カラム選択されて、Ｉ／Ｏバッファ９を介して外部Ｉ／Ｏ端子に出力される。Ｉ／Ｏバッファ９から供給される書き込みデータ１ページ毎に、カラムデコーダ２ｂにより選択されてページバッファ３にロードされる。ロウアドレス信号及びカラムアドレス信号はＩ／Ｏバッファ９を介して入力され、それぞれ、ロウデコーダ／ワード線ドライバ２ａ及びカラムデコーダ２ｂに転送される。ロウアドレスレジスタ５ａは、消去動作時に、消去ブロックアドレスを保持し、書き込み動作や読み出し動作ではページアドレスを保持する。カラムアドレスレジスタ５ｂには、書き込み動作開始前の書き込みデータのロードに必要な先頭カラムアドレスや、読み出し動作に必要な先頭カラムアドレスが入力される。書き込みイネーブル信号／ＷＥや読み出しイネーブル信号／ＲＥが、所定の条件でトグルされると、カラムアドレスレジスタ５ｂは、入力されたカラムアドレスをカウントアップする。ロジック制御回路６は、チップイネーブル信号／ＣＥ、コマンドイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ等の制御信号に基づいて、コマンドやアドレスの入力、データの入出力を制御する。シーケンス制御回路７は、ロジック制御回路６からコマンドを受けて、消去動作、読み出し動作や書き込み動作を制御する。すなわち、シーケンス制御回路７は、ロウアドレスレジスタ５ａ、カラムアドレスレジスタ５ｂ、ロウデコーダ／ワード線ドライバ２ａなどを制御することにより、消去動作、読み出し動作や書き込み動作を制御する。高電圧発生回路８は、シーケンス制御回路７によって制御され、種々の動作に必要な所定の電圧を発生する。コントローラ１１は、現在の読み出し状態等に適した条件で書き込み動作等を制御する。なお、ページバッファ３には、必要に応じて、後述するオープン不良情報を保持するためのデータラッチＤＬを備えても良い。
【００１２】
＜セルアレイ＞
次に、セルアレイ１の具体例について説明する。
図２は、本実施形態に係る不揮発性半導体記憶装置のセルアレイの構造を示す斜視図である。図６には、互いに交差する３つの方向としてＸ方向、Ｙ方向、及びＺ方向を示している。
【００１３】
このセルアレイ１は、半導体基板上において、Ｙ方向及びＺ方向に二次元配列状に並んでおり、Ｘ方向に延びる複数のワード線ＷＬ、Ｙ方向に並んでおり、Ｘ方向に延びる複数の選択ゲート線、Ｙ方向に並んでおり、Ｘ方向に延びる複数のビット線ＢＬａ、並びに、Ｘ方向に並んでおり、Ｙ方向に延びる複数のビット線ＢＬｂを有する。なお、複数の選択ゲート線は、Ｙ方向にソース側選択ゲート線ＳＧＳとドレイン側選択ゲート線ＳＧＤが２本ずつ交互に並べられている。また、図２には、ビット線ＢＬａは１本しか示されていない。また、Ｘ方向及びＹ方向に二次元配列状に並ぶ複数のピラーを有する。各ピラーは、図２において、上端がソース側選択ゲート線ＳＧＳで制御されるソース側選択トランジスタＳＳＴｒを介してビット線ＢＬａに電気的に接続され、複数のワード線ＷＬを貫通するＺ方向に延びる柱状部ＣＬ１、右端が柱状部ＣＬ１の下端に接続され半導体基板上の層間絶縁膜内をＹ方向に延びる接続部ＪＰ、並びに、下端が接続部ＪＰの左端に接続され、上端がドレイン側選択ゲート線ＳＧＤで制御されるドレイン側トランジスタＳＤＴｒを介して電気的にビット線ＢＬｂに接続され、複数のワード線ＷＬを貫通するＺ方向に延びる柱状部ＣＬ２を有する。ここで、ワード線ＷＬを共有化するメモリストリングＭＳのまとまりがメモリブロックＭＢとなる。なお、ビット線ＢＬａ及びＢＬｂをまとめて「ビット線ＢＬ」とａ或いはｂを省略して表記する場合もある。同様に、ワード線ＷＬ等の他の構成要素についてもまとめて表記する場合、添え字を省略して表記する点に留意されたい。
【００１４】
図３は、本実施形態に係る不揮発性半導体記憶装置におけるセルアレイのメモリストリングの回路図である。
【００１５】
図３には、ビット線ＢＬａからビット線ＢＬｂに掛けて、直列接続された、ソース側選択ゲート線ＳＧＳをゲートとするソース側選択トランジスタＳＳＴｒ、メモリストリングＭＳ、及びドレイン側選択ゲート線ＳＧＤをゲートとするドレイン側選択トランジスタＳＤＴｒが示されている。メモリストリングＭＳは、直列接続されたｎ個（ｎは、正の整数）のメモリトランジスタＭＴｒｎ−１ａ〜ＭＴｒ０ａ、バックゲート線ＢＧをゲートするバックゲートトランジスタＢＧＴｒ（スイッチ部）、及び直列接続されたｎ個のメモリトランジスタＭＴｒ０ｂ〜ＭＴｒｎ−１ｂを有する。各メモリトランジスタＭＴｒは、閾値電圧Ｖｔｈを電気的に書き換え可能な電荷蓄積層を持つトランジスタであり、ゲートにはワード線ＷＬが接続されている。なお、メモリトランジスタＭＴｒ０ａ〜ＭＴｒｎ−１ａは柱状部ＣＬ１、バックゲートトランジスタＢＧＴｒは接続部ＪＰ、メモリトランジスタＭＴｒ０ｂ〜ＭＴｒｎ−１ｂは柱状部ＣＬ２に属している。
【００１６】
また、ビット線ＢＬａは、センスアンプ部ＳＡａ（第１センスアンプ部）に電気的に接続される。このセンスアンプ部ＳＡａは、ビット線ＢＬａに対するプリチャージ回路を有する。ビット線ＢＬｂは、センスアンプ部ＳＡｂ（第２センスアンプ部）が電気的に接続される。このセンスアンプ部ＳＡｂは、ビット線ＢＬｂに対するプリチャージ回路及びビット線ＢＬｂの電流センス回路を有する。これらセンスアンプ部ＳＡａ及びＳＡｂは、例えば、制御回路のページバッファ３に含まれる。
【００１７】
図４及び５は、本実施形態に係る不揮発性半導体記憶装置のセンスアンプ部の構成の一例を示す図である。
【００１８】
図４は、１本のビット線ＢＬに対して１つのセンスアンプ部ＳＡを設けた例である。ビット線ＢＬ及びセンスアンプ部ＳＡ間は、トランジスタＨＶＴｒａを介して電気的に接続される。各センスアンプ部ＳＡは、１つのセンスアンプ回路ＳＡ´及び複数のデータラッチ回路ＬＡＴを有している。データラッチ回路ＬＡＴは、各メモリトランジスタＭＴｒが記憶可能なデータのビット数分必要となる。例えば、各メモリトランジスタＭＴｒが２ビットのデータを記憶する場合、データラッチ回路ＬＡＴは、図４に示すように、２つになる。各センスアンプ部ＳＡは、書き込み動作の際、ビット線ＢＬをプリチャージするプリチャージ回路としての機能と、読み出し動作の際、ビット線ＢＬに流れる電流を検知する電流センス回路としての機能を有する。
【００１９】
図５は、２本のビット線ＢＬａ及びＢＬｂに対してビット線接続部ＢＬＩを介して１つのセンスアンプ部ＳＡを設けた例である。ビット線ＢＬ及びビット線ソース線ＢＬＣＲＬ（セルソース線ＣＥＬＳＲＣ）間は、制御信号ＢＩＡＳで制御される高耐圧トランジスタＨＶＴｒ１を介して電気的に接続される。ビット線ＢＬ及びビット線接続部ＢＬＩ間は、制御信号ＢＬＳで制御される高耐圧トランジスタＨＶＴｒ２を介して電気的に接続される。また、ビット線接続部ＢＬＩ及びセンスアンプ部ＳＡは、低耐圧トランジスタＬＶＴｒを介して電気的に接続される。センスアンプ部ＳＡは、図３に示すセンスアンプ部ＳＡａ及びＳＡｂを併せた部分である。センスアンプ部ＳＡは、１つのセンスアンプ回路ＳＡ´及び複数のデータラッチ回路ＬＡＴを有している。データラッチ回路ＬＡＴは、各メモリトランジスタＭＴｒが記憶可能のデータのビット数に、センスアンプ部ＳＡを共有するビット線ＢＬの数を乗じた数の分だけ必要となる。例えば、各メモリトランジスタＭＴｒが２ビットのデータを記憶し、且つ、２本のビット線ＢＬが１つのセンスアンプ部ＳＡを共有する場合、データラッチ回路ＬＡＴは、図５に示すように、４つになる。
【００２０】
図５に示すセンスアンプ部ＳＡは、書き込み動作の際、ビット線ＢＬａをプリチャージするプリチャージ回路としての機能と、読み出し動作の際、ビット線ＢＬａ及びＢＬｂに流れる電流を検知する電流センス回路としての機能を有する。
【００２１】
図５に示すセンスアンプ部ＳＡの場合、図４に示すセンスアンプ部ＳＡと比べて、高耐圧トランジスタＨＶＴｒ１及びＨＶＴｒ２が増える。しかし、図５に示すセンスアンプ部ＳＡの場合、２本のビット線ＢＬで共有できるため、数十個の低耐圧トランジスタＬＶＴｒ等から構成されるセンスアンプ回路ＳＡ´を１つ分省略することができる。そのため、図４に示すセンスアンプＳＡの構成に比べて占有面積を小さくすることができる。
【００２２】
但し、図５に示すセンスアンプ部ＳＡの場合、２本のビット線ＢＬａに対して、書き込みデータを供給するため、書き込み動作の際には、制御信号ＢＬＳによって、書き込みデータを時分割で供給するシーケンスが必要となる。
【００２３】
図６及び７は、本実施形態に係る不揮発性半導体記憶装置におけるセルアレイの断面図である。図６は、図２のセルアレイ１をＡ−Ａ´方向で見た断面図である。また、図７は、図６の破線で示す領域を拡大した断面図である。
【００２４】
セルアレイ１は、図６に示すように、半導体基板１１０上に順次積層された絶縁層１２０、バックゲートトランジスタＢＧＴｒとして機能するバックゲート層１３０、メモリトランジスタＭＴｒとして機能するメモリトランジスタ層１４０、ソース側選択トランジスタＳＳＴｒ及びドレイン側選択トランジスタＳＤＴｒとして機能する選択トランジスタ層１５０、並びに、ビット線ＢＬとして機能する配線層１６０を有する。
【００２５】
バックゲート層１３０は、半導体基板１１０上に絶縁層１２０を介して形成されたバックゲート導電層１３１を有する。バックゲート導電層１３１は、バックゲート線ＢＧ及びバックゲートトランジスタＢＧＴｒのゲートとして機能する。また、バックゲート層１３０は、バックゲート導電層１３１を彫り込むように形成されたバックゲート溝１３２を有する。
【００２６】
メモリトランジスタ層１４０は、絶縁層１４２を介しながらＺ方向に複数形成されたワード線導電層１４１を有する。ワード線導電層１４１は、ワード線ＷＬ及びメモリトランジスタＭＴｒのゲートとして機能する。また、メモリトランジスタ層１４０は、複数のワード線導電層１４１及び複数の絶縁層１４２を貫通するように形成されたメモリホール１４３を有する。
【００２７】
また、バックゲートトランジスタ層１３０及びメモリトランジスタ層１４０は、メモリゲート絶縁層１４４及び半導体層１４５を有する。メモリゲート絶縁層１４４は、図５に示すように、メモリホール１４３の外側から内側に掛けてブロック絶縁膜１４４ａ、メモリトランジスタＭＴｒの電荷蓄積層１４４ｂ、及びトンネル絶縁膜１４４ｃで構成されている。半導体層１４５は、Ｘ方向から見てＵ字状に形成されており、Ｘ方向から見て半導体基板１１０に対して垂直方向に延びる一対の柱状部１４５Ａの下端を連結させるように形成された連結部１４５Ｂを有する。半導体層１４５は、メモリトランジスタＭＴｒ及びバックゲートトランジスタＢＴｒのボディとして機能する。
【００２８】
選択トランジスタ層１５０は、同層に形成されたドレイン側導電層１５１及びソース側導電層１５２を有する。ドレイン側導電層１５１は、ドレイン側選択ゲート線ＳＧＤ及びドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。ソース側導電層１５２は、ソース側選択ゲート線ＳＧＳ及びソース側選択トランジスタＳＳＴｒのゲートとして機能する。また、選択トランジスタ層１５０は、ドレイン側ホール１５３、ソース側ホール１５４、ドレイン側ゲート絶縁層１５５、ソース側ゲート絶縁層１５６、ドレイン側柱状半導体層１５７、及びソース側柱状半導体層１５８を有する。ドレイン側柱状半導体層１５７は、ドレイン側選択トランジスタＳＤＴｒのボディとして機能する。ソース側柱状半導体層１５８は、ソース側選択トランジスタＳＳＴｒのボディと機能する。
【００２９】
配線層１６０は、第１配線層１６１、第２配線層１６２、及びプラグ層１６３を有する。第１配線層１６１は、ビット線ＢＬａとして機能する。第２配線層１６２は、ビット線ＢＬｂとして機能する。
【００３０】
＜書き込み動作及び読み出し動作＞
以下で、メモリトランジスタＭＴｒに対する書き込み動作及び読み出し動作を説明するが、その前提として、メモリトランジスタＭＴｒの閾値電圧Ｖｔｈとデータとの関係について簡単に説明しておく。
【００３１】
図８は、本実施形態に係る不揮発性半導体記憶装置のメモリトランジスタの閾値電圧とデータとの関係を説明する図である。図８は、４値のデータを記憶するメモリトランジスタＭＴｒの場合について示している。
【００３２】
メモリトランジスタＭＴｒの閾値電圧Ｖｔｈには、電圧の低い方から順に４つの電圧範囲であるレベルＥ、レベルＡ、レベルＢ、及びレベルＣが設定されている。隣り合うレベル同士は、所定のマージンによって区別されている。そして、例えば、レベルＥ、レベルＡ、レベルＢ、及びレベルＣに対して、４つのデータ値‘１１’、‘０１’、‘００’、及び‘１０’が対応している。不揮発性半導体記憶装置は、メモリトランジスタＭＴｒの閾値電圧Ｖｔｈを所望のレベルに遷移させることで、４つの異なるデータを記憶する。
【００３３】
次に、本実施形態に係る書き込み動作について説明する。
図９は、本実施形態に係る不揮発性半導体記憶装置における書き込み動作時のタイミングチャートである。図９は、メモリトランジスタＭＴｒ２ａ（第１メモリトランジスタ）及びＭＴｒ２ｂ（第２メモリトランジスタ）を書き込み対象である選択メモリトランジスタとする場合を示している。本実施形態に係る不揮発性半導体記憶装置では、同層のメモリトランジスタＭＴｒ２ａ及びＭＴｒ２ｂを選択して、それらのメモリトランジスタＭＴｒ２ａ及びＭＴｒ２ｂに対して一括してデータを書き込む。
【００３４】
書き込み動作は、制御回路によって、消去状態（例えば、２値の場合、データ‘１’であり、４値の場合、データ‘１１’を記憶する状態）の選択メモリストリングＭＴｒを対象に実行される。
【００３５】
書き込み動作では、コントローラ１１からＩ／Ｏを介してデータ書き込みの命令が入力されると、始めに、時刻ｔ０において、ロウデコーダ／ワード線ドライバ２ａによって、ソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤに選択ゲートがオンする電圧VSGが印加され、ソース側選択トランジスタＳＳＴｒ、ドレイン側選択トランジスタＳＤＴｒがオン状態になり、バックゲート線ＢＧにオフ電圧Ｖｏｆｆを印加することで、バックゲートトランジスタＢＧＴｒをオフ状態にする。これによって、柱状部ＣＬ１と柱状部ＣＬ２は、互いに電気的に非接続の状態になり、柱状部ＣＬ１、ＣＬ２は、それぞれビット線ＢＬａ、ＢＬｂに電気的に接続される。
【００３６】
なお、本実施形態では、柱状部ＣＬ１と柱状部ＣＬ２とを電気的に接続／非接続するスイッチ部としてバックゲートトランジスタＢＧＴｒを用いているが、スイッチ部は、２つの選択メモリトランジスタＭＴｒ間を電気的に接続／非接続できるものであれば良い。例えば、選択メモリトランジスタＭＴｒ２ａ及びＭＴｒ２ｂ間のメモリトランジスタＭＴｒ０ａ、ＭＴｒ１ａ、ＭＴｒ０ｂ、及びＭＴｒ１ｂを用いることもできるし、選択メモリトランジスタＭＴｒ２ａ及びＭＴｒ２間にダミートランジスタを新たに設けて、それを用いることもできる。但し、本実施形態のように、バックゲートトランジスタＢＧＴｒをスイッチ部として用いれば、新たな素子の設置が不要であるため便利である。
【００３７】
時刻ｔ１において、センスアンプ部ＳＡａによって、後で柱状部ＣＬ１と電気的に接続されるビット線ＢＬａに対して、柱状部ＣＬ１の選択メモリトランジスタＭＴｒ２ａに書き込むデータに応じた電圧を印加する。同様に、センスアンプ部ＳＡｂによって、後で柱状部ＣＬ２と電気的に接続されるビット線ＢＬｂに対して、柱状部ＣＬ２の選択メモリトランジスタＭＴｒ２ｂに書き込むデータに応じた電圧を印加する。この際、ビット線ＢＬに印加する電圧は、例えば、書き込むデータが‘１’の場合には内部降圧電源Ｖｄｄであり、‘０’の場合には接地電圧Ｖｓｓとなる。
【００３８】
その後、時刻ｔ２において、ロウデコーダ／ワード線ドライバ２ａによって、選択メモリトランジスタＭＴｒ２ａ及びＭＴｒ２ｂのゲートである選択ワード線ＷＬ２ａ及びＷＬ２ｂに対して、プログラム電圧Ｖｐｒｇを印加する。一方、ロウデコーダ／ワード線ドライバ２ａによって、非選択メモリトランジスタＭＴｒのゲートである非選択ワード線ＷＬに対して、これら非選択メモリトランジスタＭＴｒに中間電圧Ｖｐａｓｓを印加する。中間電圧Ｖｐａｓｓの印加により書き込みデータが‘０’のメモリストリングＭＳについてはそのまま０Ｖが印加され続けるが、書き込みデータが‘１’のメモリストリングＭＳについてはメモリストリングＭＳ内のチャネルがワード線ＷＬとの容量結合によりブートされてチャネル電圧が上がる。チャネル電圧が上がる際に、選択トランジスタＳＤＴｒ及びＳＳＴｒがカットオフし、中間電圧Ｖｐａｓｓ近く（約１０Ｖ）まで上げられることで非書き込みを実現する。
【００３９】
その結果、ビット線ＢＬａの電圧が接地電圧Ｖｓｓの場合、選択メモリトランジスタＭＴｒ２ａの電荷蓄積層に電子が注入されて閾値電圧Ｖｔｈが上昇し、データ‘０’が書き込まれる。一方、ビット線ＢＬａの電圧が内部降圧電源Ｖｄｄの場合、選択メモリトランジスタＭＴｒ２ａの電荷蓄積層に電子が注入されずに閾値電圧Ｖｔｈが維持され、データは‘１’のままとなる。柱状部ＣＬ２の選択メモリトランジスタＭＴｒ２ｂについては、上記柱状部ＣＬ１の選択メモリトランジスタＭＴｒ２ａの場合と同様であるため説明を省略する。
以上によって、メモリトランジスタＭＴｒに対する書き込み動作が完了する。
【００４０】
ここで、下記比較例を前提として本実施形態の効果を説明する。
図１８は、第１の実施形態に対する比較例に係る不揮発性半導体記憶装置におけるセルアレイのメモリストリングの回路図である。
【００４１】
比較例に係るメモリストリングＭＳは、図１８に示すように、本実施形態に係るメモリストリングＭＳと相違し、ソース側選択トランジスタＳＳＴｒの一端はソース線ＳＬに接続される。このソース線ＳＬは、センスアンプ部ＳＡａに接続されていない。また、ワード線ＷＬ及びメモリトランジスタＭＴｒに対するアドレスの割り付けも異なる。具体的には、本実施形態におけるメモリトランジスタＭＴｒｎ−１ａ〜ＭＴｒ０ａ及びＭＴｒ０ｂ〜ＭＴｒｎ−１ｂに対して、比較例では、０〜ｎ−１及びｎ〜２ｎ−１のアドレスを割り付けている。また、本実施形態におけるワード線ＷＬｎ−１ａ〜ＷＬ０ａ及びＷＬ０ｂ〜ＷＬｎ−１ｂに対して、比較例では、０〜ｎ−１及びｎ〜２ｎ−１のアドレスが割り付けられている。
【００４２】
その上で、比較例に係る書き込み動作は次のようになる。
図１９は、比較例に係る不揮発性半導体記憶装置における書き込み動作時のタイミングチャートである。図１９は、メモリトランジスＭＴｒｎ−３（本実施形態に係るメモリトランジスタＭＴｒ２ａに相当）を選択メモリトランジスタとする場合を示している。
【００４３】
コントローラからＩ／Ｏを介してデータ書き込みの命令が入力されると、始めに、時刻ｔ０において、ロウデコーダ／ワード線ドライバによって、ソース側選択トランジスタＳＳＴｒをオフ状態にし、ドレイン側選択トランジスタＳＤＴｒに選択トランジスタＳＤＴｒがオンするような電圧Ｖｓｇが印加される。
【００４４】
続いて、時刻ｔ１において、センスアンプ部ＳＡ（本実施形態に係るセンスアンプ部ＳＡｂに装置）によって、ビット線ＢＬ（本実施形態に係るビット線ＢＬｂに相当）に対してデータに応じて内部降圧電源Ｖｄｄ又は接地電位Ｖｓｓを印加する。この際、バックゲートトランジスタＢＧＴｒはオン状態である。
【００４５】
その後、時刻t2において、ロウデコーダ／ワード線ドライバによって、１本の選択ワード線ＷＬｎ−３（本実施形態に係るワード線ＷＬ２ａに相当）にのみプログラム電圧Ｖｐｒｇを印加し、その他の非選択ワード線ＷＬに中間電圧Ｖｐａｓｓを印加する。この中間電圧Ｖｐａｓｓの印加により書き込みデータが‘０’のメモリストリングについてはそのまま0Vが印加され続けるが、書き込みデータが‘１’のメモリストリングについてはメモリストリング内のチャネルがWLとの容量結合によりブートされチャネル電圧が上がる。チャネル電圧が上がる際に選択トランジスタＳＤＴｒ及びＳＳＴｒがカットオフし、中間電圧Ｖｐａｓｓ近く（約１０Ｖ）まで上げられることで非書き込みを実現する。
【００４６】
その結果、ビット線ＢＬの電圧に応じて選択メモリトランジスタＭＴｒｎ−３の電荷蓄積層に電子が注入され、選択メモリトランジスタＭＴｒｎ−３の閾値電圧Ｖｔｈが遷移する。これによって、選択メモリトランジスタＭＴｒｎ−３に対する書き込み動作が完了する。
【００４７】
比較例の書き込み動作の場合、ロウデコーダ／ワード線ドライバによって、選択ワード線ＷＬｎ−３にプログラム電圧Ｖｐｒｇを印加する一方、選択ワード線ＷＬｎ−３とＹ方向で隣接する非選択ワード線ＷＬｎ＋２に中間電圧Ｖｐａｓｓを印加する。そのため、ワード線ＷＬｎ−３及びＷＬｎ＋２間には、大きな電圧差が生じる。その結果、メモリストリングＭＳの寄生容量が増大してしまい、その分だけ書き込み動作のスループットが低下してしまう。
【００４８】
その点、本実施形態の場合、Ｚ方向の同じ位置にありＹ方向で隣接する２つのワード線ＷＬ２ａ及びＷＬ２ｂを同時に選択ワード線としてプログラム電圧Ｖｐｒｇを印加するため、これらワード線ＷＬ２ａ及びＷＬ２ｂ間には電圧差が生じない。そのため、比較例と比べて、メモリストリングＭＳの寄生容量を軽減することができる。また、２つのメモリトランジスタＭＴｒに対して同時に書き込み動作を行うため、比較例と比べて、書き込み動作のスループットを向上させることができる。
【００４９】
次に、本実施形態に係る読み出し動作について説明する。
図１０及び１１は、本実施形態に係る不揮発性半導体記憶装置における読み出し動作時のタイミングチャートである。図１０は、柱状部ＣＬ１のメモリトランジスタＭＴｒ２ａを選択メモリトランジスタとする場合、図１１は、柱状部ＣＬ２のメモリトランジスタＭＴｒ２ｂを選択メモリトランジスタとする場合である。
【００５０】
読み出し動作は、制御回路によって行われる。
柱状部ＣＬ１のメモリトランジスタＭＴｒ２ａに対する読み出し動作では、コントローラ１１からＩ／Ｏを介してデータ読み出しの命令が入力されると、始めに、時刻ｔ０において、ロウデコーダ／ワード線ドライバ２ａによって、ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤにオフ電圧を印加し、ソース側選択トランジスタＳＳＴｒ及びドレイン側選択トランジスタＳＤＴｒをオフ状態にする。
【００５１】
続いて、時刻ｔ１において、ロウデコーダ／ワード線ドライバ２ａによって、ソース側選択トランジスタＳＳＴｒ及びドレイン側選択トランジスタＳＤＴｒをオフ状態に維持したまま、バックゲート線ＢＧにオン電圧Ｖｏｎを印加し、バックゲートトランジスタＢＧＴｒをオン状態にする。その上で、センスアンプ部ＳＡｂによって、ビット線ＢＬｂ‘Ｈ’レベルに充電し、センスレベルを初期化しておく。また、センスアンプ部ＳＡａによって、ビット線ＢＬａに０Ｖを印加する。
【００５２】
また、ロウデコーダ／ワード線ドライバ２ａによって、選択ワード線ＷＬ２ａに参照電圧Ｖｒｆを印加し、非選択メモリトランジスタＷＬに読み出し電圧Ｖｒｅａｄを印加する。ここで参照電圧Ｖｒｆは、例えば、図８に示すレベルＥ及びレベルＡ間の電圧Ｖｒａ、レベルＡ及びレベルＢ間の電圧Ｖｒｂ、並びに、レベルＢ及びレベルＣ間の電圧Ｖｒｃのいずれかである。また、読み出し電圧Ｖｒｅａｄは、最も高いレベルＣよりも高い電圧である。そのため、非選択メモリトランジスタＭＴｒは、自身が記憶するデータの如何に関わらず全てオン状態となる。
【００５３】
最後に、時刻ｔ２において、ロウデコーダ／ワード線ドライバ２ａによって、ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤにオン電圧Ｖｏｎを印加すし、ソース側選択トランジスタＳＤＴｒ及びドレイン側選択トランジスタＳＳＴｒをオン状態にする。その結果、選択メモリトランジスタＭＴｒ２ａの閾値電圧Ｖｔｈが、選択ワード線ＷＬ２ａの参照電圧Ｖｒｆよりも小さければ、メモリストリングＭＳが導通してビット線ＢＬｂからビット線ＢＬａに向けて電流が流れ、ビット線ＢＬのセンスレベルは‘Ｌ’レベルに低下する。一方、選択メモリトランジスタＭＴｒ２ａの閾値電圧Ｖｔｈが、選択ワード線ＷＬ２ａの参照電圧Ｖｒｆよりも大きければ、ビット線ＢＬから電流が流れず、ビット線ＢＬのセンスレベルは‘Ｈ’レベルに維持される。そして、このビット線ＢＬに流れる電流をセンスアンプ部ＳＡｂによって検知することで選択メモリトランジスタＭＴｒ２ａのデータを判別することができる。
【００５４】
柱状部ＣＬ２のメモリトランジスタＭＴｒ２に対する読み出し動作については、選択ワード線ＷＬ２ｂに対して参照電圧Ｖｒｆを印加し、非選択ワード線ＷＬ２ａに読み出し電圧Ｖｒｅａｄを印加する以外は、上記柱状部ＣＬ１のメモリトランジスタＭＴｒ２ａに対する読み出し動作と同様であるため説明を省略する。
【００５５】
本実施形態に係る読み出し動作の場合、書き込み動作とは異なり、バックゲートトランジスタＢＧＴｒをオン状態にし、柱状部ＣＬ１及びＣＬ２を電気的に接続した上で実行される。これによって、前述の書き込み動作を実行するための回路構成を用いて、従来と同様、メモリストリングＭＳ当たり１つのメモリトランジスタＭＴｒに対する読み出し動作を実現することができる。また、選択メモリトランジスタが、柱状部ＣＬ１及びＣＬ２のいずれに属する場合であっても、ビット線ＢＬｂに流れる電流を検知するようにしているため、ビット線ＢＬａ側のセンスアンプ部ＳＡａは、電流センス回路を持つ必要がなくなる。そのため、センスアンプ部ＳＡａの構成を単純にすることができ、半導体基板上に形成するセンスアンプ部ＳＡａの占有面積の増大を抑制することができる。
【００５６】
Ｕ字形のメモリストリングを持つＢｉＣＳ構造のメモリストリングの場合、１本のワード線には、左右方向のみならず上下方向にも隣接するワード線が存在することになる。また、離れたアドレスを持つワード線同士が隣接することもある。そのため、書き込み動作時のバイアス状態によっては、隣接ワード線間の容量が大きくなり、書き込み動作の信頼性やスループットの悪化の原因となる。
【００５７】
その点、本実施形態の場合、Ｙ方向で隣接するワード線を同時に選択ワード線として書き込み動作を実行するため、隣接ワード線間で生じる寄生容量を低減できる。また、本実施形態の場合、メモリストリング毎に２つのメモリトランジスタに対して同時に書き込み動作を行う。これらの点から、本実施形態によれば、書き込み動作の信頼性とスループットを向上させることができる。また、比較例に比べて多くのセンスアンプ部を用意する必要はあるものの、前述の通り、読み出し動作時において、一方のビット線の電流しか検知する必要がないため、他方のビット線側のセンスアンプ部の構成を単純化でき、センスアンプ部の占有面積の増加を抑制することができる。
【００５８】
［第２の実施形態］
第２の実施形態は、第１の実施形態の応用例であり、メモリストリングＭＳのスイッチ部の変形例である。ここでは、主に第１の実施形態と異なる点について説明する。
【００５９】
図１２は、本実施形態に係る不揮発性半導体記憶装置におけるセルアレイのメモリストリングの回路図である。
【００６０】
本実施形態に係るメモリストリングＭＳは、第１の実施形態と異なり、バックゲートトランジスタＢＧＴｒの近隣であり、メモリトランジスタＭＴｒａ及びＭＴｒｂとバックゲートトランジスタＢＧＴｒとの間に、ダミーワード線ＤＷＬａ及びＤＷＬｂをゲートとするダミートランジスタＤＴｒａ及びＤＴｒが介挿されている点である。ダミーワード線ＤＷＬは、ワード線ＷＬと同様の構造を持つ。また、ダミートランジスタＤＴｒは、メモリトランジスタＭＴｒと同様の構造を持つため、データは記憶できるものの、記憶素子として扱わない。本実施形態では、バックゲートトランジスタＢＧＴｒに加え、ダミートランジスタＤＷＬによってスイッチ部を構成する。
【００６１】
図１３は、本実施形態に係る不揮発性半導体記憶装置の書き込み動作時のタイミングチャートである。
【００６２】
本実施形態に係る書き込み動作では、第１の実施形態と異なり、バックゲートトランジスタＢＧＴｒのみならず、ダミートランジスタＤＴｒａ及びＤＴｒｂも用いて、柱状部ＣＬ１と柱状部ＣＬ２とを電気的に非接続の状態にする。具体的には、書き込み動作時、ロウデコーダ／ワード線ドライバ２ａによって、ダミーワード線ＤＷＬａ及びＤＷＬｂに中間電圧Ｖｐａｓｓと接地電圧Ｖｓｓの間の低い電圧（例えば、図１３に示すオフ電圧Ｖｏｆｆ）を印加し、ダミートランジスタＤＴｒａ及びＤＴｒｂをカットオフ状態にする。
【００６３】
こうすることで、本実施形態によれば、第１の実施形態と同様の効果を得つつ、第１の実施形態に比べ、柱状部ＣＬ１及びＣＬ２をより確実に電気的に非接続な状態にすることができる。
【００６４】
［第３の実施形態］
第３の実施形態は、第１の実施形態の応用例であり、セルアレイ１の構造の変形例である。ここでは、主に第１の実施形態と異なる点について説明する。
【００６５】
図１４は、本実施形態に係る不揮発性半導体記憶装置のセルアレイの構造を示す斜視図である。また、図１５は、同セルアレイをＺ方向から見た平面図である。
【００６６】
図１４に示すセルアレイ１のメモリストリングＭＳのピラーは、第１の実施形態と同様、ソース側選択トランジスタＳＳＴｒを介してビット線ＢＬａに接続される柱状部ＣＬ１、ドレイン側選択トランジスタＳＤＴｒを介してビット線ＢＬｂに接続される柱状部ＣＬ２、並びに、柱状部ＣＬ１及びＣＬ２をこれらの下端において接続する接続部ＪＰで構成されるＵ字状に形成されている。但し、第１の実施形態の場合、ピラーの柱状部ＣＬ１は、柱状部ＣＬ２とＸ方向の同じ位置で且つＹ方向で隣接する関係にあったが、第２の実施形態の場合、ピラーの柱状部ＣＬ１は、柱状部ＣＬ２とＸ方向の位置がずれた関係になっている。また、本実施形態の場合、柱状部ＣＬ１は、図１４に示すように、Ｚ方向から見て、複数のビット線ＢＬｂ間に配置されている。その結果、本実施形態の場合、第１の実施形態とは異なり、ビット線ＢＬａをビット線ＢＬｂと同じ配線層に形成することができる。
【００６７】
図１６は、本実施形態に係る不揮発性半導体記憶装置の他のセルアレイをＺ方向から見た平面図である。また、図１７は、同セルアレイの構造を示す斜視図である。
【００６８】
図１６に示すセルアレイ１のメモリストリングＭＳのピラーは、図１４の場合とは異なり、Ｘ方向の同じ位置に配置されたＹ方向に隣接する２つの柱状部ＣＬ１及びＣＬ２を用いて構成されている。但し、メモリストリングＭＳは、図１７に示すように、柱状部ＣＬ１とビット線ＢＬａとを接続するダイレクトコンタクトＣ１、並びに、柱状部ＣＬ２とビット線ＢＬｂとを接続するダイレクトコンタクトＣ２を有している。そして、これらダイレクトコンタクトＣ１及びＣ２は、Ｘ方向において互いに異なる位置に配置されている。そのため、図１４に示すように、接続部ＪＰを斜めに形成しなくても、ビット線ＢＬａ及びＢＬｂを同層に形成することができる。
【００６９】
以上から、本実施形態によれば、第１の実施形態と同様の効果を得つつ、第１の実施形態と比べ、配線層の削減による製造コストの削減を図ることができる。
【００７０】
［その他］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７１】
１・・・セルアレイ、２ａ・・・ロウデコーダ／ワード線ドライバ、２ｂ・・・カラムデコーダ、３・・・ページバッファ、５ａ・・・ロウアドレスレジスタ、５ｂ・・・カラムアドレスレジスタ、６・・・ロジック制御回路、７・・・シーケンス制御回路、８・・・高電圧発生回路、９・・・Ｉ／Ｏバッファ、１１・・・コントローラ、１１０・・・半導体基板、１２０・・・絶縁膜、１３０・・・バックゲート層、１３１・・・バックゲート導電層、１３２・・・バックゲート溝、１４０・・・メモリトランジスタ層、１４１ａ〜１４１ｄ・・・ワード線導電層、１４２・・・絶縁層、１４３・・・メモリホール、１４４・・・メモリゲート絶縁層、１４４ａ・・・ブロック絶縁膜、１４４ｂ・・・電荷蓄積層、１４４ｃ・・・トンネル絶縁膜、１４５・・・半導体層、１４５Ａ・・・柱状部、１４５Ｂ・・・連結部、１５０・・・選択トランジスタ層、１５１・・・ドレイン側導電層、１５２・・・ソース側導電層、１５３・・・ドレイン側ホール、１５４・・・ソース側ホール、１５５・・・ドレイン側ゲート絶縁層、１５６・・・ソース側ゲート絶縁層、１５７・・・ドレイン側柱状半導体層、１５８・・・ソース側柱状半導体層、１６０・・・配線層、１６１・・・第１配線層、１６２・・・第２配線層、１６３・・・プラグ層。
【図１】
2015060602.tif 000003
【図２】
2015060602.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2015060602.tif 000009
【図８】
2015060602.tif 000010
【図９】
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【図１０】
2015060602.tif 000012
【図１１】
2015060602.tif 000013
【図１２】
2015060602.tif 000014
【図１３】
2015060602.tif 000015
【図１４】
2015060602.tif 000016
【図１５】
2015060602.tif 000017
【図１６】
2015060602.tif 000018
【図１７】
2015060602.tif 000019
【図１８】
2015060602.tif 000020
【図１９】
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