(57)【要約】【課題】スタティック型メモリセルにおいて、第１の絶縁層内にボイドが形成される可能性を低減する半導体記憶装置およびその製造方法を提供する。【解決手段】半導体基板ＳＵＢと、第１のトランジスタＴ５と、絶縁層ＩＩ１とを備えている。絶縁層ＩＩ１は、第１のトランジスタＴ５上に形成され、かつ第１のゲート電極ＧＥ１およびソース／ドレイン領域上に位置する開口ＣＶを有している。絶縁層ＩＩ１は、主表面上に形成された第１の絶縁層ＩＩＳ１と、第１の絶縁層ＩＩＳ１上に形成され、かつ、第１の絶縁層ＩＩＳ１とは異なる材質よりなる第２の絶縁層ＩＩＳ２と、１対のソース／ドレイン領域の一方を挟んで第１のゲート電極ＧＥ１と対向する開口ＣＶの壁面に形成され、かつ第１の絶縁層ＩＩＳ１の側面を覆い、かつ第１の絶縁層ＩＩＳ１と異なる材質よりなる第３の絶縁層ＩＩＳ３とを含んでいる。【選択図】図６
2015060864.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記主表面に形成され、スタティック型メモリセルに含まれ、かつ、第１のゲート電極および１対のソース／ドレイン領域を有する第１のトランジスタと、
前記第１のトランジスタ上に形成され、かつ前記第１のゲート電極および前記ソース／ドレイン領域上に位置する開口を有する絶縁層とを備え、
前記絶縁層は、
前記主表面上に形成された第１の絶縁層と、
前記第１の絶縁層上に形成され、かつ、前記第１の絶縁層とは異なる材質よりなる第２の絶縁層と、
前記１対のソース／ドレイン領域の一方を挟んで前記第１のゲート電極と対向する前記開口の壁面に形成され、かつ前記第１の絶縁層の側面を覆い、かつ前記第１の絶縁層と異なる材質よりなる第３の絶縁層とを含む、半導体記憶装置。
【請求項２】
前記第３の絶縁層は、前記１対のソース／ドレイン領域の一方を挟んで前記第１のゲート電極と対向する前記開口の前記壁面の全面を覆う、請求項１に記載の半導体記憶装置。
【請求項３】
前記第３の絶縁層はシリコン窒化膜である、請求項１に記載の半導体記憶装置。
【請求項４】
前記絶縁層の最上部は、前記第１のゲート電極を含む前記第１のトランジスタの最上部より前記主表面に対して高く形成される、請求項１に記載の半導体記憶装置。
【請求項５】
前記主表面に形成され、前記スタティック型メモリセルに含まれ、かつ前記第１のゲート電極とは異なる第２のゲート電極を含む第２のトランジスタをさらに備え、
前記第３の絶縁層は前記第２のゲート電極の側面および上面を覆っている、請求項１に記載の半導体記憶装置。
【請求項６】
前記１対のソース／ドレイン領域の一方の上に位置する前記開口は、前記第２のゲート電極の少なくとも一部と平面視において重なるように配置される、請求項５に記載の半導体記憶装置。
【請求項７】
スタティック型メモリセルに含まれ、かつ、第１のゲート電極および１対のソース／ドレイン領域を有する第１のトランジスタを、半導体基板の主表面に形成する工程と、
前記第１のトランジスタを覆うように前記主表面上に第１の絶縁層を形成する工程と、
前記第１の絶縁層の上面を覆うように前記第１の絶縁層とは異なる材質の第２の絶縁層を形成する工程と、
前記第１および第２の絶縁層に、前記第１のゲート電極および前記ソース／ドレイン領域の上方に位置する開口部分を形成し、前記１対のソース／ドレイン領域の一方をはさんで前記第１のゲート電極と対向する前記開口部分の壁面に前記第１の絶縁層と異なる材質からなる第３の絶縁層を位置させる工程とを備える、半導体記憶装置の製造方法。
【請求項８】
前記第３の絶縁層は、前記１対のソース／ドレイン領域の一方をはさんで前記第１のゲート電極と対向する前記開口部分の壁面を覆うように形成される、請求項７に記載の半導体記憶装置の製造方法。
【請求項９】
前記第３の絶縁層はシリコン窒化膜である、請求項７に記載の半導体記憶装置の製造方法。
【請求項１０】
前記第２の絶縁層の最上部は、前記第１のゲート電極を含む前記第１のトランジスタの最上部より前記主表面に対して高く形成される、請求項７に記載の半導体記憶装置の製造方法。
【請求項１１】
前記主表面に形成され、前記スタティック型メモリセルに含まれ、かつ前記第１のゲート電極とは異なる第２のゲート電極を含む第２のトランジスタを形成する工程と、
前記第２のゲート電極の側面および上面を覆うように前記第３の絶縁層を形成する工程とをさらに備え、
前記第１の絶縁層は、前記第３の絶縁層を覆うように形成され、
前記開口部分は、前記１対のソース／ドレイン領域の一方を挟んで前記第１のゲート電極と対向する前記開口部分の壁面において前記第３の絶縁層が露出するように前記第１の絶縁層を選択的に除去することによって形成される、請求項７に記載の半導体記憶装置の製造方法。
【請求項１２】
前記１対のソース／ドレイン領域の一方の上方に位置する前記開口部分は、前記第２のゲート電極の少なくとも一部と平面視において重なるように形成される、請求項１１に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびその製造方法に関し、特に、スタティック型メモリセルを有する半導体記憶装置およびその製造方法に関するものである。
【背景技術】
【０００２】
高集積化および微細化により、半導体装置を構成する微細素子が複数、平面視において重なるよう多層化する傾向が強まっている。半導体装置の多層化に伴い、半導体基板の表面上に形成されるトランジスタの活性領域およびゲート電極と、当該トランジスタより上側の層とが、コンタクトプラグと呼ばれる導電層により電気的に接続される技術が往々にして用いられる。
【０００３】
このようなコンタクトプラグを有する半導体装置として、たとえばＳＲＡＭ（Static Random Access Memory）が挙げられる。ＳＲＡＭをさらに集積化する目的で、ＳＲＡＭとＤＲＡＭ（Dynamic Random Access Memory）との構成および機能を併せ持つ、いわゆるＡｄｖａｎｃｅｄ  ＳＲＡＭが、たとえば特開２００４−７９６９６号公報（特許文献１）に開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−７９６９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＳＲＡＭにおいては、半導体基板の表面上に、ゲート電極を有する複数のトランジスタが形成され、それぞれのトランジスタに電気信号を入出力するためのプラグ層が形成される。プラグ層を形成する際には、トランジスタ上を覆うように形成された絶縁層に、ソース／ドレイン領域に達する開口が形成され、当該開口が導電層により充填される。
【０００６】
当該絶縁層は、トランジスタを覆うように形成される第１の絶縁層と、第１の絶縁層を覆い、第１の絶縁層と異なる材質からなる第２の絶縁層とを有する。
【０００７】
高集積化および微細化により、通常の写真製版技術を用いて互いに隣り合う複数のトランジスタのそれぞれから電気信号を取り出すための開口およびプラグ層を個別に形成することが困難となる。このため、複数のトランジスタのゲート電極およびソース／ドレイン領域を平面視で跨ぐように第１および第２の絶縁層に単一の開口が形成される。この開口を充填するように単一の導電層が形成された後にエッチバックされることにより、この単一の導電層がゲート電極のパターンにより複数の導電層に分離される。これにより、複数のソース／ドレイン領域のそれぞれに電気的に接続されるプラグ層が形成される。
【０００８】
ところで開口を形成した後、導電層を充填するまでの間に、複数回の洗浄処理がなされる。この洗浄処理は主に液相を用いてなされるが、この処理液により第１および第２の絶縁層の一部がエッチングされる。通常、第１の絶縁層の方がその上の第２の絶縁層よりもエッチングレートが速い。このため、第１の絶縁層が第２の絶縁層よりエッチング量が多くなって後退する結果、第２の絶縁層が第１の絶縁層に対して庇のように突起した形状（突起部）を形成することがある。このような突起部が形成された状態で当該開口を充填する導電層が形成されれば、当該導電層の内部にボイドが形成される可能性がある。導電層にボイドが形成された状態で導電層の表面が研磨されると、ボイドにより研磨後の導電層の表面に凹部が生じる。この凹部により、プラグ層とその上のコンタクトパターンとの電気的な接続などの形成状態に影響を及ぼす可能性がある。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
一実施の形態の半導体記憶装置は以下の構成を備えている。
上記半導体記憶装置は、半導体基板と、第１のトランジスタと、絶縁層とを備えている。第１のトランジスタは、半導体基板の主表面に形成され、スタティック型メモリセルに含まれ、かつ、第１のゲート電極および１対のソース／ドレイン領域を有している。絶縁層は、第１のトランジスタ上に形成され、かつ第１のゲート電極およびソース／ドレイン領域上に位置する開口を有している。絶縁層は、主表面上に形成された第１の絶縁層と、第１の絶縁層上に形成され、かつ、第１の絶縁層とは異なる材質よりなる第２の絶縁層と、１対のソース／ドレイン領域の一方を挟んで第１のゲート電極と対向する開口の壁面に形成され、かつ第１の絶縁層の側面を覆い、かつ第１の絶縁層と異なる材質よりなる第３の絶縁層とを含んでいる。
【００１１】
他の実施の形態の半導体記憶装置の製造方法は以下の工程を備えている。
まずスタティック型メモリセルに含まれ、かつ、第１のゲート電極および１対のソース／ドレイン領域を有する第１のトランジスタが、半導体基板の主表面に形成される。第１のトランジスタを覆うように主表面上に第１の絶縁層が形成される。第１の絶縁層の上面を覆うように第１の絶縁層とは異なる材質の第２の絶縁層が形成される。第１および第２の絶縁層に、第１のゲート電極およびソース／ドレイン領域の上方に位置する開口部分が形成される。１対のソース／ドレイン領域の一方をはさんで第１のゲート電極と対向する開口部分の壁面に第１の絶縁層と異なる材質からなる第３の絶縁層が位置される。
【発明の効果】
【００１２】
一実施の形態においては、開口において第１の絶縁層の側面が第３の絶縁層により保護されるため、第２の絶縁層が第１の絶縁層に対して突起した形状を有さず、開口内に導電層を充填した際に導電層内にボイドが形成される可能性が低減される。これにより当該導電層を研磨した際に露出する表面に凹部が形成されなくなるため、たとえば主表面上の当該導電層とその上のコンタクトパターンとの電気的な接続状態を良好にすることができる。
【００１３】
他の実施の形態においては、第１の絶縁層が第３の絶縁層により保護されるため、開口部分が形成された後に洗浄処理がなされた際に、第２の絶縁層が第１の絶縁層に対して突起した形状を形成する可能性が低減される。このため、開口部分内に導電層を充填した場合に当該導電層内にボイドが形成される可能性が低減される。これにより当該導電層を研磨した際に露出する表面に凹部が形成されなくなるため、たとえば主表面上の当該導電層とその上のコンタクトパターンとの電気的な接続状態を良好にすることができる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１に係る半導体記憶装置の概略平面図である。
【図２】実施の形態１に係る半導体記憶装置を構成するメモリセルの等価回路図である。
【図３】図２の等価回路を具体的に説明するための概略断面図である。
【図４】実施の形態１に係る図３のメモリセル領域の一部の領域における、活性領域、プラグ層、ゲートコンタクトおよびゲート電極の配置を示す概略平面図である。
【図５】実施の形態１に係る図４と同一の領域における、図４に示す各構成要素と、その上層のビット線、ワード線およびコンタクトとを重ね合わせた概略平面図である。
【図６】実施の形態１の第１例における活性領域および分離領域におけるゲート電極および層間絶縁膜の態様を示す概略断面図である。
【図７】図６中の丸点線で囲んだ領域ＶＩＩの開口の態様を３次元的にみるための概略斜視図である。
【図８】実施の形態１の第２例における活性領域および分離領域におけるゲート電極および層間絶縁膜の態様を示す概略断面図である。
【図９】図８中の丸点線で囲んだ領域ＩＸの開口の態様を３次元的にみるための概略斜視図である。
【図１０】実施の形態１における半導体記憶装置の製造方法の第１工程を示す概略断面図である。
【図１１】実施の形態１における半導体記憶装置の製造方法の第２工程を示す概略断面図である。
【図１２】実施の形態１における半導体記憶装置の製造方法の第３工程を示す概略断面図である。
【図１３】実施の形態１における半導体記憶装置の製造方法の第４工程を示す概略断面図である。
【図１４】実施の形態１における半導体記憶装置の製造方法の第５工程を示す概略断面図（Ａ）と、図１４（Ａ）のＸＩＶＢ−ＸＩＶＢ線に沿う部分の概略断面図（Ｂ）とである。
【図１５】実施の形態１における半導体記憶装置の製造方法の第６工程を示す概略断面図（Ａ）と、図１５（Ａ）のＸＶＢ−ＸＶＢ線に沿う部分の概略断面図（Ｂ）とである。
【図１６】実施の形態１における半導体記憶装置の製造方法の第８工程を示す概略断面図である。
【図１７】実施の形態１における半導体記憶装置の製造方法の第９工程を示す概略断面図である。
【図１８】第１の比較例における半導体記憶装置の製造方法の、実施の形態１の図１４に示す工程に続く第６工程を示す概略断面図である。
【図１９】第１の比較例における半導体記憶装置の製造方法の、図１８に示す工程に続く第７工程を示す概略断面図である。
【図２０】第２の比較例に係る図３のメモリセル領域の一部の領域における、活性領域、プラグ層、ゲートコンタクトおよびゲート電極の配置を示す概略平面図である。
【図２１】第２の比較例に係る図４と同一の領域における、図４に示す各構成要素と、その上層のビット線、ワード線およびコンタクトとを重ね合わせた概略平面図である。
【図２２】第２の比較例における半導体記憶装置の製造方法の、図１４に示す工程に対応する工程を示す概略断面図である。
【図２３】第２の比較例における半導体記憶装置の製造方法の、図１７に示す工程に対応する工程を示す概略断面図である。
【図２４】図４の中央部に配置される活性領域の１つを拡大し、各プラグ層を強調して示す概略平面図である。
【図２５】図２４のＸＸＶ−ＸＸＶ線に沿う部分の概略断面図である。
【図２６】実施の形態２に係る図３のメモリセル領域の一部の領域における、活性領域、プラグ層、ゲートコンタクトおよびゲート電極の配置を示す概略平面図である。
【図２７】実施の形態２に係る図２６と同一の領域における、図２６に示す各構成要素と、その上層のビット線、ワード線およびコンタクトとを重ね合わせた概略平面図である。
【図２８】実施の形態２における、図７と同一の領域に形成される開口の態様を３次元的にみるための概略斜視図である。
【図２９】図２８と同一の領域の概略平面図である。
【図３０】実施の形態２における半導体記憶装置の製造方法の、実施の形態１の図１１に相当する第２工程を示す概略断面図である。
【図３１】実施の形態２における半導体記憶装置の製造方法の、図３０に示す工程に続く工程を示す概略断面図である。
【図３２】実施の形態２における半導体記憶装置の製造方法の、実施の形態１の図１２に相当する第３工程を示す概略断面図である。
【図３３】実施の形態２における半導体記憶装置の製造方法の、実施の形態１の図１３に相当する第４工程を示す概略断面図である。
【図３４】実施の形態２における半導体記憶装置の製造方法の、実施の形態１の図１４に相当する第５工程を示す概略断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１を参照して、一実施の形態の半導体装置ＤＶ（半導体記憶装置）は、たとえばシリコン単結晶からなる半導体ウェハなどの半導体基板ＳＵＢの主表面上に複数種類の回路が形成された半導体チップである。一例として、半導体装置ＤＶを構成する回路として、メモリセルアレイ（メモリ領域）と周辺回路領域と、パッド領域ＰＤとを有している。
【００１６】
メモリセルアレイはＳＲＡＭを含む、半導体装置ＤＶの主要なメモリ領域である。平面視におけるメモリセルアレイの外部には周辺回路領域およびパッド領域ＰＤが形成されている。パッド領域ＰＤはたとえばメモリセルアレイの外部に、互いに間隔をあけて複数形成されている。
【００１７】
次に、本実施の形態としての半導体装置の構成について図２のメモリセルを挙げて説明する。
【００１８】
図２を参照して、本実施の形態における半導体装置は、ビット線対ＢＬおよびＺＢＬと、ワード線ＷＬと、フリップフロップ回路と、１対のアクセストランジスタＴ５，Ｔ６とを有するＳＲＡＭ（スタティック型メモリセル）をメモリ領域に有する。
【００１９】
フリップフロップ回路は、ドライバトランジスタＴ１，Ｔ２と、負荷トランジスタＴ３，Ｔ４とを有している。ドライバトランジスタＴ１および負荷トランジスタＴ３は一方のＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータを形成し、ドライバトランジスタＴ２および負荷トランジスタＴ４は他方のＣＭＯＳインバータを形成している。フリップフロップ回路は、これらの２つのＣＭＯＳインバータからなる。ＳＲＡＭはフリップフロップ回路を有することにより、情報として蓄えられた電荷を所定の周期で元に戻すいわゆるリフレッシュと呼ばれる処理を不要とする半導体記憶装置である。本実施の形態におけるＳＲＡＭはさらに、ＤＲＡＭ（Dynamic Random Access Memory）としてのキャパシタＣ１，Ｃ２を有している。
【００２０】
フリップフロップ回路を構成するドライバトランジスタＴ１，Ｔ２は、たとえばｎチャネル型のＭＯＳトランジスタである。負荷トランジスタＴ３，Ｔ４は、たとえばｐチャネル型のＴＦＴ（Thin Film Transistor）である。またアクセストランジスタＴ５，Ｔ６は、たとえばｎチャネル型のＭＯＳトランジスタである。このように本実施の形態のＳＲＡＭは、負荷トランジスタがＴＦＴであり、かつＤＲＡＭとしてのキャパシタが付加された、いわゆるＡｄｖａｎｃｅｄ  ＳＲＡＭである。
【００２１】
フリップフロップ回路においては、ドライバトランジスタＴ１および負荷トランジスタＴ３のゲート電極とキャパシタＣ１の一方電極とが互いに電気的に接続され、これらはアクセストランジスタＴ６のソース電極Ｓと電気的に接続される。アクセストランジスタＴ６のソース電極ＳはドライバトランジスタＴ２および負荷トランジスタＴ４のドレイン電極Ｄと電気的に接続されており、これらが接続された領域は第１の記憶ノード部として機能する。
【００２２】
ドライバトランジスタＴ２および負荷トランジスタＴ４のゲート電極とキャパシタＣ２の一方電極とが互いに電気的に接続され、これらはアクセストランジスタＴ５のソース電極Ｓと電気的に接続される。アクセストランジスタＴ５のソース電極ＳはドライバトランジスタＴ１および負荷トランジスタＴ３のドレイン電極Ｄと電気的に接続されており、これらが接続された領域は第２の記憶ノード部として機能する。
【００２３】
ドライバトランジスタＴ１，Ｔ２のソース電極ＳはＧＮＤ電位に電気的に接続されており、負荷トランジスタＴ３，Ｔ４のソース電極Ｓは、電圧Ｖｃｃを印加するＶｃｃ配線（電源供給配線）に電気的に接続されている。さらにキャパシタＣ１，Ｃ２の各々の他方電極は、上記電圧Ｖｃｃの１／２である電圧Ｖｃｃ／２を印加するＶｃｃ／２配線に電気的に接続されている。１対のビット線対ＢＬおよびＺＢＬのそれぞれは、１対のアクセストランジスタＴ５およびＴ６のドレイン電極Ｄと接続される。
【００２４】
次に、図２に示す半導体装置のより具体的な構成について、図３の概略断面図を用いて説明する。ただし図３の断面図は、特定の領域における断面の態様を示す図ではなく、図２に示すトランジスタやキャパシタなどの各要素が半導体装置内で呈する形を説明するために寄せ集めたものである。
【００２５】
図３を参照して、一実施の形態の半導体装置は、たとえばシリコンからなる半導体基板ＳＵＢの一方の主表面に形成されている。
【００２６】
半導体基板ＳＵＢの主表面にはメモリ領域と周辺回路領域とが形成されている。メモリ領域は上記の図１のＳＲＡＭ（特にＡｄｖａｎｃｅｄ  ＳＲＡＭ）が形成される領域であり、周辺回路領域とは図１のＳＲＡＭが形成される領域の周辺の、たとえば信号入出力回路が形成される領域である。
【００２７】
メモリ領域は分離領域と活性領域とを有している。メモリ領域の半導体基板ＳＵＢの表面の一部には、分離領域としてのＳＴＩ（Shallow Trench Isolation）が形成されている。このＳＴＩは、半導体基板ＳＵＢの表面に形成された溝内に絶縁層ＳＩを埋め込むことにより形成されている。
【００２８】
メモリ領域における分離領域以外のＳＴＩが形成されていない領域はいわゆる活性領域である。活性領域は半導体基板ＳＵＢの表面において分離領域に取り囲まれるように形成されている。メモリ領域における１つの活性領域と、当該１つの活性領域と互いに隣り合う他の活性領域とは、当該１つの活性領域と他の活性領域との間に挟まれる分離領域により、互いに電気的に分離されている。
【００２９】
メモリ領域内において半導体基板ＳＵＢ内には、たとえばｐ型の導電性不純物が注入されたｐ型ウェル領域ＰＷＬが形成されている。
【００３０】
それぞれの活性領域における半導体基板ＳＵＢの表面には複数の（ｎ型）ＭＯＳトランジスタが形成されており、当該トランジスタは、１対のソース／ドレイン領域Ｓ／Ｄを有している。たとえば図３のメモリ領域の左側および右側の領域Ｓ／Ｄは、アクセストランジスタのソース領域Ｓ（図２のソース電極Ｓに対応）とドライバトランジスタのドレイン領域Ｄ（図２のドレイン電極Ｄに対応）とが平面的に重なりあった領域であり、アクセストランジスタとドライバトランジスタとが当該領域Ｓ／Ｄを共有している。そしてこれらの領域Ｓ／Ｄが図３における活性領域に形成されている。また図３の中央の活性領域に形成される領域Ｄは、アクセストランジスタＴ５（Ｔ６）のドレイン領域Ｄであり、ビット線ＢＬ（またはＺＢＬ）と接続されている。
【００３１】
上記のＭＯＳトランジスタなどが形成された半導体基板ＳＵＢの主表面を覆うように、たとえばシリコン酸化膜からなる層間絶縁膜ＩＩ１（絶縁層）が形成されている。ソース領域Ｓおよび／またはドレイン領域Ｄとそれらの領域より上側の層とを電気的に接続するプラグ層ＢＳが複数、互いに間隔をあけて形成されている。プラグ層ＢＳは、層間絶縁膜ＩＩ１の一部の領域に形成された開口部分内を埋める、たとえば導電性不純物が添加された多結晶シリコンにより形成されている。プラグ層ＢＳは、たとえば半導体基板ＳＵＢの主表面の１対のソース／ドレイン領域Ｓ／Ｄに達するように、層間絶縁膜ＩＩ１の比較的下側の領域を主表面に直交する方向（図３の上下方向）に延在するように形成されている。
【００３２】
層間絶縁膜ＩＩ１の上に、たとえばシリコン酸化膜からなる層間絶縁膜ＩＩ２が形成されている。この層間絶縁膜ＩＩ２の上面に接するように、たとえばシリコン酸化膜からなる層間絶縁膜ＩＩ３が形成されている。さらにその上にはたとえばシリコン酸化膜からなる層間絶縁膜ＩＩ４，ＩＩ５，ＩＩ６が順次形成されている。また層間絶縁膜ＩＩ６の上面に接するようにたとえばシリコン窒化膜からなる層間絶縁膜Ｉ１が形成されている。さらに層間絶縁膜Ｉ１の上面に接するように、たとえばシリコン酸化膜からなる層間絶縁膜ＩＩ７，ＩＩ８，ＩＩ９，ＩＩ１０が順次形成されている。
【００３３】
層間絶縁膜ＩＩ２の上には（上面に接するように）、互いに間隔をあけて複数（たとえば５つ）の配線ＣＯＬが形成されている。配線ＣＯＬは図３の紙面奥行き方向に延在している。配線ＣＯＬの上面および側面を覆うように被覆絶縁膜ＣＬが形成されており、配線ＣＯＬと被覆絶縁膜ＣＬ（側壁絶縁膜ＳＷを含む）とを含む配線構造ＬＥが形成されている。
【００３４】
複数の配線ＣＯＬの中には、ビット線対ＢＬ，ＺＢＬとして機能するものと、グランド線ＧＮＤとして機能するものとが混在している。ビット線対ＢＬ，ＺＢＬとして機能する配線ＣＯＬは、たとえば図３のメモリ領域の中央にあるアクセストランジスタＴ５，Ｔ６の各ドレイン領域Ｄと電気的に接続されている。また、グランド線ＧＮＤとして機能する配線ＣＯＬは、たとえばドライバトランジスタＴ１，Ｔ２の各ソース領域Ｓと電気的に接続されている。
【００３５】
層間絶縁膜ＩＩ２および配線構造ＬＥを覆うように層間絶縁膜ＩＩ３が形成されており、層間絶縁膜ＩＩ３上には、下層配線２Ｇが形成されている。下層配線２Ｇは図２における第１及び第２の記憶ノード部に相当する。
【００３６】
またメモリ領域には、プラグ層ＢＳと配線ＣＯＬとの間を接続するビット線コンタクト１Ｂと、プラグ層ＢＳと下層配線２Ｇとの間を接続するストレージノードコンタクトＳＣとが形成されている。ここではこれらをまとめてコンタクトパターンＣＴとしている。
【００３７】
コンタクトパターンＣＴは、プラグ層ＢＳと同様に、層間絶縁膜ＩＩ１の一部の領域に形成された開口部分内を埋める、たとえば導電性不純物が添加された多結晶シリコンまたはタングステンなどにより形成される。コンタクトパターンＣＴは、たとえばプラグ層ＢＳに達するように、層間絶縁膜ＩＩ１の比較的上側の領域を主表面に直交する方向に延在するように形成されている。
【００３８】
より詳細には、ビット線コンタクト１Ｂはビット線ＢＬから、層間絶縁膜ＩＩ２，ＩＩ１を貫通して真下のプラグ層ＢＳに達するように、主表面に直交する方向に延在している。ストレージノードコンタクトＳＣは下層配線２Ｇから、層間絶縁膜ＩＩ３，ＩＩ２を貫通しかつ層間絶縁膜ＩＩ１の一部を貫通して真下のプラグ層ＢＳに達するように、主表面に直交する方向に延在している。ストレージノードコンタクトＳＣは図３において隣り合う１対の配線構造ＬＥの間の領域を貫通している。
【００３９】
下層配線２Ｇは、たとえばストレージノードコンタクトＳＣにより、より上層に形成されるキャパシタとより下層に形成されたトランジスタとを電気的に接続するために配置される配線である。下層配線２Ｇは、概ねキャパシタと平面視において重なる領域に形成されることが好ましい。下層配線２Ｇは、たとえば不純物イオンを有する多結晶シリコン膜から構成されることが好ましい。また下層に形成されるトランジスタがたとえばｎチャネル型トランジスタである場合には、下層配線２Ｇは当該トランジスタＴＧとの電気的な接続を容易にするため、たとえばｎ型の不純物イオンを含む多結晶シリコンから構成されていてもよい。
【００４０】
層間絶縁膜ＩＩ４上には、多結晶シリコン層ＴＰが形成されている。多結晶シリコン層ＴＰは不純物イオンが導入された多結晶シリコンよりなる半導体層であり、ＳＲＡＭの負荷トランジスタＴ３，Ｔ４（図２参照）としてのＴＦＴのチャネル領域と、そのチャネル領域を挟む１対のソース／ドレイン領域とを有している。また多結晶シリコン層ＴＰには、ＴＦＴに電源を供給するための電源供給配線の一部が含まれる。多結晶シリコン層ＴＰは、概ねキャパシタと平面視において重なる領域に形成されることが好ましい。
【００４１】
層間絶縁膜ＩＩ５上には、ＴＦＴのゲート電極層ＴＤが形成されている。ゲート電極層ＴＤは不純物イオンを有する多結晶シリコンを含む半導体層であることが好ましい。
【００４２】
ゲート電極層ＴＤと下層配線２Ｇとの電気的な接続は、データノードコンタクトＤＢと呼ばれる導電層によりなされることが好ましい。このデータノードコンタクトＤＢはゲート電極層ＴＤから下層配線２Ｇに向けて延在する途中で、多結晶シリコン層ＴＰの端部と接し、多結晶シリコン層ＴＰと電気的に接続されるものである。データノードコンタクトＤＢは、ＳＲＡＭのフリップフロップ回路（クロスカップル）を形成するための導電層であり、たとえばゲート電極層ＴＤと同様に不純物イオンを有する多結晶シリコンを含む半導体層により形成される。データノードコンタクトＤＢは、ゲート電極層ＴＤから下層配線２Ｇまで、層間絶縁膜を貫通するように、半導体基板ＳＵＢの表面に略垂直な方向に延在するように形成されることが好ましい。
【００４３】
データノードコンタクトＤＢは、ゲート電極層ＴＤより上方の層、たとえばゲート電極層ＴＤとキャパシタとを電気的に接続するように形成されてもよく、下層配線２Ｇより下方の層、たとえば下層配線２Ｇとプラグ層ＢＳとを電気的に接続するように形成されてもよい。この場合データノードコンタクトＤＢは、たとえばキャパシタからゲート電極層ＴＤ、多結晶シリコン層ＴＰおよび下層配線２Ｇを貫通し、プラグ層ＢＳに達するように形成されてもよい。
【００４４】
層間絶縁膜ＩＩ６上には、キャパシタが形成される。キャパシタは、データノードコンタクトＤＢの上面に接することにより、データノードコンタクトＤＢと電気的に接続されている。キャパシタは、下部電極ＮＤと、誘電体層ＤＥと、上部電極ＣＰとを有している。下部電極ＮＤは、データノードコンタクトＤＢに接続されている。上部電極ＣＰは、誘電体層ＤＥを介在して下部電極ＮＤと対向している。
【００４５】
キャパシタより上方の、たとえば層間絶縁膜ＩＩ８上および層間絶縁膜ＩＩ９上には、メタル配線ＭＴＬが形成されている。メタル配線ＭＴＬはたとえばアルミニウム、アルミニウム銅の合金、銅、タングステンなどからなり、その上面および下面が、たとえばタンタル、チタン、窒化チタンなどからなるバリアメタルＢＲＬにて覆われることが好ましい。また上記のメタル配線ＭＴＬ同士の接続や、メタル配線ＭＴＬとビット線ＢＬとの接続は、たとえば銅やタングステンなどからなるメタルコンタクト導電層ＭＣＴによりなされることが好ましい。
【００４６】
一方、周辺回路領域にはたとえばｎ型の導電性不純物が注入されたｎ型ウェル領域ＮＷＬが形成されているが、これはｐ型ウェル領域ＰＷＬであってもよい。周辺回路領域にもメモリ領域と同様に分離領域と活性領域とが形成されている。分離領域はメモリ領域と同様ＳＴＩにより形成されている。また活性領域における半導体基板ＳＵＢの表面には複数の（ｐ型）ＭＯＳトランジスタＴＧが形成されている。トランジスタＴＧは、１対のソース／ドレイン領域Ｓ／Ｄと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥと、絶縁層ＩＬとを有している。１対のソース／ドレイン領域Ｓ／Ｄの各々は半導体基板ＳＵＢの表面に互いに距離を隔てて形成されている。ゲート絶縁膜ＧＩは１対のソース／ドレイン領域Ｓ／Ｄに挟まれる半導体基板ＳＵＢの表面上に形成されている。ゲート電極ＧＥおよび絶縁層ＩＬはゲート絶縁膜ＧＩ上に形成されており、ゲート電極ＧＥと絶縁層ＩＬとがこの順に積層された積層構造を有している。
【００４７】
ゲート電極ＧＥはたとえば多結晶シリコン層ＰＳとタングステンシリサイド層ＷＳとがこの順に積層されたいわゆるポリサイド構造となっており、後述するメモリ領域のゲート電極ＧＥ１およびゲート電極ＧＥ２と同一層であり同一の構成を有している。絶縁層ＩＬはたとえばシリコン窒化膜からなり、当該絶縁層ＩＬをマスクとしてゲート電極ＧＥがエッチングされる。このゲート電極ＧＥ、絶縁層ＩＬの側壁には側壁絶縁膜ＳＷが形成されている。側壁絶縁膜ＳＷはたとえばシリコン窒化膜からなることが好ましいが、シリコン酸化膜とシリコン窒化膜との組合せでもよい。なお、絶縁膜ＩＬおよび側壁絶縁膜ＳＷはメモリセル部の特にプラグ層ＢＳを形成するための開口が形成される領域では自己整合技術を行なう際のエッチングのストッパ膜となる。
【００４８】
なお図３においてはゲート電極ＧＥ上に絶縁層ＩＬが形成されるが、図３の断面図に示されない紙面奥行き方向に延びる領域において、ゲート電極ＧＥは他の配線と電気的に接続されている。また詳細な説明を省略するが、周辺回路領域のそれぞれのトランジスタＴＧは、コンタクト導電層ＣＴＣ、ビット線ＢＬと同一の層としての導電層、およびメタルコンタクト導電層ＭＣＴ、などを介してメタル配線ＭＴＬと電気的に接続されている。
【００４９】
次に図４〜図５を参照しながら、図３に示す半導体装置の、特にメモリ領域の平面態様について、より詳細に説明する。
【００５０】
図４を参照して、これは図３の半導体装置のメモリ領域内の一部の領域を平面視した場合のプラグ層、ゲートコンタクト、ゲート電極およびそれより下層（半導体基板ＳＵＢ側）における各構成要素の配置のみが示される。図５を参照して、これは図４と同一の領域を平面視した場合の図４に示す各構成要素とそれより上層（半導体基板ＳＵＢと反対側）における各構成要素との配置が示される。ただし図５においても、図３のビット線ＢＬより上層の構造は図示が省略されている。
【００５１】
主に図４を参照して、メモリ領域における活性領域ＡＣＲは、メモリ領域の半導体基板ＳＵＢの主表面に複数、互いに間隔をあけて形成されている。この活性領域ＡＣＲの平面形状は任意であるが、ドライバトランジスタなどの素子の配置および、当該素子と電気的に接続するための接続層としてのプラグ層ＢＳの配置を考慮して活性領域ＡＣＲの平面形状が決定されることが好ましい。たとえば図４においては、複数の活性領域ＡＣＲは基本的に図の上下方向に長く延び、図の左右方向に一定の幅を有する矩形に近い形状であるが、図の上下方向に関する中央部において、図の上下方向に関する端部よりも図の左右方向の幅がやや広くなった部分を有している。図の左右方向に関して互いに隣り合う１対の活性領域ＡＣＲの間で幅が広くなった部分が互いに反対方向（右側または左側）を向いている。また幅が広くなった部分はおよそ図の左右方向に関して隣り合う活性領域ＡＣＲが分断された領域（すなわち絶縁層ＳＩが形成された分離領域）と対向する。
【００５２】
複数のゲート電極ＧＥ１は、図２のアクセストランジスタＴ５，Ｔ６のゲート電極であり、これらはメモリ領域内における半導体基板ＳＵＢの主表面に、図４の左右方向に関して基本的に途切れることなく一直線状に延在している。図４においては２本のゲート電極ＧＥ１が平面視においてその延在する方向に交差する方向（図の上下方向）に関して一定の間隔をあけて配置されている。
【００５３】
複数のゲート電極ＧＥ２は、図２のドライバトランジスタＴ１，Ｔ２のゲート電極であり、これらはメモリ領域内における半導体基板ＳＵＢの主表面に、ゲート電極ＧＥ１とほぼ平行となるように、図の左右方向に延在している。これらのゲート電極ＧＥ２は、図の左右方向に関して一定の長さを有するように分断されており、またその延在する方向に交差する図の上下方向に関して一定の間隔をあけて配置されている。図の上下方向に関して互いに隣り合う１対のゲート電極ＧＥ２の間隔と、１つのゲート電極ＧＥ２と図の上下方向に関してゲート電極ＧＥ２に隣り合う１つのゲート電極ＧＥ１との間隔はほぼ等しくなっている。
【００５４】
なおこれらのドライバトランジスタＴ１，Ｔ２およびアクセストランジスタＴ５，Ｔ６は、図３中に明示されないが図３の活性領域に形成されたソース／ドレイン領域Ｓ／Ｄを含むＭＯＳトランジスタに対応する。
【００５５】
プラグ層ＢＳは活性領域ＡＣＲ内において、各アクセストランジスタのゲート電極ＧＥ１および各ドライバトランジスタのゲート電極ＧＥ２を除く領域に形成されている。つまり活性領域ＡＣＲ内において、ゲート電極ＧＥ１，ＧＥ２に挟まれた領域などを埋めるように、プラグ層ＢＳが形成されている。
【００５６】
言い換えれば、プラグ層ＢＳはドライバトランジスタおよびアクセストランジスタの各々のソース／ドレイン領域に接続するように形成されている。このためプラグ層ＢＳは、平面視においてソース／ドレイン領域と重複している。
【００５７】
一方、活性領域ＡＣＲでない、半導体基板ＳＵＢの主表面上に絶縁層ＳＩが形成された分離領域には、ドライバトランジスタのゲート電極ＧＥ２と平面的に重なるように、ゲートコンタクトＣＧが形成されている。
【００５８】
図４に示されないが、ドライバトランジスタおよびアクセストランジスタの周囲には、半導体基板ＳＵＢの主表面に形成されるゲート電極ＧＥ１，ＧＥ２と同一の層として、半導体基板ＳＵＢの主表面を覆うように層間絶縁膜ＩＩ１が形成されている。この層間絶縁膜ＩＩ１は、半導体基板ＳＵＢの主表面上の一部において、プラグ層ＢＳを形成するために層間絶縁膜ＩＩ１が除去された開口ＣＶが形成されており、この開口ＣＶが導電層で埋められることにより、当該導電層がプラグ層ＢＳとなる。
【００５９】
この開口ＣＶは１つのプラグ層ＢＳを形成するために１つ形成されるわけではなく、複数のプラグ層ＢＳを形成するためにそれらをまとめた１つの大きな開口ＣＶが形成され、この開口ＣＶはたとえば平面視において活性領域ＡＣＲとほぼ重なるように形成される。より詳しくは、開口ＣＶは平面視において活性領域ＡＣＲの外縁部よりやや外側を外縁部とし、当該外縁部に囲まれた領域に形成される。開口ＣＶは活性領域ＡＣＲのトランジスタ（第１のトランジスタ）上に形成され、この第１のトランジスタのゲート電極（第１のゲート電極）およびソース／ドレイン領域に達するように形成される。
【００６０】
図５を参照して、平面視において図の左右方向に延びる複数のワード線ＷＬが、半導体基板ＳＵＢの主表面上に、互いに間隔をあけて並ぶように延在している。ワード線ＷＬは、アクセストランジスタＴ５，Ｔ６のゲート電極ＧＥ１に相当する（言い換えれば、ワード線ＷＬはゲート電極ＧＥ１と同一である）。
【００６１】
ワード線ＷＬはたとえば、アクセストランジスタＴ５，Ｔ６を形成するゲート電極ＧＥ１で構成されている。また平面視においてワード線ＷＬ（ゲート電極ＧＥ１）と交差（たとえば直交）するように、すなわち図の上下方向に延びる複数の配線ＢＬ，ＺＢＬ，ＧＮＤが、半導体基板ＳＵＢの主表面上に、互いに間隔をあけて並ぶように延在（並走）している。
【００６２】
図５においては１対のビット線ＢＬ，ＺＢＬが互いに間隔をあけて並走し、これらのビット線ＢＬ，ＺＢＬのそれぞれからこの間隔とほぼ同じ間隔だけ、隣り合うビット線ＢＬ，ＺＢＬが配置される方向と反対方向に離れた場所に、グランド線ＧＮＤが、これと隣り合うビット線ＢＬ，ＺＢＬとほぼ同じ方向に延びるように（たとえば平行となるように）並走している。言い換えれば図５の左右方向に関して、ビット線ＺＢＬ、ビット線ＢＬ、グランド線ＧＮＤの順に、この周期が繰り返されるように複数のビット線ＢＬ（ＺＢＬ）とグランド線ＧＮＤとが、互いにほぼ平行となるように並走している。
【００６３】
基本的に図５においては、その上下方向の中央部を図の左右方向に延びる図示されない直線に関して、その上側の領域と下側の領域とが線対称となっている。また図５中の上下方向に関しては互いに隣り合う１対のワード線ＷＬ間の距離を、図５中の左右方向に関しては互いに隣り合うビット線ＢＬ（ＺＢＬ）およびグランド線ＧＮＤ間の距離の３倍を１つの単位として形成される矩形に囲まれた領域をユニットセルとして、基本的にそのユニットセルにおける各構成要素のパターンが平面的に繰り返されている。
【００６４】
以降、図５および、図５中に示すＶＩ−ＶＩ線に沿う領域の概略断面図である図６を参照して、図５のＶＩ−ＶＩ線部には、ドライバトランジスタＴ１（図２参照）と、ドライバトランジスタＴ１（図２参照）と、アクセストランジスタＴ５（図２参照）とが、図６の左側からこの順に並んでいる。図６の右側の絶縁層ＳＩが形成された領域は分離領域ＳＩに属するが、図６の分離領域ＳＩ以外の領域は活性領域ＡＣＲに属している。また図６は図３のＶＩ−ＶＩ線に沿う部分の概略断面図でもある。
【００６５】
図６に示すように、ドライバトランジスタは１対のソース／ドレイン領域Ｓ／Ｄと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥ２と、絶縁層ＩＬとを有している。ゲート電極ＧＥ２は多結晶シリコン層ＰＳとタングステンシリサイド層ＷＳとがこの順に積層された構成を有している。またアクセストランジスタも同様に１対のソース／ドレイン領域Ｓ／Ｄと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥ１と、絶縁層ＩＬとを有している。
【００６６】
ドライバトランジスタおよびアクセストランジスタはともに、ゲート電極ＧＥ１，ＧＥ２の側部に、側壁酸化膜ＳＯＸと、側壁絶縁膜ＳＷと、ライナー膜ＬＦと、第３絶縁層ＩＩＳ３とがこの順に内側から外側に向けて積層された構成を有している。側壁酸化膜ＳＯＸはシリコン酸化膜により形成され、側壁絶縁膜ＳＷおよびライナー膜ＬＦはシリコン窒化膜などにより形成されることが好ましい。第３絶縁層ＩＩＳ３については後述する。
【００６７】
活性領域ＡＣＲの半導体基板ＳＵＢ（ｐ型ウェル領域ＰＷＬ）にはドライバトランジスタおよびアクセストランジスタの１対のソース／ドレイン領域Ｓ／Ｄが形成されている。  
【００６８】
まず、図６の左側のドライバトランジスタＴ１（左側半分は図示省略されている）のソース領域Ｓと、右側のドライバトランジスタＴ１のソース領域Ｓとは共通の不純物領域により構成されており、この領域はたとえば図２のドライバトランジスタＴ１のソース領域ＳがＧＮＤ電位に接続される領域に相当する。このためこのソース領域Ｓはプラグ層ＢＳを介在して図５のグランドコンタクト１Ｇに接続されている。グランドコンタクト１Ｇはその上層においてグランド線ＧＮＤと接続されている。したがって図２に示すようにグランドコンタクト１ＧはＧＮＤ電位に接続されている。
【００６９】
次に、図６の右側のドライバトランジスタＴ１のドレイン領域Ｄとそれに隣り合うアクセストランジスタＴ５のソース領域Ｓとは共通の不純物領域により構成されており、この領域はたとえば図２のドライバトランジスタＴ１のドレイン領域ＤとアクセストランジスタＴ５のソース領域Ｓとの交点に相当し、第２の記憶ノード部として機能する。
【００７０】
図４を参照して、ドライバトランジスタＴ２のゲート電極ＧＥ２は、分離領域ＳＩ上にてゲートコンタクトＣＧと接続されている。ゲートコンタクトＣＧは図６に示されるプラグ層ＢＳと同一の層から分離して形成される導電層であり、分離領域のゲート電極ＧＥ２と重畳するように形成されることでゲート電極ＧＥ２を他の領域に取り出すためのコンタクトとして用いられるものである。したがってゲートコンタクトＣＧはゲート電極ＧＥ２と接触するように形成される。
【００７１】
図５を参照して、上記のゲートコンタクトＣＧの上面と接するようにストレージノードコンタクトＳＣが形成されている。このゲートコンタクトＣＧ上のストレージノードコンタクトＳＣと、上記のドライバトランジスタＴ１のドレイン領域Ｄ（およびプラグ層ＢＳ）上のストレージノードコンタクトＳＣとが、図６の図示されている領域よりも上層において、同一の下層配線２ＧおよびデータノードコンタクトＤＢ（図３参照）に接続され、ＳＲＡＭのフリップフロップ回路（クロスカップル）を形成している。
【００７２】
次に、図６のアクセストランジスタＴ５のドレイン領域Ｄは図２のビット線ＢＬにつながるドレイン領域Ｄに相当する。このためこのドレイン領域Ｄはプラグ層ＢＳを介在して図５のビット線コンタクト１Ｂに接続されており、ビット線コンタクト１Ｂはその上層においてビット線ＢＬと接続されている。
【００７３】
以上より、基本的に活性領域においては、半導体基板ＳＵＢの主表面に接続される接続層はプラグ層ＢＳであり、活性領域上でないゲート電極においては、半導体基板ＳＵＢの主表面に接続される接続層はゲートコンタクトＣＧである。
【００７４】
その他、図５を再度参照して、ＶＩ−ＶＩ線部以外においては、たとえばドライバトランジスタＴ２のドレイン領域Ｄと、それに隣り合うアクセストランジスタＴ６のソース領域Ｓとが共通の不純物領域により構成されており、この領域はたとえば図２のドライバトランジスタＴ２のドレイン領域ＤとアクセストランジスタＴ６のソース領域Ｓとの交点に相当し、第１の記憶ノード部として機能する。この第１の記憶ノード部も、上記の第２の記憶ノード部と同様にクロスカップルを形成している。
【００７５】
次に図５を再度参照して、アクセストランジスタＴ６のドレイン領域Ｄは図２のビット線ＺＢＬにつながるドレイン領域Ｄに相当する。このためこのドレイン領域Ｄはプラグ層ＢＳを介在して図５のビット線コンタクト１Ｂに接続されており、ビット線コンタクト１Ｂはその上層においてビット線ＺＢＬと接続されている。
【００７６】
グランドコンタクト１Ｇ、ストレージノードコンタクトＳＣおよびビット線コンタクト１Ｂは、互いに同一の層から分離して形成されており、いずれも図３のコンタクトパターンＣＴを構成する。これらのコンタクトパターンＣＴは、いずれもゲート電極ＧＥ１，ＧＥ２、絶縁層ＩＬおよび側壁絶縁膜ＳＷなどの上方から平面視においてゲート電極ＧＥ１，ＧＥ２に重なるように形成されてもよい。これらのコンタクトパターンＣＴは、いわゆる自己整合技術により形成された孔部を導電層が埋めることにより形成される。コンタクトパターンＣＴの孔部は、絶縁層ＩＬおよび側壁絶縁膜ＳＷなどをエッチングストッパとし、絶縁層ＩＬおよび側壁絶縁膜ＳＷなどの一部をエッチング除去するように形成される。
【００７７】
コンタクトパターンＣＴの周囲を取り囲むように層間絶縁膜ＩＩ１が形成されている。この層間絶縁膜ＩＩ１は、開口ＣＶを有する絶縁膜ＩＩ１ａと、その絶縁膜ＩＩ１ａ上に形成され、かつ開口ＣＶを埋める絶縁膜ＩＩ１ｂとを有している。絶縁膜ＩＩ１ａは、第１の絶縁層ＩＩＳ１と、第２の絶縁層ＩＩＳ２と、第３の絶縁層ＩＩＳ３とを含んでいる。次にこの各絶縁層ＩＩＳ１〜ＩＩＳ３について、図６および図７を用いて詳細に説明する。なお図７の斜視図においては、開口ＣＶの態様を強調して図を見やすくするため、プラグ層ＢＳおよびコンタクトパターンＣＴ（１Ｇ，ＳＣ，１Ｂ）は省略されている。
【００７８】
図６および図７を参照して、第１の絶縁層ＩＩＳ１は、半導体基板ＳＵＢの主表面上に形成されている。なお正確には分離領域においては絶縁層ＳＩの主表面上に第１の絶縁層ＩＩＳ１が形成されるが、ここではこの場合も半導体基板ＳＵＢの主表面上に形成されると表現することとする。第１の絶縁層ＩＩＳ１は、いわゆるＢＰＳＧなどの、シリコン酸化膜にボロンまたはリンを添加した材質からなることが好ましい。また第２の絶縁層ＩＩＳ２は、ＴＥＯＳまたはＮＳＧなどのシリコン酸化膜の一種により形成されることが好ましい。第２の絶縁層ＩＩＳ２は第１の絶縁層ＩＩＳ１の上面を覆うように第１の絶縁層ＩＩＳ１上に形成され、第１の絶縁層ＩＩＳ１と第２の絶縁層ＩＩＳ２とは物性が異なり、互いに異なる材質となっている。第２の絶縁層ＩＩＳ２は、第１の絶縁層ＩＩＳ１が露出することにより物性が劣化することを抑制するために第１の絶縁層ＩＩＳ１を保護する役割を有している。また第２の絶縁層ＩＩＳ２は、第１の絶縁層ＩＩＳ１に開口ＣＶを形成する際に、後述するゲート電極ＧＥ１，ＧＥ２を覆う絶縁層ＩＬ、側壁絶縁膜ＳＷおよびライナー膜ＬＦのエッチングを抑制する役割を有している。
【００７９】
なお第１の絶縁層ＩＩＳ１は、ドライエッチング時にゲート電極ＧＥ１，ＧＥ２を覆うシリコン窒化膜（側壁絶縁膜ＳＷおよびライナー膜ＬＦなど）などとのエッチング選択比を大きくできるＢＰＳＧ（シリコン酸化膜にボロンまたはリンを添加した材質）などからなることが好ましい。また第２の絶縁層ＩＩＳ２は第１の絶縁層ＩＩＳ１に比べ厚みの薄い膜となるように形成する必要があるため、より薄い膜を形成しやすくする観点から、ＴＥＯＳまたはＮＳＧなどのシリコン酸化膜の一種により形成されることが好ましい。
【００８０】
第３の絶縁層ＩＩＳ３は、第１および第２の絶縁層ＩＩＳ１，ＩＩＳ２の開口ＣＶの壁面ＷＡＬの少なくとも一部を覆うように形成されている。この第３の絶縁層ＩＩＳ３は、第１の絶縁層ＩＩＳ１と異なる材質よりなり、たとえばシリコン窒化膜により形成されている。上記のように側壁絶縁膜ＳＷおよびライナー膜ＬＦはともにシリコン窒化膜により形成され、かつ第３の絶縁層ＩＩＳ３もシリコン窒化膜により形成されるため、ここでは側壁絶縁膜ＳＷ、ライナー膜ＬＦおよび第３の絶縁層ＩＩＳ３をまとめてシリコン窒化膜ＮＦと総称することとする。図６および図７においては、第１の絶縁層ＩＩＳ１と第２の絶縁層ＩＩＳ２との積層構造の比較的下方（半導体基板ＳＵＢ側）の領域の壁面ＷＡＬを覆うように、第３の絶縁層ＩＩＳ３が形成されている。
【００８１】
ここでは、第３の絶縁層ＩＩＳ３は第１の絶縁層ＩＩＳ１の一部（比較的下方）のみの側面としての壁面ＷＡＬのみを覆うように形成されている。
【００８２】
この開口ＣＶの壁面ＷＡＬは、開口ＣＶ内に複数並ぶ各トランジスタのうち最も外側の第１のトランジスタの第１のゲート電極ＧＥ１（ここでは図６の最も右側のアクセストランジスタＴ５のゲート電極ＧＥ１）と対向する壁面ＷＡＬであり、開口ＣＶの（活性領域ＡＣＲにおいて複数のゲート電極ＧＥ１が並ぶ方向に関する）端部を形成するものである。またこの壁面ＷＡＬを覆う第３の絶縁層ＩＩＳ３と、これに対向する（活性領域ＡＣＲの端部のアクセストランジスタの）ゲート電極ＧＥ１とは、当該トランジスタのソース／ドレイン領域の一方を（ここではドレイン領域Ｄを）はさむように形成されている。
【００８３】
再度図６を参照して、活性領域ＡＣＲにおいては、図６の左右方向に複数並ぶドライバトランジスタおよびアクセストランジスタの各ゲート電極ＧＥ１，ＧＥ２の真上のうち、プラグ層ＢＳおよびコンタクトパターン１Ｇ，ＳＣ，１Ｂが形成される領域を除く領域に、層間絶縁膜ＩＩ１ｂが形成されている。言い換えれば、活性領域ＡＣＲにおいては、プラグ層ＢＳおよびコンタクトパターン１Ｇ，ＳＣ，１Ｂに挟まれた領域を覆うように、ドライバトランジスタおよびアクセストランジスタ上に層間絶縁膜ＩＩ１ｂが形成されている。この層間絶縁膜ＩＩ１ｂは通常、シリコン酸化膜により形成される。この活性領域ＡＣＲの層間絶縁膜ＩＩ１ｂが、分離領域ＳＩの上記の第２の絶縁層ＩＩＳ２の最上面をも覆うことにより、活性領域ＡＣＲと分離領域ＳＩとの双方をカバーする。
【００８４】
すなわち図３の層間絶縁膜ＩＩ１は、図６の第１の絶縁層ＩＩＳ１、第２の絶縁層ＩＩＳ２、第３の絶縁層ＩＩＳ３により形成される層間絶縁膜ＩＩ１ａと、活性領域ＡＣＲおよび分離領域ＳＩの双方をカバーする層間絶縁膜ＩＩ１ｂとのすべてを含んでいる。逆にいえば、（特に分離領域ＳＩにおいて）第１の絶縁層ＩＩＳ１、第２の絶縁層ＩＩＳ２および第３の絶縁層ＩＩＳ３はいずれも層間絶縁膜ＩＩ１の一部である。
【００８５】
上記第１、第２および第３の絶縁層ＩＩＳ１〜ＩＩＳ３（絶縁層）の最上部の半導体基板ＳＵＢの主表面に対する高さＨ１は、開口ＣＶ内（活性領域ＡＣＲ内）のアクセストランジスタＴ５（第１のトランジスタ）の最上部の半導体基板ＳＵＢの主表面に対する高さＨ２よりも高く形成されている。ここで上記第１、第２および第３の絶縁層ＩＩＳ１〜ＩＩＳ３（絶縁層）の最上部とは絶縁層ＩＩＳ１〜ＩＩＳ３の最上面を意味し、アクセストランジスタＴ５の最上部とは、ゲート電極ＧＥ１の真上の絶縁層ＩＬの最上部（ゲート電極ＧＥ１および絶縁層ＩＬなどを含む構造の最上部すなわちトランジスタの最上部であり、図６および図７における凸状の断面形状の頂点）を意味する。
【００８６】
図８および図９を参照して、これらは基本的に図６および図７と同様の構成を有するが、第３の絶縁層ＩＩＳ３の構成において図６および図７と異なっている。具体的には、図８および図９においては、開口ＣＶの壁面ＷＡＬの全面、すなわち壁面ＷＡＬを形成する第１および第２の絶縁層ＩＩＳ１，ＩＩＳ２の全面を覆うように、第３の絶縁層ＩＩＳ３が形成されている。
【００８７】
図６および図７の第１例においては、開口ＣＶ内の壁面ＷＡＬには第３の絶縁層ＩＩＳ３が形成される。第３の絶縁層ＩＩＳ３はシリコン窒化膜などの絶縁膜を形成した後にドライエッチングを行なうことにより壁面ＷＡＬに形成される。この第３の絶縁層ＩＩＳ３としてのシリコン窒化膜はたとえばその厚みが５ｎｍ以上１０ｎｍ以下と非常に薄い。このため壁面ＷＡＬの第３の絶縁層ＩＩＳ３の一部がオーバーエッチングにより除去されており、第１および第２の絶縁層ＩＩＳ１，ＩＩＳ２の全面を覆うように形成されていない。これに対し図８および図９の第２例においては、第３の絶縁層ＩＩＳ３（シリコン窒化膜）のエッチング量が最低となる条件により第３の絶縁層ＩＩＳ３が壁面ＷＡＬの全面を覆うように形成されている。
【００８８】
なお、これ以外の上記第２例の構成は、第１例の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明は繰り返さない。
【００８９】
次に、図１０〜図１７を用いて、本実施の形態の半導体記憶装置の、特に図６および図８の各断面図に示す部分の製造方法について説明する。
【００９０】
図１０を参照して、まずたとえばシリコンからなる半導体基板ＳＵＢが準備される。半導体基板ＳＵＢの主表面のうち、活性領域ＡＣＲとして用いようとする領域にはたとえば通常の写真製版技術およびイオン注入技術を用いてｐ型ウェル領域ＰＷＬが形成される。また半導体基板ＳＵＢの主表面のうち、分離領域として用いようとする領域にはフィールド酸化膜としての絶縁層ＳＩが形成される。
【００９１】
図１１を参照して、活性領域においてはたとえばシリコン酸化膜からなる絶縁膜ＧＩがたとえば熱酸化法により形成され、絶縁膜ＧＩの上面を覆うように導電膜ＧＥ１，ＧＥ２がたとえば通常のＣＶＤ（Chemical Vapor Deposition）法により形成される。導電膜ＧＥ１，ＧＥ２は多結晶シリコン層ＰＳとタングステンシリサイド層ＷＳとがこの順に積層された構成を有している。さらに通常のＣＶＤ法により、導電膜ＧＥ１，ＧＥ２の上面上を覆うように絶縁層ＩＬが形成される。その後、通常の写真製版技術およびドライエッチング技術により絶縁層ＩＬのパターンが形成される。
【００９２】
その後、絶縁層ＩＬのパターンをハードマスクとしてその下の導電膜ＧＥ１，ＧＥ２および絶縁膜ＧＩをエッチングすることにより、ゲート絶縁膜ＧＩおよびゲート電極ＧＥ１，ＧＥ２が形成される。
【００９３】
次に、側壁酸化膜ＳＯＸが通常の酸化法により形成される。側壁酸化膜ＳＯＸは酸化法により形成されるため、ゲート電極ＧＥ１，ＧＥ２の側面のみに形成される。
【００９４】
その後、通常のＣＶＤ法およびエッチバックにより側壁絶縁膜ＳＷが形成され、さらに通常のＣＶＤ法により活性領域および分離領域の双方の全体の上面を覆うライナー膜ＬＦが形成される。これらの絶縁膜ＳＷ，ＬＦは通常、シリコン窒化膜により形成されるため、以上により、ＳＲＡＭに含まれる第１のトランジスタ（ここではアクセストランジスタ）の第１のゲート電極ＧＥ１およびその側面のシリコン窒化膜ＮＦ（図７、図９参照）を含む基本構造が形成される。以降の各図において、（この時点では完成していないが）最終的にドライバトランジスタＴ１などが形成される領域を明示している。
【００９５】
図１２を参照して、上記の第１のトランジスタの基本構造を覆うように、半導体基板ＳＵＢの主表面上に第１の絶縁層ＩＩＳ１が、たとえば通常のＣＶＤ法により形成される。この第１の絶縁層ＩＩＳ１は、互いに隣り合う１対のトランジスタのそれぞれのゲート電極ＧＥ１，ＧＥ２（および絶縁層ＩＬなどを含む構造）に挟まれた領域を埋め込むように形成される。その後、当該第１の絶縁層ＩＩＳ１がＣＭＰ（Chemical Mechanical Polishing）と呼ばれる化学機械的研磨法により上面が平坦となるように研磨される。この研磨は図１２の上下方向に関して、概ね絶縁層ＩＬ上のライナー膜ＬＦの最上面に達したときに終了する。
【００９６】
図１３を参照して、第１の絶縁層ＩＩＳ１の上面を覆うように第１の絶縁層ＩＩＳ１とは異なる材質の第２の絶縁層ＩＩＳ２が、たとえば通常のＣＶＤ法により形成される。第２の絶縁層ＩＩＳ２上に感光体としてのフォトレジストＰＨＲが塗布され、通常の写真製版技術（露光および現像）が行なわれることにより、フォトレジストＰＨＲが所定の形状にパターニングされ、開口ＣＶを有するフォトレジストＰＨＲのパターンが形成される。ここでは開口ＣＶの壁面（最外縁）が概ね活性領域ＡＣＲの最外縁と同じ位置であるか、または開口ＣＶの壁面（最外縁）が活性領域ＡＣＲの最外縁よりわずかに外側に形成されるようにフォトレジストＰＨＲのパターンが形成されることが好ましい。
【００９７】
図１４（Ａ）、（Ｂ）を参照して、図１３においてパターニングされたフォトレジストＰＨＲをマスクとして第１の絶縁層ＩＩＳ１および第２の絶縁層ＩＩＳ２がエッチングされて所定の形状にパターニングされる。この後、フォトレジストＰＨＲはアッシングなどにより除去される。以上により、第１の絶縁層ＩＩＳ１および第２の絶縁層ＩＩＳ２に、各ゲート電極ＧＥ１，ＧＥ２および各ソース／ドレイン領域の上方に位置する開口部分ＣＶが形成される。なお、第１の絶縁層ＩＩＳ１のエッチング時には、たとえばエッチング初期にゲート電極ＧＥ１，ＧＥ２を覆う絶縁層ＩＬ、側壁絶縁膜ＳＷおよびライナー膜ＬＦがエッチングされるのを防ぐための保護膜として、第１の絶縁層ＩＩＳ１とは異なる材質よりなる第２の絶縁層ＩＩＳ２が用いられる。
【００９８】
ここで、１つの活性領域ＡＣＲに複数のゲート電極ＧＥ１，ＧＥ２が並走する場合、これらのゲート電極ＧＥ１，ＧＥ２と平面的に重なる領域をすべて含むように、単一の大きな開口部分ＣＶが形成される。
【００９９】
開口部分ＣＶはほぼ活性領域ＡＣＲの真上に位置する各ゲート電極ＧＥ１，ＧＥ２および各ソース／ドレイン領域の上方に位置するように形成される。このようにして図１４（Ｂ）に示す、アクセストランジスタＴ５のゲート電極ＧＥ１と、これに対向する（開口部分ＣＶの端部にあたる）壁面ＷＡＬとに挟まれた領域に、開口部分ＣＶが形成される。
【０１００】
ここでも、１つの活性領域ＡＣＲに複数のゲート電極ＧＥ１，ＧＥ２が並走する場合、これらのゲート電極ＧＥ１，ＧＥ２と平面的に重なる領域をすべて含むように、単一の大きな開口部分ＣＶが形成される。
【０１０１】
第１の絶縁層ＩＩＳ１をエッチング除去する際にはいわゆる自己整合技術が用いられ、ゲート電極ＧＥ１，ＧＥ２上のシリコン窒化膜からなる絶縁層ＩＬ、ライナー膜ＬＦおよび側壁絶縁膜ＳＷがエッチングストッパとなるように第１の絶縁層ＩＩＳ１が除去される。これは第１の絶縁層ＩＩＳ１と、絶縁層ＩＬ，ＬＦ，ＳＷとの材質（エッチングレート）の差異が用いられている。しかし絶縁層ＩＬ，ＬＦ，ＳＷも多少はエッチングされるため、図１４（Ａ）に示すように絶縁層ＩＬなどはたとえばその最上面が上方に凸形状の曲線を描くようにエッチングされる。
【０１０２】
その後、ソース領域Ｓなどを形成するための、半導体基板ＳＵＢの主表面におけるライナー膜ＬＦの除去がドライエッチングによりなされる。また絶縁層ＩＬなどが部分的にエッチングされて形状が変化する結果、分離領域ＳＩの第２の絶縁層ＩＩＳ２の最上部は、ゲート電極ＧＥ１を含むトランジスタの最上部よりも主表面に関して高くなるように形成される。
【０１０３】
開口部分ＣＶの形成により、開口部分ＣＶ内に複数並ぶように形成されるゲート電極ＧＥ１，ＧＥ２（を含む構造）のうち、互いに隣り合う１対のゲート電極ＧＥ１，ＧＥ２に挟まれた領域の第１の絶縁層ＩＩＳ１も除去され、複数並ぶゲート電極ＧＥ１のうち最端部のアクセストランジスタのゲート電極ＧＥ１とこれに対向する壁面ＷＡＬとの間に挟まれた領域の第１の絶縁層ＩＩＳ１も除去される。
【０１０４】
図１５（Ａ）、（Ｂ）を参照して、各ゲート電極ＧＥ１，ＧＥ２に挟まれた領域の真下の、半導体基板ＳＵＢの主表面には、各ゲート電極ＧＥ１，ＧＥ２を含む構造をハードマスクとした通常のイオン注入技術により、ソース領域Ｓおよびドレイン領域Ｄが形成される。これにより、先に形成されたゲート電極ＧＥ１，ＧＥ２などとソース／ドレイン領域Ｓ／Ｄとを合わせて、第１のトランジスタ（アクセストランジスタ）および他のドライバトランジスタが形成される。
【０１０５】
次に、ゲート電極ＧＥ１に対向する開口部分ＣＶの端部を形成する壁面ＷＡＬを覆うように、第１の絶縁層ＩＩＳ１とは異なる材質（たとえばシリコン窒化膜）からなる第３の絶縁層ＩＩＳ３が、たとえば通常のＣＶＤ法により形成される。この第３の絶縁層ＩＩＳ３の厚みは、第１および第２の絶縁層ＩＩＳ１，ＩＩＳ２よりも薄いことが好ましい。なおここでは、ゲート電極ＧＥ１，ＧＥ２に対向する開口部分ＣＶの双方の壁面ＷＡＬを覆うように第３の絶縁層ＩＩＳ３が形成されることが好ましい。その後、ドライエッチングにより壁面ＷＡＬとゲート電極ＧＥ１，ＧＥ２の側壁（ゲート電極ＧＥ１，ＧＥ２の側壁上のシリコン窒化膜ＳＷ，ＬＦ）を覆うように第３の絶縁層ＩＩＳ３が形成される。
【０１０６】
なおここでの壁面ＷＡＬの第３の絶縁層ＩＩＳ３をエッチングする工程は、第１の絶縁層ＩＩＳ１のエッチング後の半導体基板ＳＵＢの主表面におけるライナー膜ＬＦのドライエッチングによる除去と同時になされてもよい。
【０１０７】
ここではゲート電極ＧＥ１と壁面ＷＡＬとの間の領域では、アクセストランジスタのドレイン領域Ｄが挟まれるように形成される。また図１５（Ｂ）を参照して、第３の絶縁層ＩＩＳ３は、複数のゲート電極ＧＥ１，ＧＥ２が並ぶ方向（図１５（Ａ）の左右方向）に延びる側面すなわち複数のゲート電極ＧＥ１，ＧＥ２が貫通する側面（開口部分ＣＶの側面）上にも形成される。
【０１０８】
図１６を参照して、図１５の開口部分ＣＶが形成された半導体基板ＳＵＢが複数回の液相処理により洗浄された後、開口部分ＣＶを充填し、第２の絶縁層ＩＩＳ２の最上部を覆うように、たとえば通常のＣＶＤ法により、多結晶シリコン層ＢＳが形成される。これにより、互いに隣り合う１対のトランジスタのゲート電極ＧＥ１，ＧＥ２などを含む構造に挟まれた領域にも多結晶シリコン層ＢＳが充填され、この多結晶シリコン層ＢＳはソース／ドレイン領域Ｓ／Ｄと電気的に接続されるように形成される。
【０１０９】
図１７を参照して、図１６の多結晶シリコン層ＢＳがエッチバックされ、比較的上方（半導体基板ＳＵＢの主表面から離れた領域）の多結晶シリコン層ＢＳが除去される。これにより、比較的下方（半導体基板ＳＵＢの主表面に近い領域）の多結晶シリコン層ＢＳが残存する。各ゲート電極ＧＥ１，ＧＥ２に挟まれた領域のみに多結晶シリコン層ＢＳが残存するため、それまで開口部分ＣＶを充填するように単一の領域として形成されていた多結晶シリコン層ＢＳは、各トランジスタのゲート電極ＧＥ１，ＧＥ２などを含む構造の間に挟まれた領域のみに残るように分断される。このためこれらの多結晶シリコン層ＢＳは互いに電気的に接続されずに独立した（複数の）プラグ層ＢＳとなるように分断される。このプラグ層ＢＳは、複数並ぶゲート電極ＧＥ１，ＧＥ２のうち最端部のアクセストランジスタのゲート電極ＧＥ１と、これに対向する、第３の絶縁層ＩＩＳ３が形成された壁面ＷＡＬとの間にもプラグ層ＢＳが形成される。
【０１１０】
プラグ層ＢＳは、各トランジスタのゲート電極ＧＥ１，ＧＥ２などを含む構造（トランジスタ）の最上部よりもその最上部が低くなるように形成されることが好ましい。
【０１１１】
この後、図１７に示されないが、上記の構成全体の上面を覆うように、たとえば通常のＣＶＤ法によりシリコン酸化膜からなる層間絶縁膜ＩＩ１ｂが形成される。この層間絶縁膜ＩＩ１ｂは活性領域ＡＣＲの各ゲート電極ＧＥ１，ＧＥ２などを含む構造の絶縁層ＩＬなどの上面上、および分離領域ＳＩの第２の絶縁層ＩＩＳ２および第３の絶縁層ＩＩＳ３の表面上をすべて覆うように形成されることが好ましい。
【０１１２】
その後、形成された層間絶縁膜ＩＩ１ｂは、たとえばフォトレジストのパターンを形成した後、ドライエッチングにより各プラグ層ＢＳの上方の層間絶縁膜ＩＩ１ｂが除去される。その後、層間絶縁膜ＩＩ１ｂが除去された領域を充填するように通常のＣＶＤ法により導電性不純物が添加された多結晶シリコンまたはタングステンなどが形成されコンタクトパターンＣＴ（図６、図８のビット線コンタクト１Ｂ、ストレージノードコンタクトＳＣおよびグランドコンタクト１Ｇ）が形成されることにより、図６または図８に示す構成が形成される。
【０１１３】
次に、図１８〜２５に示す比較例を用いて、本実施の形態の作用効果を説明する。まず図１８〜図１９の第１の比較例を用いて、本実施の形態の作用効果を説明する。
【０１１４】
図１８を参照して、第１の比較例の製造方法においても、本実施の形態の製造方法と同様に図１０〜図１４の処理がなされることにより、開口部分ＣＶが形成される。しかし比較例においてはその後、図１５に示す第３の絶縁層ＩＩＳ３が形成されることなく、図１６と同様に多結晶シリコン層ＢＳが形成される。
【０１１５】
ここで、図１４の開口部分ＣＶが形成された後、図１６多結晶シリコン層ＢＳが形成されるまでの間に、洗浄等のために複数回、半導体基板ＳＵＢに対して液相処理が行なわれる。この液相処理においては一般的にボロンなどの不純物を含むＢＰＳＧからなる第１の絶縁層ＩＩＳ１の方がＴＥＯＳ（ＮＳＧ）からなる第２の絶縁層ＩＩＳ２よりもウェットエッチングがなされるレートが大きく、第１の絶縁層ＩＩＳ１は第２の絶縁層ＩＩＳ２に対して後退するようにエッチングがなされる。このため第２の絶縁層ＩＩＳ２の開口部分ＣＶは第１の絶縁層ＩＩＳ１の開口部分ＣＶに対して庇のように前方に突起したような突起部ＥＡＶが形成される場合がある。
【０１１６】
この突起部ＥＡＶが形成された状態で多結晶シリコン層ＢＳが形成されれば、特に端部のアクセストランジスタのゲート電極ＧＥ１とこれに対向する壁面ＷＡＬとの間に挟まれた領域において、多結晶シリコン層ＢＳが充填されないボイドＶＩＤが形成される。ボイドＶＩＤは突起部ＥＡＶにより、開口部分ＣＶ内が十分に多結晶シリコン層ＢＳで充填できなくなるために形成される。
【０１１７】
図１９を参照して、このようなボイドＶＩＤが形成された状態で、図１７と同様に多結晶シリコン層ＢＳがエッチバックされれば、ボイドＶＩＤの一部がエッチバック後のプラグ層ＢＳの上面に露出して凹部ＣＣが形成される。この状態でプラグ層ＢＳ上にコンタクトパターンＣＴが形成された際に、ボイドＶＩＤが存在する分だけプラグ層ＢＳとコンタクトパターンＣＴとの接触面積が小さくなるため、プラグ層ＢＳとコンタクトパターンＣＴとの接触状態が劣化する。このようにボイドＶＩＤに起因して、プラグ層ＢＳとその上のコンタクトパターンＣＴとの電気的な接続などの形成状態に影響を及ぼす可能性がある。またボイドＶＩＤが大きく凹部ＣＣが大きくなれば、エッチバック時に特に端部のアクセストランジスタのゲート電極ＧＥ１とこれに対向する壁面ＷＡＬとの間に挟まれた領域における多結晶シリコン層ＢＳがすべて除去され、当該領域にプラグ層ＢＳが形成されなくなる可能性もある。
【０１１８】
そこで本実施の形態においては、図１５に示すように、開口部分ＣＶが形成された後に、開口部分ＣＶのうち特に端部のアクセストランジスタのゲート電極ＧＥ１と対向する壁面ＷＡＬ上に、第１の絶縁層ＩＩＳ１とは異なる材質であるシリコン窒化膜からなる第３の絶縁層ＩＩＳ３が形成される。このようにすれば、図１５の工程と図１６の工程（多結晶シリコン層ＢＳの充填）との間に洗浄等のために複数回、半導体基板ＳＵＢに対して液相処理が行なわれたとしても、第３の絶縁層ＩＩＳ３がエッチングされないためその後方の第１の絶縁層ＩＩＳ１はエッチングされない。つまり第１の絶縁層ＩＩＳ１は、第１の絶縁層ＩＩＳ１よりも当該液相処理に行なわれる液相によるエッチングレートの低い第３の絶縁層ＩＩＳ３に保護されるため、第２の絶縁層ＩＩＳ２に図１８のような突起部ＥＡＶが形成されない。
【０１１９】
このため、後工程において上記領域に多結晶シリコン層ＢＳが充填されても、多結晶シリコン層ＢＳ内におけるボイドＶＩＤの発生が抑制される。図１６の、特に端部のアクセストランジスタのゲート電極ＧＥ１とこれに対向する壁面ＷＡＬとの間に挟まれた領域における多結晶シリコン層ＢＳにはボイドが発生されていない。したがって内部を含め十分に多結晶シリコンで充填されたプラグ層ＢＳが形成されるため、多結晶シリコン層ＢＳを研磨した後にもボイドＶＩＤによる凹部ＣＣが表面に露出しない。このためプラグ層ＢＳとその上層のコンタクトパターンＣＴとの接触面積を確保することができ、両者の電気的な接続状態を良好にすることができ、半導体記憶装置全体の信頼性を高めることができる。
【０１２０】
上記の効果は、壁面ＷＡＬの全面（第１の絶縁層ＩＩＳ１と第２の絶縁層ＩＩＳ２との双方の側面である壁面ＷＡＬ）が第３の絶縁層ＩＩＳ３で覆われることにより、いっそう高められる。また上記の効果は、第３の絶縁層ＩＩＳ３がシリコン窒化膜であることにより、いっそう高められる。
【０１２１】
次に、図２０〜図２４の第２の比較例を用いて、上記実施の形態の適用範囲について説明する。
【０１２２】
図２０および図２１を参照して、第２の比較例の平面図においては、図４および図５の本実施の形態の平面図と比較して、開口ＣＶが、複数のトランジスタのそれぞれのゲート電極ＧＥ１，ＧＥ２を共有するように跨ぐように形成されておらず、１つの活性領域ＡＣＲにおいて複数の開口ＣＶが、ゲート電極ＧＥ１，ＧＥ２に挟まれた領域ごとに分離して形成されている点において異なっている。すなわち第２の比較例においては、活性領域ＡＣＲ内の互いに隣り合う１対のトランジスタ（ゲート電極ＧＥ１，ＧＥ２）に挟まれた領域に、図４および図５の開口ＣＶよりも小さい開口ＣＶが形成されている。
【０１２３】
なお、これ以外の上記第２の比較例の構成は、図４および図５の本実施の形態の構成とほぼ同じであるため、図２０および図２１において同一の要素については同一の符号を付し、その説明は繰り返さない。次に図２２〜図２３を参照して、第２の比較例の製造方法について説明する。
【０１２４】
図２２を参照して、第２の比較例の製造方法においても、本実施の形態の図１０〜図１１と同様の処理がなされ、その後図１２と同様に第１の絶縁層ＩＩＳ１が形成され、その後ＣＭＰ処理またはドライエッチングなどによる第１の絶縁層ＩＩＳ１の平坦化処理がなされる。しかしここでは第１の絶縁層ＩＩＳ１はゲート電極ＧＥの最上部よりも上方においてエッチングが終了し、第１の絶縁層ＩＩＳ１の最上部はゲート電極ＧＥの最上部よりも上方に形成されるため、ゲート電極ＧＥ１，ＧＥ２上にも第１の絶縁層ＩＩＳ１が形成される。
【０１２５】
第１の絶縁層ＩＩＳ１上に第２の絶縁層ＩＩＳ２が形成される。その後通常の写真製版技術により、ゲート電極ＧＥ１，ＧＥ２および分離領域ＳＩ上にフォトレジストＰＨＲのパターンが形成される。その後、当該フォトレジストＰＨＲをマスクとした自己整合技術により、各ゲート電極ＧＥ１，ＧＥ２に挟まれた領域および、端部のアクセストランジスタのゲート電極ＧＥ１とこれに対向する壁面ＷＡＬとの間に挟まれた領域の、第１の絶縁層ＩＩＳ１および第２の絶縁層ＩＩＳ２が除去される。これにより各ゲート電極間に個別に複数の開口部分ＣＶが形成される。これらの開口部分ＣＶ同士は互いに独立しており（互いに分離されており）、第１および第２の絶縁層ＩＩＳ１，ＩＩＳ２は各ゲート電極ＧＥ１，ＧＥ２の真上の絶縁層ＩＬ上に残存した構成が形成される。
【０１２６】
図２３を参照して、その後、複数回の液相処理を経ることにより、第１の絶縁層ＩＩＳ１が第２の絶縁層ＩＩＳ２に比べて大きくエッチングされその平面視における開口が大きくなった状態で、上記複数の開口部分ＣＶを充填するように多結晶シリコン層ＢＳが形成される。このようにすれば、特に端部のアクセストランジスタのゲート電極ＧＥ１とこれに対向する壁面ＷＡＬとの間に挟まれた領域において、多結晶シリコン層ＢＳが充填されないボイドＶＩＤが形成される。図２３においては、１対のゲート電極ＧＥ１，ＧＥ２に挟まれた領域においても、端部のアクセストランジスタのゲート電極ＧＥ１とこれに対向する壁面ＷＡＬとの間に挟まれた領域に形成されるボイドＶＩＤよりも比較的小さいながら、ボイドＶＩＤが形成された場合を示している。
【０１２７】
ただし第２の比較例においてはボイドＶＩＤはプラグ層ＢＳの内部に形成されている。これは多結晶シリコン層ＢＳに対してエッチバックを行なうことなく、多結晶シリコン層ＢＳがそのまま、各ゲート電極ＧＥ１間の領域に複数配置されるように分離されたプラグ層ＢＳとなるためである。このような製造方法は、それぞれのゲート電極ＧＥ１を含むトランジスタの間隔が十分に広いため、上記間隔ごとに分離された開口部分ＣＶを自己整合技術により形成可能である場合、すなわち半導体記憶装置の微細化および高集積化があまり進んでない場合に適用可能である。
【０１２８】
ボイドＶＩＤがプラグ層ＢＳの内部に形成されている場合、その上に形成されるコンタクトパターンＣＴはボイドＶＩＤと直接接触しない。このため、たとえボイドＶＩＤが形成されてもプラグ層ＢＳとコンタクトパターンＣＴとの電気的な接続状態に影響を及ぼすことはない。すなわち本実施の形態は、高集積化および微細化が進み、第１の絶縁層ＩＩＳ１の開口部分ＣＶが複数のゲート電極ＧＥ１，ＧＥ２を平面視において跨ぐように形成される場合に実益がある。
【０１２９】
ボイドＶＩＤは、第１の絶縁層ＩＩＳ１の開口部分ＣＶの幅方向の広さに比べて、第２の絶縁層ＩＩＳ２の開口部分ＣＶの幅方向の広さが十分に小さい場合に形成されやすくなる。図２４を参照して、これまで述べてきた各プラグ層ＢＳは、互いに隣り合う１対のドライバトランジスタに挟まれた領域のプラグ層ＢＳ１、１つのドライバトランジスタとこれに隣り合う１つのアクセストランジスタとに挟まれた領域のプラグ層ＢＳ２、および複数並ぶゲート電極ＧＥ１のうち最端部のアクセストランジスタのゲート電極ＧＥ１とこれに対向する壁面ＷＡＬとの間に挟まれた領域のプラグ層ＢＳ３の３つに分類できる。
【０１３０】
プラグ層ＢＳ１およびプラグ層ＢＳ２が形成される領域は、図２４の上側および下側の２方向においてゲート電極ＧＥ１，ＧＥ２に隣り合っている。これに対してプラグ層ＢＳ３が形成される領域は、図２４の下側のみアクセストランジスタのゲート電極ＧＥ１に隣り合っているが、他の３方向（すなわち図２４の上側、左側および右側）はゲート電極ＧＥ１に隣り合っていない。
【０１３１】
図２５を参照して、たとえばプラグ層ＢＳ１およびプラグ層ＢＳ２が形成される領域においても、少なくとも図２４の左右方向に関してはゲート電極ＧＥ１，ＧＥ２に囲まれる構成となっていない。このため図２４の左右方向においては、仮に第３の絶縁層ＩＩＳ３が形成されなければ、プラグ層ＢＳ１，ＢＳ２を開口ＣＶに充填する場合にボイドＶＩＤが形成される可能性がある。
【０１３２】
しかしプラグ層ＢＳ１，ＢＳ２が形成される領域においては、少なくとも図２４の上下方向に関しては２方向がゲート電極ＧＥ１，ＧＥ２に囲まれており、ゲート電極ＧＥ１，ＧＥ２の存在する部分からはそこに隣接する開口ＣＶ内に多結晶シリコン層ＢＳを充填することが容易となる。このため図２４の左右方向においてプラグ層ＢＳ１，ＢＳ２がゲート電極に囲まれないことに起因するボイドＶＩＤの発生は、図２４の上下２方向のゲート電極ＧＥ１，ＧＥ２により抑制される。したがって結果的に、プラグ層ＢＳ１，ＢＳ２が形成される領域においては、少なくとも当該装置の信頼性を損ねるほどに大きなボイドＶＩＤの発生については排除することができる。
【０１３３】
これに対してたとえばプラグ層ＢＳ３が形成される領域においては、図２４の上下方向に関しても１方向（下側）のみアクセストランジスタのゲート電極ＧＥ１に隣り合うのみであり、上側と下側との双方がゲート電極に囲まれる構成となっていない。このような領域は、プラグ層ＢＳ１，ＢＳ２が形成される領域のように２方向においてゲート電極と隣り合う領域に比べて多結晶シリコン層ＢＳが充填されにくいため、当該装置の信頼性を損ねるほどに大きなボイドＶＩＤが形成されやすくなる。
【０１３４】
このため本実施の形態は、特に複数並ぶゲート電極ＧＥ１のうち最端部のアクセストランジスタのゲート電極ＧＥ１とこれに対向する壁面ＷＡＬとの間に挟まれた領域のプラグ層にボイドが発生するのを抑制する目的で、端部のゲート電極ＧＥ１に対向する開口ＣＶの壁面ＷＡＬに第３の絶縁層ＩＩＳ３が形成されることが好ましい。
【０１３５】
（実施の形態２）
図２６〜図２７を参照して、本実施の形態においては、図４および図５の実施の形態１の平面図と比較して以下の点が異なっている。すなわち本実施の形態においては、活性領域ＡＣＲとほぼ重なるように形成された開口ＣＶの端部において、アクセストランジスタのゲート電極ＧＥ１と、これに対向する壁面ＷＡＬ（開口ＣＶの壁面）との間に挟まれた領域に、活性領域ＡＣＲの外側に形成された他のドライバトランジスタＴ２（第２のトランジスタ）の少なくとも一部が食い込むように介在している。すなわち特に活性領域ＡＣＲの最も端部側のアクセストランジスタの１対のソース／ドレイン領域の一方の上に位置する開口ＣＶと平面視において重なる部分に他のドライバトランジスタＴ２のゲート電極ＧＥ２および絶縁層ＩＬなどを含む構造の少なくとも一部が配置されている。
【０１３６】
この他のトランジスタ（第２のトランジスタ）であるドライバトランジスタは、開口ＣＶ内の端部を貫通するアクセストランジスタＴ５と同様に、ゲート電極ＧＥ２（第２のゲート電極）の側面にシリコン窒化膜ＮＦが形成されている。このシリコン窒化膜ＮＦは、たとえば第１のトランジスタのゲート電極ＧＥ１の側面に形成される側壁絶縁膜ＳＷおよび／またはライナー膜ＬＦと同時に形成されたシリコン窒化膜ＮＦとして形成されている。
【０１３７】
またゲート電極ＧＥ２の上面を覆うように絶縁層ＩＬが形成されており、この絶縁層ＩＬがシリコン窒化膜で形成される場合には、シリコン窒化膜がゲート電極ＧＥ２の側面および上面を覆うように形成される。このシリコン窒化膜は実施の形態１の第３の絶縁層ＩＩＳ３と同様に、開口ＣＶ内の最端部のアクセストランジスタのゲート電極ＧＥ１と対向し、上記ゲート電極ＧＥ１とゲート電極ＧＥ２の側面のシリコン窒化膜ＮＦとが最端部のドレイン領域Ｄを挟むように、配置されている。
【０１３８】
したがって開口ＣＶ内のうち、特に開口ＣＶの延在する図２６および図２７の上下方向の最上部（最端部）の角部およびその近傍に、他のドライバトランジスタのゲート電極ＧＥ２およびその側面および上面のシリコン窒化膜ＮＦ，ＩＬが配置されている。このため開口ＣＶ内のうち最端部のアクセストランジスタのゲート電極ＧＥ１とこれに対向する壁面ＷＡＬとの間に挟まれた領域においては、アクセストランジスタのゲート電極ＧＥ１と、これに対向するドライバトランジスタのゲート電極ＧＥ２の側面（および上面）のシリコン窒化膜ＮＦ（ＩＬ）とが互いに対向するように配置されている。
【０１３９】
本実施の形態においては、上記のように他のドライバトランジスタ（第２のトランジスタ）のゲート電極ＧＥ２の表面（側面）に形成されるシリコン窒化膜ＮＦが、これに対向するアクセストランジスタ（第１のトランジスタ）と対向する位置に形成されている。この他のドライバトランジスタのシリコン窒化膜ＮＦ（シリコン窒化膜からなる絶縁層ＩＬを含めてもよい）は、実施の形態１において最端部のアクセストランジスタに対向する壁面ＷＡＬ上のシリコン窒化膜からなる第３の絶縁層ＩＩＳ３に相当し、当該第３の絶縁層ＩＩＳ３と同様の機能を有する。
【０１４０】
すなわち他のドライバトランジスタのシリコン窒化膜ＮＦがアクセストランジスタと対向することにより、アクセストランジスタと対向する壁面ＷＡＬが、開口部分ＣＶ形成後の洗浄時の液相処理により大きく後退することが抑制される。したがって当該領域にプラグ層を形成するために多結晶シリコン層ＢＳが充填されても、実施の形態１と同様にボイドの発生を抑制することができ、最終的に半導体記憶装置の信頼性を向上することができる。
【０１４１】
他のドライバトランジスタのシリコン窒化膜ＮＦ，ＩＬが実施の形態１の壁面ＷＡＬ上に形成された第３の絶縁層ＩＩＳ３と同様の機能を有するため、本実施の形態においては壁面ＷＡＬ上に改めて第３の絶縁層ＩＩＳ３を形成する必要がなくなる。このため本実施の形態においては実施の形態１に比べて製造コストを削減することができる。しかし本実施の形態においても、壁面ＷＡＬ上にも改めてシリコン窒化膜からなる第３の絶縁層ＩＩＳ３が形成されてもよい。
【０１４２】
本実施の形態においては、実施の形態１と同様に形成された開口ＣＶ内のうち最端部のアクセストランジスタのゲート電極ＧＥ１とこれに対向する壁面ＷＡＬとの間に挟まれた領域において、ゲート電極ＧＥ１と対向するように、第２のゲート電極ＧＥ２を含む第２のトランジスタ（ドライバトランジスタＴ２）が１対形成される。これら１対の第２のトランジスタは図２６，２８の左右方向に関して互いに間隔をあけて形成されている。
【０１４３】
図２８〜図２９を参照して、本実施の形態においては、実施の形態１と比較して、図２６〜図２７の上下方向に関する開口ＣＶの両端部において、開口ＣＶより活性領域ＡＣＲの端部がやや後退するように形成されている。言い換えれば開口ＣＶの両端部は活性領域ＡＣＲは形成されず、開口ＣＶの両端部においては分離領域ＳＩにドライバトランジスタＴ２のゲート電極ＧＥ２が形成される態様となっている。なお図２８においても図７と同様に、開口ＣＶの態様を強調して図を見やすくするため、プラグ層ＢＳおよびコンタクトパターンＣＴ（１Ｇ，ＳＣ，１Ｂ）は省略されている。
【０１４４】
また特に図２８を参照して、ゲート電極ＧＥ２およびその側面を覆うシリコン窒化膜ＮＦは、開口ＣＶ内においては一部エッチングされるため、開口ＣＶ外（すなわちたとえば図６の層間絶縁膜ＩＩ１ｂに覆われた領域）におけるゲート電極ＧＥ２およびその側面を覆うシリコン窒化膜ＮＦより低くなっており、角部が丸みを帯びた断面形状となっている。
【０１４５】
なお、これ以外の本実施の形態の構成は、図４および図５の実施の形態１の構成とほぼ同じであるため、図２６〜図２９において同一の要素については同一の符号を付し、その説明は繰り返さない。
【０１４６】
次に図３０〜図３４を参照して、本実施の形態の半導体記憶装置について説明する。なお以下においては、図２７および図２９中のＸＸＸＩ−ＸＸＸＩ線に示す部分の各工程について説明される。これは特に実施の形態１の図１０〜図１７が示す領域と類似の領域であるが、開口ＣＶの端部の分離領域に形成されるドライバトランジスタＴ２を含めるように拡張して図示されている点において図１０〜図１７とは若干の相違がある。
【０１４７】
図３０を参照して、図１０および図１１と基本的に同様の処理がなされ、これにより、活性領域ＡＣＲに隣接する分離領域ＳＩには、アクセストランジスタＴ５（第１のトランジスタ）とは異なるドライバトランジスタＴ２（第２のトランジスタ）が形成される。すなわちアクセストランジスタＴ５のゲート電極ＧＥ１（第１のゲート電極）とは異なるゲート電極ＧＥ２（第２のゲート電極）が分離領域ＳＩに形成される。
【０１４８】
第２のゲート電極ＧＥ２の上面を覆うように絶縁層ＩＬが形成されている。また第２のゲート電極ＧＥ２の側面を覆うように、実施の形態１の図１１の工程と同様に、（側壁酸化膜ＳＯＸおよび）たとえばシリコン窒化膜からなる側壁絶縁膜ＳＷおよびライナー膜ＬＦが通常のＣＶＤ法により形成される。これらの絶縁膜ＳＷ，ＬＦは図２８のシリコン窒化膜ＮＦに相当し、実施の形態１の第３の絶縁層ＩＩＳ３と同様の機能を有する。なお絶縁層ＩＬがシリコン窒化膜である場合には、絶縁層ＩＬを含めてシリコン窒化膜ＮＦと考えてもよい。
【０１４９】
図３１を参照して、活性領域ＡＣＲ、分離領域ＳＩともに、ゲート電極ＧＥ１，ＧＥ２および絶縁層ＩＬなどを含む、第１および第２のトランジスタの基本構造の表面を覆うように、半導体基板ＳＵＢの主表面上に第１の絶縁層ＩＩＳ１が、たとえば通常のＣＶＤ法により形成される。この第１の絶縁層ＩＩＳ１の形成態様は、実施の形態１の図１２の工程と同様であり、互いに隣り合う１対のトランジスタのそれぞれのゲート電極ＧＥ１，ＧＥ２（および絶縁層ＩＬなどを含む構造）に挟まれた領域を埋め込むように形成される。これにより、分離領域ＳＩの第２のトランジスタであるドライバトランジスタＴ２の側面等に形成された、第３の絶縁層としてのシリコン窒化膜ＮＦの表面を覆うように第１の絶縁層ＩＩＳ１が形成される。
【０１５０】
図３２を参照して、図１２の工程と同様に、第１の絶縁層ＩＩＳ１がＣＭＰと呼ばれる化学機械的研磨法により上面が平坦となるように研磨される。
【０１５１】
図３３を参照して、図１３の工程と同様に第２の絶縁層ＩＩＳ２が形成され、フォトレジストＰＨＲを用いた通常の写真製版技術により、開口ＣＶを有するフォトレジストＰＨＲのパターンが形成される。ここではたとえば開口ＣＶの壁面（最外縁）が分離領域ＳＩのゲート電極ＧＥ２の真上に形成されるようにフォトレジストＰＨＲのパターンが形成されることが好ましい。
【０１５２】
図３４を参照して、図１４の工程と同様に、フォトレジストＰＨＲのパターンを用いて第１の絶縁層ＩＩＳ１および第２の絶縁層ＩＩＳ２を選択的に除去することにより第１の絶縁層ＩＩＳ１および第２の絶縁層ＩＩＳ２に開口部分ＣＶが形成される。この開口部分ＣＶは、たとえばアクセストランジスタＴ５のドレイン領域Ｄ（１対のソース／ドレイン領域の一方）を挟んでアクセストランジスタＴ５の第１のゲート電極ＧＥ１と対向する開口部分ＣＶの壁面において、第３の絶縁層としてのゲート電極ＧＥ２のシリコン窒化膜ＮＦが露出するように、第１の絶縁層ＩＩＳ１が選択的に除去されることによって形成される。
【０１５３】
この処理により、ゲート電極ＧＥ２およびその側面を覆うシリコン窒化膜ＮＦは、開口ＣＶ内においては一部エッチングされるため、開口ＣＶ外（すなわちたとえば図６の層間絶縁膜ＩＩ１ｂに覆われた領域）におけるゲート電極ＧＥ２およびその側面を覆うシリコン窒化膜ＮＦより低くなっており、角部が丸みを帯びた断面形状となっている。またアクセストランジスタＴ５のドレイン領域Ｄ（１対のソース／ドレイン領域の一方）の上方に位置する開口部分ＣＶは、ゲート電極ＧＥ２の少なくとも一部と平面視において重なるように形成される。言い換えればゲート電極ＧＥ２の少なくとも一部は開口部分ＣＶ内に配置されるように形成される。
【０１５４】
これ以降は、実施の形態１の図１５〜図１７と同様の処理がなされ、かつ図１７の工程の後に行なわれる処理と同様の、構成全体の上面を覆うようにシリコン酸化膜からなる層間絶縁膜ＩＩ１ｂが形成される処理がなされる。
【０１５５】
なお本実施の形態では、活性領域ＡＣＲがドライバトランジスタＴ２のゲート電極ＧＥ２と平面視において重なりがない場合について示したが、活性領域ＡＣＲとドライバトランジスタＴ２のゲート電極ＧＥ２が平面視において重なる場合でも同等の効果が得られる。
【０１５６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１５７】
１Ｂ  ビット線コンタクト、２Ｇ  下層配線、ＢＬ，ＺＢＬ  ビット線、Ｃ１，Ｃ２  キャパシタ、ＣＧ  ゲートコンタクト、ＤＶ  半導体装置、ＥＡＶ  突起部、ＧＥ１，ＧＥ２  ゲート電極、ＩＩ１  層間絶縁膜、ＩＩＳ１  第１の絶縁層、ＩＩＳ２  第２の絶縁層、ＩＩＳ３  第３の絶縁層、ＮＦ  シリコン窒化膜、ＰＤ  パッド領域、ＰＨＲ  フォトレジスト、ＰＳ  多結晶シリコン層、ＰＷＬ  ｐ型ウェル領域、ＳＣ  ストレージノードコンタクト、ＳＩ  絶縁層、ＳＵＢ  半導体基板、Ｔ１，Ｔ２  ドライバトランジスタ、Ｔ３，Ｔ４  負荷トランジスタ、Ｔ５，Ｔ６  アクセストランジスタ、ＴＧ  ＭＯＳトランジスタ、ＶＩＤ  ボイド、ＷＡＬ  壁面、ＷＬ  ワード線、ＷＳ  タングステンシリサイド層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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