(57)【要約】【課題】抵抗変化素子の微細化に伴い、ＣＭＰやエッチングによる抵抗変化膜への影響を抑えるのが難しくなってきた。【解決手段】絶縁膜と、前記絶縁膜に囲まれた第１部分、及び、前記第１部分から前記絶縁膜の上面よりも上方に突出した柱状の第２部分を含む下部電極と、前記下部電極を含む前記絶縁膜の所定の領域を覆うとともに前記下部電極の前記第２部分における少なくとも上面と電気的に接続される抵抗変化膜と、前記抵抗変化膜を覆うとともに前記抵抗変化膜と電気的に接続される上部電極と、を備える。【選択図】図２
2015082545.tif 000002
【特許請求の範囲】
【請求項１】
絶縁膜と、
前記絶縁膜に囲まれた第１部分、及び、前記第１部分から前記絶縁膜の上面よりも上方に突出した柱状の第２部分を含む下部電極と、
前記下部電極を含む前記絶縁膜の所定の領域を覆うとともに前記下部電極の前記第２部分における少なくとも上面と電気的に接続される抵抗変化膜と、
前記抵抗変化膜を覆うとともに前記抵抗変化膜と電気的に接続される上部電極と、
を備えることを特徴とする抵抗変化素子。
【請求項２】
前記下部電極の前記第２部分の側壁面を覆うサイドウォール絶縁膜を備え、
前記抵抗変化膜は、前記下部電極及び前記サイドウォール絶縁膜を含む前記絶縁膜の前記所定の領域を覆うことを特徴とする請求項１記載の抵抗変化素子。
【請求項３】
前記抵抗変化膜は、前記下部電極の前記第２部分における側壁面とも電気的に接続されることを特徴とする請求項１記載の抵抗変化素子。
【請求項４】
前記絶縁膜は、前記所定の領域に溝部を有し、
前記抵抗変化膜は、前記溝部内にて前記下部電極を含む前記絶縁膜を覆うことを特徴とする請求項１記載の抵抗変化素子。
【請求項５】
前記下部電極は、略円柱状に形成されており、
前記第２部分の高さは、前記下部電極の直径よりも大きいことを特徴とする請求項１乃至４のいずれか一に記載の抵抗変化素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化素子に関する。
【背景技術】
【０００２】
自身に電圧を印加する（電流を流す）ことに応じて自身の抵抗値を変化させる抵抗変化素子が知られている。抵抗変化素子は、電圧の印加によって抵抗値が可逆的に変化する性質を有し、抵抗値に対応したデータを不揮発的に記憶することが可能であることから、不揮発性半導体記憶装置（例えば、ＲｅＲＡＭ；Resistance Random Access Memory）において用いられている。
【０００３】
抵抗変化素子は、一般的に、下部電極／抵抗変化膜／上部電極が積層したＭＩＭ（Metal-Insulator-Metal）構造となっており、下部電極上に抵抗変化膜（抵抗変化材料）を形成し、当該抵抗変化膜上に上部電極を形成することによって製造される。抵抗変化膜は、例えば、下部電極上に抵抗変化膜を堆積した後、ＣＭＰ（Chemical Mechanical Polishing；化学機械研磨）により抵抗変化材料の上面を平滑化したり（例えば、特許文献１参照）、エッチングすることによって形成される。抵抗変化膜をＣＭＰやエッチングにより加工すると、抵抗変化膜の加工面付近が劣化し、抵抗変化素子が理想的な抵抗値にならない、抵抗変化膜のダメージのバラつきにより素子間の特性がバラつく等、動作が不安定であり、信頼性に乏しいという問題を有していた。このことから、特許文献２では、コンタクトホール内の下部電極上に抵抗変化膜及び上部電極を形成し、抵抗変化膜及び上部電極をＣＭＰする際に抵抗変化膜をできるだけ表面に晒さないようにすることで、抵抗変化膜に劣化のない抵抗変化素子を得ることを実現している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−１２８４６８号公報
【特許文献２】国際公開第２００７／１０２３４１号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下の分析は、本願発明者により与えられる。
【０００６】
しかしながら、抵抗変化素子の微細化に伴い、抵抗変化素子において抵抗変化領域として機能する部分の面積が縮小しており、ＣＭＰやエッチングを行う際に抵抗変化膜をできるだけ表面に晒さないようにする技術だけでは、ＣＭＰやエッチングによる抵抗変化膜への影響を抑えるのが難しくなってきた。
【課題を解決するための手段】
【０００７】
本発明の一視点においては、抵抗変化素子において、絶縁膜と、前記絶縁膜に囲まれた第１部分、及び、前記第１部分から前記絶縁膜の上面よりも上方に突出した柱状の第２部分を含む下部電極と、前記下部電極を含む前記絶縁膜の所定の領域を覆うとともに前記下部電極の前記第２部分における少なくとも上面と電気的に接続される抵抗変化膜と、前記抵抗変化膜を覆うとともに前記抵抗変化膜と電気的に接続される上部電極と、を備えることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、抵抗変化素子の抵抗変化部分とＣＭＰやエッチングされる部分との距離を遠く離すことができ、ＣＭＰやエッチングによる抵抗変化膜への影響を抑えることができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態１に係る抵抗変化素子の構成を模式的に示した平面図である。
【図２】本発明の実施形態１に係る抵抗変化素子の構成を模式的に示した図１のＸ−Ｘ´間及びＹ−Ｙ´間の断面図である。
【図３】本発明の実施形態１に係る抵抗変化素子を含むメモリセルを備えた半導体記憶装置の回路構成の一例を模式的に示したブロック図である。
【図４】本発明の実施形態１に係る抵抗変化素子を含むメモリセルを備えた半導体記憶装置におけるメモリセルアレイの構成の一例を模式的に示した回路図である。
【図５】本発明の実施形態１に係る抵抗変化素子の製造方法を模式的に示した図１のＸ−Ｘ´間に相当する工程断面図である。
【図６】本発明の実施形態１に係る抵抗変化素子の製造方法を模式的に示した図５に続く工程断面図である。
【図７】本発明の実施形態２に係る抵抗変化素子の構成を模式的に示した平面図である。
【図８】本発明の実施形態２に係る抵抗変化素子の構成を模式的に示した図７のＸ−Ｘ´間及びＹ−Ｙ´間の断面図である。
【図９】本発明の実施形態２に係る抵抗変化素子の製造方法を模式的に示した図７のＸ−Ｘ´間に相当する工程断面図である。
【図１０】比較例に係る抵抗変化素子の構成を模式的に示した平面図である。
【図１１】比較例に係る抵抗変化素子の構成を模式的に示した図１０のＸ−Ｘ´間及びＹ−Ｙ´間の断面図である。
【図１２】比較例に係る抵抗変化素子をＴＥＧで試作したＴＥＭ像である。
【図１３】比較例に係る抵抗変化素子における図１２の抵抗変化膜（ＨｆＯｘ）の位置８〜１４におけるＥＤＸによるＨｆ及びＯの原子組成百分率、並びに、含有量比（Ｏ／Ｈｆ）を表した表である。
【図１４】比較例に係る抵抗変化素子の下部電極の径、及び、線幅（抵抗変化膜及び上部電極の線幅）、並びに、フォーミング電圧の関係を示した図である。
【図１５】比較例に係る抵抗変化素子の下部電極の径、及び、フォーミング電圧の関係を示した図である。
【図１６】本発明の実施形態３に係る抵抗変化素子の構成を模式的に示した平面図である。
【図１７】本発明の実施形態３に係る抵抗変化素子の構成を模式的に示した図１６のＸ−Ｘ´間及びＹ−Ｙ´間の断面図である。
【図１８】本発明の実施形態３に係る抵抗変化素子の製造方法を模式的に示した図１６のＸ−Ｘ´間に相当する工程断面図である。
【図１９】本発明の実施形態３に係る抵抗変化素子の製造方法を模式的に示した図１８に続く工程断面図である。
【発明を実施するための形態】
【００１０】
［実施形態１］
本発明の実施形態１に係る抵抗変化素子について図面を用いて説明する。図３は、本発明の実施形態１に係る抵抗変化素子を含むメモリセルを備えた半導体記憶装置の回路構成の一例を模式的に示したブロック図である。
【００１１】
半導体記憶装置１は、メモリ回路を備えた半導体チップである。半導体記憶装置１は、メモリ回路として、複数のＢａｎｋ０〜１に区分されたメモリセルアレイ３０、各Ｂａｎｋ０〜１に付随するロウデコーダ３１、センスアンプ３２、ライトアンプ３３、判定レジスタ３４、データレジスタ３５、及び、カラムデコーダ３６を有する。また、半導体記憶装置１は、メモリ回路の周辺に形成される周辺回路を有する。半導体記憶装置１は、周辺回路として、ロウアドレスバッファ３７と、アレイコントロール回路３８と、フェーズカウンタ３９と、制御ロジック回路４０と、コマンドレジスタ４１と、ステータスレジスタ４２と、コマンドディテクタ４３と、Ｉ／Ｏコントロール回路４４と、カラムアドレスバッファ４５と、アドレスレジスタ４６と、トランジスタ４７と、を有する。なお、図３の例では、２個のＢａｎｋ０〜１が設けられているが、Ｂａｎｋ数は特に制約されない。また、図示していないが、半導体記憶装置１には、外部から外部電源電圧ＶＤＤ及びＶＳＳが供給される。
【００１２】
メモリセルアレイ３０は、複数のメモリセルＭＣが行方向及び列方向に配列して設けられた回路である。メモリセルアレイ３０には、一方向に延在しかつ他方向（一方向の直角の方向）に並んだ複数のワード線ＷＬと、他方向に延在しかつ一方向に並んだ複数のビット線ＢＬと、ワード線ＷＬ及びビット線ＢＬの各交点の近傍に設けられた複数のメモリセルＭＣと、を有する。ワード線ＷＬは、ロウデコーダ３１に電気的に接続されている。各ビット線ＢＬは、センスアンプに電気的に接続されている。メモリセルアレイ３０及びメモリセルＭＣの詳細については、後述する。
【００１３】
ロウデコーダ３１は、アレイコントロール回路３８及びロウアドレスバッファ３７からの信号に基づいて、対応するワード線ＷＬを活性化して、ワード線ＷＬを介してメモリセルアレイ３０におけるロウ（行）アドレスを選択する回路である。
【００１４】
センスアンプ３２は、アレイコントロール回路３８からの信号に基づいて、メモリセルアレイ３０からワード線ＷＬを介して読み出されたデータの電位を増幅する回路である。センスアンプ３２は、電位増幅されたデータをデータレジスタ３５及び判定レジスタ３４に向けて出力する。
【００１５】
ライトアンプ３３は、アレイコントロール回路３８からの信号に基づいて、データレジスタ３５からのデータの電位を増幅する回路である。ライトアンプ３３は、電位増幅されたデータを、選択されたビット線ＢＬを介してメモリセルアレイ３０及び判定レジスタ３４に向けて出力する。
【００１６】
判定レジスタ３４は、アレイコントロール回路３８からの信号に基づいて、ライトアンプ３３における書き込みデータと、センスアンプ３２における読み出しデータと、を比較することによりパスかフェイルかを判定（ベリファイ動作）するレジスタである。判定レジスタ３４がフェイルを検出した場合、メモリセルアレイ３０への再書き込みが行われ、全てのセルがパスするまで、再書き込み、読み出しのループが繰り返される。
【００１７】
データレジスタ３５は、データを保持するレジスタである。データレジスタ３５は、Ｉ／Ｏコントロール回路４４との間でデータのやり取りをする。データレジスタ３５は、Ｉ／Ｏコントロール回路４４又はセンスアンプ３２からのデータを保持する。データレジスタ３５は、書き込み時に、アレイコントロール回路３８からの信号に基づいて、保持されたデータをライトアンプ３３に向けて出力する。データレジスタ３５は、読み出し時に、アレイコントロール回路３８からの信号に基づいて、保持されたデータをＩ／Ｏコントロール回路４４に向けて出力する。
【００１８】
カラムデコーダ３６は、アレイコントロール回路３８及びカラムアドレスバッファ４５からの各信号に基づいて、ビット線ＢＬを介してメモリセルアレイ３０におけるカラム（列）アドレスを選択する回路である。
【００１９】
ロウアドレスバッファ３７は、アドレスレジスタ４６からのアドレスのうちロウアドレスを保持するバッファである。ロウアドレスバッファ３７は、保持されたロウアドレスをロウデコーダ３１に向けて出力する。
【００２０】
アレイコントロール回路３８は、制御ロジック回路４０及びフェーズカウンタ３９からの信号に基づいて、ロウデコーダ３１、センスアンプ３２、ライトアンプ３３、判定レジスタ３４、データレジスタ３５、及び、カラムデコーダ３６のそれぞれの動作を制御する回路である。アレイコントロール回路３８は、ロウデコーダ３１にワード線選択信号を供給し、カラムデコーダ３６にビット線選択信号を供給し、センスアンプ３２、ライトアンプ３３、判定レジスタ３４、及び、データレジスタ３５に対しての各種制御信号を供給する。
【００２１】
フェーズカウンタ３９は、アレイコントロール回路３８におけるアクセス対象のフェーズを制御するためのカウンタである。
【００２２】
制御ロジック回路４０は、各種制御信号を周辺回路に向けて出力するロジック回路である。制御ロジック回路４０は、コマンドディテクタ４３及びコマンドレジスタ４１からの信号に基づいて、各種制御信号をアレイコントロール回路３８、ステータスレジスタ４２、及び、トランジスタ４７に向けて出力する。制御ロジック回路４０は、アレイコントロール回路３８との間で信号のやり取りを行なう。
【００２３】
コマンドレジスタ４１は、Ｉ／Ｏコントロール回路４４からのコマンドを保持するレジスタである。コマンドレジスタ４１は、保持されたコマンドを制御ロジック回路４０に向けて出力する。
【００２４】
ステータスレジスタ４２は、制御ロジック回路４０からのステータス信号を保持するレジスタである。ステータスレジスタ４２は、保持されたステータス信号をＩ／Ｏコントロール回路４４に向けて出力する。ここで、ステータス信号は、書き込みのパス、フェイル等の状態を示す情報である。
【００２５】
コマンドディテクタ４３は、コマンド（チップイネーブル／ＣＥ、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブルＡＬＥ、ライトイネーブル／ＷＥ、リードイネーブル／ＲＥ、／ＷＰ）が入力される回路である。コマンドディテクタ４３は、入力されたコマンドを制御ロジック回路４０及びＩ／Ｏコントロール回路４４に向けて出力する。
【００２６】
ここで、／ＣＥは、デバイス選択信号であり、例えば、リード状態でＨｉｇｈとするとスタンバイモードとなる。
【００２７】
また、ＣＬＥは、コマンドをデバイス内部のコマンドレジスタ４１への取り込みをコントロールするための信号である。／ＷＥの立ち上がり時及び立ち下り時にＣＬＥをＨｉｇｈとすることにより、Ｉ／Ｏ端子（Ｉ／Ｏ１〜Ｉ／Ｏ８）上のデータがコマンドとしてコマンドレジスタ４１に取り込まれる。
【００２８】
また、ＡＬＥは、アドレス、データをデバイス内部のアドレスレジスタ４６、データレジスタ３５への取り込みをコントロールするための信号である。／ＷＥの立ち上がり時及び立ち下り時にＡＬＥをＨｉｇｈとすることにより、Ｉ／Ｏ端子（Ｉ／Ｏ１〜Ｉ／Ｏ８）上のデータがアドレスデータとしてアドレスレジスタ４６に取り込まれる。また、ＡＬＥをＬｏｗとすることによりＩ／Ｏ端子（Ｉ／Ｏ１〜Ｉ／Ｏ８）上のデータが入力データとしてデータレジスタ３５に取り込まれる。
【００２９】
また、／ＷＥは、ＩＯ端子（Ｉ／Ｏ１〜Ｉ／Ｏ８）からのデータをデバイス内部に取り込むための書き込み信号である。
【００３０】
また、／ＲＥは、データを出力（シリアル出力）させる信号である。
【００３１】
また、／ＷＰは、書き込み、消去動作を禁止しデータを保護するための制御信号である。通常、／ＷＰ＝Ｈｉｇｈとし、電源投入遮断時等に、／ＷＰ＝Ｌｏｗとする。
【００３２】
Ｉ／Ｏコントロール回路４４は、コマンド、アドレス、及び、データの入出力を制御する回路である。Ｉ／Ｏコントロール回路４４は、外部に対してＩ／Ｏ端子（Ｉ／Ｏ１〜Ｉ／Ｏ８）を介してコマンド、アドレス、及び、データのやり取りを行なう。Ｉ／Ｏコントロール回路４４は、入力されたコマンドをコマンドレジスタ４１に向けて出力する。Ｉ／Ｏコントロール回路４４は、入力されたアドレスをアドレスレジスタ４６に向けて出力する。Ｉ／Ｏコントロール回路４４は、データレジスタ３５との間でデータのやり取りを行なう。Ｉ／Ｏコントロール回路４４は、コマンドディテクタ４３及びステータスレジスタ４２からの信号に基づいて、コマンド、アドレス、及び、データの入出力を制御する。
【００３３】
ここで、Ｉ／Ｏ１〜８は、アドレス、コマンド、データを入出力する端子（ポート）である。
【００３４】
カラムアドレスバッファ４５は、アドレスレジスタ４６からのアドレスのうちカラムアドレスを保持するバッファである。カラムアドレスバッファ４５は、保持されたカラムアドレスをカラムデコーダ３６に向けて出力する。
【００３５】
アドレスレジスタ４６は、Ｉ／Ｏコントロール回路４４からのアドレスを保持するレジスタである。アドレスレジスタ４６は、保持されたアドレスのうちロウアドレスをロウアドレスバッファ３７に向けて出力する。アドレスレジスタ４６は、保持されたアドレスのうちカラムアドレスをカラムアドレスバッファ４５に向けて出力する。
【００３６】
トランジスタ４７は、オープンドレイン構成のｎＭＯＳトランジスタである。トランジスタ４７のゲートは制御ロジック回路４０に接続されている。トランジスタ４７のソースは、グランドに接続されている。トランジスタ４７のドレインは、内部状態通知信号ＲＹ／ＢＹの出力端子と接続されている。トランジスタ４７のゲートは、プログラム・消去・リード動作時等の動作実行中、Ｈｉｇｈ電位とされる。トランジスタ４７のゲートは、ターンオン（導通）し、ＲＹ／ＢＹ＝Ｌｏｗ（Ｂｕｓｙ）となり、動作が完了すると、Ｌｏｗ電位とされ、ＲＹ／ＢＹが電源電位にプルアップされ、ＲＹ／ＢＹ＝Ｈｉｇｈ（Ｒｅａｄｙ）となる。
【００３７】
ここで、ＲＹ／ＢＹは、デバイスの内部状態を外部に通知するための信号である。
【００３８】
図４は、本発明の実施形態１に係る抵抗変化素子を含むメモリセルを備えた半導体記憶装置におけるメモリセルアレイの構成の一例を模式的に示した回路図である。
【００３９】
メモリセルアレイ（図３の３０）は、一方向に延在しかつ他方向（一方向の直角の方向）に並んだ複数のワード線（図３のＷＬ、図４のＷＬ０〜ＷＬ５）と、他方向に延在しかつ一方向に並んだ複数のビット線（図３のＢＬ、図４のＢＬ０〜ＢＬ２）と、ワード線及びビット線の各交点の近傍に設けられた複数のメモリセルＭＣと、を有する。ワード線ＷＬ０〜ＷＬ５は、ロウデコーダ（図３の３１）によって制御される。ビット線ＢＬ０〜ＢＬ２は、カラムデコーダ（図３の３６）によって制御される。メモリセルＭＣは、１つのＭＯＳトランジスタ２を有し、ＭＯＳトランジスタ２のソースが共通ソース線（図示せず）を介してグランドに電気的に接続され、ＭＯＳトランジスタ２のゲートが対応するワード線ＷＬ０〜ＷＬ５に電気的に接続され、ＭＯＳトランジスタ２のドレインが抵抗変化素子３を介して対応するビット線ＢＬ０〜ＢＬ２に電気的に接続されている。
【００４０】
図１は、本発明の実施形態１に係る抵抗変化素子の構成を模式的に示した平面図である。図２は、本発明の実施形態１に係る抵抗変化素子の構成を模式的に示した図１のＸ−Ｘ´間及びＹ−Ｙ´間の断面図である。
【００４１】
抵抗変化素子３は、自身に電圧を印加する（電流を流す）ことに応じて自身の抵抗値を変化させることが可能な記憶素子である。抵抗変化素子３は、下部電極１１／抵抗変化膜１３／上部電極１４が積層したＭＩＭ（Metal-Insulator-Metal）構造となっている。抵抗変化素子３は、選択素子となるＭＯＳトランジスタ（図４の２）と電気的に接続された記録素子である。抵抗変化素子３は、ＭＯＳトランジスタ（図４の２）が形成された層の上に形成される。ＭＯＳトランジスタ（図４の２）が形成された層の上には、層間絶縁膜１０が形成されている。層間絶縁膜１０（例えば、シリコン酸化膜；層間絶縁膜１０の下層に他の層間絶縁膜がある場合には当該他の層間絶縁膜を含む）には、ＭＯＳトランジスタ（図４の２）のソースとなる拡散領域（図示せず）に通ずるコンタクトホール１０ａが形成されており、コンタクトホール１０ａには拡散領域（図示せず）と電気的に接続されるコンタクトプラグとなる下部電極１１（例えば、ＴｉＮ）の第１部分１１ａが埋め込まれている。下部電極１１は、第１部分１１ａから上方に突出（又は延在）した柱状の第２部分１１ｂを有する。第２部分１１ｂは、層間絶縁膜１０の上面よりも高く突出（又は延在）している。下部電極１１の第２部分１１ｂの側壁面は、サイドウォール絶縁膜１２（例えば、シリコン窒化膜）で覆われている。なお、下部電極１１の第２部分１１ｂの上面は、サイドウォール絶縁膜１２で覆われていない。
【００４２】
下部電極１１（第２部分１１ｂ）及びサイドウォール絶縁膜１２を含む層間絶縁膜１０上の所定の位置には、下から順に抵抗変化膜１３（例えば、下層ＡｌＯｘ／上層ＨｆＯｘの積層体）、上部電極１４（例えば、Ｔａ）、配線層１５（例えば、タングステン、銅等）がこの順に積層している。抵抗変化膜１３は、下部電極１１の第２部分１１ｂの上面と電気的に接続されている。下部電極１１、抵抗変化膜１３、及び上部電極１４は、抵抗変化素子３となる。配線層１５は、ビット線（図３のＢＬ、図４のＢＬ０〜ＢＬ２）となり、カラムデコーダ（図３の３６）と電気的に接続される。抵抗変化膜１３及び上部電極１４は、ビット線となる配線層１５と同様に、ライン状に形成されている。抵抗変化膜１３及び上部電極１４並びに配線層１５の積層体の端面１７は、下部電極１１の側壁面から水平方向に離れており、層間絶縁膜１０上に配される。抵抗変化膜１３及び上部電極１４並びに配線層１５の積層体を含む層間絶縁膜１０上には、カバー絶縁膜１６（例えば、シリコン酸化膜）が形成されている。
【００４３】
ここで、抵抗変化素子３に関し、下部電極１１の上には金属酸化物よりなる抵抗変化膜１３を形成するので、下部電極１１には、耐酸化性電極材料が用いられ、例えば、半導体装置の製造でよく用いられる導電性のＴｉＮを用いることができる。下部電極１１は、略円柱状に形成されており、層間絶縁膜１０のコンタクトホール１０ａに埋め込まれた第１の部分１１ａと、第１の部分１１ａから層間絶縁膜１０の上面よりも上に突出した第２の部分１１ｂと、を有する。下部電極１１の第２の部分１１ｂの高さ（層間絶縁膜１０の上面から第２の部分１１ｂの上面までの長さ）は、下部電極１１の直径よりも大きい。下部電極１１の第２部分１１ｂと抵抗変化膜１３とが電気的に接続する部分から抵抗変化膜１３の端面１７までの最短経路距離は、５０ｎｍ以上であることが好ましい。
【００４４】
また、抵抗変化膜１３は、下部電極１１と上部電極１４との間に配される。抵抗変化膜１３は、下部電極１１の上面と上部電極１４の下面のそれぞれと電気的に接続されている。なお、抵抗変化膜１３と下部電極１１の上面との間には、酸素バリア層等の介在層（図示せず）が存在してもよい。また、抵抗変化膜１３と上部電極１４の下面との間には、抵抗変化膜１３よりも抵抗値が低い低抵抗層（図示せず）が存在してもよい。抵抗変化膜１３と下部電極１１の第２部分１１ｂの側壁面との間には、サイドウォール絶縁膜１２が存在する。抵抗変化膜１３は、酸素及び金属を含む材料が用いられ、例えば、ＨｆＯ２、Ｔａ２Ｏ５、Ａｌ２Ｏ３等の金属酸化物を用いることができ、それらの積層体を用いてもよい。抵抗変化膜１３の膜厚は、１ｎｍ以上かつ１０ｎｍ以下であり、好ましくは２ｎｍ以上かつ３ｎｍ以下である。１０ｎｍを超えるとフォーミング電圧が高すぎ、１ｎｍ未満では抵抗率一定の組成範囲から外れやすくなる。なお、抵抗変化膜１３が下層ＡｌＯｘ／上層ＨｆＯｘの場合、ＡｌＯｘ及びＨｆＯｘのそれぞれの膜厚を０．５〜５ｎｍとすることができる。
【００４５】
さらに、上部電極１４には、例えば、ＴｉＮ、Ｔｉ、Ｔａ等の金属や、上層ＴｉＮ／中層Ｔｉ／下層Ｔａの積層体を用いることができる。上部電極１４の膜厚は、１５ｎｍ以上かつ２５ｎｍ以下とすることができる。
【００４６】
また、抵抗変化素子３の動作については、上部電極１４を基準にし下部電極１１が負電圧となるように電圧を印加すると、高抵抗状態から低抵抗状態に遷移（セット）し、上部電極１４を基準にし下部電極１１が正電圧となるように電圧を印加すると、低抵抗状態から高抵抗状態に遷移（リセット）する。なお、抵抗変化素子３に使用される抵抗変化膜１３は絶縁膜であるため、抵抗変化素子３では、はじめにフォーミングと呼ばれる電圧（フォーミング電圧）による絶縁破壊を行う。
【００４７】
次に、本発明の実施形態１に係る抵抗変化素子の製造方法について、図面を用いて説明する。図５は、本発明の実施形態１に係る抵抗変化素子の製造方法を模式的に示した図１のＸ−Ｘ´間に相当する工程断面図である。図６は、本発明の実施形態１に係る抵抗変化素子の製造方法を模式的に示した図５に続く工程断面図である。
【００４８】
まず、ＭＯＳトランジスタ（図４の２）が形成された層（図示せず）の上に層間絶縁膜１０を成膜し、その後、リソグラフィ技術及びエッチング技術を用いて、層間絶縁膜１０（層間絶縁膜１０の下層に他の層間絶縁膜がある場合には当該他の層間絶縁膜を含む）においてＭＯＳトランジスタ（図４の２）のソースとなる拡散領域（図示せず）に通ずるコンタクトホール１０ａを形成する（ステップＡ１；図５（Ａ）参照）。
【００４９】
次に、コンタクトホール１０ａ内に下部電極１１を形成する（ステップＡ２；図５（Ｂ）参照）。ここで、下部電極１１は、例えば、コンタクトホール１０ａを含む層間絶縁膜１０上にＴｉＮ膜を成膜し、その後、ＣＭＰ（Chemical Mechanical Polishing；化学機械研磨）により層間絶縁膜１０の上面が露出するまで当該ＴｉＮ膜を削除し平坦化することにより形成することができる。
【００５０】
次に、エッチバックにより層間絶縁膜１０を選択的に除去することで、下部電極１１の第２部分１１ｂの側壁面を露出させる（ステップＡ３；図５（Ｃ）参照）。
【００５１】
次に、下部電極１１の第２部分１１ｂの側壁面上にサイドウォール絶縁膜１２を形成する（ステップＡ４；図６（Ａ）参照）。ここで、サイドウォール絶縁膜１２は、例えば、下部電極１１の第２部分１１ｂを含む層間絶縁膜１０上にシリコン窒化膜を成膜し、その後、エッチバックにより層間絶縁膜１０及び下部電極１１の第２部分１１ｂの上面が露出するまで当該シリコン窒化膜を選択的に除去することにより形成することができる。
【００５２】
次に、下部電極１１の第２部分１１ｂ、及び、サイドウォール絶縁膜１２を含む層間絶縁膜１０上に抵抗変化膜１３、上部電極１４、配線層１５をこの順に成膜する（ステップＡ５；図６（Ｂ）参照）。ここで、抵抗変化膜１３は、例えば、ＨｆＯ２ターゲットに対してＡｒスパッタガスのみを用いることで、酸素欠損のある酸化ハフニウムＨｆＯｘを作製することができる。また、上部電極１４は、例えば、ＴａターゲットをＤＣ（Direct Current）スパッタリングにより成膜することができる。さらに、配線層１５は、例えば、ＣＶＤ（Chemical Vapor Deposition；化学気相成長）によりタングステン膜を成膜し、その後、ＣＭＰにより当該タングステン膜を平坦化することにより形成することができる。
【００５３】
次に、リソグラフィ技術及びエッチング技術により、所定の位置の抵抗変化膜１３、上部電極１４、配線層１５を除去する（ステップＡ６；図６（Ｃ）参照）。これにより、抵抗変化膜１３、上部電極１４、配線層１５の積層体の端面１７が形成される。
【００５４】
最後に、抵抗変化膜１３、上部電極１４、配線層１５を含む層間絶縁膜１０上にカバー絶縁膜１６を形成する（ステップＡ７；図２参照）。ここで、カバー絶縁膜１６は、例えば、ＣＶＤによりシリコン酸化膜を成膜し、その後、ＣＭＰにより当該シリコン酸化膜を平坦化することにより形成することができる。
【００５５】
実施形態１によれば、抵抗変化素子３（上部電極１４／抵抗変化膜１３／下部電極１１）の抵抗変化部分とエッチングされる部分（端面１７）との距離を遠く離すことができる。この距離を大きくとることで、エッチング時のダメージと抵抗変化膜１３の端面１７での酸化が抵抗変化素子３のフォーミングやスイッチングに与える影響を少なくすることができる。実際のフォーミングやスイッチングは抵抗変化膜１３のダメージや端面酸化が起きていない部分で生じるためである。
【００５６】
また、実施形態１によれば、下部電極１１を層間絶縁膜１０の上面よりも高く突出させ、サイドウォール絶縁膜１２により下部電極１１の第２部分１１ｂの側壁面を抵抗変化膜１３から離すことで、第２部分１１ｂにおいてフィラメントが形成されることを防止し、第２部分１１ｂの上面においてフィラメントが形成されるように誘導することができる。複数の抵抗変化素子３の各々が下部電極１１の第２部分１１ｂの上面にフィラメントが形成されることで、抵抗変化素子３間での特性のバラつきを抑えることができる。
【００５７】
［実施形態２］
本発明の実施形態２に係る抵抗変化素子について、図面を用いて説明する。図７は、本発明の実施形態２に係る抵抗変化素子の構成を模式的に示した平面図である。図８は、本発明の実施形態２に係る抵抗変化素子の構成を模式的に示した図７のＸ−Ｘ´間及びＹ−Ｙ´間の断面図である。
【００５８】
実施形態２は、実施形態１の変形例であり、実施形態１の構成におけるサイドウォール絶縁膜（図４の１２）を用いるのをやめ、抵抗変化膜１３が下部電極１１の第２部分１１ｂの上面だけでなく側壁面とも接合するようにしたものである。つまり、下部電極１１の第２部分１１ｂの側壁面上にも抵抗変化膜１３、上部電極１４を形成し、下部電極１１の第２部分１１ｂの側壁面の部分もＭＩＭ構造とし、下部電極１１の第２部分１１ｂの側壁面も抵抗変化素子３の下部電極として活用したものである。下部電極１１の第２部分１１ｂの側壁面上の抵抗変化膜１３及び上部電極１４を残し、抵抗変化素子３において抵抗変化する部分とパターニングした部分（端面１７）との距離を離している。抵抗変化膜１３及び上部電極１４を、ビット線（図３のＢＬ、図４のＢＬ０〜ＢＬ２に相当）となる配線層１５と同様に、ライン状に形成した構造となっている。その他の構成及び動作は、実施形態１と同様である。
【００５９】
次に、本発明の実施形態２に係る抵抗変化素子の製造方法について、図面を用いて説明する。図９は、本発明の実施形態２に係る抵抗変化素子の製造方法を模式的に示した図７のＸ−Ｘ´間に相当する工程断面図である。
【００６０】
まず、実施形態１のステップＡ１〜ステップＡ３と同様な工程により、図５（Ｃ）のように、層間絶縁膜１０のコンタクトホール１０ａに下部電極１１の第１部分１１ａが埋め込まれ、かつ、下部電極１１の第２部分１１ｂが層間絶縁膜１０の上面よりも突出したものを作成する（ステップＢ１）。ステップＢ１でも、下部電極１１の第２部分１１ｂの周囲の層間絶縁膜１０をエッチバックして、下部電極１１の第２部分１１ｂの側壁面を露出させている。
【００６１】
次に、下部電極１１の第２部分１１ｂを含む層間絶縁膜１０上に抵抗変化膜１３、上部電極１４、配線層１５をこの順に成膜する（ステップＢ２；図９（Ａ）参照）。
【００６２】
次に、リソグラフィ技術及びエッチング技術により、所定の位置の抵抗変化膜１３、上部電極１４、配線層１５を除去する（ステップＢ３；図９（Ｂ）参照）。これにより、抵抗変化膜１３、上部電極１４、配線層１５の積層体の端面１７が形成される。
【００６３】
最後に、抵抗変化膜１３、上部電極１４、配線層１５を含む層間絶縁膜１０上にカバー絶縁膜１６を形成する（ステップＢ４；図８参照）。
【００６４】
実施形態２に係る抵抗変化素子は以上の通りであるが、本発明者らは、実施形態２に係る抵抗変化素子を発明するにあたって、以下のような各種の実験を行い、以下のような知見を得るに至った。
【００６５】
まず、抵抗変化素子における抵抗変化膜の端面付近の劣化について、比較例を用いて説明する。図１０は、比較例に係る抵抗変化素子の構成を模式的に示した平面図である。図１１は、比較例に係る抵抗変化素子の構成を模式的に示した図１０のＸ−Ｘ´間及びＹ−Ｙ´間の断面図である。図１２は、比較例に係る抵抗変化素子をＴＥＧで試作したＴＥＧ像である。図１３は、比較例に係る抵抗変化素子における図１２の抵抗変化膜（ＨｆＯｘ）の位置８〜１４におけるＥＤＸによるＨｆ及びＯの原子組成百分率、並びに、含有量比（Ｏ／Ｈｆ）を表した表である。
【００６６】
比較例に係る抵抗変化素子３は、下部電極１１を層間絶縁膜１０の上面から突出させずに、下部電極１１の上面と抵抗変化膜１３とを接合させたものである（図１０、図１１参照）。比較例に係る抵抗変化素子３の抵抗変化膜１３及び上部電極１４は、平坦になっている。その他の構成は、実施形態２と同様である。
【００６７】
抵抗変化素子の抵抗変化膜の端面（エッチング加工面）付近の劣化を調べるために、図１２のＴＥＭ（Transmission Electron Microscope；透過型電子顕微鏡）像のように、比較例に係る抵抗変化素子をＴＥＧ（Test Element Group）で試作し、ＥＤＸ（Energy Dispersive X-ray spectrometer；エネルギー分散型Ｘ線分光法）により抵抗変化膜（ＨｆＯｘ）の端面から各位置（位置８〜１４）の金属成分（Ｈｆ）及び酸素成分（Ｏ）の原子組成百分率、並びに、含有量比を調べた（図１３参照）。なお、図１２において、下部電極は直径６５ｎｍのＴｉＮであり、抵抗変化膜はＡｌＯｘ／ＨｆＯｘ（膜厚４．５ｎｍ；１．５ｎｍ／３ｎｍ）であり、上部電極はＴｉＮ／Ｔｉ／Ｔａ（膜厚１０５ｎｍ；ＴｉＮ／Ｔｉ／Ｔａ＝５０／５／５０ｎｍ）である。
【００６８】
抵抗変化膜（ＨｆＯｘ）内のＯの量を抵抗変化膜の端面から各位置（図１２の位置８〜１４）について分析すると、抵抗変化膜の端面から約３０ｎｍまでの間の位置（図１２の位置１３、位置１４の部分）ではＯの比率が高いことがわかった（図１３の網掛け部分参照）。抵抗変化膜の端面から５０ｎｍ付近の位置から内側（図１２の位置８〜位置１２の部分）では、Ｏの比率は元の抵抗変化膜の比率と合致する。つまり、エッチングによる抵抗変化膜のパターニングとカバー絶縁膜（シリコン酸化膜；図１１の１６に相当）を成膜するときに、抵抗変化膜の端面部分が酸化（端面酸化）してしまうことである。言い換えると、抵抗変化膜の端面から５０ｎｍほど内側に入ると端面酸化の影響を受けていない。
【００６９】
このことから、実施形態２に係る抵抗変化素子（図８の３）においては、下部電極（図８の１１）の第２の部分（図８の１１ｂ）の周囲の層間絶縁膜１０をエッチバックする量は５０ｎｍ程度行えば、下部電極（図８の１１）の第２の部分（図８の１１ｂ）と接合する抵抗変化膜（図８の１３）はエッチングダメージや端面酸化の影響を防ぐことができる。実施形態２に係る抵抗変化素子（図８の３）では、微細化を進めても、抵抗変化膜（図８の１３）の端面からの影響を受ける距離は極めて小さく、抵抗変化膜（図８の１３）の第２の部分（図８の１１ｂ）の高さ方向の距離が一定であるので、この構造は微細化やプロセスの影響を受けることなく、抵抗変化素子（図８の３）の動作を保つことができる。
【００７０】
なお、線幅４０ｎｍ以降の世代の抵抗変化素子では、ビット線の構成を維持しながらＢＥＯＬ（Back. End Of Line；配線工程）まで作製することが非常に困難となっている。線幅４０ｎｍ以降の世代ではビット線を線幅３８ｎｍでパターニングしているため、スイッチングする領域である下部電極／抵抗変化膜／上部電極の部分がエッチング時にできるダメージ層（抵抗変化素子のダメージを受けた層）の影響を受けやすい。
【００７１】
また、抵抗変化膜がスイッチング層（ＡｌＯｘ）／リザーバー層（ＨｆＯｘ）の２層構造となっている場合、カバー絶縁膜を成膜するまでに、メタルリッチなリザーバー層（ＨｆＯｘ）の側壁に自然酸化膜が形成されてしまい、ＢＥＯＬの熱を受けてスイッチング層（ＡｌＯｘ）とリザーバー層（ＨｆＯｘ）の酸素プロファイルを変化させてしまう。これは、フォーミングと呼ばれる抵抗変化素子の動作前に行う電圧（フォーミング電圧）による絶縁破壊を困難にさせている。抵抗変化膜の端面付近のダメージや酸素の侵入が、フォーミングに必要な電圧を上昇させてしまい、選択素子となるＭＯＳトランジスタのドレイン耐圧よりもフォーミング電圧が超えてしまうと、抵抗変化素子としての動作ができなくなる。これらの要因は、プロセスの改善やプロセスの引き置き時間の管理だけでは対策することが難しく、線幅４０ｎｍ以降の世代の抵抗変化素子を動作させるための大きな阻害要因となっている。
【００７２】
次に、抵抗変化素子における下部電極の径と抵抗変化膜及び上部電極の線幅とフォーミング電圧との関係について、比較例を用いて説明する。図１４は、比較例に係る抵抗変化素子の下部電極の径、及び、線幅（抵抗変化膜及び上部電極の線幅）、並びに、フォーミング電圧の関係を示した図である。
【００７３】
比較例に係る抵抗変化素子（図８参照）では、抵抗変化膜（図８の１３）の下部電極（図８の１１）に対する接触面は下部電極（図８の１１）の上面のみとなっており、抵抗が変化する領域として機能している面積は設計ルールの微細化に伴い縮小し、微細化に伴ってフォーミング電圧Ｖｆの上昇をもたらしている。そこで、抵抗変化素子における下部電極の径と抵抗変化膜及び上部電極の線幅とフォーミング電圧との関係を調べるために、比較例に係る抵抗変化素子をモデルに、下部電極が径６５ｎｍの抵抗変化素子、及び、下部電極が径５０ｎｍの抵抗変化素子、並びに、下部電極が径４０ｎｍの抵抗変化素子を可複数種類の線幅（抵抗変化膜及び上部電極の線幅）で試作して、フォーミング電圧Ｖｆを調べた（図１４参照）。なお、下部電極はＴｉＮであり、抵抗変化膜はＡｌＯｘ／ＨｆＯｘ（膜厚４．５ｎｍ；１．５ｎｍ／３ｎｍ）であり、上部電極はＴｉＮ／Ｔｉ／Ｔａ（膜厚１０５ｎｍ；ＴｉＮ／Ｔｉ／Ｔａ＝５０／５／５０ｎｍ）である。
【００７４】
抵抗変化素子の抵抗変化膜及び上部電極の線幅に伴うフォーミング電圧Ｖｆを測定したところ、図１４に示すとおり、下部電極が径６５ｎｍの抵抗変化素子では、線幅（抵抗変化膜及び上部電極の線幅）の縮小により徐々にフォーミング電圧Ｖｆが上昇する結果であった。また、下部電極が径５０ｎｍの抵抗変化素子では、線幅（抵抗変化膜及び上部電極の線幅）の縮小により、下部電極が径６５ｎｍの抵抗変化素子よりも急にフォーミング電圧Ｖｆが増加した。さらに、下部電極が径４０ｎｍの抵抗変化素子では、線幅（抵抗変化膜及び上部電極の線幅）の縮小により、下部電極が径５０ｎｍの抵抗変化素子よりも急にフォーミング電圧Ｖｆが増加した。
【００７５】
図１４の結果から、抵抗変化膜の線幅を長くすることによって、フォーミング電圧を小さく抑えることができることがわかる。これは、抵抗変化膜の線幅が長くなることによって、フィラメントが形成される箇所が抵抗変化膜の端面（加工面）から離れ、抵抗変化膜の端面から離れることで、酸素侵入によるダメージが回避されることによる酸素欠損濃度の安定が実現されるためと考えられる。一方、抵抗変化膜の幅が短いとフィラメントが形成される箇所への酸素の侵入により酸素欠損濃度が小さくなり、フォーミング電圧が高くなるものと考えられる。フォーミング電圧が大きくなれば、それを制御するためのＭＯＳトランジスタとして耐圧の大きいＭＯＳトランジスタが要求され、またフォーミング時に各抵抗変化膜内に形成される電流パスのバラつきも大きくなるため好ましくない。抵抗変化膜の線幅の長さを平面方向だけに広げれば、酸素侵入によるダメージは回避されるもののチップ面積が広がってしまうため微細化には適さない。そこで、実施形態２に係る抵抗変化素子（図８の３）では、層間絶縁膜（図８の１０）の上面よりも上方に突出した下部電極（図８の１１）の第２の部分（図８の１１ｂ）に抵抗変化膜（図８の１３）を被せることで微細化と共にフォーミング電圧の低減を実現している。
【００７６】
ここで、線幅（抵抗変化膜及び上部電極の線幅）の縮小によるフォーミング電圧Ｖｆの増加は、酸素欠損の増加による。線幅（抵抗変化膜及び上部電極の線幅）が大きいときは、その素子内に保有される酸素欠損が多い。この場合、ある一定の電界がかかったときに、たまたま酸素欠損が多く集中している箇所がフォーミングされる。
【００７７】
しかし、線幅（抵抗変化膜及び上部電極の線幅）が縮小されると、その素子内に保有する酸素欠損が減ってしまい、ある一定の電界がかかったときにフォーミングされる確率が減ってしまう。それを補うために大きいフォーミング電圧Ｖｆを印加する必要が生ずる。フォーミング電圧Ｖｆは選択素子となるＭＯＳトランジスタのドレイン耐圧より小さいことが求められるため、このフォーミング電圧Ｖｆの上昇、抵抗変化素子の微細化を妨げる大きな一因となっている。
【００７８】
次に、抵抗変化素子における下部電極の径とフォーミング電圧との関係について、比較例を用いて説明する。図１５は、比較例に係る抵抗変化素子の下部電極の径、及び、フォーミング電圧の関係を示した図である。
【００７９】
抵抗変化素子における下部電極の径とフォーミング電圧との関係を調べるために、比較例に係る抵抗変化素子をモデルに、下部電極の径が複数種類であり、かつ、抵抗変化膜及び上部電極の線幅が１５０ｎｍの抵抗変化素子で試作して、フォーミング電圧Ｖｆを調べた（図１５参照）。なお、下部電極はＴｉＮであり、抵抗変化膜はＡｌＯｘ／ＨｆＯｘ（膜厚４．５ｎｍ；１．５ｎｍ／３ｎｍ）であり、上部電極はＴｉＮ／Ｔｉ／Ｔａ（膜厚１０５ｎｍ；ＴｉＮ／Ｔｉ／Ｔａ＝５０／５／５０ｎｍ）である。
【００８０】
抵抗変化素子における下部電極の径に伴うフォーミング電圧Ｖｆを測定したところ、図１５に示すとおり、下部電極の径を大きくすることでフォーミング電圧を小さくすることができることがわかった。これは、酸素欠損濃度に関わらず、径が大きい方がフィラメントが形成可能なパスをカバーする期待値が大きくなるためと考えられる。実施形態２に係る抵抗変化素子（図８の３）においては、下部電極（図８の１１）の第２の部分（図８の１１ｂ）の上面だけでなく側壁面においてもフィラメントが形成されうるため、実施形態１と比して更なるフォーミング電圧の低減が期待される。特に、上記説明のような特性のバラつきが小さいときに有利である。
【００８１】
次に、抵抗変化素子における抵抗変化膜の膜厚とフォーミング電圧との関係について、比較例を用いて説明する。
【００８２】
抵抗変化素子における抵抗変化膜の膜厚とフォーミング電圧との関係を調べるために、比較例に係る抵抗変化素子をモデルに、抵抗変化膜の膜厚が複数種類であり、かつ、抵抗変化膜及び上部電極の線幅が１５０ｎｍの抵抗変化素子で試作して、フォーミング電圧を調べた。なお、下部電極はＴｉＮ（径５０ｎｍ）であり、抵抗変化膜はＡｌＯｘ／ＨｆＯｘであり、上部電極はＴｉＮ／Ｔｉ／Ｔａ（膜厚１０５ｎｍ；ＴｉＮ／Ｔｉ／Ｔａ＝５０／５／５０ｎｍ）である。
【００８３】
抵抗変化素子における抵抗変化膜の膜厚に伴うフォーミング電圧を測定したところ、ＡｌＯｘ膜厚１ｎｍかつＨｆＯｘ膜厚５ｎｍのときフォーミング電圧は２．３Ｖであり、ＡｌＯｘ膜厚１ｎｍかつＨｆＯｘ膜厚７ｎｍのときフォーミング電圧は２．３Ｖであり、ＡｌＯｘ膜厚１ｎｍかつＨｆＯｘ膜厚９ｎｍのときフォーミング電圧は２．２Ｖであった。このことから、抵抗変化膜の合計膜厚１０ｎｍでも所望のフォーミング電圧値を得ることができることが確認できた。ＡｌＯｘ膜厚については、０．５ｎｍ以上２ｎｍ以下とすることが好ましいが、ＨｆＯｘの組成を変えれば２ｎｍ超であってもよい。
【００８４】
実施形態２によれば、下部電極１１の第２部分１１ｂの側壁面の部分にもＭＩＭ構造を形成することで、抵抗が変化する領域として機能する面積を確保することができる。また、実施形態２によれば、抵抗変化素子３内に保有する酸素欠陥が減少しないため、フォーミング電圧の上昇をもたらさない。また、実施形態２によれば、層間絶縁膜１０をエッチバックする深さを調整することにより、下部電極１１の第２部分１１ｂの側壁面を抵抗が変化する領域として活用することができる。さらに、実施形態２によれば、層間絶縁膜１０をエッチバックする深さの調整により、抵抗が変化する領域として機能している面積を容易に調整することができるので、抵抗が変化する領域として機能している面積を一定に保つことができ、抵抗変化素子３の特性がプロセス、材料、微細化の影響を受けず、どの世代でも一定の特性を保つことができる。
【００８５】
［実施形態３］
本発明の実施形態３に係る抵抗変化素子について図面を用いて説明する。図１６は、本発明の実施形態３に係る抵抗変化素子の構成を模式的に示した平面図である。図１７は、本発明の実施形態３に係る抵抗変化素子の構成を模式的に示した図１６のＸ−Ｘ´間及びＹ−Ｙ´間の断面図である。
【００８６】
実施形態３は、実施形態２の変形例であり、抵抗変化膜１３及び上部電極１４並びに配線層１５をダマシン法による埋め込み配線構造としたものである。実施形態３では、実施形態２と同様に、下部電極１１の第２部分１１ｂの側壁面上にも抵抗変化膜１３及び上部電極１４が成膜され、下部電極１１の第２部分１１ｂの側壁面の部分にもＭＩＭ構造を形成している。
【００８７】
ＭＯＳトランジスタ（図４の２）が形成された層の上には、層間絶縁膜１０、１８（例えば、シリコン酸化膜）が形成されている。層間絶縁膜１０、１８には、層間絶縁膜１０の中間部で底面となる溝部１９が形成されている。溝部１９は、ビット線となる配線層１５に沿って形成されている。層間絶縁膜１０（例えば、シリコン酸化膜；層間絶縁膜１０の下層に他の層間絶縁膜がある場合には当該他の層間絶縁膜を含む）には、溝部１９の底面の所定の位置からＭＯＳトランジスタ（図４の２）のソースとなる拡散領域（図示せず）に通ずるコンタクトホール１０ａが形成されている。コンタクトホール１０ａには拡散領域（図示せず）と電気的に接続されるコンタクトプラグとなる下部電極１１（例えば、ＴｉＮ）の第１部分１１ａが埋め込まれている。下部電極１１は、溝部１９内において、第１部分１１ａから上方に突出（又は延在）した第２部分１１ｂを有する。第２部分１１ｂは、溝部１９の底面よりも高く突出（又は延在）している。第２部分１１ｂの上面は、層間絶縁膜１０の上面と同じ面上にある。
【００８８】
下部電極１１（第２部分１１ｂ）を含む溝部１９には、下から順に抵抗変化膜１３（例えば、下層ＡｌＯｘ／上層ＨｆＯｘの積層体）、上部電極１４（例えば、Ｔａ）、配線層１５（例えば、タングステン、銅等）がこの順に積層して埋め込まれている。抵抗変化膜１３は、下部電極１１の第２部分１１ｂの上面及び側壁面と電気的に接続されている。下部電極１１、抵抗変化膜１３、及び上部電極１４は、抵抗変化素子３となる。配線層１５は、ビット線（図３のＢＬ、図４のＢＬ０〜ＢＬ２に相当）となり、カラムデコーダ（図３の３６）と電気的に接続される。抵抗変化膜１３及び上部電極１４は、ビット線となる配線層１５と同様に、ライン状に形成されている。抵抗変化膜１３及び上部電極１４並びに配線層１５の積層体は、層間絶縁膜１８の上面に沿って平坦化されている。抵抗変化膜１３及び上部電極１４並びに配線層１５の積層体を含む層間絶縁膜１８上には、カバー絶縁膜１６（例えば、シリコン酸化膜）が形成されている。
【００８９】
その他の構成は、実施形態２と同様である。
【００９０】
次に、本発明の実施形態３に係る抵抗変化素子の製造方法について、図面を用いて説明する。図１８は、本発明の実施形態３に係る抵抗変化素子の製造方法を模式的に示した図１６のＸ−Ｘ´間に相当する工程断面図である。図１９は、本発明の実施形態３に係る抵抗変化素子の製造方法を模式的に示した図１８に続く工程断面図である。
【００９１】
まず、ＭＯＳトランジスタ（図４の２）が形成された層（図示せず）の上に層間絶縁膜１０を成膜し、その後、リソグラフィ技術及びエッチング技術を用いて、層間絶縁膜１０（層間絶縁膜１０の下層に他の層間絶縁膜がある場合には当該他の層間絶縁膜を含む）においてＭＯＳトランジスタ（図４の２）のソースとなる拡散領域（図示せず）に通ずるコンタクトホール１０ａを形成する（ステップＣ１；図１８（Ａ）参照）。
【００９２】
次に、コンタクトホール１０ａ内に下部電極１１を形成する（ステップＣ２；図１８（Ｂ）参照）。ここで、下部電極１１は、例えば、コンタクトホール１０ａを含む層間絶縁膜１０上にＴｉＮ膜を成膜し、その後、ＣＭＰ（Chemical Mechanical Polishing；化学機械研磨）により層間絶縁膜１０の上面が露出するまで当該ＴｉＮ膜を削除し平坦化することにより形成することができる。
【００９３】
次に、下部電極１１を含む層間絶縁膜１０上に層間絶縁膜１８を成膜する（ステップＣ３;図１８（Ｃ）参照）。
【００９４】
次に、層間絶縁膜１０、１８において、下部電極１１の第２部分１１ｂの側壁面が露出するように、溝部１９を形成する。（ステップＣ４；図１９（Ａ）参照）。ここで、溝部１９は、例えば、リソグラフィ技術及びエッチング技術を用いて、溝部１９の底面が層間絶縁膜１０の中間部となるように層間絶縁膜１０、１８を選択的にエッチングすることで形成することができる。
【００９５】
次に、下部電極１１の第２部分１１ｂ、及び、溝部１９を含む層間絶縁膜１８上に抵抗変化膜１３、上部電極１４、配線層１５をこの順に成膜する（ステップＣ５；図１９（Ｂ）参照）。
【００９６】
次に、ＣＭＰにより、層間絶縁膜１８が表れるまで、抵抗変化膜１３、上部電極１４、配線層１５を平坦化する（ステップＣ６；図１９（Ｃ）参照）。
【００９７】
最後に、抵抗変化膜１３、上部電極１４、配線層１５を含む層間絶縁膜１８上にカバー絶縁膜１６を形成する（ステップＣ７；図１７参照）。ここで、カバー絶縁膜１６は、例えば、ＣＶＤによりシリコン酸化膜を成膜し、その後、ＣＭＰにより当該シリコン酸化膜を平坦化することにより形成することができる。
【００９８】
実施形態３によれば、実施形態２と同様な効果を奏するとともに、層間絶縁膜１０、１８の溝部１９の深さを調整することにより、下部電極１１の第２部分１１ｂの側壁面を抵抗が変化する領域として活用することができる。また、実施形態３によれば、微細化（線幅の狭小化）しても、抵抗変化膜１３におけるＣＭＰ加工面から抵抗が変化する領域までの距離を上下方向に長くすることができるので、抵抗変化部分とＣＭＰされる部分との距離を遠く離すことができる。また、実施形態３によれば、層間絶縁膜１０、１８の溝部１９の深さの調整により、抵抗が変化する領域として機能している面積を容易に調整することができるので、抵抗が変化する領域として機能している面積を一定に保つことができ、抵抗変化素子３の特性がプロセス、材料、微細化の影響を受けず、どの世代でも一定の特性を保つことができる。
【００９９】
なお、本出願において図面参照符号を付している場合は、それらは、専ら理解を助けるためのものであり、図示の態様に限定することを意図するものではない。
【０１００】
（付記）
本発明の一視点においては、抵抗変化素子において、絶縁膜と、前記絶縁膜に囲まれた第１部分、及び、前記第１部分から前記絶縁膜の上面よりも上方に突出した柱状の第２部分を含む下部電極と、前記下部電極を含む前記絶縁膜の所定の領域を覆うとともに前記下部電極の前記第２部分における少なくとも上面と電気的に接続される抵抗変化膜と、前記抵抗変化膜を覆うとともに前記抵抗変化膜と電気的に接続される上部電極と、を備えることを特徴とする。
【０１０１】
本発明の前記抵抗変化素子において、前記下部電極の前記第２部分の側壁面を覆うサイドウォール絶縁膜を備え、前記抵抗変化膜は、前記下部電極及び前記サイドウォール絶縁膜を含む前記絶縁膜の前記所定の領域を覆うことが好ましい。
【０１０２】
本発明の前記抵抗変化素子において、前記抵抗変化膜は、前記下部電極の前記第２部分における側壁面とも電気的に接続されることが好ましい。
【０１０３】
本発明の前記抵抗変化素子において、前記絶縁膜は、前記所定の領域に溝部を有し、前記抵抗変化膜は、前記溝部内にて前記下部電極を含む前記絶縁膜を覆うことが好ましい。
【０１０４】
本発明の前記抵抗変化素子において、前記下部電極は、略円柱状に形成されており、前記第２部分の高さは、前記下部電極の直径よりも大きいことが好ましい。
【０１０５】
なお、本発明の全開示（請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。また、本願に記載の数値及び数値範囲については、明記がなくともその任意の中間値、下位数値、及び、小範囲が記載されているものとみなされる。
【符号の説明】
【０１０６】
１  半導体記憶装置
２  ＭＯＳトランジスタ
３  抵抗変化素子
１０  層間絶縁膜
１０ａ  コンタクトホール
１１  下部電極
１１ａ  第１部分
１１ｂ  第２部分
１２  サイドウォール絶縁膜
１３  抵抗変化膜
１４  上部電極
１５  配線層
１６  カバー絶縁膜
１７  端面
１８  層間絶縁膜
１９  溝部
３０  メモリセルアレイ
３１  ロウデコーダ
３２  センスアンプ
３３  ライトアンプ
３４  判定レジスタ
３５  データレジスタ
３６  カラムデコーダ
３７  ロウアドレスバッファ
３８  アレイコントロール回路
３９  フェーズカウンタ
４０  制御ロジック回路
４１  コマンドレジスタ
４２  ステータスレジスタ
４３  コマンドディテクタ
４４  Ｉ／Ｏコントロール回路
４５  カラムアドレスバッファ
４６  アドレスレジスタ
４７  トランジスタ
ＷＬ、ＷＬ０〜ＷＬ５  ワード線
ＢＬ、ＢＬ０〜ＢＬ２  ビット線
ＭＣ  メモリセル
【図１】
2015082545.tif 000003
【図２】
2015082545.tif 000004
【図３】
2015082545.tif 000005
【図４】
2015082545.tif 000006
【図５】
2015082545.tif 000007
【図６】
2015082545.tif 000008
【図７】
2015082545.tif 000009
【図８】
2015082545.tif 000010
【図９】
2015082545.tif 000011
【図１０】
2015082545.tif 000012
【図１１】
2015082545.tif 000013
【図１３】
2015082545.tif 000014
【図１４】
2015082545.tif 000015
【図１５】
2015082545.tif 000016
【図１６】
2015082545.tif 000017
【図１７】
2015082545.tif 000018
【図１８】
2015082545.tif 000019
【図１９】
2015082545.tif 000020
【図１２】
2015082545.tif 000021