(57)【要約】      （修正有）【課題】低歪みのプログラマブルゲインアンプ用の動的スイッチドライバを提供する。【解決手段】ＮチャネルＭＯＳＦＥＴ（ＭＢ）及びＰチャネルＭＯＳＦＥＴ（ＭＡ）を含むスイッチと、スイッチのオン／オフ状態を変化させるための１対の駆動信号を選択的に加えるように構成された駆動回路（ＳＤＣ）とを有する。駆動回路は、スイッチのオン／オフ状態を変化させるのに十分な１対のＤＣ信号成分と、１対の時間変動信号成分（ＶＯＮＮ、ＶＯＮＰ）との関数として駆動信号を発生する。１対の時間変動信号成分は、各ＭＯＳＦＥＴのソース端子上に存在する信号の部分的な複製としての１対の時間変動信号成分であり、ＤＣ信号とともにｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴのゲートにそれぞれ加えられたときに、スイッチのオン／オフ状態を保持し、各ＭＯＳＦＥＴのゲート−ソース電圧をゲート−ソース絶縁破壊限界内に維持する。【選択図】図８
2015208016.tif 000002
【特許請求の範囲】
【請求項１】
時間変動入力信号をスイッチするためのスイッチング回路であって、当該スイッチング回路が、
少なくとも１つのスイッチ（ＳＮ）であって、それぞれの各スイッチが、ｎチャネルＭＯＳＦＥＴ（ＭＢ）およびｐチャネルＭＯＳＦＥＴ（ＭＡ）を含み、該ｎチャネルＭＯＳＦＥＴおよびｐチャネルＭＯＳＦＥＴの各々は、前記それぞれのスイッチ（ＳＮ）の各ＭＯＳＦＥＴのオン／オフ状態を変化させるための駆動信号を受けるように構成されたゲートを有し、前記ｎチャネルＭＯＳＦＥＴ（ＭＢ）、及び、ｐチャネルＭＯＳＦＥＴ（ＭＡ）の各々は、ソース及びドレインを含み、前記ｎチャネルＭＯＳＦＥＴ（ＭＢ）及びｐチャネルＭＯＳＦＥＴ（ＭＡ）は、それらの、それぞれの、ソース及びドレイン端子において並列に接続されて、結合されたＭＯＳＦＥＴの組を形成する、少なくとも１つのスイッチと、
前記少なくとも１つのスイッチ（ＳＮ）の前記オン／オフ状態を変化させて、各ＭＯＳＦＥＴ（ＭＡ，ＭＢ）のゲート・ソース間電圧を各ＭＯＳＦＥＴのゲート・ソース間絶縁破壊限界内に維持するために、各スイッチの、前記ｎチャネルＭＯＳＦＥＴ（ＭＢ）及びｐチャネルＭＯＳＦＥＴ（ＭＡ）の前記ゲートのそれぞれに１対の駆動信号を選択的に加えるように構成され配置された駆動回路と、
を備え、
前記駆動回路が、前記駆動信号を生成することによって、
（ａ）オフ制御信号を受けることに応じて、前記駆動信号が、前記ｎチャネルＭＯＳＦＥＴ（ＭＢ）ゲート電圧を、常に、前記ソース電圧に、又はそれより低く維持し、前記ｐチャネルＭＯＳＦＥＴ（ＭＡ）ゲート電圧を、常に、前記ソース電圧に、又はそれより高く維持し、及び、
（ｂ）オン制御信号を受けることに応じて、前記駆動信号が、前記ｎチャネルＭＯＳＦＥＴ（ＭＢ）ゲート電圧を、常に、前記ソース電圧より、一定のオフセット電圧だけ高い電圧に維持し、前記ｐチャネルＭＯＳＦＥＴ（ＭＡ）ゲート電圧を、常に、前記ソース電圧より、一定のオフセット電圧だけ低い電圧に維持する、
スイッチング回路。
【請求項２】
請求項１に記載のスイッチング回路であって、
前記駆動回路が、  第１及び第２の電子制御のセレクタスイッチを更に備え、
各セレクタは、第１及び第２の入力端子と、１つの出力端子と、１つの制御端子とを有し、
前記制御端子は、前記オフ及びオン制御信号それぞれに対応する制御信号を受けるように構成され、前記制御信号は、前記第１の入力端子又は前記第２の入力端子が前記出力端子に電気的に結合されるかを定め、前記２つのセレクタの前記制御端子は相互に接続され、
前記駆動回路が更に、
（ａ）前記２つのソース・ドレイン端子の第１のものに接続された入力端子を有する第１のバッファ増幅器と、
（ｂ）前記２つのソース・ドレイン端子の第２のものに接続された入力端子を有する第２のバッファ増幅器と、
（ｃ）前記第１のバッファ増幅器の前記出力に結合された負の端子を有する第１のオフセット電圧生成器であって、当該第１のオフセット電圧生成器が、前記第１の電子制御のセレクタスイッチの前記第１の入力端子に結合された正の端子を含むものと、
（ｄ）前記第１のバッファ増幅器の前記出力端子に結合された正の端子、及び、前記第２の電子制御のセレクタスイッチの前記第１の入力端子に結合された負の端子、を有する第２のオフセット電圧生成器と、
第１の入力信号を受けるための、第１の入力端子、及び、第２の入力信号を受けるための第２の入力端子、及び、２つの入力信号のうちの、より負のものの値に比例する出力信号を生成するための出力端子、を含む、レス・ザン・オア・イコール・ツーless-than-or-equal to）回路と、
第１の入力信号を受けるための第１の入力端子、及び、第２の入力信号を受けるための第２の入力端子、及び、前記２つの入力信号のうちの、より正のものに比例した出力信号を生成するための出力端子、を含む、グレータ・ザン・オア・イコール・ツー(greater than or equal to)回路と、
を含み、
前記第１のバッファ増幅器の前記出力端子が、前記レス・ザン・オア・イコール・ツー回路の前記第１の入力端子に結合され、
前記第２のバッファ増幅器の出力端子が、前記レス・ザン・オア・イコール・ツー回路の前記第２の入力端子、及び、前記グレータ・ザン・オア・イコール・ツー回路の前記第２の入力端子に結合され、
前記レス・ザン・オア・イコール・ツー回路の出力端子が、前記第１の電子制御のセレクタスイッチの前記第２の入力端子に接続され、
前記グレータ・ザン・オア・イコール・ツー回路の前記出力端子が、前記第２の電子制御のセレクタスイッチの前記第２の入力端子に接続され、
前記２つのセレクタスイッチに加えられた前記制御信号が１つの状態にあるときに、
前記第１のバッファ増幅器からの出力信号に加算される前記第１のオフセット電圧発生器により生成されたオフセット電圧が、前記スイッチの前記ｎチャネルＭＯＳＦＥＴの前記ゲートに結合され、
前記第１のバッファ増幅器からの前記出力信号から減算される前記第２のオフセット電圧発生器により生成されたオフセット電圧が、前記スイッチの前記ｐチャネルＭＯＳＦＥＴ（ＭＡ）の前記ゲートに結合され、
前記２つのセレクタスイッチに加えられた前記制御信号が第２の状態にあるときに、前記２つのバッファ増幅器の前記出力のうちのより負の方が、前記ｎチャネルＭＯＳＦＥＴ（ＭＢ）の前記ゲートに結合され、前記２つのバッファ増幅器からの前記出力のうちのより正の方が、前記スイッチの前記ｐチャネルＭＯＳＦＥＴ（ＭＡ）に結合された、
スイッチング回路。
【請求項３】
請求項１に記載のスイッチング回路であって、
前記駆動回路が、第１のバッファ増幅器、及び、第２のバッファ増幅器を備え、
各増幅器が、出力を含み、
前記駆動回路が、制御信号を受けるように構成され、
もし、当該制御信号が、第１の状態にあるならば、第１のオフセット電圧が、それぞれのスイッチの前記ｎチャネルＭＯＳＦＥＴ（ＭＢ）の前記ゲートに結合され、第２のオフセット電圧が、当該それぞれのスイッチの前記ｐチャネルＭＯＳＦＥＴ（ＭＡ）の前記ゲートに結合され、
もし、前記制御信号が、第２の状態にあるならば、前記２つのバッファ増幅器の前記出力のうち、より負のものが、前記ｎチャネルＭＯＳＦＥＴ（ＭＢ）の前記ゲートに結合され、
前記２つのバッファ増幅器からの前記出力のうち、より正のものが、前記ｐチャネルＭＯＳＦＥＴ（ＭＡ）に結合される、
スイッチング回路。
【請求項４】
少なくとも１つのスイッチ（ＳＮ）を使用して時間変動入力信号をスイッチする方法であって、
それぞれの、各スイッチ（ＳＮ）は、ｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴを含み、該ｎチャネルＭＯＳＦＥＴおよびｐチャネルＭＯＳＦＥＴの各々は、前記それぞれのスイッチのオン／オフ状態を変化させるための駆動信号を受けるように構成されたゲートを有し、
前記ｎチャネルＭＯＳＦＥＴ（ＭＢ）及びｐチャネルＭＯＳＦＥＴ（ＭＡ）は、各々、
ソース及びドレイン端子を含み、
前記ｎチャネルＭＯＳＦＥＴ（ＭＢ）及びｐチャネルＭＯＳＦＥＴ（ＭＡ）は、それらの、それぞれの、ソース及びドレイン端子において、並列に接続されて、結合されたＭＯＳＦＥＴの組を形成し、
前記方法が、
駆動信号の組を、前記ｎチャネルＭＯＳＦＥＴ（ＭＢ）及び前記ｐチャネルＭＯＳＦＥＴ（ＭＡ）の前記ゲートに、選択的に適用するステップと、
前記駆動信号を生成して、
（ａ）オフ制御信号を受けることに応じて、前記駆動信号が、前記ｎチャネルＭＯＳＦＥＴ（ＭＢ）ゲート電圧を、常に、前記ソース電圧に、又はそれより低く維持し、前記ｐチャネルＭＯＳＦＥＴ（ＭＡ）ゲート電圧を、常に、前記ソース電圧に、又はそれより高く維持し、及び、
（ｂ）オン制御信号を受けることに応じて、前記駆動信号が、前記ｎチャネルＭＯＳＦＥＴ（ＭＢ）ゲート電圧を、常に、前記ソース電圧より、一定のオフセット電圧だけ高い電圧に維持し、前記ｐチャネルＭＯＳＦＥＴ（ＭＡ）ゲート電圧を、常に、前記ソース電圧より、一定のオフセット電圧だけ低い電圧に維持する、
ステップと、
を含む方法。
【請求項５】
前記オン及びオフの状態間の各スイッチ（ＳＮ）の遷移は所定の速度で起こる、請求項４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願
[0001]本願は、２００９年８月１４日にＧａｒｙ  Ｋ．Ｈｅｂｅｒｔの名において出願された、「Ｄｙｎａｍｉｃ  Ｓｗｉｔｃｈ  Ｄｒｉｖｅｒ  ｆｏｒ  Ｌｏｗ−Ｄｉｓｔｏｒｔｉｏｎ  Ｐｒｏｇｒａｍｍａｂｌｅ−Ｇａｉｎ  Ａｍｐｌｉｆｉｅｒ（低歪みのプログラマブルゲインアンプ用の動的スイッチドライバ）」という名称の米国仮特許出願第６１／２３４，０３９号（代理人整理番号５６２３３−４１１（ＴＨＡＴ−２９ＰＲ））、及び、２００９年８月１４日にＧａｒｙ  Ｋ．Ｈｅｂｅｒｔの名において出願された、「Ａｒｅａ  Ｅｆｆｉｃｉｅｎｔ  Ｐｒｏｇｒａｍｍａｂｌｅ−Ｇａｉｎ  Ａｍｐｌｉｆｉｅｒ（面積効率の高いプログラマブルゲインアンプ）」という名称の米国仮出願第６１／２３４，０３１号に関係し、これらの優先権を主張するものであり、両出願は、本願の譲受人に譲渡されている。本願は更に、Ｇａｒｙ  Ｋ．Ｈｅｂｅｒｔの名において本願と同時に出願された、「Ａｒｅａ  Ｅｆｆｉｃｉｅｎｔ  Ｐｒｏｇｒａｍｍａｂｌｅ−Ｇａｉｎ  Ａｍｐｌｉｆｉｅｒ（面積効率の高いプログラマブルゲインアンプ）」という名称の同時係属米国特許出願第＿号（代理人整理番号５６２３３−４５７（ＴＨＡＴ−２８））であり、以降、「同時係属出願」と呼ばれる）に関係し、これを参照により組み込み、後者の出願もまた、仮出願の優先権を主張し、本願とともに、共通の譲受人に譲渡されている。
【０００２】
[0002]本開示には、概してプログラマブルゲインアンプが記載され、より詳細にはある用途で有用な低ノイズの動的スイッチドライバが記載されており、この用途は、次のものに限らないが、高電圧の相補型金属酸化膜半導体（ＣＭＯＳ）スイッチで実現される個別制御可能なゲイン設定を有する低歪みのプログラマブルゲインアンプを含む。
【背景技術】
【０００３】
[0003]低歪みのプログラマブルゲインアンプは、多くの用途を有する。例えば、それらは、信号の完全性を維持することが重要である、アナログオーディオ信号の処理の際に有用である。低歪みのプログラマブルゲインアンプの一従来技術の実施態様を、図１に示す。ＡＣ又はＤＣであり得る入力信号が、入力ＶＩＮに加えられる。出力信号は、出力ＶＯＵＴに出現する。この実施形態では、高ゲインの演算増幅器Ａ１が、非反転増幅器として構成されている。この構成は、低ノイズの用途に対しては反転の構成よりも好適であり、なぜなら、フィードバックネットワークを低インピーダンスにして、増幅器の入力インピーダンスについて妥協することなく、その熱ノイズの寄与を最小にすることが可能であるからであり、この増幅器の入力インピーダンスは、抵抗器ＲＩＮによって独立に設定され得るものである。演算増幅器Ａ１付近のフィードバックネットワークは、対応する電子スイッチ素子Ｓ１からＳＮを選択的に制御することにより、複数の点の何れか１つでタップされる。これらのスイッチ素子は、典型的には、それぞれ、相補型金属酸化膜半導体（ＣＭＯＳ）デバイスで構成される。制御信号（Ｃ１からＣＮ）が、関連するスイッチをターンオンすることにより、所望のゲインを選択する。そのような手法には、入力電圧の変化に起因する電子スイッチＳ１からＳＮのオン抵抗の変動は、信号電流がこれらのスイッチを通って流れないので、出力信号の線形性に影響を与えないという利点がある。これは、電子スイッチＳ１からＳＮのうちのただ一つが任意の時点でターンオンされている限り、歪みを最小にする。
【０００４】
[0004]しかしながら、これらのスイッチのそれぞれのオン抵抗は、増幅器の全体の入力ノイズに熱ノイズを与える。ＣＭＯＳ電子スイッチのオン抵抗を減少させるための（従って、増幅器の入力ノイズを低減するための）１つの方法は、スイッチを構成するＣＭＯＳ
デバイスの物理的な幅を増大させることである。しかしながら、集積回路では、スイッチの幅の増大は、ダイ面積の増大という結果になる。図１に示される手法は、それぞれの所望のゲイン設定のために１つのスイッチを必要とするので、集積回路内のスイッチにより要される必要面積は、重要な問題となり得る。
【０００５】
[0005]ＣＭＯＳ電子スイッチの別の面は、現代のＣＭＯＳプロセスが、いわゆる「高電圧」ＣＭＯＳプロセスに関してでさえ、大きな電圧がスイッチのゲートとチャネル（ソース及びドレイン）との間に加えられることを許さないことが多いということである。これは、ＣＭＯＳ電子スイッチによりスイッチされ得るアナログ電圧を制限する場合があり、従って、スイッチの入力に加えられ得る最大アナログ電圧Ｖｉｎを制限する。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
[0006]従って、前述の欠点を克服する又は少なくとも実質的に低減する、低歪みのプログラマブルゲインアンプ用の動的スイッチドライバを提供することが望ましい。
【課題を解決するための手段】
【０００７】
[0007]本発明の一態様によれば、時間変動入力信号をスイッチするためのスイッチング回路が提供される。このスイッチング回路は、ＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴを含む少なくとも１つのスイッチであって、該ＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴの各々は、スイッチのオン／オフ状態を変化させるための駆動信号を受けるように構成されたゲートを有する、少なくとも１つのスイッチと、スイッチのオン／オフ状態を変化させるための１対の駆動信号を選択的に加えるように構成され配置された駆動回路であって、（ａ）スイッチのオン／オフ状態を変化させるのに十分な１対のＤＣ信号成分と、（ｂ）１対の変動信号成分との関数として上記駆動信号を発生させるように構成され配置された駆動回路とを備え、前記１対の変動信号成分は、各ＭＯＳＦＥＴのソース端子上に存在する信号の少なくとも部分的な複製としての１対の時間変動信号成分であり、上記ＤＣ信号とともにｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴのゲートにそれぞれ加えられたときに、上記駆動信号は、スイッチのオン／オフ状態を保持し、各ＭＯＳＦＥＴのゲート−ソース電圧をＭＯＳＦＥＴのゲート−ソース絶縁破壊限界内に維持するように、適切なレベルになる。
【０００８】
[0008]本発明の別の態様によれば、時間変動入力信号をスイッチする方法は、ＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴを含む少なくとも１つのスイッチを使用し、ＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴの各々は、スイッチのオン／オフ状態を変化させるための駆動信号を受けるように構成されたゲートを有している。この方法は、スイッチのオン／オフ状態を変化させるための１対の駆動信号を選択的に加えるステップであって、（ａ）スイッチのオン／オフ状態を変化させるのに十分な１対のＤＣ信号成分と、（ｂ）１対の変動信号成分との関数として、上記駆動信号を発生させることにより、スイッチのオン／オフ状態を変化させるための１対の駆動信号を選択的に加えるステップを含み、前記１対の変動信号成分は、各ＭＯＳＦＥＴのソース端子上に存在する信号の少なくとも部分的な複製としての１対の時間変動信号成分であり、上記ＤＣ信号とともにｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴのゲートにそれぞれ加えられたときに、上記駆動信号は、スイッチのオン／オフ状態を保持し、各ＭＯＳＦＥＴのゲート−ソース電圧をＭＯＳＦＥＴのゲート−ソース絶縁破壊限界内に維持するように、適切なレベルになる。
【０００９】
[0009]本明細書では、「ＡＣ信号」をスイッチすることに言及するが、「ＡＣ信号」という用語は、（ＤＣ成分を伴わずに）アースに戻る信号に限定されることは意図されておらず、その振幅が経時的に変動する任意の時間変動信号もまた含み、どちらかの極性のＤ
Ｃ信号、及び、その振幅が経時的に両方の極性を含むようにＤＣ成分を含み得る信号を含むことができるということを理解されたい。
【００１０】
[0010]同じ参照符号が指定される要素が、全体を通して同じ要素を表す、添付図面に対する参照が行われる。
【図面の簡単な説明】
【００１１】
【図１】[0011]低歪みのプログラマブルゲインアンプの従来技術の実施態様の部分概略、部分ブロック図である。
【図２】[0012]同時係属出願で説明され、本明細書で更に説明される教示に従って構成される、より面積効率の高い、シングルエンドの増幅器の一実施形態の部分概略、部分ブロック図である。
【図３】[0013]図２の実施形態に示されるスイッチのそれぞれとして使用され得るＣＭＯＳトランスミッションゲートの部分概略、部分ブロック図である。
【図４】[0014]図２に示されるスイッチゲートｓｆ１〜ｓｆｎ用の例示的なオフ電圧波形の振幅−時間グラフである。
【図５】[0015]図２に示されるスイッチゲートＳＦ１からＳＦｎ用の例示的なオン電圧波形の振幅−時間グラフである。
【図６】[0016]図２に示されるスイッチゲートＳ１からＳＮ用の例示的なオン電圧波形の振幅−時間グラフである。
【図７】[0017]図２に示されるスイッチゲートＳ１からＳＮ用の例示的なオフ電圧波形の振幅−時間グラフである。
【図８】[0018]図２に示される増幅器のような同時係属出願で説明されるタイプの増幅器を動作させるために使用され得るスイッチドライバの一実施形態のブロック図である。
【図９】[0019]図３に示されるＣＭＯＳトランスミッションゲートのＮチャネルＭＯＳＦＥＴを動作させるための、図８に示されるスイッチドライバの一部として実現され得るＮチャネルゲート駆動回路の一実施形態の概略図である。
【図１０】[0020]図３に示されるＣＭＯＳトランスミッションゲートのＰチャネルＭＯＳＦＥＴを動作させるための、図８に示されるスイッチドライバの一部として実現され得るＰチャネルゲート駆動回路の一実施形態の概略図である。
【発明を実施するための形態】
【００１２】
[0021]図面において、図２は、同時係属出願で説明される、より面積効率の高いプログラマブルゲインアンプの実施形態の概略図である。高ゲインの演算増幅器Ａ１が非反転増幅器として構成され、入力電圧ＶＩＮが増幅器の非反転入力に加えられている。抵抗器ＲＩＮは、本質的には、増幅器の入力インピーダンスを設定する。抵抗器Ｒ１からＲＮ＋１が増幅器Ａ１の出力とシステムのアース即ち基準ノードとの間に直列に接続され、電子スイッチＳ１からＳＮによって選択される一連の個別分圧器を介してフィードバックを提供するタップ付抵抗器列を構成している。制御信号ＣＣ１からＣＣＮは、電子スイッチＳ１からＳＮの対応する１つをターンオンすることにより一連の個々の閉ループのゲイン設定の１つを選択するために使用され、それにより、タップ付抵抗器列に沿う単一の点を、増幅器Ａ１の反転入力に接続する。更に、抵抗器ＲＦ１からＲＦＭの１つ又は複数は、それらが電子スイッチＳＦ１からＳＦＭによって抵抗器Ｒ１に並列に接続されるとき、閉ループのゲインを変更する。制御信号ＣＦ１からＣＦＭは、スイッチＳＦ１からＳＦＭの状態をそれぞれ定め、これらスイッチＳＦ１からＳＦＭのうちの１つ又は複数は選択的にターンオンされ、それによって、（対応するスイッチＳＦがターンオンされている）それらの抵抗器ＲＦ１からＲＦＭを抵抗器Ｒ１に並列に接続する。
【００１３】
[0022]電子スイッチＳ１からＳＮ並びにＳＦ１及びＳＦＭは、それぞれ、ＣＭＯＳトラ
ンスミッションゲートを含む。そのようなトランスミッションゲートは、図３に図示されるように、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとを並列に備える。ＰチャネルＭＯＳＦＥＴ  ＭＡの１つのソース−ドレイン端子が、ＮチャネルＭＯＳＦＥＴ  ＭＢの１つのソース−ドレイン端子に接続される。ＭＡ及びＭＢの残りのソース−ドレイン端子もまた、相互に接続される。動作の際には、ＰチャネルＭＯＳＦＥＴ  ＭＡのボディ接続は、そのソース−ドレイン端子のどちらの最大予測電圧よりも正である電圧Ｖｄｄに接続される。ＮチャネルＭＯＳＦＥＴ  ＭＢのボディ接続は、そのソース−ドレイン端子のどちらの最大予測電圧よりも負である電圧Ｖｓｓに接続される。これらは、多くの場合、これらのスイッチの１つ又は複数を含む集積回路とともに使用される、正及び負の電源電圧である。
【００１４】
[0023]各トランスミッションゲートの状態の制御は、２つのＭＯＳＦＥＴ、ＭＡ及びＭＢのゲート端子を介して達成される。より具体的には、ＰチャネルＭＯＳＦＥＴ  ＭＡのゲートが、そのソース−ドレイン端子に対して十分に負にされ、且つ、ＮチャネルＭＯＳＦＥＴ  ＭＢのゲートが、そのソース−ドレイン端子に対して十分に正にされるとき、両デバイスは三極管領域で動作しているとみなされ、２つのソース−ドレイン端子ＳＤ１及びＳＤ２の間の比較的低い抵抗により特徴づけられる。各デバイスのソース−ドレイン端子間のこの抵抗は、（それによってデバイスのオン状態を定める）オン抵抗と呼ばれることが多く、下記の式により近似的に特徴づけられ得る。
【００１５】
【数１】
2015208016.tif 000003
【００１６】
ここで、μは、チャネル内のキャリアの移動度であり、
ＣＯＸは、単位面積あたりのゲート容量であり、
Ｗ及びＬは、それぞれ、チャネルの幅及び長さであり、
ＶＧＳは、ゲート−ソース電圧であり、
Ｖｔは、しきい値電圧（しきい値電圧は、それより上にチャネルが存在するゲート−ソース電圧である）であり、
Ｖｅｆｆは、有効ゲート−ソース電圧、ＶＧＳ−Ｖｔである。
【００１７】
[0024]式（１）から、オン抵抗を低減するには、キャリア移動度の増大、単位面積あたりのゲート容量の増大、ゲートの幅の増大、ゲートの長さの低減及び有効ゲート−ソース電圧の増大のうちの何れか一つ以上の組み合わせが必要であることは明らかである。キャリア移動度は、ソース及びドレインの領域内のドーピング濃度を調整することにより、限定された範囲にわたって調整され得る（常温で、おおよそ、電子に対しては２０：１及び正孔に対しては１０：１）。しかしながら、ソース及びドレイン内のドーピング濃度が増大することで、絶縁破壊電圧が低減し、それは、スイッチがオフ状態にあるときに加えられ得る信号電圧を低減する。単位面積あたりのゲート容量を増大させるには、より薄いゲート酸化膜が必要である。ゲート酸化膜の厚さを低減することは、ゲート−ソース絶縁破壊電圧を低減し、従って、大きな信号電圧に対処するトランスミッションゲートの能力を損なう場合がある。ＭＯＳスイッチに関する多くの用途では、ＡＣよりもむしろＤＣの信号を必要とするので、高電圧ＣＭＯＳプロセスは、ゲート−ソース絶縁破壊電圧が低くなることをオン抵抗が低くなることと引き換えにすることが多く、より低いゲート−ソース絶縁破壊電圧はより薄いゲート酸化膜に起因し、より薄いゲート酸化膜はより低いオン抵
抗をもたらす。結果として得られるデバイスは、ドレイン−ソース絶縁破壊電圧より低いゲート−ソース絶縁破壊電圧を呈する。ソースが固定電圧のままであり、スイッチされる負荷がドレインに直列である用途に対して、ゲート−ソース電圧はＶｅｆｆに容易に制限することが可能であり、Ｖｅｆｆは、もはや式（１）に支配されず、他のオーム抵抗により限定される場合に、デバイスに対する最小のオン抵抗を達成するために必要とされるものである。本明細書で説明される改良により、ゲート−ソース絶縁破壊電圧を超過する変動電圧をスイッチするための、そのようなデバイスの使用が可能になる。
【００１８】
[0025]図２を再び参照すると、ゲイン制御スイッチＳＦ１からＳＦＭ（以下、「ＳＦｉ」スイッチという）は、図３に示されるタイプのＣＭＯＳスイッチのソース−ドレイン端子に対応する、２及び３と名付けられた端子上の信号電圧を受けることになる。これらのスイッチの何れかがオフ状態にあるときは、図２で端子３と名付けられた、スイッチの一方の端部が、増幅器Ａ１の出力電圧ＶＯＵＴと同じ電圧になる。図２で端子２と名付けられた、スイッチの他方の端部は、他のＳＦｉスイッチの設定により、及び、抵抗器Ｒ１からＲＮ＋１の列により提供される分圧により定まるＶＯＵＴの部分に等しい電圧になる。この電圧は、図２でＶ１と名付けられている。
【００１９】
[0026]定義により、図３でのＣＭＯＳスイッチでのＮチャネルＭＯＳＦＥＴ用のソース端子は、より負の電位の端子であり、一方で、ＮチャネルＭＯＳＦＥＴのドレイン端子は、より正の電位の端子である。ＮチャネルＭＯＳＦＥＴをオフ状態に維持するために、ゲート電圧は、ソース電圧以下でなければならない。同様に、図３でのＰチャネルＭＯＳＦＥＴ用のソース端子は、２つのソース−ドレイン端子の中のより正の方と定義され、一方で、ＰチャネルＭＯＳＦＥＴのドレイン端子は、２つの中のより負の方である。ＰチャネルＭＯＳＦＥＴをオフ状態に維持するために、ＰチャネルＭＯＳＦＥＴ上のゲート端子電圧は、ソース電圧以上でなければならない。
【００２０】
[0027]ゲート−ソース絶縁破壊電圧がソース−ドレイン電圧以上であるプロセスでスイッチが製造されるならば、ＣＭＯＳスイッチをターンオフするための通常の実施方法は、ＮチャネルＭＯＳＦＥＴゲートを集積回路に加えられる最も大きな負の電源電圧に、ＰチャネルＭＯＳＦＥＴゲートを、集積回路に加えられる最も大きな正の電源電圧に接続して、両方のＭＯＳＦＥＴが電源の範囲内の任意の可能な信号電圧に対してオフのままであることを確実にするようにすることである。
【００２１】
[0028]しかしながら、上記で説明されたような、ゲート−ソース絶縁破壊電圧がソース−ドレイン絶縁破壊電圧より実質的に低い高電圧ＣＭＯＳプロセスに対しては、この実施方法は、ゲート酸化膜の絶縁破壊及びデバイスに対する損傷を招く可能性がある。一実施形態の例では、ＣＭＯＳスイッチは高電圧ＣＭＯＳプロセスで製造され、この高電圧ＣＭＯＳプロセスにおいて、Ｎチャネル及びＰチャネルのデバイスのそれぞれのソース−ドレイン絶縁破壊電圧は４０Ｖを超過するが、デバイスのそれぞれに対するゲート−ソース絶縁破壊電圧は２０Ｖである。この例で利用される典型的な電源電圧は、＋１５Ｖ及び−１５Ｖである。ＶＩＮ及びＶＯＵＴでの信号電圧は、これらの電圧により定まる範囲内のどこででもあり得る。例えば、ＮチャネルＭＯＳＦＥＴのゲートが、それをターンオフするために−１５Ｖに接続されるならば、Ｖ１での＋５Ｖより高い電圧によって、ゲート−ソース電圧はＮチャネルＭＯＳＦＥＴの最大ゲート−ソース電圧の定格を超過することになる。同様に、−５Ｖより低いＶ１での電圧によって、ＰチャネルＭＯＳＦＥＴのゲート−ソース電圧はその最大の定格を超過することになる。
【００２２】
[0029]両方のＭＯＳＦＥＴをオフ状態に維持し、但し同時に、最大ゲートソース電圧を破らないために、ゲート駆動回路が、ＮチャネルＭＯＳＦＥＴゲート電圧を、常に、ソース電圧に又はそれよりわずかに低く保持するために使用され得る。図２でのＳＦｉスイッ
チ内のＮチャネルＭＯＳＦＥＴに対するソース電圧は、Ｖ１及びＶＯＵＴのうちのより低い方となる。図２でのＳＦｉスイッチ内のＰチャネルＭＯＳＦＥＴ用のソース電圧は、Ｖ１及びＶＯＵＴのうちのより高い方となる。従って、図４に図示されるように、ＮチャネルＭＯＳＦＥＴのゲート電圧は、電圧がＶ１及びＶＯＵＴのうちのより低い方よりわずかに低い状態で、並びに、ＰチャネルＭＯＳＦＥＴのゲートは、電圧がＶ１及びＶＯＵＴのうちのより高い方よりわずかに高い状態で、オフ状態で駆動される。このように、図４において、ＶＯＦＦＮは、ＮチャネルＭＯＳＦＥＴをオフ状態に保持可能なゲート電圧であり、ＶＯＦＦＰは、ＰチャネルＭＯＳＦＥＴをオフ状態に保持可能な好適なゲート電圧である。
【００２３】
[0030]図２を再び参照すると、ＳＦｉスイッチの何れかがターンオンされるときは常に、そのスイッチに対する両方のＭＯＳＦＥＴのソース及びドレインの電圧は、ほぼＶ１となる。そのスイッチの両方のＭＯＳＦＥＴをオン状態に保持するために、ＮＭＯＳデバイスのゲート−ソース電圧は、所望のオン抵抗を提供するために十分に正に維持されなければならず、ＰＭＯＳデバイスのゲート−ソースは、同じ理由で、十分に負に維持されなければならない。低い電源電圧を利用する従来技術の設計では、これは、典型的には、ＮＭＯＳゲートを、正の電源電圧に実質的に等しい電圧に、ＰＭＯＳゲートを、負の電源電圧に実質的に等しい電圧に接続することにより行われる。
【００２４】
[0031]しかしながら、ゲート−ソース絶縁破壊電圧を超過する信号電圧に対応するためには、正の又は負の電源電圧に実質的に等しい電圧への単純な接続は不可能である。ゲート酸化膜の絶縁破壊を防止するために、ＮＭＯＳデバイスのゲート−ソース電圧は、好ましくは、低いオン抵抗を確実にするために十分な正のオフセットを加えたＶ１に等しく維持される。同様に、ＰＭＯＳデバイスのゲート−ソース電圧は、好ましくは、低いオン抵抗を確実にするために十分な負のオフセットを加えたＶ１に等しく維持される。これは、図５に示され、それは、信号電圧Ｖ１、及び、ＮＭＯＳデバイスをオン状態に保持するために加えられるゲート電圧ＶＯＮＮ、及び、ＰＭＯＳデバイスをオン状態に保持するために加えられるゲート電圧ＶＯＮＰの例を示す。各デバイスのゲート−ソース電圧は、信号電圧の変化があっても実質的に一定に維持されるので、信号電圧に関する、スイッチのオン抵抗の変動に起因する何らかの歪みの寄与は最小となる。一実施形態の例では、Ｖ１とＶＯＮＮとの間のオフセット電圧は約＋９Ｖであり、Ｖ１とＶＯＮＰとの間のオフセット電圧は約−９Ｖである。
【００２５】
[0032]図２でのゲイン制御スイッチＳ１からＳＮは、損傷を与えるゲート−ソース電圧からの同様の保護を必要とする。同時係属出願で説明されるように、スイッチＳ１からＳＮは、一度にこれらのスイッチのただ１つをターンオンすることにより利用され、これは、信号電圧に関する、オン抵抗の変動に起因するスイッチからの何らかの歪みの寄与を最小にする。従って、ターンオンされるスイッチは、増幅器Ａ１がその線形領域で動作している限り、両方のＭＯＳＦＥＴのソース及びドレイン上に入力信号電圧ＶＩＮを有することになる。ゲイン制御スイッチＳ１からＳＮの残りは、図２での端子３上に、この同じ電圧を認知することになる。図２で２と名付けられたこれらのスイッチの端子は、ＳＦｉスイッチの設定により、及び、抵抗器Ｒ１からＲＮ＋１の列により提供される分圧により決定されるＶＯＵＴの比率に等しい電圧になる。これらの電圧は、図２でＶ１からＶＮと名付けられている。
【００２６】
[0033]スイッチＳＦ１からＳＦＭに関して上記で説明されたように、一例では、スイッチＳ１からＳＮを構成するＮＭＯＳ及びＰＭＯＳのデバイスのゲート−ソース絶縁破壊電圧の大きさは、２０Ｖであり、演算増幅器Ａ１に対する典型的な電源電圧は、＋１５Ｖ及び−１５Ｖである。所望のスイッチＳ１からＳＮをオン状態に維持するために、ＮＭＯＳデバイスのそれぞれのゲートが＋１５Ｖに連結され、ＰＭＯＳデバイスのそれぞれのゲー
トが−１５Ｖに連結されるならば、＋５Ｖ又は−５Ｖを超過する端子ＶＩＮでの入力信号電圧は、スイッチ内のデバイスに関する最大ゲート−ソース電圧を超過することになる。同様に、スイッチＳＦ１からＳＦＭの場合と同じく、最大ゲート−ソース電圧を超過することから保護するために、スイッチＳ１からＳＮに対するＮＭＯＳゲート−ソース電圧は、好ましくは、低いオン抵抗を確実にするために十分な正のオフセットを加えた、演算増幅器Ａ１の反転入力での電圧に等しく維持される。同様に、スイッチＳ１からＳＮに対するＰＭＯＳゲート−ソース電圧は、好ましくは、低いオン抵抗を確実にするために十分な負のオフセットを加えた、演算増幅器Ａ１の反転入力での電圧に等しく維持される。これは、図６に図示され、それは、演算増幅器Ａ１の反転入力電圧、ＶＩＮ−、及び、ＮＭＯＳデバイスをオン状態に保持するための好適なゲート電圧ＶＯＮＮ、及び、ＰＭＯＳデバイスをオン状態に保持するための好適なゲート電圧ＶＯＮＰの例を示す。図示される実施形態の一例では、ＶＩＮ−とＶＯＮＮとの間のオフセット電圧は、約＋９Ｖであり、ＶＩＮ−とＶＯＮＰとの間のオフセット電圧は、約−９Ｖである。
【００２７】
[0034]ターンオフされるスイッチＳ１からＳＮ内のＭＯＳＦＥＴは、ＭＯＳＦＥＴをオフ状態に保持するために、ゲートが電源電圧に駆動されるならば、過度のゲート−ソース電圧をやはり潜在的に受ける場合がある。特に、（典型的には、図２でのスイッチＳＮがターンオンされるときに実現される）最も高いゲイン設定でも、スイッチＳ２からＳＮは、両方の信号端子上の大きな電圧振幅を受ける場合がある。これが発生し得る１つの形は、演算増幅器Ａ１が当技術分野で知られているタイプのものである場合であり、この当技術分野で知られているタイプのものは、それらの入力端子の間にバックツーバックダイオードを含むもののような、過度の差動入力電圧からの保護を含んでいる。そのような場合では、演算増幅器Ａ１の反転及び非反転の入力は、決して１ボルトより大きく離れていないことになる。従って、端子ＶＩＮでの大きな入力電圧は、反転入力端子に大きく反映されることになる。高いゲイン設定では、そのような大きな入力電圧が、演算増幅器Ａ１の出力を、最大可能出力電圧で、典型的には、電源電圧の数ボルト以下の内側でクリップさせることになり、一方で、高い入力信号レベル自体によって、大きな入力電圧が、スイッチＳ１からＳＮの端子３に出現する。従って、それらのスイッチＳ１からＳＮ−１のそれぞれが、両方の信号端子（２及び３）上で、電源電圧の何れかに達する信号電圧を受ける場合がある。
【００２８】
[0035]ゲイン制御スイッチＳＦ１からＳＦＭに関して上記で説明されたように、ＮチャネルＭＯＳＦＥＴをオフ状態に保持し、一方で、最大ゲート−ソース電圧を破らないための好適なゲート電圧は、ソース電圧に等しいか又はそれよりわずかに低い電圧である。ゲイン制御スイッチＳ１からＳＮ内のＮチャネルＭＯＳＦＥＴに対して、ソース電圧は、演算増幅器Ａ１の反転入力での電圧（ＶＩＮ−）及びスイッチの他方の側での電圧（スイッチＳＮに対するＶＮ）のうちのより低い方となる。同様に、オフ状態でのＰチャネルＭＯＳＦＥＴに対する好適なゲート電圧は、ソース電圧に等しいか又はそれよりわずかに高いものとなり、それは、ＶＩＮ−又はスイッチＳＮに対するＶＮのうちのより高い方となる。これらの波形は、図７に示されている。
【００２９】
[0036]図８は部分概略及び部分ブロックの図であり、この部分概略及び部分ブロックの図は、Ｎチャネル及びＰチャネルのＭＯＳＦＥＴのトランスミッションゲートに対するゲート制御電圧を発生させるための回路の一実施形態を示している。図８を参照すると、ＣＭＯＳトランスミッションゲートは、ＭＯＳＦＥＴ  ＭＡ及びＭＢを含む。入力ＳＤ１及びＳＤ２に出現し、ソース−ドレイン端子ＳＤ１及びＳＤ２に加えられる信号電圧ＶＳＤ１及びＶＳＤ２は、単位利得増幅器、バッファ１及びバッファ２それぞれにより更にバッファリングされ、（その実施形態が抵抗器Ｒ１からＲＮ＋１及びＲ１からＲＦＭを含むように図２に示される）ゲイン制御ネットワークの何らかの負荷を防止する。増幅器バッファ１の出力は、オフセット電圧源ＶＯＳ１の負端子、オフセット電圧源ＶＯＳ２の正端子
、「以下（ｌｅｓｓ−ｔｈａｎ−ｏｒ−ｅｑｕａｌ−ｔｏ）」ブロック１の第１の入力、及び、「以上（ｇｒｅａｔｅｒ−ｔｈａｎ−ｏｒ−ｅｑｕａｌ−ｔｏ）」ブロック２の第１の入力に接続され、それらの全てが、スイッチドライバ回路ＳＤＣを構成する。従って、電圧源ＶＯＳ１の正端子での電圧ＶＯＮＮは、ＶＯＳ１により提供される電圧により決定される正のオフセットを加えた、端子ＳＤ１での電圧に等しいことになる。オフセット電圧ＶＯＳ１が、上記で説明されたように適切に選択されるならば、電圧ＶＯＮＮは、本開示によって、ＮチャネルＭＯＳＦＥＴ  ＭＢをオン状態に保持するための適したゲート電圧となる。同様に、電圧源ＶＯＳ２の負端子での電圧ＶＯＮＰは、ＶＯＳ２により提供される電圧により決定される負のオフセットを加えた、端子ＳＤ１での電圧に等しいことになる。オフセット電圧ＶＯＳ２が上記で説明されたように適切に選択されるならば、電圧ＶＯＮＰは、ＰチャネルＭＯＳＦＥＴ  ＭＡをオン状態に保持するための適したゲート電圧となる。
【００３０】
[0037]増幅器バッファ２の出力は、「以下」ブロック１の第２の入力、及び、「以上」ブロック２の第２の入力に接続される。ブロック１の出力、ＶＯＦＦＮは、その入力での２つの電圧のうちのより負の方に等しい電圧、又は、入力電圧が等しいならば、両方の入力での電圧となる。ブロック２の出力、ＶＯＦＦＰは、その入力での２つの電圧のうちのより正の方に等しい電圧、又は、入力電圧が等しいならば、両方の入力での電圧となる。従って、ブロック１の出力での電圧ＶＯＦＦＮは、スイッチ端子ＳＤ１及びＳＤ２での電圧のうちのより負の方に等しいことになり、ＮチャネルＭＯＳＦＥＴ  ＭＢをオフ状態に保持するための適したゲート電圧となる。同様に、ブロック２の出力での電圧ＶＯＦＦＰは、スイッチ端子ＳＤ１及びＳＤ２での電圧のうちのより正の方となり、ＰチャネルＭＯＳＦＥＴ  ＭＡをオン状態に保持するための適したゲート電圧となる。
【００３１】
[0038]スイッチＳＷ１及びＳＷ２は、制御信号ＶＣＯＮＴＲＯＬにより制御される電子スイッチを表す。制御信号ＶＣＯＮＴＲＯＬは、好ましくは、２つの状態、即ち、ＭＯＳＦＥＴ  ＭＡ及びＭＢをターンオンするための「オン」状態、並びに、ＭＯＳＦＥＴ  ＭＡ及びＭＢをターンオフするための「オフ」状態を有する。制御信号ＶＣＯＮＴＲＯＬが「オン」状態であるとき、スイッチＳＷ１の端子２及び３が接続され、スイッチＳＷ２の端子２及び３が接続され、両方のＭＯＳＦＥＴをオン状態に保持するために、適切なゲート電圧ＶＯＮＮ及びＶＯＮＰを、ＭＯＳＦＥＴ  ＭＢ及びＭＡにそれぞれ加える。制御信号ＶＣＯＮＴＲＯＬが「オフ」状態であるとき、スイッチＳＷ１の端子１及び２が接続され、スイッチＳＷ２の端子１及び２が接続され、両方をオフ状態に保持するために、適切なゲート電圧ＶＯＦＦＮ及びＶＯＦＦＰを、ＭＯＳＦＥＴ  ＭＢ及びＭＡにそれぞれ加える。
【００３２】
[0039]オフセット電圧源ＶＯＳ１の負端子及びオフセット電圧源ＶＯＳ２の正端子のうちの一方又は双方は、別法として、機能性を失うことなく、増幅器バッファ１の出力の代わりに、増幅器バッファ２の出力に接続され得ることに留意されたい。というのは、ＭＯＳＦＥＴ  ＭＡ及びＭＢがオンであるとき、端子ＳＤ１とＳＤ２との間に電圧差はほとんどないためである。
【００３３】
[0040]図９及び１０は、本明細書で説明されるタイプのスイッチドライバ回路構成要素の一実施形態を、より詳細に概略的に示す。図９は、制御信号とインターフェースするための回路構成要素、及び、ＣＭＯＳスイッチ用のＮＭＯＳゲートドライバ回路構成要素の概略図を示す。図１０は、ＣＭＯＳスイッチ用のＰＭＯＳゲートドライバ回路構成要素を概略的に示す。
【００３４】
[0041]図９を参照すると、ＮチャネルＭＯＳＦＥＴの差動対Ｍ１及びＭ２は、端子ＶＣＯＮＴＲＯＬを介した制御電圧ＶＣＯＮＴＲＯＬとゲートドライバ回路構成要素との間の
インターフェースを提供する。制御電圧ＶＣＯＮＴＲＯＬは、好ましくは、２つのレベル、即ち、しきい値電圧ＶＴＨＲより高いハイレベル、又は、しきい値電圧ＶＴＨＲより低いローレベルの１つに設定される論理信号である。制御電圧ＶＣＯＮＴＲＯＬがハイレベルに設定されるとき、ＮチャネルＭＯＳＦＥＴ  Ｍ１は、ターンオンされ、電流源Ｉ１からの電流の実質的に全てを導通し、ＮチャネルＭＯＳＦＥＴ  Ｍ２は実質的にオフである。制御電圧ＶＣＯＮＴＲＯＬがローレベルに設定されるとき、ＮチャネルＭＯＳＦＥＴ  Ｍ２は電流源Ｉ１からの電流の実質的に全てを導通し、ＮチャネルＭＯＳＦＥＴ  Ｍ１は実質的にオフ状態である。このようにして、制御電圧ＶＣＯＮＴＲＯＬは、電流源Ｉ１からの電流を、ダイオード接続のＰチャネルＭＯＳＦＥＴ  Ｍ３又はＭ４の何れかの１つを通って流れるように導く。
【００３５】
[0042]ソース−ドレイン電圧端子ＶＳＤ１は、好ましくは、ゲートドライバ回路構成要素により制御されるべきＣＭＯＳスイッチの２つの信号端子の一方に接続され、ソース−ドレイン電圧端子ＶＳＤ２は、好ましくは、制御されるべきＣＭＯＳスイッチの２つの信号端子の他方に接続される。例えば、図３を参照すると、端子ＶＳＤ１は、好ましくは、ＣＭＯＳスイッチの端子ＳＤ１に接続されることになり、ＶＳＤ２は、好ましくは、ＣＭＯＳスイッチの端子ＳＤ２に接続されることになる。端子ＶＣＯＮＮは、好ましくは、制御されるべきＣＭＯＳスイッチ内のＮチャネルＭＯＳＦＥＴのゲート端子に接続される。
【００３６】
[0043]図９を再び参照すると、図９において、ＰチャネルＭＯＳＦＥＴ  Ｍ１１は、ダイオード接続のＰチャネルＭＯＳＦＥＴ  Ｍ９、ダイオード接続のＮチャネルＭＯＳＦＥＴ  Ｍ１０及び電流源Ｉ２とともに、ソース−ドレイン電圧ＶＳＤ１用のソースフォロワバッファを形成し、それによって、ＭＯＳＦＥＴ  Ｍ９のソースでの電圧ＶＯＮＮは実質的に次式により与えられる：
ＶＯＮＮ＝ＶＳＤ１＋ＶＳＧ１１＋ＶＧＳ１０＋ＶＳＧ９
ここで、ＶＳＧ１１、ＶＧＳ１０及びＶＳＧ９は、それぞれ、Ｍ１１、Ｍ１０及びＭ９のゲート−ソース（又はソース−ゲート）電圧であり、全ては正の量である。
【００３７】
[0044]ゲート−ソース電圧は、電流源Ｉ２が一定である限り、ソース−ドレイン電圧ＶＳＤ１の変化があっても、実質的に一定である。というのは、ＮチャネルＭＯＳＦＥＴ  Ｍ１２のゲートがＭＯＳＦＥＴ  Ｍ９のソースに提供する負荷は無視できるためである。ＭＯＳＦＥＴ  Ｍ１１は、好ましくは、電圧ＶＳＤ１での容量性負荷を最小にするために、プロセスのデザインルール及び電圧の要件により許容される最小の幾何形状のものである。一実施形態の例では、電流源Ｉ２の値は約１０μＡであり、ＭＯＳＦＥＴ  Ｍ９からＭ１１のゲート−ソース電圧の合計の公称値は９Ｖである。従って、ＭＯＳＦＥＴ  Ｍ９のソースでの電圧ＶＯＮＮは、上記で説明されたように、制御されるべきＣＭＯＳスイッチ内のＮチャネルＭＯＳＦＥＴに対する好適なオン電圧に実質的に等しくなる。
【００３８】
[0045]ＮチャネルＭＯＳＦＥＴ  Ｍ１２及び電流源Ｉ３は、ＭＯＳＦＥＴ  Ｍ１２のソースでの電圧が、ＶＯＮＮ−ＶＧＳ１２に実質的に等しいように、電圧ＶＯＮＮ用のソースフォロワバッファとして働き、ここで、ＶＧＳ１２はＭＯＳＦＥＴ  Ｍ１２のゲート−ソース電圧である。電流源Ｉ３に対する好適な値は、電流源Ｉ１の値に等しい。制御電圧ＶＣＯＮＴＲＯＬがハイであるとき、電流源Ｉ１からの電流は、ＭＯＳＦＥＴ  Ｍ１を介してＭ３に導かれる。更に、ＭＯＳＦＥＴ  Ｍ４を流れる電流は実質的に存在しないので、ＰチャネルＭＯＳＦＥＴ  Ｍ５、ＮチャネルＭＯＳＦＥＴ  Ｍ６又はＮチャネルＭＯＳＦＥＴ  Ｍ７を流れる電流もまた、実質的に存在しない。ＭＯＳＦＥＴ  Ｍ３のゲート及びソースの端子は、ＰチャネルＭＯＳＦＥＴ  Ｍ８のゲート及びソースの端子にそれぞれ接続され、電流ミラーを形成する。ＭＯＳＦＥＴ  Ｍ８は、好ましくは、ＭＯＳＦＥＴ  Ｍ３のゲート幅の半分に等しいゲート幅を有し、その結果、電流源Ｉ１の値の半分に等しい電流がＭ８のドレインから供給されることになる。電流は、ＮチャネルＭＯＳＦＥＴ  
Ｍ７がターンオフされるので、ダイオード接続のＰチャネルＭＯＳＦＥＴ  Ｍ１４を通って流れる。ＭＯＳＦＥＴ  Ｍ７がターンオフされるという事実により、ダイオード接続のＰチャネルＭＯＳＦＥＴ  Ｍ１７が、電流を実質的に導通しないということもまた確実になる。これらの条件のもとで、ＭＯＳＦＥＴ  Ｍ１２及びＭ１４は、電流源Ｉ１の値の半分に等しいソース−ドレイン電流で、それぞれ動作していることになる。ＭＯＳＦＥＴ  Ｍ１２及びＭ１４は、これらの条件のもとで、実質的に同じ電流で動作しているので、それらのゲート−ソース電圧は、実質的に同じになる。従って、端子ＶＣＯＮＮでの電圧は、ＭＯＳＦＥＴ  Ｍ９のソースでの電圧即ちＶＯＮＮに実質的に等しくなり、これが、上記で説明されたような、プログラマブルゲインアンプ内の単一のＣＭＯＳスイッチのＮチャネルＭＯＳＦＥＴ部分に対する好適なオン電圧である。
【００３９】
[0046]ＮチャネルＭＯＳＦＥＴ  Ｍ１３は、電流源Ｉ４とともに、電圧ＶＳＤ１用の第２のソースフォロワバッファを形成する。ＮチャネルＭＯＳＦＥＴ  Ｍ１６は、電流源Ｉ５とともに、ＣＭＯＳスイッチ信号電圧ＶＳＤ２用のソースフォロワバッファを形成する。ＭＯＳＦＥＴ  Ｍ１３及びＭ１６は、好ましくは、電圧ＶＳＤ１及びＶＳＤ２それぞれでの容量性負荷を最小にするために、プロセスのデザインルール及び電圧の要件により許容される最小の幾何形状のものである。電流源Ｉ４及びＩ５は、好ましくは、実質的に同じ値であり、１つの実例的な実施形態では、それぞれ１０μＡに等しい。ＭＯＳＦＥＴ  Ｍ１３及びＭ１６のソースでの電圧は、それぞれ、実質的に、ＶＳ１３＝ＶＳＤ１−ＶＧＳ１３、及び、ＶＳ１６＝ＶＳＤ２−ＶＧＳ１６となり、ここで、ＶＧＳ１３及びＶＧＳ１６は、それぞれ、ＭＯＳＦＥＴ  Ｍ１３及びＭ１６のゲート−ソース電圧である。ＭＯＳＦＥＴ  Ｍ１３及びＭ１６は、同じ電流で動作するので、それらのゲート−ソース電圧は、実質的に等しくなる。
【００４０】
[0047]ＰチャネルＭＯＳＦＥＴ  Ｍ１５及びＭ１８は、電流源Ｉ６とともに、「以下」回路を形成する。Ｍ１５及びＭ１８は、好ましくは、同一の幾何形状のデバイスである。電圧ＶＳ１３が実質的に電圧ＶＳ１６より低いならば、電流源Ｉ６からの電流の実質的に全てがＭＯＳＦＥＴ  Ｍ１５により導通されることになり、ＭＯＳＦＥＴ  Ｍ１５及びＭ１８のソースの接合部での電圧ＶＳ１５は、ＶＳ１５＝ＶＳＤ１−ＶＧＳ１３＋ＶＳＧ１５となり、ここで、ＶＳＧ１５、Ｍ１５のソース−ゲート電圧である。電圧ＶＳ１６が、実質的に電圧ＶＳ１３より低いならば、電流源Ｉ６からの電流の実質的に全てがＭＯＳＦＥＴ  Ｍ１８により導通されることになり、ＭＯＳＦＥＴ  Ｍ１５及びＭ１８のソースの接合部での電圧はＶＳ１５＝ＶＳＤ２−ＶＧＳ１６＋ＶＳＧ１８となり、ここで、ＶＳＧ１８は、ＭＯＳＦＥＴ  Ｍ１８のソース−ゲート電圧である。Ｎチャネル及びＰチャネルのＭＯＳＦＥＴのゲート−ソース電圧は逆の極性のものであることに留意すると、電圧ＶＳ１５は、１つのＮチャネルＭＯＳＦＥＴ及び１つのＰチャネルＭＯＳＦＥＴのゲート−ソース電圧の大きさの間の差に等しいオフセット電圧を加えた、ＶＳＤ１又はＶＳＤ２のうちのより低い方となる。このオフセット電圧がほぼゼロであることを確実にすることが可能であるということは明らかであるはずであるが、これは、単に近似的に行われ得るものである。というのは、Ｎチャネル及びＰチャネルのデバイスのしきい値電圧は、独立したプロセスの変動に左右されるためである。しかしながら、このレベルの精度は、以下で示されるように、大部分の実例において十分である。
【００４１】
[0048]制御電圧ＶＣＯＮＴＲＯＬがローであるとき、電流源Ｉ１からの電流がＭＯＳＦＥＴ  Ｍ２を介してＭ４に導かれる。更に、ＭＯＳＦＥＴ  Ｍ３を流れる電流が実質的に存在しないので、ＭＯＳＦＥＴ  Ｍ８を流れる電流もまた実質的に存在せず、ＭＯＳＦＥＴ  Ｍ１４はターンオフされる。ＭＯＳＦＥＴ  Ｍ４のゲート及びソースの端子は、ＰチャネルＭＯＳＦＥＴ  Ｍ５のゲート及びソースの端子にそれぞれ接続され、電流ミラーを形成する。ＭＯＳＦＥＴ  Ｍ５は、好ましくは、ＭＯＳＦＥＴ  Ｍ４のゲート幅の半分に等しいゲート幅を有し、その結果、電流源Ｉ１の値の半分に等しい電流が、ＭＯＳＦＥＴ
Ｍ５のドレインからソースされることになる。電流は、ダイオード接続のＭＯＳＦＥＴ
Ｍ６を通って流れ、ＭＯＳＦＥＴ  Ｍ７にミラーリングされる。従って、電流源Ｉ１の値の半分に等しい電流がＭＯＳＦＥＴ  Ｍ７によりシンクされ、ダイオード接続のＭＯＳＦＥＴ  Ｍ１７を通って流れる。一実施態様では、電流源Ｉ６により提供される電流の値はＩ１の値に等しい。従って、源Ｉ６からの電流の半分がＭＯＳＦＥＴ  Ｍ１７を通って流れ、一方で、残りは、端子ＳＤ１及びＳＤ２でそれぞれ提供される電圧ＶＳＤ１及びＶＳＤ２の相対的なレベルに応じて、ＭＯＳＦＥＴ  Ｍ１５若しくはＭ１８のうちの何れか又は両方にとって利用可能である。端子ＶＣＯＮＮでの電圧は、これらの条件のもとで、Ｎチャネル及びＰチャネルのゲート−ソース電圧の間の差に応じた上述のオフセットを加え、Ｍ１７のゲート−ソース電圧を引いた、ＶＳＤ１又はＶＳＤ２のうちのより低い方に実質的に等しくなる。Ｍ１７のゲート−ソース電圧の大きさは、常に、ＶＣＯＮＮでの電圧が電圧ＶＳＤ１又はＶＳＤ２のうちのより低い方よりわずかに低くなることを確実にするのに十分であり、これが、上記で説明されたような本発明によるプログラマブルゲインアンプ内の単一のＣＭＯＳスイッチのＮチャネルＭＯＳＦＥＴ部分に対するオフ電圧の一実施態様である。
【００４２】
[0049]図１０は、制御されるべきＣＭＯＳスイッチ内のＰチャネルＭＯＳＦＥＴに対するゲート駆動信号を生成するための更なる回路構成要素を概略的に示す。ＶＭＯＮ及びＶＭＯＦＦと名付けられた端子は、図９での同一の名前の端子に接続されることが意図される。従って、図９でのＭＯＳＦＥＴ  Ｍ３及びＭ４のゲート及びドレインの端子は、それぞれ、図１０でのＰチャネルＭＯＳＦＥＴ  Ｍ１９及びＭ２２のゲート端子に接続される。図１０でのＶＳＤ１及びＶＳＤ２と名付けられた端子は、図３に示されるように制御されるべきＣＭＯＳスイッチの信号端子ＳＤ１及びＳＤ２と同様に、図９での同一の名前の端子に接続される。一実施態様では、端子ＶＣＯＮＰは、制御されるべきＣＭＯＳスイッチ内のＰチャネルＭＯＳＦＥＴのゲート端子に接続される。
【００４３】
[0050]図１０において、ＮチャネルＭＯＳＦＥＴ  Ｍ２３は、ダイオード接続のＰチャネルＭＯＳＦＥＴ  Ｍ２４、ダイオード接続のＮチャネルＭＯＳＦＥＴ  Ｍ２５及び電流源Ｉ７とともに、ソース−ドレイン電圧ＶＳＤ１用の第３のソースフォロワバッファを形成し、それによって、Ｍ２５のソースでの電圧ＶＯＮＰは実質的に次式により与えられる：ＶＯＮＰ＝ＶＳＤ１−ＶＧＳ２３−ＶＳＧ２４−ＶＧＳ２５、ここで、ＶＧＳ２３、ＶＳＧ２４及びＶＧＳ２５は、それぞれ、Ｍ２３、Ｍ３４及びＭ２５のゲート−ソース（又はソース−ゲート）電圧であり、全ては正の量である。これらのゲート−ソース電圧は、電流源Ｉ７が一定である限り、ソース−ドレイン電圧ＶＳＤ１の変化があっても、実質的に一定である。というのは、ＮチャネルＭＯＳＦＥＴ  Ｍ２７のゲートがＭＯＳＦＥＴ  Ｍ２５のソースに提供する負荷は無視できるためである。ＭＯＳＦＥＴ  Ｍ２３は、好ましくは、電圧ＶＳＤ１での容量性負荷を最小にするために、プロセスのデザインルール及び電圧の要件により許容される最小の幾何形状のものである。一実施形態の例では、電流源Ｉ７により提供される電流の値は約１０μＡであり、ＭＯＳＦＥＴ  Ｍ２３からＭ２５のゲート−ソース電圧の合計の公称値は９Ｖである。従って、ＭＯＳＦＥＴ  Ｍ２５のソースでの電圧ＶＯＮＰは、上記で説明されたように、制御されるべきＣＭＯＳスイッチ内のＮチャネルＭＯＳＦＥＴに対する好適なオン電圧に実質的に等しくなる。
【００４４】
[0051]ＰチャネルＭＯＳＦＥＴ  Ｍ２７及び電流源Ｉ８は電圧ＶＯＮＰ用のソースフォロワバッファとして働き、それによって、ＭＯＳＦＥＴ  Ｍ２７のソースでの電圧はＶＯＮＰ＋ＶＳＧ２７に実質的に等しくなり、ここで、電圧ＶＳＧ２７はＭＯＳＦＥＴ  Ｍ２７のソース−ゲート電圧である。電流源Ｉ８に対する好適な値は、図９において電流源Ｉ１により提供される電流の値に等しい。図９を参照すると、制御電圧ＶＣＯＮＴＲＯＬがハイであるとき、電流源Ｉ１からの電流がＭＯＳＦＥＴ  Ｍ１を介してＭ３に導かれ、ＭＯＳＦＥＴ  Ｍ４を流れる電流は実質的に存在しないことになる。ＭＯＳＦＥＴ  Ｍ４（
図８）及びＭＯＳＦＥＴ  Ｍ２２（図９）のゲート及びドレインは相互に接続されるので、ＰチャネルＭＯＳＦＥＴ  Ｍ２２を流れる電流は実質的に存在しないことになる。同様に、ＭＯＳＦＥＴ  Ｍ３（図８）のゲート及びソースの端子は、ＰチャネルＭＯＳＦＥＴ
Ｍ１９（図９）のゲート及びソースの端子にそれぞれ接続され、電流ミラーを形成する。ＭＯＳＦＥＴ  Ｍ１９は、好ましくは、ＭＯＳＦＥＴ  Ｍ３のゲート幅の半分に等しいゲート幅を有し、その結果、電流源Ｉ１により提供される電流の値の半分に等しい電流がＭＯＳＦＥＴ  Ｍ１９のドレインから供給されることになる。図１０を参照すると、電流は、ＮチャネルＭＯＳＦＥＴ  Ｍ２１とともに電流ミラーを形成する、ダイオード接続のＮチャネルＭＯＳＦＥＴ  Ｍ２０を通って流れる。従って、ＭＯＳＦＥＴ  Ｍ２１のドレイン電流は、図９での電流源Ｉ１のドレイン電流の半分に実質的に等しくなる。ドレイン電流は、（上記のように）ＭＯＳＦＥＴ  Ｍ２２がターンオフされるので、ダイオード接続のＰチャネルＭＯＳＦＥＴ  Ｍ２８を通って流れることになる。ＭＯＳＦＥＴ  Ｍ２２がターンオフされるという事実により、ダイオード接続のＮチャネルＭＯＳＦＥＴ  Ｍ３２が電流を実質的に導通しないということもまた確実になる。これらの条件のもとで、ＭＯＳＦＥＴ  Ｍ２７及びＭ２８は、電流源Ｉ１により提供される電流の値の半分に等しいソース−ドレイン電流でそれぞれ動作していることになる。ＭＯＳＦＥＴ  Ｍ２７及びＭ２８は、これらの条件のもとで、実質的に同じ電流レベルで動作しているので、それらのゲート−ソース電圧は実質的に同じになる。従って、端子ＶＣＯＮＰでの電圧は、ＭＯＳＦＥＴ  Ｍ２５のソースでの電圧（即ちＶＯＮＰ）に実質的に等しくなり、これは、前に説明されたような、プログラマブルゲインアンプ内の単一のＣＭＯＳスイッチのＰチャネルＭＯＳＦＥＴ部分に対する好適なオン電圧である。
【００４５】
[0052]ＰチャネルＭＯＳＦＥＴ  Ｍ２６は、電流源Ｉ９とともに、電圧ＶＳＤ１用の第４のソースフォロワバッファを形成する。ＮチャネルＭＯＳＦＥＴ  Ｍ３０は、電流源Ｉ１０とともに、ＣＭＯＳスイッチ信号電圧ＶＳＤ２用の第２のソースフォロワバッファを形成する。ＭＯＳＦＥＴ  Ｍ２６及びＭ３０は、好ましくは、電圧ＶＳＤ１及びＶＳＤ２それぞれでの容量性負荷を最小にするために、プロセスのデザインルール及び電圧の要件により許容される最小の幾何形状のものである。電流源Ｉ９及びＩ１０は、好ましくは、実質的に同じ値であり、実施形態の一例では、それぞれ１０μＡに等しい。ＭＯＳＦＥＴ
Ｍ２６及びＭ３０のソースでの電圧は、それぞれ、実質的に、ＶＳ２６＝ＶＳＤ１＋ＶＳＧ２６及びＶＳ３０＝ＶＳＤ２＋ＶＳＧ３０となり、ここで、電圧ＶＳＧ２６及びＶＳＧ３０は、それぞれ、ＭＯＳＦＥＴ  Ｍ２６及びＭ３０のソース−ゲート電圧である。ＭＯＳＦＥＴ  Ｍ２６及びＭ３０は同じ電流レベルで動作するので、それらのソース−ゲート電圧は実質的に等しくなる。ＮチャネルＭＯＳＦＥＴ  Ｍ２９及びＭ３１は、電流源Ｉ１１とともに、「以上」回路を形成する。ＭＯＳＦＥＴ  Ｍ２９及びＭ３１は、好ましくは、同一の幾何形状のデバイスである。電圧ＶＳ２６が、実質的に電圧ＶＳ３０より高いならば、Ｉ１１からの電流の実質的に全てがＭ２９により導通されることになり、ＭＯＳＦＥＴ  Ｍ２９及びＭ３１のソースの接合部での電圧ＶＳ２９はＶＳ２９＝ＶＳＤ１＋ＶＳＧ２６−ＶＧＳ２９となる。電圧ＶＳ３０が、実質的に電圧ＶＳ２６より高いならば、電流源Ｉ１１からの電流の実質的に全てがＭＯＳＦＥＴ  Ｍ３１により導通されることになり、ＭＯＳＦＥＴ  Ｍ２９及びＭ３１のソースの接合部での電圧はＶＳ２９＝ＶＳＤ２＋ＶＳＧ３０−ＶＧＳ３１となる。Ｎチャネル及びＰチャネルのＭＯＳＦＥＴのゲート−ソース電圧が逆の極性のものであることに留意すると、電圧ＶＳ２９は、１つのＮチャネルＭＯＳＦＥＴ及び１つのＰチャネルＭＯＳＦＥＴのゲート−ソース電圧の大きさの間の差に等しいオフセット電圧を加えた、ＶＳＤ１又はＶＳＤ２の何れかの電圧のうちのより高い方となる。
【００４６】
[0053]図９を参照すると、制御電圧ＶＣＯＮＴＲＯＬがローであるとき、電流源Ｉ１からの電流はＭＯＳＦＥＴ  Ｍ２を介してＭ４に導かれる。更に、ＭＯＳＦＥＴ  Ｍ３を流れる電流は実質的に存在しないので、図１０でのＭＯＳＦＥＴ  Ｍ１９を流れる電流もま
た、実質的に存在しない。従って、図１０でのＭＯＳＦＥＴ  Ｍ２０、Ｍ２１及びＭ２８もまた、ターンオフされる。ＭＯＳＦＥＴ  Ｍ４のゲート及びソースの端子は、図１０でのＰチャネルＭＯＳＦＥＴ  Ｍ２２のゲート及びソースの端子にそれぞれ接続され、電流ミラーを形成する。ＭＯＳＦＥＴ  Ｍ２２は、好ましくは、ＭＯＳＦＥＴ  Ｍ４のゲート幅の半分に等しいゲート幅を有し、その結果、電流源Ｉ１の値の半分に等しい電流がＭＯＳＦＥＴ  Ｍ２２のドレインから供給され、ダイオード接続のＭＯＳＦＥＴ  Ｍ３２を通って流れることになる。電流源Ｉ１１の値は、好ましくは、電流源Ｉ１により提供される電流の値に等しい。従って、電流源Ｉ１１からの電流の半分がＭＯＳＦＥＴ  Ｍ３２を通って流れ、一方で、残りは、電圧ＶＳＤ１及びＶＳＤ２の相対的なレベルに応じて、ＭＯＳＦＥＴ  Ｍ２９若しくはＭ３１のうちの何れか又は両方にとって利用可能である。端子ＶＣＯＮＰでの電圧は、これらの条件のもとで、Ｎチャネル及びＰチャネルのゲート−ソース電圧の間の差に応じた上述のオフセットを加え、ＭＯＳＦＥＴ  Ｍ３２のゲート−ソース電圧を加えた、２つの電圧ＶＳＤ１及びＶＳＤ２のうちのより高い方に実質的に等しくなる。ＭＯＳＦＥＴ  Ｍ３２のゲート−ソース電圧の大きさは、常に、電圧ＶＣＯＮＰが、電圧ＶＳＤ１及びＶＳＤ２のうちのより高い方よりわずかに高くなることを確実にするのに十分であり、これは、上記で説明されたような、本発明によるプログラマブルゲインアンプ内の単一のＣＭＯＳスイッチのＰチャネルＭＯＳＦＥＴ部分に対する好適なオフ電圧である。
【００４７】
[0054]このアーキテクチャの更なる利点は、プログラマブルゲインアンプ内のＣＭＯＳスイッチのターンオン及びターンオフの時間を制御する能力である。特にオーディオの用途では、スイッチを構成するＭＯＳＦＥＴのゲートでの高速の電圧遷移はゲートチャネル間容量によってチャネルに容量的に結合される場合があり、結果として、ゲイン遷移の際の可聴の「クリック音」となる。「電荷注入」と呼ばれることもあるこの現象は、Ｎチャネル及びＰチャネルのデバイスのための幾何形状を選択することにより最小にすることが可能であり、これらＮチャネル及びＰチャネルのデバイスは、結果として、Ｎチャネル及びＰチャネルのデバイスの間の整合されたゲートチャネル間容量となるスイッチを構成する。（この手法では、各デバイスのゲートは、反対に移動する信号から駆動され、その結果、２つの信号は、等量且つ反対の電荷を信号経路に注入し、それらは、理論的には相互に相殺し合う。）しかしながら、ゲートが極めて高速の立ち上がり時間で駆動されるときは、可聴のクリック音を除去することに関してこの手法が完全に成功することはほとんどない。従って、スイッチ内のＭＯＳＦＥＴのゲートに対するオン電圧とオフ電圧との間の、所定の変化の速度での電圧ランプを提供することが、オーディオの用途用のプログラマブルゲインアンプのゲート駆動回路構成要素に対しての望ましい特性である。
【００４８】
[0055]図９を参照すると、電圧ＶＣＯＮＴＲＯＬでの高速のローからハイへの遷移がＶＣＯＮＴＲＯＬ端子に加えられるとき、（ａ）電流源Ｉ１からの電流がＭＯＳＦＥＴ  Ｍ４からＭ３に導かれ、（ｂ）ＭＯＳＦＥＴ  Ｍ１７がターンオフされ、（ｃ）ＭＯＳＦＥＴ  Ｍ８がターンオンされる。この電流の導きは、関連するノードの全てが比較的低いインピーダンスであるので、極めて迅速に行われる。しかしながら、ＭＯＳＦＥＴ  Ｍ８がターンオンするとき、そのドレイン電流は、直ちにＭＯＳＦＥＴ  Ｍ１４を通って流れることにはならず、ＶＣＯＮＮ端子に接続される何らかの負荷容量をまず充電するはずである。好ましくは、このノード上の主要な負荷容量は、ＣＭＯＳスイッチ内のＮチャネルデバイスのゲートチャネル間容量である。このことは極めて重大なことで、というのは、低ノイズのプログラマブルゲインアンプで必要な低いオン抵抗のスイッチのために必要とされる幾何形状は、ゲート駆動回路構成要素内のデバイスの幾何形状と比較して、非常に大きいためである。電流源Ｉ１の値をスケーリングし、それに電流源Ｉ３及びＩ６の値が比例することにより、スイッチ内のＮチャネルデバイスのオフ及びオンの状態間の変化の速度が制御され得る。
【００４９】
[0056]同様に、ＶＣＯＮＴＲＯＬでの高速のハイからローへの遷移が加えられるとき、極めて迅速にＭＯＳＦＥＴ  Ｍ８がターンオフし、ＭＯＳＦＥＴ  Ｍ７がターンオンする。ＭＯＳＦＥＴ  Ｍ７によりシンクされる電流は、ＶＣＯＮＮ端子上の（図示されない）負荷容量を充電し、スイッチのオン及びオフの状態間の制御されたランプを提供する。図１０に示されるスイッチ内のＰチャネルＭＯＳＦＥＴ用の駆動回路構成要素はＮチャネルＭＯＳＦＥＴ用のものと同様の様式で挙動することになるということは、当業者には明らかであるはずである。
【００５０】
[0057]好適な実施形態では、ＣＭＯＳスイッチの幾何形状はノイズ及び歪みの性能に関する要件に適するようにサイズ的にスケーリングされ、これらノイズ及び歪みの性能に関する要件は、アナログゲインアンプのその様々なプログラマブルゲインで必要とされるものである。典型的には、図２に示されるゲイン制御スイッチＳ１からＳＮは、最も高いゲイン設定を有効にするスイッチが、最も低いオン抵抗を有し、従って、最も幅が広いスイッチとなるように、スケーリングされることになる。例えば、図２では、ゲイン制御スイッチＳＮが最も幅が広くなり、スイッチＳ１が最も幅が狭くなる。ゲイン制御スイッチＳＦ１からＳＦＭは、好ましくは、それぞれのオン抵抗がその関連する直列の抵抗ＲＦ１からＲＦＭと比較して無視できるように選択されることになるように、スケーリングされることになる。これらの幾何形状が選択された後で、対応する電流源のＩ１、Ｉ３、Ｉ６、Ｉ８及びＩ１１の値が全てのスイッチに対してゲート電圧遷移のための同じランプ速度を提供するように、個々のゲート駆動回路のそれぞれに対して選択され得る。より大きな容量を有するより大きなスイッチは、電流Ｉ１、Ｉ３、Ｉ６、Ｉ８及びＩ１１に関してより大きな値を有することになり、一方で、より小さな容量を有するより小さなスイッチは、電流Ｉ１、Ｉ３、Ｉ６、Ｉ８及びＩ１１に関してより小さな値を有することになる。一例では、これらの電流は、全てのスイッチに対して、オン及びオフの状態間の約２０μｓｅｃの遷移時間を実現するために、１μＡから１６μＡまでに及んだ。
【００５１】
[0058]スイッチの各幾何形状に対してＩ１及び他の電流の値を比例してスケーリングすることに対する別法として、Ｉ１及びその比例した他の電流の値は、全ての駆動回路に対して一定であってよく、ＭＯＳＦＥＴ  Ｍ３とＭ８との、同様に、Ｍ３とＭ１９、Ｍ２０及びＭ２１との、並びに、Ｍ４とＭ５、Ｍ６、Ｍ７及びＭ２２との幅の比が、同様の結果を実現するために、関連するスイッチ内のデバイスの幅に反比例してスケーリングされ得る。更に、ＭＯＳＦＥＴ  Ｍ７とＭ８との、及び、ＭＯＳＦＥＴ  Ｍ２１とＭ２２との幅の比をスケーリングすることが、オンからオフへ及びオフからオンへの遷移に対して、ゲート駆動電圧の変化の異なる速度が望まれる場合に行われ得る。
【００５２】
[0059]本明細書で説明された全体的な手法が、他のプログラマブルゲインアンプ及びスイッチングトポロジのうちの一方又は双方に適用され得ることは明らかであるはずである。特に、説明されたスイッチドライバは、同時係属出願の図４に示されるプログラマブルゲイン計測アンプに適用され得る。それは更に、他のプログラマブルゲインアンプトポロジのために、並びに、低歪み、低ノイズ及び高電圧の能力が望まれる単純なスイッチングトポロジのために使用され得る。更に、使用される半導体デバイスのタイプの変更が行われ得る。
【００５３】
[0060]図３に示されるスイッチのＭＯＳＦＥＴ  ＭＡ及びＭＢはソース及びドレインを有するとして説明したが、これらのデバイスが（時間変動信号が加えられるスイッチとして）使用されている状況では、各ＭＯＳＦＥＴのどちらの端子がソースであり、どちらがドレインであるかは、信号が極性を変化させるのに伴ってスイッチするということが理解されるはずであるということに留意されたい。一実施形態では、ＭＯＳＦＥＴは、物理的に対称なデバイスであり、どちらの端子がソースとして機能しどちらがドレインとして機能しているかはバイアス条件によって区別され、従って決定される。Ｎチャネルデバイス
に関しては、（ゲートに対して）より低い電位である端子がソースであり、より高い電位を伴う端子がドレインである。Ｐチャネルデバイスに関しては、反対のことが真である。その結果、ゲート駆動回路は、妥当な端子に対する適切な「ゲート−ソース電圧」を保持する。図８の実施態様では、ゲート駆動回路は、ＳＤＣの「以下」ブロック１及び「以上」ブロック２の出力の関数として、適切な「ゲート−ソース電圧」を保持する。従って、各ＭＯＳＦＥＴは、各端子が、ＭＯＳＦＥＴがどのようにバイアスされるかに応じて、何れかとして動作可能であるので、２つのソース−ドレイン端子を含むとして説明されるということを理解されたい。
【００５４】
[0061]このように、同時係属出願で説明されたタイプのような低歪みのプログラマブルゲインアンプ用の、新型且つ改良型の動的スイッチドライバが本開示によって提供される。本明細書で説明された例示的な実施形態は、限定ではなく図示の目的で提示されたものであり、様々な修正、組み合わせ及び置換が、当業者により、本開示からの趣旨又は範囲の何れにおいての逸脱もなく、そのより広範囲の態様で、且つ、添付の特許請求の範囲に記載されているようにして、もたらされ得る。
【００５５】
[0062]同時係属出願で説明されたタイプの低歪みのプログラマブルゲインアンプ用の、新型且つ改良型の動的スイッチドライバ及び本明細書で開示されたような本開示の方法及びそれらの全ての要素は、以下の特許請求の範囲の少なくとも１つの範囲内に含まれる。本開示のシステム及び方法の要素は、放棄されることを意図されておらず、それらは、特許請求の範囲の解釈を必ず制限するようには意図されていない。これらの特許請求の範囲では、要素に対する単数形での言及は、「唯一無二」を意味するようには、具体的にそのように述べられない限りは意図されておらず、むしろ「１つ又は複数」を意味するものである。当業者に知られているか又は後に知られるようになる本開示の至る所で説明された様々な実施形態の要素に対する全ての構造的且つ機能的な均等物は、明示的に本明細書に参照により組み込まれており、特許請求の範囲により包含されることが意図される。更に、本明細書で開示されるいかなるものも、そのような開示が特許請求の範囲に明示的に記載されるかどうかにかかわらず、一般公衆に開放されることは意図されない。請求項の要素は、要素が「ための手段」という語句を使用して明示的に記載されない限り、又は、方法クレームの場合は、要素が「ためのステップ」という語句を使用して記載されない限り、米国特許法第１１２条第６項の規定のもとで解釈されるべきではない。
【図１】
2015208016.tif 000004
【図２】
2015208016.tif 000005
【図３】
2015208016.tif 000006
【図４】
2015208016.tif 000007
【図５】
2015208016.tif 000008
【図６】
2015208016.tif 000009
【図７】
2015208016.tif 000010
【図８】
2015208016.tif 000011
【図９】
2015208016.tif 000012
【図１０】
2015208016.tif 000013
【手続補正書】
【提出日】平成27年6月29日(2015.6.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
時間変動入力信号をスイッチするためのスイッチング回路であって、当該スイッチング回路が、
少なくとも１つのスイッチ（ＳＮ）であって、それぞれの各スイッチが、ｎチャネルＭＯＳＦＥＴ（ＭＢ）およびｐチャネルＭＯＳＦＥＴ（ＭＡ）を含み、該ｎチャネルＭＯＳＦＥＴおよびｐチャネルＭＯＳＦＥＴの各々は、前記それぞれのスイッチ（ＳＮ）の各ＭＯＳＦＥＴのオン／オフ状態を変化させるための駆動信号を受けるように構成されたゲートを有し、前記ｎチャネルＭＯＳＦＥＴ（ＭＢ）、及び、ｐチャネルＭＯＳＦＥＴ（ＭＡ）の各々は、ソース及びドレインを含み、前記ｎチャネルＭＯＳＦＥＴ（ＭＢ）及びｐチャネルＭＯＳＦＥＴ（ＭＡ）は、それらの、それぞれの、ソース及びドレイン端子において並列に接続されて、結合されたＭＯＳＦＥＴの組を形成する、少なくとも１つのスイッチであって、各スイッチ（SN）がそれぞれ、第１の端子を有する第１の側と、第２の端子を有する第２の側を有し、前記ｎチャネルＭＯＳＦＥＴ（ＭＢ）、及び、ｐチャネルＭＯＳＦＥＴ（ＭＡ）の各々は、それぞれの最大ゲート−ソース電圧を有するものと、
前記少なくとも１つのスイッチ（ＳＮ）の前記オン／オフ状態を変化させて、各ＭＯＳＦＥＴ（ＭＡ，ＭＢ）のゲート・ソース間電圧を各ＭＯＳＦＥＴの最大ゲート・ソース電圧より小さい電圧に維持するために、各スイッチの、前記ｎチャネルＭＯＳＦＥＴ（ＭＢ）及びｐチャネルＭＯＳＦＥＴ（ＭＡ）の前記ゲートのそれぞれに１対の駆動信号を選択的に加えるように構成され配置された駆動回路と、
を備え、
前記駆動回路が、前記駆動信号を生成することによって、
（ａ）  少なくとも１つのスイッチ（ＳＮ）のオフ状態に対応するオフ制御信号を受けることに応じて、
前記オフ状態に対する前記ｎチャネルＭＯＳＦＥＴ（ＭＢ）のソース電圧が、前記第１の端子又は前記第２の端子のいずれかの電圧より小さい状態で、前記駆動信号が、前記ｎチャネルＭＯＳＦＥＴ（ＭＢ）ゲート電圧を、常に、前記ソース電圧に、又はそれより低く維持し、
前記オフ状態に対する前記ｐチャネルＭＯＳＦＥＴ（ＭＡ）のソース電圧が、前記第１の端子又は前記第２の端子のいずれかの電圧より大きい状態で、前記ｐチャネルＭＯＳＦＥＴ（ＭＡ）ゲート電圧を、常に、前記ソース電圧に、又はそれより高く維持し、
及び、
（ｂ）  少なくとも１つのスイッチ（ＳＮ）のオン状態に対応するオン制御信号を受けることに応じて、前記駆動信号が、前記ｎチャネルＭＯＳＦＥＴ（ＭＢ）ゲート電圧を、常に、前記ソース電圧より、一定の正のオフセット電圧だけ高い電圧に維持し、前記ｐチャネルＭＯＳＦＥＴ（ＭＡ）ゲート電圧を、常に、前記ソース電圧より、一定の負のオフセット電圧だけ低い電圧に維持する、
スイッチング回路。
【請求項２】
請求項１に記載のスイッチング回路であって、
前記駆動回路が、  第１及び第２の電子制御のセレクタスイッチを更に備え、
各セレクタは、第１及び第２の入力端子と、１つの出力端子と、１つの制御端子とを有し、
前記制御端子は、前記オフ及びオン制御信号それぞれに対応する制御信号を受けるように構成され、前記制御信号は、前記第１の入力端子又は前記第２の入力端子が前記出力端子に電気的に結合されるかを定め、前記２つのセレクタの前記制御端子は相互に接続され、
前記駆動回路が更に、
（ａ）前記２つのソース・ドレイン端子の第１のものに接続された入力端子を有する第１のバッファ増幅器と、
（ｂ）前記２つのソース・ドレイン端子の第２のものに接続された入力端子を有する第２のバッファ増幅器と、
（ｃ）前記第１のバッファ増幅器の前記出力に結合された負の端子を有する第１のオフセット電圧生成器であって、当該第１のオフセット電圧生成器が、前記第１の電子制御のセレクタスイッチの前記第１の入力端子に結合された正の端子を含むものと、
（ｄ）前記第１のバッファ増幅器の前記出力端子に結合された正の端子、及び、前記第２の電子制御のセレクタスイッチの前記第１の入力端子に結合された負の端子、を有する第２のオフセット電圧生成器と、
第１の入力信号を受けるための、第１の入力端子、及び、第２の入力信号を受けるための第２の入力端子、及び、２つの入力信号のうちの、より負のものの値に比例する出力信号を生成するための出力端子、を含む、レス・ザン・オア・イコール・ツーless-than-or-equal to）回路と、
第１の入力信号を受けるための第１の入力端子、及び、第２の入力信号を受けるための第２の入力端子、及び、前記２つの入力信号のうちの、より正のものに比例した出力信号を生成するための出力端子、を含む、グレータ・ザン・オア・イコール・ツー(greater than or equal to)回路と、
を含み、
前記第１のバッファ増幅器の前記出力端子が、前記レス・ザン・オア・イコール・ツー回路の前記第１の入力端子に結合され、
前記第２のバッファ増幅器の出力端子が、前記レス・ザン・オア・イコール・ツー回路の前記第２の入力端子、及び、前記グレータ・ザン・オア・イコール・ツー回路の前記第２の入力端子に結合され、
前記レス・ザン・オア・イコール・ツー回路の出力端子が、前記第１の電子制御のセレクタスイッチの前記第２の入力端子に接続され、
前記グレータ・ザン・オア・イコール・ツー回路の前記出力端子が、前記第２の電子制御のセレクタスイッチの前記第２の入力端子に接続され、
前記２つのセレクタスイッチに加えられた前記制御信号が１つの状態にあるときに、
前記第１のバッファ増幅器からの出力信号に加算される前記第１のオフセット電圧発生器により生成されたオフセット電圧が、前記スイッチの前記ｎチャネルＭＯＳＦＥＴの前記ゲートに結合され、
前記第１のバッファ増幅器からの前記出力信号から減算される前記第２のオフセット電圧発生器により生成されたオフセット電圧が、前記スイッチの前記ｐチャネルＭＯＳＦＥＴ（ＭＡ）の前記ゲートに結合され、
前記２つのセレクタスイッチに加えられた前記制御信号が第２の状態にあるときに、前記２つのバッファ増幅器の前記出力のうちのより負の方が、前記ｎチャネルＭＯＳＦＥＴ（ＭＢ）の前記ゲートに結合され、前記２つのバッファ増幅器からの前記出力のうちのより正の方が、前記スイッチの前記ｐチャネルＭＯＳＦＥＴ（ＭＡ）に結合された、
スイッチング回路。
【請求項３】
請求項１に記載のスイッチング回路であって、
前記駆動回路が、第１のバッファ増幅器、及び、第２のバッファ増幅器を備え、
各増幅器が、出力を含み、
前記駆動回路が、制御信号を受けるように構成され、
もし、当該制御信号が、第１の状態にあるならば、第１のオフセット電圧が、それぞれのスイッチの前記ｎチャネルＭＯＳＦＥＴ（ＭＢ）の前記ゲートに結合され、第２のオフセット電圧が、当該それぞれのスイッチの前記ｐチャネルＭＯＳＦＥＴ（ＭＡ）の前記ゲートに結合され、
もし、前記制御信号が、第２の状態にあるならば、前記２つのバッファ増幅器の前記出力のうち、より負のものが、前記ｎチャネルＭＯＳＦＥＴ（ＭＢ）の前記ゲートに結合され、
前記２つのバッファ増幅器からの前記出力のうち、より正のものが、前記ｐチャネルＭＯＳＦＥＴ（ＭＡ）に結合される、
スイッチング回路。
【請求項４】
少なくとも１つのスイッチ（ＳＮ）を使用して時間変動入力信号をスイッチする方法であって、
それぞれの、各スイッチ（ＳＮ）は、ｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴを含み、該ｎチャネルＭＯＳＦＥＴおよびｐチャネルＭＯＳＦＥＴの各々は、前記それぞれのスイッチのオン／オフ状態を変化させるための駆動信号を受けるように構成されたゲートを有し、
前記ｎチャネルＭＯＳＦＥＴ（ＭＢ）及びｐチャネルＭＯＳＦＥＴ（ＭＡ）は、各々、
ソース及びドレイン端子を含み、
前記ｎチャネルＭＯＳＦＥＴ（ＭＢ）及びｐチャネルＭＯＳＦＥＴ（ＭＡ）は、それらの、それぞれの、ソース及びドレイン端子において、並列に接続されて、結合されたＭＯＳＦＥＴの組を形成し、
前記方法が、
駆動信号の組を、前記ｎチャネルＭＯＳＦＥＴ（ＭＢ）及び前記ｐチャネルＭＯＳＦＥＴ（ＭＡ）の前記ゲートに、選択的に適用するステップと、
前記駆動信号を生成して、
（ａ）  少なくとも１つのスイッチ（ＳＮ）のオフ状態に対応するオフ制御信号を受けることに応じて、
前記オフ状態に対する前記ｎチャネルＭＯＳＦＥＴ（ＭＢ）のソース電圧が、前記第１の端子又は前記第２の端子のいずれかの電圧より小さい状態で、前記駆動信号が、前記ｎチャネルＭＯＳＦＥＴ（ＭＢ）ゲート電圧を、常に、前記ソース電圧に、又はそれより低く維持し、
前記オフ状態に対する前記ｐチャネルＭＯＳＦＥＴ（ＭＡ）のソース電圧が、前記第１の端子又は前記第２の端子のいずれかの電圧より大きい状態で、前記ｐチャネルＭＯＳＦＥＴ（ＭＡ）ゲート電圧を、常に、前記ソース電圧に、又はそれより高く維持し、及び、
（ｂ）  少なくとも１つのスイッチ（ＳＮ）のオン状態に対応するオン制御信号を受けることに応じて、前記駆動信号が、前記ｎチャネルＭＯＳＦＥＴ（ＭＢ）ゲート電圧を、常に、前記ソース電圧より、一定の正のオフセット電圧だけ高い電圧に維持し、前記ｐチャネルＭＯＳＦＥＴ（ＭＡ）ゲート電圧を、常に、前記ソース電圧より、一定の正のオフセット電圧だけ低い電圧に維持する、
ステップと、
を含む方法。
【請求項５】
前記オン及びオフの状態間の各スイッチ（ＳＮ）の遷移は所定の速度で起こる、請求項４に記載の方法。