(57)【要約】【課題】構成が複雑になるのを抑制しながら、複数の電源制御回路うちのいずれの電源制御回路が異常となったかを判別することが可能な保護回路を提供する。【解決手段】この保護回路５０は、電源制御回路４〜７と、短絡（過電圧）を検出するとともに、電源制御回路４〜７に応じたそれぞれ互いに異なる電圧値の検出電圧を出力する短絡検出回路８（過電圧検出回路９）と、検出回路に１つのＡ／Ｄポート１４ａ（Ａ／Ｄポート１４ｂ）を介して接続され、検出電圧の電圧値に基づいて、電源制御回路４〜７とのうちのいずれが短絡または過電圧となったかを判別する制御を行うＣＰＵ１３とを備える。【選択図】図４
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【特許請求の範囲】
【請求項１】
外部電源部からの電圧を所定の電圧に調整して負荷に供給する複数の電源制御回路と、
前記複数の電源制御回路に接続され、前記複数の電源制御回路のうちの少なくとも１つの前記電源制御回路の短絡または過電圧を検出するとともに、前記複数の電源制御回路が短絡または過電圧となった場合に、前記複数の電源制御回路に応じたそれぞれ互いに異なる電圧値の検出電圧を出力する検出回路と、
前記検出回路に１つの入力ポートを介して接続され、前記検出回路からの前記検出電圧の電圧値を取得する制御部とを備え、
前記制御部は、取得した前記検出電圧の電圧値に基づいて、前記複数の電源制御回路のうちのいずれの前記電源制御回路が短絡または過電圧となったかを判別する制御を行うように構成されている、保護回路。
【請求項２】
前記検出回路は、複数の抵抗が設けられた抵抗分割回路を含み、前記複数の電源制御回路が短絡または過電圧となった場合に、前記抵抗分割回路により前記複数の電源制御回路に応じたそれぞれ互いに異なる前記電圧値の前記検出電圧を出力するように構成されている、請求項１に記載の保護回路。
【請求項３】
前記検出回路は、前記複数の電源制御回路と前記入力ポートとの間にそれぞれ設けられ、前記複数の電源制御回路が短絡または過電圧となった場合にオンする複数のトランジスタを含み、
前記抵抗分割回路は、前記複数のトランジスタのうちの少なくとも１つがオンした場合に、オンした前記トランジスタに応じた前記電圧値の前記検出電圧を出力するように構成されている、請求項２に記載の保護回路。
【請求項４】
前記複数の電源制御回路のそれぞれに対応した複数の判別電圧範囲が定められており、
前記制御部は、取得した前記検出電圧の電圧値が、前記複数の判別電圧範囲のうちのいずれの前記判別電圧範囲に含まれるかを判別して、前記複数の電源制御回路のうちのいずれの前記電源制御回路が短絡または過電圧となったかを判別する制御を行うように構成されている、請求項１〜３のいずれか１項に記載の保護回路。
【請求項５】
前記検出電圧の電圧値、または、いずれの前記電源制御回路が短絡または過電圧となったかを示す判別結果を記憶する記憶部と、
前記記憶部に記憶された前記検出電圧の電圧値または前記判別結果を、外部から読み取り可能に構成された接続部とをさらに備える、請求項１〜４のいずれか１項に記載の保護回路。
【請求項６】
前記制御部は、取得した前記検出電圧の電圧値に基づいて、前記複数の電源制御回路のうちのいずれの前記電源制御回路が短絡または過電圧となったかを判別するとともに、前記複数の電源制御回路のうちのいずれの前記電源制御回路が短絡または過電圧となったかを示す表示を、外部表示部に表示する制御を行うように構成されている、請求項１〜５のいずれか１項に記載の保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、保護回路に関し、特に、入力ポートを備えた保護回路に関する。
【背景技術】
【０００２】
従来、入力ポートを備えた保護回路が知られている（たとえば、特許文献１参照）。
【０００３】
上記特許文献１には、Ａ／Ｄ入力ポートを備えた保護回路が開示されている。この保護回路は、信号入力可能な複数のＡ／Ｄ入力ポートを含むマイコンを備えている。そして、複数のＡ／Ｄ入力ポートは、それぞれ複数の被監視回路から電圧信号が入力されるように構成されており、マイコンは、複数のＡ／Ｄ入力ポートに入力される信号のうちの電圧のレベルがハイレベルの被監視回路は正常であると判断し、電圧のレベルがローレベルの被監視回路は異常であると判断するように構成されている。これにより、複数の被監視回路のうちのいずれの被監視回路が異常となったかを判別することが可能に構成されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−１１９８４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１の保護回路では、複数の被監視回路（電源制御回路）に対して、それぞれ個別にＡ／Ｄ入力ポートが設けられているため、保護回路の構成が複雑になるという問題点がある。
【０００６】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、構成が複雑になるのを抑制しながら、複数の電源制御回路うちのいずれの電源制御回路が異常となったかを判別することが可能な保護回路を提供することである。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、この発明の一の局面による保護回路では、外部電源部からの電圧を所定の電圧に調整して負荷に供給する複数の電源制御回路と、複数の電源制御回路に接続され、複数の電源制御回路のうちの少なくとも１つの電源制御回路の短絡または過電圧を検出するとともに、複数の電源制御回路が短絡または過電圧となった場合に、複数の電源制御回路に応じたそれぞれ互いに異なる電圧値の検出電圧を出力する検出回路と、検出回路に１つの入力ポートを介して接続され、検出回路からの検出電圧の電圧値を取得する制御部とを備え、制御部は、取得した検出電圧の電圧値に基づいて、複数の電源制御回路のうちのいずれの電源制御回路が短絡または過電圧となったかを判別する制御を行うように構成されている。
【０００８】
この発明の一の局面による保護回路では、上記のように、制御部を、複数の電源制御回路が短絡または過電圧となった場合に、複数の電源制御回路に応じたそれぞれ互いに異なる電圧値の検出電圧を出力する検出回路に１つの入力ポートを介して接続するとともに、検出回路から取得した検出電圧の電圧値に基づいて、複数の電源制御回路のうちのいずれの電源制御回路が短絡または過電圧となったかを判別する制御を行うように構成することによって、複数の入力ポートを介して電圧のレベルがハイレベルまたはローレベルであるかを判断することによりいずれの電源制御回路が短絡または過電圧となったかを判別する場合と異なり、入力ポートを複数設ける必要がない。これにより、保護回路の構成が複雑になるのを抑制しながら、複数の電源制御回路うちのいずれの電源制御回路が短絡または過電圧（異常）となったかを判別することができる。
【０００９】
この場合、好ましくは、検出回路は、複数の抵抗が設けられた抵抗分割回路を含み、複数の電源制御回路が短絡または過電圧となった場合に、抵抗分割回路により複数の電源制御回路に応じたそれぞれ互いに異なる電圧値の検出電圧を出力するように構成されている。このように構成すれば、抵抗分割回路に含まれる抵抗の大きさを調整することによって、容易に、検出回路を、複数の電源制御回路に応じたそれぞれ互いに異なる電圧値の検出電圧を出力するように構成することができる。
【００１０】
上記抵抗分割回路を含む保護回路において、好ましくは、検出回路は、複数の電源制御回路と入力ポートとの間にそれぞれ設けられ、複数の電源制御回路が短絡または過電圧となった場合にオンする複数のトランジスタを含み、抵抗分割回路は、複数のトランジスタのうちの少なくとも１つがオンした場合に、オンしたトランジスタに応じた電圧値の検出電圧を出力するように構成されている。このように構成すれば、検出回路は、オンしたトランジスタに基づいて、電源制御回路の短絡または過電圧を検出することができる。
【００１１】
上記一の局面による保護回路において、好ましくは、複数の電源制御回路のそれぞれに対応した複数の判別電圧範囲が定められており、制御部は、取得した検出電圧の電圧値が、複数の判別電圧範囲のうちのいずれの判別電圧範囲に含まれるかを判別して、複数の電源制御回路のうちのいずれの電源制御回路が短絡または過電圧となったかを判別する制御を行うように構成されている。このように構成すれば、検出電圧の電圧値にばらつきがある場合でも、取得した検出電圧の電圧値が、複数の判別電圧範囲のうちのいずれの判別電圧範囲に含まれるかを判別することにより、複数の電源制御回路のうちのいずれの電源制御回路が短絡または過電圧となったかを確実に判別することができる。
【００１２】
上記一の局面による保護回路において、好ましくは、検出電圧の電圧値、または、いずれの電源制御回路が短絡または過電圧となったかを示す判別結果を記憶する記憶部と、記憶部に記憶された検出電圧の電圧値または判別結果を、外部から読み取り可能に構成された接続部とをさらに備える。このように構成すれば、外部の装置と記憶部とを接続部を介して接続することによって、外部の装置に記憶部から検出電圧の電圧値または判別結果を読み取らせることができる。
【００１３】
上記一の局面による保護回路において、好ましくは、制御部は、取得した検出電圧の電圧値に基づいて、複数の電源制御回路のうちのいずれの電源制御回路が短絡または過電圧となったかを判別するとともに、複数の電源制御回路のうちのいずれの電源制御回路が短絡または過電圧となったかを示す表示を、外部表示部に表示する制御を行うように構成されている。このように構成すれば、複数の電源制御回路のうちのいずれの電源制御回路が短絡または過電圧となったかをユーザに視認させることができる。
【発明の効果】
【００１４】
本発明によれば、上記のように、保護回路の構成が複雑になるのを抑制しながら、複数の電源制御回路うちのいずれの電源制御回路が異常となったかを判別することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１実施形態による表示装置の全体構成を示したブロック図である。
【図２】本発明の第１実施形態による判別電圧範囲（短絡）を説明するための図である。
【図３】本発明の第１実施形態による判別電圧範囲（過電圧）を説明するための図である。
【図４】本発明の第１実施形態による短絡検出回路の回路図である。
【図５】本発明の第１実施形態による過電圧検出回路の回路図である。
【図６】本発明の第１実施形態による保護動作制御処理を説明するためのフローチャートである。
【図７】本発明の第２実施形態による表示装置の全体構成を示したブロック図である。
【図８】本発明の第２実施形態による判別電圧範囲（短絡）を説明するための図である。
【図９】本発明の第２実施形態による短絡検出回路の回路図である。
【図１０】本発明の第３実施形態による表示装置の全体構成を示したブロック図である。
【図１１】本発明の第３実施形態による判別電圧範囲（過電圧）を説明するための図である。
【図１２】本発明の第３実施形態による過電圧検出回路の回路図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態を図面に基づいて説明する。
【００１７】
（第１実施形態）
まず、図１〜図５を参照して、本発明の第１実施形態による表示装置１００の構成について説明する。
【００１８】
図１に示すように、表示装置１００は、ＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  ａ  Ｃｈｉｐ）１と、主電源部２と、待機電源部３と、電源制御回路４〜７と、短絡検出回路８と、過電圧検出回路９と、表示部１０と、接続部１１と、操作部１２とを備えている。また、表示装置１００は、保護回路５０を含む。なお、主電源部２は、本発明の「外部電源部」の一例である。また、電源制御回路４〜７は、本発明の「複数の電源制御回路」の一例である。また、短絡検出回路８および過電圧検出回路９は、本発明の「検出回路」の一例である。また、表示部１０は、本発明の「外部表示部」の一例である。また、ＳＯＣ１、電源制御回路４〜７、接続部１１は、本発明の「保護回路」の一例である。
【００１９】
また、図１に示すように、ＳＯＣ１は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）１３と、Ａ／Ｄポート１４ａと、Ａ／Ｄポート１４ｂと、記憶部１５とを含んでいる。また、ＣＰＵ１３は、本発明の「制御部」の一例である。また、Ａ／Ｄポート１４ａおよびＡ／Ｄポート１４ｂは、本発明の「入力ポート」の一例である。
【００２０】
また、図１に示すように、主電源部２は、表示装置１００の外部に設置されている商用電源１６とケーブルを介して接続されるように構成されており、商用電源１６から交流電圧（たとえば、ＡＣ１００Ｖなど）を受電可能に構成されている。そして、主電源部２は、ＡＣ／ＤＣコンバータ（図示せず）等を含み、商用電源１６から受電した交流電圧を、所定の直流電圧（たとえば、ＤＣ１２Ｖなど）に変換するように構成されている。
【００２１】
そして、図１に示すように、主電源部２は、電源制御回路４〜７のそれぞれに接続されている。そして、主電源部２は、電源制御回路４〜７に、変換された直流電圧（ＤＣ１２Ｖ）を供給するように構成されている。また、主電源部２は、ＣＰＵ１３と接続されており（図示せず）、ＣＰＵ１３からの指令に基づいて、上記した変換された直流電圧の供給を開始または停止することが可能に構成されている。
【００２２】
また、図１に示すように、待機電源部３は、主電源部２と同様に、商用電源１６とケーブルを介して接続されるように構成されており、商用電源１６から交流電圧（たとえば、ＡＣ１００Ｖなど）を受電可能に構成されている。そして、待機電源部３は、ＡＣ／ＤＣコンバータ（主電源部２と共通のＡＣ／ＤＣコンバータを用いてもよい）（図示せず）等を含み、商用電源１６から受電した交流電圧を、所定の直流電圧（たとえば、ＤＣ３．３Ｖなど）に変換するように構成されている。
【００２３】
そして、図１に示すように、待機電源部３は、短絡検出回路８と、過電圧検出回路９と、操作部１２と、ＣＰＵ１３とのそれぞれに接続されている。そして、表示装置１００が、待機状態と動作状態（主電源部２が電力を供給している状態）とのいずれの状態であっても、待機電源部３は、短絡検出回路８と過電圧検出回路９と操作部１２とＣＰＵ１３とのそれぞれに、変換された直流電圧を供給するように構成されている。
【００２４】
また、図１に示すように、表示部１０は、液晶パネル等により構成されており、ＣＰＵ１３による指令に基づいて、画像を表示可能に構成されている。また、操作部１２は、ユーザからの操作を受け付け可能に構成されており、ユーザの操作内容を、ＣＰＵ１３に伝達するように構成されている。
【００２５】
また、図１に示すように、接続部１１は、ＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ  Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｒｅｃｅｉｖｅｒ  Ｔｒａｎｓｍｉｔｔｅｒ）（図示せず）等を含み、コンピュータ２００とケーブルを介してシリアル通信可能に構成されている。そして、コンピュータ２００は、ＣＰＵ２１と、表示装置１００の接続部１１とケーブルを介して接続可能に構成されている接続部２２と、表示部２３とを備えている。
【００２６】
また、図１に示すように、電源制御回路４〜７は、それぞれ主電源部２からの電圧を所定の電圧に調整して負荷に供給するように構成されている。具体的には、図１に示すように、電源制御回路４は、ＤＣ／ＤＣコンバータ等を含み、主電源部２から供給された電圧をＤＣ５Ｖに変換するように構成されている。そして、電源制御回路４は、表示装置１００内（たとえば、接続部１１等）にＤＣ５Ｖを供給するように構成されている。また、電源制御回路４の出力側は、短絡検出回路８および過電圧検出回路９に接続されている。
【００２７】
そして、図１に示すように、電源制御回路５は、電源制御回路４と同様に、主電源部２から供給された電圧をＤＣ３．３Ｖに変換するように構成されている。そして、電源制御回路５は、表示装置１００内の各回路にＤＣ３．３Ｖを供給するように構成されている。また、電源制御回路５の出力側は、短絡検出回路８および過電圧検出回路９に接続されている。
【００２８】
そして、図１に示すように、電源制御回路６は、電源制御回路４と同様に、主電源部２から供給された電圧をＤＣ１．５Ｖに変換するように構成されている。そして、電源制御回路６は、表示装置１００内（たとえば、記憶部１５等）にＤＣ１．５Ｖを供給するように構成されている。また、電源制御回路６の出力側は、短絡検出回路８および過電圧検出回路９に接続されている。
【００２９】
そして、図１に示すように、電源制御回路７は、電源制御回路４と同様に、主電源部２から供給された電圧をＤＣ１．１Ｖに変換するように構成されている。そして、電源制御回路７は、表示装置１００内（たとえば、ＣＰＵ１３のコア等）にＤＣ１．１Ｖを供給するように構成されている。また、電源制御回路６の出力側は、短絡検出回路８および過電圧検出回路９に接続されている。
【００３０】
ここで、第１実施形態では、図１に示すように、短絡検出回路８は、１つのＡ／Ｄポート１４ａを介して、ＣＰＵ１３に接続されている。また、過電圧検出回路９は、１つのＡ／Ｄポート１４ｂを介して、ＣＰＵ１３に接続されている。そして、ＣＰＵ１３は、短絡検出回路８からの検出電圧の電圧値および過電圧検出回路９からの検出電圧の電圧値を取得可能に構成されている。そして、ＣＰＵ１３は、後述するように、取得した検出電圧の電圧値に基づいて、電源制御回路４〜７のうちのいずれが短絡または過電圧となったかを判別する制御を行うように構成されている。そして、ＣＰＵ１３は、電源制御回路４〜７のうちのいずれかが短絡または過電圧となった場合には、後述する保護動作制御処理（図６参照）を行うように構成されている。
【００３１】
そして、第１実施形態では、図２および図３に示すように、電源制御回路４〜７のそれぞれに対応した判別電圧範囲が予め定められており、判別電圧範囲の情報は、記憶部１５に格納されている。そして、ＣＰＵ１３は、保護動作制御処理（図６参照）の際に、短絡検出回路８および過電圧検出回路９から取得した検出電圧の電圧値が、判別電圧範囲のうちのいずれの判別電圧範囲に含まれるかを判別して、電源制御回路４〜７のうちのいずれが短絡または過電圧となったかを判別する制御を行うように構成されている。
【００３２】
たとえば、図２に示すように、短絡検出回路８からＡ／Ｄポート１４ａを介して取得した検出電圧の電圧値が１．５Ｖの場合には、ＣＰＵ１３は、判別電圧範囲（モードＡ〜Ｅ）のうちのモードＤであると判断して、モードＤに対応する電源制御回路５が短絡していると判断するように構成されている。
【００３３】
そして、第１実施形態では、図１に示すように、ＣＰＵ１３は、記憶部１５に、検出電圧の電圧値（上記の例の場合、短絡検出回路８からの検出電圧の電圧値１．５Ｖ）および、電源制御回路４〜７のうちのいずれが短絡または過電圧となったかを示す判別結果（上記の例の場合、電源制御回路５が短絡となったこと）を記憶する制御を行うように構成されている。そして、ＣＰＵ１３は、記憶部１５に、検出電圧の電圧値および判別結果を記憶した後、主電源部２をオフする（表示装置１００を待機状態にする）制御を行うように構成されている。
【００３４】
また、第１実施形態では、ＣＰＵ１３は、保護動作制御処理により表示装置１００が待機状態になった状態で、ユーザの操作部１２の操作により、主電源部２がオンされた場合には、電源制御回路４〜７のうちのいずれが短絡または過電圧となったかを示す表示を、表示部１０に表示する制御を行うように構成されている。たとえば、ＣＰＵ１３は、電源制御回路５が短絡したと判別した場合には、表示部１０に、「短絡：電源制御回路（ＤＣ３．３Ｖ）」の文字表示等を表示するように構成されている。
【００３５】
また、第１実施形態では、図１に示すように、接続部１１は、コンピュータ２００と接続されることにより、記憶部１５からコンピュータ２００に、上記した検出電圧の電圧値および判別結果を読み出すことが可能に構成されている。そして、コンピュータ２００のＣＰＵ２１は、読み出した検出電圧の電圧値および判別結果をコンピュータ２００の表示部２３に表示する制御を行うように構成されている。
【００３６】
ここで、第１実施形態では、図４および図５に示すように、短絡検出回路８（過電圧検出回路９）は、抵抗分割回路８１（抵抗分割回路９１）を含み、電源制御回路４〜７のうちのいずれかが短絡（過電圧）となった場合に、抵抗分割回路８１（抵抗分割回路９１）により電源制御回路４〜７に応じたそれぞれ互いに異なる電圧値の検出電圧を、以下に具体的に示す構成により、Ａ／Ｄポート１４ａ（Ａ／Ｄポート１４ｂ）に出力するように構成されている。
【００３７】
具体的には、図４に示すように、短絡検出回路８は、抵抗Ｒ１〜Ｒ３、および、抵抗Ｒ８を有する抵抗分割回路８１と、ＰＮＰ型バイポーラトランジスタからなるトランジスタＱ１〜Ｑ４とを含む。また、待機電源部３は、抵抗分割回路８１と接続されている。
【００３８】
また、第１実施形態では、図４に示すように、トランジスタＱ１は、電源制御回路４とＡ／Ｄポート１４ａとの間に設けられている。そして、トランジスタＱ１のベースＢは、電源制御回路４に抵抗Ｒ４を介して接続されており、エミッタＥは、Ａ／Ｄポート１４ａに接続されている。そして、コレクタＣは、接地されている。
【００３９】
また、トランジスタＱ２は、電源制御回路５とＡ／Ｄポート１４ａとの間に設けられている。そして、トランジスタＱ２のベースＢは、電源制御回路５に抵抗Ｒ５を介して接続されており、エミッタＥは、Ａ／Ｄポート１４ａに抵抗分割回路８１（抵抗Ｒ１）を介して接続されている。そして、コレクタＣは、接地されている。
【００４０】
また、トランジスタＱ３は、電源制御回路６とＡ／Ｄポート１４ａとの間に設けられている。そして、トランジスタＱ３のベースＢは、電源制御回路６に抵抗Ｒ６を介して接続されており、エミッタＥは、Ａ／Ｄポート１４ａに抵抗分割回路８１（抵抗Ｒ１と抵抗Ｒ２とが直列に配置された回路）を介して接続されている。そして、コレクタＣは、接地されている。
【００４１】
また、トランジスタＱ４は、電源制御回路７とＡ／Ｄポート１４ａとの間に設けられており、電源制御回路７に抵抗Ｒ７を介して接続されているとともに、Ａ／Ｄポート１４ａに抵抗分割回路８１（抵抗Ｒ１と抵抗Ｒ２と抵抗Ｒ３とが直列に配置された回路）を介して接続されている。そして、コレクタＣは、接地されている。
【００４２】
また、短絡検出回路８では、たとえば、抵抗Ｒ１の抵抗は２．２ｋΩ、抵抗Ｒ２の抵抗は４．７ｋΩ、抵抗Ｒ３の抵抗は１０ｋΩ、抵抗Ｒ４〜Ｒ７の抵抗は１００ｋΩ、抵抗Ｒ８の抵抗は４．７ｋΩである。また、トランジスタＱ１〜Ｑ４のベースエミッタ間電圧は、０．６Ｖである。この場合、判別電圧範囲（図２参照）が、モードＡを２．８Ｖ以上３．３Ｖ以下、モードＢを２．２Ｖ以上２．８Ｖ未満、モードＣを１．７Ｖ以上２．２Ｖ未満、モードＤを１．１Ｖ以上１．７Ｖ未満、モードＥを０Ｖ以上１．１Ｖ未満に設定されることにより、ＣＰＵ１３は、電源制御回路４〜７のいずれが短絡したかを判別することが可能に構成されている。
【００４３】
ここで、第１実施形態では、図５に示すように、過電圧検出回路９は、抵抗Ｒ１１〜Ｒ１３、および、抵抗Ｒ２２が設けられた抵抗分割回路９１と、抵抗Ｒ１４〜Ｒ２１と、ＮＰＮ型バイポーラトランジスタからなるトランジスタＱ１１〜Ｑ１４とを含む。また、待機電源部３は、抵抗分割回路９１と接続されている。
【００４４】
また、第１実施形態では、図５に示すように、トランジスタＱ１１は、電源制御回路４とＡ／Ｄポート１４ｂとの間に設けられている。そして、トランジスタＱ１１のベースＢは、抵抗Ｒ１４の一方側と抵抗Ｒ１５の一方側とに接続されており、抵抗Ｒ１４の他方側は、電源制御回路４に接続されており、抵抗Ｒ１５の他方側は、接地されている。そして、コレクタＣは、Ａ／Ｄポート１４ｂに接続されている。また、エミッタＥは、接地されている。
【００４５】
また、トランジスタＱ１２は、電源制御回路５とＡ／Ｄポート１４ｂとの間に設けられている。そして、トランジスタＱ１２のベースＢは、抵抗Ｒ１６の一方側と抵抗Ｒ１７の一方側とに接続されており、抵抗Ｒ１６の他方側は、電源制御回路５に接続されており、抵抗Ｒ１７の他方側は、接地されている。そして、コレクタＣは、Ａ／Ｄポート１４ｂに、抵抗分割回路９１（抵抗Ｒ１１）を介して接続されている。また、エミッタＥは、接地されている。
【００４６】
また、トランジスタＱ１３は、電源制御回路６とＡ／Ｄポート１４ｂとの間に設けられている。そして、トランジスタＱ１３のベースＢは、抵抗Ｒ１８の一方側と抵抗Ｒ１９の一方側とに接続されており、抵抗Ｒ１８の他方側は、電源制御回路６に接続されており、抵抗Ｒ１９の他方側は、接地されている。そして、コレクタＣは、Ａ／Ｄポート１４ｂに、抵抗分割回路９１（抵抗Ｒ１１と抵抗Ｒ１２とが直列に配置された回路）を介して接続されている。また、エミッタＥは、接地されている。
【００４７】
また、トランジスタＱ１４は、電源制御回路７とＡ／Ｄポート１４ｂとの間に設けられている。そして、トランジスタＱ１４のベースＢは、抵抗Ｒ２０の一方側と抵抗Ｒ２１の一方側とに接続されており、抵抗Ｒ２０の他方側は、電源制御回路７に接続されており、抵抗Ｒ２１の他方側は、接地されている。そして、コレクタＣは、Ａ／Ｄポート１４ｂに、抵抗分割回路９１（抵抗Ｒ１１と抵抗Ｒ１２と抵抗Ｒ１３とが直列に配置された回路）を介して接続されている。また、エミッタＥは、接地されている。
【００４８】
また、過電圧検出回路９では、たとえば、抵抗Ｒ１１〜Ｒ１３の抵抗値は２．２ｋΩ、抵抗Ｒ１４と抵抗Ｒ１６と抵抗Ｒ１８と抵抗Ｒ２０との抵抗値は１００ｋΩ、抵抗Ｒ１５の抵抗値は６．８ｋΩ、抵抗Ｒ１７と抵抗Ｒ１９と抵抗Ｒ２１との抵抗値は１０ｋΩである。また、トランジスタＱ１１〜Ｑ１４のベースエミッタ間電圧は０．６Ｖである。この場合、判別電圧範囲（図３参照）が、モードＦを２．５Ｖ以上３．３Ｖ以下、モードＧを１．９Ｖ以上２．５Ｖ未満、モードＨを１．５Ｖ以上１．９Ｖ未満、モードＩを１．０Ｖ以上１．５Ｖ未満、モードＪを０Ｖ以上１．０Ｖ未満に設定されることにより、ＣＰＵ１３は、電源制御回路４〜７のいずれが過電圧となったかを判別することが可能になる。
【００４９】
次に、図４を参照して、第１実施形態による保護回路５０の短絡検出回路８による正常時および短絡時の動作について説明する。
【００５０】
（正常時）
正常時には、トランジスタＱ１のベースＢの電圧は、電源制御回路４により供給される電圧の５Ｖとなる。この場合、トランジスタＱ１のベースＢの電圧（５Ｖ）は、エミッタＥの電圧（３．３Ｖ）よりも高いので、トランジスタＱ１のエミッタＥからベースＢに電流は略流れない。その結果、トランジスタＱ１はオンしない。
【００５１】
また、トランジスタＱ２のベースＢの電圧は、電源制御回路５により供給される電圧の３．３Ｖとなる。この場合、トランジスタＱ２のベースＢと、エミッタＥとは、略同電位となるため、トランジスタＱ２のエミッタＥからベースＢに電流は略流れない。その結果、トランジスタＱ２はオンしない。
【００５２】
また、トランジスタＱ３のベースＢの電圧は、電源制御回路６と短絡検出回路８との間に設けられている抵抗Ｒ６と、抵抗分割回路８１の抵抗Ｒ１〜Ｒ２、および、抵抗Ｒ８により略３．３Ｖとなる。この場合、トランジスタＱ３のベースＢと、エミッタＥとは、略同電位となるため、トランジスタＱ３のエミッタＥからベースＢに電流は略流れない。その結果、トランジスタＱ３はオンしない。
【００５３】
また、トランジスタＱ４のベースＢの電圧は、電源制御回路７と短絡検出回路８との間に設けられている抵抗Ｒ７と、抵抗分割回路８１の抵抗Ｒ１〜Ｒ３、および、抵抗Ｒ８により略３．３Ｖとなる。この場合、トランジスタＱ４のベースＢと、エミッタＥとは、略同電位となるため、トランジスタＱ４のエミッタＥからベースＢに電流は略流れない。その結果、トランジスタＱ４はオンしない。
【００５４】
上記のように、トランジスタＱ１〜Ｑ４がオフの状態では、Ａ／Ｄポート１４ａの電圧値（検出電圧の電圧値）は、待機電源部３と略同電位の２．８Ｖ以上３．３Ｖ以下（判別電圧範囲のモードＡ）となる。
【００５５】
（短絡時）
ここで、第１実施形態では、Ａ／Ｄポート１４ａとトランジスタＱ１〜Ｑ４との間に設けられている抵抗分割回路８１は、トランジスタＱ１〜Ｑ４のうちの少なくとも１つがオンした場合に、オンしたトランジスタＱ１〜Ｑ４に応じた電圧値の検出電圧をＡ／Ｄポート１４ａに出力する。以下、電源制御回路４〜７のそれぞれの短絡時における短絡検出回路８の動作を説明する。
【００５６】
（電源制御回路４が短絡した場合）
電源制御回路４が短絡した場合（たとえば、Ｐ１の点で短絡した場合）には、トランジスタＱ１のベースＢの電圧は、略０Ｖとなる。その結果、トランジスタＱ１のエミッタＥからベースＢに電流が流れ、トランジスタＱ１はオンする。これにより、トランジスタＱ１のコレクタＣと直接接続されているＡ／Ｄポート１４ａの電圧値（検出電圧の電圧値）は、０Ｖ以上１．１Ｖ未満（判別電圧範囲のモードＥ）となる。
【００５７】
（電源制御回路５が短絡した場合）
電源制御回路５が短絡した場合（たとえば、Ｐ２の点で短絡した場合）には、トランジスタＱ２のベースＢの電圧は、略０Ｖとなる。その結果、トランジスタＱ２のエミッタＥからベースＢに電流が流れ、トランジスタＱ２はオンする。これにより、Ａ／Ｄポート１４ａの電圧値（検出電圧の電圧値）は、待機電源部３からの３．３Ｖが抵抗分割回路８１（抵抗Ｒ１および抵抗Ｒ８）により電圧降下され１．１Ｖ以上１．７Ｖ未満（判別電圧範囲のモードＤ）となる。
【００５８】
（電源制御回路６が短絡した場合）
電源制御回路６が短絡した場合（たとえば、Ｐ３の点で短絡した場合）には、トランジスタＱ３のベースＢの電圧は、略０Ｖとなる。その結果、トランジスタＱ３のエミッタＥからベースＢに電流が流れ、トランジスタＱ３はオンする。これにより、Ａ／Ｄポート１４ａの電圧値（検出電圧の電圧値）は、待機電源部３からの３．３Ｖが抵抗分割回路８１（抵抗Ｒ１〜Ｒ２、および、抵抗Ｒ８）により電圧降下され１．７Ｖ以上２．２Ｖ未満（判別電圧範囲のモードＣ）となる。
【００５９】
（電源制御回路７が短絡した場合）
電源制御回路７が短絡した場合（たとえば、電源制御回路７のＰ４が短絡した場合）には、トランジスタＱ４のベースＢの電圧は、略０Ｖとなる。その結果、トランジスタＱ４のエミッタＥからベースＢに電流が流れ、トランジスタＱ４はオンする。これにより、Ａ／Ｄポート１４ａの電圧値（検出電圧の電圧値）は、待機電源部３からの３．３Ｖが抵抗分割回路８１（抵抗Ｒ１〜Ｒ３、および、抵抗Ｒ８）により電圧降下され２．２Ｖ以上２．８Ｖ未満（判別電圧範囲のモードＢ）となる。
【００６０】
次に、図５を参照して、第１実施形態による保護回路５０の正常時および過電圧時の動作について説明する。
【００６１】
（正常時）
正常時には、トランジスタＱ１１のベースＢの電圧は、電源制御回路４の５Ｖの電圧が抵抗Ｒ１４と抵抗Ｒ１５により構成される抵抗分割回路により電圧降下され略０．３２Ｖとなる。この場合、ベースＢからエミッタＥには、略電流が流れないため、トランジスタＱ１１はオンしない。
【００６２】
また、トランジスタＱ１２のベースＢの電圧は、電源制御回路５の３．３Ｖの電圧が抵抗Ｒ１６と抵抗Ｒ１７により構成される抵抗分割回路により電圧降下され略０．３０Ｖとなる。この場合、ベースＢからエミッタＥには、略電流が流れないため、トランジスタＱ１２はオンしない。
【００６３】
また、トランジスタＱ１３のベースＢの電圧は、電源制御回路６の１．５Ｖの電圧が抵抗Ｒ１８と抵抗Ｒ１９により構成される抵抗分割回路により電圧降下され略０．１４Ｖとなる。この場合、ベースＢからエミッタＥには、略電流が流れないため、トランジスタＱ１３はオンしない。
【００６４】
また、トランジスタＱ１４のベースＢの電圧は、電源制御回路７の１．１Ｖの電圧が抵抗Ｒ２０と抵抗Ｒ２１により構成される抵抗分割回路により電圧降下され略０．１０Ｖとなる。この場合、ベースＢからエミッタＥには、略電流が流れないため、トランジスタＱ１４はオンしない。
【００６５】
上記のように、トランジスタＱ１１〜Ｑ１４がオフの状態では、Ａ／Ｄポート１４ｂの電圧値（検出電圧の電圧値）は、待機電源部３と略同電位の２．５Ｖ以上３．３Ｖ以下（判別電圧範囲のモードＦ）となる。
【００６６】
（過電圧時）
ここで、第１実施形態では、Ａ／Ｄポート１４ｂとトランジスタＱ１１〜Ｑ１４との間に設けられた抵抗分割回路９１は、トランジスタＱ１１〜Ｑ１４のうちの少なくとも１つがオンした場合に、オンしたトランジスタＱ１１〜Ｑ１４に応じた電圧値の検出電圧をＡ／Ｄポート１４ｂに出力する。以下、電源制御回路４〜７のそれぞれの過電圧時における過電圧検出回路９の動作を説明する。
【００６７】
（電源制御回路４が過電圧の時）
電源制御回路４が過電圧の時（たとえば、電源制御回路４のＰ１１と、主電源部２から供給されるＤＣ１２Ｖとが導通した場合）には、トランジスタＱ１１のベースＢの電圧は、１２Ｖの電圧が抵抗Ｒ１４と抵抗Ｒ１５により構成される抵抗分割回路により電圧降下され略０．７６Ｖとなる。この場合、ベースＢからエミッタＥに電流が流れ、トランジスタＱ１１はオンする。これにより、トランジスタＱ１１のコレクタＣと直接接続されているＡ／Ｄポート１４ｂの電圧値（検出電圧の電圧値）は、０Ｖ以上１．０Ｖ未満（判別電圧範囲のモードＪ）となる。
【００６８】
（電源制御回路５が過電圧の時）
電源制御回路５が過電圧の時（たとえば、電源制御回路５のＰ１２と、主電源部２から供給されるＤＣ１２Ｖとが導通した場合）には、電源制御回路４が過電圧となった場合と同様に、トランジスタＱ１２はオンする。これにより、Ａ／Ｄポート１４ｂの電圧値（検出電圧の電圧値）は、待機電源部３からの３．３Ｖの抵抗分割回路９１（抵抗Ｒ２２および抵抗Ｒ１１）により電圧降下され１．０Ｖ以上１．５Ｖ未満（判別電圧範囲のモードＩ）となる。
【００６９】
（電源制御回路６が過電圧の時）
電源制御回路６が過電圧の時（たとえば、電源制御回路６のＰ１３と、主電源部２から供給されるＤＣ１２Ｖとが導通した場合）には、電源制御回路４が過電圧となった場合と同様に、トランジスタＱ１３はオンする。これにより、Ａ／Ｄポート１４ｂの電圧値（検出電圧の電圧値）は、待機電源部３からの３．３Ｖの抵抗分割回路９１（抵抗Ｒ１１〜Ｒ１２、抵抗Ｒ２２）により電圧降下され１．５Ｖ以上１．９Ｖ未満（判別電圧範囲のモードＨ）となる。
【００７０】
（電源制御回路７が過電圧の時）
電源制御回路７が過電圧の時（たとえば、電源制御回路７のＰ１４と、主電源部２から供給されるＤＣ１２Ｖとが導通した場合）には、電源制御回路４が過電圧となった場合と同様に、トランジスタＱ１４はオンする。これにより、Ａ／Ｄポート１４ｂの電圧値（検出電圧の電圧値）は、待機電源部３からの３．３Ｖの抵抗分割回路９１（抵抗Ｒ１１〜Ｒ１３、抵抗Ｒ２２）により電圧降下され１．９Ｖ以上２．５Ｖ未満（判別電圧範囲のモードＧ）となる。
【００７１】
次に、図６を参照して、第１実施形態による表示装置１００の保護動作制御処理フローについて説明する。表示装置１００における処理は、ＣＰＵ１３により行われる。
【００７２】
まず、図６に示すように、ステップＳ１において、待機電源部３がオンされる。具体的には、商用電源１６と待機電源部３とが接続された場合に、待機電源部３から表示装置１００の各部に電力が供給される。その後、ステップＳ２に進む。そして、ステップＳ２において、ユーザの操作により主電源部２がオンされたか否かが判断される。主電源部２がオンされるまでこの判断は繰り返され、主電源部２がオンされた場合には、主電源部２から電源制御回路４〜７等に電力（ＤＣ１２Ｖ）が供給される。その後、ステップＳ３に進む。
【００７３】
ここで、第１実施形態では、ステップＳ３において、短絡検出回路８および過電圧検出回路９から検出電圧を取得して、電源制御回路４〜７のうちのいずれかが短絡または過電圧となったかが判断される。電源制御回路４〜７のうちのいずれかが短絡または過電圧となるまでこの判断は繰り返され、いずれかが短絡または過電圧となった場合には、取得した検出電圧の電圧値が、上記した判別電圧範囲（図２および図３参照）のうちのいずれの判別電圧範囲に含まれるかを判別して、電源制御回路４〜７のうちのいずれが短絡または過電圧となったかが判別される。その後、ステップＳ４に進む。
【００７４】
そして、ステップＳ４において、主電源部２がオフされる。その後、ステップＳ５に進む。そして、ステップＳ５において、待機状態に移行される。その後、ステップＳ６において、記憶部１５に検出電圧の電圧値および判別結果が記憶される。その後、ステップＳ７に進む。
【００７５】
そして、ステップＳ７において、ユーザの操作により主電源部２がオンされたか否かが判断される。主電源部２がオンされるまでこの判断は繰り返され、主電源部２がオンされた場合には、ステップＳ８に進む。そして、ステップＳ８において、表示部１０に、電源制御回路４〜７のうちのいずれが短絡または過電圧となったかを示す表示が行われる。その後、ステップＳ３に戻る。
【００７６】
第１実施形態では、以下のような効果を得ることができる。
【００７７】
第１実施形態では、上記のように、ＣＰＵ１３を、電源制御回路４〜７が短絡または過電圧となった場合に、電源制御回路４〜７に応じたそれぞれ互いに異なる電圧値の検出電圧を出力する短絡検出回路８（過電圧検出回路９）に１つのＡ／Ｄポート１４ａ（Ａ／Ｄポート１４ｂ）を介して接続するとともに、短絡検出回路８（過電圧検出回路９）から取得した異なる検出電圧の電圧値に基づいて、電源制御回路４〜７のうちのいずれが短絡または過電圧となったかを判別する制御を行うように構成する。これにより、複数の入力ポートを介して電圧のレベルがハイレベルまたはローレベルであるかを判断することにより電源制御回路４〜７のうちのいずれが短絡または過電圧となったかを判別する場合と異なり、入力ポートを複数設ける必要がない。その結果、表示装置１００の構成が複雑になるのを抑制しながら、電源制御回路４〜７のうちのいずれが短絡または過電圧となったかを判別することができる。
【００７８】
また、第１実施形態では、上記のように、短絡検出回路８（過電圧検出回路９）を、抵抗Ｒ１〜Ｒ３、および、抵抗Ｒ８が設けられた抵抗分割回路８１（抵抗Ｒ１１〜Ｒ１３、および抵抗Ｒ２２が設けられた抵抗分割回路９１）を含むように構成する。また、短絡検出回路８（過電圧検出回路９）を、電源制御回路４〜７のうちのいずれかが短絡（過電圧）となった場合に、抵抗分割回路８１（抵抗分割回路９１）により電源制御回路４〜７に応じたそれぞれ互いに異なる電圧値の検出電圧を出力するように構成する。これにより、抵抗分割回路８１（抵抗分割回路９１）に含まれる抵抗の大きさを調整することによって、容易に、短絡検出回路８（過電圧検出回路９）を、電源制御回路４〜７に応じたそれぞれ互いに異なる電圧値の検出電圧を出力することができる。
【００７９】
また、第１実施形態では、上記のように、短絡検出回路８（過電圧検出回路９）を、電源制御回路４〜７と、Ａ／Ｄポート１４ａ（Ａ／Ｄポート１４ｂ）との間にそれぞれ設けられた、電源制御回路４〜７が短絡または過電圧となった場合にオンするトランジスタＱ１〜Ｑ４（トランジスタＱ１１〜Ｑ１４）を含むように構成する。また、抵抗分割回路８１（抵抗分割回路９１）を、トランジスタＱ１〜Ｑ４（トランジスタＱ１１〜Ｑ１４）のうちの少なくとも１つがオンした場合に、オンしたトランジスタに応じた電圧値の検出電圧を出力するように構成する。これにより、短絡検出回路８（過電圧検出回路９）は、オンしたトランジスタＱ１〜Ｑ４（トランジスタＱ１１〜Ｑ１４）に基づいて、電源制御回路４〜７の短絡（過電圧）を検出することができる。
【００８０】
また、第１実施形態では、上記のように、電源制御回路４〜７にそれぞれ対応した複数の判別電圧範囲（図２および図３参照）を定めて、ＣＰＵ１３を、取得した検出電圧の電圧値が、複数の判別電圧範囲のうちのいずれの判別電圧範囲に含まれるかを判別して、電源制御回路４〜７のうちのいずれが短絡または過電圧となったかを判別する制御を行うように構成する。これにより、検出電圧の電圧値にばらつきがある場合でも、取得した検出電圧の電圧値が、複数の判別電圧範囲のうちのいずれの判別電圧範囲に含まれるかを判別することにより、電源制御回路４〜７のうちのいずれが短絡または過電圧となったかを確実に判別することができる。
【００８１】
また、第１実施形態では、上記のように、検出電圧の電圧値、または、判別結果を記憶する記憶部１５と、記憶部１５に記憶された検出電圧の電圧値または判別結果を、コンピュータ２００から読み取り可能に構成された接続部１１とをさらに備える。これにより、コンピュータ２００と記憶部１５とを接続部１１を介して接続することによって、コンピュータ２００に記憶部１５から検出電圧の電圧値または判別結果を読み取らせることができる。
【００８２】
また、第１実施形態では、上記のように、ＣＰＵ１３を、取得した検出電圧の電圧値に基づいて、電源制御回路４〜７のうちのいずれが短絡または過電圧となったかを判別するとともに、電源制御回路４〜７のうちのいずれが短絡または過電圧となったかを示す表示を、表示部１０に表示する制御を行うように構成する。これにより、電源制御回路４〜７のうちのいずれが短絡または過電圧となったかをユーザに視認させることができる。
【００８３】
（第２実施形態）
次に、図７〜図９を参照して、第２実施形態による表示装置１０１の構成について説明する。第２実施形態では、複数のトランジスタとＡ／Ｄポートとの間に抵抗分割回路が設けられていた第１実施形態による表示装置１００と異なり、複数のトランジスタとＡ／Ｄポートとは直接接続されるとともに、待機電源部と複数のトランジスタのうちの少なくとも１つの間に抵抗分割回路が設けられている。
【００８４】
図７に示すように、第２実施形態による表示装置１０１は、短絡検出回路８ａを含む。また、表示装置１０１は、保護回路５１を含む。なお、第２実施形態による過電圧検出回路９は、第１実施形態による過電圧検出回路９と同様に構成されている。
【００８５】
また、図８に示すように、電源制御回路４〜７のそれぞれに対応した判別電圧範囲が予め定められており、ＣＰＵ１３は、第１実施形態によるＣＰＵ１３と同様に、保護動作制御処理（図６参照）の際に、短絡検出回路８ａから取得した検出電圧の電圧値が、判別電圧範囲のうちのいずれの判別電圧範囲に含まれるかを判別して、電源制御回路４〜７のうちのいずれが短絡となったかを判別する制御を行うように構成されている。
【００８６】
ここで、第２実施形態では、図９に示すように、短絡検出回路８ａは、待機電源部３とＡ／Ｄポート１４ａとの間に設けられたトランジスタＱ２１〜Ｑ２４を含み、短絡となった電源制御回路４〜７に接続されているトランジスタＱ２１〜Ｑ２４がオンとなるように構成されている。
【００８７】
また、第２実施形態では、図９に示すように、短絡検出回路８ａは、抵抗分割回路８２〜８４を含み、抵抗分割回路８２〜８４は、それぞれ待機電源部３とトランジスタＱ２１〜２４との間に設けられているとともに、待機電源部３からの電圧値を、電源制御回路４〜７に応じたそれぞれ異なる電圧値に降圧してＡ／Ｄポート１４ａに出力するように構成されている。また、短絡検出回路８ａは、電源制御回路４〜７のうちのいずれかが短絡となった場合には、短絡となった電源制御回路４〜７に接続されているトランジスタＱ２１〜Ｑ２４がオンとなり、抵抗分割回路８２〜８４からの降圧された電圧（検出電圧）をＡ／Ｄポート１４ａに出力するように構成されている。
【００８８】
具体的には、図９に示すように、短絡検出回路８ａは、抵抗Ｒ３１〜Ｒ３６が含まれる抵抗分割回路８２〜８４と、ＰＮＰ型バイポーラトランジスタからなるトランジスタＱ２１〜Ｑ２４とを含む。また、待機電源部３は、抵抗Ｒ３７および抵抗分割回路８２〜８４にそれぞれ接続されている。
【００８９】
そして、トランジスタＱ２１は、電源制御回路４とＡ／Ｄポート１４ａとの間に設けられている。そして、トランジスタＱ２１のベースＢは、電源制御回路４に抵抗Ｒ３８を介して接続されており、エミッタＥは、抵抗Ｒ３７に接続されている。そして、コレクタＣは、Ａ／Ｄポート１４ａに直接接続されている。
【００９０】
また、トランジスタＱ２２は、電源制御回路５とＡ／Ｄポート１４ａとの間に設けられている。そして、トランジスタＱ２２のベースＢは、電源制御回路５に抵抗Ｒ３９を介して接続されており、エミッタＥは、待機電源部３に抵抗分割回路８２（抵抗Ｒ３１および抵抗Ｒ３２）を介して接続されている。そして、コレクタＣは、Ａ／Ｄポート１４ａに直接接続されている。
【００９１】
また、トランジスタＱ２３は、電源制御回路６とＡ／Ｄポート１４ａとの間に設けられている。そして、トランジスタＱ２３のベースＢは、電源制御回路６に抵抗Ｒ４０を介して接続されており、エミッタＥは、待機電源部３に抵抗分割回路８３（抵抗Ｒ３３および抵抗Ｒ３４）を介して接続されている。そして、コレクタＣは、Ａ／Ｄポート１４ａに直接接続されている。
【００９２】
また、トランジスタＱ２４は、電源制御回路７とＡ／Ｄポート１４ａとの間に設けられている。そして、トランジスタＱ２４のベースＢは、電源制御回路７に抵抗Ｒ４１を介して接続されており、エミッタＥは、待機電源部３に抵抗分割回路８４（抵抗Ｒ３５および抵抗Ｒ３６）を介して接続されている。そして、コレクタＣは、Ａ／Ｄポート１４ａに直接接続されている。
【００９３】
また、Ａ／Ｄポート１４ａは、抵抗Ｒ４２の一方側に接続されており、抵抗Ｒ４２の他方側は接地されている。
【００９４】
そして、短絡検出回路８ａでは、たとえば、抵抗Ｒ３１と、抵抗Ｒ３２と、抵抗Ｒ３４と、抵抗Ｒ３５との抵抗値は、１０ｋΩ、抵抗Ｒ３３の抵抗値は１２ｋΩ、抵抗Ｒ３６と抵抗Ｒ３７との抵抗値は４.７ｋΩ、抵抗Ｒ３８〜Ｒ４２の抵抗値は、１００ｋΩである。また、トランジスタＱ２１〜Ｑ２４のベースエミッタ間電圧は０．６Ｖである。この場合、判別電圧範囲（図８参照）が、モードＡを０Ｖ以上０．６Ｖ未満、モードＢを０．６Ｖ以上１．２Ｖ未満、モードＣを１．２Ｖ以上１．６Ｖ未満、モードＤを１．６Ｖ以上２．０Ｖ未満、モードＥを２．０Ｖ以上３．３Ｖ以下に設定されることにより、ＣＰＵ１３は、電源制御回路４〜７のいずれが短絡したかを判別することが可能になる。また、第２実施形態による表示装置１０１のその他の構成は、第１実施形態における表示装置１００と同様である。
【００９５】
次に、図９を参照して、第２実施形態による保護回路５１の正常時および短絡時の動作について説明する。
【００９６】
ここで、第２実施形態では、図９に示すように、短絡検出回路８ａは、電源制御回路４〜７のうちのいずれかが短絡となった場合には、短絡となった電源制御回路４〜７に接続されているトランジスタＱ２１〜Ｑ２４がオンとなり、抵抗分割回路８２〜８４からの降圧された電圧（検出電圧）をＡ／Ｄポート１４ａに出力する。以下、一例として、電源制御回路７の正常時および短絡時における短絡検出回路８ａの動作を説明する。
【００９７】
トランジスタＱ２４のエミッタＥの電圧は、待機電源部３から供給される電圧の３．３Ｖが抵抗分割回路８４（抵抗Ｒ３５および抵抗Ｒ３６）により電圧降下され、略１．０６Ｖとなる。
【００９８】
（正常時）
電源制御回路７が短絡していない場合には、トランジスタＱ２４のベースＢの電圧は、電源制御回路７から供給される電圧の１．１Ｖとなる。その結果、トランジスタＱ２４のエミッタＥからベースＢに電流は略流れないため、トランジスタＱ２４はオンしない。電源制御回路７と同様に、電源制御回路４〜６も短絡していない場合には、トランジスタＱ２１〜２３もオンしない。その結果、Ａ／Ｄポート１４ａの電圧値（検出電圧の電圧値）は、０Ｖ以上０．６Ｖ未満（判別電圧範囲のモードＡ）となる。
【００９９】
（短絡時）
電源制御回路７が短絡した場合（たとえば、Ｐ４の点で短絡した場合）には、トランジスタＱ２４のベースＢの電圧は、略０Ｖとなる。その結果、トランジスタＱ２４のエミッタＥからベースＢに電流が流れ、トランジスタＱ２４はオンする。その結果、Ａ／Ｄポート１４ａの電圧値（検出電圧の電圧値）は、０．６Ｖ以上１．２Ｖ未満（判別電圧範囲のモードＢ）となる。
【０１００】
第２実施形態では、以下のような効果を得ることができる。
【０１０１】
第２実施形態では、上記のように、抵抗分割回路８２〜８４を、待機電源部３とトランジスタＱ２１〜２４との間に設けるとともに、待機電源部３からの電圧値を、電源制御回路４〜７に応じたそれぞれ異なる電圧値に降圧して出力するように構成する。また、短絡検出回路８ａを、電源制御回路４〜７のうちのいずれかが短絡となった場合に、短絡となった電源制御回路４〜７に接続されているトランジスタＱ２１〜Ｑ２４がオンとなり、抵抗分割回路８２〜８４からの降圧された電圧を出力するように構成する。これにより、トランジスタＱ２１〜Ｑ２４のそれぞれのエミッタＥに印加される電圧値を抵抗分割回路８２〜８４によりそれぞれ調整することができる。また、第２実施形態による表示装置１０１のその他の効果は、第１実施形態における表示装置１００と同様である。
【０１０２】
（第３実施形態）
次に、図１０〜図１２を参照して、第３実施形態による表示装置１０２の構成について説明する。第３実施形態では、複数のトランジスタとＡ／Ｄポートとの間に抵抗分割回路が設けられていた第１実施形態による表示装置１００と異なり、複数の電源制御回路と複数のトランジスタとの間にそれぞれ抵抗分割回路が設けられている。
【０１０３】
図１０に示すように、第３実施形態による表示装置１０２は、過電圧検出回路９ａを含む。また、表示装置１０２は、保護回路５２を含む。なお、第３実施形態による短絡検出回路８は、第１実施形態による過電圧検出回路８と同様に構成されている。
【０１０４】
また、図１１に示すように、電源制御回路４〜７のそれぞれに対応した判別電圧範囲が予め定められており、ＣＰＵ１３は、第１実施形態によるＣＰＵ１３と同様に、保護動作制御処理（図６参照）の際に、過電圧検出回路９ａから取得した検出電圧の電圧値が、判別電圧範囲のうちのいずれの判別電圧範囲に含まれるかを判別して、電源制御回路４〜７のうちのいずれが過電圧となったかを判別する制御を行うように構成されている。
【０１０５】
ここで、第３実施形態では、図１２に示すように、過電圧検出回路９ａは、抵抗分割回路９２〜９５を含み、抵抗分割回路９２〜９５は、電源制御回路４〜７とトランジスタＱ３１〜３４との間にそれぞれ設けられている。また、電源制御回路４〜７に応じたそれぞれ異なる電圧値の検出電圧を出力するように構成されている。
【０１０６】
また、第３実施形態では、図１２に示すように、過電圧検出回路９ａは、電源制御回路４〜７のうちのいずれかが過電圧となった場合に、過電圧となった電源制御回路４〜７に接続されているトランジスタＱ３１〜Ｑ３４がオンとなり、抵抗分割回路９２〜９５からの検出電圧を出力するように構成されている。
【０１０７】
具体的には、図１２に示すように、過電圧検出回路９ａは、抵抗Ｒ５１〜Ｒ５８が設けられた抵抗分割回路９２〜９４と、抵抗Ｒ５９〜Ｒ６２と、ＮＰＮ型バイポーラトランジスタからなるトランジスタＱ３１〜Ｑ３４とを含む。また、待機電源部３の出力側は、抵抗Ｒ５９〜Ｒ６２のそれぞれに接続されている。
【０１０８】
そして、トランジスタＱ３１は、電源制御回路４とＡ／Ｄポート１４ｂとの間に設けられている。そして、トランジスタＱ３１のベースＢは、抵抗分割回路９２（抵抗Ｒ５１および抵抗Ｒ５２）を介して電源制御回路４に接続されており、コレクタＣは抵抗Ｒ５９に接続されている。また、エミッタＥは、Ａ／Ｄポート１４ｂに直接接続されている。
【０１０９】
また、トランジスタＱ３２は、電源制御回路５とＡ／Ｄポート１４ｂとの間に設けられている。そして、トランジスタＱ３２のベースＢは、抵抗分割回路９３（抵抗Ｒ５３および抵抗Ｒ５４）を介して電源制御回路５に接続されており、コレクタＣは抵抗Ｒ６０に接続されている。また、エミッタＥは、Ａ／Ｄポート１４ｂに直接接続されている。
【０１１０】
また、トランジスタＱ３３は、電源制御回路６とＡ／Ｄポート１４ｂとの間に設けられている。そして、トランジスタＱ３３のベースＢは、抵抗分割回路９４（抵抗Ｒ５５および抵抗Ｒ５６）を介して電源制御回路６に接続されており、コレクタＣは抵抗Ｒ６１に接続されている。また、エミッタＥは、Ａ／Ｄポート１４ｂに直接接続されている。
【０１１１】
また、トランジスタＱ３４は、電源制御回路７とＡ／Ｄポート１４ｂとの間に設けられている。そして、トランジスタＱ３４のベースＢは、抵抗分割回路９５（抵抗Ｒ５７および抵抗Ｒ５８）を介して電源制御回路７に接続されており、コレクタＣは抵抗Ｒ６２に接続されている。また、エミッタＥは、Ａ／Ｄポート１４ｂに直接接続されている。
【０１１２】
また、Ａ／Ｄポート１４ｂは、抵抗Ｒ６３の一方側に接続されており、抵抗Ｒ６３の他方側は接地されている。
【０１１３】
そして、過電圧検出回路９ａでは、たとえば、抵抗Ｒ５１と、抵抗Ｒ５３と、抵抗Ｒ５５と、抵抗Ｒ５７と、抵抗Ｒ６３との抵抗値は、１００ｋΩ、抵抗Ｒ５２と、抵抗Ｒ６０〜Ｒ６２の抵抗値は、１０ｋΩ、抵抗Ｒ５９の抵抗値は、４．７ｋΩ、抵抗Ｒ５４の抵抗値は、１８ｋΩ、抵抗Ｒ５６の抵抗値は、２２ｋΩ、抵抗Ｒ５８の抵抗値は、３３ｋΩである。また、トランジスタＱ３１〜Ｑ３４のベースエミッタ間電圧は０．６Ｖである。この場合、判別電圧範囲（図１１参照）が、モードＦを０Ｖ以上０．４Ｖ未満、モードＧを２．０Ｖ以上３．３Ｖ以下、モードＨを１．５Ｖ以上２．０Ｖ未満、モードＩを１．０Ｖ以上１．５Ｖ未満、モードＪを０．４Ｖ以上１．０Ｖ未満に設定されることにより、ＣＰＵ１３は、電源制御回路４〜７のいずれが過電圧となったかを判別することが可能になる。また、第３実施形態による表示装置１０２のその他の構成は、第１実施形態における表示装置１００と同様である。
【０１１４】
次に、図１２を参照して、第３実施形態による保護回路５２の正常時および過電圧時の動作について説明する。
【０１１５】
ここで、第３実施形態では、図１２に示すように、過電圧検出回路９ａは、電源制御回路４〜７のうちのいずれかが過電圧となった場合に、過電圧となった電源制御回路４〜７に接続されているトランジスタＱ３１〜Ｑ３４がオンとなり、抵抗分割回路９２〜９５からの検出電圧を出力する。以下、一例として、電源制御回路４の正常時および過電圧時における過電圧検出回路９ａの動作を説明する。
【０１１６】
トランジスタＱ３１のコレクタＣの電圧は、待機電源部３から供給される電圧の略３．３Ｖとなる。
【０１１７】
（正常時）
電源制御回路４が過電圧となっていない場合には、トランジスタＱ３１のベースＢの電圧は、電源制御回路４から供給される電圧の５Ｖが、抵抗分割回路９２（抵抗Ｒ５１および抵抗Ｒ５２）により電圧降下され、略０．４５Ｖとなる。その結果、トランジスタＱ３１のエミッタＥからベースＢに電流は略流れないため、トランジスタＱ３１はオンしない。電源制御回路４と同様に、電源制御回路５〜７も過電圧となっていない場合には、トランジスタＱ３２〜３４もオンしない。その結果、Ａ／Ｄポート１４ｂの電圧値（検出電圧の電圧値）は、０Ｖ以上０．４Ｖ未満（判別電圧範囲のモードＦ）となる。
【０１１８】
（過電圧時）
電源制御回路４が過電圧となった場合には、トランジスタＱ３１のベースＢの電圧は、抵抗分割回路９２（抵抗Ｒ５１および抵抗Ｒ５２）により電圧降下され、略１．０９Ｖとなる。その結果、トランジスタＱ３１のベースＢからエミッタＥに電流が流れ、トランジスタＱ３１はオンする。その結果、Ａ／Ｄポート１４ｂの電圧値（検出電圧の電圧値）は、１．０９からベースエミッタ間電圧分、降圧されて、０．４Ｖ以上１．０Ｖ未満（判別電圧範囲のモードＪ）となる。
【０１１９】
第３実施形態では、以下のような効果を得ることができる。
【０１２０】
第３実施形態では、上記のように、抵抗分割回路９２〜９５を、電源制御回路４〜７と、トランジスタＱ３１〜Ｑ３４との間にそれぞれ設け、電源制御回路４〜７に応じたそれぞれ異なる電圧値の検出電圧を出力するように構成する。また、過電圧検出回路９ａを、電源制御回路４〜７のうちのいずれかが過電圧となった場合に、過電圧となった電源制御回路４〜７に接続されているトランジスタＱ３１〜Ｑ３４がオンとなり、抵抗分割回路９２〜９５からの検出電圧を出力するように構成する。これにより、抵抗分割回路９２〜９５を、電源制御回路４〜７に対応する検出電圧の電圧値を定めるための抵抗分割回路と、トランジスタＱ３１〜Ｑ３４のベースＢに印加される過電圧からの電圧値を調整するための抵抗分割回路とを兼ねさせることができる。また、第３実施形態による表示装置１０２のその他の効果は、第１実施形態における表示装置１００と同様である。
【０１２１】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【０１２２】
たとえば、上記第１〜第３実施形態では、本発明の保護回路を表示装置に対して用いる例を示したが、本発明はこれに限らない。本発明は、保護回路を表示装置以外に対して用いてもよい。たとえば、レコーダなどに対して用いてもよい。
【０１２３】
また、上記第１〜第３実施形態では、本発明の保護回路に、短絡検出回路および過電圧検出回路の両方を設ける例を示したが、本発明はこれに限らない。本発明は、保護回路に、短絡検出回路および過電圧検出回路のうちの一方を設けるように構成してもよい。
【０１２４】
また、上記第１〜第３実施形態では、本発明の短絡または過電圧を判別する例として、４つの電源制御回路の短絡または過電圧を判別する例を示したが、本発明はこれに限られない。本発明は、４つ以外の数の電源制御回路の短絡または過電圧を判別してもよい。たとえば、３つの電源制御回路の短絡または過電圧を判別してもよいし、５つ以上の電源制御回路の短絡または過電圧を判別してもよい。
【０１２５】
また、上記第１〜第３実施形態では、本発明の抵抗の抵抗値を上記第１〜第３実施形態において説明した抵抗値により構成する例を示したが、本発明はこれに限られない。本発明は、検出回路が複数の電源制御回路のうちのいずれの電源制御回路が短絡または過電圧となったかを判別することが可能であれば、上記第１〜第３実施形態において説明した抵抗値以外の抵抗値により抵抗を構成してもよい。
【０１２６】
また、上記第１〜第３実施形態では、本発明の過電圧の検出の例として、１２Ｖが電源制御回路に印加された場合に過電圧を検出する例を示したが、本発明は、これに限られない。本発明は、１２Ｖ以外の電圧が電源制御回路に印加された場合にも過電圧を検出してもよい。
【０１２７】
また、上記第１〜第３実施形態では、本発明の表示部として、表示装置に設けられた表示部を用いる例を示したが、本発明は、これに限られない。本発明は、表示装置に設けられた表示部以外の表示部を用いてもよい。たとえば、外部から接続されたコンピュータの表示部を用いてもよい。
【０１２８】
また、上記第１〜第３実施形態では、本発明の記憶部として、検出電圧の電圧値および判別結果の両方を記憶するように構成する例を示したが、本発明は、これに限られない。本発明は、記憶部を、検出電圧の電圧値および判別結果のうちのいずれか一方を記憶するように構成してもよい。
【０１２９】
また、上記第１〜第３実施形態では、説明の便宜上、本発明の制御部の処理を処理フローに沿って順番に処理を行うフロー駆動型のフローチャートを用いて説明したが、本発明はこれに限られない。本発明では、制御部の処理動作を、イベントごとに処理を実行するイベント駆動型（イベントドリブン型）の処理により行ってもよい。この場合、完全なイベント駆動型で行ってもよいし、イベント駆動およびフロー駆動を組み合わせて行ってもよい。
【符号の説明】
【０１３０】
２  主電源部（外部電源部）
４〜７  電源制御回路
８、８ａ  短絡検出回路（検出回路）
９、９ａ  過電圧検出回路（検出回路）
１０  表示部（外部表示部）
１１  接続部
１３  ＣＰＵ（制御部）
１４ａ、１４ｂ  Ａ／Ｄポート（入力ポート）
１５  記憶部
５０〜５２  保護回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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