(57)【要約】      （修正有）【課題】書き込み動作に優れた半導体装置を提供する。【解決手段】ソース線ＳＬに与えたデータ電圧を、ビット線ＢＬを介してメモリセルＭＣのノードＦＮに与える構成において、ビット線ＢＬに接続されるメモリセルＭＣ間にスイッチＷＥＳを設ける。データ電圧をメモリセルＭＣのノードＦＮに与える期間で、ビット線ＢＬのメモリセルＭＣ間に設けられるスイッチＷＥＳをオフにすることで、ビット線ＢＬに寄生する寄生容量を減らすことができ、メモリセルＭＣへのデータ電圧の書き込みを高速に行うことができる。【選択図】図１
2015201245.tif 000002
【特許請求の範囲】
【請求項１】
第１のメモリセルと、第２のメモリセルと、第１の配線と、第２の配線と、スイッチと、を有する半導体装置であって、
第１のメモリセルは、第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、
前記第１の配線は、データ電圧が与えられる機能を有し、
前記第２の配線は、前記第１のトランジスタを介して前記第１の配線の前記データ電圧が与えられる機能を有し、
前記第１のメモリセルは、前記第２のトランジスタを介して前記第２の配線の前記データ電圧が与えられる機能を有し、
前記第１のメモリセルは、前記容量素子の一方の電極と、前記第１のトランジスタのゲートと、前記第２のトランジスタのソース又はドレインの一方とが電気的に接続されたノードに、前記データ電圧に応じた電荷を保持することができる機能を有し、
前記第１のメモリセルは、前記第１の配線に電気的に接続され、
前記第２のメモリセルは、前記第１の配線に電気的に接続され、
前記第１のメモリセルは、前記第２の配線に電気的に接続され、
前記第２のメモリセルは、前記第２の配線に電気的に接続され、
前記スイッチは、前記第１のメモリセルに電気的に接続された前記第２の配線と、第２のメモリセルに電気的に接続された前記第２の配線と、の間に設けられ、
前記スイッチは、前記第１のメモリセルの前記ノードに前記データ電圧に応じた電荷を与えられる期間において、オフ状態とすることができる機能を有することを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第２のトランジスタは、半導体層がシリコンを有することを特徴とする半導体装置。
【請求項３】
請求項１又は２において、
前記第１のトランジスタは、半導体層が酸化物半導体を有することを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか一に記載の前記半導体装置と、
前記半導体装置に電気的に接続されたリードと、
を有することを特徴とする電子部品。
【請求項５】
請求項４に記載の電子部品と、
表示装置と、
を有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置、電子部品、及び電子機器に関する。
【０００２】
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
【背景技術】
【０００３】
特許文献１には酸化物半導体をチャネル形成領域に用いたトランジスタ（以下、ＯＳトランジスタ）と、シリコンをチャネル形成領域に用いたトランジスタ（以下、Ｓｉトランジスタ）と、を有する半導体装置が記載されている。またＯＳトランジスタは、オフ電流が低いことが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−２５６４００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一態様は、新規な半導体装置等を提供することを課題の一とする。
【０００６】
または、本発明の一態様は、データの書き込み速度に優れた、新規な構成の半導体装置等を提供することを課題の一とする。または、本発明の一態様は、低消費電力化を実現する、新規な構成の半導体装置等を提供することを課題の一とする。
【０００７】
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。
【課題を解決するための手段】
【０００８】
本発明の一態様は、第１のメモリセルと、第１の配線と、第２の配線と、スイッチと、を有する半導体装置であって、第１のメモリセルは、第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、第１の配線は、データ電圧が与えられる機能を有し、第２の配線は、第１のトランジスタを介して第１の配線のデータ電圧が与えられる機能を有し、第１のメモリセルは、第２のトランジスタを介して第２の配線のデータ電圧が与えられる機能を有し、第１のメモリセルは、容量素子の一方の電極と、第１のトランジスタのゲートと、第２のトランジスタのソース又はドレインの一方とが電気的に接続されたノードに、データ電圧に応じた電荷を保持することができる機能を有し、第１のメモリセルは、第１の配線に電気的に接続され、第２のメモリセルは、第１の配線に電気的に接続され、第１のメモリセルは、第２の配線に電気的に接続され、第２のメモリセルは、第２の配線に電気的に接続され、スイッチは、第１のメモリセルに電気的に接続された第２の配線と、第２のメモリセルに電気的に接続された第２の配線と、の間に設けられ、スイッチは、第１のメモリセルのノードにデータ電圧に応じた電荷を与えられる期間において、オフ状態とすることができる機能を有する半導体装置である。
【０００９】
なおその他の本発明の一態様については、以下で述べる実施の形態における説明、及び図面に記載されている。
【発明の効果】
【００１０】
本発明の一態様は、新規な構成の半導体装置等を提供することができる。
【００１１】
または、本発明の一態様は、データの書き込み速度に優れた、新規な構成の半導体装置等を提供することができる。または、本発明の一態様は、低消費電力化を実現する、新規な構成の半導体装置等を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一態様を説明するための回路図。
【図２】本発明の一態様を説明するための回路図。
【図３】本発明の一態様を説明するためのタイミングチャート。
【図４】本発明の一態様を説明するためのタイミングチャート。
【図５】本発明の一態様を説明するためのブロック図。
【図６】本発明の一態様を説明するための回路図。
【図７】本発明の一態様を説明するための回路図。
【図８】本発明の一態様を説明するための回路図。
【図９】酸化物半導体の断面における高分解能ＴＥＭ像および局所的なフーリエ変換像。
【図１０】酸化物半導体膜のナノビーム電子回折パターンを示す図、および透過電子回折測定装置の一例を示す図。
【図１１】電子照射による結晶部の変化を示す図。
【図１２】透過電子回折測定による構造解析の一例を示す図、および平面における高分解能ＴＥＭ像。
【図１３】本発明の一態様を説明するためのレイアウト図及び回路図。
【図１４】本発明の一態様を説明するための断面図。
【図１５】電子部品の作製工程を示すフローチャート及び斜視模式図。
【図１６】電子部品を用いた電子機器。
【発明を実施するための形態】
【００１３】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００１４】
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【００１５】
また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。
【００１６】
ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって変わるため、いずれがソース又はドレインであるかを限定することが困難である。そこで、ソースとして機能する部分、及びドレインとして機能する部分を、ソース又はドレインと呼ばず、ソースとドレインとの一方を第１電極と表記し、ソースとドレインとの他方を第２電極と表記する場合がある。
【００１７】
なお本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
【００１８】
なお本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
【００１９】
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
【００２０】
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００２１】
なお本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【００２２】
なお図面におけるブロック図の各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路ブロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある。また図面における各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路ブロックにおいては一つの回路ブロックで行う処理を、複数の回路ブロックで行うよう設けられている場合もある。
【００２３】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
【００２４】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【００２５】
（実施の形態１）
本実施の形態では、半導体装置であるメモリセルＭＣの構成例、動作、及びメモリセルＭＣを含むブロック図の一例について説明する。
【００２６】
本明細書等において半導体装置とは、半導体特性を利用することで機能しうるもの全般を指す。よって、トランジスタ等の半導体素子で構成されるメモリセル、メモリセルを制御する周辺回路、あるいはメモリセル及び周辺回路等を含むシステム全体を半導体装置という。
【００２７】
＜メモリセルＭＣの構成例について＞
図１には、メモリセルＭＣを有する半導体装置１０の構成例について示す。
【００２８】
半導体装置１０の構成例では、列方向にｍ個（ｍは２以上の自然数）設けられたメモリセルＭＣ［０］乃至［ｍ−１］を示している。
【００２９】
メモリセルＭＣ［０］乃至［ｍ−１］は、トランジスタ１１と、トランジスタ１２と、容量素子１３とを有する。ｍ行設けられたメモリセルＭＣ［０］乃至［ｍ−１］において図１では特に、ｊ行目（ｊはｍ−１以下の自然数）のメモリセルを、メモリセルＭＣ［ｊ］として示している。
【００３０】
また、半導体装置１０の構成例では、メモリセルＭＣ［０］乃至［ｍ−１］の他、スイッチ１４［０］乃至［ｍ−２］と、スイッチ１５と、スイッチ１６と、スイッチ１７と、スイッチ１８と、スイッチ１９と、配線ＳＬと、配線ＢＬと、配線ＷＷＬと、配線ＲＷＬと、を有する構成を示している。
【００３１】
配線ＳＬは、スイッチ１５の制御によって、入力データＤｉｎ（書き込みデータともいう）が与えられる機能を有する。スイッチ１５は、書き込み信号ＳＷｗの制御でオン又はオフが制御される。また配線ＳＬの電位は、スイッチ１８の制御によって、出力データＤｏｕｔ（読み出しデータともいう）として外部に出力される。スイッチ１８は、読み出し信号ＳＷｒの制御でオン又はオフが制御される。また配線ＳＬの電位は、スイッチ１８、１９の制御によって、プリチャージ電圧Ｖｐｒｅが与えられる。スイッチ１９は、プリチャージ制御信号ＳＷｐｒｅの制御でオン又はオフが制御される。なお配線ＳＬはソース線、又は第１の配線という場合がある。
【００３２】
配線ＢＬは、スイッチ１４［０］乃至［ｍ−２］、スイッチ１６の制御によって、グラウンド電位ＧＮＤが与えられる機能を有する。スイッチ１４［０］乃至［ｍ−２］は、書き込み制御信号ＷＥＳ［０］乃至［ｍ−２］の制御でオン又はオフが制御される。スイッチ１６は、初期化信号ＳＷｉｎｉの制御でオン又はオフが制御される。また配線ＢＬは、スイッチ１７の制御によって、グラウンド電位ＧＮＤが与えられる機能を有する。スイッチ１７は、読み出し信号ＳＷｒの制御でオン又はオフが制御される。なお配線ＢＬはビット線、又は第２の配線という場合がある。
【００３３】
メモリセルＭＣ［０］乃至［ｍ−１］は、配線ＳＬと配線ＢＬとの間に設けられる。メモリセルＭＣ［ｊ］において、トランジスタ１１と、トランジスタ１２と、容量素子１３との接続状態について説明する。なお以降の説明において、個別のメモリセルに言及しない場合、順序を表す部分を省略し、単にメモリセルＭＣという。スイッチ１４や、書き込み制御信号ＷＥＳ等の各信号についても同様である。
【００３４】
トランジスタ１１のゲートは、トランジスタ１２のソース又はドレインの一方と、容量素子１３の一方の電極と、に接続される。トランジスタ１１のソース又はドレインの一方は、配線ＳＬに接続される。トランジスタ１１のソース又はドレインの他方は、配線ＢＬに接続される。
【００３５】
図１の説明では、トランジスタ１１をｐチャネル型のトランジスタとして動作を説明する。トランジスタ１１は、ｎチャネル型のトランジスタであってもよい。またトランジスタ１１は、シリコンをチャネル領域に用いたトランジスタ（以下、Ｓｉトランジスタ）であることが好ましい。Ｓｉトランジスタをトランジスタ１１に用いることで、閾値電圧のばらつきを小さく、流れる電流量を大きくすることができる。
【００３６】
図１において、トランジスタ１１のゲート、すなわちトランジスタ１２のソース又はドレインの一方と、容量素子１３の一方の電極と、が接続されるノードを、ノードＦＮとする。ノードＦＮの電位は、トランジスタ１２を介して配線ＢＬの電位を与えること、あるいはノードＦＮを電気的に浮遊状態とし配線ＲＷＬの電位を変動させることで起こる容量結合、によって変動する。
【００３７】
トランジスタ１１は、ノードＦＮの電位に応じて導通状態が制御される。トランジスタ１１は、ゲートとソースの間の電圧（以下、Ｖｇｓ）の絶対値が閾値電圧を超えると導通状態となり、電流が流れる。その結果、配線ＢＬは、配線ＳＬの電位である入力データＤｉｎの電圧（Ｖｉｎ、データ電圧ともいう）から閾値電圧分だけ下回った電位（Ｖｉｎ−Ｖｔｈ）となる。
【００３８】
トランジスタ１２のゲートは、配線ＷＷＬに接続される。トランジスタ１２のソース又はドレインの一方は、ノードＦＮに接続される。トランジスタ１２のソース又はドレインの他方は、配線ＢＬに電気的に接続される。
【００３９】
図１の説明では、トランジスタ１２をｎチャネル型のトランジスタとして動作を説明する。トランジスタ１２は、ｐチャネル型のトランジスタであってもよい。またトランジスタ１２は、酸化物半導体をチャネル領域に用いたトランジスタ（以下、ＯＳトランジスタ）であることが好ましい。ＯＳトランジスタをトランジスタ１２に用いることで、非導通状態時にソースとドレインとの間に流れるオフ電流を低くすることができる。
【００４０】
回路図では、ＯＳトランジスタであることを示すために、ＯＳの符号を併せて図示している。
【００４１】
トランジスタ１２は、配線ＷＷＬの電位に応じて導通状態が制御される。トランジスタ１２は、導通状態となることでノードＦＮの電位を配線ＢＬの電位にし、非導通状態となることでノードＦＮを電気的に浮遊状態とすることができる。その結果、ノードＦＮは、入力データＤｉｎの電圧からトランジスタ１１の閾値電圧分だけ下回った電位（Ｖｉｎ−Ｖｔｈ）を保持することができる。
【００４２】
容量素子１３の一方の電極は、ノードＦＮに接続される。容量素子１３の他方の電極は、配線ＲＷＬに接続される。
【００４３】
配線ＷＷＬには、書き込みワード信号ＷＷＳが与えられる。書き込みワード信号ＷＷＳは、Ｈレベルでトランジスタ１２を導通状態とし、Ｌレベルで非導通状態とする信号である。
【００４４】
配線ＲＷＬには、読み出しワード信号ＲＷＳが与えられる。読み出しワード信号ＲＷＳは、ノードＦＮが電気的に浮遊状態のとき、ＨレベルでノードＦＮの電位を上昇させ、Ｌレベルで下降させるとする信号である。
【００４５】
図１の構成において、配線ＢＬは、メモリセルＭＣへの入力データＤｉｎの書き込みによって、入力データＤｉｎの電圧から閾値電圧分だけ下回った電位（Ｖｉｎ−Ｖｔｈ）となる。この電位の変動に要する時間は、配線ＢＬの寄生容量の大きさによって変わる。
【００４６】
例えばメモリセルＭＣ［ｊ］に接続される配線ＢＬを配線ＢＬ［ｊ］とすると、配線ＢＬ［ｊ］の寄生容量は、メモリセルＭＣ［０］乃至［ｍ−１］が配線ＢＬ［ｊ］に接続されることによって大きくなる。この寄生容量は、配線ＢＬの電位の変動を鈍らせる原因となる。
【００４７】
本発明の一態様では、配線ＳＬ及び配線ＢＬを介してノードＦＮに電位を与え、入力データＤｉｎを書きこむ構成において、配線ＢＬに設けられたスイッチ１４［０］乃至［ｍ−２］をオフにする。オフにするスイッチは、スイッチ１４［０］乃至［ｍ−２］のうち、少なくとも入力データＤｉｎを書きこむメモリセルＭＣに隣接した箇所を選択すればよい。
【００４８】
例えば図２に示すようにメモリセルＭＣ［ｊ］に入力データＤｉｎを書き込む場合、メモリセルＭＣ［ｊ］に隣接したスイッチ１４［ｊ−１］とスイッチ１４［ｊ］をオフにする。スイッチ１４［０］乃至［ｍ−２］は、データを書き込むメモリセルＭＣにおいて、配線ＢＬに接続される別の入力データＤｉｎが書き込まれないメモリセルが電気的に切り離されるよう制御される。
【００４９】
図２では、配線ＳＬ、配線ＢＬを介してノードＦＮに入力データＤｉｎを書きこむ際の電流の流れを点線矢印で示している。図２に示すようにスイッチ１４［ｊ−１］とスイッチ１４［ｊ］をオフにすることで、配線ＢＬ［ｊ］には、メモリセルＭＣ［ｊ］以外のメモリセルＭＣ［０］乃至［ｍ−１］が電気的に切り離される構成とすることができる。そのため、配線ＢＬ［ｊ］では、寄生容量を減らすことができる。
【００５０】
配線ＢＬ［ｊ］の寄生容量を減らすことで、電位の変化を急峻にできるため、入力データＤｉｎの書き込みを高速に行うことができる。スイッチ１４［ｊ−１］とスイッチ１４［ｊ］をオフとする期間は、スイッチ１５をオンにして配線ＳＬに入力データＤｉｎの電圧を与える期間を含むように書き込み制御信号ＷＥＳ［０］乃至［ｍ−２］を制御すればよい。
【００５１】
本発明の一態様では、スイッチ１４［ｊ−１］とスイッチ１４［ｊ］をオフにすることで、配線ＳＬ及び配線ＢＬを介してノードＦＮに電位を与え、入力データＤｉｎを書きこむ際、配線ＢＬの電位を変動させるための消費電流を削減することができる。そのため、低消費電力化を図ることができる。
【００５２】
＜メモリセルＭＣの動作について＞
次いで図１で示したメモリセルＭＣの動作について説明する。図３では、メモリセルＭＣへの入力データＤｉｎの書き込みについてのタイミングチャートについて示す。なお各スイッチは、与えられる信号がＨレベルでオンになり、Ｌレベルでオフになるものとして説明する。
【００５３】
図３に示すタイミングチャートによると、時刻Ｗ１では、読み出しワード信号ＲＷＳをＬレベルにして、ノードＦＮの電位を下げる。なおノードＦＮには、複数の電圧のうち一つ（ΔＶ）が保持される。この複数の電圧は、多値のデータに対応する。
【００５４】
次いで、時刻Ｗ２では、書き込みワード信号ＷＷＳをＨレベルにして、トランジスタ１２を導通状態とし、ノードＦＮの電位をグラウンド電位であるＬレベルまで下げる。ノードＦＮの電位がＬレベルになるため、トランジスタ１１が導通状態となる。トランジスタ１１、１２は導通状態を維持する。ここまでで、入力データＤｉｎをメモリセルＭＣに書き込む前の初期化の動作が完了する。
【００５５】
次いで、時刻Ｗ３では、初期化信号ＳＷｉｎｉをＬレベルにして、グラウンド電位を与える配線と配線ＢＬ［ｊ］とを電気的に切り離す。そして書き込み制御信号ＷＥＳ［０］乃至［ｍ−２］の制御を行う。図３では、メモリセルＭＣ［ｊ］への入力データＤｉｎの書き込みを説明する。そのためスイッチ１４［ｊ−１］とスイッチ１４［ｊ］をオフにするよう、書き込み制御信号ＷＥＳ［０］乃至［ｍ−２］を制御する。図３では、書き込み制御信号ＷＥＳ［ｊ−１］及び［ｊ］をＬレベル、他をＨレベルとする。そして配線ＢＬ［ｊ］は、他のメモリセルＭＣから電気的に切り離される。
【００５６】
次いで、時刻Ｗ４では、書き込み信号ＳＷｗをＨレベルにして、配線ＳＬに多値のデータに対応する電圧を与える。トランジスタ１１、１２が導通状態のため、配線ＢＬ［ｊ］、ノードＦＮともに電位が変化する。上述したように、配線ＢＬ［ｊ］及びノードＦＮの電位は、入力データＤｉｎの電圧（Ｖｉｎ）からトランジスタ１１の閾値電圧分だけ下回った電位（Ｖｉｎ−Ｖｔｈ）となる。配線ＢＬ［ｊ］での電位の変化は、上述したように寄生容量が低減されるため、電位の変化を急峻にでき、入力データＤｉｎの書き込みを高速に行うことができる。
【００５７】
次いで、時刻Ｗ５では、書き込みワード信号ＷＷＳをＬレベルにしてトランジスタ１２を非導通状態にする。ノードＦＮは入力データＤｉｎの電圧に応じた電荷を保持した状態で電気的に浮遊状態となる。
【００５８】
次いで、時刻Ｗ６では、読み出しワード信号ＲＷＳをＨレベルにする。ノードＦＮは、トランジスタ１２が非導通状態のため、電気的に浮遊状態である。そのため、ノードＦＮの電位は、容量素子１３の容量結合によって上昇する。そしてトランジスタ１１は、非導通状態となる。
【００５９】
次いで、時刻Ｗ７では、書き込み信号ＳＷｗをＬレベルにする。ここまでで、入力データＤｉｎのメモリセルＭＣへの書き込みの動作が完了する。
【００６０】
次いで、時刻Ｗ８では、初期化信号ＳＷｉｎｉをＨレベル、書き込み制御信号ＷＥＳ［ｊ−１］及び［ｊ］をＨレベル、にして、配線ＢＬ［ｊ］をグラウンド電位であるＬレベルにする。同じタイミングで、配線ＳＬの電位をＬレベルになるようしてもよい。配線ＳＬをＬレベルにする手段としては、別途スイッチを設け、グラウンド電位を与える配線と接続するようにすればよい。
【００６１】
以上のような、シーケンスを経て、入力データＤｉｎの書き込みを行うことができる。メモリセルＭＣのノードＦＮに書き込まれた入力データＤｉｎは、トランジスタ１２を非導通状態にし続けることで保持することができる。
【００６２】
また図４では、メモリセルＭＣからの出力データＤｏｕｔの読み出しについてのタイミングチャートについて示す。出力データＤｏｕｔの読み出し時には、書き込み制御信号ＷＥＳ［０］乃至［ｍ−２］はＨレベルとしておく。
【００６３】
図４に示すタイミングチャートによると、時刻Ｒ１では、読み出し信号ＳＷｒをＨレベルにする。
【００６４】
次いで、時刻Ｒ２では、プリチャージ制御信号ＳＷｐｒｅをＨレベルにして、配線ＳＬをプリチャージ電圧ＶｐｒｅであるＨレベルにする。
【００６５】
次いで、時刻Ｒ３では、プリチャージ制御信号ＳＷｐｒｅをＬレベルにして、配線ＳＬを電気的に浮遊状態とする。そして読み出しワード信号ＲＷＳをＬレベルにして、ノードＦＮの電位を下げる。すると、ノードＦＮの電位に従ってトランジスタ１１に電流が流れ、配線ＳＬの電位が変動する。
【００６６】
時刻Ｒ４でトランジスタ１１のＶｇｓが閾値電圧となり、トランジスタ１１を流れる電流が小さくなるため、配線ＳＬの電位の変動が停止する。
【００６７】
この配線ＳＬの電位の変動によって、配線ＳＬで得られる出力データＤｏｕｔの電圧Ｖｏｕｔは、ノードＦＮの電位（Ｖｉｎ−Ｖｔｈ）にトランジスタ１１の閾値電圧Ｖｔｈが加わった電位Ｖｉｎとなる。すなわち、トランジスタ１１の閾値電圧の項をキャンセルした電位を出力データＤｏｕｔの電圧Ｖｏｕｔとして得ることができる。
【００６８】
そのため、入力データＤｉｎの電圧Ｖｉｎと、出力データＤｏｕｔの電圧Ｖｏｕｔでは、電位の変動幅を小さくすることができる。その結果、複数の電圧をノードＦＮで保持することができる。すなわち、データの多値化を容易に実現することができる。
【００６９】
また電位の変動幅を小さくできるため、本発明の一態様では、入力データが正確に書き込みが行われているかを確認するためのベリファイ動作を不要にすることができる。これにより入力データの書き込みを、より高速で行うことができる。
【００７０】
次いで、時刻Ｒ４では、読み出しワード信号ＲＷＳをＨレベルにして、トランジスタ１１を非導通状態にする。
【００７１】
次いで、時刻Ｒ５では、読み出し信号ＳＷｒをＬレベルにする。
【００７２】
以上のような、シーケンスを経て、データの読み出しを行うことができる。
【００７３】
＜ブロック図について＞
上述したメモリセルＭＣは、図５に一例として示すブロック図の構成で動作を行えばよい。
【００７４】
図５に示す半導体装置２００では、マトリクス状に設けられたメモリセルＭＣ［ｍ−２、ｎ−２］、メモリセルＭＣ［ｍ−１、ｎ−２］、メモリセルＭＣ［ｍ−２、ｎ−１］、メモリセルＭＣ［ｍ−１、ｎ−１］、を有するメモリセルアレイ２０１を有する。
【００７５】
またメモリセルアレイ２０１は、メモリセルＭＣの他、配線ＷＷＬ［ｍ−２］、配線ＷＷＬ［ｍ−１］、配線ＲＷＬ［ｍ−２］、配線ＲＷＬ［ｍ−１］、配線ＢＬ［ｎ−２］、配線ＢＬ［ｎ−１］、配線ＳＬ［ｎ−２］、配線ＳＬ［ｎ−１］、スイッチ１４［ｍ−２、ｎ−２］、スイッチ１４［ｍ−２、ｎ−１］を有する。スイッチ１４［ｍ−２、ｎ−２］、スイッチ１４［ｍ−２、ｎ−１］には、書き込み制御信号ＷＥＳ［ｍ−２］が与えられる。
【００７６】
メモリセルアレイ２０１は、一例として、行方向ドライバー２０２と、列方向ドライバー２０３と、Ａ／Ｄコンバータ２０４とを有する。
【００７７】
行方向ドライバー２０２は、配線ＷＷＬ［ｍ−２］、配線ＷＷＬ［ｍ−１］、配線ＲＷＬ［ｍ−２］、配線ＲＷＬ［ｍ−１］に与える信号、書き込み制御信号ＷＥＳ［ｍ−２］を出力する。
【００７８】
列方向ドライバー２０３は、配線ＢＬ［ｎ−２］、配線ＢＬ［ｎ−１］、配線ＳＬ［ｎ−２］、配線ＳＬ［ｎ−１］に、メモリセルＭＣに入力データＤｉｎを書きこむための信号を出力する。
【００７９】
Ａ／Ｄコンバータ２０４は、配線ＢＬ［ｎ−２］、配線ＢＬ［ｎ−１］、配線ＳＬ［ｎ−２］、配線ＳＬ［ｎ−１］に、メモリセルＭＣから出力データＤｏｕｔを読み出すための信号を出力する。またＡ／Ｄコンバータ２０４は、多値のデータを有する出力データＤｏｕｔをデジタルデータに変換して出力する機能を有する。
【００８０】
なお本実施の形態で説明した回路構成は、一例としてメモリセルに適用して動作させる場合を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様は、メモリセル以外の回路に適用することができる。メモリセル以外の回路としては、例えば、論理回路、あるいはスイッチを挙げることができる。
【００８１】
または、本実施の形態で説明した回路構成は、酸化物半導体を有するトランジスタを用いた場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様は、酸化物半導体とは異なる半導体材料を用いたトランジスタを用いてもよい。そのようなトランジスタとして、例えば、本発明の一態様は、シリコンやゲルマニウムなどを有するトランジスタを用いてもよい。
【００８２】
なお、本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法などと適宜組み合わせて用いることができる。
【００８３】
（実施の形態２）
本実施の形態では、実施の形態１で説明したスイッチ１４の別の配置例、メモリセルＭＣを構成する別の回路構成例、及びスイッチ１４を構成する回路の具体例について説明する。
【００８４】
＜メモリセルＭＣの回路構成例について＞
図６（Ａ）乃至（Ｄ）には、図１で説明したメモリセルＭＣが取り得る回路構成の一例を示す。
【００８５】
図６（Ａ）に示すメモリセルＭＣ＿Ａは、トランジスタ１１＿Ａと、トランジスタ１２と、容量素子１３と、を有する。トランジスタ１１＿Ａは、ｎチャネルトランジスタである。図６（Ａ）の構成を図１のメモリセルＭＣに適用可能である。
【００８６】
図６（Ｂ）に示すメモリセルＭＣ＿Ｂは、トランジスタ１１と、トランジスタ１２＿Ａと、容量素子１３と、を有する。トランジスタ１２＿Ａはバックゲートを有し、配線ＢＧＬよりバックゲートを制御可能な構成としている。当該構成により、トランジスタ１２＿Ａの閾値電圧を制御可能な構成とすることができる。図６（Ｂ）の構成を図１のメモリセルＭＣに適用可能である。
【００８７】
図６（Ｃ）に示すメモリセルＭＣ＿Ｃは、トランジスタ１１＿Ａと、トランジスタ１２と、容量素子１３と、トランジスタ２０＿Ａを有する。トランジスタ２０＿Ａは、トランジスタ１１＿Ａと同じｎチャネルトランジスタである。図６（Ｃ）の構成を図１のメモリセルＭＣに適用可能である。
【００８８】
図６（Ｄ）に示すメモリセルＭＣ＿Ｄは、トランジスタ１１＿Ｂと、トランジスタ１２と、容量素子１３と、トランジスタ２０＿Ｂを有する。トランジスタ２０＿Ｂは、トランジスタ１１＿Ｂと同じｐチャネルトランジスタである。図６（Ｄ）の構成を図１のメモリセルＭＣに適用可能である。
【００８９】
＜スイッチ１４の具体例について＞
図７（Ａ）乃至（Ｅ）には、図１で説明したスイッチ１４が取り得る回路構成の一例を示す。図７（Ａ）乃至（Ｅ）では、配線ＢＬ［ｊ］と、配線ＢＬ［ｊ］とは電気的に切り離すことができる配線ＢＬ［ｊ＋１］との間のスイッチ１４の構成として説明する。
【００９０】
図７（Ａ）に示すスイッチ１４は、トランジスタ５０＿Ａを有する。トランジスタ５０＿Ａは、ｎチャネルトランジスタである。図７（Ａ）の構成を図１のスイッチ１４に適用可能である。
【００９１】
図７（Ｂ）に示すスイッチ１４は、トランジスタ５０＿Ｂを有する。トランジスタ５０＿Ｂは、ｐチャネルトランジスタである。図７（Ｂ）の構成を図１のスイッチ１４に適用可能である。
【００９２】
図７（Ｃ）に示すスイッチ１４は、トランジスタ５０＿Ｃを有する。トランジスタ５０＿Ｃは、ＯＳトランジスタである。図７（Ｃ）の構成を図１のスイッチ１４に適用可能である。
【００９３】
図７（Ｄ）に示すスイッチ１４は、トランジスタ５０＿Ｄと、トランジスタ５０＿Ｅと、を有する。トランジスタ５０＿Ｄは、ｎチャネル型トランジスタであり、トランジスタ５０＿Ｅは、ｐチャネル型トランジスタである。トランジスタ５０＿Ｄと、トランジスタ５０＿Ｅには、反転した関係の書き込み制御信号ＷＥＳ、ＷＥＳ＿Ｂを与えてオンまたはオフを制御することができる。図７（Ｄ）の構成を図１のスイッチ１４に適用可能である。
【００９４】
図７（Ｅ）に示すスイッチ１４は、トランジスタ５０＿Ｆと、トランジスタ５０＿Ｇと、を有する。トランジスタ５０＿Ｆは、ｎチャネル型のＯＳトランジスタであり、トランジスタ５０＿Ｇは、ｐチャネル型トランジスタである。図７（Ｅ）の構成を図１のスイッチ１４に適用可能である。
【００９５】
＜スイッチ１４の配置例について＞
図１の構成例では、配線ＢＬに設けるスイッチ１４を、メモリセルＭＣを設けた各行の行間に設ける構成としたが、別の構成としてもよい。異なる配置例について、図８（Ａ）、（Ｂ）に例を示す。
【００９６】
図８（Ａ）の構成例では、配線ＢＬに設けるスイッチ１４を、スイッチ１４［ｊ−１］の一か所だけに設ける構成を示している。当該構成としても、書き込み時において配線ＢＬの寄生容量を減らせる。そのため図８（Ａ）の構成例を図１に適用しても、データの書き込み速度に優れた半導体装置とすることができる。
【００９７】
図８（Ｂ）の構成例では、配線ＢＬに設けるスイッチ１４を、スイッチ１４［ｊ−１］から後段の行に設ける構成を示している。当該構成としても、書き込み時において配線ＢＬの寄生容量を減らせる。そのため図８（Ｂ）の構成例を図１に適用しても、データの書き込み速度に優れた半導体装置とすることができる。
【００９８】
なお、本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法などと適宜組み合わせて用いることができる。
【００９９】
（実施の形態３）
本実施の形態では、上記実施の形態で説明したオフ電流の低いＯＳトランジスタ、及びＯＳトランジスタの半導体層が有する酸化物半導体について説明する。
【０１００】
＜ＯＳトランジスタについて＞
上記実施の形態で説明したオフ電流の低いトランジスタとして挙げたＯＳトランジスタは、Ｓｉトランジスタよりも低いオフ電流が得られる。
【０１０１】
ＯＳトランジスタは、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすることでオフ電流を低くすることができる。ここで、実質的に真性とは、酸化物半導体中のキャリア密度が、１×１０１７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未満であること、さらに好ましくは１×１０１３／ｃｍ３未満であることを指す。酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。
【０１０２】
真性または実質的に真性にした酸化物半導体を用いたトランジスタは、キャリア密度が低いため、閾値電圧がマイナスとなる電気特性になることが少ない。また、当該酸化物半導体を用いたトランジスタは、酸化物半導体のキャリアトラップが少ないため、電気特性の変動が小さく、信頼性の高いトランジスタとなる。また、当該酸化物半導体を用いたトランジスタは、オフ電流を非常に低くすることが可能となる。
【０１０３】
なおオフ電流を低くしたＯＳトランジスタでは、室温（２５℃程度）にてチャネル幅１μｍあたりの規格化されたオフ電流が１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、更に好ましくは１×１０−２４Ａ以下、又は８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、更に好ましくは１×１０−２１Ａ以下とすることができる。
【０１０４】
なおオフ電流とは、ｎチャネル型トランジスタの場合、トランジスタが非導通状態のときにソースとドレインとの間に流れる電流をいう。ｎチャネル型トランジスタの閾値電圧が、例えば、０Ｖ乃至２Ｖ程度であれば、ゲートとソースの間に印加される電圧が負の電圧の場合に、ソースとドレインとの間を流れる電流をオフ電流ということができる。
【０１０５】
その結果、メモリセルＭＣはＯＳトランジスタであるトランジスタ１２を非導通状態とし、ノードＦＮに電荷を保持させることができる。
【０１０６】
またメモリセルＭＣの構成で用いるＯＳトランジスタは、低いオフ電流が得られるトランジスタとすることに加えて、良好なスイッチング特性が得られるトランジスタとすることができる。
【０１０７】
なおメモリセルＭＣの構成で用いるＯＳトランジスタは、絶縁表面上に形成されるトランジスタである。そのため、Ｓｉトランジスタのように半導体基板をそのままチャネル形成領域として用いる場合と異なり、ゲート電極とボディもしくは半導体基板との間で寄生容量が形成されない。従ってＯＳトランジスタを用いる場合、ゲート電界によるキャリアの制御が容易になり、良好なスイッチング特性を得ることができる。
【０１０８】
＜酸化物半導体について＞
次いで、ＯＳトランジスタの半導体層に用いることのできる酸化物半導体について説明する。
【０１０９】
トランジスタの半導体層中のチャネル形成領域に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。
【０１１０】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種又は複数種を有してもよい。
【０１１１】
トランジスタの半導体層として用いられる酸化物半導体としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。
【０１１２】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０１１３】
半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。
【０１１４】
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理と記す場合がある、または酸化物半導体膜に含まれる酸素を化学量論的組成よりも多くする場合を過酸素化処理と記す場合がある。
【０１１５】
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素又は水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化又はｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０１７／ｃｍ３以下、１×１０１６／ｃｍ３以下、１×１０１５／ｃｍ３以下、１×１０１４／ｃｍ３以下、１×１０１３／ｃｍ３以下であることをいう。
【０１１６】
このように、ｉ型又は実質的にｉ型である酸化物半導体膜を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。
【０１１７】
以下では、酸化物半導体膜の構造について説明する。
【０１１８】
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
【０１１９】
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
【０１２０】
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
【０１２１】
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１２２】
試料面と概略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０１２３】
一方、試料面と概略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０１２４】
図９（ａ）は、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像である。また、図９（ｂ）は、図９（ａ）をさらに拡大した断面の高分解能ＴＥＭ像であり、理解を容易にするために原子配列を強調表示している。
【０１２５】
図９（ｃ）は、図９（ａ）のＡ−Ｏ−Ａ’間において、丸で囲んだ領域（直径約４ｎｍ）の局所的なフーリエ変換像である。図９（ｃ）より、各領域においてｃ軸配向性が確認できる。また、Ａ−Ｏ間とＯ−Ａ’間とでは、ｃ軸の向きが異なるため、異なるグレインであることが示唆される。また、Ａ−Ｏ間では、ｃ軸の角度が１４．３°、１６．６°、２６．４°のように少しずつ連続的に変化していることがわかる。同様に、Ｏ−Ａ’間では、ｃ軸の角度が−１８．３°、−１７．６°、−１５．９°と少しずつ連続的に変化していることがわかる。
【０１２６】
なお、ＣＡＡＣ−ＯＳ膜に対し、電子回折を行うと、配向性を示すスポット（輝点）が観測される。例えば、ＣＡＡＣ−ＯＳ膜の上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電子線を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測される（図１０（Ａ）参照。）。
【０１２７】
断面の高分解能ＴＥＭ像および平面の高分解能ＴＥＭ像より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
【０１２８】
なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面の高分解能ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
【０１２９】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
【０１３０】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【０１３１】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面の高分解能ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０１３２】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
【０１３３】
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳ膜は、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。
【０１３４】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０１３５】
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
【０１３６】
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
【０１３７】
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、閾値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
【０１３８】
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
【０１３９】
次に、多結晶酸化物半導体膜について説明する。
【０１４０】
多結晶酸化物半導体膜は、高分解能ＴＥＭ像において結晶粒を確認することができる。多結晶酸化物半導体膜に含まれる結晶粒は、例えば、高分解能ＴＥＭ像で、２ｎｍ以上３００ｎｍ以下、３ｎｍ以上１００ｎｍ以下または５ｎｍ以上５０ｎｍ以下の粒径であることが多い。また、多結晶酸化物半導体膜は、高分解能ＴＥＭ像で、結晶粒界を確認できる場合がある。
【０１４１】
多結晶酸化物半導体膜は、複数の結晶粒を有し、当該複数の結晶粒間において結晶の方位が異なっている場合がある。また、多結晶酸化物半導体膜に対し、ＸＲＤ装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有する多結晶酸化物半導体膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピーク、２θが３６°近傍のピーク、またはそのほかのピークが現れる場合がある。
【０１４２】
多結晶酸化物半導体膜は、高い結晶性を有するため、高い電子移動度を有する場合がある。従って、多結晶酸化物半導体膜を用いたトランジスタは、高い電界効果移動度を有する。ただし、多結晶酸化物半導体膜は、結晶粒界に不純物が偏析する場合がある。また、多結晶酸化物半導体膜の結晶粒界は欠陥準位となる。多結晶酸化物半導体膜は、結晶粒界がキャリアトラップやキャリア発生源となる場合があるため、多結晶酸化物半導体膜を用いたトランジスタは、ＣＡＡＣ−ＯＳ膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる場合がある。
【０１４３】
次に、微結晶酸化物半導体膜について説明する。
【０１４４】
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
【０１４５】
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある（図１０（Ｂ）参照。）。
【０１４６】
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
【０１４７】
従って、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて、キャリア密度が高くなる場合がある。キャリア密度が高い酸化物半導体膜は、電子移動度が高くなる場合がある。従って、ｎｃ−ＯＳ膜を用いたトランジスタは、高い電界効果移動度を有する場合がある。また、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて、欠陥準位密度が高いため、キャリアトラップが多くなる場合がある。従って、ｎｃ−ＯＳ膜を用いたトランジスタは、ＣＡＡＣ−ＯＳ膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる。ただし、ｎｃ−ＯＳ膜は、比較的不純物が多く含まれていても形成することができるため、ＣＡＡＣ−ＯＳ膜よりも形成が容易となり、用途によっては好適に用いることができる場合がある。そのため、ｎｃ−ＯＳ膜を用いたトランジスタを有する記憶装置は、生産性高く作製することができる場合がある。
【０１４８】
次に、非晶質酸化物半導体膜について説明する。
【０１４９】
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
【０１５０】
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
【０１５１】
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
【０１５２】
非晶質酸化物半導体膜は、水素などの不純物を高い濃度で含む酸化物半導体膜である。また、非晶質酸化物半導体膜は、欠陥準位密度の高い酸化物半導体膜である。
【０１５３】
不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜は、キャリアトラップやキャリア発生源が多い酸化物半導体膜である。
【０１５４】
従って、非晶質酸化物半導体膜は、ｎｃ−ＯＳ膜と比べて、さらにキャリア密度が高くなる場合がある。そのため、非晶質酸化物半導体膜を用いたトランジスタは、ノーマリーオンの電気特性になりやすい。従って、ノーマリーオンの電気特性が求められるトランジスタに好適に用いることができる場合がある。非晶質酸化物半導体膜は、欠陥準位密度が高いため、キャリアトラップが多くなる場合がある。従って、非晶質酸化物半導体膜を用いたトランジスタは、ＣＡＡＣ−ＯＳ膜やｎｃ−ＯＳ膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる。
【０１５５】
次に、単結晶酸化物半導体膜について説明する。
【０１５６】
単結晶酸化物半導体膜は、不純物濃度が低く、欠陥準位密度が低い（酸素欠損が少ない）酸化物半導体膜である。そのため、キャリア密度を低くすることができる。従って、単結晶酸化物半導体膜を用いたトランジスタは、ノーマリーオンの電気特性になることが少ない。また、単結晶酸化物半導体膜は、不純物濃度が低く、欠陥準位密度が低いため、キャリアトラップが少なくなる場合がある。従って、単結晶酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
【０１５７】
なお、酸化物半導体膜は、欠陥が少ないと密度が高くなる。また、酸化物半導体膜は、結晶性が高いと密度が高くなる。また、酸化物半導体膜は、水素などの不純物濃度が低いと密度が高くなる。単結晶酸化物半導体膜は、ＣＡＡＣ−ＯＳ膜よりも密度が高い。また、ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも密度が高い。また、多結晶酸化物半導体膜は、微結晶酸化物半導体膜よりも密度が高い。また、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも密度が高い。
【０１５８】
なお、酸化物半導体は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
【０１５９】
ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
【０１６０】
なお、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応すると見なした。その格子縞の観察される領域のおける最大長を、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさとする。なお、結晶部の大きさは、０．８ｎｍ以上のものを選択的に評価する。
【０１６１】
図１１は、高分解能ＴＥＭ像により、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ＯＳ膜およびｎｃ−ＯＳ膜の結晶部（２０箇所から４０箇所）の平均の大きさの変化を調査した例である。図１１より、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ＯＳ膜は、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部が、累積照射量が４．２×１０８ｅ−／ｎｍ２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、良質なｎｃ−ＯＳ膜は、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２になるまでの範囲で、電子の累積照射量によらず結晶部の大きさに変化が見られないことがわかる。
【０１６２】
また、図１１に示す、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの変化を線形近似して、電子の累積照射量０ｅ−／ｎｍ２まで外挿すると、結晶部の平均の大きさが正の値をとることがわかる。そのため、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ＯＳ膜およびｎｃ−ＯＳ膜の結晶部が、ＴＥＭによる観察前から存在していることがわかる。
【０１６３】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０１６４】
酸化物半導体膜が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析が可能となる場合がある。
【０１６５】
図１０（Ｃ）に、電子銃室２１０と、電子銃室２１０の下の光学系２１２と、光学系２１２の下の試料室２１４と、試料室２１４の下の光学系２１６と、光学系２１６の下の観察室２２０と、観察室２２０に設置されたカメラ２１８と、観察室２２０の下のフィルム室２２２と、を有する透過電子回折測定装置を示す。カメラ２１８は、観察室２２０内部に向けて設置される。なおフィルム室２２２を有さなくても構わない。
【０１６６】
また、図１０（Ｄ）に、図１０（Ｃ）で示した透過電子回折測定装置内部の構造を示す。透過電子回折測定装置内部では、電子銃室２１０に設置された電子銃から放出された電子が、光学系２１２を介して試料室２１４に配置された物質２２８に照射される。物質２２８を通過した電子は、光学系２１６を介して観察室２２０内部に設置された蛍光板２２９に入射する。蛍光板２２９では、入射した電子の強度に応じたパターンが現れることで透過電子回折パターンを測定することができる。
【０１６７】
カメラ２１８は、蛍光板２２９を向いて設置されており、蛍光板２２９に現れたパターンを撮影することが可能である。カメラ２１８のレンズの中央、および蛍光板２２９の中央を通る直線と、蛍光板２２９の上面と、の為す角度は、例えば、１５°以上８０°以下、３０°以上７５°以下、または４５°以上７０°以下とする。該角度が小さいほど、カメラ２１８で撮影される透過電子回折パターンは歪みが大きくなる。ただし、あらかじめ該角度がわかっていれば、得られた透過電子回折パターンの歪みを補正することも可能である。なお、カメラ２１８、フィルム室２２２に設置しても構わない場合がある。例えば、カメラ２１８、フィルム室２２２に、電子２２４の入射方向と対向するように設置してもよい。この場合、蛍光板２２９の裏面から歪みの少ない透過電子回折パターンを撮影することができる。
【０１６８】
試料室２１４には、試料である物質２２８を固定するためのホルダが設置されている。ホルダは、物質２２８を通過する電子を透過するような構造をしている。ホルダは、例えば、物質２２８をＸ軸、Ｙ軸、Ｚ軸などに移動させる機能を有していてもよい。ホルダの移動機能は、例えば、１ｎｍ以上１０ｎｍ以下、５ｎｍ以上５０ｎｍ以下、１０ｎｍ以上１００ｎｍ以下、５０ｎｍ以上５００ｎｍ以下、１００ｎｍ以上１μｍ以下などの範囲で移動させる精度を有すればよい。これらの範囲は、物質２２８の構造によって最適な範囲を設定すればよい。
【０１６９】
次に、上述した透過電子回折測定装置を用いて、物質の透過電子回折パターンを測定する方法について説明する。
【０１７０】
例えば、図１０（Ｄ）に示すように物質におけるナノビームである電子２２４の照射位置を変化させる（スキャンする）ことで、物質の構造が変化していく様子を確認することができる。このとき、物質２２８がＣＡＡＣ−ＯＳ膜であれば、図１０（Ａ）に示したような回折パターンが観測される。または、物質２２８がｎｃ−ＯＳ膜であれば、図１０（Ｂ）に示したような回折パターンが観測される。
【０１７１】
ところで、物質２２８がＣＡＡＣ−ＯＳ膜であったとしても、部分的にｎｃ−ＯＳ膜などと同様の回折パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳ膜の良否は、一定の範囲におけるＣＡＡＣ−ＯＳ膜の回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう。）で表すことができる場合がある。例えば、良質なＣＡＡＣ−ＯＳ膜であれば、ＣＡＡＣ化率は、５０％以上、好ましくは８０％以上、さらに好ましくは９０％以上、より好ましくは９５％以上となる。なお、ＣＡＡＣ−ＯＳ膜と異なる回折パターンが観測される領域の割合を非ＣＡＡＣ化率と表記する。
【０１７２】
一例として、成膜直後（ａｓ−ｓｐｕｔｔｅｒｅｄと表記。）、または酸素を含む雰囲気における４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜を有する各試料の上面に対し、スキャンしながら透過電子回折パターンを取得した。ここでは、５ｎｍ／秒の速度で６０秒間スキャンしながら回折パターンを観測し、観測された回折パターンを０．５秒ごとに静止画に変換することで、ＣＡＡＣ化率を導出した。なお、電子線としては、プローブ径が１ｎｍのナノビームを用いた。なお、同様の測定は６試料に対して行った。そしてＣＡＡＣ化率の算出には、６試料における平均値を用いた。
【０１７３】
各試料におけるＣＡＡＣ化率を図１２（Ａ）に示す。成膜直後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は７５．７％（非ＣＡＡＣ化率は２４．３％）であった。また、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は８５．３％（非ＣＡＡＣ化率は１４．７％）であった。成膜直後と比べて、４５０℃加熱処理後のＣＡＡＣ化率が高いことがわかる。即ち、高い温度（例えば４００℃以上）における加熱処理によって、非ＣＡＡＣ化率が低くなる（ＣＡＡＣ化率が高くなる）ことがわかる。また、５００℃未満の加熱処理においても高いＣＡＡＣ化率を有するＣＡＡＣ−ＯＳ膜が得られることがわかる。
【０１７４】
ここで、ＣＡＡＣ−ＯＳ膜と異なる回折パターンのほとんどはｎｃ−ＯＳ膜と同様の回折パターンであった。また、測定領域において非晶質酸化物半導体膜は、確認することができなかった。したがって、加熱処理によって、ｎｃ−ＯＳ膜と同様の構造を有する領域が、隣接する領域の構造の影響を受けて再配列し、ＣＡＡＣ化していることが示唆される。
【０１７５】
図１２（Ｂ）および図１２（Ｃ）は、成膜直後および４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像である。図１２（Ｂ）と図１２（Ｃ）とを比較することにより、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜は、膜質がより均質であることがわかる。即ち、高い温度における加熱処理によって、ＣＡＡＣ−ＯＳ膜の膜質が向上することがわかる。
【０１７６】
このような測定方法を用いれば、複数の構造を有する酸化物半導体膜の構造解析が可能となる場合がある。
【０１７７】
なお、本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法などと適宜組み合わせて用いることができる。
【０１７８】
（実施の形態４）
本実施の形態では、メモリセルＭＣのレイアウト図、レイアウト図に対応する回路図、及び断面構造の一例について、図１３、図１４を参照して説明する。
【０１７９】
図１３（Ａ）では、メモリセルＭＣのレイアウト図を示している。また図１３（Ｂ）は、図１３（Ａ）のレイアウト図に対応する回路図である。図１３（Ｂ）の回路図は、図６（Ｂ）で示した回路図に相当する。図１４では、図１３（Ａ）の一点鎖線Ａ−Ｂにおける断面図を示している。
【０１８０】
図１３（Ａ）、図１４では、基板２１、半導体層２２、絶縁層２３、導電層２４、絶縁層２５、導電層２６、導電層２７、絶縁層２８、導電層２９、導電層３０、絶縁層３１、半導体層３２、導電層３３、導電層３４、導電層３５、絶縁層３６、導電層３７、導電層３８、絶縁層３９、導電層４０、導電層４１、導電層４２、絶縁層４３、導電層４４、開口部ＣＴ１乃至ＣＴ５を示している。
【０１８１】
基板２１は、例えば単結晶シリコン基板（ｐ型の半導体基板、またはｎ型の半導体基板を含む）、炭化シリコンや窒化ガリウムを材料とした化合物半導体基板、またはＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板、ガラス基板などを用いることができる。
【０１８２】
半導体層２２及び半導体層３２は、非晶質半導体、微結晶半導体、多結晶半導体等を用いることができる。例えば、非晶質シリコンや、微結晶ゲルマニウム等を用いることができる。また、炭化シリコン、ガリウム砒素、酸化物半導体、窒化物半導体などの化合物半導体や、有機半導体等を用いることができる。
【０１８３】
特に半導体層３２は、酸化物半導体を単層または積層して設ける構成が好ましい。酸化物半導体は、少なくともインジウム、ガリウム、及び亜鉛を含む酸化物膜であり、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）を用いることができる。なお、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物を用いることができる。酸化物半導体の形成方法としては、スパッタリング法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、蒸着法、塗布法などを用いることができる。
【０１８４】
導電層２４、導電層２６、導電層２７、導電層２９、導電層３０、導電層３３、導電層３４、導電層３５、導電層３７、導電層３８、導電層４０、導電層４１、導電層４２、及び導電層４４は、アルミニウム、銅、チタン、タンタル、タングステン等の金属材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることができる。形成方法は、蒸着法、ＰＥ−ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。
【０１８５】
絶縁層２３、絶縁層２５、絶縁層２８、絶縁層３１、絶縁層３６、絶縁層３９、及び絶縁層４３は、無機絶縁層または有機絶縁層を、単層又は多層で形成することが好ましい。無機絶縁層としては、窒化シリコン膜、酸化窒化シリコン膜、又は窒化酸化シリコン膜等を、単層又は多層で形成することが好ましい。有機絶縁層としては、ポリイミド又はアクリル等を、単層又は多層で形成することが好ましい。また、各絶縁層の作製方法に特に限定はないが、例えば、スパッタリング法、ＭＢＥ法、ＰＥ−ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることができる。
【０１８６】
なお半導体層３２に酸化物半導体を用いる場合、半導体層３２に接する絶縁層３１及び絶縁層３６は、無機絶縁層を、単層又は多層で形成することが好ましい。また、絶縁層３１及び絶縁層３６は、半導体層３２に酸素を供給する効果があるとより好ましい。
【０１８７】
開口部ＣＴ１、ＣＴ２は、導電層２６及び導電層２７と、半導体層２２とを直接接続するために絶縁層２３及び絶縁層２５に設けられる。また、開口部ＣＴ３は、導電層３５と、導電層４２とを直接接続するために絶縁層３６及び絶縁層３９に設けられる。また、開口部ＣＴ４は、導電層３７と、導電層４１とを直接接続するために絶縁層３９に設けられる。また、開口部ＣＴ５は、導電層４０と、導電層４４とを直接接続するために絶縁層４３に設けられる。
【０１８８】
なお図１３（Ａ）のレイアウト図に示すように半導体層３２に接する導電層３４、３５は、半導体層３２の端部を完全に覆わないように設ける構成が好ましい。当該構成とすることで、導電層３０、３８との重畳する面積を削減し、導電層間の寄生容量を減らすことができる。そのため、導電層３０、３８の電位が変動することによる導電層３４、３５での電位の変動を抑制することができる。
【０１８９】
なお、本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法などと適宜組み合わせて用いることができる。
【０１９０】
（実施の形態５）
上記実施の形態で開示された、導電層や半導体層はスパッタ法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。
【０１９１】
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
【０１９２】
熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
【０１９３】
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単原子層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
【０１９４】
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された導電膜や半導体膜を形成することができ、例えば、ＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、（ＣＨ３）３Ｉｎである。また、トリメチルガリウムの化学式は、（ＣＨ３）３Ｇａである。また、ジメチル亜鉛の化学式は、（ＣＨ３）２Ｚｎである。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式（Ｃ２Ｈ５）３Ｇａ）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式（Ｃ２Ｈ５）２Ｚｎ）を用いることもできる。
【０１９５】
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
【０１９６】
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎＯ２層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２とＯ３ガスを同時に導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎＧａＯ２層やＩｎＺｎＯ２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。
【０１９７】
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０１９８】
（実施の形態６）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図１５、図１６を用いて説明する。
【０１９９】
図１５（Ａ）では上述の実施の形態で説明し半導体装置を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
【０２００】
上記実施の形態４の図１３、１４に示すようなトランジスタで構成される記憶装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
【０２０１】
後工程については、図１５（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。
【０２０２】
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。
【０２０３】
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
【０２０４】
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。
【０２０５】
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。
【０２０６】
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。
【０２０７】
以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、データの書き込み速度に優れた電子部品を実現することができる。
【０２０８】
また、完成した電子部品の斜視模式図を図１５（Ｂ）に示す。図１５（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）の斜視模式図を示している。図１５（Ｂ）に示す電子部品７００は、リード７０１及び回路部７０３を示している。図１５（Ｂ）に示す電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで電子機器の内部に搭載することができる。完成した回路基板７０４は、電子機器等の内部に設けられる。
【０２０９】
次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説明する。
【０２１０】
図１６（Ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９０３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少なくとも一部には、先の実施の形態に示す半導体装置が設けられている。そのため、データの書き込み速度に優れた携帯型の情報端末が実現される。
【０２１１】
なお、第１の表示部９０３ａはタッチ入力機能を有するパネルとなっており、例えば図１６（Ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図１６（Ａ）の右図のように第１の表示部９０３ａにはキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。
【０２１２】
また、図１６（Ａ）に示す携帯型の情報端末は、図１６（Ａ）の右図のように、第１の表示部９０３ａ及び第２の表示部９０３ｂのうち、一方を取り外すことができる。第２の表示部９０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体９０２を持ち、他方の手で操作することができるため便利である。
【０２１３】
図１６（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
【０２１４】
また、図１６（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０２１５】
更に、図１６（Ａ）に示す筐体９０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。
【０２１６】
図１６（Ｂ）は、電子ペーパーを実装した電子書籍端末９１０であり、筐体９１１と筐体９１２の２つの筐体で構成されている。筐体９１１及び筐体９１２には、それぞれ表示部９１３及び表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５により接続されており、該軸部９１５を軸として開閉動作を行うことができる。また、筐体９１１は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１１、筐体９１２の少なくとも一には、半導体装置が設けられている。そのため、データの書き込み速度に優れた電子書籍が実現される。
【０２１７】
図１６（Ｃ）は、テレビジョン装置であり、筐体９２１、表示部９２２、スタンド９２３などで構成されている。テレビジョン装置９２０の操作は、筐体９２１が備えるスイッチや、リモコン操作機９２４により行うことができる。筐体９２１及びリモコン操作機９２４には、先の実施の形態に示す半導体装置が設けられている。そのため、データの書き込み速度に優れたテレビジョン装置が実現される。
【０２１８】
図１６（Ｄ）は、スマートフオンであり、本体９３０には、表示部９３１と、スピーカー９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３０内には、先の実施の形態に示す半導体装置が設けられている。そのためデータの書き込み速度に優れたスマートフオンが実現される。
【０２１９】
図１６（Ｅ）は、デジタルカメラであり、本体９４１、表示部９４２、操作スイッチ９４３などによって構成されている。本体９４１内には、先の実施の形態に示す半導体装置が設けられている。そのため、データの書き込み速度に優れたデジタルカメラが実現される。
【０２２０】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が設けられている。このため、データの書き込み速度に優れた電子機器が実現される。
【符号の説明】
【０２２１】
ＣＴ１    開口部
ＣＴ３    開口部
ＣＴ４    開口部
ＣＴ５    開口部
Ｒ１    時刻
Ｒ２    時刻
Ｒ３    時刻
Ｒ４    時刻
Ｒ５    時刻
ＦＮ    ノード
ＳＮ１    ノード
Ｗ１    時刻
Ｗ２    時刻
Ｗ３    時刻
Ｗ４    時刻
Ｗ５    時刻
Ｗ６    時刻
Ｗ７    時刻
Ｗ８    時刻
１０    半導体装置
１１    トランジスタ
１１＿Ａ    トランジスタ
１１＿Ｂ    トランジスタ
１２    トランジスタ
１２＿Ａ    トランジスタ
１３    容量素子
１４    スイッチ
１５    スイッチ
１６    スイッチ
１７    スイッチ
１８    スイッチ
１９    スイッチ
２０＿Ａ    トランジスタ
２０＿Ｂ    トランジスタ
２１    基板
２２    半導体層
２３    絶縁層
２４    導電層
２５    絶縁層
２６    導電層
２７    導電層
２８    絶縁層
２９    導電層
３０    導電層
３１    絶縁層
３２    半導体層
３３    導電層
３４    導電層
３５    導電層
３６    絶縁層
３７    導電層
３８    導電層
３９    絶縁層
４０    導電層
４１    導電層
４２    導電層
４３    絶縁層
４４    導電層
５０＿Ａ    トランジスタ
５０＿Ｂ    トランジスタ
５０＿Ｃ    トランジスタ
５０＿Ｄ    トランジスタ
５０＿Ｅ    トランジスタ
５０＿Ｆ    トランジスタ
５０＿Ｇ    トランジスタ
２００    半導体装置
２０１    メモリセルアレイ
２０２    行方向ドライバー
２０３    列方向ドライバー
２０４    Ａ／Ｄコンバータ
２１０    電子銃室
２１２    光学系
２１４    試料室
２１６    光学系
２１８    カメラ
２２０    観察室
２２２    フィルム室
２２４    電子
２２８    物質
２２９    蛍光板
７００    電子部品
７０１    リード
７０２    プリント基板
７０３    回路部
７０４    回路基板
９０１    筐体
９０２    筐体
９０３ａ    表示部
９０３ｂ    表示部
９０４    選択ボタン
９０５    キーボード
９１０    電子書籍端末
９１１    筐体
９１２    筐体
９１３    表示部
９１４    表示部
９１５    軸部
９１６    電源
９１７    操作キー
９１８    スピーカー
９２０    テレビジョン装置
９２１    筐体
９２２    表示部
９２３    スタンド
９２４    リモコン操作機
９３０    本体
９３１    表示部
９３２    スピーカー
９３３    マイク
９３４    操作ボタン
９４１    本体
９４２    表示部
９４３    操作スイッチ
【図１】
2015201245.tif 000003
【図２】
2015201245.tif 000004
【図３】
2015201245.tif 000005
【図４】
2015201245.tif 000006
【図５】
2015201245.tif 000007
【図６】
2015201245.tif 000008
【図７】
2015201245.tif 000009
【図８】
2015201245.tif 000010
【図１１】
2015201245.tif 000011
【図１３】
2015201245.tif 000012
【図１４】
2015201245.tif 000013
【図１５】
2015201245.tif 000014
【図１６】
2015201245.tif 000015
【図９】
2015201245.tif 000016
【図１０】
2015201245.tif 000017
【図１２】
2015201245.tif 000018