(57)【要約】【課題】液晶を十分に駆動できる画素信号を転送できる容量を確保しつつ、構成の小型化を図ることができる液晶表示装置を提供する。【解決手段】第１保持容量部Ｃ１は、第１トランジスタＴｒ１を介して選択的に入力された画素信号を保持し、保持容量部Ｃ１１、保持容量部Ｃ１２ならびに保持容量部Ｃ１３で構成され、第１トランジスタＴｒ１ならびに第２トランジスタＴｒ２が形成された半導体基板４００よりも上層の第１の容量形成層ならびに第２の容量形成層に形成されている。第２保持容量部Ｃ２は、第２トランジスタＴｒ２を介して選択的に転送された画素信号を保持し、第１トランジスタＴｒ１ならびに第２トランジスタＴｒ２が形成された半導体基板４００よりも上層の第２の容量形成層に形成されている。【選択図】図４
2015060025.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と透光性基板との間に挟まれて、マトリックス状に配列された複数の画素回路を有し、
前記画素回路は、前記半導体基板に形成された画素電極と前記透光性基板に形成された共通電極に挟まれた液晶を備え、前記液晶は前記画素電極に印加される電圧と前記共通電極に印加される電圧との電位差に応じて駆動され、前記透光性基板から入射した光が前記液晶にて前記電位差に応じて変調される画素部と、
前記半導体基板に形成され、選択的に画素信号を入力する第１トランジスタと、前記第１トランジスタを介して選択的に入力された画素信号を保持する第１保持容量部と、前記半導体基板に形成され、前記第１保持容量部に保持された画素信号を転送する第２トランジスタと、前記第２トランジスタを介して転送された画素信号を保持する第２保持容量部とを備え、前記第２保持容量部に保持された画素信号の電圧を前記画素電極に印加して前記液晶を駆動する駆動部とを有し、
前記第１保持容量部は、誘電体が電極で挟み込まれ、前記第１トランジスタならびに第２トランジスタが形成された前記半導体基板よりも上層の第１の容量形成層ならびに第２の容量形成層に形成され、前記第２保持容量部は、誘電体が電極で挟み込まれ、前記第２の容量形成層に形成されている
ことを特徴とする液晶表示装置。
【請求項２】
前記第１保持容量部の一方の電極と前記第２保持容量部の一方の電極とは、同一の配線層により共通に形成されている
ことを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記第１保持容量部の容量値と前記第２保持容量部の容量値とは、前記第１保持容量部の一方の電極と前記第２保持容量部の一方の電極との面積比率により設定される
ことを特徴とする請求項１または２に記載の液晶表示装置。
【請求項４】
前記第１の容量形成層に形成された前記第１保持容量部は、前記第１トランジスタならびに前記第２トランジスタが形成された前記半導体基板の形成領域を上方に略平行移動した位置で、かつ前記第１トランジスタならびに前記第２トランジスタが形成された形成領域の面積と略同等の面積内に形成され、前記第２の容量形成層に形成された前記第１保持容量部ならびに前記第２保持容量部は、前記第１トランジスタならびに前記第２トランジスタが形成された前記半導体基板の形成領域を上方に略平行移動した位置で、かつ前記第１トランジスタならびに前記第２トランジスタが形成された形成領域の面積と略同等の面積内に形成されている
ことを特徴とする請求項１〜３のいずれか１項に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、対向する半導体基板と透光性基板との間に液晶を挟み込む構造を採用した反射型の液晶表示装置に関する。
【背景技術】
【０００２】
従来、この種の技術としては、例えば以下に示す特許文献１に記載されたものが知られている。特許文献１には、シリコン基板２１上にマトリックス状に配置された複数の画素回路７を備えた反射型の液晶表示装置が記載されている。画素回路７は、画素信号がトランジスタＴｒ２を介してコンデンサＣｓ２に書き込まれて保持され、保持された画素信号はトランジスタＴｒ１を介してコンデンサＣｓ１に転送されて保持される。コンデンサＣｓ１に保持された画素信号は、液晶表示素子８の反射電極９ａに印加され、液晶表示素子８が駆動される。
【０００３】
コンデンサＣｓ２は、トランジスタＴｒ２が形成されたシリコン基板２１に形成されている。すなわちコンデンサＣｓ２は、シリコン基板の酸化膜をポリシリコン２０５と高拡散領域２０９とで挟んだＭＩＳ構造で構成されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−１３３１４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記従来の液晶表示装置において、液晶を十分に駆動するためには、コンデンサＣｓ２は、コンデンサＣｓ１の容量値に対して、保持した画素信号をコンデンサＣｓ１に十分に転送できる容量値を確保する必要がある。
【０００６】
一方、液晶表示装置を小型化しようとしたり、高解像度化のために画素数を増やそうとして、画素ピッチを微細化する場合には、単位画素回路の面積が縮小される。これにともなって、シリコン基板２１に形成されたコンデンサＣｓ２の面積も縮小され、コンデンサＣｓ２の容量値が減少する。このため、画素ピッチを微細化しようとすると、コンデンサＣｓ２の容量値を十分に確保できず、液晶を十分に駆動できないおそれがあった。
【０００７】
言い換えれば、コンデンサＣｓ２の容量値を十分に確保して液晶を駆動しようとすると、画素ピッチを微細化して液晶表示装置を小型化したり高解像度化を図ることが困難になっていた。
【０００８】
本発明の目的は、液晶を十分に駆動できる容量を確保しつつ、構成の小型化や高解像度化を図ることができる液晶表示装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明は、半導体基板（４００）と透光性基板（４１２）との間に挟まれて、マトリックス状に配列された複数の画素回路（１１）を有し、画素回路は、半導体基板に形成された画素電極（１６ａ）と透光性基板に形成された共通電極（１６ｂ）に挟まれた液晶（ＬＣ）を備え、液晶は画素電極に印加される電圧と共通電極に印加される電圧との電位差に応じて駆動され、透光性基板から入射した光が液晶にて電位差に応じて変調される画素部と、半導体基板に形成され、選択的に画素信号を入力する第１トランジスタ（Ｔｒ１）と、第１トランジスタを介して選択的に入力された画素信号を保持する第１保持容量部（Ｃ１）と、半導体基板に形成され、第１保持容量部に保持された画素信号を転送する第２トランジスタ（Ｔｒ２）と、第２トランジスタを介して転送された画素信号を保持する第２保持容量部（Ｃ２））とを備え、第２保持容量部に保持された画素信号の電圧を画素電極に印加して液晶を駆動する駆動部とを有し、第１保持容量部は、誘電体（４１０）が電極（Ｌ２１，Ｌ３１，Ｍ１１，Ｍ１２，Ｍ２１）で挟み込まれ、第１トランジスタならびに第２トランジスタが形成された半導体基板よりも上層の第１の容量形成層ならびに第２の容量形成層に形成され、第２保持容量部は、誘電体が電極（Ｌ３３，Ｍ２２）で挟み込まれ、第２の容量形成層に形成されていることを特徴とする液晶表示装置を提供する。
【発明の効果】
【００１０】
本発明の液晶表示装置によれば、液晶を十分に駆動できる容量を確保しつつ、構成の小型化や高解像度化を図ることが可能な液晶表示装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態に係る液晶表示装置の構成を示す図である。
【図２】液晶の駆動電圧と透過率との特性の一例を示す図である。
【図３】液晶に印加される電圧と液晶の駆動態様とを模式的に示す図である。
【図４】本発明の実施形態に係る液晶表示装置における画素回路の模式的な断面構造を示す図である。
【図５】画素回路の第１容量保持部と第２容量保持部の一方の電極の平面構造を示す図である。
【図６】画素回路における第１容量保持部ならびに第２容量保持部の容量値と画素信号の転送との関係を説明するための図である。
【発明を実施するための形態】
【００１２】
以下、図面を用いて本発明を実施するための実施形態を説明する。
【００１３】
（実施形態）
図１を参照して、本発明の一実施形態に係る液晶表示装置の回路構成を説明する。図１において、液晶表示装置は、画素回路１１、水平走査回路１２ならびに垂直走査回路１３を備えている。
【００１４】
画素回路１１は、ｍ本の列データ線Ｄ（Ｄ１〜Ｄｍ）とｎ本の行走査線Ｇ（Ｇ１〜Ｇｎ）との各交差部にマトリクス状に複数（ｍ×ｎ個）配置されている。複数の画素回路１１は、すべて同一に構成されている。したがって、ここでは、列データ線Ｄ１と行走査線Ｇ１との交差部に配置された画素回路１１を代表して、画素回路１１の構成を説明する。
【００１５】
画素回路１１は、第１トランジスタＴｒ１、第２トランジスタＴｒ２、第１保持容量部Ｃ１、第２保持容量部Ｃ２、ならびに液晶ＬＣを備えている。
【００１６】
第１トランジスタＴｒ１は、スイッチングトランジスタであり、例えばＮチャネルのＭＯＳ型の電界効果トランジスタで構成されている。第１トランジスタＴｒ１は、ゲート端子が行走査線Ｇ１に接続され、ドレイン端子が列データ線Ｄ１に接続されている。第１トランジスタＴｒ１は、行走査線Ｇ１に与えられる行選択信号に応じて導通制御され、列データ線Ｄ１に与えられる画素信号を選択的に画素回路１１に入力する。
【００１７】
第２トランジスタＴｒ２は、転送トランジスタであり、例えばＮチャネルのＭＯＳ型の電界効果トランジスタジスで構成されている。第２トランジスタＴｒ２は、ゲート端子がトリガ信号線ＴＳに接続され、ドレイン端子が第１トランジスタＴｒ１のソース端子に接続されている。第２トランジスタＴｒ２は、トリガ信号線ＴＳに与えられるトリガ信号（Ｔｒｇ）に応じて導通制御される。第２トランジスタＴｒ２は、第１保持容量部Ｃ１に保持された画素信号を第２保持容量部Ｃ２に転送する。
【００１８】
第１保持容量部Ｃ１は、金属からなる第１電極１４ａならびに第２電極１４ｂで誘電体（図示せず）を挟んだ、所謂ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造で構成されている。第１保持容量部Ｃ１は、第１電極１４ａが第１トランジスタＴｒ１のソース端子ならびに第２トランジスタＴｒ２のドレイン端子に接続され、第２電極１４ｂが基準電位共通端子Ｃｏｍに接続されている。基準電位共通端子Ｃｏｍには、予め設定された基準電圧Ｖｃｏｍ、例えば接地電位が与えられる。第１保持容量部Ｃ１は、第１トランジスタＴｒ１を介して選択的に入力された画素信号を保持する。
【００１９】
第２保持容量部Ｃ２は、金属からなる第１電極１５ａならびに第２電極１５ｂで誘電体（図示せず）を挟んだ、所謂ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造で構成されている。第２保持容量部Ｃ２は、第１電極１５ａが第２トランジスタＴｒ２のソース端子に接続され、第２電極１５ｂが基準電位共通端子Ｃｏｍに接続されている。第２保持容量部Ｃ２は、第２トランジスタＴｒ２を介して第１保持容量部Ｃ１から転送された画素信号を保持する。
【００２０】
液晶ＬＣは、光反射性を有する画素電極１６ａと、画素電極１６ａに離間して対向配置された共通電極１６ｂとの間に充填封止されて構成されている。画素電極１６ａは、第２トランジスタＴｒ２のソース端子ならびに第２保持容量部Ｃ２の第１電極１５ａに接続されている。共通電極１６ｂは、共通電極端子ＣＥに接続されている。共通電極端子ＣＥには、画素電極１６ａに与えられる画素信号の電圧に応じて予め設定された共通電極電圧Ｖｃｅが与えられる。
【００２１】
液晶ＬＣは画素電極１６ａに与えられる画素信号の電圧と、共通電極１６ｂに与えられる共通電極電圧Ｖｃｅとの電位差に応じて駆動される。
【００２２】
水平走査回路１２には、列データ線Ｄ（Ｄ１〜Ｄｍ）が接続されている。水平走査回路１２は、水平同期信号（Ｈｓｔ）、水平走査用のクロック信号（Ｈｃｋ）ならびに画素信号を入力する。水平走査回路１２は、水平同期信号、水平走査用のクロック信号に基づいて、画素信号を列データ線Ｄ１〜Ｄｍに順次、１水平走査期間単位で出力する。
【００２３】
垂直走査回路１３には、行走査線Ｇ１〜Ｇｎが接続されている。垂直走査回路１３は、垂直同期信号（Ｖｓｔ）、垂直走査用のクロック信号（Ｖｃｋ）を入力する。垂直走査回路１３は、垂直同期信号、垂直走査用のクロック信号に基づいて、例えば行走査線Ｇ１からＧｎに順次行選択信号を１水平走査期間単位で供給する。
【００２４】
上述したように、画素回路１１は、画素電極１６ａと共通電極１６ｂに挟まれた液晶ＬＣを備えた画素部と、第１トランジスタＴｒ１、第２トランジスタＴｒ２、第１保持容量部Ｃ１、ならびに第２保持容量部を備えた駆動部とを備えている。
【００２５】
次に、上記構成の液晶表示装置の動作について説明する。
【００２６】
水平走査回路１２から各列データ線Ｄ１〜Ｄｍに対応した各画素信号が、１水平走査期間の間、各列データ線Ｄ１〜Ｄｍに出力される。一方、第１トランジスタＴｒ１を導通状態にする選択信号が垂直走査回路１３から行走査線Ｇ、例えば行走査線Ｇ１に１水平走査期間の間出力される。これにより、ゲート端子が行走査線Ｇ１に接続されたｍ個の第１トランジスタＴｒ１は導通状態となる。
【００２７】
各列データ線Ｄ１〜Ｄｍに出力された各画素信号は、各列データ線Ｄ１〜Ｄｍに対応して接続された第１トランジスタＴｒ１を介して第１保持容量部Ｃ１に与えられて書き込まれる。この後、第１トランジスタＴｒ１を非導通状態にする選択信号が垂直走査回路１３から行走査線Ｇ１に出力される。これにより、ゲート端子が行走査線Ｇ１に接続されたｍ個の第１トランジスタＴｒ１は非導通状態となる。
【００２８】
第１保持容量部Ｃ１に書き込まれた画素信号は、次の垂直走査期間に新たな画素信号が与えられるまでの非選択期間中、第１保持容量部Ｃ１に保持される。なお、すべての画素回路１１の第１保持容量部Ｃ１に画素信号が書き込まれて保持される動作が終了するまでは、第２トランジスタＴｒ２は非導通状態にある。
【００２９】
このような画素信号の書き込み動作は、すべての行走査線Ｇに対して実行され、１フレーム分の画素信号がｍ×ｎ個のすべての画素回路１１の第１保持容量部Ｃ１に順次書き込まれて保持される。
【００３０】
１フレーム分の画素信号の書き込み動作が終了すると、第２トランジスタＴｒ２を導通状態とするトリガ信号がすべての画素回路１１の第２トランジスタＴｒ２のゲート端子に共通に与えられる。これにより、すべての画素回路１１の第２トランジスタＴｒ２は、同時に導通状態となる。すべての画素回路１１において、第１保持容量部Ｃ１に保持された画素信号は、第２トランジスタＴｒ２を介して第２保持容量部Ｃ２に一斉に転送されるとともに画素信号に対応した電圧として画素電極１６ａに印加される。第２保持容量部Ｃ２に転送された画素信号は、第２保持容量部Ｃ２に保持される。
【００３１】
すべての画素回路１１の各画素電極１６ａに画素信号に対応した電圧が印加された後、第２トランジスタＴｒ２を非導通状態とするトリガ信号が第２トランジスタＴｒ２のゲート端子に与えられ、第２トランジスタＴｒ２は非導通状態となる。この後、上述したようにして、次フレームの画素信号の書き込み動作が開始される。
【００３２】
次フレームの画素信号の書き込み動作が行われている間、第２トランジスタＴｒ２は非導通状態を維持している。これにより、第２保持容量部Ｃ２に転送された画素信号は、第２保持容量部Ｃ２に保持されると共に、画素信号に対応した電圧として画素電極１６ａに印加された状態を保持する。
【００３３】
第２保持容量部Ｃ２に保持されている画素信号は、信号電圧が画素電極１６ａに印加される。画素電極１６ａに印加された画素信号の電圧と、共通電極１６ｂに印加された共通電極電圧Ｖｃｅとの電位差に応じて液晶ＬＣが駆動され、各画素回路１１に書き込まれた画素信号に応じた表示が行われる。
【００３４】
反射型液晶表示装置に好適な液晶表示モードとしては、電界効果複屈折モードがある。電界効果複屈折モードでは、液晶の誘電異方性と初期配向によってノーマリーブラック型あるいはノーマリーホワイト型の特性を得ることができる。本実施形態では、図２を参照して、ノーマリーブラック型について説明する。
【００３５】
図２は本実施形態で用いられる液晶ＬＣの液晶駆動電圧−透過率特性の一例を示す図である。図２において、横軸は液晶ＬＣの画素電極１６ａに印加される電圧であり、縦軸は表示画像のモノクロ（白黒）の表示色を示しており、電圧Ｖ１は、表示画像の黒色（出力光強度Ｐｂ）に対応し、電圧Ｖ２は表示画像の白色（出力光強度Ｐｗ）に対応している。
【００３６】
液晶表示装置において、通常液晶は表示画像の焼き付きや液晶材料の劣化を防止する観点から、正極性の電圧印加と負極性の電圧印加とを交互に設定した交流電圧で駆動することが好ましい。ここで、正極性とは、画素電極１６ａに印加する電圧が共通電極電圧Ｖｃｅよりも高い場合であり、負極性とは、画素電極１６ａに印加する電圧が共通電極電圧Ｖｃｅよりも低い場合である。
【００３７】
画素信号を１つのトランジスタを介して１つの保持容量部に取り込んで保持するような構成の画素回路では、すべての画素回路の液晶に同時に画素信号を供給することができない。これにより、液晶ＬＣの共通電極１６ｂに印加する共通電極電圧Ｖｃｅを変化させず、黒を表示するときには共通電極電圧Ｖｃｅ＋電圧Ｖ１となる電圧と、共通電極電圧Ｖｃｅ−電圧Ｖ１となる電圧とが交互に画素電極１６ａに印加される。一方、白を表示するときには共通電極電圧Ｖｃｅ＋電圧Ｖ２となる電圧と、共通電極電圧Ｖｃｅ−電圧Ｖ２となる電圧とが交互に画素電極１６ａに印加される。ここで、電圧Ｖ１，Ｖ２は図２に示す電圧である。このような駆動態様では、液晶ＬＣの画素電極１６ａに印加される電圧の振幅は、最大で２×Ｖ２となる。
【００３８】
これに対して、本実施形態では、図３に示すようにして液晶ＬＣに電圧を印加して駆動している。図３は本実施形態で用いられる液晶ＬＣに印加される電圧と、液晶ＬＣの駆動態様を模式的に示したものである。
【００３９】
図３に示すように、正極性で黒色表示する際に画素電極１６ａに印加する電圧Ｖａと、負極性で白色表示する際に画素電極１６ａに印加する電圧Ｖａとが略等しいレベルとなる。また、正極性で白色表示する際に画素電極１６ａに印加する電圧Ｖｂと、負極性で黒色表示する際に画素電極１６ａに印加する電圧Ｖｂとが略等しいレベルとなる。このように、画素電極１６ａには、正負各極性の電圧範囲およびレベルを振幅方向でオーバラップさせた形態の電圧を供給する。
【００４０】
正極性において黒色表示する際に、共通電極１６ｂには、画素電極１６ａに印加される電圧Ｖａに対して電圧Ｖ１だけ低い電圧の共通電極電圧Ｖｃｅが印加される。また、負極性において黒色表示する際に、共通電極１６ｂには、画素電極１６ａに印加される電圧Ｖｂに対して電圧Ｖ１だけ高い電圧の共通電極電圧Ｖｃｅが印加される。すなわち、共通電極電圧Ｖｃｅは、正極性では電圧Ｖａ−電圧Ｖ１となり、負極性では電圧Ｖｂ＋電圧Ｖ１となる。
【００４１】
一方、正極性において白色表示する際に、共通電極１６ｂには、画素電極１６ａに印加される電圧Ｖｂに対して電圧Ｖ２だけ低い電圧の共通電極電圧Ｖｃｅが印加される。また、負極性において白色表示する際に、共通電極１６ｂには、画素電極１６ａに印加される電圧Ｖａに対して電圧Ｖ２だけ低い電圧の共通電極電圧Ｖｃｅが印加される。すなわち、共通電極電圧Ｖｃｅは、正極性では電圧Ｖｂ−電圧Ｖ２となり、負極性では電圧Ｖａ＋電圧Ｖ２となる。
【００４２】
このように、正負の極性において黒色表示もしくは白色表示をする場合には、図３に示すように、画素電極１６ａに印加される電圧の振幅は電圧Ｖａ−電圧Ｖｂ、すなわち電圧Ｖ２−電圧Ｖ１となる。これにより、画素電極１６ａに印加すべき印加電圧は、共通電極電圧Ｖｃｅを変化させない場合に比べて、小振幅にすることが可能となる。この結果、第１トランジスタＴｒ１、第２トランジスタＴｒ２や第１保持容量部Ｃ１、第２保持容量部Ｃ２の必要耐圧を低減させることが可能となり、素子の高密度化を実現することができる。
【００４３】
図４は本実施形態の液晶表示装置における画素回路の模式的な断面構造を示す図である。図４には紙面の横方向に２つ画素回路の断面構造が図示されているが、すべての画素回路は同様な構造であるので、図４の左側に図示された画素回路を代表して、画素回路の構造を説明する。
【００４４】
図４において、例えばシリコン基板からなる半導体基板４００上には、ウェル領域４０１が形成されている。ウェル領域４０１には、図１に示す第１トランジスタＴｒ１，第２トランジスタＴｒ２が形成されている。第１トランジスタＴｒ１ならびに第２トランジスタＴｒ２をＮチャネルの電界効果トランジスタで構成した場合には、ウェル領域４０１は、Ｐ型のウェル領域となる。
【００４５】
ウェル領域４０１には、不純物が拡散された拡散層４０２，４０３が所定の距離離間して形成されている。第１トランジスタＴｒ１をＮチャネルの電界効果トランジスタで構成した場合には、拡散層４０２，４０３には例えばボロンなどのＮ型の不純物が注入されて拡散される。
【００４６】
拡散層４０２と拡散層４０３との間のウェル領域４０１上には、ゲート酸化膜となるシリコン酸化膜４０４を介してポリシリコン４０５が形成されている。これにより、第１トランジスタＴｒ１は、拡散層４０２をドレイン領域、拡散層４０３をソース領域、ポリシリコン４０５をゲート電極として形成されている。
【００４７】
また、ウェル領域４０１には、不純物が拡散された拡散層４０６が拡散層４０３と所定の距離離間して形成されている。第２トランジスタＴｒ２をＮチャネルの電界効果トランジスタで構成した場合には、拡散層４０６には例えばボロンなどのＮ型の不純物が注入されて拡散される。
【００４８】
拡散層４０３と拡散層４０６との間のウェル領域４０１上には、ゲート酸化膜となるシリコン酸化膜４０７を介してポリシリコン４０８が形成されている。これにより、第２トランジスタＴｒ２は、拡散層４０３をドレイン領域、拡散層４０６をソース領域、ポリシリコン４０８をゲート電極として形成されている。
【００４９】
第１トランジスタＴｒ１のソース領域ならびに第２トランジスタＴｒ２のドレイン領域となる拡散層４０３は双方のトランジスタで共通化されている。これにより、第１トランジスタＴｒ１のソースと第２トランジスタＴｒ２のドレインが電気的に接続されている。
【００５０】
拡散層４０２ならびに拡散層４０６に隣接して、第１トランジスタＴｒ１ならびに第２トランジスタＴｒ２の周囲を取り囲むように素子分離領域４０９が形成されている。すなわち、素子分離領域４０９の内側が第１トランジスタＴｒ１ならびに第２トランジスタＴｒ２の形成領域となる。この素子分離領域４０９により第１トランジスタＴｒ１と第２トランジスタＴｒ２は、隣接する他の画素回路の第１トランジスタＴｒ１と第２トランジスタＴｒ２と電気的に分離されている。
【００５１】
第１トランジスタＴｒ１ならびに第２トランジスタＴｒ２が形成された領域を上方に略平行移動した位置で、かつ第１トランジスタＴｒ１ならびに第２トランジスタＴｒ２が形成された形成面積と略同等の面積内に、多層配線構造が構築されている。この多層配線構造により、１つの画素回路１１の第１保持容量部Ｃ１ならびに第２保持容量部Ｃ２が形成されている。すなわち、１つの画素回路の第１保持容量部Ｃ１ならびに第２保持容量部Ｃ２は、双方のトランジスタが形成された領域の上方に、双方のトランジスタが形成された形成面積と略同等の面積内に形成されている。
【００５２】
この多層配線構造では、半導体基板４００から上方に向かって順に第１配線層Ｌ１、第２配線層Ｌ２、第３配線層Ｌ３、第４配線層Ｌ４が形成されている。これらの第１配線層Ｌ１〜第４配線層Ｌ４は、例えばアルミニウムや銅などの金属で構成されている。第１配線層Ｌ１〜第４配線層Ｌ４のそれぞれの配線層間は、例えばシリコン酸化膜などの層間絶縁膜４１０により互いに絶縁されている。
【００５３】
第１配線層Ｌ１は、第１配線部Ｌ１１、第２配線部Ｌ１２、第３配線部Ｌ１３を備えている。第１配線部Ｌ１１、第２配線部Ｌ１２ならびに第３配線部Ｌ１３は、それぞれ電気的に分離されている。
【００５４】
第１配線層Ｌ１の第１配線部Ｌ１１は、スルーホールＴ１１を介して第１トランジスタＴｒ１のドレイン領域となる拡散層４０２に接合されている。第１配線層Ｌ１の第２配線部Ｌ１２は、スルーホールＴ１２を介して第１トランジスタＴｒ１のソース領域ならびに第２トランジスタＴｒ２のドレイン領域となる拡散層４０３に接合されている。第１配線層Ｌ１の第３配線部Ｌ１３は、スルーホールＴ１３を介して第２トランジスタＴｒ２のソース領域となる拡散層４０６に接合されている。
【００５５】
図４に示す構造では、第１保持容量部Ｃ１は、３つの保持容量部Ｃ１１，Ｃ１２，Ｃ１３に分割されて構成されている。すなわち、３つの保持容量部Ｃ１１，Ｃ１２，Ｃ１３は、電気的に並列接続されて第１保持容量部Ｃ１を構成している。
【００５６】
第２配線層Ｌ２は、第１配線部Ｌ２１、第２配線部Ｌ２２を備えている。第１配線部Ｌ２１と第２配線部Ｌ２２は、互いに電気的に分離されている。
【００５７】
第２配線層Ｌ２の第１配線部Ｌ２１は、保持容量部Ｃ１１，Ｃ１２の一方の電極を構成している。第２配線層Ｌ２の第１配線部Ｌ２１は、スルーホールＴ２１を介して第１配線層Ｌ１の第２配線部Ｌ１２に接合されている。第２配線層Ｌ２の第２配線部Ｌ２２は、スルーホールＴ２２を介して第１配線層Ｌ１の第３配線部Ｌ１３に接合されている。
【００５８】
第２配線層Ｌ２と第３配線層Ｌ３との間には、第１金属層Ｍ１が形成されている。第１金属層Ｍ１は、第２配線層Ｌ２の第１配線部Ｌ２１と所定の間隔離間して対向して形成されている。第１金属層Ｍ１と第２配線層Ｌ２の第１配線部Ｌ２１との間には、層間絶縁膜４１０が形成されている。
【００５９】
第１金属層Ｍ１は、例えば窒化チタン（ＴｉＮ）やチタン（Ｔｉ）などの金属で構成されている。第１金属層Ｍ１は、第１電極部Ｍ１１と第２電極部Ｍ１２とを形成している。第１電極部Ｍ１１と第２電極部Ｍ１２とは、互いに電気的に分離されている。
【００６０】
第１電極部Ｍ１１は、保持容量部Ｃ１１の他方の電極を構成している。したがって、保持容量部Ｃ１１は、誘電体となる層間絶縁膜４１０が第２配線層Ｌ２の第１配線部Ｌ２１と第１金属層Ｍ１の第１電極部Ｍ１１とで挟み込まれたＭＩＭ構造で形成されている。
【００６１】
第２電極部Ｍ１２は、保持容量部Ｃ１２の他方の電極を構成している。したがって、保持容量部Ｃ１２は、誘電体となる層間絶縁膜４１０が第２配線層Ｌ２の第１配線部Ｌ２１と第１金属層Ｍ１の第２電極部Ｍ１２とで挟み込まれたＭＩＭ構造で形成されている。
【００６２】
第１金属層Ｍ１の上層には、第３配線層Ｌ３が形成されている。第３配線層Ｌ３は、第１配線部Ｌ３１、第２配線部Ｌ３２、第３配線部Ｌ３３、第４配線部Ｌ３４を備えている。第１配線部Ｌ３１、第２配線部Ｌ３２、第３配線部Ｌ３３、第４配線部Ｌ３４は、互いに電気的に分離されている。
【００６３】
第３配線層Ｌ３の第１配線部Ｌ３１は、先の図１に示す基準電位共通端子Ｃｏｍに接続され、基準電位Ｖｃｏｍとして例えば接地電位が与えられる。第３配線層Ｌ３の第１配線部Ｌ３１は、スルーホールＴ３１を介して第１金属層Ｍ１の第１電極部Ｍ１１に接合されている。第３配線層Ｌ３の第２配線部Ｌ３２は、スルーホールＴ３２を介して第２配線層Ｌ２の第１配線部Ｌ２１に接合されている。
【００６４】
第３配線層Ｌ３の第３配線部Ｌ３３は、先の図１に示す基準電位共通端子Ｃｏｍに接続され、基準電位Ｖｃｏｍとして例えば接地電位が与えられる。第３配線層Ｌ３の第３配線部Ｌ３３は、スルーホールＴ３３を介して第１金属層Ｍ１の第２電極部Ｍ１２に接合されている。第３配線層Ｌ３の第４配線部Ｌ３４は、スルーホールＴ３４を介して第２配線層Ｌ２の第２配線部Ｌ２２に接合されている。
【００６５】
第３配線層Ｌ３と第４配線層Ｌ４との間には、第２金属層Ｍ２が形成されている。第２金属層Ｍ２は、例えば窒化チタン（ＴｉＮ）やチタン（Ｔｉ）などの金属で構成されている。第２金属層Ｍ２は、第１電極部Ｍ２１と第２電極部Ｍ２２とを形成している。第１電極部Ｍ２１と第２電極部Ｍ２２とは、互いに電気的に分離されている。
【００６６】
第２金属層Ｍ２の第１電極部Ｍ２１は、第３配線層Ｌ３の第１配線部Ｌ３１と所定の間隔離間して対向して形成されている。第２金属層Ｍ２の第１電極部Ｍ２１と第３配線層Ｌ３の第１配線部Ｌ３１との間には、層間絶縁膜４１０が形成されている。
【００６７】
第２金属層Ｍ２の第１電極部Ｍ２１は、保持容量部Ｃ１３の他方の電極を構成している。したがって、保持容量部Ｃ１３は、誘電体となる層間絶縁膜４１０が第３配線層Ｌ３の第１配線部Ｌ３１と第１電極部Ｍ２１とで挟み込まれたＭＩＭ構造で構成されている。
【００６８】
第２金属層Ｍ２の第２電極部Ｍ２２は、第３配線層Ｌ３の第３配線部Ｌ３３と所定の間隔離間して対向して形成されている。第２金属層Ｍ２の第２電極部Ｍ２２と第３配線層Ｌ３の第３配線部Ｌ３３との間には、層間絶縁膜４１０が形成されている。
【００６９】
第２金属層Ｍ２の第２電極部Ｍ２２は、第２保持容量部Ｃ２の他方の電極を構成している。したがって、第２保持容量部Ｃ２は、誘電体となる層間絶縁膜４１０が第３配線層Ｌ３の第３配線部Ｌ３３と第２金属層Ｍ２の第２電極部Ｍ２２とで挟み込まれたＭＩＭ構造で構成されている。
【００７０】
第２金属層Ｍ２の上層には、第４配線層Ｌ４が形成されている。第４配線層Ｌ４は、第１配線部Ｌ４１、第２配線部Ｌ４２を備えている。第１配線部Ｌ４１、第２配線部Ｌ４２は、互いに電気的に分離されている。
【００７１】
第４配線層Ｌ４の第１配線部Ｌ４１は、スルーホールＴ４１を介して第２金属層Ｍ２の第１電極部Ｍ２１に接合されている。第４配線層Ｌ４の第１配線部Ｌ４１は、スルーホールＴ４２を介して第３配線層Ｌ３の第２配線部Ｌ３２に接合されている。第４配線層Ｌ４の第２配線部Ｌ４２は、スルーホールＴ４３を介して第２金属層Ｍ２の第２電極部Ｍ２２に接合されている。第４配線層Ｌ４の第２配線部Ｌ４２は、スルーホールＴ４４を介して第３配線層Ｌ３の第４配線部Ｌ３４に接合されている。
【００７２】
上記積層構造においては、保持容量部Ｃ１１ならびに保持容量部Ｃ１２の一方の電極を構成する第２配線層Ｌ２の第１配線部Ｌ２１と、保持容量部Ｃ１３の一方の電極を構成する第２金属層Ｍ２の第１電極部Ｍ２１とが電気的に接続されている。また、保持容量部Ｃ１１の他方の電極となる第１金属層Ｍ１の第１電極部Ｍ１１と、保持容量部Ｃ１３の他方の電極となる第３配線層Ｌ３の第１配線部Ｌ３１とは電気的に接続され、接地電位が与えられている。さらに、保持容量部Ｃ１２の他方の電極となる第１金属層Ｍ１の第２電極部Ｍ１２は、第３配線層Ｌ３の第３配線部Ｌ３３と電気的に接続され、接地電位が与えられている。
【００７３】
これにより、保持容量部Ｃ１１、保持容量部Ｃ１２ならびに保持容量部Ｃ１３は、並列接続されている。接地電位が与えられていない並列接続された、保持容量部Ｃ１１、保持容量部Ｃ１２ならびに保持容量部Ｃ１３の電極は、第１トランジスタＴｒ１のソース領域ならびに第２トランジスタＴｒ２のドレイン領域となる拡散層４０３に電気的に接続されている。したがって、保持容量部Ｃ１１、保持容量部Ｃ１２ならびに保持容量部Ｃ１３の並列接続された電極は、第１保持容量部Ｃ１の第１電極１４ａを構成する。
【００７４】
保持容量部Ｃ１１、保持容量部Ｃ１２ならびに保持容量部Ｃ１３は、それぞれの他方の電極に接地電位が共通に与えられている。すなわち、保持容量部Ｃ１１、保持容量部Ｃ１２ならびに保持容量部Ｃ１３の接地電位が与えられたそれぞれの電極は、第１保持容量部Ｃ１の第２電極１４ｂを構成する。
【００７５】
上記積層構造において、第２保持容量部Ｃ２の一方の電極となる第２金属層Ｍ２の第２電極部Ｍ２２は、第２トランジスタＴｒ２のソース領域となる拡散層４０６に電気的に接続されている。第２保持容量部Ｃ２の他方の電極となる第３配線層Ｌ３の第３配線部Ｌ３３は、接地電位が与えられている。これにより、第２保持容量部Ｃ２の一方の電極となる第２金属層Ｍ２の第２電極部Ｍ２２は、図１に示す第２保持容量部Ｃ２の第１電極１５ａを構成する。第２保持容量部Ｃ２の他方の電極となる第３配線層Ｌ３の第３配線部Ｌ３３は、図１に示す第２保持容量部Ｃ２の第２電極１５ｂを構成する。
【００７６】
第１保持容量部Ｃ１を構成する保持容量部Ｃ１１、保持容量部Ｃ１２ならびに保持容量部Ｃ１３と第２保持容量部Ｃ２とは、それぞれ双方の電極で挟み込まれた誘電体ならびに双方の電極間の距離は同等に形成されている。したがって、第１保持容量部Ｃ１を構成する保持容量部Ｃ１１、保持容量部Ｃ１２ならびに保持容量部Ｃ１３と第２保持容量部Ｃ２とのそれぞれの容量値は、それぞれの保持容量部の電極の面積で決まる。
【００７７】
図５（ａ）は第１金属層Ｍ１の平面構造を示す図であり、同図（ｂ）は第２金属層Ｍ２の平面構造を示す図である。
【００７８】
図５（ｂ）に示すように、保持容量部Ｃ１３の一方の電極となる第２金属層Ｍ２の第２電極部Ｍ２１の面積は、第２保持容量部Ｃ２の一方の電極となる第２金属層Ｍ２の第２電極部Ｍ２２の面積に比べて大きく形成されている。これは、詳しくは後述するが第１保持容量部Ｃ１の容量値を第２保持容量部Ｃ２の容量値よりも大きくするためである。
【００７９】
図５（ａ）に示すように、保持容量部Ｃ１１の一方の電極となる第１金属層Ｍ１の第１電極部Ｍ１１と保持容量部Ｃ１２の一方の電極となる第２電極部Ｍ１２とは、電気的に分離して形成されている。第１金属層Ｍ１の第１電極部Ｍ１１の面積は、図５（ｂ）に示す第２金属層Ｍ２の第１電極部Ｍ２１の面積と同等に形成されている。第１金属層Ｍ１の第２電極部Ｍ１２の面積は、図５（ｂ）に示す第２金属層Ｍ２の第２電極部Ｍ２２の面積と同等に形成されている。
【００８０】
これは、第１金属層Ｍ１と第２金属層Ｍ２とを同一のマスクパターンを使用して形成するためである。このようにすることで、第１金属層Ｍ１と第２金属層Ｍ２とを異なるマスクパターンを用いて形成する場合に比べて、マスクパターンを削減して製造プロセスを容易化することができる。また、第１金属層Ｍ１もしくは第２金属層Ｍ２に接合するスルーホールを形成する際の面積を少なくすることが可能となる。
【００８１】
なお、第１金属層Ｍ１の第１電極部Ｍ１１と第２電極部Ｍ１２とを分離せずに一体化し、保持容量部Ｃ１１と保持容量部Ｃ１２とを１つの保持容量部として形成することもできる。この場合には、保持容量部を分割する場合に比べて第１保持容量部Ｃ１の容量値を大きくすることが可能となる。
【００８２】
図４に戻って、第４配線層Ｌ４の上層には、層間絶縁膜４１０を介して画素電極１６ａが形成されている。画素電極１６ａは、スルーホールＴ５１を介して第４配線層Ｌ４の第２配線部Ｌ４２に接合されている。これにより、画素電極１６ａは、第１配線層Ｌ１〜第４配線層Ｌ４ならびにそれらを接合するスルーホールを介して、第２トランジスタＴｒ２のソース領域を形成する拡散層４０６に電気的に接続されている。
【００８３】
画素電極１６ａの上層には、液晶ＬＣの初期分子配列を所定の方向に配向する配向層４１１ａ，４１１ｂに挟まれて液晶ＬＣが形成されている。
【００８４】
液晶ＬＣの上層には、共通電極１６ｂが形成されている。これにより、液晶ＬＣは、画素電極１６ａと共通電極１６ｂとの間に充填封止されて形成されている。
【００８５】
共通電極１６ｂの上層には、透光性基板４１２が形成されている。これにより、画素回路１１は、半導体基板４００と透光性基板４１２との間に挟まれて形成されている。
【００８６】
透光性基板４１２から入射した入射光は、液晶ＬＣを通過して画素電極１６ａに至り、画素電極１６ａに到達した入射光は画素電極１６ａで反射して再度液晶ＬＣを通過して透光性基板４１２から出射する。この過程において、入射光は画素電極１６ａに印加される画素信号の電圧に応じて液晶ＬＣで変調され、画素信号に応じた表示がなされる。
【００８７】
図６は画素回路１１の第１保持容量部Ｃ１ならびに第２保持容量部Ｃ２の容量値と、画素電極１６ａへの画素信号の転送との関係を説明するための図である。図６において、図１と同一構成部分には同一符号を付し、その説明は省略する。図６を参照して、本発明による液晶表示装置の画素回路１１を構成する第１保持容量部Ｃ１、第２保持容量部Ｃ２の容量値について説明する。
【００８８】
ここで、第１保持容量部Ｃ１に保持された画素信号の電圧が第２保持容量部Ｃ２に転送される動作を考える。先ず、第１トランジスタＴｒ１ならびに第２トランジスタＴｒ２が非導通状態において、第１保持容量部Ｃ１には画素信号の電圧として電圧Ｖａが保持されているものとする。第２保持容量部Ｃ２には、前フレームに画素電極１６ａに印加された電圧Ｖｐ（ｎ−１）が保持されているものとする。すなわち、第１保持容量部Ｃ１の一方の電極が第１トランジスタＴｒ１と第２トランジスタＴｒ２とに接続された接続点ａは、電圧Ｖａとなる。また、第２保持容量部Ｃ２の一方の電極が第２トランジスタＴｒ２と画素電極１６ａに接続された接続点ｂは、電圧Ｖｐ（ｎ−１）となる。
【００８９】
このような状態において、トリガ信号（Ｔｒｇ）により第２トランジスタＴｒ２が導通状態になると、第２トランジスタＴｒ２を介して接続点ａと接続点ｂとは電気的に接続される。これにより、接続点ａの電圧と接続点ｂの電圧とが同電圧となる。このときの接続点ｂの電圧をＶｐ（ｎ）とすると、電圧Ｖｐ（ｎ）は次式（１）で表される。
【００９０】
Ｖｐ（ｎ）＝Ｋ×Ｖｓ＋（１−Ｋ）×Ｖｐ（ｎ−１）    …（１）
上式（１）において、第１保持容量部Ｃ１の容量値をＣ１ｃとし、第２保持容量部Ｃ２の容量値をＣ２ｃとすると、Ｋ＝Ｃ１ｃ／（Ｃ１ｃ＋Ｃ２ｃ）となる。
【００９１】
ここで、第１保持容量部Ｃ１の容量値Ｃ１ｃと第２保持容量部Ｃ２の容量値Ｃ２ｃとに、Ｃ１ｃ＞＞Ｃ２ｃの関係が成り立つ場合には、式（１）において、Ｋ≒１となりＶｐ（ｎ）≒Ｖｓとなる。すなわち、電圧Ｖｐ（ｎ−１）の値にかかわらず、電圧Ｖｐ（ｎ）は、電圧Ｖｓとほぼ等しくなる。
【００９２】
したがって、画素信号を接続点ａから接続点ｂに効率よく転送するには、第１保持容量部Ｃ１の容量値Ｃ１ｃと第２保持容量部Ｃ２の容量値Ｃ２ｃとの比率Ｃ１ｃ／Ｃ２ｃをできるだけ大きく設定することが必要となる。例えば、少なくともＣ１ｃ／Ｃ２ｃ＝５程度が必要となり、好ましくはＣ１ｃ／Ｃ２ｃ＝１０程度に設定することが望まれる。
【００９３】
これにより、画素回路１１に書き込まれて第１保持容量部Ｃ１に保持された画素信号は、第２保持容量部Ｃ２に効率よく転送することができる。この結果、書き込まれた画素信号の電圧と概ね等しい電圧で液晶ＬＣを十分に駆動することが可能となり、良好な液晶表示を実現することができる。
【００９４】
第１保持容量部Ｃ１の容量値Ｃ１ｃと第２保持容量部Ｃ２の容量値Ｃ２ｃとの比率Ｃ１ｃ／Ｃ２ｃをできるだけ大きく設定するには、容量値Ｃ１ｃを大きくするか、もしくは容量値Ｃ２ｃを小さくすることが考えられる。
【００９５】
しかしながら、容量値Ｃ２ｃを小さくすると、第２保持容量部Ｃ２に画素信号を保持すといった機能が低下するおそれがある。したがって、このような不具合を招かないためには、容量値Ｃ１ｃを大きくすることが望まれる。
【００９６】
この実施形態においては、図４、図５に示すように、第１保持容量部Ｃ１は、第２配線層Ｌ２と第１金属層Ｍ１とからなる第１の容量形成層と、第３配線層Ｌ３と第２金属層Ｍ２とからなる第２容量形成層に形成されている。第２保持容量部Ｃ２は、第３配線層Ｌ３ならびに第２金属層Ｍ２からなる第２の容量形成層に形成されている。すなわち、第１保持容量部Ｃ１ならびに第２保持容量部Ｃ２は、２つの異なる容量形成層によって形成されている。
【００９７】
これにより、第１保持容量部Ｃ１ならびに第２保持容量部Ｃ２を１つの容量形成層に形成する場合に比べて、双方の保持容量部の電極の面積を決める際の自由度を高めることが可能となる。すなわち、第１保持容量部Ｃ１の容量値Ｃ１ｃならびに第２保持容量部Ｃ２の容量値Ｃ２ｃを決める際の自由度を高めることができる。
【００９８】
また、第１保持容量部Ｃ１は、上記第１の容量形成層ならびに第２の容量形成層の２つの異なる容量形成層に形成されているのに対して、第２保持容量部Ｃ２は第２の容量形成層にのみ形成されている。さらに、第２の容量形成層に形成された第１保持容量部Ｃ１の電極は第２保持容量部Ｃ２の電極よりも大きく形成されている。すなわち、第２の容量形成層に形成された第１保持容量部Ｃ１の一部容量を担う保持容量部Ｃ１３の容量値は、第２保持容量部Ｃ２の容量値よりも大きく設定されている。
【００９９】
これにより、上述したように、この実施形態で採用した図４に示す構造では、第１保持容量部Ｃ１の容量値Ｃ１ｃと第２保持容量部Ｃ２の容量値Ｃ２ｃとの比率Ｃ１ｃ／Ｃ２ｃを大きく設定することが可能となる。
【０１００】
以上説明したように、この実施形態では、第１トランジスタＴｒ１ならびに第２トランジスタＴｒ２が形成された半導体基板４００の上層に、ＭＩＭ構造で第１保持容量部Ｃ１ならびに第２保持容量部Ｃ２を形成している。これにより、第１トランジスタＴｒ１ならびに第２トランジスタＴｒ２が形成された形成領域の面積と略同等の面積に第１保持容量部Ｃ１ならびに第２保持容量部Ｃ２を形成することが可能となる。
【０１０１】
この結果、保持容量部を半導体基板に形成する従来の構成に比べて、画素回路を小型化することができる。例えば、従来の１画素回路の画素ピッチは、４．０μｍ程度であったのに対して、この実施形態で採用した構成では、３．５μｍ程度にまで縮小することが可能となる。したがって、多数の画素回路を有する液晶表示装置を小型化することが可能となる。
【０１０２】
第１保持容量部Ｃ１と第２保持容量部Ｃ２とは、複数の層に形成されている。これにより、第１保持容量部Ｃ１と第２保持容量部Ｃ２とを形成する際の設計の自由度を、単一の層に形成する場合に比べて高めることができる。この結果、第１保持容量部Ｃ１の容量値を第２保持容量部Ｃ２の容量値よりも大きくすることが可能となり、上述したように液晶を十分に駆動できる容量値を確保しつつ、画素回路を小型化することができる。
【０１０３】
第１保持容量部Ｃ１ならびに第２保持容量部Ｃ２の基準電位として接地電位が与えられる電極は、同一の第３配線層Ｌ３により共通に形成されている。これにより、第１保持容量部Ｃ１ならびに第２保持容量部Ｃ２の基準電位として接地電位が与えられる電極を、単一の配線層で形成することが可能となる。この結果、第１保持容量部Ｃ１ならびに第２保持容量部Ｃ２を形成する際に用いられる配線層を削減することが可能となり、製造プロセスの簡略化、ならびに装置の小型化に貢献することができる。
【０１０４】
なお、上述した図４及びその説明では、説明をわかりやすくするために、第２配線層Ｌ２と第１金属層Ｍ１との間の層間絶縁膜も、第１金属層Ｍ１と第３配線層Ｌ３との間の層間絶縁膜も、層間絶縁膜４１０として一体に表し、その具体的な説明を省略している。実際には、第２配線層Ｌ２を形成した後に第１の層間絶縁膜を形成し、この第１の層間絶縁膜上に第１金属層Ｍ１を形成し、さらにこの第１金属層Ｍ１上に第２の層間絶縁膜を形成する。即ち、第２配線層Ｌ２と第３配線層Ｌ３との間の層間絶縁膜４１０は、これら第１及び第２の層間絶縁膜により構成されている。
【０１０５】
また、第３配線層Ｌ３と第４配線層Ｌ４との間の層間絶縁膜４１０についても、上記の第２配線層Ｌ２と第３配線層Ｌ３との間の層間絶縁膜４１０と同様に２層の層間絶縁膜により構成されている。
【符号の説明】
【０１０６】
１１…画素回路
１６ａ…画素電極
１６ｂ…共通電極
４００…半導体基板
４１０…層間絶縁膜
４１２…透光性基板
Ｃ１…第１保持容量部
Ｃ２…第２保持容量部
Ｃ１１，Ｃ１２，Ｃ１３…保持容量部
Ｌ１…第１配線層
Ｌ２…第２配線層
Ｌ３…第３配線層
Ｌ４…第４配線層
ＬＣ…液晶
Ｍ１…第１金属層
Ｍ２…第２金属層
【図１】
2015060025.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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