(57)【要約】【課題】フォトンカウント型撮像素子においてダイナミックレンジを拡大する。【解決手段】撮像素子は、複数の画素を具備する。また、この撮像素子において、それぞれの画素は、光電変換部と複数の電荷蓄積部と増幅部とを備える。この画素において、光電変換部は、入射光を電荷に変換する。複数の電荷蓄積部は、その電荷を蓄積する。増幅部は、それらの複数の電荷蓄積部の各々に蓄積された電荷の量に応じた信号電圧を順に増幅して出力する。【選択図】図１
2015032999.tif 000002
【特許請求の範囲】
【請求項１】
入射光を電荷に変換する光電変換部と、
前記電荷を蓄積する複数の電荷蓄積部と、
前記複数の電荷蓄積部の各々に蓄積された前記電荷の量に応じた信号電圧を順に増幅して出力する増幅部と
をそれぞれが備える複数の画素を具備する撮像素子。
【請求項２】
前記増幅部は、前記複数の電荷蓄積部の各々について前記信号電圧を増幅して出力する増幅トランジスタを備え、
前記増幅トランジスタの各々は、電源電位と基準電位との間において直列に接続されている請求項１記載の撮像素子。
【請求項３】
前記増幅部は、前記複数の電荷蓄積部の各々について前記信号電圧を増幅して出力する増幅トランジスタを備え、
前記増幅トランジスタの各々は、電源電位と基準電位との間において並列に接続されている請求項１記載の撮像素子。
【請求項４】
前記増幅部は、前記複数の電荷接続部の各々について前記信号電圧を増幅して出力する増幅トランジスタを備え、
前記増幅トランジスタは、当該増幅トランジスタを制御する制御信号が第１の電位である場合には前記電荷蓄積部に蓄積された前記電荷を排出させ、前記制御信号が第２の電位である場合には前記信号電圧を増幅して出力し、前記制御信号が第３の電位である場合には前記信号電圧を出力しない請求項１記載の撮像素子。
【請求項５】
前記複数の電荷蓄積部に蓄積された前記電荷を排出させるリセットトランジスタをさらに具備する
請求項１記載の撮像素子。
【請求項６】
前記増幅部は、前記複数の電荷接続部の各々について前記信号電圧を増幅して出力する増幅トランジスタを備え、
前記増幅トランジスタの各々は、ゲート、ソースおよびドレインを備え、
前記複数の電荷蓄積部の各々は、当該電荷蓄積部に対応する前記増幅トランジスタの前記ソースおよび前記ドレインの間に形成される請求項１記載の撮像素子。
【請求項７】
所定の導通期間において導通状態に移行し、前記導通期間に該当しない非導通期間において非導通状態に移行する素子分離領域と、
前記素子分離領域を介して前記複数の電荷蓄積部に接続された電荷排出層とを具備し、
前記複数の電荷蓄積部は、前記導通期間において前記素子分離領域を介して前記電荷排出層へ前記蓄積した電荷を排出する請求項１記載の撮像素子。
【請求項８】
前記出力された信号電圧の各々を加算して当該加算した値を加算値として生成する加算部をさらに具備する
請求項１記載の撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、撮像素子に関する。詳しくは、フォトンカウント等に用いられる撮像素子に関する。
【背景技術】
【０００２】
従来より、画像の撮像においては、光を電気信号に変換する撮像素子がよく用いられている。一般に撮像素子は、複数の画素とＡ／Ｄ（Analog to Digital）変換部とを備え、画素のそれぞれには、光電変換部（フォトダイオードなど）、浮遊拡散層および増幅トランジスタなどが設けられる。
【０００３】
画素において光電変換部は光を電荷に変換し、その電荷を浮遊拡散層が蓄積してＱ＝ＣＶの関係に基づいて信号電圧を生成する。そして、その信号電圧を増幅トランジスタが増幅する。Ａ／Ｄ変換部は、増幅された信号電圧を示すアナログ信号をデジタル信号に変換する。ここで、Ｑは、光電変換部により変換された電荷の量であり、Ｃは、浮遊拡散層の静電容量である。また、Ｖは信号電圧である。
【０００４】
このような構成の撮像素子において浮遊拡散層の静電容量Ｃを十分に小さくするとフォトン１個当りの信号電圧がノイズよりも十分に大きくなりフォトン１個の入射の有無を判定できるようになる。このフォトン数を計測し画像信号として扱うフォトンカウント型撮像素子が提案されている（例えば、特許文献１参照。）。フォトンカウント型撮像素子はアナログ信号処理に伴うランダムノイズや固定パターンノイズを完全に除去することができるため極めて高いＳ／Ｎ（Signal to Noise）比を実現することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−７１９５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述の従来技術では、ダイナミックレンジを拡大することが困難である。一般に静電容量Ｃを大きくするほど、浮遊拡散層に蓄積することができる電荷量が増大し、検出可能な光量の範囲（いわゆる、ダイナミックレンジ）を広くすることができる。ただし、Ｑ＝ＣＶの関係から、静電容量Ｃを大きくするほど、受光量に応じた電荷量Ｑを信号電圧Ｖに変換する変換効率（＝１／Ｃ）が低下して、フォトン１個辺りの信号電圧が小さくなってしまいフォトン１個の入射の有無を判定することができなくなる。したがって、上述の従来技術では、ダイナミックレンジを拡大することが困難である。
【０００７】
本技術はこのような状況に鑑みて生み出されたものであり、フォトンカウント型撮像素子においてダイナミックレンジを拡大することを目的とする。
【課題を解決するための手段】
【０００８】
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、入射光を電荷に変換する光電変換部と、前記電荷を蓄積する複数の電荷蓄積部と、前記複数の電荷蓄積部の各々に蓄積された前記電荷の量に応じた信号電圧を順に増幅して出力する増幅部とをそれぞれが備える複数の画素を具備する撮像素子である。これにより、光電変換部に対して複数の電荷蓄積部が設けられ、これらの電荷蓄積部の各々に蓄積された電荷の量に応じた信号電圧が順に増幅して出力されるという作用をもたらす。
【０００９】
また、この第１の側面において、上記増幅部は、上記複数の電荷蓄積部の各々について上記信号電圧を増幅して出力する増幅トランジスタを備え、上記増幅トランジスタの各々は、電源電位と基準電位との間において直列に接続されていてもよい。これにより、直列に接続された増幅トランジスタにより信号電圧が増幅されるという作用をもたらす。
【００１０】
また、この第１の側面において、上記増幅部は、上記複数の電荷蓄積部の各々について上記信号電圧を増幅して出力する増幅トランジスタを備え、上記増幅トランジスタの各々は、電源電位と基準電位との間において並列に接続されていてもよい。これにより、並列に接続された増幅トランジスタにより信号電圧が増幅されるという作用をもたらす。
【００１１】
また、この第１の側面において、上記増幅部は、上記複数の電荷接続部の各々について上記信号電圧を増幅して出力する増幅トランジスタを備え、上記増幅トランジスタは、当該増幅トランジスタを制御する制御信号が第１の電位である場合には上記電荷蓄積部に蓄積された上記電荷を排出させ、上記制御信号が第２の電位である場合には上記信号電圧を増幅して出力し、上記制御信号が第３の電位である場合には上記信号電圧を出力しなくてもよい。これにより、制御信号が第１の電位である場合に電荷が排出され、第２の電位である場合に増幅された信号電圧が出力され、第３の電位である場合に信号電圧が出力されないという作用をもたらす。
【００１２】
また、この第１の側面において、上記複数の電荷蓄積部に蓄積された上記電荷を排出させるリセットトランジスタをさらに具備してもよい。これにより、リセットトランジスタにより電荷が排出されるという作用をもたらす。
【００１３】
また、この第１の側面において、上記増幅部は、上記複数の電荷接続部の各々について上記信号電圧を増幅して出力する増幅トランジスタを備え、上記増幅トランジスタの各々は、ゲート、ソースおよびドレインを備え、上記複数の電荷蓄積部の各々は、当該電荷蓄積部に対応する上記増幅トランジスタの上記ソースおよび上記ドレインの間に形成されてもよい。これにより、ソースおよびドレインの間に形成された電荷蓄積部に電荷が蓄積されるという作用をもたらす。
【００１４】
また、この第１の側面において、所定の導通期間において導通状態に移行し、上記導通期間に該当しない非導通期間において非導通状態に移行する素子分離領域と、上記素子分離領域を介して上記複数の電荷蓄積部に接続された電荷排出層とを具備し、上記複数の電荷蓄積部は、上記導通期間において上記素子分離領域を介して上記電荷排出層へ上記蓄積した電荷を排出してもよい。これにより、導通期間において素子分離領域を介して電荷が排出されるという作用をもたらす。
【００１５】
また、この第１の側面において、上記出力された信号電圧の各々を加算して当該加算した値を加算値として生成する加算部をさらに具備してもよい。これにより、信号電圧の各々から置き換えられたフォトン数を画素毎にデジタル加算した加算値が生成されるとう作用をもたらす。
【発明の効果】
【００１６】
本技術によれば、フォトンカウント型撮像素子において変換効率を維持しつつダイナミックレンジを拡大することができるという優れた効果を奏し得る。
【図面の簡単な説明】
【００１７】
【図１】第１の実施の形態における撮像素子の一構成例を示すブロック図である。
【図２】第１の実施の形態における画素回路の平面図の一例を示す図である。
【図３】第１の実施の形態における画素回路の垂直方向に沿った断面図の一例を示す図である。
【図４】第１の実施の形態における画素回路の水平方向に沿った断面図の一例を示す図である。
【図５】第１の実施の形態における画素回路の等価回路図の一例を示す図である。
【図６】第１の実施の形態における増幅トランジスタの動作の一例を示す図である。
【図７】第１の実施の形態における画素回路の制御の一例を示すタイミングチャートである。
【図８】第１の実施の形態における撮像素子の動作の一例を示すフローチャートである。
【図９】第２の実施の形態における画素回路の垂直方向に沿った断面図の一例を示す図である。
【図１０】第２の実施の形態における画素回路の等価回路図の一例を示す図である。
【図１１】第２の実施の形態における増幅トランジスタの動作の一例を示す図である。
【図１２】第２の実施の形態における画素回路の制御の一例を示すタイミングチャートである。
【図１３】第３の実施の形態における画素回路の平面図の一例を示す図である。
【図１４】第３の実施の形態における画素回路の水平方向に沿った断面図の一例を示す図である。
【図１５】第３の実施の形態における画素回路の等価回路図の一例を示す図である。
【図１６】第３の実施の形態における画素回路の制御の一例を示すタイミングチャートである。
【図１７】第３の実施の形態の変形例における画素回路の等価回路図の一例を示す図である。
【図１８】第３の実施の形態の変形例における画素回路の制御の一例を示すタイミングチャートである。
【図１９】第４の実施の形態における画素回路の平面図の一例を示す図である。
【図２０】第４の実施の形態における画素回路の水平方向に沿った断面図の一例を示す図である。
【図２１】第４の実施の形態における画素回路の制御の一例を示すタイミングチャートである。
【図２２】第４の実施の形態の変形例における画素回路の制御の一例を示すタイミングチャートである。
【図２３】第５の実施の形態における画素回路の平面図の一例を示す図である。
【図２４】第５の実施の形態における画素回路の水平方向に沿った断面図の一例を示す図である。
【図２５】第５の実施の形態における画素回路の制御の一例を示すタイミングチャートである。
【図２６】第５の実施の形態の変形例における画素回路の制御の一例を示すタイミングチャートである。
【発明を実施するための形態】
【００１８】
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（１つの光電変換部に対して複数の電荷蓄積部を設けて増幅トランジスタを直列接続する例）
２．第２の実施の形態（１つの光電変換部に対して複数の電荷蓄積部を設けて増幅トランジスタを並列接続する例）
３．第３の実施の形態（１つの光電変換部に対して複数の電荷蓄積部を設けてリセットトランジスタを配置した例）
４．第４の実施の形態（１つの光電変換部に対して複数の電荷蓄積部を設けて浮遊拡散層を互いに分離した例）
５．第５の実施の形態（１つの光電変換部に対して複数の電荷蓄積部を設けて浮遊拡散層およびｎ＋層を分離した例）
【００１９】
＜１．第１の実施の形態＞
［撮像素子の構成例］
図１は、実施の形態における撮像素子１００の一構成例を示すブロック図である。この撮像素子１００は、撮像装置などにおいて画像を撮像するために用いられる。撮像素子１００は、行走査回路１１０と、画素アレイ部１２０と、複数のＡ／Ｄ変換部１３０と、複数の積算回路１４０と、複数のレジスタ１５０と、出力回路１６０とを備える。
【００２０】
画素アレイ部１２０は、２次元格子上に配列された複数の画素回路２００を備える。以下、画素アレイ部１２０において、所定の方向（例えば、水平方向）に配列された画素回路２００の各々を「画素行」と称し、その画素行に垂直な方向に配列された画素回路２００の各々を「画素列」と称する。それぞれの画素行内の画素回路２００の個数はｍ（ｍは整数）個であり、それぞれの画素列内の画素回路２００の個数はｎ（ｎは整数）個である。
【００２１】
以下、画素行が配列された方向（水平方向）に沿った軸をＹ軸とし、画素列が配列された方向（垂直方向）に沿った軸をＸ軸とする。また、これらのＸ軸およびＹ軸に垂直な軸をＺ軸とする。
【００２２】
また、画素アレイ部１２０には、水平信号線１１９−１乃至１１９−ｎと、垂直信号線１２９−１乃至１２９−ｍとが配線される。水平信号線１１９−ｉ（ｉは、１乃至ｎの整数）は、ｉ行目の画素行内の画素回路２００のそれぞれと、行走査回路１１０とに接続される。また、水平信号線１１９−ｊ（ｊは、１乃至ｍの整数）は、ｊ行目の画素行内の画素回路２００のそれぞれと、Ａ／Ｄ変換部１３０とに接続される。
【００２３】
画素回路２００は、行走査回路１１０の制御に従って、画素回路２００内に入射された光を、アナログの電気信号に変換するものである。この画素回路２００のそれぞれは、１つの光電変換部と、複数の浮遊拡散層とを備える。画素回路２００ごとの浮遊拡散層の個数はｋ（ｋは２以上の整数）個とする。言い換えれば、１つの光電変換部に対応する浮遊拡散層はｋ個である。これらの浮遊拡散層により、１つの画素回路２００について、ｋ個の信号電圧が生成される。画素回路２００は、行走査回路１１０の制御に従って、それらの信号電圧をＡ／Ｄ変換部１３０に垂直信号線１１９−ｊを介して順に出力する。
【００２４】
行走査回路１１０は、画素行を順に選択（すなわち、走査）して、選択した画素行内の画素回路２００のそれぞれに信号電圧を出力させるものである。この行走査回路１１０には、タイミング信号が入力される。このタイミング信号は、水平同期クロック信号および露光タイミング信号を含む。ここで、水平同期クロック信号は、画素行を選択（走査）するタイミングを示すクロック信号である。また、露光タイミング信号は、露光期間の開始および終了のタイミングを示す信号である。これらのタイミング信号は、例えば、画像を撮像するための所定の操作（シャッターボタンの押下など）が行われたときに生成される。
【００２５】
行走査回路１１０は、露光期間の開始時に、画素回路２００内の浮遊拡散層の電荷を排出させて、その信号電圧を初期値にリセットする。そして、露光期間が経過すると、行走査回路１１０は、水平同期クロック信号に同期して、行選択信号ＳＥＬ_Ｒ１乃至ＳＥＬ_Ｒｎを順に生成する。行選択信号ＳＥＬ_Ｒｉは、ｉ行目の画素行を選択するための信号であり、例えば、ローレベルにすることによりアサートされ、ハイレベルにすることによりネゲートされる。アサートする期間は、例えば、水平同期クロック信号の周期（以下「水平同期クロック周期」と称する。）に設定される。行走査回路１１０は、生成した行選択信号ＳＥＬ_Ｒｉを信号線１１９−ｉを介して、ｉ番目の画素行に供給する。なお、行走査回路１１０は、ハイレベルにより行選択信号ＳＥＬ_Ｒｉをアサートし、ローレベルによりネゲートしてもよい。
【００２６】
また、行走査回路１１０は、ｋ個の浮遊拡散層を順に選択するためのＦＤ選択信号ＳＥＬ_Ｆ１乃至ＳＥＬ_Ｆｋを画素回路２００ごとに生成する。行走査回路１１０は、生成したＦＤ選択信号ＳＥＬ_Ｆ１乃至Ｆｋを水平信号線１１９−ｉを介して、ｉ番目の画素行内の画素回路２００の各々に供給する。これらのＦＤ選択信号ＳＥＬ_Ｆ１乃至ＳＥＬ_Ｆｋの制御内容の詳細については後述する。
【００２７】
Ａ／Ｄ変換部１３０は、アナログの電気信号をデジタル信号に変換するものである。Ａ／Ｄ変換により、信号電圧が、フォトン数を示すデジタル信号に置き換えられる。画素からの信号電圧は離散化されており、撮像素子１００は、Ａ／Ｄ変換部１３０により、容易にフォトン数を計測することができる。このＡ／Ｄ変換部１３０は、画素列ごとに設けられる。Ａ／Ｄ変換部１３０は、画素列から順に出力されたｋ個の電気信号のそれぞれをデジタル信号に変換して、積算回路１４０に供給する。ｋ個の電気信号は順に出力されるため、１画素当たりの電気信号がｋ個に増加しても、Ａ／Ｄ変換部１３０は、それらを順にＡ／Ｄ変換するだけでよく、Ａ／Ｄ変換部１３０に特別な回路構成は必要とされない。
【００２８】
積算回路１４０は、ｋ個のデジタル信号のそれぞれの値を加算（積算）するものである。積算回路１４０は、画素列ごとに設けられる。積算回路１４０は、Ａ／Ｄ変換部１３０からの加算値を示す信号を、画素信号としてレジスタ１５０に保持させる。この加算値は、画素ごとのフォトン数を示す。なお、積算回路１４０は、特許請求の範囲に記載の加算回路の一例である。
【００２９】
レジスタ１５０は、画素信号を保持するものである。このレジスタ１５０は、画素列ごとに設けられる。
【００３０】
出力回路１６０は、水平同期信号に同期して、画素行内の画素信号の各々を順に読み出して出力するものである。ｍ×ｎ個の画素回路２００のそれぞれについて画素信号が生成されるため、ｍ×ｎ個の画素信号が出力される。これらの画素信号からなる画像は、撮像装置においてメモリなどに記録される。
【００３１】
［画素回路の構成例］
図２は、第１の実施の形態における画素回路２００の平面図の一例を示す図である。この画素回路２００は、１つの光電変換部と、ＦＤ列３１０、３２０、３３０および３４０と、行選択トランジスタとを備える。なお、同図において、光電変換部および選択トランジスタは省略されている。
【００３２】
ＦＤ列３１０は、Ｙ軸方向（画素列の方向）に沿って配列された複数の浮遊拡散層を含む。図２において点線で囲まれた領域は、浮遊拡散層が形成された領域を示す。ＦＤ列３２０、３３０および３４０は、ＦＤ列３１０と同様の構成である。ＦＤ列３１０、３２０、３３０および３４０のそれぞれは、例えば、５個の浮遊拡散層を含む。５個の浮遊拡散層を含む列が４列あるため、１つの光電変換部に対して設けられる浮遊拡散層は２０個である。
【００３３】
例えば、２５０個の電荷を蓄積することができる浮遊拡散層を２０個備えた画素は、５０００個の電荷を蓄積することができる。蓄積可能な電荷量が大きくなるため、１つの光電変換部に対して浮遊拡散層を複数設けた撮像素子１００では、１つの光電変換部に対して１つの浮遊拡散層を設ける場合よりも、ダイナミックレンジが広くなる。なお、１つの光電変換部に対して設けられる浮遊拡散層は、２個以上であればよく、２０個に限定されない。
【００３４】
ＦＤ列３１０とＦＤ列３２０との間には、不純物濃度が比較的高いｎ型半導体からなるｎ＋層２４０が配置され、ＦＤ列３１０およびＦＤ列３２０は、そのｎ＋層２４０に接続される。また、ＦＤ列３３０とＦＤ列３４０との間にも、ｎ＋層２４０が配置され、ＦＤ列３３０およびＦＤ列３４０は、そのｎ＋層２４０に接続される。浮遊拡散層のリセット時においては、浮遊拡散層に蓄積された電荷が、これらのｎ＋層２４０へ排出される。なお、ｎ＋層２４０は、特許請求の範囲に記載の電荷排出層の一例である。
【００３５】
また、ＦＤ列のそれぞれとｎ＋層２４０との間には、浮遊拡散層とｎ＋層２４０との接続部分を避けて、Ｙ軸方向に沿って線状に溝が形成された素子分離領域２７０が配置されている。この素子分離領域２７０には、例えば、ＳＴＩ（Shallow Trench Isolation）が形成される。
【００３６】
図３は、第１の実施の形態における画素回路２００の垂直（Ｙ軸）方向に沿った断面図の一例を示す図である。具体的には、図３は、画素回路２００内の行選択トランジスタ２１０と、図２におけるＹ−Ｙ'線に沿ったＦＤ列３１０の断面とを示す。
【００３７】
この行選択トランジスタ２１０は、行選択信号ＳＥＬ_Ｒ１に従って、行内の画素回路２００により生成された電圧をＡ／Ｄ変換部１３０へ出力する。例えば、ｐ型のＭＯＳ（Metal-Oxide-Semiconductor）トランジスタが行選択トランジスタ２１０として用いられる。行選択トランジスタ２１０のゲートには行選択信号ＳＥＬ_Ｒ１が入力され、ソースはＦＤ列３１０に接続され、ドレインはＡ／Ｄ変換部１３０に接続される。行選択信号ＳＥＬ_Ｒｉがローレベルである場合に、行選択トランジスタ２１０はオン状態に移行し、ＦＤ列３１０により生成された信号電圧をＡ／Ｄ変換部１３０へ出力する。
【００３８】
ＦＤ列３１０、３２０、３３０および３４０は、対向する２つの平面を有する光電変換部上に形成される。この光電変換部の一方の平面は画素回路２００内に入射された光を受光するための受光面として用いられ、他方の平面は電極を配置するための電極面として用いられる。これらの平面は、例えば、Ｚ軸に対して垂直となるように配置される。
【００３９】
光電変換部は、ｐ型半導体からなるｐ層と２２１不純物濃度が比較的低いｎ型半導体からなるｎ−層２２２とを含む。ｐ層２２１は、光電変換部の受光面側に配置される。例えば、不純物濃度が比較的高いｐ型半導体からなるｐ−ウェル層が、ｐ層２２１として用いられる。
【００４０】
ｐ層２２１の電極面側には、不純物濃度が比較的低いｎ型半導体からなるｎ−層２２２が形成される。ｐ層２２１に光が入射されると、光起電力効果により、ｐ層２２１およびｎ−層２２２に、電荷を有する電子および正孔が生成される。すなわち、ｐ層２２１およびｎ−層２２２は、光を電荷に変換するフォトダイオードとして機能する。
【００４１】
ｎ−層２２２の電極面側には、不純物濃度が比較的高いｐ型半導体からなる複数のｐ＋層と、不純物濃度が比較的高いｎ型半導体からなる複数の浮遊拡散層（ｎ＋層）とが形成される。ｐ＋層の個数をｓ＋１（ｓは、２以上の整数）とすると、浮遊拡散層の個数は、それより１つ少ないｓ個である。これらのｐ＋層および浮遊拡散層は、Ｙ軸方向に沿って、交互に配列される。ｓ＝５である場合、ｐ＋層２３１乃至２３６と、浮遊拡散層２４１乃至２４５とが配列される。この配列において、奇数番目のｐ＋層（２３１、２３３および２３５）は、行選択トランジスタ２１０のソースに接続される。また、偶数番目のｐ＋層（２３２、２３４および２３６）は、電源電位Ｖｄｄより低い基準電位に接続される。
【００４２】
浮遊拡散層２４１乃至２４５は、フォトダイオード（ｐ層２２１およびｎ-層２２２）において生成された電荷を蓄積するものである。これらの浮遊拡散層２４１乃至２４５は、それぞれ一定の静電容量Ｃを有し、Ｑ＝ＣＶの関係に基づいて、蓄積した電荷量Ｑに応じた信号電圧Ｖを生成する。また、これらの浮遊拡散層２４１乃至２４５の電極面側のそれぞれの表面には、ゲート絶縁膜２５１乃至２５５が形成され、それらの絶縁膜のそれぞれにゲート端子が形成される。それらのゲート端子にＦＤ選択信号ＳＥＬ_Ｆ１乃至ＳＥＬ_Ｆ５が入力される。
【００４３】
この浮遊拡散層２４１の両隣のｐ＋層２３１および２３２とｎ−層２２２とは、そのｎ−層２２２を基板とし、ｐ＋層２３１をドレインとし、ｐ＋層２３２をソースとするｐ型ＭＯＳトランジスタとして機能する。つまり、浮遊拡散層２４１は、電極面側を上方として、ｐ型ＭＯＳトランジスタのゲートの下の基板中に形成されている。言い換えれば、浮遊拡散層２４１は、ｐ型ＭＯＳトランジスタのソースおよびドレインの間に形成されている。
【００４４】
同様に、浮遊拡散層２４２、２４３、２４４および２４５の各々の両隣のｐ＋層とｎ−層２２２とは、それぞれｐ型ＭＯＳトランジスタとして機能する。これらのｐ型ＭＯＳトランジスタのバックゲートには、浮遊拡散層２４１乃至２４５により生成された信号電圧が印加される。なお、浮遊拡散層２４１乃至２４５は、特許請求の範囲に記載の電荷蓄積部の一例である。
【００４５】
この構成により、ＦＤ列３１０において、電源電位Ｖｄｄおよび基準電位の間においてドレインおよびソースが並列に接続された５つのｐ型ＭＯＳトランジスタが形成される。これらのｐ型ＭＯＳトランジスタのゲートにローレベルのＦＤ選択信号が入力されると、ｐ型ＭＯＳトランジスタは浮遊拡散層に蓄積された電荷を図２に例示したｎ＋層２４０へ排出させる。これにより、浮遊拡散層の電荷量は、初期値にリセットされる。
【００４６】
また、ローレベルより高いミドルレベルのＦＤ選択信号が入力された場合、これらのｐ型ＭＯＳトランジスタはオン状態（導通状態）に遷移する。また、ＦＤ選択信号がミドルレベルである場合、ｐ型ＭＯＳトランジスタのゲート−ソース間電圧の閾値が、バックゲートに印加された信号電圧に応じて変化する。このように、バックゲートに印加された電圧に応じてＭＯＳトランジスタの閾値が変化する効果は、バックゲート効果または基板バイアス効果と呼ばれる。
【００４７】
ｐ型ＭＯＳトランジスタは、その閾値の変化量に応じた電圧、すなわち増幅された信号電圧を行選択トランジスタ２１０へ出力する。このように、浮遊拡散層をソースおよびドレインの間に配置し、その浮遊拡散層で生成された信号電圧に応じて閾値が変わるトランジスタは、閾値変調型トランジスタと呼ばれる。
【００４８】
この閾値変調型トランジスタでは、浮遊拡散層が、ゲート下の基板中の容量のみで構成されるため、一般的なＣＭＯＳ（Complementary MOS）イメージセンサよりも、浮遊拡散層の静電容量Ｃを大幅に低減することができる。このため、変換効率を高くすることができる。静電容量Ｃを小さくするとダイナミックレンジが低下するが、その分、浮遊拡散層の個数を増加することにより、必要なダイナミックレンジを確保することができる。
【００４９】
また、ミドルレベルより高いハイレベルのＦＤ選択信号が入力された場合、ｐ型ＭＯＳトランジスタはオフ状態（非導通）に移行し、電荷の蓄積のみが行われる。このように、ローレベル、ミドルレベルおよびハイレベルの３つの値により駆動するトランジスタは、３値駆動トランジスタと呼ばれる。
【００５０】
なお、信号電圧を増幅するトランジスタとしてｐ型ＭＯＳトランジスタを用いる構成としているが、この構成に限定されない。例えば、ｐ型ＭＯＳトランジスタの代わりにｎ型ＭＯＳトランジスタを、信号電圧を増幅するトランジスタとして使用してもよい。また、信号電圧を増幅するトランジスタとして閾値変調型トランジスタを用いているが、この構成に限定されない。例えば、閾値変調型トランジスタ以外のトランジスタを、信号電圧を増幅するトランジスタとして使用してもよい。この場合には、増幅トランジスタのゲートに信号電圧が印加される。
【００５１】
図４は、第１の実施の形態における画素回路２００の水平（Ｘ軸）方向に沿った断面図の一例を示す図である。図４におけるａは、図２におけるＸ１−Ｘ１'線に沿った画素回路２００の断面図の一例である。
【００５２】
ｎ―層２２２の電極面側において、ＦＤ列３１０、３２０、３３０および３４０のそれぞれにおける浮遊拡散層２４４が形成される。これらの浮遊拡散層２４４の電極面側には、ゲート絶縁膜２５４が形成される。
【００５３】
また、１列目のＦＤ列３１０の浮遊拡散層２４４と２列目のＦＤ列３２０の浮遊拡散層２４４との間には、ｐ型半導体からなるｐ層２６０が形成される。そのｐ層２６０の電極面側には、不純物濃度が比較的高いｎ型半導体からなるｎ＋層２４０が形成される。このｎ＋層２４０には、電源電位Ｖｄｄが印加される。また、３列目のＦＤ列３３０の浮遊拡散層２４４と４列目のＦＤ列３２０の浮遊拡散層２４４との間にも、ｐ型半導体からなるｐ層２６０が形成され、そのｐ層２６０の電極面側にｎ＋層２４０が形成される。
【００５４】
また、２列目のＦＤ列３２０における浮遊拡散層２４４と、３列目ＦＤ列の３３０における浮遊拡散層２４４との間には、素子分離領域２７０が形成される。また、画素回路２００のＸ軸方向における両端にも、素子分離領域２７０が形成される。
【００５５】
図４におけるｂは、図２におけるＸ２−Ｘ２'線に沿った画素回路２００の断面図の一例である。ｎ―層２２２の電極面側において、ＦＤ列３１０、３２０、３３０および３４０のそれぞれのゲート絶縁膜２５４が形成される。
【００５６】
ＦＤ列３１０のゲート絶縁膜２５４とＦＤ列３２０のゲート絶縁膜２５４との間には、ｐ層２６０およびｎ＋層２４０が形成される。ｐ層２６０およびｎ＋層２４０と、それらの両隣のゲート絶縁膜２５４との間には、素子分離領域２７０が形成される。ＦＤ列３３０のゲート絶縁膜２５４とＦＤ列３４０のゲート絶縁膜２５４との間にも、ｐ層２６０およびｎ＋層２４０が形成され、それらと両隣のゲート絶縁膜２５４との間には、素子分離領域２７０が形成される。また、画素回路２００のＸ軸方向における両端にも、素子分離領域２７０が形成される。
【００５７】
図５は、第１の実施の形態における画素回路２００の等価回路図の一例を示す図である。この画素回路２００は、行選択トランジスタ２１０と、光電変換部２２３と、浮遊拡散層２４１乃至２４５と、増幅トランジスタ３２１乃至３２５とを備える。同図は、行選択トランジスタ２１０と、４列のＦＤ列のうちのいずれかにおける浮遊拡散層および増幅トランジスタとを示す等価回路である。同図において、残りの３列における浮遊拡散層および増幅トランジスタは省略されている。
【００５８】
行選択トランジスタ２１０のドレインはＡ／Ｄ変換部１３０に接続され、ソースは増幅トランジスタ３２１乃至３２５に接続される。また、行選択トランジスタ２１０のゲートには行選択信号ＳＥＬ_Ｒ１が入力される。
【００５９】
光電変換部２２３は、入射光を電荷に変換して浮遊拡散層２４１乃至２４５に供給する。この光電変換部２２３は、図３におけるｐ層２２１およびｎ−層２２２により構成される。
【００６０】
浮遊拡散層２４１乃至２４５のそれぞれは、電荷を蓄積して、蓄積した電荷量に応じた信号電圧を生成し、その信号電圧を増幅トランジスタ３２１乃至３２５のバックゲートに印加する。
【００６１】
増幅トランジスタ３２１乃至３２５の各々のドレインには基準電位が印加され、ソースは行選択トランジスタ２１０に接続されている。また、増幅トランジスタ３２１乃至３２５のゲートには、ＦＤ選択信号ＳＥＬ_Ｆ１乃至ＳＥＬ_Ｆ５が入力される。この増幅トランジスタ３２１は、図３におけるｐ＋層２３１および２３２と、ｎ−層２２２とにより構成される。また、増幅トランジスタ３２２乃至３２５は、それぞれ浮遊拡散層２４２乃至２４５の両隣のｐ＋層とｎ−層２２２とにより構成される。なお、行選択トランジスタ２１０と、増幅トランジスタ３２１乃至３２５とを含む回路は、特許請求の範囲に記載の増幅部の一例である。
【００６２】
なお、図５に例示した等価回路図の回路を実現することができるのであれば、画素回路２００の構成は、図２や図３に例示した構成以外のものであってもよい。
【００６３】
図６は、第１の実施の形態における増幅トランジスタ３２１の動作の一例を示す図である。増幅トランジスタ３２２乃至３２５の動作は、増幅トランジスタ３２１と同様である。
【００６４】
増幅トランジスタ３２１は、ＦＤ選択信号ＳＥＬ_Ｆ１がハイレベルである場合には、オフ状態に移行し、浮遊拡散層２４１に電荷を蓄積させる。この場合には信号電圧は出力されない。ＦＤ選択信号ＳＥＬ_Ｆ１がミドルレベルである場合には、増幅トランジスタ３２１は、オン状態に移行し、浮遊拡散層２４１に蓄積された電荷量に応じた信号電圧を増幅して出力する。また、ＦＤ選択信号ＳＥＬ_Ｆ１がローレベルである場合には、増幅トランジスタ３２１は、浮遊拡散層２４１に電荷を排出させてリセットを行う。
【００６５】
［撮像素子の動作例］
図７は、第１の実施の形態における画素回路２００の制御の一例を示すタイミングチャートである。露光期間を開始するタイミングＴ０から、タイミングＴ１までの間において、行走査回路１１０は、ＦＤ選択信号ＳＥＬ_Ｆ１乃至ＳＥＬ_Ｆ２０の全てをローレベルにする。これにより、２０個の浮遊拡散層のそれぞれが空乏化される。
【００６６】
タイミングＴ１から、露光の終了するタイミングＴ１１までの間において、行走査回路１１０は、ＦＤ選択信号ＳＥＬ_Ｆ１乃至ＳＥＬ_Ｆ２０の全てをミドルレベルにする。また、露光期間内において、行選択信号ＳＥＬ_Ｒ１はハイレベルに設定（ネゲート）される。これにより、２０個の浮遊拡散層に、露光量に応じた量の電荷が蓄積される。
【００６７】
そして、露光期間が終了すると、行走査回路１１０は、行選択信号ＳＥＬ_Ｒ１とＦＤ選択信号ＳＥＬ_Ｆ１乃至ＳＥＬ_Ｆ２０とを制御して、２０個の浮遊拡散層の各々により生成された信号電圧を順に出力させる。具体的には、行走査回路１１０は、行選択信号ＳＥＬ_Ｒ１を水平同期クロック周期の間においてローレベルに設定（アサ―ト）する。そして、行選択信号ＳＥＬ_Ｒ１をアサートしている間において、行走査回路１１０は、２０個の浮遊拡散層を順に出力対象として選択し、その出力対象に対応するＦＤ選択信号のみをミドルレベルにし、それ以外のＦＤ選択信号をハイレベルにする。これにより、出力対象の浮遊拡散層に対応する増幅トランジスタのみがオン状態となり、出力対象の信号電圧のみが出力される。
【００６８】
例えば、露光が終了するタイミングＴ１１からＴ１２までの間において、行走査回路１１０は、ＦＤ選択信号ＳＥＬ_Ｆ１のみをミドルレベルにし、それ以外のＦＤ選択信号ＳＥＬ_Ｆ２乃至ＳＥＬ_Ｆ２０をハイレベルにする。また、タイミングＴ１２からＴ１３までの間において、行走査回路１１０は、ＦＤ選択信号ＳＥＬ_Ｆ２のみをミドルレベルにする。以降も同様に、ＦＤ選択信号ＳＥＬ_Ｆ３乃至Ｆ２０が、順にミドルレベルに設定される。
【００６９】
このように、複数の浮遊拡散層のそれぞれの信号電圧を順に読み出すため、１つの浮遊拡散層で同一のダイナミックレンジを実現する構成と比較して、読み出す信号電圧を大幅に低電圧化することができる。
【００７０】
２行目以降の露光および読出しは、図７において省略されている。２行目以降の露光および読出しの開始タイミングは、その１つ前の行に対して、水平同期クロック周期の分だけ遅れる。このような読出し方式は、ローリングシャッター方式と呼ばれる。なお、メカシャッタを併用することで露光のタイミングを全画素揃えることも可能である。
【００７１】
なお、撮像素子１００は、１つの画素回路２００から画素信号を１回読み出しているが、１つの画素回路２００から画素信号を時分割で複数回読み出してもよい。積算回路１４０が、これらの画素信号を加算することにより、さらにダイナミックレンジが向上する。
【００７２】
図８は、第１の実施の形態における撮像素子１００の動作の一例を示すフローチャートである。この動作は、例えば、露光期間が終了したときに開始する。撮像素子１００は、行選択信号ＳＥＬ_Ｒ１乃至ＳＥＬ_Ｒｎのいずれかのみをハイレベルにして、画素行を選択する（ステップＳ９０１）。
【００７３】
撮像素子１００は、ＦＤ選択信号ＳＥＬ_Ｆ１乃至ＳＥＬ_Ｆ２０を制御して、画素内のいずれかの浮遊拡散層を選択して信号電圧を出力させる（ステップＳ９０２）。撮像素子１００は、出力された信号電圧をＡ／Ｄ変換する（ステップＳ９０３）。そして、撮像素子１００は、デジタル信号を積算する（ステップＳ９０４）。撮像素子１００は、１つの画素回路２００内の浮遊拡散層の個数であるｋ（例えば、２０個）個の積算が完了したか否かを判断する（ステップＳ９０５）。積算が完了していなければ（ステップＳ９０５：Ｎｏ）、撮像素子１００は、ステップＳ９０２に戻る。
【００７４】
積算が完了したのであれば（ステップＳ９０５：Ｙｅｓ）、撮像素子１００は、行内の各画素における積算値を示す信号を画素信号として出力する（ステップＳ９０６）。撮像素子１００は、全行を選択したか否かを判断する（ステップＳ９０７）。全行を選択していなければ（ステップＳ９０７：Ｎｏ）、撮像素子１００は、ステップＳ９０１に戻る。一方、全行を選択したのであれば（ステップＳ９０７：Ｙｅｓ）、撮像素子１００は、画素信号を出力する動作を終了する。
【００７５】
このように、本技術の第１の実施の形態によれば、撮像素子１００は、光電変換部のそれぞれについて複数の電荷蓄積部を設けて、それらの電荷蓄積部により生成された信号電圧から画素信号を生成するため、ダイナミックレンジを拡大することができる。
【００７６】
＜２．第２の実施の形態＞
［撮像素子の構成例］
第１の実施の形態では、増幅トランジスタ３２１乃至３２５を並列に接続していたが、これらを直列に接続してもよい。第２の実施の形態の撮像素子１００は、増幅トランジスタ３２１乃至３２５が直列に接続されている点において第１の実施の形態と異なる。
【００７７】
図９は、第２の実施の形態における画素回路２００の垂直方向に沿った断面図の一例を示す図である。この画素回路２００は、ｐ＋層２３２、２３３、２３４および２３５に基準電位が印加されていない点において第１の実施の形態と異なる。
【００７８】
この構成により、ｎ−層２２２と、ｐ＋層２３１乃至２３６とからなる増幅トランジスタ３２１乃至３２５の各々のソースおよびドレインが直列に接続された状態となる。図１０に例示したように、ｐ＋層２３２、２３３、２３４および２３５に基準電位を印加する必要がないため、並列接続する第１の実施の形態と比較して、浮遊拡散層２４１乃至２４５の配線ピッチを小さくすることができる。このため、微細化が容易となる。
【００７９】
図１０は、第２の実施の形態における画素回路２００の等価回路図の一例を示す図である。第２の実施の形態の等価回路は、増幅トランジスタ３２１乃至３２５のソースおよびドレインが、直列に接続されている点において第１の実施の形態と異なる。
【００８０】
図１１は、第２の実施の形態の増幅トランジスタ３２１の動作の一例を示す図である。第２の実施の形態の増幅トランジスタ３２１は、ＦＤ選択信号ＳＥＬ_Ｆ１がミドルレベルまたはハイレベルであるときの動作が、第１の実施の形態と異なる。具体的には、増幅トランジスタ３２１は、ＦＤ選択信号ＳＥＬ_Ｆ１がハイレベルおよびミドルレベルである場合にはいずれもオン状態に移行する。ただし、ハイレベルの増幅トランジスタの閾値がミドルレベルの増幅トランジスタの閾値よりも高くなるため、結果としてハイレベルの増幅トランジスタに対応する浮遊拡散層２４１に蓄積された電荷量に応じた信号電圧が増幅して出力される。増幅トランジスタ３２２乃至３２５の動作は、増幅トランジスタ３２１と同様である。
【００８１】
［撮像素子の動作例］
図１２は、第２の実施の形態における画素回路２００の制御の一例を示すタイミングチャートである。
【００８２】
露光期間が開始するタイミングＴ０からタイミングＴ１の間において、行走査回路１１０は、ＦＤ選択信号ＳＥＬ_Ｆ１乃至ＳＥＬ_Ｆ２０の全てをローレベルにする。これにより、２０個の浮遊拡散層の全てが空乏化される。
【００８３】
タイミングＴ１からタイミングＴ１１までの間において、行走査回路１１０は、ＦＤ選択信号ＳＥＬ_Ｆ１乃至ＳＥＬ_Ｆ２０の全てをミドルレベルにする。また、露光期間内において、行選択信号ＳＥＬ_Ｒ１はハイレベルに設定（ネゲート）される。
【００８４】
そして、露光期間が終了すると、行走査回路１１０は、行選択信号ＳＥＬ_Ｒ１を水平同期クロック周期の間においてローレベルに設定（アサ―ト）する。そして、アサートしている間において、行走査回路１１０は、２０個の浮遊拡散層を順に出力対象として選択し、その出力対象に対応するＦＤ選択信号のみをハイレベルにし、それ以外のＦＤ選択信号を、ミドルレベルにする。これにより、ハイレベルの増幅トランジスタの閾値がミドルレベルの増幅トランジスタの閾値よりも高くなるため結果として、出力対象の信号電圧のみが出力される。
【００８５】
このように、第２の実施の形態によれば、増幅トランジスタの各々を直列に接続するため、配線数を低減することができる。これにより、撮像素子１００の微細化が容易となる。
【００８６】
＜３．第３実施の形態＞
［撮像素子の構成例］
第１の実施の形態では、３値駆動の増幅トランジスタ３２１乃至３２５が信号電圧の増幅とともにリセットを行っていたが、３値駆動トランジスタでは、浮遊拡散層を完全に空乏化することができないことがある。第３の実施の形態の撮像素子１００は、浮遊拡散層を完全に空乏化するリセットトランジスタをさらに備える点において第１の実施の形態と異なる。
【００８７】
図１３は、第３の実施の形態における画素回路２００の平面図の一例を示す図である。第３の実施の形態の画素回路２００は、ｎ＋層２４０の周囲のｐ層２６０および素子分離領域２７０の電極面側に、絶縁膜を介してリセット端子２５６および２５７がさらに形成されている点において第１の実施の形態と異なる。
【００８８】
図１４は、第３の実施の形態における画素回路２００の水平（Ｘ軸）方向に沿った断面図の一例を示す図である。図１４におけるａは、図１３におけるＸ１−Ｘ１'線に沿った画素回路２００の断面図の一例である。図１４のａに示すように、ｐ層２６０の電極面側に、リセット端子２５６および２５７が形成されている。これらのリセット端子には、リセット信号ＲＳＴが入力される。このリセット信号ＲＳＴは、蓄積された電荷量の初期化、すなわちリセットをするタイミングを制御する信号である。例えば、リセット信号ＲＳＴには、リセットを行う期間においてハイレベルが設定され、そうでない期間にローレベルが設定される。
【００８９】
リセット端子２５６および２５７が設けられたｐ層２６０と、そのｐ層２６０に隣接するｎ＋層２４０および浮遊拡散層２４４とは、ｐ層２６０を基板とし、ｎ＋層２４０および浮遊拡散層２４４をソースおよびドレインとするｎ型ＭＯＳトランジスタとして動作する。このｎ型ＭＯＳトランジスタは、リセット信号ＲＳＴがハイレベルの場合に、オン状態に移行して浮遊拡散層２４１乃至２４５に蓄積された電荷をｎ＋層２４０に排出させる。一方、リセット信号ＲＳＴがローレベルの場合にｎ型ＭＯＳトランジスタは、オフ状態に移行する。
【００９０】
図１４におけるｂは、図１３におけるＸ２−Ｘ２'線に沿った画素回路２００の断面図の一例である。図１４のｂに示すように、素子分離領域２７０の電極面側に、絶縁膜を介してリセット端子２５６および２５７が形成されている。
【００９１】
図１５は、第３の実施の形態における画素回路２００の等価回路図の一例を示す図である。第３の実施の形態の画素回路２００は、リセットトランジスタ３２６をさらに備える点において第１の実施の形態と異なる。例えば、ｎ型ＭＯＳトランジスタがリセットトランジスタ３２６として用いられる。リセットトランジスタ３２６のソースは、浮遊拡散層２４１乃至２４５に接続され、ゲートにはリセット信号ＲＳＴが入力され、ドレインには電源電位Ｖｄｄが印加される。リセットトランジスタ３２６は、図１４におけるｐ層２６０と、ｎ＋層２４０と、浮遊拡散層２４１乃至２４５とから構成される。
【００９２】
［撮像素子の動作例］
図１６は、第３の実施の形態における画素回路２００の制御の一例を示すタイミングチャートである。
【００９３】
第３の実施の形態における行選択信号ＳＥＬ_Ｒ１と、ＦＤ選択信号ＳＥＬ_Ｆ１乃至ＳＥＬ_Ｆ２０とについての制御は、第１の実施の形態と同様である。
【００９４】
リセット信号ＲＳＴは、露光開始時のタイミングＴ０からＴ１までの間において、行走査回路１１０によりハイレベルに設定され、タイミングＴ１以降においてローレベルに設定される。これにより、露光開始時に、浮遊拡散層の全てがリセットされる。
【００９５】
なお、第３の実施の形態では３値駆動のトランジスタを増幅トランジスタ３２１乃至３２５として用いる構成としているが、２値駆動のトランジスタを増幅トランジスタ３２１乃至３２５として用いてもよい。この場合、増幅トランジスタ３２１乃至３２５は、例えば、対応するＦＤ選択信号がハイレベルおよびローレベルの一方であればオン状態となり、他方であればオフ状態となる。
【００９６】
このように本技術の第３の実施の形態によれば、撮像素子１００は、蓄積された電荷を排出させるリセットトランジスタを備えるため、浮遊拡散層を完全空乏化することができる。
【００９７】
［変形例］
第３の実施の形態では、増幅トランジスタが並列に接続された撮像素子１００にリセットトランジスタをさらに設けていたが、増幅トランジスタが直列に接続された撮像素子１００にリセットトランジスタを設けてもよい。変形例の撮像素子１００は、増幅トランジスタが直列に接続されている点において第３の実施の形態と異なる。
【００９８】
［画素回路の構成例］
図１７は、第３の実施の形態の変形例における画素回路２００の等価回路図の一例を示す図である。変形例の画素回路２００の等価回路は、増幅トランジスタ３２１乃至３２５が直列に接続されている点において第３の実施の形態と異なる。
【００９９】
［撮像素子の動作例］
図１８は、第３の実施の形態の変形例における画素回路２００の制御の一例を示すタイミングチャートである。変形例の行選択信号ＳＥＬ_Ｒ１と、ＦＤ選択信号ＳＥＬ_Ｆ１乃至ＳＥＬ_Ｆ２０とについての制御は、第２の実施の形態と同様である。変形例のリセット信号ＲＳＴについての制御は、第３の実施の形態と同様である。
【０１００】
このように、変形例によれば、増幅トランジスタが直列に接続された撮像素子１００にリセットトランジスタを形成するため、微細化が容易であり、また、浮遊拡散層を完全空乏化することができる。
【０１０１】
＜４．第４実施の形態＞
［画素回路の構成例］
第１の実施の形態では、素子分離領域２７０にＳＴＩ（Shallow Trench Isolation）を形成して浮遊拡散層を分離していた。第４の実施の形態の撮像素子１００は、この素子分離領域に、絶縁層を介して電極を埋め込んだ点において第１の実施の形態と異なる。
【０１０２】
図１９は、第４の実施の形態における画素回路２００の平面図の一例を示す図である。第４の実施の形態の画素回路２００は、素子分離領域２７０の代わりに素子分離領域２８０を設けた点において第１の実施の形態と異なる。素子分離領域２８０は、二酸化ケイ素（ＳｉＯ２）などの絶縁層を介して電極を埋め込んだ領域である。
【０１０３】
図２０は、第４の実施の形態における画素回路２００の水平（Ｘ軸）方向に沿った断面図の一例を示す図である。図２０におけるａは、図２０におけるＸ１−Ｘ１'線に沿った画素回路２００の断面図の一例である。図２０におけるｂは、図１９におけるＸ２−Ｘ２'線に沿った画素回路２００の断面図の一例である。図２０に示すように、素子分離領域２８０には、絶縁層を介して電極が埋め込まれている。また、その素子分離領域２８０には、行走査回路１１０により生成された素子分離制御信号ＩＳＯが入力される。この素子分離制御信号ＩＳＯは、素子分離領域２８０に対向する領域をピンニング状態にするか否かを制御する信号である。例えば、離制御信号ＩＳＯには、ピンニング状態にする場合にローレベル（例えば負バイアス）が設定され、そうでない場合にハイレベル（例えば、グランド）が設定される。
【０１０４】
素子分離制御信号ＩＳＯがローレベルである場合、素子分離領域２８０は、フェルミ電位が固定されたピンニング状態となる。これにより、素子分離領域２８０に対向する領域がピンニング状態になり、素子分離領域まわりの欠陥からの暗電流や白点の発生を抑制することができる。一方、素子分離制御信号ＩＳＯがハイレベルである場合、ピンニングが解除される。
【０１０５】
［撮像素子の動作例］
図２１は、第４の実施の形態における画素回路２００の制御の一例を示すタイミングチャートである。第４の実施の形態における行選択信号ＳＥＬ_Ｒ１と、ＦＤ選択信号ＳＥＬ_Ｆ１乃至ＳＥＬ_Ｆ２０とについての制御は、第１の実施の形態と同様である。
【０１０６】
素子分離制御信号ＩＳＯは、タイミングＴ０からＴ１１までの露光期間において、ローレベルに設定される。これにより、電荷を蓄積している間において、素子分離領域２８０に対向する領域がピンニング状態になり、素子分離領域まわりの欠陥からの暗電流や白点の発生を抑制することができる。ただし、読み出し期間中において素子分離領域２８０に対向する領域をピンニング状態にすると増幅トランジスタにとってはリークパスになるので読み出し期間中においてはピンニング状態にするのを避けなければならない。そこで、読出しが開始されるタイミングＴ１１以降において、素子分離制御信号ＩＳＯは、ハイレベルに設定される。
【０１０７】
このように第４の実施の形態によれば、露光期間においてのみ素子分離領域２８０に対向する領域がピンニング状態になるため、素子分離領域まわりの欠陥からの暗電流や白点の発生を抑制することができる。
【０１０８】
［変形例］
第４の実施の形態では、増幅トランジスタが並列接続された撮像素子１００に素子分離領域を設けていたが、増幅トランジスタが直列接続された撮像素子１００に素子分離領域を設けてもよい。変形例の撮像素子は、増幅トランジスタが直列に接続されている点において第４の実施の形態と異なる。
【０１０９】
［撮像素子の動作例］
図２２は、第４の実施の形態の変形例における画素回路２００の制御の一例を示すタイミングチャートである。変形例の行選択信号ＳＥＬ_Ｒ１と、ＦＤ選択信号ＳＥＬ_Ｆ１乃至ＳＥＬ_Ｆ２０とについての制御は、第２の実施の形態と同様である。変形例の素子分離制御信号ＩＳＯについての制御は、第４の実施の形態と同様である。
【０１１０】
このように、変形例によれば、増幅トランジスタが直列に接続された撮像素子１００に素子分離領域を設けたため、微細化が容易である。また、露光期間においてのみ素子分離領域２８０に対向する領域がピンニング状態になり、素子分離領域まわりの欠陥からの暗電流や白点の発生を抑制することができる。
【０１１１】
＜５．第５実施の形態＞
［画素回路の構成例］
第４の実施の形態では、素子分離領域２８０は、ｎ＋層２４０と、ＦＤ列内の浮遊拡散層との接続部分を避けて形成されていた。しかし、ｎ＋層２４０と浮遊拡散層との接続部分を避けずに素子分離領域２８０を設ける方が、素子分離領域の形成が容易である。第５の実施の形態の撮像素子１００は、ｎ＋層２４０と浮遊拡散層との接続部分を避けずに素子分離領域２８０を設けた点において第４の実施の形態と異なる。
【０１１２】
図２３は、第５の実施の形態における画素回路２００の平面図の一例を示す図である。第５の実施の形態の画素回路２００は、ＦＤ列３１０、３２０、３３０および３４０と、ｎ＋層２４０との間に、ｎ＋層２４０と浮遊拡散層との接続部分も含めて、素子分離領域２８０が設けられている点において第４の実施の形態と異なる。
【０１１３】
図２４は、第５の実施の形態における画素回路２００の水平（Ｘ軸）方向に沿った断面図の一例を示す図である。同図は、図２３におけるＸ１−Ｘ１'線に沿った画素回路２００の断面を示す。同図に示すように、ｎ＋層２４０と、浮遊拡散層２４４との間には、素子分離領域２８０が設けられている。ただし、ｎ＋層２４０と、浮遊拡散層２４４とを常に分離したままだと、浮遊拡散層２４４に蓄積された電荷がｎ＋層２４０へ排出されなくなる。このため、リセット時には、素子分離領域２８０の絶縁状態を解除する必要がある。
【０１１４】
［撮像素子の動作例］
図２５は、第５の実施の形態における画素回路２００の制御の一例を示すタイミングチャートである。第５の実施の形態の素子分離制御信号ＩＳＯは、露光開始時におけるタイミングＴ０からＴ１までの間においてハイレベルに設定される。これにより、素子分離領域２８０が縦型トランジスタとして機能し、浮遊拡散層に蓄積された電荷が、素子分離領域２８０を介してｎ＋層２４０へ排出される。
【０１１５】
また、タイミングＴ１からタイミングＴ１１までの期間において、素子分離制御信号ＩＳＯはローレベルに設定され、タイミングＴ１１以降は、ミドルレベルに設定される。
【０１１６】
このように、第５の実施の形態によれば、撮像素子１００は、リセット時に素子分離領域２８０の絶縁状態を解除するため、ｎ＋層２４０と浮遊拡散層との接続部分を避けずに素子分離領域２８０を設けることができる。
【０１１７】
［変形例］
第５の実施の形態では、増幅トランジスタが並列接続された撮像素子１００に素子分離領域２８０を設けていたが、増幅トランジスタが直列接続された撮像素子１００に素子分離領域２８０を設けてもよい。変形例の撮像素子１００は、増幅トランジスタが直列に接続されている点において第５の実施の形態と異なる。
【０１１８】
［撮像素子の動作例］
図２６は、第５の実施の形態の変形例における画素回路２００の制御の一例を示すタイミングチャートである。変形例の行選択信号ＳＥＬ_Ｒ１と、ＦＤ選択信号ＳＥＬ_Ｆ１乃至ＳＥＬ_Ｆ２０とについての制御は、第２の実施の形態と同様である。変形例の素子分離制御信号ＩＳＯについての制御は、第５の実施の形態と同様である。
【０１１９】
このように、変形例によれば、増幅トランジスタが直列接続された撮像素子１００においてリセット時に素子分離領域２８０が縦型トランジスタとして機能するため、微細化が容易となる。また、浮遊拡散層との接続部分を避けずに素子分離領域２８０を設けることができる。
【０１２０】
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
【０１２１】
また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
【０１２２】
なお、本技術は以下のような構成もとることができる。
（１）入射光を電荷に変換する光電変換部と、
前記電荷を蓄積する複数の電荷蓄積部と、
前記複数の電荷蓄積部の各々に蓄積された前記電荷の量に応じた信号電圧を順に増幅して出力する増幅部と
をそれぞれが備える複数の画素を具備する撮像素子。
（２）前記増幅部は、前記複数の電荷蓄積部の各々について前記信号電圧を増幅して出力する増幅トランジスタを備え、
前記増幅トランジスタの各々は、電源電位と基準電位との間において直列に接続されている前記（１）記載の撮像素子。
（３）前記増幅部は、前記複数の電荷蓄積部の各々について前記信号電圧を増幅して出力する増幅トランジスタを備え、
前記増幅トランジスタの各々は、電源電位と基準電位との間において並列に接続されている前記（１）または（２）に記載の撮像素子。
（４）前記増幅部は、前記複数の電荷接続部の各々について前記信号電圧を増幅して出力する増幅トランジスタを備え、
前記増幅トランジスタは、当該増幅トランジスタを制御する制御信号が第１の電位である場合には前記電荷蓄積部に蓄積された前記電荷を排出させ、前記制御信号が第２の電位である場合には前記信号電圧を増幅して出力し、前記制御信号が第３の電位である場合には前記信号電圧を出力しない前記（１）から（３）のいずれかに記載の撮像素子。
（５）前記複数の電荷蓄積部に蓄積された前記電荷を排出させるリセットトランジスタをさらに具備する
前記（１）から（４）のいずれかに記載の撮像素子。
（６）前記増幅部は、前記複数の電荷接続部の各々について前記信号電圧を増幅して出力する増幅トランジスタを備え、
前記増幅トランジスタの各々は、ゲート、ソースおよびドレインを備え、
前記複数の電荷蓄積部の各々は、当該電荷蓄積部に対応する前記増幅トランジスタの前記ソースおよび前記ドレインの間に形成される前記（１）から（５）のいずれかに記載の撮像素子。
（７）所定の導通期間において導通状態に移行し、前記導通期間に該当しない非導通期間において非導通状態に移行する素子分離領域と、
前記素子分離領域を介して前記複数の電荷蓄積部に接続された電荷排出層とを具備し、
前記複数の電荷蓄積部は、前記導通期間において前記素子分離領域を介して前記電荷排出層へ前記蓄積した電荷を排出する前記（１）から（６）のいずれかに記載の撮像素子。
（８）前記出力された信号電圧の各々を加算して当該加算した値を加算値として生成する加算部をさらに具備する
前記（１）から（７）のいずれかに記載の撮像素子。
【符号の説明】
【０１２３】
１００  撮像素子
１１０  行走査回路
１２０  画素アレイ部
１３０  Ａ／Ｄ変換部
１４０  積算回路
１４５  判定回路
１５０  レジスタ
１６０  出力回路
２００  画素回路
２１０  行選択トランジスタ
２２１、２６０  ｐ層
２２２  ｎ-層
２２３  光電変換部
２３１、２３２、２３３、２３４、２３５、２３６  ｐ＋層
２４０  ｎ+層
２４１、２４２、２４３、２４４、２４５  浮遊拡散層
２５１、２５２、２５３、２５４、２５５  ゲート絶縁膜
２５６、２５８  リセット端子
２７０、２８０  素子分離領域
３１０、３２０、３３０、３４０  ＦＤ列
３２１、３２２、３２３、３２４、３２５  増幅トランジスタ
３２６  リセットトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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