(57)【要約】【課題】読み出し速度を速くし、かつ消費電力の増大を抑制することができるメモリ装置を提供することを課題とする。【解決手段】メモリ装置は、第１のアドレスのリード要求及び第２のアドレスのリード要求が入力された場合、第１のアドレスのロウアドレス及び第２のアドレスのロウアドレスが異なる場合には、第１のアドレスに対応するメモリセルの基準電位ノード及び第２のアドレスに対応するメモリセルの基準電位ノードにグランド電位を供給し、第１のアドレスのロウアドレス及び第２のアドレスのロウアドレスが同じ場合には、第１のアドレスに対応するメモリセルの基準電位ノード及び第２のアドレスに対応するメモリセルの基準電位ノードに負電位を供給するリードアシスト回路（１０９，１１０）を有する。【選択図】図１
2015032338.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置され、データを記憶する複数のメモリセルと、
前記複数のメモリセルのカラム毎に設けられ、前記メモリセルに対してデータを入出力するための複数の第１のビットラインと、
前記複数のメモリセルのカラム毎に設けられ、前記メモリセルに対してデータを入出力するための複数の第２のビットラインと、
前記複数のメモリセルのロウ毎に設けられ、前記メモリセルを前記第１のビットラインに接続する複数の第１のワードラインと、
前記複数のメモリセルのロウ毎に設けられ、前記メモリセルを前記第２のビットラインに接続する複数の第２のワードラインと、
各々がロウアドレス及びカラムアドレスを含む第１のアドレス及び第２のアドレスが入力され、前記第１のアドレスのロウアドレスを基に前記複数の第１のワードラインに電圧を供給し、前記第２のアドレスのロウアドレスを基に前記複数の第２のワードラインに電圧を供給するデコーダと、
前記第１のアドレスのカラムアドレスを基に前記複数の第１のビットラインのデータを選択的に出力し、前記第２のアドレスのカラムアドレスを基に前記複数の第２のビットラインのデータを選択的に出力するカラムセレクタと、
前記第１のアドレスのリード要求及び前記第２のアドレスのリード要求が入力された場合、前記第１のアドレスのロウアドレス及び前記第２のアドレスのロウアドレスが異なる場合には、前記第１のアドレスに対応するメモリセルの基準電位ノード及び前記第２のアドレスに対応するメモリセルの基準電位ノードにグランド電位を供給し、前記第１のアドレスのロウアドレス及び前記第２のアドレスのロウアドレスが同じ場合には、前記第１のアドレスに対応するメモリセルの基準電位ノード及び前記第２のアドレスに対応するメモリセルの基準電位ノードに負電位を供給するリードアシスト回路と
を有することを特徴とするメモリ装置。
【請求項２】
さらに、前記第１のアドレスのライト要求が入力された場合には、前記第１のアドレスのカラムアドレスに対応する前記第１のビットラインに負電位を供給し、前記第２のアドレスのライト要求が入力された場合には、前記第２のアドレスのカラムアドレスに対応する前記第２のビットラインに負電位を供給するライトアシスト回路を有することを特徴とする請求項１記載のメモリ装置。
【請求項３】
さらに、負電位を生成する負電位生成回路を有し、
前記リードアシスト回路及び前記ライトアシスト回路は、前記負電位生成回路により生成される負電位を共用することを特徴とする請求項２記載のメモリ装置。
【請求項４】
前記リードアシスト回路は、前記第１のアドレス及び前記第２のアドレスのアクセス要求があった場合、前記第１のアドレスのロウアドレス及び前記第２のアドレスのロウアドレスが異なる場合には、前記第１のアドレスに対応するメモリセルの基準電位ノード及び前記第２のアドレスに対応するメモリセルの基準電位ノードにグランド電位を供給することを特徴とする請求項１〜３のいずれか１項に記載のメモリ装置。
【請求項５】
前記複数のメモリセルのうちの同じカラムのメモリセルの基準電位ノードは、相互に接続されていることを特徴とする請求項１〜４のいずれか１項に記載のメモリ装置。
【請求項６】
行列状に配置され、データを記憶する複数のメモリセルと、
前記複数のメモリセルのカラム毎に設けられ、前記メモリセルに対してデータを入出力するための複数の第１のビットラインと、
前記複数のメモリセルのカラム毎に設けられ、前記メモリセルに対してデータを入出力するための複数の第２のビットラインと、
前記複数のメモリセルのロウ毎に設けられ、前記メモリセルを前記第１のビットラインに接続する複数の第１のワードラインと、
前記複数のメモリセルのロウ毎に設けられ、前記メモリセルを前記第２のビットラインに接続する複数の第２のワードラインと、
各々がロウアドレス及びカラムアドレスを含む第１のアドレス及び第２のアドレスが入力され、前記第１のアドレスのロウアドレスを基に前記複数の第１のワードラインに電圧を供給し、前記第２のアドレスのロウアドレスを基に前記複数の第２のワードラインに電圧を供給するデコーダと、
前記第１のアドレスのカラムアドレスを基に前記複数の第１のビットラインのデータを選択的に出力し、前記第２のアドレスのカラムアドレスを基に前記複数の第２のビットラインのデータを選択的に出力するカラムセレクタとを有するメモリ装置の制御方法であって、
前記第１のアドレスのリード要求及び前記第２のアドレスのリード要求が入力された場合、前記第１のアドレスのロウアドレス及び前記第２のアドレスのロウアドレスが異なる場合には、前記第１のアドレスに対応するメモリセルの基準電位ノード及び前記第２のアドレスに対応するメモリセルの基準電位ノードにグランド電位を供給し、前記第１のアドレスのロウアドレス及び前記第２のアドレスのロウアドレスが同じ場合には、前記第１のアドレスに対応するメモリセルの基準電位ノード及び前記第２のアドレスに対応するメモリセルの基準電位ノードに負電位を供給することを特徴とするメモリ装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ装置及びその制御方法に関する。
【背景技術】
【０００２】
行列状に配列され、各々が複数のポートを介してアクセス可能である複数のスタティック型メモリセルを有する半導体記憶装置が知られている（例えば、特許文献１参照）。複数の第１の電源線は、各メモリセル列に対応して配置され、各々が対応の列のメモリセルの第１の電源ノードに結合される。複数の第２の電源線は、各メモリセル列に対応して配置され、各々が対応の列のメモリセルの第２の電源ノードに結合される。複数の電源制御回路は、各列に対応して配置され、各々が、動作モード及びアクセスポート指示情報に従って、対応の列の第１及び第２の電源線の電圧レベルを設定する。
【０００３】
また、読み出しマージンを改善し、読み出し速度の低下を防ぎ、かつ書き込みマージンの低下を防ぐことが可能な半導体装置が知られている（例えば、特許文献２参照）。電源電圧制御部は、第１の電源電圧及び第１の電源電圧よりもレベルの低い第２の電源電圧をメモリセルに供給し、メモリセルからのデータ読み出し時、第１の電源電圧のレベルをメモリセルへのデータ書き込み時における第１の電源電圧のレベルと比べて高く設定すること、及び第２の電源電圧のレベルをメモリセルへのデータ書き込み時における第２の電源電圧と比べて低く設定することの少なくとも一方を行なう。
【０００４】
また、マトリクス状に配置されたワード線及びビット線と、ワード線とビット線との交差点に配置された複数のメモリセルとを有する半導体記憶装置が知られている（例えば、特許文献３参照）。ローデータ保持電源制御回路は、同一のビット線上に配置されたメモリセルに供給されるローデータ保持電源の電位を制御する。複数のメモリセルのそれぞれは、ハイデータとローデータを対で保持する、クロスカップル接続された２つのインバータ回路を有する。ローデータ保持電源制御回路は、書き込み動作時に、選択されたビット線に対応したメモリセルのローデータ保持電源の電位を、非選択のビット線に対応したメモリセルのローデータ保持電源よりも高い電位に制御する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−４７１８０号公報
【特許文献２】特開２０１０−２８７２８７号公報
【特許文献３】特開２００７−１９３９２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献２では、メモリセルからのデータ読み出し時、第１の電源電圧のレベルをメモリセルへのデータ書き込み時における第１の電源電圧のレベルと比べて高く設定すること、及び第２の電源電圧のレベルをメモリセルへのデータ書き込み時における第２の電源電圧と比べて低く設定することの少なくとも一方を行なう。これにより、読み出しマージンを改善し、読み出し速度の低下を防ぐことができる。しかし、この電源電圧制御により、消費電力が増大してしまう課題がある。
【０００７】
本発明の目的は、読み出し速度を速くし、かつ消費電力の増大を抑制することができるメモリ装置及びその制御方法を提供することである。
【課題を解決するための手段】
【０００８】
メモリ装置は、行列状に配置され、データを記憶する複数のメモリセルと、前記複数のメモリセルのカラム毎に設けられ、前記メモリセルに対してデータを入出力するための複数の第１のビットラインと、前記複数のメモリセルのカラム毎に設けられ、前記メモリセルに対してデータを入出力するための複数の第２のビットラインと、前記複数のメモリセルのロウ毎に設けられ、前記メモリセルを前記第１のビットラインに接続する複数の第１のワードラインと、前記複数のメモリセルのロウ毎に設けられ、前記メモリセルを前記第２のビットラインに接続する複数の第２のワードラインと、各々がロウアドレス及びカラムアドレスを含む第１のアドレス及び第２のアドレスが入力され、前記第１のアドレスのロウアドレスを基に前記複数の第１のワードラインに電圧を供給し、前記第２のアドレスのロウアドレスを基に前記複数の第２のワードラインに電圧を供給するデコーダと、前記第１のアドレスのカラムアドレスを基に前記複数の第１のビットラインのデータを選択的に出力し、前記第２のアドレスのカラムアドレスを基に前記複数の第２のビットラインのデータを選択的に出力するカラムセレクタと、前記第１のアドレスのリード要求及び前記第２のアドレスのリード要求が入力された場合、前記第１のアドレスのロウアドレス及び前記第２のアドレスのロウアドレスが異なる場合には、前記第１のアドレスに対応するメモリセルの基準電位ノード及び前記第２のアドレスに対応するメモリセルの基準電位ノードにグランド電位を供給し、前記第１のアドレスのロウアドレス及び前記第２のアドレスのロウアドレスが同じ場合には、前記第１のアドレスに対応するメモリセルの基準電位ノード及び前記第２のアドレスに対応するメモリセルの基準電位ノードに負電位を供給するリードアシスト回路とを有する。
【発明の効果】
【０００９】
ロウアドレスが同じ場合には、第１及び第２のビットラインの両方から同一メモリセルの基準電位ノードに電流が流れるので、メモリセルの基準電位ノードに負電位を供給することにより、読み出し速度を速くすることができる。また、ロウアドレスが異なる場合には、第１及び第２のビットラインの両方から同一メモリセルの基準電位ノードに電流が流れることはなく、読み出し速度の低下はないので、メモリセルの基準電位ノードにグランド電位を供給することにより、消費電力の増大を抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、本実施形態によるメモリ装置の構成例を示すブロック図である。
【図２】図２（Ａ）及び（Ｂ）は、図１のメモリ装置の一部の構成例を示す回路図である。
【図３】図３（Ａ）〜（Ｃ）は、リードアシスト回路及びライトアシスト回路の動作を示す図である。
【図４】図４（Ａ）〜（Ｃ）は、Ａポートのリードアシスト信号及びＢポートのリードアシスト信号を示す図である。
【図５】図５（Ａ）及び（Ｂ）は、アドレスコンパレータ内のリードアシスト信号を生成するための回路の構成例を示す図である。
【図６】図６（Ａ）はブースト制御回路の構成例を示す図であり、図６（Ｂ）はブースト制御回路の動作例を示すタイミングチャートである。
【図７】図７は、メモリ装置の読み出し動作を示すタイミングチャートである。
【図８】図８は、メモリ装置の書き込み動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１１】
図１は、本実施形態によるメモリ装置の構成例を示すブロック図である。メモリ装置は、例えば、２ポートのスタティックランダムアクセスメモリ（ＳＲＡＭ）である。２ポートは、Ａポート及びＢポートを有する。
【００１２】
複数のメモリセルＭＣ１１〜ＭＣ３２は、スタティック型メモリセルであり、ロウ方向及びカラム方向の行列状に配置され、データを記憶する。メモリセルＭＣ１１は、第１のロウ及び第１のカラムに配置されている。メモリセルＭＣ１２は、第１のロウ及び第２のカラムに配置されている。メモリセルＭＣ２１は、第２のロウ及び第１のカラムに配置されている。メモリセルＭＣ２２は、第２のロウ及び第２のカラムに配置されている。メモリセルＭＣ３１は、第３のロウ及び第１のカラムに配置されている。メモリセルＭＣ３２は、第３のロウ及び第２のカラムに配置されている。なお、説明の簡単のため、３行２列のメモリセルＭＣ１１〜ＭＣ３２の例を示すが、実際にはより多くのメモリセルが配置される。
【００１３】
メモリセルＭＣ１１〜ＭＣ３２のうちの同じカラムのメモリセルの基準電位ノードＭＶＳＳ１及びＭＶＳＳ２は、相互に接続されている。第１のカラムのメモリセルＭＣ１１，ＭＣ２１，ＭＣ３１の基準電位ノードＭＶＳＳ１は、相互に接続されている。第２のカラムのメモリセルＭＣ１２，ＭＣ２２，ＭＣ３２の基準電位ノードＭＶＳＳ２は、相互に接続されている。
【００１４】
複数の第１のビットラインＢＬＡ１，ＢＬＡＸ１，ＢＬＡ２，ＢＬＡＸ２は、Ａポートのビットラインであり、複数のメモリセルＭＣ１１〜ＭＣ３２のカラム毎に設けられ、メモリセルＭＣ１１〜ＭＣ３２に対してデータを入出力することができる。ビットラインＢＬＡ１及びＢＬＡＸ１は、第１のカラムのメモリセルＭＣ１１，ＭＣ２１，ＭＣ３１に接続され、相互に相補のデータが入出力される。ビットラインＢＬＡ２及びＢＬＡＸ２は、第２のカラムのメモリセルＭＣ１２，ＭＣ２２，ＭＣ３２に接続され、相互に相補のデータが入出力される。
【００１５】
複数の第２のビットラインＢＬＢ１，ＢＬＢＸ１，ＢＬＢ２，ＢＬＢＸ２は、Ｂポートのビットラインであり、複数のメモリセルＭＣ１１〜ＭＣ３２のカラム毎に設けられ、メモリセルＭＣ１１〜ＭＣ３２に対してデータを入出力することができる。ビットラインＢＬＢ１及びＢＬＢＸ１は、第１のカラムのメモリセルＭＣ１１，ＭＣ２１，ＭＣ３１に接続され、相互に相補のデータが入出力される。ビットラインＢＬＢ２及びＢＬＢＸ２は、第２のカラムのメモリセルＭＣ１２，ＭＣ２２，ＭＣ３２に接続され、相互に相補のデータが入出力される。
【００１６】
複数の第１のワードラインＷＬＡ１，ＷＬＡ２，ＷＬＡ３は、Ａポートのワードラインであり、複数のメモリセルＭＣ１１〜ＭＣ３２のロウ毎に設けられ、メモリセルＭＣ１１〜ＭＣ３２をそれぞれ第１のビットラインＢＬＡ１，ＢＬＡＸ１，ＢＬＡ２，ＢＬＡＸ２に接続するためのラインである。ワードラインＷＬＡ１は、第１のロウのメモリセルＭＣ１１，ＭＣ１２に接続される。ワードラインＷＬＡ１がハイレベルになると、メモリセルＭＣ１１はビットラインＢＬＡ１及びＢＬＡＸ１に接続され、メモリセルＭＣ１２はビットラインＢＬＡ２及びＢＬＡＸ２に接続される。ワードラインＷＬＡ２は、第２のロウのメモリセルＭＣ２１，ＭＣ２２に接続される。ワードラインＷＬＡ２がハイレベルになると、メモリセルＭＣ２１はビットラインＢＬＡ１及びＢＬＡＸ１に接続され、メモリセルＭＣ２２はビットラインＢＬＡ２及びＢＬＡＸ２に接続される。ワードラインＷＬＡ３は、第３のロウのメモリセルＭＣ３１，ＭＣ３２に接続される。ワードラインＷＬＡ３がハイレベルになると、メモリセルＭＣ３１はビットラインＢＬＡ１及びＢＬＡＸ１に接続され、メモリセルＭＣ３２はビットラインＢＬＡ２及びＢＬＡＸ２に接続される。
【００１７】
複数の第２のワードラインＷＬＢ１，ＷＬＢ２，ＷＬＢ３は、Ｂポートのワードラインであり、複数のメモリセルＭＣ１１〜ＭＣ３２のロウ毎に設けられ、メモリセルＭＣ１１〜ＭＣ３２をそれぞれ第２のビットラインＢＬＢ１，ＢＬＢＸ１，ＢＬＢ２，ＢＬＢＸ２に接続するためのラインである。ワードラインＷＬＢ１は、第１のロウのメモリセルＭＣ１１，ＭＣ１２に接続される。ワードラインＷＬＢ１がハイレベルになると、メモリセルＭＣ１１はビットラインＢＬＢ１及びＢＬＢＸ１に接続され、メモリセルＭＣ１２はビットラインＢＬＢ２及びＢＬＢＸ２に接続される。ワードラインＷＬＢ２は、第２のロウのメモリセルＭＣ２１，ＭＣ２２に接続される。ワードラインＷＬＢ２がハイレベルになると、メモリセルＭＣ２１はビットラインＢＬＢ１及びＢＬＢＸ１に接続され、メモリセルＭＣ２２はビットラインＢＬＢ２及びＢＬＢＸ２に接続される。ワードラインＷＬＢ３は、第３のロウのメモリセルＭＣ３１，ＭＣ３２に接続される。ワードラインＷＬＢ３がハイレベルになると、メモリセルＭＣ３１はビットラインＢＬＢ１及びＢＬＢＸ１に接続され、メモリセルＭＣ３２はビットラインＢＬＢ２及びＢＬＢＸ２に接続される。
【００１８】
デコーダ１０１は、クロック信号ＣＬＫ、第１のライトイネーブル信号ＷＥＡ、第２のライトイネーブル信号ＷＥＢ、第１のアドレスＡＡ、第２のアドレスＡＢを入力し、第１のワードラインＷＬＡ１〜ＷＬＡ３及び第２のワードラインＷＬＢ１〜ＷＬＢ３に電圧を供給し、第１のセンスアンプイネーブル信号ＳＡＥＡ、第２のセンスアンプイネーブル信号ＳＡＥＢ、第１のカラムアドレスＣＯＬＡ、第２のカラムアドレスＣＯＬＢ、第１のライトアシスト信号ＷＥＮＡ及び第２のライトアシスト信号ＷＥＮＢを出力する。
【００１９】
第１のアドレスＡＡは、Ａポートのアドレスであり、上位複数ビットがロウアドレスであり、下位複数アドレスがカラムアドレスである。第２のアドレスＡＢは、Ｂポートのアドレスであり、上位複数ビットがロウアドレスであり、下位複数アドレスがカラムアドレスである。第１のライトイネーブル信号ＷＥＡはＡポートのライトイネーブル信号であり、第２のライトイネーブル信号ＷＥＢはＢポートのライトイネーブル信号である。ライトイネーブル信号ＷＥＡ及びＷＥＢは、ハイレベルがライト要求を示し、ローレベルがリード要求を示す。
【００２０】
第１のセンスアンプイネーブル信号ＳＡＥＡは、Ａポートのセンスアンプイネーブル信号であり、第１のセンスアンプ１０４のイネーブル信号である。第２のセンスアンプイネーブル信号ＳＡＥＢは、Ｂポートのセンスアンプイネーブル信号であり、第２のセンスアンプ１０５のイネーブル信号である。第１のカラムアドレスＣＯＬＡは、Ａポートのカラムアドレスであり、第１のアドレスＡＡの下位複数ビットのカラムアドレスである。第２のカラムアドレスＣＯＬＢは、Ｂポートのカラムアドレスであり、第２のアドレスＡＢの下位複数ビットのカラムアドレスである。第１のライトアシスト信号ＷＥＮＡは、Ａポートのライトアシスト信号であり、第１のライトイネーブル信号ＷＥＡがライト要求を示す場合に、クロック信号ＣＬＫに同期したハイレベルパルスになる。第２のライトアシスト信号ＷＥＮＢは、Ｂポートのライトアシスト信号であり、第２のライトイネーブル信号ＷＥＢがライト要求を示す場合に、クロック信号ＣＬＫに同期したハイレベルパルスになる。
【００２１】
第１のワードラインＷＬＡ１は、第１のアドレスＡＡのロウアドレスが第１のロウを示す場合にハイレベルになる。その場合、第１のロウのメモリセルＭＣ１１及びＭＣ１２は、それぞれ第１のビットラインＢＬＡ１，ＢＬＡＸ１及びＢＬＡ２，ＢＬＡＸ２に接続される。第１のワードラインＷＬＡ２は、第１のアドレスＡＡのロウアドレスが第２のロウを示す場合にハイレベルになる。その場合、第２のロウのメモリセルＭＣ２１及びＭＣ２２は、それぞれ第１のビットラインＢＬＡ１，ＢＬＡＸ１及びＢＬＡ２，ＢＬＡＸ２に接続される。第１のワードラインＷＬＡ３は、第１のアドレスＡＡのロウアドレスが第３のロウを示す場合にハイレベルになる。その場合、第３のロウのメモリセルＭＣ３１及びＭＣ３２は、それぞれ第１のビットラインＢＬＡ１，ＢＬＡＸ１及びＢＬＡ２，ＢＬＡＸ２に接続される。
【００２２】
第２のワードラインＷＬＢ１は、第２のアドレスＡＢのロウアドレスが第１のロウを示す場合にハイレベルになる。その場合、第１のロウのメモリセルＭＣ１１及びＭＣ１２は、それぞれ第２のビットラインＢＬＢ１，ＢＬＢＸ１及びＢＬＢ２，ＢＬＢＸ２に接続される。第２のワードラインＷＬＢ２は、第２のアドレスＡＢのロウアドレスが第２のロウを示す場合にハイレベルになる。その場合、第２のロウのメモリセルＭＣ２１及びＭＣ２２は、それぞれ第２のビットラインＢＬＢ１，ＢＬＢＸ１及びＢＬＢ２，ＢＬＢＸ２に接続される。第２のワードラインＷＬＢ３は、第２のアドレスＡＢのロウアドレスが第３のロウを示す場合にハイレベルになる。その場合、第３のロウのメモリセルＭＣ３１及びＭＣ３２は、それぞれ第２のビットラインＢＬＢ１，ＢＬＢＸ１及びＢＬＢ２，ＢＬＢＸ２に接続される。以上のように、デコーダ１０１は、第１のアドレスＡＡのロウアドレスを基に複数の第１のワードラインＷＬＡ１〜ＷＬＡ３に電圧を供給し、第２のアドレスＡＢのロウアドレスを基に複数の第２のワードラインＷＬＢ１〜ＷＬＢ３に電圧を供給する。
【００２３】
まず、第１のライトイネーブル信号ＷＥＡがリード要求を示す場合を説明する。第１のワードラインＷＬＡ１がハイレベルの場合には、メモリセルＭＣ１１に記憶されているデータは、第１のビットラインＢＬＡ１及びＢＬＡＸ１に出力され、メモリセルＭＣ１２に記憶されているデータは、第１のビットラインＢＬＡ２及びＢＬＡＸ２に出力される。第１のワードラインＷＬＡ２がハイレベルの場合には、メモリセルＭＣ２１に記憶されているデータは、第１のビットラインＢＬＡ１及びＢＬＡＸ１に出力され、メモリセルＭＣ２２に記憶されているデータは、第１のビットラインＢＬＡ２及びＢＬＡＸ２に出力される。第１のワードラインＷＬＡ３がハイレベルの場合には、メモリセルＭＣ３１に記憶されているデータは、第１のビットラインＢＬＡ１及びＢＬＡＸ１に出力され、メモリセルＭＣ３２に記憶されているデータは、第１のビットラインＢＬＡ２及びＢＬＡＸ２に出力される。
【００２４】
第１のカラムセレクタ１０２は、第１のカラムアドレスＣＯＬＡが第１のカラムを示す場合には、第１のビットラインＢＬＡ１及びＢＬＡＸ１のデータを選択して第１のセンスアンプ１０４に出力する。また、第１のカラムセレクタ１０２は、第１のカラムアドレスＣＯＬＡが第２のカラムを示す場合には、第１のビットラインＢＬＡ２及びＢＬＡＸ２のデータを選択して第１のセンスアンプ１０４に出力する。第１のセンスアンプ１０４は、第１のセンスアンプイネーブル信号ＳＡＥＡがハイレベルの場合に活性化し、第１のビットラインＢＬＡ１及びＢＬＡＸ１の大小関係又は第１のビットラインＢＬＡ２及びＢＬＡＸ２の大小関係に応じて、Ａポートの第１のリードデータＲＤＡを出力する。なお、第１のセンスアンプイネーブル信号ＳＡＥＡは、第１のライトイネーブル信号ＷＥＡがリード要求を示す場合にハイレベルになる。
【００２５】
次に、第２のライトイネーブル信号ＷＥＢがリード要求を示す場合を説明する。第２のワードラインＷＬＢ１がハイレベルの場合には、メモリセルＭＣ１１に記憶されているデータは、第２のビットラインＢＬＢ１及びＢＬＢＸ１に出力され、メモリセルＭＣ１２に記憶されているデータは、第２のビットラインＢＬＢ２及びＢＬＢＸ２に出力される。第２のワードラインＷＬＢ２がハイレベルの場合には、メモリセルＭＣ２１に記憶されているデータは、第２のビットラインＢＬＢ１及びＢＬＢＸ１に出力され、メモリセルＭＣ２２に記憶されているデータは、第２のビットラインＢＬＢ２及びＢＬＢＸ２に出力される。第２のワードラインＷＬＢ３がハイレベルの場合には、メモリセルＭＣ３１に記憶されているデータは、第２のビットラインＢＬＢ１及びＢＬＢＸ１に出力され、メモリセルＭＣ３２に記憶されているデータは、第２のビットラインＢＬＢ２及びＢＬＢＸ２に出力される。
【００２６】
第２のカラムセレクタ１０３は、第２のカラムアドレスＣＯＬＢが第１のカラムを示す場合には、第２のビットラインＢＬＢ１及びＢＬＢＸ１のデータを選択して第２のセンスアンプ１０５に出力する。また、第２のカラムセレクタ１０３は、第２のカラムアドレスＣＯＬＢが第２のカラムを示す場合には、第２のビットラインＢＬＢ２及びＢＬＢＸ２のデータを選択して第２のセンスアンプ１０５に出力する。第２のセンスアンプ１０５は、第２のセンスアンプイネーブル信号ＳＡＥＢがハイレベルの場合に活性化し、第２のビットラインＢＬＢ１及びＢＬＢＸ１の大小関係又は第２のビットラインＢＬＢ２及びＢＬＢＸ２の大小関係に応じて、Ｂポートの第２のリードデータＲＤＢを出力する。なお、第２のセンスアンプイネーブル信号ＳＡＥＢは、第２のライトイネーブル信号ＷＥＢがリード要求を示す場合にハイレベルになる。
【００２７】
次に、第１のライトイネーブル信号ＷＥＡがライト要求を示す場合を説明する。上記と同様に、第１のアドレスＡＡのロウアドレスに応じて、第１のワードラインＷＬＡ１〜ＷＬＡ３のいずれかがハイレベルになる。リード／ライトアシスト回路１０９は、第１のカラムアドレスＣＯＬＡが第１のカラムを示す場合には、Ａポートの第１のライトデータを第１のビットラインＢＬＡ１及びＢＬＡＸ１に出力する。第１のビットラインＢＬＡ１及びＢＬＡＸ１のデータは、第１のワードラインＷＬＡ１〜ＷＬＡ３のいずれかにより選択されたメモリセルに書き込まれる。リード／ライトアシスト回路１１０は、第１のカラムアドレスＣＯＬＡが第２のカラムを示す場合には、Ａポートの第１のライトデータを第１のビットラインＢＬＡ２及びＢＬＡＸ２に出力する。第１のビットラインＢＬＡ２及びＢＬＡＸ２のデータは、第１のワードラインＷＬＡ１〜ＷＬＡ３のいずれかにより選択されたメモリセルに書き込まれる。
【００２８】
次に、第２のライトイネーブル信号ＷＥＢがライト要求を示す場合を説明する。上記と同様に、第２のアドレスＡＢのロウアドレスに応じて、第２のワードラインＷＬＢ１〜ＷＬＢ３のいずれかがハイレベルになる。リード／ライトアシスト回路１０９は、第２のカラムアドレスＣＯＬＢが第１のカラムを示す場合には、Ｂポートの第２のライトデータを第２のビットラインＢＬＢ１及びＢＬＢＸ１に出力する。第２のビットラインＢＬＢ１及びＢＬＢＸ１のデータは、第２のワードラインＷＬＢ１〜ＷＬＢ３のいずれかにより選択されたメモリセルに書き込まれる。リード／ライトアシスト回路１１０は、第２のカラムアドレスＣＯＬＢが第２のカラムを示す場合には、Ｂポートの第２のライトデータを第２のビットラインＢＬＢ２及びＢＬＢＸ２に出力する。第２のビットラインＢＬＢ２及びＢＬＢＸ２のデータは、第２のワードラインＷＬＢ１〜ＷＬＢ３のいずれかにより選択されたメモリセルに書き込まれる。
【００２９】
アドレスコンパレータ１０６は、クロック信号ＣＬＫ、ライトイネーブル信号ＷＥＡ，ＷＥＢ及びアドレスＡＡ，ＡＢを入力し、第１のアドレスＡＡ及び第２のアドレスＡＢの比較結果に応じて、第１のリードアシスト信号ＲＥＮＡ及び第２のリードアシスト信号ＲＥＮＢを出力する。ブースト制御回路１０７は、クロック信号ＣＬＫ、ライトイネーブル信号ＷＥＡ，ＷＥＢ及びリードアシスト信号ＲＥＮＡ，ＲＥＮＢを入力し、第１のブースト信号ＢＳＴＡＸ及び第２のブースト信号ＢＳＴＢＸを出力する。
【００３０】
負電位生成回路１０８は、ｎチャネル電界効果トランジスタ１１１，１１２及び容量１１３，１１４を有する。ｎチャネル電界効果トランジスタ１１２は、ドレインがノードＮＶＳＳＡに接続され、ゲートがブースト信号ＢＳＴＡＸのノードに接続され、ソースがグランド電位ノードに接続される。容量１１４は、トランジスタ１１２のドレイン及びゲート間に接続される。ブースト信号ＢＳＴＡＸがハイレベルになると、トランジスタ１１２がオンし、ノードＮＶＳＳＡがグランド電位になる。その後、ブースト信号ＢＳＴＡＸをローレベルにすると、トランジスタ１１２がオフし、容量１１４により結合されたノードＮＶＳＳＡが負電位になる。
【００３１】
ｎチャネル電界効果トランジスタ１１１は、ドレインがノードＮＶＳＳＢに接続され、ゲートがブースト信号ＢＳＴＢＸのノードに接続され、ソースがグランド電位ノードに接続される。容量１１３は、トランジスタ１１１のドレイン及びゲート間に接続される。ブースト信号ＢＳＴＢＸがハイレベルになると、トランジスタ１１１がオンし、ノードＮＶＳＳＢがグランド電位になる。その後、ブースト信号ＢＳＴＢＸをローレベルにすると、トランジスタ１１１がオフし、容量１１３により結合されたノードＮＶＳＳＢが負電位になる。
【００３２】
リード／ライトアシスト回路１０９は、リードアシスト信号ＲＥＮＡ及びＲＥＮＢを入力し、第１のカラムのメモリセルＭＣ１１，ＭＣ２１，ＭＣ３１の基準電位ノードＭＶＳＳ１の電位を制御し、ビットラインＢＬＡ１，ＢＬＡＸ１，ＢＬＢ１，ＢＬＢＸ１の電位を制御する。リードアシスト回路１０９は、第１のカラムのメモリセルＭＣ１１，ＭＣ２１，ＭＣ３１の基準電位ノードＭＶＳＳ１にグランド電位を供給することにより、メモリセルＭＣ１１，ＭＣ２１，ＭＣ３１の読み出し速度を通常速度に制御し、ノードＮＶＳＳＡ又はＮＶＳＳＢの負電位を用いて、第１のカラムのメモリセルＭＣ１１，ＭＣ２１，ＭＣ３１の基準電位ノードＭＶＳＳ１に負電位を供給することにより、メモリセルＭＣ１１，ＭＣ２１，ＭＣ３１の読み出し速度を高速度に制御することができる。ライトアシスト回路１０９は、ノードＮＶＳＳＡ又はＮＶＳＳＢの負電位を用いて、ビットラインＢＬＡ１，ＢＬＡＸ１，ＢＬＢ１又はＢＬＢＸ１に負電位を供給することにより、メモリセルＭＣ１１，ＭＣ２１，ＭＣ３１の書き込みマージンを改善させることができる。
【００３３】
リード／ライトアシスト回路１１０は、リードアシスト信号ＲＥＮＡ及びＲＥＮＢを入力し、第２のカラムのメモリセルＭＣ１２，ＭＣ２２，ＭＣ３２の基準電位ノードＭＶＳＳ２の電位を制御し、ビットラインＢＬＡ１，ＢＬＡＸ１，ＢＬＢ１，ＢＬＢＸ１の電位を制御する。リードアシスト回路１１０は、第２のカラムのメモリセルＭＣ１２，ＭＣ２２，ＭＣ３２の基準電位ノードＭＶＳＳ２にグランド電位を供給することにより読み出し速度を通常速度に制御し、ノードＮＶＳＳＡ又はＮＶＳＳＢの負電位を用いて、第２のカラムのメモリセルＭＣ１２，ＭＣ２２，ＭＣ３２の基準電位ノードＭＶＳＳ２に負電位を供給することにより、メモリセルＭＣ１２，ＭＣ２２，ＭＣ３２の読み出し速度を高速度に制御することができる。ライトアシスト回路１１０は、ノードＮＶＳＳＡ又はＮＶＳＳＢの負電位を用いて、ビットラインＢＬＡ２，ＢＬＡＸ２，ＢＬＢ２又はＢＬＢＸ２に負電位を供給することにより、メモリセルＭＣ１２，ＭＣ２２，ＭＣ３２の書き込みマージンを改善させることができる。
【００３４】
図２（Ａ）は、図１のメモリ装置の一部の構成例を示す回路図である。メモリセルＭＣ１１は、ｎチャネル電界効果トランジスタ２２１〜２２６及びｐチャネル電界効果トランジスタ２２７，２２８を有する。トランジスタ２２１は、ドレインが第１のビットラインＢＬＡ１に接続され、ゲートが第１のワードラインＷＬＡ１に接続され、ソースがノードＮ１に接続される。トランジスタ２２２は、ドレインが第２のビットラインＢＬＢ１に接続され、ゲートが第２のワードラインＷＬＢ１に接続され、ソースがノードＮ１に接続される。トランジスタ２２５は、ドレインが第１のビットラインＢＬＡＸ１に接続され、ゲートが第１のワードラインＷＬＡ１に接続され、ソースがノードＮ２に接続される。トランジスタ２２６は、ドレインが第２のビットラインＢＬＢＸ１に接続され、ゲートが第２のワードラインＷＬＢ１に接続され、ソースがノードＮ２に接続される。トランジスタ２２７は、ソースが電源電位ノードに接続され、ゲートがノードＮ２に接続され、ドレインがノードＮ１に接続される。トランジスタ２２８は、ソースが電源電位ノードに接続され、ゲートがノードＮ１に接続され、ドレインがノードＮ２に接続される。トランジスタ２２３は、ドレインがノードＮ１に接続され、ゲートがノードＮ２に接続され、ソースが基準電位ノードＭＶＳＳ１に接続される。トランジスタ２２４は、ドレインがノードＮ２に接続され、ゲートがノードＮ１に接続され、ソースが基準電位ノードＭＶＳＳ１に接続される。メモリセルＭＣ１２〜ＭＣ３２も、メモリセルＭＣ１１と同様の構成を有する。
【００３５】
トランジスタ２２７及び２２３は、インバータであり、ノードＮ２のデータの論理反転データをノードＮ１に出力する。トランジスタ２２８及び２２４は、インバータであり、ノードＮ１のデータの論理反転データをノードＮ２に出力する。これにより、メモリセルＭＣ１１は、ノードＮ１及びＮ２に相補データを記憶させることができる。ノードＮ１及びＮ２に記憶されるデータは、相互に論理反転したデータである。
【００３６】
第１のワードラインＷＬＡ１がハイレベルになると、トランジスタ２２１及び２２５がオンし、ノードＮ１は第１のビットラインＢＬＡ１に接続され、ノードＮ２は第１のビットラインＢＬＡＸ１に接続される。また、第２のワードラインＷＬＢ１がハイレベルになると、トランジスタ２２２及び２２６がオンし、ノードＮ１は第２のビットラインＢＬＢ１に接続され、ノードＮ２は第２のビットラインＢＬＢＸ１に接続される。
【００３７】
リードアシスト回路２０１、Ａポートのライトアシスト回路２１１及びＢポートのライトアシスト回路２１２は、図１のリード／ライトアシスト回路１０９に対応する。リードアシスト回路２０２、Ａポートのライトアシスト回路２１３及びＢポートのライトアシスト回路２１４は、図１のリード／ライトアシスト回路１１０に対応する。
【００３８】
近年、メモリ装置の低消費電力化が求められている。メモリ装置の低消費電力化を実現するためには、メモリ装置の低電圧化が重要になる。しかし、電源電圧を下げると、トランジスタのランダム・バラツキの影響が大きくなり、メモリ装置の動作マージンが低下する。特に、低電源電圧時では、メモリ装置の書き込みマージンが減少し、書き込み不良が発生し、読み出し速度が低下する。
【００３９】
リードアシスト回路２０１は、第１のカラムのリード要求時に、第１のカラムのメモリセルＭＣ１１ＭＣ２１，ＭＣ３１の基準電位ノードＭＶＳＳ１にグランド電位を供給することにより、メモリセルＭＣ１１，ＭＣ２１，ＭＣ３１の読み出し速度を通常速度にすることができる。これに対し、リードアシスト回路２０１は、第１のカラムのリード要求時に、第１のカラムのメモリセルＭＣ１１，ＭＣ２１，ＭＣ３１の基準電位ノードＭＶＳＳ１に負電位を供給することにより、ｎチャネル電界効果トランジスタ２２１〜２２６の駆動能力を上げ、メモリセルＭＣ１１，ＭＣ２１，ＭＣ３１の読み出し速度を高速度にすることができる。
【００４０】
同様に、リードアシスト回路２０２は、第２のカラムのリード要求時に、第２のカラムのメモリセルＭＣ１２，ＭＣ２２，ＭＣ３２の基準電位ノードＭＶＳＳ２にグランド電位を供給することにより、メモリセルＭＣ１２，ＭＣ２２，ＭＣ３２の読み出し速度を通常速度にすることができる。これに対し、リードアシスト回路２０２は、第２のカラムのリード要求時に、第２のカラムのメモリセルＭＣ１２，ＭＣ２２，ＭＣ３２の基準電位ノードＭＶＳＳ２に負電位を供給することにより、メモリセルＭＣ１２，ＭＣ２２，ＭＣ３２の読み出し速度を高速度にすることができる。
【００４１】
Ａポートのライトアシスト回路２１１は、Ａポートの第１のカラムのライト要求時に、第１のビットラインＢＬＡ１又はＢＬＡＸ１に負電位を供給することにより、グランド電位を供給する場合に比べて、ｎチャネル電界効果トランジスタ２２１又は２２５の駆動能力を上げ、メモリセルＭＣ１１，ＭＣ２１，ＭＣ３１の書き込みマージンを改善させることができる。
【００４２】
同様に、Ａポートのライトアシスト回路２１３は、Ａポートの第２のカラムのライト要求時に、第１のビットラインＢＬＡ２又はＢＬＡＸ２に負電位を供給することにより、グランド電位を供給する場合に比べて、メモリセルＭＣ１２，ＭＣ２２，ＭＣ３２の書き込みマージンを改善させることができる。
【００４３】
Ｂポートのライトアシスト回路２１２は、Ｂポートの第１のカラムのライト要求時に、第２のビットラインＢＬＢ１又はＢＬＢＸ１に負電位を供給することにより、グランド電位を供給する場合に比べて、ｎチャネル電界効果トランジスタ２２２又は２２６の駆動能力を上げ、メモリセルＭＣ１１，ＭＣ２１，ＭＣ３１の書き込みマージンを改善させることができる。
【００４４】
同様に、Ｂポートのライトアシスト回路２１４は、Ｂポートの第２のカラムのライト要求時に、第２のビットラインＢＬＢ２又はＢＬＢＸ２に負電位を供給することにより、グランド電位を供給する場合に比べて、メモリセルＭＣ１２，ＭＣ２２，ＭＣ３２の書き込みマージンを改善させることができる。
【００４５】
次に、メモリ装置の読み出し動作のワーストケースを説明する。Ａポートの読み出しロウアドレスとＢポートの読み出しロウアドレスが同じ場合がワーストケースである。例えば、ＡポートではメモリセルＭＣ１１の読み出しを行い、ＢポートではメモリセルＭＣ１２の読み出しを行う場合である。この場合、Ａポートの第１のアドレスＡＡにより第１のワードラインＷＬＡ１がハイレベルになり、Ｂポートの第２のアドレスＡＢにより第２のワードラインＷＬＢ１がハイレベルになる。すると、メモリセルＭＣ１１及びＭＣ１２内のトランジスタ２１１，２２２，２２５，２２６が同時にオンになる。例えば、ノードＮ２がハイレベルの場合には、トランジスタ２２３がオンになる。その場合、第１のビットラインＢＬＡ１からトランジスタ２２１及び２２３を介して基準電位ノードＭＶＳＳ１に流れる電流と、第２のビットラインＢＬＢ１からトランジスタ２２２及び２２３を介して基準電位ノードＭＶＳＳ１に流れる電流とが発生するため、ビットラインＢＬＡ１及びＢＬＢ１のハイレベルからローレベルへの遷移速度が遅くなり、読み出し速度が遅くなる。この場合、リードアシスト回路２０１及び２０２は、基準電位ノードＭＶＳＳ１及びＭＶＳＳ２を負電位にすることにより、読み出し速度を高速化する。
【００４６】
これに対し、Ａポートの読み出しロウアドレスとＢポートの読み出しロウアドレスが異なる場合は、読み出し速度の低下がない。例えば、ＡポートではメモリセルＭＣ１１の読み出しを行い、ＢポートではメモリセルＭＣ２２の読み出しを行う場合である。この場合、Ａポートの第１のアドレスＡＡにより第１のワードラインＷＬＡ１がハイレベルになり、Ｂポートの第２のアドレスＡＢにより第２のワードラインＷＬＢ２がハイレベルになる。すると、ワードラインＷＬＡ１はハイレベルになるが、ワードラインＷＬＢ１はローレベルであるので、トランジスタ２２１がオンし、トランジスタ２２２がオフする。その結果、読み出し速度の低下はない。この場合、読み出し速度を高速化する必要はないので、リードアシスト回路２０１及び２０２は、基準電位ノードＭＶＳＳ１及びＭＶＳＳ２をグランド電位にする。なお、この場合、リードアシスト回路２０１及び２０２は、基準電位ノードＭＶＳＳ１及びＭＶＳＳ２を負電位にすることにより、読み出し速度をより高速化することも可能である。しかし、リードアシスト回路２０１及び２０２が基準電位ノードＭＶＳＳ１及びＭＶＳＳ２を負電位にすると、消費電力が増大してしまう。そこで、この場合、リードアシスト回路２０１及び２０２は、基準電位ノードＭＶＳＳ１及びＭＶＳＳ２をグランド電位にすることにより、消費電力を削減することができる。
【００４７】
また、Ａポートの書き込みカラムアドレスとＢポートの読み出しカラムアドレスが同じ場合に、Ａポートの書き込みマージンが劣化する課題がある。例えば、ＡポートではメモリセルＭＣ１１の書き込みを行い、ＢポートではメモリセルＭＣ２１の読み出しを行う場合である。この場合、上記のように、リードアシスト回路２０１は、メモリセルＭＣ２１を高速読み出しするために、メモリセルＭＣ２１の基準電位ノードＭＶＳＳ１を負電位にすることができる。しかし、同じカラムのメモリセルＭＣ１１及びＭＣ２１は、基準電位ノードＭＶＳＳ１が相互に接続されているため、メモリセルＭＣ１１の基準電位ノードＭＶＳＳ１も負電位になってしまう。例えば、ノードＮ２がハイレベルの場合には、トランジスタ２２３がオンになり、ノードＮ１及びトランジスタ２２８のゲートが負電位になってしまため、メモリセルＭＣ１１の動作マージンが劣化し、書き込みエラーが発生する場合がある。同様に、ノードＮ１がハイレベルの場合には、トランジスタ２２４がオンになり、ノードＮ２及びトランジスタ２２７のゲートが負電位になってしまため、メモリセルＭＣ１１の動作マージンが劣化し、書き込みエラーが発生する場合がある。なお、この場合、上記と同様に、メモリセルＭＣ２１は、読み出し速度の低下はなく、読み出し速度を高速化する必要がない。そこで、この場合、リードアシスト回路２０１は、メモリセルＭＣ２１の基準電位ノードＭＶＳＳ１をグランド電位ノードにする。これにより、メモリセルＭＣ１１の書き込みマージンの劣化及び書き込みエラーを防止することができる。
【００４８】
図３（Ａ）は、Ａポート及びＢポートで異なるロウアドレスにアクセスする場合のリードアシスト回路２０１，２０２及びライトアシスト回路２１１〜２１４の動作を示す図である。
【００４９】
まず、Ａポートが書き込み（ライト：Ｗｒｉｔｅ）動作、Ｂポートが書き込み動作の場合を説明する。Ａポートのカラムアドレスにより選択されたカラムでは、リードアシスト回路２０１又は２０２は、基準電位ノードＭＶＳＳ１又はＭＶＳＳ２にグランド電位（０Ｖ）を供給し、ライトアシスト回路２１１〜２１４は、ビットラインに負電位を供給する。Ａポートのカラムアドレスにより選択されていないカラムでは、リードアシスト回路２０１又は２０２は、基準電位ノードＭＶＳＳ１又はＭＶＳＳ２にグランド電位（０Ｖ）を供給する。Ｂポートのカラムアドレスにより選択されたカラムでは、リードアシスト回路２０１又は２０２は、基準電位ノードＭＶＳＳ１又はＭＶＳＳ２にグランド電位（０Ｖ）を供給し、ライトアシスト回路２１１〜２１４は、ビットラインに負電位を供給する。Ｂポートのカラムアドレスにより選択されていないカラムでは、リードアシスト回路２０１又は２０２は、基準電位ノードＭＶＳＳ１又はＭＶＳＳ２にグランド電位（０Ｖ）を供給する。
【００５０】
次に、Ａポートが読み出し（リード：Ｒｅａｄ）動作、Ｂポートが書き込み動作の場合を説明する。Ａポートのカラムアドレスにより選択されたカラムでは、リードアシスト回路２０１又は２０２は、基準電位ノードＭＶＳＳ１又はＭＶＳＳ２にグランド電位（０Ｖ）を供給する。Ａポートのカラムアドレスにより選択されていないカラムでは、リードアシスト回路２０１又は２０２は、基準電位ノードＭＶＳＳ１又はＭＶＳＳ２にグランド電位（０Ｖ）を供給する。なお、Ａポートの非選択カラムは、Ｂポートの選択カラムを除く。以下、同様である。Ｂポートのカラムアドレスにより選択されたカラムでは、リードアシスト回路２０１又は２０２は、基準電位ノードＭＶＳＳ１又はＭＶＳＳ２にグランド電位（０Ｖ）を供給し、ライトアシスト回路２１１〜２１４は、ビットラインに負電位を供給する。Ｂポートのカラムアドレスにより選択されていないカラムでは、リードアシスト回路２０１又は２０２は、基準電位ノードＭＶＳＳ１又はＭＶＳＳ２にグランド電位（０Ｖ）を供給する。なお、Ｂポートの非選択カラムは、Ａポートの選択カラムを除く。以下、同様である。
【００５１】
次に、Ａポートが書き込み動作、Ｂポートが読み出し動作の場合を説明する。Ａポートのカラムアドレスにより選択されたカラムでは、リードアシスト回路２０１又は２０２は、基準電位ノードＭＶＳＳ１又はＭＶＳＳ２にグランド電位（０Ｖ）を供給し、ライトアシスト回路２１１〜２１４は、ビットラインに負電位を供給する。Ａポートのカラムアドレスにより選択されていないカラムでは、リードアシスト回路２０１又は２０２は、基準電位ノードＭＶＳＳ１又はＭＶＳＳ２にグランド電位（０Ｖ）を供給する。Ｂポートのカラムアドレスにより選択されたカラムでは、リードアシスト回路２０１又は２０２は、基準電位ノードＭＶＳＳ１又はＭＶＳＳ２にグランド電位（０Ｖ）を供給する。Ｂポートのカラムアドレスにより選択されていないカラムでは、リードアシスト回路２０１又は２０２は、基準電位ノードＭＶＳＳ１又はＭＶＳＳ２にグランド電位（０Ｖ）を供給する。
【００５２】
次に、Ａポートが読み出し動作、Ｂポートが読み出し動作の場合を説明する。Ａポートのカラムアドレスにより選択されたカラムでは、リードアシスト回路２０１又は２０２は、基準電位ノードＭＶＳＳ１又はＭＶＳＳ２にグランド電位（０Ｖ）を供給する。Ａポートのカラムアドレスにより選択されていないカラムでは、リードアシスト回路２０１又は２０２は、基準電位ノードＭＶＳＳ１又はＭＶＳＳ２にグランド電位（０Ｖ）を供給する。Ｂポートのカラムアドレスにより選択されたカラムでは、リードアシスト回路２０１又は２０２は、基準電位ノードＭＶＳＳ１又はＭＶＳＳ２にグランド電位（０Ｖ）を供給する。Ｂポートのカラムアドレスにより選択されていないカラムでは、リードアシスト回路２０１又は２０２は、基準電位ノードＭＶＳＳ１又はＭＶＳＳ２にグランド電位（０Ｖ）を供給する。
【００５３】
以上のように、リードアシスト回路２０１及び２０２は、Ａポートの第１のアドレスＡＡのロウアドレス及びＢポートの第２のアドレスＡＢのロウアドレスが異なる場合には、第１のアドレスＡＡに対応するメモリセルの基準電位ノードＭＶＳＳ１又はＭＶＳＳ２、及び第２のアドレスＡＢに対応するメモリセルの基準電位ノードＭＶＳＳ１又はＭＶＳＳ２にグランド電位を供給する。この場合には、上記のように、読み出し速度の低下がないので、リードアシスト回路２０１及び２０２は、基準電位ノードＭＶＳＳ１又はＭＶＳＳ２にグランド電位を供給することにより、消費電力を削減することができる。また、これにより、上記のように、書き込みマージンの悪化及び書き込みエラーを防止することができる。
【００５４】
図３（Ｂ）は、Ａポート及びＢポートで同一のロウアドレス、異なるカラムアドレスにアクセスする場合のリードアシスト回路２０１，２０２及びライトアシスト回路２１１〜２１４の動作を示す図である。
【００５５】
まず、Ａポートが書き込み（ライト：Ｗｒｉｔｅ）動作、Ｂポートが書き込み動作の場合を説明する。Ａポートのカラムアドレスにより選択されたカラムでは、リードアシスト回路２０１又は２０２は、基準電位ノードＭＶＳＳ１又はＭＶＳＳ２にグランド電位（０Ｖ）を供給し、ライトアシスト回路２１１〜２１４は、ビットラインに負電位を供給する。Ａポートのカラムアドレスにより選択されていないカラムでは、リードアシスト回路２０１又は２０２は、基準電位ノードＭＶＳＳ１又はＭＶＳＳ２にグランド電位（０Ｖ）を供給する。なお、Ａポートの非選択カラムは、Ｂポートの選択カラムを除く。以下、同様である。Ｂポートのカラムアドレスにより選択されたカラムでは、リードアシスト回路２０１又は２０２は、基準電位ノードＭＶＳＳ１又はＭＶＳＳ２にグランド電位（０Ｖ）を供給し、ライトアシスト回路２１１〜２１４は、ビットラインに負電位を供給する。Ｂポートのカラムアドレスにより選択されていないカラムでは、リードアシスト回路２０１又は２０２は、基準電位ノードＭＶＳＳ１又はＭＶＳＳ２にグランド電位（０Ｖ）を供給する。なお、Ｂポートの非選択カラムは、Ａポートの選択カラムを除く。以下、同様である。
【００５６】
次に、Ａポートが読み出し（リード：Ｒｅａｄ）動作、Ｂポートが書き込み動作の場合を説明する。Ａポートのカラムアドレスにより選択されたカラムでは、リードアシスト回路２０１又は２０２は、基準電位ノードＭＶＳＳ１又はＭＶＳＳ２に負電位を供給する。Ａポートのカラムアドレスにより選択されていないカラムでは、リードアシスト回路２０１又は２０２は、基準電位ノードＭＶＳＳ１又はＭＶＳＳ２にグランド電位（０Ｖ）を供給する。Ｂポートのカラムアドレスにより選択されたカラムでは、リードアシスト回路２０１又は２０２は、基準電位ノードＭＶＳＳ１又はＭＶＳＳ２にグランド電位（０Ｖ）を供給し、ライトアシスト回路２１１〜２１４は、ビットラインに負電位を供給する。Ｂポートのカラムアドレスにより選択されていないカラムでは、リードアシスト回路２０１又は２０２は、基準電位ノードＭＶＳＳ１又はＭＶＳＳ２にグランド電位（０Ｖ）を供給する。
【００５７】
次に、Ａポートが書き込み動作、Ｂポートが読み出し動作の場合を説明する。Ａポートのカラムアドレスにより選択されたカラムでは、リードアシスト回路２０１又は２０２は、基準電位ノードＭＶＳＳ１又はＭＶＳＳ２にグランド電位（０Ｖ）を供給し、ライトアシスト回路２１１〜２１４は、ビットラインに負電位を供給する。Ａポートのカラムアドレスにより選択されていないカラムでは、リードアシスト回路２０１又は２０２は、基準電位ノードＭＶＳＳ１又はＭＶＳＳ２にグランド電位（０Ｖ）を供給する。Ｂポートのカラムアドレスにより選択されたカラムでは、リードアシスト回路２０１又は２０２は、基準電位ノードＭＶＳＳ１又はＭＶＳＳ２に負電位を供給する。Ｂポートのカラムアドレスにより選択されていないカラムでは、リードアシスト回路２０１又は２０２は、基準電位ノードＭＶＳＳ１又はＭＶＳＳ２にグランド電位（０Ｖ）を供給する。
【００５８】
次に、Ａポートが読み出し動作、Ｂポートが読み出し動作の場合を説明する。Ａポートのカラムアドレスにより選択されたカラムでは、リードアシスト回路２０１又は２０２は、基準電位ノードＭＶＳＳ１又はＭＶＳＳ２に負電位を供給する。Ａポートのカラムアドレスにより選択されていないカラムでは、リードアシスト回路２０１又は２０２は、基準電位ノードＭＶＳＳ１又はＭＶＳＳ２にグランド電位（０Ｖ）を供給する。Ｂポートのカラムアドレスにより選択されたカラムでは、リードアシスト回路２０１又は２０２は、基準電位ノードＭＶＳＳ１又はＭＶＳＳ２に負電位を供給する。Ｂポートのカラムアドレスにより選択されていないカラムでは、リードアシスト回路２０１又は２０２は、基準電位ノードＭＶＳＳ１又はＭＶＳＳ２にグランド電位（０Ｖ）を供給する。
【００５９】
以上のように、リードアシスト回路２０１及び２０２は、Ａポート及びＢポートの読み出しロウアドレスが同じであり、読み出しカラムアドレスが異なる場合には、第１のアドレスＡＡに対応するメモリセルの基準電位ノードＭＶＳＳ１又はＭＶＳＳ２、及び第２のアドレスＡＢに対応するメモリセルの基準電位ノードＭＶＳＳ１又はＭＶＳＳ２に負電位を供給する。これにより、読み出し速度を高速化することができる。
【００６０】
また、ライトアシスト回路２１１〜２１４は、ライト動作の選択カラムのビットラインに負電位を供給する。この際、リードアシスト回路２０１及び２０２は、ライト動作の選択カラムの基準電位ノードＭＶＳＳ１又はＭＶＳＳ２をグランド電位（０Ｖ）にする。これにより、書き込みマージンの劣化及び書き込みエラーを防止することができる。
【００６１】
図３（Ｃ）は、Ａポート及びＢポートで同一のロウアドレス、同一のカラムアドレスにアクセスする場合のリードアシスト回路２０１，２０２及びライトアシスト回路２１１〜２１４の動作を示す図である。ここで、Ａポート及びＢポートの両方の同時書き込み動作は禁止されている。
【００６２】
まず、Ａポートが読み出し（リード：Ｒｅａｄ）動作、Ｂポートが書き込み動作の場合を説明する。この場合、書き込み動作のみ保証され、読み出し動作は保証されないことが規定される。Ａポートのカラムアドレスにより選択されたカラムでは、読み出し動作が保証されていないので、リードアシスト回路２０１又は２０２は、基準電位ノードＭＶＳＳ１又はＭＶＳＳ２にグランド電位（０Ｖ）を供給する。これにより、消費電力を削減できる。Ａポートのカラムアドレスにより選択されていないカラムでは、リードアシスト回路２０１又は２０２は、基準電位ノードＭＶＳＳ１又はＭＶＳＳ２にグランド電位（０Ｖ）を供給する。Ｂポートのカラムアドレスにより選択されたカラムでは、リードアシスト回路２０１又は２０２は、基準電位ノードＭＶＳＳ１又はＭＶＳＳ２にグランド電位（０Ｖ）を供給し、ライトアシスト回路２１１〜２１４は、ビットラインに負電位を供給する。Ｂポートのカラムアドレスにより選択されていないカラムでは、リードアシスト回路２０１又は２０２は、基準電位ノードＭＶＳＳ１又はＭＶＳＳ２にグランド電位（０Ｖ）を供給する。
【００６３】
次に、Ａポートが書き込み動作、Ｂポートが読み出し動作の場合を説明する。この場合、書き込み動作のみ保証され、読み出し動作は保証されないことが規定される。Ａポートのカラムアドレスにより選択されたカラムでは、リードアシスト回路２０１又は２０２は、基準電位ノードＭＶＳＳ１又はＭＶＳＳ２にグランド電位（０Ｖ）を供給し、ライトアシスト回路２１１〜２１４は、ビットラインに負電位を供給する。Ａポートのカラムアドレスにより選択されていないカラムでは、リードアシスト回路２０１又は２０２は、基準電位ノードＭＶＳＳ１又はＭＶＳＳ２にグランド電位（０Ｖ）を供給する。Ｂポートのカラムアドレスにより選択されたカラムでは、読み出し動作が保証されていないので、リードアシスト回路２０１又は２０２は、基準電位ノードＭＶＳＳ１又はＭＶＳＳ２にグランド電位（０Ｖ）を供給する。これにより、消費電力を削減できる。Ｂポートのカラムアドレスにより選択されていないカラムでは、リードアシスト回路２０１又は２０２は、基準電位ノードＭＶＳＳ１又はＭＶＳＳ２にグランド電位（０Ｖ）を供給する。
【００６４】
次に、Ａポートが読み出し動作、Ｂポートが読み出し動作の場合を説明する。Ａポートのカラムアドレスにより選択されたカラムでは、リードアシスト回路２０１又は２０２は、基準電位ノードＭＶＳＳ１又はＭＶＳＳ２に負電位を供給する。Ａポートのカラムアドレスにより選択されていないカラムでは、リードアシスト回路２０１又は２０２は、基準電位ノードＭＶＳＳ１又はＭＶＳＳ２にグランド電位（０Ｖ）を供給する。Ｂポートのカラムアドレスにより選択されたカラムでは、リードアシスト回路２０１又は２０２は、基準電位ノードＭＶＳＳ１又はＭＶＳＳ２に負電位を供給する。Ｂポートのカラムアドレスにより選択されていないカラムでは、リードアシスト回路２０１又は２０２は、基準電位ノードＭＶＳＳ１又はＭＶＳＳ２にグランド電位（０Ｖ）を供給する。
【００６５】
図４（Ａ）は、図３（Ａ）に対応し、Ａポートのリードアシスト信号ＲＥＮＡ及びＢポートのリードアシスト信号ＲＥＮＢを示す図である。図３（Ａ）のＡポートの選択カラムの基準電位ノードＭＶＳＳ（ＭＶＳＳ１又はＭＶＳＳ２）がすべて０Ｖであるので、図４（Ａ）のＡポートのリードアシスト信号ＲＥＮＡはすべてローレベルＬになる。また、図３（Ａ）のＢポートの選択カラムの基準電位ノードＭＶＳＳ（ＭＶＳＳ１又はＭＶＳＳ２）がすべて０Ｖであるので、図４（Ａ）のＢポートのリードアシスト信号ＲＥＮＢはすべてローレベルＬになる。
【００６６】
図４（Ｂ）は、図３（Ｂ）に対応し、Ａポートのリードアシスト信号ＲＥＮＡ及びＢポートのリードアシスト信号ＲＥＮＢを示す図である。図３（Ｂ）のＡポートの選択カラムの基準電位ノードＭＶＳＳ（ＭＶＳＳ１又はＭＶＳＳ２）が０Ｖである場合には、図４（Ｂ）のＡポートのリードアシスト信号ＲＥＮＡはローレベルＬになる。これに対し、図３（Ｂ）のＡポートの選択カラムの基準電位ノードＭＶＳＳ（ＭＶＳＳ１又はＭＶＳＳ２）が負電位である場合には、図４（Ｂ）のＡポートのリードアシスト信号ＲＥＮＡはハイレベルＨになる。また、図３（Ｂ）のＢポートの選択カラムの基準電位ノードＭＶＳＳ（ＭＶＳＳ１又はＭＶＳＳ２）が０Ｖである場合には、図４（Ｂ）のＢポートのリードアシスト信号ＲＥＮＢはローレベルＬになる。これに対し、図３（Ｂ）のＢポートの選択カラムの基準電位ノードＭＶＳＳ（ＭＶＳＳ１又はＭＶＳＳ２）が負電位である場合には、図４（Ｂ）のＢポートのリードアシスト信号ＲＥＮＢはハイレベルＨになる。
【００６７】
図４（Ｃ）は、図３（Ｃ）に対応し、Ａポートのリードアシスト信号ＲＥＮＡ及びＢポートのリードアシスト信号ＲＥＮＢを示す図である。図３（Ｃ）のＡポートの選択カラムの基準電位ノードＭＶＳＳ（ＭＶＳＳ１又はＭＶＳＳ２）が０Ｖである場合には、図４（Ｃ）のＡポートのリードアシスト信号ＲＥＮＡはローレベルＬになる。これに対し、図３（Ｃ）のＡポートの選択カラムの基準電位ノードＭＶＳＳ（ＭＶＳＳ１又はＭＶＳＳ２）が負電位である場合には、図４（Ｃ）のＡポートのリードアシスト信号ＲＥＮＡはハイレベルＨになる。また、図３（Ｃ）のＢポートの選択カラムの基準電位ノードＭＶＳＳ（ＭＶＳＳ１又はＭＶＳＳ２）が０Ｖである場合には、図４（Ｃ）のＢポートのリードアシスト信号ＲＥＮＢはローレベルＬになる。これに対し、図３（Ｃ）のＢポートの選択カラムの基準電位ノードＭＶＳＳ（ＭＶＳＳ１又はＭＶＳＳ２）が負電位である場合には、図４（Ｃ）のＢポートのリードアシスト信号ＲＥＮＢはハイレベルＨになる。
【００６８】
ただし、図４（Ｃ）の最下段のＡポート及びＢポートの両方が読み出し動作の場合には、同一のメモリセルの読み出しであるので、図２（Ａ）のノードＮＶＳＳＡの負電位とノードＮＶＳＳＢの負電位の両方を同一のノードＭＶＳＳ１に供給する必要はない。消費電力削減のため、いずれか一方の負電位のみをノードＭＶＳＳ１に供給することが好ましい。そこで、リードアシスト信号ＲＥＮＡをハイレベルＨにし、リードアシスト信号ＲＥＮＢをローレベルＬにする。これにより、トランジスタ２３６がオンし、トランジスタ２３７がオフするので、ノードＮＶＳＳＡの負電位のみがノードＭＶＳＳ１に供給される。なお、リードアシスト信号ＲＥＮＡをローレベルＬにし、リードアシスト信号ＲＥＮＢをハイレベルＨにしてもよい。
【００６９】
図１のアドレスコンパレータ１０６は、図５（Ａ）のリードアシスト信号ＲＥＮＡを生成する回路と、図５（Ｂ）のリードアシスト信号ＲＥＮＢを生成する回路を有する。
【００７０】
図５（Ａ）は、アドレスコンパレータ１０６内の図４（Ａ）〜（Ｃ）のリードアシスト信号ＲＥＮＡを生成するための回路の構成例を示す図である。Ａポートの第１のアドレスＡＡは、下位ｎ＋１ビットのカラムアドレスＡＡ＜０＞〜ＡＡ＜ｎ＞及び上位ｍビットのロウアドレスＡＡ＜ｎ＋１＞〜ＡＡ＜ｎ＋ｍ＞を有する。Ｂポートの第２のアドレスＡＢは、下位ｎ＋１ビットのカラムアドレスＡＢ＜０＞〜ＡＢ＜ｎ＞及び上位ｍビットのロウアドレスＡＢ＜ｎ＋１＞〜ＡＢ＜ｎ＋ｍ＞を有する。
【００７１】
ｎ＋１個の否定排他的論理和回路５０１は、それぞれ、ＡポートのカラムアドレスＡＡ＜０＞〜ＡＡ＜ｎ＞とＢポートのカラムアドレスＡＢ＜０＞〜ＡＢ＜ｎ＞の排他的論理和の論理反転値をビット毎に出力する。否定排他的論理和回路５０１は、２入力値が同じ値の場合には１を出力し、異なる場合には０を出力する。論理積（ＡＮＤ）回路５０３は、ｎ＋１個の否定排他的論理和回路５０１の出力値の論理積を出力する。すなわち、論理積回路５０３は、ＡポートのカラムアドレスＡＡ＜０＞〜ＡＡ＜ｎ＞とＢポートのカラムアドレスＡＢ＜０＞〜ＡＢ＜ｎ＞が同じ場合には１を出力し、異なる場合には０を出力する。否定論理積（ＮＡＮＤ）回路５０５は、論理積回路５０３の出力値及びライトイネーブル信号ＷＥＢの否定論理積を出力する。
【００７２】
ｍ個の否定排他的論理和回路５０２は、それぞれ、ＡポートのロウアドレスＡＡ＜ｎ＋１＞〜ＡＡ＜ｎ＋ｍ＞とＢポートのロウアドレスＡＢ＜ｎ＋１＞〜ＡＢ＜ｎ＋ｍ＞の排他的論理和の論理反転値をビット毎に出力する。否定排他的論理和回路５０２は、２入力値が同じ値の場合には１を出力し、異なる場合には０を出力する。論理積回路５０４は、ｍ個の否定排他的論理和回路５０２の出力値の論理積を出力する。すなわち、論理積回路５０４は、ＡポートのロウアドレスＡＡ＜ｎ＋１＞〜ＡＡ＜ｎ＋ｍ＞とＢポートのロウアドレスＡＢ＜ｎ＋１＞〜ＡＢ＜ｎ＋ｍ＞が同じ場合には１を出力し、異なる場合には０を出力する。論理積回路５０６は、論理積回路５０４の出力値とライトイネーブル信号ＷＥＡの論理反転値との論理積を出力する。論理積回路５０７は、クロック信号ＣＬＫと、論理積回路５０６の出力値と、否定論理積回路５０５の出力値との論理積を、リードアシスト信号ＲＥＮＡとして出力する。アドレスコンパレータ１０６は、図５（Ａ）の回路により、図４（Ａ）〜（Ｃ）のリードアシスト信号ＲＥＮＡを生成することができる。
【００７３】
図５（Ｂ）は、アドレスコンパレータ１０６内の図４（Ａ）〜（Ｃ）のリードアシスト信号ＲＥＮＢを生成するための回路の構成例を示す図である。以下、図５（Ｂ）の回路が図５（Ａ）の回路と異なる点を説明する。図５（Ｂ）の論理積回路５０６は、ライトイネーブル信号ＷＥＡの論理反転値の代わりに、ライトイネーブル信号ＷＥＢの論理反転値を入力する。また、図５（Ｂ）の否定論理積回路５０５は、ライトイネーブル信号ＷＥＢの代わりに、値「１」を示すハイレベルの電源電位ＶＤＤを入力する。これにより、図４（Ｃ）の最下段の場合、リードアシスト信号ＲＥＮＢは、ローレベルＬになる。アドレスコンパレータ１０６は、図５（Ｂ）の回路により、図４（Ａ）〜（Ｃ）のリードアシスト信号ＲＥＮＢを生成することができる。
【００７４】
図６（Ａ）は図１のブースト制御回路１０７の構成例を示す図であり、図６（Ｂ）はブースト制御回路１０７の動作例を示すタイミングチャートである。遅延回路６０１は、クロック信号ＣＬＫを遅延した信号Ｎ１１を出力する。論理積回路６０３は、クロック信号ＣＬＫ及び信号Ｎ１１の論理積信号Ｎ１３を出力する。論理積回路６０２は、リードアシスト信号ＲＥＮＡ及びクロック信号ＣＬＫの論理積信号Ｎ１２を出力する。セレクタ６０４は、ライトイネーブル信号ＷＥＡがハイレベルの場合には信号Ｎ１３を選択し、ライトイネーブル信号ＷＥＡがローレベルの場合には信号Ｎ１２を選択し、信号Ｎ１４を出力する。インバータ６０５は、信号Ｎ１４の論理反転信号を、ブースト信号ＢＳＴＡＸとして出力する。ブースト信号ＢＳＴＡＸをハイレベルからローレベルに下げることにより、ライトアシスト回路２１１〜２１４は、ビットラインに負電位を供給し、書き込みマージンの劣化及び書き込みエラーを防止することができる。
【００７５】
また、ブースト制御回路１０７は、図６（Ａ）と同様の回路により、ブースト信号ＢＳＴＢＸを生成する。その場合、リードアシスト信号ＲＥＮＡの代わりにリードアシスト信号ＲＥＮＢを用い、ライトイネーブル信号ＷＥＡの代わりにライトイネーブル信号ＷＥＢを用いることにより、ブースト信号ＢＳＴＡＸの代わりにブースト信号ＢＳＴＢＸを生成することができる。
【００７６】
次に、図２（Ａ）のリードアシスト回路２０１の構成を説明する。否定論理積回路２３１は、リードアシスト信号ＲＥＮＡ及びカラムアドレス信号ＣＯＬＡ１の否定論理積信号を出力する。カラムアドレス信号ＣＯＬＡ１は、第１のアドレスＡＡのカラムアドレスが第１のカラムを示す場合にハイレベルになり、それ以外の場合にローレベルになる。インバータ２３３は、否定論理積回路２３１の出力信号の論理反転信号を出力する。否定論理積回路２３２は、リードアシスト信号ＲＥＮＢ及びカラムアドレス信号ＣＯＬＢ１の否定論理積信号を出力する。カラムアドレス信号ＣＯＬＢ１は、第２のアドレスＡＢのカラムアドレスが第１のカラムを示す場合にハイレベルになり、それ以外の場合にローレベルになる。インバータ２３４は、否定論理積回路２３２の出力信号の論理反転信号を出力する。
【００７７】
ｎチャネル電界効果トランジスタ２３５は、ソースがグランド電位ノードに接続され、ゲートが否定論理積回路２３２の出力ノードに接続される。ｎチャネル電界効果トランジスタ２３８は、ソースがトランジスタ２３５のドレインに接続され、ゲートが否定論理積回路２３１の出力ノードに接続され、ドレインが基準電位ノードＭＶＳＳ１に接続される。ｎチャネル電界効果トランジスタ２３６は、ソースがノードＮＶＳＳＡに接続され、ゲートがインバータ２３３の出力ノードに接続され、ドレインが基準電位ノードＭＶＳＳ１に接続される。ｎチャネル電界効果トランジスタ２３７は、ソースがノードＮＶＳＳＢに接続され、ゲートがインバータ２３４の出力ノードに接続され、ドレインが基準電位ノードＭＶＳＳ１に接続される。
【００７８】
図３（Ａ）〜（Ｃ）及び図４（Ａ）〜（Ｃ）に示すように、リードアシスト信号ＲＥＮＡ又はＲＥＮＢがローレベルＬである場合には、トランジスタ２３６及び２３７がオフし、トランジスタ２３５及び２３８がオンし、基準電位ノードＭＶＳＳ１にグランド電位ノードが接続される。また、リードアシスト信号ＲＥＮＡがハイレベルＨである場合には、トランジスタ２３６がオンし、基準電位ノードＭＶＳＳ１に負電位のノードＮＶＳＳＡが接続される。また、リードアシスト信号ＲＥＮＢがハイレベルＨである場合には、トランジスタ２３７がオンし、基準電位ノードＭＶＳＳ１に負電位のノードＮＶＳＳＢが接続される。ノードＮＶＳＳＡ及びＮＶＳＳＢには、図１の負電位生成回路１０８により負電位が供給される。リードアシスト回路２０２もリードアシスト回路２０１と同様の構成を有する。
【００７９】
図２（Ｂ）は、図２（Ａ）のライトアシスト回路２１１の構成例を示す図である。負電位生成回路１０８は、図１と同様に、トランジスタ１１２及び容量１１４を有し、ノードＮＶＳＳＡに負電位を供給する。ｎチャネル電界効果トランジスタ１１２は、ソースがグランド電位ノードに接続され、ゲートがブースト信号ＢＳＴＡＸのノードに接続され、ドレインがノードＮＶＳＳＡに接続される。容量１１４は、トランジスタ１１２のゲート及びノードＮＶＳＳＡ間に接続される。リードアシスト回路２０１，２０２及びライトアシスト回路２１１〜２１４は、負電位生成回路１０８により生成される負電位を共用する。これにより、メモリ装置を小型化することができる。
【００８０】
論理積回路２４１は、ライトアシスト信号ＷＥＮＡと、カラムアドレス信号ＣＯＬＡ１と、書き込みデータＤの論理反転値との論理積信号ＷＤを出力する。論理積回路２４２は、ライトアシスト信号ＷＥＮＡと、カラムアドレス信号ＣＯＬＡ１と、書き込みデータＤとの論理積信号ＷＤＸを出力する。ｎチャネル電界効果トランジスタ２４３は、ソースがノードＮＶＳＳＡに接続され、ゲートが信号ＷＤのノードに接続され、ドレインがビットラインＢＬＡ１に接続される。ｎチャネル電界効果トランジスタ２４４は、ソースがノードＮＶＳＳＡに接続され、ゲートが信号ＷＤＸのノードに接続され、ドレインがビットラインＢＬＡＸ１に接続される。ｐチャネル電界効果トランジスタ２４５は、ソースが電源電位ノードに接続され、ゲートがカラムアドレス信号ＣＯＬＡ１のノードに接続され、ドレインがビットラインＢＬＡ１に接続される。ｐチャネル電界効果トランジスタ２４６は、ソースが電源電位ノードに接続され、ゲートがカラムアドレス信号ＣＯＬＡ１のノードに接続され、ドレインがビットラインＢＬＡＸ１に接続される。
【００８１】
Ｂポートのライトアシスト回路２１２は、図２（Ｂ）のＡポートのライトアシスト回路２１１と同様の構成を有する。ビットラインＢＬＡ１及びＢＬＡＸ１の代わりにビットラインＢＬＢ１及びＢＬＢＸ１が接続される。カラムアドレス信号ＣＯＬＡ１の代わりにカラムアドレス信号ＣＯＬＢ１が入力される。ライトアシスト信号ＷＥＮＡの代わりにライトアシスト信号ＷＥＮＢが入力される。ノードＮＶＳＳＡの代わりにノードＮＶＳＳＢが接続される。ブースト信号ＢＳＴＡＸの代わりにブースト信号ＢＳＴＢＸが入力される。
【００８２】
Ａポートのライトアシスト回路２１３は、Ａポートのライトアシスト回路２１１と同様の構成を有し、第２のカラムのメモリセルＭＣ１２等及びリードアシスト回路２０２に接続される。Ｂポートのライトアシスト回路２１４は、Ｂポートのライトアシスト回路２１２と同様の構成を有し、第２のカラムのメモリセルＭＣ１２等及びリードアシスト回路２０２に接続される。
【００８３】
図７は、メモリ装置の読み出し動作を示すタイミングチャートである。期間ＴＲ１では、Ａポート及びＢポートが相互に同一のロウアドレス、異なるカラムアドレスであり、Ａポート及びＢポートの両方が読み出し動作をしている。第１のワードラインＷＬＡ１及び第２のワードラインＷＬＢ１がハイレベルであり、第１のカラム信号ＣＯＬＡ１及び第２のカラム信号ＣＯＬＢ２がハイレベルである。この場合、リードアシスト信号ＲＥＮＡ及びＲＥＮＢがハイレベルになり、ブースト信号ＢＳＴＡＸ及びＢＳＴＢＸがハイレベルからローレベルになる。すると、ノードＭＶＳＳ１及びＭＶＳＳ２が負電位になる。これにより、ビットラインＢＬＡ１及びＢＬＢ２の電位変化速度が速くなり、読み出し速度が高速になる。
【００８４】
期間ＴＲ２では、Ａポート及びＢポートが相互に同一のロウアドレス、同一のカラムアドレスであり、Ａポート及びＢポートの両方が読み出し動作をしている。第１のワードラインＷＬＡ１及び第２のワードラインＷＬＢ１がハイレベルであり、第１のカラム信号ＣＯＬＡ１及び第２のカラム信号ＣＯＬＢ１がハイレベルである。この場合、リードアシスト信号ＲＥＮＡがハイレベルになり、ブースト信号ＢＳＴＡＸがハイレベルからローレベルになる。すると、ノードＭＶＳＳ１が負電位になる。これにより、ビットラインＢＬＡ１及びＢＬＢ１の電位変化速度が速くなり、読み出し速度が高速になる。
【００８５】
期間ＴＲ３では、Ａポート及びＢポートが相互に異なるロウアドレス、異なるカラムアドレスであり、Ａポート及びＢポートの両方が読み出し動作をしている。第１のワードラインＷＬＡ１及び第２のワードラインＷＬＢ２がハイレベルであり、第１のカラム信号ＣＯＬＡ１及び第２のカラム信号ＣＯＬＢ２がハイレベルである。この場合、リードアシスト信号ＲＥＮＡ及びＲＥＮＢがローレベルになり、ブースト信号ＢＳＴＡＸ及びＢＳＴＢＸがハイレベルを維持する。すると、ノードＭＶＳＳ１及びＭＶＳＳ２がグランド電位になる。この場合、読み出し速度の低下はないので、リードアシストを行わない。これにより、消費電力を削減できる。
【００８６】
期間ＴＲ４では、Ａポートのみが読み出し動作をしている。第１のワードラインＷＬＡ１がハイレベルであり、第１のカラム信号ＣＯＬＡ１がハイレベルである。この場合、リードアシスト信号ＲＥＮＡ及びＲＥＮＢがローレベルになり、ブースト信号ＢＳＴＡＸ及びＢＳＴＢＸがハイレベルを維持する。すると、ノードＭＶＳＳ１及びＭＶＳＳ２がグランド電位になる。この場合、読み出し速度の低下はないので、リードアシストを行わない。これにより、消費電力を削減できる。
【００８７】
図８は、メモリ装置の書き込み動作を示すタイミングチャートである。期間ＴＷ１では、Ａポート及びＢポートが相互に同一のロウアドレス、異なるカラムアドレスであり、Ａポート及びＢポートの両方が書き込み動作をしている。第１のワードラインＷＬＡ１及び第２のワードラインＷＬＢ１がハイレベルであり、第１のカラム信号ＣＯＬＡ１及び第２のカラム信号ＣＯＬＢ２がハイレベルである。この場合、ライトアシスト信号ＷＥＮＡ及びＷＥＮＢがハイレベルになる。すると、ビットラインＢＬＡ１及びＢＬＢ２がハイレベルからグランド電位になる。その後、ブースト信号ＢＳＴＡＸ及びＢＳＴＢＸがハイレベルからローレベルになる。すると、ビットラインＢＬＡ１及びＢＬＢ２がグランド電位から負電位になる。これにより、書き込みマージンの劣化及び書き込みエラーを防止することができる。
【００８８】
期間ＴＷ２では、Ａポート及びＢポートが相互に同一のロウアドレス、同一のカラムアドレスであり、Ａポートが書き込み動作、Ｂポートが読み出し動作をしている。第１のワードラインＷＬＡ１及び第２のワードラインＷＬＢ１がハイレベルであり、第１のカラム信号ＣＯＬＡ１及び第２のカラム信号ＣＯＬＢ１がハイレベルである。この場合、ライトアシスト信号ＷＥＮＡがハイレベルになる。読み出し動作は、保証されていないので、リードアシスト信号ＲＥＮＡ及びＲＥＮＢがローレベルになる。すると、ビットラインＢＬＡ１がハイレベルからグランド電位になる。その後、ブースト信号ＢＳＴＡＸがハイレベルからローレベルになる。すると、ビットラインＢＬＡ１がグランド電位から負電位になる。これにより、書き込みマージンの劣化及び書き込みエラーを防止することができる。
【００８９】
期間ＴＷ３では、Ａポート及びＢポートが相互に同一のロウアドレス、異なるカラムアドレスであり、Ａポートが書き込み動作、Ｂポートが読み出し動作をしている。第１のワードラインＷＬＡ１及び第２のワードラインＷＬＢ１がハイレベルであり、第１のカラム信号ＣＯＬＡ１及び第２のカラム信号ＣＯＬＢ２がハイレベルである。この場合、ライトアシスト信号ＷＥＮＡがハイレベルになり、リードアシスト信号ＲＥＮＢがハイレベルになる。また、ブースト信号ＢＳＴＢＸがハイレベルからローレベルになる。すると、ノードＭＶＳＳ２が負電位になり、読み出し速度が高速化する。また、ビットラインＢＬＡ１がハイレベルからグランド電位になる。その後、ブースト信号ＢＳＴＡＸがハイレベルからローレベルになる。すると、ビットラインＢＬＡ１がグランド電位から負電位になる。これにより、書き込みマージンの劣化及び書き込みエラーを防止することができる。
【００９０】
期間ＴＷ４では、Ａポートのみが書き込み動作をしている。第１のワードラインＷＬＡ１がハイレベルであり、第１のカラム信号ＣＯＬＡ１がハイレベルである。この場合、ライトアシスト信号ＷＥＮＡがハイレベルになる。すると、ビットラインＢＬＡ１がハイレベルからグランド電位になる。その後、ブースト信号ＢＳＴＡＸがハイレベルからローレベルになる。すると、ビットラインＢＬＡ１がグランド電位から負電位になる。これにより、書き込みマージンの劣化及び書き込みエラーを防止することができる。
【００９１】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００９２】
１０１  デコーダ
１０２，１０３  カラムセレクタ
１０４，１０５  センスアンプ
１０６  アドレスコンパレータ
１０７  ブースト制御回路
１０８  負電位生成回路
１０９，１１０  リード／ライトアシスト回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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