(57)【要約】【課題】可変抵抗素子を含む半導体記憶装置において、書き込み動作を効率的に行うこと。【解決手段】一実施形態に係る半導体記憶装置は、メモリセルＭＣと、メモリセルＭＣにデータの書き込みを行う制御回路と、を備える。メモリセルＭＣは、第１電極２０と、第１電極２０上に形成された第１抵抗変化層２２と、第１抵抗変化層２２上に形成され、第１抵抗変化層２２より抵抗値の小さい第２抵抗変化層２４と、第２抵抗変化層２４上に形成され、第２抵抗変化層２４より抵抗値の大きい第３抵抗変化層２６と、第３抵抗変化層２６上に形成された第２電極２８と、を含む。制御回路は、メモリセルに対し、第１電圧パルスＰ１を印加した後、第１電圧パルスＰ１と極性が同一で且つ第１電圧パルスＰ１より立ち上がり時間の短い第２電圧パルスＰ２を印加することを特徴とする。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１電極と、
前記第１電極上に形成された第１抵抗変化層と、
前記第１抵抗変化層上に形成され、前記第１抵抗変化層より抵抗値の小さい第２抵抗変化層と、
前記第２抵抗変化層上に形成され、前記第２抵抗変化層より抵抗値の大きい第３抵抗変化層と、
前記第３抵抗変化層上に形成された第２電極と、を含むメモリセルと、
前記メモリセルに対し、第１電圧パルスを印加した後、第１電圧パルスと極性が同一で且つ前記第１電圧パルスより立ち上がり時間の短い第２電圧パルスを印加することで、前記メモリセルにデータの書き込みを行う制御回路と、
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記制御回路は、前記第２電圧パルスを連続して複数回印加することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記制御回路は、前記第１電極側が低電位、前記第２電極側が高電位となるように、前記第１電圧パルス及び前記第２電圧パルスの印加を行い、
前記第２電極は、Ａｇ、Ｎｉ、Ｃｏ、Ａｌ、Ｚｎ、Ｔｉ、Ｔａ、Ｃｕの少なくとも１つを含むことを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記第１抵抗変化層及び前記第３抵抗変化層は、前記第２抵抗変化層に比べ酸素濃度が高いことを特徴とする請求項１〜３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記第２抵抗変化層はＳｉを含むことを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記第１抵抗変化層及び前記第３抵抗変化層は、ＳｉＯ２を含むことを特徴とする請求項４または５に記載の半導体記憶装置。
【請求項７】
前記制御回路は、前記第２電圧パルスを印加した後、前記メモリセルに対し前記第２電圧パルスと極性が同一で且つ前記第２電圧パルスより立ち上がり時間の長い第３電圧パルスを印加することを特徴とする請求項１〜６のいずれか１項に記載の半導体記憶装置。
【請求項８】
第１電極と、
前記第１電極上に形成された第１抵抗変化層と、
前記第１抵抗変化層上に形成され、前記第１抵抗変化層より抵抗値の小さい第２抵抗変化層と、
前記第２抵抗変化層上に形成された第２電極と、を含むメモリセルと、
前記メモリセルに対し、前記第１抵抗変化層の容量値をＣ、前記第２抵抗変化層の抵抗値をＲとした場合に、立ち上がり時間がＲ×Ｃ［ｓ］より短い第１電圧パルスを印加することで、前記メモリセルにデータの書き込みを行う制御回路と、
を備えることを特徴とする半導体記憶装置。
【請求項９】
前記制御回路は、前記第１電圧パルスを連続して複数回印加することを特徴とする請求項８に記載の半導体記憶装置。
【請求項１０】
前記制御回路は、前記第１電圧パルスを印加した後、前記メモリセルに対し前記第１電圧パルスと極性が同一で且つ前記第１電圧パルスより立ち上がり時間の長い第２電圧パルスを印加することを特徴とする請求項８または９に記載の半導体記憶装置。
【請求項１１】
前記第２抵抗変化層はＳｉを含むことを特徴とする請求項８〜１０のいずれか１項に記載の半導体記憶装置。
【請求項１２】
前記第１抵抗変化層の厚さをｔ１［ｎｍ］、前記第１抵抗変化層の比誘電率をε１、前記第２抵抗変化層の厚さをｔ２［ｎｍ］、前記第１電極と前記第２電極の間に印加される電圧の大きさをＶ［Ｖ］とした場合に、前記第１電圧パルスの立ち上がり時間Ｔ１は、
Ｔ１＜（６８．６×Ｖ×ε１）／（ｔ１×ｅｘｐ（３６．７×（Ｖ／ｔ２）＾０．５））
の関係を充足することを特徴とする請求項１１に記載の半導体記憶装置。
【請求項１３】
前記第２抵抗変化層はＳｉＯ２を含むことを特徴とする請求項８〜１２のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
従来、電圧の印加により抵抗値が変化する可変抵抗素子を含む半導体記憶装置が提案されている。可変抵抗素子は、セット動作（書き込み動作）によりその抵抗値を下げることができ、リセット動作（消去動作）によりその抵抗値を上げることができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−２１２４７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本明細書に記載された実施形態は、可変抵抗素子を含む半導体記憶装置において、書き込み動作を効率的に行うことを目的とする。
【課題を解決するための手段】
【０００５】
一実施形態に係る半導体記憶装置は、メモリセルと、前記メモリセルにデータの書き込みを行う制御回路と、を備える。前記メモリセルは、第１電極と、前記第１電極上に形成された第１抵抗変化層と、前記第１抵抗変化層上に形成され、前記第１抵抗変化層より抵抗値の小さい第２抵抗変化層と、前記第２抵抗変化層上に形成され、前記第２抵抗変化層より抵抗値の大きい第３抵抗変化層と、前記第３抵抗変化層上に形成された第２電極と、を含む。前記制御回路は、前記メモリセルに対し、第１電圧パルスを印加した後、第１電圧パルスと極性が同一で且つ前記第１電圧パルスより立ち上がり時間の短い第２電圧パルスを印加することを特徴とする。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。
【図２】第１の実施形態に係る半導体記憶装置のメモリセルアレイの構成を示す斜視図である。
【図３】第１の実施形態に係る半導体記憶装置のメモリセルの構成を示す図である。
【図４】第１の実施形態に係る半導体記憶装置の電圧パルスの印加方法を示す図である。
【図５】第１の実施形態に係る半導体記憶装置のＳｉ層における電子電流と一定量のＡｇイオンの移動に要する時間との関係を示すグラフである。
【図６】第１の実施形態に係る半導体記憶装置のＳｉ層におけるフィラメント成長に要する電圧と印加時間の関係を示すグラフである。
【図７】第１の実施形態に係る半導体記憶装置の第１変形例に係る電圧パルスの印加方法を示す図である。
【図８】第１の実施形態に係る半導体記憶装置の第２変形例に係るメモリセルの構成を示す図である。
【図９】第２の実施形態に係る半導体記憶装置のメモリセルの構成を示す図である。
【図１０】第２の実施形態に係る半導体記憶装置の電圧パルスの印加方法を示す図である。
【図１１】第２の実施形態に係る半導体記憶装置のＳｉ層における電流密度と電圧特性の関係を示すグラフである。
【図１２】第２の実施形態に係る半導体記憶装置の第１変形例に係る電圧パルスの印加方法を示す図である。
【図１３】第２の実施形態に係る半導体記憶装置の第２変形例に係る電圧パルスの印加方法を示す図である。
【図１４】第２の実施形態に係る半導体記憶装置の第３変形例に係るメモリセルの構成を示す図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して、本発明の実施形態に係る不揮発性半導体記憶装置について説明する。
【０００８】
［第１の実施形態］
図１は、第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。図１に示すように、半導体記憶装置は、メモリセルアレイ１１、選択ワード線電圧供給回路１２a、ロウデコーダ１２ｂ、選択ビット線電圧供給回路１３a、カラムデコーダ１３ｂ、及び制御回路１４を備える。また、半導体記憶装置は、不図示のホストまたはメモリコントローラから、セットコマンド、リセットコマンド、及びアドレス等を受け入れて動作する。
【０００９】
メモリセルアレイ１１は、互いに交差する複数本のワード線ＷＬ及び複数本のビット線ＢＬと、ワード線ＷＬとビット線ＢＬとの各交差部に配置されたメモリセルＭＣを含む。メモリセルＭＣは、直列接続されたダイオードＤＩ及び可変抵抗素子ＶＲを含む。ダイオードＤＩは、メモリセルＭＣが電気的にアクセスされた場合の回りこみ電流を防止するために設けられている。本実施形態では、ダイオードＤＩの順方向を、ビット線ＢＬからワード線ＷＬに向かう方向とする。メモリセルＭＣは、ダイオード機能を内蔵した可変抵抗素子から構成されていてもよい。
【００１０】
選択ワード線電圧供給回路１２ａは、選択ワード線電圧ＶＳＷＬ及び非選択ワード線電圧ＶＮＷＬをロウデコーダ１２ｂに供給し、選択ビット線電圧供給回路１３ａは、選択ビット線電圧ＶＳＢＬ及び非選択ビット線電圧ＶＮＢＬをカラムデコーダ１３ｂに供給する。制御回路１４は、外部から入力されたコマンドに従い、選択ワード線電圧供給回路１２ａ、ロウデコーダ１２ｂ、選択ビット線電圧供給回路１３ａ、カラムデコーダ１３ｂを制御する。
【００１１】
ロウデコーダ１２ｂ及びカラムデコーダ１３ｂは、それぞれアドレス信号Ａｄｄを与えられる。ロウデコーダ１２ｂは、アドレス信号Ａｄｄに基づき、選択ワード線電圧ＶＳＷＬを選択ワード線ＷＬに供給し、非選択ワード線電圧ＶＮＷＬを非選択ワード線ＷＬに供給する。カラムデコーダ１３ｂは、アドレス信号Ａｄｄに基づき、選択ビット線電圧ＶＳＢＬを選択ビット線ＢＬに供給し、非選択ビット線電圧ＶＮＢＬを非選択ビット線ＢＬに供給する。これにより、選択ワード線ＷＬ及び選択ビット線ＢＬは所定電圧を印加され、メモリセルＭＣに対してセット動作またはリセット動作が実行される。
【００１２】
ここで、セット動作は、メモリセルＭＣ内の可変抵抗素子ＶＲを高抵抗状態（リセット状態）から低抵抗状態（セット状態）に遷移させるための動作であり、データ書き込み動作に相当するものである。リセット動作は、メモリセルＭＣ内の可変抵抗素子ＶＲを低抵抗状態（セット状態）から高抵抗状態（リセット状態）に遷移させるための動作であり、データ消去動作に相当するものである。
【００１３】
図２は、メモリセルアレイの構成を示す斜視図である。ワード線ＷＬは、半導体基板Ｂａと平行なＸ方向に所定ピッチをもって配置され、Ｙ方向に延在する。ビット線ＢＬは、ワード線ＷＬと交差するように、Ｙ方向に所定ピッチをもって配置され、Ｘ方向に延在する。メモリセルＭＣは、ワード線ＷＬとビット線ＢＬが交差する領域における、ワード線ＷＬとビット線ＢＬの間に設けられている。半導体基板Ｂａと直行するＺ方向に並ぶメモリセルＭＣは、その間のビット線ＢＬを共有している。
【００１４】
ビット線ＢＬ及びワード線ＷＬは、熱に強く且つ抵抗率が低い材料が望ましく、例えばタングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、及びこれらの窒化物、もしくはこれらの積層物にて構成される。ビット線ＢＬ及びワード線ＷＬは、例えば線幅及び線間隔をそれぞれ２０ｎｍとし、４０ｎｍのピッチをもって配置される。
【００１５】
図３は、メモリセルＭＣの構成を示す図である。図３（ａ）はメモリセルの模式図であり、図３（ｂ）は各層を回路素子に置き換えて模式的に示した図である。図３（ａ）に示すように、メモリセルＭＣは、ワード線ＷＬの側から順に、下部電極層２０、下部ＳｉＯ２層２２、Ｓｉ層２４、上部ＳｉＯ２層２６、及びＡｇ層２８が順に積層されて構成されている。
【００１６】
下部電極層２０は、第１電極の一例であり、本実施形態ではワード線に接続されている。下部電極層２０には、例えば、不純物がドープされたシリコン（Ｓｉ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、及びこれらの化合物（ＴｉＮｘ、ＴｉＳｉｘ、ＴｉＳｉｘＮｙ、ＴａＮｘ、ＴａＳｉｘＮｙ）を用いることができる。また、下部電極層２０には、上記の単体及び化合物の積層構造を用いることもできる。
【００１７】
下部ＳｉＯ２層２２は、第１電極上に形成される第１抵抗変化層の一例であり、ＳｉＯ２を含む。Ｓｉ層２４は、第１抵抗変化層上に形成され、且つ第１抵抗変化層より抵抗値の小さい第２抵抗変化層の一例であり、Ｓｉを含む。上部ＳｉＯ２層２６は、第２抵抗変化層上に形成され、且つ第２抵抗変化層より抵抗値の大きい第３抵抗変化層の一例であり、ＳｉＯ２を含む。このように、本実施形態におけるメモリセルＭＣは、低抵抗のＳｉ層２４が、高抵抗の下部ＳｉＯ２層２２及び上部ＳｉＯ２層２６に挟まれる構成となっている。なお、上記説明における「抵抗値」とは、それぞれＯＦＦ状態における抵抗値を指すものとする（以下の説明においても同様）。
【００１８】
Ａｇ層２８は、第３抵抗変化層上に形成される第２電極の一例であり、本実施形態ではビット線ＢＬに接続されている。Ａｇ層２８は、Ａｇを含む材料から構成され、後述のように、下部ＳｉＯ２層２２、Ｓｉ層２４、及び上部ＳｉＯ２層２６中に形成されるＡｇフィラメントを供給する。Ａｇ層２８には、更に、不純物がドープされたシリコン（Ｓｉ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、及びこれらの化合物（ＴｉＮｘ、ＴｉＳｉｘ、ＴｉＳｉｘＮｙ、ＴａＮｘ、ＴａＳｉｘＮｙ）が積層されていてもよい。
【００１９】
図３（ｂ）に示すように、メモリセルＭＣの等価回路によれば、低抵抗のＳｉ層２４は抵抗Ｒで、高抵抗の下部ＳｉＯ２層２２及び上部ＳｉＯ２層２６は、それぞれキャパシタＣ１及びＣ２で表すことができる。データ書き込み時のセット動作では、ワード線ＷＬには低電圧（例えば、０［Ｖ］）が、ビット線ＢＬには高電圧（例えば、Ｖ［Ｖ］）が、それぞれ印加される。その結果、高抵抗の下部ＳｉＯ２層２２（Ｃ１）及び上部ＳｉＯ２層２６（Ｃ２）には、それぞれＶ／２の電圧が印加されるが、低抵抗のＳｉ層（Ｒ）には、ほとんど電圧が印加されない。
【００２０】
本実施形態における半導体記憶装置では、メモリセルＭＣに対し電圧を印加することで、抵抗変化層内にＡｇフィラメントを形成して低抵抗化することで、データの書き込み（セット動作）を行う構成となっている。しかし、図３（ｂ）に示すように、積層型のメモリセルＭＣでは、高抵抗の層に挟まれた低抵抗のＳｉ層２４に対し、十分な電圧が印加されず、フィラメント形成が行われにくいという課題がある。また、十分なフィラメントを形成するために高電圧を印加する構成とした場合、素子の破壊や劣化を生じてしまう場合がある。以下の説明では、上記の課題を解決可能な半導体記憶装置について説明する。
【００２１】
図４は、データ書き込み時（セット動作）における電圧パルスの印加方法を示す図である。図４（ａ）〜（ｃ）は、電圧パルス印加時のメモリセルＭＣ内の各ノード（ａ、ｂ、ｃ、ｄ）における電位の変化を示す波形図であり、このうちａのグラフがメモリセルＭＣに印加されるパルスの波形と一致する。図４（ｄ）〜（ｆ）は、それぞれ図４（ａ）〜（ｃ）の電圧パルス印加時におけるメモリセルＭＣの状態を、模式図及び等価回路図にて示したものである。図４に示す制御は、例えば、選択ワード線電圧供給回路１２ａ、ロウデコーダ１２ｂ、選択ビット線電圧供給回路１３ａ、カラムデコーダ１３ｂ、及び制御回路１４により実行される。以下の説明では、上記の回路を総称して「制御回路」と称する場合がある。
【００２２】
最初に、図４（ａ）及び（ｄ）に示す初期状態では、メモリセルＭＣに電圧パルスは印加されておらず、抵抗変化層である下部ＳｉＯ２層２２、Ｓｉ層２４、及び上部ＳｉＯ２層２６中にはフィラメントが形成されていない。従って、等価回路図も、図３（ｂ）に示したものと同じく、低抵抗層の抵抗Ｒが、高抵抗層のキャパシタＣ１及びＣ２に挟まれた構成となっている。
【００２３】
次に、図４（ｃ）に示すように、制御回路がメモリセルＭＣに対し、第１電圧パルスＰ１を印加する。第１電圧パルスＰ１の極性は、上部ＳｉＯ２層２６側が高電位、下部ＳｉＯ２層２２側が低電位となっており、パルスの立ち上がり時間はＴ１である。第１電圧パルスＰ１は、立ち上がり時間Ｔ１が比較的長めの緩やかな立ち上がりとなっているため、ノードｂ及びノードｃの電位の変化がほぼ等しく、ノードｂ及びｃの間にはほとんど電圧が印加されない。ここで、パルスの立ち上がり時間とは、パルス電圧が０Ｖから最大電圧の９０％に到達するまでの時間を指すものとする。
【００２４】
その結果、上部ＳｉＯ２層２６には、ノードａ及びｂの電位差に相当するＶ１（上部ＳｉＯ２）が、下部ＳｉＯ２層２２には、ノードｃ及びｄの電位差に相当するＶ２（下部ＳｉＯ２）が、それぞれ印加される。これにより、図４（ｄ）に示すように、Ａｇ層２８に近い上部ＳｉＯ２層２６内において、フィラメントＦの形成が行われ、上部ＳｉＯ２層２６は低抵抗化する。図４（ｅ）の等価回路では、元から低抵抗であるＳｉ層２４をＲ１で、第１電圧パルスＰ１の印加により低抵抗化した上部ＳｉＯ２層２６をＲ２で、それぞれ示している。
【００２５】
次に、図４（ｃ）に示すように、制御回路がメモリセルＭＣに対し、第２電圧パルスＰ２を印加する。第２電圧パルスＰ２の極性は、第１電圧パルスＰ１と同じく、上部ＳｉＯ２層２６側が高電位、下部ＳｉＯ２層２２側が低電位となっているが、パルスの立ち上がり時間Ｔ２は、第１電圧パルスＰ１の立ち上がり時間Ｔ１に比べて短い。このように、第２電圧パルスＰ２は、立ち上がり時間Ｔ２が比較的短めの急峻な立ち上がりとなっているため、ノードｂ及びノードｃの電位の変化に差が生じる。
【００２６】
その結果、第２電圧パルスＰ２の初期において、上部ＳｉＯ２層２６には、ノードａ及びｂの電位差に相当するＶ３（上部ＳｉＯ２）が、Ｓｉ層２４には、ノードｂ及びｃの電位差に相当するＶ４（Ｓｉ）が、それぞれ印加される。これにより、図４（ｆ）に示すように、Ｓｉ層２４内においてフィラメントＦの形成が行われる。
【００２７】
更に、第２電圧パルスＰ２を印加してから一定時間が経過すると、キャパシタである下部ＳｉＯ２層２２への充電が進み、下部ＳｉＯ２層２２に印加される電圧が増大する。下部ＳｉＯ２層２２に印加される電圧は、ノードｃ及びｄの電位差に相当するＶ５（下部ＳｉＯ２）であり、最終的には第２電圧パルスＰ２の電位差とほぼ等しくなる。これにより、図４（ｆ）に示すように、下部ＳｉＯ２層２２内においてもフィラメントＦの形成が行われ、下部ＳｉＯ２層２２は低抵抗化する。図４（ｆ）の等価回路では、低抵抗化した下部ＳｉＯ２層２２をＲ３で示している。
【００２８】
以上のように、第１の実施形態に係る半導体装置によれば、制御回路がメモリセルＭＣに対し、比較的緩やかな立ち上がりの第１電圧パルスＰ１を印加した後、第１電圧パルスＰ１より立ち上がり時間の短い急峻な第２電圧パルスＰ２を印加する。これにより、第２電圧パルスＰ２の印加時に、低抵抗であるＳｉ層２４に対し、フィラメント形成に十分な電圧を印加することができる。その結果、積層型のメモリセルＭＣにおいて、セット動作（書き込み動作）を効率的に行うことができる。また、比較的低電圧でのフィラメント形成が可能となるため、高電圧の印加による素子の破壊を抑制することができる。
【００２９】
図５は、Ｓｉ層２４中における電子電流と一定量のＡｇイオン移動に要する時間を示すグラフである。横軸が印加電圧（voltage［Ｖ］）を、縦軸が電子電流の大きさとＡｇイオンの移動量（∝τ）を、それぞれ示す。電圧パルスの立ち上がりが急峻か否かに関わらず、定常状態になるまでには、抵抗部分（Ｒ１）には同じ量（Ｃ×Ｖ）の電子が流れる。このため、仮に抵抗部分における電子電流とＡｇイオン移動量の電圧依存性が等しければ、電圧パルスの立ち上がりの急峻さによらず、定常状態になるまでに移動するＡｇイオンの量は同じとなるはずである。
【００３０】
しかし、実際には図５に示すように、Ａｇイオン移動量の方が、電子電流に比べ、電圧依存性が大きい。このため、電圧パルスの立ち上がりを急峻化し、短時間であっても高い電圧をＳｉ層２４に与えることにより、Ａｇイオンの移動量を増大させることができる。その結果、Ｓｉ層２４中において、Ａｇフィラメントの形成を行い易くすることができる。以上のように、図５のグラフによれば、急峻な立ち上がりを有する第２電圧パルスＰ２の印加により、Ｓｉ層２４中におけるフィラメントの形成を促進できることが裏付けられている。
【００３１】
図６は、フィラメント成長に要する電圧とその印加時間の関係を示すグラフである。横軸がパルスの大きさ（pulse amplitude［Ｖ］）を、縦軸がパルス幅（Pulse Width［ｓｅｃ］）を、それぞれ示す。ここで、パルス幅とは、パルス電圧が立ち上がり時において最大電圧の５０％となる時点から、立ち下がり時において最大電圧の５０％となる時点までの時間である。図示するように、Ｓｉ層は、ＳｉＯ２層に比べ、フィラメント成長に必要な電圧及び印加時間が小さい。従って、第２電圧パルスＰ２のように、短い立ち上がり時間Ｔ２（例えば、１０［ｎｓ］以下）であっても、十分なフィラメントの形成を行うことができる。
【００３２】
以上のことからすれば、第２電圧パルスＰ２は、Ｓｉ層２４内にフィラメントを形成可能な立ち上がり時間と、下部ＳｉＯ２層２２内にフィラメントを形成可能なパルス幅とを有していることが好ましい。
【００３３】
図７は、第１変形例に係る半導体記憶装置の電圧パルスの印加方法を示す図である。図７（ａ）〜（ｄ）は、電圧パルス印加時のメモリセルＭＣ内の各ノード（ａ、ｂ、ｃ、ｄ）における電位の変化を示す波形図であり、図７（ｅ）〜（ｈ）は、電圧パルス印加時におけるメモリセルＭＣの状態を示す模式図及び等価回路図である。図７（ａ）〜（ｂ）及び図７（ｅ）〜（ｆ）に示す上部ＳｉＯ２層２６内のフィラメントＦの形成過程までは、図４（第１の実施形態）と共通であるため、詳細な説明を省略する。
【００３４】
第１変形例では、図７（ｃ）に示すように、制御回路がメモリセルＭＣに対し、第２電圧パルスＰ２を連続して複数回印加する。ここで、「連続して」とは、他の波形の電圧パルスの印加を挟まずに、第２電圧パルスＰ２のみを続けて印加することを指す。このとき、第２電圧パルスＰ２は、Ｓｉ層２４内にフィラメントを形成可能な電圧及びパルス幅であればよく、下部ＳｉＯ２層２２内にフィラメントを形成可能なパルス幅でなくともよい。換言すれば、第１変形例における第２電圧パルスＰ２のパルス幅は、第１の実施形態における第２電圧パルスＰ２のパルス幅より短くてもよい。
【００３５】
次に、第１変形例では、図７（ｄ）に示すように、制御回路が第３電圧パルスＰ３をメモリセルＭＣに印加する。第３電圧パルスＰ３の立ち上がり時間Ｔ３は、第２電圧パルスＰ２の立ち上がり時間Ｔ２に比べて長いことが好ましい。これは、立ち上がり時間Ｔ３が短い場合、第３電圧パルスＰ３の立ち上がりが急峻となり、既にフィラメントＦが形成された上部ＳｉＯ２層２６及びＳｉ層２４に、不要な高電圧が印加されるおそれがあるためである。図７（ｇ）に示すように、上部ＳｉＯ２層２６及びＳｉ層２４には既にフィラメントＦが形成され、低抵抗化している。このため、図７（ｄ）に示すように、第３電圧パルスＰ３の電圧はほぼ全て下部ＳｉＯ２層２２（ノードｃ及びｄの間）に分配される。その結果、図７（ｈ）に示すように、下部ＳｉＯ２層２２内においてフィラメントＦの形成が行われ、下部ＳｉＯ２層２２は低抵抗化する。
【００３６】
第１変形例によれば、制御回路が第２電圧パルスＰ２を連続して複数回印加することにより、Ｓｉ層２４におけるフィラメントの形成をより確実に行うことができる。また、第２電圧パルスＰ２を印加した後、制御回路が立ち上がり時間の長い第３電圧パルスＰ３の印加を行うことにより、上部ＳｉＯ２層２６及びＳｉ層２４に不要な電圧を与えることなく、下部ＳｉＯ２層２２中におけるフィラメントの形成を行うことができる。なお、第２電圧パルスＰ２の印加時においては下部ＳｉＯ２層２２内にフィラメントの形成を行わなくともよいため、第２電圧パルスＰ２のパルス幅を小さくし、書き込み時間を短縮することが好ましい。
【００３７】
図８は、第２変形例に係るメモリセルの構成を示す図である。メモリセルＭＣのうち、抵抗変化層に係る構成のみを示し、その他の構成は図示を省略している。第１の実施形態では、第１抵抗変化層の一例として下部ＳｉＯ２層２２を、第２抵抗変化層の一例としてＳｉ層２４を、第３抵抗変化層の一例として上部ＳｉＯ２層２６を、それぞれ用いたが、メモリセルＭＣの具体的形態はこれに限定されるものではない。例えば、図８に示すように、高抵抗の第１抵抗変化層及び第３抵抗変化層としてＳｉＯｙ層を用い、間に挟まれる低抵抗の第２抵抗変化層としてＳｉＯｘ層を用いてもよい。このとき、「ｘ＜ｙ」の関係が成立するように、第１抵抗変化層及び第３抵抗変化層は、第２抵抗変化層に比べて酸素濃度が高い層とする。また、３層の抵抗変化層による積層構造を有するメモリセルＭＣにおいては、２つの高抵抗層の間に低抵抗層が挟まれる構成であれば、本実施形態及び変形例に示した以外の材料を用いることも可能である。
【００３８】
［第２の実施形態］
次に、第２の実施形態について説明する。第２の実施形態は、メモリセルＭＣの抵抗変化層を２層構造とした例である。第２の実施形態の全体構成及びメモリセル１１の構成は、図１及び図２に示す第１の実施形態の構成と共通である。
【００３９】
図９は、第２の実施形態に係るメモリセルの構成を示す図である。図９（ａ）はメモリセルの模式図であり、図９（ｂ）は各層を回路素子に置き換えて模式的に示した図である。図９（ａ）に示すように、メモリセルＭＣは、ワード線ＷＬの側から順に、下部電極層３０、ＳｉＯ２層３２、Ｓｉ層３４、及びＡｇ層３６が順に積層されて構成されている。このように、第２の実施形態は、メモリセルＭＣの抵抗変化層が２層構造となっている点で、第１の実施形態と異なっている。
【００４０】
ＳｉＯ２層３２は、第１電極上に形成される第１抵抗変化層の一例であり、ＳｉＯ２を含む。Ｓｉ層３４は、第１抵抗変化層上に形成され、且つ第１抵抗変化層より抵抗値の小さい第２抵抗変化層の一例であり、Ｓｉを含む。図９の等価回路では、低抵抗のＳｉ層３４に相当する領域が抵抗Ｒ、高抵抗のＳｉＯ２層３２に相当する領域がキャパシタＣとなっている。その他の構成は第１の実施形態と概ね共通であり、詳細な説明を省略する。
【００４１】
図１０は、電圧パルスの印加方法を示す図である。図１０（ａ）〜（ｂ）は、電圧パルス印加時のメモリセルＭＣ内の各ノード（ａ、ｂ、ｃ）における電位の変化を示す波形図であり、このうちａのグラフがメモリセルＭＣに印加されるパルスの波形と一致する。図１０（ｃ）〜（ｄ）は、それぞれ図１０（ａ）〜（ｂ）の電圧パルス印加時におけるメモリセルＭＣの状態を、模式図及び等価回路図にて示したものである。
【００４２】
最初に、図１０（ａ）及び（ｃ）に示す初期状態では、メモリセルＭＣに電圧パルスは印加されておらず、抵抗変化層であるＳｉＯ２層３２及びＳｉ層３４中にはフィラメントが形成されていない。従って、等価回路図も、図９（ｂ）に示したものと同様となっている。
【００４３】
次に、図１０（ｂ）に示すように、制御回路がメモリセルＭＣに対し、第１電圧パルスＰ１を印加する。第１電圧パルスＰ１の極性は、Ｓｉ層３４側が高電位、ＳｉＯ２層３２側が低電位となっている。ここで、第１電圧パルスＰ１の立ち上がり時間Ｔ１は、第１の実施形態における第２電圧パルスＰ２の立ち上がり時間Ｔ２に相当する短い時間となっている。このため、ノードａ及びノードｂの電位の変化に差が生じている。
【００４４】
その結果、第１電圧パルスＰ１の初期において、Ｓｉ層３４には、ノードａ及びｂの電位差に相当するＶ１（Ｓｉ）が印加される。これにより、図１０（ｄ）に示すように、Ｓｉ層３４内においてフィラメントＦの形成が行われる。
【００４５】
更に、第１電圧パルスＰ１を印加してから一定時間が経過すると、キャパシタであるＳｉＯ２層３２への充電が進み、ＳｉＯ２層３２に印加される電圧が増大する。ＳｉＯ２層３２に印加される電圧は、ノードｂ及びｃの電位差に相当するＶ２（ＳｉＯ２）であり、最終的には第２電圧パルスＰ２の電位差とほぼ等しくなる。これにより、図１０（ｄ）に示すように、ＳｉＯ２層３２内においてもフィラメントＦの形成が行われ、ＳｉＯ２層３２は低抵抗化する。図１０（ｄ）の等価回路では、元から低抵抗であるＳｉ層をＲ１で、第１電圧パルスＰ１の印加により低抵抗化したＳｉＯ２層をＲ２で、それぞれ示している。
【００４６】
上記第２の実施形態では、第１の実施形態と異なり、第１電圧パルスの比較対象となる電圧パルスが存在しない。そこで、第１電圧パルスＰ１の好ましい立ち上がり時間について、更に考察する。
【００４７】
図１１は、Ｓｉ層における電流密度と電圧特性の関係を示すグラフである。横軸が厚み当たりの印加電圧の０．５乗（（Ｖ／ｔ）０．５［Ｖ／ｎｍ］）を、縦軸が電流密度（Ｊ［Ａ／ｎｍ２］）を、それぞれ示す。グラフより、Ｓｉ層中における電流密度は、次の式で記述される
【数１】
2015060943.tif 000003
【００４８】
ｔｓｉはＳｉ層の厚さ［ｎｍ］である。Ｖは素子に与える電圧［Ｖ］であり、電圧パルスの振幅に等しい。式１より、素子面積がＳ［ｎｍ］の場合、電圧パルスを与えた際のＳｉ層の抵抗値Ｒ［Ω］は、次の式で記述される。
【数２】
2015060943.tif 000004
【００４９】
一方、Ｓｉ層の下方に位置する抵抗変化層（本実施形態ではＳｉＯ２層３２）の膜厚がｔ１［ｎｍ］である場合、その容量Ｃ［Ｆ］は以下の式で記述される。なお、εｉは抵抗変化層の比誘電率であり、ＳｉＯ２の場合はεｉ＝３．９である。
【数３】
2015060943.tif 000005
【００５０】
ここで、Ｓｉ層３４中にフィラメントを形成するための第１電圧パルスＰ１の立ち上がり時間は、第１抵抗変化層（ＳｉＯ２層３２）の容量値をＣ［Ｆ］、第２抵抗変化層（Ｓｉ層３４）の抵抗値をＲ［Ω］とした場合に、Ｒ×Ｃ［ｓ］よりも短いことが好ましい。具体的に、Ｒ×Ｃの値は以下の式で記述される。
【数４】
2015060943.tif 000006
【００５１】
以上のように、第２の実施形態に係る半導体装置によれば、制御回路がメモリセルＭＣに対し、Ｒ×Ｃより立ち上がり時間の短い急峻な第１電圧パルスＰ１を印加する。これにより、第１電圧パルスＰ１の印加時に、低抵抗であるＳｉ層３４において、フィラメント形成に十分な電圧を印加することができる。その結果、積層型のメモリセルＭＣにおいて、セット動作（書き込み動作）を効率的に行うことができる。また、比較的低電圧でのフィラメント形成が可能となるため、高電圧の印加による素子の破壊を抑制することができる。
【００５２】
図１２は、第２の実施形態における第１変形例に係る電圧パルスの印加方法を示す図である。図１２（ａ）〜（ｃ）は、電圧パルス印加時のメモリセルＭＣ内の各ノード（ａ、ｂ、ｃ）における電位の変化を示す波形図であり、図１２（ｄ）〜（ｆ）は、電圧パルス印加時におけるメモリセルＭＣの状態を示す模式図及び等価回路図である。図１２（ａ）〜（ｂ）及び（ｄ）〜（ｅ）に示す、第１パルスＰ２の印加までは、図１０に示す第２の実施形態とほぼ共通するため、詳細な説明を省略する。
【００５３】
第１変形例では、図１２（ｃ）に示すように、第１電圧パルスＰ１の印加後、制御回路が第２電圧パルスＰ２をメモリセルＭＣに印加する。第２電圧パルスＰ２の立ち上がり時間Ｔ２は、第１電圧パルスＰ１の立ち上がり時間Ｔ１に比べて長い。この場合、図１２（ｅ）に示すように、第２電圧パルスＰ２の電圧はほぼ全てＳｉＯ２層３２（ノードｂ及びｃの間）に分配される。その結果、図１２（ｆ）に示すように、ＳｉＯ２層３２内においてフィラメントＦの形成が行われ、ＳｉＯ２層３２は低抵抗化する。
【００５４】
第２の実施形態における第１変形例によれば、第１電圧パルスＰ１を印加した後、制御回路が立ち上がり時間の長い第２電圧パルスＰ２の印加を行うことにより、ＳｉＯ２層３２中におけるフィラメントの形成をより確実に行うことができる。なお、第１電圧パルスＰ１の印加時においてはＳｉＯ２層３２内にフィラメントの形成を行わなくともよいため、第１電圧パルスＰ１のパルス幅を小さくし、書き込み時間を短縮することが好ましい。
【００５５】
図１３は、第２の実施形態における第２変形例に係る電圧パルスの印加方法を示す図である。図１３（ａ）〜（ｃ）は、電圧パルス印加時のメモリセルＭＣ内の各ノード（ａ、ｂ、ｃ）における電位の変化を示す波形図であり、図１３（ｄ）〜（ｆ）は、電圧パルス印加時におけるメモリセルＭＣの状態を示す模式図及び等価回路図である。図１２に示す第１変形例と共通する部分については、詳細な説明を省略する。
【００５６】
第２変形例では、図１３（ｂ）に示すように、制御回路がメモリセルＭＣに対し、第１電圧パルスＰ１を連続して複数回印加する。ここで、「連続して」とは、他の波形の電圧パルスの印加を挟まずに、第１電圧パルスＰ１のみを続けて印加することを指す。このとき、第１電圧パルスＰ１は、Ｓｉ層３４内にフィラメントを形成可能な電圧及びパルス幅であればよく、ＳｉＯ２層３２内にフィラメントを形成するために十分なパルス幅でなくともよい。換言すれば、第１変形例における第１電圧パルスＰ１のパルス幅は、第２の実施形態及び第１変形例における第１電圧パルスＰ１のパルス幅より短くてもよい。
【００５７】
第２の実施形態における第２変形例によれば、制御回路が第１電圧パルスＰ１を連続して複数回印加することにより、Ｓｉ層３４におけるフィラメントの形成をより確実に行うことができる。
【００５８】
図１４は、第２の実施形態における第３変形例に係るメモリセルの構成を示す図である。メモリセルＭＣのうち、抵抗変化層に係る構成のみを示し、その他の構成は図示を省略している。第２の実施形態では、第１抵抗変化層の一例としてＳｉＯ２層３２を、第２抵抗変化層の一例としてＳｉ層３４をそれぞれ用いたが、メモリセルＭＣの具体的形態はこれに限定されるものではない。
【００５９】
例えば、図１４（ａ）に示すように、高抵抗の第１抵抗変化層としてＳｉＯｙ層を用い、低抵抗の第２抵抗変化層としてＳｉＯｘ層を用いてもよい。このとき、「ｘ＜ｙ」の関係が成立するように、第１抵抗変化層は第２抵抗変化層に比べて酸素濃度が高い層とする。
【００６０】
また、図１４（ｂ）に示すように、シリコン（Ｓｉ）の代わりにハフニウム（Ｈｆ）を用いてもよい。更に、図１４（ｃ）に示すように、高抵抗の第１抵抗変化層としてＳｉＯ２層を用い、低抵抗の第２抵抗変化層としてＨｆＯｘ層を用いてもよい。また、２層の抵抗変化層による積層構造を有するメモリセルＭＣにおいては、低電位側に高抵抗の第１抵抗変化層が位置し、高電位側に低抵抗の第２抵抗変化層が位置する構成であれば、本実施形態及び変形例に示した以外の材料を用いることも可能である。また、上記の材料の組み合わせは、第１の実施形態に示した３層構造型のメモリセルＭＣに対して適用することも可能である。
【００６１】
第１及び第２の実施形態では、可変抵抗素子を用いたメモリセルＭＣとして、Ａｇイオンによるフィラメントの形成により抵抗値が変化するタイプのメモリセルを例に説明を行った。しかし、本明細書で説明した実施形態は、抵抗値の異なる可変抵抗層が積層された構成であって、且つ電圧パルスの印加によりその抵抗値が変化するメモリセルを含む半導体記憶装置であれば、同様に適用することが可能である。
【００６２】
また、第１及び第２の実施形態では、第２電極の一例としてＡｇ層（２８、３６）を用いたが、第２電極の構成はこれに限定されるものではない。第２電極は、例えば、銀（Ａｇ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）、亜鉛（Ｚｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、銅（Ｃｕ）の少なくとも１つを含む構成とすることができる。
【００６３】
［その他の実施形態］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６４】
１１…メモリセルアレイ、１２ａ…選択ワード線電圧供給回路、１２ｂ…ロウデコーダ、１３ａ…選択ビット線電圧供給回路、１３ｂ…カラムデコーダ、１４…制御回路、２０…下部電極、２２…下部ＳｉＯ２層、２４…Ｓｉ層、２６…上部ＳｉＯ２層、２８…Ａｇ層、３０…下部電極、３２…下部ＳｉＯ２層、３４…Ｓｉ層、３６…Ａｇ層。
【図１】
2015060943.tif 000007
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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