(57)【要約】【課題】コンタクトプラグとコンタクトプラグとの接触面積がばらついてしまい、コンタクト抵抗が変動するのを抑制する。【解決手段】層間絶縁膜ＩＬ３、ＩＬ２、ＩＬ１に、２つの配線部ＷＥによって挟まれた部分と２つのゲート配線部ＧＥによって挟まれた部分とを貫いて、ポリシリコンプラグＢＳＰに達するコンタクトホールＳＣＨが自己整合的に形成されている。そのコンタクトホールＳＣＨ内に、ポリシリコンプラグＢＳＰに接触するポリシリコンプラグＳＣＰが形成されている。【選択図】図３
2015060863.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、第１間隔を隔てられてそれぞれ第１方向に延在する第１配線部および第２配線部と、
前記第１配線部および前記第２配線部より上方に形成され、第２間隔を隔てられてそれぞれ前記第１方向と交差する第２方向に延在する第３配線部および第４配線部と、
前記第３配線部および前記第４配線部の上方から、前記第３配線部と前記第４配線部との間および前記第１配線部と前記第２配線部との間を経て、前記半導体基板に達するように形成されたコンタクトプラグと
を備え、
前記コンタクトプラグでは、前記第３配線部と前記第４配線部との間に位置する部分から、前記第３配線部および前記第４配線部の少なくとも一方の配線部の直上に向かってオーバーハングしているとともに、前記第１配線部と前記第２配線部との間に位置する部分から、前記第１配線部および前記第２配線部の少なくとも一方の配線部の直上に向かってオーバーハングしている、半導体装置。
【請求項２】
前記コンタクトプラグは、
前記半導体基板に接触する下部コンタクトプラグと、
前記下部コンタクトプラグに接触する上部コンタクトプラグと
を含み、
前記下部コンタクトプラグは、前記第１配線部および前記第２配線部よりも低く形成された、請求項１記載の半導体装置。
【請求項３】
前記コンタクトプラグの側面を覆う絶縁性の保護膜を備えた、請求項１または２に記載の半導体装置。
【請求項４】
アクセストランジスタ、ドライブトランジスタおよびロードトランジスタを含むスタティック・ランダム・アクセス・メモリセルを備え、
前記第１配線部は、前記アクセストランジスタのゲート電極を含み、
前記第２配線部は、前記ドライブトランジスタのゲート電極を含み、
前記第３配線部は、前記スタティック・ランダム・アクセス・メモリセルに電気的に接続されるビット線を含み、
前記第４配線部は、前記スタティック・ランダム・アクセス・メモリセルに電気的に接続される接地配線を含み、
前記第１配線部と前記第２配線部との間に位置する前記半導体基板の領域に、前記アクセストランジスタのソース領域および前記ドライブトランジスタのドレイン領域が形成され、
前記ソース領域および前記ドレイン領域は、前記コンタクトプラグを介して前記ロードトランジスタに電気的に接続された、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
半導体基板と、
前記半導体基板上に形成され、第１間隔を隔てられてそれぞれ第１方向に延在する第１配線部および第２配線部と、
前記第１配線部および前記第２配線部を覆うように形成された第１層間絶縁膜と、
前記第１層間絶縁膜上に形成され、第２間隔を隔てられてそれぞれ前記第１方向と交差する第２方向に延在する第３配線部および第４配線部と、
前記第３配線部および前記第４配線部を覆うように形成された第２層間絶縁膜と、
前記第３配線部と前記第４配線部との間および前記第１配線部と前記第２配線部との間を貫いて、前記半導体基板に達するように形成されたコンタクトプラグと、
を備え、
前記第１配線部、前記第２配線部、前記第３配線部および前記第４配線部のそれぞれは、
配線としての導電体部と、
前記導電体部の側方と上方とから前記導電体部を覆う被覆絶縁膜と
を含み、
前記コンタクトプラグは、前記第３配線部および前記第４配線部と前記第１配線部および前記第２配線部とに対して前記第２層間絶縁膜および前記第１層間絶縁膜に自己整合的に形成されたコンタクトホール内に形成された、半導体装置。
【請求項６】
半導体基板上に、第１間隔を隔てられてそれぞれ第１方向に延在する第１配線部および第２配線部を形成する工程と、
前記第１配線部および前記第２配線部を覆うように第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜上に、第２間隔を隔てられてそれぞれ前記第１方向と交差する第２方向に延在する第３配線部および第４配線部を形成する工程と、
前記第３配線部および前記第４配線部を覆うように第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜および前記第１層間絶縁膜を貫通して前記半導体基板に達するコンタクトプラグを形成する工程と
を備え、
前記第１配線部、前記第２配線部、前記第３配線部および前記第４配線部のそれぞれを形成する工程は、
配線としての導電体部を形成する工程と、
前記導電体部の側方と上方とから前記導電体部を覆う被覆絶縁膜を形成する工程と
を含み、
前記第１層間絶縁膜と前記第２層間絶縁膜をそれぞれ形成する工程は、前記第１層間絶縁膜および前記第２層間絶縁膜として、前記被覆絶縁膜とはエッチング特性の異なる膜をそれぞれ形成する工程を含み、
前記コンタクトプラグを形成する工程は、
前記被覆絶縁膜を実質的に残しながら前記第２層間絶縁膜と前記第１層間絶縁膜とにそれぞれエッチング処理を施すことによって、前記第３配線部と前記第４配線部との間および前記第１配線部と前記第２配線部との間に、コンタクトホールを自己整合的に形成する工程と、
前記コンタクトホール内に、前記コンタクトプラグとなる導電性膜を形成する工程と
を備えた、半導体装置の製造方法。
【請求項７】
前記コンタクトプラグを形成する工程は、
前記被覆絶縁膜を実質的に残しながら前記第１層間絶縁膜にエッチング処理を施すことによって、前記第１配線部と前記第２配線部との間に、第１コンタクトホールを自己整合的に形成する工程と、
前記第１コンタクトホール内に、前記導電性膜の一部としての第１導電性膜を埋め込む工程と、
前記第１導電性膜にエッチング処理を施して、前記第１導電性膜の上面を、前記第１配線部および前記第２配線部よりも低くすることによって、第１コンタクトプラグを形成する工程と、
前記第１コンタクトホール内に、前記第１コンタクトプラグを覆うように、前記第１層間絶縁膜の一部としての埋め込み絶縁膜を形成する工程と、
前記被覆絶縁膜を実質的に残しながら、前記第２層間絶縁膜および前記埋め込み絶縁膜にエッチング処理を施すことによって、前記第３配線部と前記第４配線部との間および前記第１配線部と前記第２配線部との間に、前記第１コンタクトプラグを露出する第２コンタクトホールを自己整合的に形成する工程と、
前記第１コンタクトプラグに接触するように、前記第２コンタクトホール内に前記導電性膜の他の一部としての第２導電性膜を形成することにより、第２コンタクトプラグを形成する工程と
を含む、請求項６記載の半導体装置の製造方法。
【請求項８】
前記コンタクトホールを形成した後、前記コンタクトプラグを形成する前に、前記コンタクトホールの側壁面に絶縁性の保護膜を形成する工程を備えた、請求項６または７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、スタティック・ランダム・アクセス・メモリを備えた半導体装置と、そのような半導体装置の製造方法とに好適に利用できるものである。
【背景技術】
【０００２】
半導体メモリの一種にＳＲＡＭ（Static Random Access Memory）がある。１つのＳＲＡＭメモリセルは、２個のアクセストランジスタ、２個のドライブトランジスタおよび２個のロードトランジスタによって構成され、半導体基板上に６個のトランジスタを形成しなければならない。このため、ＳＲＡＭメモリセルの専有面積の低減には限界がある。
【０００３】
そこで、６個のトランジスタのうち、２個のロードトランジスタとして、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）を適用した、いわゆるアドバンストＳＲＡＭがある。アドバンストＳＲＡＭでは、薄膜トランジスタのロードトランジスタを、アクセストランジスタおよびドライブトランジスタを覆う層間絶縁膜上に形成することによって、ＳＲＡＭメモリセルの積層化が実現されている。
【０００４】
アドバンストＳＲＡＭでは、アクセストランジスタのソース領域およびドライブトランジスタのドレイン領域は、アクセストランジスタのゲート電極とドライブトランジスタのゲート電極との間に形成されたポリシリコンプラグ（ビットラインストレージコンタクトプラグ）と、ビット線と接地配線との間に形成されたポリシリコンプラグ（ストレージノードコンタクトプラグ）とを介して上層のローカル配線に接続されている。さらに、そのソース領域およびドレイン領域は、そのローカル配線を介して、ロードトランジスタ等に電気的に接続されている。なお、このようなアドバンストＳＲＡＭを開示した特許文献の一例として、特許文献１がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−７９６９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来のアドバンストＳＲＡＭを備えた半導体装置では、次のような問題点が発生することが想定される。
【０００７】
上述したように、アクセストランジスタのソース領域およびドライブトランジスタのドレイン領域は、ビットラインストレージコンタクトプラグおよびストレージノードコンタクトプラグ等を介して、ロードトランジスタ等と電気的に接続されている。
【０００８】
そのビットラインストレージコンタクトプラグは、次のように形成される。まず、アクセストランジスタのゲート電極を含むゲート配線部とドライブトランジスタのゲート電極を含むゲート配線部との間に、自己整合的にコンタクトホールが形成さる。次に、そのコンタクトホールにポリシリコン膜を充てんすることによって、ビットラインストレージコンタクトプラグが形成される。
【０００９】
ストレージノードコンタクトプラグは、次のように形成される。まず、ビット線と接地配線との間に、微細加工によってビット線または接地配線を露出させることなく、ビットラインストレージコンタクトプラグを露出するコンタクトホール（ストレージノードコンタクトホール）が形成される。次に、そのコンタクトホールにポリシリコン膜を充てんすることによって、ストレージノードコンタクトプラグが形成される。
【００１０】
近年、半導体装置の小型化に伴い、ストレージノードコンタクトホールのサイズも微細化することが求められている。ところが、間隔が狭められるビット線と接地配線との間に、ビット線または接地配線を露出させることなくストレージノードコンタクトホールを形成することが困難な状況にある。
【００１１】
このため、ストレージノードコンタクトプラグとビットラインストレージコンタクトプラグとの接触面積がばらついてしまい、コンタクト抵抗が変動することが想定される。
【００１２】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
一実施の形態によれば、第３配線部および第４配線部の上方から、第３配線部と第４配線部との間および第１配線部と第２配線部との間を経て、半導体基板に達するように形成されたコンタクトプラグでは、第３配線部と第４配線部との間に位置する部分から、第３配線部および第４配線部の少なくとも一方の配線部の直上に向かってオーバーハングしているとともに、第１配線部と第２配線部との間に位置する部分から、第１配線部および第２配線部の少なくとも一方の配線部の直上に向かってオーバーハングしている。
【００１４】
他の実施の形態によれば、第２層間絶縁膜および第１層間絶縁膜を貫通して半導体基板に達するように形成されたコンタクトプラグは、第３配線部と第４配線部との間の部分および第１配線部と第２配線部との間の部分を貫く、自己整合的に形成されたコンタクトホール内に埋め込まれるように形成されている。
【００１５】
さらに他の実施の形態によれば、第２層間絶縁膜および第１層間絶縁膜を貫通して半導体基板に達するコンタクトプラグを形成する工程は、配線部の被覆絶縁膜を実質的に残しながら第２層間絶縁膜と第１層間絶縁膜とにそれぞれエッチング処理を施すことによって、第３配線部と第４配線部との間および第１配線部と第２配線部と間に、コンタクトホールを自己整合的に形成する工程と、そのコンタクトホール内に、コンタクトプラグとなる導電性膜を形成する工程とを備えている。
【発明の効果】
【００１６】
一実施の形態によれば、コンタクト抵抗の変動を抑制することができる。
他の実施の形態によれば、コンタクト抵抗の変動を抑制することができる。
【００１７】
さらに他の実施の形態によれば、コンタクト抵抗の変動が抑制される半導体装置を製造することができる。
【図面の簡単な説明】
【００１８】
【図１】各実施の形態に係る半導体装置におけるアドバンストＳＲＡＭメモリセルの等価回路を示す図である。
【図２】実施の形態１に係る半導体装置におけるアドバンストＳＲＡＭメモリセル領域の構造を示す平面図である。
【図３】同実施の形態において、アドバンストＳＲＡＭメモリセルを備えた半導体装置を示す図であり、図２に示す断面線ＩＩＩ−ＩＩＩにおける部分断面構造と等価回路とを含む斜視図である。
【図４】同実施の形態において、アドバンストＳＲＡＭメモリセルを備えた半導体装置の製造方法の一工程を示す平面図である。
【図５】同実施の形態において、図４に示す工程の後に行われる工程を示す平面図である。
【図６】同実施の形態において、図５に示す工程の後に行われる工程を示す平面図である。
【図７】同実施の形態において、図６に示す工程における部分断面図であり、図７（Ａ）は、図６に示す断面線ＶＩＩＡ−ＶＩＩＡにおける部分断面図であり、図７（Ｂ）は、図６に示す断面線ＶＩＩＢ−ＶＩＩＢにおける部分断面図である。
【図８】同実施の形態において、図６に示す工程の後に行われる工程を示す平面図である。
【図９】同実施の形態において、図８に示す工程における部分断面図であり、図９（Ａ）は、図８に示す断面線ＩＸＡ−ＩＸＡにおける部分断面図であり、図９（Ｂ）は、図８に示す断面線ＩＸＢ−ＩＸＢにおける部分断面図である。
【図１０】同実施の形態において、図９に示す工程の後に行われる工程を示す部分断面図であり、図１０（Ａ）は、図８に示す断面線ＩＸＡ−ＩＸＡに対応する断面線における部分断面図であり、図１０（Ｂ）は、図８に示す断面線ＩＸＢ−ＩＸＢに対応する断面線における部分断面図である。
【図１１】同実施の形態において、図１０に示す工程の後に行われる工程を示す部分断面図であり、図１１（Ａ）は、図８に示す断面線ＩＸＡ−ＩＸＡに対応する断面線における部分断面図であり、図１１（Ｂ）は、図８に示す断面線ＩＸＢ−ＩＸＢに対応する断面線における部分断面図である。
【図１２】同実施の形態において、図１１に示す工程の後に行われる工程を示す部分断面図であり、図１２（Ａ）は、図８に示す断面線ＩＸＡ−ＩＸＡに対応する断面線における部分断面図であり、図１２（Ｂ）は、図８に示す断面線ＩＸＢ−ＩＸＢに対応する断面線における部分断面図である。
【図１３】同実施の形態において、図１２に示す工程の後に行われる工程を示す部分断面図であり、図１３（Ａ）は、図８に示す断面線ＩＸＡ−ＩＸＡに対応する断面線における部分断面図であり、図１３（Ｂ）は、図８に示す断面線ＩＸＢ−ＩＸＢに対応する断面線における部分断面図である。
【図１４】同実施の形態において、図１３に示す工程の後に行われる工程を示す部分断面図であり、図１４（Ａ）は、図８に示す断面線ＩＸＡ−ＩＸＡに対応する断面線における部分断面図であり、図１４（Ｂ）は、図８に示す断面線ＩＸＢ−ＩＸＢに対応する断面線における部分断面図である。
【図１５】同実施の形態において、図１４に示す工程の後に行われる工程を示す部分断面図であり、図１５（Ａ）は、図８に示す断面線ＩＸＡ−ＩＸＡに対応する断面線における部分断面図であり、図１５（Ｂ）は、図８に示す断面線ＩＸＢ−ＩＸＢに対応する断面線における部分断面図である。
【図１６】同実施の形態において、図１５に示す工程の後に行われる工程を示す部分断面図であり、図１６（Ａ）は、図８に示す断面線ＩＸＡ−ＩＸＡに対応する断面線における部分断面図であり、図１６（Ｂ）は、図８に示す断面線ＩＸＢ−ＩＸＢに対応する断面線における部分断面図である。
【図１７】同実施の形態において、図１６に示す工程の後に行われる工程を示す平面図である。
【図１８】同実施の形態において、図１７に示す工程における部分断面図であり、図１８（Ａ）は、図１７に示す断面線ＸＶＩＩＩＡ−ＸＶＩＩＩＡにおける部分断面図であり、図１８（Ｂ）は、図１７に示す断面線ＸＶＩＩＩＢ−ＸＶＩＩＩＢにおける部分断面図である。
【図１９】同実施の形態において、図１８に示す工程の後に行われる工程を示す部分断面図であり、図１９（Ａ）は、図１７に示す断面線ＸＶＩＩＩＡ−ＸＶＩＩＩＡに対応する断面線における部分断面図であり、図１９（Ｂ）は、図１７に示す断面線ＸＶＩＩＩＢ−ＸＶＩＩＩＢに対応する断面線における部分断面図である。
【図２０】同実施の形態において、図１９に示す工程の後に行われる工程を示す部分断面図であり、図２０（Ａ）は、図１７に示す断面線ＸＶＩＩＩＡ−ＸＶＩＩＩＡに対応する断面線における部分断面図であり、図２０（Ｂ）は、図１７に示す断面線ＸＶＩＩＩＢ−ＸＶＩＩＩＢに対応する断面線における部分断面図である。
【図２１】同実施の形態において、図２０に示す工程の後に行われる工程を示す部分断面図であり、図２１（Ａ）は、図１７に示す断面線ＸＶＩＩＩＡ−ＸＶＩＩＩＡに対応する断面線における部分断面図であり、図２１（Ｂ）は、図１７に示す断面線ＸＶＩＩＩＢ−ＸＶＩＩＩＢに対応する断面線における部分断面図である。
【図２２】同実施の形態において、図２１に示す工程の後に行われる工程を示す部分断面図であり、図２２（Ａ）は、図１７に示す断面線ＸＶＩＩＩＡ−ＸＶＩＩＩＡに対応する断面線における部分断面図であり、図２２（Ｂ）は、図１７に示す断面線ＸＶＩＩＩＢ−ＸＶＩＩＩＢに対応する断面線における部分断面図である。
【図２３】比較例に係る、アドバンストＳＲＡＭメモリセルを備えた半導体装置の製造方法の一工程を示す部分断面図であり、図２３（Ａ）は、図７（Ａ）に示す工程に対応する工程の前に行われる工程を示す部分断面図であり、図２３（Ｂ）は、図７（Ｂ）に示す工程に対応する工程の前に行われる工程を示す部分断面図である。
【図２４】図２３に示す工程の後に行われる工程を示す部分断面図であり、図２４（Ａ）は、図９（Ａ）に示す工程に対応する工程を示す部分断面図であり、図２４（Ｂ）は、図９（Ｂ）に示す工程に対応する工程を示す部分断面図である。
【図２５】図２４に示す工程の後に行われる工程を示す部分断面図であり、図２５（Ａ）は、図１０（Ａ）に示す工程に対応する工程の後に行われる工程を示す部分断面図であり、図１０（Ｂ）に示す工程に対応する工程の後に行われる工程を示す部分断面図である。
【図２６】図２５に示す工程の後に行われる工程を示す部分断面図であり、図２６（Ａ）は、図１５（Ａ）に示す工程に対応する工程を示す部分断面図であり、図２６（Ｂ）は、図１５（Ｂ）に示す工程に対応する工程を示す部分断面図である。
【図２７】図２６に示す工程の後に行われる工程を示す部分断面図であり、図２７（Ａ）は、図２０（Ａ）に示す工程に対応する工程を示す部分断面図であり、図２７（Ｂ）は、図２０（Ｂ）に示す工程に対応する工程を示す部分断面図である。
【図２８】図２７に示す工程の後に行われる工程を示す部分断面図であり、図２８（Ａ）は、図２２（Ａ）に示す工程に対応する工程を示す部分断面図であり、図２８（Ｂ）は、図２２（Ｂ）に示す工程に対応する工程を示す部分断面図である。
【図２９】比較例に係る、アドバンストＳＲＡＭメモリセルを備えた半導体装置の製造方法における問題点を説明するための部分断面図であり、図２９（Ａ）は、図２７（Ａ）に示す工程を示す部分断面図であり、図２９（Ｂ）は、図２７（Ｂ）に示す工程を示す部分断面図である。
【図３０】実施の形態１に係る、アドバンストＳＲＡＭメモリセルを備えた半導体装置の作用効果を説明するための第１の部分断面図であり、図３０（Ａ）は、図２０（Ａ）に示す工程を示す部分断面図であり、図３０（Ｂ）は、図２０（Ｂ）に示す工程を示す部分断面図である。
【図３１】実施の形態１に係る、アドバンストＳＲＡＭメモリセルを備えた半導体装置の作用効果を説明するための第２の部分断面図であり、図３１（Ａ）は、図２２（Ａ）に示す工程を示す部分断面図であり、図３１（Ｂ）は、図２２（Ｂ）に示す工程を示す部分断面図である。
【図３２】実施の形態２に係る、アドバンストＳＲＡＭメモリセルを備えた半導体装置を示す図であり、図２に示す断面線ＩＩＩ−ＩＩＩに対応する断面線における部分断面構造と等価回路とを含む斜視図である。
【図３３】同実施の形態において、アドバンストＳＲＡＭメモリセルを備えた半導体装置の製造方法の一工程を示す部分断面図であり、図３３（Ａ）は、図１７に示す断面線ＸＶＩＩＩＡ−ＸＶＩＩＩＡに対応する断面線における部分断面図であり、図３３（Ｂ）は、図１７に示す断面線ＸＶＩＩＩＢ−ＸＶＩＩＩＢに対応する断面線における部分断面図である。
【図３４】同実施の形態において、図３３に示す工程の後に行われる工程を示す部分断面図であり、図３４（Ａ）は、図１７に示す断面線ＸＶＩＩＩＡ−ＸＶＩＩＩＡに対応する断面線における部分断面図であり、図３４（Ｂ）は、図１７に示す断面線ＸＶＩＩＩＢ−ＸＶＩＩＩＢに対応する断面線における部分断面図である。
【図３５】同実施の形態において、図３４に示す工程の後に行われる工程を示す部分断面図であり、図３５（Ａ）は、図１７に示す断面線ＸＶＩＩＩＡ−ＸＶＩＩＩＡに対応する断面線における部分断面図であり、図３５（Ｂ）は、図１７に示す断面線ＸＶＩＩＩＢ−ＸＶＩＩＩＢに対応する断面線における部分断面図である。
【図３６】同実施の形態において、図３５に示す工程の後に行われる工程を示す部分断面図であり、図３６（Ａ）は、図１７に示す断面線ＸＶＩＩＩＡ−ＸＶＩＩＩＡに対応する断面線における部分断面図であり、図３６（Ｂ）は、図１７に示す断面線ＸＶＩＩＩＢ−ＸＶＩＩＩＢに対応する断面線における部分断面図である。
【発明を実施するための形態】
【００１９】
実施の形態１
ここでは、半導体装置の一例として、アドバンストＳＲＡＭメモリセルを備えた半導体装置について説明する。まず、そのアドバンストＳＲＡＭメモリセルの等価回路について説明する。
【００２０】
図１に示すように、ＳＲＡＭメモリセルＳＭＣは、ビット線ＢＬ、／ＢＬと、ワード線ＷＬと、１対のアクセストランジスタＡＴＲ１、ＡＴＲ２と、１対のドライブトランジスタＤＴＲ１、ＤＴＲ２と、１対のロードトランジスタＬＴＲ１、ＬＴＲ２と、１対のキャパシタＣ１、Ｃ２とを備えている。アドバンストＳＲＡＭメモリセルＳＭＣでは、ロードトランジスタＬＴＲ１、ＬＴＲ２として、ｐチャネル型の薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）が適用される。他のドライブトランジスタＤＴＲ、ＤＴＲ２およびアクセストランジスタＡＴＲ１、ＡＴＲ２については、それぞれｎチャネル型のＭＯＳ（Metal Oxide Semiconductor）トランジスタが適用される。
【００２１】
ドライブトランジスタＤＴＲ１とロードトランジスタＬＴＲ１とによって、一のインバータが構成される。また、ドライブトランジスタＤＴＲ２とロードトランジスタＬＴＲ２とによって、他のインバータが構成される。一のインバータと他のインバータとにより、フリップフロップ回路が構成されて、情報としての電荷を所定の周期で元に戻すリフレッシュと称される処理が不要になる。また、その情報としての電荷がキャパシタＣ１、Ｃ２によって保持されて、いわゆるソフトエラーを防止することができる。
【００２２】
ドライブトランジスタＤＴＲ１およびロードトランジスタＬＴＲ１の各ゲート電極とキャパシタＣ１の一方電極とは、アクセストランジスタＡＴＲ２のソース（領域）と電気的に接続されている。アクセストランジスタＡＴＲ２のソース（領域）はドライブトランジスタＤＴＲ２およびロードトランジスタＬＴＲ２の各ドレイン（領域）と電気的に接続されており、これらが接続された領域は一の記憶ノードとして機能する。
【００２３】
ドライブトランジスタＤＴＲ２およびロードトランジスタＬＴＲ２の各ゲート電極とキャパシタＣ２の一方電極とは、アクセストランジスタＡＴＲ１のソース（領域）と電気的に接続されている。アクセストランジスタＡＴＲ１のソース（領域）はドライブトランジスタＤＴＲ１およびロードトランジスタＬＴＲ１の各ドレイン（領域）と電気的に接続されており、これらが接続された領域は他の記憶ノードとして機能する。
【００２４】
ドライブトランジスタＤＴＲ１、ＤＴＲ２の各ソース（領域）はＧＮＤ電位に電気的に接続されている。ロードトランジスタＬＴＲ１、ＬＴＲ２の各ソース（領域）は、電圧Ｖｃｃを印加する電源供給配線ＶＣＣに電気的に接続されている。キャパシタＣ１、Ｃ２の各々の他方電極は、電圧Ｖｃｃの１／２である電圧Ｖｃｃ／２を印加するＶｃｃ／２配線に電気的に接続されている。１対のビット線ＢＬ、／ＢＬのうち、ビット線ＢＬは、アクセストランジスタＡＴＲ１のドレイン（領域）と電気的に接続され、ビット線／ＢＬは、アクセストランジスタＡＴＲ２のドレイン（領域）と電気的に接続されている。
【００２５】
次に、アドバンストＳＲＡＭメモリセルを備えた半導体装置の構造の一例について説明する。図２および図３に示すように、半導体基板ＳＵＢの主表面では、素子分離絶縁膜ＳＩによって、互いに電気的に絶縁された複数の素子形成領域ＳＦＲが規定されている。一つのＳＲＡＭメモリセルＳＭＣの領域（一点鎖線内）には、２つの素子形成領域ＳＦＲが位置する。２つの素子形成領域ＳＦＲには、ｐウェルＰＷＬがそれぞれ形成されている。
【００２６】
その２つの素子形成領域ＳＦＲのうち、一方の素子形成領域ＳＦＲには、ドライブトランジスタＤＴＲ１とアクセストランジスタＡＴＲ１が形成されている。ドライブトランジスタＤＴＲ１は、ソース領域ＳＲ、ドレイン領域ＤＲおよびゲート電極ＤＧ１を含み、アクセストランジスタＡＴＲ１は、ソース領域ＳＲ、ドレイン領域ＤＲおよびゲート電極ＡＧ１を含んでいる。
【００２７】
アクセストランジスタＡＴＲ１のソース領域ＳＲとドライブトランジスタＤＴＲ１のドレイン領域ＤＲとは、共通の領域として、ゲート電極ＡＧ１を含むゲート配線部ＧＥとゲート電極ＤＧ１を含むゲート配線部ＧＥとによって挟まれた素子形成領域ＳＦＲ（ｐウェルＰＷＬ）の部分に形成されている。
【００２８】
アクセストランジスタＡＴＲ１のドレイン領域ＤＲは、ポリシリコンプラグＢＳＰおよび配線材料からなるプラグを介してビット線ＢＬに電気的に接続されている。ドライブトランジスタＤＴＲ１のソース領域ＳＲは、ポリシリコンプラグＢＳＰおよび配線材料からなるプラグを介して接地配線ＧＮＤに電気的に接続されている。
【００２９】
アクセストランジスタＡＴＲ１のソース領域ＳＲおよびドライブトランジスタＤＴＲ１のドレイン領域ＤＲは、コンタクトプラグの一部としてのポリシリコンプラグＢＳＰ（ビットラインストレージコンタクトプラグ）と、コンタクトプラグの他の一部としてのポリシリコンプラグＳＣＰ（ストレージノードコンタクトプラグ）を介して、ローカル配線２Ｇ２（図３参照）に電気的に接続されている。また、ドライブトランジスタＤＴＲ２のゲート電極ＤＧ２は、ポリシリコンプラグＣＧＰおよびポリシリコンプラグＳＣＰを介してローカル配線２Ｇ２（図３参照）に電気的に接続されている。
【００３０】
２つの素子形成領域ＳＦＲのうち、他方の素子形成領域ＳＦＲには、ドライブトランジスタＤＴＲ２とアクセストランジスタＡＴＲ２が形成されている。ドライブトランジスタＤＴＲ２は、ソース領域ＳＲ、ドレイン領域ＤＲおよびゲート電極ＤＧ２を含み、アクセストランジスタＡＴＲ２は、ソース領域ＳＲ、ドレイン領域ＤＲおよびゲート電極ＡＧ２を含んでいる。
【００３１】
アクセストランジスタＡＴＲ２のソース領域ＳＲとドライブトランジスタＤＴＲ２のドレイン領域ＤＲとは、共通の領域として、ゲート電極ＡＧ２を含むゲート配線部ＧＥとゲート電極ＤＧ２を含むゲート配線部ＧＥとによって挟まれた素子形成領域ＳＦＲ（ｐウェルＰＷＬ）の部分に形成されている。
【００３２】
アクセストランジスタＡＴＲ２のドレイン領域ＤＲは、ポリシリコンプラグＢＳＰおよび配線材料からなるプラグを介してビット線／ＢＬに電気的に接続されている。ドライブトランジスタＤＴＲ２のソース領域ＳＲは、ポリシリコンプラグＢＳＰおよび配線材料からなるプラグを介して接地配線ＧＮＤに電気的に接続されている。
【００３３】
アクセストランジスタＡＴＲ２のソース領域ＳＲおよびドライブトランジスタＤＴＲ２のドレイン領域ＤＲは、コンタクトプラグの一部としてのポリシリコンプラグＢＳＰ（ビットラインストレージコンタクトプラグ）と、コンタクトプラグの他の一部としてのポリシリコンプラグＳＣＰ（ストレージノードコンタクトプラグ）を介して、ローカル配線２Ｇ１（図３参照）に電気的に接続されている。また、ドライブトランジスタＤＴＲ１のゲート電極ＤＧ１は、ポリシリコンプラグＣＧＰおよびポリシリコンプラグＳＣＰを介してローカル配線２Ｇ１（図３参照）に電気的に接続されている。
【００３４】
図３に示すように、ローカル配線２Ｇ１、２Ｇ２の上方に、ロードトランジスタＬＴＲ１、ＬＴＲ２が形成され、さらにその上方に、キャパシタＣ１、Ｃ２が形成されている。ローカル配線２Ｇ１は、ロードトランジスタＬＴＲ１のゲート電極、ロードトランジスタＬＴＲ２のドレイン領域およびキャパシタＣ１に電気的に接続されている。ローカル配線２Ｇ２は、ロードトランジスタＬＴＲ２のゲート電極、ロードトランジスタＬＴＲ１のドレイン領域およびキャパシタＣ２に電気的に接続されている。
【００３５】
次に、アクセストランジスタＡＴＲ２（ＡＴＲ１）のソース領域ＳＲおよびドライブトランジスタＤＴＲ２（ＤＴＲ１）のドレイン領域ＤＲと、ローカル配線２Ｇ１（２Ｇ２）とを電気的に接続するポリシリコンプラグＢＳＰ、ＳＣＰの構造について、図３に基づいて詳しく説明する。
【００３６】
ポリシリコンプラグＢＳＰは、アクセストランジスタＡＴＲ２のソース領域ＳＲおよびドライブトランジスタＤＴＲ２のドレイン領域ＤＲに接触している。そのソース領域ＳＲとドレイン領域ＤＲは、ゲート電極ＡＧ２を含むゲート配線部ＧＥとゲート電極ＤＧ２を含むゲート配線部ＧＥとによって挟まれた素子形成領域ＳＦＲの部分に形成されている。ゲート配線部ＧＥ（ＡＧ２）とゲート配線部ＧＥ（ＤＧ２）とは、Ｙ方向に間隔を隔てられて、それぞれＸ方向に延在している。
【００３７】
ゲート配線部ＧＥでは、ゲート電極ＡＧ２およびゲート電極ＤＧ２のそれぞれの側面と上面とを覆うように、シリコン窒化膜等のサイドウォール絶縁膜ＳＷＦ１を含む配線被覆絶縁膜ＥＣＦが形成されている。なお、図３では、図面の煩雑化を避けるために、ゲート電極ＡＧ２、ＤＧ２および配線被覆絶縁膜ＥＣＦの構造が簡略化されているが、その具体的な構造については後述する。そのゲート配線部ＧＥを覆うように、配線被覆絶縁膜ＥＣＦとはエッチング特性の異なる、たとえば、ＢＰＴＥＯＳ（Boro Phospho Tetra Ethyl Ortho Silicate）膜の層間絶縁膜ＩＬ１が形成されている。
【００３８】
２つのゲート配線部ＧＥの間に位置する層間絶縁膜ＩＬ１の部分を貫いて、２つのゲート配線部ＧＥによって挟まれた素子形成領域ＳＦＲの部分に位置するソース領域ＳＲおよびドレイン領域ＤＲに達するコンタクトホールＢＳＨが形成されている。ポリシリコンプラグＢＳＰは、そのコンタクトホールＢＳＨ内に形成されている。ポリシリコンプラグＢＳＰの上面は、ゲート配線部ＧＥよりも低くなるように形成されている。後述するように、コンタクトホールＢＳＨは、層間絶縁膜ＩＬ１とはエッチング特性の異なる配線被覆絶縁膜ＥＣＦを実質的に残しながら、層間絶縁膜ＩＬ１にエッチング処理を施すことによって自己整合的に形成される。
【００３９】
層間絶縁膜ＩＬ１を覆うように、たとえば、ＮＳＧ（Non-doped Silicate Glass）膜の層間絶縁膜ＩＬ２が形成されている。その層間絶縁膜ＩＬ２の上に、ビット配線ＢＴ、／ＢＴまたは接地配線ＧＮＤを含む複数の配線部ＷＥが形成されている。複数の配線部ＷＥは、互いにＸ方向に間隔を隔てられて、それぞれＹ方向（図２参照）に延在する。配線部ＷＦでは、タングステン膜等からなるビット配線ＢＴ、／ＢＴおよび接地配線ＧＮＤのそれぞれの側面と上面とを覆うように、シリコン窒化膜等のサイドウォール絶縁膜ＳＷＦ２を含む配線被覆絶縁膜ＥＣＦが形成されている。
【００４０】
その配線部ＷＥを覆うように、配線被覆絶縁膜ＥＣＦとはエッチング特性の異なる、たとえば、ＢＰＴＥＯＳ膜の層間絶縁膜ＩＬ３が形成されている。層間絶縁膜ＩＬ３、ＩＬ２、ＩＬ１に、２つの配線部ＷＥによって挟まれた部分と２つのゲート配線部ＧＥによって挟まれた部分とを貫いて、ポリシリコンプラグＢＳＰに達するコンタクトホールＳＣＨが形成されている。そのコンタクトホールＳＣＨ内に、ポリシリコンプラグＢＳＰに接触するポリシリコンプラグＳＣＰが形成されている。
【００４１】
後述するように、コンタクトホールＰＳＨは、層間絶縁膜ＩＬ３、ＩＬ２、ＩＬ１とはエッチング特性の異なる、配線部ＷＥおよびゲート配線部ＧＥのそれぞれの配線被覆絶縁膜ＥＣＦを実質的に残しながら、層間絶縁膜ＩＬ３、ＩＬ２等にエッチング処理を施すことによって自己整合的に形成される。なお、上述したポリシリコンプラグＢＳＰ、ＳＣＰの構造は、アクセストランジスタＡＴＲ１およびドライブトランジスタＤＴＲ１側についても、同様である。
【００４２】
本実施の形態に係る、ＳＲＡＭメモリセルを備えた半導体装置は、上記のように構成される。次に、上述したＳＲＡＭメモリセルを備えた半導体装置の製造方法の一例について説明する。
【００４３】
まず、図４に示すように、半導体基板ＳＵＢの主表面に、素子分離絶縁膜ＳＩを形成することによって素子形成領域ＳＦＲが規定され、その素子形成領域ＳＦＲにｐウェルＰＷＬが形成される。次に、図５に示すように、互いにＹ方向に間隔を隔てられて、Ｘ方向にそれぞれ延在する複数のゲート配線部ＧＥが形成される。ゲート配線部ＧＥとして、ゲート電極ＡＧ１を含むゲート配線部ＧＥ、ゲート電極ＤＧ１を含むゲート配線部ＧＥ、ゲート電極ＡＧ２を含むゲート配線部ＧＥおよびゲート電極ＤＧ２を含むゲート配線部ＧＥがそれぞれ形成される。ゲート電極ＡＧ１、ＡＧ２を含むゲート配線部ＧＥは、ワード線ＷＬとなる。
【００４４】
ゲート電極ＡＧ１、ＤＧ１、ＡＧ２、ＤＧ２のそれぞれは、たとえば、ドープトポリシリコン膜ＤＰ、タングステンシリサイド膜ＷＳ、ＴＥＯＳ膜ＴＥ１およびハードマスク絶縁膜ＨＭＦ（図７参照）を順次積層し、パターニングすることによって形成される。ゲート電極ＡＧ１、ＤＧ１、ＡＧ２、ＤＧ２等の側壁面に、たとえば、シリコン酸化膜の第１側壁絶縁膜ＳＷ１とシリコン窒化膜の第２側壁絶縁膜ＳＷ２を含むサイドウォール絶縁膜ＳＷＦ１（図７参照）が形成される。
【００４５】
ゲート電極ＡＧ１、ＤＧ１、ＡＧ２、ＤＧ２を挟んで一方側に位置する素子形成領域ＳＦＲ（ｐウェルＰＷＬ）の部分にソース領域ＳＲが形成され、他方側に位置する素子形成領域ＳＦＲ（ｐウェルＰＷＬ）の部分にドレイン領域ＤＲが形成される。こうして、素子形成領域ＳＦＲに、アクセストランジスタＡＴＲ１、ＡＴＲ２およびドライブトランジスタＤＴＲ１、ＤＴＲ２が形成される。
【００４６】
次に、アクセストランジスタＡＴＲ１、ＡＴＲ２およびドライブトランジスタＤＴＲ１、ＤＴＲ２等を覆うように、たとえば、シリコン窒化膜のライナー膜ＬＦ（図７（Ａ）および図７（Ｂ）参照）が形成される。そのライナー膜ＬＦを覆うように、たとえば、ＢＰＴＥＯＳ膜の層間絶縁膜ＩＬ１（図７参照）が形成される。次に、その層間絶縁膜ＩＬ１に化学的機械研磨処理（ＣＭＰ：Chemical Mechanical Polishing）を施すことによって、図６、図７（Ａ）および図７（Ｂ）に示すように、ゲート配線部ＧＥによって挟まれた領域に位置する層間絶縁膜ＩＬ１の部分を残して、ゲート配線部ＧＥの上面上に位置する層間絶縁膜ＩＬ１の部分が除去される。
【００４７】
次に、図８に示すように、所定の写真製版処理を施すことにより、素子形成領域が位置する領域を露出するレジストパターンＰＲＰ１が形成される。次に、そのレジストパターンＰＲＰ１をエッチングマスクとして、層間絶縁膜ＩＬ１に異方性エッチングを施し、レジストパターンＰＲＰ１を除去することにより、図９（Ａ）および図９（Ｂ）に示すように、ソース領域ＳＲおよびドレイン領域ＤＲを露出するコンタクトホールＢＳＨ（図９参照）が形成される。このとき、シリコン窒化膜によって形成された配線被覆絶縁膜ＥＣＦを実質的に残しながら、ＴＥＯＳ膜によって形成された層間絶縁膜ＩＬ１がエッチングされることになる。
【００４８】
次に、ドライブトランジスタＤＴＲ１、ＤＴＲ２のゲート電極ＤＧ１、ＤＧ２を露出するコンタクトホール（図示せず）が形成される。次に、図１０（Ａ）および図１０（Ｂ）に示すように、コンタクトホールＢＳＨの側壁面にシリコン窒化膜の保護膜ＮＦが形成された後、コンタクトホールＢＳＨを埋め込むように、ポリシリコン膜ＰＳ１が形成される。このとき、ゲート電極ＤＧ１、ＤＧ２を露出するコンタクトホールにも、ポリシリコン膜ＰＳ１が形成されることになる。
【００４９】
次に、ポリシリコン膜ＰＳ１の全面にエッチング処理を施すことにより、ＩＬ１の上面上に位置するポリシリコン膜ＰＳ１の部分と、コンタクトホールＢＳＨ等内に位置するポリシリコン膜ＰＳ１の一部が除去されて、図１１（Ａ）および図１１（Ｂ）に示すように、コンタクトホールＢＳＨ内にポリシリコンプラグＢＳＰが形成される。このとき、ポリシリコンプラグＢＳＰの上面は、ゲート配線部ＧＥよりも低くなるように形成される。また、ゲート電極ＤＧ１、ＤＧ２を露出するコンタクトホール内には、ポリシリコンプラグＣＧＰ（図２または図３参照）が形成される。
【００５０】
次に、図１２（Ａ）および図１２（Ｂ）に示すように、コンタクトホールＢＳＨを埋め込むように、たとえば、ＰＳＧ（Phospho Silicate Glass）膜の絶縁膜ＩＦが形成される。次に、絶縁膜ＩＦに化学的機械研磨処理を施すことにより、図１３（Ａ）および図１３（Ｂ）に示すように、コンタクトホールＢＳＨ内に位置する絶縁膜ＩＦの部分を残して、層間絶縁膜ＩＬ１の上面上に位置する絶縁膜ＩＦの部分が除去される。次に、図１４（Ａ）および図１４（Ｂ）に示すように、層間絶縁膜ＩＬ１および絶縁膜ＩＦを覆うように、たとえば、ＮＳＧ膜の層間絶縁膜ＩＬ２が形成される。その後、ゲート電極ＤＧ１、ＤＧ２に電気的に接続されているポリシリコンプラグＣＧＰ（図１参照）を露出するコンタクトホール（図示せず）が形成される。
【００５１】
次に、図１５（Ａ）および図１５（Ｂ）に示すように、層間絶縁膜ＩＬ２の上に、ビット線ＢＬ、／ＢＬおよび接地配線ＧＮＤを含む配線部ＷＥが形成される。配線部ＷＥは、たとえば、チタン（Ｔｉ）膜、チタンナイトライド（ＴｉＮ）膜、タングステン（Ｗ）膜ＷＦおよびシリコン窒化膜の絶縁膜ＮＷＦを順次積層し、パターニングすることによって形成される。このとき、ポリシリコンプラグＣＧＰを露出するコンタクトホール内にはこれらの配線材料が埋め込まれて、ポリシリコンプラグＣＧＰと、配線部ＷＥ（ビット線ＢＬ、／ＢＬ、接地配線ＧＮＤ）とが電気的に接続されることになる。なお、同図では、チタン（Ｔｉ）膜およびチタンナイトライド（ＴｉＮ）膜を一層のチタン膜ＴＦとして示す。次に、チタン膜ＴＦおよびタングステン膜ＷＦ等の側壁面に、たとえば、シリコン窒化膜のサイドウォール絶縁膜ＳＷＦ２が形成される。
【００５２】
次に、図１６（Ａ）および図１６（Ｂ）に示すように、配線部ＷＥを覆うように、たとえば、ＢＰＴＥＯＳ膜の層間絶縁膜ＩＬ３が形成される。次に、図１７、図１８（Ａ）および図１８（Ｂ）に示すように、所定の写真製版処理を施すことにより、コンタクトホールを形成するための、層間絶縁膜ＩＬ３を露出する開口部ＨＰを有するレジストパターンＰＲＰ２が形成される。
【００５３】
次に、図１９（Ａ）および図１９（Ｂ）に示すように、レジストパターンＰＲＰ２をエッチングマスクとして、層間絶縁膜ＩＬ３、ＩＬ２および絶縁膜ＩＦに異方性エッチングを施すことにより、ポリシリコンプラグＢＳＰを露出するコンタクトホールＳＣＨが形成される。このとき、シリコン窒化膜によって形成されたサイドウォール絶縁膜ＳＷＦ２等を実質的に残しながら、ＢＴＥＯＳ膜によって形成された層間絶縁膜ＩＬ３がエッチングされ、さらに、シリコン窒化膜によって形成された配線被覆絶縁膜ＥＣＦを実質的に残しながら、ＰＳＧ膜によって形成された絶縁膜ＩＦがエッチングされる。こうして、コンタクトホールＳＣＨは、上層に位置する配線部ＷＥと下層に位置するゲート配線部ＧＥとに対して、層間絶縁膜ＩＬ３、ＩＬ２および絶縁膜ＩＦに自己整合的に形成される。
【００５４】
次に、図２０（Ａ）および図２０（Ｂ）に示すように、レジストパターンＰＲＰ２が除去されて、層間絶縁膜ＩＬ３が露出する。次に、図２１（Ａ）および図２１（Ｂ）に示すように、コンタクトホールＳＣＨを埋め込むように、所定の膜厚を有するポリシリコン膜ＰＳ２が形成される。次に、所定の写真製版処理を施すことにより、ローカル配線を形成するためのレジストパターン（図示せず）が形成される。次に、レジストパターンをエッチングマスクとして、ポリシリコン膜ＰＳ２にエッチング処理を施し、レジストパターンを除去することにより、図２２（Ａ）および図２２（Ｂ）に示すように、ローカル配線２Ｇ１、２Ｇ２（図３参照）が形成される
その後、ローカル配線２Ｇ１、２Ｇ２を覆う層間絶縁膜（図示せず）、ロードトランジスタＬＴＲ１、ＬＴＲ２およびキャパシタＣ１、Ｃ２（図３参照）等が形成されて、ＳＲＡＭメモリセルＳＭＣを備えた半導体装置の主要部分が完成する。
【００５５】
上述した半導体装置では、ポリシリコンプラグＳＣＰが形成されることになるコンタクトホールＳＣＨが、互いに交差する上層の配線部ＷＥと下層のゲート配線部ＧＥとに対して、層間絶縁膜ＩＬ３、ＩＬ２および絶縁膜ＩＦに自己整合的に形成されることで、ポリシリコンプラグＳＣＰとポリシリコンプラグＢＳＰとの接触面積のばらつきが抑制されて、コンタクト抵抗の変動を抑えることができる。このことについて、比較例に係る半導体装置との関係で説明する。
【００５６】
比較例に係る半導体装置では、重複記載を避けて説明を簡略化するために、図９（Ａ）および図９（Ｂ）等に対応する断面図を示しながら説明することとし、実施の形態に係る半導体装置と同一部材については、符号の頭に「Ｃ」を付した符号を用い、必要である場合を除き、その説明を繰り返さないこととする。
【００５７】
まず、半導体基板ＣＳＵＢの表面に素子形成領域が規定された後、図２３（Ａ）および図２３（Ｂ）に示すように、ゲート配線部ＣＧＥが形成される。そのゲート配線部ＣＧＥを覆うように、ライナー膜ＣＬＦ１が形成される。次に、ゲート配線部ＣＧＥを覆うように、ＢＰＴＥＯＳ膜の層間絶縁膜ＣＩＬ１が形成される。次に、所定の写真製版処理を施すことにより、コンタクトホールＣＢＳＨ（図２４参照）を形成するためのレジストパターン（図示せず）が形成される。
【００５８】
次に、そのレジストパターンをエッチングマスクとして、層間絶縁膜ＣＩＬ１にエッチング処理を施した後、レジストパターンを除去することにより、図２４（Ａ）および図２４（Ｂ）に示すように、ソース領域ＣＳＤおよびドレイン領域ＣＤＲを露出するコンタクトホールＣＢＳＨが形成される。次に、コンタクトホールＣＢＳＨを埋め込むように、ポリシリコン膜（図示せず）が形成される。次に、そのポリシリコン膜に化学的機械研磨処理を施すことにより、コンタクトホールＣＢＳＨ内に位置するポリシリコン膜の部分を残して、層間絶縁膜ＣＩＬ１の上面上に位置するポリシリコン膜の部分が除去されて、図２５（Ａ）および図２５（Ｂ）に示すように、ポリシリコンプラグＣＢＳＰが形成される。
【００５９】
次に、図２６（Ａ）および図２６（Ｂ）に示すように、ポリシリコンプラグＣＢＳＰを覆うように、ＮＳＧ膜の層間絶縁膜ＣＩＬ２が形成される。次に、その層間絶縁膜ＣＩＬ２の上に、ビット線ＣＢＬ、Ｃ／ＢＬおよび接地配線ＣＧＮＤを含む配線部ＣＷＥが形成される。次に、配線部ＣＷＥを覆うように、ライナー膜ＣＬＦ２が形成される。次に、配線部ＣＷＥを覆うように、層間絶縁膜ＣＩＬ３（図２７参照）が形成される。
【００６０】
次に、コンタクトホールＣＳＣＨ（図２７参照）を形成するためのレジストパターン（図示せず）が形成される。このとき、あらかじめ形成されたレジストのホールパターンに対して、レジスト中の酸成分によって熱硬化する水溶性の有機材料が塗布される。次に、加熱処理によって有機材料を熱硬化させた後、純水等によって硬化していない有機材料の部分が除去される。これにより、レジストのホールパターンの内壁に硬化した樹脂層が露出し、レジストのホールパターンとして、当初のホールパターンのサイズよりも小さいホールパターンが形成されることになる。なお、このプロセスは、ＲＥＬＡＣＳ（Resolution Enhancement Lithography Assisted by Chemical Shrink）と称されている。
【００６１】
次に、そのレジストパターンをマスクとして層間絶縁膜ＣＩＬ３、ＣＩＬ２に異方性エッチング処理を施し、レジストパターンを除去することにより、図２７（Ａ）および図２７（Ｂ）に示すように、ポリシリコンプラグＣＢＳＰを露出するコンタクトホールＣＳＣＨが形成される。次に、コンタクトホールＣＳＣＨを埋め込むように、ポリシリコン膜（図示せず）が形成される。次に、所定の写真製版処理を施すことにより、ローカル配線を形成するためのレジストパターン（図示せず）が形成される。
【００６２】
次に、そのレジストパターンをエッチングマスクとして、ポリシリコン膜に異方性エッチング処理を施し、レジストパターンを除去することによって、図２８（Ａ）および図２８（Ｂ）に示すように、ローカル配線Ｃ２Ｇ１等が形成される。その後、ローカル配線Ｃ２Ｇ１等を覆う層間絶縁膜、ロードトランジスタおよびキャパシタ等（いずれも図示せず）が形成されて、比較例に係る、ＳＲＡＭメモリセルを備えた半導体装置の主要部分が完成する。
【００６３】
比較例に係る半導体装置では、コンタクトホールＣＳＣＨを形成するための写真製版処理では、レジストのホールパターンを縮小化させる微細加工（ＲＥＬＡＣＳプロセス）が施される。すなわち、図２９（Ｂ）に示すように、配線部ＣＷＥと配線部ＣＷＥとによって挟まれた領域に形成されるコンタクトホールと配線部ＷＥとの長さＣＬＥ４を確保して、コンタクトホール内に配線部ＷＥ等を露出させないように、あらかじめ形成されたレジストのホールパターンを縮小化する処理が施される。
【００６４】
近年、半導体装置の小型化に対応するために、コンタクトホールの微細化がさらに求められている。そのような微細化に対応するために、あらかじめ形成するレジストのホールパターンのさらなる縮小化が求められている。レジストにホールパターンを解像させるには、フォトマスクのホールパターンを透過してレジストに照射される露光光が、所定の光量を有していることが要求される。フォトマスクには、そのような露光光の光学的計算に基づいたサイズのホールパターンが形成されることになる。
【００６５】
配線部ＣＷＥと配線部ＣＷＥとの間に形成するコンタクトホールの場合、そのフォトマスクのホールパターンにおいては、配線部ＣＷＥと配線部ＳＣＷＥとの間隔に制約があることから、露光光の所定光量を確保しようとすると、配線部ＣＷＥが延在する方向の長さを確保しておく必要がある。このため、そのようなフォトマスクを用いて形成されたコンタクトホールＣＳＣＨでは、図２９（Ａ）に示すように、配線部ＣＷＥが延在する方向の長さＣＬＥ１が長くなってしまう。
【００６６】
そうすると、本来接続されるべきポリシリコンプラグＣＢＳＰの隣に位置するポリシリコンプラグＣＢＳＰとコンタクトホールＣＳＣＰとの長さＣＬＥ３が短くなってしまい、そのポリシリコンプラグＣＢＳＰと、コンタクトホールＣＳＣＨに形成されるポリシリコンプラグＣＳＣＰとが電気的に短絡するおそれが想定される。
【００６７】
また、アライメントのずれによっては、コンタクトホールＣＳＣＨの底に露出するポリシリコンプラグＣＢＳＰの長さＣＬＥ２が変動してしまい、そのポリシリコンプラグＣＢＳＰと、コンタクトホールＣＳＣＨに形成されるポリシリコンプラグＣＳＣＰとの接触面積がばらついてしまう。そのため、ポリシリコンプラグＣＢＳＰとポリシリコンプラグＣＳＣＰ（図２８参照）とのコンタクト抵抗が変動しまうことが想定される。
【００６８】
比較例に係る半導体装置に対して実施の形態に係る半導体装置のコンタクトホールＳＣＨでは、まず、Ｘ方向に間隔を隔てられてＹ方向に延在する２本の配線部ＷＥによって挟まれた層間絶縁膜ＩＬ３、ＩＬ２、絶縁膜ＩＬの部分に自己整合的にエッチング処理が施されることで、図３０（Ｂ）に示すように、コンタクトホールＳＣＨのＸ方向の長さＬＥＸが制御されることになる。
【００６９】
さらに、Ｙ方向に間隔を隔てられてＸ方向に延在する２本のゲート配線部ＧＥによって挟まれた絶縁膜ＩＬの部分に自己整合的にエッチング処理が施されることで、図３０（Ａ）に示すように、コンタクトホールＳＣＨのＹ方向の長さＬＥＹが制御されることになる。こうして、コンタクトホールＳＣＨの底部分におけるＸ方向とＹ方向との双方の長さが制御されることになる。
【００７０】
これにより、図３１（Ａ）および図３１（Ｂ）に示すように、ポリシリコンプラグＢＳＰに接触するポリシリコンプラグＳＣＰの底の部分におけるＸ方向の長さＬＥＸとＹ方向の長さＬＥＹとが制御されて、ポリシリコンプラグＢＳＰとポリシリコンプラグＳＣＰとの接触面積のばらつきが抑制されて、コンタクト抵抗の変動を抑えることができる。
【００７１】
また、ポリシリコンプラグＳＣＰのＹ方向の長さを２本の配線部ＷＥ間の間隔によって制御することができ、Ｘ方向の長さを２本のゲート配線部ＧＥ間の間隔によって制御することができることから、レジストのホールパターンのサイズとしては、２本の配線間の限られた領域において、比較例に係るＲＥＬＡＣ処理を施す場合に比べてサイズを最大限にすることができる。その結果、比較例の場合に比べて接触抵抗を下げることができる。また、比較例の場合に比べて、ホールパターンのサイズの自由度も上げることができ、フォトマスクのホールパターンを設計する際に、隣り合うホールパターン同士が繋がってしまうような不具合も解消させることができる。
【００７２】
さらに、ポリシリコンプラグＢＳＰの上面を、ゲート配線部ＧＥよりも低く形成することで、ポリシリコンプラグＳＣＰが、本来接続されるべきポリシリコンプラグＢＳＰの隣に位置するポリシリコンプラグＢＳＰに接触することも確実に防止することができる。
【００７３】
実施の形態２
ここでは、半導体装置の他の例として、ポリシリコンプラグと、配線部またはゲート配線部との電気的な絶縁性をさらに高めることができる、ＳＲＡＭメモリセルを備えた半導体装置について説明する。
【００７４】
図３２に示すように、コンタクトホールＳＣＨの側壁面を覆うように、たとえば、シリコン窒化膜の保護膜ＰＦが形成されている。保護膜ＰＦが形成されたコンタクトホールＳＣＨ内に、ポリシリコンプラグＳＣＰが形成されている。なお、これ以外の構成については、図３に示す半導体装置と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【００７５】
次に、上述したＳＲＡＭメモリセルを備えた半導体装置の製造方法の一例について説明する。図４〜図１９（Ａ）および図１９（Ｂ）に示す工程と同様の工程を経た後、レジストパターンを除去することによって、図３３（Ａ）および図３３（Ｂ）に示すように、ポリシリコンプラグＢＳＰを露出するコンタクトホールＳＣＨが、２本の配線部ＷＥと２本のゲート配線部ＧＥとに対して、層間絶縁膜ＩＬ３等の部分に自己整合的に形成される。
【００７６】
次に、図３４（Ａ）および図３４（Ｂ）に示すように、コンタクトホールＳＣＨの側壁面を含む露出している表面を覆うように、シリコン窒化膜ＰＮＦが形成される。次に、シリコン窒化膜ＰＮＦの全面に異方性エッチングを施すことにより、図３５（Ａ）および図３５（Ｂ）を示すように、コンタクトホールＳＣＨの側壁面上に位置する部分を残して、ポリシリコンプラグＢＳＰの表面上に位置する部分および層間絶縁膜ＩＬ３の上面上に位置する部分が除去される。コンタクトホールＳＣＨの側壁面上に残されたシリコン窒化膜ＰＮＦの部分が保護膜ＰＦとなる。
【００７７】
次に、図２１（Ａ）および図２１（Ｂ）に示す工程と同様に、コンタクトホールＳＣＨを埋め込むように、所定の膜厚を有するポリシリコン膜が形成される。次に、所定の写真製版処理を施すことにより、ローカル配線を形成するためのレジストパターン（図示せず）が形成される。次に、レジストパターンをエッチングマスクとして、ポリシリコン膜にエッチング処理を施し、レジストパターンを除去することにより、図３６（Ａ）および図３６（Ｂ）に示すように、ローカル配線２Ｇ１、２Ｇ２（図３参照）が形成される
その後、ローカル配線２Ｇ１、２Ｇ２を覆う層間絶縁膜、ロードトランジスタＬＴＲ１、ＬＴＲ２およびキャパシタＣ１、Ｃ２（図３参照）等が形成されて、ＳＲＡＭメモリセルＳＭＣを備えた半導体装置の主要部分が完成する。
【００７８】
上述した半導体装置では、実施の形態１において説明した効果に加えて、ポリシリコンプラグＳＣＰと、配線部ＷＥまたはゲート配線部ＧＥとの電気的絶縁性を高めることができる。これについて、具体的に説明する。
【００７９】
層間絶縁膜ＩＬ３等および絶縁膜ＩＦは、ＢＰＴＥＯＳ膜等のシリコン酸化膜である一方、サイドウォール絶縁膜ＳＷＦ２、ＳＷＦ１等はシリコン窒化膜であり、層間絶縁膜ＩＬ３等とサイドウォール絶縁膜ＳＷＦ２、ＳＷＦ１等とは、同一のエッチング条件に対してエッチング特性が異なることになる。しかしながら、エッチング特性が互いに異なるとはいえ、層間絶縁膜ＩＬ３等および絶縁膜ＩＦにエッチング処理を施す際には、サイドウォール絶縁膜ＳＷＦ２、ＳＷＦ１等が全くエッチングされないわけではなく、多少エッチングされることがある。
【００８０】
上述した半導体装置では、コンタクトホールＳＣＨを形成する際に、サイドウォール絶縁膜ＳＷＦ２、ＳＷＦ１等が多少エッチングされるようなことがあったとしても、シリコン窒化膜の保護膜ＰＦがコンタクトホールＳＣＨの側壁面に形成される。これにより、ビット配線ＢＴ、／ＢＴ等が保護膜ＰＦによって覆われるとともに、ゲート電極ＡＧ２、ＤＧ２等が保護膜ＰＦによって覆われることになる。
【００８１】
その結果、コンタクトホールＳＣＨに形成されるポリシリコンプラグＳＣＰとビット配線ＢＴ、／ＢＴ等との電気的な短絡が確実に阻止されて、ポリシリコンプラグＳＣＰとビット配線ＢＴ、／ＢＴ等との電気的絶縁性を高めることができる。また、ポリシリコンプラグＳＣＰとゲート電極ＡＧ２、ＤＧ２等との電気的な短絡が確実に阻止されて、ポリシリコンプラグＳＣＰとゲート電極ＡＧ２、ＤＧ２等との電気的絶縁性を高めることができる。
【００８２】
各実施の形態に係る半導体装置では、コンタクトホールＳＣＨは、まず、Ｘ方向に間隔を隔てられてＹ方向に延在する２本の配線部ＷＥによって挟まれた層間絶縁膜ＩＬ３等の部分にエッチング処理を施すことによって自己整合的に形成される。これにより、コンタクトホールＳＣＨ内に形成されるポリシリコンプラグＳＣＰの形状（配線部に直交する方向）としては、２本の配線部ＷＥの間に位置する部分から、２本の配線部ＷＥのうち、少なくとも一方の配線部ＷＥの直上に向かってオーバーハングした形状になる。
【００８３】
さらに、コンタクトホールＳＣＨは、Ｙ方向に間隔を隔てられてＸ方向に延在する２本のゲート配線部ＧＥによって挟まれた絶縁膜ＩＬ等の部分にエッチング処理を施すことによって自己整合的に形成される。これにより、コンタクトホールＳＣＨ内に形成されるポリシリコンプラグＳＣＰの形状（ゲート配線部に直交する方向）としては、２本のゲート配線部ＧＥの間に位置する部分から、２本のゲート配線部ＧＥのうち、少なくとも一方のゲート配線部ＧＥの直上に向かってオーバーハングした形状になる。
【００８４】
なお、各実施の形態では、ＳＲＡＭメモリセルを備えた半導体装置を例に挙げて説明したが、半導体装置としては、ＳＲＡＭメモリセルを備えた半導体装置に限られるものではない。たとえば、一の層において、互いに間隔を隔てて少なくとも２本の配線部（第１配線部および第２配線部）が延在し、他の層において、互いに間隔を隔てて少なくとも２本の配線部（第３配線部および第４配線部）が延在し、第１配線部および第２配線部と、第３配線部および第４配線部とが、互いに交差するように配置される半導体装置に適用することが可能である。
【００８５】
また、各実施の形態では、ポリシリコンプラグＳＣＰとポリシリコンプラグＢＳＰとの２段構造のポリシリコンプラグを例に挙げて説明したが、ポリシリコンプラグの構造としては、これに限られるものではない。たとえば、ポリシリコンプラグＢＳＰを形成することなく、コンタクトホールＳＣＨとして、半導体基板を露出するコンタクトホールを形成し、そのコンタクトホールにポリシリコンプラグを形成する半導体装置にも適用することが可能である。
【００８６】
このような半導体装置においても、半導体基板に接触するポリシリコンプラグの部分の長さが、配線部と配線部との間隔によって制御されて、ポリシリコンプラグと半導体基板との接触面積のばらつきを抑制することができ、コンタクト抵抗の変動を抑えることができる。
【００８７】
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【符号の説明】
【００８８】
ＳＵＢ  半導体基板、ＳＩ  素子分離絶縁膜、ＳＦＲ  素子形成領域、ＰＷＬ  ｐウェル、ＳＭＣ  ＳＲＡＭメモリセル、ＡＧ１、ＡＧ２、ＤＧ１、ＤＧ２  ゲート電極、ＤＰ  ドープトポリシリコン膜、ＷＳ  タングステンシリサイド膜、ＴＥ１  ＴＥＯＳ膜、ＳＷＦ１  サイドウォール絶縁膜、ＳＷ１  第１側壁絶縁膜、ＳＷ２  第２側壁絶縁膜、ＨＭＦ  ハードマスク絶縁膜、ＬＦ  ライナー膜、ＥＣＦ  配線被覆絶縁膜、ＧＥ  ゲート配線部、ＤＴＲ１  ドライブトランジスタ、ＤＴＲ２  ドライブトランジスタ、ＡＴＲ１  アクセストランジスタ、ＡＴＲ２  アクセストランジスタ、ＳＲ  ソース領域、ＤＲ  ドレイン領域、ＷＬ  ワード線、ＩＬ１  層間絶縁膜、ＢＳＨ  コンタクトホール、ＮＦ  保護膜、ＰＳ１  ポリシリコン膜、ＢＳＰ  ポリシリコンプラグ、ＣＧＰ  ポリシリコンプラグ、ＩＦ  絶縁膜、ＩＬ２  層間絶縁膜、ＢＴ  ビット配線、／ＢＴ  ビット配線、ＧＮＤ  接地配線、ＴＦ  チタン膜、ＷＦ  タングステン膜、ＳＷＦ２  サイドウォール絶縁膜、ＮＷＦ  絶縁膜、ＷＥ  配線部、ＩＬ３  層間絶縁膜、ＳＣＨ  コンタクトホール、ＰＳ２  ポリシリコン膜、ＳＣＰ  ポリシリコンプラグ、２Ｇ１、２Ｇ２  ローカル配線、ＬＴＲ１、ＬＴＲ２  ロードトランジスタ、Ｃ１、Ｃ２  キャパシタ、ＶＣＣ  電源供給配線、ＰＮＦ  シリコン窒化膜、ＰＦ  保護膜、ＰＲＰ１  フォトレジストパターン、ＰＲＰ２  フォトレジストパターン、ＨＰ  開口部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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