(57)【要約】【課題】システムオンチップでの非同期バスインターフェイシング方法及び回路を提供する。【解決手段】本発明によるシステムオンチップは、第１のクロック信号に同期してペイロードを第１のチャンネルを通じて第１の伝送レートに伝送するように構成された第１のインターフェイスと、第１のチャンネルに連結されて第１のチャンネルからペイロードを受信するペイロード格納部及びペイロード格納部に連結されてペイロード格納部からのペイロードを第２のチャンネルを通じて第２のインターフェイスレートに第２のクロック信号に同期して受信するペイロード受信器を含む。第２のチャンネルの長さは第１のチャンネルの長さより短く、第１のクロック信号は第２のクロック信号とは非同期である。【選択図】      図１
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【特許請求の範囲】
【請求項１】
第１のインターフェイスと、
第２のインターフェイスと、
第３のインターフェイスと、
前記第１、第２のインターフェイスの間に連結された第１のチャンネルと、
前記第１、第３のインターフェイスの間に連結された第２のチャンネルと、
前記第１のインターフェイスと前記第２、第３のインターフェイスの中で少なくとも１つとの間に連結された第１のクロック信号と、前記第１、第２のインターフェイスの間に連結された第２のクロック信号と、前記第１、第３のインターフェイスの間に連結された第３のクロック信号とを有するクロックチャンネルと、を含むシステムオンチップ。
【請求項２】
前記第１のインターフェイスに連結された第１のマスタＩＰと、
前記第２のインターフェイスに連結された第１のスレーブＩＰと、
前記第３のインターフェイスに連結された第２のスレーブＩＰと、をさらに含む請求項１に記載のシステムオンチップ。
【請求項３】
前記第１、第２のチャンネルは、ＡＸＩバスプロトコルに基づいた通信プロトコルにしたがって動作する請求項１に記載のシステムオンチップ。
【請求項４】
前記第１のクロック信号に同期して第１のデータ信号と第１のイネーブル信号とは、前記第１のインターフェイスから前記第２、第３のインターフェイスの中の１つに伝送される請求項３に記載のシステムオンチップ。
【請求項５】
前記第１のクロック信号に同期して第２のデータ信号と第２のイネーブル信号とは、前記第２のインターフェイスから前記第１のインターフェイスに伝送されるか、或いは前記第３のクロック信号に同期して第３のデータ信号と第３のイネーブル信号とは、前記第３のインターフェイスから前記第１のインターフェイスに伝送される請求項４に記載のシステムオンチップ。
【請求項６】
第１のアクノレッジ信号は、前記第１のクロック信号に同期して前記第１のインターフェイスから前記第２、第３のインターフェイスの中で１つに伝送される請求項５に記載のシステムオンチップ。
【請求項７】
第２のアクノレッジ信号は、前記第２のクロック信号に同期して前記第２のインターフェイスで前記第１のインターフェイスに伝送されるか、或いは第３のアクノレッジ信号は、前記第３のクロック信号に同期して前記第３のインターフェイスから前記第１のインターフェイスに伝送される請求項６に記載のシステムオンチップ。
【請求項８】
第１のインターフェイスは、ローカルライトポインタ発生器を含み、前記第２、第３のインターフェイスの中で少なくとも１つは、リモートライトポインタ発生器を含む請求項１に記載のシステムオンチップ。
【請求項９】
前記第２、第３のインターフェイス少なくとも１つは、ローカルリードポインタ発生器を含み、前記第１のインターフェイスは、リモートリードポインタ発生器を含む請求項８に記載のシステムオンチップ。
【請求項１０】
第１のチャンネルを通じてペイロードを第１のインターフェイスから第２のインターフェイス内のバッファメモリに、第１のクロック信号に同期して第１の伝送レートで伝送し、
前記第１のチャンネルとは非同期である第２のチャンネルを通じて前記バッファメモリからの前記ペイロードをペイロード受信器に第２の伝送レートで伝送し、
前記第１のチャンネルは、前記第２のチャンネルより配線長さが長いシステムオンチップでのバスインターフェイシング方法。
【請求項１１】
前記バッファメモリは、ＦＩＦＯメモリである請求項１０に記載のシステムオンチップでのバスインターフェイシング方法。
【請求項１２】
前記第１のクロック信号に同期して前記第１のチャンネルを通じて前記ペイロードのイネーブル信号を前記第１の伝送レートで前記第１のインターフェイスから前記第２のインターフェイスで伝送する請求項１１に記載のシステムオンチップでのバスインターフェイシング方法。
【請求項１３】
第２のクロック信号とアクノレッジ信号とが前記第２のクロック信号に同期して第２の伝送レートに前記第２のインターフェイスから前記第１のインターフェイスに第３のチャンネルを通じて伝送することをさらに含む請求項１２に記載のシステムオンチップでのバスインターフェイシング方法。
【請求項１４】
前記バスインターフェイシングは、ＡＸＩバスプロトコルを基づいて遂行される請求項１３に記載のシステムオンチップでのバスインターフェイシング方法。
【請求項１５】
前記第１のクロック信号の周波数が５００Ｍｈｚ以上である時、第１のチャンネルの配線の長さは、２０００μｍ以上である請求項１４に記載のシステムオンチップでのバスインターフェイシング方法。
【請求項１６】
第１のチャンネルを通じてペイロード、ライトイネーブル信号、及び伝送クロック信号を伝送する送信インターフェイスと、
受信インターフェイスと、を含み、
前記受信インターフェイスは、
前記ライトイネーブル信号にしたがって前記受信インターフェイスから生成されたリモートライトポインタに基づいて前記ペイロードを格納するＦＩＦＯメモリと、
前記ＦＩＦＯメモリから前記ペイロードをリードするためのペイロード受信器と、を含み、
前記受信インターフェイスは、受信クロックとアクノレッジ信号とを第２のチャンネルを通じて伝送し、前記第２のチャンネルの長さは、前記第１のチャンネルの長さより短い、
システムオンチップでのバスインターフェイシング回路。
【請求項１７】
前記ペイロードは、メモリ素子から前記送信インターフェイスに印加される請求項１６に記載のシステムオンチップでのバスインターフェイシング回路。
【請求項１８】
前記ペイロード受信器は、前記メモリ素子を制御するメモリコントローラと連結される請求項１７に記載のシステムオンチップでのバスインターフェイシング回路。
【請求項１９】
前記ペイロードは、前記伝送クロックに同期してラッチされ、前記受信インターフェイスに伝送される請求項１８に記載のシステムオンチップでのバスインターフェイシング回路。
【請求項２０】
前記ペイロードは、前記伝送クロック信号に同期して前記ＦＩＦＯメモリに格納される請求項１９に記載のシステムオンチップでのバスインターフェイシング回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はシステムオンチップに係り、より具体的にシステムオンチップでの非同期インターフェイスとその動作方法に関する。
【背景技術】
【０００２】
システムオンチップ（Ｓｙｓｔｅｍ  ｏｎ  Ｃｈｉｐ、以下、ＳｏＣと称する）は様々な機能を有する複雑なシステムを単一チップに集積することができる。例えば、コンピュータ、通信装置、放送装置等の部品として注文型半導体（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｃｉｆｉｃ  ＩＣ、ＡＳＩＣ）又は特定用途標準製品（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｃｉｆｉｃ  Ｓｔａｎｄａｒｄ  Ｐｒｏｄｕｃｔ、ＡＳＳＰ）はＳｏＣによってより相応に具現することができる。
さらに、小型化及び軽量化されたモバイルディバイスドライバはＳｏＣ関連産業で促進されている。
【０００３】
ＳｏＣは複数の知能素子（ＩＰ：Ｉｎｔｅｌｌｅｃｔｕａｌ  Ｐｒｏｐｅｒｔｙ、以下、ＩＰ或いは機能ブロックと称する）を含む。機能ブロックの各々は自分の動作を遂行することができる。複数の機能ブロックはＳｏＣ内のバスを介して互いに通信することができる。
例えば、ＡＭＢＡ（Ａｄｖａｎｃｅｄ  Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ  Ｂｕｓ  Ａｃｈｉｔｅｃｔｕｒｅ）バスプロトコルはＡＭＢＡ（Ａｄｖａｎｃｅｄ  Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ  Ｂｕｓ  Ａｃｈｉｔｅｃｔｕｒｅ）バスを介して複数の機能ブロック又はＩＰを連結するために使用することができる。
【０００４】
ＡＭＢＡは多様なタイプのバスレイヤ（又はプロトコル）、例えば、ＡＨＢ（Ａｄｖａｎｃｅｄ  Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ  Ｂｕｓ）、ＡＰＢ（Ａｄｖａｎｃｅｄ  Ｐｅｒｉｐｈｅｒａｌ  Ｂｕｓ）、ＡＸＩ（Ａｄｖａｎｃｅｄ  ｅＸｔｅｎｓｉｂｌｅ  Ｉｎｔｅｒｆａｃｅ）等を定義する。ＡＸＩバスプロトコルは多重アウトスタンディングアドレス（ｍｕｌｔｉｐｌｅ  ｏｕｔｓｔａｎｄｉｎｇ  ａｄｄｒｅｓｓ）機能とデータインタリービング（ｄａｔａ  ｉｎｔｅｒｌｅａｖｉｎｇ）機能とを提供する。
【０００５】
複数の機能ブロックが他のクロックドメイン或いは同一のクロックドメインで互いに通信することができる。複数の機能ブロックが互いに同一のクロック領域で動作する場合にそれは同期的にデータを受信し、伝送することができる。一方、複数の機能ブロックが互に異なるクロックドメインで動作する場合には非同期的にデータを受信し、伝送するための追加回路を有することができる。
【０００６】
送信器と受信器との間の長い距離は送信器と受信器との間に連結された長い伝送ラインを要求する。この場合に送信器と受信器とが他のクロックドメインで動作すれば、送信器内のＦＩＦＯメモリの出力信号はデータを伝送するために非同期インターフェイス用受信器に送られる時、長くなる。受信器のクロック信号はまた送信器内のＦＩＦＯメモリを制御する送信器に送られる時、長くなる。ＦＩＦＯメモリの出力信号と受信器のクロック信号とは長くなった伝搬ディレイによって送信器と受信器との間の最大データ伝送速度を制限することができる。
非同期ブリッジ（ａｓｙｎｃｈｒｏｕｓ  ｂｒｉｄｇｅ）やレジスタスライスが送信器と受信器との間の速度を減少させるために中間ブロックとして使用される。しかし、このような場合には回路が複雑になり、それによって消費電力が増加する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第８，４４３，１２２号公報
【特許文献２】米国特許第７，７８３，８２０号公報
【特許文献３】米国特許公開第２００７／００３８７９５号明細書
【特許文献４】米国特許公開第２００３／００８８７２４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明が解決しようとする技術的課題は、システムオンチップでの非同期バスインターフェイシング方法及び回路を提供することである。
【課題を解決するための手段】
【０００９】
前記技術的課題を達成するための本発明の概念の一実施形態（ａｎ  ａｓｐｅｃｔ）によるシステムオンチップは、
第１のチャンネルを通じてペイロードを第１のインターフェイスレートに第１のクロック信号に同期して伝送する第１のインターフェイスと、
前記第１のチャンネルに連結されて前記第１のチャンネルから前記ペイロードを受信するペイロード格納部及び前記ペイロード格納部に連結されて前記ペイロード格納部からのペイロードを第２のチャンネルを通して第２のインターフェイスレートに第２のクロック信号に同期して受信するペイロード受信器を含む第２のインターフェイスと、を含み、
【００１０】
前記第２のチャンネルの長さは、前記第１のチャンネルの長さより短く、前記第１のクロック信号は、前記第２のクロック信号とは非同期である。
本発明の実施形態によって、前記ペイロードが前記第１のチャンネルを通じて前記第１のインターフェイスから前記第２のインターフェイスに伝送される時、イネーブル信号は、前記第１のインターフェイスから前記第２のインターフェイスに伝送されることができる。
【００１１】
本発明の実施形態によって、前記第１のインターフェイスは、前記イネーブル信号に基づいてローカルライトポインタを増加させるためのローカルライトポインタ発生器を含み、前記第２のインターフェイスは、前記第１のインターフェイスから受信される前記ペイロードや前記イネーブル信号に基づいてリモートライトポインタを増加させるためのリモートライトポインタ発生器を含むことができる。
【００１２】
本発明の実施形態によって、前記第１のチャンネルは、
前記第１のクロック信号を伝送するための第１のバスラインと、
前記ペイロードを伝送するための第２のバスラインと、
前記イネーブル信号を伝送するための第３のバスラインを含み、前記第１、第２、第３のバスライン少なくとも１つは、２０００μｍ上の配線の長さを有することができる。
【００１３】
本発明の実施形態によって、前記第１のチャンネルは、
前記第１のクロック信号を伝送するための第１のバスラインと、
前記ペイロードを伝送するための第２のバスラインと、
前記イネーブル信号を伝送するための第３のバスラインと、を含み、前記第１、第２、第３のバスラインの中で少なくとも１つは、少なくとも３つのバッファを有することができる。
【００１４】
本発明の実施形態によって、前記ペイロード受信器が前記第２のチャンネルを通じて前記ペイロード格納部から前記ペイロードを受信する時、前記第２のインターフェイスは、第３のチャンネルを通じて前記第２のクロック信号に同期してアクノレッジ信号を伝送することができる。
本発明の実施形態によって、前記第２のインターフェイスは、前記ペイロード受信器で受信された前記ペイロードに基づいてローカルリードポインタを増加させるためのローカルリードポインタ発生器を含み、前記第１のインターフェイスは、前記アクノレッジ信号に基づいてリモートリードポインタを増加させるためのリモートリードポインタ発生器を含むことができる。
【００１５】
本発明の実施形態によって、前記第３のチャンネルは、
前記第２のクロック信号を伝送するための第４のバスラインと、
前記アクノレッジ信号を伝送するための第５のバスラインとを含み、前記第４、第５のバスラインの中で少なくとも１つは、２０００μｍ以上の配線の長さを有することができる。
【００１６】
本発明の実施形態によって、前記第３のチャンネルは、
前記第２のクロック信号を伝送するための第４のバスラインと、
前記アクノレッジ信号を伝送するための第５のバスラインとを含み、前記第４、第５のバスライン少なくとも１つは、少なくとも３つのバッファを有することができる。
【００１７】
前記技術的課題を達成するための本発明の概念のその他の実施形態による、ＩＰモジュールは、
第１の周波数を有する第１のクロック信号に同期してペイロードを受信する第１のチャンネルと、
前記第１のクロック信号に同期して前記ペイロードを格納するペイロード格納部と、
前記ペイロード格納部からペイロードを受信する第２のチャンネルと、
前記第２のチャンネルを通じて第２のクロック信号に同期して前記ペイロードを受信するペイロード受信器と、
前記ペイロード受信器から受信された前記第２のクロック信号に同期して前記第２のクロック信号とアクノレッジ信号とを伝送する第３のチャンネルとを含むことができる。
【００１８】
本発明の実施形態によって、前記ペイロード受信器は、前記第１のチャンネルを通じて前記ペイロードのライトイネーブル信号を受信することができる。
本発明の実施形態によって、前記ライトイネーブル信号は、ＡＸＩバスプロトコル基盤のライトデータヴァリッド信号に相応することができる。
本発明の実施形態によって、前記アクノレッジ信号は、ＡＸＩバスプロトコル基盤のライトデータレディ信号に相応することができる。
【００１９】
前記技術的課題を達成するための本発明の概念のその他の実施形態による、システムオンチップは、
第１のインターフェイスと、
第２のインターフェイスと、
第３のインターフェイスと、
前記第１、第２のインターフェイスの間に連結された第１のチャンネルと、
前記第１、第３のインターフェイスの間に連結された第２のチャンネルと、
前記第１のインターフェイスと前記第２、第３のインターフェイスの中で少なくとも１つとの間に連結された第１のクロック信号と、前記第１、第２のインターフェイスの間に連結された第２のクロック信号と、前記第１、第３のインターフェイスの間に連結された第３のクロック信号とを有するクロックチャンネルと、を含むことができる。
【００２０】
本発明の実施形態によって、
前記第１のインターフェイスに連結された第１のマスタＩＰと、
前記第２のインターフェイスに連結された第１のスレーブＩＰと、
前記第３のインターフェイスに連結された第２のスレーブＩＰと、をさらに含むことができる。
【００２１】
本発明の実施形態によって、前記第１、第２のチャンネルは、ＡＸＩバスプロトコル基盤の通信プロトコルにしたがって動作することができる。
本発明の実施形態によって、前記第１のクロック信号に同期して第１のデータ信号と第１のイネーブル信号とは、前記第１のインターフェイスから前記第２、第３のインターフェイスの中で１つに伝送されることができる。
【００２２】
本発明の実施形態によって、前記第１のクロック信号に同期して第２のデータ信号と第２のイネーブル信号とは、前記第２のインターフェイスから前記第１のインターフェイスに伝送されるか、或いは前記第３のクロック信号に同期して第３のデータ信号と第３のイネーブル信号とは、前記第３のインターフェイスから前記第１のインターフェイスに伝送されることができる。
【００２３】
本発明の実施形態によって、第１のアクノレッジ信号は、前記第１のクロック信号に同期して前記第１のインターフェイスから前記第２、第３のインターフェイスの中で１つに伝送されることができる。
本発明の実施形態によって、第２のアクノレッジ信号は、前記第２のクロック信号に同期して前記第２のインターフェイスから前記第１のインターフェイスに伝送されるか、或いは第３のアクノレッジ信号は、前記第３のクロック信号に同期して前記第３のインターフェイスから前記第１のインターフェイスに伝送されることができる。
【００２４】
本発明の実施形態によって、第１のインターフェイスは、ローカルライトポインタ発生器を含み、前記第２、第３のインターフェイスの中で少なくとも１つは、リモートライトポインタ発生器を含むことができる。
本発明の実施形態によって、前記第２、第３のインターフェイスの中で少なくとも１つは、ローカルリードポインタ発生器を含み、前記第１のインターフェイスは、リモートリードポインタ発生器を含むことができる。
【００２５】
本発明の実施形態によって、前記第１のクロック信号の周波数が５００Ｍｈｚ以上である時、第１のチャンネルの長さは、２０００μｍ以上であってもよい。
前記技術的課題を達成するための本発明の概念のその他の実施形態による、システムオンチップでのバスインターフェイシング方法は、
第１のチャンネルを通じてペイロードを第１のインターフェイスで第２のインターフェイス内のバッファメモリに、第１のクロック信号に同期して第１の伝送レートに伝送し、
前記第１のチャンネルとは非同期である第２のチャンネルを通じて前記バッファメモリからの前記ペイロードをペイロード受信器に第２の伝送レートに伝送し、
前記第１のチャンネルは、前記第２のチャンネルより配線の長さが長い。
【００２６】
本発明の実施形態によって、前記バッファメモリは、ＦＩＦＯメモリであってもよい。
本発明の実施形態によって、前記第１のクロック信号に同期して前記第１のチャンネルを通じて前記ペイロードのイネーブル信号を前記第１の伝送レートに前記第１のインターフェイスから前記第２のインターフェイスに伝送することができる。
本発明の実施形態によって、第２のクロック信号とアクノレッジ信号とが前記第２のクロック信号に同期して第２の伝送レートに前記第２のインターフェイスから前記第１のインターフェイスに第３のチャンネルを通じて伝送することをさらに含むことができる。
【００２７】
本発明の実施形態によって、前記バスインターフェイシングは、ＡＸＩバスプロトコルを基づいて遂行されることができる。
本発明の実施形態によって、前記第１のクロック信号の周波数が５００Ｍｈｚ以上である時、第１のチャンネルの配線の長さは、２０００μｍ以上であってもよい。
前記技術的課題を達成するための本発明の概念のその他の実施形態による、システムオンチップでのバスインターフェイシング回路は、
第１のチャンネルを通じてペイロード、ライトイネーブル信号、及び伝送クロック信号を伝送する送信インターフェイスと、
受信インターフェイスと、を含み、
前記受信インターフェイスは、
前記ライトイネーブル信号にしたがって前記受信インターフェイスから生成されたリモートライトポインタに基づいて前記ペイロードを格納するＦＩＦＯメモリと、
前記ＦＩＦＯメモリから前記ペイロードをリードするためのペイロード受信器と、を含み、
前記受信インターフェイスは、受信クロックとアクノレッジ信号とを第２のチャンネルを通じて伝送し、前記第２のチャンネルの長さは、前記第１のチャンネルの長さより短い。
【００２８】
本発明の実施形態によって、前記ペイロードは、メモリ素子で前記送信インターフェイスに印加されることができる。
本発明の実施形態によって、前記ペイロード受信器は、前記メモリ素子を制御するメモリコントローラと連結されることができる。
本発明の実施形態によって、前記ペイロードは、前記伝送クロックに同期してラッチされ、前記受信インターフェイスに伝送されることができる。
【００２９】
本発明の実施形態によって、前記ペイロードは、前記伝送クロック信号に同期して前記ＦＩＦＯメモリに格納されることができる。
前記技術的課題を達成するための本発明の概念のその他の実施形態による、非同期インターフェイスは、
ライトデータ、ライトイネーブル信号、伝送クロックを伝送するために構成された第１のインターフェイスと、
第１のバスラインを通じて前記ライトデータを受信し、第２のバスラインを通じて前記ライトイネーブル信号を受信し、第３のバスラインを通じて前記伝送クロックを受信するように構成された第２のインターフェイスと、を含み、
前記第１の乃至第３のバスラインは、ロングホップチャンネル内に含まれ、
前記第２のインターフェイスは、前記ライトデータと前記伝送クロックとの間のクロックスキューを調節することによって復元伝送クロックを生成し、前記復元伝送クロックに基づいてメモリ内に前記ライトデータを格納し、前記ロングホップチャンネルより短い第１のチャンネルを通じて前記ライトデータを前記メモリから受信器に非同期的に伝送する。
【００３０】
本発明の実施形態によって、前記第１のインターフェイスは、前記ロングホップチャンネルを通じて前記第２のインターフェイスから受信クロック及び第１のリードアクノレッジ信号を受信するようにさらに構成され、
前記第１のリードアクノレッジ信号と前記受信クロックとの間のクロックスキューを調節することによって復元受信クロックを生成し、
前記第１のリードアクノレッジ信号に基づいて復元受信クロックに同期して第２のリードアクノレッジ信号を生成し、前記復元受信クロックに同期して前記第２のリードアクノレッジ信号に基づいてリード増加信号を生成し、
前記リード増加信号を前記ロングホップチャンネルより短い第２のチャンネルを通じて送信器に非同期伝送することができる。
【発明の効果】
【００３１】
本発明の実施形態の構成によれば、遠距離伝送に必要であるロジック回路が簡単になるので、消費電力を減少させることができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の概念によるシステムオンチップの装置ブロック図。
【図２】図１の中で非同期バスインターフェイシング回路の詳細ブロック図。
【図３】図２によるペイロード伝送動作タイミング図。
【図４】図２によるアクノレッジ伝送動作タイミング図。
【図５】本発明の実施形態による非同期インターフェイス回路のブロック図。
【図６】本発明の実施形態によるＳｏＣのブロック図。
【図７】図２の第１の非同期インターフェイス動作に関連されたフローチャート。
【図８】図２の第２の非同期インターフェイス動作に関連されたフローチャート。
【図９】本発明の拡張実施形態によるシステムオンチップの装置ブロック図。
【図１０】本発明の実施形態によるメモリインタリービング装置の例示的構成ブロック図。
【図１１】本発明の実施形態によるＭＡＸＩチャンネルの構造図。
【図１２】本発明の実施形態によるマスタインターフェイスとスレーブインターフェイスとの間のトランザクション流れを示す概念図。
【図１３】本発明の他の拡張実施形態によるシステムオンチップの装置ブロック図。
【図１４】本発明の実施形態によるＳｏＣを含むデータ処理システムの例示的ブロック図。
【図１５】本発明の実施形態によるＳｏＣを含むデータ処理システムの他の例示的ブロック図。
【図１６】本発明のその他の実施形態によるＳｏＣを含むデータ処理システムのその他の例示的ブロック図。
【図１７】本発明の実施形態によるＳｏＣを含むコンピュータシステムの例示的ブロック図。
【発明を実施するための形態】
【００３３】
上述したような本発明の目的、他の目的、特徴及び長所は添付された図面に関連された以下の望ましい実施形態を通じて容易に理解できる。しかし、本発明はここで説明される実施形態に限定されず、他の形態に具体化されることもある。むしろ、ここで紹介される実施形態は、本発明の理解を助ける意図以外の他の意図はなく、開示された内容がより徹底であり、完全になるように、そして当業者に本発明の思想が十分に伝達されるようにするために提供される。
【００３４】
本明細書で、ある素子又はラインが対象素子ブロックに連結されると言及された場合に、それは直接的な連結だけでなく、他の素子を通じて対象素子ブロックに間接的に連結された意味も含む。
また、各図面で提示された同一又は類似な参照符号は同一又は類似な構成要素を示している。一部の図面において、素子及びラインの連結関係は技術的な内容の効果的な説明のために示しているだけで、他の素子や回路ブロックをさらに具備させることができる。
ここに説明され、例示される各実施形態はその相補的な実施形態も含むことができ、ＳｏＣに対する基本的動作と内部機能回路とに関する詳細は発明の要旨を曖昧しないようにするために詳細に説明されないことに留意（ｎｏｔｅ）しなければならない。
【００３５】
図１は本発明の概念によるシステムオンチップの装置ブロック図である。
図１を参照すれば、ＳｏＣ１５０は送信回路１００と受信回路２００とをシステムオンチップの機能ブロックとして含む。ここで、送信回路１００と受信回路２００とはペイロード（ｐａｙｌｏａｄ）のようなデータを伝送するか、或いは受信する。
送信回路１００はスレーブ（ｓｌａｖｅ）知能素子ＩＰとして機能する第１のＩＰ（ｉｎｔｅｌｌｅｃｔｕａｌ  ｐｒｏｐｅｒｔｙ）１６０と非同期マスタ（ｍａｓｔｅｒ）インターフェイスとしての第１のインターフェイス１２０とを含む。受信回路２００はマスタＩＰとして機能する第２のＩＰ２６０と非同期スレーブインターフェイスとしての第２のインターフェイス２２０とを含む。一方、送信回路１００の第１のＩＰ１６０がマスタＩＰになり、送信回路１００の第１のインターフェイス１２０が非同期スレーブインターフェイスになってもよく、受信回路２００の第２のＩＰ２６０がスレーブＩＰになり、受信回路２００の第２のインターフェイス２２０が非同期マスタインターフェイスになってもよい。
【００３６】
第１のＩＰ１６０と第２のＩＰ２６０とがスレーブＩＰとマスタＩＰとして各々定義されたが、第１のＩＰ１６０と第２のＩＰ２６０とはデータ伝送の方向に沿ってマスタＩＰとスレーブＩＰとして各々定義されてもよい。即ち、図１の場合には第１のＩＰ１６０がデータ伝送を提供するので、プロバイダ（ｐｒｏｖｉｄｅｒ）側になり、第２のＩＰ２６０がデータを受信するので、コンシューマ側（ｃｏｎｓｕｍｅｒ）側になる。
第１のインターフェイス１２０と第２のインターフェイス２２０との間には１つのチャンネル又は複数のチャンネルが存在することができる。図１の場合には便宜上２つのチャンネルＢ１０、Ｂ２０が第１のインターフェイス１２０と第２のインターフェイス２２０との間に形成されていると仮定した。
【００３７】
第１のインターフェイス１２０と第２のインターフェイス２２０との間の第１のチャンネルＢ１０は第１のインターフェイス１２０と第２のインターフェイス２２０との間でペイロード（ｐａｙｌｏａｄ）、ライトイネーブル（ｗｒｉｔｅ  ｅｎａｂｌｅ）信号、及び伝送クロック信号（ｔｒａｎｓｍｉｔｔｅｒ  ｃｌｏｃｋ  ｓｉｇｎａｌ）を伝送する複数のバスラインを含む。また、第１のチャンネルＢ１０は第２のインターフェイス２２０と第１のインターフェイス１２０との間でリードアクノレッジ信号（ｒｅａｄ  ａｃｋｎｏｗｌｅｄｇｅ  ｓｉｇｎａｌ）及び受信クロック信号を伝送する複数のバスラインを含む。
【００３８】
第２のチャンネルＢ２０は第１のチャンネルＢ１０と同様に、第１のインターフェイス１２０と第２のインターフェイス２２０との間でペイロード、ライトイネーブル信号、伝送クロック信号、リードアクノレッジ信号、及び受信クロック信号を伝送する複数のバスラインを含む。
ＳｏＣ１５０内の第１のインターフェイス１２０と第２のインターフェイス２２０との間で第１、第２のチャンネルに対するロングホップ（ｌｏｎｇ−ｈｏｐ）チャンネルＬＨの長さはＳｏＣのサイズが大きくなるほど、増加する。伝送ラインの中間に挿入される非同期ブリッジ（ａｓｙｎｃｈｒｏｕｓ  ｂｒｉｄｇｅ）やレジスタスライスによりクロック信号やペイロードのタイミングの外れを避けることができるが、追加回路によって回路の複雑性及び消費電力を増加させる。結局、第１のインターフェイス１２０と第２のインターフェイス２２０との間でロングチャンネル（以下、ロングホップチャンネルであると称する）を通じて伝送するための回路の数が小さいほど、電力効率が増大し、デザインの複雑性が減少する。
【００３９】
ロングホップチャンネルのルーティングの長さは送信回路１００と受信回路２００との間に到達される信号の動作周波数に基づいて定義される。例えば、動作周波数が５００Ｍｈｚ以上である場合にロングホップチャンネルの最小ルーティングの長さは２０００μｍ以上の長さになる。動作周波数がさらに増加すれば、ロングホップチャンネルの最小ルーティングの長さはさらに短くなる。また、ＳｏＣでロングホップチャンネルのルーティングの長さはＳｏＣの横及び縦の長さの中で長い方の長さの１／２或いは２／３より大きくなる。場合によって、動作周波数が１ＧＨｚである場合、ロングホップチャンネルのルーティングの長さは５００μｍ以上である。しかし、長さ間の関係、ロングホップチャンネルの動作周波数及びルーティングの長さは低電力或いは高性能等のような半導体製造工程の特性によって変わられる。
したがって、本発明の実施形態では非同期インターフェイスの性能を改善することはもちろん、ＳｏＣ内でロングチャンネル内に付加的な中間回路を有する非同期回路に比べ、消費電力が少ない装置が図２で示すように設けられる。
【００４０】
図２は本発明の実施形態による非同期バスインターフェイシング回路１０５のブロック図である。図１及び図２を参照すれば、非同期バスインターフェイシング回路１０５は第１のインターフェイス１２０と第２のインターフェイス２２０とを含む。
説明の便宜上、図１の第１のインターフェイス１２０と第２のインターフェイス２２０との間に第１のチャンネルＢ１０のみによってなされたロングホップチャンネルＬＨがあると仮定し、これを主に説明が進行される。図２内のロングホップチャンネルＬ２０としてのチャンネルは図１内のロングホップチャンネルＬＨとして第１のチャンネルＢ１０に対応する。
【００４１】
図２を参照すれば、第１のチャンネルＢ１０は第１のバスラインＢ１１、第２のバスラインＢ１２、第３のバスラインＢ１３、第４のバスラインＢ２１、第５のバスラインＢ２２を含む。
図２で、ＩＰＤ（Ｉｎｐｕｔ  Ｐａｙｌｏａｄ  Ｄａｔａ）信号とＩＰＶ（Ｉｎｐｕｔ  Ｐａｙｌｏａｄ  Ｖａｌｉｄ）信号とは第１のインターフェイス１２０に印加される。第１のインターフェイス１２０はＯＰＲ（Ｏｕｐｔｕｔ  Ｐａｙｌｏａｄ  Ｒｅａｄｙ）信号を出力する。ＩＰＤ信号は第１のインターフェイス１２０内で送信器１３０に入力されるペイロードデータである。ＩＰＶ（Ｉｎｐｕｔ  Ｐａｙｌｏａｄ  Ｖａｌｉｄ）信号はＩＰＤ信号の有効性を表示する有効信号である。ＯＰＲ信号はペイロードデータを受信する第２のインターフェイス２２０のレディ（Ｒｅａｄｙ）状態を示すレディ信号である。
【００４２】
第２のインターフェイス２２０はＯＰＤ（Ｏｕｔｐｕｔ  Ｐａｙｌｏａｄ  Ｄａｔａ）信号とＯＰＶ（Ｏｕｔｐｕｔ  Ｐａｙｌｏａｄ  Ｒｅａｄｙ）信号とを出力する。ＩＰＲ（Ｉｎｐｕｔ  Ｐａｙｌｏａｄ  Ｒｅａｄｙ）信号は第２のインターフェイス２２０内のペイロード受信器２４０に入力される。ＯＰＤ（Ｏｕｔｐｕｔ  Ｐａｙｌｏａｄ  Ｄａｔａ）信号は出力ペイロードデータである。ＯＰＶ信号はＯＰＤ信号の有効性を表示する有効信号である。ＩＰＲ（Ｉｎｐｕｔ  Ｐａｙｌｏａｄ  Ｒｅａｄｙ）信号はペイロード受信器２４０がＯＰＤ信号を受信するために準備状態であることを示すレディ信号である。
【００４３】
データプロバイダ側のインターフェイスとして機能する第１のインターフェイス１２０は送信器１３０と受信器１４０とを含む。データ、コンシューマ側のインターフェイスとして機能する第２のインターフェイス２２０はペイロード格納部２３０とペイロード受信器２４０とを含む。
第１のインターフェイス１２０の送信器１３０はペイロード入力部２、フリップフロップ４、ゲーティング部６、出力制御信号発生部８、フリップフロップ１０、ローカルライトポインタ発生器１２、比較器１４、同期化器１６、及び伝送クロック信号発生器１８を含む。送信器１３０は第２のインターフェイス２２０にペイロードを伝送する。
【００４４】
ペイロード入力部２はＩＰＤ信号からペイロードデータＦ３を受信し、受信されたペイロードデータＦ３をフリップフロップ４に伝送する。
フリップフロップ４はペイロード入力部２から受信されたペイロードデータＦ３を格納する。フリップフロップ４はラッチされたペイロードデータをライトデータ出力信号（Ｏ＿ＷＤＡＴＡ）Ｆ６として出力する。第２のインターフェイス２２０は第１のインターフェイス１２０内のライトデータ出力信号（Ｏ＿ＷＤＡＴＡ）Ｆ６から得られたライトデータ入力信号（Ｉ＿ＷＤＡＴＡ）Ｆ８を第１のバスラインＢ１１を通じて受信する。
【００４５】
ゲーティング部６はＡＮＤロジックゲートで具現され、ＩＰＶ信号及びＯＰＲ信号が全てアクティブである時、ペイロードデータがＩＰＤ信号から入力されたことを示すライトインディケーション信号（ＷＰＴＲ＿ＩＮＤ）Ｆ２を生成する。
出力制御信号発生器８はローカルライトポインタＦ４を増加させるために増加信号（ＷＰＴＲ＿ＩＮＣ）を生成する。
ローカルライトポインタ発生器１２は送信器１３０で生成されたローカルライトポインタ（ｌｏｃａｌ  ｗｒｉｔｅ  ｐｏｉｎｔｅｒ）を出力し、増加信号（ＷＰＴＲ＿ＩＮＣ）がアクティブである時、ローカルライトポインタを増加させる。
【００４６】
フリップフロップ１０は増加信号（ＷＰＴＲ＿ＩＮＣ）をラッチし、ラッチされた増加信号をライトイネーブル出力信号（Ｏ＿ＷＥＮ）Ｆ５を出力する。ここで、ライトイネーブル出力信号は第２のバスラインＢ１２を通じて第２のインターフェイス２２０のペイロード格納部２３０に伝送される。
同期化器１６は送信器１３０内で伝送クロック出力信号（Ｏ＿ＴＣＬＫ）Ｆ１に同期して受信器１４０に受信されるリモートリードポインタＧ８をラッチし、同期化されたリモートリードポインタＦ１４を出力する。同期化器１６はラッチ或いはフリップフロップのグループで構成される。
【００４７】
比較器１４はローカルライトポインタＦ４と同期化されたリモートリードポインタＦ１４を比較し、ＯＰＲ信号を生成する。ＯＰＲ信号は、第２のインターフェイス２２０に位置し、第１のインターフェイス１２０から遠く離れて位置されたＦＩＦＯメモリ３４がフル（ｆｕｌｌ）であるか否かを示す。
伝送クロック発生部１８は伝送クロック出力信号（Ｏ＿ＴＣＬＫ）Ｆ１を生成する。伝送クロック出力信号（Ｏ＿ＴＣＬＫ）Ｆ１は第１のインターフェイス１２０から第２のインターフェイス２２０に第３のバスラインＢ１３を通じて伝送される。伝送クロック出力信号（Ｏ＿ＴＣＬＫ）Ｆ１は図１内の第１のＩＰ１６０から提供され、伝送クロック発生部１８は伝送クロック出力信号（Ｏ＿ＴＣＬＫ）Ｆ１を第２のインターフェイス２２０に伝達する。
【００４８】
第１のインターフェイス１２０内の受信器１４０はフリップフロップ２０、イネーブル信号発生器２２、リモートリードポインタ生成器２４、及びクロック復元部２６を含む。
クロック復元部２６は第５のバスラインＢ２２を通じて第２のインターフェイス２２０から受信クロック入力信号（Ｉ＿ＲＣＬＫ）Ｇ６を受信し、復元受信クロックＲＣＬＫ１を発生する。クロック復元部２６はどんな変更無しでも復元受信クロックＲＣＬＫ１として受信クロック入力信号（Ｉ＿ＲＣＬＫ）Ｇ６を出力するか、或いはＤＬＬやディレイバッファ等のような復元回路を利用することによって復元受信クロックＲＣＬＫ１を出力する。クロック復元部２６はリードアクノレッジ入力信号（Ｉ＿ＲＡＣＫ）Ｇ５と復元受信クロックＲＣＬＫ１との間のクロックを同期させるためのクロックスキューを制御する。したがって、ロングホップチャンネルＬ２０が第１、第２のインターフェイス１２０、２２０の間に連結される時、第１のインターフェイス１２０内の受信器１４０は第２のインターフェイス２２０内のペイロード受信器２４０のクロックドメインのようなクロックドメイン内で動作する。
【００４９】
フリップフロップ２０は第２のインターフェイス２２０から第１のインターフェイス１２０に第５のバスラインＢ２１を通じて伝達されるリードアクノレッジ入力信号（Ｉ＿ＲＡＣＫ）Ｇ５を受信する。フリップフロップ２０はリードアクノレッジ入力信号（Ｉ＿ＲＡＣＫ）Ｇ５に基づいて、復元受信クロックＲＣＬＫ１に同期するリードアクノレッジ信号Ｇ７を生成する。
【００５０】
イネーブル信号発生器２２はリードアクノレッジ信号Ｇ７を参照して復元受信クロックＲＣＬＫ１に同期するリード増加信号Ｇ７Ｂを生成する。
リモートリードポインタ生成器２４は第１のインターフェイス１２０から生成されたリモートリードポインタＧ８を生成し、リードアクノレッジ信号Ｇ７がアクティブである時、リモートリードポインタＧ８を増加させる。リモートリードポインタ生成器２４はリモートリードポインタＧ８を格納するために複数のフリップフロップを含む。
【００５１】
ペイロード格納部２３０はフリップフロップ３０、選択器３２、ＦＩＦＯメモリ３４、フリップフロップ３６、クロック復元部３８、及びリモートライトポインタ発生器４２を含む。
フリップフロップ３０は第１のバスラインＢ１１を通じて第１のインターフェイス１２０内の送信器１３０から受信されたライトデータ入力信号（Ｉ＿ＷＤＡＴＡ）Ｆ８を格納するためのフリップフロップを含む。フリップフロップ３０はラッチされたライトデータＦ１１を出力する。
【００５２】
選択器３２は第２のインターフェイス２２０内で発生されたリモートライトポインタＦ１２に基づいてラッチされたライトデータＦ１１をライトするためにＦＩＦＯメモリ３４のターゲットエントリを選択する。選択器３２はＦＩＦＯメモリ３４のエントリを選択する選択信号を生成するために複数のロジックゲートで具現される。
フリップフロップ３６はライトイネーブル入力信号（Ｉ＿ＷＥＮ）Ｆ７をラッチする。ライトイネーブル入力信号（Ｉ＿ＷＥＮ）Ｆ７はライトイネーブル出力信号（Ｏ＿ＷＥＮ）Ｆ５から得られ、第２のバスラインＢ１２を通じてディレイされた信号である。フリップフロップ３６は第２のインターフェイス２２０から生成された復元伝送クロック信号ＴＣＬＫ１に同期してラッチされたライトイネーブル信号（ＷＥＮ＿ＤＳＴ）Ｆ１０を生成する。
【００５３】
ＦＩＦＯメモリ３４はラッチされたライトイネーブル信号（ＷＥＮ＿ＤＳＴ）Ｆ１０がアクティブである時、選択器３２によって選択されたエントリにラッチされたライトデータＦ１１を格納する。
クロック復元部３８は第３のバスラインＢ１３から伝送クロック入力信号（Ｉ＿ＴＣＬＫ）Ｆ９を受信し、復元伝送クロック信号ＴＣＬＫ１を生成する。クロック復元部３８はどんな変更無しでも伝送クロック入力信号（Ｉ＿ＴＣＬＫ）Ｆ９を復元伝送クロック信号ＴＣＬＫ１として出力するか、或いはＤＬＬやディレイバッファ等のような復元回路を利用することによって復元伝送クロック信号ＴＣＬＫ１を出力する。クロック復元部３８はライトデータ入力信号（Ｉ＿ＷＤＡＴＡ）Ｆ８と復元伝送クロック信号ＴＣＬＫ１との間のクロックを同期させるためのクロックスキューを制御する。したがって、ロングホップチャンネルＬ２０が第１、第２のインターフェイス１２０、２２０との間に連結される時、第２のインターフェイス２２０内のペイロード格納部２３０は第１のインターフェイス１２０内の送信器１３０のクロックドメインのようなクロックドメイン内で動作する。
【００５４】
リモートライトポインタ生成器４２は第２のインターフェイス２２０内で生成されるリモートライトポインタＦ１２を生成し、ラッチされたライトイネーブル信号（ＷＥＮ＿ＤＳＴ）Ｆ１０がアクティブである時、リモートライトポインタＦ１２を増加させる。リモートライトポインタ生成器４２はリモートライトポインタＦ１２を格納するために複数のフリップフロップを含む。
リモートライトポインタ生成器４２は増加されたリモートライトポインタＦ１２を出力するためにロジックゲート部４０を含む。リモートライトポインタ生成器４２は復元された伝送クロック信号ＴＣＬＫ１に同期して増加されたリモートライトポインタＦ１２をラッチする。
【００５５】
第２のインターフェイス２２０のペイロード受信器２４０はマルチプレクサ３７、ゲーティング部５０、出力制御信号発生部５２、フリップフロップ５４、同期化器５６、比較器５８、フリップフロップ６０、及び受信クロック発生器６２を含む。
マルチプレクサ３７はローカルリードポインタＧ３に基づいてＦＩＦＯメモリ３４のエントリ（ｅｎｔｒｙ）を選択する。
ゲーティング部５０は、ＩＰＲ及びＯＰＶが全てアクティブである時、ペイロード受信器２４０がローカルリードポインタＧ３にしたがってＯＰＤ信号を通じてＦＩＦＯメモリ３４の選択されたエントリをリードしていることを示す表示信号Ｇ２Ａを生成する。ゲーティング部５０はＡＮＤロジックゲート（ｇａｔｅ）で構成される。
【００５６】
出力制御信号発生器５２はローカルリードポインタＧ３を増加させるために増加信号Ｇ２を生成する。
同期化器５６はペイロード受信器２４０内のペイロード受信クロック出力信号（Ｏ＿ＲＣＬＫ）に同期してペイロード格納部２３０から受信されたリモートライトポインタＦ１２をラッチし、同期化されたリモートライトポインタＧ３Ｂを出力する。同期化器５６はラッチやフリップフロップのグループで具現される。
【００５７】
比較器５８はローカルリードポインタＧ３と同期化されたリモートライトポインタＧ３Ｂとを比較し、ＯＰＶ信号を生成する。ＯＰＶ信号は、ＦＩＦＯメモリ３４がフル（ｆｕｌｌ）であるか否かを示す。図１内の第２のＩＰ２６０はＯＰＶ信号にしたがってＦＩＦＯメモリ３４をリードするか否かを決定する。
フリップフロップ６０は増加信号Ｇ２をラッチし、ラッチされた増加信号をリードアクノレッジ出力信号（Ｏ＿ＲＡＣＫ）として出力する。リードアクノレッジ出力信号（Ｏ＿ＲＡＣＫ）は第４のバスラインＢ２１を通じて第１のインターフェイス１２０内の受信器１４０に伝送される。
【００５８】
受信クロック発生部６２はペイロード受信クロック出力信号（Ｏ＿ＲＣＬＫ）Ｇ１を生成する。ペイロード受信クロック出力信号（Ｏ＿ＲＣＬＫ）Ｇ１は第２のインターフェイス２２０から第１のインターフェイス１２０に第５のバスラインＢ２２を通じて伝送される。ペイロード受信クロック出力信号（Ｏ＿ＲＣＬＫ）Ｇ１は図１内の第２のＩＰ２６０から提供され、受信クロック発生部６２はペイロード受信クロック出力信号Ｇ１を伝達する。
【００５９】
図２で、第１のインターフェイス１２０の入力ペイロードデータ（Ｉｎｐｕｔ  Ｐａｙｌｏａｄ  Ｄａｔａ：ＩＰＤ）は第１のバスラインＢ１１を通じて第２のインターフェイス２２０に位置するＦＩＦＯメモリ３４に伝送される。第１のバスラインＢ１１はロングホップチャンネルＬ２０内のロング伝送ラインである。マルチプレクサ３７とＦＩＦＯメモリ３４との間のショートチャネルＬ１０はペイロード受信器２４０とペイロード格納部２３０とがＳｏＣ１５０のレイアウト内で互いに近くに位置するので、ロングホップチャネルＬ２０に比べて非常に短くなる。一方、第１のインターフェイス１２０と第２のインターフェイス２２０とはＳｏＣ１５０のレイアウト内で互いに遠く離れて位置する。
【００６０】
第１のインターフェイス１２０内のライトイネーブル出力信号（Ｏ＿ＷＥＮ）Ｆ５はロングホップチャンネルＬ２０内のロング伝送ラインである第２のバスラインＢ１２を通じて第２のインターフェイス２２０に伝送される。
第１のインターフェイス１２０内の伝送クロック出力信号（Ｏ＿ＴＣＬＫ）Ｆ１はロングホップチャンネルＬ２０内のロング伝送ラインである第３のバスラインＢ１３を通じて第２のインターフェイス２２０に伝送される。
ＩＰＤ信号は第１のバスラインＢ１１上の複数のバッファＢｕ１、Ｂｕ２、及びＢｕ３を通じて遅延される。ライトイネーブル信号Ｆ５は第２のバスラインＢ１２上の複数のバッファＢｕ１０、Ｂｕ２０、及びＢｕ３０を通じて遅延される。伝送クロック出力信号（Ｏ＿ＴＣＬＫ）Ｆ１は第３のバスラインＢ１３上の複数のバッファＢｕ１１、Ｂｕ２１、及びＢｕ３１を通じて遅延される。
【００６１】
第２のインターフェイス２２０内のペイロード格納部２３０はショートチャンネルＬ１０がペイロード格納部２３０とペイロード受信器２４０との間に連結される時、第２のインターフェイス２２０内のペイロード受信器２４０のクロックドメインとは異なるクロックドメインとして動作する。
第１のインターフェイス１２０内の受信器１４０はショートチャンネルＬ１１が受信器１４０と送信器１３０との間に連結される時、第１のインターフェイス１２０内の送信器１３０のクロックドメインとは異なるクロックドメインとして動作する。
【００６２】
第１のバスラインＢ１１を通じたペイロード伝送が第１の伝送レート（ｔｒａｎｓｆｅｒ  ｒａｔｅ）で遂行される場合にショートチャンネルＬ１０を通じたペイロード伝送は第２の伝送レートで遂行される。ここで、第２の伝送レートは第１の伝送レートより大きいか、或いは小さい。
第１のバスラインＢ１１を通じたペイロード伝送が第１の伝送レートで遂行される場合に、ライトイネーブル出力信号（Ｏ＿ＷＥＮ）Ｆ５と伝送クロック出力信号（Ｏ＿ＴＣＬＫ）Ｆ１とは第１の伝送レートで伝送される。
【００６３】
一方、第１のバスラインＢ１１を通じたペイロード伝送が第１の伝送レートで遂行される場合に、リードアクノレッジ出力信号（Ｏ＿ＲＡＣＫ）Ｇ４とペイロード受信クロック出力信号（Ｏ＿ＲＣＬＫ）Ｇ１とは第２の伝送レートで伝送される。ここで、第２の伝送レートは第１の伝送レートより大きいか、或いは小さい。
非同期バスインターフェイシング方法は、スレーブインターフェイスとして第１のインターフェイス１２０からマスタインターフェイスとしての第２のインターフェイス２２０内のＦＩＦＯメモリ３４にペイロードをロングホップチャンネルＬ２０を通じて第１の伝送レートで伝送する段階を含む。
また、第１のロングホップチャンネルＬ２０より配線の長さが短い第１のショートチャンネルＬ１０を通じてペイロードをＦＩＦＯメモリ３４から第２のインターフェイス２２０内のペイロード受信器２４０に第２の伝送レートで伝送する段階をさらに含む。
【００６４】
本発明の実施形態では図２を通じて上述したように前記ＦＩＦＯメモリ３４とＦＩＦＯメモリ出力を受信するマルチプレクサ３７とが全て第１のインターフェイス１２０内の送信器１３０から遠く離れた第２のインターフェイス２２０に位置する。したがって、図１内の第１のＩＰ１６０と第２のＩＰ２６０とが互に異なるクロックドメインで動作する時、第１のＩＰ１６０及び／又は第２のＩＰ２６０は第１のＩＰ１６０と第２のＩＰ２６０との中の１つで発生される伝送クロックに同期してロングチャンネル（ロングホップチャンネル）にペイロードを伝送する。
【００６５】
ここで、ペイロードに対応するアクノレッジ信号はロングホップチャンネルを通じて受信クロックに同期して伝送される。したがって、第１のＩＰ１６０と第２のＩＰ２６０との間の速度制限と回路複雑性とを本発明の実施形態によって減少させることができる。
第１のインターフェイス１２０と第２のインターフェイス２２０とはＨＤＬ（Ｈａｒｄｗａｒｅ  Ｄｅｓｃｒｉｐｔｉｏｎ  Ｌａｎｇｕａｇｅ）によって記述されたソフトＩＰモジュール（ｍｏｄｕｌｅ）であるＩＰとして具現することができる。ＨＤＬのディスクリプションはｂｅｈａｖｉｏｒａｌ  ｌｅｖｅｌ、ｒｅｇｉｓｔｅｒ  ｌｅｖｅｌ、及びトランジスタレベル等のような異なるレベルを有する。即ち、ソフトＩＰモジュールはトップダウンデザイン技法（ｍｅｔｈｏｄｏｌｇｙ）のための製造社（ｆｏｕｎｄｒｙ  ｃｏｍｐａｎｙ）或いはＩＰ社から提供される半導体設計ＩＰライブラリ（ｌｉｂｒａｒｙ）に含まれている。
【００６６】
マスタとして動作するＩＰはＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＤＭＡ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ）、ＧＰＵ（Ｇｒａｐｈｉｃ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、Ｖｉｄｅｏ  Ｃｏｄｅｃ、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、ＩＳＰ（Ｉｍａｇｅ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、各種ディスプレイ関連ポート（例えば、ＲＧＢ、ＨＤＭＩ（登録商標）、Ｄｉｓｐｌａｙ  Ｐｏｒｔ、ＴＶ−ｏｕｔ等）を支援するディスプレイコントローラを含む。スレーブとして動作するＩＰはＤＲＡＭメモリコントローラ、ＳＲＡＭメモリコントローラ、各種ＩＰのＳＦＲ（Ｓｐｅｃｉａｌ  Ｆｕｎｃｔｉｏｎ  Ｒｅｇｉｓｔｅｒ）及び各種Ｐｅｒｉｐｈｅｒａｌ（例えば、ＵＡＲＴ、Ｉ２Ｃ、Ｉ２Ｓ、ＳＰＤＩＦ等）を含む。
【００６７】
図２でフリップフロップ４、１０、６０はライトデータ出力信号（Ｏ＿ＷＤＡＴＡ）、ライトイネーブル出力信号Ｆ５、及びリードアクノレッジ出力信号（Ｏ＿ＲＡＣＫ）Ｇ４を伝送する間に、スキューを減らすために使用される。ここで、スキューは伝送クロック出力信号（Ｏ＿ＴＣＬＫ１）Ｆ１の１つのサイクルより小さく維持される。
図２で説明された本発明の実施形態によって、バスラインＢ１１、Ｂ１２、Ｂ１３、Ｂ２１、Ｂ２２の中の少なくとも１つはバスラインＢ１１、Ｂ１２、Ｂ１３、Ｂ２１、Ｂ２２上に少なくとも３つのバッファを有する。しかし、バスラインＢ１１、Ｂ１２、Ｂ１３、Ｂ２１、Ｂ２２上のバッファの数はバスラインＢ１１、Ｂ１２、Ｂ１３、Ｂ２１、Ｂ２２の長さやキャパシタンスによって変更することができる。例えば、バスラインＢ１１、Ｂ１２、Ｂ１３、Ｂ２１、Ｂ２２上のバッファの数は３つ以上である。
図２に示した信号及び回路構成ブロックは例示的なものに過ぎず、本発明はこれに限定されないことに留意しなければならない。
【００６８】
図３は本発明の実施形態によって図２のペイロード伝送動作タイミング図である。
図３を参照すれば、Ｆ１は図２の伝送クロック発生器１８から生成された伝送クロック出力信号（０＿ＴＣＬＫ）である。Ｆ２は図２のゲーティング部６から出力されるライトインディケーション信号（ＷＰＴＲ＿ＩＮＤ）である。Ｆ３は図２のペイロード入力部２に印加される入力データであるペイロードＩＰＤである。Ｆ４は図２のローカルリードポインタ発生器１２から出力されるローカルライトポインタ信号（ＷＰＴＲ＿ＬＣＬ）である。Ｆ５は図２のフリップフロップ１０によって発生されるライトイネーブル信号（Ｏ＿ＷＥＮ）である。Ｆ６は図２のフリップフロップ４から出力されるライトデータ出力信号（Ｏ＿ＷＤＡＴＡ）としてのラッチされたペイロードデータである。
【００６９】
Ｆ７は第１のインターフェイス１２０内のライトイネーブル出力信号（Ｏ＿ＷＥＮ）Ｆ５が遅延されたバーションであり、第２のインターフェイス２２０内のライトイネーブル入力信号（Ｉ＿ＷＥＮ）である。第１のインターフェイス１２０内のライトイネーブル出力信号（Ｏ＿ＷＥＮ）Ｆ５はロングホップチャンネルＢ１０内の第２のバスラインＢ１２上のバッファＢｕ１０、Ｂｕ２０、Ｂｕ３０を通じて伝搬されて第２のインターフェイス２２０内のフリップフロップ３６にライトイネーブル入力信号（Ｉ＿ＷＥＮ）Ｆ７として印加される。
【００７０】
Ｆ８は第１のインターフェイス１２０内のライトデータ出力信号（Ｏ＿ＷＤＡＴＡ）Ｆ６の遅延されたバーションであり、第２のインターフェイス２２０内のライトデータ入力信号Ｉ＿ＷＤＡＴＡである。第１のインターフェイス１２０内のライトデータ出力信号（Ｏ＿ＷＤＡＴＡ）Ｆ６はロングホップチャンネルＢ１０内の第１のバスラインＢ１１上のバッファＢｕ１、Ｂｕ２、Ｂｕ３を通じて伝搬されて第２のインターフェイス２２０内のフリップフロップ３０にライトデータ入力信号（Ｉ＿ＷＤＡＴＡ）Ｆ８として印加される。
【００７１】
Ｆ９は第１のインターフェイス１２０内の伝送クロック出力信号（Ｏ＿ＴＣＬＫ）Ｆ１の遅延されたバーションであり、第２のインターフェイス２２０内の伝送クロック入力信号（Ｉ＿ＴＣＬＫ）である。第１のインターフェイス１２０内の伝送クロック出力信号（Ｏ＿ＴＣＬＫ）Ｆ１はロングホップチャンネルＢ１０内の第３のバスラインＢ１３上のバッファＢｕ１１、Ｂｕ２１、Ｂｕ３１を通じて伝搬されて第２のインターフェイス２２０内のクロック復元部３８に伝送クロック入力信号（Ｉ＿ＴＣＬＫ）Ｆ９として印加される。
【００７２】
Ｆ１０は第２のインターフェイス１２０内で生成された復元伝送クロック信号ＴＣＬＫ１に同期してフリップフロップ３６から出力されるラッチされたライトイネーブル信号（ＷＥＮ＿ＤＳＴ）である。
Ｆ１１は第２のインターフェイス１２０内で生成された復元伝送クロック信号ＴＣＬＫ１に同期してフリップフロップ３０から出力されるラッチされたライトデータ（ＷＤＡＴＡ＿ＤＳＴ）である。
【００７３】
Ｆ１２は受信ライトイネーブル信号（Ｉ＿ＷＥＮ）に基づいてペイロード格納部２３０で生成されるリモートライタポインタ信号（ＷＰＴＲ＿ＲＭＴ）である。リモートライタポインタ信号（ＷＰＴＲ＿ＲＭＴ）Ｆ１２は、たとえ第１、第２のインターフェイス１２０、２２０が距離Ｌ２０のロングホップチャンネルＢ１０ほど離れていたとしても、第２のインターフェイス２２０が第１のインターフェイス１２０内のローカルライトポインタ（ＷＰＴＲ＿ＬＣＬ）Ｆ４に従うようにする。
Ｆ１３はＦＩＦＯメモリ３４のエントリ内に格納されたペイロードデータ（ＯＰＤ）の出力信号である。
Ｄ０−Ｄ５はデータを示し、Ｆ４の０−６はローカルライトポインタ値を示し、Ｆ１２の０−６はリモートライトポインタ値を示す。
【００７４】
伝送クロック出力信号（Ｏ＿ＴＣＬＫ）Ｆ１はフリップフロップ４、１０と図２内の第１のインターフェイス１２０の送信器１３０内のローカルリードポインタ発生器１２に提供される。伝送クロック入力信号（Ｉ＿ＴＣＬＫ）Ｆ９は図２内の第２のインターフェイス２２０のペイロード格納部２３０内のフリップフロップ３０、３６に提供される。伝送クロック入力信号（Ｉ＿ＴＣＬＫ）Ｆ９がフリップフロップ３０、３６に印加される前に調節されるクロックスキューを有すれば、伝送クロック入力信号Ｆ９はクロック復元回路３８によって復元される。
【００７５】
信号Ｆ１、Ｆ５、及びＦ６は第１のインターフェイス１２０から出発して、例えば図３の矢印符号ＡＲ１で示したようにクロックサイクルほどディレイされる。矢印符号ＡＲ１によって図示されたディレイは、温度に基づいたレイアウトルーティングディレイやＳｏＣ１５０内のレイアウトルーティングのためのルーティングコンダクタの長さ、幅、抵抗、又は寄生キャパシタンス等のようなルーティング条件によって発生する。
【００７６】
伝送クロック出力信号（Ｏ＿ＴＣＬＫ）Ｆ１は第１のインターフェイス１２０が待機する時、トグリングを停止する。第１のインターフェイス１２０は送信器１３０がペイロードを伝送する時まで待機する。第１のインターフェイス１２０が待機する時以外には伝送クロック出力信号（Ｏ＿ＴＣＬＫ）Ｆ１は常にトグルする。第２のインターフェイス２２０は第３のバスラインＢ１３を通じて伝送クロック入力信号（Ｉ＿ＴＣＬＫ）Ｆ９から復元伝送クロックＴＣＬＫ１を生成することによって伝送クロック出力信号を復元する。
【００７７】
図４は図２によるアクノレッジ（Ａｃｋｎｏｗｌｅｄｇｅ）伝送動作タイミング図である。
図４を参照すれば、Ｇ１は受信クロック発生器６２によって生成されるペイロード受信クロック出力信号（Ｏ＿ＲＣＬＫ）Ｇ１である。ペイロード受信クロック出力信号（Ｏ＿ＲＣＬＫ）Ｇ１は第５のバスラインＢ２２上の複数のバッファ（Ｂｕ５０、Ｂｕ５１、Ｂｕ５２）を通じて第２のインターフェイス２２０から第１のインターフェイス１２０に印加される。
【００７８】
Ｇ２はローカルリードポインタＧ３を増加させるためにインディケーション信号Ｇ２Ａに基づいて出力制御信号発生器５２から出力されるラッチされた増加信号である。
Ｇ３はペイロード受信器２４０が第２のインターフェイス２２０内のＦＩＦＯメモリ３４内のエントリの中の１つをリードする時、増加するローカルリードポインタ（ＲＰＴＲ＿ＬＣＬ）である。
Ｇ４はフリップフロップ６０によって生成されるリードアクノレッジ出力信号（Ｏ＿ＲＡＣＫ）である。
【００７９】
Ｇ５は第２のインターフェイス２２０内のリードアクノレッジ出力信号（Ｏ＿ＲＡＣＫ）Ｇ４のディレイバーションである第１のインターフェイス１２０内のリードアクノレッジ入力信号（Ｉ＿ＲＡＣＫ）である。第２のインターフェイス２２０内のリードアクノレッジ出力信号（Ｏ＿ＲＡＣＫ）Ｇ４はロングホップチャンネルＢ１０内の第４のバスラインＢ２１上のバッファＢｕ４０、Ｂｕ４１、Ｂｕ４２を通じて伝搬されて第１のインターフェイス１２０内のフリップフロップ２０に入力される。
【００８０】
Ｇ６は第２のインターフェイス２２０内のペイロード受信クロック出力信号（Ｏ＿ＲＣＬＫ）Ｇ１のディレイバーションである第１のインターフェイス１２０内の受信クロック入力信号（Ｉ＿ＲＣＬＫ）である。第２のインターフェイス２２０内のペイロード受信クロック出力信号（Ｏ＿ＲＣＬＫ）Ｇ１はロングホップチャンネルＢ１０内の第５のバスラインＢ２２上のバッファＢｕ５０、Ｂｕ５１、Ｂｕ５２を通じて伝搬されて第１のインターフェイス１２０内のクロック復元部２６に入力される。
【００８１】
Ｇ７はリードアクノレッジ入力信号（Ｉ＿ＲＡＣＫ）に基づいて復元受信クロックＲＣＬＫ１に同期するリードアクノレッジ信号である。  Ｇ８は第１のインターフェイス１２０内のイネーブル信号発生器２２によって生成されるリモートリードポインタ（ＲＰＴＲ＿ＲＭＴ）である。リモートリードポインタ（ＲＰＴＲ＿ＲＭＴ）Ｇ８はリード増加信号Ｇ７Ｂがアクティブである時、増加する。
Ｇ３の０−６はローカルリードポインタ値に対応し、Ｇ８の０−６はリモートリードポインタ値を示す。
【００８２】
ペイロード受信クロック出力信号（Ｏ＿ＲＣＬＫ）Ｇ１は図２内の第２のインターフェイス２２０のペイロード受信器２４０内のフリップフロップ５４、６０に提供される。受信クロック入力信号（Ｉ＿ＲＣＬＫ）Ｇ６はフリップフロップ２０と図２の第１のインターフェイス１２０内の受信器１４０内のリモートリードポインタ発生器２４に提供される。受信クロック入力信号Ｇ６はフリップフロップ２０とリモートリードポインタ発生器２４とに提供される前に、調節されるクロックスキューを有する場合にクロック復元部２６によって復元される。
【００８３】
信号Ｇ１及びＧ４は第２のインターフェイス２２０から出発して例えば、図４内の矢印符号ＡＲ２で示したように１つのクロックサイクルほどディレイされる。矢印符号ＡＲ２に示されたディレイは温度に基づいたレイアウトルーティングディレイやＳｏＣ１５０内のレイアウトルーティングのためのルーティングコンダクタの長さ、幅、抵抗、又は寄生キャパシタンス等のようなルーティング条件によって発生する。
【００８４】
ペイロード受信クロック出力信号（Ｏ＿ＲＣＬＫ）Ｇ１は第２のインターフェイス２２０が待機する時、トグリングを停止する。第２のインターフェイス２２０はペイロード受信器２４０がＦＩＦＯメモリ３４のエントリの中の１つをリードする時まで待機する。第２のインターフェイス２２０が待機する時以外には受信クロック出力信号（Ｏ＿ＲＣＬＫ）Ｇ１は常にトグルする。第１のインターフェイス１２０は第５のバスラインＢ２２を通じて受信クロック入力信号（Ｉ＿ＲＣＬＫ）Ｇ６から復元クロックＲＣＬＫ１を生成することによってペイロード受信クロック出力信号（Ｏ＿ＲＣＬＫ）を復元する。
【００８５】
ロングホップチャンネルＬ２０は第１のインターフェイス１２０の送信器１３０からライトデータ出力信号（Ｏ＿ＷＤＡＴＡ）Ｆ６を第２のインターフェイス２２０のペイロード格納部２３０に伝送するために伝送クロック出力信号（Ｏ＿ＴＣＬＫ）Ｆ１に同期して同期トランザクションを遂行する。ショートチャンネルＬ１０は第２のインターフェイス２２０のペイロード格納部２３０からのペイロードを第２のインターフェイス２２０内のマルチプレクサ３７に伝送するために非同期トランザクションを遂行する。
【００８６】
ロングホップチャンネルＬ２０は第２のインターフェイス２２０のペイロード受信器２４０からリードアクノレッジ出力信号（Ｏ＿ＲＡＣＫ）を第１のインターフェイス１２０の受信器１４０に伝送するためにペイロード受信クロック出力信号（Ｏ＿ＲＣＬＫ）に同期して同期トランザクションを遂行する。ショートチャンネルＬ１１は第１のインターフェイス１２０の受信器１４０からのリモートリードポインタ（ＲＰＴＲ＿ＲＭＴ）Ｇ８を第１のインターフェイス１２０内の同期化器１６に伝送するために非同期トランザクションを遂行する。
【００８７】
図１乃至図４によれば、ロング非同期伝送ラインを有する非同期インターフェイスに比べて、ロング非同期伝送ラインからロング同期伝送ラインまでの変化は送信回路１００と受信回路２００との間でロングホップチャンネルを有するインターフェイスを簡単で、効果的に作ることができる。
図１を参照すれば、第２のＩＰ２６０がマスタとして動作し、第１のＩＰ１６０がスレーブとして動作する時、ロングホップチャンネルＢ２０はロングホップチャンネルＢ１０と同様に動作する。この場合に第２のインターフェイス２２０は送信器と受信器とを含む。第１のインターフェイス１２０はペイロード格納部とペイロード受信器とを含む。
ＳｏＣ１５０がロングホップチャンネルＢ１０、Ｂ２０を含む場合に、第１のＩＰ１６０と第２のＩＰ２６０とはペイロードを伝送するために両方向通信を遂行する。
【００８８】
図５は本発明の実施形態による非同期インターフェイス回路のブロック図である。
図５を参照すれば、非同期インターフェイス回路１１５は第１のインターフェイス１２４、第２のインターフェイス２２２、及び両方向ロングホップチャンネルを含む。両方向ロングホップチャンネルは第１のロングホップチャンネルＢ１０と第２のロングホップチャンネルＢ２０とを含む。
第１のインターフェイス１２４は第１の送信器１３０、受信器である第１のリーディング部１４０、ペイロード格納部である第２のライティング部２３２、及び第２の受信器２４２を含む。
第２のインターフェイス２２２は第２の送信器１３２、受信器である第２のリーディング部１４０、ペイロード格納部である第１のライティング部２３０、及び第１の受信器２４０を含む。
【００８９】
第１のロングホップチャンネルＢ１０は複数のバスラインＢ１１、Ｂ１２、Ｂ１３、Ｂ２１、及びＢ２２を含む。図５の複数のバスラインＢ１１、Ｂ１２、Ｂ２１は図２のバスラインＢ１１、Ｂ１２、及びＢ２１に対応する。説明の便宜上、図２内のバスラインＢ１３、Ｂ２２は第１、第２のインターフェイスクロック信号ＣＬ１、ＣＬＫ２を各々伝送することができる。
第２のロングホップチャンネルＢ２０は複数のバスラインＢ１１−１、Ｂ１２−１、Ｂ１３、Ｂ２１−１、及びＢ２２を含む。図５の複数のバスラインＢ１１−１、Ｂ１２−１、Ｂ２１−１は図５のバスラインＢ１１、Ｂ１２、及びＢ２１と同様に動作する。
【００９０】
したがって、第１のロングホップチャンネルＢ１０と第２のロングホップチャンネルＢ２０とは第１、第２のインターフェイスクロック信号ＣＬ１、ＣＬＫ２を伝送するためにバスラインＢ１３とＢ２２とを共有する。即ち、言い換えれば、バスラインＢ１３とＢ２２とを共有する第１、第２のロングホップチャンネルＢ１０、Ｂ２０はペイロードを独立的に伝送するために両方向動作を遂行する。
さらに、第２のインターフェイス２２２内の第２のリーディング部１４２と第１のライティング部２３０とはクロックソースとして第１のインターフェイスクロック信号ＣＬＫ１を共有する。第１のインターフェイス１２４内の第２のライティング部２３２と第１のリーディング部１４０とはクロックソースとして第２のインターフェイスクロック信号ＣＬＫ２を共有する。
【００９１】
第１のインターフェイス１２４内の第１の送信器１３０は第１のペイロードを第１のライティング部２３０に伝送し、第１のインターフェイス１２４内の第１のリーディング部１４０は第２のインターフェイス２２２内の第１の受信器２４０からアクノレッジ信号を受信する。
第２のインターフェイス２２２内の第２の送信器１３２は第２のペイロードを第２のライティング部２３２に伝送し、第２のインターフェイス２２２内の第２のリーディング部１４２は第１のインターフェイス１２４内の第２の受信器２４２からアクノレッジ信号を受信する。
図５によって、第１、第２のインターフェイス１２４、２２２の中の１つはマスタインターフェイス或いはスレーブインターフェイスとして動作することができる。
【００９２】
図６は本発明の例示的実施形態によるＳｏＣのブロック図である。
図６を参照すれば、ＳｏＣ１５１は送信回路１００ａと受信回路２００ａとをロングホップチャンネルＢ１、Ｂ２の中の少なくとも１つに連結された機能ブロックとして含む。ここで、送信回路１００ａと受信回路２００ａとはペイロード伝送によって説明の便宜上命名されたものであり、その反対に命名されてもよい。
前記送信回路１００ａはスレーブＩＰである第１のＩＰ１６０ａと非同期マスタインターフェイス（ＡＭＩ）である第１のインターフェイス１２４ａとを含む。
前記受信回路２００ａはマスタＩＰである第２のＩＰ２６０ａと非同期スレーブインターフェイス（ＡＳＩ）である第２のインターフェイス２２２ａとを含む。
【００９３】
各々のロングホップチャンネルＢ１、Ｂ２はペイロード信号、ライトイネーブル信号、伝送クロック信号、受信クロック信号、及びリードアクノレッジ信号を含む。伝送クロック信号と受信クロック信号とはチャンネルＢ１、Ｂ２によって共有される。
第１のインターフェイス１２４ａは第２のインターフェイス２２２ａによって発生された伝送クロックに同期して第２のインターフェイス２２２ａからペイロードを受信するためにバッファユニット２３２ａを有する。バッファユニット２３２ａはＦＩＦＯメモリを含む。
第２のインターフェイス２２２ａは第１のインターフェイス１２４ａによって発生された伝送クロックに同期して第１のインターフェイス１２４ａからペイロードを受信するためにバッファユニット２３０ａを有する。バッファユニット２３０ａはＦＩＦＯメモリを含む。
【００９４】
第１のＩＰ１６０ａはバスＢ１ａ、Ｂ２ｂを通じて第１のインターフェイス１２４ａと連結される。第１のＩＰ１６０ａはＣＨＳＡチャンネル１６２及びＣＨＳＢチャンネル１６４を含み、各々リード或いはライトチャンネルである。チャンネル１６２、１６４はバスＢ１ａ、Ｂ２ｂを通じて第１のインターフェイス１２４ａと通信する。
第１のＩＰ１６０ａがメモリ素子である場合にメモリ素子はバスＢ１ａ、Ｂ２ｂによって連結されるマルチチャンネルを有する。マルチチャンネルであるＣＨＳＡチャンネル１６２及びＣＨＳＢチャンネル１６４は各々の一方向のリードチャンネル或いはライトチャンネルであってもよく、両方向のリードチャンネル或いはライトチャンネルであってもよい。ここで、メモリ素子はレジスタ（Ｒｅｇｉｓｔｅｒ）、ＳＲＡＭやＤＲＡＭのような揮発性メモリ（Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ）であるか、或いはＮＡＮＤフラッシュメモリ（ｆｌａｓｈ  ｍｅｍｏｒｙ）、ＮＯＲフラッシュメモリ、ＰＲＡＭ、又はＦＲＡＭ（登録商標）等のような不揮発性メモリ（Ｎｏｎ−Ｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ）であってもよい。
【００９５】
第２のＩＰ２６０ａはバスＢ１ｂ、Ｂ２ａを通じて第２のインターフェイス２２２ａと連結される。第２のＩＰ２６０ａは各々のスレーブＩＰを制御できるＣＨＭＡチャンネル２６１及びＣＨＭＢチャンネル２６２を含む。ＣＨＭＡチャンネル２６１及びＣＨＭＢチャンネル２６２はバスＢ１ｂ、Ｂ２ａを通じて第２のインターフェイス２２２ａと通信する。
第２のＩＰ２６０ａはバスＢ１ａ、Ｂ２ｂによって連結されるマルチチャンネルを有するメモリコントローラである。マルチチャンネルであるＣＨＭＡチャンネル２６１及びＣＨＭＢチャンネル２６２は各々メモリ素子のリード或いはライトを制御する両方向チャンネルである。
【００９６】
図７は本発明の実施形態によって図２の第１の非同期インターフェイス動作に関連されたフローチャートである。
図２を参照すれば、第１の非同期インターフェイス動作方法はライトデータ出力信号（Ｏ＿ＷＤＡＴＡ）Ｆ６、ライトイネーブル出力信号（Ｏ＿ＷＥＮ）Ｆ５、及び伝送クロック出力信号（Ｏ＿ＴＣＬＫ）Ｆ１を第１のインターフェイス１２０によって伝送することを含む。
図２及び図７を参照すれば、第２のインターフェイス２２０はＳ７１０段階で第１のインターフェイス１２０からペイロードを受信するためにペイロード格納部２３０をセットするように構成される。
【００９７】
Ｓ７２０段階で、第２のインターフェイス２２０は第１のインターフェイス１２０からバスラインＢ１１を通じてペイロードＦ６を受信し、ペイロード格納部２３０内のフリップフロップ３０によってペイロードＦ６をラッチする。また、第２のインターフェイス２２０はバスラインＢ１２、Ｂ１３を通じてライトイネーブル出力信号Ｆ５と伝送クロック出力信号Ｆ１とを受信する。バスラインＢ１１、Ｂ１２、及びＢ１３は第１、第２のインターフェイス１２０、２２０の間で長い導電ラインを有するロングホップチャンネルＬ２０内に存在する。
【００９８】
Ｓ７３０段階で、クロック復元部３８は受信されたペイロードと受信された伝送クロック信号との間のクロックスキューを最大許容可能なクロックスキュー範囲以内に調節することによって復元伝送クロック信号ＴＣＬＫ１を生成する。クロック復元部３８はクロックスキューを調節するためにＤＬＬ回路を含む。
Ｓ７４０段階で、受信されたペイロードはペイロード格納部２３０内のＦＩＦＯメモリ３４内に格納される。ペイロードの格納は第２のインターフェイス２２０で生成されたリモートライトポインタＦ１２に基づいて遂行される。前記リモートライトポインタＦ１２は復元伝送クロック信号ＴＣＬＫ１及び復元ライトイネーブル信号に基づいてＦＩＦＯメモリ３４のエントリ１つを選択するターゲットアドレスである。
Ｓ７５０段階で、ＦＩＦＯメモリ３４に格納されたペイロードはショートチャンネルＬ１０を通じてペイロード受信器２４０に非同期的に伝送される。
したがって、第１の非同期インターフェイス動作方法は互いに遠い距離にある機能ブロック間に位置された第１の非同期インターフェイスが回路の複雑性が減少され、伝送性能が改善されるようにする。
【００９９】
図８は本発明の実施形態によって図２の第２の非同期インターフェイス動作に関連されたフローチャートである。
図２を参照すれば、第２の非同期インターフェイス動作方法は受信クロック入力信号（Ｉ＿ＲＣＬＫ）Ｇ６、リードアクノレッジ入力信号（Ｉ＿ＲＡＣＫ）Ｇ５を第１のインターフェイス１２０によって受信することを含む。
図２及び図８を参照すれば、第１のインターフェイス１２０はＳ８１０段階でロングホップチャンネルＬ２０を通じて第２のインターフェイス２２０から受信クロック入力信号（Ｉ＿ＲＣＬＫ）Ｇ６とリードアクノレッジ入力信号（Ｉ＿ＲＡＣＫ）Ｇ５とを受信する。
Ｓ８２０段階で、クロック復元部２６は受信されたアクノレッジ信号と受信された受信クロックとの間のクロックスキューを最大許容可能なクロックスキュー範囲以内に調節することによって復元受信クロック信号ＲＣＬＫ１を生成する。クロック復元部２６はクロックスキューを調節するためにＤＬＬ回路を含む。
【０１００】
Ｓ８３０段階で、第１のインターフェイス１２０内のフリップフロップ２０はリードアクノレッジ入力信号（Ｉ＿ＲＡＣＫ）Ｇ５に基づいて復元された受信クロック信号ＲＣＬＫ１に同期してリードアクノレッジ信号Ｇ７を生成する。イネーブル信号発生器２２は復元された受信クロック信号ＲＣＬＫ１に同期してリードアクノレッジ信号Ｇ７に基づいたリード増加信号Ｇ７Ｂを生成する。
Ｓ８４０段階で、リード増加信号Ｇ７ＢはショートチャンネルＬ１１を通じて第１のインターフェイス１２０内の送信器１３０に非同期伝送される。
したがって、第２の非同期インターフェイス動作方法は互いに遠い距離にある機能ブロック間に位置された第２の非同期インターフェイスが回路複雑性が減少され、伝送性能が改善されるようにする。
【０１０１】
図１乃至図６で説明された本発明の実施形態がＳｏＣ内に具現される場合に、デジタルロジックタイミングサインオフ（ｄｉｇｉｔａｌ  ｌｏｇｉｃ  ｔｉｍｉｎｇ  ｓｉｇｎ−ｏｆｆ）のためのＳＴＡ（Ｓｔａｔｉｃ  Ｔｉｍｉｎｇ  Ａｎａｌｙｓｉｓ）技法が利用される。設計者はスピード及びパワー消費に対する設計仕様を最適化するために、ロングホップチャンネルＬ２０とショートチャンネルＬ１０、Ｌ１１とをＳｏＣレイアウトの適切な場所に配置するためにレイアウトフロアプランニング（ｌａｙｏｕｔ  ｆｌｏｏｒ  ｐｌａｎｎｉｎｇ）を調節することができる。
【０１０２】
受信された伝送クロック信号Ｆ９と受信されたペイロードＦ８との間のクロックスキューが最大許容範囲内で調節される時、受信された伝送クロック信号Ｆ９はクロック復元過程を遂行すること無く復元された伝送クロック信号として使用される。
受信された受信クロック信号Ｇ６と受信されたアクノレッジ信号Ｇ５との間のクロックスキューが最大許容範囲内で調節される時、受信された受信クロック信号Ｇ６はクロック復元過程を遂行すること無く復元された受信クロック信号として使用される。
【０１０３】
図９は本発明の実施形態によるＳｏＣのブロック図である。
図９を参照すれば、ＳｏＣ１０００は複数のマスタＩＰ６００、６０１、６０２、オンチップネットワーク５００、複数のスレーブＩＰ７００、７０１及びメモリインタリービング装置（Ｍｅｍｏｒｙ  Ｉｎｔｅｒｌｅａｖｉｎｇ  Ｄｅｖｉｃｅ；以下、ＭＩＤ）１０５、１０６を含む。
マスタＩＰ６００、６０１、６０２はＣＰＵ、ＣＯＤＥＣ、ディスプレイ、イメージセンサ等であってもよい。スレーブＩＰ７００、７０１はメモリマッピングディバイス（ｍｅｍｏｒｙ  ｍａｐｐｉｎｇ  ｄｅｖｉｃｅ）であってもよい。
【０１０４】
オンチップネットワーク５００はＳｏＣ１０００内部の流れを制御し、データを管理するためのネットワークインターフェイスである。オンチップネットワーク５００はＳｏＣ１０００のような基板上に具現されるか、或いは他のチップ上で具現される。
ＭＩＤ１０５、１０６は各３つのマスタＩＰ６００、６０１、６０２の各々と２つのスレーブＩＰ７００、７０１の各々の間に連結され、制御情報に基づいてマスタＩＰ６００、６０１、６０２からスレーブＩＰ７００、７０１にリード／ライトリクエストを分配する。
【０１０５】
図９を参照すれば、ＳｏＣ１０００はＭｏｄｉｆｉｅｄ  ＡＸＩ（Ａｄｖａｎｃｅｄ  ｅＸｔｅｎｓｉｂｌｅ  Ｉｎｔｅｒｆａｃｅ）バスプロトコル（ＭＡＸＩ）にしたがって動作する。即ち、非同期ハンドシェーキング（ｈａｎｄｓｈａｋｉｎｇ）方式は伝送クロックと受信クロックをペイロードと共に提供し、ペイロードと応答信号とはバスプロトコルをロングホップチャンネル内で効率的に動作させるために利用される。ここで、送信側内のＦＩＦＯメモリは性能と複雑性の観点で効率性のために受信側に移動される。さらに、非同期インターフェイスはＡＸＩ、Ａｄｖａｎｃｅｄ  Ｈｉｇｈ  Ｐｅｒｆｏｒｍａｎｃｅ  Ｂｕｓ（ＡＨＢ）、Ａｄｖａｎｃｅｄ  Ｐｅｒｉｐｈｅｒａｌ  Ｂｕｓ（ＡＰＢ）  ａｎｄ  Ａｄｖａｎｃｅｄ  Ｓｙｓｔｅｍ  Ｂｕｓ（ＡＳＢ）  ｉｎ  ｔｈｅ  Ａｄｖａｎｃｅｄ  Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ  Ｂｕｓ  Ａｒｃｈｉｔｅｃｔｕｒｅ（ＡＭＢＡ）等のような他のバスプロトコルに適用することができる。伝送クロック、受信クロック、イネーブル信号、及びアクノレッジ信号のような信号の中のいずれか１つを追加することによって、いずれかの同期バスプロトコルはロングホップチャンネル内の非同期バスインターフェイスをカバーリングするバスプロトコルに変更することができる。
【０１０６】
ＭＩＤ１０５、１０６はマスタＩＰ６００、６０１、６０２の中の１つがマスタＩＰのクロックドメインとは異なるクロックドメインで動作するスレーブＩＰ７００、７０１の中で１つをアクセスする必要がある時、ＭＡＸＩプロトコルにしたがって動作する。
２つの機能ブロックの間、例えば互に異なるクロックドメインでＡＸＩプロトコルに動作する第１のマスタＩＰ６００と第１のスレーブＩＰ７００との間の非同期インターフェイスの場合に、２つの機能ブロックは各クロック信号を相対側に伝送することによってＭＡＸＩプロトコル下で動作する。
【０１０７】
オンチップネットワーク５００又はＭＩＤ１０５、１０６に連結されるＭＡＸＩチャンネルの数は２つ或いは３つに限定されなく、オンチップネットワーク５００又はＭＩＤ１０５、１０６に連結されるマスタとスレーブとの数にしたがって１つ又は３つ以上である。
ＭＡＸＩチャンネルの中で１つがロングホップチャンネルである場合に、図２内の非同期インターフェイス回路１０５は図９内のＳｏＣ１０００のＭＩＤ１０５、１０６である。図２内の非同期インターフェイス回路１０５は図９内のＳｏＣ１０００のオンチップネットワーク５００内に含まれてもよい。
【０１０８】
図１０は本発明の実施形態によるメモリインタリービング装置の例示的構成ブロック図である。
図１０を参照すれば、ＭＩＤ１０５はＭＡＸＩチャンネルポートによって３つのスレーブインターフェイス２２０（ＳＩ０）、２２１（ＳＩ１）、２２２（ＳＩ２）と２つのマスタインターフェイス（Ｍａｓｔｅｒ  Ｉｎｔｅｒｆａｃｅ）１２０（ＭＩ０）、１２１（ＭＩ１）及びクロスバースイッチ１４０を含む。インターフェイス１２０（ＭＩ０）、１２１（ＭＩ１）、２２０（ＳＩ０）、２２１（ＳＩ１）、２２２（ＳＩ２）はＭＡＸＩプロトコルにしたがって動作する。
【０１０９】
説明の便宜を提供するために、データの流れの主体に基づいて、マスタＩＰに連結されたインターフェイスはスレーブインターフェイスであると称され、スレーブＩＰに連結されたインターフェイスはマスタインターフェイスであると称されるが、本発明はこれに限定されない。
スレーブインターフェイス２２０（ＳＩ０）、２２１（ＳＩ１）、２２２（ＳＩ２）はオンチップネットワーク５００に連結される。マスタインターフェイス１２０（ＭＩ０）、１２１（ＭＩ１）はスレーブＩＰ７００、７０１に連結される。スレーブインターフェイス２２０（ＳＩ０）、２２１（ＳＩ１）、２２２（ＳＩ２）とマスタインターフェイス１２０（ＭＩ０）、１２１（ＭＩ１）とはクロスバースイッチ１４０を通じて互いに連結される。
【０１１０】
スレーブインターフェイスの１つである、例えば２２０（ＳＩ０）とマスタインターフェイスとの中の１つである、例えば１２０（ＭＩ０）とは非同期ロングホップチャンネルを通じて互いに連結される。スレーブインターフェイス２２０（ＳＩ０）はスレーブＩＰ７００から伝送されたリードデータを格納するためにＦＩＦＯメモリを含む。マスタインターフェイス１２０（ＭＩ０）は図９のマスタＩＰ６００から伝送されたライトデータを格納するためにＦＩＦＯメモリを含む。
非同期ロングホップチャンネルはクロスバースイッチ１４０を通じてマスタインターフェイスＭＩ０１２０とスレーブインターフェイスＳＩ０２２０との間に連結される。非同期ロングホップチャンネルは図１乃至図９で説明されたＭＡＸＩバスをプロトコルによって設計される。
【０１１１】
マスタインターフェイス１２０（ＭＩ０）とスレーブインターフェイス２２０（ＳＩ０）との間のリード／ライトデータ伝送がリード／ライトデータに同期するクロック信号を提供することによって同期的に遂行されても、マスタＩＰ６００とスレーブＩＰ７００との間のリード／ライトデータ伝送は非同期に遂行される。図１乃至図９を通じて説明したように、受信されたリード／ライトデータはショートチャンネルを通じてマスタＩＰ６００又はスレーブＩＰ７００に非同期的に伝送される。
【０１１２】
クロック信号はリード或いはライトデータとアクノレッジ信号を生成する送信器によって供給される。アクノレッジ信号はリード／ライトデータに応答してスレーブインターフェイス２２０（ＳＩ０）とマスタインターフェイス１２０（ＭＩ０）との間で伝送されて、リード／ライトデータに同期される。
クロスバースイッチ１４０はマスタＩＰ６００〜６０３によって初期化されたリード／ライトリクエストと、マスタＩＰ６００〜６０３とスレーブＩＰ７００、７０１との間のリード／ライトデータを分配する。
したがって、図２内の非同期インターフェイス回路１０５はＡＸＩバスプロトコルと図９及び図１０内でのＭＩＤ１０５、１０６を有するオンチップネットワークを利用してＳｏＣ１０００に適用される。
【０１１３】
図１１は本発明の実施形態による複数のＭＡＸＩチャンネル（Ｃｈａｎｎｅｌ）のブロック図である。
ＭＡＸＩバスプロトコルはリードアドレスチャンネル（以下、ＡＲチャンネル）、リードデータチャンネル（以下、Ｒチャンネル）、ライトアドレスチャンネル（以下、ＡＷチャンネル）、ライトデータチャンネル（以下、Ｗチャンネル）、及びライト応答チャンネル（以下、Ｂチャンネル）を含む。
ＡＲ−チャンネルはリードアドレスイネーブル信号（ＡＲＶＡＬＩＤ）と共にリードアドレス（ＡＲＡＤＤＲ）をマスタからスレーブに伝送する。以後、ＡＲ−チャンネルはスレーブからマスタにアクノレッジ信号（ＡＲＲＥＡＤＹ）を伝送する。
【０１１４】
Ｒ−チャンネルはスレーブからマスタにリードデータ（ＲＤＡＴＡ）をリードデータイネーブル信号（ＲＶＡＬＩＤ）と共に伝送する。以後、Ｒ−チャンネルはマスタからスレーブにアクノレッジ信号（ＲＲＥＡＤＹ）を伝送する。
ＡＷ−チャンネルはマスタからスレーブにライトアドレス（ＡＷＡＤＤＲ）をライトアドレスイネーブル信号（ＡＷＶＡＬＩＤ）と共に伝送する。以後、ＡＷ−チャンネルはスレーブからマスタにアクノレッジ信号（ＡＷＲＥＡＤＹ）を伝送する。
Ｗ−チャンネルはマスタからスレーブにライトデータ（ＷＤＡＴＡ）をライトイネーブル信号（ＷＶＡＬＩＤ）と共に伝送する。以後、Ｗ−チャンネルはスレーブからマスタにアクノレッジ信号（ＷＲＥＡＤＹ）を伝送する。
【０１１５】
Ｂ−チャンネルはライト動作の完了応答（ＢＲＥＳＰ）を応答イネーブル信号（ＢＶＡＬＩＤ）と共にスレーブからマスタに伝送する。以後、Ｂ−チャンネルはマスタからスレーブにアクノレッジ信号（ＢＲＥＡＤＹ）を伝送する。
ＡＷチャンネルはＡＷＩＤ（Ｗｒｉｔｅ  Ａｄｄｒｅｓｓ  ＩＤ）、ＡＷＡＤＤＲ（Ｗｒｉｔｅ  Ａｄｄｒｅｓｓ）、ＡＷＬＥＮ（Ｂｕｒｓｔ  Ｌｅｎｇｔｈ）、ＡＷＳＩＺＥ（Ｂｕｒｓｔ  Ｓｉｚｅ）、ＡＷＢＵＲＳＴ（Ｂｕｒｓｔ  Ｔｙｐｅ）、ＡＷＶＡＬＩＤ（Ｗｒｉｔｅ  Ａｄｄｒｅｓｓ／Ｃｏｎｔｒｏｌ  Ｖａｌｉｄ）、ＡＷＲＥＡＤＹ（Ｗｒｉｔｅ  Ａｄｄｒｅｓｓ／Ｃｏｎｔｒｏｌ  Ａｃｃｅｐｔｅｄ）を含む。
【０１１６】
ＷチャンネルはＷＩＤ（Ｗｒｉｔｅ  Ｄａｔａ  ＩＤ）、ＷＤＡＴＡ（Ｗｒｉｔｅ  Ｄａｔａ）、ＷＳＴＲＢ（Ｗｒｉｔｅ  Ｓｔｒｏｂｅ）、ＷＬＡＳＴ（Ｌａｓｔ  Ｗｒｉｔｅ  Ｔｒａｎｓｆｅｒ  Ｉｎ  ａ  ｂｕｒｓｔ）、ＷＶＡＬＩＤ（Ｗｒｉｔｅ  Ｄａｔａ  Ｖａｌｉｄ）、ＷＲＥＡＤＹ（Ｗｒｉｔｅ  Ｄａｔａ  Ａｃｃｅｐｔｅｄ）を含み、Ｂチャンネルは  ＢＩＤ（Ｗｒｉｔｅ  Ｄａｔａ  ＩＤ）、ＢＲＥＳＰ（Ｗｒｉｔｅ  Ｒｅｓｐｏｎｓｅ）、ＢＶＡＬＩＤ（Ｗｒｉｔｅ  Ｒｅｓｐｏｎｓｅ  Ｖａｌｉｄ）、ＢＲＥＡＤＹ（Ｗｒｉｔｅ  Ｒｅｓｐｏｎｓｅ  Ａｃｃｅｐｔｅｄ）を含む。
【０１１７】
ＢチャンネルはＢＩＤ（Ｗｒｉｔｅ  Ｄａｔａ  ＩＤ）、ＢＲＥＳＰ（Ｗｒｉｔｅ  Ｒｅｓｐｏｎｓｅ）、ＢＶＡＬＩＤ（Ｗｒｉｔｅ  Ｒｅｓｐｏｎｓｅ  Ｖａｌｉｄ）  ａｎｄ  ＢＲＥＡＤＹ（Ｗｒｉｔｅ  Ｒｅｓｐｏｎｓｅ  Ａｃｃｅｐｔｅｄ）を含む。
ＡＲチャンネルはＡＲＩＤ（Ｒｅａｄ  Ａｄｄｒｅｓｓ  ＩＤ）、ＡＲＡＤＤＲ（Ｒｅａｄ  Ａｄｄｒｅｓｓ）、ＡＲＬＥＮ（Ｂｕｒｓｔ  Ｌｅｎｇｔｈ）、ＡＲＳＩＺＥ（Ｂｕｒｓｔ  Ｓｉｚｅ）、ＡＲＢＵＲＳＴ（Ｂｕｒｓｔ  Ｔｙｐｅ）、ＡＲＶＡＬＩＤ（Ｒｅａｄ  Ａｄｄｒｅｓｓ／Ｃｏｎｔｒｏｌ  Ｖａｌｉｄ）、ＡＲＲＥＡＤＹ（Ｒｅａｄ  Ａｄｄｒｅｓｓ／Ｃｏｎｔｒｏｌ  Ａｃｃｅｐｔｅｄ）を含む。
【０１１８】
ＲチャンネルはＲＩＤ（Ｒｅａｄ  Ｄａｔａ  ＩＤ）、ＲＤＡＴＡ（Ｒｅａｄ  Ｄａｔａ）、ＲＲＥＳＰ（Ｒｅａｄ  Ｒｅｓｐｏｎｓｅ）、ＲＬＡＳＴ（Ｌａｓｔ  Ｒｅａｄ  Ｔｒａｎｓｆｅｒ  ｉｎ  ａ  Ｂｕｒｓｔ）、ＲＶＡＬＩＤ（Ｒｅａｄ  Ｄａｔａ  Ｖａｌｉｄ）、ＲＲＥＡＤＹ（Ｒｅａｄ  Ｄａｔａ  Ａｃｃｅｐｔｅｄ）を含む。
ＡＲチャンネル、Ｒチャンネル、ＡＷチャンネル、Ｗチャンネル、及びＢチャンネルは各々非同期ロングホップチャンネルであり、マスタとスレーブとの間に独立的に位置し、マスタクロックＭＩ＿ＣＬＫとスレーブクロックＳＩ＿ＣＬＫとを共有する。
【０１１９】
したがって、ＡＲチャンネルはＡＲチャンネルを通じて伝送されたリードアドレスを格納するためにＦＩＦＯメモリ（例えば、リードアドレスバッファキュー）と連結される。ＲチャンネルはＲチャンネルを通じて伝送されたリードデータを格納するためにＦＩＦＯメモリ（例えば、リードデータバッファキュー）と連結される。ＡＷチャンネルはＡＷチャンネルを通じて伝送されたライトアドレスを格納するためにＦＩＦＯメモリ（例えば、ライトアドレスバッファキュー）と連結される。ＷチャンネルはＷチャンネルを通じて伝送されたライトデータを格納するためにＦＩＦＯメモリ（例えば、ライトデータバッファキュー）と連結される。ＢチャンネルはＢチャンネルを通じて伝送された応答を格納するためにＦＩＦＯメモリ（例えば、応答バッファキュー）と連結される。図１２ではバッファキューとしてのＦＩＦＯメモリが詳細に説明される。
【０１２０】
ＭＡＸＩプロトコルのチャンネル内で有効信号及びレディ信号は図１及び図６のチャンネル内のイネーブル信号とアクノレッジ信号とに各々対応される。図２内のバスラインＢ１１、Ｂ２１は例えば、ＷチャンネルのＷＤＡＴＡ及びＷＲＥＡＤＹに各々対応する。
非同期ロングホップチャンネルはＡＷチャンネル、Ｗチャンネル、ライト動作用Ｂチャンネル、ＡＲチャンネル、及びリード動作用Ｒチャンネルを含む。
非同期ロングホップチャンネルはリード及びライト動作のためにマスタクロックＭＩ＿ＣＬＫとスレーブクロックＳＩ＿ＣＬＫを有するクロックチャンネル（ＣＫチャンネル）を含む。図２内のバスラインＢ１１、Ｂ２１は、例えばＷチャンネルとＢチャンネルとに各々対応する。
【０１２１】
図１２は本発明の実施形態によってマスタインターフェイスとスレーブインターフェイスとのトランザクションを示すブロック図である。
ＳｏＣはＡＲチャンネル、Ｒチャンネル、ＡＷチャンネル、Ｗチャンネル、及びＢチャンネルを通じて連結されたスレーブインターフェイスとマスタインターフェイスとを含む。
マスタインターフェイス１２０はスレーブインターフェイス２２０からリードアドレスを受信するためにＡＲチャンネル用リードアドレスＦＩＦＯメモリ（ＡＲ−ＦＩＦＯ）を含む。スレーブインターフェイス２２０はマスタインターフェイス１２０からリードデータを受信するためにＲチャンネル用リードデータＦＩＦＯメモリ（Ｒ−ＦＩＦＯ）を含む。
【０１２２】
マスタインターフェイス１２０はスレーブインターフェイス２２０からライトアドレスを受信するためにＡＷチャンネル用ライトアドレスＦＩＦＯメモリ（ＡＷ−ＦＩＦＯ）を含む。マスタインターフェイス１２０はスレーブインターフェイス２２０からライトデータを受信するためにＷチャンネル用ライトデータＦＩＦＯメモリ（Ｗ−ＦＩＦＯ）をさらに含む。スレーブインターフェイス２２０はマスタインターフェイス１２０から応答を受信するためにＢチャンネル用応答ＦＩＦＯメモリ（Ｂ−ＦＩＦＯ）をさらに含む。
【０１２３】
図１２を参照すれば、マスタインターフェイス１２０とスレーブインターフェイス２２０との間に、リードトランザクションはＡＲチャンネル（ＣＨ１）、Ｒチャンネル（ＣＨ２）を利用して遂行され、ライトトランザクションはＡＷチャンネル（ＣＨ１０）、Ｗチャンネル（ＣＨ２０）、及びＢチャンネル（ＣＨ３０）を利用して遂行される。
リード及びライトトランザクションはマスタクロックＭＩ＿ＣＬＫとスレーブクロックＳＩ＿ＣＬＫを有するＣＫチャンネルを含む。マスタクロックＭＩ＿ＣＬＫとスレーブクロックＳＩ＿ＣＬＫはＡＲチャンネル、Ｒチャンネル、ＡＷチャンネル、Ｗチャンネル、及びＢチャンネルによって共有される。
【０１２４】
リードトランザクションで、スレーブインターフェイス２２０はリードリクエストを送るためにリードアドレスと制御情報とをＡＲチャンネルを通じてマスタインターフェイス１２０に伝送する。リードアドレスはマスタインターフェイス１２０内のＡＲ−ＦＩＦＯに格納されるか、或いはキューされる。リードリクエストに応答して、マスタインターフェイス１２０はリードデータをＲチャンネルを通じてスレーブインターフェイス２２０に伝送する。リードデータはスレーブインターフェイス２２０内のＲ−ＦＩＦＯに格納されるか、或いはキューされる。
リードトランザクションでＡＲチャンネルとＲチャンネルとは各々非同期ロングホップチャンネルである。
【０１２５】
図１１及び図１２を参照すれば、イネーブル信号としてのＡＲＶＡＬＩＤ信号とペイロード信号としてのＡＲＡＤＤＲとはＡＲチャンネルを通じてマスタクロックＭＩ＿ＣＬＫに同期して、スレーブインターフェイス２２０からマスタインターフェイス１２０に伝送される。アクノレッジ信号としてのＡＲＲＥＡＤＹ信号はＡＲチャンネルを通じてスレーブクロックＳＩ＿ＣＬＫに同期して、マスタインターフェイス１２０からスレーブインターフェイス２２０に伝送される。ＡＲチャンネルは制御情報をＡＲＡＤＤＲと共に伝送する。ＡＲＡＤＤＲ信号、ＡＲＶＡＬＩＤ信号、及びＡＲＲＥＡＤＹ信号は図２内のバスラインＢ１１、Ｂ１２、及びＢ２１各々対応される。マスタクロックＭＩ＿ＣＬＫとスレーブクロックＳＩ＿ＣＬＫは図２内のバスラインＢ２２及びＢ１３に各々対応する。
【０１２６】
イネーブル信号としてのＲＶＡＬＩＤ信号とペイロード信号としてのＲＤＡＴＡとはＲチャンネルを通じてスレーブクロックＳＩ＿ＣＬＫに同期して、マスタインターフェイス１２０からスレーブインターフェイス２２０に伝送される。アクノレッジ信号としてのＲＲＥＡＤＹ信号はＲチャンネルを通じてマスタクロックＭＩ＿ＣＬＫに同期して、スレーブインターフェイス２２０からマスタインターフェイス１２０に伝送される。ＲＤＡＴＡ信号、ＲＶＡＬＩＤ信号、及びＲＲＥＡＤＹ信号は図２内のバスラインＢ２２、Ｂ１３、及びＢ２１に各々対応される。マスタクロックＭＩ＿ＣＬＫとスレーブクロックＳＩ＿ＣＬＫとは図２内のバスラインＢ１３及びＢ２２に各々対応する。
【０１２７】
一方、非同期ロングホップチャンネルはリード動作のためにＡＲチャンネル、Ｒチャンネル、及びＣＫチャンネルを含む。
ＡＲチャンネルはＣＫチャンネルのマスタクロックＭＩ＿ＣＬＫに同期してペイロード（例えばＡＲＡＤＤＲ、ＡＲＩＤ、又はＡＲＳＩＺＥ）をイネーブル信号（例えばＡＲＶＡＬＩＤ又はＡＲＥＮ）と共に伝送する。ＲチャンネルはスレーブクロックＳＩ＿ＣＬＫに同期してアクノレッジ信号（例えば、ＲＶＡＬＩＤ、又はＲＳＴＲＢ）をリードデータ（例えば、ＲＤＡＴＡ）と共に伝送する。
ライトトランザクションで、ＡＷチャンネル、Ｗチャンネル、及びＢチャンネルは各々非同期ロングホップチャンネルである。
【０１２８】
図１１及び図１２を参照すれば、イネーブル信号としてのＡＷＶＡＬＩＤ信号とペイロードとしてのＡＷＡＤＤＲ信号とはＡＷチャンネルを通じてマスタクロックＭＩ＿ＣＬＫに同期して、スレーブインターフェイス２２０からマスタインターフェイス１２０に伝送される。アクノレッジ信号としてのＡＷＲＥＡＤＹ信号はＡＷチャンネルを通じてスレーブクロックＳＩ＿ＣＬＫに同期して、マスタインターフェイス１２０からスレーブインターフェイス２２０に伝送される。ＡＷチャンネルは制御情報をＡＷＡＤＤＲと共に伝送する。ＡＷＡＤＤＲ信号、ＡＷＶＡＬＩＤ信号、及びＡＷＲＥＡＤＹ信号は図２内のバスラインＢ１１、Ｂ１２、及びＢ２１に各々対応する。マスタクロックＭＩ＿ＣＬＫとスレーブクロックＳＩ＿ＣＬＫとは図２内のバスラインＢ２２及びＢ１３に各々対応する。
【０１２９】
イネーブル信号としてのＷＶＡＬＩＤ信号とペイロードとしてのＷＤＡＴＡとはＷチャンネルを通じてマスタクロックＭＩ＿ＣＬＫに同期して、スレーブインターフェイス２２０からマスタインターフェイス１２０に伝送される。アクノレッジ信号としてのＷＲＥＡＤＹ信号はＷチャンネルを通じてスレーブクロックＳＩ＿ＣＬＫに同期して、マスタインターフェイス１２０からスレーブインターフェイス２２０に伝送される。Ｗチャンネルは制御情報をＷＡＤＤＲと共に伝送する。ＷＡＤＤＲ信号、ＷＶＡＬＩＤ信号、ＷＲＥＡＤＹ信号は図２内のバスラインＢ１１、Ｂ１２、及びＢ２１に各々対応する。マスタクロックＭＩ＿ＣＬＫとスレーブクロックＳＩ＿ＣＬＫとは図２内のバスラインＢ２２及びＢ１３に各々対応する。
【０１３０】
イネーブル信号としてのＢＶＡＬＩＤ信号とペイロードとしてのＢＲＥＳＰ信号とはＢチャンネルのスレーブクロックＳＩ＿ＣＬＫに同期してマスタインターフェイス１２０からスレーブインターフェイス２２０に伝送される。アクノレッジ信号としてのＢＲＥＡＤＹはＢチャンネルを通じてマスタクロックＭＩ＿ＣＬＫに同期して、スレーブインターフェイス２２０からマスタインターフェイス１２０に伝送される。ＢＲＥＳＰ信号、ＢＶＡＬＩＤ信号、及びＢＲＥＡＤＹ信号は図２内のバスラインＢ１１、Ｂ１２、及びＢ２１に各々対応する。マスタクロックＭＩ＿ＣＬＫとスレーブクロックＳＩ＿ＣＬＫとは図２内のバスラインＢ２２及びＢ１３に各々対応する。
【０１３１】
一方、非同期ロングホップチャンネルはライト動作のためにＡＷチャンネル、Ｗチャンネル、Ｂチャンネル及びＣＫチャンネルを含む。
ＡＷチャンネルはＣＫチャンネルのマスタクロックＭＩ＿ＣＬＫに同期して第１のペイロード（例えば、ＡＷＡＤＤＲ、ＡＷＩＤ、又はＡＷＳＩＺＥ）を第１のイネーブル信号（例えば、ＡＷＶＡＬＩＤ又はＡＷＬＥＮ）と共に伝送する。ＷチャンネルはＣＫチャンネルのマスタクロックＭＩ＿ＣＬＫに同期して第２のペイロード（例えば、ＷＤＡＴＡ、ＷＩＤ、又はＷＳＴＲＢ）を第２のイネーブル信号（例えば、ＷＶＡＬＩＤ又はＷＥＮ）と共に伝送する。ＢチャンネルはスレーブクロックＳＩ＿ＣＬＫに同期してアクノレッジ信号（例えば、ＢＲＥＳＰ）を伝送する。
【０１３２】
図１３は本発明の拡張実施形態によるシステムオンチップの装置ブロック図である。
図１３を参照すれば、ＳｏＣ１３００は複数のマスタ２６０ａ、複数のスレーブ１６０ａ、及びバスシステム１０５ａを含む。ＳｏＣ１３００は１つのパッケージ（ｐａｃｋａｇｅ）内に含まれる単一のチップで具現される。
複数のマスタ２６０ａは第１のマスタ２０−１、第２のマスタ２０−２、第３のマスタ２０−３、及び第４のマスタ２０−４を含む。複数のスレーブ１６０ａは第１のスレーブ４０−１、第２のスレーブ４０−２、第３のスレーブ４０−３、及び第４のスレーブ４０−４を含む。
【０１３３】
本明細書では説明を簡単にするために４つのマスタと４つのスレーブを含むＳｏＣが図示されたが、本発明はこれに限定されるものではない。
バスシステム１０５ａは優先順位制御器３１及びバススイッチ３３を含む。優先順位制御器３１は複数のマスタＩＰ及び複数のスレーブＩＰの間にインターフェイシングする優先順位を制御することもできる。優先順位制御器３１は各マスタ２０−１〜２０−４と各スレーブ４０−１〜４０−４とからリード／ライト動作に対する複数のバス要請（Ｂｕｓｒｅｑｕｅｓｔ）信号を受信し、バスリクエストに対してサービスの優先順位を管理する。
【０１３４】
バススイッチ３３は第１のスレーブインターフェイス３３−１（ＳＩ１）、第２のスレーブインターフェイス３３−２（ＳＩ２）、第３のスレーブインターフェイス３３−３（ＳＩ３）、第４のスレーブインターフェイス３３−４（ＳＩ４）、第１のマスタインターフェイス３３−５（ＭＩ１）、第２のマスタインターフェイス３３−６（ＭＩ２）、第３のマスタインターフェイス３３−７（ＭＩ３）、及び第４のマスタインターフェイス３３−８（ＭＩ４）を含む。
【０１３５】
バススイッチ３３は優先順位制御器３１によって生成された優先順位情報及びマスタ２６０ａの中の１つによって発生されたターゲットアドレスに基づいて、複数のマスタ２６０ａの中の１つを複数のスレーブ１６０ａの中の少なくとも１つに連結する。選択された複数のマスタ２６０ａの中で少なくとも１つに連結されたスレーブインターフェイス３３−１〜３３−４の中の１つと、選択された複数のスレーブ１６０ａの中の少なくとも１つに連結されたマスタインターフェイス３３−５〜３３−８の中の１つに基づいて、バススイッチ３３は少なくとも１つの選択された複数のマスタ２６０ａの中の１つを選択された複数のスレーブ１６０ａの中の少なくとも１つに連結する。複数のマスタと複数のスレーブとの間にコンテンション（ｃｏｎｔｅｎｔｉｏｎ）や衝突（ｃｏｎｆｌｉｃｔｉｏｎ）が無い場合に、バススイッチ３３は複数のマスタと複数のスレーブとを同時にアクセス（ａｃｃｅｓｓ）するように支援できる。
バスシステムはＡＭＢＡ（Ａｄｖａｎｃｅｄ  Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ  Ｂｕｓ  Ａｒｃｈｉｔｅｃｔｕｒｅ）３、ＡＭＢＡ４プロトコル、又はハンドシェーキング（Ｈａｎｄ  ｓｈａｋｉｎｇ）バスプロトコルにしたがって具現される。
【０１３６】
図１３にしたがって、バスシステム１０５ａ内のマスタ２６０ａとスレーブ１６０ａとの間の少なくとも１つの連結（図１３内のドットラインで示される）は非同期ロングホップチャンネルで具現される。図９で説明したマスタクロックＭＩ＿ＣＬＫとスレーブクロックＳＩ＿ＣＬＫを提供することによって、バススイッチ３３は図１乃至図１２を通じて説明したように、回路複雑性、性能及びパワー消費の観点で改善され、効率的に設計される。
【０１３７】
第１のマスタ２０−１、第２のマスタ２０−２、第３のマスタ２０−３、及び第４のマスタ２０−４の各々はＳｏＣ１３００内で具現されたマイクロプロセッサ（ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ）、又はグラフィックプロセッサ（ｇｒａｐｈｉｃ  ｐｒｏｃｅｓｓｏｒ）で具現される。ＳｏＣ１３００は集積回路（ｉｎｔｅｇｒａｔｅ  ｃｉｒｃｕｉｔ）で具現され、移動電話機（ｍｏｂｉｌｅ  ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔ  ｐｈｏｎｅ）、タブレット  ＰＣ（ｔａｂｌｅｔ  ｐｅｒｓｏｎａｌ  ｃｏｍｐｕｔｅｒ）、又はＰＤＡ（ｐｅｒｓｏｎａｌ  ｄｉｇｉｔａｌ  ａｓｓｉｓｔａｎｔ）のような移動通信装置に内装（ｅｍｂｅｄｄｅｄ）することができる。
ＳｏＣ１３００はＩＴ装置（ｉｎｆｏｒｍａｔｉｏｎ  ｔｅｃｈｎｏｌｏｇｙ  ｄｅｖｉｃｅ）又は携帯用電子装置（ｐｏｒｔａｂｌｅ  ｅｌｅｃｔｒｏｎｉｃ  ｄｅｖｉｃｅ）にも内装される。
【０１３８】
図１４は本発明の実施形態によってＳｏＣを含むデータ処理システムのブロック図を示す。
図１４を参照すれば、データ処理システム２０００はＳｏＣ１５０、アンテナ２０１、ＲＦトランシーバ２０３、入力装置２０５、及びディスプレイ２０７を含む。ＳｏＣ１５０は図１に図示されたＳｏＣである。
ＲＦトランシーバ２０３はアンテナ２０１を通じて無線信号を伝送するか、或いは受信する。ＲＦトランシーバ２０３はアンテナ２０１を通じて受信された無線信号をＳｏＣ１５０で処理される信号に変換する。
【０１３９】
ＳｏＣ１５０はＲＦトランシーバ２０３から出力された信号を処理し、処理された信号をディスプレイ２０７に伝送する。また、ＲＦトランシーバ２０３はＳｏＣ１５０から出力された信号を無線信号に変換し、変換された無線信号をアンテナ２０１を通じて外部装置に伝送する。
入力装置２０５はＳｏＣ１５０の動作を制御するための制御信号又はＳｏＣ１５０によって処理されるデータを入力できる装置として、タッチパッド（ｔｏｕｃｈ  ｐａｄ）とコンピュータマウス（ｃｏｍｐｕｔｅｒ  ｍｏｕｓｅ）等のようなポインティング装置（ｐｏｉｎｔｉｎｇ  ｄｅｖｉｃｅ）、キーパッド（ｋｅｙｐａｄ）、又はキーボードで具現される。
データ処理システム２０００はＳｏＣ１５０内に非同期ロングホップチャンネルを具備するので、回路複雑性が減少し、消費電力が低減する。
【０１４０】
図１５は本発明の他の実施形態にＳｏＣを含むデータ処理システムのブロック図である。
図１５を参照すれば、データ処理システム３０００はＰＣ（ｐｅｒｓｏｎａｌ  ｃｏｍｐｕｔｅｒ）、ネットワークサーバー（Ｎｅｔｗｏｒｋ  Ｓｅｒｖｅｒ）、タブレット（ｔａｂｌｅｔ）  ＰＣ、ネットブック（ｎｅｔ−ｂｏｏｋ）、ｅ−リーダー（ｅ−ｒｅａｄｅｒ）、ＰＤＡ（ｐｅｒｓｏｎａｌ  ｄｉｇｉｔａｌ  ａｓｓｉｓｔａｎｔ）、ＰＭＰ（ｐｏｒｔａｂｌｅ  ｍｕｌｔｉｍｅｄｉａ  ｐｌａｙｅｒ）、ＭＰ３プレーヤ、又はＭＰ４プレーヤで具現される。
データ処理システム３０００はＳｏＣ１５０、メモリ素子３０１、メモリ素子３０１のデータ処理動作を制御できるメモリコントローラ３０２、ディスプレイ３０３、及び入力装置３０４を含む。
【０１４１】
ＳｏＣ１５０は入力装置３０４を通じて入力されたデータを受信する。データはＳｏＣ１５０の制御の下にメモリ素子３０１に格納されるか、或いはディスプレイされる。メモリ素子３０１に格納されたデータはメモリコントローラ３０２の制御の下にディスプレイ３０３を通じてディスプレイされる。
ＳｏＣ１５０はデータ処理システム３０００を全般的に制御し、メモリコントローラ３０２の動作を管理する。メモリコントローラ３０２はＳｏＣ１５０内に内装されるか、或いはＳｏＣ１５０とは別の素子として具現される。
【０１４２】
本発明の実施形態によって、データ処理システム３０００はＳｏＣ１５０内に非同期ロングホップチャンネルを具備するので、回路複雑性が減少し、消費電力が低減する。
図１６は本発明の実施形態によってＳｏＣを含むデータ処理システムのその他の実施形態を示す。
図１６を参照すれば、データ処理システム４０００はイメージ処理装置（ｉｍａｇｅ  ｐｒｏｃｅｓｓ  ｄｅｖｉｃｅ）、例えばデジタルカメラ又はデジタルカメラが付着された移動電話機又はスマートフォンで具現される。
【０１４３】
データ処理システム４０００はＳｏＣ１５０、メモリ素子４０１と、メモリ素子４０１のデータ処理動作、例えばライト動作又はリード動作を制御できるメモリコントローラ４０２を含む。また、データ処理システム４０００はイメージセンサ４０３及びディスプレイ４０４をさらに含む。
イメージセンサ４０３は光学イメージをデジタルイメージデータに変換し、変換されたデジタルイメージデータをＳｏＣ１５０又はメモリコントローラ４０２に伝送する。
【０１４４】
ＳｏＣ１５０はイメージセンサ４０３から印加されるデジタルイメージデータを受信する。デジタルイメージデータはＳｏＣ１５０の制御の下に、ディスプレイされるか、或いはメモリ素子４０１内に格納される。メモリ素子４０１に格納されたデジタルイメージデータはメモリコントローラ４０２の制御の下にディスプレイ４０４によってディスプレイされる。
ＳｏＣ１５０はデータ処理システム４０００を全般的に制御し、メモリコントローラ３０２の動作を管理する。メモリコントローラ３０２はＳｏＣ１５０内に内装されるか、或いはＳｏＣ１５０とは別の素子として具現される。
【０１４５】
本発明の実施形態によって、データ処理システム４０００はＳｏＣ１５０内に非同期ロングホップチャンネルを具備するので、回路複雑性が減少し、消費電力が低減する。
図１７は本発明のその他の実施形態にしたがってＳｏＣを含むコンピュータシステムのブロック図である。
図１７を参照すれば、コンピュータシステム５０００は複数の不揮発性メモリ素子５０１、メモリ装置５０３、不揮発性メモリ素子５０１とメモリ装置５０３との動作を制御するためのメモリコントローラ５０２、メモリコントローラ５０２とホスト５０４とによって処理されたデータを揮発性メモリ装置５０３に格納するためのＳｏＣ１５０を含む。
不揮発性メモリ素子５０１はＮＡＮＤメモリ及びＮＯＲメモリ等のような不揮発性メモリである。メモリ装置５０３はＤＲＡＭ及びＳＲＡＭ等のような不揮発性メモリ又はＭＲＡＭ等のような不揮発性メモリである。
【０１４６】
コントローラ５０２はＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）プロトコル、ＭＭＣ（ｍｕｌｔｉｍｅｄｉａ  ｃａｒｄ）プロトコル、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ  ｃｏｍｐｏｎｅｎｔ  ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）プロトコル、ＰＣＩ−Ｅ（ＰＣＩ−ｅｘｐｒｅｓｓ）プロトコル、ＡＴＡ（Ａｄｖａｎｃｅｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｔｔａｃｈｍｅｎｔ）プロトコル、Ｓｅｒｉａｌ−ＡＴＡプロトコル、Ｐａｒａｌｌｅｌ−ＡＴＡプロトコル、ＳＣＳＩ（Ｓｍａｌｌ  Ｃｏｍｐｕｔｅｒ  Ｓｙｓｔｅｍ  Ｉｎｔｅｒｆａｃｅ）プロトコル、ＥＳＤＩ（Ｅｎｈａｎｃｅｄ  Ｓｍａｌｌ  Ｄｉｓｋ  Ｉｎｔｅｒｆａｃｅ）プロトコル、及びＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ  Ｄｒｉｖｅ  Ｅｌｅｃｔｒｏｎｉｃｓ）プロトコル等のような多様な通信プロトコルに従って通じて外部素子とインターフェイスする。
【０１４７】
不揮発性メモリ素子５０１は複数のメモリチャンネルを通じてメモリコントローラ５０２に連結される。不揮発性ストレージ５０１は、例えばＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ）、フラッシュメモリ（ｆｌａｓｈ  ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  ＲＡＭ）、スピントランスファートルクＭＲＡＭ（Ｓｐｉｎ−Ｔｒａｎｓｆｅｒ  Ｔｏｒｑｕｅ  ＭＲＡＭ）、ＣＢＲＡＭ（Ｃｏｎｄｕｃｔｉｖｅ  ｂｒｉｄｇｉｎｇ  ＲＡＭ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）、ＯＵＭ（Ｏｖｏｎｉｃ  Ｕｎｉｆｉｅｄ  Ｍｅｍｏｒｙ）であると称されるＰＲＡＭ（Ｐｈａｓｅ  ｃｈａｎｇｅ  ＲＡＭ）、抵抗性メモリ（Ｒｅｓｉｓｔｉｖｅ  ＲＡＭ：ＲＲＡＭ（登録商標）又はＲｅＲＡＭ）、ナノチューブＲＲＡＭ（Ｎａｎｏｔｕｂｅ  ＲＲＡＭ）、ポリマーＲＡＭ（Ｐｏｌｙｍｅｒ  ＲＡＭ：ＰｏＲＡＭ）、ナノ浮遊ゲートメモリ（Ｎａｎｏ  Ｆｌｏａｔｉｎｇ  Ｇａｔｅ  Ｍｅｍｏｒｙ：ＮＦＧＭ）、ホログラフィックメモリ（ｈｏｌｏｇｒａｐｈｉｃ  ｍｅｍｏｒｙ）、分子電子メモリ素子（Ｍｏｌｅｃｕｌａｒ  Ｅｌｅｃｔｒｏｎｉｃｓ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ）、又は絶縁抵抗変化メモリ（Ｉｎｓｕｌａｔｏｒ  Ｒｅｓｉｓｔａｎｃｅ  Ｃｈａｎｇｅ  Ｍｅｍｏｒｙ）によって具現することができる。
【０１４８】
不揮発性メモリ素子５０１の各々及びメモリ素子５０３はＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ（ＷＳＰ）  等のような多様な形態のパッケージによってパッケージングされる。
【０１４９】
本発明の実施形態によって、コンピュータシステム５０００はＳｏＣ１５０内に非同期ロングホップチャンネルを具備するので、回路複雑性が減少し、消費電力が低減する。
コンピュータシステム５０００はＵＭＰＣ（Ｕｌｔｒａ  Ｍｏｂｉｌｅ  ＰＣ）、ワークステーション、ネットブック（ｎｅｔ−ｂｏｏｋ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ）、ポータブル（ｐｏｒｔａｂｌｅ）コンピュータ、ウェブタブレット（ｗｅｂ  ｔａｂｌｅｔ）、タブレットコンピュータ（ｔａｂｌｅｔ  ｃｏｍｐｕｔｅｒ）、無線電話機（ｗｉｒｅｌｅｓｓ  ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ  ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔ  ｐｈｏｎｅ）、ｅ−ブック（ｅ−ｂｏｏｋ）、ＰＭＰ（ｐｏｒｔａｂｌｅ  ｍｕｌｔｉｍｅｄｉａ  ｐｌａｙｅｒ）、携帯用ゲーム機、ナビゲーション（ｎａｖｉｇａｔｉｏｎ）装置、ブラックボックス（ｂｌａｃｋ  ｂｏｘ）、デジタルカメラ（ｄｉｇｉｔａｌ  ｃａｍｅｒａ）、ＤＭＢ（Ｄｉｇｉｔａｌ  Ｍｕｌｔｉｍｅｄｉａ  Ｂｒｏａｄｃａｓｔｉｎｇ）再生器、３次元受像機（３−ｄｉｍｅｎｓｉｏｎａｌ  ｔｅｌｅｖｉｓｉｏｎ）、デジタル音声    録音機（ｄｉｇｉｔａｌ  ａｕｄｉｏ  ｒｅｃｏｒｄｅｒ）、デジタル音声再生器（ｄｉｇｉｔａｌ  ａｕｄｉｏ  ｐｌａｙｅｒ）、デジタル映像録画器（ｄｉｇｉｔａｌ  ｐｉｃｔｕｒｅ  ｒｅｃｏｒｄｅｒ）、デジタル映像再生器（ｄｉｇｉｔａｌ  ｐｉｃｔｕｒｅ  ｐｌａｙｅｒ）、デジタル動画録画器（ｄｉｇｉｔａｌ  ｖｉｄｅｏ  ｒｅｃｏｒｄｅｒ）、デジタル動画再生器（ｄｉｇｉｔａｌ  ｖｉｄｅｏ  ｐｌａｙｅｒ）、データセンタを構成するストレージ、情報を無線環境で送受信できる装置、ホームネットワークを構成する多様な電子装置の中の１つ、コンピュータネットワークを構成する多様な電子装置の中の１つ、テレマティクスネットワークを構成する多様な電子装置の中の１つ、ＲＦＩＤ装置、又はコンピューティングシステムを構成する多様な構成要素の中の１つ等のような電子装置の多様な構成要素の中の１つで具現、変更又は拡張することができる。
【０１５０】
以上のように図面と明細書を通じて最適の実施形態が開示した。ここで、特定な用語が使用されたが、これは単なる本発明を説明するための目的で使用されたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されたものではない。したがって、本技術分野の通常の知識を有する者であれば、これから多様な変形及び均等な他の実施形態が具現できるという点を理解できる。
例えば、マスタとスレーブとの間の非同期バスインターフェイシングを主に説明したが、他の場合に本発明の技術的思想を逸脱すること無く、図面の回路構成を変更するか、或いは加減して、インターフェイシングの細部の具現を異なるようにすることができる。
【符号の説明】
【０１５１】
１００  送信回路
１２０  第１のインターフェイス
２００  受信回路
２２０  第２のインターフェイス
２３０  ＦＩＦＯメモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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