(57)【要約】【課題】半導体装置の使用環境下において、入力回路の入力論理しきい値に生ずる変動を低減する。【解決手段】半導体装置は、第１のカウンタクロック信号ＣＣＬＫ１を生成するＮＭＯＳリングオシレータ３５と、第２のカウンタクロック信号ＣＣＬＫ２を生成するＰＭＯＳリングオシレータ３６と、第１のカウンタクロック信号ＣＣＬＫ１に応じてカウント値をカウントアップし、第２のカウンタクロック信号ＣＣＬＫ２に応じて当該カウント値をカウントダウンし、当該カウント値に基づいた調整信号Ｃｏｕｎｔ＜２：０＞を生成するカウンタ回路３８と、調整信号Ｃｏｕｎｔ＜２：０＞に応じて入力論理しきい値を調整可能に構成された入力回路４０とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１のカウンタクロック信号を生成する第１のオシレーション回路と、
第２のカウンタクロック信号を生成する第２のオシレーション回路と、
前記第１のカウンタクロック信号に応じてカウント値をカウントアップし、前記第２のカウンタクロック信号に応じて当該カウント値をカウントダウンし、当該カウント値に基づいた調整信号を生成するカウンタ回路と、
前記調整信号に応じて入力論理しきい値を調整可能に構成された入力回路と
を備えることを特徴とする半導体装置。
【請求項２】
第１のオシレーション回路は、複数の第１導電型の第１のトランジスタで構成された第１のモニタ部を含み、
第２のオシレーション回路は、複数の第２導電型の第２のトランジスタで構成された第２のモニタ部を含む
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のカウンタクロック信号の周波数は、前記複数の第１のトランジスタのしきい値電圧に応じて変化し、
前記第２のカウンタクロック信号の周波数は、前記複数の第２のトランジスタのしきい値電圧に応じて変化する
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１のオシレーション回路は複数の第１の単位回路を有し、
前記第２のオシレーション回路は複数の第２の単位回路を有し、
前記複数の第１の単位回路はそれぞれ、第１及び第２の電源ノードと、第１の出力ノードと、前記第１の電源ノードと前記第１の出力ノードとの間に接続された第１導電型の第１のトランジスタと、前記出力ノードと前記第２の電源ノードとの間に接続された前記第１導電型の第２のトランジスタとを含み、
前記複数の第２の単位回路はそれぞれ、第３及び第４の電源ノードと、第２の出力ノードと、前記第３の電源ノードと前記第２の出力ノードとの間に接続された第２導電型の第３のトランジスタと、前記出力ノードと前記第４の電源ノードとの間に接続された前記第２導電型の第４のトランジスタとを含む
ことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記複数の第１の単位回路は、相対的に前段に位置する前記第１の単位回路の前記第１の出力ノードが相対的に次段に位置する前記第１の単位回路の前記第２のトランジスタの制御端子に接続されるように、シリアルに接続され、
前記複数の第２の単位回路は、相対的に前段に位置する前記第２の単位回路の前記第２の出力ノードが相対的に次段に位置する前記第２の単位回路の前記第４のトランジスタの制御端子に接続されるように、シリアルに接続される
ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１のカウンタクロック信号の周波数は、前記複数の第１の単位回路のそれぞれの前記第２のトランジスタのしきい値電圧に応じて変化し、
前記第２のカウンタクロック信号の周波数は、前記複数の第２の単位回路のそれぞれの前記第４のトランジスタのしきい値電圧に応じて変化する
ことを特徴とする請求項４又は５に記載の半導体装置。
【請求項７】
リセット信号を受け取るリセット端子と、
前記リセット信号の反転信号の第１の論理レベルから第２の論理レベルへの変化に応じて、第１のイネーブル信号を生成する第１のイネーブル信号生成回路と、
前記リセット信号の反転信号を遅延して遅延リセット信号を生成する遅延回路と、
前記遅延リセット信号の前記第１の論理レベルから前記第２の論理レベルへの変化に応じて、第２のイネーブル信号を生成する第２のイネーブル信号生成回路とをさらに備え、
前記第１のオシレーション回路は、前記第１のイネーブル信号に応答して前記第１のカウンタクロック信号の生成を開始し、
前記第２のオシレーション回路は、前記第２のイネーブル信号に応答して前記第２のカウンタクロック信号の生成を開始する
ことを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記第１のカウンタクロック信号と前記第２のカウンタクロック信号との論理和信号を出力する論理和回路をさらに備え、
前記カウンタ回路は、前記第１のイネーブル信号が活性化されている場合に前記論理和信号に応じて前記カウント値をカウントアップし、前記第１のイネーブル信号が活性化されていない場合に前記論理和信号に応じて前記カウント値をカウントダウンすることにより、前記第１のカウンタクロック信号に応じてカウント値をカウントアップし、前記第２のカウンタクロック信号に応じて当該カウント値をカウントダウンするよう構成される
ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
調整情報を保持する保持回路部と、
前記調整信号と前記調整情報のいずれか一方を選択的に前記入力回路に供給する選択部と
をさらに備えることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項１０】
調整情報を保持する保持回路部と、
前記調整信号と前記調整情報のいずれか一方を選択的に前記入力回路に供給する選択部と
をさらに備えることを特徴とする請求項７又は８に記載の半導体装置。
【請求項１１】
前記リセット信号に応じて選択信号を活性化する選択信号生成部をさらに備え、
前記選択部は、前記選択信号が活性化されている場合に前記調整信号を前記入力回路に供給し、前記選択信号が活性化されていない場合に前記調整情報を前記入力回路に供給するよう構成される
ことを特徴とする請求項１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、データや各種信号の入力を受け付けるための入力回路を有する半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ(Dynamic Random Access Memory)などの半導体装置は、携帯電話やスマートフォンなどのモバイル機器においても多用されている。モバイル機器に搭載される半導体装置には、高周波数で動作することはもちろん、従来にもまして低消費電力であることが求められる。
【０００３】
半導体装置には、データや各種信号の入力を受け付けるための入力回路が設けられるが、従来、入力回路として一般的なのはカレントミラー型（差動入力型）の回路である。カレントミラー型の回路は、高い周波数でも安定して動作するという利点を有しているため、高周波数に対応する入力回路として広く利用されている。しかしながら一方で、カレントミラー型の回路には消費電力が大きいという欠点があるため、モバイル機器に搭載するものとしては、あまり好ましくないと考えられている。
【０００４】
入力回路としては、他にも、ＣＭＯＳ型の回路（ＮＡＮＤ回路、クロックドインバータ回路など）が知られている。ＣＭＯＳ型の回路は、カレントミラー型の回路より消費電力が小さいため、カレントミラー型の回路に比べてモバイル機器に適していると考えられている。
【０００５】
ＣＭＯＳ型の入力回路は、Ｐチャンネル型ＭＯＳトランジスタとＮチャンネル型ＭＯＳトランジスタが高位側電源配線と低位側電源配線の間にこの順で直列に接続され、Ｐチャンネル型ＭＯＳトランジスタとＮチャンネル型ＭＯＳトランジスタそれぞれのゲート電極に入力信号が共通に供給され、Ｐチャンネル型ＭＯＳトランジスタとＮチャンネル型ＭＯＳトランジスタの接続点から出力信号が取り出される構成を基本とする回路である。入力信号の電圧レベルがある所定のしきい値を上回ると、Ｎチャンネル型ＭＯＳトランジスタがオンとなってローレベルが出力される。一方、入力信号の電圧レベルが上記しきい値を下回ると、Ｐチャンネル型ＭＯＳトランジスタがオンとなってハイレベルが出力される。以下、上記しきい値を「入力論理しきい値」と称する。
【０００６】
ＣＭＯＳ型入力回路の入力論理しきい値の大小は、入力回路の出力信号のデューティー比に影響する。そこで、ＣＭＯＳ型入力回路を設計する際には、入力論理しきい値が一定値となるように、ＭＯＳトランジスタの設計が行われる。具体的には、ＣＭＯＳ型入力回路を構成するＰチャンネル型ＭＯＳトランジスタとＮチャンネル型ＭＯＳトランジスタの電流駆動能力比（以下、「ＰＮ比」という）が入力論理しきい値に大きく影響するので、ＰＮ比が一定値となるように、ＭＯＳトランジスタの設計が行われる。
【０００７】
しかしながら、ＰＮ比は環境温度などによって変動するものであるため、実際の使用環境下では、入力論理しきい値を一定値に維持することは困難である。これに関し、特許文献１には、ＣＭＯＳ型入力回路の入力論理しきい値を、環境温度によらず一定に維持できるようにする技術が開示されている。この技術では、環境温度に依存するリングオシレータの発振周波数と、外部から入力されるクロック信号の周波数との差に応じて、ＣＭＯＳを構成するＰチャンネル型ＭＯＳトランジスタ（又はＮチャンネル型ＭＯＳトランジスタ）の電流駆動能力が制御される。つまり、環境温度に応じてＰＮ比が制御されることになるので、環境温度によらず入力論理しきい値を一定に保つことが可能になる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平６−８５６５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
このように、半導体装置の実際の使用環境に応じて、入力論理しきい値を調整できる技術が強く望まれている。
【課題を解決するための手段】
【００１０】
本発明の一側面による半導体装置は、第１のカウンタクロック信号を生成する第１のオシレーション回路と、第２のカウンタクロック信号を生成する第２のオシレーション回路と、前記第１のカウンタクロック信号に応じてカウント値をカウントアップし、前記第２のカウンタクロック信号に応じて当該カウント値をカウントダウンし、当該カウント値に基づいた調整信号を生成するカウンタ回路と、前記調整信号に応じて入力論理しきい値を調整可能に構成された入力回路とを備えることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、半導体装置の使用環境下におけるＰＮ比の変動を調整信号に反映することができ、しかも、そのような調整信号に応じて、入力回路の入力論理しきい値を調整することが可能になる。したがって、半導体装置の使用環境下において、入力回路の入力論理しきい値に生ずる変動を低減することが可能になる。
【図面の簡単な説明】
【００１２】
【図１】本発明の好ましい第１の実施の形態による半導体装置１の構成を示す略ブロック図である。
【図２】図１に示した入力調整部２０と、図１に示した入力部２２及びデータ入力回路２３ａのそれぞれに含まれる入力回路４０とのそれぞれについて、内部構成を示す図である。
【図３】（ａ）は、図２に示したＮＭＯＳリングオシレータ３５の内部構成を示す図であり、（ｂ）は、図２に示したＰＭＯＳリングオシレータ３６の内部構成を示す図である。
【図４】図２に示した各信号のタイミング図であり、リセット信号／ＲＳＴが活性化された場合を示している。
【図５】図２に示した各信号のタイミング図であり、リセット信号／ＲＳＴが活性化されていないにも関わらず、信号ＴＲＩＮＧＯＳＣＮＥＮＥ，ＴＲＩＮＧＯＳＣＰＥＮが活性化した場合を示している。
【図６】図２に示した入力信号ＤＩＮ及び出力信号ＤＯＵＴのシミュレーション結果を示す波形図であり、入力論理しきい値が好ましい値より低い場合を示している。
【図７】図２に示した入力信号ＤＩＮ及び出力信号ＤＯＵＴのシミュレーション結果を示す波形図であり、入力論理しきい値が好ましい値より高い場合を示している。
【図８】図２に示した入力信号ＤＩＮ及び出力信号ＤＯＵＴのシミュレーション結果を示す波形図であり、入力論理しきい値が好ましい値となっている場合を示している。
【図９】本発明の第２の実施の形態による半導体装置１００Ａの構成を示す略断面図である。
【図１０】（ａ）は、図９に示した第１のメモリチップＭ１に設けられる貫通電極１７４のうち、スタッガード型(staggered type)の貫通電極１７４Ａの構造を示す略断面図であり、（ｂ）は、図９に示した第１のメモリチップＭ１に設けられる貫通電極１７４のうち、スルー型(through type)の貫通電極１７４Ｂの構造を示す略断面図である。
【図１１】半導体装置１００Ａ内における各種信号の転送ルートを示す図である。
【図１２】本発明の第３の実施の形態による半導体装置１００Ｂの構成を示す略断面図である。
【図１３】本発明の第３の実施の形態による半導体装置１００Ｃの構成を示す略断面図である。
【図１４】半導体装置１００Ｃ内における各種信号の転送ルートを示す図である。
【発明を実施するための形態】
【００１３】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１４】
本発明の第１の実施の形態による半導体装置１は単体の半導体メモリとして機能するＤＲＡＭであり、図１に示すように、入力調整部２０、ヒューズ回路２１（保持回路部）、入力部２２、データ入出力部２３、リード／ライト制御部２４、メモリセルアレイ２５、及びパワーオンリセット（ＰＯＲ）回路２６を有して構成される。また、半導体装置１は、入出力用の端子として、リセット端子１０、クロック端子１１、クロックイネーブル端子１２、チップセレクト端子１３、コマンドアドレス端子１４、データ入出力端子１５、及び電源端子１６を有して構成される。
【００１５】
データ入出力端子１５は、メモリセルアレイ２５に記憶されるデータの入出力を行うための端子であり、ｎ＋１個のデータＤＱ０〜ＤＱｎをパラレルに入出力可能に構成される。メモリセルアレイ２５にデータを書き込む際（ライト動作）には、外部のコントローラ（不図示）からデータ入出力端子１５に、書き込み用のデータ（ライトデータ）が供給される。データ入出力端子１５に供給されたライトデータは、データ入出力部２３内のデータ入力回路２３ａを通じてリード／ライト制御部２４に供給され、リード／ライト制御部２４によってメモリセルアレイ２５に書き込まれる。一方、メモリセルアレイ２５からデータを読み出す際（リード動作）には、まず、リード／ライト制御部２４によってメモリセルアレイ２５からデータが読み出される。読み出されたデータ（リードデータ）は、データ入出力部２３内のデータ出力回路２３ｂを通じてデータ入出力端子１５に供給される。外部のコントローラ（不図示）は、こうしてデータ入出力端子１５に現れたリードデータを取得する。
【００１６】
なお、本実施の形態では半導体装置１をデータ入力（ライト動作）の可能な半導体装置としているが、本発明は、ＲＯＭ系の半導体メモリデバイスのようにデータ出力（リード動作）のみに対応する半導体装置にも適用できる。この場合、データ入出力端子１５の代わりにデータ出力端子が用いられる。
【００１７】
コマンドアドレス端子１４は、外部のコントローラ（不図示）から、ｍ＋１ビット分のコマンドアドレス信号ＣＡ０〜ＣＡｍの入力を受け付ける端子である。コマンドアドレス端子１４に供給されたコマンドアドレス信号ＣＡ０〜ＣＡｍは、各種のコマンドを示すコマンド信号、及び、複数ビットからなるアドレスを示すアドレス信号の両方又は一方を表す。コマンドアドレス端子１４に供給される各種のコマンドには、アクティブコマンド、リードコマンド、ライトコマンドなどが含まれる。また、コマンドアドレス端子１４に供給されるアドレスには、メモリセルアレイ２５に含まれる複数のワード線のうちの少なくともひとつを示すロウアドレス、メモリセルアレイ２５に含まれる複数のビット線のうちの少なくともひとつを示すカラムアドレスなどが含まれる。コマンドアドレス端子１４に供給されたコマンドアドレス信号ＣＡ０〜ＣＡｍは、入力部２２を介して、リード／ライト制御部２４に供給される。
【００１８】
リード動作又はライト動作を行う場合、外部のコントローラ（不図示）は、半導体装置１に、まずアクティブコマンド及びロウアドレスを供給し、次いでカラムアクセスコマンド（リードコマンド又はライトコマンド）及びカラムアドレスを供給するよう構成される。
【００１９】
リード／ライト制御部２４は、コマンドアドレス端子１４にアクティブコマンドが供給された場合に、メモリセルアレイ２５に含まれる複数のワード線のうち、コマンドアドレス端子１４に供給されるロウアドレスによって特定されるものを活性化する。これにより、活性化されたワード線に対応する複数のセルトランジスタがいずれもオンとなる。オンとなったセルトランジスタに対応するメモリ素子は、対応するビット線に接続される。
【００２０】
また、リード／ライト制御部２４は、アクティブコマンドに続いてコマンドアドレス端子１４にカラムアクセスコマンドが供給された場合に、メモリセルアレイ２５に含まれる複数のビット線のうち、コマンドアドレス端子１４に供給されるカラムアドレスによって特定されるものを選択する。ライト動作の際には、リード／ライト制御部２４が、データ入出力端子１５及びデータ入力回路２３ａを通じて外部のコントローラから受け取ったライトデータに応じて、選択したビット線の電位を制御する。これにより、このライトデータがメモリセルアレイ２５に書き込まれる。一方、リード動作の際には、メモリ素子に蓄積される電位が、リード／ライト制御部２４によって選択されたビット線を通じ、リードデータとしてデータ出力回路２３ｂに供給されるようになる。データ出力回路２３ｂは、こうして供給されたリードデータをバッファリングし、データ入出力端子１５から外部に出力する。
【００２１】
クロック端子１１は、外部のコントローラ（不図示）から外部クロック信号ＣＫが供給される端子である。なお、実際の外部クロック信号ＣＫは、相補のクロック信号とすることが好適である。また、クロックイネーブル端子１２は、外部のコントローラ（不図示）からクロックイネーブル信号ＣＫＥが供給される端子である。入力部２２は、クロックイネーブル信号ＣＫＥが活性化されている場合に、外部クロック信号ＣＫに基づくタイミングで、リード動作やライト動作を行うよう構成される。
【００２２】
チップセレクト端子１３は、外部のコントローラ（不図示）からチップセレクト信号／ＣＳが供給される端子である。チップセレクト信号／ＣＳは、アクセス対象の半導体チップを選択するための信号である。なお、本明細書において、信号の符号の先頭に付した「／」は、その信号がローアクティブな信号であることを示している。
【００２３】
ヒューズ回路２１は、複数のアンチヒューズ素子それぞれの状態（絶縁状態又は導通状態）によって、各種の情報を記憶する回路（保持回路部）である。導通状態とするアンチヒューズ素子には、半導体装置１の製造時点で、所定の書き込み電圧が印加される。ヒューズ回路２１によって記憶される情報には３ビットの調整情報Ｔｆｕｓｅ＜２：０＞が含まれ、これはヒューズ回路２１から入力調整部２０に供給される。調整情報Ｔｆｕｓｅ＜２：０＞の詳細については、後述する。なお、本明細書及び図面では、信号名の末尾に付した＜ｘ：０＞という記号は、その信号がｘ＋１ビットの信号であることを示している。また、信号名の末尾に＜ｙ＞という記号を付す場合もあるが、これは、対応する信号のｙビット目を示すものである。
【００２４】
リセット端子１０は、外部のコントローラ（不図示）からリセット信号／ＲＳＴが供給される端子である。リセット端子１０に供給されたリセット信号／ＲＳＴは、入力部２２及び入力調整部２０に供給される。入力調整部２０は、リセット信号／ＲＳＴが活性化したことに応じて、後述する入力回路４０（図２）の入力論理しきい値の制御動作を行うよう構成される。この点についての詳細は後述する。入力部２２は、リセット信号／ＲＳＴが活性化している場合には上述したコマンドアドレス信号ＣＡ０〜ＣＡｍの入力を受け付けず、リセット信号／ＲＳＴが非活性となっている場合にコマンドアドレス信号ＣＡ０〜ＣＡｍの入力を受け付けるよう構成される。これにより、上述したリード動作やライト動作は、リセット信号／ＲＳＴが非活性（ハイレベル）となっている場合にのみ実行されることになる。
【００２５】
電源端子１６は、外部の電源回路（不図示）から電源電圧ＶＤＤが供給される端子である。電源端子１６に供給された電源電圧ＶＤＤは、半導体装置１の各種回路の高位側電源として使用される。また、電源電圧ＶＤＤは、パワーオンリセット回路２６にも供給される。パワーオンリセット回路２６は、外部の電源回路（不図示）から半導体装置１への電源電圧ＶＤＤの供給、即ち、半導体装置１のパワーオンに応答して、パワーオンリセット信号ＰＯＲを発生する回路である。
【００２６】
ここから、本発明の特徴部分について、詳しく説明する。
【００２７】
入力部２２及びデータ入力回路２３ａはそれぞれ、入出力用の端子ごとに、図２に示す入力回路４０を有して構成される。図２に示した入力信号ＤＩＮは入力回路４０に入力される信号であり、出力信号ＤＯＵＴは入力回路４０から出力される信号である。入力信号ＤＩＮ及び出力信号ＤＯＵＴについて具体的な例を挙げて説明すると、例えば入力回路４０がデータＤＱ０の入出力を行うデータ入出力端子１５に対応するものである場合、入力信号ＤＩＮ及び出力信号ＤＯＵＴはともに、データＤＱ０を示す信号である。また、例えば入力回路４０がコマンドアドレス信号ＣＡ０の入出力を行うコマンドアドレス端子１４に対応するものである場合、入力信号ＤＩＮ及び出力信号ＤＯＵＴはともに、コマンドアドレス信号ＣＡ０である。
【００２８】
入力回路４０は、上述したＣＭＯＳ型の入力回路である。具体的には、図２に示すように、外部電源電位ＶＤＤが供給される高位側電源配線と入力回路４０の出力端との間に８つのＰチャンネル型ＭＯＳトランジスタＰ１〜Ｐ８が接続され、外部電源電位ＶＳＳが供給される低位側電源配線（接地配線）と入力回路４０の出力端との間に４つのＮチャンネル型ＭＯＳトランジスタＮ１〜Ｎ４が接続された構成を有している。トランジスタＰ１〜Ｐ８，Ｎ１〜Ｎ４は、トランジスタＰ１，Ｐ２，Ｐ５，Ｐ６のゲート幅がいずれもＷｐとなり、トランジスタＰ３，Ｐ４，Ｐ７，Ｐ８のゲート幅がいずれもＷｐ／２となり、トランジスタＮ１〜Ｎ４のゲート幅がいずれもＷｎとなるように設計されている。
【００２９】
トランジスタＰ２，Ｐ１は、高位側電源配線と入力回路４０の出力端との間に、この順で直列に接続される。同様に、トランジスタＰ４，Ｐ３は、高位側電源配線と入力回路４０の出力端との間にこの順で直列に接続され、トランジスタＰ６，Ｐ５は、高位側電源配線と入力回路４０の出力端との間にこの順で直列に接続され、トランジスタＰ８，Ｐ７は、高位側電源配線と入力回路４０の出力端との間にこの順で直列に接続される。一方、トランジスタＮ２，Ｎ１は、低位側電源配線と入力回路４０の出力端との間に、この順で直列に接続される。同様に、トランジスタＮ４，Ｎ３は、低位側電源配線と入力回路４０の出力端との間に、この順で直列に接続される。
【００３０】
トランジスタＰ１，Ｐ３，Ｐ５，Ｐ７，Ｎ１，Ｎ３のゲート電極には、入力信号ＤＩＮが共通に供給される。したがって、入力信号ＤＩＮがハイレベルである場合、トランジスタＮ１，Ｎ３はオン状態となり、トランジスタＰ１，Ｐ３，Ｐ５，Ｐ７はオフ状態となる。一方、入力信号ＤＩＮがローレベルである場合、トランジスタＰ１，Ｐ３，Ｐ５，Ｐ７はオン状態となり、トランジスタＮ１，Ｎ３はオフ状態となる。
【００３１】
トランジスタＰ２のゲート電極は、低位側電源配線に接続される。また、トランジスタＮ２のゲート電極は、高位側電源配線に接続される。したがって、トランジスタＰ２，Ｎ２はともに、常にオン状態となっている。
【００３２】
トランジスタＰ４，Ｐ６，Ｐ８のゲート電極には、入力調整部２０から、それぞれ調整信号Ｔｆｕｓｅ＿ｍｕｘ＜０＞〜Ｔｆｕｓｅ＿ｍｕｘ＜２＞の反転信号が供給される。調整信号Ｔｆｕｓｅ＿ｍｕｘ＜２＞の反転信号は、トランジスタＮ４のゲート電極にも供給される。
【００３３】
調整信号Ｔｆｕｓｅ＿ｍｕｘ＜２：０＞は、入力調整部２０により生成される信号である。入力調整部２０内の処理の詳細については後述するが、調整信号Ｔｆｕｓｅ＿ｍｕｘ＜０＞〜Ｔｆｕｓｅ＿ｍｕｘ＜２＞は、ハイレベル（１）又はローレベル（０）のいずれかの論理状態を取るように、入力調整部２０によって制御されている。
【００３４】
表１に、調整信号Ｔｆｕｓｅ＿ｍｕｘ＜２：０＞の論理状態と、トランジスタＰ４，Ｐ６，Ｐ８，Ｎ４のオンオフ状態との関係を示す。表１に示されるように、トランジスタＰ４，Ｐ６，Ｐ８，Ｎ４のオンオフ状態は、調整信号Ｔｆｕｓｅ＿ｍｕｘ＜２：０＞の論理状態の制御により、８通りに制御される。
【００３５】
【表１】
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【００３６】
表１には、調整信号Ｔｆｕｓｅ＿ｍｕｘ＜２：０＞の論理状態ごとに、入力回路４０のＮＭＯＳ側回路（トランジスタＮ１〜Ｎ４）の合計ゲート幅と、入力回路４０のＰＭＯＳ側回路（トランジスタＰ１〜Ｐ８）の合計ゲート幅とについても示している。また、表１に示した「ＰＮ比」は、ＰＭＯＳ側回路の合計ゲート幅をＮＭＯＳ側回路の合計ゲート幅で割った値であり、上述した「Ｐチャンネル型ＭＯＳトランジスタとＮチャンネル型ＭＯＳトランジスタの電流駆動能力比」を示している。
【００３７】
表１に示すように、入力回路４０の構成によれば、調整信号Ｔｆｕｓｅ＿ｍｕｘ＜２：０＞の論理状態の制御により、入力回路４０のＰＮ比を８通りに制御することができる。ＣＭＯＳの入力論理しきい値はＰＮ比によって決まるので、入力回路４０では、調整信号Ｔｆｕｓｅ＿ｍｕｘ＜２：０＞の論理状態の制御により、入力回路４０の入力論理しきい値を８通りに制御することが可能となっている。
【００３８】
次に、入力調整部２０における調整信号Ｔｆｕｓｅ＿ｍｕｘ＜２：０＞の生成について、図２〜図４を参照しながら説明する。
【００３９】
図２に示すように、入力調整部２０は、ラッチ回路３０、第１のイネーブル信号生成回路３１、第２のイネーブル信号生成回路３２、遅延回路３３、論理積回路３４（選択信号生成部）、ＮＭＯＳリングオシレータ３５（第１のオシレーション回路）、ＰＭＯＳリングオシレータ３６（第２のオシレーション回路）、論理和回路３７、カウンタ回路３８、選択回路３９（選択部）を有して構成される。
【００４０】
ラッチ回路３０は、入力端子Ｄ、出力端子Ｑ、イネーブル端子ＥＮ、反転イネーブル端子ＥＮＢ、及びリセット端子ＲＳＴを有するゲーテッドラッチ回路であり、イネーブル端子ＥＮの電位が活性状態（ハイレベル）であり、かつ、反転イネーブル端子ＥＮＢの電位が活性状態（ローレベル）である場合に入力端子Ｄの電位を出力端子Ｑに出力し、それ以外の場合に、直前の出力端子Ｑの電位を維持するよう構成される。また、ラッチ回路３０は、リセット端子ＲＳＴにパワーオンリセット信号ＰＯＲが供給されると、出力端子Ｑをローレベルにリセットするよう構成される。ラッチ回路３０の入力端子Ｄには、遅延回路３０ａを介して、リセット信号／ＲＳＴの反転信号である信号ＴＣＮＴＲＳＴが供給される。また、イネーブル端子ＥＮには信号ＴＣＮＴＲＳＴが供給され、反転イネーブル端子ＥＮＢには信号ＴＣＮＴＲＳＴの反転信号が供給される。出力端子Ｑからは、信号ＴＣＮＴＲＳＴＬＡＴが出力される。
【００４１】
図４に示すように、調整信号Ｔｆｕｓｅ＿ｍｕｘ＜２：０＞の生成は、リセット信号／ＲＳＴの活性状態（ローレベル）から非活性状態（ハイレベル）への遷移に応答して開始される（時刻ｔ１）。ラッチ回路３０は、リセット信号／ＲＳＴが活性状態（ローレベル）である間、信号ＴＣＮＴＲＳＴＬＡＴをハイレベルに維持する。ラッチ回路３０は、リセット信号／ＲＳＴが非活性状態（ハイレベル）に変化した後にも、信号ＴＣＮＴＲＳＴＬＡＴをハイレベルに維持する。これは、遅延回路３０ａにより、ローレベルに遷移した信号ＴＣＮＴＲＳＴＬＡＴが、ラッチ回路３０の入力端子Ｄよりも先にラッチ回路３０のイネーブル端子ＥＮに供給されるからである。したがって、調整信号Ｔｆｕｓｅ＿ｍｕｘ＜２：０＞の生成を行う間、信号ＴＣＮＴＲＳＴＬＡＴはハイレベルの状態に維持される。また、ラッチ回路３０は、リセット端子ＲＳＴにパワーオンリセット信号ＰＯＲが供給されると、信号ＴＣＮＴＲＳＴＬＡＴをローレベルにする。
【００４２】
第１のイネーブル信号生成回路３１は、信号ＴＣＮＴＲＳＴの反転信号ＲＳＴ（リセット信号／ＲＳＴの反転信号の反転信号）のローレベル（第１の論理レベル）からハイレベル（第２の論理レベル）への変化に応じて、第１のイネーブル信号ＴＲＩＮＧＯＳＣＮＥＮを生成する回路である。具体的には、図２に示した回路構成から理解されるように、反転信号ＲＳＴの反転信号と、反転信号ＲＳＴを遅延回路３３ａにより所定時間遅延させてなる信号との否定論理和信号を、第１のイネーブル信号ＴＲＩＮＧＯＳＣＮＥＮとして出力するよう構成される。こうして生成された第１のイネーブル信号ＴＲＩＮＧＯＳＣＮＥＮは、図４に示すように、リセット信号／ＲＳＴが活性化された時刻ｔ１の少し後の時刻ｔ２から、時間ｔ３−ｔ２経過後の時刻ｔ３までハイレベルに活性化される信号となる。
【００４３】
第２のイネーブル信号生成回路３２は、信号ＴＣＮＴＲＳＴの反転信号ＲＳＴを遅延回路３３ａ，３３ｂにより所定時間遅延させてなる遅延リセット信号ＤＲＳＴのローレベル（第１の論理レベル）からハイレベル（第２の論理レベル）への変化に応じて、第２のイネーブル信号ＴＲＩＮＧＯＳＣＰＥＮを生成する回路である。具体的には、図２に示した回路構成から理解されるように、遅延リセット信号ＤＲＳＴの反転信号と、遅延リセット信号ＤＲＳＴを遅延回路３３ｃにより所定時間遅延させてなる信号との否定論理和信号を、第２のイネーブル信号ＴＲＩＮＧＯＳＣＰＥＮとして出力するよう構成される。こうして生成された第２のイネーブル信号ＴＲＩＮＧＯＳＣＰＥＮは、図４に示すように、第１のイネーブル信号ＴＲＩＮＧＯＳＣＮＥＮがローレベルに戻る時刻ｔ３の少し後の時刻ｔ４から、時間ｔ５−ｔ４経過後の時刻ｔ５までハイレベルに活性化される信号となる。
【００４４】
ここで、遅延回路３３ａ，３３ｃにおける信号の遅延時間は、互いに等しくなるよう構成される。これにより、第１のイネーブル信号ＴＲＩＮＧＯＳＣＮＥＮが活性化されている時間ｔ３−ｔ２と、第２のイネーブル信号ＴＲＩＮＧＯＳＣＰＥＮが活性化されている時間ｔ５−ｔ４とは、互いに等しくなる。
【００４５】
遅延回路３３は、ここまでで説明した遅延回路３３ａ〜３３ｃと、遅延回路３３ｄとが直列に接続された構成を有する回路である。遅延回路３３の入力端（遅延回路３３ａの入力端）には、上述した反転信号ＲＳＴが供給される。一方、遅延回路３３の出力端（遅延回路３３ｄの出力端）からは、信号ＴＲＩＮＧＯＲＣＥＮＤが出力される。これにより、信号ＴＲＩＮＧＯＲＣＥＮＤは、図４に示すように、第２のイネーブル信号ＴＲＩＮＧＯＳＣＰＥＮがローレベルに戻る時刻ｔ５の少し後の時刻ｔ６までローレベルを維持し、時刻ｔ６以降ハイレベルとなる信号となる。
【００４６】
論理積回路３４は、リセット信号／ＲＳＴに応じて選択信号ＴＳＥＬを活性化する回路である。具体的には、図２に示した回路構成から理解されるように、ラッチ回路３０から出力される信号ＴＣＮＴＲＳＴＬＡＴと、遅延回路３３から出力される信号ＴＲＩＮＧＯＲＣＥＮＤとの論理積信号を、選択信号ＴＳＥＬとして出力するよう構成される。こうして生成された選択信号ＴＳＥＬは、図４に示すように、時刻ｔ６までローレベルを維持し、時刻ｔ６以降ハイレベルとなる信号となる。
【００４７】
ＮＭＯＳリングオシレータ３５は、第１のイネーブル信号ＴＲＩＮＧＯＳＣＮＥＮが活性化されている場合に第１のカウンタクロック信号ＣＣＬＫ１を生成するよう構成された回路であり、図３（ａ）に示すように、偶数個の第１の単位回路Ｕ１を含む第１のモニタ部Ｍｏ１と、Ｐチャンネル型ＭＯＳトランジスタＳ１，Ｓ３と、Ｎチャンネル型ＭＯＳトランジスタＳ２，Ｓ４とを有して構成される。
【００４８】
トランジスタＳ１，Ｓ２，Ｓ４は、高位側電源配線と低位側電源配線との間に、この順で直列に接続される。また、トランジスタＳ３は、トランジスタＳ１と並列に接続される。トランジスタＳ１〜Ｓ３のドレインは互いに接続されており、共通のインバータ回路を介して、ＮＭＯＳリングオシレータ３５の出力端に共通に接続される。また、トランジスタＳ１，Ｓ２のゲート電極は第１のモニタ部Ｍｏ１の出力端に共通に接続され、トランジスタＳ３，Ｓ４のゲート電極には、第１のイネーブル信号ＴＲＩＮＧＯＳＣＮＥＮが共通に供給される。言い換えれば、トランジスタＳ１〜Ｓ４は、一方の入力端子が第１のモニタ部Ｍｏ１の出力端に接続され、他方の入力端子が第１のイネーブル信号ＴＲＩＮＧＯＳＣＮＥＮを受け取り、出力端子がインバータ回路に接続された否定論理積（ＮＡＮＤ）回路を構成する。
【００４９】
各第１の単位回路Ｕ１はそれぞれ、高位側電源配線に接続される電源ノードｄｎ１（第１の電源ノード）と、低位側電源配線に接続される電源ノードｄｎ２（第２の電源ノード）と、出力ノードｏｎ１（第１の出力ノード）と、電源ノードｄｎ１と出力ノードｏｎ１との間に接続されたＮチャンネル型（第１導電型）のＭＯＳトランジスタＴ１（第１のトランジスタ）と、出力ノードｏｎ１と電源ノードｄｎ２との間に接続されたＮチャンネル型のＭＯＳトランジスタＴ２（第２のトランジスタ）とを含んで構成される。各第１の単位回路Ｕ１のトランジスタＴ１，Ｔ２は、トランジスタＴ１のゲート幅、トランジスタＴ２のゲート幅、及びトランジスタＴ１，Ｔ２の合計ゲート長が、第１の単位回路Ｕ１間で同一の値となるように設計されている。
【００５０】
最終段以外の各第１の単位回路Ｕ１の出力ノードｏｎ１は、次段の第１の単位回路Ｕ１に含まれるトランジスタＴ２のゲート電極（制御端子）に接続される。つまり、各第１の単位回路Ｕ１は、シリアルに接続されている。最終段の第１の単位回路Ｕ１の出力ノードｏｎ１は、第１のモニタ部Ｍｏ１の出力端を構成する。初段の第１の単位回路Ｕ１に含まれるトランジスタＴ２のゲート電極は、トランジスタＳ１〜Ｓ３のドレインに接続される。各第１の単位回路Ｕ１に含まれるトランジスタＴ１のゲート電極には、第１のイネーブル信号ＴＲＩＮＧＯＳＣＮＥＮが共通に供給される。
【００５１】
以上の構成により、まず第１のイネーブル信号ＴＲＩＮＧＯＳＣＮＥＮがローレベルである場合には、トランジスタＳ３がオン、トランジスタＳ４がオフになることから、ＮＭＯＳリングオシレータ３５の出力端の電位がローレベルに固定される。したがって、第１のカウンタクロック信号ＣＣＬＫ１もローレベルに固定される。
【００５２】
一方、第１のイネーブル信号ＴＲＩＮＧＯＳＣＮＥＮがハイレベルである場合には、ＮＭＯＳリングオシレータ３５の出力端に、ハイレベルとローレベルとが一定の周期で繰り返し現れることとなる。したがって、第１のカウンタクロック信号ＣＣＬＫ１は、図４に示すように、ハイレベルとローレベルの間を一定の周期で振動する信号となる。
【００５３】
ここで、この場合の第１のカウンタクロック信号ＣＣＬＫ１の具体的な振動周期（周波数）は、トランジスタＴ２の電流駆動能力（しきい値電圧）に応じて変化する。トランジスタＴ２は上述したようにＮチャンネル型のＭＯＳトランジスタであることから、第１のカウンタクロック信号ＣＣＬＫ１の振動周期は、Ｎチャンネル型ＭＯＳトランジスタの電流駆動能力を反映したものとなる。
【００５４】
図２に戻る。ＰＭＯＳリングオシレータ３６は、第２のイネーブル信号ＴＲＩＮＧＯＳＣＰＥＮが活性化されている場合に第２のカウンタクロック信号ＣＣＬＫ２を生成するよう構成された回路であり、図３（ｂ）に示すように、偶数個の第２の単位回路Ｕ２を含む第２のモニタ部Ｍｏ２と、Ｐチャンネル型ＭＯＳトランジスタＳ５，Ｓ７と、Ｎチャンネル型ＭＯＳトランジスタＳ６，Ｓ８とを有して構成される。
【００５５】
トランジスタＳ５，Ｓ６，Ｓ８は、高位側電源配線と低位側電源配線との間に、この順で直列に接続される。また、トランジスタＳ７は、トランジスタＳ５と並列に接続される。トランジスタＳ５〜Ｓ７のドレインは互いに接続されており、共通のインバータ回路を介して、ＰＭＯＳリングオシレータ３６の出力端に共通に接続される。また、トランジスタＳ５，Ｓ６のゲート電極は第２のモニタ部Ｍｏ２の出力端に共通に接続され、トランジスタＳ７，Ｓ８のゲート電極には、第２のイネーブル信号ＴＲＩＮＧＯＳＣＰＥＮが共通に供給される。言い換えれば、トランジスタＳ５〜Ｓ８は、一方の入力端子が第２のモニタ部Ｍｏ２の出力端に接続され、他方の入力端子が第２のイネーブル信号ＴＲＩＮＧＯＳＣＰＥＮを受け取り、出力端子がインバータ回路に接続された否定論理積（ＮＡＮＤ）回路を構成する。
【００５６】
各第２の単位回路Ｕ２はそれぞれ、高位側電源配線に接続される電源ノードｄｎ３（第３の電源ノード）と、低位側電源配線に接続される電源ノードｄｎ４（第４の電源ノード）と、出力ノードｏｎ２（第２の出力ノード）と、電源ノードｄｎ３と出力ノードｏｎ２との間に接続されたＰチャンネル型（第２導電型）のＭＯＳトランジスタＴ３（第３のトランジスタ）と、出力ノードｏｎ２と電源ノードｄｎ４との間に接続されたＰチャンネル型のＭＯＳトランジスタＴ４（第４のトランジスタ）とを含んで構成される。各第２の単位回路Ｕ２のトランジスタＴ３，Ｔ４は、トランジスタＴ３のゲート幅、トランジスタＴ４のゲート幅、及びトランジスタＴ３，Ｔ４の合計ゲート長が、第２の単位回路Ｕ２間で同一の値となるように設計されている。
【００５７】
最終段以外の各第２の単位回路Ｕ２の出力ノードｏｎ２は、次段の第２の単位回路Ｕ２に含まれるトランジスタＴ３のゲート電極（制御端子）に接続される。つまり、各第２の単位回路Ｕ２も、シリアルに接続されている。最終段の第２の単位回路Ｕ２の出力ノードｏｎ２は、第２のモニタ部Ｍｏ２の出力端を構成する。初段の第２の単位回路Ｕ２に含まれるトランジスタＴ３のゲート電極は、トランジスタＳ５〜Ｓ７のドレインに接続される。各第２の単位回路Ｕ２に含まれるトランジスタＴ４のゲート電極には、第２のイネーブル信号ＴＲＩＮＧＯＳＣＰＥＮの反転信号が共通に供給される。
【００５８】
以上の構成により、まず第２のイネーブル信号ＴＲＩＮＧＯＳＣＰＥＮがローレベルである場合には、トランジスタＳ７がオン、トランジスタＳ８がオフになることから、ＰＭＯＳリングオシレータ３６の出力端の電位がローレベルに固定される。したがって、第２のカウンタクロック信号ＣＣＬＫ２もローレベルに固定される。
【００５９】
一方、第２のイネーブル信号ＴＲＩＮＧＯＳＣＰＥＮがハイレベルである場合には、ＰＭＯＳリングオシレータ３６の出力端に、ハイレベルとローレベルとが一定の周期で繰り返し現れることとなる。したがって、第２のカウンタクロック信号ＣＣＬＫ２は、図４に示すように、ハイレベルとローレベルの間を一定の周期で振動する信号となる。
【００６０】
ここで、この場合の第２のカウンタクロック信号ＣＣＬＫ２の具体的な振動周期（周波数）は、トランジスタＴ４の電流駆動能力（しきい値電圧）に応じて変化する。トランジスタＴ４は上述したようにＰチャンネル型のＭＯＳトランジスタであることから、第２のカウンタクロック信号ＣＣＬＫ２の振動周期は、Ｐチャンネル型ＭＯＳトランジスタの電流駆動能力を反映したものとなる。
【００６１】
図４には、第２のカウンタクロック信号ＣＣＬＫ２の振動周期が、第１のカウンタクロック信号ＣＣＬＫ１の振動周期より長くなっている例を示している。両者の振動周期は等しくなることが理想的であるが、現実にはそうはならない。この振動周期の差は、入力回路４０の入力論理しきい値の変動を反映している。本発明は、このような振動周期の差の性質を利用して、入力回路４０の入力論理しきい値を調整しようとするものである。
【００６２】
図２に戻る。論理和回路３７は、第１のカウンタクロック信号ＣＣＬＫ１と第２のカウンタクロック信号ＣＣＬＫ２の論理和信号であるクロック信号ＴＲＩＮＧＯＵＴを出力する回路である。これにより、クロック信号ＴＲＩＮＧＯＵＴには、図４に示すように、第１のカウンタクロック信号ＣＣＬＫ１が振動している期間（時刻ｔ２〜時刻ｔ３）には第１のカウンタクロック信号ＣＣＬＫ１の振動が反映され、第２のカウンタクロック信号ＣＣＬＫ２が振動している期間（時刻ｔ４〜時刻ｔ５）には第２のカウンタクロック信号ＣＣＬＫ２の振動が反映される。
【００６３】
カウンタ回路３８は、第１のカウンタクロック信号ＣＣＬＫ１に応じてカウント値をカウントアップし、第２のカウンタクロック信号ＣＣＬＫ２に応じてカウント値をカウントダウンするよう構成された回路であり、具体的には、図２に示すように、カウンタ３８ａ〜３８ｃを有して構成される。カウンタ回路３８のカウント値は、３ビットの調整信号Ｃｏｕｎｔ＜２：０＞として出力される。
【００６４】
カウンタ３８ａ〜３８ｃはそれぞれ、アップ端子ＵＰ、ダウン端子ＤＯＷＮ、クロック端子ＣＫ、反転クロック端子ＣＫＢ、キャリーイン端子Ｃｉ、キャリーアウト端子Ｃｏ、出力端子Ｓ、セット端子ＳＥＴ、及び反転リセット端子ＲＳＴＢを有して構成される。
【００６５】
カウンタ３８ａのキャリーイン端子Ｃｉには、ローレベルが固定的に供給される。また、カウンタ３８ｂのキャリーイン端子Ｃｉには、カウンタ３８ａのキャリーアウト端子Ｃｏから出力される信号の反転信号が供給される。カウンタ３８ｃのキャリーイン端子Ｃｉには、カウンタ３８ａのキャリーアウト端子Ｃｏから出力される信号と、カウンタ３８ｂのキャリーアウト端子Ｃｏから出力される信号との否定論理積信号が供給される。
【００６６】
カウンタ３８ａのセット端子ＳＥＴには、信号ＴＣＮＴＲＳＴと調整情報Ｔｆｕｓｅ＜０＞との論理積信号が供給される。また、カウンタ３８ａの反転リセット端子ＲＳＴＢには、信号ＴＣＮＴＲＳＴと調整情報Ｔｆｕｓｅ＜０＞の反転信号との論理積信号が供給される。これにより、カウンタ３８ａのカウント値は、リセット信号／ＲＳＴがローレベルであり、かつ、調整情報Ｔｆｕｓｅ＜０＞がハイレベル（１）である場合に「１」にセットされ、リセット信号／ＲＳＴがローレベルであり、かつ、調整情報Ｔｆｕｓｅ＜０＞がローレベル（０）である場合に「０」にリセットされる。また、カウンタ３８ａは、リセット信号／ＲＳＴがハイレベルのときには、調整情報Ｔｆｕｓｅ＜０＞の論理レベルに関係なく以前のカウント値を維持し、かつ、クロック端子ＣＫにクロック信号が供給されるときには、クロック信号に応じてカウントアップまたはカウントダウンのいずれかの動作を実行する。ここで、カウントアップまたはカウントダウンのいずれの動作を実行するかは、アップ端子ＵＰおよびダウン端子ＤＯＷＮに供給させる信号によって定義される。詳細は後述する。
【００６７】
カウンタ３８ｂ，３８ｃについても、調整情報Ｔｆｕｓｅ＜０＞の代わりに、それぞれ調整情報Ｔｆｕｓｅ＜１＞，Ｔｆｕｓｅ＜２＞を受け取る点以外は、カウンタ３８ａと同様である。
【００６８】
カウンタ３８ａ〜３８ｃそれぞれのアップ端子ＵＰには第１のイネーブル信号ＴＲＩＮＧＯＳＣＮＥＮが共通に供給され、ダウン端子ＤＯＷＮには第１のイネーブル信号ＴＲＩＮＧＯＳＣＮＥＮの反転信号が共通に供給される。また、カウンタ３８ａ〜３８ｃそれぞれのクロック端子ＣＫにはクロック信号ＴＲＩＮＧＯＵＴが共通に供給され、反転クロック端子ＣＫＢにはクロック信号ＴＲＩＮＧＯＵＴの反転信号が共通に供給される。これにより、カウンタ３８ａ〜３８ｃはそれぞれ、第１のイネーブル信号ＴＲＩＮＧＯＳＣＮＥＮが活性化している期間では、クロック信号ＴＲＩＮＧＯＵＴに応じてカウント値をアップし、それ以外の期間では、クロック信号ＴＲＩＮＧＯＵＴに応じてカウント値をダウンするように動作する。
【００６９】
図４に示すとおり、カウンタ回路３８は、時刻ｔ１以前に調整情報Ｔｆｕｓｅ＜２：０＞を自身のカウント値Ｃｏｕｎｔ＜２：０＞として取り込む（図４では「３」）。したがって、調整情報Ｔｆｕｓｅ＜２：０＞が、後続のカウント動作の初期値となる。なお、この調整情報Ｔｆｕｓｅ＜２：０＞は、半導体装置１の使用環境の影響を考慮する前のＰＮ比を示す。カウンタ回路３８は、時刻ｔ２〜ｔ３の間にクロック信号ＴＲＩＮＧＯＵＴに応じてカウントアップ動作を実行する。また、カウンタ回路３８は、時刻ｔ４〜ｔ５の間にクロック信号ＴＲＩＮＧＯＵＴに応じてカウントダウン動作を実行する。
【００７０】
カウンタ回路３８の出力信号である調整信号Ｃｏｕｎｔ＜２：０＞は、以上のカウントアップ及びカウントダウンの結果としてカウンタ３８ａ〜３８ｃの出力端子Ｓに現れる電位により表される。具体的には、図２にも示すように、カウンタ３８ａの出力端子Ｓに現れる電位が調整信号Ｃｏｕｎｔ＜０＞を示し、カウンタ３８ｂの出力端子Ｓに現れる電位が調整信号Ｃｏｕｎｔ＜１＞を示し、カウンタ３８ｃの出力端子Ｓに現れる電位が調整信号Ｃｏｕｎｔ＜２＞を示す。これにより、調整信号Ｃｏｕｎｔ＜２：０＞は、図４に示すように、第１のイネーブル信号ＴＲＩＮＧＯＳＣＮＥＮが活性化している期間（図４では時刻ｔ２〜時刻ｔ３）にはクロック信号ＴＲＩＮＧＯＵＴ（第１のカウンタクロック信号ＣＣＬＫ１）に応じてカウントアップされ、それ以外の期間にはクロック信号ＴＲＩＮＧＯＵＴ（第２のカウンタクロック信号ＣＣＬＫ２）に応じてカウントダウンされる信号となる。
【００７１】
選択回路３９は、調整情報Ｔｆｕｓｅ＜２：０＞と、調整信号Ｃｏｕｎｔ＜２：０＞とのいずれか一方を選択することによって調整信号Ｔｆｕｓｅ＿ｍｕｘ＜２：０＞を生成し、生成した調整信号Ｔｆｕｓｅ＿ｍｕｘ＜２：０＞を、ビットごとのインバータ回路を通じて入力回路４０に供給する回路である。選択回路３９は、上述した選択信号ＴＳＥＬに応じて、調整情報Ｔｆｕｓｅ＜２：０＞と、調整信号Ｃｏｕｎｔ＜２：０＞とのいずれか一方を選択するよう構成される。
【００７２】
具体的な選択回路３９は、図２に示すように、それぞれ第１の入力端子Ａ、第２の入力端子Ｂ、出力端子Ｙ、及び選択端子Ｓを有するマルチプレクサ３９ａ〜３９ｃを有して構成される。マルチプレクサ３９ａ〜３９ｃはそれぞれ、選択端子Ｓの入力信号が活性化されている場合に第１の入力端子Ａと出力端子Ｙとを接続し、選択端子Ｓの入力信号が非活性とされている場合に第２の入力端子Ｂと出力端子Ｙとを接続するよう構成されたスイッチ回路である。
【００７３】
調整信号Ｃｏｕｎｔ＜２：０＞は、１ビットずつ、マルチプレクサ３９ａ〜３９ｃそれぞれの第１の入力端子Ａに供給される。具体的には、調整信号Ｃｏｕｎｔ＜０＞がマルチプレクサ３９ａの第１の入力端子Ａに、調整信号Ｃｏｕｎｔ＜１＞がマルチプレクサ３９ｂの第１の入力端子Ａに、調整信号Ｃｏｕｎｔ＜２＞がマルチプレクサ３９ｃの第１の入力端子Ａに、それぞれ供給される。同様に、調整情報Ｔｆｕｓｅ＜２：０＞は、１ビットずつ、マルチプレクサ３９ａ〜３９ｃそれぞれの第２の入力端子Ｂに供給される。具体的には、調整情報Ｔｆｕｓｅ＜０＞がマルチプレクサ３９ａの第２の入力端子Ｂに、調整情報Ｔｆｕｓｅ＜１＞がマルチプレクサ３９ｂの第２の入力端子Ｂに、調整情報Ｔｆｕｓｅ＜２＞がマルチプレクサ３９ｃの第２の入力端子Ｂに、それぞれ供給される。
【００７４】
選択信号ＴＳＥＬは、マルチプレクサ３９ａ〜３９ｃそれぞれの選択端子Ｓに共通に供給される。また、調整信号Ｔｆｕｓｅ＿ｍｕｘ＜２：０＞は、１ビットずつ、マルチプレクサ３９ａ〜３９ｃそれぞれの出力端子Ｙから出力される。具体的には、調整信号Ｔｆｕｓｅ＿ｍｕｘ＜０＞がマルチプレクサ３９ａの出力端子Ｙから、調整信号Ｔｆｕｓｅ＿ｍｕｘ＜１＞がマルチプレクサ３９ｂの出力端子Ｙから、調整信号Ｔｆｕｓｅ＿ｍｕｘ＜２＞がマルチプレクサ３９ｃの出力端子Ｙから、それぞれ出力される。
【００７５】
以上の構成により、選択回路３９から出力される調整信号Ｔｆｕｓｅ＿ｍｕｘ＜２：０＞は、選択信号ＴＳＥＬが活性化している場合（ハイレベルである場合）には調整信号Ｃｏｕｎｔ＜２：０＞に等しい信号となり、選択信号ＴＳＥＬが非活性である場合（ローレベルである場合）には調整情報Ｔｆｕｓｅ＜２：０＞に等しい信号となる。こうして出力された調整信号Ｔｆｕｓｅ＿ｍｕｘ＜２：０＞は、ビットごとのインバータ回路を介して、入力回路４０に供給される。
【００７６】
入力回路４０における調整信号Ｔｆｕｓｅ＿ｍｕｘ＜２：０＞の役割は、上述したとおりである。つまり、入力回路４０は、調整信号Ｔｆｕｓｅ＿ｍｕｘ＜２：０＞に応じて、その入力論理しきい値を８通りに制御可能に構成されている。上記のようにして生成された調整信号Ｔｆｕｓｅ＿ｍｕｘ＜２：０＞は、半導体装置１の使用環境下におけるＰＮ比の変動を反映したものとなっているので、半導体装置１では、入力回路４０の入力論理しきい値に生ずる変動が、上記のような制御を行わない場合に比べて低減されることになる。
【００７７】
以上説明したように、本実施の形態による半導体装置１によれば、ＰＮ比の変動が調整信号Ｔｆｕｓｅ＿ｍｕｘ＜２：０＞に反映され、しかも、そのような調整信号Ｔｆｕｓｅ＿ｍｕｘ＜２：０＞に応じて入力回路４０の入力論理しきい値が調整されるので、半導体装置１の使用環境下において、入力回路４０の入力論理しきい値に生ずる変動を、低減することが可能になっている。
【００７８】
また、半導体装置１によれば、Ｎチャンネル型ＭＯＳトランジスタによって構成された第１のモニタ部Ｍｏ１を含むＮＭＯＳリングオシレータ３５と、Ｐチャンネル型ＭＯＳトランジスタによって構成された第２のモニタ部Ｍｏ２を含むＰＭＯＳリングオシレータ３６とを用意し、それぞれによって第１及び第２のカウンタクロック信号ＣＣＬＫ１，ＣＣＬＫ２を生成するようにしたので、第１のカウンタクロック信号ＣＣＬＫ１の周波数にＮチャンネル型ＭＯＳトランジスタの電流駆動能力が反映され、第２のカウンタクロック信号ＣＣＬＫ２の周波数にＰチャンネル型ＭＯＳトランジスタの電流駆動能力が反映される。したがって、調整信号Ｔｆｕｓｅ＿ｍｕｘ＜２：０＞に、ＰＮ比の半導体装置ごとの個体差を反映することが可能になる。
【００７９】
また、半導体装置１によれば、リセット信号／ＲＳＴの活性状態から非活性状態への遷移を契機として、順次、第１のイネーブル信号ＴＲＩＮＧＯＳＣＮＥＮ及び第２のイネーブル信号ＴＲＩＮＧＯＳＣＰＥＮが活性化される。また、第１のイネーブル信号ＴＲＩＮＧＯＳＣＮＥＮの活性化期間に第１のカウンタクロック信号ＣＣＬＫ１が活性化され、第２のイネーブル信号ＴＲＩＮＧＯＳＣＰＥＮの活性化期間に第２のカウンタクロック信号ＣＣＬＫ２が活性化される。したがって、カウンタ回路３８のカウント値に、第１のカウンタクロック信号ＣＣＬＫ１及び第２のカウンタクロック信号ＣＣＬＫ２の周波数差を適切に反映することが可能になる。
【００８０】
さらに、半導体装置１によれば、選択信号ＴＳＥＬが活性化しない限り、調整信号Ｃｏｕｎｔ＜２：０＞が調整信号Ｔｆｕｓｅ＿ｍｕｘ＜２：０＞として出力されることはない。ここで、選択信号ＴＳＥＬは、半導体装置１の電源投入後に少なくとも１回リセット信号／ＲＳＴが活性化された場合に活性化する。したがって、例えば図５に示すように、リセット信号／ＲＳＴが活性化されていないにも関わらず、入力調整部２０が誤動作し、調整信号Ｃｏｕｎｔ＜２：０＞が生成されてしまったような場合、その調整信号Ｃｏｕｎｔ＜２：０＞が入力回路４０に供給されてしまうことを防止することが可能になる。言い換えれば、調整情報Ｔｆｕｓｅ＜２：０＞がカウンタ回路３８の初期値として取り込まれず、カウンタ回路３８の初期値が不明（ｘ）である場合、その調整信号Ｃｏｕｎｔ＜２：０＞が入力回路４０に供給されてしまうことを防止することが可能になる。
【００８１】
次に、図６〜図８を参照しながら、入力回路４０の入力論理しきい値の制御が、出力信号ＤＯＵＴのデューティー比に与える影響について説明する。なお、図６〜図８において「リセット有」とした例はリセット信号／ＲＳＴを活性化させた場合（本発明による入力論理しきい値の制御を行った場合）を、「リセット無」とした例はリセット信号／ＲＳＴを活性化させなかった場合（本発明による入力論理しきい値の制御を行わなかった場合）を、それぞれ示している。また、図示した「Ｄｕｔｙ」の値は、対応する信号のデューティー比を示している。デューティー比は、入力信号ＤＩＮについては、１クロック内におけるハイレベル期間の割合であり、出力信号ＤＯＵＴについては、１クロック内におけるローレベル期間の割合である。なお、図６〜図８に示したシミュレーションでは、入力信号ＤＩＮのデューティー比は５０．０％に固定している。
【００８２】
まず図６には、Ｎチャンネル型ＭＯＳトランジスタのしきい値電圧（Ｖｔ）が中央値（ハイレベルに相当する電圧とローレベルに相当する電圧の中間の値）より高く、Ｐチャンネル型ＭＯＳトランジスタのしきい値電圧（Ｖｔ）が中央値より低い場合を示している。これは、入力論理しきい値が中央値より高い場合に相当する。この場合、Ｐチャンネル型ＭＯＳトランジスタがオンしやすくなる一方、Ｎチャンネル型ＭＯＳトランジスタがオンしにくくなり、その結果、「リセット無」の場合には出力信号ＤＯＵＴのデューティー比が４８．２％と、入力信号ＤＩＮのデューティー比５０．０％に比べて１．８％小さな値となってしまっている。これに対し、「リセット有」での出力信号ＤＯＵＴのデューティー比は５０．８％であり、入力信号ＤＩＮのデューティー比５０．０％からの変化率は０．８％に留まっている。この結果から、少なくとも入力論理しきい値が中央値より高い場合、本発明による入力論理しきい値の制御を行うことにより、入力回路４０におけるデューティー比の変化を抑制できることが理解される。
【００８３】
次に図７には、Ｎチャンネル型ＭＯＳトランジスタのしきい値電圧（Ｖｔ）が中央値より低く、Ｐチャンネル型ＭＯＳトランジスタのしきい値電圧（Ｖｔ）が中央値より高い場合を示している。これは、入力論理しきい値が中央値より低い場合に相当する。この場合、Ｎチャンネル型ＭＯＳトランジスタがオンしやすくなる一方、Ｐチャンネル型ＭＯＳトランジスタがオンしにくくなり、その結果、「リセット無」の場合には出力信号ＤＯＵＴのデューティー比が５２．１％と、入力信号ＤＩＮのデューティー比５０．０％に比べて２．１％大きな値となってしまっている。これに対し、「リセット有」での出力信号ＤＯＵＴのデューティー比は５０．８％であり、入力信号ＤＩＮのデューティー比５０．０％からの変化率は０．８％に留まっている。この結果から、入力論理しきい値が中央値より低い場合についても、本発明による入力論理しきい値の制御を行うことにより、入力回路４０におけるデューティー比の変化を抑制できることが理解される。
【００８４】
最後に図８には、Ｎチャンネル型ＭＯＳトランジスタ及びＰチャンネル型ＭＯＳトランジスタともに、しきい値電圧（Ｖｔ）が中央値に等しくなっている場合を示している。この場合、「リセット有」でのデューティー比は５０．３％であり、入力信号ＤＩＮのデューティー比５０．０％から０．３％変化した値となっている。この結果から、図６〜図８に示したシミュレーションには、０．３％程度の誤差があると考えられる。しかしながら、この程度の誤差は、図６及び図７に示した本発明の効果を毀損する問題となるものではないと考えられる。
【００８５】
以上説明したように、本実施の形態による半導体装置１によれば、信号が入力回路４０を通過することによるデューティー比の変化を抑制することが可能になる。
【００８６】
次に、本発明の第２の実施の形態による半導体装置１００Ａについて、図９〜図１１を参照しながら説明する。以下の説明では、まず初めに半導体装置１００Ａの一般的な構造について説明した後、本発明に特徴的な部分について説明する。
【００８７】
半導体装置１００Ａは、いわゆる３Ｄ(3 Dimension)構造を有するＳｉＰ(System in Package)であり、図９に示すように、ロジックチップＬ０と、第１のメモリチップＭ１及び第２のメモリチップＭ２を含むチップ積層体ＳＣとが、配線基板１１０上に３次元的に積層された構成を有している。配線基板１１０上には、ロジックチップＬ０及びチップ積層体ＳＣの全体を覆う樹脂層１３１も形成される。
【００８８】
配線基板１１０は、ガラスクロス（ガラス繊維製の布）にエポキシ樹脂を含浸させることによって形成した絶縁基材（ガラスエポキシ基材）１１１と、絶縁基材１１１の一方の面（ロジックチップＬ０側の面）に形成された複数の接続パッド１１２と、絶縁基材１１１の他方の面に形成された複数のランド１１３とを有して構成される。また、絶縁基材１１１の一方の面には絶縁膜１１４が形成され、他方の面には絶縁膜１１５が形成されている。絶縁膜１１４，１１５はいずれも、ソルダーレジストによって構成することが好適である。
【００８９】
各ランド１１３上には、外部端子としてのはんだボール１１６が形成される。また、各ランド１１３は、複数の接続パッド１１２のいずれかと対応付けられており、絶縁基材１１１の内部に形成された図示しない導電経路（スルーホール導体など）を介して、対応する接続パッド１１２と電気的に接続される。したがって、各接続パッド１１２は、対応するランド１１３上に形成されたはんだボール１１６と電気的に接続されている。
【００９０】
ロジックチップＬ０は、ＳｏＣ(System on Chip)やＭＰＵ(Micro-Processing Unit)などのコントロール系の半導体チップであり、回路層Ｃが形成される主面を配線基板１１０に向けた状態で、配線基板１１０上にフリップチップ実装される（フェイスダウン方式）。ロジックチップＬ０の主面には複数の表面バンプ１４１が、裏面には複数の裏面バンプ１４２がそれぞれ設けられ、ともに回路層Ｃに形成された回路素子と接続される。裏面バンプ１４２と回路層Ｃ内の回路素子の間は、ロジックチップＬ０を貫通して設けられた貫通電極１４３によって接続される。
【００９１】
表面バンプ１４１は、複数の接続パッド１１２のいずれかと対応付けられており、はんだ層１４４を介して、対応する接続パッド１１２と電気的に接続される。配線基板１１０とロジックチップＬ０との隙間には、ＮＣＰ(Non-conductive Paste)と呼ばれる非導電性のペースト状接着剤である充填剤１２１が充填される。充填剤１２１を構成するＮＣＰとして具体的には、エポキシ樹脂を主成分とするペースト状接着剤など、半導体チップ接着用の周知の非導電性のペースト状接着剤を使用することが好適である。
【００９２】
チップ積層体ＳＣは、第１のメモリチップＭ１と第２のメモリチップＭ２が積層された構成を有している。第１のメモリチップＭ１は、回路層Ｃが形成される主面をロジックチップＬ０に向けた状態で、ロジックチップＬ０上にフリップチップ実装される（フェイスダウン方式）。同様に、第２のメモリチップＭ２は、回路層Ｃが形成される主面を第１のメモリチップＭ１に向けた状態で、第１のメモリチップＭ１上にフリップチップ実装される（フェイスダウン方式）。特に限定されるものではないが、第１のメモリチップＭ１及び第２のメモリチップＭ２のそれぞれは、ＤＲＡＭ(Dynamic Random Access Memory)の一種であるＷｉｄｅ−ＩＯ  ＤＲＡＭ(Wide-IO Dynamic Random Access Memory)である。
【００９３】
第１のメモリチップＭ１の主面には複数の表面バンプ１７１が、裏面には複数の裏面バンプ１７３がそれぞれ設けられ、ともに回路層Ｃに形成された回路素子と接続される。裏面バンプ１７３と回路層Ｃ内の回路素子の間は、第１のメモリチップＭ１を貫通して設けられた貫通電極１７４によって接続される。表面バンプ１７１は、複数の裏面バンプ１４２のいずれかと対応付けられており、はんだ層１７２を介して、対応する裏面バンプ１４２と電気的に接続される。また、第１のメモリチップＭ１の主面には、複数のテストパッドＴＰ１が形成される。
【００９４】
ロジックチップＬ０と第１のメモリチップＭ１との隙間には、ＮＣＰ(Non-conductive Paste)である充填剤１２２が充填される。充填剤１２２を構成するＮＣＰとして具体的には、充填剤１２１と同様、エポキシ樹脂を主成分とする接着剤など、半導体チップ接着用の周知の非導電性の接着剤を使用することが好適である。また、第１のメモリチップＭ１の側面は、封止樹脂１３２によって覆われている。
【００９５】
第２のメモリチップＭ２の主面には、それぞれ回路層Ｃに形成された回路素子と接続された複数の表面バンプ１７５が設けられる。第２のメモリチップＭ２の上側には他のチップが存在しないため、裏面バンプ及び貫通電極は第２のメモリチップＭ２には設けられていない。表面バンプ１７５は、複数の裏面バンプ１７３のいずれかと対応付けられており、裏面バンプ１７３の表面に形成されたはんだ層１７６を介して、対応する裏面バンプ１７３と電気的に接続される。また、第２のメモリチップＭ２の主面には、複数のテストパッドＴＰ２が形成される。
【００９６】
第１のメモリチップＭ１と第２のメモリチップＭ２との隙間には、ＮＣＦ(Non-conductive Film)と呼ばれる非導電性のフィルム状接着剤である充填剤１２４が充填される。充填剤１２４を構成するＮＣＦとして具体的には、エポキシ樹脂を主成分とするフィルム状接着剤など、半導体チップ接着用の周知の非導電性のフィルム状接着剤を使用することが好適である。
【００９７】
第２のメモリチップＭ２は、貫通電極を形成する必要がないことから、第１のメモリチップＭ１に比べ、チップ厚を厚く確保することができる。こうすることで、チップ積層体ＳＣをロジックチップＬ０上に搭載したときに発生し得る反りを緩和することができる。
【００９８】
次に、第１のメモリチップＭ１の内部構造について、図１０（ａ）（ｂ）を参照しながら説明する。図１０（ａ）（ｂ）に示すように、第１のメモリチップＭ１は、半導体基板２００の主面に第１〜第４の層間絶縁膜２０１〜２０４が順に積層され、さらに第４の層間絶縁膜２０４の表面がパッシベーション膜２０５及び保護膜２０６で順に覆われた構造を有している。
【００９９】
半導体基板２００は、例えば、シリコンなどの周知の半導体材料からなる基板である。また、第１〜第４の層間絶縁膜２０１〜２０４は、例えば、酸化シリコンや窒化シリコンなどの周知の絶縁材料からなる絶縁膜である。パッシベーション膜２０５及び保護膜２０６は、後述する第１〜第４の配線層２１１〜２１４や内部回路２２０を外部の水分や金属イオンから保護するための膜である。パッシベーション膜２０５としてはシリコン窒化膜を、保護膜２０６としてはポリイミド膜をそれぞれ用いることが好適である。パッシベーション膜２０５及び保護膜２０６はそれぞれ、表面バンプ１７１に対応する位置に開口を有している。
【０１００】
第１〜第４の層間絶縁膜２０１〜２０４の上面には、それぞれ第１〜第４の配線層２１１〜２１４が設けられている。第１〜第４の配線層２１１〜２１４には、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）などの周知の金属配線材料からなる配線が設けられている。異なる配線層間は、第２〜第４の層間絶縁膜２０２〜２０４のうちその間にあるものを貫通して設けられたスルーホール導体２１５を介して接続されている。
【０１０１】
表面バンプ１７１は、保護膜２０６及びパッシベーション膜２０５の開口に形成される。特に限定されるものではないが、表面バンプ１７１は、円柱状の銅ポストとその上面に積層されたニッケル（Ｎｉ）層及び金（Ａｕ）層によって構成される。表面バンプ１７１の上面には、はんだ層１７２が形成される。はんだ層１７２の材料としては、例えばＳｎ−Ａｇを含む合金等、周知のはんだ材料を使用することが好適である。また、表面バンプ１７１の下端は、銅（Ｃｕ）からなるメッキシード層１７７を介して、第４の配線層２１４に接続される。
【０１０２】
半導体基板２００には、貫通ビア２３１が形成されている。この貫通ビア２３１は、半導体基板２００の裏面（図１０（ａ）（ｂ）では下側の面）から、半導体基板２００及び第１層間絶縁膜２０１を貫通し、第１配線層２１１に到達している。貫通ビア２３１の内側壁にはビア絶縁膜２３２が形成され、その内側は、基板貫通導体２３３で満たされている。なお、基板貫通導体２３３と第１配線層２１１との間には、ビア絶縁膜２３２は形成されていない。ビア絶縁膜２３２としては、シリコン酸化膜を使用することが好適である。また、基板貫通導体２３３としては、銅（Ｃｕ）を使用することが好適である。また、基板貫通導体２３３とビア絶縁膜２３２の間、及び、基板貫通導体２３３と第１配線層２１１の間には、銅のメッキシード層２３４が形成される。貫通電極１７４（貫通電極１７４Ａ，１７４Ｂ）は、基板貫通導体２３３及びメッキシード層２３４によって構成される。
【０１０３】
裏面バンプ１７３は、平面視で貫通ビア２３１と重なる半導体基板２００の裏面に形成される。この裏面バンプ１７３は、基板貫通導体２３３と一体的に形成されるため、「基板貫通導体２３３のうち半導体基板２００の裏面から突出している部分」であるとも言える。裏面バンプ１７３の下面には、Ｓｎ−Ａｇ合金などからなるはんだ層１７６が形成される。
【０１０４】
内部回路２２０は、第１のメモリチップＭ１がメモリデバイスとして動作するために必要な様々な機能を有する回路要素（トランジスタ、キャパシタなど）を含んで構成される回路である。内部回路２２０は、スルーホール導体２１５によって、第２の配線層２１２に属する配線と接続される。
【０１０５】
図１０（ａ）に示すスタッガード型の貫通電極１７４Ａに関しては、平面的に見て互いに重ならない位置に形成された表面バンプ１７１と裏面バンプ１７３とが、貫通電極１７４Ａを介して互いに接続される。このような接続は、多層配線構造を構成する第１〜第４の配線層２１１〜２１４によって達成される。これに対し、図１０（ｂ）に示すスルー型の貫通電極１７４Ｂに関しては、平面的に見て互いに重なる位置に形成された表面バンプ１７１と裏面バンプ１７３とが、貫通電極１７４Ｂを介して互いに接続される。
【０１０６】
次に、半導体装置１００Ａ内における各種信号の転送ルートについて、図１１を参照しながら説明する。図１１に示すメモリコア１Ａ〜１Ｄは、それぞれが第１の実施の形態で説明した半導体装置１と同等の機能を有している。つまり、第１及び第２のメモリチップＭ１，Ｍ２は、第１の実施の形態で説明した半導体装置１を４つずつ内蔵している。
【０１０７】
図１１に示すリセット信号／ＲＳＴ＿０，／ＲＳＴ＿１は、それぞれが第１の実施の形態で説明したリセット信号／ＲＳＴに相当する。リセット信号／ＲＳＴ＿０は、ロジックチップＬ０から、第１のメモリチップＭ１のメモリコア１Ａ〜１Ｄに共通に供給される。一方、リセット信号／ＲＳＴ＿１は、ロジックチップＬ０から、第２のメモリチップＭ２のメモリコア１Ａ〜１Ｄに共通に供給される。つまり、リセット信号／ＲＳＴ＿０，／ＲＳＴ＿１は、互いに独立して、第１及び第２のメモリチップＭ１，Ｍ２のそれぞれに供給される。このようなリセット信号／ＲＳＴ＿０，／ＲＳＴ＿１の転送方法はスタッガードルーティング(staggered routing)と呼ばれ、図１０（ａ）に示したスタッガード型の貫通電極１７４Ａによって実現される。
【０１０８】
これに対し、第１の実施の形態で説明したクロック信号ＣＫ、クロックイネーブル信号ＣＫＥ、チップセレクト信号／ＣＳ、及びコマンドアドレス信号ＣＡ（コマンドアドレス信号ＣＡ０〜ＣＡｍ）は、ロジックチップＬ０から、各メモリコアに個別に供給される。図１１では、メモリチップＭｋ（ｋは１又は２）のメモリコア１ｍ（ｍはＡ〜Ｄのいずれか）に供給されるこれらの信号を、クロック信号ＣＫ＿（ｋ−１）ｍ、クロックイネーブル信号ＣＫＥ＿（ｋ−１）ｍ、チップセレクト信号／ＣＳ＿（ｋ−１）ｍ、及びコマンドアドレス信号ＣＡ＿（ｋ−１）ｍと図示している。これらの各信号の転送方法も上述したスタッガードルーティングであり、図１０（ａ）に示したスタッガード型の貫通電極１７４Ａによって実現される。
【０１０９】
また、データＤＱ（データＤＱ０〜ＤＱｎ）の転送ルートも、メモリコアごとに用意される。図１１では、メモリチップＭｋのメモリコア１ｍに入出力されるデータＤＱを、データＤＱ＿（ｋ−１）ｍと図示している。データＤＱの転送方法も上述したスタッガードルーティングであり、図１０（ａ）に示したスタッガード型の貫通電極１７４Ａによって実現される。
【０１１０】
なお、図１０（ｂ）に示したスルー型の貫通電極１７４Ｂによって実現される信号の転送方法はスルールーティング(through routing)と呼ばれ、図示していないが、テスト信号などの第１及び第２のメモリチップＭ１，Ｍ２に共通に供給される信号の転送などに用いられる。
【０１１１】
以上説明したように、本実施の形態による半導体装置１００Ａによれば、第１及び第２のメモリチップＭ１，Ｍ２のそれぞれに設けられるメモリコア１Ａ〜１Ｄに対して、リセット信号／ＲＳＴを供給することが可能になる。したがって、各メモリコアにおいて、第１の実施の形態と同様に、入力論理しきい値に生ずる半導体装置ごとの個体差を低減することが可能になる。
【０１１２】
次に、本発明の第３の実施の形態による半導体装置１００Ｂについて、図１２を参照しながら説明する。半導体装置１００Ｂは、ロジックチップＬ０とチップ積層体ＳＣとを積層せず、１枚のインターポーザＩＰ上にそれぞれを搭載した点で半導体装置１００Ａと異なっており、その他の点では半導体装置１００Ａと同様である。以下、相違点に着目して説明する。
【０１１３】
半導体装置１００Ｂは、いわゆる２．５Ｄ(2.5 Dimension)構造を有するＳｉＰであり、ロジックチップＬ０と、第１及び第２のメモリチップＭ１，Ｍ２を含むチップ積層体ＳＣとが、インターポーザＩＰの表面に２次元的に配置された構成を有している。インターポーザＩＰは配線基板１１０に搭載されており、両者の隙間にはＮＣＰなどからなる充填剤１２３が充填されている。
【０１１４】
インターポーザＩＰとしては、ガラスエポキシ基材を用いたものや、シリコン基板を基材に用いたいわゆるシリコンインターポーザなどを使用することが好適である。インターポーザＩＰの一方の面には複数の接続パッド１５１が形成され、他方の面には、複数のはんだバンプ１５２が形成される。各接続パッド１５１はそれぞれ、ロジックチップＬ０の表面バンプ１４１及びチップ積層体ＳＣの第１のメモリチップＭ１の表面バンプ１７１のいずれかと対応付けられており、対応する表面バンプと電気的に接続される。また、接続パッド１５１は、複数のはんだバンプ１５２のいずれかと対応付けられており、インターポーザＩＰの内部に形成された図示しない導電経路（スルーホール導体など）を介して、対応するはんだバンプ１５２に電気的に接続される。一方、はんだバンプ１５２は、複数のランド１１３のいずれかと対応付けられており、絶縁基材１１１の内部に形成された図示しない導電経路（スルーホール導体など）を介して、対応するランド１１３と電気的に接続される。
【０１１５】
本実施の形態による半導体装置１００Ｂにおいても、図１１に示した半導体装置１００Ａの例と同様、第１及び第２のメモリチップＭ１，Ｍ２のそれぞれに設けられるメモリコア１Ａ〜１Ｄに対して、リセット信号／ＲＳＴを含む各信号を供給することが可能になる。したがって、各メモリコアにおいて、第１及び第２の実施の形態と同様に、入力論理しきい値に生ずる半導体装置ごとの個体差を低減することが可能になる。
【０１１６】
次に、本発明の第４の実施の形態による半導体装置１００Ｃについて、図１３及び図１４を参照しながら説明する。半導体装置１００Ｃは、４枚のメモリチップＭ１〜Ｍ４によりチップ積層体ＳＣを構成した点で半導体装置１００Ａと異なっており、その他の点では半導体装置１００Ａと同様である。以下、相違点に着目して説明する。
【０１１７】
半導体装置１００Ｃのチップ積層体ＳＣは、第１〜第４のメモリチップＭ１〜Ｍ４がこの順で積層された構成を有している。第１〜第３のメモリチップＭ１〜Ｍ３は、半導体装置１００Ａにおける第１のメモリチップＭ１と同様の構成を有している。また、第４のメモリチップＭ４は、半導体装置１００Ａにおける第２のメモリチップＭ２と同様の構成を有している。
【０１１８】
第１のメモリチップＭ１の表面バンプ１７１は、半導体装置１００Ａと同様、ロジックチップＬ０に設けられる複数の裏面バンプ１４２のうちの対応するものと電気的に接続される。また、第１のメモリチップＭ１の裏面バンプ１７３は、第２のメモリチップＭ２の表面バンプ１７１に接続され、第２のメモリチップＭ２の裏面バンプ１７３は、第３のメモリチップＭ３の表面バンプ１７１に接続される。さらに、第３のメモリチップＭ３の裏面バンプ１７３は、第４のメモリチップＭ４の表面バンプ１７５に接続される。以上の接続により、半導体装置１００Ｃにおいては、ロジックチップＬ０と第１〜第４のメモリチップＭ１〜Ｍ４のそれぞれとの間で信号やデータを転送することが可能になっている。
【０１１９】
半導体装置１００Ｃ内における各種信号の転送ルートについて、図１４を参照しながら説明する。第１〜第４のメモリチップＭ１〜Ｍ４はそれぞれ、図１１に示した第１及び第２のメモリチップＭ１，Ｍ２と同様、４つのメモリコア１Ａ〜１Ｄを内蔵しているが、図１４では、このうちメモリコア１Ｂ〜１Ｄについて図示を省略している。
【０１２０】
リセット信号／ＲＳＴ、クロックイネーブル信号ＣＫＥ、チップセレクト信号／ＣＳの転送方法は、半導体装置１００Ａのものと同様である。すなわち、リセット信号／ＲＳＴはメモリチップごとのリセット信号／ＲＳＴ＿０〜／ＲＳＴ＿３からなり、ロジックチップＬ０から、第１〜第４のメモリチップＭ１〜Ｍ４のそれぞれに個別に供給される。また、クロックイネーブル信号ＣＫＥはメモリコアごとのクロックイネーブル信号ＣＫＥ＿（ｋ−１）ｍ（ｋは１〜４のいずれか、ｍはＡ〜Ｄのいずれか）からなり、ロジックチップＬ０から、各メモリコアに個別に供給される。同様に、チップセレクト信号／ＣＳはメモリコアごとのチップセレクト信号／ＣＳ＿（ｋ−１）ｍからなり、ロジックチップＬ０から、各メモリコアに個別に供給される。
【０１２１】
一方、クロック信号ＣＫ、コマンドアドレス信号ＣＡ（コマンドアドレス信号ＣＡ０〜ＣＡｍ）、データＤＱ（データＤＱ０〜ＤＱｎ）は、第１及び第３のメモリチップＭ１，Ｍ３の間で共通に転送され、第２及び第４のメモリチップＭ２，Ｍ４の間でも共通に転送される。具体的に説明すると、クロック信号ＣＫは、第１及び第３のメモリチップＭ１，Ｍ３に共通であり、かつメモリコアごとのクロック信号ＣＫ＿０，２ｍと、第２及び第４のメモリチップＭ２，Ｍ４に共通であり、かつメモリコアごとのクロック信号ＣＫ＿１，３ｍとからなる。クロック信号ＣＫ＿０，２ｍは第１及び第３のメモリチップＭ１，Ｍ３のメモリコア１ｍに共通に供給され、クロック信号ＣＫ＿１，３ｍは第２及び第４のメモリチップＭ２，Ｍ４のメモリコア１ｍに共通に供給される。同様に、コマンドアドレス信号ＣＡは、第１及び第３のメモリチップＭ１，Ｍ３に共通であり、かつメモリコアごとのコマンドアドレス信号ＣＡ＿０，２ｍと、第２及び第４のメモリチップＭ２，Ｍ４に共通であり、かつメモリコアごとのコマンドアドレス信号ＣＡ＿１，３ｍとからなる。コマンドアドレス信号ＣＡ＿０，２ｍは第１及び第３のメモリチップＭ１，Ｍ３のメモリコア１ｍに共通に供給され、コマンドアドレス信号ＣＡ＿１，３ｍは第２及び第４のメモリチップＭ２，Ｍ４のメモリコア１ｍに共通に供給される。また、データＤＱは、第１及び第３のメモリチップＭ１，Ｍ３に共通であり、かつメモリコアごとのデータＤＱ＿０，２ｍと、第２及び第４のメモリチップＭ２，Ｍ４に共通であり、かつメモリコアごとのデータＤＱ＿１，３ｍとからなる。データＤＱ＿０，２ｍは第１及び第３のメモリチップＭ１，Ｍ３のメモリコア１ｍとロジックチップＬ０との間で転送され、データＤＱ＿１，３ｍは第２及び第４のメモリチップＭ２，Ｍ４のメモリコア１ｍとロジックチップＬ０との間で転送される。このようなクロック信号ＣＫ、コマンドアドレス信号ＣＡ、データＤＱの転送方法はスウィズルドルーティング(swizzled routing)と呼ばれる。
【０１２２】
本実施の形態による半導体装置１００Ｃにおいても、図１１に示した半導体装置１００Ａの例と同様、第１〜第４のメモリチップＭ１〜Ｍ４のそれぞれに設けられるメモリコア１Ａ〜１Ｄに対して、リセット信号／ＲＳＴを含む各信号を供給することが可能になる。したがって、各メモリコアにおいて、第１乃至第３の実施の形態と同様に、入力論理しきい値に生ずる半導体装置ごとの個体差を低減することが可能になる。
【０１２３】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【０１２４】
１，１００Ａ，１００Ｂ，１００Ｃ  半導体装置
１Ａ〜１Ｄ      メモリコア
１０            リセット端子
１１            クロック端子
１２            クロックイネーブル端子
１３            チップセレクト端子
１４            コマンドアドレス端子
１５            データ入出力端子
１６            電源端子
２０            入力調整部
２１            ヒューズ回路
２２            入力部
２３            データ入出力部
２３ａ          データ入力回路
２３ｂ          データ出力回路
２４            リード／ライト制御部
２５            メモリセルアレイ
２６            パワーオンリセット（ＰＯＲ）回路
３０            ラッチ回路
３０ａ，３３，３３ａ〜３３ｄ  遅延回路
３１，３２      第１，第２のイネーブル信号生成回路
３４            論理積回路
３５            ＮＭＯＳリングオシレータ
３６            ＰＭＯＳリングオシレータ
３７            論理和回路
３８            カウンタ回路
３８ａ〜３８ｃ  カウンタ
３９            選択回路
３９ａ〜３９ｃ  マルチプレクサ
４０            入力回路
１１０          配線基板
１１１          絶縁基材
１１２，１５１  接続パッド
１１３          ランド
１１４，１１５  絶縁膜
１１６          はんだボール
１２１〜１２４  充填剤
１３１          樹脂層
１３２          封止樹脂
１４１，１７１，１７５  表面バンプ
１４２，１７３  裏面バンプ
１４３，１７４，１７４Ａ，１７４Ｂ  貫通電極
１４４，１７２．１７６  はんだ層
１５２          はんだバンプ
１７７          メッキシード層
２００          半導体基板
２０１〜２０４  第１〜第４の層間絶縁膜
２０５          パッシベーション膜
２０６          保護膜
２１１〜２１４  第１〜第４の配線層
２１５          スルーホール導体
２２０          内部回路
２３１          貫通ビア
２３２          ビア絶縁膜
２３３          基板貫通導体
２３４          メッキシード層
／ＣＳ          チップセレクト信号
／ＲＳＴ        リセット信号
Ｃ              回路層
ＣＡ，ＣＡ０〜ＣＡｍ  コマンドアドレス信号
ＣＣＬＫ１      第１のカウンタクロック信号
ＣＣＬＫ２      第２のカウンタクロック信号
ＣＫ            外部クロック信号
ＣＫＥ          クロックイネーブル信号
Ｃｏｕｎｔ      調整信号
ＤＩＮ          入力信号
ＤＯＵＴ        出力信号
ＤＱ，ＤＱ０〜ＤＱｎ  データ
ＤＲＳＴ        遅延リセット信号
ＩＰ            インターポーザ
Ｌ０            ロジックチップ
Ｍ１〜Ｍ４      第１〜第４のメモリチップ
Ｍｏ１．Ｍｏ２  第１，第２のモニタ部
Ｎ１〜Ｎ４，Ｓ２，Ｓ４，Ｓ６，Ｓ８，Ｔ１，Ｔ２  ｎチャンネル型ＭＯＳトランジスタ
Ｐ１〜Ｐ８，Ｓ１，Ｓ３，Ｓ５，Ｓ７，Ｔ３，Ｔ４  ｐチャンネル型ＭＯＳトランジスタ
ＳＣ            チップ積層体
ＳＥＬ          選択信号
ＴＰ１，ＴＰ２  テストパッド
ＴＲＩＮＧＯＳＣＮＥＮ  第１のイネーブル信号
ＴＲＩＮＧＯＳＣＰＥＮ  第２のイネーブル信号
ＴＲＩＮＧＯＵＴ  クロック信号
ＴＳＥＬ        選択信号
Ｔｆｕｓｅ      調整情報
Ｔｆｕｓｅ＿ｍｕｘ  調整信号
Ｕ１，Ｕ２      第１，第２の単位回路
ｄｎ１〜ｄｎ４  第１〜第４の電源ノード
ｏｎ１，ｏｎ２  第１，第２の出力ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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