(57)【要約】      （修正有）【課題】タイミングマージンを適応的に補正するメモリ装置及びそれを含む集積回路を提供する。【解決手段】集積回路は、電力管理部３０及び一つ以上のメモリ装置５０、６０を含む。電力管理部は動作状態をモニタリングして複数の電力レベル中から現在の動作状態に相応する動作電力レベルを決め、決定された動作電力レベルのタイミングマージンを示す複数のグレイビット信号からなったグレイコード信号を提供する。メモリ装置はグレイコード信号に基づいて動作タイミングを調節する。グレイコードを用いてタイミングマージンを提供することによってタイミングマージンの変更時発生しうるエラーを防止しながらも動作を中止せずに効率的にメモリ装置のタイミングマージンを補正する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の電力レベル中から第１動作電力レベルを決め、前記第１動作電力レベルに相応する第１タイミングマージンを決め、前記第１タイミングマージンを示す第１グレイコード信号を発生して、前記第１グレイコード信号を出力する電力管理部と、
前記電力管理部から前記第１動作電力レベルを提供され、前記第１グレイコード信号が示す前記第１タイミングマージンにしたがって動作タイミングを調節する第１メモリ装置を含むことを特徴とするモバイル装置のアプリケーションプロセッサ。
【請求項２】
前記電力管理部は、
前記複数の電力レベルにそれぞれ相応する複数のタイミングマージンを示す複数のグレイコードを保存する保存部と、
前記保存部に保存された複数のグレイコード中から前記第１動作電力レベルに相応する前記第１タイミングマージンを示すグレイコードを提供され、前記グレイコードにしたがって前記第１グレイコード信号を出力するレジスタを含むことを特徴とする請求項１に記載のアプリケーションプロセッサ。
【請求項３】
前記電力管理部は、
前記複数の電力レベルにそれぞれ相応する複数のタイミングマージンを示す複数の二進コードを保存する保存部と、
前記保存部に保存された複数の二進コード中から前記第１動作電力レベルに相応する前記第１タイミングマージンを示す二進コードを提供され、前記二進コードをグレイコードに変換するエンコーダと、
前記エンコーダから前記グレイコードを提供され、前記グレイコードにしたがって前記第１グレイコード信号を出力するレジスタを含むことを特徴とする請求項１に記載のアプリケーションプロセッサ。
【請求項４】
前記電力管理部から出力される前記第１グレイコード信号を前記第１題１タイミングマージンを示す第１の二進コード信号に変換して、前記第１の二進コード信号を前記第１メモリ装置に出力するデコーダをさらに含み、
前記第１メモリ装置は前記第１の二進コード信号を受信して前記第１の二進コード信号が示す前記第１タイミングマージンにしたがって前記動作タイミングを調節することを特徴とする請求項１に記載のアプリケーションプロセッサ。
【請求項５】
前記電力管理部は、前記第１動作電力レベルにしたがって電圧制御信号を発生して、電圧制御部が前記第１動作電力レベルに相応する動作電圧を提供するように前記電圧制御信号を前記電圧制御部に伝送することを特徴とする請求項１に記載のアプリケーションプロセッサ。
【請求項６】
前記第１グレイコード信号を受信して前記第１グレイコード信号が示す前記第１タイミングマージンにしたがって自身の動作タイミングを調節する第２メモリ装置をさらに含むことを特徴とする請求項１に記載のアプリケーションプロセッサ。
【請求項７】
前記電力管理部から出力される前記第１グレイコード信号を同期化して、前記同期化された第１グレイコード信号を前記第１メモリ装置および前記第２メモリ装置に提供する少なくとも一つの同期化回路をさらに含むことを特徴とする請求項６に記載のアプリケーションプロセッサ。
【請求項８】
第２メモリ装置をさらに含み、
前記電力管理部は、第２タイミングマージンを決めて、前記第２タイミングマージンを示す第２グレイコード信号を発生して、前記第１グレイコード信号は前記第１メモリ装置に出力して前記第２グレイコード信号は前記第２メモリ装置に出力することを特徴とする請求項１に記載のアプリケーションプロセッサ。
【請求項９】
前記電力管理部は、前記第２メモリ装置のための第２動作電力レベルを決め、前記第１動作電力レベルおよび前記第２動作電力レベルにしたがって電圧制御信号を発生して、電圧制御部が前記第１動作電力レベルおよび前記第２動作電力レベルに相応する動作電圧を提供するように前記電圧制御信号を前記電圧制御部に伝送して、前記電圧制御部から前記動作電圧を受信して、
前記電力制御部は、前記第１動作電力レベルを前記第１メモリ装置に提供して前記第２動作電力レベルを前記第２メモリ装置に提供することを特徴とする請求項８に記載のアプリケーションプロセッサ。
【請求項１０】
前記電力管理部は、前記第１動作電力レベルにしたがって動作電圧および動作周波数のうち、少なくとも一つを変更することを特徴とする請求項１に記載のアプリケーションプロセッサ。
【請求項１１】
前記電力管理部は、前記第１動作電力レベルを上昇する場合、前記電力管理部は前記動作電圧を増加して、前記動作電圧を増加した後に前記第１タイミングマージンを減少して、前記第１タイミングマージンを減少した後に前記動作周波数を増加することを特徴とする請求項１０に記載のアプリケーションプロセッサ。
【請求項１２】
前記電力管理部は、前記第１動作電力レベルを下降する場合、前記電力管理部は前記動作周波数を減少して、前記動作周波数を減少した後に前記第１タイミングマージンを増加して、前記第１タイミングマージンを増加した後に前記動作電圧を減少することを特徴とする請求項１０に記載のアプリケーションプロセッサ。
【請求項１３】
前記電力管理部は、前記動作周波数を変更するためにクロック制御信号をクロック制御部に出力して、
前記第１動作電力レベルを変更する間に前記クロック制御部はクロック信号の出力を中止しないことを特徴とする請求項１０に記載のアプリケーションプロセッサ。
【請求項１４】
前記電力管理部は、動作電力レベルの変更が決定されるたびにグレイコード信号を発生することを特徴とする請求項１に記載のアプリケーションプロセッサ。
【請求項１５】
前記電力管理部は、前記動作電力レベルが変更される場合、前記グレイコード信号の一つのビットのみが変更されるように前記動作電力レベルを１レベルずつ徐々に上昇したり下降することを特徴とする請求項１４に記載のアプリケーションプロセッサ。
【請求項１６】
メモリセルを含むメモリコアと、
動作電力レベルに相応するタイミングマージンを示すグレイコード信号を受信して前記タイミングマージンに基づいて前記メモリコアの動作タイミングを制御する制御部を含むモバイル装置のアプリケーションプロセッサのためのメモリ装置。
【請求項１７】
前記制御部は、前記グレイコード信号を前記タイミングマージンを示す二進コード信号に変換するデコーダを含むことを特徴とする請求項１６に記載のメモリ装置。
【請求項１８】
前記制御部は、前記動作電力レベルの変更が決定されるたびに前記グレイコード信号を受信することを特徴とする請求項１６に記載のメモリ装置。
【請求項１９】
前記制御部は、前記アプリケーションプロセッサの同期化回路から前記グレイコード信号を受信することを特徴とする請求項１６に記載のメモリ装置。
【請求項２０】
アプリケーションプロセッサと、
前記アプリケーションプロセッサに動作電圧を供給する電力管理集積回路(ＰＭＩＣ、ｐｏｗｅｒ  ｍａｎａｇｅｍｅｎｔ  ＩｎｔｅｇＲａｔｅｄ  Ｃｉｒｃｕｉｔ)と、
動的ランダムアクセスメモリＤＲＡＭと、
フラッシュメモリとを含み、
前記アプリケーションプロセッサは、
複数の電力レベル中から動作電力レベルを決めて、前記動作電力レベルに相応するタイミングマージンを決めて、前記タイミングマージンを示すグレイコード信号を発生して、前記グレイコード信号を出力する電力管理部と、
前記電力管理部から前記動作電力レベルを提供され、前記グレイコード信号が示す前記タイミングマージンにしたがって動作タイミングを調節するメモリ装置とを含むことを特徴とするモバイル装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に係り、より詳しくはタイミングマージンを適応的に補正するメモリ装置およびそれを含む集積回路に関する。
【背景技術】
【０００２】
最近、多くの集積回路（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）は低電力動作のためにＤＶＦＳ（Ｄｙｎａｍｉｃ  Ｖｏｌｔａｇｅ  Ｆｒｅｑｕｅｎｃｙ  Ｓｃａｌｉｎｇ）技法を採用している。集積回路に含まれたエスラム(ＳＲＡＭ:ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ)のような内蔵メモリ（ｅｍｂｅｄｄｅｄ  ｍｅｍｏｒｙ）の最適な性能のためには駆動電圧の変動によって内蔵メモリの動作タイミングが調節されなければならない。従来は駆動電圧が変更される間にクロック信号を中止するなどの方法が用いられたが、それは集積回路のクロックドメインまたは、パワードメインが単純であり、クロック信号の個数が制限的であるときに限って使用可能である。このような従来の方法は、集積回路の性能低下を招いて、クロック信号の個数の多い複雑なクロックドメインを含む集積回路には用いることが難しい。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国登録特許第７６５０４８１号公報
【特許文献２】特開２００７−１１５３６２号公報
【特許文献３】米国登録特許第７８２７４３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
前記のような問題点を解決するための本発明の一目的は、電力レベルの変更時の動作を中止せずにメモリ装置のタイミングマージンを適応的に補正できる集積回路を提供することにある。
【０００５】
また、本発明の一目的は、電力レベルの変更時の動作を中止せずにタイミングマージンを適応的に補正できるメモリ装置を提供することにある。
【課題を解決するための手段】
【０００６】
前記一目的を達成するために、本発明の実施例に係るモバイル装置のアプリケーションプロセッサは電力管理部および第１メモリ装置を含む。前記電力管理部は複数の電力レベル中から第１動作電力レベルを決めて、前記第１動作電力レベルに相応する第１タイミングマージンを決めて、前記第１タイミングマージンを示す第１グレイコード信号を発生して、前記第１グレイコード信号を出力する。前記第１メモリ装置は前記電力管理部から前記第１動作電力レベルが提供され、前記第１グレイコード信号が示す前記第１タイミングマージンにしたがって動作タイミングを調節する。
【０００７】
前記電力管理部は、前記複数の電力レベルにそれぞれ相応する複数のタイミングマージンを示す複数のグレイコードを保存する保存部および前記保存部に保存された複数のグレイコード中から前記第１動作電力レベルに相応する前記第１タイミングマージンを示すグレイコードを提供され、前記グレイコードにしたがって前記第１グレイコード信号を出力するレジスタを含んでもよい。
【０００８】
前記電力管理部は、前記複数の電力レベルにそれぞれ相応する複数のタイミングマージンを示す複数の二進コードを保存する保存部、前記保存部に保存された複数の二進コード中から前記第１動作電力レベルに相応する前記第１タイミングマージンを示す二進コードを提供され、前記二進コードをグレイコードに変換するエンコーダおよび前記エンコーダから前記グレイコードを提供され、前記グレイコードにしたがって前記第１グレイコード信号を出力するレジスタを含んでもよい。
【０００９】
前記アプリケーションプロセッサは、前記電力管理部から出力される前記第１グレイコード信号を前記第１タイミングマージンを示す第１の二進コード信号に変換して、前記第１の二進コード信号を前記第１メモリ装置に出力するデコーダをさらに含んでもよい。前記第１メモリ装置は前記第１の二進コード信号を受信して前記第１の二進コード信号が示す前記第１タイミングマージンにしたがって前記動作タイミングを調節してもよい。
【００１０】
前記電力管理部は、前記第１動作電力レベルにしたがって電圧制御信号を発生して、電圧制御部が前記第１動作電力レベルに相応する動作電圧を提供するように前記電圧制御信号を前記電圧制御部に伝送してもよい。
【００１１】
前記アプリケーションプロセッサは、前記第１グレイコード信号を受信して前記第１グレイコード信号が示す前記第１タイミングマージンにしたがって自身の動作タイミングを調節する第２メモリ装置をさらに含んでもよい。
【００１２】
前記アプリケーションプロセッサは、前記電力管理部から出力される前記第１グレイコード信号を同期化して、前記同期化された第１グレイコード信号を前記第１メモリ装置および前記第２メモリ装置に提供する少なくとも一つの同期化回路をさらに含んでもよい。
【００１３】
前記アプリケーションプロセッサは、第２メモリ装置をさらに含み、前記電力管理部は第２タイミングマージンを決めて、前記第２タイミングマージンを示す第２グレイコード信号を発生して、前記第１グレイコード信号は前記第１メモリ装置に出力して前記第２グレイコード信号は、前記第２メモリ装置に出力してもよい。
【００１４】
前記電力管理部は、前記第２メモリ装置のための第２動作電力レベルを決めて、前記第１動作電力レベルおよび前記第２動作電力レベルにしたがって電圧制御信号を発生して、電圧制御部が前記第１動作電力レベルおよび前記第２動作電力レベルに相応する動作電圧を提供するように前記電圧制御信号を前記電圧制御部に伝送して、前記電圧制御部から前記動作電圧を受信してもよい。前記電力制御部は前記第１動作電力レベルを前記第１メモリ装置に提供して前記第２動作電力レベルを前記第２メモリ装置に提供してもよい。
【００１５】
前記電力管理部は、前記第１動作電力レベルにしたがって動作電圧および動作周波数のうち、少なくとも一つを変更してもよい。
【００１６】
前記電力管理部は前記第１動作電力レベルを上昇する場合、前記電力管理部は前記動作電圧を増加して、前記動作電圧を増加した後に前記第１タイミングマージンを減少して、前記第１タイミングマージンを減少した後に前記動作周波数を増加してもよい。
【００１７】
前記電力管理部は、前記第１動作電力レベルを下降する場合、前記電力管理部は前記動作周波数を減少して、前記動作周波数を減少した後に前記第１タイミングマージンを増加して、前記第１タイミングマージンを増加した後に前記動作電圧を減少してもよい。
【００１８】
前記電力管理部は、前記動作周波数を変更するためにクロック制御信号をクロック制御部に出力して、前記第１動作電力レベルを変更する間に前記クロック制御部はクロック信号の出力を中止できないことがある。
【００１９】
前記電力管理部は、動作電力レベルの変更が決定されるたびにグレイコード信号を発生する可能性がある。
【００２０】
前記電力管理部は、前記動作電力レベルが変更される場合、前記グレイコード信号の一つのビットのみが変更されるように前記動作電力レベルを１レベルずつ徐々に上昇してもよく、下降してもよい。
【００２１】
前記一目的を達成するために本発明の実施例に係るモバイル装置のアプリケーションプロセッサのためのメモリ装置はメモリコアおよび制御部を含む。メモリコアはメモリセルを含む。制御部は動作電力レベルに相応するタイミングマージンを示すグレイコード信号を受信して前記タイミングマージンに基づいて前記メモリコアの動作タイミングを制御する。
【００２２】
前記制御部は、前記グレイコード信号を前記タイミングマージンを示す二進コード信号に変換するデコーダを含んでもよい。
【００２３】
前記制御部は、前記動作電力レベルの変更が決定されるたびに前記グレイコード信号を受信してもよい。
【００２４】
前記制御部は前記アプリケーションプロセッサの同期化回路から前記グレイコード信号を受信してもよい。
【００２５】
前記一目的を達成するために本発明の実施例に係るモバイル装置はアプリケーションプロセッサ、前記アプリケーションプロセッサに動作電圧を供給する電力管理集積回路(ＰＭＩＣ、ｐｏｗｅｒ  ｍａｎａｇｅｍｅｎｔ  ＩｎｔｅｇＲａｔｅｄ  Ｃｉｒｃｕｉｔ)、動的ランダムアクセスメモリＤＲＡＭおよびフラッシュメモリを含む。前記アプリケーションプロセッサは、電力管理部およびメモリ装置を含む。前記電力管理部は、複数の電力レベル中から動作電力レベルを決めて、前記動作電力レベルに相応するタイミングマージンを決めて、前記タイミングマージンを示すグレイコード信号を発生して、前記グレイコード信号を出力する。前記メモリ装置は、前記電力管理部から前記動作電力レベルを提供され、前記グレイコード信号が示す前記タイミングマージンにしたがって動作タイミングを調節する。
【発明の効果】
【００２６】
本発明の実施例に係るメモリ装置およびそれを含む集積回路は、グレイコードを用いてタイミングマージンを提供することによって、タイミングマージンの変更時発生しうるエラーを防止しながらも動作を中止せずに効率的にメモリ装置のタイミングマージンを補正する。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施例に係るシステムを示すブロック図。
【図２】図１の集積回路に含まれる電力管理部の一例を示すブロック図。
【図３】図２の電力管理部に含まれるルックアップテーブルの一例を示す図。
【図４】二進コードとグレイコードとの関係を示す図。
【図５】二進コード信号を受信するメモリ装置を含む集積回路の一例を示すブロック図。
【図６】二進コード信号を受信するメモリ装置の動作を示すタイミング図。
【図７】本発明の一実施例に係るグレイコード信号を受信するメモリ装置を含む集積回路を示すブロック図。
【図８】グレイコード信号を受信するメモリ装置の動作を示すタイミング図。
【図９】グレイコード信号を受信するメモリ装置の動作を示すタイミング図。
【図１０】本発明の一実施例に係るグレイコード信号を出力する電力管理部を示すブロック図。
【図１１】本発明の他の実施例に係るグレイコード信号を出力する電力管理部を示すブロック図。
【図１２】本発明の他の実施例に係るグレイコード信号を受信するメモリ装置を含む集積回路を示すブロック図。
【図１３】二進コード信号をグレイコード信号に変換するエンコーダの一例を示す回路図。
【図１４】グレイコード信号を二進コード信号に変換するデコーダの一例を示す回路図。
【図１５】本発明の実施例に係るメモリ装置を示すブロック図。
【図１６】本発明の一実施例に係るエスラム装置を示す回路図。
【図１７】図１６のエスラム装置の動作を示すタイミング図。
【図１８】本発明の一実施例に係る電力レベル上昇シークエンスを示すタイミング図。
【図１９】本発明の一実施例に係る電力レベル下降シークエンスを示すタイミング図。
【図２０】本発明の一実施例に係る電力管理方法を示す流れ図。
【図２１】本発明の実施例に係るシステムオンチップを示すブロック図。
【図２２】本発明の実施例に係るモバイル装置を示すブロック図。
【図２３】図２０のモバイル装置がスマートフォンで具現される一例を示す図面。
【発明を実施するための形態】
【００２８】
本文に開示されている本発明の実施例に対して、特定の構造的乃至機能的説明は単に本発明の実施例を説明するための目的として例示され、本発明の実施例は多様な形態で実施することができる。本文に説明された実施例に限定されるものと解釈してはならない。
【００２９】
本発明は多様な変更を加えることができ、様々な形態を有することができるため、特定実施例を図面に示し、本文に詳細に説明する。しかしながら、これは本発明を特定した開示形態に限定するものではなく、本発明の思想および技術範囲に含まれるすべての変更、均等物乃至代替物を含むものとして理解すべきである。
【００３０】
第１、第２等の用語は、多様な構成要素を説明する際に用いることができるが、これらの構成要素は、前記用語によって限定されるものではない。前記用語は一つの構成要素を他の構成要素から区別する目的で使われる。例えば、本発明の権利範囲から離脱せずに、第１構成要素は第２構成要素と命名することができて、同様に第２構成要素も第１構成要素と命名してもよい。
【００３１】
ある構成要素が異なる構成要素に「連結され」あるとか「接続され」と言及された場合には、その他の構成要素に直接的に連結されるか、または、接続されていることもあり得るが、間にその他の構成要素が存在してもよいと理解すべきである。一方、ある構成要素が異なる構成要素に「直接連結され」、あるいは「直接接続され」と言及された場合には、間にその他の構成要素が存在しないと理解しなければならない。構成要素の間の関係を説明するその他の表現、すなわち「〜間に」と「すぐに〜間に」または「〜に隣り合わせる」と「〜に直接隣り合う」等も同様に解釈されなければならない。
【００３２】
本明細書において用いた用語は単に特定の実施例を説明するために用いられるものであり、本発明を限定しようとする意図はない。単数の表現は文脈上、明確に異なることを意味しない限り、複数の表現を含む。本明細書において、「含む」または「有する」等の用語は実施された特徴、数字、段階、動作、構成要素、部分品または、これらを組み合わせたものが存在することを指定しようとするものであって、一つまたは、それ以上の他の特徴や数字、段階、動作、構成要素、部分品または、これらを組み合わせたものなどの存在または、付加の可能性をあらかじめ排除しないことと理解しなければならない。
【００３３】
異なるように定義されない限り、技術的や科学的な用語を含め、ここで用いられるすべての用語は本発明が属する技術分野において通常の知識を持った者によって一般的に理解されるものと同様の意味を有する。一般的に使われる辞書に定義されているような用語は関連技術の文脈上有する意味と一致する意味であると解釈されるべきであり、本明細書において明確に定義しない限り、理想的や過度に形式的な意味とは解釈されない。
【００３４】
以下、添付した図面を参照して、本発明の望ましい実施例をより詳細に説明する。図面上の同様の構成要素に対しては同様の参照符号を用いて同様の構成要素に対して重複した説明は省略する。
【００３５】
図１は、本発明の実施例に係るシステムを示すブロック図である。
【００３６】
図１を参照すると、システム１００は集積回路１０および電圧制御部７０を含んでもよい。
【００３７】
集積回路１０は、少なくとも一つのプロセッサ２０、電力管理部３０（ＰＭＵ：ｐｏｗｅｒ  ｍａｎａｇｅｍｅｎｔ  ｕｎｉｔ）、クロック制御部４０（ＣＣＵ：ｃｌｏｃｋ  ｃｏｎｔｒｏｌ  ｕｎｉｔ）、および一つ以上のメモリ装置５０ＭＥＭ１及びメモリ装置６０ＭＥＭ２を含んでもよい。
【００３８】
集積回路１０は、多様な構成要素が一つのチップに集積されたシステムオンチップ（ＳＯＣ：ｓｙｓｔｅｍ  ｏｎ  ｃｈｉｐ）または、アプリケーションプロセッサ（ａｐｐｌｉｃａｔｉｏｎ  ｐｒｏｃｅｓｓｏｒ）であってもよい。集積回路１０は、電圧制御部７０から必要な電力を供給されることができる。電圧制御部７０は、少なくとも一つの電圧レギュレータを包含でき、パワーサプライまたは、電力管理集積回路（ＰＭＩＣ：ｐｏｗｅｒ  ｍａｎａｇｅｍｅｎｔ  ＩｎｔｅｇＲａｔｅｄ  Ｃｉｒｃｕｉｔ）と指称されることがある。実施例にしたがって、電圧制御部７０は、集積回路１０とは別個のチップで具現されてもよく、電圧制御部７０の少なくとも一部構成要素は集積回路１０に含まれてもよい。
【００３９】
図１には一つのプロセッサ２０のみを図示したが、集積回路１０は一つ以上のプロセッサまたは、プロセッシングユニットをさらに含んでもよい。プロセッサ２０は、集積回路１０の主な機能を行うＣＰＵ（ｃｅｎｔｒａｌ  ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ）であって、プログラム命令（ｉｎｓｔｒｕｃｔｉｏｎｓ)、特に、運営体制（ＯＳ：ｏｐｅｒａｔｉｎｇ  ｓｙｓｔｅｍ）を行うように具現されてもよい。
【００４０】
電力管理部３０は、集積回路１０の動作状態をモニタリングして図３に例示したような複数の電力レベル中から現在の動作状態に相応する動作電力レベルを決めてもよい。電力管理部３０は、この決定された動作電力レベルのタイミングマージンを示す複数のグレイビット信号からなったそれぞれのグレイコード信号ＴＭＧ１及びグレイコード信号ＴＭＧ２を提供してもよい。それぞれのメモリ装置５０及びメモリ装置６０に提供されるグレイコード信号ＴＭＧ１及びグレイコード信号ＴＭＧ２は同様の信号であってもよく、互いに独立的に変更されるように相異なった信号でもある。例えば、メモリ装置５０及びメモリ装置６０が同様のパワードメインに属するときにはグレイコード信号ＴＭＧ１及びグレイコード信号ＴＭＧ２は同一なこともある。一方、メモリ装置５０及びメモリ装置６０がそれぞれ違うパワードメインに属するときにはグレイコード信号ＴＭＧ１及びグレイコード信号ＴＭＧ２は相異なったタイミングマージンを示してもよく、互いに独立的に変更されてもよい。
【００４１】
メモリ装置５０及びメモリ装置６０は、電力管理部３０から提供されるグレイコード信号ＴＭＧ１及びグレイコード信号ＴＭＧ２に基づいて動作タイミングを調節してもよい。グレイコードを用いてタイミングマージンを提供することによってエラーを防止しながらも動作を中止せずに効率的にメモリ装置５０及びメモリ装置６０のタイミングマージンを補正してもよい。
【００４２】
図３を参照して後述するように、本明細書で用いられる電力レベルは動作電圧と動作周波数のうち少なくとも一つとして表現されてもよい。すなわち、動作電圧と動作周波数のうち少なくとも一つを変更することによって電力レベルを変更してもよい。動作電圧は電源電圧であってもよく動作周波数はクロック信号の周波数であってもよい。
【００４３】
電力管理部３０は、集積回路１０の作業負荷（ｗｏｒｋｌｏａｄ）、動作温度のような動作状態（ｏｐｅｒａｔｉｎｇ  ｓｔａｔｅ  ｏｒ  ｏｐｅｒａｔｉｎｇ  ｃｏｎｄｉｔｉｏｎ）をモニタリングして現在の動作状態に相応する動作電力レベルを決めてもよい。例えば、集積回路１０の作業負荷が増加すると、電力管理部３０は集積回路１０の動作電圧および／または、動作周波数が増加するように動作電力レベルを上昇させてもよい。一方、集積回路１０の作業負荷が減少すると、電力管理部３０は、集積回路１０の動作電圧および／または、動作周波数が減少するように動作電力レベルを下降させてもよい。電力レベルを上昇させて性能低下を防止し、電力レベルを下降させて不必要な電力消費を防止してもよい。一実施例において、電力管理部３０はプロセッサ１０の作業負荷をモニタリングして動作電力レベルを決めてもよい。他の実施例において、プロセッサ１０が自身の作業負荷をモニタリングしてその結果に基づいて動作電力レベルの変更を電力管理部３０に要請してもよい。
【００４４】
電力管理部３０は、電圧制御信号ＶＣＴＲおよびクロック制御信号ＣＣＴＲを発生して動作電力レベルに相応する動作電圧および動作周波数を提供するように電圧制御部７０およびクロック制御部４０を制御してもよい。電力レベルの変更は動作電圧および動作周波数のうち少なくとも一つを変更してもよい。一方、電力管理部３０は、集積回路１０の一部分の電力レベルを他の部分と独立的に制御してもよい。例えば、第１メモリ装置５０と第２メモリ装置６０がそれぞれ違うパワードメインにそれぞれ属する場合には第１メモリ装置５０に提供される第１動作電圧(ＶＯＰ１)と第２メモリ装置６０に提供される第２動作電圧(ＶＯＰ２)を互いに独立的に制御してもよい。また、第１メモリ装置５０と第２メモリ装置６０がそれぞれ違うクロックドメインにそれぞれ属する場合には第１メモリ装置５０に提供される第１クロック信号ＣＬＫ１と第２メモリ装置６０に提供される第２クロック信号ＣＬＫ２を互いに独立的に制御してもよい。
【００４５】
クロック制御部４０は、位相固定ループ（ＰＬＬ：ｐｈａｓｅ−ｌｏｃｋｅｄ）、遅延固定ループ（ＤＬＬ：ｄｅｌａｙ−ｌｏｃｋｅｄ  ｌｏｏｐ）、クロック逓倍器（ｃｌｏｃｋ  ｍｕｌｔｉｐｌｉｅｒ）、クロック分配器（ｃｌｏｃｋ  ｄｉｖｉｄｅｒ）、または、これらの組合わせで具現されてもよい。
【００４６】
図１には便宜上プロセッサ２０および電力管理部３０に提供される動作電圧とクロック信号は省略されており、メモリ装置の個数は多様に変更されてもよい。メモリ装置５０及びメモリ装置６０の中の一つはプロセッサ１０のようなパワードメインに属することができ、プロセッサ１０内に含まれてもよい。
【００４７】
本明細書に言及するタイミングマージンは、メモリ装置の読出動作または、記入動作でのアクセス時間（ａｃｃｅｓｓ  ｔｉｍｅ）または、サイクル時間（ｃｙｃｌｅ  ｔｉｍｅ）を示してもよい。例えば、メモリ装置の動作タイミングに関連したパルス信号に対してパルス信号の活性化タイミングを調節してアクセス時間を調節でき、パルス信号のパルス幅を調節してサイクル時間を調節してもよい。メモリ装置５０及びメモリ装置６０に供給される動作電圧ＶＯＰ１及び動作電圧ＶＯＰ２の変更はメモリ装置５０及びメモリ装置６０の動作に影響を及ぼしかねない。例えば、読出動作は動作電圧が高い場合より動作電圧が低い場合にさらに多くの時間を必要としてもよい。特にメモリセルがビット線と連結されてメモリセルに保存されたデータがビット線に展開するために一定のディベロープ時間が要求され、読出エラーを防止するためにビット線の電圧を感知するセンス増幅器は必要なディベロープ時間が経過した後にイネーブルされる必要がある。必要なディベロープ時間（ｄｅｖｅｌｏｐ  ｔｉｍｅ）は、動作電圧によって変化してもよい。すなわち、動作電圧が増加するほどさらに小さいディベロープ時間が要求され、動作電圧が減少するほどもっと大きいディベロープ時間が要求され得る。図１７を参照して後述するように、グレイコード信号ＴＭＧ１及びグレイコード信号ＴＭＧ２と表現されるタイミングマージンはメモリ装置に含まれるセンス増幅器が読出動作で活性化する時点を示してもよい。
【００４８】
図２は、図１の集積回路に含まれる電力管理部３０の一例を示すブロック図であり、図３は、図２の電力管理部３１に含まれるルックアップテーブルの一例を示す図である。
【００４９】
図２を参照すると、電力管理部３０は電力レベル決定部ＤＥＴ３２および保存部ＬＵＴ３３を含んでもよい。保存部３３は、図３に例示されたようにそれぞれの電力レベルＰＬ１、ＰＬ２、ＰＬ３に対し動作電圧、動作周波数およびタイミングマージンがマッピングされたルックアップテーブル形態で具現されてもよい。電力レベル決定部３２は、動作状態をモニタリングして複数の電力レベルＰＬ１、ＰＬ２、ＰＬ３中から現在の動作状態に相応する動作電力レベルを決めてもよい。上述したように、図１のプロセッサ２０から作業負荷などが動作状態情報ＯＳＩとして提供されてもよい。電力レベル決定部３２は、ルックアップテーブル３３を参照して動作電力レベルに相応する電圧制御信号ＶＣＴＲ、クロック制御信号ＣＣＴＲおよびグレイコード信号ＴＭＧを発生する可能性がある。
【００５０】
ルックアップテーブル３３に含まれたタイミングマージンは多様な方法で決定してもよい。一実施例において、タイミングマージンは集積回路１０の製品としての出荷前にテスト過程等を通して決定してもよい。他の実施例において、タイミングマージンは集積回路１０内に備わったセルフテスト回路(図示せず)を用いて製品出荷後に決定してもよい。決定されたタイミングマージンは動作電圧および動作周波数とともにルックアップテーブルの形態で不揮発性保存手段に保存されてもよい。図３にはタイミングマージンを便宜上十進値（ｄｅｃｉｍａｌ  ｖａｌｕｅ）で表示したが、タイミングマージンは二進コード（ｂｉｎａｒｙ  ｃｏｄｅ）または、グレイコード(ｇｒａｙ  ｃｏｄｅ)の形態で保存されてもよい。
【００５１】
図４は、二進コードとグレイコードの関係を示す図である。
【００５２】
図４には０から１５までの十進値に相応する二進コードとグレイコードが図示されている。グレイコードは、二進コードとともに各ビットに対する加重値のないコードであるので加減乗除のような演算には不適切である。しかし、グレイコードは連続するグレイコードの間に一つのビットのみが変更される特徴がある。例えば、３から４に値が１が増加する場合、二進コードは下位三個のビットがすべて変更されたがグレイコードは三桁目下位ビットのみが変更される。
【００５３】
このようなグレイコードを用いてタイミングマージンを提供することによってタイミングマージンの変更時発生しうるエラーを防止しながらも動作を中止せずに効率的にメモリ装置のタイミングマージンを補正してもよい。電力管理部２０は動作電力レベルが変更される場合、グレイコード信号ＴＭＧに含まれたグレイビット信号の中から一つの論理レベルのみが変更されるように動作電力レベルを１レベルずつ徐々に上昇したり下降するように具現してもよい。
【００５４】
図５は、二進コード信号を受信するメモリ装置を含む集積回路の一例を示すブロック図であり、図６は、二進コード信号を受信するメモリ装置の動作を示すタイミング図である。
【００５５】
図５を参照すると、集積回路１１０は、電力管理部ＰＭＵ、クロック制御部ＣＣＵ、第１メモリ装置ＭＥＭ１および第２メモリ装置ＭＥＭ２を含む。
【００５６】
電力管理部ＰＭＵは、現在の動作状態に相応する動作電力レベルを決めて決定された動作電力レベルに相応するクロック制御信号ＣＣＴＲおよびタイミングマージンを示す二進コード信号ＴＭＢを発生する。クロック制御部ＣＣＵは、クロック制御信号ＣＣＴＲに基づいてメモリ装置ＭＥＭ１、ＭＥＭ２に提供されるクロック信号ＣＬＫ１、ＣＬＫ２を制御する。
【００５７】
電力管理部ＰＭＵで提供される二進コード信号ＴＭＢは第１メモリ装置ＭＥＭ１が受信する第１の二進コード信号ＴＭＢ１と第２メモリ装置ＭＥＭ２が受信する第２二進コード信号ＴＭＢ２を含んでもよい。実施例にしたがって、第１の二進コード信号ＴＭＢ１と第２二進コード信号ＴＭＢ２は同様の信号であってもよく、互いに独立的に変更される相異なった信号でもある。
【００５８】
メモリ装置が低い電力レベル、すなわち低電圧／低速で動作する時は高いタイミングマージンで動作し、高電圧／高速に動作するときは低いタイミングマージンで動作しなければならない。すなわち電力レベルが上昇する場合にはタイミングマージンを減少させなければならず、電力レベルが下降する場合にはタイミングマージンを増加させなければならない。図６には電力レベルが下降するとき、複数の二進ビット信号Ｂ０、Ｂ１、Ｂ２を含む二進コード信号ＴＭＢを用いてタイミングマージンを３から４に増加させる場合を図示している。このとき、メモリ装置が受信する二進ビット信号Ｂ０、Ｂ１、Ｂ２の間には図６に図示されたようなスキューが発生する可能性があって、メモリ装置は時間ｔ１とｔ３間で誤ったタイミングマージンを受信して動作エラーが発生し得る。このような動作エラーを防止するために複数の二進ビット信号Ｂ０、Ｂ１、Ｂ２を同期化するための別途の同期化回路が必要であり、同期化回路がない場合にはタイミングマージンが変更される区間にクロック信号をしばらく止める方法を用いてもよい。
【００５９】
一つのプロセッサとともにクロック信号の個数が小さい単純な構造では一時的な性能低下を甘受してもクロックストップの方法を用いることができるが、一個の知能素子ＩＰがチップの動作シナリオ(ｏｐｅｒａｔｉｎｇ  ｓｃｅｎａｒｉｏ)によって色々な周波数のそれぞれ違うクロックソース（ｃｌｏｃｋ  ｓｏｕｒｃｅ）中の一つを選択して駆動される場合には、タイミングマージンを変更しようとする時点でそれぞれのメモリ装置がどんなクロックソースによって駆動されなければならないかを判別して、該当するクロックソースを一つ一つオン／オフしなければならないので色々な付加的な問題を招く。
【００６０】
最近のモバイルアプリケーションプロセッサ(ｍｏｂｉｌｅ  ａｐｐｌｉｃａｔｉｏｎ  ｐｒｏｃｅｓｓｏｒ)とともに低電力動作が重要な半導体製品ではＤＶＦＳの範囲を増加させて消費電力を減少させなければならないが、ほとんどの場合内蔵されたエスラムＳＲＡＭ装置の動作特性のために動作電圧を一定水準以下に下げることができない現象が発生する。本発明の実施例にしたがって同期化問題を解決できて、内蔵されたエスラム装置をそのまま維持してエスラム装置内に具現されたタイミングコントロール機能を用いて電力消費を減少させてもよい。
【００６１】
図７は、本発明の一実施例に係るグレイコード信号を受信するメモリ装置を含む集積回路を示すブロック図であり、図８及び図９はグレイコード信号を受信するメモリ装置の動作を示すタイミング図である。
【００６２】
図７を参照すると、集積回路１２０は電力管理部ＰＭＵ、クロック制御部ＣＣＵ、第１デコーダＤＥＣ１、第２デコーダＤＥＣ２、第１メモリ装置ＭＥＭ１および第２メモリ装置ＭＥＭ２を含む。
【００６３】
電力管理部ＰＭＵは現在の動作状態に相応する動作電力レベルを決め、決定された動作電力レベルに相応するクロック制御信号ＣＣＴＲおよびタイミングマージンを示すグレイコード信号ＴＭＧを発生する。クロック制御部ＣＣＵはクロック制御信号ＣＣＴＲに基づいてメモリ装置ＭＥＭ１、ＭＥＭ２に提供されるクロック信号ＣＬＫ１、ＣＬＫ２を制御する。
【００６４】
図７に図示されたように、デコーダＤＥＣ１及びデコーダＤＥＣ２はメモリ装置ＭＥＭ１、ＭＥＭ２のそれぞれの前段に配置されてもよく、メモリ装置ＭＥＭ１、ＭＥＭ２の内部に配置されてもよい。デコーダＤＥＣ１及びデコーダＤＥＣ２は電力管理部ＰＭＵから提供されるグレイコード信号ＴＭＧ１及びグレイコード信号ＴＭＧ２を二進コード信号ＴＭＢ１、ＴＭＢ２にそれぞれ変換する。デコーダに対しては図１４を参照して後述する。電力管理部ＰＭＵで提供されるグレイコード信号ＴＭＧは第１デコーダＤＥＣ１が受信する第１グレイコード信号ＴＭＧ１と第２デコーダＤＥＣ２が受信する第２グレイコード信号ＴＭＧ２を含んでもよい。実施例にしたがって、第１グレイコード信号ＴＭＧ１と第２グレイコード信号ＴＭＧ２は同様の信号であってもよく、互いに独立的に変更される相異なった信号でもある。
【００６５】
図８及び図９には電力レベルが下降する時、複数のグレイビット信号Ｇ０、Ｇ１、Ｇ２を含むグレイコード信号ＴＭＧを用いてタイミングマージンを３から４に増加させる場合を図示している。このとき、メモリ装置が受信する二進ビット信号Ｂ０、Ｂ１、Ｂ２の間には図６に図示されたようなスキューが発生せず、したがってタイミングマージンの変更時発生しうる動作エラーを防止することができる。
【００６６】
グレイコードを用いてタイミングマージンを提供する場合には複数ビットの信号に対し値が２以上変更されなければ、すなわち値が１ぐらいのみ変更されれば複数ビットの間で同期化問題が発生しない。タイミングマージンを変更しなければならない理由がたいていＤＶＦＳが適用されるためで、ＤＶＦＳによっては一般的に動作電圧が徐々に増加あるいは減少して、メモリ装置のタイミングマージンも徐々に増加または、減少することが予想される。また、タイミングマージンが２以上の増加／減少が要求される場合には数回の増加／減少を通じて複数ビットの同期化問題に係る動作エラーを防止してもよい。例えば、タイミングマージンを３から６に増加させなければならない場合、３−>４、４−>５、５−>６の３度のタイミングマージンの変更を通じて動作エラーを防止してもよい。
【００６７】
図１０および図１１は、本発明の一実施例に係るグレイコード信号を出力する電力管理部を示すブロック図である。
【００６８】
図１０には便宜上図示を省略したが、電力管理部３５は動作電力レベルの決定と動作電圧および動作周波数を制御するための構成要素をさらに含んでもよい。
【００６９】
図１０を参照すると、電力管理部３５は保存部ＬＵＴ、エンコーダＥＮＣおよびレジスタＲＥＧを含んでもよい。保存部ＬＵＴは図３の電力レベルＰＬ１、ＰＬ２、ＰＬ３にそれぞれ相応するタイミングマージンを二進コードの形態で保存してもよい。エンコーダＥＮＣは、保存部ＬＵＴから動作電力レベルに相応するタイミングマージンを示す二進コードを受信し、受信された二進コードをグレイコードに変換してもよい。エンコーダＥＮＣに対しては図１３を参照して後述する。レジスタＲＥＧは出力バッファとしての機能を行ってもよく、エンコーダＥＮＣから提供されるグレイコードに基づいてグレイコード信号ＴＭＧを出力してもよい。
【００７０】
図１１を参照すると、電力管理部３６は、保存部ＬＵＴおよびレジスタＲＥＧを含んでもよい。保存部ＬＵＴは、図３の電力レベルＰＬ１、ＰＬ２、ＰＬ３にそれぞれ相応するタイミングマージンをグレイコードの形態で保存してもよい。レジスタＲＥＧは出力バッファとしての機能を行ってもよく、保存部ＬＵＴから提供されて動作電力レベルに相応するタイミングマージンを示すグレイコードに基づいてグレイコード信号ＴＭＧを出力してもよい。
【００７１】
このように、電力管理部３５及び電力管理部３６は、グレイコードを用いてタイミングマージンを提供することによってタイミングマージンの変更時発生しうるエラーを防止しながらも動作を中止せずに効率的にメモリ装置のタイミングマージンを補正してもよい。
【００７２】
図１２は、本発明の他の実施例に係るグレイコード信号を受信するメモリ装置を含む集積回路を示すブロック図である。
【００７３】
図１２を参照すると、集積回路１３０は電力管理部ＰＭＵ、クロック制御部ＣＣＵ、第１同期化回路(ＳＹＮ１)、第２同期化回路(ＳＹＮ２)、第１デコーダＤＥＣ１、第２デコーダＤＥＣ２、第１メモリ装置ＭＥＭ１および第２メモリ装置ＭＥＭ２を含む。
【００７４】
電力管理部ＰＭＵは、現在の動作状態に相応する動作電力レベルを決めて前記決定された動作電力レベルに相応するクロック制御信号ＣＣＴＲおよびタイミングマージンを示すグレイコード信号ＴＭＧを発生する。クロック制御部ＣＣＵはクロック制御信号ＣＣＴＲに基づいてメモリ装置ＭＥＭ１、ＭＥＭ２に提供されるクロック信号ＣＬＫ１、ＣＬＫ２を制御する。
【００７５】
図７の実施例と比べて、図１２の集積回路１３０はデコーダＤＥＣ１及びデコーダＤＥＣ２のそれぞれの前段に配置された同期化回路ＳＹＮ１及び同期化回路ＳＹＮ２をさらに含む。同期化回路ＳＹＮ１及び同期化回路ＳＹＮ２はそれぞれの動作クロック信号ＣＬＫ１、ＣＬＫ２に応答して電力管理部ＰＭＵから提供されるグレイコード信号ＴＭＧ１及びグレイコード信号ＴＭＧ２を同期化して同期化されたグレイコード信号をデコーダＤＥＣ１及びデコーダＤＥＣ２でそれぞれ提供する。同期化回路ＳＹＮ１及び同期化回路ＳＹＮ２はデコーダＤＥＣ１及びデコーダＤＥＣ２と共にメモリ装置ＭＥＭ１、ＭＥＭ２内にそれぞれ含まれることがある。デコーダＤＥＣ１及びデコーダＤＥＣ２は同期化回路ＳＹＮ１及び同期化回路ＳＹＮ２ローター提供される同期化されたグレイコード信号ＴＭＧ１及びグレイコード信号ＴＭＧ２を二進コード信号ＴＭＢ１、ＴＭＢ２でそれぞれ変換する。電力管理部ＰＭＵで提供されるグレイコード信号ＴＭＧは第１デコーダＤＥＣ１が受信する第１グレイコード信号ＴＭＧ１と第２デコーダＤＥＣ２が受信する第２グレイコード信号ＴＭＧ２を含んでもよい。実施例にしたがって、第１グレイコード信号ＴＭＧ１と第２グレイコード信号ＴＭＧ２は同様の信号であってもよく、互いに独立的に変更される相異なった信号でもある。
【００７６】
図８及び図９を参照して説明したように、メモリ装置が受信する二進ビット信号Ｂ０、Ｂ１、Ｂ２の間には図６に図示されたようなスキューは発生せず、したがってタイミングマージンの変更時発生しうる動作エラーを防止することができる。
【００７７】
図１３は、二進コード信号をグレイコード信号に変換するエンコーダの一例を示す回路図である。
【００７８】
図１３を参照すると、エンコーダＥＮＣは複数の二進ビット信号Ｂ０、Ｂ１、Ｂ２、Ｂ３を含む二進コード信号ＴＭＢを複数のグレイビット信号Ｇ０、Ｇ１、Ｇ２、Ｇ３を含むグレイコード信号ＴＭＧに変換するための一つ以上の排他的論理和ＸＯＲゲートＸＧ１、ＸＧ２、ＸＧ３を含んで具現されてもよい。
【００７９】
最上位ビットである第４二進ビット信号Ｂ３はそのまま第４グレイビット信号Ｇ３となる。第３ＸＯＲゲートＸＧ３は第４二進ビット信号Ｂ３と第３二進ビット信号Ｂ２を演算して第３グレイビット信号Ｇ２を出力する。第２ＸＯＲゲートＸＧ２は第３二進ビット信号Ｂ２と第２二進ビット信号Ｂ１を演算して第２グレイビット信号Ｇ１を出力する。第１ＸＯＲゲートＸＧ１は第２二進ビット信号Ｂ１と第１の二進ビット信号Ｂ０を演算して最下位ビットである第１グレイビット信号Ｇ０を出力する。
【００８０】
このように、前述した電力管理部ＰＭＵは、決定された動作電力レベルに相応するタイミングマージンを示す二進コードビットを排他的論理和演算してグレイコード信号ＴＭＧを提供してもよい。
【００８１】
図１４は、グレイコード信号を二進コード信号に変換するデコーダの一例を示す回路図である。
【００８２】
図１４を参照すると、デコーダＤＥＣは複数のグレイビット信号Ｇ０、Ｇ１、Ｇ２、Ｇ３を含むグレイコード信号ＴＭＧを複数の二進ビット信号Ｂ０、Ｂ１、Ｂ２、Ｂ３を含む二進コード信号ＴＭＢに変換するための一つ以上の排他的論理和ＸＯＲゲートＸＧ１、ＸＧ２、ＸＧ３を含んで具現されてもよい。
【００８３】
最上位ビットである第４グレイビット信号Ｇ３は、そのまま第４二進ビット信号Ｂ３となる。第３ＸＯＲゲートＸＧ３は第４グレイビット信号Ｇ３と第３グレイビット信号Ｇ２を演算して第３二進ビット信号Ｂ２を出力する。第２ＸＯＲゲートＸＧ２は第３ＸＯＲゲートＸＯＲ３の出力と第２グレイビット信号Ｇ１を演算して第２二進ビット信号Ｂ１を出力する。第１ＸＯＲゲートＸＧ１は第２ＸＯＲゲートＸＧ２の出力と第１グレイビット信号Ｇ０を演算して最下位ビットである第１の二進ビット信号Ｂ０を出力する。
【００８４】
図１５は、本発明の実施例に係るメモリ装置を示すブロック図である。
【００８５】
図１５を参照すると、メモリ装置３００は、メモリコアおよび制御部３５０を含んでもよい。メモリコアは、メモリセルアレイ３１０と行選択部ＲＳＥＬ３２０、列選択部ＣＳＥＬ３３０、センスアンプおよびライトドライバブロック(ＳＡ−ＷＤ)３４０のような周辺回路を含んでもよい。図１５に図示されたタイミングマージン制御部ＴＭＣ３６０およびデコーダＤＥＣは制御部３５０に含めることもでき、メモリ装置３００の前段に配置してもよい。
【００８６】
メモリセルアレイ３１０は、複数のワードラインと複数のビット線に連結されてマトリックス形態に配置される複数のメモリセルＭＣを含む。メモリセルＭＣのそれぞれは、図１６に図示されたようなＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）セルであってもよい。
【００８７】
センスアンプおよびライトドライバブロック(ＳＡ−ＷＤ)３４０は、図１６に図示されたような複数のセンス増幅器３４２を含んでもよい。複数の感知増幅器３４２それぞれはタイミングマージン制御部３６０から提供されるセンスアンプイネーブル信号ＳＡＥに応答してビット線上のデータビットをラッチするセンシング動作を行ってもよい。
【００８８】
上述したように、デコーダ３７０は、電力管理部ＰＭＵから提供されるグレイコード信号ＴＭＧを二進コード信号ＴＭＢに変換してもよい。タイミングマージン制御部３６０は二進コード信号ＴＭＢが示すタイミングマージンに基づいてセンスアンプイネーブル信号ＳＡＥの活性化タイミングを決めてもよい。一実施例において、タイミングマージン制御部３６０は二進コード信号ＴＭＢに応答して制御部３５０から提供される内部信号ＩＳＡＥをタイミングマージンに相応する遅延時間だけ遅延してセンスアンプイネーブル信号ＳＡＥを出力する遅延部を含んでもよい。図１５にはタイミングマージン制御部３６０は制御部３５０と区別されるように図示されているが、タイミングマージン制御部３６０は制御部３５０に含めることができる。
【００８９】
制御部３５０は、外部から受信されるコマンド信号ＣＭＤおよびアドレス信号ＡＤＤに基づいてメモリ装置３００の全般的な動作を制御する。行選択部３２０と列選択部３３０は制御部３５０から提供される制御信号と内部アドレス信号に基づいてメモリセルをアクセスするための動作を行う。
【００９０】
図１６は、本発明の一実施例に係るエスラム装置を示す回路図である。
【００９１】
図１６を参照すると、エスラム装置はメモリセルＭＣ、プリチャージ／等化回路３４１およびセンス増幅器３４２を含む。例えば、メモリセルＭＣは４個のトランジスタで構成された１-ポートエスラムセルになってもよい。メモリセルＭＣはＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１からなる第１インバータおよびＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２で構成される第２インバータを含む。第１インバータの出力端は第２インバータの入力端に連結され、第２インバータの出力端は第１インバータの入力端に連結される。そしてメモリセルＭＣはパストランジスタＰＴ１及びパストランジスタＰＴ２によってビット線対ＢＬ、ＢＬＢに連結される。パストランジスタＰＴ１及びパストランジスタＰＴ２のゲートはワードラインＷＬに連結される。ワードラインＷＬに選択電圧が印加されると、パストランジスタＰＴ１及びパストランジスタＰＴ２がターンオンされ、第１インバータと第２インバータで構成されるメモリセルＭＣは、ビット線対ＢＬ、ＢＬＢに連結される。ビット線対ＢＬ、ＢＬＢには同様の列に属する複数のメモリセルが連結されるが、図１６には一つのメモリセルＭＣのみを図示した。図１６にはメモリセルＭＣの駆動電圧とプリチャージ／等化回路３４１とセンス増幅器３４２のような周辺回路の駆動電圧が同一の電源電圧ＶＤＤであると図示されているが、メモリセルＭＣと周辺回路はそれぞれ違う駆動電圧を有してもよい。
【００９２】
プリチャージ／等化回路３４１は、プリチャージ制御信号ＰＣＨＧに応答してビット線対ＢＬ、ＢＬＢをプリチャージおよび等化（Ｅｑｕａｌｉｚｅ）させる。プリチャージ／等化回路３４１は電源電圧ＶＤＤをビット線対ＢＬ、ＢＬＢに伝達する。このような機能はＰＭＯＳトランジスタＰ３、Ｐ４によって実行される。同時に、プリチャージ／等化回路３４１はビット線対ＢＬ、ＢＬＢのレベルを同様の電圧で等化させる。ＰＭＯＳトランジスタＰ５がビット線対ＢＬ、ＢＬＢを相互連結して等化作用を行う。
【００９３】
センス増幅器３４２は、ビット線対ＢＬ、ＢＬＢの電圧変化を感知してメモリセルＭＣに保存されたデータをセンシングする。センス増幅器３４２はＰＭＯＳトランジスタＰ１１、Ｐ１２とＮＭＯＳトランジスタＮ１１、Ｎ１２を含む。そしてＰＭＯＳトランジスタＰ１１のドレインまたはＮＭＯＳトランジスタＮ１１のドレインにはセンス増幅器３４２の出力端を構成するインバータＩＮＶが連結されてもよい。ＰＭＯＳトランジスタＰ１１、Ｐ１２の共通ゲートはＰＭＯＳトランジスタＰ１２のドレインまたはＮＭＯＳトランジスタＮ１２のドレインに連結される。そして、ＮＭＯＳトランジスタＮ１１、Ｎ１２の共通ソースは、センス増幅器３４２を活性化するための選択トランジスタＮ１３によって選択的に接地される。センスアンプイネーブル信号ＳＡＥが活性化すると、ＮＭＯＳトランジスタＮ１１、Ｎ１２の共通ソースが接地されて、センス増幅器３４２のセンシング動作が可能になる。
【００９４】
図１７は、図１６のエスラム装置の動作を示すタイミング図である。
【００９５】
図１６および１７を参照すると、Ｔ０時点において、ビット線に対するプリチャージ動作が始まる。プリチャージ制御信号ＰＣＨＧがローレベルＬで活性化すると、プリチャージ／等化回路３４１のＰＭＯＳトランジスタＰ３、Ｐ４、Ｐ５がターンオンされて、ビット線対ＢＬ、ＢＬＢは電源電圧ＶＤＤでプリチャージおよび等化される。
【００９６】
Ｔ１時点において、プリチャージ制御信号ＰＣＨＧはハイレバルＨで非活性化されて、選択されたワードラインＷＬはハイレバルＨで活性化する。すると、プリチャージ／等化回路３４１のＰＭＯＳトランジスタＰ３、Ｐ４、Ｐ５がターンオフされて、同時に、選択されたメモリセルＭＣとビット線対ＢＬ、ＢＬＢを連結するパストランジスタＰＴ１及びパストランジスタＰＴ２がターンオンされる。パストランジスタＰＴ１及びパストランジスタＰＴ２によってメモリセルに保存されたデータはビット線対ＢＬ、ＢＬＢでディベロープまたは伝えられる。
【００９７】
例えば、ビット線ディベロープＢＬ_ＤＥＶによって一つのビット線ＢＬの電圧ＶＢＬは減少して、相補ビット線ＢＬＢの電圧ＶＢＬＢは大きく変化しない。
【００９８】
Ｔ２時点において、センスアンプイネーブル信号ＳＡＥがハイレバルＨで活性化する。すると、センス増幅器３４２がイネーブルされることによってセンシング動作が始まる。センス増幅器３４２のセンシング動作は、ビット線対ＢＬ、ＢＬＢの電位差の検出に基づいて実行される。ビット線対ＢＬ、ＢＬＢが電源電圧ＶＤＤで充電された状態でビット線ディベロープＢＬ_ＤＥＶが始まる時点からセンシング動作が始まる時点までの時間がタイミングマージンに該当してもよい。このタイミングマージンは図１５を参照して上述したように、タイミングマージン制御部３６０によるセンスアンプイネーブル信号ＳＡＥの遅延時間と表現してもよい。
【００９９】
もし、動作状態が変化して電源電圧ＶＤＤが減少する場合には、第１タイミングマージンＴＭ１によってはビット線対ＢＬ、ＢＬＢの電位差が充分でないため、第２タイミングマージンＴＭ２に値を増加させなければならない。このようなタイミングマージンの変更は、本発明の実施例にしたがってグレイコードを用いてメモリ装置に提供され、それによってタイミングマージンの変更時発生しうるエラーを防止しながらも動作を中止せずに効率的にメモリ装置のタイミングマージンを補正する。
【０１００】
Ｔ４時点において、プリチャージ制御信号ＰＣＨＧがローレベルＬで活性化されて、ワードラインＷＬのレベルはローレベルＬで非活性化される。そしてセンスアンプイネーブル信号ＳＡＥもローレベルＬで非活性化される。パストランジスタＰＴ１及びパストランジスタＰＴ２がターンオフされて、ビット線対ＢＬ、ＢＬＢがフリーとなる動作が再開される。
【０１０１】
図１８は、本発明の一実施例に係る電力レベル上昇シークエンスを示すタイミング図であり、図１９は本発明の一実施例に係る電力レベル下降シークエンスを示すタイミング図である。
【０１０２】
図１８を参照すると、電力管理部ＰＭＵは動作電力レベルを上昇する場合、動作電圧ＶＯＰを(例えば、Ｖ２からＶ１に)増加した後にタイミングマージンＴＭを(例えば、４から３に)減少させて、タイミングマージンＴＭを減少させた後にクロック信号ＣＬＫの動作周波数を増加してもよい。一方、図１９を参照すると、電力管理部ＰＭＵは動作電力レベルを下降する場合、クロック信号ＣＬＫの動作周波数を減少させた後にタイミングマージンＴＭを(例えば、３から４に)増加させて、タイミングマージンＴＭを増加させた後に動作電圧ＶＯＰを(例えば、Ｖ１からＶ２に)減少させてもよい。
【０１０３】
図６を参照して上述したように、動作電圧および動作周波数に対応するメモリ装置のタイミングマージンとして瞬間的に誤った値が用いられる場合、誤動作を起こすことがある。例えば、電源電圧を増加して電力レベルを上昇する場合、タイミングマージンは動作電圧を高めた以後、動作周波数を高める前に変更されなければならない。もし、タイミングマージンを変更する前に動作周波数を高めると、動作周波数を高める瞬間にメモリ装置は相変らず低速に相応するタイミングマージンで動作している状態であるため、クロック周期内にデータ処理が不可能な状態であるセットアップ時間違反（ｓｅｔｕｐ  ｔｉｍｉｎｇ  ｖｉｏｌａｔｉｏｎ）が発生する可能性がある。動作電圧／動作周波数を低くするときも同様の理由で図１９に図示されたように動作周波数を減少させて、タイミングマージンを増加させて、動作電圧を減少させる。
【０１０４】
図２０は、本発明の一実施例に係る電力管理方法を示す流れ図である。
【０１０５】
図２０を参照すると、電力管理部ＰＭＵは動作状態をモニタリングする(Ｓ１０)。電力レベルの変更が要求される場合(Ｓ２０：ＹＥＳ)、電力管理部ＰＭＵは電力レベル制御値を抽出する(Ｓ３０)。例えば電力レベル値はメモリ装置のタイミングマージン、動作電圧および動作周波数を含んでもよい。電力レベルを上昇する場合には、図１８を参照して上述したように動作電圧の増加(Ｓ４１)、タイミングマージンの減少(Ｓ４２)、動作周波数の増加(Ｓ４３)のシークエンスが実行される。電力レベルを下降する場合には、図１９を参照して上述したように動作周波数の減少(Ｓ５１)、タイミングマージンの増加(Ｓ５２)、動作電圧の減少(Ｓ５３)のシークエンスが実行される。
【０１０６】
本発明の実施例にしたがって、タイミングマージンはグレイコードを用いて電力管理部ＰＭＵからメモリ装置で提供されてもよい。この場合タイミングマージンを増加したり減少(Ｓ４２、Ｓ４３０)するとき、発生しうるエラーを防止しながらも動作を中止せずに効率的にメモリ装置のタイミングマージンを補正してもよい。
【０１０７】
図２１は、本発明の実施例に係るシステムオンチップを示すブロック図である。
【０１０８】
図２１を参照すると、システムオンチップＳＯＣは相互接続装置(ＩＮＴ)とそれに対して連結された複数の知能素子(または、機能ブロック)を含むアプリケーションプロセッサ（ＡＰ：ａｐｐｌｉｃａｔｉｏｎ  ｐｒｏｃｅｓｓｏｒ）システムオンチップＳＯＣであってもよい。
【０１０９】
例えば、知能素子は電力管理部（ｐｏｗｅｒ  ｍａｎａｇｅｍｅｎｔ  ｕｎｉｔ）ＰＭＵ、メモリコントローラ（ｍｅｍｏｒｙ  ｃｏｎｔｒｏｌｌｅｒ）ＭＣ、中央処理部（ｃｅｎｔｒａｌ  ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ）、ディスプレイコントローラ（ｄｉｓｐｌａｙ  ｃｏｎｔｒｏｌｌｅｒ）（ＤＩＳ）、ファイルシステムブロック(ｆｉｌｅ  ｓｙｓｔｅｍ  ｂｌｏｃｋ)(ＦＳＹＳ)、グラフィック処理部(ｇｒａｐｈｉｃ  ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ)(ＧＰＵ)、イメージ信号プロセッサ(ｉｍａｇｅ  ｓｉｇｎａｌ  ｐｒｏｃｅｓｓｏｒ)(ＩＳＰ)、マルチフォーマットコーデックブロック（ｃｏｄｅｃ  ｂｌｏｃｋ)(ＭＦＣ)等を含んでもよい。
【０１１０】
図２１には図示を省略したが、一つ以上の知能素子または、機能ブロックはエスラムのような内蔵メモリをそれぞれ含んでもよい。上述したように電力管理部ＰＭＵは本発明の実施例にしたがって内蔵メモリのタイミングマージンをグレイコードを用いて提供してもよい。当該技術分野の熟練した当業者は電力管理部ＰＭＵの少なくとも一部はコンピュータで判読可能な媒体に保存されたコンピュータで判読可能なプログラムコードの形態で具現される可能性があることを理解する。コンピュータで判読可能なプログラムコードは例えば中央処理部ＣＰＵで提供されて実行されてもよい。
【０１１１】
図２２は、本発明の実施例に係るモバイル装置を示すブロック図であり、図２３は、図２０のモバイル装置がスマートフォンで具現される一例を示す図である。
【０１１２】
図２２および図２３を参照すると、モバイル装置５００はシステムオンチップ５１０、メモリ装置５２０、ストレージ装置５３０、複数の機能モジュール５４０、５５０、５６０、５７０およびシステムオンチップ５１０、メモリ装置５２０、ストレージ装置５３０および機能モジュール５４０、５５０、５６０、５７０にそれぞれ動作電圧を提供する電力管理集積回路５８０を含んでもよい。一方、図２３に図示されたように、モバイル装置５００はスマートフォンで具現されてもよく、システムオンチップ５１０はアプリケーションプロセッサであってもよい。以下、システムオンチップ５１０はアプリケーションプロセッサであると仮定して説明することにする。また、図２２では電力管理集積回路５８０がシステムオンチップ５１０の外部に具現されているが、実施例によっては、電力管理集積回路５８０はシステムオンチップ５１０の内部に具現されてもよい。
【０１１３】
アプリケーションプロセッサ５１０は、モバイル装置５００の全般的な動作を制御してもよい。すなわち、アプリケーションプロセッサ５１０はメモリ装置５２０、ストレージ装置５３０および複数の機能モジュール５４０、５５０、５６０、５７０を制御してもよい。一方、アプリケーションプロセッサ５１０は内部に備わった中央処理ユニットの動作状態を予測して、中央処理ユニットの予測された動作状態に基づいて中央処理ユニットの動作周波数を増加、減少または、維持させる動的電圧周波数スケーリングＤＶＦＳをハードウェア的または、ソフトウェア的に行ってもよい。
【０１１４】
メモリ装置５２０およびストレージ装置５３０は、モバイル装置５００の動作に必要なデータを保存してもよい。実施例によって、メモリ装置５２０およびストレージ装置５３０はアプリケーションプロセッサ５１０内に備えることもできる。例えば、メモリ装置５２０はＤＲＡＭ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）装置、ＳＲＡＭ（ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）装置、モバイルＤＲＡＭ装置などのような揮発性メモリ装置に相応でき、ストレージ装置５３０はＥＰＲＯＭ（ｅｒａｓａｂｌｅ  ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ）装置、ＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ  ｅｒａｓａｂｌｅ  ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ）装置、フラッシュメモリ（ｆｌａｓｈ  ｍｅｍｏｒｙ）装置、ＰＲＡＭ（ｐｈａｓｅ  ｃｈａｎｇｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）装置、ＲＲＡＭ（登録商標）（ｒｅｓｉｓｔａｎｃｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）装置、ＮＦＧＭ（ｎａｎｏ  ｆｌｏａｔｉｎｇ  ｇａｔｅ  ｍｅｍｏｒｙ）装置、ＰｏＲＡＭ（ｐｏｌｙｍｅｒ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）装置、ＭＲＡＭ（ｍａｇｎｅｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）装置、ＦＲＡＭ（登録商標）（ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）装置などのような不揮発性メモリ装置に相応してもよい。実施例によって、ストレージ装置５３０はソリッドステートドライブ（ｓｏｌｉｄ  ｓｔａｔｅ  ｄｒｉｖｅ；ＳＳＤ）、ハードディスクドライブ（ｈａｒｄ  ｄｉｓｋ  ｄｒｉｖｅ；ＨＤＤ）、シーディーロム（ＣＤ−ＲＯＭ）等をさらに含んでもよい。ただし、これは例示的なものであって、メモリ装置５２０の種類とストレージ装置５３０の種類はこれらに限定されない。
【０１１５】
複数の機能モジュール５４０、５５０、５６０、５７０はモバイル装置５００の多様な機能をそれぞれ行ってもよい。例えば、モバイル装置５００は通信機能を行うための通信モジュール５４０(例えば、ＣＤＭＡ（ｃｏｄｅ  ｄｉｖｉｓｉｏｎ  ｍｕｌｔｉｐｌｅ  ａｃｃｅｓｓ）モジュール、ＬＴＥ（ｌｏｎｇ  ｔｅｒｍ  ｅｖｏｌｕｔｉｏｎ）モジュール、ＲＦ（ｒａｄｉｏ  ｆｒｅｑｕｅｎｃｙ）モジュール、ＵＷＢ（ｕｌｔｒａ  ｗｉｄｅｂａｎｄ）モジュール、ＷＬＡＮ（ｗｉｒｅｌｅｓｓ  ｌｏｃａｌ  ａｒｅａ  ｎｅｔｗｏｒｋ）モジュール、ＷＩＭＡＸ（ｗｏｒｌｄｗｉｄｅ  ｉｎｔｅｒｏｐｅｒａｂｉｌｉｔｙ  ｆｏｒ  ｍｉｃｒｏｗａｖｅ  ａｃｃｅｓｓ）モジュールなど)、カメラ機能を行うためのカメラモジュール５５０、表示機能を行うための表示モジュール５６０、タッチ入力機能を行うためのタッチパネルモジュール５７０等を含んでもよい。実施例によっては、モバイル装置５００はＧＰＳ（ｇｌｏｂａｌ  ｐｏｓｉｔｉｏｎｉｎｇ  ｓｙｓｔｅｍ）モジュール、マイクモジュール、スピーカーモジュール、多様なセンサモジュール(例えば、ジャイロスコープ（ｇｙｒｏｓｃｏｐｅ）センサ、地磁気センサ、加速度センサ、重力センサ、光(調度)センサ、近接センサ、デジタル羅針盤など)等をさらに含んでもよい。ただし、モバイル装置５００に備わる機能モジュール５４０、５５０、５６０、５７０の種類はそれに限定されないことは自明である。
【０１１６】
図２２に図示された構成要素の少なくとも一部は多様な形態のパッケージで具現されてもよい。例えば、少なくとも一部の構成はＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ（ＣＳＰｓ）、ＰＬａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ（ＰＬＣＣ）、ＰＬａｓｔｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、ＰＬａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ  ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ  Ｓｍａｌｌ  ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ  Ｓｍａｌｌ  ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ（ＷＳＰ）等のようなパッケージを用いて実装されてもよい。
【０１１７】
以上、図２２および図２３では、本発明の実施例に係るシステムオンチップ５１０がモバイル装置５００のアプリケーションプロセッサで具現されることを説明したが、本発明の実施例に係るシステムオンチップ５１０はモバイル装置５００のアプリケーションプロセッサに限定されず、少なくとも一つのシステムオンチップを含むすべての装置およびシステムと解釈されなければならない。
【産業上の利用可能性】
【０１１８】
本発明の実施例に係るメモリ装置および集積回路は電力消費を減少させてシステムの性能を向上するために便利に利用することができる。特に高容量のメモリ装置を備えて電力減少が要求されるメモリカード、ソリッドステートドライブ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ；ＳＳＤ）、コンピュータ（ｃｏｍｐｕｔｅｒ）、ノートブック（ｌａｐｔｏｐ）、携帯電話（ｃｅｌｌｕｌａｒ）、スマートフォン（ｓｍａｒｔ  ｐｈｏｎｅ）、ＭＰ３プレーヤー、ピディエイ(Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ;ＰＤＡ)、Ｐ．Ｍ．Ｐ．(Ｐｏｒｔａｂｌｅ  Ｍｕｌｔｉｍｅｄｉａ  ＰＬａｙｅｒ；ＰＭＰ)、デジタルＴＶ、デジタルカメラ、ポータブルゲームコンソール（ｐｏｒｔａｂｌｅ  ｇａｍｅ  ｃｏｎｓｏｌｅ）等のような電子機器に適用することができる。
【０１１９】
上記においては、本発明が望ましい実施例を参照して説明したが、当該技術分野の熟練した当業者は下記の特許請求範囲に記載された本発明の思想および領域から逸脱しない範囲内で本発明を多様に修正および変更させる可能性があることを理解する。
【符号の説明】
【０１２０】
１０    集積回路
２０    プロセッサ
３０（ＰＭＵ）    電力管理部
４０（ＣＣＵ）    クロック制御部
５０（ＭＥＭ１）    メモリ装置
６０（ＭＥＭ２）    メモリ装置
７０（ＶＣＵ）    電圧制御部
１００    システム
ＴＭＧ    グレイコード信号
ＥＮＣ    二進−グレイエンコーダ
ＤＥＣ    グレイ−二進デコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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