(57)【要約】【課題】低電圧で動作可能なレベルシフタの待機時のリーク電流を低減する。【解決手段】出力信号線と低電位電源線との間に、ｎチャネル型シリコントランジスタと酸化物半導体トランジスタとを直列に有し、酸化物半導体トランジスタのゲート電極を容量結合によって入力信号電圧よりも高い電位に上昇させることで酸化物半導体トランジスタのオン電流を増加させるレベルシフタ回路。【選択図】図１
2015188209.tif 000002
【特許請求の範囲】
【請求項１】
レベルシフタの出力信号線と低電位電源線との間に、ｎチャネル型シリコントランジスタと酸化物半導体トランジスタとを直列に有し、
前記酸化物半導体トランジスタのゲート電極を容量結合によって入力信号電圧よりも高い電位に上昇させることで前記酸化物半導体トランジスタのオン電流を増加させることを特徴とするレベルシフタ回路。
【請求項２】
第１及び第２のｐチャネル型シリコントランジスタと、
第１、第２、第５乃至第８のｎチャネル型シリコントランジスタと、
第１乃至第４の酸化物半導体トランジスタと、
第１及び第２の容量素子と、
高電位電源線と、接地電位電源線と、低電位電源線と、出力信号線と、反転出力信号線と、入力信号線と、反転入力信号線と、を有し、
前記第１のｐチャネル型シリコントランジスタのソースまたはドレインの一方は、前記高電位電源線と電気的に接続され、
前記第１のｐチャネル型シリコントランジスタのソースまたはドレインの他方は、前記反転出力信号線と電気的に接続され、
前記第１のｐチャネル型シリコントランジスタのゲートは、前記第６のｎチャネル型シリコントランジスタのソースまたはドレインの一方と電気的に接続され、
前記第２のｐチャネル型シリコントランジスタのソースまたはドレインの一方は、前記高電位電源線と電気的に接続され、
前記第２のｐチャネル型シリコントランジスタのソースまたはドレインの他方は、前記出力信号線と電気的に接続され、
前記第２のｐチャネル型シリコントランジスタのゲートは、前記第５のｎチャネル型シリコントランジスタのソースまたはドレインの一方と電気的に接続され、
前記第１のｎチャネル型シリコントランジスタのソースまたはドレインの一方は、前記反転出力信号線と電気的に接続され、
前記第１のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、前記第３の酸化物半導体トランジスタのソースまたはドレインの一方と電気的に接続され、
前記第１のｎチャネル型シリコントランジスタのゲートは、前記入力信号線と電気的に接続され、
前記第２のｎチャネル型シリコントランジスタのソースまたはドレインの一方は、前記出力信号線と電気的に接続され、
前記第２のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、前記第４の酸化物半導体トランジスタのソースまたはドレインの一方と電気的に接続され、
前記第２のｎチャネル型シリコントランジスタのゲートは、前記反転入力信号線と電気的に接続され、
前記第５のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、前記接地電位電源線と電気的に接続され、
前記第５のｎチャネル型シリコントランジスタのゲートは、前記入力信号線と電気的に接続され、
前記第６のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、前記接地電位電源線と電気的に接続され、
前記第６のｎチャネル型シリコントランジスタのゲートは、前記反転入力信号線と電気的に接続され、
前記第７のｎチャネル型シリコントランジスタのソースまたはドレインの一方は、前記第１のｐチャネル型シリコントランジスタのゲートと電気的に接続され、
前記第７のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、前記出力信号線と電気的に接続され、
前記第７のｎチャネル型シリコントランジスタのゲートは、前記高電位電源線と電気的に接続され、
前記第８のｎチャネル型シリコントランジスタのソースまたはドレインの一方は、前記第２のｐチャネル型シリコントランジスタのゲートと電気的に接続され、
前記第８のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、前記反転出力信号線と電気的に接続され、
前記第８のｎチャネル型シリコントランジスタのゲートは、前記高電位電源線と電気的に接続され、
前記第１の酸化物半導体トランジスタのソースまたはドレインの一方は、前記入力信号線と電気的に接続され、
前記第１の酸化物半導体トランジスタのソースまたはドレインの他方は、前記第３の酸化物半導体トランジスタのゲートと電気的に接続され、
前記第１の酸化物半導体トランジスタのゲートは、前記低電位電源線と電気的に接続され、
前記第２の酸化物半導体トランジスタのソースまたはドレインの一方は、前記反転入力信号線と電気的に接続され、
前記第２の酸化物半導体トランジスタのソースまたはドレインの他方は、前記第４の酸化物半導体トランジスタのゲートと電気的に接続され、
前記第２の酸化物半導体トランジスタのゲートは、前記低電位電源線と電気的に接続され、
前記第３の酸化物半導体トランジスタのソースまたはドレインの他方は、前記接地電位電源線と電気的に接続され、
前記第４の酸化物半導体トランジスタのソースまたはドレインの他方は、前記接地電位電源線と電気的に接続され、
前記第１の容量素子の第１の電極は、前記出力信号線と電気的に接続され、
前記第１の容量素子の第２の電極は、前記第３の酸化物半導体トランジスタのゲートと電気的に接続され、
前記第２の容量素子の第１の電極は、前記反転出力信号線と電気的に接続され、
前記第２の容量素子の第２の電極は、前記第４の酸化物半導体トランジスタのゲートと電気的に接続されていることを特徴とするレベルシフタ回路。
【請求項３】
第１及び第２のｐチャネル型シリコントランジスタと、
第１、第２、第５、第６のｎチャネル型シリコントランジスタと、
第１乃至第４の酸化物半導体トランジスタと、
第１及び第２の容量素子と、
第１及び第２の抵抗素子と、
高電位電源線と、接地電位電源線と、低電位電源線と、出力信号線と、反転出力信号線と、入力信号線と、反転入力信号線と、を有し、
前記第１のｐチャネル型シリコントランジスタのソースまたはドレインの一方は、前記高電位電源線と電気的に接続され、
前記第１のｐチャネル型シリコントランジスタのソースまたはドレインの他方は、前記反転出力信号線と電気的に接続され、
前記第１のｐチャネル型シリコントランジスタのゲートは、前記第６のｎチャネル型シリコントランジスタのソースまたはドレインの一方と電気的に接続され、
前記第２のｐチャネル型シリコントランジスタのソースまたはドレインの一方は、前記高電位電源線と電気的に接続され、
前記第２のｐチャネル型シリコントランジスタのソースまたはドレインの他方は、前記出力信号線と電気的に接続され、
前記第２のｐチャネル型シリコントランジスタのゲートは、前記第５のｎチャネル型シリコントランジスタのソースまたはドレインの一方と電気的に接続され、
前記第１のｎチャネル型シリコントランジスタのソースまたはドレインの一方は、前記反転出力信号線と電気的に接続され、
前記第１のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、前記第３の酸化物半導体トランジスタのソースまたはドレインの一方と電気的に接続され、
前記第１のｎチャネル型シリコントランジスタのゲートは、前記入力信号線と電気的に接続され、
前記第２のｎチャネル型シリコントランジスタのソースまたはドレインの一方は、前記出力信号線と電気的に接続され、
前記第２のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、前記第４の酸化物半導体トランジスタのソースまたはドレインの一方と電気的に接続され、
前記第２のｎチャネル型シリコントランジスタのゲートは、前記反転入力信号線と電気的に接続され、
前記第５のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、前記接地電位電源線と電気的に接続され、
前記第５のｎチャネル型シリコントランジスタのゲートは、前記入力信号線と電気的に接続され、
前記第６のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、前記接地電位電源線と電気的に接続され、
前記第６のｎチャネル型シリコントランジスタのゲートは、前記反転入力信号線と電気的に接続され、
前記第１の酸化物半導体トランジスタのソースまたはドレインの一方は、前記入力信号線と電気的に接続され、
前記第１の酸化物半導体トランジスタのソースまたはドレインの他方は、前記第３の酸化物半導体トランジスタのゲートと電気的に接続され、
前記第１の酸化物半導体トランジスタのゲートは、前記低電位電源線と電気的に接続され、
前記第２の酸化物半導体トランジスタのソースまたはドレインの一方は、前記反転入力信号線と電気的に接続され、
前記第２の酸化物半導体トランジスタのソースまたはドレインの他方は、前記第４の酸化物半導体トランジスタのゲートと電気的に接続され、
前記第２の酸化物半導体トランジスタのゲートは、前記低電位電源線と電気的に接続され、
前記第３の酸化物半導体トランジスタのソースまたはドレインの他方は、前記接地電位電源線と電気的に接続され、
前記第４の酸化物半導体トランジスタのソースまたはドレインの他方は、前記接地電位電源線と電気的に接続され、
前記第１の抵抗素子の第１の端子は、前記第１のｐチャネル型シリコントランジスタのゲートと電気的に接続され、
前記第１の抵抗素子の第２の端子は、前記出力信号線と電気的に接続され、
前記第２の抵抗素子の第１の端子は、前記第２のｐチャネル型シリコントランジスタのゲートと電気的に接続され、
前記第２の抵抗素子の第２の端子は、前記反転出力信号線と電気的に接続され、
前記第１の容量素子の第１の電極は、前記出力信号線と電気的に接続され、
前記第１の容量素子の第２の電極は、前記第３の酸化物半導体トランジスタのゲートと電気的に接続され、
前記第２の容量素子の第１の電極は、前記反転出力信号線と電気的に接続され、
前記第２の容量素子の第２の電極は、前記第４の酸化物半導体トランジスタのゲートと電気的に接続されていることを特徴とするレベルシフタ回路。
【請求項４】
第１乃至第４のｐチャネル型シリコントランジスタと、
第１乃至第４のｎチャネル型シリコントランジスタと、
第１乃至第４の酸化物半導体トランジスタと、
第１及び第２の容量素子と、
高電位電源線と、接地電位電源線と、低電位電源線と、出力信号線と、反転出力信号線と、入力信号線と、反転入力信号線と、を有し、
前記第１のｐチャネル型シリコントランジスタのソースまたはドレインの一方は、前記高電位電源線と電気的に接続され、
前記第１のｐチャネル型シリコントランジスタのソースまたはドレインの他方は、前記反転出力信号線と電気的に接続され、
前記第１のｐチャネル型シリコントランジスタのゲートは、前記第４のｐチャネル型シリコントランジスタのゲートと電気的に接続され、
前記第２のｐチャネル型シリコントランジスタのソースまたはドレインの一方は、前記高電位電源線と電気的に接続され、
前記第２のｐチャネル型シリコントランジスタのソースまたはドレインの他方は、前記出力信号線と電気的に接続され、
前記第２のｐチャネル型シリコントランジスタのゲートは、前記第３のｐチャネル型シリコントランジスタのゲートと電気的に接続され、
前記第３のｐチャネル型シリコントランジスタのソースまたはドレインの一方は、前記反転出力信号線と電気的に接続され、
前記第３のｐチャネル型シリコントランジスタのソースまたはドレインの他方は、前記第３のｐチャネル型シリコントランジスタのゲートと電気的に接続され、
前記第３のｐチャネル型シリコントランジスタのゲートは、前記第３のｎチャネル型シリコントランジスタのソースまたはドレインの一方と電気的に接続され、
前記第４のｐチャネル型シリコントランジスタのソースまたはドレインの一方は、前記出力信号線と電気的に接続され、
前記第４のｐチャネル型シリコントランジスタのソースまたはドレインの他方は、前記第４のｐチャネル型シリコントランジスタのゲートと電気的に接続され、
前記第４のｐチャネル型シリコントランジスタのゲートは、前記第４のｎチャネル型シリコントランジスタのソースまたはドレインの一方と電気的に接続され、
前記第１のｎチャネル型シリコントランジスタのソースまたはドレインの一方は、前記反転出力信号線と電気的に接続され、
前記第１のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、前記第３の酸化物半導体トランジスタのソースまたはドレインの一方と電気的に接続され、
前記第１のｎチャネル型シリコントランジスタのゲートは、前記入力信号線と電気的に接続され、
前記第２のｎチャネル型シリコントランジスタのソースまたはドレインの一方は、前記出力信号線と電気的に接続され、
前記第２のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、前記第４の酸化物半導体トランジスタのソースまたはドレインの一方と電気的に接続され、
前記第２のｎチャネル型シリコントランジスタのゲートは、前記反転入力信号線と電気的に接続され、
前記第３のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、前記接地電位電源線と電気的に接続され、
前記第３のｎチャネル型シリコントランジスタのゲートは、前記入力信号線と電気的に接続され、
前記第４のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、前記接地電位電源線と電気的に接続され、
前記第４のｎチャネル型シリコントランジスタのゲートは、前記反転入力信号線と電気的に接続され、
前記第１の酸化物半導体トランジスタのソースまたはドレインの一方は、前記入力信号線と電気的に接続され、
前記第１の酸化物半導体トランジスタのソースまたはドレインの他方は、前記第３の酸化物半導体トランジスタのゲートと電気的に接続され、
前記第１の酸化物半導体トランジスタのゲートは、前記低電位電源線と電気的に接続され、
前記第２の酸化物半導体トランジスタのソースまたはドレインの一方は、前記反転入力信号線と電気的に接続され、
前記第２の酸化物半導体トランジスタのソースまたはドレインの他方は、前記第４の酸化物半導体トランジスタのゲートと電気的に接続され、
前記第２の酸化物半導体トランジスタのゲートは、前記低電位電源線と電気的に接続され、
前記第３の酸化物半導体トランジスタのソースまたはドレインの他方は、前記接地電位電源線と電気的に接続され、
前記第４の酸化物半導体トランジスタのソースまたはドレインの他方は、前記接地電位電源線と電気的に接続され、
前記第１の容量素子の第１の電極は、前記出力信号線と電気的に接続され、
前記第１の容量素子の第２の電極は、前記第３の酸化物半導体トランジスタのゲートと電気的に接続され、
前記第２の容量素子の第１の電極は、前記反転出力信号線と電気的に接続され、
前記第２の容量素子の第２の電極は、前記第４の酸化物半導体トランジスタのゲートと電気的に接続されていることを特徴とするレベルシフタ回路。
【請求項５】
第１乃至第４のｐチャネル型シリコントランジスタと、
第１乃至第８のｎチャネル型シリコントランジスタと、
第１乃至第４の酸化物半導体トランジスタと、
第１及び第２の容量素子と、
高電位電源線と、接地電位電源線と、低電位電源線と、出力信号線と、反転出力信号線と、入力信号線と、反転入力信号線と、を有し、
前記第１のｐチャネル型シリコントランジスタのソースまたはドレインの一方は、前記高電位電源線と電気的に接続され、
前記第１のｐチャネル型シリコントランジスタのソースまたはドレインの他方は、前記反転出力信号線と電気的に接続され、
前記第１のｐチャネル型シリコントランジスタのゲートは、前記第６のｎチャネル型シリコントランジスタのソースまたはドレインの一方と電気的に接続され、
前記第２のｐチャネル型シリコントランジスタのソースまたはドレインの一方は、前記高電位電源線と電気的に接続され、
前記第２のｐチャネル型シリコントランジスタのソースまたはドレインの他方は、前記出力信号線と電気的に接続され、
前記第２のｐチャネル型シリコントランジスタのゲートは、前記第５のｎチャネル型シリコントランジスタのソースまたはドレインの一方と電気的に接続され、
前記第３のｐチャネル型シリコントランジスタのソースまたはドレインの一方は、前記反転出力信号線と電気的に接続され、
前記第３のｐチャネル型シリコントランジスタのソースまたはドレインの他方は、前記第３のｐチャネル型シリコントランジスタのゲートと電気的に接続され、
前記第３のｐチャネル型シリコントランジスタのゲートは、前記第３のｎチャネル型シリコントランジスタのソースまたはドレインの一方と電気的に接続され、
前記第４のｐチャネル型シリコントランジスタのソースまたはドレインの一方は、前記出力信号線と電気的に接続され、
前記第４のｐチャネル型シリコントランジスタのソースまたはドレインの他方は、前記第４のｐチャネル型シリコントランジスタのゲートと電気的に接続され、
前記第４のｐチャネル型シリコントランジスタのゲートは、前記第４のｎチャネル型シリコントランジスタのソースまたはドレインの一方と電気的に接続され、
前記第１のｎチャネル型シリコントランジスタのソースまたはドレインの一方は、前記反転出力信号線と電気的に接続され、
前記第１のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、前記第３の酸化物半導体トランジスタのソースまたはドレインの一方と電気的に接続され、
前記第１のｎチャネル型シリコントランジスタのゲートは、前記入力信号線と電気的に接続され、
前記第２のｎチャネル型シリコントランジスタのソースまたはドレインの一方は、前記出力信号線と電気的に接続され、
前記第２のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、前記第４の酸化物半導体トランジスタのソースまたはドレインの一方と電気的に接続され、
前記第２のｎチャネル型シリコントランジスタのゲートは、前記反転入力信号線と電気的に接続され、
前記第３のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、前記接地電位電源線と電気的に接続され、
前記第３のｎチャネル型シリコントランジスタのゲートは、前記入力信号線と電気的に接続され、
前記第４のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、前記接地電位電源線と電気的に接続され、
前記第４のｎチャネル型シリコントランジスタのゲートは、前記反転入力信号線と電気的に接続され、
前記第５のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、前記接地電位電源線と電気的に接続され、
前記第５のｎチャネル型シリコントランジスタのゲートは、前記入力信号線と電気的に接続され、
前記第６のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、前記接地電位電源線と電気的に接続され、
前記第６のｎチャネル型シリコントランジスタのゲートは、前記反転入力信号線と電気的に接続され、
前記第７のｎチャネル型シリコントランジスタのソースまたはドレインの一方は、前記第１のｐチャネル型シリコントランジスタのゲートと電気的に接続され、
前記第７のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、前記第４のｐチャネル型シリコントランジスタのゲートと電気的に接続され、
前記第７のｎチャネル型シリコントランジスタのゲートは、前記高電位電源線と電気的に接続され、
前記第８のｎチャネル型シリコントランジスタのソースまたはドレインの一方は、前記第２のｐチャネル型シリコントランジスタのゲートと電気的に接続され、
前記第８のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、前記第３のｐチャネル型シリコントランジスタのゲートと電気的に接続され、
前記第８のｎチャネル型シリコントランジスタのゲートは、前記高電位電源線と電気的に接続され、
前記第１の酸化物半導体トランジスタのソースまたはドレインの一方は、前記入力信号線と電気的に接続され、
前記第１の酸化物半導体トランジスタのソースまたはドレインの他方は、前記第３の酸化物半導体トランジスタのゲートと電気的に接続され、
前記第１の酸化物半導体トランジスタのゲートは、前記低電位電源線と電気的に接続され、
前記第２の酸化物半導体トランジスタのソースまたはドレインの一方は、前記反転入力信号線と電気的に接続され、
前記第２の酸化物半導体トランジスタのソースまたはドレインの他方は、前記第４の酸化物半導体トランジスタのゲートと電気的に接続され、
前記第２の酸化物半導体トランジスタのゲートは、前記低電位電源線と電気的に接続され、
前記第３の酸化物半導体トランジスタのソースまたはドレインの他方は、前記接地電位電源線と電気的に接続され、
前記第４の酸化物半導体トランジスタのソースまたはドレインの他方は、前記接地電位電源線と電気的に接続され、
前記第１の容量素子の第１の電極は、前記出力信号線と電気的に接続され、
前記第１の容量素子の第２の電極は、前記第３の酸化物半導体トランジスタのゲートと電気的に接続され、
前記第２の容量素子の第１の電極は、前記反転出力信号線と電気的に接続され、
前記第２の容量素子の第２の電極は、前記第４の酸化物半導体トランジスタのゲートと電気的に接続されていることを特徴とするレベルシフタ回路。
【請求項６】
第１及び第２のｐチャネル型シリコントランジスタと、
第１、第２、第５乃至第８のｎチャネル型シリコントランジスタと、
第１乃至第４の酸化物半導体トランジスタと、
高電位電源線と、接地電位電源線と、低電位電源線と、出力信号線と、反転出力信号線と、入力信号線と、反転入力信号線と、を有し、
前記第１のｐチャネル型シリコントランジスタのソースまたはドレインの一方は、前記高電位電源線と電気的に接続され、
前記第１のｐチャネル型シリコントランジスタのソースまたはドレインの他方は、前記反転出力信号線と電気的に接続され、
前記第１のｐチャネル型シリコントランジスタのゲートは、前記第６のｎチャネル型シリコントランジスタのソースまたはドレインの一方と電気的に接続され、
前記第２のｐチャネル型シリコントランジスタのソースまたはドレインの一方は、前記高電位電源線と電気的に接続され、
前記第２のｐチャネル型シリコントランジスタのソースまたはドレインの他方は、前記出力信号線と電気的に接続され、
前記第２のｐチャネル型シリコントランジスタのゲートは、前記第５のｎチャネル型シリコントランジスタのソースまたはドレインの一方と電気的に接続され、
前記第１のｎチャネル型シリコントランジスタのソースまたはドレインの一方は、前記反転出力信号線と電気的に接続され、
前記第１のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、前記第３の酸化物半導体トランジスタのソースまたはドレインの一方と電気的に接続され、
前記第１のｎチャネル型シリコントランジスタのゲートは、前記入力信号線と電気的に接続され、
前記第２のｎチャネル型シリコントランジスタのソースまたはドレインの一方は、前記出力信号線と電気的に接続され、
前記第２のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、前記第４の酸化物半導体トランジスタのソースまたはドレインの一方と電気的に接続され、
前記第２のｎチャネル型シリコントランジスタのゲートは、前記反転入力信号線と電気的に接続され、
前記第５のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、前記接地電位電源線と電気的に接続され、
前記第５のｎチャネル型シリコントランジスタのゲートは、前記入力信号線と電気的に接続され、
前記第６のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、前記接地電位電源線と電気的に接続され、
前記第６のｎチャネル型シリコントランジスタのゲートは、前記反転入力信号線と電気的に接続され、
前記第７のｎチャネル型シリコントランジスタのソースまたはドレインの一方は、前記第１のｐチャネル型シリコントランジスタのゲートと電気的に接続され、
前記第７のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、前記出力信号線と電気的に接続され、
前記第７のｎチャネル型シリコントランジスタのゲートは、前記高電位電源線と電気的に接続され、
前記第８のｎチャネル型シリコントランジスタのソースまたはドレインの一方は、前記第２のｐチャネル型シリコントランジスタのゲートと電気的に接続され、
前記第８のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、前記反転出力信号線と電気的に接続され、
前記第８のｎチャネル型シリコントランジスタのゲートは、前記高電位電源線と電気的に接続され、
前記第１の酸化物半導体トランジスタのソースまたはドレインの一方は、前記入力信号線と電気的に接続され、
前記第１の酸化物半導体トランジスタのソースまたはドレインの他方は、前記第３の酸化物半導体トランジスタのゲートと電気的に接続され、
前記第１の酸化物半導体トランジスタのゲートは、前記低電位電源線と電気的に接続され、
前記第２の酸化物半導体トランジスタのソースまたはドレインの一方は、前記反転入力信号線と電気的に接続され、
前記第２の酸化物半導体トランジスタのソースまたはドレインの他方は、前記第４の酸化物半導体トランジスタのゲートと電気的に接続され、
前記第２の酸化物半導体トランジスタのゲートは、前記低電位電源線と電気的に接続され、
前記第３の酸化物半導体トランジスタのソースまたはドレインの他方は、前記接地電位電源線と電気的に接続され、
前記第４の酸化物半導体トランジスタのソースまたはドレインの他方は、前記接地電位電源線と電気的に接続されていることを特徴とするレベルシフタ回路。
【請求項７】
第１及び第２のｐチャネル型シリコントランジスタと、
第１、第２、第５、第６のｎチャネル型シリコントランジスタと、
第１乃至第４の酸化物半導体トランジスタと、
第１及び第２の抵抗素子と、
高電位電源線と、接地電位電源線と、低電位電源線と、出力信号線と、反転出力信号線と、入力信号線と、反転入力信号線と、を有し、
前記第１のｐチャネル型シリコントランジスタのソースまたはドレインの一方は、前記高電位電源線と電気的に接続され、
前記第１のｐチャネル型シリコントランジスタのソースまたはドレインの他方は、前記反転出力信号線と電気的に接続され、
前記第１のｐチャネル型シリコントランジスタのゲートは、前記第６のｎチャネル型シリコントランジスタのソースまたはドレインの一方と電気的に接続され、
前記第２のｐチャネル型シリコントランジスタのソースまたはドレインの一方は、前記高電位電源線と電気的に接続され、
前記第２のｐチャネル型シリコントランジスタのソースまたはドレインの他方は、前記出力信号線と電気的に接続され、
前記第２のｐチャネル型シリコントランジスタのゲートは、前記第５のｎチャネル型シリコントランジスタのソースまたはドレインの一方と電気的に接続され、
前記第１のｎチャネル型シリコントランジスタのソースまたはドレインの一方は、前記反転出力信号線と電気的に接続され、
前記第１のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、前記第３の酸化物半導体トランジスタのソースまたはドレインの一方と電気的に接続され、
前記第１のｎチャネル型シリコントランジスタのゲートは、前記入力信号線と電気的に接続され、
前記第２のｎチャネル型シリコントランジスタのソースまたはドレインの一方は、前記出力信号線と電気的に接続され、
前記第２のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、前記第４の酸化物半導体トランジスタのソースまたはドレインの一方と電気的に接続され、
前記第２のｎチャネル型シリコントランジスタのゲートは、前記反転入力信号線と電気的に接続され、
前記第５のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、前記接地電位電源線と電気的に接続され、
前記第５のｎチャネル型シリコントランジスタのゲートは、前記入力信号線と電気的に接続され、
前記第６のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、前記接地電位電源線と電気的に接続され、
前記第６のｎチャネル型シリコントランジスタのゲートは、前記反転入力信号線と電気的に接続され、
前記第１の酸化物半導体トランジスタのソースまたはドレインの一方は、前記入力信号線と電気的に接続され、
前記第１の酸化物半導体トランジスタのソースまたはドレインの他方は、前記第３の酸化物半導体トランジスタのゲートと電気的に接続され、
前記第１の酸化物半導体トランジスタのゲートは、前記低電位電源線と電気的に接続され、
前記第２の酸化物半導体トランジスタのソースまたはドレインの一方は、前記反転入力信号線と電気的に接続され、
前記第２の酸化物半導体トランジスタのソースまたはドレインの他方は、前記第４の酸化物半導体トランジスタのゲートと電気的に接続され、
前記第２の酸化物半導体トランジスタのゲートは、前記低電位電源線と電気的に接続され、
前記第３の酸化物半導体トランジスタのソースまたはドレインの他方は、前記接地電位電源線と電気的に接続され、
前記第４の酸化物半導体トランジスタのソースまたはドレインの他方は、前記接地電位電源線と電気的に接続され、
前記第１の抵抗素子の第１の端子は、前記第１のｐチャネル型シリコントランジスタのゲートと電気的に接続され、
前記第１の抵抗素子の第２の端子は、前記出力信号線と電気的に接続され、
前記第２の抵抗素子の第１の端子は、前記第２のｐチャネル型シリコントランジスタのゲートと電気的に接続され、
前記第２の抵抗素子の第２の端子は、前記反転出力信号線と電気的に接続されていることを特徴とするレベルシフタ回路。
【請求項８】
第１乃至第４のｐチャネル型シリコントランジスタと、
第１乃至第４のｎチャネル型シリコントランジスタと、
第１乃至第４の酸化物半導体トランジスタと、
高電位電源線と、接地電位電源線と、低電位電源線と、出力信号線と、反転出力信号線と、入力信号線と、反転入力信号線と、を有し、
前記第１のｐチャネル型シリコントランジスタのソースまたはドレインの一方は、前記高電位電源線と電気的に接続され、
前記第１のｐチャネル型シリコントランジスタのソースまたはドレインの他方は、前記反転出力信号線と電気的に接続され、
前記第１のｐチャネル型シリコントランジスタのゲートは、前記第４のｐチャネル型シリコントランジスタのゲートと電気的に接続され、
前記第２のｐチャネル型シリコントランジスタのソースまたはドレインの一方は、前記高電位電源線と電気的に接続され、
前記第２のｐチャネル型シリコントランジスタのソースまたはドレインの他方は、前記出力信号線と電気的に接続され、
前記第２のｐチャネル型シリコントランジスタのゲートは、前記第３のｐチャネル型シリコントランジスタのゲートと電気的に接続され、
前記第３のｐチャネル型シリコントランジスタのソースまたはドレインの一方は、前記反転出力信号線と電気的に接続され、
前記第３のｐチャネル型シリコントランジスタのソースまたはドレインの他方は、前記第３のｐチャネル型シリコントランジスタのゲートと電気的に接続され、
前記第３のｐチャネル型シリコントランジスタのゲートは、前記第３のｎチャネル型シリコントランジスタのソースまたはドレインの一方と電気的に接続され、
前記第４のｐチャネル型シリコントランジスタのソースまたはドレインの一方は、前記出力信号線と電気的に接続され、
前記第４のｐチャネル型シリコントランジスタのソースまたはドレインの他方は、前記第４のｐチャネル型シリコントランジスタのゲートと電気的に接続され、
前記第４のｐチャネル型シリコントランジスタのゲートは、前記第４のｎチャネル型シリコントランジスタのソースまたはドレインの一方と電気的に接続され、
前記第１のｎチャネル型シリコントランジスタのソースまたはドレインの一方は、前記反転出力信号線と電気的に接続され、
前記第１のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、前記第３の酸化物半導体トランジスタのソースまたはドレインの一方と電気的に接続され、
前記第１のｎチャネル型シリコントランジスタのゲートは、前記入力信号線と電気的に接続され、
前記第２のｎチャネル型シリコントランジスタのソースまたはドレインの一方は、前記出力信号線と電気的に接続され、
前記第２のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、前記第４の酸化物半導体トランジスタのソースまたはドレインの一方と電気的に接続され、
前記第２のｎチャネル型シリコントランジスタのゲートは、前記反転入力信号線と電気的に接続され、
前記第３のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、前記接地電位電源線と電気的に接続され、
前記第３のｎチャネル型シリコントランジスタのゲートは、前記入力信号線と電気的に接続され、
前記第４のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、前記接地電位電源線と電気的に接続され、
前記第４のｎチャネル型シリコントランジスタのゲートは、前記反転入力信号線と電気的に接続され、
前記第１の酸化物半導体トランジスタのソースまたはドレインの一方は、前記入力信号線と電気的に接続され、
前記第１の酸化物半導体トランジスタのソースまたはドレインの他方は、前記第３の酸化物半導体トランジスタのゲートと電気的に接続され、
前記第１の酸化物半導体トランジスタのゲートは、前記低電位電源線と電気的に接続され、
前記第２の酸化物半導体トランジスタのソースまたはドレインの一方は、前記反転入力信号線と電気的に接続され、
前記第２の酸化物半導体トランジスタのソースまたはドレインの他方は、前記第４の酸化物半導体トランジスタのゲートと電気的に接続され、
前記第２の酸化物半導体トランジスタのゲートは、前記低電位電源線と電気的に接続され、
前記第３の酸化物半導体トランジスタのソースまたはドレインの他方は、前記接地電位電源線と電気的に接続され、
前記第４の酸化物半導体トランジスタのソースまたはドレインの他方は、前記接地電位電源線と電気的に接続されていることを特徴とするレベルシフタ回路。
【請求項９】
第１乃至第４のｐチャネル型シリコントランジスタと、
第１乃至第８のｎチャネル型シリコントランジスタと、
第１乃至第４の酸化物半導体トランジスタと、
高電位電源線と、接地電位電源線と、低電位電源線と、出力信号線と、反転出力信号線と、入力信号線と、反転入力信号線と、を有し、
前記第１のｐチャネル型シリコントランジスタのソースまたはドレインの一方は、前記高電位電源線と電気的に接続され、
前記第１のｐチャネル型シリコントランジスタのソースまたはドレインの他方は、前記反転出力信号線と電気的に接続され、
前記第１のｐチャネル型シリコントランジスタのゲートは、前記第６のｎチャネル型シリコントランジスタのソースまたはドレインの一方と電気的に接続され、
前記第２のｐチャネル型シリコントランジスタのソースまたはドレインの一方は、前記高電位電源線と電気的に接続され、
前記第２のｐチャネル型シリコントランジスタのソースまたはドレインの他方は、前記出力信号線と電気的に接続され、
前記第２のｐチャネル型シリコントランジスタのゲートは、前記第５のｎチャネル型シリコントランジスタのソースまたはドレインの一方と電気的に接続され、
前記第３のｐチャネル型シリコントランジスタのソースまたはドレインの一方は、前記反転出力信号線と電気的に接続され、
前記第３のｐチャネル型シリコントランジスタのソースまたはドレインの他方は、前記第３のｐチャネル型シリコントランジスタのゲートと電気的に接続され、
前記第３のｐチャネル型シリコントランジスタのゲートは、前記第３のｎチャネル型シリコントランジスタのソースまたはドレインの一方と電気的に接続され、
前記第４のｐチャネル型シリコントランジスタのソースまたはドレインの一方は、前記出力信号線と電気的に接続され、
前記第４のｐチャネル型シリコントランジスタのソースまたはドレインの他方は、前記第４のｐチャネル型シリコントランジスタのゲートと電気的に接続され、
前記第４のｐチャネル型シリコントランジスタのゲートは、前記第４のｎチャネル型シリコントランジスタのソースまたはドレインの一方と電気的に接続され、
前記第１のｎチャネル型シリコントランジスタのソースまたはドレインの一方は、前記反転出力信号線と電気的に接続され、
前記第１のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、前記第３の酸化物半導体トランジスタのソースまたはドレインの一方と電気的に接続され、
前記第１のｎチャネル型シリコントランジスタのゲートは、前記入力信号線と電気的に接続され、
前記第２のｎチャネル型シリコントランジスタのソースまたはドレインの一方は、前記出力信号線と電気的に接続され、
前記第２のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、前記第４の酸化物半導体トランジスタのソースまたはドレインの一方と電気的に接続され、
前記第２のｎチャネル型シリコントランジスタのゲートは、前記反転入力信号線と電気的に接続され、
前記第３のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、前記接地電位電源線と電気的に接続され、
前記第３のｎチャネル型シリコントランジスタのゲートは、前記入力信号線と電気的に接続され、
前記第４のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、前記接地電位電源線と電気的に接続され、
前記第４のｎチャネル型シリコントランジスタのゲートは、前記反転入力信号線と電気的に接続され、
前記第５のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、前記接地電位電源線と電気的に接続され、
前記第５のｎチャネル型シリコントランジスタのゲートは、前記入力信号線と電気的に接続され、
前記第６のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、前記接地電位電源線と電気的に接続され、
前記第６のｎチャネル型シリコントランジスタのゲートは、前記反転入力信号線と電気的に接続され、
前記第７のｎチャネル型シリコントランジスタのソースまたはドレインの一方は、前記第１のｐチャネル型シリコントランジスタのゲートと電気的に接続され、
前記第７のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、前記第４のｐチャネル型シリコントランジスタのゲートと電気的に接続され、
前記第７のｎチャネル型シリコントランジスタのゲートは、前記高電位電源線と電気的に接続され、
前記第８のｎチャネル型シリコントランジスタのソースまたはドレインの一方は、前記第２のｐチャネル型シリコントランジスタのゲートと電気的に接続され、
前記第８のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、前記第３のｐチャネル型シリコントランジスタのゲートと電気的に接続され、
前記第８のｎチャネル型シリコントランジスタのゲートは、前記高電位電源線と電気的に接続され、
前記第１の酸化物半導体トランジスタのソースまたはドレインの一方は、前記入力信号線と電気的に接続され、
前記第１の酸化物半導体トランジスタのソースまたはドレインの他方は、前記第３の酸化物半導体トランジスタのゲートと電気的に接続され、
前記第１の酸化物半導体トランジスタのゲートは、前記低電位電源線と電気的に接続され、
前記第２の酸化物半導体トランジスタのソースまたはドレインの一方は、前記反転入力信号線と電気的に接続され、
前記第２の酸化物半導体トランジスタのソースまたはドレインの他方は、前記第４の酸化物半導体トランジスタのゲートと電気的に接続され、
前記第２の酸化物半導体トランジスタのゲートは、前記低電位電源線と電気的に接続され、
前記第３の酸化物半導体トランジスタのソースまたはドレインの他方は、前記接地電位電源線と電気的に接続され、
前記第４の酸化物半導体トランジスタのソースまたはドレインの他方は、前記接地電位電源線と電気的に接続されている、
ことを特徴とするレベルシフタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明の一態様は、例えば、半導体装置、表示装置、発光装置、蓄電装置、それらの駆動方法、または、それらの製造方法に関する。特に、本発明の一態様は、例えば、酸化物半導体を有する半導体装置、表示装置、または、発光装置に関する。
【背景技術】
【０００２】
ＦＰＧＡ（ＬＳＩ）は一般的な回路と同様に論理動作を低電圧化することにより回路の消費電力を低減することが可能である。一方で、Ｉ／Ｏ端子を介して出力される信号は安定した回路動作を補償するためや、外部回路との電圧整合のために外部回路の電圧と同程度にする必要がある。一般には内部の低電圧信号から、昇圧回路やレベルシフタのようなＤＣ−ＤＣ変換回路を用いて、外部出力用の高電圧信号を生成する。
【０００３】
消費電力を低減するためには、高電圧回路の電源供給を停止させる動作が非常に有効である。一方で高電圧回路の電源供給を停止する場合、高電圧回路の電源系を低電圧回路で制御する必要が出てくる。低電圧回路がしきい値電圧以下の低電圧領域で動作する場合、トランジスタはオン電流が非常に小さく、大きな負荷を駆動するために長時間を必要とする。また、低電圧回路により高電圧回路を直接駆動する場合には貫通電流が発生する等の問題が生じるため、低電圧回路による高電圧回路の駆動制御は困難である。上記課題を解決する構成として、下記非特許文献１に低電圧信号を高速に高電圧信号に変換することを目的としたレベルシフタの構成が示されている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】『Ａ  Ｒｏｂｕｓｔ  Ｌｏｗ  Ｐｏｗｅｒ，  Ｈｉｇｈ  Ｓｐｅｅｄ  Ｖｏｌｔａｇｅ  Ｌｅｖｅｌ  Ｓｈｉｆｔｅｒ  Ｗｉｔｈ  Ｂｕｉｌｔ−ｉｎ  Ｓｈｏｒｔ  Ｃｉｒｃｕｉｔ  Ｃｕｒｒｅｎｔ  Ｒｅｄｕｃｔｉｏｎ』（ＥＣＣＴＤ２０１１，  ＰＰ１４２−１４５）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記論文の一構成においてｎチャネル型シリコントランジスタ（以下、ｎ型Ｓｉ−ＦＥＴ）のオフリーク電流が待機時のレベルシフタの消費電力増大の主要因となっている。本発明の一態様では低電圧で動作可能なレベルシフタの待機時のリーク電流を低減することを課題とする。または、本発明の一態様は、新規な半導体装置を提供することを課題とする。
【０００６】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【０００７】
上記、従来技術の課題を解決するためにレベルシフタの出力信号線とＧＮＤ電源線との間にｎ型Ｓｉ−ＦＥＴと酸化物半導体トランジスタ（以下、ＯＳ−ＦＥＴ）を直列に設ける。ＯＳ−ＦＥＴはｎ型Ｓｉ−ＦＥＴと比較してオフリーク電流が極めて小さいため、待機時にオフリーク電流パスを形成する場合であってもオフリーク電流を低減できる。上記ＯＳ−ＦＥＴのゲート電極の電位を出力信号線との容量結合によって入力信号電圧よりも高い電位に上昇させることで、ＯＳ−ＦＥＴのＶｇｓを増加し、オン電流を増加させる。ｎ型Ｓｉ−ＦＥＴのオン電流特性と同等以上のオン電流特性をＯＳ−ＦＥＴが有することで、従来のレベルシフタと変わらない応答速度を維持することが可能となる。なお、容量結合によって上昇した電位を維持するために電位上昇したゲート電極が浮遊状態になるような回路構成を有する。
【０００８】
本発明の一態様は、出力信号線と低電位電源線との間に、ｎチャネル型シリコントランジスタと酸化物半導体トランジスタとを直列に有し、酸化物半導体トランジスタのゲート電極の電位を容量結合によって入力信号電圧よりも高い電位に上昇させることで酸化物半導体トランジスタのオン電流を増加させることを特徴とするレベルシフタ回路である。
【０００９】
本発明の別の一態様は、第１及び第２のｐチャネル型シリコントランジスタと、第１、第２、第５乃至第８のｎチャネル型シリコントランジスタと、第１乃至第４の酸化物半導体トランジスタと、第１及び第２の容量素子と、高電位電源線と、接地電位電源線と、低電位電源線と、出力信号線と、反転出力信号線と、入力信号線と、反転入力信号線と、を有し、第１のｐチャネル型シリコントランジスタのソースまたはドレインの一方は、高電位電源線と電気的に接続され、第１のｐチャネル型シリコントランジスタのソースまたはドレインの他方は、反転出力信号線と電気的に接続され、第１のｐチャネル型シリコントランジスタのゲートは、第６のｎチャネル型シリコントランジスタのソースまたはドレインの一方と電気的に接続され、第２のｐチャネル型シリコントランジスタのソースまたはドレインの一方は、高電位電源線と電気的に接続され、第２のｐチャネル型シリコントランジスタのソースまたはドレインの他方は、出力信号線と電気的に接続され、第２のｐチャネル型シリコントランジスタのゲートは、第５のｎチャネル型シリコントランジスタのソースまたはドレインの一方と電気的に接続され、第１のｎチャネル型シリコントランジスタのソースまたはドレインの一方は、反転出力信号線と電気的に接続され、第１のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、第３の酸化物半導体トランジスタのソースまたはドレインの一方と電気的に接続され、第１のｎチャネル型シリコントランジスタのゲートは、入力信号線と電気的に接続され、第２のｎチャネル型シリコントランジスタのソースまたはドレインの一方は、出力信号線と電気的に接続され、第２のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、第４の酸化物半導体トランジスタのソースまたはドレインの一方と電気的に接続され、第２のｎチャネル型シリコントランジスタのゲートは、反転入力信号線と電気的に接続され、第５のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、接地電位電源線と電気的に接続され、第５のｎチャネル型シリコントランジスタのゲートは、入力信号線と電気的に接続され、第６のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、接地電位電源線と電気的に接続され、第６のｎチャネル型シリコントランジスタのゲートは、反転入力信号線と電気的に接続され、第７のｎチャネル型シリコントランジスタのソースまたはドレインの一方は、第１のｐチャネル型シリコントランジスタのゲートと電気的に接続され、第７のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、出力信号線と電気的に接続され、第７のｎチャネル型シリコントランジスタのゲートは、高電位電源線と電気的に接続され、第８のｎチャネル型シリコントランジスタのソースまたはドレインの一方は、第２のｐチャネル型シリコントランジスタのゲートと電気的に接続され、第８のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、反転出力信号線と電気的に接続され、第８のｎチャネル型シリコントランジスタのゲートは、高電位電源線と電気的に接続され、第１の酸化物半導体トランジスタのソースまたはドレインの一方は、入力信号線と電気的に接続され、第１の酸化物半導体トランジスタのソースまたはドレインの他方は、第３の酸化物半導体トランジスタのゲートと電気的に接続され、第１の酸化物半導体トランジスタのゲートは、低電位電源線と電気的に接続され、第２の酸化物半導体トランジスタのソースまたはドレインの一方は、反転入力信号線と電気的に接続され、第２の酸化物半導体トランジスタのソースまたはドレインの他方は、第４の酸化物半導体トランジスタのゲートと電気的に接続され、第２の酸化物半導体トランジスタのゲートは、低電位電源線と電気的に接続され、第３の酸化物半導体トランジスタのソースまたはドレインの他方は、接地電位電源線と電気的に接続され、第４の酸化物半導体トランジスタのソースまたはドレインの他方は、接地電位電源線と電気的に接続され、第１の容量素子の第１の電極は、出力信号線と電気的に接続され、第１の容量素子の第２の電極は、第３の酸化物半導体トランジスタのゲートと電気的に接続され、第２の容量素子の第１の電極は、反転出力信号線と電気的に接続され、第２の容量素子の第２の電極は、第４の酸化物半導体トランジスタのゲートと電気的に接続されていることを特徴とするレベルシフタ回路である。
【００１０】
本発明の別の一態様は、第１及び第２のｐチャネル型シリコントランジスタと、第１、第２、第５、第６のｎチャネル型シリコントランジスタと、第１乃至第４の酸化物半導体トランジスタと、第１及び第２の容量素子と、第１及び第２の抵抗素子と、高電位電源線と、接地電位電源線と、低電位電源線と、出力信号線と、反転出力信号線と、入力信号線と、反転入力信号線と、を有し、第１のｐチャネル型シリコントランジスタのソースまたはドレインの一方は、高電位電源線と電気的に接続され、第１のｐチャネル型シリコントランジスタのソースまたはドレインの他方は、反転出力信号線と電気的に接続され、第１のｐチャネル型シリコントランジスタのゲートは、第６のｎチャネル型シリコントランジスタのソースまたはドレインの一方と電気的に接続され、第２のｐチャネル型シリコントランジスタのソースまたはドレインの一方は、高電位電源線と電気的に接続され、第２のｐチャネル型シリコントランジスタのソースまたはドレインの他方は、出力信号線と電気的に接続され、第２のｐチャネル型シリコントランジスタのゲートは、第５のｎチャネル型シリコントランジスタのソースまたはドレインの一方と電気的に接続され、第１のｎチャネル型シリコントランジスタのソースまたはドレインの一方は、反転出力信号線と電気的に接続され、第１のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、第３の酸化物半導体トランジスタのソースまたはドレインの一方と電気的に接続され、第１のｎチャネル型シリコントランジスタのゲートは、入力信号線と電気的に接続され、第２のｎチャネル型シリコントランジスタのソースまたはドレインの一方は、出力信号線と電気的に接続され、第２のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、第４の酸化物半導体トランジスタのソースまたはドレインの一方と電気的に接続され、第２のｎチャネル型シリコントランジスタのゲートは、反転入力信号線と電気的に接続され、第５のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、接地電位電源線と電気的に接続され、第５のｎチャネル型シリコントランジスタのゲートは、入力信号線と電気的に接続され、第６のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、接地電位電源線と電気的に接続され、第６のｎチャネル型シリコントランジスタのゲートは、反転入力信号線と電気的に接続され、第１の酸化物半導体トランジスタのソースまたはドレインの一方は、入力信号線と電気的に接続され、第１の酸化物半導体トランジスタのソースまたはドレインの他方は、第３の酸化物半導体トランジスタのゲートと電気的に接続され、第１の酸化物半導体トランジスタのゲートは、低電位電源線と電気的に接続され、第２の酸化物半導体トランジスタのソースまたはドレインの一方は、反転入力信号線と電気的に接続され、第２の酸化物半導体トランジスタのソースまたはドレインの他方は、第４の酸化物半導体トランジスタのゲートと電気的に接続され、第２の酸化物半導体トランジスタのゲートは、低電位電源線と電気的に接続され、第３の酸化物半導体トランジスタのソースまたはドレインの他方は、接地電位電源線と電気的に接続され、第４の酸化物半導体トランジスタのソースまたはドレインの他方は、接地電位電源線と電気的に接続され、第１の抵抗素子の第１の端子は、第１のｐチャネル型シリコントランジスタのゲートと電気的に接続され、第１の抵抗素子の第２の端子は、出力信号線と電気的に接続され、第２の抵抗素子の第１の端子は、第２のｐチャネル型シリコントランジスタのゲートと電気的に接続され、第２の抵抗素子の第２の端子は、反転出力信号線と電気的に接続され、第１の容量素子の第１の電極は、出力信号線と電気的に接続され、第１の容量素子の第２の電極は、第３の酸化物半導体トランジスタのゲートと電気的に接続され、第２の容量素子の第１の電極は、反転出力信号線と電気的に接続され、第２の容量素子の第２の電極は、第４の酸化物半導体トランジスタのゲートと電気的に接続されていることを特徴とするレベルシフタ回路である。
【００１１】
本発明の別の一態様は、第１乃至第４のｐチャネル型シリコントランジスタと、第１乃至第４のｎチャネル型シリコントランジスタと、第１乃至第４の酸化物半導体トランジスタと、第１及び第２の容量素子と、高電位電源線と、接地電位電源線と、低電位電源線と、出力信号線と、反転出力信号線と、入力信号線と、反転入力信号線と、を有し、第１のｐチャネル型シリコントランジスタのソースまたはドレインの一方は、高電位電源線と電気的に接続され、第１のｐチャネル型シリコントランジスタのソースまたはドレインの他方は、反転出力信号線と電気的に接続され、第１のｐチャネル型シリコントランジスタのゲートは、第４のｐチャネル型シリコントランジスタのゲートと電気的に接続され、第２のｐチャネル型シリコントランジスタのソースまたはドレインの一方は、高電位電源線と電気的に接続され、第２のｐチャネル型シリコントランジスタのソースまたはドレインの他方は、出力信号線と電気的に接続され、第２のｐチャネル型シリコントランジスタのゲートは、第３のｐチャネル型シリコントランジスタのゲートと電気的に接続され、第３のｐチャネル型シリコントランジスタのソースまたはドレインの一方は、反転出力信号線と電気的に接続され、第３のｐチャネル型シリコントランジスタのソースまたはドレインの他方は、第３のｐチャネル型シリコントランジスタのゲートと電気的に接続され、第３のｐチャネル型シリコントランジスタのゲートは、第３のｎチャネル型シリコントランジスタのソースまたはドレインの一方と電気的に接続され、第４のｐチャネル型シリコントランジスタのソースまたはドレインの一方は、出力信号線と電気的に接続され、第４のｐチャネル型シリコントランジスタのソースまたはドレインの他方は、第４のｐチャネル型シリコントランジスタのゲートと電気的に接続され、第４のｐチャネル型シリコントランジスタのゲートは、第４のｎチャネル型シリコントランジスタのソースまたはドレインの一方と電気的に接続され、第１のｎチャネル型シリコントランジスタのソースまたはドレインの一方は、反転出力信号線と電気的に接続され、第１のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、第３の酸化物半導体トランジスタのソースまたはドレインの一方と電気的に接続され、第１のｎチャネル型シリコントランジスタのゲートは、入力信号線と電気的に接続され、第２のｎチャネル型シリコントランジスタのソースまたはドレインの一方は、出力信号線と電気的に接続され、第２のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、第４の酸化物半導体トランジスタのソースまたはドレインの一方と電気的に接続され、第２のｎチャネル型シリコントランジスタのゲートは、反転入力信号線と電気的に接続され、第３のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、接地電位電源線と電気的に接続され、第３のｎチャネル型シリコントランジスタのゲートは、入力信号線と電気的に接続され、第４のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、接地電位電源線と電気的に接続され、第４のｎチャネル型シリコントランジスタのゲートは、反転入力信号線と電気的に接続され、第１の酸化物半導体トランジスタのソースまたはドレインの一方は、入力信号線と電気的に接続され、第１の酸化物半導体トランジスタのソースまたはドレインの他方は、第３の酸化物半導体トランジスタのゲートと電気的に接続され、第１の酸化物半導体トランジスタのゲートは、低電位電源線と電気的に接続され、第２の酸化物半導体トランジスタのソースまたはドレインの一方は、反転入力信号線と電気的に接続され、第２の酸化物半導体トランジスタのソースまたはドレインの他方は、第４の酸化物半導体トランジスタのゲートと電気的に接続され、第２の酸化物半導体トランジスタのゲートは、低電位電源線と電気的に接続され、第３の酸化物半導体トランジスタのソースまたはドレインの他方は、接地電位電源線と電気的に接続され、第４の酸化物半導体トランジスタのソースまたはドレインの他方は、接地電位電源線と電気的に接続され、第１の容量素子の第１の電極は、出力信号線と電気的に接続され、第１の容量素子の第２の電極は、第３の酸化物半導体トランジスタのゲートと電気的に接続され、第２の容量素子の第１の電極は、反転出力信号線と電気的に接続され、第２の容量素子の第２の電極は、第４の酸化物半導体トランジスタのゲートと電気的に接続されていることを特徴とするレベルシフタ回路である。
【００１２】
本発明の別の一態様は、第１乃至第４のｐチャネル型シリコントランジスタと、第１乃至第８のｎチャネル型シリコントランジスタと、第１乃至第４の酸化物半導体トランジスタと、第１及び第２の容量素子と、高電位電源線と、接地電位電源線と、低電位電源線と、出力信号線と、反転出力信号線と、入力信号線と、反転入力信号線と、を有し、第１のｐチャネル型シリコントランジスタのソースまたはドレインの一方は、高電位電源線と電気的に接続され、第１のｐチャネル型シリコントランジスタのソースまたはドレインの他方は、反転出力信号線と電気的に接続され、第１のｐチャネル型シリコントランジスタのゲートは、第６のｎチャネル型シリコントランジスタのソースまたはドレインの一方と電気的に接続され、第２のｐチャネル型シリコントランジスタのソースまたはドレインの一方は、高電位電源線と電気的に接続され、第２のｐチャネル型シリコントランジスタのソースまたはドレインの他方は、出力信号線と電気的に接続され、第２のｐチャネル型シリコントランジスタのゲートは、第５のｎチャネル型シリコントランジスタのソースまたはドレインの一方と電気的に接続され、第３のｐチャネル型シリコントランジスタのソースまたはドレインの一方は、反転出力信号線と電気的に接続され、第３のｐチャネル型シリコントランジスタのソースまたはドレインの他方は、第３のｐチャネル型シリコントランジスタのゲートと電気的に接続され、第３のｐチャネル型シリコントランジスタのゲートは、第３のｎチャネル型シリコントランジスタのソースまたはドレインの一方と電気的に接続され、第４のｐチャネル型シリコントランジスタのソースまたはドレインの一方は、出力信号線と電気的に接続され、第４のｐチャネル型シリコントランジスタのソースまたはドレインの他方は、第４のｐチャネル型シリコントランジスタのゲートと電気的に接続され、第４のｐチャネル型シリコントランジスタのゲートは、第４のｎチャネル型シリコントランジスタのソースまたはドレインの一方と電気的に接続され、第１のｎチャネル型シリコントランジスタのソースまたはドレインの一方は、反転出力信号線と電気的に接続され、第１のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、第３の酸化物半導体トランジスタのソースまたはドレインの一方と電気的に接続され、第１のｎチャネル型シリコントランジスタのゲートは、入力信号線と電気的に接続され、第２のｎチャネル型シリコントランジスタのソースまたはドレインの一方は、出力信号線と電気的に接続され、第２のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、第４の酸化物半導体トランジスタのソースまたはドレインの一方と電気的に接続され、第２のｎチャネル型シリコントランジスタのゲートは、反転入力信号線と電気的に接続され、第３のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、接地電位電源線と電気的に接続され、第３のｎチャネル型シリコントランジスタのゲートは、入力信号線と電気的に接続され、第４のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、接地電位電源線と電気的に接続され、第４のｎチャネル型シリコントランジスタのゲートは、反転入力信号線と電気的に接続され、第５のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、接地電位電源線と電気的に接続され、第５のｎチャネル型シリコントランジスタのゲートは、入力信号線と電気的に接続され、第６のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、接地電位電源線と電気的に接続され、第６のｎチャネル型シリコントランジスタのゲートは、反転入力信号線と電気的に接続され、第７のｎチャネル型シリコントランジスタのソースまたはドレインの一方は、第１のｐチャネル型シリコントランジスタのゲートと電気的に接続され、第７のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、第４のｐチャネル型シリコントランジスタのゲートと電気的に接続され、第７のｎチャネル型シリコントランジスタのゲートは、高電位電源線と電気的に接続され、第８のｎチャネル型シリコントランジスタのソースまたはドレインの一方は、第２のｐチャネル型シリコントランジスタのゲートと電気的に接続され、第８のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、第３のｐチャネル型シリコントランジスタのゲートと電気的に接続され、第８のｎチャネル型シリコントランジスタのゲートは、高電位電源線と電気的に接続され、第１の酸化物半導体トランジスタのソースまたはドレインの一方は、入力信号線と電気的に接続され、第１の酸化物半導体トランジスタのソースまたはドレインの他方は、第３の酸化物半導体トランジスタのゲートと電気的に接続され、第１の酸化物半導体トランジスタのゲートは、低電位電源線と電気的に接続され、第２の酸化物半導体トランジスタのソースまたはドレインの一方は、反転入力信号線と電気的に接続され、第２の酸化物半導体トランジスタのソースまたはドレインの他方は、第４の酸化物半導体トランジスタのゲートと電気的に接続され、第２の酸化物半導体トランジスタのゲートは、低電位電源線と電気的に接続され、第３の酸化物半導体トランジスタのソースまたはドレインの他方は、接地電位電源線と電気的に接続され、第４の酸化物半導体トランジスタのソースまたはドレインの他方は、接地電位電源線と電気的に接続され、第１の容量素子の第１の電極は、出力信号線と電気的に接続され、第１の容量素子の第２の電極は、第３の酸化物半導体トランジスタのゲートと電気的に接続され、第２の容量素子の第１の電極は、反転出力信号線と電気的に接続され、第２の容量素子の第２の電極は、第４の酸化物半導体トランジスタのゲートと電気的に接続されていることを特徴とするレベルシフタ回路である。
【００１３】
本発明の別の一態様は、第１及び第２のｐチャネル型シリコントランジスタと、第１、第２、第５乃至第８のｎチャネル型シリコントランジスタと、第１乃至第４の酸化物半導体トランジスタと、高電位電源線と、接地電位電源線と、低電位電源線と、出力信号線と、反転出力信号線と、入力信号線と、反転入力信号線と、を有し、第１のｐチャネル型シリコントランジスタのソースまたはドレインの一方は、高電位電源線と電気的に接続され、第１のｐチャネル型シリコントランジスタのソースまたはドレインの他方は、反転出力信号線と電気的に接続され、第１のｐチャネル型シリコントランジスタのゲートは、第６のｎチャネル型シリコントランジスタのソースまたはドレインの一方と電気的に接続され、第２のｐチャネル型シリコントランジスタのソースまたはドレインの一方は、高電位電源線と電気的に接続され、第２のｐチャネル型シリコントランジスタのソースまたはドレインの他方は、出力信号線と電気的に接続され、第２のｐチャネル型シリコントランジスタのゲートは、第５のｎチャネル型シリコントランジスタのソースまたはドレインの一方と電気的に接続され、第１のｎチャネル型シリコントランジスタのソースまたはドレインの一方は、反転出力信号線と電気的に接続され、第１のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、第３の酸化物半導体トランジスタのソースまたはドレインの一方と電気的に接続され、第１のｎチャネル型シリコントランジスタのゲートは、入力信号線と電気的に接続され、第２のｎチャネル型シリコントランジスタのソースまたはドレインの一方は、出力信号線と電気的に接続され、第２のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、第４の酸化物半導体トランジスタのソースまたはドレインの一方と電気的に接続され、第２のｎチャネル型シリコントランジスタのゲートは、反転入力信号線と電気的に接続され、第５のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、接地電位電源線と電気的に接続され、第５のｎチャネル型シリコントランジスタのゲートは、入力信号線と電気的に接続され、第６のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、接地電位電源線と電気的に接続され、第６のｎチャネル型シリコントランジスタのゲートは、反転入力信号線と電気的に接続され、第７のｎチャネル型シリコントランジスタのソースまたはドレインの一方は、第１のｐチャネル型シリコントランジスタのゲートと電気的に接続され、第７のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、出力信号線と電気的に接続され、第７のｎチャネル型シリコントランジスタのゲートは、高電位電源線と電気的に接続され、第８のｎチャネル型シリコントランジスタのソースまたはドレインの一方は、第２のｐチャネル型シリコントランジスタのゲートと電気的に接続され、第８のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、反転出力信号線と電気的に接続され、第８のｎチャネル型シリコントランジスタのゲートは、高電位電源線と電気的に接続され、第１の酸化物半導体トランジスタのソースまたはドレインの一方は、入力信号線と電気的に接続され、第１の酸化物半導体トランジスタのソースまたはドレインの他方は、第３の酸化物半導体トランジスタのゲートと電気的に接続され、第１の酸化物半導体トランジスタのゲートは、低電位電源線と電気的に接続され、第２の酸化物半導体トランジスタのソースまたはドレインの一方は、反転入力信号線と電気的に接続され、第２の酸化物半導体トランジスタのソースまたはドレインの他方は、第４の酸化物半導体トランジスタのゲートと電気的に接続され、第２の酸化物半導体トランジスタのゲートは、低電位電源線と電気的に接続され、第３の酸化物半導体トランジスタのソースまたはドレインの他方は、接地電位電源線と電気的に接続され、第４の酸化物半導体トランジスタのソースまたはドレインの他方は、接地電位電源線と電気的に接続されていることを特徴とするレベルシフタ回路。
【００１４】
本発明の別の一態様は、第１及び第２のｐチャネル型シリコントランジスタと、第１、第２、第５、第６のｎチャネル型シリコントランジスタと、第１乃至第４の酸化物半導体トランジスタと、第１及び第２の抵抗素子と、高電位電源線と、接地電位電源線と、低電位電源線と、出力信号線と、反転出力信号線と、入力信号線と、反転入力信号線と、を有し、第１のｐチャネル型シリコントランジスタのソースまたはドレインの一方は、高電位電源線と電気的に接続され、第１のｐチャネル型シリコントランジスタのソースまたはドレインの他方は、反転出力信号線と電気的に接続され、第１のｐチャネル型シリコントランジスタのゲートは、第６のｎチャネル型シリコントランジスタのソースまたはドレインの一方と電気的に接続され、第２のｐチャネル型シリコントランジスタのソースまたはドレインの一方は、高電位電源線と電気的に接続され、第２のｐチャネル型シリコントランジスタのソースまたはドレインの他方は、出力信号線と電気的に接続され、第２のｐチャネル型シリコントランジスタのゲートは、第５のｎチャネル型シリコントランジスタのソースまたはドレインの一方と電気的に接続され、第１のｎチャネル型シリコントランジスタのソースまたはドレインの一方は、反転出力信号線と電気的に接続され、第１のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、第３の酸化物半導体トランジスタのソースまたはドレインの一方と電気的に接続され、第１のｎチャネル型シリコントランジスタのゲートは、入力信号線と電気的に接続され、第２のｎチャネル型シリコントランジスタのソースまたはドレインの一方は、出力信号線と電気的に接続され、第２のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、第４の酸化物半導体トランジスタのソースまたはドレインの一方と電気的に接続され、第２のｎチャネル型シリコントランジスタのゲートは、反転入力信号線と電気的に接続され、第５のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、接地電位電源線と電気的に接続され、第５のｎチャネル型シリコントランジスタのゲートは、入力信号線と電気的に接続され、第６のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、接地電位電源線と電気的に接続され、第６のｎチャネル型シリコントランジスタのゲートは、反転入力信号線と電気的に接続され、第１の酸化物半導体トランジスタのソースまたはドレインの一方は、入力信号線と電気的に接続され、第１の酸化物半導体トランジスタのソースまたはドレインの他方は、第３の酸化物半導体トランジスタのゲートと電気的に接続され、第１の酸化物半導体トランジスタのゲートは、低電位電源線と電気的に接続され、第２の酸化物半導体トランジスタのソースまたはドレインの一方は、反転入力信号線と電気的に接続され、第２の酸化物半導体トランジスタのソースまたはドレインの他方は、第４の酸化物半導体トランジスタのゲートと電気的に接続され、第２の酸化物半導体トランジスタのゲートは、低電位電源線と電気的に接続され、第３の酸化物半導体トランジスタのソースまたはドレインの他方は、接地電位電源線と電気的に接続され、第４の酸化物半導体トランジスタのソースまたはドレインの他方は、接地電位電源線と電気的に接続され、第１の抵抗素子の第１の端子は、第１のｐチャネル型シリコントランジスタのゲートと電気的に接続され、第１の抵抗素子の第２の端子は、出力信号線と電気的に接続され、第２の抵抗素子の第１の端子は、第２のｐチャネル型シリコントランジスタのゲートと電気的に接続され、第２の抵抗素子の第２の端子は、反転出力信号線と電気的に接続されていることを特徴とするレベルシフタ回路である。
【００１５】
本発明の別の一態様は、第１乃至第４のｐチャネル型シリコントランジスタと、第１乃至第４のｎチャネル型シリコントランジスタと、第１乃至第４の酸化物半導体トランジスタと、高電位電源線と、接地電位電源線と、低電位電源線と、出力信号線と、反転出力信号線と、入力信号線と、反転入力信号線と、を有し、第１のｐチャネル型シリコントランジスタのソースまたはドレインの一方は、高電位電源線と電気的に接続され、第１のｐチャネル型シリコントランジスタのソースまたはドレインの他方は、反転出力信号線と電気的に接続され、第１のｐチャネル型シリコントランジスタのゲートは、第４のｐチャネル型シリコントランジスタのゲートと電気的に接続され、第２のｐチャネル型シリコントランジスタのソースまたはドレインの一方は、高電位電源線と電気的に接続され、第２のｐチャネル型シリコントランジスタのソースまたはドレインの他方は、出力信号線と電気的に接続され、第２のｐチャネル型シリコントランジスタのゲートは、第３のｐチャネル型シリコントランジスタのゲートと電気的に接続され、第３のｐチャネル型シリコントランジスタのソースまたはドレインの一方は、反転出力信号線と電気的に接続され、第３のｐチャネル型シリコントランジスタのソースまたはドレインの他方は、第３のｐチャネル型シリコントランジスタのゲートと電気的に接続され、第３のｐチャネル型シリコントランジスタのゲートは、第３のｎチャネル型シリコントランジスタのソースまたはドレインの一方と電気的に接続され、第４のｐチャネル型シリコントランジスタのソースまたはドレインの一方は、出力信号線と電気的に接続され、第４のｐチャネル型シリコントランジスタのソースまたはドレインの他方は、第４のｐチャネル型シリコントランジスタのゲートと電気的に接続され、第４のｐチャネル型シリコントランジスタのゲートは、第４のｎチャネル型シリコントランジスタのソースまたはドレインの一方と電気的に接続され、第１のｎチャネル型シリコントランジスタのソースまたはドレインの一方は、反転出力信号線と電気的に接続され、第１のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、第３の酸化物半導体トランジスタのソースまたはドレインの一方と電気的に接続され、第１のｎチャネル型シリコントランジスタのゲートは、入力信号線と電気的に接続され、第２のｎチャネル型シリコントランジスタのソースまたはドレインの一方は、出力信号線と電気的に接続され、第２のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、第４の酸化物半導体トランジスタのソースまたはドレインの一方と電気的に接続され、第２のｎチャネル型シリコントランジスタのゲートは、反転入力信号線と電気的に接続され、第３のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、接地電位電源線と電気的に接続され、第３のｎチャネル型シリコントランジスタのゲートは、入力信号線と電気的に接続され、第４のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、接地電位電源線と電気的に接続され、第４のｎチャネル型シリコントランジスタのゲートは、反転入力信号線と電気的に接続され、第１の酸化物半導体トランジスタのソースまたはドレインの一方は、入力信号線と電気的に接続され、第１の酸化物半導体トランジスタのソースまたはドレインの他方は、第３の酸化物半導体トランジスタのゲートと電気的に接続され、第１の酸化物半導体トランジスタのゲートは、低電位電源線と電気的に接続され、第２の酸化物半導体トランジスタのソースまたはドレインの一方は、反転入力信号線と電気的に接続され、第２の酸化物半導体トランジスタのソースまたはドレインの他方は、第４の酸化物半導体トランジスタのゲートと電気的に接続され、第２の酸化物半導体トランジスタのゲートは、低電位電源線と電気的に接続され、第３の酸化物半導体トランジスタのソースまたはドレインの他方は、接地電位電源線と電気的に接続され、第４の酸化物半導体トランジスタのソースまたはドレインの他方は、接地電位電源線と電気的に接続されていることを特徴とするレベルシフタ回路である。
【００１６】
本発明の別の一態様は、第１乃至第４のｐチャネル型シリコントランジスタと、第１乃至第８のｎチャネル型シリコントランジスタと、第１乃至第４の酸化物半導体トランジスタと、高電位電源線と、接地電位電源線と、低電位電源線と、出力信号線と、反転出力信号線と、入力信号線と、反転入力信号線と、を有し、第１のｐチャネル型シリコントランジスタのソースまたはドレインの一方は、高電位電源線と電気的に接続され、第１のｐチャネル型シリコントランジスタのソースまたはドレインの他方は、反転出力信号線と電気的に接続され、第１のｐチャネル型シリコントランジスタのゲートは、第６のｎチャネル型シリコントランジスタのソースまたはドレインの一方と電気的に接続され、第２のｐチャネル型シリコントランジスタのソースまたはドレインの一方は、高電位電源線と電気的に接続され、第２のｐチャネル型シリコントランジスタのソースまたはドレインの他方は、出力信号線と電気的に接続され、第２のｐチャネル型シリコントランジスタのゲートは、第５のｎチャネル型シリコントランジスタのソースまたはドレインの一方と電気的に接続され、第３のｐチャネル型シリコントランジスタのソースまたはドレインの一方は、反転出力信号線と電気的に接続され、第３のｐチャネル型シリコントランジスタのソースまたはドレインの他方は、第３のｐチャネル型シリコントランジスタのゲートと電気的に接続され、第３のｐチャネル型シリコントランジスタのゲートは、第３のｎチャネル型シリコントランジスタのソースまたはドレインの一方と電気的に接続され、第４のｐチャネル型シリコントランジスタのソースまたはドレインの一方は、出力信号線と電気的に接続され、第４のｐチャネル型シリコントランジスタのソースまたはドレインの他方は、第４のｐチャネル型シリコントランジスタのゲートと電気的に接続され、第４のｐチャネル型シリコントランジスタのゲートは、第４のｎチャネル型シリコントランジスタのソースまたはドレインの一方と電気的に接続され、第１のｎチャネル型シリコントランジスタのソースまたはドレインの一方は、反転出力信号線と電気的に接続され、第１のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、第３の酸化物半導体トランジスタのソースまたはドレインの一方と電気的に接続され、第１のｎチャネル型シリコントランジスタのゲートは、入力信号線と電気的に接続され、第２のｎチャネル型シリコントランジスタのソースまたはドレインの一方は、出力信号線と電気的に接続され、第２のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、第４の酸化物半導体トランジスタのソースまたはドレインの一方と電気的に接続され、第２のｎチャネル型シリコントランジスタのゲートは、反転入力信号線と電気的に接続され、第３のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、接地電位電源線と電気的に接続され、第３のｎチャネル型シリコントランジスタのゲートは、入力信号線と電気的に接続され、第４のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、接地電位電源線と電気的に接続され、第４のｎチャネル型シリコントランジスタのゲートは、反転入力信号線と電気的に接続され、第５のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、接地電位電源線と電気的に接続され、第５のｎチャネル型シリコントランジスタのゲートは、入力信号線と電気的に接続され、第６のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、接地電位電源線と電気的に接続され、第６のｎチャネル型シリコントランジスタのゲートは、反転入力信号線と電気的に接続され、第７のｎチャネル型シリコントランジスタのソースまたはドレインの一方は、第１のｐチャネル型シリコントランジスタのゲートと電気的に接続され、第７のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、第４のｐチャネル型シリコントランジスタのゲートと電気的に接続され、第７のｎチャネル型シリコントランジスタのゲートは、高電位電源線と電気的に接続され、第８のｎチャネル型シリコントランジスタのソースまたはドレインの一方は、第２のｐチャネル型シリコントランジスタのゲートと電気的に接続され、第８のｎチャネル型シリコントランジスタのソースまたはドレインの他方は、第３のｐチャネル型シリコントランジスタのゲートと電気的に接続され、第８のｎチャネル型シリコントランジスタのゲートは、高電位電源線と電気的に接続され、第１の酸化物半導体トランジスタのソースまたはドレインの一方は、入力信号線と電気的に接続され、第１の酸化物半導体トランジスタのソースまたはドレインの他方は、第３の酸化物半導体トランジスタのゲートと電気的に接続され、第１の酸化物半導体トランジスタのゲートは、低電位電源線と電気的に接続され、第２の酸化物半導体トランジスタのソースまたはドレインの一方は、反転入力信号線と電気的に接続され、第２の酸化物半導体トランジスタのソースまたはドレインの他方は、第４の酸化物半導体トランジスタのゲートと電気的に接続され、第２の酸化物半導体トランジスタのゲートは、低電位電源線と電気的に接続され、第３の酸化物半導体トランジスタのソースまたはドレインの他方は、接地電位電源線と電気的に接続され、第４の酸化物半導体トランジスタのソースまたはドレインの他方は、接地電位電源線と電気的に接続されていることを特徴とするレベルシフタ回路である。
【発明の効果】
【００１７】
本発明の一態様は、オフリーク電流パスにｎ型Ｓｉ−ＦＥＴとＯＳ−ＦＥＴを直列に設けることで、静的なリーク電流を低減し、消費電力を低減する。または、本発明の一態様は、新規な半導体装置を提供する。なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００１８】
【図１】本発明の一態様のレベルシフタの回路図。
【図２】本発明の一態様のレベルシフタ回路の動作タイミングチャート。
【図３】本発明の一態様のレベルシフタの回路図。
【図４】本発明の一態様のレベルシフタの回路図。
【図５】本発明の一態様のレベルシフタの回路図。
【図６】本発明の一態様のトランジスタの構成の一例を説明する図。
【図７】本発明の一態様のトランジスタの構成の一例を説明する図。
【図８】本発明の一態様のトランジスタの構成の一例を説明する図。
【図９】本発明の一態様のトランジスタの構成の一例を説明する図。
【図１０】ＣＡＡＣ−ＯＳの断面におけるＣｓ補正高分解能ＴＥＭ像、およびＣＡＡＣ−ＯＳの断面模式図。
【図１１】ＣＡＡＣ−ＯＳの平面におけるＣｓ補正高分解能ＴＥＭ像。
【図１２】ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図。
【図１３】ＣＡＡＣ−ＯＳの電子回折パターンを示す図。
【図１４】Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。
【図１５】電子機器を説明する図。
【発明を実施するための形態】
【００１９】
（実施の形態１）
本発明の一態様であるレベルシフタについて、図１を用いて説明する。
【００２０】
図１に本発明の一態様のレベルシフタの回路図を示す。本発明の一態様のレベルシフタは、第１のｐチャネル型シリコントランジスタ（以下、ｐ型Ｓｉ−ＦＥＴ）１０１と、第２のｐ型Ｓｉ−ＦＥＴ１０２と、第３のｐ型Ｓｉ−ＦＥＴ１０３と、第４のｐ型Ｓｉ−ＦＥＴ１０４と、第１のｎチャネル型シリコントランジスタ（以下、ｎ型Ｓｉ−ＦＥＴ）１１１と、第２のｎ型Ｓｉ−ＦＥＴ１１２と、第３のｎ型Ｓｉ−ＦＥＴ１１３と、第４のｎ型Ｓｉ−ＦＥＴ１１４と、第１の酸化物半導体トランジスタ（以下、ＯＳ−ＦＥＴ）１２１と、第２のＯＳ−ＦＥＴ１２２と、第３のＯＳ−ＦＥＴ１２３と、第４のＯＳ−ＦＥＴ１２４と、第１の容量素子（Ｃ１）１３１と、第２の容量素子（Ｃ２）１３２と、接地電源線（ＧＮＤ）１４１と、低電位電源線（ＶＤＤ＿Ｌ）１４２と、高電位電源線（ＶＤＤ＿Ｈ）１４３と、入力信号線（ＩＮ）１５１と、反転入力信号線（ＩＮＢ）１５２と、出力信号線（ＯＵＴ）１６１と、反転出力信号線（ＯＵＴＢ）１６２で構成される。
【００２１】
第１のｐ型Ｓｉ−ＦＥＴ１０１のゲート端子は、第４のｐ型Ｓｉ−ＦＥＴ１０４のゲート端子と、第４のｐ型Ｓｉ−ＦＥＴ１０４のソースまたはドレインの他方の端子、および第４のｎ型Ｓｉ−ＦＥＴ１１４のソースまたはドレインの一方の端子と接続する。また、第１のｐ型Ｓｉ−ＦＥＴ１０１のソースまたはドレインの一方の端子は、高電位電源線（ＶＤＤ＿Ｈ）１４３と接続する。また、第１のｐ型Ｓｉ−ＦＥＴ１０１のソースまたはドレインの他方の端子は、第３のｐ型Ｓｉ−ＦＥＴ１０３のソースまたはドレインの一方の端子と、第１のｎ型Ｓｉ−ＦＥＴ１１１のソースまたはドレインの一方の端子と、第２の容量素子（Ｃ２）１３２の一方の端子、および反転出力信号線（ＯＵＴＢ）１６２と接続する。なお、第１のｐ型Ｓｉ−ＦＥＴ１０１のゲート端子が接続されるノードをＮ２と呼ぶことができる。
【００２２】
第２のｐ型Ｓｉ−ＦＥＴ１０２のゲート端子は、第３のｐ型Ｓｉ−ＦＥＴ１０３のゲート端子と、第３のｐ型Ｓｉ−ＦＥＴ１０３のソースまたはドレインの他方の端子、および第３のｎ型Ｓｉ−ＦＥＴ１１３のソースまたはドレインの一方の端子と接続する。また、第２のｐ型Ｓｉ−ＦＥＴ１０２のソースまたはドレインの一方の端子は、高電位電源線（ＶＤＤ＿Ｈ）１４３と接続する。また、第２のｐ型Ｓｉ−ＦＥＴ１０２のソースまたはドレインの他方の端子は、第４のｐ型Ｓｉ−ＦＥＴ１０４のソースまたはドレインの一方の端子と、第２のｎ型Ｓｉ−ＦＥＴ１１２のソースまたはドレインの一方の端子と、第１の容量素子（Ｃ１）１３１の一方の端子、および出力信号線（ＯＵＴ）１６１と接続する。なお、第２のｐ型Ｓｉ−ＦＥＴ１０２のゲート端子が接続されるノードをＮ１とと呼ぶことができる。
【００２３】
第１のｎ型Ｓｉ−ＦＥＴ１１１のゲート端子は、入力信号線（ＩＮ）１５１と、第３のｎ型Ｓｉ−ＦＥＴ１１３のゲート端子と、第１のＯＳ−ＦＥＴ１２１のソースまたはドレインの一方の端子と接続する。また、第１のｎ型Ｓｉ−ＦＥＴ１１１のソースまたはドレインの他方の端子は、第３のＯＳ−ＦＥＴ１２３のソースまたはドレインの一方の端子と接続する。なお、第１のｎ型Ｓｉ−ＦＥＴ１１１のソースまたはドレインの他方の端子が接続されるノードをＮ３と呼ぶことができる。
【００２４】
第２のｎ型Ｓｉ−ＦＥＴ１１２のゲート端子は、反転入力信号線（ＩＮＢ）１５２と、第４のｎ型Ｓｉ−ＦＥＴ１１４のゲート端子と、第２のＯＳ−ＦＥＴ１２２のソースまたはドレインの一方の端子と接続する。また、第２のｎ型Ｓｉ−ＦＥＴ１１２のソースまたはドレインの他方の端子は、第４のＯＳ−ＦＥＴ１２４のソースまたはドレインの一方の端子と接続する。なお、第２のｎ型Ｓｉ−ＦＥＴ１１２のソースまたはドレインの他方の端子が接続されるノードをＮ４と呼ぶことができる。
【００２５】
第３のｎ型Ｓｉ−ＦＥＴ１１３のソースまたはドレインの他方の端子は、接地電源線（ＧＮＤ）１４１と接続する。
【００２６】
第４のｎ型Ｓｉ−ＦＥＴ１１４のソースまたはドレインの他方の端子は、接地電源線（ＧＮＤ）１４１と接続する。
【００２７】
第１のＯＳ−ＦＥＴ１２１のゲート端子は、低電位電源線（ＶＤＤ＿Ｌ）１４２と接続する。また、第１のＯＳ−ＦＥＴ１２１のソースまたはドレインの他方の端子は、第３のＯＳ−ＦＥＴ１２３のゲート端子と、第１の容量素子（Ｃ１）１３１の他方の端子と接続する。なお、第１のＯＳ−ＦＥＴ１２１のソースまたはドレインの他方の端子が接続されるノードをＮ５と呼ぶことができる。
【００２８】
第２のＯＳ−ＦＥＴ１２２のゲート端子は、低電位電源線（ＶＤＤ＿Ｌ）１４２と接続する。第２のＯＳ−ＦＥＴ１２２のソースまたはドレインの他方の端子は、第４のＯＳ−ＦＥＴ１２４のゲート端子と第２の容量素子（Ｃ２）１３２の他方の端子と接続する。なお、第２のＯＳ−ＦＥＴ１２２のソースまたはドレインの他方の端子が接続されるノードをＮ６と呼ぶことができる。
【００２９】
第３のＯＳ−ＦＥＴ１２３のソースまたはドレインの他方の端子は、接地電源線（ＧＮＤ）１４１と接続する。
【００３０】
第４のＯＳ−ＦＥＴ１２４のソースまたはドレインの他方の端子は、接地電源線（ＧＮＤ）１４１と接続する。
【００３１】
第１のｐ型Ｓｉ−ＦＥＴ１０１は、Ｎ２の電位に応じて高電位電源線（ＶＤＤ＿Ｈ）１４３の電源供給を制御する機能を有する。
【００３２】
第２のｐ型Ｓｉ−ＦＥＴ１０２は、Ｎ１の電位に応じて高電位電源線（ＶＤＤ＿Ｈ）１４３の電源供給を制御する機能を有する。
【００３３】
第３のｐ型Ｓｉ−ＦＥＴ１０３は、ダイオード接続する構成とすることにより、第１のｐ型Ｓｉ−ＦＥＴ１０１を介した高電位電源線（ＶＤＤ＿Ｈ）１４３の電位供給を制限し、Ｎ１の電位を完全に高電位電源線（ＶＤＤ＿Ｈ）１４３の電位に上昇させないことで第３のｎ型Ｓｉ−ＦＥＴ１１３を介した接地電源線（ＧＮＤ）１４１の電位供給を容易にする機能を有する。
【００３４】
第４のｐ型Ｓｉ−ＦＥＴ１０４はダイオード接続する構成とすることにより、第２のｐ型Ｓｉ−ＦＥＴ１０２を介した高電位電源線（ＶＤＤ＿Ｈ）１４３の電位供給を制限し、Ｎ２の電位を完全に高電位電源線（ＶＤＤ＿Ｈ）１４３の電位に上昇させないことで第４のｎ型Ｓｉ−ＦＥＴ１１４を介した接地電源線（ＧＮＤ）１４１の電位供給を容易にする機能を有する。
【００３５】
第１のｎ型Ｓｉ−ＦＥＴ１１１は、第３のＯＳ−ＦＥＴ１２３よりも早くオフ状態になることで貫通電流の発生を抑制する機能を有する。
【００３６】
第２のｎ型Ｓｉ−ＦＥＴ１１２は、第４のＯＳ−ＦＥＴ１２４よりも早くオフ状態になることで貫通電流の発生を抑制する機能を有する。
【００３７】
第３のｎ型Ｓｉ−ＦＥＴ１１３は、Ｎ１への接地電源線（ＧＮＤ）１４１の電源供給を制御する機能を有する。
【００３８】
第４のｎ型Ｓｉ−ＦＥＴ１１４は、Ｎ２への接地電源線（ＧＮＤ）１４１の電源供給を制御する機能を有する。
【００３９】
第１のＯＳ−ＦＥＴ１２１は、ＩＮ１５１の電位がＨ電位の時に、Ｎ５の電位が容量結合によって低電位電源線（ＶＤＤ＿Ｌ）１４２の電位より高い電位に上昇した場合、オフ状態となり、Ｎ５の上昇電位を維持する機能を有する。
【００４０】
第２のＯＳ−ＦＥＴ１２２は、ＩＮＢ１５２の電位がＨ電位の時に、Ｎ６の電位が容量結合によって、低電位電源線（ＶＤＤ＿Ｌ）１４２の電位より高い電位に上昇した場合、オフ状態となり、Ｎ６の上昇電位を維持する機能を有する。
【００４１】
第３のＯＳ−ＦＥＴ１２３は、オフ状態の時にリーク電流を低減する機能を有する。
【００４２】
第４のＯＳ−ＦＥＴ１２４はオフ状態の時にリーク電流を低減する機能を有する。
【００４３】
第１の容量素子（Ｃ１）１３１は、Ｎ５とＯＵＴ１６１との間でＮ５に容量結合による高い電位を与え、第３のＯＳ−ＦＥＴ１２３のオン電流を向上させる機能を有する。なお、第１の容量素子（Ｃ１）１３１は容量結合による十分な電位上昇が得られれば、配線間の寄生容量等で代替することも可能である。
【００４４】
第２の容量素子（Ｃ２）１３２は、Ｎ６とＯＵＴＢ１６２との間でＮ６に容量結合による高い電位を与え、第４のＯＳ−ＦＥＴ１２４のオン電流を向上させる機能を有する。なお、第２の容量素子（Ｃ２）１３２は、容量結合による十分な電位上昇が得られれば、配線間の寄生容量等で代替することも可能である。
【００４５】
なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【００４６】
（実施の形態２）
図２に示すタイミングチャートを用いて図１のレベルシフタの回路動作を説明する。
【００４７】
初期状態として、ＩＮ１５１の電位がＬ電位、ＩＮＢ１５２の電位がＨ電位を維持しているとする。ＩＮ１５１、ＩＮＢ１５２に供給される信号は低電位電源回路による信号であるため、Ｈ電位は低電位電源線（ＶＤＤ＿Ｌ）１４２の電位である。このとき、Ｎ１の電位はＨ電位であるが、第３のｐ型Ｓｉ−ＦＥＴ１０３によるしきい値電圧分だけ高電位電源線（ＶＤＤ＿Ｈ）１４３の電位よりも低い電位がＮ１へ印加される。また、Ｎ２の電位、Ｎ５の電位は共にＬ電位であり、Ｎ６の電位はＯＵＴＢ１６２との容量結合により入力信号のＨ電位である低電位電源線（ＶＤＤ＿Ｌ）１４２の電位よりも高い電位が印加される。
【００４８】
時刻Ｔ０において、ＩＮ１５１の電位がＨ電位になると、第１のｎ型Ｓｉ−ＦＥＴ１１１と第３のｎ型Ｓｉ−ＦＥＴ１１３と第３のＯＳ−ＦＥＴ１２３がオン状態となり、ＩＮＢ１５２の電位がＬ電位になると、第２のｎ型Ｓｉ−ＦＥＴ１１２と第４のｎ型Ｓｉ−ＦＥＴ１１４がオフ状態となる。第４のＯＳ−ＦＥＴ１２４は、第２のＯＳ−ＦＥＴ１２２を介してＩＮＢ１５２の電位が供給され、ゲート電位がＬ電位（ＧＮＤ）に下がりきるまでオン状態を維持する。なお、第４のＯＳ−ＦＥＴ１２４がどの程度の時間オン状態を維持するかは、第２のＯＳ−ＦＥＴ１２２のオン電流に依存する。ＩＮ１５１の電位がＨ電位になり第３のｎ型Ｓｉ−ＦＥＴ１１３がオン状態になることでＮ１の電位が低下する。その結果、第２のｐ型Ｓｉ−ＦＥＴ１０２を介して高電位電源線（ＶＤＤ＿Ｈ）１４３の電位がＯＵＴ１６１に供給され、ＯＵＴ１６１の電位が上昇し始める。ＯＵＴ１６１の電位が上昇すると、第４のｐ型Ｓｉ−ＦＥＴ１０４を介してＮ２に高電位電源線（ＶＤＤ＿Ｈ）１４３の電位が供給される。
【００４９】
また、ＩＮ１５１の電位がＨ電位になることでＮ５の電位が低電位電源線（ＶＤＤ＿Ｌ）１４２の電位まで上昇する。続いて、ＯＵＴ１６１の電位が上昇することで、第１の容量素子（Ｃ１）１３１を介して容量結合が発生し、Ｎ５の電位が低電位電源線（ＶＤＤ＿Ｌ）１４２の電位よりも高い電位に上昇する。したがって、第３のＯＳ−ＦＥＴ１２３のオン電流が第１のｎ型Ｓｉ−ＦＥＴ１１１のオン電流よりも大きくなることで従来のレベルシフタの応答速度と変わらずに昇圧動作を可能とする。
【００５０】
時刻Ｔ０から時刻Ｔ１の間は、第１のｐ型Ｓｉ−ＦＥＴ１０１と第１のｎ型Ｓｉ−ＦＥＴ１１１と第３のＯＳ−ＦＥＴ１２３を介して高電位電源線（ＶＤＤ＿Ｈ）１４３と接地電源線（ＧＮＤ）１４１が接続された状態にあり、貫通電流が発生する。この貫通電流量は、第１のｎ型Ｓｉ−ＦＥＴ１１１、もしくは第３のＯＳ−ＦＥＴ１２３のどちらか一方のオン電流の小さいＦＥＴに依存する。なお、低電位電源駆動のｎ型Ｓｉ−ＦＥＴと高電位電源駆動のｐ型Ｓｉ−ＦＥＴではＶｇｓが異なることで、接地電源線（ＧＮＤ）１４１の電位を供給するｎ型Ｓｉ−ＦＥＴのオン電流に比べて高電位電源線（ＶＤＤ＿Ｈ）１４３の電位を供給するｐ型Ｓｉ−ＦＥＴのオン電流が大きいため、貫通電流発生時においてもＯＵＴＢ１６２の電位はＨ電位を維持する。同様にＮ１の電位も高電位電源線（ＶＤＤ＿Ｈ）１４３の電位を供給する第１のｐ型Ｓｉ−ＦＥＴ１０１と第３のｐ型Ｓｉ−ＦＥＴ１０３は、接地電源線（ＧＮＤ）１４１の電位を供給する第３のｎ型Ｓｉ−ＦＥＴ１１３よりもオン電流が大きいため、Ｈ電位を維持する。
【００５１】
時刻Ｔ１において、Ｎ２の電位が高電位電源線（ＶＤＤ＿Ｈ）１４３の電位よりも第４のｐ型Ｓｉ−ＦＥＴ１０４によるしきい値電圧分だけ低い電位まで上昇すると、第１のｐ型Ｓｉ−ＦＥＴ１０１がオフ状態になる。ＯＵＴＢ１６２への高電位電源線（ＶＤＤ＿Ｈ）１４３からの電源供給が停止し、第１のｎ型Ｓｉ−ＦＥＴ１１１と第３のＯＳ−ＦＥＴ１２３を介して接地電源線（ＧＮＤ）１４１から電源供給され、ＯＵＴＢ１６２の電位が低下する。また、ＯＵＴＢ１６２の電位が低下すると、第２の容量素子（Ｃ２）１３２を介した容量結合によりＮ６の電位が低下する。もしＮ６の電位が接地電源線（ＧＮＤ）１４１の電位、すなわち、Ｌ電位であればその状態を維持する。Ｎ６の電位がＬ電位になると、第４のＯＳ−ＦＥＴ１２４がオフ状態になる。ＯＳ−ＦＥＴはＳｉ−ＦＥＴに比べてオフ電流が極めて小さいため、接地電源線（ＧＮＤ）１４１にリークする電流量を低減することができ、ＯＵＴ１６１のＨ電位の低下を抑えることができる。なお、Ｎ４の電位は第２のｎ型Ｓｉ−ＦＥＴ１１２のオフリーク電流によって徐々に電位が上昇する。Ｎ４の電位上昇に伴い、第２のｎ型Ｓｉ−ＦＥＴ１１２と第４のＯＳ−ＦＥＴ１２４のＶｄｓが変化するため、第２のｎ型Ｓｉ−ＦＥＴ１１２のオフ電流の値はトランジスタのＶｄｓ特性に合わせて変化する。
【００５２】
また、第１のｐ型Ｓｉ−ＦＥＴ１０１がオフ状態になることで、第３のｎ型Ｓｉ−ＦＥＴ１１３を介した接地電源線（ＧＮＤ）１４１の電位が供給され、ＯＵＴＢ１６２の電位変化と同時にＮ１の電位も低下する。
【００５３】
時刻Ｔ２において、ＯＵＴＢ１６２、Ｎ１、Ｎ６の電位がＬ電位になることで、低電位信号の昇圧化が完了する。
【００５４】
時刻Ｔ３から時刻Ｔ５における動作は図１の回路が左右で対称性を有することから各動作の素子またはノードが入れ替わるのみで時刻Ｔ０から時刻Ｔ２での動作と同じであるため、説明を省略する。
【００５５】
以上の回路動作により、第４のＯＳ−ＦＥＴ１２４または第３のＯＳ−ＦＥＴ１２３がオン状態になる時に容量結合によってゲート電位を上昇させ、第４のＯＳ−ＦＥＴ１２４または第３のＯＳ−ＦＥＴ１２３のオン電流を、ｎ型Ｓｉ−ＦＥＴのオン電流よりも大きくすることでＯＳ−ＦＥＴを追加してもレベルシフタの動作を正常に保ち、応答速度を従来のレベルシフタと変わらずに構成することが可能である。また、ＯＳ−ＦＥＴがｎ型Ｓｉ−ＦＥＴよりもオフ電流が極めて小さいため、第４のＯＳ−ＦＥＴ１２４または第３のＯＳ−ＦＥＴ１２３がオフ状態になることで、ＯＵＴ１６１またはＯＵＴＢ１６２の電位がＨ電位を出力する時に、接地電源線（ＧＮＤ）１４１にリークする電流量を低減することができる。結果、固定電位出力状態である待機時における消費電力を低減することができる。
【００５６】
なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【００５７】
（実施の形態３）
本発明の一態様のレベルシフタの別構成について、図３を用いて説明する。
【００５８】
図３にレベルシフタの回路図を示す。本発明の一態様のレベルシフタは、第１のｐ型Ｓｉ−ＦＥＴ１０１及び第２のｐ型Ｓｉ−ＦＥＴ１０２と、第１のｎ型Ｓｉ−ＦＥＴ１１１、第２のｎ型Ｓｉ−ＦＥＴ１１２、第５のｎ型Ｓｉ−ＦＥＴ１１５、第６のｎ型Ｓｉ−ＦＥＴ１１６、第７のｎ型Ｓｉ−ＦＥＴ１１７、第８のｎ型Ｓｉ−ＦＥＴ１１８と、第１のＯＳ−ＦＥＴ１２１、第２のＯＳ−ＦＥＴ１２２、第３のＯＳ−ＦＥＴ１２３、第４のＯＳ−ＦＥＴ１２４、第１の容量素子（Ｃ１）１３１、第２の容量素子（Ｃ２）１３２、接地電源線（ＧＮＤ）１４１、低電位電源線（ＶＤＤ＿Ｌ）１４２、高電位電源線（ＶＤＤ＿Ｈ）１４３、入力信号線（ＩＮ）１５１、反転入力信号線（ＩＮＢ）１５２、出力信号線（ＯＵＴ）１６１、反転出力信号線（ＯＵＴＢ）１６２で構成される。
【００５９】
第１のｐ型Ｓｉ−ＦＥＴ１０１のゲート端子は、第６のｎ型Ｓｉ−ＦＥＴ１１６のソースまたはドレインの一方の端子と第７のｎ型Ｓｉ−ＦＥＴ１１７のソースまたはドレインの一方の端子と接続する。また、第１のｐ型Ｓｉ−ＦＥＴ１０１のソースまたはドレインの一方の端子は、高電位電源線（ＶＤＤ＿Ｈ）１４３と接続する。また、第１のｐ型Ｓｉ−ＦＥＴ１０１のソースまたはドレインの他方の端子は、第１のｎ型Ｓｉ−ＦＥＴ１１１のソースまたはドレインの一方の端子と、第８のｎ型Ｓｉ−ＦＥＴ１１８のソースまたはドレインの他方の端子と、第２の容量素子（Ｃ２）１３２の一方の端子と反転出力信号線（ＯＵＴＢ）１６２と接続する。
【００６０】
第２のｐ型Ｓｉ−ＦＥＴ１０２のゲート端子は、第５のｎ型Ｓｉ−ＦＥＴ１１５のソースまたはドレインの一方の端子と、第８のｎ型Ｓｉ−ＦＥＴ１１８のソースまたはドレインの一方の端子と接続する。第２のｐ型Ｓｉ−ＦＥＴ１０２のソースまたはドレインの一方の端子は、高電位電源線（ＶＤＤ＿Ｈ）１４３と接続する。第２のｐ型Ｓｉ−ＦＥＴ１０２のソースまたはドレインの他方の端子は、第２のｎ型Ｓｉ−ＦＥＴ１１２のソースまたはドレインの一方の端子と、第７のｎ型Ｓｉ−ＦＥＴ１１７のソースまたはドレインの他方の端子と、第１の容量素子（Ｃ１）１３１の一方の端子と出力信号線（ＯＵＴ）１６１と接続する。
【００６１】
第１のｎ型Ｓｉ−ＦＥＴ１１１のゲート端子は、入力信号線（ＩＮ）１５１と第５のｎ型Ｓｉ−ＦＥＴ１１５のゲート端子と、第１のＯＳ−ＦＥＴ１２１のソースまたはドレインの一方の端子と接続する。第１のｎ型Ｓｉ−ＦＥＴ１１１のソースまたはドレインの他方の端子は、第３のＯＳ−ＦＥＴ１２３のソースまたはドレインの一方の端子と接続する。なお、第１のｎ型Ｓｉ−ＦＥＴ１１１のソースまたはドレインの他方の端子が接続されるノードをＮ３と呼ぶことができる。
【００６２】
第２のｎ型Ｓｉ−ＦＥＴ１１２のゲート端子は、反転入力信号線（ＩＮＢ）１５２と第６のｎ型Ｓｉ−ＦＥＴ１１６のゲート端子と、第２のＯＳ−ＦＥＴ１２２のソースまたはドレインの一方の端子と接続する。第２のｎ型Ｓｉ−ＦＥＴ１１２のソース、またはドレインの他方の端子は、第４のＯＳ−ＦＥＴ１２４のソースまたはドレインの一方の端子と接続する。なお、第２のｎ型Ｓｉ−ＦＥＴ１１２のソースまたはドレインの他方の端子が接続されるノードをＮ４と呼ぶことができる。
【００６３】
第５のｎ型Ｓｉ−ＦＥＴ１１５のソース、またはドレインの他方の端子は、接地電源線（ＧＮＤ）１４１と接続する。
【００６４】
第６のｎ型Ｓｉ−ＦＥＴ１１６のソース、またはドレインの他方の端子は、接地電源線（ＧＮＤ）１４１と接続する。
【００６５】
第７のｎ型Ｓｉ−ＦＥＴ１１７のゲート端子は、高電位電源線（ＶＤＤ＿Ｈ）１４３と接続する。
【００６６】
第８のｎ型Ｓｉ−ＦＥＴ１１８のゲート端子は、高電位電源線（ＶＤＤ＿Ｈ）１４３と接続する。
【００６７】
第１のＯＳ−ＦＥＴ１２１のゲート端子は、低電位電源線（ＶＤＤ＿Ｌ）１４２と接続する。第１のＯＳ−ＦＥＴ１２１のソース、またはドレインの他方の端子は、第３のＯＳ−ＦＥＴ１２３のゲート端子と、第１の容量素子（Ｃ１）１３１の他方の端子と接続する。なお、第１のＯＳ−ＦＥＴ１２１のソースまたはドレインの他方の端子が接続されるノードをＮ５と呼ぶことができる。
【００６８】
第２のＯＳ−ＦＥＴ１２２のゲート端子は、低電位電源線（ＶＤＤ＿Ｌ）１４２と、第２のＯＳ−ＦＥＴ１２２のソースまたはドレインの他方の端子は第４のＯＳ−ＦＥＴ１２４のゲート端子と第２の容量素子（Ｃ２）１３２の他方の端子と接続する。なお、第２のＯＳ−ＦＥＴ１２２のソースまたはドレインの他方の端子が接続されるノードをＮ６と呼ぶことができる。
【００６９】
第３のＯＳ−ＦＥＴ１２３のソースまたはドレインの他方の端子は、接地電源線（ＧＮＤ）１４１と接続する。
【００７０】
第４のＯＳ−ＦＥＴ１２４のソースまたはドレインの他方の端子は、接地電源線（ＧＮＤ）１４１と接続する。
【００７１】
第１のｐ型Ｓｉ−ＦＥＴ１０１は、第１のｐ型Ｓｉ−ＦＥＴ１０１のゲート端子の電位に応じて高電位電源線（ＶＤＤ＿Ｈ）１４３の電源供給を制御する機能を有する。
【００７２】
第２のｐ型Ｓｉ−ＦＥＴ１０２は、第２のｐ型Ｓｉ−ＦＥＴ１０２のゲート端子の電位に応じて高電位電源線（ＶＤＤ＿Ｈ）１４３の電源供給を制御する機能を有する。
【００７３】
第１のｎ型Ｓｉ−ＦＥＴ１１１は、第３のＯＳ−ＦＥＴ１２３よりも早くオフ状態になることで貫通電流の発生を抑制する機能を有する。
【００７４】
第２のｎ型Ｓｉ−ＦＥＴ１１２は第４のＯＳ−ＦＥＴ１２４よりも早くオフ状態になることで貫通電流の発生を抑制する機能を有する。
【００７５】
第５のｎ型Ｓｉ−ＦＥＴ１１５は、第２のｐ型Ｓｉ−ＦＥＴ１０２のゲート端子に直接接地電源線（ＧＮＤ）１４１の電位を与えることで、レベルシフタの遷移動作を容易にする機能を有する。
【００７６】
第６のｎ型Ｓｉ−ＦＥＴ１１６は、第１のｐ型Ｓｉ−ＦＥＴ１０１のゲート端子に直接接地電源線（ＧＮＤ）１４１の電位を与えることで、レベルシフタの遷移動作を容易にする機能を有する。
【００７７】
第７のｎ型Ｓｉ−ＦＥＴ１１７はソースまたはドレインの電位に応じて抵抗が変化する可変抵抗として機能し、レベルシフタの遷移動作を容易にする機能を有する。
【００７８】
第８のｎ型Ｓｉ−ＦＥＴ１１８は、ソースまたはドレインの電位に応じて抵抗が変化する可変抵抗として機能し、レベルシフタの遷移動作を容易にする機能を有する。
【００７９】
第１のＯＳ−ＦＥＴ１２１は、入力信号線（ＩＮ）１５１の電位がＨ電位の時に、Ｎ５の電位が容量結合によって低電位電源線（ＶＤＤ＿Ｌ）１４２の電位より高い電位に上昇した場合、オフ状態となり、Ｎ５の上昇電位を維持する機能を有する。
【００８０】
第２のＯＳ−ＦＥＴ１２２は、反転入力信号線（ＩＮＢ）１５２の電位がＨ電位の時に、Ｎ６の電位が容量結合によって低電位電源線（ＶＤＤ＿Ｌ）１４２の電位より高い電位に上昇した場合、オフ状態となり、Ｎ６の上昇電位を維持する機能を有する。
【００８１】
第３のＯＳ−ＦＥＴ１２３は、オフ状態の時にリーク電流を低減する機能を有する。
【００８２】
第４のＯＳ−ＦＥＴ１２４は、オフ状態の時にリーク電流を低減する機能を有する。
【００８３】
第１の容量素子（Ｃ１）１３１は、Ｎ５と出力信号線（ＯＵＴ）１６１との間でＮ５に容量結合による高い電位を与え、第３のＯＳ−ＦＥＴ１２３のオン電流を向上させる機能を有する。なお、第１の容量素子（Ｃ１）１３１は、容量結合による十分な電位上昇が得られれば、配線間の寄生容量等で代替することが可能である。
【００８４】
第２の容量素子（Ｃ２）１３２は、Ｎ６と反転出力信号線（ＯＵＴＢ）１６２との間でＮ６に容量結合による高い電位を発生させ、第４のＯＳ−ＦＥＴ１２４のオン電流を向上させる機能を有する。なお、第２の容量素子（Ｃ２）１３２は容量結合による十分な電位上昇が得られれば、配線間の寄生容量等で代替することも可能である。
【００８５】
なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【００８６】
（実施の形態４）
本発明の一態様のレベルシフタの別構成について、図４を用いて説明する。
【００８７】
図４にレベルシフタの回路図を示す。本発明の一態様のレベルシフタは、第１のｐ型Ｓｉ−ＦＥＴ１０１、第２のｐ型Ｓｉ−ＦＥＴ１０２と、第１のｎ型Ｓｉ−ＦＥＴ１１１、第２のｎ型Ｓｉ−ＦＥＴ１１２、第５のｎ型Ｓｉ−ＦＥＴ１１５、第６のｎ型Ｓｉ−ＦＥＴ１１６と、第１のＯＳ−ＦＥＴ１２１、第２のＯＳ−ＦＥＴ１２２、第３のＯＳ−ＦＥＴ１２３、第４のＯＳ−ＦＥＴ１２４と、第１の容量素子（Ｃ１）１３１、第２の容量素子（Ｃ２）１３２、第１の抵抗素子１７１、第２の抵抗素子１７２、接地電源線（ＧＮＤ）１４１、低電位電源線（ＶＤＤ＿Ｌ）１４２、高電位電源線（ＶＤＤ＿Ｈ）１４３、入力信号線（ＩＮ）１５１、反転入力信号線（ＩＮＢ）１５２、出力信号線（ＯＵＴ）１６１、反転出力信号線（ＯＵＴＢ）１６２で構成される。
【００８８】
第１のｐ型Ｓｉ−ＦＥＴ１０１のゲート端子は、第６のｎ型Ｓｉ−ＦＥＴ１１６のソースまたはドレインの一方の端子と、第１の抵抗素子１７１の一方の端子と接続する。また、第１のｐ型Ｓｉ−ＦＥＴ１０１のソースまたはドレインの一方の端子は、高電位電源線（ＶＤＤ＿Ｈ）１４３と接続する。また、第１のｐ型Ｓｉ−ＦＥＴ１０１のソースまたはドレインの他方の端子は、第１のｎ型Ｓｉ−ＦＥＴ１１１のソースまたはドレインの一方の端子と第２の抵抗素子１７２の一方の端子と、第２の容量素子（Ｃ２）１３２の一方の端子と反転出力信号線（ＯＵＴＢ）１６２と接続する。
【００８９】
第２のｐ型Ｓｉ−ＦＥＴ１０２のゲート端子は、第５のｎ型Ｓｉ−ＦＥＴ１１５のソースまたはドレインの一方の端子と第２の抵抗素子１７２の他方の端子と接続する。また、第２のｐ型Ｓｉ−ＦＥＴ１０２のソースまたはドレインの一方の端子は高電位電源線（ＶＤＤ＿Ｈ）１４３と接続する。また、第２のｐ型Ｓｉ−ＦＥＴ１０２のソースまたはドレインの他方の端子は、第２のｎ型Ｓｉ−ＦＥＴ１１２のソースまたはドレインの一方の端子と、第１の抵抗素子１７１の他方の端子と、第１の容量素子（Ｃ１）１３１の一方の端子と、出力信号線（ＯＵＴ）１６１と接続する。
【００９０】
第１のｎ型Ｓｉ−ＦＥＴ１１１のゲート端子は、入力信号線（ＩＮ）１５１と、第１のＯＳ−ＦＥＴ１２１のソースまたはドレインの一方の端子と、第５のｎ型Ｓｉ−ＦＥＴ１１５のゲート端子と接続する。また、第１のｎ型Ｓｉ−ＦＥＴ１１１のソースまたはドレインの他方の端子は、第３のＯＳ−ＦＥＴ１２３のソースまたはドレインの一方の端子と接続する。なお、第１のｎ型Ｓｉ−ＦＥＴ１１１のソースまたはドレインの他方の端子が接続されるノードをＮ３と呼ぶことができる。
【００９１】
第２のｎ型Ｓｉ−ＦＥＴ１１２のゲート端子は、反転入力信号線（ＩＮＢ）１５２と第２のＯＳ−ＦＥＴ１２２のソースまたはドレインの一方の端子と第６のｎ型Ｓｉ−ＦＥＴ１１６のゲート端子と接続する。また、第２のｎ型Ｓｉ−ＦＥＴ１１２のソースまたはドレインの他方の端子は、第４のＯＳ−ＦＥＴ１２４のソースまたはドレインの一方の端子と接続する。なお、第２のｎ型Ｓｉ−ＦＥＴ１１２のソースまたはドレインの他方の端子が接続されるノードをＮ４と呼ぶことができる。
【００９２】
第５のｎ型Ｓｉ−ＦＥＴ１１５のソースまたはドレインの他方の端子は、接地電源線（ＧＮＤ）１４１と接続する。
【００９３】
第６のｎ型Ｓｉ−ＦＥＴ１１６のソースまたはドレインの他方の端子は、接地電源線（ＧＮＤ）１４１と接続する。
【００９４】
第１のＯＳ−ＦＥＴ１２１のゲート端子は、低電位電源線（ＶＤＤ＿Ｌ）１４２と接続する。また、第１のＯＳ−ＦＥＴ１２１のソースまたはドレインの他方の端子は、第３のＯＳ−ＦＥＴ１２３のゲート端子と第１の容量素子（Ｃ１）１３１の他方の端子と接続する。なお、第１のＯＳ−ＦＥＴ１２１のソースまたはドレインの他方の端子が接続されるノードをＮ５と呼ぶことができる。
【００９５】
第２のＯＳ−ＦＥＴ１２２のゲート端子は、低電位電源線（ＶＤＤ＿Ｌ）１４２と接続する。また、第２のＯＳ−ＦＥＴ１２２のソース、またはドレインの他方の端子は、第４のＯＳ−ＦＥＴ１２４のゲート端子と、第２の容量素子（Ｃ２）１３２の他方の端子と接続する。なお、第２のＯＳ−ＦＥＴ１２２のソースまたはドレインの他方の端子が接続されるノードをＮ６と呼ぶことができる。
【００９６】
第３のＯＳ−ＦＥＴ１２３のソースまたはドレインの他方の端子は、接地電源線（ＧＮＤ）１４１と接続する。
【００９７】
第４のＯＳ−ＦＥＴ１２４のソース、またはドレインの他方の端子は、接地電源線（ＧＮＤ）１４１と接続する。
【００９８】
第１の抵抗素子１７１の他方の端子は、出力信号線（ＯＵＴ）１６１と接続する。
【００９９】
第２の抵抗素子１７２の一方の端子は、反転出力信号線（ＯＵＴＢ）１６２と接続する。
【０１００】
第１のｐ型Ｓｉ−ＦＥＴ１０１は、第１のｐ型Ｓｉ−ＦＥＴ１０１のゲート端子の電位に応じて高電位電源線（ＶＤＤ＿Ｈ）１４３の電源供給を制御する機能を有する。
【０１０１】
第２のｐ型Ｓｉ−ＦＥＴ１０２は、第２のｐ型Ｓｉ−ＦＥＴ１０２のゲート端子の電位に応じて高電位電源線（ＶＤＤ＿Ｈ）１４３の電源供給を制御する機能を有する。
【０１０２】
第１のｎ型Ｓｉ−ＦＥＴ１１１は、第３のＯＳ−ＦＥＴ１２３よりも早くオフ状態になることで貫通電流の発生を抑制する機能を有する。
【０１０３】
第２のｎ型Ｓｉ−ＦＥＴ１１２は、第４のＯＳ−ＦＥＴ１２４よりも早くオフ状態になることで貫通電流の発生を抑制する機能を有する。
【０１０４】
第５のｎ型Ｓｉ−ＦＥＴ１１５は、第２のｐ型Ｓｉ−ＦＥＴ１０２のゲート端子に直接接地電源線（ＧＮＤ）１４１の電位を与えることで、レベルシフタの遷移動作を容易にする機能を有する。
【０１０５】
第６のｎ型Ｓｉ−ＦＥＴ１１６は、第１のｐ型Ｓｉ−ＦＥＴ１０１のゲート端子に直接接地電源線（ＧＮＤ）１４１の電位を与えることで、レベルシフタの遷移動作を容易にする機能を有する。
【０１０６】
第１のＯＳ−ＦＥＴ１２１は、入力信号線（ＩＮ）１５１の電位がＨ電位の時に、Ｎ５の電位が容量結合によって低電位電源線（ＶＤＤ＿Ｌ）１４２の電位より高い電位に上昇した場合、オフ状態となり、Ｎ５の上昇電位を維持する機能を有する。
【０１０７】
第２のＯＳ−ＦＥＴ１２２は、反転入力信号線（ＩＮＢ）１５２の電位がＨ電位の時に、Ｎ６の電位が容量結合によって低電位電源線（ＶＤＤ＿Ｌ）１４２の電位より高い電位に上昇した場合、オフ状態となり、Ｎ６の上昇電位を維持する機能を有する。
【０１０８】
第３のＯＳ−ＦＥＴ１２３、はオフ状態の時にリーク電流を低減する機能を有する。
【０１０９】
第４のＯＳ−ＦＥＴ１２４はオフ状態の時にリーク電流を低減する機能を有する。
【０１１０】
第１の容量素子（Ｃ１）１３１は、Ｎ５と出力信号線（ＯＵＴ）１６１との間でＮ５に容量結合による高い電位を与え、第３のＯＳ−ＦＥＴ１２３のオン電流を向上させる機能を有する。なお、第１の容量素子（Ｃ１）１３１は容量結合による十分な電位上昇が得られれば、配線間の寄生容量等で代替することも可能である。
【０１１１】
第２の容量素子（Ｃ２）１３２は、Ｎ６と反転出力信号線（ＯＵＴＢ）１６２との間で、Ｎ６に容量結合による高い電位を与え、第４のＯＳ−ＦＥＴ１２４のオン電流を向上させる機能を有する。なお、第２の容量素子（Ｃ２）１３２は容量結合による十分な電位上昇が得られれば、配線間の寄生容量等で代替することも可能である。
【０１１２】
第１の抵抗素子１７１は、第１のｐ型Ｓｉ−ＦＥＴ１０１を介した高電位電源線（ＶＤＤ＿Ｈ）１４３の電位供給を制限する抵抗としての機能を有する。これにより、第６のｎ型Ｓｉ−ＦＥＴ１１６を介した接地電源線（ＧＮＤ）１４１の電位供給を容易にし、レベルシフタの遷移動作を容易にする機能を有する。
【０１１３】
第２の抵抗素子１７２は、第２のｐ型Ｓｉ−ＦＥＴ１０２を介した高電位電源線（ＶＤＤ＿Ｈ）１４３の電位供給を制限する抵抗としての機能を有する。これにより、第５のｎ型Ｓｉ−ＦＥＴ１１５を介した接地電源線（ＧＮＤ）１４１の電位供給を容易にし、レベルシフタの遷移動作を容易にする機能を有する。
【０１１４】
なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１１５】
（実施の形態５）
本発明の一態様のレベルシフタの別構成例について、図５を用いて説明する。
【０１１６】
図５にレベルシフタの回路図を示す。本発明の一態様のレベルシフタは、第１のｐ型Ｓｉ−ＦＥＴ１０１、第２のｐ型Ｓｉ−ＦＥＴ１０２、第３のｐ型Ｓｉ−ＦＥＴ１０３、および第４のｐ型Ｓｉ−ＦＥＴ１０４と、第１のｎ型Ｓｉ−ＦＥＴ１１１、第２のｎ型Ｓｉ−ＦＥＴ１１２、第３のｎ型Ｓｉ−ＦＥＴ１１３、第４のｎ型Ｓｉ−ＦＥＴ１１４、第５のｎ型Ｓｉ−ＦＥＴ１１５、第６のｎ型Ｓｉ−ＦＥＴ１１６、第７のｎ型Ｓｉ−ＦＥＴ１１７、および第８のｎ型Ｓｉ−ＦＥＴ１１８と、第１のＯＳ−ＦＥＴ１２１、第２のＯＳ−ＦＥＴ１２２、第３のＯＳ−ＦＥＴ１２３、および第４のＯＳ−ＦＥＴ１２４と、第１の容量素子（Ｃ１）１３１、第２の容量素子（Ｃ２）１３２、接地電源線（ＧＮＤ）１４１、低電位電源線（ＶＤＤ＿Ｌ）１４２、高電位電源線（ＶＤＤ＿Ｈ）１４３、入力信号線（ＩＮ）１５１、反転入力信号線（ＩＮＢ）１５２、出力信号線（ＯＵＴ）１６１、反転出力信号線（ＯＵＴＢ）１６２で構成される。
【０１１７】
第１のｐ型Ｓｉ−ＦＥＴ１０１のゲート端子は、第６のｎ型Ｓｉ−ＦＥＴ１１６のソースまたはドレインの一方の端子と第７のｎ型Ｓｉ−ＦＥＴ１１７のソースまたはドレインの一方の端子と接続する。また、第１のｐ型Ｓｉ−ＦＥＴ１０１のソース、またはドレインの一方の端子は、高電位電源線（ＶＤＤ＿Ｈ）１４３と接続する。また、第１のｐ型Ｓｉ−ＦＥＴ１０１のソース、またはドレインの他方の端子は、第３のｐ型Ｓｉ−ＦＥＴ１０３のソース、またはドレインの一方の端子と、第１のｎ型Ｓｉ−ＦＥＴ１１１のソースまたはドレインの一方の端子と、第２の容量素子（Ｃ２）１３２の一方の端子と、反転出力信号線（ＯＵＴＢ）１６２と接続する。
【０１１８】
第２のｐ型Ｓｉ−ＦＥＴ１０２のゲート端子は、第５のｎ型Ｓｉ−ＦＥＴ１１５のソース、またはドレインの一方の端子と、第８のｎ型Ｓｉ−ＦＥＴ１１８のソースまたはドレインの一方の端子と接続する。また、第２のｐ型Ｓｉ−ＦＥＴ１０２のソース、またはドレインの一方の端子は、高電位電源線（ＶＤＤ＿Ｈ）１４３と接続する。また、第２のｐ型Ｓｉ−ＦＥＴ１０２のソース、またはドレインの他方の端子は、第４のｐ型Ｓｉ−ＦＥＴ１０４のソース、またはドレインの一方の端子と、第２のｎ型Ｓｉ−ＦＥＴ１１２のソースまたはドレインの一方の端子と、第１の容量素子（Ｃ１）１３１の一方の端子と、出力信号線（ＯＵＴ）１６１と接続する。
【０１１９】
第３のｐ型Ｓｉ−ＦＥＴ１０３のゲート端子は、第３のｐ型Ｓｉ−ＦＥＴ１０３のソースまたはドレインの他方の端子と、第３のｎ型Ｓｉ−ＦＥＴ１１３のソースまたはドレインの一方の端子と、第８のｎ型Ｓｉ−ＦＥＴ１１８のソース、またはドレインの他方の端子と接続する。
【０１２０】
第４のｐ型Ｓｉ−ＦＥＴ１０４のゲート端子は、第４のｐ型Ｓｉ−ＦＥＴ１０４のソース、またはドレインの他方の端子と、第４のｎ型Ｓｉ−ＦＥＴ１１４のソース、またはドレインの一方の端子と、第７のｎ型Ｓｉ−ＦＥＴ１１７のソースまたはドレインの他方の端子と接続する。
【０１２１】
第１のｎ型Ｓｉ−ＦＥＴ１１１のゲート端子は、入力信号線（ＩＮ）１５１と第３のｎ型Ｓｉ−ＦＥＴ１１３のゲート端子と、第５のｎ型Ｓｉ−ＦＥＴ１１５のゲート端子と、第１のＯＳ−ＦＥＴ１２１のソース、またはドレインの一方の端子と接続する。また、第１のｎ型Ｓｉ−ＦＥＴ１１１のソースまたはドレインの他方の端子は、第３のＯＳ−ＦＥＴ１２３のソース、またはドレインの一方の端子と接続する。なお、第１のｎ型Ｓｉ−ＦＥＴ１１１のソースまたはドレインの他方の端子が接続されるノードをＮ３と呼ぶことができる。
【０１２２】
第２のｎ型Ｓｉ−ＦＥＴ１１２のゲート端子は、反転入力信号線（ＩＮＢ）１５２と、第４のｎ型Ｓｉ−ＦＥＴ１１４のゲート端子と、第６のｎ型Ｓｉ−ＦＥＴ１１６のゲート端子と、第２のＯＳ−ＦＥＴ１２２のソースまたはドレインの一方の端子と接続する。また、第２のｎ型Ｓｉ−ＦＥＴ１１２のソースまたはドレインの他方の端子は、第４のＯＳ−ＦＥＴ１２４のソースまたはドレインの一方の端子と接続する。なお、第２のｎ型Ｓｉ−ＦＥＴ１１２のソースまたはドレインの他方の端子が接続されるノードをＮ４と呼ぶことができる。
【０１２３】
第３のｎ型Ｓｉ−ＦＥＴ１１３のソースまたはドレインの他方の端子は、接地電源線（ＧＮＤ）１４１と接続する。
【０１２４】
第４のｎ型Ｓｉ−ＦＥＴ１１４のソースまたはドレインの他方の端子は、接地電源線（ＧＮＤ）１４１と接続する。
【０１２５】
第５のｎ型Ｓｉ−ＦＥＴ１１５のソースまたはドレインの他方の端子は、接地電源線（ＧＮＤ）１４１と接続する。
【０１２６】
第６のｎ型Ｓｉ−ＦＥＴ１１６のソースまたはドレインの他方の端子は、接地電源線（ＧＮＤ）１４１と接続する。
【０１２７】
第７のｎ型Ｓｉ−ＦＥＴ１１７のゲート端子は、高電位電源線（ＶＤＤ＿Ｈ）１４３と接続する。
【０１２８】
第８のｎ型Ｓｉ−ＦＥＴ１１８のゲート端子は、高電位電源線（ＶＤＤ＿Ｈ）１４３と接続する。
【０１２９】
第１のＯＳ−ＦＥＴ１２１のゲート端子は、低電位電源線（ＶＤＤ＿Ｌ）１４２と接続する。また、第１のＯＳ−ＦＥＴ１２１のソースまたはドレインの他方の端子は、第３のＯＳ−ＦＥＴ１２３のゲート端子と、第１の容量素子（Ｃ１）１３１の他方の端子と接続する。なお、第１のＯＳ−ＦＥＴ１２１のソースまたはドレインの他方の端子が接続されるノードをＮ５と呼ぶことができる。
【０１３０】
第２のＯＳ−ＦＥＴ１２２のゲート端子は、低電位電源線（ＶＤＤ＿Ｌ）１４２と接続する。第２のＯＳ−ＦＥＴ１２２のソースまたはドレインの他方の端子は、第４のＯＳ−ＦＥＴ１２４のゲート端子と、第２の容量素子（Ｃ２）１３２の他方の端子と接続する。なお、第２のＯＳ−ＦＥＴ１２２のソースまたはドレインの他方の端子が接続されるノードをＮ６と呼ぶことができる。
【０１３１】
第３のＯＳ−ＦＥＴ１２３のソースまたはドレインの他方の端子は、接地電源線（ＧＮＤ）１４１と接続する。
【０１３２】
第４のＯＳ−ＦＥＴ１２４のソースまたはドレインの他方の端子は、接地電源線（ＧＮＤ）１４１と接続する。
【０１３３】
第１のｐ型Ｓｉ−ＦＥＴ１０１は、第１のｐ型Ｓｉ−ＦＥＴ１０１のゲート端子の電位に応じて高電位電源線（ＶＤＤ＿Ｈ）１４３の電源供給を制御する機能を有する。
【０１３４】
第２のｐ型Ｓｉ−ＦＥＴ１０２は、第２のｐ型Ｓｉ−ＦＥＴ１０２のゲート端子の電位に応じて高電位電源線（ＶＤＤ＿Ｈ）１４３の電源供給を制御する機能を有する。
【０１３５】
第３のｐ型Ｓｉ−ＦＥＴ１０３は、ダイオード接続構成により、第１のｐ型Ｓｉ−ＦＥＴ１０１を介した高電位電源線（ＶＤＤ＿Ｈ）１４３の電位供給を制限し、ゲート端子の電位を完全に高電位電源線（ＶＤＤ＿Ｈ）１４３の電位に上昇させないことで第３のｎ型Ｓｉ−ＦＥＴ１１３を介した接地電源線（ＧＮＤ）１４１の電位供給を容易にする機能を有する。
【０１３６】
第４のｐ型Ｓｉ−ＦＥＴ１０４はダイオード接続構成により、第２のｐ型Ｓｉ−ＦＥＴ１０２を介した高電位電源線（ＶＤＤ＿Ｈ）１４３の電位供給を制限し、ゲート端子の電位を完全に高電位電源線（ＶＤＤ＿Ｈ）１４３の電位に上昇させないことで第４のｎ型Ｓｉ−ＦＥＴ１１４を介した接地電源線（ＧＮＤ）１４１の電位供給を容易にする機能を有する。
【０１３７】
第１のｎ型Ｓｉ−ＦＥＴ１１１は第３のＯＳ−ＦＥＴ１２３よりも早くオフ状態になることで貫通電流の発生を低減する機能を有する。
【０１３８】
第２のｎ型Ｓｉ−ＦＥＴ１１２は第４のＯＳ−ＦＥＴ１２４よりも早くオフ状態になることで貫通電流の発生を低減する機能を有する。
【０１３９】
第３のｎ型Ｓｉ−ＦＥＴ１１３は第３のｐ型Ｓｉ−ＦＥＴ１０３のゲート端子に接地電源線（ＧＮＤ）１４１の電源供給を制御する機能を有する。
【０１４０】
第４のｎ型Ｓｉ−ＦＥＴ１１４は第４のｐ型Ｓｉ−ＦＥＴ１０４のゲート端子に接地電源線（ＧＮＤ）１４１の電源供給を制御する機能を有する。
【０１４１】
第５のｎ型Ｓｉ−ＦＥＴ１１５は第２のｐ型Ｓｉ−ＦＥＴ１０２のゲート端子に直接接地電源線（ＧＮＤ）１４１の電位を与えることで、レベルシフタの遷移動作を容易にする機能を有する。
【０１４２】
第６のｎ型Ｓｉ−ＦＥＴ１１６は第１のｐ型Ｓｉ−ＦＥＴ１０１のゲート端子に直接接地電源線（ＧＮＤ）１４１の電位を与えることで、レベルシフタの遷移動作を容易にする機能を有する。
【０１４３】
第７のｎ型Ｓｉ−ＦＥＴ１１７はソースまたはドレインの電位に応じて抵抗が変化する可変抵抗として機能し、レベルシフタの遷移動作を容易にする機能を有する。
【０１４４】
第８のｎ型Ｓｉ−ＦＥＴ１１８はソースまたはドレインの電位に応じて抵抗が変化する可変抵抗として機能し、レベルシフタの遷移動作を容易にする機能を有する。
【０１４５】
第１のＯＳ−ＦＥＴ１２１は入力信号線（ＩＮ）１５１の電位がＨ電位の時に、Ｎ５の電位が容量結合によって低電位電源線（ＶＤＤ＿Ｌ）１４２の電位より高い電位に上昇した場合、オフ状態となり、Ｎ５の上昇電位を維持する機能を有する。
【０１４６】
第２のＯＳ−ＦＥＴ１２２は反転入力信号線（ＩＮＢ）１５２の電位がＨ電位の時に、Ｎ６の電位が容量結合によって低電位電源線（ＶＤＤ＿Ｌ）１４２の電位より高い電位に上昇した場合、オフ状態となり、Ｎ６の上昇電位を維持する機能を有する。
【０１４７】
第３のＯＳ−ＦＥＴ１２３はオフ状態の時にリーク電流を低減する機能を有する。
【０１４８】
第４のＯＳ−ＦＥＴ１２４はオフ状態の時にリーク電流を低減する機能を有する。
【０１４９】
第１の容量素子（Ｃ１）１３１はＮ５と出力信号線（ＯＵＴ）１６１との間でＮ５に容量結合による高い電位を与え、第３のＯＳ−ＦＥＴ１２３のオン電流を向上させる機能を有する。なお、第１の容量素子（Ｃ１）１３１は容量結合による十分な電位上昇が得られれば、配線間の寄生容量等で代替することも可能である。
【０１５０】
第２の容量素子（Ｃ２）１３２はＮ６と反転出力信号線（ＯＵＴＢ）１６２との間でＮ６に容量結合による高い電位を与え、第４のＯＳ−ＦＥＴ１２４のオン電流を向上させる機能を有する。なお、第２の容量素子（Ｃ２）１３２は容量結合による十分な電位上昇が得られれば、配線間の寄生容量等で代替することも可能である。
【０１５１】
なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１５２】
（実施の形態６）
本実施の形態では、本発明の一態様であるレベルシフタ回路に用いることができる、トランジスタの構成例について説明する。
【０１５３】
〈トランジスタの構造について〉
図６に、トランジスタの断面構造を示す。図６では、酸化物半導体膜にチャネル形成領域を有するトランジスタ（以下、ＯＳトランジスタともいう）１１０１が、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ（以下、Ｓｉトランジスタともいう）１１０２上に形成されている場合を示している。例えば、トランジスタ１１０１としてＯＳ−ＦＥＴ１２１、トランジスタ１１０２としてｎ型Ｓｉ−ＦＥＴ１１３を用いることができる。
【０１５４】
トランジスタ１１０２は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或いは、トランジスタ１１０２は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有している場合、トランジスタ１１０１はトランジスタ１１０２上に積層されていなくとも良く、トランジスタ１１０１とトランジスタ１１０２とは、同一の層に形成されていても良い。
【０１５５】
シリコンの薄膜を用いてトランジスタ１１０２を形成する場合、当該薄膜には、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンにレーザーを照射する等の処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
【０１５６】
トランジスタ１１０２が形成される半導体基板８０１は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図６では、単結晶シリコン基板を半導体基板８０１として用いる場合を例示している。
【０１５７】
また、トランジスタ１１０２は、素子分離法により電気的に分離されている。素子分離法として、選択酸化法（ＬＯＣＯＳ法：Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ法）、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）等を用いることができる。図６では、トレンチ分離法を用いてトランジスタ１１０２を電気的に分離する場合を例示している。具体的に、図６では、半導体基板８０１にエッチング等によりトレンチを形成した後、酸化珪素などを含む絶縁物を当該トレンチに埋め込むことで形成される素子分離領域８１０により、トランジスタ１１０２を素子分離させる場合を例示している。
【０１５８】
トランジスタ１１０２上には、絶縁膜８１１が設けられている。絶縁膜８１１には開口部が形成されている。そして、上記開口部には、トランジスタ１１０２のソース及びドレインにそれぞれ電気的に接続されている導電膜８２５及び導電膜８２６と、トランジスタ１１０２のゲートに電気的に接続されている導電膜８２７とが、形成されている。
【０１５９】
そして、導電膜８２５は、絶縁膜８１１上に形成された導電膜８３４に電気的に接続されており、導電膜８２６は、絶縁膜８１１上に形成された導電膜８３５に電気的に接続されており、導電膜８２７は、絶縁膜８１１上に形成された導電膜８３６に電気的に接続されている。
【０１６０】
導電膜８３４乃至導電膜８３６上には、絶縁膜８１２が形成されている。絶縁膜８１２には開口部が形成されており、上記開口部に、導電膜８３６に電気的に接続された導電膜８３７が形成されている。そして、導電膜８３７は、絶縁膜８１２上に形成された導電膜８５１に、電気的に接続されている。
【０１６１】
また、導電膜８５１上には、絶縁膜８１３が形成されている。絶縁膜８１３には開口部が形成されており、上記開口部に、導電膜８５１に電気的に接続された導電膜８５２が形成されている。そして、導電膜８５２は、絶縁膜８１３上に形成された導電膜８５３に、電気的に接続されている。また、絶縁膜８１３上には、導電膜８４４が形成されている。
【０１６２】
導電膜８５３及び導電膜８４４上には絶縁膜８６１が形成されている。そして、図６では、絶縁膜８６１上にトランジスタ１１０１が形成されている。
【０１６３】
トランジスタ１１０１は、絶縁膜８６１上に、酸化物半導体を含む半導体膜９０１と、半導体膜９０１上の、ソースまたはドレインとして機能する導電膜９２１及び導電膜９２２と、半導体膜９０１、導電膜９２１及び導電膜９２２上のゲート絶縁膜８６２と、ゲート絶縁膜８６２上に位置し、導電膜９２１と導電膜９２２の間において半導体膜９０１と重なっているゲート電極９３１と、を有する。なお、導電膜９２２は、絶縁膜８６１に設けられた開口部において、導電膜８５３に電気的に接続されている。
【０１６４】
そして、トランジスタ１１０１では、半導体膜９０１において、導電膜９２１に重なる領域と、ゲート電極９３１に重なる領域との間に、領域９１０が存在する。また、トランジスタ１１０１では、半導体膜９０１において、導電膜９２２に重なる領域と、ゲート電極９３１に重なる領域との間に、領域９１１が存在する。領域９１０及び領域９１１に、導電膜９２１、導電膜９２２、及びゲート電極９３１をマスクとしてアルゴン、ｐ型の導電型を半導体膜９０１に付与する不純物、或いは、ｎ型の導電型を半導体膜９０１に付与する不純物を添加することで、半導体膜９０１のうちゲート電極９３１に重なる領域よりも、領域９１０及び領域９１１の抵抗率を下げることができる。
【０１６５】
そして、トランジスタ１１０１上に、絶縁膜８６３が設けられている。
【０１６６】
なお、図６において、トランジスタ１１０１は、ゲート電極９３１を半導体膜９０１の片側において少なくとも有していれば良いが、半導体膜９０１を間に挟んで存在する一対のゲート電極を有していても良い。
【０１６７】
トランジスタ１１０１が、半導体膜９０１を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他の素子から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
【０１６８】
また、図６では、トランジスタ１１０１が、一のゲート電極９３１に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ１１０１は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。
【０１６９】
〈トランジスタの別構成例〉
次いで、酸化物半導体膜にチャネル形成領域を有するトランジスタ９０の構成例について図７を用いて説明する。
【０１７０】
図７に、酸化物半導体膜にチャネル形成領域を有するトランジスタ９０の構成を、一例として示す。図７（Ａ）には、トランジスタ９０の上面図を示す。なお、図７（Ａ）では、トランジスタ９０のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図７（Ａ）に示した上面図の、一点鎖線Ａ１−Ａ２における断面図を図７（Ｂ）に示し、一点鎖線Ａ３−Ａ４における断面図を図７（Ｃ）に示す。
【０１７１】
図７に示すように、トランジスタ９０は、基板９７に形成された絶縁膜９１上において順に積層された酸化物半導体膜９２ａ及び酸化物半導体膜９２ｂと、酸化物半導体膜９２ｂに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜９３及び導電膜９４と、酸化物半導体膜９２ｂ、導電膜９３及び導電膜９４上の酸化物半導体膜９２ｃと、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜９２ｃ上に位置する絶縁膜９５と、ゲート電極としての機能を有し、なおかつ絶縁膜９５上において酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃと重なる導電膜９６とを有する。なお、基板９７は、ガラス基板や半導体基板などであってもよいし、ガラス基板や半導体基板上に半導体素子が形成された素子基板であってもよい。
【０１７２】
また、トランジスタ９０の、具体的な構成の別の一例を、図８に示す。図８（Ａ）には、トランジスタ９０の上面図を示す。なお、図８（Ａ）では、トランジスタ９０のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図８（Ａ）に示した上面図の、一点鎖線Ａ１−Ａ２における断面図を図８（Ｂ）に示し、一点鎖線Ａ３−Ａ４における断面図を図８（Ｃ）に示す。
【０１７３】
図８に示すように、トランジスタ９０は、絶縁膜９１上において順に積層された酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃと、酸化物半導体膜９２ｃに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜９３及び導電膜９４と、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜９２ｃ、導電膜９３及び導電膜９４上に位置する絶縁膜９５と、ゲート電極としての機能を有し、なおかつ絶縁膜９５上において酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃと重なる導電膜９６とを有する。
【０１７４】
なお、図７及び図８では、積層された酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃを用いるトランジスタ９０の構成を例示している。トランジスタ９０が有する酸化物半導体膜は、積層された複数の酸化物半導体膜で構成されているとは限らず、単膜の酸化物半導体膜で構成されていても良い。
【０１７５】
酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃが順に積層されている半導体膜をトランジスタ９０が有する場合、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃは、酸化物半導体膜９２ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが酸化物半導体膜９２ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、酸化物半導体膜９２ｂは、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
【０１７６】
上記構成の半導体膜をトランジスタ９０が有する場合、ゲート電極に電圧を印加することで、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい酸化物半導体膜９２ｂにチャネル領域が形成される。即ち、酸化物半導体膜９２ｂと絶縁膜９５との間に酸化物半導体膜９２ｃが設けられていることによって、絶縁膜９５と離隔している酸化物半導体膜９２ｂに、チャネル領域を形成することができる。
【０１７７】
また、酸化物半導体膜９２ｃは、酸化物半導体膜９２ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜９２ｂと酸化物半導体膜９２ｃの界面では、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、トランジスタ９０の電界効果移動度が高くなる。
【０１７８】
また、酸化物半導体膜９２ｂと酸化物半導体膜９２ａの界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、トランジスタ９０の閾値電圧が変動してしまう。しかし、酸化物半導体膜９２ａは、酸化物半導体膜９２ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜９２ｂと酸化物半導体膜９２ａの界面には、界面準位が形成されにくい。よって、上記構成により、トランジスタ９０の閾値電圧等の電気的特性のばらつきを、低減することができる。
【０１７９】
また、酸化物半導体膜間に不純物が存在することによって、各膜の界面にキャリアの流れを阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させることが望ましい。積層された酸化物半導体膜の膜間に不純物が存在していると、酸化物半導体膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の酸化物半導体膜を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。
【０１８０】
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０−７Ｐａ乃至１×１０−４Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。
【０１８１】
高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみならず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガスやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。具体的に、酸化物半導体膜９２ｂがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜９２ｂを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１とすると、ｘ１／ｙ１は、１／３以上６以下、さらには１以上６以下であって、ｚ１／ｙ１は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ１／ｙ１を１以上６以下とすることで、酸化物半導体膜９２ｂとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。
【０１８２】
具体的に、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｘ２／ｙ２＜ｘ１／ｙ１であって、ｚ２／ｙ２は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ２／ｙ２を１以上６以下とすることで、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８等がある。
【０１８３】
なお、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体膜９２ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは３ｎｍ以上５０ｎｍ以下である。
【０１８４】
３層構造の半導体膜において、酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃは、非晶質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される酸化物半導体膜９２ｂが結晶質であることにより、トランジスタ９０に安定した電気的特性を付与することができるため、酸化物半導体膜９２ｂは結晶質であることが好ましい。
【０１８５】
なお、チャネル形成領域とは、トランジスタ９０の半導体膜のうち、ゲート電極と重なり、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャネル形成領域において、電流が主として流れる領域をいう。
【０１８６】
例えば、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃとして、スパッタリング法により形成したＩｎ−Ｇａ−Ｚｎ酸化物膜を用いる場合、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基板温度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。
【０１８７】
また、酸化物半導体膜９２ｂをＣＡＡＣ−ＯＳ膜とする場合、酸化物半導体膜９２ｂの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）を含む多結晶ターゲットを用いることが好ましい。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度３００℃とし、ＤＣ電力０．５ｋＷとすることができる。また、酸化物半導体膜９２ｂをＣＡＡＣ−ＯＳ膜とする場合、酸化物半導体膜９２ｂの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝２：１：３［原子数比］）をターゲットに用いてもよい。このようなターゲットを用いて成膜されたＣＡＡＣ−ＯＳ膜は、一定の範囲におけるＣＡＡＣ−ＯＳの回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう）を高くすることができるので、当該ＣＡＡＣ−ＯＳ膜にチャネル形成領域を有するトランジスタの周波数特性（ｆ特）を高めることができる。
【０１８８】
なお、酸化物半導体膜９２ａ乃至９２ｃは、スパッタリング法により形成することができる。
【０１８９】
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、キャリア発生源が少ないため、ｉ型（真性半導体）又はｉ型に限りなく近くすることができる。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。そして、当該酸化物半導体膜にチャネル形成領域が形成されるトランジスタは、閾値電圧がプラスとなる電気的特性（ノーマリーオフ特性ともいう。）になりやすい。
【０１９０】
具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
【０１９１】
なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。
【０１９２】
酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物などは、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上記Ｉｎ−Ｇａ−Ｚｎ酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。
【０１９３】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
【０１９４】
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
【０１９５】
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。
【０１９６】
例えば、Ｉｎ−Ｓｎ−Ｚｎ酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【０１９７】
また、トランジスタ９０において、ソース電極及びドレイン電極に用いられる導電性材料によっては、ソース電極及びドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜くことがある。この場合、酸化物半導体膜のうち、ソース電極及びドレイン電極に接する領域が、酸素欠損の形成によりｎ型化される。ｎ型化された領域は、ソース領域またはドレイン領域として機能するため、酸化物半導体膜とソース電極及びドレイン電極との間におけるコンタクト抵抗を下げることができる。よって、ｎ型化された領域が形成されることで、トランジスタ９０の移動度及びオン電流を高めることができ、それにより、トランジスタ９０を用いた半導体装置の高速動作を実現することができる。
【０１９８】
なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びドレイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びドレイン電極を形成した後に行われる加熱処理によっても起こりうる。また、ｎ型化される領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどが挙げられる。
【０１９９】
複数の積層された酸化物半導体膜を有する半導体膜をトランジスタ９０に用いる場合、ｎ型化される領域は、チャネル領域となる酸化物半導体膜９２ｂにまで達していることが、トランジスタ９０の移動度及びオン電流を高め、半導体装置の高速動作を実現する上で好ましい。
【０２００】
絶縁膜９１は、加熱により上記酸素の一部を酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜９１は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により得られる、シリコンのダングリングボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０１８ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。
【０２０１】
絶縁膜９１は、加熱により上記酸素の一部を酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜９１は、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタリング法等により、形成することができる。
【０２０２】
なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。
【０２０３】
なお、図７、及び図８に示すトランジスタ９０は、チャネル領域が形成される酸化物半導体膜９２ｂの端部のうち、導電膜９３及び導電膜９４とは重ならない端部、言い換えると、導電膜９３及び導電膜９４が位置する領域とは異なる領域に位置する端部と、導電膜９６とが、重なる構成を有する。酸化物半導体膜９２ｂの端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、ｎ型化しやすい。しかし、図７、及び図８に示すトランジスタ９０では、導電膜９３及び導電膜９４とは重ならない酸化物半導体膜９２ｂの端部と、導電膜９６とが重なるため、導電膜９６の電位を制御することにより、当該端部にかかる電界を制御することができる。よって、酸化物半導体膜９２ｂの端部を介して導電膜９３と導電膜９４の間に流れる電流を、導電膜９６に与える電位によって制御することができる。このようなトランジスタ９０の構造を、Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ（Ｓ−Ｃｈａｎｎｅｌ）構造とよぶ。
【０２０４】
具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ９０がオフとなるような電位を導電膜９６に与えたときは、当該端部を介して導電膜９３と導電膜９４の間に流れるオフ電流を小さく抑えることができる。そのため、トランジスタ９０では、大きなオン電流を得るためにチャネル長を短くし、その結果、酸化物半導体膜９２ｂの端部における導電膜９３と導電膜９４の間の長さが短くなっても、トランジスタ９０のオフ電流を小さく抑えることができる。よって、トランジスタ９０は、チャネル長を短くすることで、オンのときには大きいオン電流を得ることができ、オフのときにはオフ電流を小さく抑えることができる。
【０２０５】
また、具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ９０がオンとなるような電位を導電膜９６に与えたときは、当該端部を介して導電膜９３と導電膜９４の間に流れる電流を大きくすることができる。当該電流は、トランジスタ９０の電界効果移動度とオン電流の増大に寄与する。そして、酸化物半導体膜９２ｂの端部と、導電膜９６とが重なることで、酸化物半導体膜９２ｂにおいてキャリアの流れる領域が、絶縁膜９５に近い酸化物半導体膜９２ｂの界面近傍のみでなく、酸化物半導体膜９２ｂの広い範囲においてキャリアが流れるため、トランジスタ９０におけるキャリアの移動量が増加する。この結果、トランジスタ９０のオン電流が大きくなると共に、電界効果移動度が高くなり、代表的には電界効果移動度が１０ｃｍ２／Ｖ・ｓ以上、さらには２０ｃｍ２／Ｖ・ｓ以上となる。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移動度である。
【０２０６】
なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０２０７】
（実施の形態７）
本実施の形態では、図６とは異なる構造を有する半導体装置の一例について説明する。
【０２０８】
図９に、図１におけるＯＳ−ＦＥＴ１２１とｎ型Ｓｉ−ＦＥＴ１１３に対応するＦＥＴを有する半導体装置の断面構造を、一例として示す。なお、破線Ａ１−Ａ２で示す領域では、トランジスタ１１０２及びトランジスタ１１０１のチャネル長方向における構造を示しており、破線Ａ３−Ａ４で示す領域では、トランジスタ１１０２及びトランジスタ１１０１のチャネル幅方向における構造を示している。ただし、本発明の一態様では、トランジスタ１１０２のチャネル長方向とトランジスタ１１０１のチャネル長方向とが、必ずしも一致していなくともよい。
【０２０９】
なお、トランジスタのチャネル長方向とは、ソース（ソース領域またはソース電極）及びドレイン（ドレイン領域またはドレイン電極）間において、キャリアが移動する方向を意味し、チャネル幅方向は、基板と水平な面内において、チャネル長方向に対して垂直の方向を意味する。
【０２１０】
また、図９では、酸化物半導体膜にチャネル形成領域を有するトランジスタ１１０１が、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ１１０２上に形成されている場合を例示している。なお、このようにＳｉトランジスタとＯＳトランジスタが積層された構成は、図１におけるＯＳ−ＦＥＴ１２１とｎ型Ｓｉ−ＦＥＴ１１３、ＯＳ−ＦＥＴ１２２とｎ型Ｓｉ−ＦＥＴ１１４に適宜用いることができる。例えば、図１におけるｐ型Ｓｉ−ＦＥＴ１０１、１０２、１０３、１０４及びｎ型Ｓｉ−ＦＥＴ１１１、１１２、１１３、１１４をＳｉトランジスタとして、図９におけるトランジスタ１１０２のように単結晶のシリコン基板を用いて作製し、図１におけるＯＳ−ＦＥＴ１２１、１２２、１２３、１２４をＯＳトランジスタとして、図９におけるトランジスタ１１０１のように単結晶のシリコン基板を用いて作製されたトランジスタの上方に設けることができる。
【０２１１】
トランジスタ１１０２は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或いは、トランジスタ１１０２は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有している場合、トランジスタ１１０１はトランジスタ１１０２上に積層されていなくとも良く、トランジスタ１１０１とトランジスタ１１０２とは、同一の層に形成されていても良い。
【０２１２】
シリコンの薄膜を用いてトランジスタ１１０２を形成する場合、当該薄膜には、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーの照射などの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
【０２１３】
トランジスタ１１０２が形成される基板１０００は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図９では、単結晶シリコン基板を基板１０００として用いる場合を例示している。
【０２１４】
また、トランジスタ１１０２は、素子分離法により電気的に分離されている。素子分離法として、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）等を用いることができる。図９では、トレンチ分離法を用いてトランジスタ１１０２を電気的に分離する場合を例示している。具体的に、図９では、エッチング等により基板１０００に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離領域１００１により、トランジスタ１１０２を素子分離させる場合を例示している。
【０２１５】
また、トレンチ以外の領域に存在する基板１０００の凸部には、トランジスタ１１０２の不純物領域１００２及び不純物領域１００３と、不純物領域１００２及び不純物領域１００３に挟まれたチャネル形成領域１００４とが設けられている。さらに、トランジスタ１１０２は、チャネル形成領域１００４を覆う絶縁膜１００５と、絶縁膜１００５を間に挟んでチャネル形成領域１００４と重なるゲート電極１００６とを有する。
【０２１６】
トランジスタ１１０２では、チャネル形成領域１００４における凸部の側部及び上部と、ゲート電極１００６とが絶縁膜１００５を間に挟んで重なることで、チャネル形成領域１００４の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ１１０２の基板上における占有面積を小さく抑えつつ、トランジスタ１１０２におけるキャリアの移動量を増加させることができる。その結果、トランジスタ１１０２は、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域１００４における凸部のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域１００４における凸部の膜厚をＴとすると、チャネル幅Ｗに対する膜厚Ｔの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ１１０２のオン電流をより大きくすることができ、電界効果移動度もより高められる。
【０２１７】
なお、バルクの半導体基板を用いたトランジスタ１１０２の場合、アスペクト比は０．５以上であることが望ましく、１以上であることがより望ましい。
【０２１８】
トランジスタ１１０２上には、絶縁膜１０１１が設けられている。絶縁膜１０１１には開口部が形成されている。そして、上記開口部には、不純物領域１００２、不純物領域１００３にそれぞれ電気的に接続されている導電膜１０１２、導電膜１０１３と、ゲート電極１００６に電気的に接続されている導電膜１０１４とが、形成されている。
【０２１９】
そして、導電膜１０１２は、絶縁膜１０１１上に形成された導電膜１０１６に電気的に接続されており、導電膜１０１３は、絶縁膜１０１１上に形成された導電膜１０１７に電気的に接続されており、導電膜１０１４は、絶縁膜１０１１上に形成された導電膜１０１８に電気的に接続されている。
【０２２０】
導電膜１０１６乃至導電膜１０１８上には、絶縁膜１０２０が設けられている。そして、絶縁膜１０２０上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜１０２１が設けられている。絶縁膜１０２１は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜１０２１として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜１０２１として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
【０２２１】
絶縁膜１０２１上には絶縁膜１０２２が設けられており、絶縁膜１０２２上には、トランジスタ１１０１が設けられている。
【０２２２】
トランジスタ１１０１は、絶縁膜１０２２上に、酸化物半導体を含む半導体膜１０３０と、半導体膜１０３０に電気的に接続された、ソース電極またはドレイン電極として機能する導電膜１０３２及び導電膜１０３３と、半導体膜１０３０を覆っているゲート絶縁膜１０３１と、ゲート絶縁膜１０３１を間に挟んで半導体膜１０３０と重なるゲート電極１０３４と、を有する。なお、絶縁膜１０２０乃至絶縁膜１０２２には開口部が設けられており、導電膜１０３３は、上記開口部において導電膜１０１８に接続されている。
【０２２３】
なお、図９において、トランジスタ１１０１は、ゲート電極１０３４を半導体膜１０３０の片側において少なくとも有していれば良いが、絶縁膜１０２２を間に挟んで半導体膜１０３０と重なるゲート電極を、さらに有していても良い。
【０２２４】
トランジスタ１１０１が、一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
【０２２５】
また、図９では、トランジスタ１１０１が、一のゲート電極１０３４に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ１１０１は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。
【０２２６】
また、図９に示すように、トランジスタ１１０１は、半導体膜１０３０が、絶縁膜１０２２上において順に積層された酸化物半導体膜１０３０ａ乃至酸化物半導体膜１０３０ｃを有する場合を例示している。ただし、本発明の一態様では、トランジスタ１１０１が有する半導体膜１０３０が、単膜の金属酸化物膜で構成されていても良い。
【０２２７】
また、トランジスタを作製する上で、導電膜、半導体膜、絶縁膜など様々な膜はスパッタ法やプラズマＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。
【０２２８】
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
【０２２９】
熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
【０２３０】
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の層を成膜し、後から導入される第２の原料ガスと反応して、第２の層が第１の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に、ＡＬＤ法は適している。
【０２３１】
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された導電膜、半導体膜、絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である。また、トリメチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜鉛の化学式は、Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
【０２３２】
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ）などのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。なお、テトラキスジメチルアミドハフニウムの化学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材料液としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。
【０２３３】
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。なお、トリメチルアルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
【０２３４】
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
【０２３５】
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
【０２３６】
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを同時に導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。
【０２３７】
なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０２３８】
（実施の形態８）
＜酸化物半導体の構造＞
本実施の形態では、酸化物半導体の構造について説明する。
【０２３９】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【０２４０】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【０２４１】
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ  ｌｉｋｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体などがある。
【０２４２】
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳなどがある。
【０２４３】
非晶質構造の定義としては、一般に、準安定状態で固定化していないこと、等方的であって不均質構造を持たないことなどが知られている。また、結合角度が柔軟であり、短距離秩序性は有するが、長距離秩序性を有さない構造と言い換えることもできる。
【０２４４】
逆の見方をすると、本質的に安定な酸化物半導体の場合、完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ  ａｍｏｒｐｈｏｕｓ）酸化物半導体と呼ぶことはできない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体と呼ぶことはできない。ただし、ａ−ｌｉｋｅ  ＯＳは、微小な領域において周期構造を有するものの、鬆（ボイドともいう。）を有し、不安定な構造である。そのため、物性的には非晶質酸化物半導体に近いといえる。
【０２４５】
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
【０２４６】
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一つである。
【０２４７】
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０２４８】
以下では、ＴＥＭによって観察したＣＡＡＣ−ＯＳについて説明する。図１０（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ  Ａｂｅｒｒａｔｉｏｎ  Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって行うことができる。
【０２４９】
図１０（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図１０（Ｂ）に示す。図１０（Ｂ）より、ペレットにおいて、金属原子が層状に配列していることを確認できる。金属原子の各層の配列は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
【０２５０】
図１０（Ｂ）に示すように、ＣＡＡＣ−ＯＳは特徴的な原子配列を有する。図１０（Ｃ）は、特徴的な原子配列を、補助線で示したものである。図１０（Ｂ）および図１０（Ｃ）より、ペレット一つの大きさは１ｎｍ以上３ｎｍ以下程度であり、ペレットとペレットとの傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
【０２５１】
ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ−ＯＳのペレット５１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造となる（図１０（Ｄ）参照。）。図１０（Ｃ）で観察されたペレットとペレットとの間で傾きが生じている箇所は、図１０（Ｄ）に示す領域５１６１に相当する。
【０２５２】
また、図１１（Ａ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図１１（Ａ）の領域（１）、領域（２）および領域（３）を拡大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図１１（Ｂ）、図１１（Ｃ）および図１１（Ｄ）に示す。図１１（Ｂ）、図１１（Ｃ）および図１１（Ｄ）より、ペレットは、金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しかしながら、異なるペレット間で、金属原子の配列に規則性は見られない。
【０２５３】
次に、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図１２（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
【０２５４】
なお、ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
【０２５５】
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図１２（Ｂ）に示すように明瞭なピークは現れない。これに対し、ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφスキャンした場合、図１２（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
【０２５６】
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍの電子線を入射させると、図１３（Ａ）に示すような回折パターン（制限視野透過電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図１３（Ｂ）に示す。図１３（Ｂ）より、リング状の回折パターンが確認される。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図１３（Ｂ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図１３（Ｂ）における第２リングは（１１０）面などに起因すると考えられる。
【０２５７】
上述したように、ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をするとＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
【０２５８】
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
【０２５９】
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
【０２６０】
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
【０２６１】
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
【０２６２】
ｎｃ−ＯＳは、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
【０２６３】
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、ペレットよりも大きい径のＸ線を用いた場合、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークは検出されない。また、ｎｃ−ＯＳに対し、ペレットよりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、ペレットの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測される場合がある。
【０２６４】
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
【０２６５】
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
【０２６６】
＜ａ−ｌｉｋｅ  ＯＳ＞
ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
【０２６７】
ａ−ｌｉｋｅ  ＯＳは、高分解能ＴＥＭ像において鬆が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。
【０２６８】
鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ  ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
【０２６９】
電子照射を行う試料として、ａ−ｌｉｋｅ  ＯＳ（試料Ａと表記する。）、ｎｃ−ＯＳ（試料Ｂと表記する。）およびＣＡＡＣ−ＯＳ（試料Ｃと表記する。）を準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
【０２７０】
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有することがわかる。
【０２７１】
なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
【０２７２】
図１４は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを調査した例である。ただし、上述した格子縞の長さを結晶部の大きさとしている。図１４より、ａ−ｌｉｋｅ  ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には、図１４中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０８ｅ−／ｎｍ２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、図１４中の（２）および（３）で示すように、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．４ｎｍ程度および２．１ｎｍ程度であることがわかる。
【０２７３】
このように、ａ−ｌｉｋｅ  ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られないことがわかる。即ち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
【０２７４】
また、鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ  ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
【０２７５】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ  ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
【０２７６】
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
【０２７７】
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
【０２７８】
なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０２７９】
（実施の形態９）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、医療機器などが挙げられる。これら電子機器の具体例を図１５に示す。
【０２８０】
図１５（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。本発明の一態様にかかる半導体装置は、携帯型ゲーム機の各種集積回路に用いることができる。なお、図１５（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０２８１】
図１５（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。本発明の一態様にかかる半導体装置は、携帯情報端末の各種集積回路に用いることができる。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
【０２８２】
図１５（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様にかかる半導体装置は、ノート型パーソナルコンピュータの各種集積回路に用いることができる。
【０２８３】
図１５（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。本発明の一態様にかかる半導体装置は、電気冷凍冷蔵庫の各種集積回路に用いることができる。
【０２８４】
図１５（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。本発明の一態様にかかる半導体装置は、ビデオカメラの各種集積回路に用いることができる。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としても良い。
【０２８５】
図１５（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。本発明の一態様にかかる半導体装置は、普通自動車の各種集積回路に用いることができる。
【０２８６】
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。
【０２８７】
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【０２８８】
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。
【０２８９】
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
【０２９０】
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
【０２９１】
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
【０２９２】
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【０２９３】
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【０２９４】
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。
【０２９５】
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
【０２９６】
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
【０２９７】
なお、明細書の中の図面や文章において規定されていない内容について、その内容を除くことを規定した発明の一態様を構成することが出来る。または、ある値について、上限値と下限値などで示される数値範囲が記載されている場合、その範囲を任意に狭めることで、または、その範囲の中の一点を除くことで、その範囲を一部除いた発明の一態様を規定することができる。これらにより、例えば、従来技術が本発明の一態様の技術的範囲内に入らないことを規定することができる。
【０２９８】
具体例としては、ある回路において、第１乃至第５のトランジスタを用いている回路図が記載されているとする。その場合、その回路が、第６のトランジスタを有していないことを発明として規定することが可能である。または、その回路が、容量素子を有していないことを規定することが可能である。さらに、その回路が、ある特定の接続構造をとっているような第６のトランジスタを有していない、と規定して発明を構成することができる。または、その回路が、ある特定の接続構造をとっている容量素子を有していない、と規定して発明を構成することができる。例えば、ゲートが第３のトランジスタのゲートと接続されている第６のトランジスタを有していない、と発明を規定することが可能である。または、例えば、第１の電極が第３のトランジスタのゲートと接続されている容量素子を有していない、と発明を規定することが可能である。
【０２９９】
別の具体例としては、ある値について、例えば、「ある電圧が、３Ｖ以上１０Ｖ以下であることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下である場合を除く、と発明の一態様を規定することが可能である。または、例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明の一態様を規定することが可能である。なお、例えば、その電圧が、５Ｖ以上８Ｖ以下であると発明を規定することも可能である。なお、例えば、その電圧が、概略９Ｖであると発明を規定することも可能である。なお、例えば、その電圧が、３Ｖ以上１０Ｖ以下であるが、９Ｖである場合を除くと発明を規定することも可能である。なお、ある値について、「このような範囲であることが好ましい」、「これらを満たすことが好適である」となどと記載されていたとしても、ある値は、それらの記載に限定されない。つまり、「好ましい」、「好適である」などと記載されていたとしても、必ずしも、それらの記載には、限定されない。
【０３００】
別の具体例としては、ある値について、例えば、「ある電圧が、１０Ｖであることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下である場合を除く、と発明の一態様を規定することが可能である。または、例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明の一態様を規定することが可能である。
【０３０１】
別の具体例としては、ある物質の性質について、例えば、「ある膜は、絶縁膜である」と記載されているとする。その場合、例えば、その絶縁膜が、有機絶縁膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その絶縁膜が、無機絶縁膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その膜が、導電膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その膜が、半導体膜である場合を除く、と発明の一態様を規定することが可能である。
【０３０２】
別の具体例としては、ある積層構造について、例えば、「Ａ膜とＢ膜との間に、ある膜が設けられている」と記載されているとする。その場合、例えば、その膜が、４層以上の積層膜である場合を除く、と発明を規定することが可能である。または、例えば、Ａ膜とその膜との間に、導電膜が設けられている場合を除く、と発明を規定することが可能である。
【０３０３】
なお、本明細書等において記載されている発明の一態様は、さまざまな人が実施することが出来る。しかしながら、その実施は、複数の人にまたがって実施される場合がある。例えば、送受信システムの場合において、Ａ社が送信機を製造および販売し、Ｂ社が受信機を製造および販売する場合がある。別の例としては、トランジスタおよび発光素子を有する発光装置の場合において、トランジスタが形成された半導体装置は、Ａ社が製造および販売する。そして、Ｂ社がその半導体装置を購入して、その半導体装置に発光素子を成膜して、発光装置として完成させる、という場合がある。
【０３０４】
このような場合、Ａ社またはＢ社のいずれに対しても、特許侵害を主張できるような発明の一態様を、構成することが出来る。つまり、Ａ社のみが実施するような発明の一態様を構成することが可能であり、別の発明の一態様として、Ｂ社のみが実施するような発明の一態様を構成することが可能である。また、Ａ社またはＢ社に対して、特許侵害を主張できるような発明の一態様は、明確であり、本明細書等に記載されていると判断する事が出来る。例えば、送受信システムの場合において、送信機のみの場合の記載や、受信機のみの場合の記載が本明細書等になかったとしても、送信機のみで発明の一態様を構成することができ、受信機のみで別の発明の一態様を構成することができ、それらの発明の一態様は、明確であり、本明細書等に記載されていると判断することが出来る。別の例としては、トランジスタおよび発光素子を有する発光装置の場合において、トランジスタが形成された半導体装置のみの場合の記載や、発光素子を有する発光装置のみの場合の記載が本明細書等になかったとしても、トランジスタが形成された半導体装置のみで発明の一態様を構成することができ、発光素子を有する発光装置のみで発明の一態様を構成することができ、それらの発明の一態様は、明確であり、本明細書等に記載されていると判断することが出来る。
【０３０５】
なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一態様が明確であると言える。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先が複数のケース考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。
【０３０６】
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一態様が明確であると言える。そして、機能が特定された発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。また、本明細書において、回路の説明において用いられている「信号」という用語が「回路」を意味することがあり、「回路」という用語が「信号」を意味することがある。
【０３０７】
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能であるものとする。そして、その発明の一態様は明確であると言える。そのため、例えば、能動素子（トランジスタ、ダイオードなど）、配線、受動素子（容量素子、抵抗素子など）、導電層、絶縁層、半導体層、有機材料、無機材料、部品、装置、動作方法、製造方法などが単数もしくは複数記載された図面または文章において、その一部分を取り出して、発明の一態様を構成することが可能であるものとする。例えば、Ｎ個（Ｎは整数）の回路素子（トランジスタ、容量素子等）を有して構成される回路図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量素子等）を抜き出して、発明の一態様を構成することは可能である。別の例としては、Ｎ個（Ｎは整数）の層を有して構成される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、Ｎ個（Ｎは整数）の要素を有して構成されるフローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の要素を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、「Ａは、Ｂ、Ｃ、Ｄ、Ｅ、または、Ｆを有する」と記載されている文章から、一部の要素を任意に抜き出して、「Ａは、ＢとＥとを有する」、「Ａは、ＥとＦとを有する」、「Ａは、ＣとＥとＦとを有する」、または、「Ａは、ＢとＣとＤとＥとを有する」などの発明の一態様を構成することは可能である。
【０３０８】
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。そして、その発明の一態様は、明確であると言える。
【０３０９】
なお、本明細書等においては、少なくとも図に記載した内容（図の中の一部でもよい）は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。したがって、ある内容について、図に記載されていれば、文章を用いて述べていなくても、その内容は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。そして、その発明の一態様は明確であると言える。
【符号の説明】
【０３１０】
９０    トランジスタ
９１    絶縁膜
９２ａ    酸化物半導体膜
９２ｂ    酸化物半導体膜
９２ｃ    酸化物半導体膜
９３    導電膜
９４    導電膜
９５    絶縁膜
９６    導電膜
９７    基板
１０１    ｐ型Ｓｉ−ＦＥＴ
１０２    ｐ型Ｓｉ−ＦＥＴ
１０３    ｐ型Ｓｉ−ＦＥＴ
１０４    ｐ型Ｓｉ−ＦＥＴ
１１１    ｎ型Ｓｉ−ＦＥＴ
１１２    ｎ型Ｓｉ−ＦＥＴ
１１３    ｎ型Ｓｉ−ＦＥＴ
１１４    ｎ型Ｓｉ−ＦＥＴ
１１５    ｎ型Ｓｉ−ＦＥＴ
１１６    ｎ型Ｓｉ−ＦＥＴ
１１７    ｎ型Ｓｉ−ＦＥＴ
１１８    ｎ型Ｓｉ−ＦＥＴ
１２１    ＯＳ−ＦＥＴ
１２２    ＯＳ−ＦＥＴ
１２３    ＯＳ−ＦＥＴ
１２４    ＯＳ−ＦＥＴ
１４２−１４５    ＰＰ
１５１    ＩＮ
１５２    ＩＮＢ
１６１    ＯＵＴ
１６２    ＯＵＴＢ
１７１    抵抗素子
１７２    抵抗素子
８０１    半導体基板
８１０    素子分離領域
８１１    絶縁膜
８１２    絶縁膜
８１３    絶縁膜
８２５    導電膜
８２６    導電膜
８２７    導電膜
８３４    導電膜
８３５    導電膜
８３６    導電膜
８３７    導電膜
８４４    導電膜
８５１    導電膜
８５２    導電膜
８５３    導電膜
８６１    絶縁膜
８６２    ゲート絶縁膜
８６３    絶縁膜
９０１    半導体膜
９１０    領域
９１１    領域
９２１    導電膜
９２２    導電膜
９３１    ゲート電極
１０００    基板
１００１    素子分離領域
１００２    不純物領域
１００３    不純物領域
１００４    チャネル形成領域
１００５    絶縁膜
１００６    ゲート電極
１０１１    絶縁膜
１０１２    導電膜
１０１３    導電膜
１０１４    導電膜
１０１６    導電膜
１０１７    導電膜
１０１８    導電膜
１０２０    絶縁膜
１０２１    絶縁膜
１０２２    絶縁膜
１０３０    半導体膜
１０３０ａ    酸化物半導体膜
１０３０ｃ    酸化物半導体膜
１０３１    ゲート絶縁膜
１０３２    導電膜
１０３３    導電膜
１０３４    ゲート電極
１１０１    トランジスタ
１１０２    トランジスタ
２０１１    ＥＣＣＴＤ
５００１    筐体
５００２    筐体
５００３    表示部
５００４    表示部
５００５    マイクロホン
５００６    スピーカー
５００７    操作キー
５００８    スタイラス
５１００    ペレット
５１０１    車体
５１０２    車輪
５１０３    ダッシュボード
５１０４    ライト
５１２０    基板
５１６１    領域
５３０１    筐体
５３０２    冷蔵室用扉
５３０３    冷凍室用扉
５４０１    筐体
５４０２    表示部
５４０３    キーボード
５４０４    ポインティングデバイス
５６０１    筐体
５６０２    筐体
５６０３    表示部
５６０４    表示部
５６０５    接続部
５６０６    操作キー
５８０１    筐体
５８０２    筐体
５８０３    表示部
５８０４    操作キー
５８０５    レンズ
５８０６    接続部
【図１】
2015188209.tif 000003
【図２】
2015188209.tif 000004
【図３】
2015188209.tif 000005
【図４】
2015188209.tif 000006
【図５】
2015188209.tif 000007
【図６】
2015188209.tif 000008
【図７】
2015188209.tif 000009
【図８】
2015188209.tif 000010
【図９】
2015188209.tif 000011
【図１５】
2015188209.tif 000012
【図１０】
2015188209.tif 000013
【図１１】
2015188209.tif 000014
【図１２】
2015188209.tif 000015
【図１３】
2015188209.tif 000016
【図１４】
2015188209.tif 000017