(57)【要約】【課題】少ない素子数でメモリアレイからのデータ読み出しを行うこと。【解決手段】メモリセル３０は、複数のメモリセルが接続されるビット線対がカラム方向に複数列配置されている。データラッチ回路７０−１は、カラム方向に配置されたビット線対０を構成するビット線ＢＬ０、及びビット線対１を構成するビット線ＢＬ１と接続する。プリチャージ回路４０−１は、カラムアドレス信号に対応するビット線対のプリチャージを遮断し、それ以外のプリチャージを継続して行う。データラッチ回路７０−１は、ビット線ＢＬ０とビット線ＢＬ１の電位に基づいて読み出しデータを出力する。【選択図】図１
2015032327.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルが接続されるビット線対がカラム方向に複数列にわたり配置され、複数列のビット線対が一のデータラッチ回路に接続するように配置されたメモリアレイと、
前記複数のビット線対のうち、カラムアドレス信号によって選択されたビット線対のプリチャージを遮断し、それ以外のビット線対のプリチャージを行うプリチャージ回路と、
前記複数のビット線対に含まれる第１ビット線対を構成する第１ビット線、及び前記複数のビット線対に含まれる第２ビット線対を構成する第２ビット線、の電位に基づいて前記メモリアレイからの読み出しデータを出力するデータラッチ回路と、
を備える、半導体装置。
【請求項２】
前記データラッチ回路は、前記メモリアレイからの読み出し指示を示すリードイネーブル信号が入力された場合に、前記第１ビット線の電位と前記第２ビット線の電位との否定論理積値の反転値を、前記メモリアレイからの読み出しデータとして出力する、請求項１に記載の半導体装置。
【請求項３】
前記メモリアレイに対してデータを書き込むライトドライバと、前記データラッチ回路と、の間に前記メモリアレイが配置されるようにレイアウトが構成されている、請求項１に記載の半導体装置。
【請求項４】
外部回路から前記メモリアレイに対する読み出し要求信号を受け付けた後にレプリカビット線信号を出力するタイミング生成回路と、
前記レプリカビット線信号を受け付けた後に前記データラッチ回路に読み出し処理の開始を指示するリードイネーブル信号を出力するリード制御回路と、を備え、
前記タイミング生成回路から前記リード制御回路を結ぶ配線長が、前記タイミング生成回路から前記ライトドライバを結ぶ配線長よりも長い、請求項３に記載の半導体装置。
【請求項５】
外部回路から前記メモリアレイに対する読み出し要求信号を受け付け、前記読み出し要求信号を受け付けた後にループ配線上にレプリカビット線信号を出力し、当該レプリカビット線信号が入力された後に前記データラッチ回路に読み出し処理の開始を指示するリードイネーブル信号を出力するタイミング生成回路、を更に備える請求項１に記載の半導体装置。
【請求項６】
前記プリチャージ回路は、ロープリチャージを行う構成である、請求項１に記載の半導体装置。
【請求項７】
複数のメモリセルが接続されるビット線対がカラム方向に複数列にわたり配置され、複数のビット線対が同一のデータラッチ回路に接続するように配置されたメモリアレイからのデータ読み出し方法であって、
前記複数のビット線対のうち、カラムアドレス信号によって選択されたビット線対のプリチャージを遮断し、それ以外のビット線対のプリチャージを行い、
前記複数のビット線対に含まれる第１ビット線対を構成する第１ビット線、及び前記複数のビット線対に含まれる第２ビット線対を構成する第２ビット線、の電位に基づいて前記メモリアレイからの読み出しデータを出力する、
データ読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、及びデータ読み出し方法に関する。
【背景技術】
【０００２】
マイコンやＳＯＣ（System On Chip）において、内蔵用のＳＲＡＭ（Static Random Access Memory）が広く用いられている。これらのＳＲＡＭでは、メモリアレイからのリード制御回路として、センスアンプを用いずに、ビット線の振幅をインバータ等で処理する回路が採用されることが多い。インバータを用いたリード制御回路（データラッチ回路とも呼称する。）は、センスアンプに比べて素子数が少なく、回路面積を小さくすることができる。センスアンプを用いない構成例として例えば特許文献１〜４の技術が挙げられる。
【０００３】
これらのＳＲＡＭ構成（リード制御回路としてインバータ等を用いる構成）では、ＳＲＡＭマクロの縦横比の調整、Ｉ／Ｏ部のレイアウトの容易性、及び最大ビット線長の関係を考慮して、メモリアレイはカラム方向にもメモリセルを並べる構成を持つ。より詳細には、これらのＳＲＡＭ構成は、同一のリード制御回路にカラム方向に並べられた複数のビット線対が接続される構成を持つ。そのためＳＲＡＭマクロは、Ｉ／Ｏ部のリード制御回路及びデータ書き込み回路のそれぞれに対し、選択するビット線を切り替えるカラム切り替え回路を持つ。ＳＲＡＭマクロは、各種の制御信号（アドレスプリデコード信号、カラムアドレス信号、ライトアドレス信号、リードイネーブル信号、ライトイネーブル信号）を生成するタイミング生成回路を有する。タイミング生成回路は、カラムアドレス信号を両カラム切り替え回路に供給する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−３４０５８４号公報
【特許文献２】特開２０００−２０７８８６号公報
【特許文献３】特開２００４−３１８９７０号公報
【特許文献４】特開２０１２−４３５０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述したようにリード制御回路としてインバータ等を用いるＳＲＡＭ構成では、リード制御回路及びデータ書き込み回路の各々に対応するカラム切り替え回路を持つ。リード制御回路及びデータ書き込み回路の各々に対応するカラム切り替え回路を有するために、素子数の増大を招くという問題が生じていた。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、半導体装置は、複数のメモリセルが接続されるビット線対がカラム方向に複数列にわたり配置され、複数のビット線対が同一のデータラッチ回路に接続するように配置されたメモリアレイを有し、カラムアドレス信号により選択されたビット線対のプリチャージのみを遮断し、カラム方向に配置された複数のビット線対を構成する各ビット線の電位に応じてメモリアレイからの読み出しデータを出力する。
【発明の効果】
【０００８】
前記一実施の形態によれば、少ない素子数でメモリアレイからのデータ読み出しを行うことができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１にかかる半導体装置１の構成を示すブロック図である。
【図２】実施の形態１にかかるメモリアレイ３０の論理アドレス空間での構成を示す図である。
【図３】実施の形態１にかかるメモリアレイ３０の物理配置を示す図である。
【図４】実施の形態１にかかるメモリセルの構成の一例を示す図である。
【図５】実施の形態１にかかるプリチャージ回路４０、ライトドライバ５０、及びカラム切り替え回路６０の詳細構成を示すブロック図である。
【図６】実施の形態１にかかるデータラッチ回路７０の構成を示すブロック図である。
【図７】実施の形態１にかかる半導体装置１のリード処理を示すタイミングチャートである。
【図８】実施の形態２にかかる半導体装置１の構成を示すブロック図である。
【図９】実施の形態２にかかる半導体装置１のレイアウト構成を示す図である。
【図１０】その他の実施の形態にかかるプリチャージ回路４０、ライトドライバ５０、及びカラム切り替え回路６０の詳細構成を示すブロック図である。
【図１１】その他の実施の形態にかかるデータラッチ回路７０の構成を示すブロック図である。
【発明を実施するための形態】
【００１０】
＜実施の形態１＞
以下、実施の形態１にかかる半導体装置について、図面を参照しながら詳細に説明する。図１は、本実施の形態１にかかる半導体装置１の構成を示す。半導体装置１は、例えばＳＲＡＭ（Static Random Access Memory）回路である。なお、対象とするＳＲＡＭ回路は、シングルポートのＳＲＡＭ回路であってもよく、マルチポートのＳＲＡＭ回路であってもよい。
【００１１】
半導体装置１は、タイミング生成回路１０、ワード線ドライバ２０、メモリアレイ３０、プリチャージ回路４０−１〜４０−４、ライトドライバ５０−１、５０−２、カラム切り替え回路６０−１、６０−２、データラッチ回７０−１、７０−２、及びＮＯＴ回路８０を備える。以下の記載において相互に略同一の構成要素を持つ回路を“−”を用いて記載し（例えばプリチャージ回路４０−１、４０−２等）、これらの回路に共通する記載は、“−”を用いないで記載（例えばプリチャージ回路４０）を行う。
【００１２】
メモリアレイ３０は、行列上に集積配置された複数のメモリセル（図１には図示せず）を有する。図２及び図３を参照してメモリアレイ３０の論理アドレス空間での構成、及び物理配置構成を説明する。
【００１３】
図２は、メモリアレイ３０の論理アドレス空間での構成を示す図である。本例では、各アドレスに２ビット長のデータが格納されているものとする。アドレスのビット長は４ビットであり、上位３ビットがロウアドレスを構成し、下位１ビットがカラムアドレスを構成する。
【００１４】
図３は、メモリアレイ３０の物理配置を示す図である。メモリアレイ３０は、ビット線対に接続する複数のメモリセル（図３の場合、メモリＣ１〜Ｃ２４）を有する。図中において各メモリセルには、アドレス（例えば“００００”）も合わせて記載する。なお図３におけるメモリセルの配置はあくまでも一例であり、メモリアレイ３０が保持するメモリセルの個数は任意の数であってよい。各メモリセルの構成の一例を図４に示す。
【００１５】
図４に示すように、各メモリセルは、ラッチ回路を構成する２つのインバータ（第１インバータ、第２インバータ）と、２つのアクセスＭＯＳトランジスタ（ＮＭＯＳであるＭＮ３、ＭＮ４）と、を有する。第１インバータは、ドライバトランジスタＭＮ１とロードトランジスタＭＰ１を含む。第２インバータは、ドライバトランジスタＭＮ２とロードトランジスタＭＰ２を含む。
【００１６】
第１インバータと第２インバータは、互いの入力と出力を接続する。第１記憶ノードＮＯＤ１は、ＭＮ３の第１端子と接続する。第２記憶ノードＮＯＤ２は、ＭＮ４の第１端子と接続する。ＭＮ３のゲートは、ワード線ＷＬと接続する。ＭＮ４のゲートは、ワード線ＷＬと接続する。ＭＮ３の第２端子はビット線ＢＬと接続する。ＭＮ４の第２端子はビット線／ＢＬと接続する。
【００１７】
ＭＰ１のソースは電源端子ＶＤＤと接続し、ＭＰ１のドレインは第１記憶ノードＮＯＤ１と接続する。ＭＰ２のソースは電源端子ＶＤＤと接続し、ＭＰ２のドレインは第２記憶ノードＮＯＤ２と接続する。ＭＮ１のソースはＧＮＤと接続し、ＭＮ１のドレインは第１記憶ノードＮＯＤ１と接続する。ＭＮ２のソースはＧＮＤと接続し、ＭＮ２のドレインは第２記憶ノードＮＯＤ２と接続する。なお、図４に示す構成はメモリセルの構成の一例であり、これ以外の構成とすることも可能である。
【００１８】
再び図３を参照する。メモリアレイ３０内には、複数のビット線対（ＢＬ０−／ＢＬ０〜ＢＬ３−／ＢＬ３）が配置されている。またメモリアレイ６０内では、複数のワード線（ＷＬ０〜ＷＬ５）が設けられる。なお以下の記載では、図中のＢＬ０と／ＢＬ０から構成されるビット線対をビット線対０とも記載する。ＢＬ１−／ＢＬ１〜ＢＬ３−／ＢＬ３についても同様である。
【００１９】
各メモリセルＣ１〜Ｃ２４は、１ビットのデータを保持する。例えばメモリセルＣ１は、アドレス“００００”の０ビット目のデータを保持する。メモリセルＣ１３は、アドレス“００００”の１ビット目のデータを保持する。そのため、アドレス“００００”へのリードアクセスが生じた場合、メモリセルＣ１及びＣ１３の保持するデータが出力される。
【００２０】
図１及び図３を参照すると、各ビット線対には複数のメモリセルが接続されている（例えばビット線対０にはメモリセルＣ１、Ｃ３、Ｃ５、Ｃ７、Ｃ９、Ｃ１１が接続されている。）。そして同一のデータラッチ回路７０−１に複数のビット線対（ビット線対０（第１ビット線対）、ビット線対１（第２ビット線対））が接続し、各ビット線対は同一ビットを示す各メモリセルと接続している。例えばビット線対０とビット線対１は、０ビット目のデータを保持するメモリセルと接続する。換言すると、同一ビット（０ビット目）のデータを保持するメモリセルＣ１〜Ｃ１２と接続するビット線対がカラム方向に複数列にわたって配置され、これらのビット線対が同一のデータラッチ回路７０−１に接続している。メモリセルＣ１３〜２４、ビット線対３及びビット線対４、及びデータラッチ回路７０−２についても同様の接続関係である。
【００２１】
再び図１を参照する。タイミング生成回路１０には、クロック信号（ＣＬＫ）、アドレス信号（Ａｄｒ）、及びリード／ライト（Ｒ／Ｗ）切り替え信号が入力される。タイミング生成回路１０は、これらの信号に応じて、リードイネーブル信号、ライトイネーブル信号、カラムアドレス信号、アドレスプリデコード信号、レプリカビット線信号を出力する。
【００２２】
アドレス信号は、アクセス対象となる番地を示す。リード／ライト切り替え信号は、メモリアレイ３０に対してリードを行うか、ライトを行うかを切り替える信号である。すなわちリード／ライト切り替え信号は、リードを行うための要求信号（読み出し要求信号）、及びライトを行うための要求信号（書き込み要求信号）と解される。タイミング生成回路１０は、リード／ライト切り替え信号に応じてリードイネーブル信号及びライトイネーブル信号の値を切り替える。リードイネーブル信号は、ハイレベルの場合にリードを指示する。同様にライトイネーブル信号は、ハイレベルの場合にライトを指示する。
【００２３】
カラムアドレス信号は、どのカラムがアクセス対象となるかを示す信号であり、アドレス信号を基に生成される。アドレスプリデコード信号は、どのワード（ロウ）がアクセス対象となるかを示す信号であり、アドレス信号を基に生成される。
【００２４】
レプリカビット線信号は、プリチャージ回路４０によるプリチャージが終わるまでリード処理を待機させるための調整に用いられる信号である。タイミング生成回路１０は、リードを指示するリード／ライト切り替え信号が入力された際にレプリカビット線信号をループ配線上に出力する。タイミング生成回路１０は、出力したレプリカビット線信号がタイミング生成回路１０に戻ってきた（入力された）後にリードイネーブル信号の値をハイレベルに切り替える。
【００２５】
ワード線ドライバ２０は、内部に各ワード線に対応する回路を有する。ワード線ドライバ２０は、アドレスプリデコード信号に応じてワード線ＷＬ０〜ＷＬｎのいずれかを駆動し、選択されたメモリセル行に対するアクセスを行う。
【００２６】
プリチャージ回路４０（４０−１〜４０−４）は、カラムアドレス信号が指し示すビット線対のプリチャージを遮断し、それ以外のビット線対のプリチャージを行う。例えばビット線対０に接続するメモリセルＣ１にアクセスする場合、プリチャージ回路４０−１はプリチャージを遮断し、プリチャージ回路４０−２はプリチャージを継続して行う。当該動作は、選択されていないカラムにかかるメモリセルの安定性向上やプリチャージ再開時のラッシュカレントを避けるためである。これにより、選択されていないカラムにかかるビット線対は、ハイレベルとなる。一方、選択されているカラムにかかるビット線対については、一方のビット線がハイレベルとなり、他方がロウレベルとなる。ここで、ビット線対内のどちらのビット線がロウレベルとなるかは、読み出しまたは書き込みの対象となるメモリセルが保持する値に応じて変化する。本例においてプリチャージ回路４０−１がプリチャージを遮断すると、対象メモリセルがデータ“０”を保持する場合にはＢＬ０がロウレベルとなり、／ＢＬ０がハイレベルとなる。一方、対象メモリセルがデータ“１”を保持する場合にはＢＬ０がハイレベルとなり、／ＢＬ０がロウレベルとなる。ＢＬ１−／ＢＬ１〜ＢＬ３−／ＢＬ３についても同様である。プリチャージ回路４０の詳細構成は、図５を参照して後述する。
【００２７】
ライトドライバ５０には、書き込み用のデータ、カラムアドレス信号、及びライトイネーブル信号が入力される。ライトドライバ５０は、ライトイネーブル信号がハイレベルの場合に、カラムアドレス信号が示すカラムに対する書き込み処理を実行する。ライトドライバ５０の詳細構成例は、図５を参照して説明する。
【００２８】
カラム切り替え回路６０には、カラムアドレス信号及びライトイネーブル信号が入力される。カラム切り替え回路６０は、ライトイネーブル信号がハイレベルの場合に、カラムアドレス信号が示すカラムに対するデータ書き込みを行う。カラム切り替え回路６０の詳細構成例は、図５を参照して説明する。
【００２９】
データラッチ回路７０は、カラム方向に複数列にわたり配置されたビット線対と接続している。例えばデータラッチ回路７０−１は、ビット線対０（詳細にはビット線対０を構成するビット線ＢＬ０）及びビット線対１（詳細にはビット線対１を構成するビット線ＢＬ１）と接続している。データラッチ回路７０は、リードイネーブル信号がハイレベルとなった場合に、接続するビット線対の電位を基にデータの読み出しを行う。例えばデータラッチ回路７０−１は、ビット線ＢＬ０及びビット線ＢＬ１の電位に応じて所望のメモリセル内のデータを出力する。換言するとデータラッチ回路７０は、カラムアドレス信号を用いることなくデータ読み出しを行う。データラッチ回路７０の詳細構成例は、図６を参照して説明する。
【００３０】
続いて図５を参照してプリチャージ回路４０等の詳細構成について説明する。図５は、プリチャージ回路４０、ライトドライバ５０、及びカラム切り替え回路６０の詳細構成を示すブロック図である。ライトドライバ５０−１は、ラッチ回路５０１、ＮＯＴ回路５０２〜５０４を有する。
【００３１】
ラッチ回路５０１は、外部回路からの入力データをＮＯＴ回路５０２及びＮＯＴ回路５０４に供給する。ＮＯＴ回路５０４は、ラッチ回路５０１からの入力データを反転してＮＭＯＳ６０２及びＮＭＯＳ６０４に入力する。ＮＯＴ回路５０３は、ラッチ回路５０１からの入力データをＮＭＯＳ６０１及びＮＭＯＳ６０３に入力する。
【００３２】
カラム切り替え回路６０−１は、ＮＭＯＳ６０１及びＮＭＯＳ６０２を有する。ＮＭＯＳ６０１は、ＮＯＴ回路５０３の出力とプリチャージ回路４０−１内のノードＮ３との間に設けられる。ＮＭＯＳ６０２は、ＮＯＴ回路５０４の出力とプリチャージ回路４０−１内のノードＮ４との間に設けられる。ＮＭＯＳ６０１のゲート及びＮＭＯＳ６０２のゲートには、ライトイネーブル信号及びカラムアドレス信号が入力される。
【００３３】
同様にカラム切り替え回路６０−２は、ＮＭＯＳ６０３及びＮＭＯＳ６０４を有する。ＮＭＯＳ６０３は、ＮＯＴ回路５０３の出力とプリチャージ回路４０−２内のノードＮ５との間に設けられる。ＮＭＯＳ６０４は、ＮＯＴ回路５０４の出力とプリチャージ回路４０−２内のノードＮ６との間に設けられる。ＮＭＯＳ６０３のゲート及びＮＭＯＳ６０４のゲートには、ライトイネーブル信号及びカラムアドレス信号が入力される。
【００３４】
ライトイネーブル信号がハイレベルの場合、カラムアドレス信号の値に応じて、ＮＭＯＳ６０１〜ＮＭＯＳ６０４のオン／オフが切り替わる。ＮＭＯＳ６０１及び６０２がオンである場合にはＮＭＯＳ６０３及び６０４がオフとなり、ＮＭＯＳ６０１及び６０２がオフである場合にはＮＭＯＳ６０３及び６０４がオンとなる。
【００３５】
プリチャージ回路４０−１は、ＰＭＯＳ４０１〜ＰＭＯＳ４０３を有する。ＰＭＯＳ４０１は、ノードＮ３と電源端子ＶＤＤとの間に配置される。ＰＭＯＳ４０２はビット線ＢＬ０とビット線／ＢＬ０との間に配置される。ＰＭＯＳ４０３は、ノードＮ４と電源端子ＶＤＤとの間に配置される。ＰＭＯＳ４０１〜ＰＭＯＳ４０３のゲートには、カラムアドレス信号が供給される。
【００３６】
ＰＭＯＳ４０１〜４０３が図示するように配置されることにより、プリチャージ回路４０−１は、カラムアドレス信号がビット線対０（ＢＬ０及び／ＢＬ０）を選択する値（ハイレベル）である場合に、ビット線対０（ＢＬ０及び／ＢＬ０）のプリチャージを遮断するように動作する。すなわち、カラムアドレス信号がビット線対０を選択する値である場合、ＢＬ０の電位と／ＢＬ０が異なる電位となる。どちらのビット線の電位がロウレベルとなるかは、ＢＬ０及び／ＢＬ０と接続するメモリセルの値に応じて変化する。
【００３７】
プリチャージ回路４０−２は、ＰＭＯＳ４０４〜ＰＭＯＳ４０６を有する。ＰＭＯＳ４０４は、ノードＮ５と電源端子ＶＤＤとの間に配置される。ＰＭＯＳ４０５はビット線ＢＬ１とビット線／ＢＬ１との間に配置される。ＰＭＯＳ４０６は、ノードＮ６と電源端子ＶＤＤとの間に配置される。ＰＭＯＳ４０４〜ＰＭＯＳ４０６のゲートには、カラムアドレス信号が供給される。
【００３８】
ＰＭＯＳ４０４〜４０６が図示するように配置されることにより、プリチャージ回路４０−２は、カラムアドレス信号がビット線対１（ＢＬ１及び／ＢＬ１）を選択する値（ハイレベル）である場合に、ビット線対１（ＢＬ１及び／ＢＬ１）のプリチャージを遮断するように動作する。
【００３９】
続いて図６を参照してデータラッチ回路７０の構成について説明する。図６は、データラッチ回路７０−１の構成を示すブロック図であるが、データラッチ回路７０−２も同様の構成である。はじめにデータラッチ回路７０の動作を概略する。上述のようにプリチャージ回路４０−１は、選択されたカラムと接続するビット線対のプリチャージを遮断し、それ以外のビット線対のプリチャージを継続して行う。例えばビット線対０のプリチャージが遮断された場合、ビット線対１は引き続きプリチャージ状態となる。換言するとノードＮ２（ビット線ＢＬ１）の電位は必ずハイレベルとなり、ノードＮ１（ビット線ＢＬ０）の電位はアクセス対象のメモリセルが保持するデータに応じてハイレベル又はロウレベルとなる。データラッチ回路７０−１は、ノードＮ１とノードＮ２の電位を用いた論理演算によりアクセス対象のメモリセルが保持するデータを出力する。
【００４０】
以下、データラッチ回路７０−１の詳細構成を説明する。データラッチ回路７０−１は、ＮＯＴ回路７０１、ＮＭＯＳ７０２、ＮＭＯＳ７０３、ＰＭＯＳ７０４、ＰＭＯＳ７０５、ＮＯＴ回路７０６、ＮＯＴ回路７０７、及びＮＡＮＤゲート７１０を有する。ＮＡＮＤゲート７１０は、ＮＭＯＳ７１１〜７１３、及びＰＭＯＳ７１４〜７１６を有する。
【００４１】
ＮＭＯＳ７０２はＧＮＤとＮＭＯＳ７０３との間に配置される。ＮＭＯＳ７０２のゲートはＮＯＴ回路７０６の出力と接続する。ＮＭＯＳ７０３は、ＮＭＯＳ７０２とＰＭＯＳ７０４との間に配置される。ＮＭＯＳ７０３のゲートはＮＯＴ回路７０１の出力と接続するため、ＮＭＯＳ７０３はリードイネーブル信号がロウレベルの場合にオン状態となる。ＰＭＯＳ７０４は、ＮＭＯＳ７０３とＰＭＯＳ７０５との間に配置される。ＰＭＯＳ７０４のゲートはリードイネーブル信号と接続するため、ＰＭＯＳ７０４はリードイネーブル信号がロウレベルの場合にオン状態となる。ＰＭＯＳ７０５は、ＰＭＯＳ７０４と電源端子ＶＤＤとの間に配置される。ＰＭＯＳ７０５のゲートはＮＯＴ回路７０６の出力と接続する。
【００４２】
ＮＯＴ回路７０６は、ＮＡＮＤゲート７１０の出力を反転して、当該反転値をＮＭＯＳ７０２のゲート及びＰＭＯＳ７０５のゲートに供給する。ＮＯＴ回路７０７は、ＮＡＮＤゲート７１０の出力を反転し、当該反転値を読み出しデータとして外部回路に供給する。
【００４３】
ＮＡＮＤゲート７１０は、ノードＮ１及びＮ２（すなわちビット線ＢＬ０の電位及びビット線ＢＬ１の電位）を入力とする否定論理積値を算出し、当該否定論理積値をＮＯＴ回路７０６及びＮＯＴ回路７０７に供給する。図６に示すＮＡＮＤゲート７１０の構成は、当該否定論理積値を出力するための一例である。このＮＡＮＤゲート７１０の一例の詳細について説明する。
【００４４】
ＮＭＯＳ７１１は、ＧＮＤとＮＭＯＳ７１２との間に配置される。ＮＭＯＳ７１１のゲートはノードＮ１と接続するため、ＮＭＯＳ７１１はノードＮ１の電位がハイレベルとなった場合にオン状態となる。ＮＭＯＳ７１２は、ＮＭＯＳ７１１とＮＭＯＳ７１３との間に配置される。ＮＭＯＳ７１２のゲートはノードＮ２と接続するため、ＮＭＯＳ７１２はノードＮ１の電位がハイレベルとなった場合にオン状態となる。
【００４５】
ＮＭＯＳ７１３は、ＮＭＯＳ７１２とＰＭＯＳ７１４との間に配置される。ＮＭＯＳ７１３とＰＭＯＳ７１４が接続するノードＮ７は、ＮＯＴ回路７０６の入力及びＮＯＴ回路７０７の入力と接続する。ＮＭＯＳ７１３のゲートにはリードイネーブル信号が入力されるため、ＮＭＯＳ７１３はリードイネーブル信号がハイレベルの場合にオン状態となる。
【００４６】
ＰＭＯＳ７１４は、ＮＭＯＳ７１３と、ＰＭＯＳ７１５及びＰＭＯＳ７１６と、の間に配置される。ＰＭＯＳ７１４のゲートにはリードイネーブル信号の反転信号が供給されるため、ＰＭＯＳ７１５はリードイネーブル信号がハイレベルとなった場合にオン状態となる。
【００４７】
ＰＭＯＳ７１５は、ＰＭＯＳ７１４及びＰＭＯＳ７１６と、電源端子ＶＤＤと、の間に配置される。ＰＭＯＳ７１５のゲートはノードＮ２と接続するため、ＰＭＯＳ７１５はノードＮ２がロウレベルの場合にオン状態となる。
【００４８】
ＰＭＯＳ７１６は、ＰＭＯＳ７１４及びＰＭＯＳ７１５と、電源端子ＶＤＤと、の間に配置される。ＰＭＯＳ７１６のゲートはノードＮ１と接続するため、ＰＭＯＳ７１６はノードＮ１がロウレベルの場合にオン状態となる。
【００４９】
続いて図７のタイミングチャートを参照して、カラムアドレス＝０のメモリセルに対するデータ読み出しが生じた場合の動作を説明する。クロック信号は、タイミングＴ１において立ち上がる。これに応じて選択対象のワード線がハイレベルに遷移する。また選択側であるカラムアドレス信号０がハイレベルに遷移する。非選択側のカラムアドレス信号１はロウレベルのままである。
【００５０】
カラム選択信号０がハイレベルとなったため、プリチャージ回路４０−１はプリチャージを遮断する。すなわちプリチャージ回路４０−１はビット線対０を構成するＢＬ０と／ＢＬ０のいずれか一方の電位がロウレベルになるように制御を行う。一方、カラム選択信号１はロウレベルのままであるため、プリチャージ回路４０−２はプリチャージ動作を継続する。
【００５１】
タイミング生成回路１０は、タイミングＴ１に出力したレプリカビット線信号がタイミング生成回路１０に戻ってきた（入力された）タイミングＴ２にリードイネーブル信号をハイレベルに切り替える。
【００５２】
データラッチ回路７０−１は、リードイネーブル信号がハイレベルとなった後のタイミングＴ３においてデータの読み出し処理を行う。データ読み出しが終了した後にカラムアドレス信号０及びリードイネーブル信号がロウレベルに遷移する。
【００５３】
続いて本実施の形態にかかる半導体装置１の効果について説明する。本実施の形態にかかる半導体装置１は、選択されたビット線対のみプリチャージを遮断している。選択対象のビット線対のプリチャージのみを遮断することにより、メモリセルの安定性の向上やラッシュカレントの回避という効果を奏することができる。また読み出し対象のビット線対のプリチャージのみを遮断することにより、読み出し対象外のビット線対の電位は変化せず、読み出し対象のビット線対を構成する一方のビット線の電位のみが変化する。ここで読み出し対象のデータ（ビット値）に応じてビット線対のどちらのビット線の電位が変化するかが定まる。すなわちビット線の電位変化を参照すると、読み出し対象のデータが把握できる状態となる。データラッチ回路７０は、この性質を利用し、ビット線対の電位を用いた論理演算（ＮＡＮＤ）を行うことにより読み出しデータを出力している。換言するとデータラッチ回路７０は、カラムアドレス信号を用いることなくデータの読み出しを行う。これにより本実施の形態にかかる半導体装置１の構成は、カラムアドレス信号を扱う回路が不要となり、回路素子数の低減を図ることができる。
【００５４】
＜実施の形態２＞
本実施の形態にかかる半導体装置１は、データラッチ回路７０とライトドライバ５０が分離配置されていることを特徴とする。本実施の形態にかかる半導体装置１について実施の形態１と異なる点を以下に説明する。なお、図中において実施の形態１と同一名称及び同一符号を付した処理部（回路）は、説明しない限り実施の形態１の構成と対応するものとする。
【００５５】
図８は、本実施の形態にかかる半導体装置１の構成を示すブロック図である。図示するようにデータラッチ回路７０とライトドライバ５０は、メモリアレイ３０を挟むようにして配置される。
【００５６】
タイミング生成回路１０は、リード要求が生じた場合にレプリカビット線信号をリード制御回路９０に入力する。リード制御回路９０は、レプリカビット線信号が入力された後にリードイネーブル信号をハイレベルに遷移させてデータラッチ回路７０−１、７０−２に供給する。
【００５７】
図示するようにライトドライバ５０がタイミング生成回路１０と物理的に近い側（すなわち図における下側の領域）に配置されることが好ましい。換言するとタイミング生成回路１０から直近のライトドライバ５０（図中のライトドライバ５０−１）を結ぶ配線長は、タイミング生成回路１０とリード制御回路９０を結ぶ配線長よりも短く設定されることが望ましい。この設定は、以下の理由によるものである。
【００５８】
メモリアレイ３０に対するライトを行う場合、書き込み処理は即座に行われることが望ましい。一方、メモリアレイ３０からのリードを行う場合、プリチャージの遮断によってビット線対の一方のビット線がハイレベルとなり、他方のビット線がロウレベルとなるまでの時間を待った後にリードを行う必要がある。上述の配置（ライトドライバ５０がタイミング生成回路１０と物理的に近い側に配置する）とすることにより、ライトを速やかに行うことができるとともに、リードのタイミングを調整することも可能となる。
【００５９】
なお、リード制御回路９０とタイミング生成回路１０を結ぶ配線長（レプリカビット線信号経路）は、プリチャージの遮断が開始されてから終わるまで（一方のビット線の電位がロウレベルに切り替わるまで）の時間に相当する遅延を生じさせる配線長である。これにより、リードタイミングを調節する。
【００６０】
図９は、図８に示す回路構成をチップ上に配置した場合のレイアウトイメージである。図示するようにメモリアレイ３０を挟み込むようにしてデータラッチ回路７０とライトドライバ５０等が配置される。なお、図９はレイアウトの配置を示すイメージ図であり、図中の各領域の大きさが物理的な大きさを示すわけではない。
【００６１】
続いて本実施の形態にかかる半導体装置１の効果について説明する。実施の形態１の構成では、メモリアレイ３０の図中下側にデータラッチ回路７０及びライトドライバ５０が配置されていた。これにより、メモリアレイ３０の下側の領域、すなわちメモリアレイ３０の一部の領域付近に入出力端子が集中して配置されていた。
【００６２】
一方、本実施の形態にかかる半導体装置１は、図８及び図９に示すように、本実施の形態にかかる半導体装置１は、データラッチ回路７０とライトドライバ５０がメモリアレイ３０を挟み込むようにして配置される。これにより、入出力端子がメモリアレイ３０の上下に分散配置され、配線の自由度を高めることができる。
【００６３】
＜その他の実施の形態＞
上述の半導体装置１は、例えば図１０及び図１１に示す構成とすることもできる。図１０及び図１１は、プリチャージ回路４０がいわゆるロープリチャージを行う構成である。以下、実施の形態１と異なる点を説明する。
【００６４】
図１０は、プリチャージ回路４０、ライトドライバ５０、及びカラム切り替え回路６０の変形例を示す図である。図５の構成と異なり、カラム切り替え回路６０−１は、ＰＭＯＳ６０５及びＰＭＯＳ６０６により構成される。同様にカラム切り替え回路６０−２は、ＰＭＯＳ６０７及びＰＭＯＳ６０８により構成される。ＰＭＯＳ６０５〜６０８のゲートには、ライトイネーブル信号の反転信号と、カラムアドレス信号の反転信号が入力される。
【００６５】
プリチャージ回路４０−１は、図５の構成と異なり、ＮＭＯＳ４０７〜ＮＭＯＳ４０９により構成される。同様にプリチャージ回路４０−２は、図５の構成と異なり、ＮＭＯＳ４１０〜ＮＭＯＳ４１２により構成される。ＮＭＯＳ４０７〜４１２のゲートには、カラムアドレス信号の反転信号が入力される。
【００６６】
当該構成であっても、データラッチ回路７０−１と接続する一方のビット線対のプリチャージのみが遮断され、他方のビット線対のプリチャージは継続して行われる。
【００６７】
図１１は、図１０の構成に対応するデータラッチ回路７０の変形例を示す図である。図１１に示すデータラッチ回路７０−１の構成は、図６の構成と比べてＮＡＮＤゲート７１０の内部構成が異なる。またデータラッチ回路７０−１には、リードイネーブル信号の反転信号が入力される。
【００６８】
データラッチ回路７０−１は、ＮＯＴ回路７０１、ＮＭＯＳ７０２、ＮＭＯＳ７０３、ＰＭＯＳ７０４、ＰＭＯＳ７０５、ＮＯＴ回路７０６、ＮＯＴ回路７０７、及びＮＡＮＤゲート７１０を有する。ＮＡＮＤゲート７１０の内部構成以外は、図６に示す回路構成と同一である。
【００６９】
ＮＡＮＤゲート７１０は、ＮＭＯＳ７２１〜７２３、ＰＭＯＳ７２４〜７２６を有する。ＮＭＯＳ７２１は、ＧＮＤと、ＮＭＯＳ７２２及びＮＭＯＳ７２３と、の間に配置される。ＮＭＯＳ７２１のゲートはノードＮ１（すなわちビット線ＢＬ０）と接続するため、ＮＭＯＳ７２１はノードＮ１がハイレベルの場合にオン状態となる。
【００７０】
ＮＭＯＳ７２２は、ＧＮＤと、ＮＭＯＳ７２１及びＮＭＯＳ７２３との間に配置される。ＮＭＯＳ７２２のゲートはノードＮ２（すなわちビット線ＢＬ１）と接続するため、ＮＭＯＳ７２２はノードＮ２がハイレベルの場合にオン状態となる。
【００７１】
ＮＭＯＳ７２３は、ＮＭＯＳ７２１及びＮＭＯＳ７２２と、ノードＮ７と、の間に配置される。ＮＭＯＳ７２３のゲートにはリードイネーブル信号（厳密にはリードイネーブル信号の反転信号をＮＯＴ７０１で反転させた値）が入力されるため、ＮＭＯＳ７２３はリードイネーブル信号がハイレベルの場合にオン状態となる。
【００７２】
ＰＭＯＳ７２４は、ノードＮ７とＰＭＯＳ７２５の間に配置される。ＰＭＯＳ７２４のゲートにはリードイネーブル信号の反転信号が入力されるため、ＰＭＯＳ７２４はリードイネーブル信号がハイレベルの場合にオン状態となる。
【００７３】
ＰＭＯＳ７２５はＰＭＯＳ７２４とＰＭＯＳ７２６の間に配置される。ＰＭＯＳ７２５のゲートはノードＮ２と接続するため、ＰＭＯＳ７２５はノードＮ２がロウレベルの場合にオン状態となる。
【００７４】
ＰＭＯＳ７２６は電源端子ＶＤＤとＰＭＯＳ７２５との間に配置される。ＰＭＯＳ７２６のゲートはノードＮ１と接続するため、ＰＭＯＳ７２６はノードＮ１がロウレベルの場合にオン状態となる。
【００７５】
図１０及び図１１に示す構成であっても、実施の形態１にかかる半導体装置１と同様に、データ読み出し用のカラム選択回路を設ける必要が無い。これにより、回路素子数を低減することができる。
【００７６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【００７７】
例えば上述の説明では、１つのデータラッチ回路７０に対して２組のビット線対が対応付けられていたが、必ずしもこれに限られない。すなわち１つのデータラッチ回路に対して２のべき乗（２、４、８等）の組のビット線対が対応付けられていてもよい。
【符号の説明】
【００７８】
１  半導体装置
１０  タイミング生成回路
２０  ワード線ドライバ
３０  メモリアレイ
４０  プリチャージ回路
５０  ライトドライバ
６０  カラム切り替え回路
７０  データラッチ回路
８０  ＮＯＴ回路
９０  リード制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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