(57)【要約】【課題】  負サージや電圧低下による誤動作を抑制したセンサ装置を提供する。【解決手段】  物理量に応じて電気的特性の変化するセンサ素子と、前記センサ素子の出力信号を処理する信号処理回路と、電源端子と前記信号処理回路との間に介在するトランジスタ素子と、前記トランジスタ素子のドレインとゲート或いは前記トランジスタ素子のコレクタとベースとを接続する抵抗体と、前記トランジスタ素子のゲートまたはベースをＧＮＤに接続する閾値電圧を有する素子と、を備え、前記素子は、前記信号処理回路への供給電圧が前記閾値電圧を下回った場合に前記抵抗体からＧＮＤの方向に流れる電流を制限することを特徴とするセンサ装置。【選択図】    図１
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【特許請求の範囲】
【請求項１】
物理量に応じて電気的特性の変化するセンサ素子と、
前記センサ素子の出力信号を処理する信号処理回路と、
電源端子と前記信号処理回路との間に介在するトランジスタ素子と、
前記トランジスタ素子のドレインとゲート或いは前記トランジスタ素子のコレクタとベースとを接続する抵抗体と、
前記トランジスタ素子のゲートまたはベースをＧＮＤに接続する閾値電圧を有する素子と、を備え、
前記素子は、前記信号処理回路への供給電圧が前記閾値電圧を下回った場合に前記抵抗体からＧＮＤの方向に流れる電流を制限することを特徴とするセンサ装置。
【請求項２】
前記トランジスタ素子は、第一の電界効果トランジスタであって、
前記第一の電界効果トランジスタのソースと前記電源端子とを接続し、前記第一の電界効果トランジスタのドレインと前記信号処理回路とを接続し、前記第一の電界効果トランジスタのゲートは、前記素子を介して前記ＧＮＤと接続することを特徴とする請求項１に記載のセンサ装置。
【請求項３】
前記素子は第二の電界効果トランジスタであって、
前記第二の電界効果トランジスタのソースと前記第一の電界効果トランジスタのゲートとを接続し、前記第二の電界効果トランジスタのドレイン及びゲートと前記ＧＮＤとを接続することを特徴とする請求項２に記載のセンサ装置。
【請求項４】
前記第一の電界効果トランジスタのウェルは、前記第一の電界効果トランジスタのドレインに接続し、
前記第二の電界効果トランジスタのウェルは、前記第二の電界効果トランジスタのソースに接続することを特徴とする請求項３に記載のセンサ装置。
【請求項５】
前記素子は、複数の電界効果型トランジスタを直列接続してなるトランジスタ回路であって、
前記トランジスタ回路のソースと前記第一のトランジスタのゲートとを接続し、前記トランジスタ回路のドレイン及びゲートと前記ＧＮＤとを接続することを特徴とする請求項２に記載のセンサ装置。
【請求項６】
前記素子は、ＰＮ接合ダイオードであって、
前記ダイオードのアノードと前記第一の電界効果トランジスタのゲートとを接続し、前記ダイオードのカソードと前記ＧＮＤとを接続することを特徴とする請求項２に記載のセンサ装置。
【請求項７】
前記素子は、複数のＰＮ接合ダイオードを直列に接続してなるダイオード回路であって、
前記ダイオード回路のアノードと前記第一の電界効果トランジスタのゲートとを接続し、前記ダイオード回路のカソードと前記ＧＮＤとを接続することを特徴とする請求項２に記載のセンサ装置。
【請求項８】
前記トランジスタ素子は第一のＰＮＰトランジスタであって、
前記第一のＰＮＰトランジスタのエミッタと前記電源端子とを接続し、前記第一のＰＮＰトランジスタのコレクタと前記信号処理回路とを接続し、前記第一のＰＮＰトランジスタのベースは、前記素子を介して前記ＧＮＤと接続することを特徴とする請求項１に記載のセンサ装置。
【請求項９】
前記素子は第二のＰＮＰトランジスタであって、
前記第二のＰＮＰトランジスタのエミッタと前記第一のＰＮＰトランジスタのベースとを接続し、
前記第二のＰＮＰトランジスタのコレクタ及びベースと前記ＧＮＤとを接続することを特徴とする請求項８に記載のセンサ装置。
【請求項１０】
前記素子は、複数のＰＮＰトランジスタを直列接続してなるトランジスタ回路であって、
前記トランジスタ回路のエミッタと前記第一のＰＮＰトランジスタのベースとを接続し、
前記トランジスタ回路のコレクタ及びベースと前記ＧＮＤとを接続することを特徴とする請求項８に記載のセンサ装置。
【請求項１１】
前記素子は、ＰＮ接合ダイオードであって、
前記ダイオードのアノードと前記第一のＰＮＰトランジスタのベースとを接続し、前記ダイオードのカソードと前記ＧＮＤとを接続することを特徴とする請求項８に記載のセンサ装置。
【請求項１２】
前記素子は、複数のＰＮ接合ダイオードを直列に接続してなるダイオード回路であって、
前記ダイオード回路のアノードと前記第一のＰＮＰトランジスタのベースとを接続し、前記ダイオード回路のカソードと前記ＧＮＤとを接続することを特徴とする請求項８に記載のセンサ装置。
【請求項１３】
前記信号処理回路と並列接続したコンデンサを備えることを特徴とする請求項１に記載のセンサ装置。
【請求項１４】
前記素子の閾値電圧は、前記処理回路のメモリに記憶された情報以上の電圧値であることを特徴とする請求項１に記載のセンサ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は外部から電源を供給されるセンサ装置に係り，特に電源ラインに発生する負サージに対して破壊耐性および誤動作耐性のあるセンサ装置に関する。
【背景技術】
【０００２】
電源ラインに負サージや電圧変動が発生した場合には、負荷回路への供給電圧がマイナスになり負荷回路に逆流電流が流れ、破損が発生する場合がある。このような課題に対する従来技術として特許文献１に記載の技術がある。
【０００３】
特許文献１に記載の技術は、電源と負荷回路との間に設けたＰ型ＦＥＴと、負荷回路への供給電圧を抵抗分圧し、その中点電圧をＰ型ＦＥＴのゲートに入力する構成としている。入力側の極性が正常に接続されている場合はＰ型ＦＥＴがＯＮ状態になり負荷回路に電源電圧を供給し、入力側の極性を逆に接続した場合はＰ型ＦＥＴがＯＦＦ状態になり負荷回路へ逆極性電圧が印加されないように保護している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−３４１８４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、近年ではコスト低減の要求が高まっており、導体チップの外に設けた保護回路を簡素化する必要がある。この場合、従来よりも比較的長い時間継続する負サージや電圧低下が電源ラインに発生する。負荷回路側の電圧がＰ型ＦＥＴのスレッショルド電圧未満となるとＰ型ＦＥＴはＯＦＦとなり、負荷回路に蓄積された電荷がＰ型ＦＥＴを介して電源側へ放電されなくなる。しかし、この状態以降も負サージが継続する場合、分圧抵抗を介して負荷回路に蓄積された電荷の放電は継続され、最終的に蓄積された電荷は完全に放電される。すると、負荷回路がリセットされるため異常値出力や再起動動作などの誤動作を生じる可能性がある。
【０００６】
本発明は上記事情に鑑みてなされたものであり，その目的は、比較的長い時間継続する負サージや電圧低下が電源ラインに発生した場合でも負荷回路における電圧低下を抑制し誤動作耐性の高いセンサ装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明のセンサ装置は、物理量に応じて電気的特性の変化するセンサ素子と、前記センサ素子の出力信号を処理する信号処理回路と、電源端子と前記信号処理回路との間に介在するトランジスタ素子と、前記トランジスタ素子のドレインとゲート或いは前記トランジスタ素子のコレクタとベースとを接続する抵抗体と、前記トランジスタ素子のゲートまたはベースをＧＮＤに接続する閾値電圧を有する素子と、を備え、前記素子は、前記信号処理回路への供給電圧が前記閾値電圧を下回った場合に前記抵抗体からＧＮＤの方向に流れる電流を制限することを特徴とする。
【発明の効果】
【０００８】
本発明により、比較的長い時間継続する負サージや電圧低下が電源ラインに発生した場合でも負荷回路における電圧低下を抑制でき、誤動作耐性の高いセンサ装置を提供できる。
【図面の簡単な説明】
【０００９】
【図１】第１実施例をなすセンサ装置の構成
【図２】第２実施例をなすセンサ装置の構成
【図３】第３実施例をなすセンサ装置の構成
【図４】第４実施例をなすセンサ装置の構成
【図５】第５実施例をなすセンサ装置の構成
【図６】本発明技術における負サージ印加時の内部電源電圧変動波形例
【図７】従来構成における負サージ印加時の内部電源電圧変動波形例
【図８】従来のセンサ装置の構成
【図９】第５実施例をなすセンサ装置の応用例
【図１０】第５実施例をなすセンサ装置の応用例
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について，図面を参照して説明する。
【００１１】
本発明の第１実施例をなすセンサ装置を図１、６、７、８により説明する。図１は第１実施例をなすセンサ装置の構成を示す。図６は本発明技術における負サージ印加時の内部電源電圧変動波形例を示す。図７は従来構成における負サージ印加時の内部電源電圧変動波形例を示す。図８は従来のセンサ装置の構成を示す。
【００１２】
第一実施例におけるセンサ装置の構成を図１により説明する。
【００１３】
第一実施例におけるセンサ装置１は、電圧Ｖｂを供給する電源端子２、ＧＮＤ端子３、物理量に応じた電気信号を発生させるセンサ素子２０、センサ素子２０への電源供給およびセンサ素子２０からの出力信号を処理するセンサ回路１０を備える。センサ回路１０は、センサ素子２０からの出力信号を処理する信号処理回路１１、電源端子２と信号処理回路１１との間に介在したＰ型電界効果トランジスタ（以降、ＰＭＯＳと称する）１２、ＰＭＯＳ１２のドレインとゲートを接続する抵抗１４、ＰＭＯＳ１２のゲートをＧＮＤに接続するＰＭＯＳ１３を備える。ＰＭＯＳ１３は、ゲートおよびドレインがＧＮＤに接続され、ソースがＰＭＯＳ１２のゲートと接続されている。ＰＭＯＳ１３はスレッショルド電圧Ｖｔｈ１を備えていて、ＰＭＯＳ１３のソース電圧がスレッショルド電圧Ｖｔｈ１よりも大きい場合はＰＭＯＳ１３がＯＮとなる。
【００１４】
第一実施例におけるセンサ装置の動作を図１および図７により説明する。
【００１５】
通常時には、ＰＭＯＳ１３のソース電圧はスレッショルド電圧Ｖｔｈ１よりも大きいため、ＰＭＯＳ１３はＯＮとなり、ＰＭＯＳ１２のドレインからＰＭＯＳ１３を介してＧＮＤに電流Ｉｓが流れる。ＰＭＯＳ１３のオン抵抗よりも抵抗１４の抵抗値が十分大きい場合、ＰＭＯＳ１２はＯＮ状態となり、電源端子２と信号処理回路１１は導通される。そして、電源端子２から処理回路１１に供給電圧Ｖｓが供給される。第一実施例におけるセンサ装置１は、通常時にＰＭＯＳ１２を介して信号処理回路１１に電源電圧を供給する構成としており、ＰＭＯＳ１２は寄生ダイオードと比べて電圧降下が小さいことから、温度によらず安定した供給電圧Ｖｓを処理回路１１に供給することができる。
【００１６】
一方、負サージなどにより供給電圧Ｖｓが異常低下するような場合には、ＰＭＯＳ１３のソース電圧がスレッショルド電圧Ｖｔｈ１となった時点でＰＭＯＳ１３は自発的にＯＦＦとなる。ＰＭＯＳ１３がＯＦＦとなることでＰＭＯＳ１３に流れていた電流Ｉｓは停止するため、ＰＭＯＳ１２のゲートとドレインは同電位となる。そのため、ＰＭＯＳ１２のソース電圧がＰＭＯＳ１２のドレイン電圧に対してマイナス側に変動しても、ＰＭＯＳ１２はＯＮせず、信号処理回路１１に蓄積された電荷は維持される。ＰＭＯＳ１３のソース電圧がスレッショルド電圧Ｖｔｈ１となった時点で、ＰＭＯＳ１３は自発的にＯＦＦとなるので、ＰＭＯＳ１２を確実にＯＦＦすることが可能である。
【００１７】
ＰＭＯＳ１３はソース電圧がスレッショルド電圧Ｖｔｈ１となった時点でＯＦＦとなっており、ＰＭＯＳ１３により電流Ｉｓの流れを制限している。そのため、比較的長い間負サージなどが発生したとしても、抵抗１４を介して処理回路に蓄積された電荷が完全に放電されることを防止することができる。処理回路１１の供給電圧Ｖｓはスレッショルド電圧Ｖｔｈ付近で維持されるため、スレッショルド電圧Ｖｔｈを処理回路１１に設けたメモリの記憶情報以上の電圧値に設定することで、センサ装置の誤動作を防止することが可能である。
【００１８】
尚、ＰＭＯＳ１２、ＰＭＯＳ１３の動作遅延を防ぐため、ＰＭＯＳ１２のウェルとＰＭＯＳ１３のウェルを、供給電圧Ｖｓ側のノードに接続して各ウェルの電圧を安定化することが望ましい。そのため、ＰＭＯＳ１２のウェルはドレインに接続し、ＰＭＯＳ１３のウェルはソースに接続する。
【００１９】
これに対し、従来構成におけるセンサ装置の動作を図８および図９により説明する。従来構成では、電源電圧ＶｂがＰＭＯＳ１２のスレッショルド電圧Ｖｔｈ2未満になると、ＰＭＯＳ１２がＯＦＦとなるが、供給電圧Ｖｓはこの時点でＶｔｈ２程度まで低下する。その後、信号処理回路１１に蓄積された電荷は抵抗１４ａ、１４ｂを介して放電され続け、最終的には全ての電荷が失われる。従って、供給電圧Ｖｓを維持する事ができず、センサ装置の誤動作を招く可能性がある。
【００２０】
第一実施例におけるセンサ装置の効果をまとめる。
【００２１】
第１の効果は、通常時にＰＭＯＳ１２を介して信号処理回路１１に電源電圧を供給する構成としており、ＰＭＯＳ１２は寄生ダイオードと比べて電圧降下が小さいことから、温度によらず安定した供給電圧Ｖｓを処理回路１１に供給することができる点である。
【００２２】
第２の効果は、長い時間継続する負サージや電源電圧の低下が発生した場合であっても、信号処理回路１１への供給電圧Ｖｓの低下をＰＭＯＳ１３のスレッショルド電圧Ｖｔｈ１付近に維持できるため、センサの誤動作を防止できる点である。
【００２３】
第３の効果は、ＰＭＯＳ１３のソース電圧がスレッショルド電圧Ｖｔｈ１よりも小さくなった時点で、ＰＭＯＳ１３は自発的にＯＦＦとなるため、確実にＰＭＯＳ１２をＯＦＦにできる点である。
【００２４】
本発明の第２実施例をなすセンサ装置を図２により説明する。図２は、第２実施例をなすセンサ装置の構成を示す。なお、本発明の第一実施例と重複する点については説明を省略する。
【００２５】
第２実施例におけるセンサ装置１は、第１実施例におけるセンサ装置１における信号処理回路１１に対して、コンデンサ１６を並列接続したことを特徴とする。これにより、ＰＭＯＳ１２のオン抵抗とコンデンサ１６からなるローパスフィルタが構成され、電源電圧Ｖｂの変動を供給電圧Ｖｓに伝達しにくくできる。また、コンデンサ１６により蓄積できる電荷量が増えるため、放電量に対する供給電圧Ｖｓの低下量を抑制できる。そのため、本発明の第二実施例は、より負サージ耐性を向上することが可能である。
【００２６】
本発明の第３実施例をなすセンサ装置を図３により説明する。図３は、第３実施例をなすセンサ装置の構成を示す。なお、本発明の第一実施例と重複する点については説明を省略する。
【００２７】
第３実施例におけるセンサ装置１は、第１実施例をなすセンサ装置１におけるＰＭＯＳ１２およびＰＭＯＳ１３に代えて、ＰＮＰバイポーラトランジスタ（以降、ＰＮＰトランジスタと称する。）１５、ＰＮＰトランジスタ１７を用いて構成する。ＰＮＰトランジスタ１５のエミッタと電源端子２を接続し、ＰＮＰトランジスタ１５のコレクタと信号処理回路１１を接続し、ＰＮＰトランジスタ１５のベースとＰＮＰトランジスタ１７のエミッタを接続する。ＰＮＰトランジスタ１７のコレクタおよびベースはＧＮＤに接続する。通常時は、ＰＮＰトランジスタ１５およびＰＮＰトランジスタ１７にベース電流Ｉｂ１、Ｉｂ２が流れるためＯＮ状態となり、供給電圧ＶｓがＰＮＰトランジスタ１７のスレッショルド電圧Ｖｔｈよりも低くなるとＰＮＰトランジスタ１７はＯＦＦ状態となり、同時に、ＰＮＰトランジスタ１５のベース電圧およびコレクタ電圧は同電位となる。このため、ＰＮＰトランジスタ１５のエミッタ電圧がコレクタ電圧に対してマイナス側に変動してもＰＮＰトランジスタ１５はＯＮせず、信号処理回路１１に蓄積された電荷は維持される。従って、供給電圧ＶｓをＰＮＰトランジスタ１７のスレッショルド電圧Ｖｔｈ付近に維持する事ができる。本実施例をなすセンサ装置は、第１実施例におけるセンサ装置と同様の効果を得られる。さらに、バイポーラトランジスタはＭＯＳＦＥＴよりも大きな電流を流す事ができるため、消費電力の大きなセンサ装置に適している。
【００２８】
本発明の第４実施例をなすセンサ装置を図４により説明する。図４は、第４実施例をなすセンサ装置の構成を示す。なお、本発明の第一実施例と重複する点については説明を省略する。
【００２９】
第４実施例におけるセンサ装置１は、第１実施例をなすセンサ装置１におけるＰＭＯＳ１３に代えて、ＰＮ接合ダイオード１８を用いて構成する。抵抗１４とＰＭＯＳ１２のゲートとの接続点をＰＮ接合ダイオード１８のアノードに接続し、ＰＮ接合ダイオード１８のカソードはＧＮＤに接続する。通常時は、ＰＮ接合ダイオード１８に順方向電流Ｉｄが流れるためＰＭＯＳ１２はＯＮとなる。供給電圧ＶｓがＰＮ接合ダイオード１８の順方向電圧Ｖｄよりも低くなると、順方向電流ＩｄはＰＮ接合ダイオード１８により制限され、ＰＭＯS１２のゲートとドレインは同電位となる。このため、ＰＭＯＳ１２のソース電圧がドレイン電圧に対してマイナス側に変動してもＰＭＯＳ１２はＯＮせず、信号処理回路１１に蓄積された電荷は維持される。従って、供給電圧ＶｓをＰＮ接合ダイオード１８の順方向電圧Ｖｄ付近に維持する事ができる。本実施例をなすセンサ装置は、第１実施例におけるセンサ装置と同様の効果を得られる。
【００３０】
本発明の第５実施例をなすセンサ装置を図５により説明する。図５は、第５実施例をなすセンサ装置の構成を示す。なお、本発明の第一実施例と重複する点については説明を省略する。
【００３１】
第５実施例におけるセンサ装置１は、第４実施例をなすセンサ装置１におけるＰＮ接合ダイオード１８に対して、直列にＰＮ接合ダイオード１８ｂを接続した構成をとる。これにより、供給電圧Ｖｓが低下して、ＰＮ接合ダイオード１８、１８ｂの順方向電圧Ｖｄの２倍値未満になると、順方向電流Ｉｄは制限され、ＰＭＯS１２のゲートとドレインは同電位となる。このため、ＰＭＯＳ１２のソース電圧がドレイン電圧に対してマイナス側に変動してもＰＭＯＳ１２はＯＮせず、信号処理回路１１に蓄積された電荷は維持される。従って、供給電圧ＶｓをＰＮ接合ダイオード１８、１８ｂの順方向電圧Ｖｄの２倍値付近に維持する事ができる。本実施例をなすセンサ装置は、第１実施例におけるセンサ装置の効果に加えて以下の効果がある。すなわち、ＰＮ接合ダイオードの直列数に応じて、供給電圧Ｖｓの保持電圧を調整できる点である。
【００３２】
また、上述した保持電圧を調整する技術はＰ型電界効果トランジスタやＰＮＰバイポーラトランジスタを用いても実現できる。例えば、図９に示すように、第１実施例におけるセンサ装置１のＰＭＯＳ１３のドレインとＧＮＤ間にさらにＰＭＯＳ１３ｂを追加し、ＰＭＯＳ１３のゲート及びドレインをＰＭＯＳ１３ｂのソースに接続し、ＰＭＯＳ１３ｂのゲートおよびドレインをＧＮＤに接続する方法がある。また、図１０に示すように、第３実施例におけるセンサ装置１のＰＮＰトランジスタ１７のコレクタとＧＮＤ間にさらにＰＮＰトランジスタ１７ｂを追加し、ＰＮＰトランジスタ１７のベース及びコレクタをＰＮＰトランジスタ１７ｂのエミッタに接続し、ＰＮＰトランジスタ１７ｂのベースおよびコレクタをＧＮＤに接続する方法がある。上記の各構成を用いた場合も供給電圧Ｖｓの保持電圧を調整できる。
【符号の説明】
【００３３】
１:センサ装置,２:電源端子,３:ＧＮＤ端子,１０:センサ回路,１１:信号処理回路,１２:ＭＯＳＦＥＴ,１３:ＭＯＳＦＥＴ,１４:抵抗,１５:トランジスタ,１６:キャパシタ,１７:トランジスタ,１８:ダイオード,１９:ダイオード,２０:センサ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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