(57)【要約】【課題】テスト時間の短縮に有効な半導体装置を提供する。【解決手段】半導体記憶装置を構成するバンクの構成要素として、メモリセルと、読出／書込アンプ回路１５１−１と、前記メモリセル及び前記読出／書込アンプ回路間に接続されるデータ線ＭＩＯと、端子ＤＱと、前記読出／書込アンプ回路及び前記端子間に接続されるデータ線ＧＢＵＳと、前記データ線ＭＩＯ及び前記データ線ＧＢＵＳの各データに応じて、第１及び第２論理値のうちのいずれか一方の論理値のデータを出力するように構成したデータ判定回路４１と、前記データ判定回路が出力するデータ及び前記データ線ＧＢＵＳのデータに応じて、前記第１及び前記第２論理値のうちのいずれか一方の論理値のデータを、前記第データ線ＭＩＯに生成するように構成したデータ生成回路４２と、を備える。【選択図】図４
2015032334.tif 000002
【特許請求の範囲】
【請求項１】
第１メモリセルを有する第１メモリバンクと、
第１読出回路と、
前記第１メモリセルと前記第１読出回路との間に接続される第１データ線と、
第１端子と、
前記第１読出回路と前記第１端子との間に接続される第２データ線と、
前記第１データ線及び前記第２データ線の各データに応じて、第１及び第２論理値のうちのいずれか一方の論理値のデータを出力するように構成した第１データ判定回路と、
前記第１データ判定回路が出力するデータ及び前記第２データ線のデータに応じて、前記第１及び前記第２論理値のうちのいずれか一方の論理値のデータを、前記第１データ線に生成するように構成した第１データ生成回路と、を備える、ことを特徴とする半導体装置。
【請求項２】
第２メモリセルを有し、前記第１メモリバンクと異なる第２メモリバンクと、
第２読出回路と、
前記第２メモリセルと前記第２読出回路との間に接続される第３データ線と、
第２端子と、
前記第２読出回路と記第２端子との間に接続される第４データ線と、
前記第３データ線及び前記第４データ線の各データに応じて、前記第１及び第２論理値のうちのいずれか一方の論理値のデータを出力するように構成した第２データ判定回路と、
前記第２データ判定回路が出力するデータ及び前記第４データ線のデータに応じて、前記第１及び前記第２論理値のうちのいずれか一方の論理値のデータを、前記第３データ線に生成するように構成した第２データ生成回路と、を備える、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１端子及び前記第２端子は、前記第１及び前記第２メモリセルをテストするテスト期間のうちの第１テスト期間に、共通のデータを受ける、ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１データ線及び前記第２データ線の前記各データは、前記第１メモリセルから前記第１データ線に読み出したデータ、及び前記共通のデータであり、
前記第３データ線及び前記第４データ線の前記各データは、前記第２メモリセルから前記第３データ線に読み出したデータ、及び前記共通のデータである、ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１データ判定回路は、
前記第１データ線及び前記第２データ線の各データが一致の場合に、前記第１論理値のデータを出力し、
前記第１データ線及び前記第２データ線の各データが不一致の場合には、前記第２論理値のデータを出力する、ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１データ生成回路は、
前記第１データ判定回路が前記第１論理値を出力する場合に、前記第２データ線のデータと同じ論理値であるデータを前記第１データ線に生成し、
前記第１データ判定回路が前記第２論理値を出力する場合には、前記第２データ線のデータと異なる論理値であるデータを前記第１データ線に生成する、ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１端子及び前記第２端子に接続されるデータ出力回路を備え、
前記第１読出回路及び前記第２読出回路は、
前記第１テスト期間に、前記第１メモリセル及び前記第２メモリセルから読み出したデータを、それぞれ、前記第１端子、前記第２端子に出力せず、
前記第１テスト期間経過後の第２テスト期間に、前記第１メモリセル、第２メモリセルから読み出したデータを、それぞれ、前記第１端子、前記第２端子に出力し、
前記データ出力回路は、
前記第２テスト期間に、前記第１端子、前記第２端子で受けたデータを、シリアルに出力する、ことを特徴とする請求項３又は４のいずれか１項に記載の半導体装置。
【請求項８】
第１メモリセルと、第１読出回路と、前記第１メモリセル及び前記第１読出回路間に接続される第１データ線と、第１端子と、前記第１読出回路及び前記第１端子間に接続される第２データ線と、を含む半導体装置のテスト方法であって、
前記第１データ線及び前記第２データ線の各データに応じて、第１及び第２論理値のうちのいずれか一方の論理値のデータを出力するデータ判定を行い、
続いて、前記データ判定の結果として出力されるデータ及び前記第２データ線のデータに応じて、前記第１及び前記第２論理値のうちのいずれか一方の論理値のデータを、前記第１データ線に生成するデータ生成を行う、ことを特徴とする半導体装置のテスト方法。
【請求項９】
前記データ判定においては、
前記第１データ線及び前記第２データ線の各データが一致の場合に、前記第１論理値のデータを出力し、
前記第１データ線及び前記第２データ線の各データが不一致の場合には、前記第２論理値のデータを出力する、ことを特徴とする請求項８に記載の半導体装置のテスト方法。
【請求項１０】
前記第データ生成においては、
前記データ判定において前記第１論理値が出力される場合に、前記第２データ線のデータと同じ論理値であるデータを前記第１データ線に生成し、
前記データ判定において前記第２論理値が出力される場合には、前記第２データ線のデータと異なる論理値であるデータを前記第１データ線に生成する、ことを特徴とする請求項９に記載の半導体装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、特に半導体記憶装置及びそのテスト方法に関する。
【背景技術】
【０００２】
近年のＣＰＵ（Central Processing Unit）の動作速度の向上に伴い、主記憶装置として用いられるＤＲＡＭ（Dynamic Random Access Memory）等の高速アクセスを実現するためにＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）が用いられている（特許文献１）。
【０００３】
この種の半導体記憶装置においては、記憶容量の増加に伴って正常に動作しないメモリセル（不良セル）の数も増大している。このため、半導体記憶装置では、製品出荷前段階において、各メモリセルにデータの書込み及び読出しを行って各メモリセルが正常であるか否かの動作テストが行なわれている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１７９６８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体記憶装置の動作テストにおいては、コスト削減の観点からテスト時間の短縮が要求されている。
【０００６】
本発明者は、読出サイクルが書込サイクルに対して１．５倍以上になっており、テスト時間に占める割合が大きいという問題点を見出した。これは、後で説明されるように、半導体チップとそれを試験する試験装置との間で授受されるデータ量やデータを授受する回数に起因し、特にバーストリードに起因している。
【０００７】
そこで、本発明の企図するところは、テスト時間の短縮に有効な半導体装置及びそのテスト方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の態様による半導体装置は、第１読出回路を有する第１メモリバンクと、前記第１メモリセルと前記第１読出回路との間に接続される第１データ線と、第１端子と、前記第１読出回路と前記第１端子との間に接続される第２データ線と、前記第１データ線及び前記第２データ線の各データに応じて、第１及び第２論理値のうちのいずれか一方の論理値のデータを出力するように構成した第１データ判定回路と、前記第１データ判定回路が出力するデータ及び前記第２データ線のデータに応じて、前記第１及び前記第２論理値のうちのいずれか一方の論理値のデータを、前記第１データ線に生成するように構成した第１データ生成回路と、を備える。
【０００９】
本発明の別の態様によれば、第１メモリセルと、第１読出回路と、前記第１メモリセル及び前記第１読出回路間に接続される第１データ線と、第１端子と、前記第１読出回路及び前記第１端子間に接続される第２データ線と、を含む半導体装置のテスト方法であって、前記第１データ線及び前記第２データ線の各データに応じて、第１及び第２論理値のうちのいずれか一方の論理値のデータを出力するデータ判定を行い、続いて、前記データ判定の結果として出力されるデータ及び前記第２データ線のデータに応じて、前記第１及び前記第２論理値のうちのいずれか一方の論理値のデータを、前記第１データ線に生成するデータ生成を行う、ことを特徴とする半導体装置のテスト方法が提供される。
【発明の効果】
【００１０】
本発明によれば、半導体チップと試験装置との間で授受されるデータ量やデータを授受する回数を低減することができ、テスト時間を短縮できる。特に、読出時間延長の要因となっているバーストリードが最後だけで良くなるので、本発明者の知見によると、テスト時間を従来の２／３に短縮することができる。ひいては、コスト削減に寄与する。
【図面の簡単な説明】
【００１１】
【図１】本発明が適用され得る半導体装置の基本的な構成を示すブロック図である。
【図２】図１に示された半導体装置において、複数のメモリバンクからなるチップ全体のレイアウト構成例を示す平面図である。
【図３】図２における１つのメモリバンクのレイアウト構成例を示す平面図である。
【図４】図１に示した半導体装置の構成のうち、データ入出力動作にかかわる部分を抽出し、更に本発明にかかわる部分を抽出して示す概略ブロック図である。
【図５】図４で説明した、データ入出力動作にかかわる部分の詳細な回路図であり、通常の読出／書込動作の経路を説明するための図である。
【図６】図４で説明した、データ入出力動作にかかわる部分の詳細な回路図であり、本発明に係るテスト動作の経路を説明するための図である。
【図７】本発明に係るテスト動作のフローとフロー毎のセルデータの変化を示した図である。
【図８】テスト動作のタイミングチャートを、従来のテスト動作（図ａ）と、本発明に係るテスト動作（図ｂ）とに分けて示した図である。
【図９】テスト動作のタイミングチャートを、従来のテスト動作（図ａ）と、本発明に係るテスト動作（図ｂ）とに分け、本発明に係るテスト動作の時間短縮が明確になるように示した図である。
【図１０】図９に続くテスト動作のタイミングチャートを示した図である。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照しながら、本発明の好ましい実施形態について説明する。
【００１３】
図１は、本発明が適用され得る半導体装置の基本構成、すなわち半導体装置について説明するために必要な最小限の構成を示すブロック図である。ここでは、半導体装置１０はメモリセルアレイ１１を有し、単一のチップに集積されたＤＲＡＭであるが、一例に過ぎず、これに限定されるものでないことは言うまでもない。
【００１４】
メモリセルアレイ１１は、図２、図３を参照して後で説明されるように複数のバンクで構成される。メモリセルアレイ１１は、複数のワード線ＷＬ（図示省略）と複数のビット線ＢＬ（図示省略）を備え、これらの交点にメモリセルＭＣ（図示省略）が配置された構成を有している。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。
【００１５】
ここで、半導体装置１０は、試験回路４０を備える。後で詳述するが、半導体装置１０は、試験装置（図示省略）によって、試験される。試験回路４０は、ＲＷＡＭＰ（Read／Write amplifier）回路１５に接続され、試験動作で動作する。試験回路４０とＲＷＡＭＰ回路１５との接続は、説明簡略上、図１では１本の線で図示されるが、この線は、後述する動作を実現する為に必要な本数の（複数の）信号線で構成されて良い。試験動作に必要な情報は、半導体装置１０と試験装置との間を後述の外部端子を介して授受される。
【００１６】
半導体装置１０は、外部端子として、アドレス端子２１、コマンド端子２２、クロック端子２３、データ端子２４及び電源端子２５等を備える。
【００１７】
アドレス端子２１は、外部からアドレス信号ＡＤＤが入力される端子である。アドレス端子２１に入力されたアドレス信号ＡＤＤは、アドレス入力回路３１を介してアドレスラッチ回路３２に供給され、アドレスラッチ回路３２にラッチされる。アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤは、カラムデコーダ１３、ロウデコーダ１２、モードレジスタ１４に供給される。モードレジスタ１４は、半導体装置１０の動作モード（テストモード等）を示すパラメータが設定される回路である。
【００１８】
コマンド端子２２は、外部からコマンド信号ＣＭＤ（図示省略）が入力される端子である。コマンド信号ＣＭＤは、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥなどの複数の信号からなる。ここで、信号名の先頭にスラッシュ（／）が付されているのは、対応する信号の反転信号、あるいは、当該信号がローアクティブな信号であることを意味する。コマンド端子２２に入力されたコマンド信号ＣＭＤは、コマンド入力回路３３を介してコマンドデコード回路３４に供給される。コマンドデコード回路３４は、コマンド信号ＣＭＤをデコードすることによって各種内部コマンドを生成する。内部コマンドとしては、アクティブ信号ＩＡＣＴ、カラム信号ＩＣＯＬ、モードレジスタセット信号ＭＲＳ等がある。
【００１９】
アクティブ信号ＩＡＣＴは、コマンド信号ＣＭＤがロウアクセス（アクティブコマンド）を示している場合に活性化される信号である。アクティブ信号ＩＡＣＴが活性化されると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがロウデコーダ１２に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるワード線ＷＬが選択される。
【００２０】
カラム信号ＩＣＯＬは、コマンド信号ＣＭＤがカラムアクセス（リードコマンド又はライトコマンド）を示している場合に活性化される信号である。カラム信号ＩＣＯＬが活性化されると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがカラムデコーダ１３に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるビット線ＢＬが選択される。
【００２１】
読み出し動作において、アクティブコマンド及びリードコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力すれば、これらロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣからリードデータが読み出される。リードデータＤＱは、ＲＷＡＭＰ回路１５及び入出力回路／ＦＩＦＯ（First In First Out）回路（データ出力回路）１６を介して、データ端子２４から外部に出力される。
【００２２】
書き込み動作において、アクティブコマンド及びライトコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力し、その後、データ端子２４にライトデータＤＱを入力すれば、ライトデータＤＱは入出力回路／ＦＩＦＯ回路１６及びＲＷＡＭＰ回路１５を介してメモリセルアレイ１１に供給され、ロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣに書き込まれる。
【００２３】
ＲＷＡＭＰ回路１５は、メモリセルアレイ１１からデータを読み出す読出回路、及び、メモリセルアレイ１１にデータを書き込む書込回路である。入出力回路１６は、内部から受けたデータ（ＤＡＴＡ）をＤＱ端子に出力する回路、及び、ＤＱ端子から受けたデータを内部に入力する回路である。ＦＩＦＯ回路１６は、同様に、データを送受する回路であり、入力データを受け、受けた入力データをパラレル−シリアル変換又はシリアル−パラレル変換して出力データを生成し、生成した出力データを出力する機能を有して良い。
【００２４】
後で説明されるように、ＲＷＡＭＰ回路１５は、データ書込動作においては、入出力回路／ＦＩＦＯ回路１６からのライトデータを、選択されているバンクに対するメインＩＯ線対ＭＩＯ（図示省略）に与え、データ読出動作においては、選択されたメモリセルからのリードデータを、メインＩＯ線対ＭＩＯを介して伝達される。
【００２５】
入出力回路／ＦＩＦＯ回路１６は、データ書込動作においては、外部から与えられたライトデータを保持してグローバルバス（以下、ＧＢＵＳと呼ぶ）（図示省略）に与え、データ読出動作においては、選択されたバンク中の選択されたメモリセルから読出されＧＢＵＳを通して伝達された読出データを保持する。
【００２６】
このために、入出力回路／ＦＩＦＯ回路１６はマルチプレクサ（パラレル−シリアル変換機能）及びデマルチプレクサ（シリアル−パラレル変換機能）を有する。入出力回路／ＦＩＦＯ１６にはまた、電源電位ＶＤＤＣ，ＶＳＳＣを受けるための端子が接続されている。
【００２７】
入出力回路／ＦＩＦＯ回路１６の動作は、内部クロック信号ＬＣＬＫに同期して行われる。内部クロック信号ＬＣＬＫは、クロック入力回路３６を通して生成される。モードレジスタセット信号ＭＲＳは、コマンド信号ＣＭＤがモードレジスタセットコマンドを示している場合に活性化される信号である。
【００２８】
クロック端子２３は、外部クロック信号ＣＫ，／ＣＫが入力される端子である。外部クロック信号ＣＫと外部クロック信号／ＣＫは互いに相補の信号であり、いずれもクロック入力回路３６に供給される。クロック入力回路３６は、外部クロック信号ＣＫ，／ＣＫに基づいて位相制御された内部クロック信号ＬＣＬＫを生成する。
【００２９】
上述の通り、内部クロック信号ＬＣＬＫは入出力回路／ＦＩＦＯ回路１６に供給される。これにより、リードデータＤＱは内部クロック信号ＬＣＬＫに同期して出力されることになる。
【００３０】
電源端子２５は、電源電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子２５に供給される電源電位ＶＤＤ，ＶＳＳは内部電源発生回路３８に供給される。内部電源発生回路３８は、電源電位ＶＤＤ，ＶＳＳに基づいて各種の内部電位ＶＰＰ，ＶＯＤ，ＶＡＲＹ等を発生させる。
【００３１】
リフレッシュ制御回路３７は、リフレッシュ制御を実行するための回路である。
【００３２】
ＺＱキャリブレーション回路３９はコマンドデコード回路３４からの出力を受け、外部抵抗Ｒｏｕｔの抵抗値をリファレンスとして、入出力回路／ＦＩＦＯ回路１６のインピーダンスを調整する。
【００３３】
ＲＷＡＭＰ回路１５には、前述したように、本発明の特徴部分とも言える試験回路４０が接続されている。
【００３４】
図２は、図１に示された半導体装置（ＤＲＡＭ）において、そのチップ全体のレイアウト構成例を示す平面図である。
【００３５】
図２のＤＲＡＭチップＣＨＩＰでは、例えば、メモリセルアレイが８つのメモリバンクＢＡＮＫ０〜ＢＡＮＫ７に分割されている。各々のメモリバンクは、図３を参照して一例を説明すると、行デコーダＸＤＥＣ、列デコーダＹＤＥＣ、メインアンプ／ライト・ドライバ列ＭＡＡ／ＷＤＡ、メモリセルアレイ、ワード・ドライバ列ＷＬＤＡ、センスアンプアレイＳＡＡ、アレイ制御回路ＡＣＣ、クロスポイント領域回路ＸＰ、サブワードドライブ列ＳＷＤＡを含む。内部電源発生回路、各種端子などの回路は、図２中の周辺回路領域ＰＥＲＩに適宜配置される。
【００３６】
図３は、図２におけるメモリバンクのレイアウト構成例を示す平面図である。
【００３７】
図１に示したメモリセルアレイ１１は、さらに小規模な複数のサブアレイ（ここではＳＡＲＹ００〜ＳＡＲＹ７３）に分割配置されている。各サブアレイの周囲には、センスアンプ列ＳＡＡ、サブワード・ドライバ列ＳＷＤＡ、クロスポイント領域回路ＸＰが配置される。また、メモリバンクＢＡＮＫの外周には、センスアンプ列ＳＡＡと平行に列デコーダＹＤＥＣおよびメインアンプ／ライト・ドライバ列ＭＡＡ／ＷＤＡが配置され、サブワード・ドライバ列ＳＷＤＡと平行に行デコーダＸＤＥＣおよびワード・ドライバ列ＷＬＤＡとアレイ制御回路ＡＣＣが配置される。
【００３８】
図４は、図１に示した半導体装置１０の構成のうち、入出力動作にかかわる部分を抽出し、更に本発明にかかわる部分を抽出して示す概略ブロック図である。
【００３９】
図４では、簡略化のために、複数のデータ端子（第１端子）２４のうちのデータ（リードあるいはライトデータ）ＤＱ０、図１で説明した入出力回路／ＦＩＦＯ回路１６に含まれてパラレル−シリアル変換を行うマルチプレクサ１６１、マルチプレクサ１６１と図１で説明したＲＷＡＭＰ回路１５とを結んでいる複数（例えば８本）のデータ線（前述したＧＢＵＳ）（第２データ線）のうちの２本のＧＢＵＳ０とＧＢＵＳ１、図１で説明したＲＷＡＭＰ回路１５を構成している複数（例えば８個）の読出／書込アンプ回路のうちの２つの読出／書込アンプ回路１５１−１と１５１−２、メモリセルアレイ（第１メモリセル）周辺のデコーダ／センスアンプ回路と読出／書込アンプ回路１５１−１、１５１−２を結んでいる複数のメインＩＯ線対（前述したＭＩＯ：第１データ線）のうちの２対、すなわちＭＩＯ０、ＭＩＯ０’の対とＭＩＯ１、ＭＩＯ１’の対のみを示している。
【００４０】
本実施形態では、図１で説明した試験回路４０として、読出／書込アンプ回路毎に、試験回路（ここでは４０−１、４０−２）を接続している。言い換えれば、試験回路は、メインＩＯ線対ＭＩＯ毎に備えられる。つまり、１バンクあたり６４対のＭＩＯ線（計１２８本のＭＩＯ線）で構成される半導体装置では、１つのバンクあたり６４個の試験回路が備えられ、８バンク構成で、合計５１２個の試験回路が備えられる。試験回路４０−１，４０−２は同じ構成を有しているので、以下では読出／書込アンプ回路１５１−１（第１読出回路）に接続された試験回路４０−１について説明する。試験回路４０−１は、データ判定回路４１（第１データ判定回路）とデータ生成回路４２（第１データ生成回路）とからなる。
【００４１】
後で説明されるように、データ判定回路４１は、ＧＢＵＳ０の信号とメインＩＯ線の信号とを入力として比較判定を行い、判定結果をデータ生成回路４２に出力する。具体的には、データ判定回路４１は、ＧＢＵＳ０（ＧＢＵＳで決まるデータ）とメインＩＯ線（ＭＩＯ及びＭＩＯ０’で決まるデータ）との各データに応じて、第１論理値及び第２論理値のうちのいずれか一方の論理値のデータを出力する。第１論理値が”０”の場合、第２論理値は”１”である。
【００４２】
データ生成回路４２は、データ判定回路４１の出力とＧＢＵＳ０の信号とを入力としてデータ生成を行う。具体的には、データ生成回路４２は、データ判定回路４１が出力するデータとＧＢＵＳ０のデータに応じて、第１論理値、第２論理値のうちのいずれか一方の論理値のデータを、メインＩＯ線に生成する（ＭＩＯ及びＭＩＯ０’に書き込みデータを生成する）。
【００４３】
試験回路４０−２、図示されていない試験回路も、試験回路４０−１と同じ構成を有する。
【００４４】
次に、図５、図６を参照して、本実施形態における通常の読出動作と書込動作及び試験動作（テスト動作）について説明する。以下では、説明を簡単にするために、図４で説明したメインＩＯ線について行うものとする。
【００４５】
図５は、図４で説明した、データ入出力動作にかかわる部分の詳細な回路図であり、通常の読出／書込動作の経路を説明するための図である。
【００４６】
なお、図５は、図４とは上下関係が反対になるように描かれている。つまり、図４ではメモリセルアレイが図の下側にあるが、図５ではメモリセルアレイは図の上側にある。これは、図６も同様である。図５ではまた、通常の読出動作の経路を太い実線で、通常の書込動作の経路を太い破線でそれぞれ示している。図示の簡略化のため、図５では、メインＩＯ線対の一方のＭＩＯ０からＧＢＵＳまでのデータ読出経路と、ＧＢＵＳからメインＩＯ線対の一方のＭＩＯ０までのデータ書込経路とを示す。図５ではまた、図４に示した読出／書込アンプ回路（例えば、１５１−１）は、図５の読出アンプ回路５３と書込アンプ回路５１とに分けて示している。図５では更に、書込アンプ回路５１に、図４に示したデータ生成回路４２が接続されていることを示し、読出アンプ回路５３のメモリセル側、すなわちメインＩＯ線対のＭＩＯ０，ＭＩＯ０’とＧＢＵＳとに接続されている図４のデータ判定回路４１を２つの回路４１−１，４１−２に分けて示している。そこで、以降の説明では、４１−１，４１−２の双方についてもデータ判定回路と呼ぶことがある。これは、後述される図６でも同様である。
【００４７】
（通常の読出動作）
通常の読出動作においては、太い実線で示すように、図示しないメモリセルアレイから読み出されたデータが、メインＩＯ線対のＭＩＯ０及びＭＩＯ０’、及び読出アンプ回路５３を経由してＧＢＵＳに至り、図４に示したデータ（リードデータ）ＤＱ０の端子に出力される経路が形成される。通常の読出動作は、読出アンプ活性信号（例えば、読出動作時にHighレベル）によって制御される。転送トランジスタ５２−１、５２−２は、それぞれ、メインＩＯ線対ＭＩＯ０，ＭＩＯ０’に接続され、メインＩＯ線対から読出アンプ回路５３にデータを送る際に、信号ＴＧによって導通する。転送トランジスタ５２−１、５２−２は、Ｐ型、Ｎ型、ＣＭＯＳ型のいずれでもよく、適宜変更可能である。
【００４８】
（通常の書込動作）
通常の書込動作においては、太い破線で示すように、書込データが、ＧＢＵＳから書込アンプ回路５１を経由してメインＩＯ線対のＭＩＯ０及びＭＩＯ０’に至り、図４に示したメモリセルアレイに書き込まれる経路が形成される。通常の書込動作は、書込アンプ活性信号（例えば、書込動作時にHighレベル）によって制御される。試験回路４０のデータ生成回路４２を構成しているＥＸＯＲ論理素子４２１は、その一方の入力がデータ判定回路４１の出力ＴＤＩＶＢを受け、その他方（ＧＢＵＳ側）が書き込みデータを受ける。通常の書込動作時は、入力されるＧＢＵＳのデータは、ＥＸＯＲ論理で論理値を反転されない。図５に示すように、データ生成回路４２がＥＸＯＲ論理素子４２１で構成される場合、例えば、図５の論理テーブルで示す出力ＴＤＩＶＢが通常書込時にＬｏｗレベルに固定されることで、書き込み論理値の生成を実現する。この場合、ＧＢＵＳのデータは、論理値を維持して、書込アンプ回路５１に送られる。
【００４９】
図６は、図４で説明した、データ入出力動作にかかわる部分の詳細な回路図であり、テスト動作の経路を説明するための図である。
【００５０】
なお、図６では、テスト動作時の読出経路を太い実線で、テスト動作時の書込経路を太い破線でそれぞれ示している。図示の簡略化のため、図６では、メインＩＯ線対の一方のＭＩＯ０のみを経路として示す。図６では、テスト動作時におけるデータ判定回路４１への期待値の入力経路（ＧＢＵＳ経由）を一点鎖線で示している。
【００５１】
ここでは、データ判定回路４１の回路４１−１は、試験活性信号とＧＢＵＳのデータが入力されるＮＯＲゲート４１０、ＮＯＲゲート４１０の出力とメインＩＯ線対のＭＩＯ０のデータが入力されるＮＡＮＤゲート４１１、メインＩＯ線対のＭＩＯ０’のデータとＧＢＵＳのデータが入力されるＮＡＮＤゲート４１２、ＮＡＮＤゲート４１１、４１２の出力が入力されるＮＡＮＤゲート４１３を含む。データ判定回路４１の回路４１−２は、試験活性信号とＮＡＮＤゲート４１３の出力が入力されるＮＡＮＤゲート４１４、リセット信号とＮＡＮＤゲート４１４の出力が入力されるフリップフロップ回路４１５（セット・リセット型ラッチ回路で構成される）及びフリップフロップ回路４１５の出力に接続されたインバータゲート４１６で構成される。他方、データ生成回路４２はＥＸＯＲ論理素子４２１を含む回路構成を含む。ＥＸＯＲ論理素子４２１は、データ判定回路４１の出力である判定信号ＴＤＩＶＢがＬｏｗレベルのときに、ＧＢＵＳのデータの論理値（例えば、Ｌｏｗレベル）を反転せずに、出力Ｐ（例えば、Ｌｏｗレベル）として出力する。ＥＸＯＲ論理素子４２１は、判定信号ＴＤＩＶＢがＨｉｇｈレベルのときに、ＧＢＵＳのデータの論理値（例えば、Ｌｏｗレベル）を反転し、出力Ｐ（例えば、Ｈｉｇｈレベル）として出力する。上述の通常の書込時は、ＥＸＯＲ論理素子４２１は、論理反転をしない書き込みを行う。試験動作時は、ＥＸＯＲ論理素子４２１は、データ判定回路４１の出力が示す試験のレベル（合格・不合格判定結果）に応じて、論理反転をしない書き込み又は論理反転をする書き込みのいずれかを行う。例えば、図５の論理テーブルで示す出力ＴＤＩＶＢが試験動作の合格時にＬｏｗレベルにされることで、ＧＢＵＳの書き込み論理値を論理反転せず、出力Ｐを生成し、他方、論理テーブルで示す出力ＴＤＩＶＢが試験動作の不合格時にＨｉｇｈレベルにされることで、ＧＢＵＳの書き込み論理値を論理反転して、出力Ｐを生成しても良い。
【００５２】
（試験動作）
試験動作（テスト動作）においては、試験装置（テスター）により、試験動作が実行される。下記（１）から（３）は、試験動作の概略を示す。試験動作は、試験活性信号（例えば、試験動作時にＨｉｇｈレベル）によって、制御される。
【００５３】
（１）まず、試験の書込動作では、上述の通常の書き込み動作と同様に、メモリセルへの書込みが行われる。
【００５４】
ここで、テスト動作は、通常、複数のバンクに対して並行して同じテスト動作を実行するので、書き込まれるデータは複数のバンクに共通のデータである。すなわち、図４で説明したバンクのメモリセルアレイのテストと、これとは別のバンクのメモリセルアレイのテストを並行して行なう場合、別のバンクにおいても図４で説明したデータＤＱ０の端子（第１端子）と同じ端子（第２端子）から共通のデータを入力して書込動作を行うことによりテスト動作を実行する。
【００５５】
（２）次に、試験の読出判定動作では、共通のデータが、ＧＢＵＳ経由で期待値としてデータ判定回路４１−１（各バンク内のデータ判定回路）に入力される。なお、別のバンクも同様の回路構成でよく、別のバンクにおけるメモリセル、入出力回路、読出回路、メインＩＯ線対、ＧＢＵＳ、データ判定回路、データ生成回路はそれぞれ、第２メモリセル、第２データ出力回路、第２読出回路、第３データ線、第４データ線、第２データ判定回路、第２データ生成回路となる。
【００５６】
ここで、図６中、太い実線で示す経路は、メモリセルに書き込まれたデータがデータ判定回路４１に読み出される経路を示す。
【００５７】
具体的には、データ判定回路４１−１は、ＧＢＵＳからの共通のデータ（期待値）と、メモリセルからメインＩＯ線ＭＩＯ０、導通状態の転送トランジスタ５２−１を通して読み出されたデータとの比較判定を行い、判定結果を、データ判定回路４１−２を介して、データ判定出力信号ＴＤＩＶＢとしてデータ生成回路４２に出力する。
【００５８】
データ判定回路４１は、ＧＢＵＳデータ（共通のデータ）とメインＩＯ線ＭＩＯ０に読み出されたデータとが一致の場合、第１論理値（例えば”０”）のデータを出力し、不一致の場合には、第２論理値（例えば”１”）のデータを出力する（パス／フェイル判定）。なお、リセット信号は、フリップフロップ回路４１５のリセット信号であり、テスト時に生成されるワンショットパルスである。フリップフロップ回路４１５は、まず、リセット信号でリセットされており、テストの読出判定時に、ＮＡＮＤゲート４１４の出力でセットされる。セットされた論理値は、次のリセット信号が入力されるまで、保持される。テスト書込みの際に、フリップフロップ回路４１５が保持した論理値は、次の読出判定の準備のためにリセット信号によってリセットされ、上述の動作を繰り返す。
【００５９】
（３）次に、試験の内部データ生成動作（反転書き込み）では、パス（合格）／フェイル（不合格）判定の判定結果に応じて、メモリセルへのデータ書き込みを行う。データ生成回路４２は、データ判定回路４１−２が第１論理値を出力（データ一致）する場合、ＧＢＵＳデータ（共通のデータ）と同じ論理値であるデータをメインＩＯ線に生成する。しかし、データ判定回路４１が第２論理値を出力（データ不一致）する場合、データ生成回路４２は、ＧＢＵＳデータ（共通のデータ）と異なる論理値であるデータ（つまり反転データ）をメインＩＯ線に生成する（パス時の書き込み、フェイル判定時の反転書き込み）。
【００６０】
なお、後で説明されるように、従来のテスト動作ではバーストリードでＭＩＯ０に読み出されたデータをＧＢＵＳ経由でテスターに出力する方式、又は、データ判定回路４１の出力をＧＢＵＳと異なる経路でＴＲＥＳＵＬＴ線を経由して（データ判定回路４１−２で行うデータ判定が無く、且つ、データ生成回路４２で行う内部書込みが無く）テスターに出力する方式であった。
【００６１】
注目すべきは、本実施形態ではバーストリード（但し、最後を除く）は行われずに、図６右側のデータ判定回路４１のデータ判定出力信号ＴＤＩＶＢが図６左側のデータ生成回路４２に与えられることにより、試験回路４０の出力が書込アンプ５１を経由してメモリセルに書き戻し（上書き）される。
【００６２】
（より詳細な試験動作）
次に、図７を参照して本発明に係るより詳細な試験動作の流れを説明する。
【００６３】
図７は、試験動作のフロー（図の左側）とフロー毎のセルデータの変化（図の右側）を示す。ここでは、説明を簡単にするために、４つのメモリセルＡ，Ｂ，Ｃ，Ｄのデータを示し、これらのメモリセルＡ〜Ｄのうち、メモリセルＤに不良が発生した場合について示している。なお、以下で説明する試験動作を実行するために、チップにはデータＤＱ（例えば、ＤＱ０）の端子を介して試験装置（テスター）が接続される。
【００６４】
工程Ｓ１では、試験装置は、チップにＤＱ０端子からシリアルにデータを供給する。チップ内では、データがシリアル−パラレル変換され、各バンクにパラレルにデータが供給される。これにより、複数バンクに対するテスト動作を並行して実行する。
【００６５】
工程Ｓ２では、各バンクのテスト対象全メモリセルに”０”を書きこむ。なお、アドレスは、インクリメントで生成され、各メモリが順次指定される。続いて読出判定を行う。読出判定では、読み出したデータは、ＧＢＵＳ上の期待値（工程Ｓ２では０データ）と比較される。ＧＢＵＳ上の期待値は、試験装置が設定して良い。
【００６６】
工程Ｓ３では、良と判定されたセルに”１”を書き込み、不良と判定されたセルに“０”を書き込む（反転書き込み）。なお、アドレスは、同様にインクリメントで生成される。続いて読出判定を行う。ここで、不良が発生しているセルＤには反転書込みが行われる。これは以後の工程Ｓ４，Ｓ５でも同様である。
【００６７】
工程Ｓ４では、良と判定されたセルに”０”を書き込み、不良と判定されたセルに“１”を書き込む（反転書き込み）。なお、アドレスは、デクリメントで生成される。続いて、読出判定を行う。
【００６８】
工程Ｓ５では、良と判定されたセルに”１”を書き込み、不良と判定されたセルに“０”を書き込む（反転書き込み）。なお、アドレスは、デクリメントで生成される。続いて読出判定を行う。
【００６９】
工程Ｓ６では、最後に、試験装置へデータが読み出される。この際に、チップ内でパラレル−シリアル変換を行い、ＤＱ０端子から試験装置へシリアルデータを読出す。
【００７０】
工程７では、試験装置は、メモリデバイスからデータ受け、それに応じ、良セルと不良セルを判断する。ここで、試験装置は、”１”データ保持のメモリセルは「良」、”０”データ保持のメモリセルは「不良」と判断する。
【００７１】
なお、工程Ｓ２〜Ｓ５は、任意に変更可能である。上記の工程は、一例である。本実施形態において、上述した試験回路を使って、適宜変更した試験工程が実行可能である。
【００７２】
次に、図８、図９及び図１０を参照して本発明にかかるテスト動作をタイミングチャートに基づいて説明する。
【００７３】
図８は、試験動作のタイミングチャートを、従来の試験動作（図ａ）と、本発明にかかるテスト動作（図ｂ）とに分けて示した図である。
【００７４】
図８（ａ）に示す従来の試験動作では、共通のデータ書込み後の読出し時に、各バンクからパラレルにデータを読出し、チップから試験装置（テスター）に、シリアルにデータを出力していた。出力したデータに伴い、試験装置は、パス／フェイル判定結果を、ＴＲＥＳＵＬＴとして受けていた。この場合、読出（Ｗｒｉｔｅ）サイクルは書込（Ｒｅａｄ）サイクルに対して１．５倍以上になっており、テスト時間に占める割合が大きい。
【００７５】
これに対し、図８（ｂ）に示す本発明の試験動作では、テスト読出し時に試験装置にシリアル出力をせずに、チップ内に設けた試験回路でパス／フェイル判定し、フェイル判定の場合、該当セルに反転書込みを行うようにしている。つまり、入出力回路、データＤＱの端子を通しての試験装置へのシリアルデータ出力は、テストフローの途中では行わず、テストフローの最後でのみ、バーストリードにより行うようにしている。
【００７６】
つまり、従来のテスト動作では、ＲＥＤ（読出し）コマンドに応じて、試験装置へのシリアルデータ出力をしていたが、本発明のテスト動作では、図８（ｂ）のＴ１のＲＥＤ（読出し）コマンドに応じて、試験装置による外部判定は実施しない。そのため、本発明の試験動作では、バーストリードせず、試験回路でのパス／フェイル判定（図ｂのＰ／Ｆ）を行い、フェイル判定したら、図７で説明したようにＴ２のＷＲＴ（書込み）では意図的に逆データを書込む（但し、同一アドレスのＷｒｉｔｅ  Ｂａｃｋのみ）。なお、テスト動作開始からパス／フェイル判定までの期間を第１テスト期間、それ以降を第２テスト期間と呼んでも良い。
【００７７】
図９及び図１０は、テスト動作のタイミングチャートを、従来のテスト動作（図ａ）と、本発明にかかるテスト動作（図ｂ）とに分け、本発明にかかるテスト動作の時間短縮が明確になるように示した図である。
【００７８】
図９（ａ）に示す従来の試験動作においては、図８（ａ）で説明した通り、バーストリードが実行されるので、読出サイクルに時間を要する。
【００７９】
これに対し、図９（ｂ）に示す本発明の試験動作では、テスト動作開始後の最初のＲＥＤ（読出し）ではバーストリードせず、試験回路でのパス／フェイル判定（図ｂのＰ／Ｆ）を行い、フェイル判定したら、前サイクルと同一アドレスＷｒｉｔｅ  Ｂａｃｋ時に、フェイルアドレスにはＷＲＴ（書込み）で本来の期待値データと異なる逆データを書込む。図９（ｂ）では、最初のＲＥＤに続くＰＲＥの後から次のＡＣＴまでの部分が短縮される。その結果、テスト時間は従来の２／３程度まで短縮される。そして、図１０（ｂ）に示すように、最後にバーストリードが実行されて、バーストリードされたデータをシリアルに、入出力回路／ＦＩＦＯ回路、データＤＱの端子を通して試験装置に出力する。これは、試験装置が不良の発生したメモリセルを特定するために、チップから試験装置に最後にバーストリードを実施する必要がある。
【００８０】
以上を要約すると、テスト動作開始後の最初の読出し時にフェイル箇所の情報を得るのに必要なバーストリードをせずに、フェイルしたら次の書込コマンドＷＲＴにて該当箇所に意図的に逆データを書き込む。
【００８１】
一旦、逆データを書き込まれたビットは、その後のフェイル判定でもフェイルし続けるため、最後の読み出しで、バーストリードすれば、それまでの不良が蓄積されており、正確なフェイル情報を入手することができる。
【００８２】
以上、本発明を、好ましい実施形態を参照して説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、請求項に記載された本発明の精神や範囲内で当業者が理解し得る様々な変更をすることができる。例えば、上記実施形態では、フェイルと判定されたセルデータのみに反転書込みを行っているが、縮約したデータ単位で反転書込みを行っても良い。
【符号の説明】
【００８３】
１０    半導体装置
１１    メモリセルアレイ
１２    ロウデコーダ
１３    カラムデコーダ
１４    モードレジスタ
１５    ＲＷＡＭＰ回路
１６    入出力回路／ＦＩＦＯ回路
２１    アドレス端子
２２    コマンド端子
２３    クロック端子
２４    データ端子
２５    電源端子
３１    アドレス入力回路
３２    アドレスラッチ回路
３３    コマンド入力回路
３４    コマンドデコード回路
３６    クロック入力回路
３８    内部電源発生回路
３９    ＺＱキャリブレーション回路
【図１】
2015032334.tif 000003
【図２】
2015032334.tif 000004
【図３】
2015032334.tif 000005
【図４】
2015032334.tif 000006
【図５】
2015032334.tif 000007
【図６】
2015032334.tif 000008
【図７】
2015032334.tif 000009
【図８】
2015032334.tif 000010
【図９】
2015032334.tif 000011
【図１０】
2015032334.tif 000012