(57)【要約】【課題】低コストで信頼性の高い半導体装置及びその製造方法を提供する。【解決手段】第１樹脂層は上層チップの第１面に設けられている。第１配線層は、第１樹脂層中に設けられ、上層チップと電気的に接続されている。第２樹脂層は第１樹脂層の表面側に設けられるとともに、上層チップの側面よりも外側のチップ外領域に拡張されている。第２配線層は、第２樹脂層中に設けられ第１配線層と接続され、チップ外領域まで延びている。下層チップは、第１樹脂層の表面側にマウントされ、第１配線層と接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１面と、前記第１面の反対側の第２面とを持つ上層チップと、
前記上層チップの前記第１面に設けられた第１樹脂層と、
前記第１樹脂層中に設けられ、前記上層チップと電気的に接続された第１配線層と、
前記第１樹脂層の表面側に設けられるとともに、前記上層チップの側面よりも外側のチップ外領域に拡張された第２樹脂層と、
前記第２樹脂層中に設けられ、前記第１配線層と接続され、前記チップ外領域まで延びる第２配線層と、
前記第１樹脂層の前記表面側にマウントされ、前記第１配線層と接続された下層チップと、
前記上層チップを覆う封止樹脂と、
を備えた半導体装置。
【請求項２】
前記下層チップは、前記第２樹脂層に形成された開口部に配置されている請求項１記載の半導体装置。
【請求項３】
前記第２樹脂層は、前記下層チップを覆っている請求項１記載の半導体装置。
【請求項４】
前記第２樹脂層の表面側に設けられ、前記第２配線層と接続された外部端子をさらに備え、
前記下層チップと前記第１配線層との接続部の最小ピッチは、前記外部端子の最小ピッチよりも小さい請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記下層チップと前記第１配線層との接続部の最小ピッチは、前記第１配線層と前記第２配線層との接続部の最小ピッチよりも小さい請求項４記載の半導体装置。
【請求項６】
前記第２樹脂層は、前記下層チップを覆い、
前記外部端子は、前記第２樹脂層が前記下層チップを覆う領域にも設けられている請求項４または５に記載の半導体装置。
【請求項７】
前記下層チップは、平面視で前記第２配線層に重なっている請求項１〜６のいずれか１つに記載の半導体装置。
【請求項８】
前記上層チップはメモリチップを含み、前記下層チップはロジックチップを含む請求項１〜７のいずれか１つに記載の半導体装置。
【請求項９】
前記上層チップは、複数の前記メモリチップの積層体を有する請求項８記載の半導体装置。
【請求項１０】
前記複数のメモリチップは、
第１回路面と、前記第１回路面の反対側の第１裏面とを有する第１半導体層と、前記第１回路面に設けられた第１オンチップ配線層と、前記第１半導体層を貫通して設けられ、前記第１オンチップ配線層に接続された第１貫通電極と、を有する第１チップと、
前記第１チップの前記第１オンチップ配線層側に積層された第２チップであって、前記第１オンチップ配線層に対向した第２回路面と、前記第２回路面の反対側の第２裏面とを有する第２半導体層と、前記第２回路面に設けられ、前記第１チップの前記第１オンチップ配線層と接続された第２オンチップ配線層と、前記第２半導体層を貫通して設けられ、前記第２オンチップ配線層に接続された第２貫通電極と、を有する第２チップと、
を有する請求項９に記載の半導体装置。
【請求項１１】
前記複数のメモリチップは、
前記第２チップの前記第２裏面側に積層された第３チップであって、第３回路面と、前記第３回路面の反対側に位置し、前記第２チップに対向した第３裏面とを有する第３半導体層と、前記第３回路面に設けられた第３配線層と、前記第３半導体層を貫通して設けられ、前記第３配線層に接続されるとともに、バンプを介して前記第２チップの前記第２貫通電極と接続された第３貫通電極と、を有する第３チップをさらに有する請求項１０記載の半導体装置。
【請求項１２】
前記上層チップの外周領域に設けられた前記第１配線層の下端と、前記第２樹脂層の底面との間の距離は、前記上層チップの中央領域に設けられた前記第１配線層の下端と、前記第２樹脂層の底面との間の距離よりも小さい請求項１〜１１のいずれか１つに記載の半導体装置。
【請求項１３】
前記第１樹脂層の少なくとも外周部の一部は、前記第２樹脂層に覆われている請求項１〜１２のいずれか１つに記載の半導体装置。
【請求項１４】
第１面と前記第１面の反対側の第２面とを持つ上層チップの前記第１面に、第１樹脂層と、前記第１樹脂層中に設けられ、前記上層チップと電気的に接続された第１配線層と、を形成する工程と、
前記上層チップの前記第２面側および側面を樹脂で覆う工程と、
前記第１樹脂層の上および前記上層チップの側面よりも外側のチップ外領域の前記樹脂上に、第２樹脂層と、前記第２樹脂層中に設けられ、前記第１配線層と接続され前記チップ外領域まで延びる第２配線層と、を形成する工程と、
前記第１樹脂層上に、前記第１配線層と接続された下層チップをマウントする工程と、
を備えた半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＴＳＶ（Through-Silicon Via）で接続された複数チップの積層体を、配線基板にバンプ接続したパッケージ構造が知られている。また、そのような構造において、複数のメモリチップに対してインターフェースチップがＴＳＶで接続された構造の提案もある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−２４３７２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、低コストで信頼性の高い半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、半導体装置は、上層チップと、第１樹脂層と、第１配線層と、第２樹脂層と、第２配線層と、下層チップと、封止樹脂と、を備えている。前記上層チップは、第１面と、前記第１面の反対側の第２面とを持つ。前記第１樹脂層は、前記上層チップの前記第１面に設けられている。前記第１配線層は、前記第１樹脂層中に設けられ、前記上層チップと電気的に接続されている。前記第２樹脂層は、前記第１樹脂層の表面側に設けられるとともに、前記上層チップの側面よりも外側のチップ外領域に拡張されている。前記第２配線層は、前記第２樹脂層中に設けられ、前記第１配線層と接続され、前記チップ外領域まで延びている。前記下層チップは、前記第１樹脂層の前記表面側にマウントされ、前記第１配線層と接続されている。前記封止樹脂は、前記上層チップを覆っている。
【図面の簡単な説明】
【０００６】
【図１】実施形態の半導体装置の模式断面図。
【図２】実施形態の半導体装置の模式断面図。
【図３】実施形態の半導体装置の模式断面図。
【図４】実施形態の半導体装置の模式断面図。
【図５】実施形態の半導体装置の模式断面図。
【図６】実施形態の半導体装置の製造方法を示す模式断面図。
【図７】実施形態の半導体装置の製造方法を示す模式断面図。
【図８】実施形態の半導体装置の製造方法を示す模式断面図。
【図９】実施形態の半導体装置の製造方法を示す模式断面図。
【図１０】実施形態の半導体装置の製造方法を示す模式断面図。
【図１１】実施形態の半導体装置の製造方法を示す模式断面図。
【図１２】実施形態の半導体装置の製造方法を示す模式断面図。
【図１３】実施形態の半導体装置の製造方法を示す模式断面図。
【図１４】実施形態の半導体装置の製造方法を示す模式断面図。
【図１５】実施形態の半導体装置における複数のチップの接続関係を示す模式図。
【図１６】実施形態の半導体装置の模式断面図。
【図１７】実施形態の半導体装置の模式断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００８】
図１は、実施形態の半導体装置の模式断面図である。
【０００９】
実施形態の半導体装置は、上層チップと、上層チップを外部回路と接続させるための配線構造部とを有する。上層チップは、例えばメモリチップを含む。
【００１０】
図１に示す例では、上層チップは１つのメモリチップ１１を有する。メモリチップ１１は、半導体層１２を有する。
【００１１】
半導体層１２は、例えばシリコン基板である。あるいは、半導体層１２は、ＳＯＩ（Silicon On Insulator）構造におけるシリコン層である。また、半導体層１２は、シリコン以外の例えばＳｉＣ、ＧａＮなどの層（基板）であってもよい。以下の説明では、半導体層１２をシリコン基板として説明する。
【００１２】
シリコン基板１２は、第１面（回路面）１２ａとその反対側の第２面１２ｂとを有する。第１面１２ａには、図示しないトランジスタなどを含む半導体集積回路が形成されている。第１面１２ａ上に電荷蓄積層、制御電極などが形成されている。また、第１面１２ａ上には、半導体集積回路、制御電極と接続されたオンチップ配線層１３が設けられている。
【００１３】
例えば、後述する図３（ｂ）に示すように、オンチップ配線層１３と第１面１２ａとの間、オンチップ配線層１３どうしの間、および最上層のオンチップ配線層１３の上には、層間絶縁層１４が設けられている。
【００１４】
層間絶縁層１４は、シリコンを骨格とする絶縁膜であり、例えば、酸化シリコン（ＳｉＯ）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、炭化窒化シリコン（ＳｉＣＮ）、酸化炭化シリコン（ＳｉＯＣ）の少なくともいずれかを含む。
【００１５】
メモリチップ１１の第１面１２ａ側には、第１樹脂層３０が設けられている。第１樹脂層３０は、メモリチップ１１のオンチップ配線層１３の表面を覆うように設けられている。
【００１６】
第１樹脂層３０中、および第１樹脂層３０の表面側には、第１配線層３２が設けられている。第１配線層３２は、第１樹脂層３０を貫通して、メモリチップ１１のオンチップ配線層１３と接続している。したがって、第１配線層３２は、メモリチップ１１と電気的に接続されている。第１樹脂層３０は、第１配線層３２間を絶縁している。第１配線部は、第１樹脂層３０と第１配線層３２を含む。
【００１７】
第１樹脂層３０および第１配線層３２は、メモリチップ１１の第１面１２ａに対向する領域に設けられ、チップ外領域（メモリチップ１１の側面よりも外側の領域）には形成されていない。第１配線層３２は、チップに重なる領域内で引き回されたいわゆるファンイン再配線層（RDL:Redistribution Layer）である。
【００１８】
第１樹脂層３０の表面側には、第２樹脂層４１が設けられている。第２樹脂層４１は、メモリチップ１１の第１面１２ａに対向する領域から、メモリチップ１１の側面よりも外側のチップ外領域にまで拡張して形成されている。
【００１９】
第２樹脂層４１中、および第２樹脂層４１の表面側には、第２配線層４２が設けられている。第２配線層４２は、第１配線層３２と接続されるとともに、チップ外領域まで拡張して形成されている。第２配線層４２は、いわゆるファンアウト再配線層（RDL:Redistribution Layer）である。第２樹脂層４１は、第２配線層４２間を絶縁している。第２配線部は、第２樹脂層４１と第２配線層４２を含む。
【００２０】
第１配線層３２および第２配線層４２は、例えば銅を主成分として含む金属材料からなる。
【００２１】
第１樹脂層３０および第２樹脂層４１は、炭素を骨格とする有機高分子材料から主に構成され、例えば、ポリイミド樹脂、ＰＢＯ（ポリベンゾオキサゾール）樹脂、エポキシ樹脂、シリコーン樹脂、ＢＣＢ（ベンゾシクロブテン）樹脂を主成分として含む。
【００２２】
第２樹脂層４１の表面側には、複数の外部端子５２が配置されている。外部端子５２は、例えば、はんだボール、金属バンプなどの導電性バンプである。外部端子５２は、第２配線層４２に接続している。
【００２３】
メモリチップ１１に形成された半導体集積回路やメモリ素子は、オンチップ配線層１３および第１配線層３２を介して第２配線層４２と電気的に接続されている。そして、第２配線層４２に接続された外部端子５２を介して、メモリチップ１１は外部回路と接続可能である。
【００２４】
メモリチップ１１の側面および第２面（上面）１２ｂは、封止樹脂８０で覆われている。封止樹脂８０は、チップ外領域に拡張した第２樹脂層４１の上で、メモリチップ１１の側面、および第１樹脂層３０の側面を覆っている。
【００２５】
また、実施形態によれば、メモリチップ１１に加えて、下層チップとしてロジックチップ７０を備えている。ロジックチップ７０は、第１樹脂層３０の表面（オンチップ配線層１３と接続された面の反対側の面）側にマウントされ、第１配線層３２と接続されている。すなわち、第１樹脂層３０の一方の面に上層チップとしてのメモリチップ１１が実装され、第１樹脂層３０の他方の面に下層チップとしてのロジックチップ７０が実装されている。ここで、「上層」「下層」は、第１樹脂層３０を挟んだ相対的な位置関係を表し、重力方向に対する上下の意味ではない。
【００２６】
ロジックチップ７０は、メモリチップ１１を制御するＩＦ（interface）／コントローラチップである。
【００２７】
ロジックチップ７０の一方の面にはオンチップ配線層７１が設けられ、そのオンチップ配線層７１は、導電性バンプ（例えば、はんだボール、金属バンプなど）７２を介して、第１配線層３２の接続ランド３２ａに接合されている。
【００２８】
第２樹脂層４１は第１樹脂層３０の全面には形成されていない。第１樹脂層３０におけるメモリチップ１１と接続された面の反対側の面側には、第２樹脂層４１および第２配線層４２が形成されていない領域（開口部）があり、その領域（開口部）にロジックチップ７０が配置されている。その開口部には、バンプ７２と、第１配線層３２の接続ランド３２ａとの接合部を覆うように、封止樹脂７３が充填されている。
【００２９】
オンチップ配線層１３と、第１配線層３２との接合部のピッチと略同じピッチで、第１配線層３２の複数の接続ランド３２ａが、第１樹脂層３０におけるロジックチップ７０のマウント面に配置されている。
【００３０】
ロジックチップ７０と、第１配線層３２の接続ランド３２ａとの接続部の最小ピッチ（バンプ７２のピッチ）は、第２配線層４２の外部接続ランド４２ａと、外部端子５２との接続部の最小ピッチよりも小さい。また、ロジックチップ７０と第１配線層３２との接続部の最小ピッチは、第１配線層３２と第２配線層４２との接続部の最小ピッチよりも小さい。
【００３１】
第１配線層３２は、メモリチップ１１およびロジックチップ７０のオンチップ配線層１３、７１の微細配線デザインに対応した狭ピッチランドと、外部端子５２のピッチに対応してレイアウトされたランド（第２配線層４２との接合部）と、を有する。
【００３２】
すなわち、メモリチップ１１およびロジックチップ７０におけるチップレベルの微細ピッチ電極パッドが、第１配線層３２および第２配線層４２を介して、プリント配線板などへの実装に適したピッチにまで拡大されている。
【００３３】
ロジックチップ７０は、メモリチップ１１の直下の領域に配置され、メモリチップ１１に対して第１配線層３２を介してバンプ接続されている。また、ロジックチップ７０は、第１配線層３２および第２配線層４２を介して外部端子５２に電気的に接続されている。第１樹脂層３０の同じ面に、ロジックチップ７０と、外部との接続を担う第２配線層４２とが設けられている。
【００３４】
プリント配線基板（インターポーザー基板）と、メモリチップとの間に、ロジックチップが挟まれた構造ではない。したがって、ロジックチップ７０を、メモリチップ１１および外部回路の両方に接続させるにあたって、ＴＳＶ（貫通電極）を使わなくてよい。したがって、実施形態によれば、低コストで信頼性の高い半導体装置を提供することができる。
【００３５】
図２は、実施形態の半導体装置の他の例を示す模式断面図である。
【００３６】
図２に示す例では、メモリチップ部は複数のメモリチップ１１の積層体を有する。図２には、例えば４つのメモリチップ１１が積層された構造を例示するが、メモリチップ１１の積層数は任意である。複数のメモリチップ１１は、厚さ、平面サイズ、厚み方向の層構造および材料などが同じチップである。
【００３７】
それぞれのメモリチップ１１の第１面１２ａには、前述した実施形態と同様に、オンチップ配線層１３が設けられている。
【００３８】
各メモリチップ１１どうしは、貫通電極１８、およびバンプ（例えば、はんだボール、金属バンプ）３１を介して電気的に接続されている。
【００３９】
貫通電極１８はシリコン基板１２を貫通し、第１面１２ａに形成されたオンチップ配線層１３と、第２面１２ｂに形成された裏面電極とを接続している。
【００４０】
最も樹脂層３０側の（最下層の）メモリチップ１１以外のメモリチップ１１は、そのオンチップ配線層１３を下のメモリチップ１１の第２面１２ｂに対向させて、下のメモリチップ１１上に積層されている。
【００４１】
バンプ３１は、下のメモリチップ１１の裏面電極（貫通電極１８）と、上のメモリチップ１１のオンチップ配線層１３との間に介在され、下のメモリチップ１１の裏面電極と、上のメモリチップ１１のオンチップ配線層１３に接合されている。
【００４２】
メモリチップ１１とメモリチップ１１との間には封止樹脂８５が充填され、封止樹脂８５はバンプ３１のまわりを覆っている。
【００４３】
樹脂層３０から最も遠い最上層のメモリチップ１１の上には金属板８２が設けられている。後述するように、金属板８２は、複数のメモリチップ１１および第１樹脂層３０を積層するときの支持体として使われる。最終的に、金属板８２は除去してもよい。また、金属板８２を残した場合には、金属板８２は放熱板として機能する。
【００４４】
最下層のメモリチップ１１のオンチップ配線層１３側には、前述した実施形態と同様に、第１樹脂層３０、第１配線層３２、第２樹脂層４１、第２配線層４２、ロジックチップ７０、および外部端子５２が設けられている。
【００４５】
各メモリチップ１１に形成された半導体集積回路やメモリ素子は、オンチップ配線層１３、第１配線層３２を介して第２配線層４２と電気的に接続されている。そして、第２配線層４２に接続された外部端子５２を介して、各メモリチップ１１は外部回路と接続可能である。
【００４６】
複数のメモリチップ１１の積層体の側面および上面は、封止樹脂８０で覆われている。また、金属板８２も封止樹脂８０で覆われている。
【００４７】
図２の構造においても、メモリチップ１１およびロジックチップ７０におけるチップレベルの微細ピッチ電極パッドが、第１配線層３２および第２配線層４２を介して、プリント配線板などへの実装に適したピッチにまで拡大されている。
【００４８】
また、ロジックチップ７０は、メモリチップ１１の積層体の直下の領域に配置され、メモリチップ１１の積層体に対して第１配線層３２を介してバンプ接続されている。また、ロジックチップ７０は、第１配線層３２および第２配線層４２を介して外部端子５２に電気的に接続されている。第１樹脂層３０の同じ面に、ロジックチップ７０と、外部との接続を担う第２配線層４２とが設けられている。
【００４９】
したがって、図２の構造においても、ロジックチップ７０を、メモリチップ１１および外部回路の両方に接続させるにあたって、ＴＳＶ（貫通電極）を使わなくてよい。そのため、低コストで信頼性の高い半導体装置を提供することができる。
【００５０】
図３（ａ）は、実施形態の半導体装置のさらに他の例を示す模式断面図である。
【００５１】
図３（ａ）に示す例においても、メモリチップ部は複数のメモリチップ１１の積層体を有する。また、２つのメモリチップ１１が回路面１２ａどうしをフェイストゥフェイスで対向させてボンディングされた構成の２チップ積層体１０が複数積層されている。
【００５２】
２チップ積層体１０における１対のメモリチップ１１は、後述するようにウェーハトゥウェーハボンディングにより接合される。複数の２チップ積層体１０どうしは、バンプ接続されている。
【００５３】
図３（ｂ）は、図３（ａ）におけるＡ部の拡大模式断面図であり、２チップ積層体１０の要部断面を表す。
【００５４】
それぞれのメモリチップ１１は、シリコン基板（半導体層）１２と、オンチップ配線層１３と、貫通電極１８と、接合金属（中間電極）２１とを有する。
【００５５】
回路面１２ａ上には、半導体集積回路、制御電極と接続されたオンチップ配線層１３が設けられている。図３（ｂ）には、多層配線を例示するが、オンチップ配線層１３は単層であってもよい。オンチップ配線層１３と回路面１２ａとの間、オンチップ配線層１３どうしの間、および最上層のオンチップ配線層１３の上には、層間絶縁層１４が設けられている。
【００５６】
層間絶縁層１４の表面上には、樹脂層１５が設けられている。樹脂層１５は、例えばベンゾシクロブテン（ＢＣＢ）樹脂である。あるいは、樹脂層１５は、ポリイミド樹脂、またはエポキシ樹脂である。
【００５７】
シリコン基板１２には貫通電極１８が設けられている。また、シリコン基板１２の裏面１２ｂには、裏面電極１９が設けられている。貫通電極１８は、裏面電極１９が形成された位置でシリコン基板１２を貫通し、裏面電極１９とオンチップ配線層１３とを接続している。貫通電極１８は、例えば、銅を主成分として含む金属からなる。
【００５８】
貫通電極１８とシリコン基板１２との間には、貫通電極１８とシリコン基板１２との直接的な導通を防ぐ絶縁膜１７が設けられている。絶縁膜１７は、例えば、シリコン酸化膜、シリコン窒化膜、またはシリコン酸窒化膜である。
【００５９】
樹脂層１５には、接合金属（または中間電極）２１が埋め込まれている。接合金属２１は、樹脂層１５、および層間絶縁層１４の一部を貫通して、オンチップ配線層１３に接続している。接合金属２１は、例えば銅を主成分として含む金属からなる。
【００６０】
このようなメモリチップ１１どうしが回路面１２ａ（オンチップ配線層１３）を対向させて接合され、２チップ積層体１０が形成されている。互いのメモリチップ１１の接合金属２１どうしが接合され、且つ樹脂層１５どうしが接合（接着）されている。
【００６１】
図３（ａ）において、積層方向で隣接する２組の２チップ積層体１０における、下の２チップ積層体１０の上側のメモリチップ１１の裏面電極１９と、その上の２チップ積層体１０の下側のメモリチップ１１の裏面電極１９との間にはバンプ３１が設けられている。バンプ３１は、例えば、はんだボール、または金属バンプであり、上下のメモリチップ１１の裏面電極１９どうしを接続している。
【００６２】
最下層の２チップ積層体１０の下側のメモリチップ１１の裏面１２ｂ側には、前述した実施形態と同様に、第１樹脂層３０、第１配線層３２、第２樹脂層４１、第２配線層４２、ロジックチップ７０、および外部端子５２が設けられている。
【００６３】
各メモリチップ１１に形成された半導体集積回路やメモリ素子は、オンチップ配線層１３、第１配線層３２を介して第２配線層４２と電気的に接続されている。そして、第２配線層４２に接続された外部端子５２を介して、各メモリチップ１１は外部回路と接続可能である。
【００６４】
複数のメモリチップ１１の積層体の側面および上面は、封止樹脂８０で覆われている。また、金属板８２も封止樹脂８０で覆われている。
【００６５】
図３（ａ）の構造においても、メモリチップ１１およびロジックチップ７０におけるチップレベルの微細ピッチ電極パッドが、第１配線層３２および第２配線層４２を介して、プリント配線板などへの実装に適したピッチにまで拡大されている。
【００６６】
また、ロジックチップ７０は、メモリチップ１１の積層体の直下の領域に配置され、メモリチップ１１の積層体に対して第１配線層３２を介してバンプ接続されている。また、ロジックチップ７０は、第１配線層３２および第２配線層４２を介して外部端子５２に電気的に接続されている。第１樹脂層３０の同じ面に、ロジックチップ７０と、外部との接続を担う第２配線層４２とが設けられている。
【００６７】
したがって、図３（ａ）の構造においても、ロジックチップ７０を、メモリチップ１１および外部回路の両方に接続させるにあたって、ＴＳＶ（貫通電極）を使わなくてよい。そのため、低コストで信頼性の高い半導体装置を提供することができる。
【００６８】
次に、図９〜図１４を参照して、２チップ積層体１０の製造方法について説明する。図９〜図１４に示す工程はウェーハ状態で進められ、図９〜図１４にはウェーハＷ１、Ｗ２の一部断面を示している。
【００６９】
まず、ウェーハプロセスで、シリコン基板１２上に、前述した要素（半導体集積回路、メモリ素子、オンチップ配線層１３、層間絶縁層１４、樹脂層１５、接合金属２１）を形成する。そして、２枚のウェーハＷ１、Ｗ２を回路面１２ａ側を対向させて貼り合わせる。
【００７０】
図９には、貼り合わせ前の第１ウェーハＷ１と第２ウェーハＷ２を示す。第１ウェーハＷ１と第２ウェーハＷ２は、構造は同じで、貼り合わせ面を挟んで各要素が鏡像対称になっている。
【００７１】
第１ウェーハＷ１と第２ウェーハＷ２は、互いの対応する接合金属２１の位置を合わせて、図１０に示すように貼り合わされる。加圧及び加熱下で２枚のウェーハＷ１、Ｗ２は貼り合わされ、接合金属２１どうしが接合されるとともに、樹脂層１５どうしが接着される。
【００７２】
ウェーハボンディング後、図１１に示すように、第１ウェーハＷ１のシリコン基板１２を裏面１２ｂ側から研削して薄化する。第１ウェーハＷ１のシリコン基板１２が薄くなっても、第２ウェーハＷ２のシリコン基板１２が支持体となる。あるいは、第１ウェーハＷ１のシリコン基板１２を支持体にして、先に第２ウェーハＷ２のシリコン基板１２を研削して薄化してもよい。
【００７３】
研削前のシリコン基板１２は、例えば７００μｍ以上であり、研削により、シリコン基板１２は、貫通電極を形成する場合は例えば３０〜５０μｍ程度に、貫通電極を形成しない場合は例えば１００〜５００μｍ程度に薄化される。
【００７４】
第１ウェーハＷ１のシリコン基板１２を薄化した後、図１１に示すように、シリコン基板１２を貫通して第１ウェーハＷ１の配線層１３に達するビア１６を形成する。例えば、ＲＩＥ（Reactive Ion Etching）などのエッチングによりビア１６が形成される。
【００７５】
図１２に示すように、ビア１６の内壁、およびビア１６周囲のシリコン基板１２の裏面１２ｂには絶縁膜１７が形成される。そして、絶縁膜１７を介してビア１６内に貫通電極１８が埋め込まれる。また、シリコン基板１２の裏面１２ｂには貫通電極１８と接続した裏面電極１９が形成される。裏面電極１９とシリコン基板１２の裏面１２ｂとの間にも絶縁膜１７が介在される。
【００７６】
次に、図１３に示すように、貫通電極１８が形成された第１ウェーハＷ１のシリコン基板１２の裏面１２ｂ側に支持体１００を貼り付ける。図１３において、図１２と上下を逆にして第１ウェーハＷ１及び第２ウェーハＷ２を示している。
【００７７】
支持体１００は、例えばガラス基板などの剛体である。支持体１００は接着層１０１を介して第１ウェーハＷ１のシリコン基板１２に貼り付けられる。
【００７８】
支持体１００によって第１ウェーハＷ１および第２ウェーハＷ２が支持された状態で、第２ウェーハＷ２のシリコン基板１２を裏面１２ｂ側から研削して薄化する。
【００７９】
第２ウェーハＷ２のシリコン基板１２を薄化した後、第１ウェーハＷ１に対するプロセスと同様に、シリコン基板１２を貫通して第２ウェーハＷ２の配線層１３に達するビアを形成する。
【００８０】
そして、図１４に示すように、第２ウェーハＷ２のビア１６の内壁、およびビア１６周囲のシリコン基板１２の裏面１２ｂに絶縁膜１７が形成される。そして、絶縁膜１７を介してビア１６内に貫通電極１８が埋め込まれる。また、シリコン基板１２の裏面１２ｂには貫通電極１８と接続した裏面電極１９が形成される。裏面電極１９とシリコン基板１２の裏面１２ｂとの間にも絶縁膜１７が介在される。また、必要に応じて、裏面電極１９上にバンプ３１が形成される。
【００８１】
その後、第１ウェーハＷ１および第２ウェーハＷ２の接合体をダイシングし、支持体１００を除去（剥離）することで、個片化された２チップ積層体１０が得られる。
【００８２】
例えば、支持体１００がダイシングテープに貼り付けられた状態で、第２ウェーハＷ２および第１ウェーハＷ１がダイシングされる。あるいは、支持体１００を剥離してから第１ウェーハＷ１および第２ウェーハＷ２をダイシングしてもよい。
【００８３】
実施形態の２チップ積層体１０は、個片化した２チップのチップトゥチップボンディングではなく、ウェーハトゥウェーハボンディングの後のダイシングにより得られる。したがって、２チップ積層体１０は、連続した側面を有する直方体形状に形成される。
【００８４】
個片化された複数の２チップ積層体１０は、前述したように金属板８２上に積層され、複数の２チップ積層体１０の間には封止樹脂８０が充填される。  
あるいは、複数の２チップ積層体１０を、あらかじめ表面に形成した樹脂接着層を介して貼り合わせて積層してもよい。
【００８５】
ＴＳＶ（Through-Silicon Via）構造において、基板を薄くすれば貫通電極の表面積が小さくなり、絶縁膜を挟んで対向する貫通電極と基板との間の寄生容量を低減できる。しかしながら、基板が薄くなると、チップどうしのボンディング、チップと実装基板とのボンディングなどの組み立てプロセスにおいてハンドリングが困難になる問題が生じる。
【００８６】
そこで、以上説明した実施形態によれば、２枚のウェーハＷ１、Ｗ２を回路面１２ａ側を対向させてウェーハトゥウェーハボンディングした後、一方のウェーハＷ２のシリコン基板１２を支持体として、他方のウェーハＷ１のシリコン基板１２を薄化して貫通電極１８を形成する。その後、一方のウェーハＷ１のシリコン基板１２側に支持体（剛体）１００を貼り付けた後、他方のウェーハＷ２のシリコン基板１２を薄化して、ウェーハＷ２にも貫通電極１８を形成する。
【００８７】
そのため、ハンドリングの困難性をきたすことなく、２チップ積層体１０のそれぞれの基板１２を薄化した上でＴＳＶ構造を形成することができる。参照例として、チップトゥチップで２チップを積層した構造に比べて、実施形態の２チップ積層体１０によれば基板１２の厚さを約１／２にすることができる。
【００８８】
したがって、絶縁膜１７を挟んでシリコン基板１２に対向する貫通電極１８の表面積を参照例に比べて約１／２にすることが可能となり、貫通電極１８と基板１２間の寄生容量を約１／２に低減することができる。
【００８９】
特に、記憶容量の大容量化にともないメモリチップ１１の積層数が増大すると、ＴＳＶの数も増え、その寄生容量の影響も大きくなる傾向にあるが、実施形態によれば、基板１２の薄化によりＴＳＶの寄生容量を低減することで、結果として消費電力の低減を図れる。
【００９０】
また、２チップ積層体１０は、接合面を挟んで断面構造が鏡像対称にある同じメモリチップ１１どうしがボンディングされた構造であるため、それぞれのメモリチップ１１に発生する反りが相殺されて、２チップ積層体１０としては反りの小さいものが得られる。
【００９１】
図４は、実施形態の半導体装置のさらに他の例を示す模式断面図である。  
図４の構造は、第２樹脂層４１がロジックチップ７０を覆っている点で、図１の構造と異なる。
【００９２】
ロジックチップ７０の上面（オンチップ配線層７１の反対側の面）は、第２樹脂層４１で覆われている。ロジックチップ７０の上面を覆っている第２樹脂層４１中にも第２配線層４２の外部接続ランド４２ａが設けれている。その外部接続ランド４２ａに外部端子５２が接合している。すなわち、ロジックチップ７０が実装された領域にも、外部端子５２が配置されている。
【００９３】
外部端子５２を配置可能な領域が広がることで、外部端子５２間のピッチ拡大が可能となり、端子間ショートを確実に防いで、実装性が向上する。
【００９４】
図５（ａ）及び（ｂ）は、実施形態の半導体装置のさらに他の例を示す模式断面図である。図５（ｂ）は、図５（ａ）におけるＢ部の拡大模式断面図である。第１樹脂層３０、第１配線層３２、第２樹脂層４１、第２配線層４２などの構成は、前述した実施形態と同じである。
【００９５】
図５（ａ）及び（ｂ）に示す半導体装置によれば、ロジックチップ７０は、例えばＳｏＣ（System on a Chip）構造の大型多ピンチップであり、ロジックチップ７０の一部が平面視で第２樹脂層４１および第２配線層４２にオーバーラップしている。すなわち、ロジックチップ７０のマウント領域（第２樹脂層４１の開口部）の面積よりも、ロジックチップ７０の平面サイズは大きい。ロジックチップ７０と第２樹脂層４１との間には、封止樹脂７３が介在している。
【００９６】
図２、図３（ａ）、図５（ａ）及び（ｂ）に示す実施形態において、複数のメモリチップ１１は、図１５（ａ）に示すように、共通のデータ入出力端子９０に対して並列接続（バス接続）される。すなわち、貫通電極およびバンプなどによってチップ積層方向に形成される共通のデータバス９１に対して、複数のチップ１１が並列接続している。
【００９７】
また、図１５（ｂ）に示すように、ロジックチップ７０の端子９２が接続されたバス９３に対して複数のメモリチップ１１が並列接続している。
【００９８】
次に、図６（ａ）〜図８（ｃ）を参照して、実施形態の半導体装置の製造方法について説明する。図６（ａ）〜図８（ｃ）には、メモリチップ部として複数のメモリチップ１１の積層体を例示するが、１つのメモリチップ１１だけでもよい。
【００９９】
複数のメモリチップ１１は、金属板８２上に積層される。金属板８２上の複数のメモリチップ１１のうち最上層のメモリチップ１１上には、第１樹脂層３０および第１配線層３２が形成される。
【０１００】
これら金属板８２、複数のメモリチップ１１、第１樹脂層３０および第１配線層３２を含む積層体１００は、図６（ａ）及び（ｂ）に示すように、支持体９５上に搭載される。複数の積層体１００が互いに離間して、支持体９５上に搭載される。第１樹脂層３０を下にして（支持体９５側に向けて）、積層体１００は支持体９５上に搭載される。
【０１０１】
次に、図６（ｃ）に示すように、支持体９５上の積層体１００を樹脂８０でモールドした後、支持体９５を除去する。
【０１０２】
次に、図７（ａ）に示すように、第１樹脂層３０上、およびチップ外領域（隣り合う積層体１００間の領域）の樹脂８０上に、第２樹脂層４１および第２配線層４２を形成する。また、チップ直上領域の第２樹脂層４１には開口部４１ａが形成され、その開口部４１ａからは第１樹脂層３０および第１配線層３２の接続ランド３２ａ（図１に示す）が露出される。
【０１０３】
そして、開口部４１ａの第１樹脂層３０上には、図７（ｂ）に示すように、ロジックチップ７０がマウントされる。ロジックチップ７０は、図１に示すバンプ７２を介して、第１配線層３２の接続ランド３２ａに接合される。
【０１０４】
ロジックチップ７０をマウントした後、第２樹脂層４１上に、複数の外部端子５２が形成される。複数の外部端子５２は、第２樹脂層４１上に例えばグリッド状に配置される。外部端子５２は、第２配線層４２の外部接続ランド４２ａ（図１に示す）に接合される。
【０１０５】
この後、隣り合う積層体１００間領域の第２樹脂層４１および封止樹脂８０を切断して、複数の半導体装置に個片化される。
【０１０６】
また、図６（ｃ）の工程の後、第２樹脂層４１を形成する前に、図８（ａ）に示すように、第１樹脂層３０上にロジックチップ７０を搭載してもよい。
【０１０７】
その後、図８（ｂ）に示すように、ロジックチップ７０を覆うように、第２樹脂層４１が、第１樹脂層３０上、およびチップ外領域（隣り合う積層体１００間の領域）の樹脂８０上に形成される。
【０１０８】
第２樹脂層４１に対しては、例えばレーザを使ってビアが形成され、第２配線層４２が埋め込まれる。
【０１０９】
その後、図８（ｃ）に示すように、第２樹脂層４１上に複数の外部端子５２が形成される。外部端子５２は、ロジックチップ７０に重なる領域にも配置することができる。したがって、図７（ｃ）に示す構造に比べて、複数の外部端子５２の配置可能領域が広くなり、外部端子５２の配置自由度が高くなる。
【０１１０】
その後、隣り合う積層体１００間領域の第２樹脂層４１および封止樹脂８０を切断して、複数の半導体装置に個片化される。
【０１１１】
実施形態の半導体装置によれば、複数のメモリチップは、共通のデータ入出力端子に対して並列接続されている。また、複数のメモリチップは、ロジックチップが接続されたバスに対して並列接続されている。
【０１１２】
また、実施形態の半導体装置の製造方法によれば、第１樹脂層上に第２樹脂層を形成した後、第２樹脂層に第１樹脂層を露出させる開口部を形成し、開口部に第２チップ部を配置する。また、実施形態の半導体装置の製造方法によれば、第１樹脂層上に第２チップ部をマウントした後、第２チップ部を覆うように第１樹脂層上に第２樹脂層を形成する。
【０１１３】
図１６は、実施形態の半導体装置のさらに他の例を示す模式断面図である。
【０１１４】
図１６に示す実施形態の上層チップは、例えば図２に示す実施形態と同様に、複数のメモリチップ１１の積層構造を有する。その上層チップは、図１６に示す断面において、上に凸となる弓なりに反っている。
【０１１５】
第１樹脂層３０は、上層チップの面方向に関して、外周部３０ｂと中央部３０ａを有する。第１樹脂層３０の外周部３０ｂと、第２樹脂層４１の底面との間の距離（最短距離）は、第１樹脂層３０の中央部３０ａと第２樹脂層４１の底面との間の距離（最短距離）よりも小さい。
【０１１６】
上層チップの面方向の外周領域（第１樹脂層３０の外周部３０ｂ）に設けられた第１配線層３２の下端と、第２樹脂層４１の底面との間の距離（最短距離）は、上層チップの面方向の中央領域（第１樹脂層３０の中央部３０ａ）に設けられた第１配線層３２の下端と、第２樹脂層４１の底面との間の距離（最短距離）よりも小さい。
【０１１７】
第１樹脂層３０の側面を含む外周部３０ｂは、第２樹脂層４１に埋め込まれ、第２樹脂層４１に覆われている。このため、第１樹脂層３０と第２樹脂層４１間の接続信頼性（密着性）が高まる。
【０１１８】
第１樹脂層３０の側面のすべてが第２樹脂層４１に覆われることに限らない。第１樹脂層３０の側面の一部が第２樹脂層４１に覆われても接続信頼性が高まる。
【０１１９】
図１７（ａ）および（ｂ）に示す半導体装置によれば、第１樹脂層３０の外周部３０ｂの側面の一部が、第２樹脂層４１に埋め込まれ、第２樹脂層４１に覆われている。
【０１２０】
前述した図６（ｂ）の工程で、上層チップは、図示しない仮接着剤層を介して支持体９５上にマウントされる。このとき、第１樹脂層３０は仮接着剤層に押しつけられ、仮接着剤層に若干めり込む。樹脂８０のモールド後に、支持体９５をはがすと、第１樹脂層３０が樹脂８０から若干突き出る。そこに第２樹脂層４１を形成すると、第１樹脂層３０の少なくとも一部が第２樹脂層４１に埋め込まれる。
【０１２１】
図１６に示す実施形態のように、上層チップを反らせると、第１樹脂層３０を確実に第２樹脂層４１に埋め込むことができる。
【０１２２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２３】
１１…メモリチップ、１２…シリコン基板（半導体層）、１３…オンチップ配線層、３０…第１樹脂層、３２…第１配線層、４１…第２樹脂層、４２…第２配線層、５２…外部端子、７０…ロジックチップ
【図１】
2015188052.tif 000003
【図２】
2015188052.tif 000004
【図３】
2015188052.tif 000005
【図４】
2015188052.tif 000006
【図５】
2015188052.tif 000007
【図６】
2015188052.tif 000008
【図７】
2015188052.tif 000009
【図８】
2015188052.tif 000010
【図９】
2015188052.tif 000011
【図１０】
2015188052.tif 000012
【図１１】
2015188052.tif 000013
【図１２】
2015188052.tif 000014
【図１３】
2015188052.tif 000015
【図１４】
2015188052.tif 000016
【図１５】
2015188052.tif 000017
【図１６】
2015188052.tif 000018
【図１７】
2015188052.tif 000019