(57)【要約】【課題】電源投入時に、電源電圧ＶＤＤが急峻なスルーレートで電源ノードに供給された場合であっても、誤動作しないＥＳＤ保護回路を提供する。【解決手段】ＥＳＤ保護回路は、過電圧が電源ノードに印加されたことを検出する過電圧検出回路と、過電圧が電源ノードに印加されたことが検出された場合に、電源ノードとグランドノードとを接続して電源ノードの電圧をクランプするクランプ回路と、電源ノードの電圧を降下させて、通常動作時の電源電圧が電源ノードに供給された電源投入時に過電圧検出回路が動作せず、かつ、過電圧が電源ノードに印加されたＥＳＤイベント発生時に過電圧検出回路が動作する所定の調整電圧を生成し、過電圧検出回路の電源電圧として供給する電圧調整回路と、過電圧が電源ノードに印加された場合に、過電圧検出回路が調整電圧で動作するために下降する検出信号の電圧が、過電圧と等しくなるように補償する電圧補償回路とを備える。【選択図】図１
2015060892.tif 000002
【特許請求の範囲】
【請求項１】
通常動作時の電源電圧よりも高いＥＳＤイベント発生時の過電圧が電源ノードに印加されたことを検出して検出信号を出力する過電圧検出回路と、
前記検出信号に応じて、前記過電圧が前記電源ノードに印加されたことが検出された場合に、前記電源ノードとグランドノードとを接続して前記電源ノードの電圧をクランプするクランプ回路と、
前記電源ノードの電圧を降下させて、前記通常動作時の電源電圧が前記電源ノードに供給された電源投入時に前記過電圧検出回路が動作せず、かつ、前記過電圧が前記電源ノードに印加されたＥＳＤイベント発生時に前記過電圧検出回路が動作する所定の調整電圧を生成し、前記過電圧検出回路の電源電圧として供給する電圧調整回路と、
前記過電圧が前記電源ノードに印加された場合に、前記過電圧検出回路が前記調整電圧で動作するために下降する前記検出信号の電圧が、前記過電圧と等しくなるように補償する電圧補償回路とを備えることを特徴とするＥＳＤ保護回路。
【請求項２】
前記過電圧検出回路は、
前記電源ノードと前記グランドノードとの間に直列に接続された抵抗素子および容量素子を含み、前記抵抗素子と前記容量素子との間から信号を出力するＲＣ時定数回路と、
前記調整電圧と前記グランドノードとの間に直列に接続されたＰ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタを含み、前記ＲＣ時定数回路の出力信号を反転して前記検出信号として出力する第１のインバータとを備える請求項１に記載のＥＳＤ保護回路。
【請求項３】
前記クランプ回路は、前記電源ノードと前記グランドノードとの間に接続され、前記検出信号がゲートに入力されたＮ型ＭＯＳトランジスタを備える請求項１または２に記載のＥＳＤ保護回路。
【請求項４】
前記電圧調整回路は、前記電源ノードから、前記第１のインバータのＰ型ＭＯＳトランジスタの基板およびソースに向かって順方向に直列に接続された所定数のダイオードを備える請求項１〜３のいずれか１項に記載のＥＳＤ保護回路。
【請求項５】
前記電圧調整回路は、前記電源ノードと前記第１のインバータのＰ型ＭＯＳトランジスタの基板およびソースとの間に直列に接続された所定数のダイオード接続されたＰ型ＭＯＳトランジスタを備える請求項１〜３のいずれか１項に記載のＥＳＤ保護回路。
【請求項６】
前記電圧補償回路は、
前記電源ノードと前記グランドノードとの間の電圧で動作し、前記検出信号を反転出力する第２のインバータと、
前記電源ノードと前記第１のインバータを構成するＰ型ＭＯＳトランジスタの基板およびソースとの間に接続され、前記電源ノードが基板に接続され、前記第２のインバータの出力信号がゲートに入力されたＰ型ＭＯＳトランジスタとを備える請求項１〜５のいずれか１項に記載のＥＳＤ保護回路。
【請求項７】
前記電圧補償回路は、
前記電源ノードと前記グランドノードとの間の電圧で動作し、前記検出信号を反転出力する第２のインバータと、
前記電源ノードと前記検出信号との間に接続され、前記電源ノードが基板に接続され、前記第２のインバータの出力信号がゲートに入力されたＰ型ＭＯＳトランジスタとを備える請求項１〜５のいずれか１項に記載のＥＳＤ保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の電源ノードに印加されるＥＳＤ（静電気放電）イベント発生時の過電圧により内部回路が破壊されるのを保護するＥＳＤ保護回路に関するものである。
【背景技術】
【０００２】
図６は、従来のＥＳＤ保護回路の構成を表す一例の回路図である。同図に示すＥＳＤ保護回路３０は、特許文献１の図１に記載されたアクティブクランプ型の電源ＥＳＤ保護回路であり、過電圧検出回路１２と、クランプ回路１４とによって構成されている。
【０００３】
過電圧検出回路１２は、通常動作時の電源電圧ＶＤＤ、例えば、１．１Ｖよりも高い、ＥＳＤイベント発生時の過電圧、例えば、３Ｖが電源ノードに印加されたことを検出して検出信号を出力するものであり、抵抗素子Ｒおよび容量素子ＣからなるＲＣ時定数回路２０と、ＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）ＭＰ１およびＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）ＭＮ１からなるインバータ２２とによって構成されている。
【０００４】
ＲＣ時定数回路２０の抵抗素子Ｒおよび容量素子Ｃは、電源ノードと、通常動作時にグランド電圧ＶＳＳが供給されるグランドノードとの間に直列に接続されている。
【０００５】
インバータ２２のＰＭＯＳＭＰ１およびＮＭＯＳＭＮ１は、電源ノードとグランドノードとの間に直列に接続され、そのゲートには、抵抗素子Ｒと容量素子Ｃとの間の内部ノードｎ１から出力されるＲＣ時定数回路２０の出力信号ｎ１が入力されている。インバータ２２は、ＲＣ時定数回路２０の出力信号ｎ１を反転して、前述の検出信号として出力する。
【０００６】
クランプ回路１４は、検出信号に応じて、過電圧が電源ノードに印加されたことが検出された場合に、電源ノードとグランドノードとを接続して、電源ノードに印加された過電圧による大電流をグランドノードに流して電源ノードの電圧をクランプし、電源電圧ＶＤＤで動作する半導体集積回路の内部回路を保護するものであり、ＮＭＯＳＭＮ０によって構成されている。
ＮＭＯＳＭＮ０は、電源ノードとグランドノードとの間に接続され、そのゲートには、ＰＭＯＳＭＰ１とＮＭＯＳＭＮ１との間の内部ノードｎ０から出力されるインバータ２２の出力信号、つまり、検出信号ｎ０が入力されている。
【０００７】
次に、ＥＳＤ保護回路３０の動作を説明する。
【０００８】
まず、通常動作時に、電源電圧ＶＤＤが電源ノードに供給されているとき、容量素子Ｃは電源電圧ＶＤＤに充電されている。そのため、ＲＣ時定数回路２０の出力信号ｎ１はハイレベル（Ｈ）、インバータ２２のＰＭＯＳＭＰ１はオフ、ＮＭＯＳＭＮ１はオンであり、検出信号ｎ０はローレベル（Ｌ）、ＮＭＯＳＭＮ０はオフである。
従って、ＥＳＤ保護回路３０は、通常動作時には、電源電圧ＶＤＤで動作する内部回路の動作に何ら影響しない。
【０００９】
一方、ＥＳＤイベント発生時に、過電圧が電源ノードに印加されたとき、電源ノードが急峻に立ち上がるのに対して、ＲＣ時定数回路２０の出力信号ｎ１は、ＲＣ時定数回路２０の作用によって電源ノードよりも緩やかに立ち上がる。そのため、ＲＣ時定数回路２０の出力信号ｎ１は、抵抗素子Ｒを介して容量素子Ｃが過電圧に充電されるまでの間、つまり、ＲＣ時定数回路２０の時定数ＲＣに相当する時間、Ｌになり、検出信号ｎ０は、時定数ＲＣに相当する時間、Ｈになり、ＮＭＯＳＭＮ０がオンする。
従って、ＥＳＤイベント発生時には、電源ノードに印加された過電圧による大電流がＮＭＯＳＭＮ０を介してグランドノードに流れ、電源ノードの電圧がクランプされることにより、電源電圧ＶＤＤで動作する内部回路を保護することができる。
【００１０】
上記のように、従来のアクティブクランプ型の電源ＥＳＤ保護回路３０は、ＥＳＤイベント発生時に電源ノードに印加される過電圧の急峻な立ち上がりを想定して、ＲＣ時定数回路２０によりトリガをかけ、ＥＳＤ保護回路３０を作動させる仕組みとなっている。
ところが、従来のＥＳＤ保護回路３０は、電源投入時に電源ノードに供給される電源電圧ＶＤＤが急峻に立ち上がったときにも、ＥＳＤイベント発生時と同様に動作し、電源ノードからＮＭＯＳＭＮ０を介してグランドノードに大電流が流れる場合がある。
【００１１】
次に、従来のＥＳＤ保護回路３０に対して、電源投入時のシミュレーションを行った結果について説明する。
【００１２】
本シミュレーションは、図７左上部に示すように、それぞれ、通常動作時の電源電圧ＶＤＤである１．１Ｖ、通常動作時の電源電圧ＶＤＤとＥＳＤイベント発生時の過電圧との間の電圧である２Ｖ、ＥＳＤイベント発生時に電源ノードに印加される過電圧の一例である３Ｖの３通りの設定電圧を、立ち上がり時間１ｎｓで電源ノードに供給した場合（電源ノードの電圧を１ｎｓで設定電圧まで上昇させた場合）に、同図右部に矢印で示すように、ＮＭＯＳＭＮ０に流れる電流を測定したものである。
【００１３】
図８は、図６に示すＥＳＤ保護回路の、電源投入時のシミュレーション結果を表すグラフである。このグラフの縦軸は電流［Ａ］、横軸は時間（μｓ）を表す。
このグラフに示すように、通常動作時の電源電圧ＶＤＤである１．１Ｖを立ち上がり時間１ｎｓで電源ノードに供給した場合（ＶＤＤ＝１．１Ｖ（１．１Ｖ／ｎｓ））、ＮＭＯＳＭＮ０には電流が流れている。つまり、この場合、ＮＭＯＳＭＮ０は、電源投入直後から、ＲＣ時定数回路２０の時定数ＲＣに相当する時間、オン（ＯＮ）することが分かる。
【００１４】
通常動作時の電源電圧ＶＤＤとＥＳＤイベント発生時の過電圧との間の電圧である２Ｖを立ち上がり時間１ｎｓで電源ノードに供給した場合（ＶＤＤ＝２Ｖ（２Ｖ／ｎｓ））、ＥＳＤイベント発生時に電源ノードに印加される過電圧の一例である３Ｖを立ち上がり時間１ｎｓで電源ノードに供給した場合（ＶＤＤ＝３Ｖ（３Ｖ／ｎｓ））も同様に、ＲＣ時定数回路２０の時定数ＲＣに相当する時間、オンすることが分かる。
【００１５】
上記シミュレーション結果から、従来のＥＳＤ保護回路３０は、通常動作時の電源電圧ＶＤＤが急峻に電源ノードに供給された場合、ＥＳＤイベント発生時と同様に動作することが分かる。
【００１６】
通常動作時の電源電圧ＶＤＤである１．１Ｖでも、電源電圧ＶＤＤの立ち上がりが急峻であれば、図８のグラフから、６００ｍＡの電流が１μｓオーダーの期間流れることが分かる。実際の半導体集積回路では、図６に示すＥＳＤ保護回路３０が複数個搭載されるため、例えば、１０個搭載されている場合には、６Ａの電流が１μｓオーダーの期間流れることになる。
従って、例えば、ホットプラグ対応デバイスのように、電源電圧ＶＤＤが電源投入時に急峻に立ち上がる場合には、デバイスに搭載されたＥＳＤ保護回路３０が電源投入時に誤作動し、電源駆動能力に対し過剰な大電流を流すことから、デバイスが正常に起動することができない場合がある。また、最悪の場合には電源が発振する場合もある。
【００１７】
ここで、本発明に関連性のある先行技術文献として、特許文献１の他に特許文献２，３がある。
【００１８】
特許文献２は、半導体集積回路において、静電気放電から内部回路を保護するＥＳＤ保護回路に関するものである。
同文献には、電源とグランドとの間の電圧差を検出して第１の検出信号として出力し、第１の検出信号が、通常動作時の電源電圧とグランドとの間の第１の閾値電圧に到達した時点で電源とグランドとの間を導通させる保護回路において、第１の検出信号とグランドとの間の電圧差が、通常動作時の電源電圧よりも大きい第２の閾値電圧に到達したか否かを検出して第２の検出信号として出力し、第２の検出信号が第２の閾値電圧に到達した時点で第１の検出信号のレベルを制御するＥＳＤ保護回路が記載されている。
【００１９】
特許文献３は、ＥＳＤによる内部回路の破壊を防止するためのＥＳＤに関するものである。
同文献には、電源端子へのＥＳＤパルスの印加開始時から、電源の立ち上がり時間よりも短く設定された第１所定時間だけ第１ＥＳＤパルス検出信号を出力し、第１ＥＳＤパルス信号が出力され、かつ、電源端子へのＥＳＤパルスの印加が、第１所定時間よりも短く、かつ電源端子に印加されるスパイクノイズの印加時間よりも長く設定された第２所定時間だけ持続したときに、電源端子へのＥＳＤパルスの印加時間よりも長く設定された第３所定時間だけ第２ＥＳＤパルス検出信号を出力し、第１および第２ＥＳＤパルス検出信号が出力されていないときは、電源端子に印加されたＥＳＤパルスをＧＮＤ端子に放電させるＥＳＤ保護ドライバのゲートをＧＮＤ端子に接続し、少なくとも一方が出力されているときはＧＮＤ端子とは絶縁し、第２ＥＳＤパルス検出信号が出力されているときは、ＥＳＤ保護ドライバのゲートを電源端子に接続し、出力されていないときは、ＥＳＤ保護ドライバのゲートを電源端子とは絶縁するＥＳＤ保護回路が記載されている。
【先行技術文献】
【特許文献】
【００２０】
【特許文献１】特開２０１２−２５３２４１号公報
【特許文献２】特開２０１０−５０３１２号公報
【特許文献３】特開２０１２−１９５７７８号公報
【発明の概要】
【発明が解決しようとする課題】
【００２１】
特許文献２のＥＳＤ保護回路は、本発明と全く同一の目的と効果を狙ったものであるが、電圧モニタ回路を使用するなど、本発明とは構成が全く異なるものである。また、本発明の方が特許文献２のＥＳＤ保護回路よりも部品点数を抑えることができる。
【００２２】
特許文献３のＥＳＤ保護回路も、本発明と全く同じ目的のものであるが、電源電圧の変動時間に応じてＥＳＤ保護ドライバのクランプＭＯＳのゲートをコントロールしている点で、本発明のＥＳＤ保護回路とは得られる効果が異なるものである。また、特許文献３のＥＳＤ保護回路は、電圧変動の形状を期待して動作時間のウィンドウをコントロールする機構であるため、状況によっては誤動作する可能性がある。
【００２３】
本発明の目的は、前記従来技術の問題点を解消し、電源投入時に、電源電圧ＶＤＤが急峻なスルーレートで電源ノードに供給された場合であっても、誤動作しないＥＳＤ保護回路を提供することにある。
【課題を解決するための手段】
【００２４】
上記目的を達成するために、本発明は、通常動作時の電源電圧よりも高いＥＳＤイベント発生時の過電圧が電源ノードに印加されたことを検出して検出信号を出力する過電圧検出回路と、
前記検出信号に応じて、前記過電圧が前記電源ノードに印加されたことが検出された場合に、前記電源ノードとグランドノードとを接続して前記電源ノードの電圧をクランプするクランプ回路と、
前記電源ノードの電圧を降下させて、前記通常動作時の電源電圧が前記電源ノードに供給された電源投入時に前記過電圧検出回路が動作せず、かつ、前記過電圧が前記電源ノードに印加されたＥＳＤイベント発生時に前記過電圧検出回路が動作する所定の調整電圧を生成し、前記過電圧検出回路の電源電圧として供給する電圧調整回路と、
前記過電圧が前記電源ノードに印加された場合に、前記過電圧検出回路が前記調整電圧で動作するために下降する前記検出信号の電圧が、前記過電圧と等しくなるように補償する電圧補償回路とを備えることを特徴とするＥＳＤ保護回路を提供するものである。
【００２５】
ここで、前記過電圧検出回路は、
前記電源ノードと前記グランドノードとの間に直列に接続された抵抗素子および容量素子を含み、前記抵抗素子と前記容量素子との間から信号を出力するＲＣ時定数回路と、
前記調整電圧と前記グランドノードとの間に直列に接続されたＰ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタを含み、前記ＲＣ時定数回路の出力信号を反転して前記検出信号として出力する第１のインバータとを備えることが好ましい。
【００２６】
また、前記クランプ回路は、前記電源ノードと前記グランドノードとの間に接続され、前記検出信号がゲートに入力されたＮ型ＭＯＳトランジスタを備えることが好ましい。
【００２７】
また、前記電圧調整回路は、前記電源ノードから、前記第１のインバータのＰ型ＭＯＳトランジスタの基板およびソースに向かって順方向に直列に接続された所定数のダイオードを備えることが好ましい。
【００２８】
また、前記電圧調整回路は、前記電源ノードと前記第１のインバータのＰ型ＭＯＳトランジスタの基板およびソースとの間に直列に接続された所定数のダイオード接続されたＰ型ＭＯＳトランジスタを備えることが好ましい。
【００２９】
また、前記電圧補償回路は、
前記電源ノードと前記グランドノードとの間の電圧で動作し、前記検出信号を反転出力する第２のインバータと、
前記電源ノードと前記第１のインバータを構成するＰ型ＭＯＳトランジスタの基板およびソースとの間に接続され、前記電源ノードが基板に接続され、前記第２のインバータの出力信号がゲートに入力されたＰ型ＭＯＳトランジスタとを備えることが好ましい。
【００３０】
また、前記電圧補償回路は、
前記電源ノードと前記グランドノードとの間の電圧で動作し、前記検出信号を反転出力する第２のインバータと、
前記電源ノードと前記検出信号との間に接続され、前記電源ノードが基板に接続され、前記第２のインバータの出力信号がゲートに入力されたＰ型ＭＯＳトランジスタとを備えることが好ましい。
【発明の効果】
【００３１】
本発明のＥＳＤ保護回路は、過電圧検出回路が調整電圧で動作するため、通常動作時の電源電圧では、いかなるスルーレートであっても誤動作することはなく、ＥＳＤイベント発生時には確実に動作する。一方で、本発明のＥＳＤ保護回路は、過電圧が電源ノードに印加された場合に、検出回路の電圧が過電圧と等しくなるように補償されるため、クランプ回路の駆動能力を従来のＥＳＤ保護回路のクランプ回路と同等にまで高めることができる。
また、本発明のＥＳＤ保護回路にはデッド・ウィンドウの懸念がない、リークコントロールがしやすい、電圧調整回路を構成するダイオードのサイズは小さいため、面積インパクトが小さい等の利点がある。
【図面の簡単な説明】
【００３２】
【図１】本発明のＥＳＤ保護回路の構成を表す一実施形態の回路図である。
【図２】図１に示すＥＳＤ保護回路の、電源投入時の様子を表す概念図である。
【図３】図１に示すＥＳＤ保護回路の、電源投入時のシミュレーション結果を表すグラフである。
【図４】本発明のＥＳＤ保護回路の構成を表す別の実施形態の回路図である。
【図５】図１および図４に示す電圧調整回路の別の実施形態の回路図である。
【図６】従来のＥＳＤ保護回路の構成を表す一例の回路図である。
【図７】図６に示すＥＳＤ保護回路の、電源投入時の様子を表す概念図である。
【図８】図６に示すＥＳＤ保護回路の、電源投入時のシミュレーション結果を表すグラフである。
【図９】従来の電圧トリガ型のＥＳＤ保護回路の構成を表す一例の回路図である。
【図１０】図９に示すＥＳＤ保護回路を構成するＧＧＮＭＯＳの電流電圧特性を表すグラフである。
【発明を実施するための形態】
【００３３】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のＥＳＤ保護回路を詳細に説明する。
【００３４】
図１は、本発明のＥＳＤ保護回路の構成を表す一実施形態の回路図である。同図に示すＥＳＤ保護回路１０は、図６に示す従来のＥＳＤ保護回路３０に対して本発明を適用したものであり、さらに、電圧調整回路１６と、電圧補償回路１８とを備えている。
つまり、ＥＳＤ保護回路１０は、過電圧検出回路１２と、クランプ回路１４と、電圧調整回路１６と、電圧補償回路１８とによって構成されている。
【００３５】
なお、過電圧検出回路１２およびクランプ回路１４の構成は、従来のＥＳＤ保護回路３０と同じであるから、その詳細な説明は省略する。
【００３６】
つまり、過電圧検出回路１２は、通常動作時の電源電圧ＶＤＤ、例えば、１．１Ｖよりも高い、ＥＳＤイベント発生時の過電圧、例えば、３Ｖが電源ノードに印加されたことを検出して検出信号ｎ０を出力するものであり、抵抗素子Ｒおよび容量素子ＣからなるＲＣ時定数回路２０と、ＰＭＯＳＭＰ１およびＮＭＯＳＭＮ１からなるインバータ２２とによって構成されている。
【００３７】
クランプ回路１４は、検出信号ｎ０に応じて、過電圧が電源ノードに印加されたことが検出された場合に、電源ノードとグランドノードとを接続して、電源ノードに印加された過電圧による大電流をグランドノードに流して電源ノードの電圧をクランプし、電源電圧ＶＤＤで動作する内部回路を保護するものであり、ＮＭＯＳＭＮ０によって構成されている。
【００３８】
続いて、電圧調整回路１６は、電源ノードの電圧を降下させて、通常動作時の電源電圧ＶＤＤが電源ノードに供給された電源投入時にＰＭＯＳＭＰ１が動作（オン）せず、かつ、過電圧が電源ノードに印加されたＥＳＤイベント発生時にＰＭＯＳＭＰ１が動作（オン）する調整電圧を生成し、インバータ２２の電源電圧として、ＰＭＯＳＭＰ１の基板およびソースに供給するものである。
電圧調整回路１６は、直列に接続されたダイオードＤによって構成されている。
ダイオードＤは、電源ノードから、インバータ２２のＰＭＯＳＭＰ１の基板およびソースに向かって順方向に接続されている。
【００３９】
電圧調整回路１６による降下電圧は、電源電圧ＶＤＤ、ＰＭＯＳＭＰ１のしきい値電圧Ｖｔｈ、ＥＳＤイベント発生時に保護を開始させようとする過電圧Ｖｅｓｄ等に応じて適宜決定されるべきものであり、ダイオードＤの段数に応じて適宜変更することができる。
調整電圧が、しきい値電圧Ｖｔｈよりも低くなれば、ＰＭＯＳＭＰ１は動作しない。従って、降下電圧は、（ＶＤＤ−Ｖｔｈ）よりも大きくする必要がある。しかし、降下電圧を大きくしすぎると、過電圧Ｖｅｓｄが電源ノードに印加された場合にもＰＭＯＳＭＰ１が動作しなくなる。従って、降下電圧は、（Ｖｅｓｄ−Ｖｔｈ）よりも小さくする必要がある。
例えば、電源電圧ＶＤＤ＝１．１Ｖ、しきい値電圧Ｖｔｈ＝０．６Ｖ、過電圧Ｖｅｓｄ＝３Ｖの場合、降下電圧は、（ＶＤＤ−Ｖｔｈ）＝１．１−０．６＝０．５Ｖよりも大きく、かつ、（Ｖｅｓｄ−Ｖｔｈ）＝３−０．６＝２．４Ｖよりも小さくする。
【００４０】
続いて、電圧補償回路１８は、ＥＳＤイベント発生時の過電圧が電源ノードに印加された場合に、インバータ２２が調整電圧で動作するために下降する検出信号ｎ０の電圧が、ＥＳＤイベント発生時の過電圧と等しくなるように補償するものであり、インバータＩＮＶと、ＰＭＯＳＭＰ２とによって構成されている。
【００４１】
インバータＩＮＶは、電源ノードとグランドノードとの間の電圧で動作するものであり、内部ノードｎ０に出力されるインバータ２２の出力信号、つまり、検出信号ｎ０が入力されている。インバータＩＮＶは、検出信号ｎ０を反転出力する。
【００４２】
ＰＭＯＳＭＰ２は、電源ノードとＰＭＯＳＭＰ１の基板およびソースとの間に接続されている。ＰＭＯＳＭＰ２の基板は電源ノードに接続され、そのゲートには、内部ノードｎ２に出力されるインバータＩＮＶの出力信号、つまり、検出信号ｎ０の反転信号ｎ２が入力されている。
【００４３】
次に、ＥＳＤ保護回路１０の動作を説明する。
【００４４】
まず、電源投入時に、電源電圧ＶＤＤが電源ノードに供給されたとき、電源ノードが急峻に立ち上がるのに対して、ＲＣ時定数回路２０の出力信号ｎ１は、ＲＣ時定数回路２０の作用によって電源ノードよりも緩やかに立ち上がる。そのため、ＲＣ時定数回路２０の出力信号ｎ１は、ＲＣ時定数回路２０の時定数ＲＣに相当する時間、Ｌになるが、ＰＭＯＳＭＰ１の基板およびソースには、電圧調整回路１６から調整電圧が供給されるため、ＰＭＯＳＭＰ１はオンしない。つまり、検出信号ｎ０はＬであり、ＮＭＯＳＭＮ０はオフ、インバータＩＮＶの出力信号ｎ２はＨ、ＰＭＯＳＭＰ２はオフである。
従って、電源投入時に、電源ノードに電源電圧ＶＤＤが供給されたとき、ＮＭＯＳＭＮ０がオンすることはない、つまり、ＥＳＤ保護回路１０は動作しない。
【００４５】
続いて、時定数ＲＣに相当する時間が経過した後の通常動作時に、電源電圧ＶＤＤが電源ノードに供給されているとき、容量素子Ｃは電源電圧ＶＤＤに充電されている。そのため、内部ノードｎ１はＨ、ＰＭＯＳＭＰ１はオフ、ＮＭＯＳＭＮ１はオンであり、検出信号ｎ０はＬ、ＮＭＯＳＭＮ０はオフ、インバータＩＮＶの出力信号ｎ２はＨ、ＰＭＯＳＭＰ２はオフである。
【００４６】
一方、ＥＳＤイベント発生時に、過電圧が電源ノードに印加されたとき、電源ノードが急峻に立ち上がるのに対して、ＲＣ時定数回路２０の出力信号ｎ１は、ＲＣ時定数回路２０の作用によって電源ノードよりも緩やかに立ち上がる。そのため、ＲＣ時定数回路２０の出力信号ｎ１は、ＲＣ時定数回路２０の時定数ＲＣに相当する時間、Ｌになる。ＰＭＯＳＭＰ１の基板およびソースに供給される調整電圧は、ＰＭＯＳＰＭ１が動作するのに十分高い電圧であるから、ＰＭＯＳＭＰ１はオン、ＮＭＯＳＭＮ１はオフとなり、検出信号ｎ０は、時定数ＲＣに相当する時間、Ｈになり、ＮＭＯＳＭＮ０はオンする。
従って、ＥＳＤイベント発生時には、電源ノードに印加された過電圧による大電流がＮＭＯＳＭＮ０を介してグランドノードに流れ、電源ノードの電圧がクランプされることにより、電源電圧ＶＤＤで動作する内部回路を保護することができる。
また、検出信号ｎ０がＨになると、インバータＩＮＶの出力信号ｎ２はＬとなり、ＰＭＯＳＭＰ２がオンする。そのため、ＰＭＯＳＭＰ１の基板およびソースには、ＰＭＯＳＭＰ２を介して過電圧が供給され、検出信号ｎ０のＨは過電圧と等しい電圧となる。
従って、ＮＭＯＳＭＮ０の駆動能力を従来のＥＳＤ保護回路３０のＮＭＯＳＭＮ０と同等にまで高めることができる。
【００４７】
次に、本実施形態のＥＳＤ保護回路１０に対して、電源投入時のシミュレーションを行った結果について説明する。
【００４８】
本シミュレーションは、図２左上部に示すように、それぞれ、通常動作時の電源電圧ＶＤＤである１．１Ｖ、通常動作時の電源電圧ＶＤＤとＥＳＤイベント発生時の過電圧との間の電圧である２Ｖ、ＥＳＤイベント発生時に電源ノードに印加される過電圧の一例である３Ｖの３通りの設定電圧を、立ち上がり時間１ｎｓで電源ノードに供給した場合（電源ノードの電圧を１ｎｓで設定電圧まで上昇させた場合）に、同図右部に矢印で示すように、ＮＭＯＳＭＮ０に流れる電流を測定したものである。
【００４９】
図３は、図１に示すＥＳＤ保護回路の、電源投入時のシミュレーション結果を表すグラフである。このグラフの縦軸は電流［Ａ］、横軸は時間（μｓ）を表す。
このグラフに示すように、通常動作時の電源電圧ＶＤＤである１．１Ｖを立ち上がり時間１ｎｓで電源ノードに供給した場合（ＶＤＤ＝１．１Ｖ（１．１Ｖ／ｎｓ））、ＮＭＯＳＭＮ０には電流が流れていない。つまり、この場合、ＮＭＯＳＭＮ０は、オフ（ＯＦＦ）したままの状態であることが分かる。
【００５０】
通常動作時の電源電圧ＶＤＤとＥＳＤイベント発生時の過電圧との間の電圧である２Ｖを立ち上がり時間１ｎｓで電源ノードに供給した場合（ＶＤＤ＝２Ｖ（２Ｖ／ｎｓ））、電源投入直後に、ＮＭＯＳＭＮ０にわずかな電流が流れるものの、その後、ＮＭＯＳＭＮ０には電流は流れていない。つまり、この場合、ＮＭＯＳＭＮ０は、電源投入直後の所定の時間だけオン（ＯＮ）し、その後、オフすることが分かる。
【００５１】
ＥＳＤイベント発生時に電源ノードに印加される過電圧の一例である３Ｖを立ち上がり時間１ｎｓで電源ノードに供給した場合（ＶＤＤ＝３Ｖ（３Ｖ／ｎｓ））、ＮＭＯＳＭＮ０には、電源投入直後から所定の一定時間だけ、従来のＥＳＤ保護回路３０と同様に大電流が流れている。つまり、この場合、ＮＭＯＳＭＮ０は、電源投入直後から、ＲＣ時定数回路２０の時定数ＲＣに相当する時間、オンすることが分かる。
従って、本実施形態のＥＳＤ保護回路１０は、過電圧がＥＳＤイベント発生時に電源ノードに印加された場合、従来のＥＳＤ保護回路３０と同様に動作する。また、ＮＭＯＳＭＮ０のオン時の電流波形の立ち上がりが急峻なことから、検出信号ｎ０→インバータＩＮＶ→内部ノードｎ２→ＰＭＯＳＭＰ２のフィードバック経路の遅延は、十分小さいということが分かる。
【００５２】
上記シミュレーション結果から、本実施形態のＥＳＤ保護回路１０は、過電圧検出回路１２が調整電圧で動作するため、通常動作時の電源電圧ＶＤＤでは、いかなるスルーレートであっても誤動作することはなく、ＥＳＤイベント発生時には確実に動作することが分かる。
また、ＥＳＤ保護回路１０にはデッド・ウィンドウの懸念がない、リークコントロールがしやすい、電圧調整回路１６を構成するダイオードＤのサイズは小さいため、面積インパクトが小さい等の利点がある。
【００５３】
以下、デッド・ウィンドウについて簡単に説明する。
従来のＥＳＤ保護回路として、図９に示すように、電圧トリガ型のＥＳＤ保護回路が知られている。同図に示すＥＳＤ保護回路は、ＧＧＮＭＯＳ（Gate Grounded NMOS）と呼ばれるＮＭＯＳによって構成されている。
ＧＧＮＭＯＳは、電源ノードとグランドノードとの間に接続され、ゲートがグランドノードに接続されている。
【００５４】
図１０は、図９に示すＥＳＤ保護回路を構成するＧＧＮＭＯＳの電流電圧特性を表すグラフである。同図に示すグラフの縦軸は、ＧＧＮＭＯＳのソース・ドレイン電流（ＥＳＤ電流）（Ｉ）、横軸は、ＧＧＮＭＯＳのソース・ドレイン電圧（電源電圧）（Ｖ）を表す。
このグラフに示すように、ＧＧＮＭＯＳは、ＥＳＤイベント発生時にオフしており、電源ノードに印加された過電圧による電流が増加するに従って電源ノードの電圧が第１の所定の電圧Ｖｔ０から上昇する。そして、過電圧による電流が所定の電流値Ｉｔ１になると、電源ノードの電圧がＧＧＮＭＯＳの寄生バイポーラトランジスタのターンオン電圧Ｖｔ１に到達して、ＧＧＮＭＯＳの寄生バイポーラトランジスタがオンする。これにより、電源ノードとグランドノートとがＧＧＮＭＯＳを介して接続され、電源ノードに印加された過電圧による電流が、ＧＧＮＭＯＳを介してグランドノードに流れて電源ノードの電圧がクランプされる。
【００５５】
しかし、電圧トリガ型のＧＧＮＭＯＳには、ＥＳＤイベント発生時に、ＧＧＮＭＯＳの寄生バイポーラトランジスタがターンオンしない程度の電流が電源ノードに流入した場合、電源ノードの電圧が、ＧＧＮＭＯＳの寄生バイポーラトランジスタのターンオン電圧Ｖｔ１まで上昇せず、トリガがかからずに電源電圧が高電圧となったままの状態が続くと、電源電圧で動作する内部回路の破壊に至るリスクがある。すなわち、電源電圧が、絶対最大定格より高いものの、ターンオン電圧Ｖｔ１よりは低く、ＥＳＤ電流も、電流値Ｉｔ１より低い場合、寄生バイポーラトランジスタがオンしない状態で、電圧がかかり続ける、デッド・ウィンドウという領域があり、ＧＧＮＭＯＳの構造上の問題である。このように、内部回路（被保護素子）が破壊されるというリスクがあると共に、ＧＧＮＭＯＳも破壊されるリスクがある。
【００５６】
本発明のＥＳＤ保護回路の各構成要素は、図示例の構成のものに限定されない。
例えば、ＰＭＯＳＭＰ２は、図４に示すように、電源ノードと検出信号ｎ０との間に接続してもよい。この場合も同様に、ＥＳＤイベント発生時に、検出信号ｎ０が、時定数ＲＣに相当する時間、Ｈになったときに、検出信号ｎ０の電圧を従来のＥＳＤ保護回路３０と同等の電圧まで高めることができ、ＮＭＯＳＭＮ０の駆動能力を従来のＥＳＤ保護回路３０のＮＭＯＳＭＮ０と同等にまで高めることができる。
【００５７】
また、電圧調整回路は、ダイオードＤの代わりに、図５に示すように、所定数のダイオード接続されたＰＭＯＳを使用してもよい。同図に示す電圧調整回路は、電源ノードとＰＭＯＳＭＰ１の基板およびソースとの間に直列に接続された３つのＰＭＯＳによって構成されている。全てのＰＭＯＳの基板は電源ノードに接続され、各々のＰＭＯＳのゲートは、自分自身のドレインに接続されている。
【００５８】
本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【符号の説明】
【００５９】
１０、３０  ＥＳＤ保護回路
１２  過電圧検出回路
１４  クランプ回路
１６  電圧調整回路
１８  電圧補償回路
２０  ＲＣ時定数回路
２２、ＩＮＶ  インバータ
ＭＰ１、ＭＰ２  ＰＭＯＳ
ＭＮ０、ＭＮ１、ＧＧＮＭＯＳ  ＮＭＯＳ
Ｒ  抵抗素子
Ｃ  容量素子
Ｄ  ダイオード
ＶＤＤ  電源電圧
ＶＳＳ  グランド電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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