(57)【要約】      （修正有）【課題】半導体装置の製造方法において、上下の層の位置ずれを精度良く認識する方法を提供する。【解決手段】第１の層５３に第１及び第２の凹部５３ｘ、５３ｙを形成する工程と、第１の層５３の上に、各凹部５３ｘ、５３ｙのそれぞれに倣う第１及び第２の溝６４ｘ、溝６４ｙを備えた第２の層６４を形成する工程と、第２の層６４の上に、窓６７ａを備えたレジスト膜６７を形成する工程と、第１の凹部５３ｘと第１の溝６４ｘとの第１の位置ずれΔ1と、第２の凹部５３ｙと第２の溝６４ｙとの第２の位置ずれΔ2とを測定する工程と、各位置ずれΔ1、Δ2の差Dが基準値D0よりも大きい場合に、窓６７ａと第１の溝６４ｘとの位置ずれdの許容値d0に差Dを加算する工程と、位置ずれdが許容値d0よりも大きい場合に、第１の層５３とレジスト膜６７との間に位置ずれがあると判断する工程とを有する。【選択図】図１９
2015082513.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上に第１の層を形成する工程と、
前記第１の層に、平面視で形が異なる第１の凹部と第２の凹部とを形成する工程と、
前記第１の層の上に、前記第１の凹部と前記第２の凹部の各々を覆う第１の溝と第２の溝とを備えた第２の層を形成する工程と、
前記第２の層の上に、窓を備えたレジスト膜を形成する工程と、
前記第２の層を形成した後に、前記第１の凹部と前記第１の溝との第１の位置ずれと、前記第２の凹部と前記第２の溝との第２の位置ずれとを測定する工程と、
前記第１の位置ずれと前記第２の位置ずれとの差が基準値よりも大きい場合に、前記窓と前記第１の溝との位置ずれの許容値に前記差を加算する工程と、
前記窓と前記第１の溝との位置ずれを測定する工程と、
前記測定した前記窓と前記第１の溝との前記位置ずれが前記許容値よりも大きい場合に、前記第１の層と前記レジスト膜との間に位置ずれがあると判断する工程と、
を有する半導体装置の製造方法。
【請求項２】
前記測定した前記窓と前記第１の溝との位置ずれが前記許容値よりも大きい場合に、前記レジスト膜を剥離して前記レジスト膜を再び形成する工程と、
前記測定した前記窓と前記第１の溝との位置ずれが、前記許容値以下の場合に、前記レジスト膜をマスクにして前記第２の層をエッチングする工程とを更に有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の層を形成する工程において、スパッタ法により前記第２の層を形成することを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１の凹部と前記第２の凹部は、同一の断面線を基準にしたときに幅が異なることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第１の凹部は、平面視で第１の仮想矩形の四辺の各々に設けられ、
前記第２の凹部は、平面視で前記第１の仮想矩形と中心を共有する第２の仮想矩形の四辺の各々に設けられたことを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記第１の凹部と前記第２の凹部とを形成する工程において、前記第１の層にホールを形成すると共に、
前記ホール内に導体プラグを形成する工程を更に有し、
前記２の層を形成する工程において、前記第２の層として金属層を形成し、
前記第２の層をエッチングする工程において、前記金属層をエッチングして前記導体プラグの上に金属配線を形成することを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
LSI等の半導体装置は、絶縁膜や配線等の様々な層を積層することにより製造される。これらの層の間に位置ずれがあると、例えば下の層の導体プラグと上の層の配線とが電気的に接続されなくなり、半導体装置の歩留まりが低下してしまう。
【０００３】
そのため、半導体装置を製造する際には、各層に位置合わせの基準となるマークを設け、上下に隣接する層の各々のマーク同士を基準にすることで、これらの層に位置ずれがあるかどうかが判断される。
【０００４】
但し、このようにマークを利用して位置ずれを認識する方法には、その認識の精度を高めるという点で更に改善の余地がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−１８９２５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体装置の製造方法において、上下の層の位置ずれを精度良く認識することを目的とする。
【課題を解決するための手段】
【０００７】
以下の開示の一観点によれば、半導体基板の上に第１の層を形成する工程と、前記第１の層に、平面視で形が異なる第１の凹部と第２の凹部とを形成する工程と、前記第１の層の上に、前記第１の凹部と前記第２の凹部の各々を覆う第１の溝と第２の溝とを備えた第２の層を形成する工程と、前記第２の層の上に、窓を備えたレジスト膜を形成する工程と、前記第２の層を形成した後に、前記第１の凹部と前記第１の溝との第１の位置ずれと、前記第２の凹部と前記第２の溝との第２の位置ずれとを測定する工程と、前記第１の位置ずれと前記第２の位置ずれとの差が基準値よりも大きい場合に、前記窓と前記第１の溝との位置ずれの許容値に前記差を加算する工程と、前記窓と前記第１の溝との位置ずれを測定する工程と、前記測定した前記窓と前記第１の溝との前記位置ずれが前記許容値よりも大きい場合に、前記第１の層と前記レジスト膜との間に位置ずれがあると判断する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
以下の開示によれば、第１の溝と第１の凹部との第１の位置ずれと、第２の溝と第２の凹部との位置ずれとの差を利用して、第１の層とレジスト膜との間に位置ずれがあるかどうかを判断する。第１の凹部と第２の凹部とを異なる形に形成すると、第２の層を形成するプロセスに変動があったときに、第１の位置ずれと第２の位置ずれの各々が異なる量で変動する。よって、このように第１の位置ずれと第２の位置ずれの差を利用することで、第２の層を形成するプロセスに変動があるかどうかが分かり、そのプロセス変動に騙されることなく、第１の層とレジスト膜との間に位置ずれがあるかどうかを判断することができる。
【図面の簡単な説明】
【０００９】
【図１】図１（ａ）、（ｂ）は、本願発明者が検討した位置ずれの確認方法について説明するための断面図（その１）である。
【図２】図２（ａ）、（ｂ）は、本願発明者が検討した位置ずれの確認方法について説明するための断面図（その２）である。
【図３】図３（ａ）、（ｂ）は、本願発明者が検討した位置ずれの確認方法について説明するための断面図（その３）である。
【図４】図４（ａ）は、本願発明者が検討した第１のマークの平面図であり、図４（ｂ）は、本願発明者が検討した第１のマークと第２のマークの平面図である。
【図５】図５は、本願発明者が検討した第２のマークと溝の観察像の一例を示す平面図である。
【図６】図６は、金属膜を形成するためのスパッタ法について模式的に示す断面図である。
【図７】図７は、本願発明者が検討に使用した半導体基板の全体平面図である。
【図８】図８（ａ）〜（ｃ）は、それぞれ図７の「左」、「中央」、及び「右」における金属膜の断面形状を示す模式断面図である。
【図９】図９は、図５の位置ずれdを測定して得られたウエハマップである。
【図１０】図１０は、図９の測定結果から誤差Δを除いたウエハマップである。
【図１１】図１１は、本願発明者が検討に使用した第１のマークの幅Wと位置ずれdとの関係を調査して得られたグラフである。
【図１２】図１２（ａ）、（ｂ）は、誤差Δを小さくするために本願発明者が検討した第１のマークの一例を示す平面図である。
【図１３】図１３（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図１４】図１４は、本実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図１５】図１５は、本実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図１６】図１６は、本実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図１７】図１７は、本実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図１８】図１８は、本実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図１９】図１９は、本実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図２０】図２０は、本実施形態に係る半導体装置の製造途中の断面図（その８）である。
【図２１】図２１は、本実施形態に係る半導体装置の製造途中の断面図（その９）である。
【図２２】図２２は、本実施形態に係る半導体装置の製造途中の断面図（その１０）である。
【図２３】図２３は、本実施形態において、図１６の工程を終了した時点でのスクライブ領域の拡大断面図である。
【図２４】図２４は、本実施形態において、第１の凹部と第２の凹部を形成する位置の一例を示す平面図である。
【図２５】図２５は、本実施形態において取得したスクライブ領域の画像を模式的に示す平面図である。
【図２６】図２６は、本実施形態において、レジスト膜と第３の絶縁膜とが位置ずれをしているときの平面図である。
【図２７】図２７は、本実施形態に係る位置ずれ確認方法を示すフローチャートである。
【図２８】図２８は、本実施形態に係る第１の凹部と第２の凹部の他の例について示す平面図である。
【発明を実施するための最良の形態】
【００１０】
本実施形態について説明する前に、本願発明者が検討した位置ずれの確認方法について説明する。
【００１１】
図１〜図３は、この位置ずれの確認方法について説明するための断面図である。
【００１２】
まず、図１（ａ）に示すように、チップ領域Iとスクライブ領域IIとを備えた半導体基板１としてシリコンウエハを用意し、その半導体基板１の上方に絶縁膜２を形成する。その絶縁膜２は、例えば、CVDで形成された酸化シリコン膜である。
【００１３】
次いで、図１（ｂ）に示すように、絶縁膜２をパターニングすることにより、チップ領域Iの絶縁膜２にホール２ａを形成すると共に、スクライブ領域IIの絶縁膜２に第１のマーク２ｂを形成する。
【００１４】
第１のマーク２ｂは、後述のように上下の層同士の位置ずれを確認するのに使用されるものであり、この例では第１のマーク２ｂとしてホール２ａよりも幅が広い凹部を形成する。
【００１５】
そして、各領域I、IIにCVD法でタングステン膜３を形成した後、絶縁膜２の上の余分なタングステン膜３をCMP法で研磨して除去することにより、ホール２ａ内に導体プラグ３ａを形成する。
【００１６】
なお、第１のマーク２ｂにもタングステン膜３は残存するが、ホール２ａよりも幅が広い第１のマーク２ｂはタングステン膜３で完全には埋め込まれず、タングステン膜３の上面に第１のマーク２ｂに倣った凹部が形成される。
【００１７】
図４（ａ）は、上記した第１のマーク２ｂの平面図である。
【００１８】
この例では、第１の仮想矩形R1の四辺の各々に矩形状の第１のマーク２ｂが設けられる。
【００１９】
次いで、図２（ａ）に示すように、チップ領域Iとスクライブ領域IIの各々に金属膜５としてスパッタ法でアルミニウム膜を形成する。
【００２０】
ここで、スパッタ法は段差被覆性が悪いため、スパッタ法で形成された金属膜５の上面は下地に倣った形状となり、スクライブ領域IIでは第１のマーク２ｂに倣った溝５ａが金属膜５に形成される。
【００２１】
次に、図２（ｂ）に示すように、金属膜５の上にフォトレジストを塗布し、それを露光、現像してレジスト膜７を形成する。
【００２２】
チップ領域Iにおいてはレジスト膜７は島状に残される。一方、スクライブ領域IIにおけるレジスト膜７には、第２のマーク７ａとして窓が形成される。
【００２３】
図４（ｂ）は、上記した第１のマーク２ｂと第２のマーク７ａの各々の平面図である。
【００２４】
この例では、前述の第１の仮想矩形R1の内側に第２の仮想矩形R2を設け、この第２の仮想矩形R2の四辺の各々に矩形状の第２のマーク７ａを設ける。
【００２５】
これらのマーク２ｂ、７ａは、チップ領域Iにおいて導体プラグ３ａとレジスト膜７とが位置ずれをしているかどうかを確認するために使用されものであり、各仮想矩形R1、R2の中心が一致していれば位置ずれはないと判断できる。
【００２６】
但し、図２（ｂ）に示されるように第１のマーク２ｂは金属膜５で覆われているため、半導体基板１の上方から可視光で第１のマーク２ｂを観察することはできない。
【００２７】
そのため、この例では金属膜５の溝５ａと第１のマーク２ｂの各々の中心が一致しているものとみなすことで、第１のマーク２ｂに代えて溝５ａを位置合わせの目印として使用する。
【００２８】
この場合、不図示のカメラを用いてレジスト膜７を透して溝５ａを見ることで、カメラにより溝５ａと第２のマーク７ａとを同時に観察し、これらの観察像を得ることができる。
【００２９】
図５は、その観察像の一例を示す平面図である。
【００３０】
本工程では、この観察像を画像処理することにより、前述の各仮想矩形R1、R2のそれぞれの中心Q1、Q2を求め、各中心Q1、Q2同士の位置ずれdを算出する。そして、その位置ずれdを、第１のマーク２ｂと第２のマーク７ａとの位置ずれとみなす。
【００３１】
ここで、位置ずれdが予め定めた許容値d0よりも大きい場合には、導体プラグ３ａとレジスト膜７との間に大きな位置ずれがあると判断し、レジスト膜７を剥離した後、金属膜５の上にレジスト膜７を再び形成する。このとき、再形成したレジスト７に再び位置ずれが発生するのを防止するために、上記の位置ずれdに基づいてレジスト７を露光するときの露光条件を補正するのが好ましい。
【００３２】
一方、位置ずれdが許容値d0以下の場合には、導体プラグ３ａとレジスト膜７との間は大きな位置ずれがないと判断し、図３（ａ）に示す工程を行う。
【００３３】
図３（ａ）の工程では、レジスト膜７をマスクにして金属膜５をドライエッチングすることにより、チップ領域Iに金属配線５ｂを形成する。
【００３４】
この後に、図３（ｂ）に示すように、レジスト膜７を剥離する。
【００３５】
以上説明した例では、図２（ｂ）に示したように、第１のマーク２ｂと溝５ａのそれぞれの中心が一致しているものとみなすことで、位置ずれの有無を確認するマークとして第１のマーク２ｂの代わりに溝５ａを使用する。
【００３６】
しかし、本願発明者の調査によれば、スパッタ法で形成した金属膜５においては、第１のマーク２ｂと溝５ａのそれぞれの中心が一致しないことがあることが以下のように明らかとなった。
【００３７】
図６は、金属膜５を形成するためのスパッタ法について模式的に示す断面図である。
【００３８】
図６に示すように、このスパッタ法においては、半導体基板１の上方に金属膜５の材料であるアルミニウムのターゲット２０を配する。そして、アルゴンプラズマ等によりターゲット２０の表面２０ａを叩くことで、表面２０ａから金属材料２０ｘを飛散させ、半導体基板１の上に金属材料２０ｘを堆積させて金属膜５を形成する。
【００３９】
ここで、半導体基板１への金属材料２０ｘの侵入方向は、半導体基板１の中央部１ａと周縁部１ｂとで異なる。例えば、中央部１ａでは左右から均等に金属材料２０ａが侵入するのに対し、周縁部１ｂでは左右のいずれか一方のみから金属材料２０ａが斜めに侵入する。
【００４０】
このような金属材料２０ａの侵入方向の相違に起因して、第１のマーク２ｂ（図２（ａ）参照）の上に形成される金属膜５の断面形状も以下のように異なる。
【００４１】
図７は、半導体基板１の全体平面図である。以下では、図７の「左」、「中央」、及び「右」に形成される金属膜５の断面形状について説明する。なお、これらのうち「左」と「右」は図６の周縁部１ｂに位置し、「中央」は図６の中央部１ａに位置する。
【００４２】
図８（ａ）〜（ｃ）は、それぞれ図７の「左」、「中央」、及び「右」における金属膜５の断面形状を示す模式断面図である。
【００４３】
図８（ｂ）に示すように、「中央」においては金属材料２０ａが左右から均等に侵入してくるため、第１のマーク２ｂの両側面に金属膜５が偏りなく形成される。その結果、金属膜５の溝５ａの中心Aは、第１のマーク２ｂの中心Bと略一致することとなる。
【００４４】
一方、図８（ａ）、（ｃ）に示すように、「左」と「右」においては、半導体基板１に対して金属材料２０ａが斜めに侵入してくるため、第１のマーク２ｂの各側面において金属膜５の膜厚に偏りが生じる。その結果、金属膜５の溝５ａの中心Aが、第１のマーク２ｂの中心Bから距離Δだけずれてしまう。以下ではこの距離Δのことを誤差Δとも呼ぶ。
【００４５】
この誤差Δが原因で、溝５ａを利用して第１のマーク２ｂと第２のマーク７ａとの位置ずれを正確に把握するのが難しくなる。
【００４６】
図９は、図５の位置ずれdを測定して得られたウエハマップである。その位置ずれdは、図５に示したように、溝５ａと第２のマーク７ａの観察像から得られた各仮想矩形R1、R2のそれぞれの中心Q1、Q2同士の位置ずれであって、その位置ずれを図９では矢印で示している。
【００４７】
図９においては、半導体基板１の中心から放射状に位置ずれが発生している。この結果のみを見ると、位置ずれdの主原因は、レジスト膜７を形成するときに使用した露光機の倍率が所定値からずれていることにあるように見える。
【００４８】
しかし、この位置ずれdには前述のような誤差Δが含まれているため、この判断が正しいかどうかは分らない。
【００４９】
図１０は、図９の測定結果から誤差Δを除いたウエハマップである。
【００５０】
図１０に示すように、誤差Δを除くと、実際には半導体基板１を周回するように絶縁膜２とレジスト膜７との間で位置ずれが発生している。この位置ずれが図９で放射状に見えたのは、金属膜５を形成するスパッタ法で発生した前述の誤差Δが、基板中心から離れるにつれ大きくなるためと考えられる。
【００５１】
これらの結果より、溝５ａを位置合わせの目印に用いたのでは、第１のマーク２ｂと第２のマーク７ａとの位置ずれを誤認してしまうことが明らかとなった。
【００５２】
このような誤認を防止するために、第１のマーク２ｂの幅Wを狭くして上記の誤差Δを小さくすることも考えられる。
【００５３】
図１１は、第１のマーク２ｂの幅Wと、上記の位置ずれdとの関係を調査して得られたグラフである。なお、この調査では、位置ずれdから倍率成分を抽出してそれをグラフの縦軸に採用した。
【００５４】
また、図１１の二つのグラフのうち、一方のグラフは半導体基板１の面内のX方向への位置ずれを示すグラフであり、他方のグラフは上記のX方向に直交するY方向への位置ずれを示すグラフである。
【００５５】
図１１の各グラフに示すように、X方向とY方向のいずれにおいても、第１のマーク２ｂの幅Wが狭いほど位置ずれが小さくなる。
【００５６】
図１２（ａ）、（ｂ）は、上記の誤差Δを小さくするために幅Wを狭くした第１のマーク２ｂの一例を示す平面図である。
【００５７】
図１２（ａ）の例では、幅Wを狭くして第１のマーク２ｂを細長くしている。そして、図１２（ｂ）の例では、第１のマーク２ｂを幅Wの狭い複数の正方形状としている。
【００５８】
図１１の結果によれば、図１２（ａ）、（ｂ）の各例のように幅Wを狭くすることで誤差Δが少なくなることになる。
【００５９】
しかしながら、この方法では誤差Δは小さくなるものの、溝５ａと第２のマーク７ａとの位置ずれdが発生する原因を特定することができない。例えば、位置ずれdが発生する原因としては、レジスト膜７を形成するときに使用する露光機の誤差の他に、図６のスパッタ法でのプロセス変動がある。そのプロセス変動は、ターゲット２０の累積使用時間の長期化に伴いターゲット２０の表面２０ａが削れ、半導体基板１とターゲット２０との間隔が長くなることで起こり得る。この場合、ターゲット２０の使用初期と比較して半導体基板１への金属材料２０ｘ侵入角度が変動し、これにより前述の誤差Δが変化することになる。
【００６０】
仮に前述のように幅Wを狭くしても、位置ずれdがこのようなプロセス変動に起因したものかどうかを判断することができない。
【００６１】
以下に、このようなプロセス変動に起因した誤差Δを排除することが可能な本実施形態について説明する。
【００６２】
（本実施形態）
図１３〜図２２は、本実施形態に係る半導体装置の製造途中の断面図である。
【００６３】
まず、図１３（ａ）に示すように、チップ領域Iとスクライブ領域IIとを備えた半導体基板３０としてシリコンウエハを用意する。
【００６４】
そして、酸化シリコン膜等の素子分離絶縁膜３１で半導体基板３０の活性領域を画定し、各活性領域に複数のMOS(Metal Oxide Silicon)トランジスタTRを形成する。各トランジスタTRは、半導体基板３０の表面を熱酸化してなるゲート絶縁膜３２とその上に形成されたゲート電極３３とを有し、そのゲート電極３３の両脇の半導体基板３０にはソースドレイン領域３４が形成される。
【００６５】
次に、図１３（ｂ）に示すように、各領域I、IIに順にカバー絶縁膜３９と第１の絶縁膜４０をCVD法でこの順に形成する。このうち、カバー絶縁膜３９としては窒化シリコン膜を形成し、第１の絶縁膜４０としては酸化シリコン膜を形成する。
【００６６】
更に、第１の絶縁膜４０の表面をCMP(Chemical Mechanical Polishing)法で研磨して平坦化した後、カバー絶縁膜３９と第１の絶縁膜４０の各々をパターニングし、ソースドレイン領域３４の上にコンタクトホール４０ａを形成する。
【００６７】
そして、第１の絶縁膜４０の上と各コンタクトホール４０ａ内とにCVD法でタングステン膜を形成する。なお、タングステン膜の形成前に、グルー膜としてチタン膜と窒化チタン膜とをこの順にスパッタ法で形成してもよい。その後、CMP法で第１の絶縁膜４０の上の余分なタングステン膜を除去し、コンタクトホール４０ａ内のみにタングステン膜をコンタクトプラグ４１として残す。
【００６８】
続いて、図１４に示すように、第２の絶縁膜４８の形成とダマシン法による金属配線４９の形成とを繰り返すことにより、第１の絶縁膜４０とコンタクトプラグ４１の各々の上に多層配線構造４５を形成する。
【００６９】
その多層配線構造４５における第２の絶縁膜４８としては、例えば、CVD法でSiC膜等の第１のキャップ絶縁膜４６とSiOC膜等の低誘電率絶縁膜４７とをこの順に形成し得る。
【００７０】
一方、金属配線４９としては、電界めっき法により銅膜を形成し得る。
【００７１】
次に、図１５に示すように、上記の多層配線構造４５の上にCVD法でSiC膜を５０nm〜１００nm程度の厚さに形成し、そのSiC膜を第２のキャップ絶縁膜５２とする。
【００７２】
更に、第２のキャップ絶縁膜５２の上に第３の絶縁膜５３としてCVD法で酸化シリコン膜を５００nm〜１５００nm程度の厚さに形成する。
【００７３】
なお、第３の絶縁膜５３は、その上の膜との位置合わせの対象となる第１の層の一例である。
【００７４】
続いて、図１６に示すように、フォトリソグラフィとエッチングにより第２のキャップ絶縁膜５２と第３の絶縁膜５３の各々をパターニングし、チップ領域Iにホール５３ａを形成する。そのホール５３ａからは金属配線４９の表面が露出する。
【００７５】
これと同時に、スクライブ領域IIにおける第２のキャップ絶縁膜５２と第３の絶縁膜５３に、第１の凹部５３ｘと第２の凹部５３ｙとを互いに間隔をおいて形成する。
【００７６】
第１の凹部５３ｘと第２の凹部５３ｙは、いずれもホール５３ａよりも広い幅に形成され、後述のように上下の層同士の位置ずれを確認するのに使用される。
【００７７】
図２３は、本工程を終了した時点でのスクライブ領域IIの拡大断面図である。なお、上記した図１６のスクライブ領域IIの断面図は、図２３のI−I線に沿う断面図に相当する。
【００７８】
図２３に示すように、第１の凹部５３ｘは、平面視で矩形状であって、正方形状の第１の仮想矩形R1の四辺の各々に設けられる。
【００７９】
その第１の仮想矩形R1の内側には、当該第１の仮想矩形R1と中心Q1を共有する正方形状の第２の仮想矩形R2が設けられ、その第２の仮想矩形R2の四辺の各々に第２の凹部５３ｙが設けられる。
【００８０】
第２の凹部５３ｙは平面視で矩形状であるが、上記のI−I線を基準にしたときの第２の凹部５３ｙの幅W2は第１の凹部５３ｘの幅W1よりも狭い。
【００８１】
これらの幅W1、W2は特に限定されない。本実施形態では第１の凹部５３ｘの幅W1を３μm〜１μm程度とし、第２の凹部５３ｙの幅W2を２μm〜０．５μm程度とする。
【００８２】
また、第１の凹部５３ｘと第２の凹部５３ｙの形成する位置も特に限定されない。
【００８３】
図２４は、各凹部５３ｘ、５３ｙを形成する位置の一例を示す平面図である。
【００８４】
図２４の例では、チップ領域Iの四隅のスクライブ領域IIにマーク形成領域Mを設定し、そのマーク形成領域Mに各凹部５３ｘ、５３ｙを形成する。
【００８５】
次に、図１７に示すように、各領域I、IIにCVD法でタングステン膜５５を形成した後、第３の絶縁膜５３の上の余分なタングステン膜５５をCMP法で研磨して除去することにより、ホール５３ａ内に導体プラグ５５ａを形成する。
【００８６】
なお、第１の凹部５３ｘと第２の凹部５３ｙにもタングステン膜５５は残存するが、ホール５３ａよりも幅が広い各凹部５３ｘ、５３ｙはタングステン膜５５で完全には埋め込まれない。そのため、タングステン膜５５の上面には、これらの凹部５３ｘ、５３ｙに倣った凹部５５ｘ、５５ｙが形成される。
【００８７】
次いで、図１８に示すように、チップ領域Iとスクライブ領域IIの各々にスパッタ法で金属積層膜６４を形成する。なお、金属積層膜６４は、その下の第３の絶縁膜５３との位置合わせの対象となる第２の層の一例である。
【００８８】
その金属積層膜６４として、例えば、厚さが１０nm〜１００nm程度の第１の窒化チタン膜６１と、厚さが５００nm〜３０００nm程度のアルミニウム膜６２と、厚さが１０nm〜１００nm程度の第２の窒化チタン膜６３をこの順に形成する。
【００８９】
前述のようにスパッタ法は段差被覆性が悪いため、スパッタ法で形成された金属積層膜６４の上面は下地に倣った形状となる。その結果、スクライブ領域IIにおける金属積層膜６４の上面には、凹部５３ｘ、５５ｘを覆う第１の溝６４ｘと、凹部５３ｙ、５５ｙを覆う第２の溝６４ｙとが形成されることになる。
【００９０】
ここで、図７（ａ）〜（ｃ）等において説明したように、金属積層膜６４をスパッタ法で形成すると、金属積層膜６４の上面に形成された第１の溝６４ｘの中心A1が、第１の凹部５３ｘの中心B1と距離Δ1だけずれることがある。
【００９１】
同様に、第２の溝６４ｙの中心A2も、第２の凹部５３ｙの中心B2と距離Δ2だけずれることがある。
【００９２】
但し、本実施形態では第１の凹部５３ｘと第２の凹部５３ｙとを平面視で形が異なるように形成したため、これらの凹部への金属積層膜６４の付き方も各凹部５３ｘ、５３ｙごとに異なり、距離Δ1、Δ2の値も異なるようになる。
【００９３】
以下では、距離Δ1を、第１の凹部５３ｘと第１の溝６４ｘとの位置ずれの量を表す第１の位置ずれと呼ぶ。同様に、距離Δ2を、第２の凹部５３ｙと第２の溝６４ｙとの位置ずれの量を表す第２の位置ずれと呼ぶ。
【００９４】
これ以降は、金属積層膜６４をパターニングして金属配線を形成する工程に移る。
【００９５】
その金属配線と下地の第３の絶縁膜５３との位置ずれを低減するために、本実施形態では以下のようにしてパターニング用のレジスト膜の位置ずれを事前に確認する。
【００９６】
図２７は、本実施形態に係る位置ずれ確認方法を示すフローチャートである。
【００９７】
最初のステップS1では、図１９に示すように、金属積層膜６４の上にフォトレジストを塗布し、それを露光、現像してレジスト膜６７を形成する。
【００９８】
チップ領域Iにおいてはレジスト膜６７は島状に残される。一方、スクライブ領域IIにおけるレジスト膜６７には窓６７ａが形成される。
【００９９】
図２５は、本工程の終了した時点において、位置ずれ検査装置のカメラで取得したスクライブ領域IIの画像１００を模式的に示す平面図である。
【０１００】
そのカメラでは可視光像が得られるが、レジスト膜６７は可視光を透過するため、レジスト膜６７を透してその下の第１の溝６４ｘや第２の溝６４ｙの像を取得することができる。
【０１０１】
そして、その画像１００においては、上記した第１の溝６４ｘの各々が、第３の仮想矩形R3に沿うように観察される。同様に、第２の溝６４ｙの各々は、第４の仮想矩形R4に沿うように観察される。
【０１０２】
一方、レジスト膜６７の窓６７ａは、平面視で矩形状であり、正方形状の第５の仮想矩形R5の四辺の各々に設けられる。この窓６７ａは、後述のようにレジスト膜６７と第３の絶縁膜５３とが位置ずれをしているかどうかを判断するのに使用される。
【０１０３】
図２６は、レジスト膜６７と第３の絶縁膜５３とが位置ずれをしているときの平面図である。
【０１０４】
図２６に示すように、位置ずれがあるときは、前述の第３の仮想矩形R3と第５の仮想矩形R5の各々の中心Q3、Q5が距離dだけずれる。
【０１０５】
ここで、図１８に示したように、第１の溝６４ｘと第１の凹部５３ｘとの各々の中心A1、B1同士は上記の誤差Δ1だけずれているので、上記の距離dは、レジスト膜６７と第３の絶縁膜５３との位置ずれに等しいとは限らない。
【０１０６】
その位置ずれを正確に把握するために、次のステップS2では、不図示の位置ずれ測定装置を用いることにより、前述の第１の位置ずれΔ1と第２の位置ずれΔ2を光学的に測定する。
【０１０７】
これらの位置ずれΔ1、Δ2は、タングステン膜５５の形成前に位置ずれ検査装置で各凹部５３ｘ、５３ｙの中心B1、B2の位置を測定し、各中心B1、B2と溝６４ｘ、６４ｙの各中心A1、A2との距離を上記の位置ずれ検査装置で計測することで得られる。
【０１０８】
次に、ステップS3に移り、上記の位置ずれの差D（＝Δ1−Δ2）を求める。
【０１０９】
ここで、前述のように平面形状が異なる第１の凹部５３ｘと第２の凹部５３ｙとでは金属積層膜６４の付き方が異なるので、上記の差Dは、一般的には０にはならない。
【０１１０】
また、金属積層膜６４を成膜するスパッタ法においては、図６に示したように、ターゲット２０を使用した累積時間が長くなるとターゲット２０と基板との間隔が長くなり、このようなプロセス変動が原因で各位置ずれΔ1、Δ2も変動する。その変動量は、平面形状が異なる各凹部５３ｘ、５３ｙごとに異なるので、第１の位置ずれΔ1と第２の位置ずれΔ2とでは異なる値になる。
【０１１１】
そのため、上記の差D（＝Δ1−Δ2）は、スパッタ法のプロセス変動がどの程度進行したかの目安となり、プロセス変動が進むほど差Dは大きくなると考えられる。
【０１１２】
そこで、本ステップS3では、差D（＝Δ1−Δ2）が基準値D0よりも大きいか否かを判断し、金属積層膜６４を成膜するスパッタ法においてどの程度のプロセス変動があるかを把握する。
【０１１３】
基準値D0は、上記のプロセス変動がどの程度進行しているのかを把握する目安であって、ユーザが自身の判断で任意に設定し得る。
【０１１４】
ここで、差Dが基準値D0よりも大きくない（NO）と判断された場合には、プロセス変動が大きく進行していないと考えられるので、ステップS4に移る。
【０１１５】
ステップS4では、レジスト膜６７の窓６７ａと第１の溝６４ｘとの位置ずれの許容値d0を変更しないと決定する。なお、許容値d0は、図２６の各仮想矩形R3、R5の各々の中心Q3、Q5同士の距離dに許容される上限値であって、半導体装置の製造の初期の段階において予め設定される。
【０１１６】
一方、ステップS3において上記の差Dが基準値D0よりも大きい（YES）と判断された場合にはステップS5に移る。
【０１１７】
このように差Dが基準値D0よりも大きい場合には、半導体装置の製造の初期と比較して金属積層膜６４を成膜するスパッタ法のプロセス変動が進行していると考えられる。
【０１１８】
よって、初期に設定しておいた許容値d0を用いたのでは、第３の絶縁膜５３とレジスト膜６７との実際の位置ずれが僅かであっても、プロセス変動に起因して距離dが許容値d0を超え、これらの膜の間に大きな位置ずれがあると誤認するおそれがある。
【０１１９】
そこで、本ステップS5においては、許容値d0に上記の差Dを加算することにより許容値d0の値を大きくし、プロセス変動が進行した場合に位置ずれがあると誤って認識する危険性を低減する。
【０１２０】
このようにして変更した許容値d0は、当該半導体基板３０だけでなく、後続の半導体基板３０やロットに対しても適用される。
【０１２１】
上記のようにステップS4とステップS5を行った後はステップS6に移る。
【０１２２】
ステップS6においては、不図示の位置ずれ測定装置を用いて、レジスト膜６７の窓６７ａと第１の溝６４ｘとの位置ずれを測定する。その位置ずれとして、本実施形態では、図２６の各仮想矩形R3、R5の各々の中心Q3、Q5同士の距離dを採用する。
【０１２３】
次に、ステップS7に移り、ステップS6で測定した位置ずれdが前述の許容値d0よりも大きいか否かを判断する。
【０１２４】
ここで、ステップS5において予め許容値d0に上記の差Dを加えたことで、前述のようにプロセス変動の進行に起因して第３の絶縁膜５３とレジスト膜６７との間に位置ずれがあると誤認する危険性を低減できる。
【０１２５】
ステップS7において位置ずれdが前述の許容値d0よりも大きい（YES）とされた場合には、第３の絶縁膜５３とレジスト膜６７との間に位置ずれがあること判断できる。
【０１２６】
よって、この場合はステップS9に移ってレジスト膜６７を剥離した後、再びステップS1に戻ってレジスト膜６７を形成し直す。
【０１２７】
このとき、再形成したレジスト膜６７に再び位置ずれが発生するのを防止するために、上記の位置ずれdに基づいてレジスト膜６７を露光するときの露光条件を補正する。補正の対象となる露光条件としては、例えば、露光時間や倍率等がある。
【０１２８】
一方、ステップS7において位置ずれdが前述の許容値d0よりも大きくない（NO）と判断された場合には、第３の絶縁膜５３とレジスト膜６７との間に大きな位置ずれがないと考えられるため、ステップS8に移る。
【０１２９】
ステップS8においては、図２０に示すように、レジスト膜６７をマスクにして金属積層膜６４をドライエッチングすることにより、導体プラグ５５ａの上に金属配線６４ａを形成する。
【０１３０】
このドライエッチングは、例えば、塩素ガスを含むエッチングガスを使用するRIE(Reactive Ion Etching)により行い得る。
【０１３１】
ここで、本工程は、上記のように位置ずれdが許容値d0よりも大きくなく、第３の絶縁膜５３とレジスト膜６７との間に大きな位置ずれがないと考えられる場合に行われる。そのため、第３の絶縁膜５３に埋め込まれた導体プラグ５５ａと金属配線６４ａとの間には大きな位置ずれが発生せず、導体プラグ５５ａと金属配線６４ａとを電気的に良好に接続することができる。
【０１３２】
次に、図２１に示すようにレジスト膜６７を除去した後、図２２に示すようにチップ領域Iとスクライブ領域IIの各々に第１のパシベーション膜７１としてCVD法で酸化シリコン膜を形成する。
【０１３３】
その後、その第１のパシベーション膜７１の上に第２のパシベーション膜７２としてCVD法で窒化シリコン膜を形成した後、各パシベーション膜７１、７２をパターニングして金属配線６４ａの上に開口７１ａを形成する。なお、このパターニングの際には金属配線６４ａの第２の窒化チタン膜６３もエッチングされ、開口７１ａからアルミニウム膜６２が露出する。
【０１３４】
以上により、本実施形態に係る半導体装置の基本構造が完成する。
【０１３５】
上記した本実施形態によれば、図２３のように平面視で形が異なる二つの凹部５３ｘ、５３ｙを利用することで、ステップS3（図２７参照）において金属積層膜６４を形成するスパッタ法でプロセス変動が進行しているかどうかを判断できる。
【０１３６】
よって、プロセス変動が原因で第３の絶縁膜５３とレジスト膜６７とが位置ずれしていると誤認するおそれが少なくなり、第３の絶縁膜５３とレジスト膜６７との位置ずれを正確に確認することができる。
【０１３７】
以上、本実施形態について詳細に説明したが、本実施形態は上記に限定されない。
【０１３８】
例えば、第１の凹部５３ｘと第２の凹部５３ｙは、それぞれへの金属積層膜６４の付き方が異なるように平面視で異なる形状であれば図２３の形に限定されない。
【０１３９】
図２８は、第１の凹部５３ｘと第２の凹部５３ｙの他の例について示す平面図である。図２８の例では、第１の凹部５３ｘを正方形にし、第２の凹部５３ｙを長方形にする。このような形状であっても、金属積層膜６４の付き方が第１の凹部５３ｘと第２の凹部５３ｙとで異なるようになるため、前述のように各位置ずれΔ1、Δ2を利用してプロセス変動による位置ずれの誤認を防止できる。
【符号の説明】
【０１４０】
１、３０…半導体基板、２…絶縁膜、２ａ…ホール、２ｂ…第１のマーク、３…タングステン膜、３ａ…導体プラグ、５…金属膜、５ａ…溝、５ｂ…金属配線、７…レジスト膜、７ａ…第２のマーク、２０…ターゲット、２０ａ…表面、２０ｘ…金属材料、３１…素子分離絶縁膜、３２…ゲート絶縁膜、３３…ゲート電極、３４…ソースドレイン領域、３９…カバー絶縁膜、４０…第１の絶縁膜、４０ａ…コンタクトホール、４１…コンタクトプラグ、４６…第１のキャップ絶縁膜、４７…低誘電率絶縁膜、４８…第２の絶縁膜、４９…金属配線、５２…第２のキャップ絶縁膜、５３…第３の絶縁膜、５３ａ…ホール、５３ｘ…第１の凹部、５３ｙ…第２の凹部、５５…タングステン膜、５５ａ…導体プラグ、５５ｘ、５５ｙ…凹部、６１…第１の窒化チタン膜、６２…アルミニウム膜、６３…第２の窒化チタン膜、６４…金属積層膜、６４ｘ…第１の溝、６４ｙ…第２の溝、６４ａ…金属配線、６７…レジスト膜、６７ａ…窓、７１…第１のパシベーション膜、７１ａ…開口、７２…第２のパシベーション膜、１００…画像、R1〜R5…第１〜第５の仮想矩形。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
2015082513.tif 000024
【図２３】
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【図２４】
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【図２５】
2015082513.tif 000027
【図２６】
2015082513.tif 000028
【図２７】
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【図２８】
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