(57)【要約】【課題】チャージポンプ回路の効率を向上する。【解決手段】チャージポンプ回路は、ダイオード接続されたトランジスタとキャパシタとを含む基本回路が直列に接続されている。少なくとも１つのトランジスタにバックゲートを設け、そのバックゲートをチャージポンプ回路のいずれかのノードに接続する。例えば、チャージポンプ回路が昇圧型であり、トランジスタがｎチャネル型の場合、最終段のトランジスタのバックゲートをチャージポンプ回路の出力ノードに接続する。その他の段のトランジスタのバックゲートをチャージポンプ回路の入力ノードに接続する。これにより、最終段の基本回路の電圧保持能力を向上させ、また、他の段は、トランジスタのしきい値電圧の上昇が抑えられているため、その変換効率を向上させることができる。【選択図】図１
2015164386.tif 000002
【特許請求の範囲】
【請求項１】
第１の電圧から第２の電圧を生成することができる機能を有するチャージポンプ回路であり、
前記第１の電圧が入力される第１の入力端子と、
前記第２の電圧を出力する第１の出力端子と、
前記第１の入力端子と前記第１の出力端子間に、直列に接続されたｋ段（ｋは２以上の整数）の基本回路と、
を有し、
前記基本回路は、
第２の入力端子と、
次段の前記基本回路の前記第２の入力端子が接続される第２の出力端子と、
ゲートとドレインが接続されたトランジスタでなるダイオードと、
第１および第２の端子を有するキャパシタと、
を有し、
前記ダイオードは、アノードが前記第２の出力端子に接続され、カソードが前記第２の入力端子に接続され、
前記キャパシタの前記第１の端子は、前記第２の出力端子に接続され、
第１段乃至第ｋ−１段の前記基本回路において、隣接する２段の前記キャパシタの前記第２の端子には、互いに位相が反転されたクロック信号が入力され、
第ｋ段の前記基本回路の前記キャパシタの第２の端子には、第３の電圧が入力され、
前記ｋ段の基本回路の少なくとも１つにおいて、
前記トランジスタはバックゲートを有し、
前記バックゲートは、前記第１の入力端子、前記第１の出力端子、または当該トランジスタのドレインのいずれかに接続されていることを特徴とするチャージポンプ回路。
【請求項２】
請求項１において、
前記第１および第３の電圧は接地電位であり、前記第２の電圧は負電圧であることを特徴とするチャージポンプ回路。
【請求項３】
請求項１又は２において、
前記基本回路のトランジスタは、ｎチャネル型トランジスタであり、
第ｋ段の前記基本回路のトランジスタは、ドレインにバックゲートが接続されていることを特徴とするチャージポンプ回路。
【請求項４】
請求項１又は２において、
前記基本回路のトランジスタは、ｐチャネル型トランジスタであり、
第ｋ段の前記基本回路のトランジスタは、バックゲートが前記第１の入力端子に接続されていることを特徴とするチャージポンプ回路。
【請求項５】
第１の電圧から第２の電圧を生成することができる機能を有するチャージポンプ回路であり、
前記第１の電圧が入力される第１の入力端子と、
前記第２の電圧を出力する第１の出力端子と、
前記第１の入力端子と前記第１の出力端子間に、直列に接続されたｋ段（ｋは２以上の整数）の基本回路と、
を有し、
前記基本回路は、
第２の入力端子と、
次段の前記基本回路の前記第２の入力端子が接続される第２の出力端子と、
ゲートとドレインが接続されたトランジスタでなるダイオードと、
第１および第２の端子を有するキャパシタと、
を有し、
前記ダイオードは、アノードが前記第２の入力端子に接続され、カソードが前記第２の出力端子に接続され、
前記キャパシタの前記第１の端子は、前記第２の出力端子に接続され、
第１段乃至第ｋ−１段の前記基本回路において、隣接する２段の前記キャパシタの前記第２の端子には、互いに位相が反転されたクロック信号が入力され、
第ｋ段の前記基本回路の前記キャパシタの第２の端子には、第３の電圧が入力され、
前記ｋ段の基本回路の少なくとも１つにおいて、
前記トランジスタはバックゲートを有し、
前記バックゲートは、前記第１の入力端子、前記第１の出力端子、または当該トランジスタのドレインのいずれかに接続されていることを特徴とするチャージポンプ回路。
【請求項６】
請求項５において、
前記基本回路のトランジスタは、ｎチャネル型トランジスタであり、
第ｋ段の前記基本回路のトランジスタは、バックゲートが前記第１の入力端子に接続されていることを特徴とするチャージポンプ回路。
【請求項７】
請求項５において、
前記基本回路のトランジスタは、ｐチャネル型トランジスタであり、
第ｋ段の前記基本回路のトランジスタは、ドレインにバックゲートが接続されていることを特徴とするチャージポンプ回路。
【請求項８】
請求項１乃至７のいずれか１項において、
第１段乃至第ｋ−１段の前記基本回路の前記トランジスタは、それぞれ、バックゲートを有し、
前記バックゲートは、前記第１の入力端子、前記第１の出力端子、または当該トランジスタのドレインのいずれかに接続されていることを特徴とするチャージポンプ回路。
【請求項９】
請求項１又は２において、
前記基本回路のトランジスタは、バックゲートを有し、酸化物半導体でチャネルが形成されており、
第１段乃至第ｋ−１段の前記基本回路のトランジスタのバックゲートは、前記第１の入力端子、前記第１の出力端子、または当該トランジスタのドレインのいずれかに接続され、
第ｋ段の前記基本回路のトランジスタのバックゲートは、ドレインに接続されていることを特徴とするチャージポンプ回路。
【請求項１０】
請求項５において、
前記基本回路のトランジスタは、バックゲートを有し、酸化物半導体でチャネルが形成され、
第１段乃至第ｋ−１段の前記基本回路のトランジスタのバックゲートは、前記第１の入力端子、前記第１の出力端子、または当該トランジスタのドレインのいずれかに接続され、
第ｋ段の前記基本回路のトランジスタのバックゲートは、前記第１の入力端子に接続されていることを特徴とするチャージポンプ回路。
【請求項１１】
請求項１乃至請求項１０に記載のチャージポンプ回路を含む半導体装置。
【請求項１２】
請求項９に記載のチャージポンプ回路と、
前記チャージポンプ回路で生成された前記第２の電圧が供給される回路と、
を有し、
前記回路は、酸化物半導体でチャネルが形成されるトランジスタを含み、当該トランジスタのバックチャネルには、前記第２の電圧が印加されることを特徴とする半導体装置。
【請求項１３】
アンテナと、
電源回路と、
回路と、
ロジック部と、
請求項９に記載のチャージポンプ回路と、
メモリ部と、
を有し、
前記電源回路は、前記アンテナで受信した信号から第３、第４の電圧を生成することができる機能を有し、
前記ロジック部は、前記アンテナから送信する信号を生成することができる機能を有し、
前記メモリ部は、前記ロジック部が処理するデータを記憶することができる機能を有し、
前記チャージポンプ回路は、負電圧を生成することができる機能を有し、
前記回路は、第１および第２のクロック信号を生成することができる機能を有し、
前記第２のクロック信号は前記第１のクロック信号の位相が反転された信号であり、
前記第１および前記第２のクロック信号は前記チャージポンプ回路に入力され、
前記メモリ部は、
前記データが入力される配線と、
前記データを電圧として保持するノードと、
前記ノードと前記配線との間の導通状態を制御する第１のトランジスタと、
を有し、
前記第１のトランジスタは、酸化物半導体でチャネルが形成されるトランジスタであり、当該トランジスタのバックチャネルには、前記負電圧が印加されることを特徴とする半導体装置。
【請求項１４】
アンテナと、
ロジック部と、
第１の回路と、
メモリ部と、
を有し、
前記ロジック部は、前記アンテナから送信する信号を生成することができる機能を有し、
前記メモリ部は、前記ロジック部が処理するデータを記憶することができる機能を有し、
前記第１の回路は、前記メモリ部に第１の電圧を印加することができる機能を有し、
前記第１の回路は、入力端子と、出力端子と、第２の回路と、キャパシタ部とを有し、
前記出力端子は、前記キャパシタ部の入力ノードに接続され、
前記キャパシタ部の前記入力ノードは、前記第２の回路を介して前記入力端子に接続され、
前記第２の回路は、前記入力端子から前記出力端子の向きに電流が流れるような整流作用を有しており、
前記第２の回路は、ダイオード接続された１又は複数の第１のトランジスタを有し、
前記メモリ部は、
書き込むデータが入力される配線と、
前記データを電圧として保持するノードと、
前記ノードと前記配線との間の導通状態を制御する第２のトランジスタと、
を有し、
前記第１および第２のトランジスタは、酸化物半導体でチャネルが形成され、
前記第２のトランジスタのバックチャネルには、前記第１の電圧が印加されることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、物、方法、または、製造方法に関する。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。本発明の一態様は、半導体装置、その駆動方法、または、その作製方法に関する。特に、本発明の一態様は、チャージポンプ回路、及びそれを備えた半導体装置に関する。
【０００２】
なお、本明細書において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能し得る装置全般をいう。例えば、集積回路、集積回路を備えたチップは、半導体装置の一例である。また、表示装置、発光装置、照明装置及び電子機器等は、半導体装置を有している場合がある。
【背景技術】
【０００３】
電圧生成回路として、キャパシタ、およびダイオード接続されたトランジスタを用いたチャージポンプ回路が知られている（例えば、特許文献１）。チャージポンプ回路は、コイルを用いずに、入力電圧よりも高い電圧または低い電圧を生成することができる回路であるため、プロセッサやメモリなどと共に、１つのＩＣチップに集積することが容易である。
【０００４】
Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）等の酸化物半導体（ＯＳ）層で、チャネルが形成されるトランジスタ（以下、ＯＳトランジスタと呼ぶ。）が知られている。酸化物半導体はシリコンよりもバンドギャップが大きいため、ＯＳトランジスタはオフ電流が極めて低くなることが知られている。ＯＳトランジスタのオフ電流特性を利用した様々な半導体装置が提案されている。例えば、特許文献２には、チャージポンプ回路が記載されている。非特許文献１には、不揮発性メモリが記載されている。非特許文献２には、ＣＰＵ（中央演算装置）が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−２７０５４１号公報
【特許文献２】特開２０１１−１７１７００号公報
【非特許文献】
【０００６】
【非特許文献１】Ｎａｇａｔｓｕｋａ．Ｓ  ｅｔ．ａｌ．，”Ａ  ３ｂｉｔ／ｃｅｌｌ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  ｗｉｔｈ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｉｎ−Ｇａ−Ｚｎ−Ｏ  ＴＦＴ”、Ｔｅｃｈ．  Ｄｉｇ．  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｍｅｍｏｒｙ  Ｗｏｒｋｓｈｏｐ  （ＩＭＷ），  ２０１３、ｐｐ．１８８−１９９
【非特許文献２】Ｈ．Ｋｏｂａｙａｓｈｉ  ｅｔ  ａｌ．，”Ｐｒｏｃｅｓｓｏｒ  ｗｉｔｈ  ４．９−μｓ  Ｂｒｅａｋ−ｅｖｅｎ  Ｔｉｍｅ  ｉｎ  Ｐｏｗｅｒ  Ｇａｔｉｎｇ  Ｕｓｉｎｇ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｉｎ−Ｇａ−Ｚｎ−Ｏｘｉｄｅ  Ｔｒａｎｓｉｓｔｏｒ，”ＣＯＯＬ  Ｃｈｉｐｓ  ＸＶＩ，２０１３，ＳｅｓｓｉｏｎＶＩ−１
【発明の概要】
【発明が解決しようとする課題】
【０００７】
プロセッサなどの半導体装置の低消費電力化が求められている。そのため、エネルギー損失の少ない高効率のチャージポンプ回路が要求される。また、半導体装置の消費電力削減のため、パワーゲーティングやクロックゲーティング等により、必要のない回路の動作を停止させることが行われている。しかしながら、回路の動作停止期間でも、その回路にチャージポンプ回路から電圧を供給する必要がある場合、チャージポンプ回路を動作させることになる。
【０００８】
ＯＳトランジスタのしきい値電圧（以下、しきい値、あるいはＶｔｈと呼ぶ場合がある。）を高くすることで、低いオフ電流特性をより効果的に利用できる。例えば、非特許文献１に示されているメモリでは、ＯＳトランジスタをオフ状態にすることでデータを保持する。ＯＳトランジスタのＶｔｈが低いと、電荷保持期間において、ＯＳトランジスタのソースとドレイン間が電荷のリークパスとなり、メモリセルで保持しているデータが消失してしまう可能性がある。つまり、ＯＳトランジスタのＶｔｈを高くすることで、メモリセルの保持特性を向上させることが可能である。
【０００９】
一方で、酸化物半導体は、現状、ドーパントの添加によりその導電型を制御することが困難である。つまり、チャネル形成領域へのドーパントの添加により、ＯＳトランジスタのしきい値電圧を制御することが実現されていない。また、我々の研究において、ＯＳトランジスタのＶｔｈは、Ｓｉトランジスタよりも作製条件によって変動しやすいことが分かっている。
【００１０】
ＯＳトランジスタは、Ｓｉトランジスタよりも高い温度で使用することができる。図３０に、試作したトランジスタの温度特性の測定結果を示す。同図ＡがＯＳトランジスタの測定結果であり、同図ＢがＳｉトランジスタの測定結果である。−２５℃、５０℃、１５０℃の温度（Ｔｍｐ）下において、ゲート電圧ＶＧ−ドレイン電流ＩＤ特性、及びゲート電圧ＶＧ−電界効果移動度μＦＥ特性について、測定を行った。測定時のドレイン電圧ＶＤは１Ｖとした。
【００１１】
また、ＯＳトランジスタは、チャネル長Ｌ＝０．４５μｍ、チャネル幅Ｗ＝１０μｍ、ゲート絶縁層の等価酸化膜厚Ｔｏｘ＝２０ｎｍである。Ｓｉトランジスタは、Ｌ＝０．３５μｍ、Ｗ＝１０μｍ、Ｔｏｘ＝２０ｎｍである。
【００１２】
ＯＳトランジスタの酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ系酸化物で作製され、Ｓｉトランジスタは、ＳＯＩ型単結晶シリコンウエハから作製された。
【００１３】
図３０Ａ、図３０Ｂからは、ＯＳトランジスタの立ち上がりゲート電圧の温度依存性は小さく、単結晶Ｓｉトランジスタと同程度であることがわかる。また、ＯＳトランジスタのオフ電流は温度によらず測定下限以下である。他方、単結晶Ｓｉトランジスタのオフ電流特性は、温度依存性が大きい。図３０Ｂの測定結果は、１５０℃では、単結晶Ｓｉトランジスタはオフ電流が上昇し、電流オン／オフ比が十分に大きくならないことを示している。
【００１４】
そこで、本発明の一形態の課題の１つは、新規なチャージポンプ回路を提供することにある。または、本発明の一形態の課題の１つは、電圧の変換効率が向上されたチャージポンプ回路を提供することにある。または、本発明の一形態の課題の１つは、高温環境下で使用可能なチャージポンプ回路を提供することにある。または、本発明の一形態の課題の１つは、ＯＳトランジスタの作製方法の自由度が確保されたチャージポンプ回路を提供することにある。
【００１５】
または、本発明の一形態の課題の１つは、新規な半導体装置を提供することにある。例えば、本発明の一形態の課題の１つは、ＯＳトランジスタの作製方法の自由度が確保された半導体装置を提供することにある。または、本発明の一形態の課題の１つは、低消費電力化が図られた半導体装置を提供することにある。また、本発明の一形態の課題の１つは、高温環境下に曝された後でも動作可能な半導体装置を提供することにある。または、本発明の一形態の課題の１つは、ＯＳトランジスタを備えた新規な半導体装置を提供することにある。
【００１６】
なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。本発明の一形態は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一形態の課題となり得る。
【課題を解決するための手段】
【００１７】
本発明の一形態は、第１の電圧から第２の電圧を生成するチャージポンプ回路であり、第１の電圧が入力される第１の入力端子と、第２の電圧を出力する第１の出力端子と、第１の入力端子と第１の出力端子間に、直列に接続されたｋ段（ｋは２以上の整数）の基本回路と、を有し、基本回路は、第２の入力端子と、次段の基本回路の第２の入力端子が接続される第２の出力端子と、ゲートとドレインが接続されたトランジスタでなるダイオードと、第１および第２の端子を有するキャパシタと、を有し、ダイオードは、アノードが第２の出力端子に接続され、カソードが第２の入力端子に接続され、キャパシタの第１の端子は、第２の出力端子に接続され、第１段乃至第ｋ−１段の基本回路において、隣接する２段のキャパシタの第２の端子には、互いに位相が反転されたクロック信号が入力され、第ｋ段の基本回路のキャパシタの第２の端子には、第３の電圧が入力され、ｋ段の基本回路の少なくとも１つにおいて、トランジスタはバックゲートを有し、バックゲートは、第１の入力端子、第１の出力端子、または当該トランジスタのドレインのいずれかに接続されているチャージポンプ回路である。
【００１８】
本発明の一形態は、第１の電圧から第２の電圧を生成するチャージポンプ回路であり、第１の電圧が入力される第１の入力端子と、第２の電圧を出力する第１の出力端子と、第１の入力端子と第１の出力端子間に、直列に接続されたｋ段（ｋは２以上の整数）の基本回路と、を有し、基本回路は、第２の入力端子と、次段の基本回路の第２の入力端子が接続される第２の出力端子と、ゲートとドレインが接続されたトランジスタでなるダイオードと、第１および第２の端子を有するキャパシタと、を有し、ダイオードは、アノードが第２の入力端子に接続され、カソードが第２の出力端子に接続され、キャパシタの第１の端子は、第２の出力端子に接続され、第１段乃至第ｋ−１段の基本回路において、隣接する２段のキャパシタの第２の端子には、互いに位相が反転されたクロック信号が入力され、第ｋ段の基本回路のキャパシタの第２の端子には、第３の電圧が入力され、ｋ段の基本回路の少なくとも１つにおいて、トランジスタはバックゲートを有し、バックゲートは、第１の入力端子、第１の出力端子、または当該トランジスタのドレインのいずれかに接続されているチャージポンプ回路である。
【００１９】
これらの形態において、トランジスタは酸化物半導体でチャネルが形成されるトランジスタとすることができる。
【００２０】
また、本発明の一形態は、これら形態に係るチャージポンプ回路を有する半導体装置である。
【００２１】
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。
【００２２】
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００２３】
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オン／オフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。
【００２４】
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きくできる回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファー回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
【００２５】
なお、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
【００２６】
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することができる。
【００２７】
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００２８】
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【発明の効果】
【００２９】
本発明の一形態により、新規な半導体装置を提供することが可能になる。または、本発明の一形態により、電圧の変換効率が向上されたチャージポンプ回路を提供することが可能になる。または、本発明の一形態により、高温環境下で使用可能なチャージポンプ回路を提供することが可能になる。または、本発明の一形態により、ＯＳトランジスタの作製方法の自由度が確保されたチャージポンプ回路を提供することが可能になる。または、本発明の一形態により、高温環境下に曝したのちでも動作可能な半導体装置を提供することが可能になる。または、ＯＳトランジスタを有する新規な半導体装置を提供することが可能になる。
【００３０】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００３１】
【図１】Ａ−Ｃ：降圧型チャージポンプ回路の構成の一例を示す回路図。
【図２】Ａ−Ｄ：降圧型チャージポンプ回路の構成の一例を示す回路図。
【図３】Ａ−Ｃ：降圧型チャージポンプ回路の構成の一例を示す回路図。
【図４】Ａ−Ｃ：昇圧型チャージポンプ回路の構成の一例を示す回路図。
【図５】ｐチャネル型トランジスタが用いられたチャージポンプ回路の構成の一例を示す回路図。Ａ：降圧型。Ｂ：昇圧型。
【図６】Ａ、Ｂ：降圧型チャージポンプ回路の構成の一例を示す回路図。
【図７】ＲＦＩＤタグの構成の一例を示すブロック図。
【図８】入力／出力部の構成の一例を示す回路図。Ａ：整流回路、リミッタ回路。Ｂ：復調回路、変調回路。
【図９】電源回路の構成の一例を示す図。Ａ：電源回路のブロック図。Ｂ：電圧生成回路（ＰＳＢＩＡＳ）の回路図。Ｃ：電圧生成回路（ＬＤＯ）の回路図。
【図１０】電圧生成回路（ＰＳＢＩＡＳ）の構成の一例を示す回路図。
【図１１】電圧生成回路（ＬＤＯ）の構成の一例を示す回路図。
【図１２】Ａ：電圧検出回路の構成の一例を示す回路図。Ｂ：コンパレータ（ＣＯＰＭ）の構成の一例を示す回路図。
【図１３】アナログ部の構成の一例を示す回路図。Ａ：リセット回路。Ｂ：バッファー回路。
【図１４】Ａ：発振回路の構成の一例を示す回路図。Ｂ：電圧生成回路（ＯＳＣＢＩＡＳ）の構成の一例を示す回路図。
【図１５】電圧生成回路（ＯＳＣＢＩＡＳ）の構成の一例を示す回路図。
【図１６】Ａ：電圧生成回路（ＶＢＧＧＥＮＣ）の構成の一例を示す回路図。Ｂ：レベルシフタ回路の構成の一例を示す回路図。
【図１７】電圧生成回路（ＶＢＧＧＥＮＣ）の構成の一例を示す回路図。
【図１８】Ａ−Ｃ：フラグ保持回路の構成の一例を示す回路図。
【図１９】ロジック部の構成の一例を示すブロック図。
【図２０】メモリ部の構成の一例を示すブロック図。
【図２１】メモリセルアレイの構成の一例を示す回路図。
【図２２】メモリ部の動作の一例を示すタイミングチャート。
【図２３】メモリセルアレイの構成の一例を示す回路図。
【図２４】メモリ部の動作の一例を示すタイミングチャート。
【図２５】ＲＦＩＤタグの構成の一例を示すブロック図。
【図２６】発振回路の構成の一例を示す回路図。
【図２７】負バイアス回路の構成の一例を示す回路図。
【図２８】Ａ：ＲＦＩＤタグのダイの構成の一例を示す断面図。Ｂ：ＯＳトランジスタの構成の一例を示す断面図。
【図２９】Ａ−Ｆ：ＲＦＩＤタグの使用例を説明する図。
【図３０】トランジスタの温度特性の測定結果を示すグラフ。Ａ：ＯＳトランジスタ。Ｂ：単結晶Ｓｉトランジスタ。
【図３１】Ａ：試作したＲＦＩＤタグの外観写真。Ｂ：同タグのダイの顕微鏡写真。Ｃ：同ダイの概略のブロック図。
【図３２】Ａ：ＣＡＡＣ−ＯＳメモリ部のメモリセルの回路図。Ｂ：同メモリ部の動作のタイミングチャート。
【図３３】ＣＡＡＣ−ＯＳトランジスタのゲート電圧ＶＧ−ドレイン電流ＩＤ特性。
【図３４】ＣＡＡＣ−ＯＳトランジスタのオフ電流のアレニウスプロット。
【図３５】ＣＡＡＣ−ＯＳメモリ部のメモリセルの模式的な断面図。
【図３６】試作したＲＦＩＤタグの保持試験結果（１３０℃）。
【図３７】試作したＣＡＡＣ−ＯＳメモリモジュールの保持試験結果（１５０℃）。
【図３８】ＲＦＩＤタグの無線による書き込み時間の試験結果。Ａ：試作したＯＳメモリタグ。Ｂ：ＥＥＰＲＯＭタグ。
【発明を実施するための形態】
【００３２】
以下に、図面を用いて、本発明の実施の形態について詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００３３】
また、発明の実施の形態の説明に用いられる図面において、同一部分または同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する場合がある。
【００３４】
（実施の形態１）
本実施の形態では、半導体装置の一例として、チャージポンプ回路を説明する。
【００３５】
チャージポンプ回路は、ダイオードおよびキャパシタを有する基本回路が複数段直列に接続されている。チャージポンプ回路が降圧型の場合、基本回路の入力端子はダイオードのカソードであり、その出力端子はダイオードのアノードになる。そのため、チャージポンプ回路の電圧出力端子から電圧入力端子へ順方向電流が流れるように複数のダイオードが直列に接続される。また、昇圧型の場合は、電圧入力端子から電圧出力端子へ順方向電流が流れるように複数のダイオードが直列に接続される。
【００３６】
ダイオードには、ゲートとドレインが相互に接続されているダイオード接続されたトランジスタが適用される。
【００３７】
降圧型、昇圧型共に、キャパシタの一方の端子は基本回路の出力端子に接続される。ここでは、キャパシタの２つの端子のうち、基本回路の出力端子に接続される端子を第１端子と呼び、他方の端子を第２端子と呼ぶことにする。以下では、チャージポンプ回路がｋ段（ｋは２以上の整数）の基本回路を有することにする。
【００３８】
ｋ段の基本回路の入力端子は、それぞれ、前段の出力端子に接続される。第１乃至第ｋ−１段の基本回路は電圧生成部として機能する。最終段（第ｋ段）の基本回路は、出力部として機能する。電圧生成部は、入力電圧よりも低い電圧または高い電圧を生成する機能を有する。出力部は、電圧生成部で生成された電圧を保持し、出力する機能を有する。
【００３９】
電圧生成部において、奇数段のキャパシタの第２端子にはクロック信号が入力され、偶数段の第２端子には、このクロック信号と位相が反転した反転クロック信号が入力される。よって、基本回路の出力端子には、キャパシタを介してクロック信号または、反転クロック信号が入力される。
【００４０】
最終段（第ｋ段）の基本回路のキャパシタの第２端子は一定電圧が印加される。例えば、この第２端子には、接地電位、または低電源電圧等が印加される。
【００４１】
一般に、電位や電圧の値は相対的なものである。したがって、接地電位の値は、０ボルトであるとは限らないものとする。
【００４２】
クロック信号の電圧レベルに応じて、電圧生成部のトランジスタが、奇数段、偶数段交互にオン、オフすることで、対応する段のキャパシタの充電と放電が行われる。そのため、後段になるほど基本回路の出力端子の電圧が低くなる、あるいは高くなる。電圧生成部で生成された電圧は、最終段（第ｋ段）の基本回路のキャパシタで保持される。クロック信号を供給して一定期間経過すると、出力部の出力端子の電圧は一定となり、この電圧が出力電圧としてチャージポンプ回路から出力される。
【００４３】
本実施の形態では、チャージポンプ回路に含まれるｋ個のトランジスタのうち、少なくとも１つのトランジスタのバックチャネルの電圧を制御することで、チャージポンプ回路の性能を向上させる。具体的には、トランジスタにバックゲートを設け、負バイアス電圧または正バイアス電圧を印加する。そのため、バックゲートを、チャージポンプ回路のいずれかのノード（配線、電極、端子）に接続する。これにより、回路規模を拡大することなく、また他の電圧生成回路を用いずにトランジスタのバックチャネルの電圧を制御することができる。
【００４４】
基本回路のトランジスタにバックゲートを設ける場合、そのトランジスタのソースと同じ電圧が、ソースよりも高い電圧が、またはソースよりも低い電圧が印加されるノードに、バックゲートを接続すればよい。
【００４５】
以下、図面を参照して、チャージポンプ回路のより具体的な構成例を説明する。ここでは、一例として、チャージポンプ回路の基本回路の段数は５段としている。また、トランジスタをｎチャネル型とする。また、下記にいくつかの構成例を説明するが、互いの構成例を適宜組み合わせることができるのはもちろんのことである。
【００４６】
＜＜降圧型チャージポンプ回路＞＞
以下、降圧型のチャージポンプ回路の構成例について説明する。図１、図２は、ディクソン型のチャージポンプ回路の構成例を示す回路図である。図３は、コッククロフト・ウォルトン型のチャージポンプ回路の構成例を示す回路図である。
【００４７】
＜構成例１＞
図１Ａに示すように、チャージポンプ回路１１は、５つのトランジスタＭ１−Ｍ５、および５つのキャパシタＣ１−Ｃ４、Ｃｏｕｔを有する。電圧生成部１１ａは、第１乃至第４段の基本回路（Ｍ１−Ｍ４、Ｃ１−Ｃ４）を含み、出力部１１ｂは、第５段の基本回路（Ｍ５、Ｃｏｕｔ）を含む。ここでは、トランジスタＭ１−Ｍ５はｎチャネル型トランジスタとしている。
【００４８】
トランジスタＭ１−Ｍ５は、入力端子ｉｎと出力端子ｏｕｔ間に直列に接続されており、それぞれゲートとドレインが相互に接続されている。トランジスタＭ１−Ｍ５のドレインには、それぞれ、キャパシタＣ１−Ｃ４、Ｃｏｕｔの第１端子が接続されている。
【００４９】
電圧生成部１１ａにおいて、奇数段のキャパシタＣ１、Ｃ３の第２端子には、クロック信号ＣＬＫが入力され、偶数段のキャパシタＣ２、Ｃ４の第２端子には、クロック信号ＣＬＫＢが入力される。クロック信号ＣＬＫＢは、クロック信号ＣＬＫの位相を反転した反転クロック信号である。つまり、電圧生成部１１ａにおいて、奇数段の基本回路の出力端子には、キャパシタを介してＣＬＫが入力され、偶数段の基本回路の出力端子には、キャパシタを介してＣＬＫＢが入力される。
【００５０】
出力部１１ｂのキャパシタＣｏｕｔの第２端子には、一定の電圧ＶＬが印加される。
【００５１】
なお、以下の説明おいて、クロック信号ＣＬＫを、信号ＣＬＫ、またはＣＬＫ等と省略して記載する場合がある。これは、他の信号、電圧、回路、素子、及び配線などについても同様である。
【００５２】
チャージポンプ回路１１は、入力端子ｉｎに入力された電圧ＶＩＮを降圧した電圧ＶＯＵＴを生成し、出力する機能を備える。チャージポンプ回路１１を負電圧の生成回路として機能させる場合は、例えば、ＶＩＮおよびＶＬを、それぞれ接地電位（ＧＮＤ）または０Ｖとすればよい。この場合、チャージポンプ回路１１において、クロック信号ＣＬＫ、ＣＬＫＢの供給のみで、負電圧が生成される。
【００５３】
（バックゲートについて）
トランジスタのＶｔｈが上昇すると、チャージポンプ回路の電圧の変換効率（降圧率、昇圧率）を低下させてしまう。また、トランジスタのリーク電流の増加は、キャパシタで保持している電荷を失うこととなるため、チャージポンプ回路の効率を低下させてしまい、チャージポンプ回路の立ち上がりを遅くする。そこで、本実施の形態に係るチャージポンプ回路では、トランジスタＭ１−Ｍ５にバックゲートを設けて、そこに電圧を印加することで、Ｖｔｈを制御するものである。これらのバックゲートは、チャージポンプ回路１１のいずれかのノードに接続される。チャージポンプ回路１１では、トランジスタＭ１−Ｍ４のバックゲートはノードＮａ１に接続され、トランジスタＭ５のバックゲートはノードＮｂ５に接続されている。
【００５４】
ノードＮａ１は、第１段の基本回路の入力端子に相当し、また、入力端子ｉｎにも相当する。また、ノードＮｂ５は、第５段の基本回路の出力端子に相当し、ここでは、出力端子ｏｕｔにも相当する。
【００５５】
トランジスタＭ１−Ｍ４のバックゲートは、チャージポンプ回路１１の電圧が最も高くなるノードＮａ１に接続されている。つまり、トランジスタＭ１−Ｍ４のバックゲートには、ソースよりも高い電圧（正のバイアス電圧）が印加される。よって、バックゲートに電圧を印加していない場合よりも、トランジスタＭ１−Ｍ４のＶｔｈを下げることができるため、トランジスタＭ１−Ｍ４の電流駆動特性が向上される。
【００５６】
電圧生成部１１ａの変換効率（降圧率）が向上されるため、電圧生成部１１ａの段数を削減することが可能になる。これにより、チャージポンプ回路１１のサイズを小さくすることができ、また消費電力の削減につながる。また、チャージポンプ回路１１の立ち上がりを速くすることができる。
【００５７】
トランジスタＭ５のバックゲートは、チャージポンプ回路１１の電圧が最も低くなるノードＮｂ５に接続されている。トランジスタＭ５のバックゲートには、そのゲート、ソース、およびドレインよりも低い電圧が印加される。つまり、トランジスタＭ５のバックゲートには負のバイアス電圧が印加されることになるため、Ｖｔｈを上昇させる（プラスシフトさせる）ことができる。これにより、トランジスタＭ５を、オフ状態であるべきときに確実にオフ状態にすることができるので、キャパシタＣｏｕｔからの電荷のリークを抑えることができる。
【００５８】
その結果、出力部１１ｂから出力される電圧ＶＯＵＴの変動が抑制されるため、チャージポンプ回路１１の効率が向上される。また、キャパシタＣｏｕｔの容量値を小さくすることができるため、チャージポンプ回路１１のサイズを小さくすることができる。
【００５９】
以上のように、チャージポンプ回路１１では、電圧生成部１１ａは、トランジスタＭ１−Ｍ４の電流駆動特性の向上改善を重視した構成となっており、出力部１１ｂは、トランジスタＭ５のオフ状態でのリーク電流の低減を重視した構成となっている。
【００６０】
＜構成例２＞
図１Ｂのチャージポンプ回路１２は、電圧生成部１２ａがチャージポンプ回路１１とは異なる。出力部１２ｂは、出力部１１ｂと同じ構成である。
【００６１】
電圧生成部１２ａの各基本回路おいて、そのトランジスタのバックゲートは、各基本回路の最も電圧が低くなるノードに接続されている。トランジスタＭ１−Ｍ４のバックゲートは、それぞれ、基本回路の出力端子に接続されている。つまり、トランジスタＭ１−Ｍ４は、ゲートおよびバックゲートは共にドレインに接続されている。
【００６２】
よって、トランジスタＭ１−Ｍ４には、ゲートとバックゲートに同じ電圧が印加されるため、バックゲートに電圧を印加していない場合よりもオン状態での電流駆動特性が向上される。また、バックゲートには、ソースよりも低い電圧（負バイアス電圧）が印加されているため、トランジスタＭ１−Ｍ４のＶｔｈを上昇させる（プラスシフトさせる）ことができる。そのため、ダイオード接続されたトランジスタＭ１−Ｍ４の逆方向電流が低減でき、キャパシタＣ１−Ｃ４からの電荷のリークが抑制される。これにより、キャパシタＣ１−Ｃ４の容量値を下げることができるので、チャージポンプ回路１２のサイズを小さくすることができる。
【００６３】
このように、電圧生成部１２ａは、トランジスタＭ１−Ｍ４の電流駆動特性の向上と、リーク電流の低減という双方の効果が得られる。
【００６４】
＜構成例３＞
図１Ｃのチャージポンプ回路１３は、電圧生成部１３ａが電圧生成部１２ａと異なり、出力部１３ｂは出力部１２ｂと同じ構成である。
【００６５】
電圧生成部１３ａは、電圧生成部１２ａよりもトランジスタＭ１−Ｍ４のリーク電流の低減を重視した構成となっている。トランジスタＭ１−Ｍ４のバックゲートは、チャージポンプ回路１３の電圧が最も低くなるノードＮｂ５に接続されている。トランジスタＭ１−Ｍ４のバックゲートには、ゲート、ソースおよびドレインよりも低い電圧が印加されるので、電圧生成部１２ａよりも、トランジスタＭ１−Ｍ４のＶｔｈをより正電圧方向にシフト（プラスシフト）させることができる。
【００６６】
＜構成例４＞
図１のチャージポンプ回路１１−１３において、電圧生成部は、同じ接続構造を有する基本回路で構成したが、一部の基本回路の接続構造を異ならせることができる。このような構成例を図２に示す。
【００６７】
図２Ａのチャージポンプ回路１４は、チャージポンプ回路１１の変形例である。出力部１４ｂは出力部１１ｂと同じ構成である。電圧生成部１４ａは、トランジスタＭ１のバックゲートがノードＮｂ５に接続されている点で電圧生成部１１ａと異なる。これにより、電圧生成部１４ａの第１段の基本回路のリーク電流が低減される。つまり、チャージポンプ回路１４は、第１段と最終段の基本回路は電圧の変動の抑制を重視した構成となっており、他の段の基本回路は電流駆動特性を重視した構成となっている。
【００６８】
電圧生成部１４ａの最終段（ここでは、第４段）の基本回路のトランジスタのバックゲートをノードＮｂ５に接続してもよい。そのような構成例を図２Ｂに示す。チャージポンプ回路１５の電圧生成部１５ａは、トランジスタＭ１、Ｍ４のバックゲートがノードＮｂ５に接続され、トランジスタＭ２、Ｍ３のバックゲートは、ノードＮａ１に接続されている。出力部１５ｂは出力部１４ｂと同じ構成である。
【００６９】
図２Ｃのチャージポンプ回路１６は、チャージポンプ回路１２の変形例である。出力部１６ｂは出力部１２ｂと同じ構成である。電圧生成部１６ａは、電圧生成部１２ａと構成が一部異なり、トランジスタＭ１のバックゲートがノードＮｂ５に接続されている。チャージポンプ回路１６は、チャージポンプ回路１２と比較して、第１段の基本回路の出力端子の電圧の変動がより抑制できる構成となっている。
【００７０】
図２Ｄのチャージポンプ回路１７は、チャージポンプ回路１６の変形例である。出力部１７ｂは出力部１６ｂと同じ構成である。電圧生成部１７ａは、電圧生成部１６ａと構成が一部異なり、トランジスタＭ２、Ｍ３のバックゲートがノードＮａ１に接続されている。
【００７１】
＜構成例５＞
図１−図２では、ディクソン型のチャージポンプ回路の構成例を示したが、キャパシタＣ１−Ｃ４の接続方法を変更することで、これらのチャージポンプ回路をコッククロフト・ウォルトン型とすることができる。その一例を図３に示す。
【００７２】
図３Ａのチャージポンプ回路２１は、チャージポンプ回路１１をコッククロフト・ウォルトン型に変形した回路に対応する。チャージポンプ回路２１は、電圧生成部２１ａおよび出力部２１ｂを有する。第１−第４段の基本回路の出力端子にキャパシタＣ１−Ｃ４を介して、ＣＬＫ、またはＣＬＫＢが印加される点で、チャージポンプ回路２１はチャージポンプ回路１１と同様である。奇数段のキャパシタＣ１とＣ３が直列に接続され、偶数段のキャパシタＣ２とキャパシタＣ４が直列に接続されている点で、チャージポンプ回路２１はチャージポンプ回路１１と異なる。
【００７３】
ディクソン型のチャージポンプ回路１２、１３を、コッククロフト・ウォルトン型に変形したチャージポンプ回路２２、チャージポンプ回路２３の回路図を、図３Ｂ、図３Ｃに示す。チャージポンプ回路２２、チャージポンプ回路２３も、それぞれ、電圧生成部２２ａ、２３ａ、および出力部２２ｂ、２３ｂを有する。
【００７４】
＜＜昇圧型チャージポンプ回路＞＞
ｎチャネル型トランジスタを用いた昇圧型チャージポンプ回路において、各基本回路の入力端子は、ｎチャネル型トランジスタのドレインとなり、出力端子はそのソースとなる。昇圧型のチャージポンプ回路も降圧型と同様に、トランジスタＭ１−Ｍ５の少なくとも１つにバックゲートを設け、ドレイン、ノードＮａ１、またはノードＮｂ５のいずれかに接続すればよい。
【００７５】
以下、図４を参照して昇圧型のチャージポンプ回路の構成例を説明する。
【００７６】
＜構成例６＞
図４Ａのチャージポンプ回路４１は、図１Ａのチャージポンプ回路１１を昇圧型に変更した回路に対応する。例えば、入力電圧ＶＩＮは、クロック信号ＣＬＫの最大電圧や、高電源電圧ＶＤＤ等とすればよい。出力端子ｏｕｔからは、ＶＤＤよりも高い電圧ＶＯＵＴが出力される。
【００７７】
チャージポンプ回路４１も、電圧生成部４１ａおよび出力部４１ｂを有する。電圧生成部４１ａにおいて、トランジスタＭ１−Ｍ４のバックゲートは、チャージポンプ回路４１の電圧が最も高くなるノードＮｂ５に接続される。トランジスタＭ５のバックゲートは、チャージポンプ回路４１の電圧が最も低くなるノードＮａ１に接続されている。
【００７８】
＜構成例７＞
図４Ｂのチャージポンプ回路４２は、図１Ｂのチャージポンプ回路１２を昇圧型に変更した回路に対応する。チャージポンプ回路４２も、電圧生成部４２ａおよび出力部４２ｂを有する。出力部４２ｂは、出力部４１ｂと同じ構成である。電圧生成部４２ａにおいて、トランジスタＭ１−Ｍ４のバックゲートは、各基本回路の入力端子に接続される。すなわち、トランジスタＭ１−Ｍ４のゲートおよびバックゲートは、ドレインに接続されている。
【００７９】
＜構成例８＞
図４Ｃのチャージポンプ回路４３は、図１Ｃのチャージポンプ回路１３を昇圧型に変更した回路に対応する。チャージポンプ回路４３も、電圧生成部４３ａおよび出力部４３ｂを有する。出力部４３ｂは、出力部４１ｂと同じ構成である。電圧生成部４３ａにおいて、トランジスタＭ１−Ｍ５のバックゲートは、チャージポンプ回路４３の電圧が最も低くなるノードＮａ１に接続されている。
【００８０】
＜構成例９＞
図１−図４では、チャージポンプ回路の電圧生成部および出力部を構成する全てのトランジスタＭ１−Ｍ５にバックゲートを設けているが、一部のトランジスタにバックゲートを設けない構成とすることも可能である。
【００８１】
＜構成例１０＞
また、バックゲートは、ノードＮａ１、ノードＮｂ５、または対応するトランジスタのドレイン（基本回路の出力端子または入力端子）のいずれかに接続するようにしたが、バックゲートが接続されるノードはこれに限定されるものではない。例えば、トランジスタが設けられている基本回路よりも前の段、または後ろの段の出力端子（または入力端子）に接続するようにしてもよい。
【００８２】
後段になるほど基本回路の出力端子の電圧は、降圧型では低下し、昇圧型では上昇する。このことを利用して、トランジスタのバックチャネルに負バイアス電圧が印加できるノード、または正バイアス電圧を印加できるノードに、バックゲートを接続すればよい。
【００８３】
＜＜ｐチャネル型トランジスタが用いられたチャージポンプ回路＞＞
図１−図４には、ｎチャネル型トランジスタを用いたチャージポンプ回路の構成例を示したが、ｐチャネル型トランジスタでも同様な機能を備えるチャージポンプ回路を得ることができる。ダイオード接続されたｐチャネル型トランジスタは、ドレインがカソードとなり、ソースがアノードとなる。また、ｐチャネル型トランジスタのＶｔｈを小さくする（マイナスシフトする）場合は、バックゲートに負バイアス電圧（ソース電圧よりも低い電圧）が供給されるようにする。Ｖｔｈを高くする（プラスシフトする）場合は、バックゲートに正バイアス電圧（ソース電圧よりも高い電圧）が供給されるようにする。各基本回路において、向上させたい特性に合わせて、バックゲートが接続されるノードを決定すればよい。
【００８４】
＜構成例１１＞
以下、図５にｐチャネル型トランジスタが用いられたチャージポンプ回路の構成例を示す。なお、図５では例示として、ディクソン型のチャージポンプ回路を示したが、コッククロフト・ウォルトン型とすることもできる。
【００８５】
（降圧型）
図５Ａのチャージポンプ回路５１は、降圧型のチャージポンプ回路であり、チャージポンプ回路１４（図２Ａ）のトランジスタＭ１−Ｍ５を、ｐチャネル型トランジスタＭ１１−Ｍ１５に変更した例である。
【００８６】
電圧生成部５１ａにおいて、トランジスタＭ１１のバックゲートは、ノードＮａ１に接続され、トランジスタＭ１２−Ｍ１４のバックゲートは、ノードＮｂ５に接続されている。出力部５１ｂのトランジスタＭ１５のバックゲートは、ノードＮａ１に接続されている。
【００８７】
ノードＮａ１は、チャージポンプ回路５１において、最も電圧が高くなるノードである。トランジスタＭ１１およびＭ１５のバックゲートに正バイアス電圧が印加することができるため、それらのＶｔｈをプラスシフトさせることができる。
【００８８】
他方、ノードＮｂ５は、チャージポンプ回路５１において、最も電圧が低くなるノードである。トランジスタＭ１２−Ｍ１４のバックゲートに負バイアス電圧を印加することができるため、それらのＶｔｈをマイナスシフトさせることができる。これにより電圧生成部５１ａにおいて、第１段の基本回路のリーク電流を抑制することができ、第２乃至第４段の基本回路ではＶｔｈを低下することで電圧の変換効率を改善することができる。
【００８９】
（昇圧型）
図５Ｂのチャージポンプ回路５２は昇圧型のチャージポンプ回路であり、チャージポンプ回路４２（図４Ｂ）のトランジスタＭ１−Ｍ５を、ｐチャネル型トランジスタに変更した例である。
【００９０】
電圧生成部５２ａにおいて、トランジスタＭ１１−Ｍ１４は、バックゲートがドレインに接続されている。また、出力部５２ｂにおいて、トランジスタＭ１５も、バックゲートがドレインに接続されている。また、トランジスタＭ１５のバックゲートはノードＮｂ５に接続されていることにもなる。
【００９１】
＜構成例１２＞
構成例１−１１では、図面を参照して、５段の基本回路を有するチャージポンプ回路の例を説明したが、もちろん、本発明の一形態に係るチャージポンプ回路は、基本回路の段数が５段に限定されるものではなく、２段以上の基本回路を有していればよい。図６Ａに、３段の基本回路を有するチャージポンプ回路の構成例を示し、図６Ｂに、９段の基本回路を有するチャージポンプ回路の構成例を示す。
【００９２】
図６Ａのチャージポンプ回路６１は、チャージポンプ回路１１（図１Ａ）の変形例である。電圧生成部の基本回路の段数が２段である点で、チャージポンプ回路１１と異なる。出力部の構成は、チャージポンプ回路１１と同様である。
【００９３】
図６Ｂのチャージポンプ回路６２も、チャージポンプ回路１１の変形例である。チャージポンプ回路６２は、トランジスタＭ１−Ｍ９およびキャパシタＣ１−Ｃ８、Ｃｏｕｔを有する。電圧生成部が８段の基本回路を有する点で、チャージポンプ回路１１と異なる。出力部の構成は、チャージポンプ回路１１と同様である。
【００９４】
もちろん、構成例１（チャージポンプ回路１１）以外のチャージポンプ回路についても、同様に、基本回路の段数を変更することが可能である。
【００９５】
＜＜トランジスタについて＞＞
チャージポンプ回路のトランジスタについて、特段の制約はなく、チャージポンプ回路が用いられる半導体装置を構成するトランジスタで作製することができる。例えば、Ｓｉ、ＳｉＣ、Ｇｅなど第１４族元素でなる半導体でチャネルが形成されるトランジスタ（例えば、Ｓｉトランジスタ）や、ＯＳトランジスタで、チャージポンプ回路を構成することができる。チャネルを構成する半導体（酸化物半導体も含む）の結晶性は、単結晶、多結晶、非晶質などでもよい。
【００９６】
ＯＳトランジスタの酸化物半導体は、Ｓｉ、Ｇｅ等の第１４族元素でなる半導体よりもバンドギャップが広い（３．０ｅＶ以上）ので、熱励起によるリーク電流が小さい。またオフ状態でのリーク電流（オフ電流と呼ぶ。）が極めて小さい。
【００９７】
電子供与体（ドナー）となる水分または水素等の不純物を低減し、かつ酸素欠損も低減することで、酸化物半導体をｉ型（真性半導体）にする、あるいはｉ型に限りなく近づけることができる。ここでは、このような酸化物半導体を高純度化酸化物半導体と呼ぶことにする。高純度化酸化物半導体でチャネルを形成することで、チャネル幅で規格化されたオフ電流を数ｙＡ／μｍ以上数ｚＡ／μｍ以下程度に低くすることができる。
【００９８】
ＯＳトランジスタは、チャネル幅１μｍあたりのオフ電流が１００ｚＡ以下にするとよい。オフ電流は少ないほど好ましいため、この規格化されたオフ電流が１０ｚＡ／μｍ以下、あるいは１ｚＡ／μｍ以下とすることが好ましく、１０ｙＡ／μｍ以下であることがさらに好ましい。
【００９９】
ＯＳトランジスタの酸化物半導体は、少なくともインジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むものが好ましい。また、酸化物半導体は、電気的特性のばらつきを減らすためのスタビライザとなる元素を含むものが好ましい。このような元素として、Ｇａ、Ｓｎ、Ｈｆ、Ａｌ、Ｚｒ等がある。ＯＳトランジスタを構成する酸化物半導体としては、Ｉｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物が代表的である。実施の形態３において、酸化物半導体についてより詳細に説明する。
【０１００】
オフ電流が極めて少ないトランジスタを用いることで、チャージポンプ回路は、待機状態（クロック信号停止状態）で出力電圧を保持することが可能になる。つまり、チャージポンプ回路を組み込んだ半導体装置において、クロックゲーティングを行う場合、チャージポンプ回路へのクロック信号の供給も停止することが可能である。
【０１０１】
チャージポンプ回路１１（図１Ａ）を用いて、これを説明する。信号ＣＬＫ、ＣＬＫＢを供給した後、一定期間経過すると、出力部１１ｂのキャパシタＣｏｕｔで保持している電圧が一定となり、出力電圧ＶＯＵＴが安定する。クロックゲーティングを行う場合、トランジスタＭ５のバックゲートに電圧ＶＯＵＴが印加された状態で、ＣＬＫ、ＣＬＫＢの供給が停止されることになる。
【０１０２】
トランジスタＭ５はＶｔｈがプラスシフトされているので、ＣＬＫ、ＣＬＫＢの供給停止状態で、トランジスタＭ５を確実にオフ状態とすることができる。また、トランジスタＭ５は、ＯＳトランジスタであることから、オフ電流が極めて小さいので、ＣＬＫ、ＣＬＫＢの供給が停止状態でのトランジスタＭ５からのリーク電流は極めて小さい。つまり、ＣＬＫ、ＣＬＫＢの供給を停止してから長期間、チャージポンプ回路１１は、電圧ＶＯＵＴを保持し、出力することが可能である。
【０１０３】
また、出力部１１ｂのトランジスタＭ５にＯＳトランジスタを用いることで、出力ノード（Ｎｂ５）の電圧の変動を低減することができる。これにより、出力ノードのキャパシタＣｏｕｔの容量値を小さくできるため、チャージポンプ回路のサイズを小さくすることができる。また、各キャパシタからの電荷のリークが抑えられるため、チャージポンプ回路の立ち上がり時間を短縮することができる。
【０１０４】
このように、バックゲートによるＶｔｈ制御によって、ＯＳトランジスタのオフ電流特性を効果的に利用したチャージポンプ回路を提供することが可能になる。また、バックゲートによるＶｔｈ制御により、ＯＳトランジスタの作製方法の自由度が高くなるため、様々な半導体装置にＯＳトランジスタを用いたチャージポンプ回路の適用が容易になる。
【０１０５】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１０６】
（実施の形態２）
本実施の形態では、無線通信が可能な半導体装置、およびチャージポンプ回路を備えた半導体装置等について説明する。
【０１０７】
実施の形態１のチャージポンプ回路は、様々な半導体装置の電圧生成回路または電圧供給回路として用いることが可能である。チャージポンプ回路で負電圧を生成させる、または電源回路から供給された電圧よりも高い電圧を生成させることで、駆動電圧が異なる様々な回路を同一の基板に集積すること、あるいは１つのＩＣチップに組み込むことが容易になる。
【０１０８】
また、ＯＳトランジスタを含む半導体装置では、バックチャネルへの電圧の印加によりＯＳトランジスタのＶｔｈ制御を行うことで、その作製条件の自由度を高くすることができる。ＯＳトランジスタを含む回路に対して、ＯＳトランジスタのバックゲートに印加する電圧を生成する回路として、実施の形態１のチャージポンプ回路を用いることができる。以下、ＯＳトランジスタを含む回路と、チャージポンプ回路とを備えた半導体装置の１つの具体例として、ＲＦＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）タグについて説明する。なお、ＲＦＩＤタグは、ＲＦＩＤ、ＲＦタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、無線タグ、電子タグ、無線ＩＣタグ等と呼ばれている。
【０１０９】
ＲＦＩＤ技術を用いた無線通信システムは、無線通信装置（質問器）とデータキャリア（応答器）から構成され、無線により両者の間でデータのやりとりを行う通信システムである。応答器がＲＦＩＤタグになる。質問器は、リーダ／ライタ、携帯電話、パーソナルコンピュータなど、無線による信号の送受信が可能である装置を指すが、ここでは、代表的にリーダ／ライタとする。
【０１１０】
ＲＦＩＤタグは、電源供給方式により分類され、電池を内蔵したアクティブ型と、電池が内蔵されていないパッシブ型とに分類される。パッシブ型のＲＦＩＤタグは、アンテナで受信した通信信号から、動作電圧を生成する機能を有する。また、パッシブ型のＲＦＩＤタグに電池を内蔵して、電池と、アンテナでの受信信号双方から電力を得ることができるセミ・パッシブ型がある。
【０１１１】
また、ＲＦＩＤタグは、通信動作原理によって分類される。主な方式は２つあり、１つは、電磁誘導方式であり、他方は、電波方式である。電磁誘導方式では、長波帯（１３５ｋＨｚ未満）や短波帯（１３．５６ＭＨｚ）等の搬送周波数が用いられる。電波方式では、ＵＨＦ帯（代表的には９００ＭＨｚ帯）、マイクロ波帯（例えば、２．４５ＧＨｚ）等の搬送周波数が用いられる。搬送周波数により、ＲＦＩＤタグのアンテナの構造が異なる。
【０１１２】
ここでは、ＲＦＩＤタグの一例として、電波方式のパッシブ型ＲＦＩＤタグについて説明する。もちろん、本実施の形態に係るＲＦＩＤタグは、この通信方式および給電方式に限定されるものでない。
【０１１３】
＜＜ＲＦＩＤタグの構成例１＞＞
図７は、ＲＦＩＤタグの構成例を示すブロック図である。ＲＦＩＤタグ２００は、パッシブ型であり、その通信帯域はＵＨＦ帯としている。ＲＦＩＤタグ２００は、アンテナ２５０と、回路部２６０を含む。回路部２６０はアンテナ２５０で受信した信号を処理する機能、受信した信号に基づいて応答データを生成する機能、応答データをアンテナ２５０から搬送波として出力させる機能等を有する。回路部２６０は、１つのＩＣチップに集積されており、ＲＦＩＤチップ等と呼ばれる半導体装置である。図７に示すように、回路部２６０は、例えば、入力／出力部（ＩＮ／ＯＵＴ）２１０、アナログ部２２０、ロジック部２３０およびメモリ部２４０を有する。
【０１１４】
＜入力／出力部＞
入力／出力部２１０は、整流回路２１１、リミッタ回路２１２、復調回路２１３および変調回路２１４を有する。図８Ａは、整流回路２１１およびリミッタ回路２１２の構成例を示す回路図である。図８Ｂは、復調回路２１３および変調回路２１４の構成例を示す回路図である。
【０１１５】
整流回路２１１は、アンテナ２５０からの入力信号（搬送波ＡＮＴ）を整流して、電圧ＶＩＮを生成する回路である。電圧ＶＩＮが、回路（２２０、２３０、２４０）の起電力として用いられる。図８Ａの例では、搬送波ＡＮＴの振幅電圧をＶＡＮＴとすると、ＶＩＮは２（ＶＡＮＴ−ＶＦ）にほぼ等しくなる。
【０１１６】
リミッタ回路２１２は電圧ＶＩＮが大電圧になるのを防止するための保護回路である。
【０１１７】
復調回路２１３は、アンテナ２５０で受信した搬送波ＡＮＴを復調するための回路である。復調回路２１３からは、復調された信号ＤＥＭＯＤ＿ＯＵＴが生成され、入力／出力部２１０から出力される。
【０１１８】
変調回路２１４は、ロジック部２３０から送信された応答データ（デジタル信号）ＭＯＤ＿ＯＵＴを、搬送波ＡＮＴにのせるための回路である。ここでは、変調方式はＡＳＫ（Ａｍｐｌｉｔｕｄｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ）方式としている。変調回路２１４により、ＭＯＤ＿ＯＵＴ（変調波）に応じて、搬送波ＡＮＴが変調され、被変調波がアンテナ２５０から送信される。
【０１１９】
＜＜アナログ部＞＞
アナログ部２２０は、電源回路２２１、電圧検出回路２２２、リセット回路２２３、バッファー回路２２４、発振回路２２５、ＶＢＧＧＥＮＣ２２６およびフラグ保持回路２２７を有する（図７）。アナログ部２２０はアナログ信号処理回路であり、回路（２２０、２３０、２４０）の動作電圧を生成する機能、クロック信号を生成する機能、復調された変調信号をロジック部２３０に伝送する機能などを有する。
【０１２０】
＜電源回路＞
図９Ａは、電源回路２２１の構成例を示すブロック図である。電源回路２２１は、回路（２２０、２３０、２４０）の動作電圧を生成する回路である。ここでは、電源回路２２１は、電圧ＶＩＮから、４つの動作電圧（ＶＤＤ＿ＬＯＧＩＣ、ＶＤＤ＿ＯＳＣ、ＶＤＤ＿ＭＥＭ、ＶＤＤ＿ＯＳ）を生成する。電源回路２２１は、ＶＩＮから、バイアス電圧ＢＩＡＳおよび参照電圧ＲＥＦを生成する電圧生成回路（ＰＳＢＩＡＳ）、および電圧ＢＩＡＳおよびＲＥＦから動作電圧を生成する４つの電圧生成回路ＬＤＯ１−ＬＤＯ４を有する。
【０１２１】
図９Ｂは、ＰＳＢＩＡＳの構成の一例を示す回路図である。また、図１０は、ＰＳＢＩＡＳの構成の一例を示す回路図である。図１０に示すＰＳＢＩＡＳにおいて、一点鎖線で囲まれている部分のトランジスタの数を減らす、または増やすことで、ＰＳＢＩＡＳから出力される参照電圧ＲＥＦの大きさを調整することが可能である。
【０１２２】
図９Ｃは、ＬＤＯの構成の一例を示す回路図である。ＬＤＯは、電圧生成回路ＬＤＯ１−ＬＤＯ４として、電源回路２２１に組み込まれる回路である。ＬＤＯにおいて、出力端子に接続されているキャパシタの容量値、抵抗の抵抗値、トランジスタのチャネル幅等を適宜設定することで、その出力電圧（Ｖｌｄｏ）を異ならせることができる。ここでは、ＬＤＯ１−４で生成される電圧は、ＶＤＤ＿ＯＳ＞ＶＤＤ＿ＭＥＭ＞ＶＤＤ＿ＯＳＣ＞ＶＤＤ＿ＬＯＧＩＣの関係にある。
【０１２３】
図１１に、ＬＤＯの他の構成の一例を示す。図１１に示すＬＤＯにおいて、その出力電圧Ｖｌｄｏの調節は、ＬＤＯを構成する素子のサイズ等を調節することで行うことができる。例えば、トランジスタＭｌｄ１のチャネル幅、トランジスタＭｌｄ２のチャネル幅、抵抗Ｒｌｄ１の抵抗値、およびキャパシタＣｌｄ１の容量値の少なくとも１つを変えればよい。また、抵抗Ｒｌｄ１を意図的に設けない場合もある。
【０１２４】
＜電圧検出回路＞
図１２Ａは、電圧検出回路２２２の構成の一例を示す回路図である。電圧検出回路２２２は、ＶＩＮが規定値よりも高いか低いかを検出し、検出結果に対応するデジタル信号を生成する機能を有する回路である。このデジタル信号は、ロジック部２３０を動作させるトリガー信号として使用される。電圧検出回路２２２のコンパレータに入力される電圧ＢＩＡＳ、ＲＥＦは、電源回路２２１のＰＳＢＩＡＳから入力される。図１２Ａの例では、電圧検出回路２２２は、２つのコンパレータＣＯＭＰを有し、それらは、信号ＶＩＮ＿ＳＥＮＳＥ＿Ｒ、ＶＩＮ＿ＳＥＮＳＥ＿Ｗを生成し、出力する。図１２Ｂに、コンパレータＣＯＭＰの構成の一例を示す。
【０１２５】
＜リセット回路＞
リセット回路２２３は、電源回路２２１で生成される電圧を監視し、ロジック部２３０をリセットするリセット信号を生成する機能を有する回路である。図１３Ａは、リセット回路２２３の構成の一例を示す回路図である。この例では、リセット回路２２３は、動作電圧ＶＤＤ＿ＬＯＧＩＣの立ち上がりを検出し、リセット信号ＩＮＩ＿ＲＥＳを生成する。
【０１２６】
＜バッファー回路＞
バッファー回路２２４は、復調回路２１３で復調され、抽出されたシリアルデータ（ＤＥＭＯＤ＿ＯＵＴ）をロジック部２３０に伝送するための回路である。図１３Ｂは、バッファー回路２２４の構成の一例を示す回路図である。バッファー回路２２４において、ＤＥＭＯＤ＿ＯＵＴは、第１段のインバータで増幅され、第２段のインバータでロジック部２３０に入力可能な振幅の信号ＤＥＭＯＤ＿ＳＩＧ０とされ、ロジック部２３０に入力される。
【０１２７】
＜発振回路＞
発振回路２２５は、電源回路２２１で生成された電圧信号（ＶＤＤ＿ＯＳＣ）から、基準クロック信号（ＯＲＩＧＩＮ＿ＣＬＫ）を生成する回路である。図１４Ａに発振回路２２５の構成の一例を示し、図１４Ｂに、発振回路２２５のバイアス電圧（ＢＩＡＳＰ、ＢＩＡＳＮ）を生成する電圧生成回路（ＯＳＣＢＩＡＳ）の構成の一例を示す。また、図１５にＯＳＣＢＩＡＳの他の構成の一例を示す。図１５において、一点鎖線で示されている部分のトランジスタの数を変更することで、バイアス電圧ＢＩＡＳＰの値を調整することができる。
【０１２８】
＜電圧生成回路：ＶＢＧＧＥＮＣ＞
電圧生成回路（ＶＢＧＧＥＮＣ）２２６は、メモリ部２４０で用いられる負の電圧ＶＢＧを生成する機能を有する回路である。図１６Ａは、ＶＢＧＧＥＮＣ２２６の構成の一例を示す回路図である。ＶＢＧＧＥＮＣ２２６は、レベルシフタ３００、インバータ３０１、インバータ３０２およびチャージポンプ回路３０３を有する。図１６Ｂは、レベルシフタ３００の構成の一例を示す回路図である。
【０１２９】
レベルシフタ３００、およびインバータ３０１、３０２は、チャージポンプ回路３０３で使用されるクロック信号ＢＧ＿ＣＬＫ、ＢＧ＿ＣＬＫＢを生成する回路を構成する。レベルシフタ３００は、ＯＲＩＧＩＮ＿ＣＬＫから２つのクロック信号ｃｌｋ１、ｃｌｋ２を生成する。ｃｌｋ１とｃｌｋ２は、互いに位相が反転した関係にある信号である。ｃｌｋ１、ｃｌｋ２は、インバータ３０１、３０２で増幅され、ＢＧ＿ＣＬＫ、ＢＧ＿ＣＬＫＢとして、チャージポンプ回路３０３に入力される。
【０１３０】
チャージポンプ回路３０３として、チャージポンプ回路１２（図１Ｂ）が適用されている。もちろん、他の構成例の降圧型のチャージポンプ回路を適用することが可能である。チャージポンプ回路３０３は、ＢＧ＿ＣＬＫ、ＢＧ＿ＣＬＫＢが供給されている期間、電圧ＶＢＧを生成し、出力する。また、ここでは、チャージポンプ回路３０３のダイオードとして、ダイオード接続されたＯＳトランジスタが用いられている。これにより、ＶＢＧＧＥＮＣ２２６は、ＢＧ＿ＣＬＫ、ＢＧ＿ＣＬＫＢが供給されていない期間もＶＢＧを長期間保持することが可能であり、この期間でもメモリ部２４０にＶＢＧを供給し続けることが可能である。
【０１３１】
図１７に、電圧生成回路（ＶＢＧＧＥＮＣ）の他の構成例を示す。電圧生成回路（ＶＢＧＧＥＮＣ）３０５は、チャージポンプ回路３０６およびレベルシフタ回路３０７の回路構成がＶＢＧＧＥＮＣ２２６と異なる。チャージポンプ回路３０６は、チャージポンプ回路２２（図３Ｂ）の変形例であり、トランジスタＭ１−Ｍ９およびキャパシタＣ１−Ｃ７を有する。トランジスタＭ１−Ｍ９をＯＳトランジスタとすることで、ＶＢＧＧＥＮＣ３０５は、ＢＧ＿ＣＬＫ、ＢＧ＿ＣＬＫＢが供給されていない期間もＶＢＧを長期間保持することが可能であり、この期間でもメモリ部２４０にＶＢＧを供給し続けることが可能である。
【０１３２】
＜フラグ保持回路＞
フラグ保持回路２２７は、フラグデータを保持するための回路である。フラグは、ＲＦＩＤタグ２００の状態を示すデータである。国際標準規格により、フラグの状態維持の期間が決められている。ここでは、ＩＳＯ／ＩＥＣ１８０００−６Ｃに準拠したフラグ保持回路２２７の構成例を示す。
【０１３３】
フラグ保持回路２２７は、フラグデータ毎に、その保持回路を備えている。図１８Ａ−図１８Ｃは、それら保持回路の構成の一例を示す回路図である。図１８Ａに、セッションフラグ０（Ｓ０）のフラグ保持回路３１１を示す。図１８Ｂに、Ｓ１のフラグ保持回路３１２を示す。図１８ＣにＳ２、Ｓ３、およびＳＬ（Ｓｅｌｅｃｔｅｄ）のフラグ保持回路３１３を示す。フラグ保持回路２２７は、少なくとも５つのフラグ保持回路を備える。
【０１３４】
フラグ保持回路３１１−３１３において、フラグデータ（Ｆ＿ＤＡＴＡ）は、キャパシタＣ３１において電圧として保持される。各回路３１１−３１３の出力データ（Ｓ０−Ｓ３＿ＯＵＴ、ＳＬ＿ＯＵＴ）は、フラグ保持回路２２７に設けられた論理回路により論理演算され、その結果がＦ＿ＯＵＴとしてロジック部２３０に入力される。
【０１３５】
フラグ保持回路３１１−３１３へのフラグデータの書き込みは、信号Ｆ＿ＷＲＩＴＥによりトランジスタＭ３１をオンにすることで行われる。またフラグデータの消去は、トランジスタＭ３１をオフにすることで、トランジスタＭ３１のソース−ドレイン間を経由してキャパシタＣ３１を放電させることで行う。Ｆ＿ＷＲＩＴＥ、Ｆ＿ＤＡＴＡは、ロジック部２３０から入力される信号である。
【０１３６】
フラグ保持回路３１１−３１３は、アナログ回路として構成されているため、動作電圧の供給が遮断された後でも、クロック信号を用いずに規格に準拠したフラグデータの保持、およびその消去を可能としている。
【０１３７】
＜＜ロジック部＞＞
図１９は、ロジック部２３０の構成の一例を示すブロック図である。ロジック部２３０は、クロック生成回路（ＣＬＫＧＥＮＣ）３３１、デコーダ回路３３２、ＣＲＣ回路３３３、乱数発生回路（ＲＮＤＮＧＥＮＣ）３３４、出力信号生成回路（ＭＯＤＯＵＴＣ）３３５、セレクタ回路３３６、およびＣＲＣレジスタ３３７を有する。
【０１３８】
コントローラ３３０は、ロジック部２３０全体の制御を行う回路である。コントローラ３３０には、フラグ保持回路（ＦＬＡＧ）２２７の入力、出力が接続されている。ＣＬＫＧＥＮＣ３３１は、ＯＲＩＧＩＮ＿ＣＬＫからロジック部２３０で使用されるクロック信号を生成する機能を有する。ＣＬＫＧＥＮＣ３３１は、例えば、分周回路で構成することができる。
【０１３９】
デコーダ回路３３２は、ＤＥＭＯＤ＿ＳＩＧ０の復号を行う回路である。復号化された信号は、コントローラ３３０、ＣＲＣ回路３３３に入力される。ＣＲＣ回路３３３は、デコーダ回路３３２からの入力信号から、ＣＲＣ（巡回冗長性検査）符号を算出する回路である。ＣＲＣ回路３３３で算出されたＣＲＣ符号は、コントローラ３３０に出力される。
【０１４０】
ＣＲＣレジスタ３３７は、ＣＲＣ符号を記憶するＣＲＣ領域として機能するレジスタである。通常、ＣＲＣ領域は、メモリ部２４０のメモリマップに用意される。非接触通信の規格では、起動時にＣＲＣ符号を算出することが要求されている。そのため、メモリ部２４０にデータを書き込める電力が発生する場合のみ、ＲＦＩＤタグ２００を動作させることが可能になる。つまり、ある程度大きな起電力が得られる近距離通信時にしか、ＲＦＩＤタグ２００を応答させることができない。そこで、ロジック部２３０に、ＣＲＣ領域として、メモリ部２４０よりも書き込み電力が少ないレジスタを設けている。これにより、起動時の動作電圧が低くなるため、ＲＦＩＤタグ２００の通信距離を延ばすことができる。
【０１４１】
ＲＮＤＮＧＥＮＣ３３４は、コントローラ３３０の制御に従い、乱数を発生する。この乱数はコントローラ３３０およびＭＯＤＯＵＴＣ３３５に出力される。ＭＯＤＯＵＴＣ３３５は、コントローラ３３０の制御に従い、応答データＭＯＤ＿ＯＵＴを生成する。
【０１４２】
メモリ部２４０およびＣＲＣレジスタ３３７へのアクセスは、セレクタ回路３３６を介して行われる。コントローラ３３０およびＭＯＤＯＵＴＣ３３５は、セレクタ回路３３６にアクセス要求信号を出力する。セレクタ回路３３６は、アクセス要求に従い、メモリ部２４０またはＣＲＣ領域に対して、メモリデータの書き込み、読み出しを行う。
【０１４３】
＜＜メモリ部＞＞
図２０は、メモリ部２４０の構成の一例を示すブロック図である。メモリ部２４０は、コントロール・ユニット３６０、ロー・デコーダー回路３６１、ロー・ドライバ回路３６２、カラム・ドライバ回路３６３、およびメモリセルアレイ３７０を有する。
【０１４４】
コントロール・ユニット３６０は、メモリ部２４０の制御回路であり、ロジック部２３０のアクセス要求に従い、回路（３６１−３６３）を制御する制御信号を生成する機能を有する。回路（３６１−３６３）は、コントロール・ユニット３６０の制御信号に従い、メモリセルアレイ３７０を駆動する駆動信号を生成する機能を有する。
【０１４５】
＜メモリセルの構成例１＞
メモリセルアレイ３７０は、複数のメモリセルがアレイ状に配列された回路である。図２１は、メモリセルアレイ３７０の構成の一例を示す回路図である。図２１には、［２ｊ−１，２ｋ−１］−［２ｊ，２ｋ］（ｊ、ｋは１以上の整数）の４つのメモリセル３８０を代表的に示す。
【０１４６】
メモリセル３８０は、トランジスタＭ７０−Ｍ７２、およびキャパシタＣ７０を有する。ここでは、トランジスタＭ７０は、ＯＳトランジスタとし、ｎチャネル型トランジスタである。また、トランジスタＭ７１、Ｍ７２は、Ｓｉトランジスタであり、ｐチャネル型トランジスタである。ノードＦＮがデータを電荷として保持するメモリセルアレイ３７０のデータ格納部であり、この例では、トランジスタＭ７２のゲートに対応する。
【０１４７】
メモリセルアレイ３７０は、メモリセル３８０の配列に対応して配線（ＷＷＬ、ＲＷＬ、ＣＮＯＤＥ、ＳＬ、ＷＢＬ、ＲＢＬ）が設けられている。メモリセル３８０は、対応する列および行のこれら配線に接続されている。また、配線ＢＧＬがメモリセルアレイ３７０の共通の配線として設けられている。ＢＧＬには、メモリセル３８０のトランジスタＭ７０のバックゲートが接続されている。
【０１４８】
ＷＷＬは書き込み用ワード線として機能し、ＲＷＬは読み出し用ワード線として機能し、それぞれ、ロー・ドライバ回路３６２に接続されている。ＣＮＯＤＥは、キャパシタＣ７０に印加する電圧を供給する配線として機能する。
【０１４９】
ＳＬはソース線として機能し、２列ごとに設けられている。ＷＢＬは書き込み用ビット線として機能し、メモリセル３８０に書き込むメモリデータがカラム・ドライバ回路３６３から供給される配線である。ＲＢＬは読み出し用のビット線として機能し、メモリセル３８０から読み出したメモリデータが出力される配線である。ＳＬ、ＷＢＬおよびＲＢＬは、カラム・ドライバ回路３６３に接続されている。
【０１５０】
ＲＢＬの出力にはインバータＣＩＮＶが接続されている。インバータＣＩＮＶを設けているのは、ＲＢＬから読み出された信号の電圧レベルが、書き込んだデータの電圧レベルに対して、ハイレベルとローレベルの関係が逆になるからである。図２１の例では、書き込んだデータの電圧が低レベルであれば、ＲＢＬの電圧はハイレベルとなり、書き込んだデータの電圧がハイレベルであれば、ＲＢＬの電圧はローレベルとなる。配線ＯＥ、ＯＥＢは、ＣＩＮＶに電圧を供給する配線である。ＣＩＮＶの出力信号（メモリデータ）は配線ＤＯから出力される。
【０１５１】
キャパシタＣ７０は、ノードＦＮの電荷保持用の容量として機能する。キャパシタＣ７０の一方の端子はノードＦＮに接続され、他方の端子は配線ＣＮＯＤＥに接続されている。配線ＣＮＯＤＥはロー・ドライバ回路３６２に接続されている。なお、メモリセル３８０の配線間容量によりノードＦＮの電荷を保持できる場合は、キャパシタＣ７０と配線ＣＮＯＤＥは設けなくてもよい。
【０１５２】
トランジスタＭ７０をオン状態にすることで、データ値（”０”、”１”）に対応する電圧がノードＦＮに印加される。そして、トランジスタＭ７０をオフ状態にすることで、ノードＦＮが電気的に浮遊状態となり、メモリセル３８０はデータ保持状態となる。トランジスタＭ７０はＯＳトランジスタであるので、トランジスタＭ７０のオフ状態でのソースードレイン間を流れるリーク電流が極めて小さい。このため、メモリセル３８０は、リフレッシュ動作をせず、年単位の期間（例えば１０年間程度）データを保持することが可能であり、メモリセル３８０を不揮発性メモリセルとして用いることができる。また、バックゲートにＶＢＧを印加することでトランジスタＭ７０のＶｔｈをプラスシフトさせているために、データ保持状態でトランジスタＭ７０のゲートにＶｔｈよりも小さい電圧をより確実に印加することができるため、データ保持エラーが抑えられた不揮発性のメモリセル３８０を得ることができる。
【０１５３】
従って、ＲＦＩＤタグ２００で電波を受信していない状態でも、メモリ部２４０でデータを保持することが可能である。以下、図２２を参照して、メモリ部２４０の動作についてより詳細に説明する。
【０１５４】
なお、チャネル部に酸化物半導体層を有するトランジスタにおいて、オフ電流が極めて小さいということを利用する記憶回路の場合には、情報を保持する期間において、トランジスタには、所定の電圧が供給され続けている場合がある。例えば、トランジスタのゲートには、トランジスタが完全にオフ状態となるような電圧が供給され続けている場合がある。または、トランジスタのバックゲートには、トランジスタのしきい値電圧がシフトして、トランジスタがノーマリオフ状態になるような電圧が供給され続けている場合がある。そのような場合には、情報を保持する期間において、記憶回路に電圧が供給されていることになるが、電流がほとんど流れないため、電力をほとんど消費しない。したがって、電力をほとんど消費しないことから、仮に、所定の電圧が記憶回路に供給されているとしても、実質的には、記憶回路は不揮発性であると表現することができる。
【０１５５】
＜メモリセルアレイ（メモリ部）の動作例１＞
図２２は、メモリセルアレイ３７０（メモリ部２４０）の動作の一例を示すタイミングチャートである。図２２には、具体的には、メモリセルアレイ３７０に入力される信号波形を示しており、メモリセルアレイ３７０に含まれる配線およびノードのハイレベル（”Ｈ”）とローレベル（”Ｌ”）の電圧も示している。この例では、ＣＮＯＤＥ、ＳＬおよびＢＧＬには一定電圧が印加される。
【０１５６】
期間Ｔ１では、メモリ部２４０はスタンバイ状態（Ｓｔｄｂｙ）である。スタンバイ状態とは、ＲＦＩＤタグ２００においてＶＩＮが生成されている状態であり、メモリ部２４０ではデータ保持状態である。ＷＷＬ、ＷＢＬおよびＲＢＬはローレベルであり、ＲＷＬはハイレベルである。メモリセル３８０に”１”が書き込まれている場合、ＦＮの電圧は”Ｈ”であり、”０”が書き込まれている場合、ＦＮの電圧は”Ｌ”である。
【０１５７】
期間Ｔ２は、書き込み動作期間である。データを書き込む行のＷＷＬが”Ｈ”となるので、トランジスタＭ７０がオンとなり、ノードＦＮがＷＢＬに接続される。”１”を書き込む場合、ＷＢＬは”Ｈ”となるので、ＦＮも”Ｈ”となる。他方、”０”を書き込む場合、ＷＢＬは”Ｌ”であるので、ＦＮも”Ｌ”となる。ＷＷＬを”Ｌ”にして、トランジスタＭ７０をオフ状態にすることで、データ書き込み動作が終了し、メモリセル３８０はスタンバイ状態になる。
【０１５８】
期間Ｔ３（スタンバイ期間）では、トランジスタＭ７０がオンからオフになることで、ノードＦＮの電圧がトランジスタＭ７０のしきい値電圧分低下する。トランジスタＭ７０のオフ状態でのリーク電流は完全にゼロではないため、ノードＦＮで”１”のデータを保持している場合、再び”１”のデータが書き込まれるまで、点線で示すように、ノードＦＮの電圧は徐々に低下する。上述したように、負電圧ＶＢＧをバックゲートに印加することにより、トランジスタＭ７０のＶｔｈをプラスシフトさせているため、そのリーク電流は極めて小さくなり、ノードＦＮにおいて、年単位の期間（例えば、１０年程度）、”１”として認識される電圧を保持することが可能である。
【０１５９】
期間Ｔ４は、読み出し動作期間である。データを読み出す行のＲＷＬが”Ｌ”となり、その行のトランジスタＭ７１がオンになる。他の行のＲＷＬは”Ｈ”のままである。メモリセル３８０で”１”を記憶している場合、トランジスタＭ７２はオフ状態であるため、ＲＢＬは”Ｌ”のままである。”０”を記憶している場合、トランジスタＭ７２もオン状態となるため、トランジスタＭ７１、Ｍ７２により、ＲＢＬがＳＬに接続されるので、その電圧レベルは”Ｈ”となる。ＲＢＬに読み出された信号は、インバータＣＩＮＶによりその電圧レベルが反転され、配線ＤＯに出力される。
【０１６０】
期間Ｔ５では、メモリ部２４０はスタンバイ状態であり、ノードＦＮや配線の電圧のレベルは期間Ｔ１と同様である。
【０１６１】
（電源遮断期間）
上述したように、ＲＦＩＤタグ２００で起電力を発生していない状態でもＶＢＧＧＥＮＣ２２６では負電圧ＶＢＧをメモリ部２４０に供給し続けることができる。したがって、電源遮断状態でも、トランジスタＭ７０のＶｔｈ制御が可能であるので、電源遮断状態でも、ノードＦＮの電圧の変動は期間Ｔ３、Ｔ５のスタンバイ状態と同様である。つまり、キャパシタＣ７０の容量値や、ＶＢＧの値などを適宜設定することで、電源遮断状態でもメモリ部２４０は、年単位の期間（例えば１０年間程度）データを保持することが可能になる。
【０１６２】
＜メモリセルの構成例２、動作例２＞
図２３に、メモリセルアレイの他の構成例を示す。図２３に示すメモリセルアレイ３７１は、メモリセルアレイ３７０の変形例である。メモリセルアレイ３７１では、配線ＷＢＬと配線ＲＢＬが共通化され１つの配線ＢＬで構成されている点がメモリセルアレイ３７０と異なる。つまり、図２１の例ではビット線を書き込み用と読み出し用で２本設けており、図２３の例では１本のビット線にしている。
【０１６３】
図２４は、メモリセルアレイ３７１の動作例を示すタイミングチャートである。図２４に示すように、メモリセルアレイ３７１も、メモリセルアレイ３７０と同様に駆動させることができる。ＢＬがＷＢＬおよびＲＢＬ双方の機能を果たす。書き込み動作期間（Ｔ２）では、メモリセル３８０に”１”を書き込む場合、ＢＬは”Ｈ”となり、”０”を書き込む場合、ＢＬは”Ｌ”となる。また、読み出し動作期間（Ｔ４）では、メモリセル３８０で”１”を記憶している場合、トランジスタＭ７２はオフ状態であるため、ＢＬは”Ｌ”のままである。”０”を記憶している場合、トランジスタＭ７２もオン状態となるため、トランジスタＭ７１、Ｍ７２により、ＢＬがＳＬに接続されるので、その電圧レベルは”Ｈ”となる。ＢＬに読み出された信号は、インバータＣＩＮＶによりその論理値が反転され、配線ＤＯに出力される。
【０１６４】
＜メモリセルの他の構成例＞
メモリ部２４０のメモリセルアレイの構成は、図２１、図２３の例に限定されるものでない。メモリ部２４０は、電荷保持部（ノードＦＮ）と、書き込みデータを供給する配線（ビット線）との導通状態を制御するＯＳトランジスタを備えたメモリセルを有するものであればよい。以下に、メモリセルの幾つかの他の構成例を挙げる。
【０１６５】
例えば、メモリセル３８０において、トランジスタＭ７１、およびＭ７２をｎチャネル型のＳｉトランジスタとすることができる。ＣＮＯＤＥを行ごとに設けているが、定電圧（ＧＮＤ）を供給する場合、ＢＧＬのようにメモリセルアレイ３７０、３７１で共通の配線として設けることができる。これは、ＳＬについても同様である。また、トランジスタＭ７１を設けずに、ワード線を書き込み用と読み出し用で共通にすることができる。また、一般的なＤＲＡＭのメモリセルのように、トランジスタＭ７０とキャパシタＣ７０のみをメモリセルに設ける構成とすることもできる。
【０１６６】
＜＜ＲＦＩＤタグの他の構成例＞＞
以下、ＲＦＩＤタグ２００の他の変形例について説明する。図２５は、ＲＦＩＤタグの構成の一例を示すブロック図である。
【０１６７】
ＲＦＩＤタグ２００では、受信した信号から電源回路２２１で電圧を生成し、その電圧を用いて、ロジック部２３０で用いられる負の電圧ＶＢＧを電圧生成回路（ＶＢＧＧＥＮＣ）２２６で生成している。図２５に示すように、ＲＦＩＤタグ２０１は、ＶＢＧＧＥＮＣの代わりに、負電圧ＶＢＧを保持することができる機能を有する回路（負バイアス回路４２６）を有する。また、ＲＦＩＤタグ２０１は発振回路２２５とは異なる構成の発振回路４２５を有する。
【０１６８】
図２６は、発振回路４２５の構成の一例を示す回路図である。発振回路４２５は、発振回路２２５（図１４Ａ）の信号ＯＲＩＧＩＮ＿ＣＬＫの出力ノードに接続されているインバータを省いた回路構成を有する。
【０１６９】
図２７は負バイアス回路４２６の構成の一例を示す回路図である。負バイアス回路４２６は、保護回路３１６、キャパシタ部３１７および回路３１８を有する。
【０１７０】
負バイアス回路４２６において、出力端子（ｏｕｔ）と、接地電位が印加される配線間にキャパシタ部３１７が接続されている。このキャパシタ部３１７は、出力端子（ｏｕｔ）の電位を保持することが可能なように設けられており、ここでは、直列に接続されたキャパシタＣｂｇ１およびキャパシタＣｂｇ２で構成されている。キャパシタ部３１７の構成は、図２７の例に限定されるものではなく、１つのキャパシタで構成することもできる。また、複数のキャパシタを、直列および／または並列に接続することでキャパシタ部３１７を構成することができる。
【０１７１】
キャパシタ部３１７の入力ノードは、回路３１８を介して入力端子（ｉｎ）に接続されている。回路３１８は、整流作用を備えた回路である。回路３１８は、電流の流れる方向が入力端子（ｉｎ）から出力端子（ｏｕｔ）（キャパシタ部３１７の入力ノード）になるような整流作用を奏するように設けられている。例えば、回路３１８は、１つのダイオード、あるいは、直列に接続されている複数のダイオードで構成することができる。ここでは、回路３１８をダイオード接続されているトランジスタＭｂｇ１、およびトランジスタＭｂｇ２で構成されている。また、トランジスタＭｂｇ１、Ｍｂｇ２は、ゲートに接続されたバックゲートを有している。
【０１７２】
保護回路３１６は、ＥＳＤ（静電気放電）から、負バイアス回路４２６に接続されている回路を保護するＥＳＤ保護回路の機能を有する。ここでは、保護回路３１６は、ダイオード接続されたトランジスタＭｂｇ３を有する。トランジスタＭｂｇ３のソースまたはドレインには、電圧ＶＤＤまたは接地電位（ＧＮＤ）が入力される。
【０１７３】
ＲＦＩＤタグ２０１の製造過程で、入力端子（ｉｎ）に負電圧を印加して、キャパシタ（Ｃｂｇ１、Ｃｂｇ２）を充電する。キャパシタ（Ｃｂｇ１、Ｃｂｇ２）で出力端子（ｏｕｔ）の電圧（ＶＢＧ）に保持される。電圧ＶＢＧは負電圧である。負バイアス回路４２６で保持されている電圧ＶＢＧが、メモリ部のメモリセルアレイ（３７０または３７１）に印加される。
【０１７４】
トランジスタ（Ｍｂｇ１、Ｍｂｇ２）をＯＳトランジスタで構成することで、キャパシタ（Ｃｂｇ１、Ｃｂｇ２）から電荷がリークすることを抑制することができる。これにより、ＲＦＩＤタグ２０１の受信状態にかかわらず、負バイアス回路４２６によりメモリ部２４０にＶＢＧを印加することが可能になる。
【０１７５】
［効果等］
本実施の形態に係るＲＦＩＤタグは、ＯＳトランジスタが用いられた負電圧生成回路（ＶＢＧＥＮＣ）およびメモリ（以下、ＯＳメモリと呼ぶ）を備えていることにより、例えば、以下の効果を奏する。
【０１７６】
（１）ＯＳメモリはデータの書き込みはＯＳトランジスタをオンにすることにより行われるため、フラッシュメモリ（ＥＥＰＲＯＭ）のようにフローティングゲートに電荷を注入するための高電圧を必要としない。ＯＳメモリを用いることで、メモリ部を低い電圧で動作させることができるため、長距離通信が可能なＲＦＩＤタグを提供することができる。
【０１７７】
（２）Ｓｉトランジスタのみで構成されたＲＦＩＤタグよりも高温環境下でも使用することが可能なＲＦＩＤタグを提供することができる。
【０１７８】
ＲＦＩＤタグは、メモリ部に記憶しているデータを用いて動作する。上述したように、ＯＳトランジスタは、１５０℃以上でもそのオフ電流の変動がほとんどなく、図３０Ａの例では、オフ電流は測定下限よりも小さい。つまり、ＯＳメモリでは、１００℃以上の高温環境下でも、データを保持し続けることができる。このため、ＲＦＩＤタグは、高温環境下では通信は困難であるが、ＯＳメモリを搭載することにより、メモリ部で記憶されているデータは失われない。よって、高温環境下に曝された後でも、ＲＦＩＤタグを、Ｓｉトランジスタが動作可能な環境で使用すれば、通信が可能である。これについては、実施例１で明らかにする。
【０１７９】
（３）ＲＦＩＤタグに搭載されているＯＳメモリは、ＯＳトランジスタのオン、オフによりデータを書き換える構造のメモリであるため、フローティングゲートを用いるＥＥＰＲＯＭよりも劣化しにくい。そのため、ＲＦＩＤタグは、メモリ部２４０のデータを頻繁に書き換えるような、高い頻度で通信を行うシステムに非常に好適である。
【０１８０】
（４）また、図７に示すＲＦＩＤタグ２００では、受信した信号から、ＯＳメモリのリテンション特性を向上させるためのＶＢＧの生成を行うことができるため、ＲＦＩＤタグ２０１よりも以下の点で優位性がある。例えば、生産性が向上し、また生産時の検査工程が簡単化される。また、ＥＳＤ破壊による歩止まり低下を抑えることができる。また、回路部２６０の構造を複雑化することを避けることができる。
【０１８１】
ＲＦＩＤタグ２０１のように、負電圧ＶＢＧを内部で生成しない場合、ＶＢＧ保持用のキャパシタをＲＦＩＤタグ内に設けることとなる。この場合、生産時にこのキャパシタに負電圧を供給する工程が必要になる。また、キャパシタに所定の負電圧が供給されているかの検査工程が必要になる。これに対して、ＲＦＩＤタグ２００の回路部２６０は、負電圧の供給工程や、この工程に対する検査工程は必要ない。
【０１８２】
また、キャパシタに負電圧を供給するためには、負電圧の供給源と接続するための入力端子をＲＦＩＤタグの回路部に設ける必要がある。この端子は、ＧＮＤよりも低い負電圧を印加するための端子であるため、ＥＳＤなどにより負の高電圧が印加されると、そのまま負の高電圧がキャパシタに印加されることになり、キャパシタを破壊してしまう。このような負の高電圧に対して端子を保護するには、回路部全体として、負電圧に対するＥＳＤ対策を講じることになり、回路部の構造が複雑になるおそれがある。これに対して、ＲＦＩＤタグ２００では、図７に示すように、回路部２６０では、取り出し端子は、アンテナ２５０との接続用の端子のみとすることが可能である。
【０１８３】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１８４】
（実施の形態３）
本実施の形態では、ＲＦＩＤタグ２００の具体的なデバイス構造について説明する。
【０１８５】
＜＜回路部２６０のデバイス構造＞＞
図２８Ａは、ＲＦＩＤタグ２００の回路部２６０のデバイス構造の一例を示す断面図である。図２８Ａに示すダイ６００は、回路部２６０のＩＣチップを構成するダイに相当する。図２８Ａには、代表的に、ＶＢＧＧＥＮＣ２２６を構成する素子の断面構造を示す。なお、図２８Ａは、ダイ６００を特定の切断線で切った断面図ではなく、ダイ６００（回路部２６０）の積層構造を説明するための図である。
【０１８６】
ここでは、半導体基板を用いてダイ６００が作製される。半導体基板として、バルク状の単結晶シリコンウエハ６０１が用いられている。なお、ダイ６００のバックプレーンを作製する基板は、バルク状の単結晶シリコンウエハに限定されるものではなく、様々な半導体基板を用いることができる。例えば、単結晶シリコン層を有するＳＯＩ型半導体基板を用いてもよい。
【０１８７】
トランジスタＭｐ１、トランジスタＭｎ１は、インバータ３０１を構成するＳｉトランジスタである。トランジスタＭｐ１はｐチャネル型のトランジスタであり、トランジスタＭｎ１はｎチャネル型トランジスタである。チャージポンプ回路３０３を構成する素子として、図２８Ａには、第１段の基本回路（トランジスタＭ１、キャパシタＣ１）を示す。レベルシフタ３００などのＳｉトランジスタで構成される回路上に、チャージポンプ回路３０３を積層することで、回路部２６０にＶＢＧＧＥＮＣ２２６を組み込んだことによる面積オーバーヘッドを低減することができる。
【０１８８】
また、メモリ部２４０においても、メモリセル３８０を構成するＯＳトランジスタ（Ｍ７０）およびキャパシタＣ７０が、Ｓｉトランジスタ（Ｍ７１、Ｍ７２）上に積層して設けている。これにより、メモリ部２４０のサイズを小型化することができ、また高密度化を図ることができる。
【０１８９】
トランジスタＭｐ１、Ｍｎ１は、単結晶シリコンウエハ６０１に、様々なＣＭＯＳプロセスを用いて作製することができる。絶縁層６１０は、トランジスタＭｐ１、トランジスタＭｎ１を電気的に分離するための絶縁物である。トランジスタＭｐ１、Ｍｎ１を覆って、絶縁層６１１が形成されている。絶縁層６１１上には、導電体６３５−６３７が形成されている。絶縁層６１１に設けられた開口に、導電体６３１−６３４が形成されており、図示のようにトランジスタＭｐ１、Ｍｎ１と導電体６３５−６３７を接続している。導電体６３５、６３７は、インバータ３０１にＶＤＤ＿ＯＳ、ＧＮＤを供給する配線を構成する。導電体６３６は、インバータ３０１の出力端子を構成する。
【０１９０】
トランジスタＭｐ１、Ｍｎ１上には、配線工程（ＢＥＯＬ：ｂａｃｋ  ｅｎｄ  ｏｆ  ｔｈｅ  ｌｉｎｅ）により、１層または２層以上の配線層が形成される。ここでは、絶縁層６１２−６１４および導電体６４１−６４６により３層の配線層が形成されている。
【０１９１】
導電体６４６を覆って絶縁層６１５が形成される。絶縁層６１５上に、トランジスタＭ１およびキャパシタＣ１が形成されている。
【０１９２】
トランジスタＭ１は、酸化物半導体（ＯＳ）層６６０、導電体（６７２、６７３、６８２、６８３）を有する。ＯＳ層６６０にチャネル形成領域が存在する。導電体６８２はゲート電極を構成し、導電体６８３は、バックゲート電極を構成する。導電体６７２、６７３は、それぞれ、ドレイン電極、ソース電極を構成する。導電体６９２により、導電体６８２は導電体６７２に接続されている。導電体６８２は絶縁層６１７を介してＯＳ層６６０と重なる。導電体６８３は、絶縁層６１６を介してＯＳ層６６０と重なる。絶縁層６１７は、ゲート絶縁層を構成し、絶縁層６１６はバックゲート側のゲート絶縁層を構成する。
【０１９３】
キャパシタＣ１は、ＭＩＭ型の容量素子であり、電極として導電体６７２および導電体６８１を有し、誘電体（絶縁膜）として、絶縁層６１７を有する。導電体６７１は、キャパシタＣ１をインバータ３０１に接続するための電極を構成し、導電体６４６に接続されている。ここでは、キャパシタＣ１はトランジスタＭ１の作製工程において作製されるが、トランジスタＭｐ１、トランジスタＭｎ１の作製工程において、作製してもよい。
【０１９４】
トランジスタＭ１、キャパシタＣ１を覆って、パッシベーション膜として機能する絶縁層６１８が形成されている。絶縁層６１８を覆って絶縁層６１９が形成されている。絶縁層６１９上には、導電体６９１および導電体６９２が形成されている。導電体６９１により、導電体６７１がキャパシタＣ１の電極（６８１）に接続される。導電体６９２により、トランジスタＭ１のゲート電極（６８２）がドレイン電極（６７２）に接続される。
【０１９５】
絶縁層６１０−６１９は、単層の絶縁膜で、または２層以上の絶縁膜で形成することができる。これら絶縁層６１０−６１９を構成する絶縁膜としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル等でなる膜があげられる。また、これらの絶縁膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて形成することができる。また、絶縁層６１０−６１９を構成する膜として、ポリイミドやアクリル等の樹脂膜を形成することもできる。
【０１９６】
なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。
【０１９７】
導電体（６３１−６３７、６４１−６４６、６７１−６７３、６８１、６８２、６９１、６９２）は、単層の導電膜で、または２層以上の導電膜で形成することができる。このような導電膜としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム等の金属膜を用いることができる。また、これら金属を成分とする合金膜および化合物膜、リン等の不純物元素を含有させた多結晶シリコン膜等を用いることができる。
【０１９８】
ダイ６００を構成するＳｉトランジスタ（Ｍｐ１、Ｍｎ１）、及びＯＳトランジスタ（Ｍ１等）の構造は、図２８Ａの構造に限定されるのもではない、例えば、ＯＳトランジスタは、図２８Ｂに示すような構造とすることができる。図２８Ｂの例では、トランジスタＭ１には、さらにＯＳ層６６１が設けられている。図２８Ｂの場合も、ＯＳ層６６０にチャネル形成領域が設けられる。
【０１９９】
図２８ＢのトランジスタＭ１を作製するには、導電体６７１−６７３を形成した後、ＯＳ層６６１を構成する単層または多層の酸化物半導体膜、絶縁層６１７を構成する絶縁膜、および導電体６８１、６８２を構成する導電膜を積層する。そして、この導電膜をエッチングするためのレジストマスクを用いて、この積層膜をエッチングすることで、ＯＳ層６６１、絶縁層６１７、導電体６８１、６８２が形成される。また、キャパシタＣ１においては、導電体６８１で覆われていない領域の絶縁層６１７は除去される。
【０２００】
＜＜酸化物半導体＞＞
以下、ＯＳトランジスタに用いられる酸化物半導体について説明する。
【０２０１】
ＯＳトランジスタのチャネル形成領域は、高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ  ＯＳ）で形成することが好ましい。高純度化ＯＳとは、電子供与体（ドナー）となる水分または水素等の不純物が低減され、かつ酸素欠損が低減されている酸化物半導体のことをいう。このように酸化物半導体を高純度化することで、その導電型を真性または実質的に真性にすることが可能である。なお、実質的に真性とは、酸化物半導体のキャリア密度が、１×１０１７／ｃｍ３未満であることをいう。キャリア密度は、１×１０１５／ｃｍ３未満が好ましく、１×１０１３／ｃｍ３未満がより好ましい。
【０２０２】
高純度化ＯＳでチャネル形成領域を形成することで、室温におけるＯＳトランジスタの規格化されたオフ電流を数ｙＡ／μｍ−数ｚＡ／μｍ程度に低くすることができる。
【０２０３】
酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素は、ドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは、酸化物半導体中で不純物準位を形成する。不純物準位はトラップとなり、ＯＳトランジスタの電気特性を劣化させることがある。酸化物半導体中や、他の層との界面において不純物濃度を低減させることが好ましい。
【０２０４】
酸化物半導体を真性または実質的に真性とするためには、以下の不純物濃度レベル程度まで高純度化するとよい。以下に列記する不純物濃度は、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析により得られた値であり、酸化物半導体層のある深さにおいて、または、酸化物半導体のある領域における値である。高純度化ＯＳとは、不純物濃度のレベルが以下のような部分を有している酸化物半導体であることとする。
【０２０５】
例えば、不純物がシリコンの場合は、その濃度は、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【０２０６】
例えば、不純物が水素の場合は、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
【０２０７】
例えば、不純物が窒素の場合は、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０２０８】
また、結晶を含む酸化物半導体にシリコンや炭素が高濃度で含まれると、結晶性を低下させることがある。酸化物半導体の結晶性を低下させないためには、例えば、シリコン濃度は、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。例えば、炭素濃度は、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【０２０９】
ＯＳトランジスタの酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【０２１０】
例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。必要とする電気特性（電界効果移動度、しきい値電圧等）に応じて、適切な組成の酸化物半導体を形成すればよい。
【０２１１】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。なお、本明細書において、酸化物半導体の原子数比は、誤差として±２０％の変動を含む。
【０２１２】
例えば、ＯＳトランジスタのチャネルを構成する酸化物半導体膜は、スパッタ法により形成することができる。
【０２１３】
例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物の成膜用ターゲットとしては、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、５：５：６、４：２：３、３：１：２、１：１：２、２：１：３、１：３：２、１：３：４、１：６：４または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ系酸化物のターゲットを用いることが好ましい。このようなターゲットを用いてＩｎ−Ｇａ−Ｚｎ系酸化物半導体膜を成膜することで、酸化物半導体膜に結晶部が形成されやすくなる。また、これらのターゲットの充填率は９０％以上が好ましく、９５％以上がより好ましい。充填率の高いターゲットを用いることにより、緻密な酸化物半導体膜を成膜することができる。
【０２１４】
例えば、Ｉｎ−Ｚｎ系酸化物の成膜用ターゲットとしては、原子数比で、Ｉｎ：Ｚｎ＝５０：１乃至１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１乃至１：４）のＩｎ−Ｚｎ系酸化物のターゲットを用いることが好ましい。この原子比は、Ｉｎ：Ｚｎ＝１．５：１乃至１５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝３：４乃至１５：２）がより好ましい。例えば、Ｉｎ−Ｚｎ系酸化物の成膜用ターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとするとよい。Ｚｎの比率Ｚをこのような範囲に収めることで、Ｉｎ−Ｚｎ系酸化物膜の移動度を向上することができる。
【０２１５】
＜酸化物半導体膜の構造＞
以下では、ＯＳトランジスタのＯＳ層に適用可能な酸化物半導体膜の構造について説明する。
【０２１６】
本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【０２１７】
なお、結晶構造の説明において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【０２１８】
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜等をいう。  
【０２１９】
＜ＣＡＡＣ−ＯＳ膜＞
以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。
【０２２０】
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によってＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が起こりにくいといえる。
【０２２１】
試料面と略平行な方向からＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０２２２】
一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０２２３】
なお、ＣＡＡＣ−ＯＳ膜に対し、電子線回折を行うと、配向性を示すスポット（輝点）が観測される。例えば、ＣＡＡＣ−ＯＳ膜の上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電子線を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測される。
【０２２４】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
【０２２５】
なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
【０２２６】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
【０２２７】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【０２２８】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０２２９】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理等の結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチング等によって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
【０２３０】
また、ＣＡＡＣ−ＯＳ膜において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳ膜は、不純物が添加された領域が変質し、ｃ軸配向した結晶部の割合の異なる領域が部分的に形成されることもある。
【０２３１】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０２３２】
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
【０２３３】
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
【０２３４】
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
【０２３５】
ＣＡＡＣ−ＯＳ膜を用いたＯＳトランジスタは、可視光や紫外光の照射による電気特性の変動が小さく、信頼性が高い。
【０２３６】
ＣＡＡＣ−ＯＳ膜は、例えば、金属酸化物の多結晶ターゲットを用い、スパッタリング法によって成膜することができる。当該ターゲットにイオンが衝突すると、ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状またはペレット状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
【０２３７】
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、および窒素等）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
【０２３８】
また、成膜時の基板加熱温度を高めることで、平板状またはペレット状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。例えば、基板加熱温度は、１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下とすればよい。
【０２３９】
また、成膜ガス中の酸素の割合を高め、電力を最適化することで、成膜時のプラズマダメージを軽減することができる。例えば、成膜ガス中の酸素の割合は、３０体積％以上、好ましくは１００体積％とすることができる。
【０２４０】
＜多結晶酸化物半導体膜＞
次に、多結晶酸化物半導体膜について説明する。
【０２４１】
多結晶酸化物半導体膜は、ＴＥＭによる観察像で、結晶粒を確認することができる。多結晶酸化物半導体膜に含まれる結晶粒は、例えば、ＴＥＭによる観察像で、２ｎｍ以上３００ｎｍ以下、３ｎｍ以上１００ｎｍ以下または５ｎｍ以上５０ｎｍ以下の粒径であることが多い。また、多結晶酸化物半導体膜は、ＴＥＭによる観察像で、結晶粒界を確認できる場合がある。
【０２４２】
多結晶酸化物半導体膜は、複数の結晶粒を有し、当該複数の結晶粒間において結晶の方位が異なっている場合がある。また、多結晶酸化物半導体膜に対し、ＸＲＤ装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有する多結晶酸化物半導体膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピーク、２θが３６°近傍のピーク、またはそのほかのピークが現れる場合がある。
【０２４３】
多結晶酸化物半導体膜は、高い結晶性を有するため、高い電子移動度を有する場合がある。従って、多結晶酸化物半導体膜を用いたトランジスタは、高い電界効果移動度を有する。ただし、多結晶酸化物半導体膜は、結晶粒界に不純物が偏析する場合がある。また、多結晶酸化物半導体膜の結晶粒界は欠陥準位となる。多結晶酸化物半導体膜は、結晶粒界がキャリアトラップやキャリア発生源となる場合があるため、多結晶酸化物半導体膜を用いたトランジスタは、ＣＡＡＣ−ＯＳ膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる場合がある。
【０２４４】
＜微結晶酸化物半導体膜＞
次に、微結晶酸化物半導体膜について説明する。
【０２４５】
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
【０２４６】
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子回折（ナノビーム電子線回折ともいう。）を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
【０２４７】
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
【０２４８】
従って、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて、キャリア密度が高くなる場合がある。キャリア密度が高い酸化物半導体膜は、電子移動度が高くなる場合がある。従って、ｎｃ−ＯＳ膜を用いたトランジスタは、高い電界効果移動度を有する場合がある。また、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて、欠陥準位密度が高いため、キャリアトラップが多くなる場合がある。従って、ｎｃ−ＯＳ膜を用いたトランジスタは、ＣＡＡＣ−ＯＳ膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる。ただし、ｎｃ−ＯＳ膜は、比較的不純物が多く含まれていても形成することができるため、ＣＡＡＣ−ＯＳ膜よりも形成が容易となり、用途によっては好適に用いることができる場合がある。そのため、ｎｃ−ＯＳ膜を用いたトランジスタを有する半導体装置は、生産性高く作製することができる場合がある。
【０２４９】
＜非晶質酸化物半導体膜＞
次に、非晶質酸化物半導体膜について説明する。
【０２５０】
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
【０２５１】
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することができない。
【０２５２】
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
【０２５３】
非晶質酸化物半導体膜は、水素などの不純物を高い濃度で含む酸化物半導体膜である。また、非晶質酸化物半導体膜は、欠陥準位密度の高い酸化物半導体膜である。
【０２５４】
不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜は、キャリアトラップやキャリア発生源が多い酸化物半導体膜である。
【０２５５】
従って、非晶質酸化物半導体膜は、ｎｃ−ＯＳ膜と比べて、さらにキャリア密度が高くなる場合がある。そのため、非晶質酸化物半導体膜を用いたトランジスタは、ノーマリーオンの電気特性になりやすい。従って、ノーマリーオンの電気特性が求められるトランジスタに好適に用いることができる場合がある。非晶質酸化物半導体膜は、欠陥準位密度が高いため、キャリアトラップが多くなる場合がある。従って、非晶質酸化物半導体膜でチャネルが形成されているトランジスタは、ＣＡＡＣ−ＯＳ膜やｎｃ−ＯＳ膜でチャネルが形成されているトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる。
【０２５６】
＜単結晶酸化物半導体膜＞
次に、単結晶酸化物半導体膜について説明する。
【０２５７】
単結晶酸化物半導体膜は、不純物濃度が低く、欠陥準位密度が低い（酸素欠損が少ない）酸化物半導体膜である。そのため、キャリア密度を低くすることができる。従って、単結晶酸化物半導体膜を用いたトランジスタは、ノーマリーオンの電気特性になることが少ない。また、単結晶酸化物半導体膜は、不純物濃度が低く、欠陥準位密度が低いため、キャリアトラップが少なくなる場合がある。従って、単結晶酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
【０２５８】
なお、酸化物半導体膜は、欠陥が少ないと密度が高くなる。また、酸化物半導体膜は、結晶性が高いと密度が高くなる。また、酸化物半導体膜は、水素などの不純物濃度が低いと密度が高くなる。単結晶酸化物半導体膜は、ＣＡＡＣ−ＯＳ膜よりも密度が高い。また、ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも密度が高い。また、多結晶酸化物半導体膜は、微結晶酸化物半導体膜よりも密度が高い。また、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも密度が高い。
【０２５９】
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
【０２６０】
ａ−ｌｉｋｅ  ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ  ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
【０２６１】
なお、ａ−ｌｉｋｅ  ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
【０２６２】
また、酸化物半導体膜は、構造ごとに膜密度が異なる場合がある。例えば、ある酸化物半導体膜の組成がわかれば、該組成と同じ組成における単結晶酸化物半導体膜の膜密度と比較することにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶酸化物半導体膜の膜密度に対し、ａ−ｌｉｋｅ  ＯＳ膜の膜密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶酸化物半導体膜の膜密度に対し、ｎｃ−ＯＳ膜の膜密度およびＣＡＡＣ−ＯＳ膜の膜密度は９２．３％以上１００％未満となる。なお、単結晶酸化物半導体膜の膜密度に対し膜密度が７８％未満となる酸化物半導体膜は、成膜すること自体が困難である。
【０２６３】
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の膜密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ  ＯＳ膜の膜密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の膜密度およびＣＡＡＣ−ＯＳ膜の膜密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
【０２６４】
なお、同じ組成の単結晶酸化物半導体膜が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶酸化物半導体膜を組み合わせることにより、所望の組成の単結晶酸化物半導体膜に相当する膜密度を算出することができる。所望の組成の単結晶酸化物半導体膜の膜密度は、組成の異なる単結晶酸化物半導体膜を組み合わせる割合を踏まえた、加重平均で算出すればよい。ただし、膜密度は、可能な限り少ない種類の単結晶酸化物半導体膜を組み合わせて算出することが好ましい。
【０２６５】
トランジスタＭ１のＯＳ層６６０およびＯＳ層６６１は、単層または２層以上の多層の酸化物半導体膜から形成することができる。多層膜とする場合、ＯＳ層６６０、６６１は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ  ＯＳ膜、微結晶酸化物半導体（ｎｃ−ＯＳ）膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有していてもよい。
【０２６６】
＜ＯＳトランジスタの他の構成例＞
例えば、図２８ＡのトランジスタＭ１において、ＯＳ層６６０を構成元素の異なる酸化物で２層の酸化物半導体膜から形成する。この場合、下層は、Ｉｎ−Ｚｎ系酸化物膜とし、上層をＩｎ−Ｇａ−Ｚｎ系酸化物膜とする。あるいは、下層および上層とも、Ｉｎ−Ｇａ−Ｚｎ系酸化物膜で形成することができる。
【０２６７】
例えば、下層および上層とも、Ｉｎ−Ｇａ−Ｚｎ系酸化物膜で形成する場合、一方を、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、５：５：６、または３：１：２の酸化物膜で形成し、他方をＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：６：４、または１：９：６の酸化物膜で形成することができる。
【０２６８】
また、図２８Ｂにおいて、ＯＳ層６６０を２層構造とし、ＯＳ層６６１を単層構造とすることで、３層構造の酸化物半導体膜からトランジスタＭ１を形成してもよい。この場合も、３層のすべて、あるいは一部を異なる構成元素の酸化物半導体膜で形成してもよいし、３層を同じ構成元素の酸化物半導体膜で形成してもよい。
【０２６９】
例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物膜でＯＳ層６６０およびＯＳ層６６１を形成する場合、ＯＳ層６６０の下層とＯＳ層６６１は、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：６：４、または１：９：６の酸化物膜で形成し、ＯＳ層６６０の上層は、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、５：５：６、または３：１：２の酸化物膜で形成することができる。
【０２７０】
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０２７１】
（実施の形態４）
本実施の形態では、ＲＦＩＤタグの使用例について説明する。
【０２７２】
ＲＦＩＤタグの用途は多岐にわたる。その用途として、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図２９Ａ）、包装用容器類（包装紙やボトル等、図２９Ｃ）、記録媒体（ＤＶＤソフトやビデオテープ等、図２９Ｂ）、乗り物類（自転車等、図２９Ｄ）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、スマートフォン、携帯電話、時計、腕時計）等の物品、若しくは各物品に取り付けるタグ（図２９Ｅ、図２９Ｆ）等に設けて使用することができる。
【０２７３】
ＲＦＩＤタグ２０００は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。ＲＦＩＤタグ２０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等にＲＦＩＤタグ２０００を設けることにより、認証機能を付与することができる。この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等にＲＦＩＤタグ２０００を取り付けることにより、検品システム、在庫管理システム等のシステムの効率化を図ることができる。また、乗り物類にＲＦＩＤタグ２０００を取り付けることにより、セキュリティを高めることができる。
【０２７４】
ＲＦＩＤタグ２０００に、例えば、実施の形態２に係るＲＦＩＤタグを適用することができる。これにより、ＲＦＩＤタグ２０００は、高温環境下でもデータを保持することができるため、ＲＦＩＤタグ２０００を用いて、高温環境下に曝される物品の個体識別管理システムを構築することができる。このような物品として、高温での滅菌処理が行われる物品（例えば、手術器具、食器、料理器具、実験器具、衣服など）が挙げられる。
【０２７５】
例えば、手術器具（例えば、メス、摂子、鉗子などの鋼製小物）にＲＦＩＤタグ２０００を取り付ける。そして、取り付ける器具の種類などの個体識別情報、使用履歴情報、洗浄／滅菌に関する情報などを、リーダ／ライタによりＲＦＩＤタグ２０００に書き込む。手術器具を高圧水蒸気によって滅菌処理しても、ＲＦＩＤタグ２０００のデータは失われない。したがって、ＲＦＩＤタグ２０００を用いた個体識別システムにより、手術器具を効率良く、かつ適切に管理し、また適切に廃棄することできる。
【実施例１】
【０２７６】
［概要］
Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  酸化物半導体（ＣＡＡＣ−ＯＳ）を用いたメモリを搭載したＲＦＩＤタグ（無線ＩＣタグ）を試作した。ＲＦＩＤタグはＳｉと酸化物半導体のハイブリッドプロセスで作製した。また、試作したＲＦＩＤタグにおいて、高速なメモリ書き込み動作を確認した。また、１３０℃３０分の滅菌処理３００回以上を想定した高温試験を行った後でも、試作したタグはデータを保持しており、医療用途に適したＲＦＩＤタグであることを確認した。また、本実施例において、酸化物半導体を用いたメモリを搭載することで、国際標準規格に準拠したＲＦＩＤタグを提供できることを示す。以下、詳細を説明する。
【０２７７】
近年、医療の分野でＲＦＩＤの需要が高まっている。たとえば、医療器具にＲＦＩＤタグを貼り付けて管理する用途がある。医療器具はオートクレーブによる１３０℃高温滅菌処理を施す必要があるため、ＲＦＩＤタグのデータ保持特性には温度に対する高い信頼性が要求される。しかし、高速書き込みが可能な不揮発性メモリとしてＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を搭載したＲＦＩＤタグが商品化されているが、高温でのデータ保持が保証されていない。オートクレーブ対応のタグに搭載する不揮発性メモリは、書き込みが低速なＥＥＰＲＯＭが一般的である。
【０２７８】
図３０Ａに示すように、ＣＡＡＣ−ＯＳ層をチャネルに用いたトランジスタ（以下、ＣＡＡＣ−ＯＳ  トランジスタと呼ぶ場合がある）は、高温環境下における温度信頼性に優れている。また、実施の形態２で示したように、メモリセルにＣＡＡＣ−ＯＳトランジスタを用いることで、不揮発性のメモリを実現することが可能である。以下、このようなメモリを、ＣＡＡＣ−ＯＳメモリと呼ぶ。ＣＡＡＣ−ＯＳトランジスタの高温環境下における高い信頼性、およびＣＡＡＣ−ＯＳメモリの高速な書き込みが可能なことで、医療用途に非常に好適な、高い信頼性のＲＦＩＤタグを提供することが可能になる。
【０２７９】
＜＜ＣＡＡＣ−ＯＳメモリ搭載ＲＦＩＤタグ＞＞
＜ＲＦＩＤタグ＞
図３１Ａは、試作したＲＦＩＤタグ７００の外観写真である。図３１Ｂは、同タグ７００のダイの光学顕微鏡写真である。図３１Ｃは、同タグ７００のブロック図である。
【０２８０】
試作したＲＦＩＤタグ７００の回路構成は、ＲＦＩＤタグ２０１（図２５）と同様である。また、図３１Ｃでは、入出力部をアナログ部７２０に含めている。ＲＦＩＤタグ７００は、アナログ部７２０、ロジック部７３０、ＣＡＡＣ−ＯＳメモリ部７４０およびアンテナ７５０を有する。図３１Ｃでは、アナログ部７２０の主要な回路を示している。アナログ部７２０には、整流回路７１１、モデム（変調復調装置）７１５、電源回路７２１、電圧検出回路７２２、リセット回路７２３、発振回路７２４および負バイアス回路７２６を有する。モデム７１５は、変調回路および復調回路を含む。
【０２８１】
表１に、ＲＦＩＤタグ７００の主な仕様を示す。キャリア周波数は９２０ＭＨｚ（ＵＨＦ帯）であり、通信プロトコルはＩＳＯ／ＩＥＣ１８０００−６  Ｔｙｐｅ  Ｃである。ダイサイズは５．０×５．０ｍｍ２である。ＯＳトランジスタの酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ酸化物（ＩＧＺＯ）膜で形成した。
【０２８２】
【表１】
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【０２８３】
＜ＣＡＡＣ−ＯＳメモリ＞
図３２Ａは、ＣＡＡＣ−ＯＳメモリ部７４０のメモリセルの回路図である。図３２ＢはＣＡＡＣ−ＯＳメモリ部７４０の動作のタイミングチャートを示す。ＣＡＡＣ−ＯＳメモリ部７４０の動作は、ＲＦＩＤタグ２０１のメモリ部２４０と同様である（図２４参照）。
【０２８４】
ＣＡＡＣ−ＯＳメモリ部７４０のメモリセルアレイは、メモリセルアレイ３７１（図２３）と同様の回路構成を有する。図３２Ａに示すように、メモリセル７８０は、ＣＡＡＣ−ＯＳトランジスタＭ８０、ＳｉトランジスタＭ８１、ＳｉトランジスタＭ８２、およびキャパシタＣ８０を有する。ＣＡＡＣ−ＯＳトランジスタＭ８０のテクノロジは、０．８μｍである。ＣＡＡＣ−ＯＳトランジスタＭ８０は、図３３のようなＶＧ−ＩＤ特性を示し、図３４のようなオフ電流特性を示す。
【０２８５】
図３３において、横軸はフロントゲートの電圧ＶＧであり、縦軸はソース−ドレイン間電流ＩＤである。ＣＡＡＣ−ＯＳトランジスタＭ８０のフロントゲートとは、ＷＷＬに接続されているゲートである。図３３のデータは、トランジスタＭ８０のドレインに電圧ＶＤ＝１．８Ｖを印加し、バックゲートにＶＢＧ＝−５Ｖを印加した場合の測定結果である。
【０２８６】
図３４のアレニウスプロットは、キャパシタの電位を長期間モニタし、電位の変化からオフ電流を算出する方法で測定した（Ｋ．Ｋａｔｏ  ｅｔ  ａｌ．，Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．５１，ｎｏ．２，０２１２０１，Ｆｅｂ．２０１２．を参照。）。
【０２８７】
ＲＦＩＤタグ７００のダイは、図３５に示すようなＣＡＡＣ−ＯＳデバイス層７８１とＳｉデバイス層７８２を積層させることが可能なハイブリッドプロセスを用いて作製した。図３５は、ＲＦＩＤタグ７００のダイの模式的な断面図であり、代表的にＣＡＡＣ−ＯＳメモリ部７４０のメモリセル７８０の概略の断面構造が示されている。このようなハイブリッドプロセスは、ＲＦＩＤタグの小面積化に対して有利である。
【０２８８】
ＣＡＡＣ−ＯＳメモリ部７４０の動作は、ＲＦＩＤタグ２０１のメモリ部２４０と同様である（図２４参照）。図３２Ｂに示すように、書き込みはＣＡＡＣ−ＯＳトランジスタＭ８０を通してキャパシタＣ８１に電荷を蓄えることにより行われる。読み出しはＢＬの電圧を検出することで行われる。図３４に示したように、ＣＡＡＣ−ＯＳトランジスタのオフ電流は８５℃においてチャネル幅１μｍあたり３５．７ｙＡ（ｙ＝１０−２４）と非常に低いため、キャパシタＣ８０に蓄えた電荷は長時間にわたり保持される。このオフ電流により、キャパシタＣ８０に蓄えた電荷が定常的に失われると仮定すると、メモリセル７８０の８５℃における電荷保持時間は約１０年と見積もられる。したがって、ＣＡＡＣ−ＯＳメモリ部７４０は不揮発性メモリと見なすことができる。
【０２８９】
＜＜試験結果＞＞
図３６に、１３０℃環境下におけるＲＦＩＤタグ７００の保持試験の結果を示す。図３６に示すように、１３０℃で２５４時間後、ＲＦＩＤタグ７００が書き込みデータを保持していることが確認できた。これは、オートクレーブによる１３０℃滅菌処理５０８回に相当し、実用的に充分である。また、上記の保持試験の後、ＲＦＩＤタグ７００の無線による書き込み時間の試験を行った。図３８にその結果を示す。図３８Ａは、試作したＲＦＩＤタグ７００（ＯＳメモリタグ）の試験結果であり、その書き込み時間は３．５ｍｓとなった。図３８Ｂは、ＥＥＰＲＯＭを用いた一般的なタグ（ＥＥＰＲＯＭタグ）の試験結果であり、その書き込み時間は１８．５ｍｓとなった。１３０℃での保持試験後でも、ＲＦＩＤタグ７００は、ＥＥＰＲＯＭを搭載したＲＦＩＤタグよりも書き込みが高速であることが確認できた。
【０２９０】
また、ＲＦＩＤタグ７００に搭載したＣＡＡＣ−ＯＳメモリ部７４０と同様の構成のＣＡＡＣ−ＯＳメモリモジュールを作製し、１５０℃環境下における保持試験を行った。その結果を図３７に示す。この結果から、１５０℃環境下で２００時間経過後、書き込みデータを保持していることがわかった。図３４に示すオフ電流の結果に基づくと、１５０℃環境下での２００時間という保持時間は、８５℃環境下で１０年間の保持時間に相当することになる。
【０２９１】
ＲＦＩＤタグに搭載したＣＡＡＣ−ＯＳトランジスタのオフ電流をさらに減少させることで、ＣＡＡＣ−ＯＳメモリの保持特性のさらなる向上が可能である。ＣＡＡＣ−ＯＳトランジスタを縮小することで、ＲＦＩＤタグの縮小化が可能である。我々の研究において、テクノロジが１００ｎｍのＣＡＡＣ−ＯＳトランジスタの特性が確認されている。１８０ｎｍテクノロジのＳｉトランジスタを用いることで、ＣＡＡＣ−ＯＳメモリ搭載のＲＦＩＤタグのダイサイズを１．０×１．０ｍｍ２以下に縮小化することが可能である。
【０２９２】
＜＜まとめ＞＞
本実施例において、ＣＡＡＣ−ＯＳメモリを搭載したＲＦＩＤタグを試作した。このＲＦＩＤタグは高速なメモリ書き込みが可能であり、国際基準に準拠した動作が可能である。さらに、試作されたＲＦＩＤタグは、３００回以上の１３０℃３０分の高温滅菌処理に対してもデータを保持することが確認され、医療用途に適していることが実証された。
【符号の説明】
【０２９３】
１１−１７、２１−２３、４１―４３、５１、５２、６１、６２  チャージポンプ回路
２００、２０１、  ＲＦＩＤタグ
２１０  入力／出力部
２１１  整流回路
２１２  リミッタ回路
２１３  復調回路
２１４  変調回路
２２０  アナログ部
２２１  電源回路
２２２  電圧検出回路
２２３  リセット回路
２２４  バッファー回路
２２５  発振回路
２２６  電圧生成回路（ＶＢＧＧＥＮＣ）
２２７  フラグ保持回路
２３０  ロジック部
２４０  メモリ部
２５０  アンテナ
２６０  回路部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３１】
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【図３８】
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