(57)【要約】【課題】抵抗層の比抵抗値を低くしバラツキを抑えることができる抵抗変化素子及び半導体記憶装置を提供すること。【解決手段】第１電極及び第２電極と、前記第１電極と前記第２電極との間に配されるとともに、酸素及び金属を含む抵抗変化層と、前記抵抗変化層と前記第２電極との間に配されるとともに、前記抵抗変化層及び前記第２電極にそれぞれ接合する抵抗層と、を備え、前記抵抗層は、ハフニウム、アルミニウム及び酸素から構成され、その原子組成百分率がアルミニウムの１５ａｔｏｍ％以上かつ３０ａｔｏｍ％以下に対して酸素が２０ａｔｏｍ％以上かつ３５ａｔｏｍ％以下であり、ハフニウムが３５ａｔｏｍ％以上かつ６５ａｔｏｍ％以下である。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１電極及び第２電極と、
前記第１電極と前記第２電極との間に配されるとともに、酸素及び金属を含む抵抗変化層と、
前記抵抗変化層と前記第２電極との間に配されるとともに、前記抵抗変化層及び前記第２電極にそれぞれ接合する抵抗層と、
を備え、
前記抵抗層は、ハフニウム、アルミニウム及び酸素から構成され、その原子組成百分率がアルミニウムの１５ａｔｏｍ％以上かつ３０ａｔｏｍ％以下に対して酸素が２０ａｔｏｍ％以上かつ３５ａｔｏｍ％以下であり、ハフニウムが３５ａｔｏｍ％以上かつ６５ａｔｏｍ％以下であることを特徴とする抵抗変化素子。
【請求項２】
前記酸素の原子組成百分率の前記アルミニウムの原子組成百分率に対する比は、１．１以上かつ１．４以下であることを特徴とする請求項１記載の抵抗変化素子。
【請求項３】
前記抵抗層の膜厚は、１ｎｍ以上かつ１０ｎｍ以下であることを特徴とする請求項１又は２記載の抵抗変化素子。
【請求項４】
前記抵抗変化層は、酸素欠損のある酸化ハフニウムよりなることを特徴とする請求項１乃至３のいずれか一に記載の抵抗変化素子。
【請求項５】
前記抵抗変化層の膜厚は、１ｎｍ以上かつ１０ｎｍ以下であることを特徴とする請求項１乃至４のいずれか一に記載の抵抗変化素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化素子に関する。
【背景技術】
【０００２】
自身に電圧を印加（電流を流す）ことに応じて自身の抵抗値を変化させる抵抗変化素子が知られている。抵抗変化素子は、電圧の印加によって抵抗値が可逆的に変化する性質を有し、抵抗値に対応したデータを不揮発的に記憶することが可能であることから、不揮発性半導体記憶装置において用いられている。
【０００３】
例えば、特許文献１においては、第１電極と第２電極との間に抵抗変化層、及び、第２電極と接する低抵抗層（抵抗層）を挟持して構成される可変抵抗素子（抵抗変化素子）が開示されている。この低抵抗層は、抵抗変化層を構成する金属酸化物に含まれる金属元素と同一の金属元素を含む酸化物であり、かつ、その抵抗値が抵抗変化層より低くなるように低抵抗化する処理がされている。低抵抗化する処理では、低抵抗層が抵抗変化層よりも酸素が不足するような処理が行われ、例えば、金属ターゲット（例えば、Ｈｆターゲット）を用いてＡｒとＯ２の混合ガスをスパッタガスとして用いたリアクティブスパッタ法においてスパッタガス中の酸素分圧比を低くすることによって、低抵抗層を抵抗変化層よりも酸素不足にしている。
【０００４】
特許文献１に記載の抵抗変化素子は、第２電極を基準にして第１電極が負電圧となるようにパルスを印加すると、高抵抗状態から低抵抗状態に遷移（セット）し、第２電極を基準にして第１電極が正電圧となるパルスを印加すると、低抵抗状態から高抵抗状態に遷移（リセット）する。ここで、このような抵抗変化素子の抵抗変化に際しては、抵抗変化層から酸素が低抵抗層に移動することによって抵抗変化層が低抵抗化し、一方、低抵抗層から引き抜かれた酸素が抵抗変化層に取り込まれることによって抵抗変化層が高抵抗化すると考えられている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−７９９３０号公報（図１）
【特許文献２】特開２００９−２８３７７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下の分析は、本願発明者により与えられる。
【０００７】
以上のような抵抗変化素子を複数備える半導体記憶装置においては、個々の抵抗変化素子における低抵抗層の比抵抗値を低くしたり、低抵抗層の導電性のバラツキを抑えることで、読み出しや書き込みを均一な条件で行うことができ、半導体記憶装置としての活用を容易ならしめることが期待できる。
【０００８】
本発明の主な課題は、抵抗層の比抵抗値を低くしバラツキを抑えることができる抵抗変化素子を提供することである。
【課題を解決するための手段】
【０００９】
本発明の一視点においては、抵抗変化素子において、第１電極及び第２電極と、前記第１電極と前記第２電極との間に配されるとともに、酸素及び金属を含む抵抗変化層と、前記抵抗変化層と前記第２電極との間に配されるとともに、前記抵抗変化層及び前記第２電極にそれぞれ接合する抵抗層と、を備え、前記抵抗層は、ハフニウム、アルミニウム及び酸素から構成され、その原子組成百分率がアルミニウムの１５ａｔｏｍ％以上かつ３０ａｔｏｍ％以下に対して酸素が２０ａｔｏｍ％以上かつ３５ａｔｏｍ％以下であり、ハフニウムが３５ａｔｏｍ％以上かつ６５ａｔｏｍ％以下であることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、抵抗層が従来技術の低低抵抗層よりも大幅に低抵抗となるとともに、抵抗層の導電性のバラツキが少なくなり、セット・リセット動作が安定し、読み出しや書き込みを均一な条件を行うことが可能となり、半導体記憶装置としての活用を容易ならしめることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施形態に係る抵抗変化素子を含むメモリセルの構成の一例を模式的に示した断面図である。
【図２】抵抗変化素子における抵抗層のＨｆ、Ａｌ、Ｏの原子組成百分率と比抵抗値を測定した結果を示した図である。
【図３】ＨｆＡｌＯｘ及びＨｆＯｘの酸素含有量と比抵抗の関係を示した図である。
【図４】本発明の一実施形態に係る抵抗変化素子を含むメモリセルを備えた半導体記憶装置の回路構成の一例を模式的に示したブロック図である。
【図５】本発明の一実施形態に係る抵抗変化素子を含むメモリセルを備えた半導体記憶装置におけるメモリセルアレイの構成の一例を模式的に示した回路図である。
【発明を実施するための形態】
【００１２】
以下は、本発明者の検討によって与えられる内容である。本発明者は、抵抗層及び抵抗変化層を備える抵抗変化素子において、抵抗層がより低抵抗であることが望ましい点に着目した。すなわち、抵抗層の抵抗値が大きい場合には、抵抗層中の酸素量の変動に対して抵抗値の変動が大きくなる。抵抗層中の酸素量を複数の抵抗変化素子に対して一定にすることが製造上困難であることを考慮すると、その変動は均一な条件での制御を困難とする。また、抵抗変化素子は抵抗変化層及び抵抗層の間の酸素の流入／流出によって抵抗値を変化させるものであるため、その動作によっても抵抗層自身の抵抗値が大きく変化してしまう。さらに、通常、抵抗変化素子は、読み出し線に複数個接続され、１個の判定回路で読み取るので、各抵抗変化素子の抵抗層の比抵抗値の高さやバラツキにより、判定マージンが圧迫される可能性がある。その対策として、余計な回路が追加させられ、読み出し・書き込み時間も長く要して素子としての応答も遅くなる等の問題がある。
【００１３】
そこで、本発明者は、従来技術（特許文献１参照）の低抵抗層よりもより低抵抗な抵抗層を成膜するべく鋭意実験を繰り返した結果、抵抗層としてＨｆＡｌＯｘを用い、その抵抗値を桁違いに小さくなる（例えば、特許文献１における低抵抗層の比抵抗は５×１０３Ω・ｃｍであり、以下に説明する本発明における抵抗層の比抵抗は２×１０４Ω・cmと全く異なる特性を有する）ように成膜することで酸素の流入／流出においても抵抗値が安定し、特性が均一化されることを見出した。
【００１４】
ここで、ＨｆＡｌＯｘ膜自身は種種の文献においても開示されるものであるが、それらはいずれも特許文献２に開示されるような高誘電率のゲート酸化膜や、容量絶縁膜の様に高抵抗であることを必須の要件とするものであって、決して以下に説明する本発明の様な抵抗膜を開示するものではない。
【００１５】
本発明の一実施形態に係る抵抗変化素子を含むメモリセルを備えた半導体記憶装置について、図面を用いて説明する。図４は、本発明の一実施形態に係る抵抗変化素子を含むメモリセルを備えた半導体記憶装置の回路構成の一例を模式的に示したブロック図である。
【００１６】
半導体記憶装置２０は、メモリ回路を備えた半導体チップである。半導体記憶装置２０は、メモリ回路として、複数のＢａｎｋ０〜１に区分されたメモリセルアレイ３０、各Ｂａｎｋ０〜１に付随するロウデコーダ３１、センスアンプ３２、ライトアンプ３３、判定レジスタ３４、データレジスタ３５、及び、カラムデコーダ３６を有する。また、半導体記憶装置２０は、メモリ回路の周辺に形成される周辺回路を有する。半導体記憶装置２０は、周辺回路として、ロウアドレスバッファ３７と、アレイコントロール回路３８と、フェーズカウンタ３９と、制御ロジック回路４０と、コマンドレジスタ４１と、ステータスレジスタ４２と、コマンドディテクタ４３と、Ｉ／Ｏコントロール回路４４と、カラムアドレスバッファ４５と、アドレスレジスタ４６と、トランジスタ４７と、を有する。なお、図４の例では、２個のＢａｎｋ０〜１が設けられているが、Ｂａｎｋ数は特に制約されない。また、図示していないが、半導体記憶装置２０には、外部から外部電源電圧ＶＤＤ及びＶＳＳが供給される。
【００１７】
メモリセルアレイ３０は、複数のメモリセルＭＣが行方向及び列方向に配列して設けられた回路である。メモリセルアレイ３０には、一方向に延在しかつ他方向（一方向の直角の方向）に並んだ複数のワード線ＷＬと、他方向に延在しかつ一方向に並んだ複数のビット線ＢＬと、ワード線ＷＬ及びビット線ＢＬの各交点の近傍に設けられた複数のメモリセルＭＣと、を有する。ワード線ＷＬは、ロウデコーダ３１に電気的に接続されている。各ビット線ＢＬは、センスアンプに電気的に接続されている。メモリセルアレイ３０及びメモリセルＭＣの詳細については、後述する。
【００１８】
ロウデコーダ３１は、アレイコントロール回路３８及びロウアドレスバッファ３７からの信号に基づいて、対応するワード線ＷＬを活性化して、ワード線ＷＬを介してメモリセルアレイ３０におけるロウ（行）アドレスを選択する回路である。
【００１９】
センスアンプ３２は、アレイコントロール回路３８からの信号に基づいて、メモリセルアレイ３０からワード線ＷＬを介して読み出されたデータの電位を増幅する回路である。センスアンプ３２は、電位増幅されたデータをデータレジスタ３５及び判定レジスタ３４に向けて出力する。
【００２０】
ライトアンプ３３は、アレイコントロール回路３８からの信号に基づいて、データレジスタ３５からのデータの電位を増幅する回路である。ライトアンプ３３は、電位増幅されたデータを、選択されたビット線ＢＬを介してメモリセルアレイ３０及び判定レジスタ３４に向けて出力する。
【００２１】
判定レジスタ３４は、アレイコントロール回路３８からの信号に基づいて、ライトアンプ３３における書き込みデータと、センスアンプ３２における読み出しデータと、を比較することによりパスかフェイルかを判定（ベリファイ動作）するレジスタである。判定レジスタ３４がフェイルを検出した場合、メモリセルアレイ３０への再書き込みが行われ、全てのセルがパスするまで、再書き込み、読み出しのループが繰り返される。
【００２２】
データレジスタ３５は、データを保持するレジスタである。データレジスタ３５は、Ｉ／Ｏコントロール回路４４との間でデータのやり取りをする。データレジスタ３５は、Ｉ／Ｏコントロール回路４４又はセンスアンプ３２からのデータを保持する。データレジスタ３５は、書き込み時に、アレイコントロール回路３８からの信号に基づいて、保持されたデータをライトアンプ３３に向けて出力する。データレジスタ３５は、読み出し時に、アレイコントロール回路３８からの信号に基づいて、保持されたデータをＩ／Ｏコントロール回路４４に向けて出力する。
【００２３】
カラムデコーダ３６は、アレイコントロール回路３８及びカラムアドレスバッファ４５からの各信号に基づいて、ビット線ＢＬを介してメモリセルアレイ１０におけるカラム（列）アドレスを選択する回路である。
【００２４】
ロウアドレスバッファ３７は、アドレスレジスタ４６からのアドレスのうちロウアドレスを保持するバッファである。ロウアドレスバッファ３７は、保持されたロウアドレスをロウデコーダ３１に向けて出力する。
【００２５】
アレイコントロール回路３８は、制御ロジック回路４０及びフェーズカウンタ３９からの信号に基づいて、ロウデコーダ３１、センスアンプ３２、ライトアンプ３３、判定レジスタ３４、データレジスタ３５、及び、カラムデコーダ３６のそれぞれの動作を制御する回路である。アレイコントロール回路３８は、ロウデコーダ３１にワード線選択信号を供給し、カラムデコーダ３６にビット線選択信号を供給し、センスアンプ３２、ライトアンプ３３、判定レジスタ３４、及び、データレジスタ３５に対しての各種制御信号を供給する。
【００２６】
フェーズカウンタ３９は、アレイコントロール回路３８におけるアクセス対象のフェーズを制御するためのカウンタである。
【００２７】
制御ロジック回路４０は、各種制御信号を周辺回路に向けて出力するロジック回路である。制御ロジック回路４０は、コマンドディテクタ４３及びコマンドレジスタ４１からの信号に基づいて、各種制御信号をアレイコントロール回路３８、ステータスレジスタ４２、及び、トランジスタ４７に向けて出力する。制御ロジック回路４０は、アレイコントロール回路３８との間で信号のやり取りを行なう。
【００２８】
コマンドレジスタ４１は、Ｉ／Ｏコントロール回路４４からのコマンドを保持するレジスタである。コマンドレジスタ４１は、保持されたコマンドを制御ロジック回路４０に向けて出力する。
【００２９】
ステータスレジスタ４２は、制御ロジック回路４０からのステータス信号を保持するレジスタである。ステータスレジスタ４２は、保持されたステータス信号をＩ／Ｏコントロール回路４４に向けて出力する。ここで、ステータス信号は、書き込みのパス、フェイル等の状態を示す情報である。
【００３０】
コマンドディテクタ４３は、コマンド（チップイネーブル／ＣＥ、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブルＡＬＥ、ライトイネーブル／ＷＥ、リードイネーブル／ＲＥ、／ＷＰ）が入力される回路である。
【００３１】
ここで、／ＣＥは、デバイス選択信号であり、例えば、リード状態でＨｉｇｈとするとスタンバイモードとなる。
【００３２】
また、ＣＬＥは、コマンドをデバイス内部のコマンドレジスタ４１への取り込みをコントロールするための信号である。／ＷＥの立ち上がり時及び立ち下り時にＣＬＥをＨｉｇｈとすることにより、Ｉ／Ｏ端子（Ｉ／Ｏ１〜Ｉ／Ｏ８）上のデータがコマンドとしてコマンドレジスタ４１に取り込まれる。
【００３３】
また、ＡＬＥは、アドレス、データをデバイス内部のアドレスレジスタ４６、データレジスタ３５への取り込みをコントロールするための信号である。／ＷＥの立ち上がり時及び立ち下り時にＡＬＥをＨｉｇｈとすることにより、Ｉ／Ｏ端子（Ｉ／Ｏ１〜Ｉ／Ｏ８）上のデータがアドレスデータとしてアドレスレジスタ４６に取り込まれる。また、ＡＬＥをＬｏｗとすることによりＩ／Ｏ端子（Ｉ／Ｏ１〜Ｉ／Ｏ８）上のデータが入力データとしてデータレジスタ３５に取り込まれる。
【００３４】
また、／ＷＥは、ＩＯ端子（Ｉ／Ｏ１〜Ｉ／Ｏ８）からのデータをデバイス内部に取り込むための書き込み信号である。
【００３５】
また、／ＲＥは、データを出力（シリアル出力）させる信号である。
【００３６】
また、／ＷＰは、書き込み、消去動作を禁止しデータを保護するための制御信号である。通常、／ＷＰ＝Ｈｉｇｈとし、電源投入遮断時等に、／ＷＰ＝Ｌｏｗとする。
【００３７】
Ｉ／Ｏコントロール回路４４は、コマンド、アドレス、及び、データの入出力を制御する回路である。Ｉ／Ｏコントロール回路４４は、外部に対してＩ／Ｏ端子（Ｉ／Ｏ１〜Ｉ／Ｏ８）を介してコマンド、アドレス、及び、データのやり取りを行なう。Ｉ／Ｏコントロール回路４４は、入力されたコマンドをコマンドレジスタ４１に向けて出力する。Ｉ／Ｏコントロール回路４４は、入力されたアドレスをアドレスレジスタ４６に向けて出力する。Ｉ／Ｏコントロール回路４４は、データレジスタ３５との間でデータのやり取りを行なう。Ｉ／Ｏコントロール回路４４は、コマンドディテクタ４３及びステータスレジスタ４２からの信号に基づいて、コマンド、アドレス、及び、データの入出力を制御する。
【００３８】
ここで、Ｉ／Ｏ１〜８は、アドレス、コマンド、データを入出力する端子（ポート）である。
【００３９】
カラムアドレスバッファ４５は、アドレスレジスタ４６からのアドレスのうちカラムアドレスを保持するバッファである。カラムアドレスバッファ４５は、保持されたカラムアドレスをカラムデコーダ３６に向けて出力する。
【００４０】
アドレスレジスタ４６は、Ｉ／Ｏコントロール回路４４からのアドレスを保持するレジスタである。アドレスレジスタ４６は、保持されたアドレスのうちロウアドレスをロウアドレスバッファ３７に向けて出力する。アドレスレジスタ４６は、保持されたアドレスのうちカラムアドレスをカラムアドレスバッファ４５に向けて出力する。
【００４１】
トランジスタ４７は、オープンドレイン構成のｎＭＯＳトランジスタである。トランジスタ４７のゲートは制御ロジック回路４０に接続されている。トランジスタ４７のソースは、グランドに接続されている。トランジスタ４７のドレインは、内部状態通知信号ＲＹ／ＢＹの出力端子と接続されている。トランジスタ４７のゲートは、プログラム・消去・リード動作時等の動作実行中、Ｈｉｇｈ電位とされる。トランジスタ４７のゲートは、ターンオン（導通）し、ＲＹ／ＢＹ＝Ｌｏｗ（Ｂｕｓｙ）となり、動作が完了すると、Ｌｏｗ電位とされ、ＲＹ／ＢＹが電源電位にプルアップされ、ＲＹ／ＢＹ＝Ｈｉｇｈ（Ｒｅａｄｙ）となる。
【００４２】
ここで、ＲＹ／ＢＹは、デバイスの内部状態を外部に通知するための信号である。
【００４３】
図５は、本発明の一実施形態に係る抵抗変化素子を含むメモリセルを備えた半導体記憶装置におけるメモリセルアレイの構成の一例を模式的に示した回路図である。
【００４４】
メモリセルアレイ（図４の３０）は、一方向に延在しかつ他方向（一方向の直角の方向）に並んだ複数のワード線（図４のＷＬ、図５のＷＬ０〜ＷＬ５）と、他方向に延在しかつ一方向に並んだ複数のビット線（図４のＢＬ、図５のＢＬ０〜ＢＬ２）と、ワード線及びビット線の各交点の近傍に設けられた複数のメモリセルＭＣと、を有する。ワード線ＷＬ０〜ＷＬ５は、ロウデコーダ（図４の３１）によって制御される。ビット線ＢＬ０〜ＢＬ２は、カラムデコーダ（図４の３６）によって制御される。メモリセルＭＣは、１つのＭＯＳトランジスタ１９を有し、ＭＯＳトランジスタ１９のソースが共通ソース線（図示せず）を介してグランドに電気的に接続され、ＭＯＳトランジスタ１９のゲートが対応するワード線ＷＬ０〜ＷＬ５に電気的に接続され、ＭＯＳトランジスタ１９のドレインが抵抗変化素子１５を介して対応するビット線ＢＬ０〜ＢＬ２に電気的に接続されている。
【００４５】
図１は、本発明の一実施形態に係る抵抗変化素子を含むメモリセルの構成の一例を模式的に示した断面図である。
【００４６】
メモリセル（図４、図５のＭＣ）は、選択素子となるＭＯＳトランジスタ１９と、記録素子となる抵抗変化素子１５と、を有する。メモリセルでは、ｐ型の半導体基板１（例えば、ｐ型シリコン基板）を有する。半導体基板１は、所定の深さの溝１ａを有する。溝１ａは、主面に対し垂直方向から見て網目状に形成されている。溝１ａには、ＳＴＩ（Shallow Trench Isolation）型の絶縁膜２（例えば、シリコン酸化膜）が埋め込まれている。ＭＯＳトランジスタ１９のチャネル領域となる部分の半導体基板１上には、ゲート絶縁膜３（例えば、シリコン酸化膜）を介して、ＭＯＳトランジスタ１９のゲートとなるワード線４（例えば、ポリシリコン；図４のＷＬ、図５のＷＬ０〜ＷＬ５）が形成されている。ワード線４及びゲート絶縁膜３の側面の両側には、サイドウォール絶縁膜５（例えば、シリコン酸化膜）が形成されている。ＭＯＳトランジスタ１９のチャネル領域となる部分の半導体基板１の両側には、ＭＯＳトランジスタ１９のソース／ドレインとなるｎ型の拡散領域６ａ、６ｂ（例えば、リンイオン拡散領域）が形成されている。
【００４７】
ＭＯＳトランジスタ１９及び絶縁膜２上には、層間絶縁膜７（例えば、シリコン酸化膜）が形成されている。層間絶縁膜７には、拡散領域６ａに通ずる下穴が形成されており、当該下穴にコンタクトプラグ８（例えば、タングステン）が埋め込まれている。コンタクトプラグ８を含む層間絶縁膜７上の所定の位置には、コンタクトプラグ８と電気的に接続されたソース線９（例えば、銅）が形成されている。ソース線９は、グランドと電気的に接続される。
【００４８】
ソース線９を含む層間絶縁膜７上には、層間絶縁膜１０（例えば、シリコン酸化膜）が形成されている。層間絶縁膜１０及び層間絶縁膜７には、拡散領域６ｂに通ずる下穴が形成されており、当該下穴にコンタクトプラグ１１（例えば、ＴｉＮ）が埋め込まれている。コンタクトプラグ１１を含む層間絶縁膜１０上の所定の位置には、下から順に抵抗変化層１２（ＨｆＯｘ）、抵抗層１３（ＨｆＡｌＯｘ）、上部電極１４（例えば、Ｔａ）がこの順に積層している。抵抗変化層１２は、下部電極となるコンタクトプラグ１１と電気的に接続されている。コンタクトプラグ１１、抵抗変化層１２、抵抗層１３、及び上部電極１４は、抵抗変化素子１５となる。
【００４９】
抵抗変化素子１５を含む層間絶縁膜１０上には、層間絶縁膜１６（例えば、シリコン酸化膜）が形成されている。層間絶縁膜１６には、上部電極１４に通ずる下穴が形成されており、当該下穴にコンタクトプラグ１７（例えば、ＴｉＮ）が埋め込まれている。コンタクトプラグ１７を含む層間絶縁膜１６上の所定の位置には、コンタクトプラグ１７と電気的に接続されたビット線１８（例えば、銅）が形成されている。ビット線１８は、カラムデコーダ（図４の３６）と電気的に接続される。
【００５０】
ここで、抵抗変化素子１５に関し、下部電極となるコンタクトプラグ１１には、例えば、半導体装置の製造でよく用いられる導電性膜のＴｉＮを用いることができる。コンタクトプラグ１１の上に抵抗変化層１２を形成するが、抵抗変化層１２は酸化物であるため、コンタクトプラグ１１は耐酸化性電極材料であるＴｉＮが望ましい。
【００５１】
また、抵抗変化層１２は、下部電極となるコンタクトプラグ１１と上部電極１４との間に配される。抵抗変化層１２は、コンタクトプラグ１１及び抵抗層１３のそれぞれと接合する。なお、抵抗変化層１２とコンタクトプラグ１１との間には、酸素バリヤ層等の挿入層が介在してもよい。抵抗変化層１２は、酸素及び金属を含む材料が用いられ、例えば、ＨｆＯｘを用いることができる。抵抗変化層１２は、ＨｆＯ２ターゲットに対してＡｒスパッタガスのみを用いることで、酸素欠損のある酸化ハフニウムＨｆＯｘを作製することができる。抵抗変化層１２の膜厚は、１ｎｍ以上かつ１０ｎｍ以下であり、好ましくは２ｎｍ以上かつ３ｎｍ以下である。１０ｎｍを超えるとフォーミング電圧が高すぎ、１ｎｍ未満では抵抗率一定の組成範囲から外れやすくなる。
【００５２】
また、抵抗層１３は、下部電極となるコンタクトプラグ１１と上部電極１４との間であって、抵抗変化層１２と上部電極１４との間に配される。抵抗層１３は、抵抗変化層１２及び上部電極１４のそれぞれと接合する。抵抗層１３には、抵抗変化層１２を構成する金属酸化物と同一の金属元素の酸化物に不純物としてＡｌを加えた材料（例えば、ＨｆＡｌＯｘ）を用いることができる。抵抗層１３は、ハフニウム、アルミニウム及び酸素から構成され、その原子組成百分率がアルミニウムの１５ａｔｏｍ％以上かつ３０ａｔｏｍ％以下（好ましくは１５以上かつ２８ａｔｏｍ％以下）に対して酸素が２０ａｔｏｍ％以上かつ３５ａｔｏｍ％以下（好ましくは２０ａｔｏｍ％以上かつ２５ａｔｏｍ％以下）であり、ハフニウムが３５ａｔｏｍ％以上かつ６５ａｔｏｍ％以下（好ましくは３７ａｔｏｍ％以上かつ６５ａｔｏｍ％以下）である。抵抗層１３をこのような数値範囲の組成に設定することにより、抵抗層１３の比抵抗値が約２．７×１０−４Ω・ｃｍで安定し、従来技術（特許文献１参照）に係る抵抗変化素子における低抵抗層の比抵抗値５×１０３Ω・ｃｍと比べても大幅に低くすることができる。抵抗層１３の膜厚は、１ｎｍ以上かつ１０ｎｍ以下であり、好ましくは２ｎｍ以上かつ３ｎｍ以下である。１０ｎｍを超えると抵抗変化層１２の組成に影響を与えやすくなり、１ｎｍ未満では抵抗変化層１２から酸素が浸入した場合に抵抗率一定の組成範囲から外れやすくなる。
【００５３】
さらに、上部電極１４には、例えば、Ｔａを用いることができる。上部電極１４は、例えば、ＴａターゲットをＤＣ（Direct Current）スパッタリングにより成膜することができる。上部電極１４の膜厚は、１５ｎｍ以上かつ２５ｎｍ以下である。
【００５４】
なお、半導体記憶装置２０の製造方法については、抵抗変化素子１５における抵抗層１３以外の部分については、従来技術と同様な製造方法とすることができる。また、抵抗変化素子１５の形状加工については、下部電極となるコンタクトプラグ１１が露出する面の上に抵抗変化層１２、抵抗層１３、上部電極１４までを連続して形成した後、半導体プロセスにおける写真製版と加工技術によって、図１のようにコンタクトプラグ１１、抵抗変化層１２、抵抗層１３、上部電極１４が電気的に接続される構造を形成することができる。抵抗層１３は、Ａｒガス雰囲気でＲＦ（Radio Frequency）スパッタリングにより形成することができる。抵抗層１３は、例えば、スパッタ法により、Ａｌ２Ｏ３ターゲットとＨｆＯ２ターゲットを同時放電させて作製することができる。
【００５５】
また、抵抗変化素子１５の動作については、上部電極１４を基準にし下部電極となるコンタクトプラグ１１が負電圧となるように電圧を印加すると、高抵抗状態から低抵抗状態に遷移（セット）し、上部電極１４を基準にし下部電極となるコンタクトプラグ１１が正電圧となるように電圧を印加すると、低抵抗状態から高抵抗状態に遷移（リセット）する。
【００５６】
本実施形態によれば、抵抗層１３が従来技術（特許文献１参照）の低抵抗層よりも大幅に低抵抗となるとともに、抵抗層１３の導電性のバラツキが少なくなり、セット・リセット動作が安定し、読み出しや書き込みを均一な条件を行うことが可能となり、半導体記憶装置としての活用を容易ならしめることができる。また、読み出し・書き込み動作マージンが拡大して、良質なチップを高い歩留まりで生産することができるようになる。
【００５７】
なお、抵抗変化素子において抵抗層を用いない場合は、上部電極は単純な金属膜による電極となるが、この場合、上部電極と抵抗変化層との接触界面において電極金属酸化物が発生して好ましくない。
【実施例】
【００５８】
本発明の実施例に係る抵抗変化素子について図面を用いて説明する。図２は、抵抗変化素子における抵抗層のＨｆ、Ａｌ、Ｏの原子組成百分率と比抵抗値を測定した結果を示した図である。図３は、ＨｆＡｌＯｘ及びＨｆＯｘのＯの原子組成百分率と比抵抗の関係を示した図である。
【００５９】
ここで、ＨｆＡｌＯｘは、スパッタ法により、Ａｒガス雰囲気でＡｌ２Ｏ３ターゲットとＨｆＯ２ターゲットを同時放電させて作製した。ＨｆＡｌＯｘのＯの原子組成百分率の調整は、高周波電力の調整により行った。ＨｆＯｘは、Ｈｆターゲットを用い、スパッタガスにＡｒとＯ２の混合ガスを用いたリアクティブスパッタ法により作製した。ＨｆＯｘのＯの原子組成百分率の調整は、スパッタガスの酸素分圧の調整により行った。
【００６０】
また、図２の抵抗層のＨｆ、Ａｌ、Ｏの原子組成百分率は、核反応法による高精度な測定によるものであり、他の分析方法に比べて軽元素の酸素の定量精度が極めて高いものである。また、図２の抵抗層の比抵抗値は、４端子法によって測定した。
【００６１】
図２の比抵抗値が一定になる範囲（実施例）では、Ｏの原子組成百分率が約２０〜３３ａｔｏｍ％まで変化しているにもかかわらず、抵抗層の比抵抗値がほぼ一定であることがわかる。この比抵抗値が一定になる範囲のＡｌの原子組成百分率は約１５〜２８ａｔｏｍ％、Ｈｆの原子組成百分率は約６５〜３９ａｔｏｍ％である。この範囲において、酸素の原子組成百分率のアルミニウムの原子組成百分率に対する比が、１．１以上かつ１．４以下であることが好ましい。つまり、比抵抗値が一定になる範囲においては、ＨｆＯｘ中のＡｌの原子組成百分率が１５〜２８ａｔｏｍ％の範囲で変動しても、比抵抗値が一定であることがわかった。
【００６２】
図３は、ＨｆＯｘ（酸素濃度欠陥のあるＨｆＯｘ；特許文献１の低抵抗層に相当）、及び、ＨｆＡｌＯｘのＯの原子組成百分率と比抵抗値との関係を示した図である。図３の比抵抗値が一定になる範囲（Ｏの原子組成百分率が約１５〜３３ａｔｏｍ％の範囲）において、ＨｆＡｌＯｘは、ＨｆＯｘと比べて、比抵抗値の変動が少ないことが確認できた。
【００６３】
また、図３の比抵抗値が一定になる範囲において、実施例に係るＨｆＡｌＯｘの比抵抗値は、約２．７×１０−４Ω・ｃｍとなり、比較例に係る酸素濃度欠陥のあるＨｆＯｘ（特許文献１の低抵抗層に相当）の比抵抗値の５×１０３Ω・ｃｍと比べて、大幅に低い値を示した。
【００６４】
したがって、例えば、図２の比抵抗値が一定になる範囲の中央あたりの原子組成百分率（Ａｌの原子組成百分率が２０ａｔｏｍ％程度）のＨｆＡｌＯｘを用いればＯの原子組成百分率が多少変動した絶縁層を作製しても、ＨｆＡｌＯｘの比抵抗値は変わらないので、抵抗変化素子の作製の際、抵抗層の比抵抗値のバラツキが抑えられる。また、比抵抗値が一定になる範囲の中央あたりでは、ＨｆＡｌＯｘについてＯの原子組成百分率が多少変動しても、抵抗層の比抵抗値が変わらないので、セット・リセット動作における酸素イオンの流出入に対しても耐性がある。よって、実施例に係るＨｆＡｌＯｘを抵抗層に適用すれば、抵抗変化層の抵抗値の変化に比べて、電極部分の抵抗変動は極めて少なくでき、安定した読み出しが可能になる。
【００６５】
なお、本出願において図面参照符号を付している場合は、それらは、専ら理解を助けるためのものであり、図示の態様に限定することを意図するものではない。
【００６６】
また、本発明の全開示（請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。また、本願に記載の数値及び数値範囲については、明記がなくともその任意の中間値、下位数値、及び、小範囲が記載されているものとみなされる。
【００６７】
（付記）
本発明の一視点においては、抵抗変化素子において、視点第１電極及び第２電極と、前記第１電極と前記第２電極との間に配されるとともに、酸素及び金属を含む抵抗変化層と、前記抵抗変化層と前記第２電極との間に配されるとともに、前記抵抗変化層及び前記第２電極にそれぞれ接合する抵抗層と、を備え、前記抵抗層は、ハフニウム、アルミニウム及び酸素から構成され、その原子組成百分率がアルミニウムの１５ａｔｏｍ％以上かつ３０ａｔｏｍ％以下に対して酸素が２０ａｔｏｍ％以上かつ３５ａｔｏｍ％以下であり、ハフニウムが３５ａｔｏｍ％以上かつ６５ａｔｏｍ％以下であることを特徴とする。
【００６８】
本発明の前記抵抗変化素子において、前記酸素の原子組成百分率の前記アルミニウムの原子組成百分率に対する比は、１．１以上かつ１．４以下であることが好ましい。
【００６９】
本発明の前記抵抗変化素子において、前記抵抗層の膜厚は、１ｎｍ以上かつ１０ｎｍ以下であることが好ましい。
【００７０】
本発明の前記抵抗変化素子において、前記抵抗変化層は、酸素欠損のある酸化ハフニウムよりなることが好ましい。
【００７１】
本発明の前記抵抗変化素子において、前記抵抗変化層の膜厚は、１ｎｍ以上かつ１０ｍ以下であることが好ましい。
【符号の説明】
【００７２】
１  半導体基板
１ａ  溝
２  絶縁膜
３  ゲート絶縁膜
４  ワード線
５  サイドウォール絶縁膜
６ａ、６ｂ  拡散領域
７  層間絶縁膜
８  コンタクトプラグ
９  ソース線
１０  層間絶縁膜
１１  コンタクトプラグ（第１電極）
１２  抵抗変化層（第１の膜）
１３  抵抗層（第２の膜）
１４  上部電極（第２電極）
１５  抵抗変化素子
１６  層間絶縁膜
１７  コンタクトプラグ
１８  ビット線
１９  ＭＯＳトランジスタ
２０  半導体記憶装置
３０  メモリセルアレイ
３１  ロウデコーダ
３２  センスアンプ
３３  ライトアンプ
３４  判定レジスタ
３５  データレジスタ
３６  カラムデコーダ
３７  ロウアドレスバッファ
３８  アレイコントロール回路
３９  フェーズカウンタ
４０  制御ロジック回路
４１  コマンドレジスタ
４２  ステータスレジスタ
４３  コマンドディテクタ
４４  Ｉ／Ｏコントロール回路
４５  カラムアドレスバッファ
４６  アドレスレジスタ
４７  トランジスタ
ＷＬ、ＷＬ０〜ＷＬ５  ワード線
ＢＬ、ＢＬ０〜ＢＬ２  ビット線
ＭＣ  メモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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