(57)【要約】      （修正有）【課題】溝にゲート電極を埋め込むトランジスタを備えた半導体装置（ＤＲＡＭ）を提供する。【解決手段】埋め込み型ゲート電極４４の上面及び溝の上部２７−２，２８−２の側壁を覆う第１のライナー膜４７を形成した後、第１のライナー膜を介して、溝の上部を埋め込むように、埋め込み絶縁膜５３を形成し、次いで、溝形成用マスク２５うち、第１の不純物拡散領域上に位置する部分を選択的に除去することで第１の不純物拡散領域３３の上面を露出するビットコン開口部５７を形成し、次いで、溝形成用マスク及び第１のライナー膜がエッチングされにくく、かつシリコン酸化膜を選択的にエッチングする薬液を用いて、ビットコン開口部が露出する第１の不純物拡散領域の上面を前処理し、その後、ビットコン開口部を埋め込むビットコンタクトを形成する。【選択図】図１０Ａ
2015002301.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の活性領域に、不純物拡散層を形成する工程と、
前記活性領域上に、該活性領域と交差する方向に延在する溝部を有した溝形成用マスクを形成する工程と、
前記溝形成用マスクを介した異方性エッチングにより、前記活性領域に溝を形成すると共に、該溝により前記不純物拡散層を複数に分割して第１及び第２の不純物拡散領域を形成する工程と、
前記溝の下部にゲート絶縁膜を介して、埋め込み型ゲート電極を形成する工程と、
前記埋め込み型ゲート電極の上面、及び該埋め込み型ゲート電極の上方に位置する前記溝の上部の側壁を覆うライナー膜を形成する工程と、
前記ライナー膜を介して、前記溝の上部を埋め込むように、埋め込み絶縁膜を形成する工程と、
前記溝形成用マスクうち、前記第１の不純物拡散領域上に位置する部分を選択的に除去することで前記第１の不純物拡散領域の上面を露出するビットコン開口部を形成する工程と、
前記溝形成用マスク及び前記ライナー膜がエッチングされにくく、かつシリコン酸化膜を選択的にエッチングする薬液を用いて、前記ビットコン開口部が露出する前記第１の不純物拡散領域の上面を前処理する工程と、
前記前処理後に、前記ビットコン開口部を埋め込むビットコンタクトを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記ライナー膜及び前記溝形成用マスクは、シリコン窒化膜を用いて形成し、
前記埋め込み絶縁膜は、シリコン酸化膜を用いて形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ビットコン開口部を形成する工程では、前記シリコン窒化膜がエッチングされやすく、かつ前記シリコン酸化膜がエッチングされにくいエッチング条件を用いた異方性エッチングにより、前記ビットコン開口部を形成することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記ビットコン開口部を形成する工程は、前記埋め込み絶縁膜の上面及び前記溝形成用マスクの上面に、前記ビットコン開口部の形成領域に位置する前記溝形成用マスクを露出する開口部を有し、かつシリコン酸化膜よりなるビットコン開口部形成用マスクを形成する工程と、
前記ビットコン開口部形成用マスクを介した異方性エッチングにより、前記ビットコン開口部を形成する工程と、
前記ビットコン開口部を形成後、前記ビットコン開口部形成用マスクを除去する工程と、
を有することを特徴とする請求項１ないし３のうち、いずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記ビットコン開口部形成用マスクを除去する工程では、シリコン酸化膜を選択的にエッチングするエッチング液を用いたウエットエッチングにより、前記ビットコン開口部形成用マスクを除去することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記溝は、１つの前記活性領域に対して２つ形成することを特徴とする請求項１ないし５のうち、いずれか１項記載の半導体装置の製造方法。
【請求項７】
前記前処理後に、前記ビットコン開口部を埋め込む厚さで、層状のポリシリコン膜を形成する工程と、
前記ポリシリコン膜の上面を覆う金属膜を形成する工程と、
前記ポリシリコン膜及び前記金属膜をパターニングすることで、前記ビットコンタクト及び該ビットコンタクトと一体とされたビット線を一括形成する工程と、
を有することを特徴とする請求項１ないし６のうち、いずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記ビット線間を埋め込む層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通し、前記第２の不純物拡散領域の上面と接触するコンタクトプラグを形成する工程と、
前記層間絶縁膜上に、前記コンタクトプラグの上端と接続される容量コンタクトパッドを形成する工程と、
前記容量コンタクトパッド上に、キャパシタを形成する工程と、
を有することを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
半導体基板上に、複数の溝部を有した溝形成用マスクを形成する工程と、
前記溝形成用マスクを介したエッチングにより、前記半導体基板に複数の溝を形成する工程と、
前記複数の溝が露出する前記半導体基板の面に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して、前記複数の溝の下部に埋め込み型ゲート電極を形成する工程と、
前記複数の溝部に凹部が形成される厚さで、前記埋め込み型ゲート電極の上面、前記複数の溝部に露出された前記溝形成用マスクの側面、及び前記溝形成用マスクの上面を覆うライナー膜を形成する工程と、
前記溝形成用マスク及び前記ライナー膜とは異なる膜種で、前記複数の凹部を埋め込む、埋め込み絶縁膜を形成する工程と、
前記半導体基板上に前記溝形成用マスクの下部が残存し、かつ前記埋め込み型ゲート電極上に前記埋め込み絶縁膜の下部が残存するように、前記ライナー膜の一部、前記溝形成用マスクの上部、及び前記埋め込み絶縁膜の上部を選択的に除去する工程と、
前記溝形成用マスクの下部のうち、所定の２つの前記溝部間に位置する部分、及び前記所定の２つの前記溝部間に位置する部分の側面に残存する前記ライナー膜を選択的に除去することで、前記半導体基板の主面を露出するビットコン開口部を形成する工程と、
前記溝形成用マスク及び前記ライナー膜がエッチングされにくく、かつシリコン酸化膜を選択的にエッチングする薬液を用いて、前記ビットコン開口部が露出する前記半導体基板の主面を前処理する工程と、
前記前処理後に、前記ビットコン開口部を導電膜で埋め込むことで、ビットコンタクトを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置であるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のセルの微細化に伴い、セルアレイに配置されたセルトランジスタのゲート長も短くせざるを得なくなってきている。
【０００３】
しかしながら、ゲート長が短くなればなるほどトランジスタの短チャネル効果が顕著になり、サブスレッショルド電流の増大によりトランジスタの閾値電圧（Ｖｔ）が低下するという問題がある。また、Ｖｔの低下を抑制すべく基板濃度を増大させた場合には接合リークが増大するため、ＤＲＡＭにおいてはリフレッシュ特性の悪化が深刻な問題となる。
【０００４】
上記問題を回避するため、溝にゲート電極（以下、「埋め込み型ゲート電極」という）を埋め込むトランジスタを備えた半導体装置（ＤＲＡＭ）が提供されている。
【０００５】
このような半導体装置（ＤＲＡＭ）は、半導体基板の活性領域に形成された溝と、溝の内面に形成されたゲート絶縁膜と、ゲート絶縁膜を介して溝の下部に配置された埋め込み型ゲート電極と、半導体基板の表面まで達するように、溝の上部を埋め込む埋め込み絶縁膜と、溝の一方の側に位置する活性領域に形成された第１の不純物拡散領域と、溝の他方の側に位置する活性領域に形成された第２の不純物拡散領域と、ビットコン用層間絶縁膜と、ビットコン用層間絶縁膜に形成され、第１の不純物拡散領域の上面を露出するビットコン開口部と、該ビットコン開口部を埋め込むと共に、第１の不純物拡散領域の上面と接触し、かつビット線と接続されるビットコンタクトと、を有する（例えば、特許文献１参照。）。
【０００６】
特許文献１には、半導体基板に活性領域を区画する素子分離領域、半導体基板の主面を覆うシリコン酸化膜（ＳｉＯ２膜）、及びｎ型の不純物拡散層（上記第１及び第２の不純物拡散領域の母材）を順次形成した後、該シリコン酸化膜上に開口溝を有したマスク用シリコン窒化膜を形成し、マスク用シリコン窒化膜を介して、半導体基板をエッチングすることで、上記溝を形成することが開示されている。
【０００７】
また、特許文献１には、ゲート絶縁膜、埋め込み型ゲート電極、及び埋め込み絶縁膜を形成後、マスク用シリコン窒化膜を除去し、次いで、シリコン酸化膜（ＳｉＯ２膜）よりなる層間絶縁膜（ビットコン用層間絶縁膜）を成膜し、次いで、フォトリソグラフィ技術及びドライエッチング技術により、該層間絶縁膜に第１の不純物拡散領域の上面を露出するビットコン開口部を形成し、その後、ビットコン開口部にビットコンタクトを形成することが開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１１−１２９７７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、従来、ビットコンタクトの材料となる導電膜（例えば、ポリシリコン膜）を成膜する前に、コンタクト抵抗の低減のため、ビットコン開口部が露出する第１の不純物拡散領域の上面に形成された自然酸化膜（シリコン酸化膜）を除去する処理（以下、「前処理」という）が行われている。
【００１０】
上記前処理では、シリコン酸化膜（ＳｉＯ２膜）を選択的にエッチングする薬液（例えば、フッ化水素水）を用いる。
このため、上記前処理を行うと、ビットコン開口部の側壁を構成し、かつシリコン酸化膜（ＳｉＯ２膜）よりなるビットコン用層間絶縁膜がエッチングされて、ビットコン開口部が横方向に広がり、第２の不純物拡散領域の側壁が該ビットコン開口部に露出されてしまう。
【００１１】
このように、第２の不純物拡散領域の側壁がビットコン開口部に露出された状態で、該ビットコン開口部内にビットコンタクトを形成すると、第２の不純物拡散領域とビットコンタクトとがショートしてしまう。
【課題を解決するための手段】
【００１２】
本発明の一観点によれば、半導体基板の活性領域に、不純物拡散層を形成する工程と、前記活性領域上に、該活性領域と交差する方向に延在する溝部を有した溝形成用マスクを形成する工程と、前記溝形成用マスクを介した異方性エッチングにより、前記活性領域に溝を形成すると共に、該溝により前記不純物拡散層を複数に分割して第１及び第２の不純物拡散領域を形成する工程と、前記溝の下部にゲート絶縁膜を介して、埋め込み型ゲート電極を形成する工程と、前記埋め込み型ゲート電極の上面、及び該埋め込み型ゲート電極の上方に位置する前記溝の上部の側壁を覆うライナー膜を形成する工程と、前記ライナー膜を介して、前記溝の上部を埋め込むように、埋め込み絶縁膜を形成する工程と、前記溝形成用マスクうち、前記第１の不純物拡散領域上に位置する部分を選択的に除去することで前記第１の不純物拡散領域の上面を露出するビットコン開口部を形成する工程と、前記溝形成用マスク及び前記ライナー膜がエッチングされにくく、かつシリコン酸化膜を選択的にエッチングする薬液を用いて、前記ビットコン開口部が露出する前記第１の不純物拡散領域の上面を前処理する工程と、前記前処理後に、前記ビットコン開口部を埋め込むビットコンタクトを形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１３】
本発明の半導体装置の製造方法によれば、埋め込み型ゲート電極の上面、及び埋め込み型ゲート電極の上方に位置する溝の上部の側壁を覆うライナー膜を形成し、その後、活性領域の延在方向と交差する複数の溝部を有した溝形成用マスクうち、第１の不純物拡散領域上に位置する部分を選択的に除去して、第１の不純物拡散領域の上面を露出するビットコン開口部を形成し、次いで、溝形成用マスク及びライナー膜がエッチングされにくく、かつシリコン酸化膜を選択的にエッチングする薬液を用いて、ビットコン開口部が露出する第１の不純物拡散領域の上面を前処理することで、該薬液により、埋め込み絶縁膜がエッチングされてビットコン開口部の開口径が広がった際、第２の不純物拡散領域上に配置された溝形成用マスク、及び該溝形成用マスクの側壁に形成されたライナー膜がエッチングストッパ膜として機能するため、ビットコン開口部により第２の不純物拡散領域の上面が露出されることを抑制可能となる。
【００１４】
また、該薬液により、埋め込み絶縁膜がエッチングされてビットコン開口部の開口径が広がると共に、埋め込み型ゲート電極の上方に位置する埋め込み絶縁膜がエッチングされて、ビットコン開口部の深さが所望の深さよりも深くなった際、第２の不純物拡散領域の側壁（溝の上部の側壁）に配置されたライナー膜がエッチングストッパ膜として機能するため、ビットコン開口部により第２の不純物拡散領域の側壁が露出されることを抑制可能となる。
【００１５】
したがって、ビットコン開口部にビットコンタクトを形成後において、第２の不純物拡散領域とビットコンタクトとがショート（短絡）することを抑制できる。
【００１６】
また、埋め込み絶縁膜と埋め込み型ゲート電極の上面との間に、ライナー膜を形成することで、埋め込み型ゲート電極の上方に位置する埋め込み絶縁膜がエッチングされてビットコン開口部の下端がライナー膜に到達した際、該ライナー膜がエッチングストッパ膜として機能するため、ビットコン開口部により埋め込み型ゲート電極の上面が露出されることを抑制可能となる。
これにより、埋め込み型ゲート電極とビットコンタクトとがショートすることを抑制できる。
【図面の簡単な説明】
【００１７】
【図１Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１）であり、活性領域の延在方向において、製造途中の半導体装置のメモリセル部を切断した断面図である。
【図１Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１）であり、埋め込み型ゲート電極の延在方向と直交する方向において、製造途中の半導体装置のメモリセル部を切断した断面図である。
【図１Ｃ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１）であり、製造途中の半導体装置の周辺回路部を示す断面図である。
【図２Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その２）であり、活性領域の延在方向において、製造途中の半導体装置のメモリセル部を切断した断面図である。
【図２Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その２）であり、埋め込み型ゲート電極の延在方向と直交する方向において、製造途中の半導体装置のメモリセル部を切断した断面図である。
【図２Ｃ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その２）であり、製造途中の半導体装置の周辺回路部を示す断面図である。
【図３Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その３）であり、活性領域の延在方向において、製造途中の半導体装置のメモリセル部を切断した断面図である。
【図３Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その３）であり、埋め込み型ゲート電極の延在方向と直交する方向において、製造途中の半導体装置のメモリセル部を切断した断面図である。
【図３Ｃ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その３）であり、製造途中の半導体装置の周辺回路部を示す断面図である。
【図４Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その４）であり、活性領域の延在方向において、製造途中の半導体装置のメモリセル部を切断した断面図である。
【図４Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その４）であり、埋め込み型ゲート電極の延在方向と直交する方向において、製造途中の半導体装置のメモリセル部を切断した断面図である。
【図４Ｃ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その４）であり、製造途中の半導体装置の周辺回路部を示す断面図である。
【図５Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その５）であり、活性領域の延在方向において、製造途中の半導体装置のメモリセル部を切断した断面図である。
【図５Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その５）であり、埋め込み型ゲート電極の延在方向と直交する方向において、製造途中の半導体装置のメモリセル部を切断した断面図である。
【図５Ｃ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その５）であり、製造途中の半導体装置の周辺回路部を示す断面図である。
【図６Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その６）であり、活性領域の延在方向において、製造途中の半導体装置のメモリセル部を切断した断面図である。
【図６Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その６）であり、埋め込み型ゲート電極の延在方向と直交する方向において、製造途中の半導体装置のメモリセル部を切断した断面図である。
【図６Ｃ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その６）であり、製造途中の半導体装置の周辺回路部を示す断面図である。
【図７Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その７）であり、活性領域の延在方向において、製造途中の半導体装置のメモリセル部を切断した断面図である。
【図７Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その７）であり、埋め込み型ゲート電極の延在方向と直交する方向において、製造途中の半導体装置のメモリセル部を切断した断面図である。
【図７Ｃ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その７）であり、製造途中の半導体装置の周辺回路部を示す断面図である。
【図８Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その８）であり、活性領域の延在方向において、製造途中の半導体装置のメモリセル部を切断した断面図である。
【図８Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その８）であり、埋め込み型ゲート電極の延在方向と直交する方向において、製造途中の半導体装置のメモリセル部を切断した断面図である。
【図８Ｃ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その８）であり、製造途中の半導体装置の周辺回路部を示す断面図である。
【図９Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その９）であり、活性領域の延在方向において、製造途中の半導体装置のメモリセル部を切断した断面図である。
【図９Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その９）であり、埋め込み型ゲート電極の延在方向と直交する方向において、製造途中の半導体装置のメモリセル部を切断した断面図である。
【図９Ｃ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その９）であり、製造途中の半導体装置の周辺回路部を示す断面図である。
【図１０Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１０）であり、活性領域の延在方向において、製造途中の半導体装置のメモリセル部を切断した断面図である。
【図１０Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１０）であり、埋め込み型ゲート電極の延在方向と直交する方向において、製造途中の半導体装置のメモリセル部を切断した断面図である。
【図１０Ｃ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１０）であり、製造途中の半導体装置の周辺回路部を示す断面図である。
【図１１Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１１）であり、活性領域の延在方向において、製造途中の半導体装置のメモリセル部を切断した断面図である。
【図１１Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１１）であり、埋め込み型ゲート電極の延在方向と直交する方向において、製造途中の半導体装置のメモリセル部を切断した断面図である。
【図１１Ｃ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１１）であり、製造途中の半導体装置の周辺回路部を示す断面図である。
【図１２Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１２）であり、活性領域の延在方向において、製造途中の半導体装置のメモリセル部を切断した断面図である。
【図１２Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１２）であり、埋め込み型ゲート電極の延在方向と直交する方向において、製造途中の半導体装置のメモリセル部を切断した断面図である。
【図１２Ｃ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１２）であり、製造途中の半導体装置の周辺回路部を示す断面図である。
【図１３Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１３）であり、活性領域の延在方向において、製造途中の半導体装置のメモリセル部を切断した断面図である。
【図１３Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１３）であり、埋め込み型ゲート電極の延在方向と直交する方向において、製造途中の半導体装置のメモリセル部を切断した断面図である。
【図１３Ｃ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１３）であり、製造途中の半導体装置の周辺回路部を示す断面図である。
【図１４Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１４）であり、活性領域の延在方向において、製造途中の半導体装置のメモリセル部を切断した断面図である。
【図１４Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１４）であり、埋め込み型ゲート電極の延在方向と直交する方向において、製造途中の半導体装置のメモリセル部を切断した断面図である。
【図１４Ｃ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１４）であり、製造途中の半導体装置の周辺回路部を示す断面図である。
【図１５Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１５）であり、活性領域の延在方向において、製造途中の半導体装置のメモリセル部を切断した断面図である。
【図１５Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１５）であり、埋め込み型ゲート電極の延在方向と直交する方向において、製造途中の半導体装置のメモリセル部を切断した断面図である。
【図１５Ｃ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１５）であり、製造途中の半導体装置の周辺回路部を示す断面図である。
【図１６Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１６）であり、活性領域の延在方向において、製造途中の半導体装置のメモリセル部を切断した断面図である。
【図１６Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１６）であり、埋め込み型ゲート電極の延在方向と直交する方向において、製造途中の半導体装置のメモリセル部を切断した断面図である。
【図１６Ｃ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１６）であり、製造途中の半導体装置の周辺回路部を示す断面図である。
【図１７Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１７）であり、活性領域の延在方向において、製造途中の半導体装置のメモリセル部を切断した断面図である。
【図１７Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１７）であり、埋め込み型ゲート電極の延在方向と直交する方向において、製造途中の半導体装置のメモリセル部を切断した断面図である。
【図１７Ｃ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１７）であり、製造途中の半導体装置の周辺回路部を示す断面図である。
【図１８Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１８）であり、活性領域の延在方向において、製造途中の半導体装置のメモリセル部を切断した断面図である。
【図１８Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１８）であり、埋め込み型ゲート電極の延在方向と直交する方向において、製造途中の半導体装置のメモリセル部を切断した断面図である。
【図１８Ｃ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１８）であり、製造途中の半導体装置の周辺回路部を示す断面図である。
【図１９Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１９）であり、活性領域の延在方向において、製造途中の半導体装置のメモリセル部を切断した断面図である。
【図１９Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１９）であり、埋め込み型ゲート電極の延在方向と直交する方向において、製造途中の半導体装置のメモリセル部を切断した断面図である。
【図１９Ｃ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１９）であり、製造途中の半導体装置の周辺回路部を示す断面図である。
【図２０Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その２０）であり、活性領域の延在方向において、完成した半導体装置のメモリセル部を切断した断面図である。
【図２０Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その２０）であり、埋め込み型ゲート電極の延在方向と直交する方向において、完成した半導体装置のメモリセル部を切断した断面図である。
【図２０Ｃ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その２０）であり、完成した半導体装置の周辺回路部を示す断面図である。
【発明を実施するための形態】
【００１８】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施の形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【００１９】
（実施の形態）
図１〜図２０は、本発明の実施の形態に係る半導体装置の製造工程を示す図である。
図１Ａ、図２Ａ、図３Ａ、図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ、図１４Ａ、図１５Ａ、図１６Ａ、図１７Ａ、図１８Ａ、及び図１９Ａは、製造途中の半導体装置１０のメモリセル部１０−１（図２０Ａ参照）を示す断面図であり、図２０Ａは、完成した半導体装置１０のメモリセル部１０−１を示す断面図である。
【００２０】
図１Ａ、図２Ａ、図３Ａ、図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ、図１４Ａ、図１５Ａ、図１６Ａ、図１７Ａ、図１８Ａ、図１９Ａ、及び図２０Ａの切断面方向は、図３Ａに示す活性領域２９の延在方向（図２０Ａ及び図２０Ｂに示すビット線６９及び埋め込み型ゲート電極４４の延在方向と交差する方向）に対応している。
【００２１】
図１Ｂ、図２Ｂ、図３Ｂ、図４Ｂ、図５Ｂ、図６Ｂ、図７Ｂ、図８Ｂ、図９Ｂ、図１０Ｂ、図１１Ｂ、図１２Ｂ、図１３Ｂ、図１４Ｂ、図１５Ｂ、図１６Ｂ、図１７Ｂ、図１８Ｂ、及び図１９Ｂは、製造途中の半導体装置１０のメモリセル部１０−１（図２０Ｂ参照）を示す断面図であり、図２０Ｂは、完成した半導体装置１０のメモリセル部１０−１を示す断面図である。
【００２２】
図１Ｂ、図２Ｂ、図３Ｂ、図４Ｂ、図５Ｂ、図６Ｂ、図７Ｂ、図８Ｂ、図９Ｂ、図１０Ｂ、図１１Ｂ、図１２Ｂ、図１３Ｂ、図１４Ｂ、図１５Ｂ、図１６Ｂ、図１７Ｂ、図１８Ｂ、図１９Ｂ、及び図２０Ｂの切断面方向は、図２０Ａに示すビット線６９の延在方向（言い換えれば、埋め込み型ゲート電極４４と交差する方向）に対応している。
【００２３】
図１Ｃ、図２Ｃ、図３Ｃ、図４Ｃ、図５Ｃ、図６Ｃ、図７Ｃ、図８Ｃ、図９Ｃ、図１０Ｃ、図１１Ｃ、図１２Ｃ、図１３Ｃ、図１４Ｃ、図１５Ｃ、図１６Ｃ、図１７Ｃ、図１８Ｃ、及び図１９Ｃは、製造途中の半導体装置１０の周辺回路部１０−２（図２０Ｃ参照）を示す断面図であり、図２０Ｃは、完成した半導体装置１０の周辺回路部１０−２を示す断面図である。
なお、本実施の形態では、半導体装置１０の一例として、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を例に挙げて、以下の説明を行う。
【００２４】
図１〜図２０を参照して、本実施の形態の半導体装置１０（図２０Ａ、図２０Ｂ、及び図２０Ｃ参照）の製造方法について説明する。
始めに、図１Ａ、図１Ｂ、及び図１Ｃに示す工程では、周知の手法により、半導体基板１１（例えば、ｐ型単結晶シリコン基板）の主面１１ａ上に、パッド酸化膜１３を形成する。これにより、メモリセル領域Ａ及び周辺回路領域Ｂに、パッド酸化膜１３が形成される。
なお、本実施の形態では、半導体基板１１としてｐ型単結晶シリコン基板を用いた場合を例に挙げて以下の説明を行う。
【００２５】
次いで、イオン注入法により、パッド酸化膜１３を介して、メモリセル領域Ａに位置する半導体基板１１の主面１１ａにｎ型不純物（例えば、リン（Ｐ））をドープすることで、不純物拡散層１４を形成する。
これにより、不純物拡散層１４は、後述する帯状活性領域１８に形成される。また、不純物拡散層１４の上面１４ａは、半導体基板１１の主面１１ａと一致している。
【００２６】
次いで、フォトリソグラフィ技術及び異方性ドライエッチング技術により、メモリセル領域Ａ及び周辺回路領域Ｂに位置する半導体基板１１に、素子分離用溝１５を形成する。次いで、熱酸化法により、素子分離用溝１５の内面を覆う熱酸化膜１６−１を形成する。
次いで、周知の手法により、熱酸化膜１６−１を介して、素子分離用溝１５を埋め込む厚さとされた素子分離用絶縁膜１６−２（例えば、シリコン酸化膜）を成膜し、その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、パッド酸化膜１３の上面１３ａよりも上方に位置する余分な素子分離用絶縁膜１６−２を除去する。
【００２７】
これにより、素子分離用溝１５、熱酸化膜１６−１、及び素子分離用絶縁膜１６−２よりなり、かつ上面１７ａがパッド酸化膜１３の上面１３ａに対して面一とされた素子分離領域１７が形成される。
このように、熱酸化法により、素子分離用溝１５の内面を覆う熱酸化膜１６−１を形成することにより、異方性ドライエッチングにより素子分離用溝１５の内面に形成されるダメージ層を熱酸化膜１６−１内に取り込むことが可能となるので、リーク源を低減することができる。
【００２８】
また、メモリセル領域Ａ及び周辺回路領域Ｂに素子分離領域１７を形成することで、メモリセル領域Ａに、所定の方向に延在する帯状活性領域１８が区画されると共に、周辺回路領域Ｂに周辺Ｔｒ形成用活性領域１９が区画される。
帯状活性領域１８は、後述する図２Ａ、図２Ｂ、及び図２Ｃに示す工程で形成される溝２８により複数に分割されることで、図２Ａに示す複数の活性領域３１となる。
【００２９】
次いで、周知の手法により、周辺回路領域Ｂに配置されたパッド酸化膜１３の上面１３ａ及び素子分離領域１７の上面１７ａを覆う第１のポリシリコン膜２２を形成する。つまり、周辺回路領域Ｂのみに第１のポリシリコン膜２２を形成する。
【００３０】
次いで、メモリセル領域Ａに配置されたパッド酸化膜１３の上面１３ａ及び素子分離領域１７の上面１７ａと、周辺回路領域Ｂに配置された第１のポリシリコン膜２２の上面２２ａと、を覆うシリコン窒化膜２４を形成する。
シリコン窒化膜２４は、帯状活性領域１８及び周辺Ｔｒ形成用活性領域１９の上方に配置されている。
【００３１】
次いで、図２Ａ、図２Ｂ、及び図２Ｃに示す工程では、周知の手法により、帯状活性領域１８の上方に配置されたシリコン窒化膜２４に、帯状活性領域１８と交差する方向に延在し、かつパッド酸化膜１３の上面１３ａを露出する複数の溝部２５Ａ，２５Ｂを形成する。
これにより、シリコン窒化膜２４よりなり、かつ複数の溝部２５Ａ，２５Ｂを有する溝形成用マスク２５が形成される。つまり、溝形成用マスク２５は、シリコン窒化膜２４をパターニングすることで形成する。
このとき、２つの溝部２５Ａを両側から挟み込むように溝部２５Ｂを形成する。また、溝部２５Ｂは、溝部２５Ａと同じ形状とされている。複数の溝部２５Ａ，２５Ｂは、一括形成する。
【００３２】
次いで、溝形成用マスク２５を介した異方性エッチングにより、複数の溝部２５Ａ，２５Ｂの下方に位置する半導体基板１１（不純物拡散層１４を含む）、パッド酸化膜１３、及び素子分離領域１７をエッチングすることで、帯状活性領域１８に、半導体基板１１の主面１１ａを基準としたときの深さが素子分離領域１７よりも浅く、かつ同じ形状とされた複数の溝２７，２８を形成する。
【００３３】
このとき、溝２７は、溝部２５Ａの下方に形成され、溝２８は、２つの溝２７を両側から挟み込むように、溝部２５Ｂの下方に形成される。また、複数の溝２８を形成することで、図１Ａに示す帯状活性領域１８が複数の活性領域３１に分割される。活性領域３１の延在方向は、帯状活性領域１８の延在方向と一致している。また、溝２７は、１つの活性領域３１に対して２つ形成される。
【００３４】
さらに、溝２７，２８により、図１Ｂに示す不純物拡散層１４が分割されることで、溝２７間に配置され、かつ不純物拡散層１４よりなる第１の不純物拡散領域３３と、溝２７，２８間に配置され、かつ不純物拡散層１４よりなる第１の不純物拡散領域３４と、が一括形成される。
これにより、１つの活性領域３１に、１つの第１の不純物拡散領域３３と、第１の不純物拡散領域３３を挟み込む２つの第２の不純物活性領域３４と、が形成される。第１及び第２の不純物拡散領域３３，３４の上面３３ａ，３４ａは、半導体基板１１の主面１１ａと一致している。
【００３５】
なお、図示してはいないが、この段階において、溝２８の延在方向において、溝２８を通過する構造体の断面図は、図２Ｂに示す断面図と同様な構造とされている。
【００３６】
次いで、図３Ａ、図３Ｂ、及び図３Ｃに示す工程では、周知の手法により、複数の溝２７，２８の内面（言い換えれば、複数の溝２７，２８が露出する半導体基板１１の面、及び複数の溝２７，２８が露出する素子分離領域１７の上面１７ｂ）を覆う第１の絶縁膜３７を形成する。
具体的には、第１の絶縁膜３７は、例えば、シリコン酸化膜（ＳｉＯ２膜）を成膜することで形成する。
【００３７】
これにより、複数の溝２７が露出する半導体基板１１の面に配置され、かつ第１の絶縁膜３７よりなる第１のゲート絶縁膜３８と、複数の溝２８が露出する半導体基板１１の面に配置され、かつ第１の絶縁膜３７よりなるダミー用ゲート絶縁膜３９と、が一括形成される。
このとき、メモリセル領域Ａ及び周辺回路領域Ｂに位置する溝形成用マスク２５の上面２５ａ、及び溝部２５Ａ，２５Ｂが露出する溝形成用マスク２５の側面にも第１の絶縁膜３７が形成される。
【００３８】
次いで、図４Ａ、図４Ｂ、及び図４Ｃに示す工程では、周知の手法により、第１のゲート絶縁膜３８の表面、及びダミー用ゲート絶縁膜３９の表面を覆う第１の導電膜４１（例えば、窒化チタン膜（ＴｉＮ膜））と、第１の導電膜４１を介して、溝２７，２８を埋め込む第２の導電膜４２（例えば、タングステン膜（Ｗ膜））と、を順次成膜する。その後、第１及び第２の導電膜４１，４２をエッチバックすることで、溝２７，２８の下部２７−１，２８−１のみに第１及び第２の導電膜４１，４２を残存させる。
【００３９】
これにより、第１のゲート絶縁膜３８を介して、溝２７の下部２７−１を埋め込み、かつ第１及び第２の導電膜４１，４２よりなる埋め込み型ゲート電極４４と、ダミー用ゲート絶縁膜３９を介して、溝２８の下部２８−１を埋め込み、かつ第１及び第２の導電膜４１，４２よりなるダミー用ゲート電極４５と、が一括形成される。
ダミー用ゲート電極４５は、埋め込み型ゲート電極４４と同じ構造とされており、逆バイアスが印加される。
【００４０】
また、１つの活性領域３１に対して、溝２７、第１の不純物拡散領域３３、第２の不純物拡散領域３４、第１のゲート絶縁膜３８、及び埋め込み型ゲート電極４４を有するセルトランジスタ４６（選択トランジスタ）が２つ形成される。
【００４１】
次いで、図５Ａ、図５Ｂ、及び図５Ｃに示す工程では、周知の手法により、複数の埋め込み型ゲート電極４４上及びダミー用ゲート電極４５上に凹部４８が形成される厚さで、埋め込み型ゲート電極４４の上面４４ａと、ダミー用ゲート電極４５の上面４５ａと、溝２７の上部２７−２の側壁に配置された第１のゲート絶縁膜３８と、溝２８の上部２８−２の側壁に配置されたダミー用ゲート絶縁膜３９と、溝形成用マスク２５に形成された第１の絶縁膜３７（複数の溝部２５Ａ，２５Ｂに露出された溝形成用マスク２５の側面に形成された第１の絶縁膜３７、及び溝形成用マスク２５の上面２５ａに形成された第１の絶縁膜３７を含む）と、を覆うシリコン窒化膜（ＳｉＮ膜）を成膜することで、該シリコン窒化膜（ＳｉＮ膜）よりなる第１のライナー膜４７を形成する。
【００４２】
次いで、周知の手法により、第１のライナー膜４７を介して、溝２７，２８の上部２７−２，２８−２及び溝部２５Ａ，２５Ｂを埋め込み、かつ上面５３ａが溝形成用マスク２５の上方に配置された第１のライナー膜４７の上面に対して面一とされた埋め込み絶縁膜５３を形成する。
言い換えれば、シリコン窒化膜（ＳｉＮ膜）よりなる溝形成用マスク２５及び第１のライナー膜４７とは異なる膜種の絶縁膜（例えば、ボロン（Ｂ）及びリン（Ｐ）を含むシリコン酸化膜であるＢＰＳＧ膜）を用いて、複数の凹部４８を埋め込む、埋め込み絶縁膜５３を形成する。
【００４３】
具体的には、以下の方法により、埋め込み絶縁膜５３を形成する。始めに、周知の手法により、第１のライナー膜４７を介して、溝２７，２８の上部２７−２，２８−２及び溝部２５Ａ，２５Ｂを埋め込む厚さで、埋め込み絶縁膜５３の母材となるＢＰＳＧ膜を成膜する。
その後、エッチバックすることで、溝２７，２８の上部２７−２，２８−２及び溝部２５Ａ，２５Ｂのみ（言い換えれば、複数の凹部４８のみ）に該ＢＰＳＧ膜を残存させることで、埋め込み絶縁膜５３を形成する。
【００４４】
なお、該ＢＰＳＧ膜を成膜した段階では、周辺回路領域Ｂにも該ＢＰＳＧ膜が形成されるが、上記エッチバックを行うことで、周辺回路領域Ｂに成膜された該ＢＰＳＧ膜は除去される。
【００４５】
次いで、図６Ａ、図６Ｂ、及び図６Ｃに示す工程では、半導体基板１１に形成されたパッド酸化膜１３上に溝形成用マスク２５の下部が残存し、かつ埋め込み型ゲート電極４４上及びダミー用ゲート電極４５上に埋め込み絶縁膜５３の下部が残存するように、第１のライナー膜４７の一部、溝形成用マスク２５の上部、及び埋め込み絶縁膜５３の上部（図５Ａ参照）を除去する。
【００４６】
具体的には、エッチバック（或いは、ＣＭＰ法）により、第１のライナー膜４７の一部、溝形成用マスク２５の上部、及び埋め込み絶縁膜５３の上部（図５Ａ参照）を除去する。
これにより、エッチバック後において、埋め込み絶縁膜５３の上面５３ｂは、溝形成用マスク２５の上面２５ｂ（エッチバック後の上面）に対して面一となる。
【００４７】
次いで、図７Ａ、図７Ｂ、及び図７Ｃに示す工程では、周知の手法により、図６Ａ、図６Ｂ、及び図６Ｃに示す構造体の上面（具体的には、溝形成用マスク２５の上面２５ｂ及び埋め込み絶縁膜５３の上面５３ｂ）を覆うシリコン酸化膜５５を成膜する。
【００４８】
次いで、図８Ａ、図８Ｂ、及び図８Ｃに示す工程では、メモリセル領域Ａに形成されたシリコン酸化膜５５の上面５５ａを覆うレジスト膜（図示せず）を形成する。
その後、シリコン酸化膜（ＳｉＯ２膜）を選択的にエッチングするエッチング液（例えば、フッ化水素水（ＨＦ））を用いたウエットエッチングにより、周辺回路領域Ｂに形成されたシリコン酸化膜５５（図７Ｃ参照）を選択的に除去する。
【００４９】
次いで、該レジスト膜を除去した後、メモリセル領域Ａに残存するシリコン酸化膜５５をマスクとするウエットエッチングにより、周辺回路領域Ｂに形成され、かつシリコン窒化膜（ＳｉＮ膜）よりなる溝形成用マスク２５を除去することで、周辺回路領域Ｂに形成された第１のポリシリコン膜２２の上面２２ａを露出させる。
溝形成用マスク２５をウエットエッチングする際に使用するエッチング液としては、例えば、熱燐酸を用いることができる。
【００５０】
次いで、図９Ａ、図９Ｂ、及び図９Ｃに示す工程では、フォトリソグラフィ技術及びドライエッチング技術により、第１の不純物拡散領域３３の上方に位置するシリコン酸化膜５５に開口部５５Ａを形成する。
これにより、ビットコン開口部５７の形成領域に位置する溝形成用マスク２５の上面２５ｂ（図８Ａ参照）を露出する開口部５５Ａを有し、かつシリコン酸化膜５５よりなるビットコン開口部形成用マスク５６が形成される。
【００５１】
次いで、ビットコン開口部形成用マスク５６を介した異方性ドライエッチングにより、開口部５５Ａの下方に位置する溝形成用マスク２５（言い換えれば、溝形成用マスク２５の下部のうち、２つの溝部２５Ａ間（所定の２つの溝部間）に位置する部分（図８Ａ参照））、２つ溝部２５Ａ間に位置する溝形成用マスク２５の側面に残存する第１のライナー膜４７、及びパッド酸化膜１３（図８Ａ参照）を選択的に除去することで、第１の不純物拡散領域３３の上面３３ａを露出するビットコン開口部５７を形成する。
【００５２】
また、ビットコン開口部５７を形成する際の異方性ドライエッチング条件としては、シリコン窒化膜（ＳｉＮ膜）がエッチングされやすく、かつシリコン酸化膜（ＳｉＯ２膜）がエッチングされにくい条件を用いるとよい。
これにより、上記異方性ドライエッチング時において、シリコン酸化膜５５に形成された開口部５５Ａの開口径が拡がることを抑制可能となるので、ビットコン開口部５７の開口径の広がりを抑制できる。
【００５３】
なお、パッド酸化膜１３は厚さが薄いため、上記異方性ドライエッチング条件（具体的には、シリコン窒化膜（ＳｉＮ膜）がエッチングされやすく、かつシリコン酸化膜（ＳｉＯ２膜）がエッチングされにくい条件）を用いても除去できる。
【００５４】
また、シリコン酸化膜（ＳｉＯ２膜）よりなるビットコン開口部形成用マスク５６は、ビットコン開口部５７を形成する際の上記異方性エッチングにより厚さが薄くなる。
また、ビットコン開口部５７を形成後、必要に応じて、第１の不純物拡散領域３３の濃度を調整するための、イオン注入を行ってもよい。
【００５５】
次いで、図１０Ａ、図１０Ｂ、及び図１０Ｃに示す工程では、溝形成用マスク２５及び第１のライナー膜４７がエッチングされにくく（言い換えれば、シリコン窒化膜（ＳｉＮ膜）がエッチングされにくく）、かつシリコン酸化膜（ＳｉＯ２）を選択的にエッチングする薬液（例えば、フッ化水素水（ＨＦ）等のエッチング液）を用いて、ビットコン開口部が露出する第１の不純物拡散領域３３の上面３３ａを前処理する。
【００５６】
これにより、ビットコン開口部５７を形成後に、第１の不純物拡散領域３３の上面３３ａ（言い換えれば、半導体基板１１の主面１１ａ）が自然酸化されることで形成される自然酸化膜を除去して、ビットコン開口部５７に形成されるビットコンタクト６８（図１２Ａ参照）と第１の不純物拡散領域３３との間のコンタクト抵抗を小さくすることができる。
【００５７】
また、ビットコン開口部５７を形成後に、第１の不純物拡散領域３３の上面３３ａにパッド酸化膜１３の一部が残存した場合、上記前処理により、第１の不純物拡散領域３３の上面３３ａに残存するパッド酸化膜１３を除去することができる。
また、上記前処理では、上記薬液（エッチング液）によるウエットエッチングにより、シリコン酸化膜（ＳｉＯ２）よりなり、かつメモリセル領域Ａに残存するビットコン開口部形成用マスク５６を除去することで、溝形成用マスク２５の上面２５ｂ及び埋め込み絶縁膜５３の上面５３ｂを露出させる。
なお、別途、ビットコン開口部形成用マスク５６を除去するウエットエッチング工程を設けて、ビットコン開口部形成用マスク５６を除去してもよい。
【００５８】
このように、埋め込み型ゲート電極４４の上面４４ａ、ダミー用ゲート電極４５の上面４５ａ、溝２７の上部２７−２の側壁に配置された第１のゲート絶縁膜３８、溝２８の上部２８−２の側壁に配置されたダミー用ゲート絶縁膜３９、及び溝形成用マスク２５に形成された第１の絶縁膜３７を覆い、かつシリコン窒化膜（ＳｉＮ膜）よりなる第１のライナー膜４７を形成し、その後、活性領域３１の延在方向と交差する複数の溝部２５Ａ，２５Ｂを有した溝形成用マスク２５うち、第１の不純物拡散領域３３上に位置する部分を選択的に除去して、第１の不純物拡散領域３３の上面３３ａを露出するビットコン開口部５７を形成し、次いで、溝形成用マスク２５及び第１のライナー膜４７がエッチングされにくく、かつシリコン酸化膜（ＳｉＯ２膜）を選択的にエッチングする薬液を用いて、ビットコン開口部５７が露出する第１の不純物拡散領域３３の上面３３ａを前処理することで、該薬液により、埋め込み絶縁膜５３がエッチングされてビットコン開口部５７の開口径が広がった際、第２の不純物拡散領域３４上に配置された溝形成用マスク２５、及び第１の絶縁膜３７を介して溝形成用マスク２５の側壁（側面）に、形成された第１のライナー膜４７がエッチングストッパ膜として機能するため、ビットコン開口部５７により第２の不純物拡散領域３４の上面３４ａが露出されることを抑制可能となる。
【００５９】
また、上記薬液により、埋め込み絶縁膜５３がエッチングされてビットコン開口部５７の開口径が広がると共に、埋め込み型ゲート電極４４の上方に位置する埋め込み絶縁膜５３がエッチングされて、ビットコン開口部５７の深さが所望の深さよりも深くなった際、第２の不純物拡散領域３４の側壁（溝２７の上部２７−２の側壁）に配置された第１のライナー膜４７がエッチングストッパ膜として機能するため、ビットコン開口部５７により第２の不純物拡散領域３４の側壁が露出されることを抑制可能となる。
【００６０】
したがって、ビットコン開口部５７にビットコンタクト６８を形成後において、第２の不純物拡散領域３４とビットコンタクト６８とがショート（短絡）することを抑制できる。
【００６１】
また、埋め込み絶縁膜５３と埋め込み型ゲート電極４４の上面４４ａとの間に、第１のライナー膜４７を形成することで、埋め込み型ゲート電極４４の上方に位置する埋め込み絶縁膜５３がエッチングされてビットコン開口部５７の下端が第１のライナー膜４７に到達した際、第１のライナー膜４７がエッチングストッパ膜として機能するため、ビットコン開口部５７により埋め込み型ゲート電極４４の上面４４ａが露出されることを抑制可能となる。
これにより、埋め込み型ゲート電極４４とビットコンタクト６８とがショートすることを抑制できる。
【００６２】
次いで、図１１Ａ、図１１Ｂ、及び図１１Ｃに示す工程では、上記前処理後、周知の手法により、ビットコン開口部５７を埋め込む厚さで、メモリセル領域Ａ及び周辺回路領域Ｂを覆う層状の第２のポリシリコン膜６１（ノンドープのポリシリコン膜）を形成する。
次いで、周知の手法により、メモリセル領域Ａ及び周辺回路領域Ｂに形成された第２のポリシリコン膜６１の上面６１ａを覆う金属膜６２を形成する。
具体的には、例えば、第２のポリシリコン膜６１の上面６１ａに、窒化チタン膜（ＴｉＮ膜）と、タングステン膜（Ｗ膜）と、を順次積層させることで、積層された窒化チタン膜（ＴｉＮ膜）及びタングステン膜（Ｗ膜）よりなる金属膜６２を形成する。
次いで、周知の手法により、メモリセル領域Ａ及び周辺回路領域Ｂに形成された金属膜６２の上面６２ａを覆うシリコン窒化膜６３を形成する。
【００６３】
次いで、図１２Ａ、図１２Ｂ、及び図１２Ｃに示す工程では、フォトリソグラフィ技術及びドライエッチング技術により、シリコン窒化膜６３をパターニングする。
これにより、メモリセル領域Ａに配置され、かつビット線６９の形成領域に位置する金属膜６２の上面６２ａを覆う第１のエッチングマスク６５と、周辺回路領域Ｂに配置され、かつプレーナ型ゲート電極７１の形成領域に位置する金属膜６２の上面６２ａを覆う第２のエッチングマスク６６と、を一括形成する。
【００６４】
次いで、第１及び第２のエッチングマスク６５，６６を介した異方性ドライエッチングにより、第１のポリシリコン膜１４、第２のポリシリコン膜６１、及び金属膜６２をパターニングする。
このとき、上記異方性ドライエッチングは、メモリセル領域Ａに形成された埋め込み絶縁膜５３の上面５３ｂ及び溝形成用マスク２５の上面２５ｂ、並びに周辺回路領域Ｂに形成されたパッド酸化膜１３の上面１３ａが露出するまで行う。
【００６５】
これにより、メモリセル領域Ａには、ビットコン開口部５７を埋め込む第２のポリシリコン膜６１よりなり、かつ第１の不純物拡散領域３３の上面３３ａと接触するビットコンタクト６８と、第２のポリシリコン膜６１及び金属膜６２よりなり、かつビットコンタクト６８の上端と一体とされたビット線６９と、が一括形成される。
また、周辺回路領域Ｂの周辺Ｔｒ形成用活性領域１９には、パッド酸化膜１３を介して、第１のポリシリコン膜１４、第２のポリシリコン膜６１、及び金属膜６２よりなるプレーナ型ゲート電極７１が形成される。
【００６６】
なお、ビット線６９上に残存する第１のエッチングマスク６５は、ビット線６９の上面を保護するキャップ絶縁膜として機能する。また、プレーナ型ゲート電極７１上に残存する第２のエッチングマスク６６は、プレーナ型ゲート電極７１の上面を保護するキャップ絶縁膜として機能する。
【００６７】
次いで、周知の手法により、プレーナ型ゲート電極７１の両側に位置する周辺Ｔｒ形成用活性領域１９に、低濃度のｎ型不純物をドープすることで、一対のＬＤＤ領域７３を形成する。ＬＤＤ領域７３の上面７３ａは、半導体基板１１の主面１１ａと一致している。
【００６８】
次いで、図１３Ａ、図１３Ｂ、及び図１３Ｃに示す工程では、図１２Ａ、図１２Ｂ、及び図１２Ｃに示す構造体の上面を覆うシリコン窒化膜７５を成膜し、その後、シリコン窒化膜７５をエッチバックする。
これにより、シリコン窒化膜７５よりなり、かつ第１のエッチングマスク６５の側壁及びビット線６９の側壁を覆う第１のサイドウォール７６と、シリコン窒化膜７５よりなり、かつ第２のエッチングマスク６６の側壁及びプレーナ型ゲート電極７１の側壁を覆う第２のサイドウォール７７と、が一括形成される。
【００６９】
なお、上記シリコン窒化膜７５をエッチバックすることで、メモリセル領域Ａに残存する溝形成用マスク２５もエッチングされるため、該エッチバック後の溝形成用マスク２５の厚さは薄くなる。
【００７０】
次いで、第２のサイドウォール７７をマスクとするイオン注入法により、周辺Ｔｒ形成用活性領域１９に、高濃度のｎ型不純物をドープすることで、一対の第３の不純物拡散領域７８を形成する。第３の不純物拡散領域７８の上面７８ａは、半導体基板１１の主面１１ａと一致している。
【００７１】
次いで、図１４Ａ、図１４Ｂ、及び図１４Ｃに示す工程では、周知の手法により、図１３Ａ、図１３Ｂ、及び図１３Ｃに示す構造体の上面を覆うシリコン窒化膜８１と、シリコン窒化膜８１の表面を覆うシリコン酸化膜８２と、を順次形成する。
【００７２】
次いで、図１５Ａ、図１５Ｂ、及び図１５Ｃに示す工程では、周知の手法により、周辺回路領域Ｂに形成された図１４Ｃに示す構造体の上面を覆うレジスト膜（図示せず）を形成する。
次いで、シリコン窒化膜（ＳｉＮ膜）がエッチングされにくく、かつシリコン酸化膜（ＳｉＯ２膜）がエッチングされやすいエッチング液（例えば、フッ化水素水（ＨＦ））を用いたウエットエッチングにより、メモリセル領域Ａに形成されたシリコン酸化膜８２を除去することで、メモリセル領域Ａに形成されたシリコン窒化膜８１の表面を露出させる。その後、該レジスト膜（図示せず）を除去する。
【００７３】
次いで、図１６Ａ、図１６Ｂ、及び図１６Ｃに示す工程では、異方性ドライエッチングにより、メモリセル領域Ａ及び周辺回路領域Ｂに形成されたシリコン窒化膜８１、及び周辺回路領域Ｂに形成されたシリコン酸化膜８２をエッチバックする。
【００７４】
これにより、メモリセル領域Ａに配置され、シリコン窒化膜８１よりなり、かつ第１のサイドウォール７６の側壁を覆う第３のサイドウォール８４と、周辺回路領域Ｂに配置され、シリコン窒化膜８１よりなり、かつ第２のサイドウォール７７の側壁を覆う第４のサイドウォール８５と、周辺回路領域Ｂに配置され、シリコン酸化膜８２よりなり、かつ第４のサイドウォール８５の側壁を覆う第５のサイドウォール８７と、が一括形成される。
【００７５】
このとき、メモリセル領域Ａに形成された第２の不純物拡散領域３４の上面３４ａ、及び周辺回路領域Ｂに形成された第３の不純物拡散領域７８の上面７８ａが露出するまで、上記エッチバックを行うことで、プレーナ型ゲート電極７１の直下に、パッド酸化膜１３よりなる第２のゲート絶縁膜８９を形成する。
これにより、周辺回路領域Ｂの周辺Ｔｒ形成用活性領域１９に、プレーナ型ゲート電極７１、一対のＬＤＤ領域７３、一対の第３の不純物拡散領域７８、及び第２のゲート絶縁膜８９を有する周辺トランジスタ９１が形成される。
【００７６】
次いで、図１７Ａ、図１７Ｂ、及び図１７Ｃに示す工程では、周知の手法により、図１６Ａ、図１６Ｂ、及び図１６Ｃに示す構造体の上面側を覆う第２のライナー膜９３を形成する。
具体的には、周知の手法により、シリコン窒化膜（ＳｉＮ膜）を成膜することで、該シリコン窒化膜（ＳｉＮ膜）よりなる第２のライナー膜９３を形成する。
これにより、メモリセル領域Ａに形成された第２の不純物拡散領域３４の上面３４ａ、及び周辺回路領域Ｂに形成された第３の不純物拡散領域７８の上面７８ａは、第２のライナー膜９３で覆われる。
【００７７】
なお、図１７Ａ、図１７Ｂ、及び図１７Ｃに示す工程において、シリコン窒化膜（ＳｉＮ膜）と、シリコン酸化膜（ＳｉＯ２膜）と、を順次成膜することで、シリコン窒化膜（ＳｉＮ膜）及びシリコン酸化膜（ＳｉＯ２膜）の積層構造とされた第２のライナー膜９３を形成してもよい。
【００７８】
このように、シリコン窒化膜（ＳｉＮ膜）と、シリコン酸化膜（ＳｉＯ２膜）と、を順次成膜して、第２のライナー膜９３を形成することにより、後述する図１８Ａ、図１８Ｂ、及び図１８Ｃに示す工程で形成される第１の層間絶縁膜９５として、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成されるシリコン酸化膜（ＳｉＯ２膜）、或いは、回転塗布法により形成されるポリシラザンを母材とする塗布系絶縁膜（シリコン酸化膜）を用いた際、該シリコン酸化膜の濡れ性が改善されるため、第１の層間絶縁膜９５にボイドが発生することを抑制できる。
【００７９】
次いで、図１８Ａ、図１８Ｂ、及び図１８Ｃに示す工程では、メモリセル領域Ａ及び周辺回路領域Ｂに配置された第２のライナー膜９３の表面に、ビット線６９間に形成された凹部、及びプレーナ型ゲート電極７１間に形成された凹部を埋め込み、かつ上面９５ａが第１及び第２のエッチングマスク６５，６６上に形成された第２のライナー膜９３の上面９３ａに対して面一とされた第１の層間絶縁膜９５を形成する。
【００８０】
具体的には、例えば、以下の方法により、第１の層間絶縁膜９５を形成する。
始めに、回転塗布法により、第２のライナー膜９３の表面に、ビット線６９間に形成された凹部、及びプレーナ型ゲート電極７１間に形成された凹部を埋め込む厚さで、ポリシラザンを含有した塗布膜（第１の層間絶縁膜９５の母材）を形成する。
その後、水蒸気雰囲気中での熱処理により、該塗布膜を改質する（言い換えれば、膜質を緻密にする）ことで、改質された該塗布膜よりなる第１の層間絶縁膜９５が形成される。
【００８１】
この段階では、第１及び第２のエッチングマスク６５，６６上に形成された第２のライナー膜９３の上面９３ａにも第１の層間絶縁膜９５が形成される。
なお、第１の層間絶縁膜９５は、ＣＶＤ法によりシリコン酸化膜（ＳｉＯ２膜）を成膜することで形成してもよい。
【００８２】
次いで、ＣＭＰ法により、第２のライナー膜９３の上面９３ａが露出するまで第１の層間絶縁膜９５を研磨することで、上面９５ａが第２のライナー膜９３の上面９３ａに対して面一とされた第１の層間絶縁膜９５が形成される。
【００８３】
なお、図１８Ａ、図１８Ｂ、及び図１８Ｃに示す工程において、上記第１の層間絶縁膜９５の上面９５ａ及び第２のライナー膜９３の上面９３ａを覆うシリコン酸化膜（図示せず）を形成してもよい。
【００８４】
次いで、図１９Ａ、図１９Ｂ、及び図１９Ｃに示す工程では、フォトリソグラフィ技術及びドライエッチング技術により、第２の不純物拡散領域３４上及び第３の不純物拡散領域７８上に位置する第２のライナー膜７３及び第１の層間絶縁膜９５をエッチングする。
【００８５】
これにより、第２の不純物拡散領域３４の上面３４ａを露出する容量コンタクト孔９７と、第３の不純物拡散領域７８の上面７８ａを露出する第１のコンタクト孔９８と、を一括形成する。
なお、容量コンタクト孔９７は、ＳＡＣ（Ｓｅｌｆ  Ａｌｉｇｎｅｄ  Ｃｏｎｔａｃｔ）法を用いて形成する。
【００８６】
次いで、周知の手法により、第２の不純物拡散領域３４の上面３４ａと接触するように容量コンタクト孔９７に配置され、かつ上面１０１ａが第１の層間絶縁膜９５の上面９５ａに対して面一とされた容量コンタクトプラグ１０１と、第３の不純物拡散領域７８の上面７８ａと接触するように容量コンタクト孔９７に配置され、かつ上面１０２ａが第１の層間絶縁膜９５の上面９５ａに対して面一とされた第１のコンタクトプラグ１０２と、を一括形成する。
【００８７】
具体的には、以下の方法により、容量コンタクトプラグ１０１及び第１のコンタクトプラグ１０２を形成する。
始めに、ＣＶＤ法により、容量コンタクト孔９７及び第１のコンタクト孔９８を埋め込む厚さとされ、かつ容量コンタクトプラグ１０１及び第１のコンタクトプラグ１０２の母材となる導電膜を形成する。
具体的には、例えば、窒化チタン膜（ＴｉＮ膜）と、タングステン膜（Ｗ膜）と、を順次積層させることで、窒化チタン膜（ＴｉＮ膜）及びタングステン膜（Ｗ膜）よりなる該導電膜を形成する。
その後、ＣＭＰ法により、第１の層間絶縁膜９５の上面９５ａよりも上方に配置された余分な該導電膜を除去することで、容量コンタクトプラグ１０１及び第１のコンタクトプラグ１０２を一括形成する。
【００８８】
次いで、第１の層間絶縁膜９５の上面９５ａ及び第２のライナー膜９３の上面９３ａに、容量コンタクトプラグ１０１の上面１０１ａと接触する容量コンタクトパッド１０４と、第１のコンタクトプラグ１０２の上面１０２ａと接触する第１の配線１０５と、を一括形成する。
【００８９】
具体的には、以下の方法により、容量コンタクトパッド１０４及び第１の配線１０５を形成する。
始めに、メモリセル領域Ａ及び周辺回路領域Ｂに形成された第２のライナー膜９３の上面９３ａ、第１の層間絶縁膜９５の上面９５ａ、容量コンタクトプラグ１０１の上面１０１ａ、及び第１のコンタクトプラグ１０２の上面１０２ａを覆うように、容量コンタクトプラグ１０１及び第１の配線１０５の母材となる図示していない金属膜（例えば、タングステン膜（Ｗ膜））を成膜する。
【００９０】
次いで、フォトリソグラフィ技術及びドライエッチング技術により、メモリセル領域Ａ及び周辺回路領域Ｂに配置された該金属膜をパターニングすることで、メモリセル領域Ａに配置され、かつ容量コンタクトプラグ１０１の上面１０１ａと接続された容量コンタクトパッド１０４と、周辺回路領域Ｂに配置され、かつ第１のコンタクトプラグ１０２の上面１０２ａと接続された第１の配線１０５と、を一括形成する。
これにより、容量コンタクトパッド１０４は、容量コンタクトプラグ１０１を介して、第２の不純物拡散領域３４と電気的に接続され、第１の配線１０５は、第１のコンタクトプラグ１０２を介して、第３の不純物拡散領域７８と電気的に接続される。
【００９１】
次いで、周知の手法により、メモリセル領域Ａ及び周辺回路領域Ｂに配置された第１の層間絶縁膜９５の上面９５ａ及び第２のライナー膜９３の上面９３ａに、容量コンタクトプラグ１０１及び第１の配線１０５を覆うエッチングストッパ膜１０７を形成する。
具体的には、例えば、窒化シリコン膜（ＳｉＮ膜）を成膜することで、該窒化シリコン膜（ＳｉＮ膜）よりなるエッチングストッパ膜１０７を形成する。
【００９２】
次いで、図２０Ａ、図２０Ｂ、及び図２０Ｃに示す工程では、周知の手法により、エッチングストッパ膜１０７上に、図示していないシリコン酸化膜（ＳｉＯ２膜）を成膜する。
次いで、フォトリソグラフィ技術及びドライエッチング技術により、該シリコン酸化膜（ＳｉＯ２膜）に、容量コンタクトパッド１０４の上面１０４ａを露出するシリンダ孔（図示せず）を形成する。該シリンダ孔は、１つの容量コンタクトパッド１０４に対して１つ形成する。つまり、該シリンダ孔は、複数形成する。
【００９３】
次いで、周知の手法により、複数の該シリンダ孔の内面（該シリンダ孔が露出する容量コンタクトパッド１０４の上面１０４ａも含む）を覆う下部電極形成用導電膜（図示せず）を成膜する。
具体的には、例えば、ＣＶＤ法またはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、窒化チタン膜（ＴｉＮ膜）を成膜することで、該下部電極形成用導電膜を形成する。
【００９４】
これにより、各容量コンタクトパッド１０４に、該下部電極形成用導電膜よりなり、かつ王冠形状とされた下部電極１１１が形成される。
下部電極１１１は、容量コンタクトパッド１０４を介して、第２の不純物拡散領域３４と電気的に接続されている。下部電極１１１を形成後、該シリコン酸化膜（ＳｉＯ２膜）を除去する。
【００９５】
次いで、シリコン酸化膜（ＳｉＯ２膜）がエッチングされやすく、かつシリコン窒化膜（ＳｉＮ膜）がエッチングされにくいエッチング液（例えば、フッ化水素水（ＨＦ））を用いたウエットエッチングにより、メモリセル領域Ａ及び周辺回路領域Ｂに形成された該シリコン酸化膜（ＳｉＯ２膜）を除去することで、複数の下部電極１１１の外面、及びメモリセル領域Ａ及び周辺回路領域Ｂに形成されたエッチングストッパ膜１０７の上面１０７ａを露出させる。
【００９６】
先に説明したように、エッチングストッパ膜１０７は、シリコン窒化膜（ＳｉＮ膜）で構成されているため、上記ウエットエッチング時にエッチングストッパとして機能する。
これにより、上記ウエットエッチング時において、エッチングストッパ膜１０７の下方に形成された第１の層間絶縁膜９５がエッチングされることがなくなるため、上記エッチング液により、セルトランジスタ４６及び周辺トランジスタ９１が損傷することを防止できる。
【００９７】
次いで、周知の手法により、複数の下部電極１１１の表面（下部電極１１１の内面及び外面を含む）、及びエッチングストッパ膜１０７の上面１０７ａを覆う容量絶縁膜６２を形成する。
具体的には、容量絶縁膜６２は、例えば、周知の手法により、ジルコニウム酸化膜（ＺｒＯ膜）間にアルミニウム酸化膜（ＡｌＯ膜）が挟み込まれるように、ジルコニウム酸化膜（ＺｒＯ膜）と、アルミニウム酸化膜（ＡｌＯ膜）と、交互に成膜することで形成する。
このとき、周辺回路領域Ｂに位置するエッチングストッパ膜１０７の上面１０７ａにも容量絶縁膜６２が形成される。
【００９８】
次いで、周知の手法により、容量絶縁膜１１２の表面に、下部電極１１１の内側に形成された凹部、及び複数の下部電極１１１間に位置する空間を埋め込み、かつ上面１１３ａが平坦な面とされた上部電極１１３を形成する。
具体的には、上部電極１１３は、例えば、ＣＶＤ法またはＡＬＤ法により、容量絶縁膜１１２の表面に、下部電極１１１の内側に形成された凹部、及び複数の下部電極１１１間に位置する空間を埋め込む厚さで、窒化チタン膜（ＴｉＮ膜）を成膜することで形成する。
これにより、複数の容量コンタクトパッド１０４上に、下部電極１１１、容量絶縁膜１１２、及び上部電極１１３よりなるキャパシタ１１５がそれぞれ１つ形成される。
【００９９】
なお、図示していないが、窒化チタン膜（ＴｉＮ膜）と、ドープドポリシリコン膜と、を順次成膜することで、上部電極１１３を形成してもよい。
これにより、窒化チタン膜（ＴｉＮ膜）のみで上部電極１１３を形成した場合と比較して、上部電極１１３の抵抗値を小さくすることができる。
【０１００】
その後、周知の手法により、周辺回路領域Ｂに形成された容量絶縁膜１１２及び上部電極１１３を除去することで、周辺回路領域Ｂに形成されたエッチングストッパ膜１０７の上面１０７ａを露出させる。
次いで、周知の手法により、メモリセル領域Ａに形成された上部電極１１３上、及び周辺回路領域Ｂに形成されたエッチングストッパ膜１０７上に、上面１１７ａが平坦な面とされた第２の層間絶縁膜１１７（例えば、シリコン酸化膜（ＳｉＯ２膜））を形成する。
【０１０１】
次いで、フォトリソグラフィ技術及びドライエッチング技術により、第１の配線１０５上に位置するエッチングストッパ膜１０７及び第２の層間絶縁膜１１７をエッチングすることで、第１の配線１０５の上面１０５ａを露出する第２のコンタクト孔１１９を形成する。
【０１０２】
次いで、フォトリソグラフィ技術及びドライエッチング技術により、上部電極１１３上に位置する第２の層間絶縁膜１１７をエッチングすることで、上部電極１１３の上面１１３ａを露出する第３のコンタクト孔１２１を形成する。
なお、可能であれば、第２及び第３のコンタクト孔１１９，１２１を同時に形成してもよい。
【０１０３】
次いで、周知の手法により、第１の配線１０５の上面１０５ａと接続されるように第２のコンタクト孔１１９に配置され、かつ上面１２３ａが第２の層間絶縁膜１１７の上面１１７ａに対して面一とされた第２のコンタクトプラグ１２３と、上部電極１１３の上面１１３ａと接続されるように第３のコンタクト孔１２１に配置され、かつ上面１２４ａが第２の層間絶縁膜１１７の上面１１７ａに対して面一とされた第３のコンタクトプラグ１２４と、を一括形成する。
【０１０４】
次いで、周知の手法により、メモリセル領域Ａに位置する第２の層間絶縁膜１１７の上面１１７ａ、及び第３のコンタクトプラグ１２４の上面１２４ａに配置され、かつ第３のコンタクトプラグ１２４を介して、上部電極１１３と電気的に接続された第２の配線１２６と、周辺回路領域Ｂに位置する第２の層間絶縁膜１１７の上面１１７ａ、及び第２のコンタクトプラグ１２３の上面１２３ａに配置され、かつ第２のコンタクトプラグ１２３を介して、第３の不純物拡散領域７８と電気的に接続された第３の配線１２７と、を一括形成する。
これにより、メモリセル部１０−１及び周辺回路部１０−２が形成されると共に、メモリセル部１０−１及び周辺回路部１０−２を有する本実施の形態の半導体装置１０が製造される。
【０１０５】
本実施の形態の半導体装置の製造方法によれば、埋め込み型ゲート電極４４の上面４４ａ、ダミー用ゲート電極４５の上面４５ａ、溝２７の上部２７−２の側壁に配置された第１のゲート絶縁膜３８、溝２８の上部２８−２の側壁に配置されたダミー用ゲート絶縁膜３９、及び溝形成用マスク２５に形成された第１の絶縁膜３７を覆い、かつシリコン窒化膜（ＳｉＮ膜）よりなる第１のライナー膜４７を形成し、その後、活性領域３１の延在方向と交差する複数の溝部２５Ａ，２５Ｂを有した溝形成用マスク２５うち、第１の不純物拡散領域３３上に位置する部分を選択的に除去して、第１の不純物拡散領域３３の上面３３ａを露出するビットコン開口部５７を形成し、次いで、溝形成用マスク２５及び第１のライナー膜４７がエッチングされにくく、かつシリコン酸化膜（ＳｉＯ２膜）を選択的にエッチングする薬液を用いて、ビットコン開口部５７が露出する第１の不純物拡散領域３３の上面３３ａを前処理することで、該薬液により、埋め込み絶縁膜５３がエッチングされてビットコン開口部５７の開口径が広がった際、第２の不純物拡散領域３４上に配置された溝形成用マスク２５、及び第１の絶縁膜３７を介して溝形成用マスク２５の側壁（側面）に、形成された第１のライナー膜４７がエッチングストッパ膜として機能するため、ビットコン開口部５７により第２の不純物拡散領域３４の上面３４ａが露出されることを抑制可能となる。
【０１０６】
また、上記薬液により、埋め込み絶縁膜５３がエッチングされてビットコン開口部５７の開口径が広がると共に、埋め込み型ゲート電極４４の上方に位置する埋め込み絶縁膜５３がエッチングされて、ビットコン開口部５７の深さが所望の深さよりも深くなった際、第２の不純物拡散領域３４の側壁（溝２７の上部２７−２の側壁）に配置された第１のライナー膜４７がエッチングストッパ膜として機能するため、ビットコン開口部５７により第２の不純物拡散領域３４の側壁が露出されることを抑制可能となる。
【０１０７】
したがって、ビットコン開口部５７にビットコンタクト６８を形成後において、第２の不純物拡散領域３４とビットコンタクト６８とがショート（短絡）することを抑制できる。
【０１０８】
また、埋め込み絶縁膜５３と埋め込み型ゲート電極４４の上面４４ａとの間に、第１のライナー膜４７を形成することで、埋め込み型ゲート電極４４の上方に位置する埋め込み絶縁膜５３がエッチングされてビットコン開口部５７の下端が第１のライナー膜４７に到達した際、第１のライナー膜４７がエッチングストッパ膜として機能するため、ビットコン開口部５７により埋め込み型ゲート電極４４の上面４４ａが露出されることを抑制可能となる。
これにより、埋め込み型ゲート電極４４とビットコンタクト６８とがショートすることを抑制できる。
【０１０９】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【産業上の利用可能性】
【０１１０】
本発明は、半導体装置の製造方法に適用可能である。
【符号の説明】
【０１１１】
１０…半導体装置、１０−１…メモリセル部、１０−２…周辺回路部、１１…半導体基板、１１ａ…主面、１３…パッド酸化膜、１３ａ，１４ａ，１７ａ，１７ｂ，２２ａ，２５ａ，２５ｂ，３３ａ，３４ａ，４４ａ，４５ａ，５３ａ，５３ｂ，６１ａ，６２ａ，７３ａ,７８ａ，９３ａ，９５ａ，１０１ａ，１０２ａ，１０４ａ，１０５ａ，１０７ａ，１１３ａ，１１７ａ，１２３ａ，１２４ａ…上面、１４…不純物拡散層、１５…素子分離用溝、１６−１…熱酸化膜、１６−２…素子分離用絶縁膜、１７…素子分離領域、１８…帯状活性領域、１９…周辺Ｔｒ形成用活性領域、２２…第１のポリシリコン膜、２５…溝形成用マスク、２５Ａ，２５Ｂ…溝部、２７，２８…溝、２７−１，２８−１…下部、２７−２，２８−２…上部、３１…活性領域、３３…第１の不純物拡散領域、３４…第２の不純物拡散領域、３７…第１の絶縁膜、３８…第１のゲート絶縁膜、３９…ダミー用ゲート絶縁膜、４１…第１の導電膜、４２…第２の導電膜、４４…埋め込み型ゲート電極、４５…ダミー用ゲート電極、４６…セルトランジスタ、４７…第１のライナー膜、４８…凹部、５３…埋め込み絶縁膜、５５，８２…シリコン酸化膜、５５Ａ…開口部、５６…ビットコン開口部形成用マスク、５７…ビットコン開口部、６１…第２のポリシリコン膜、６２…金属膜、６３，７５，８１…シリコン窒化膜、６５…第１のエッチングマスク、６６…第２のエッチングマスク、６８…ビットコンタクト、６９…ビット線、７１…プレーナ型ゲート電極、
７３…ＬＤＤ領域、７６…第１のサイドウォール、７７…第２のサイドウォール、７８…第３の不純物拡散領域、８４…第３のサイドウォール、８５…第４のサイドウォール、８７…第５のサイドウォール、８９…第２のゲート絶縁膜、９１…周辺トランジスタ、９３…第２のライナー膜、９５…第１の層間絶縁膜、９７…容量コンタクト孔、９８…第１のコンタクト孔、１０１…容量コンタクトプラグ、１０２…第１のコンタクトプラグ、１０４…容量コンタクトパッド、１０５…第１の配線、１０７…エッチングストッパ膜、１１１…下部電極、１１２…容量絶縁膜、１１３…上部電極、１１５…キャパシタ、１１７…第２の層間絶縁膜、１１９…第２のコンタクト孔、１２１…第３のコンタクト孔、１２３…第２のコンタクトプラグ、１２４…第３のコンタクトプラグ、１２６…第２の配線、１２７…第３の配線、Ａ…メモリセル領域、Ｂ…周辺回路領域
【図１Ａ】
2015002301.tif 000003
【図１Ｂ】
2015002301.tif 000004
【図１Ｃ】
2015002301.tif 000005
【図２Ａ】
2015002301.tif 000006
【図２Ｂ】
2015002301.tif 000007
【図２Ｃ】
2015002301.tif 000008
【図３Ａ】
2015002301.tif 000009
【図３Ｂ】
2015002301.tif 000010
【図３Ｃ】
2015002301.tif 000011
【図４Ａ】
2015002301.tif 000012
【図４Ｂ】
2015002301.tif 000013
【図４Ｃ】
2015002301.tif 000014
【図５Ａ】
2015002301.tif 000015
【図５Ｂ】
2015002301.tif 000016
【図５Ｃ】
2015002301.tif 000017
【図６Ａ】
2015002301.tif 000018
【図６Ｂ】
2015002301.tif 000019
【図６Ｃ】
2015002301.tif 000020
【図７Ａ】
2015002301.tif 000021
【図７Ｂ】
2015002301.tif 000022
【図７Ｃ】
2015002301.tif 000023
【図８Ａ】
2015002301.tif 000024
【図８Ｂ】
2015002301.tif 000025
【図８Ｃ】
2015002301.tif 000026
【図９Ａ】
2015002301.tif 000027
【図９Ｂ】
2015002301.tif 000028
【図９Ｃ】
2015002301.tif 000029
【図１０Ａ】
2015002301.tif 000030
【図１０Ｂ】
2015002301.tif 000031
【図１０Ｃ】
2015002301.tif 000032
【図１１Ａ】
2015002301.tif 000033
【図１１Ｂ】
2015002301.tif 000034
【図１１Ｃ】
2015002301.tif 000035
【図１２Ａ】
2015002301.tif 000036
【図１２Ｂ】
2015002301.tif 000037
【図１２Ｃ】
2015002301.tif 000038
【図１３Ａ】
2015002301.tif 000039
【図１３Ｂ】
2015002301.tif 000040
【図１３Ｃ】
2015002301.tif 000041
【図１４Ａ】
2015002301.tif 000042
【図１４Ｂ】
2015002301.tif 000043
【図１４Ｃ】
2015002301.tif 000044
【図１５Ａ】
2015002301.tif 000045
【図１５Ｂ】
2015002301.tif 000046
【図１５Ｃ】
2015002301.tif 000047
【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１９Ａ】
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【図１９Ｂ】
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【図１９Ｃ】
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【図２０Ａ】
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【図２０Ｂ】
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【図２０Ｃ】
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