(57)【要約】【課題】よりリーク電流が小さく、オンオフ比が大きいＧａ２Ｏ３系半導体素子を提供する。【解決手段】一実施の形態として、高抵抗β−Ｇａ２Ｏ３基板２上に形成されたβ−Ｇａ２Ｏ３単結晶層３と、β−Ｇａ２Ｏ３単結晶層３上に形成されたソース電極１２及びドレイン電極１３と、β−Ｇａ２Ｏ３単結晶層３上のソース電極１２とドレイン電極１３との間に形成されたゲート電極１１と、β−Ｇａ２Ｏ３単結晶層３の表面のソース電極１２とゲート電極１１との間の領域及びゲート電極１１とドレイン電極１３との間の領域を覆う、酸化物絶縁体を主成分とする絶縁膜１６と、を有するＧａ２Ｏ３系ＭＩＳＦＥＴ１０を提供する。【選択図】図１
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【特許請求の範囲】
【請求項１】
β−Ｇａ２Ｏ３基板上に形成されたβ−Ｇａ２Ｏ３単結晶層と、
前記β−Ｇａ２Ｏ３単結晶層上に形成されたソース電極及びドレイン電極と、
前記β−Ｇａ２Ｏ３単結晶層上の前記ソース電極と前記ドレイン電極との間に形成されたゲート電極と、
前記β−Ｇａ２Ｏ３単結晶層の表面の前記ソース電極と前記ゲート電極との間の領域及び前記ゲート電極と前記ドレイン電極との間の領域を覆う、酸化物絶縁体を主成分とするパッシベーション膜と、
を有するＧａ２Ｏ３系半導体素子。
【請求項２】
前記ゲート電極は、ゲート絶縁膜を介して前記β−Ｇａ２Ｏ３単結晶層上に形成される、
請求項１に記載のＧａ２Ｏ３系半導体素子。
【請求項３】
前記パッシベーション膜と前記ゲート絶縁膜は、同じ材料からなり、一体に形成される、
請求項２に記載のＧａ２Ｏ３系半導体素子。
【請求項４】
前記ゲート電極は、前記β−Ｇａ２Ｏ３単結晶層上に直接形成される、
請求項１に記載のＧａ２Ｏ３系半導体素子。
【請求項５】
前記パッシベーション膜は、（ＡｌｘＧａ１−ｘ）２Ｏ３（０＜ｘ≦１）を主成分とする、
請求項１〜４のいずれか１項に記載のＧａ２Ｏ３系半導体素子。
【請求項６】
前記パッシベーション膜は、Ａｌ２Ｏ３を主成分とする、
請求項５に記載のＧａ２Ｏ３系半導体素子。
【請求項７】
前記パッシベーション膜は、前記ソース電極及び前記ドレイン電極に接触する、
請求項１〜６のいずれか１項に記載のＧａ２Ｏ３系半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｇａ２Ｏ３系半導体素子に関する。
【背景技術】
【０００２】
従来のＧａ２Ｏ３系半導体素子として、β−Ｇａ２Ｏ３基板上に形成されたβ−Ｇａ２Ｏ３結晶膜を用いた素子が知られている（例えば、特許文献１参照）。Ｇａ２Ｏ３は、ＳｉやＧａＮ、ＳｉＣ等の他の半導体材料と比べて絶縁破壊電界強度が大きく、Ｇａ２Ｏ３を用いて超高耐圧の電子デバイスを形成することができる。
【０００３】
特許文献１によれば、例えば、β−Ｇａ２Ｏ３系ＭＥＳＦＥＴ（Metal-Semiconductor Field Effect Transistor）のドレイン電極−ソース電極間のオフリーク電流は、３×１０−６〜４×１０−６Ａであり、オンオフ比（ゲート電極とソース電極との間の電圧ＶＧＳが０Ｖであるときにソース電極からドレイン電極に流れる電流ＩＤＳと、電圧ＶＧＳが−２０Ｖであるときに流れる電流ＩＤＳとの比）が４桁程度である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２０１３／０３５８４２号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、よりリーク電流が小さく、オンオフ比が大きいＧａ２Ｏ３系半導体素子を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様は、上記目的を達成するために、［１］〜［６］のＧａ２Ｏ３系半導体素子を提供する。
【０００７】
［１］β−Ｇａ２Ｏ３基板上に形成されたβ−Ｇａ２Ｏ３単結晶層と、前記β−Ｇａ２Ｏ３単結晶層上に形成されたソース電極及びドレイン電極と、前記β−Ｇａ２Ｏ３単結晶層上の前記ソース電極と前記ドレイン電極との間に形成されたゲート電極と、前記β−Ｇａ２Ｏ３単結晶層の表面の前記ソース電極と前記ゲート電極との間の領域及び前記ゲート電極と前記ドレイン電極との間の領域を覆う、酸化物絶縁体を主成分とするパッシベーション膜と、を有するＧａ２Ｏ３系半導体素子。
【０００８】
［２］前記ゲート電極は、ゲート絶縁膜を介して前記β−Ｇａ２Ｏ３単結晶層上に形成される、前記［１］に記載のＧａ２Ｏ３系半導体素子。
【０００９】
［３］前記パッシベーション膜と前記ゲート絶縁膜は、同じ材料からなり、一体に形成される、前記［２］に記載のＧａ２Ｏ３系半導体素子。
【００１０】
［４］前記ゲート電極は、前記β−Ｇａ２Ｏ３単結晶層上に直接形成される、前記［１］に記載のＧａ２Ｏ３系半導体素子。
【００１１】
［５］前記パッシベーション膜は、（ＡｌｘＧａ１−ｘ）２Ｏ３（０＜ｘ≦１）を主成分とする、前記［１］〜［４］のいずれか１項に記載のＧａ２Ｏ３系半導体素子。
【００１２】
［６］前記パッシベーション膜は、Ａｌ２Ｏ３を主成分とする、前記［５］に記載のＧａ２Ｏ３系半導体素子。
【００１３】
［７］前記パッシベーション膜は、前記ソース電極及び前記ドレイン電極に接触する、前記［１］〜［６］のいずれか１項に記載のＧａ２Ｏ３系半導体素子。
【発明の効果】
【００１４】
本発明によれば、よりリーク電流が小さく、オンオフ比が大きいＧａ２Ｏ３系半導体素子を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】図１は、第１の実施の形態に係るＧａ２Ｏ３系ＭＩＳＦＥＴの垂直断面図である。
【図２】図２（ａ）〜（ｅ）は、第１の実施の形態に係るＧａ２Ｏ３系ＭＩＳＦＥＴの製造工程を表す垂直断面図である。
【図３】図３は、ゲート電圧が０Ｖであるときの、β−Ｇａ２Ｏ３単結晶層のドナー濃度と空乏層厚の関係を表すグラフである。
【図４】図４（ａ）、（ｂ）は、第１の実施の形態に係るＧａ２Ｏ３系ＭＩＳＦＥＴのＩＤＳ−ＶＤＳ特性を表すグラフである。
【図５】図５（ａ）、（ｂ）は、第１の実施の形態に係るＧａ２Ｏ３系ＭＩＳＦＥＴのＩＤＳ−ＶＧＳ特性を表すグラフである。
【図６】図６は、比較例としてのＭＥＳＦＥＴのＩＤＳ−ＶＧＳ特性を表すグラフである。
【図７】図７は、第２の実施の形態に係るＧａ２Ｏ３系ＭＩＳＦＥＴの断面図である。
【図８】図８は、第３の実施の形態に係るＧａ２Ｏ３系ＭＥＳＦＥＴの断面図である。
【発明を実施するための形態】
【００１６】
〔第１の実施の形態〕
第１の実施の形態は、Ｇａ２Ｏ３系半導体素子としてのプレーナゲート構造を有するＧａ２Ｏ３系ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）についての形態である。
【００１７】
（Ｇａ２Ｏ３系半導体素子の構成）
図１は、第１の実施の形態に係るＧａ２Ｏ３系ＭＩＳＦＥＴの垂直断面図である。Ｇａ２Ｏ３系ＭＩＳＦＥＴ１０は、高抵抗β−Ｇａ２Ｏ３基板２上に形成されたβ−Ｇａ２Ｏ３単結晶層３と、β−Ｇａ２Ｏ３単結晶層３上に形成されたソース電極１２及びドレイン電極１３と、ソース電極１２とドレイン電極１３との間のβ−Ｇａ２Ｏ３単結晶層３上に絶縁膜１６を介して形成されたゲート電極１１と、β−Ｇａ２Ｏ３単結晶層３中のソース電極１２及びドレイン電極１３の下にそれぞれ形成されたソース領域１４及びドレイン領域１５を含む。
【００１８】
高抵抗β−Ｇａ２Ｏ３基板２は、Ｍｇ、Ｈ、Ｌｉ、Ｎａ、Ｋ、Ｒｂ、Ｃｓ、Ｆｒ、Ｂｅ、Ｃａ、Ｓｒ、Ｂａ、Ｒａ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｐｄ、Ｃｕ、Ａｇ、Ａｕ、Ｚｎ、Ｃｄ、Ｈｇ、Ｔｌ、Ｐｂ、Ｎ、又はＰ等のｐ型ドーパントを添加することにより高抵抗化したβ−Ｇａ２Ｏ３基板である。
【００１９】
高抵抗β−Ｇａ２Ｏ３基板２の主面は、面方位について特に限定されないが、（１００）面から５０°以上９０°以下の角度だけ回転させた面であることが好ましい。すなわち、高抵抗β−Ｇａ２Ｏ３基板２において主面と（１００）面のなす角θ（０＜θ≦９０°）が５０°以上であることが好ましい。（１００）面から５０°以上９０°以下回転させた面として、例えば、（０１０）面、（００１）面、（−２０１）面、（１０１）面、及び（３１０）面が存在する。
【００２０】
高抵抗β−Ｇａ２Ｏ３基板２の主面が、（１００）面から５０°以上９０°以下の角度だけ回転させた面である場合、高抵抗β−Ｇａ２Ｏ３基板２上にβ−Ｇａ２Ｏ３系結晶をエピタキシャル成長させるときに、β−Ｇａ２Ｏ３系結晶の原料の高抵抗β−Ｇａ２Ｏ３基板２からの再蒸発を効果的に抑えることができる。具体的には、β−Ｇａ２Ｏ３系結晶を成長温度５００℃で成長させたときに再蒸発する原料の割合を０％としたとき、高抵抗β−Ｇａ２Ｏ３基板２の主面が、（１００）面から５０°以上９０°以下回転させた面である場合、再蒸発する原料の割合を４０％以下に抑えることができる。そのため、供給する原料の６０％以上をβ−Ｇａ２Ｏ３系結晶の形成に用いることができ、β−Ｇａ２Ｏ３系結晶の成長速度や製造コストの観点から好ましい。
【００２１】
β−Ｇａ２Ｏ３結晶は単斜晶系の結晶構造を有し、その典型的な格子定数はａ＝１２．２３Å、ｂ＝３．０４Å、ｃ＝５．８０Å、α＝γ＝９０°、β＝１０３．７°である。β−Ｇａ２Ｏ３結晶においては、ｃ軸を軸として（１００）面を５２．５°回転させると（３１０）面と一致し、９０°回転させると（０１０）面と一致する。また、ｂ軸を軸として（１００）面を５３．８°回転させると（１０１）面と一致し、７６．３°回転させると（００１）面と一致し、５３．８°回転させると（−２０１）面と一致する。
【００２２】
また、高抵抗β−Ｇａ２Ｏ３基板２の主面は、（０１０）面から３７．５°以下の角度だけ回転させた面であってもよい。この場合、β−Ｇａ２Ｏ３単結晶層３の表面を原子レベルで平坦にすることができるため、絶縁膜１６とβ−Ｇａ２Ｏ３単結晶層３との界面が急峻になり、より高いリーク抑制効果が得られる。
【００２３】
β−Ｇａ２Ｏ３単結晶層３は、Ｓｎ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｍｏ、Ｗ、Ｒｕ、Ｒｈ、Ｉｒ、Ｃ、Ｓｉ、Ｇｅ、Ｐｂ、Ｍｎ、Ａｓ、Ｓｂ、Ｂｉ、Ｆ、Ｃｌ、Ｂｒ、Ｉ等のｎ型ドーパントを含むｎ型のβ−Ｇａ２Ｏ３単結晶層である。β−Ｇａ２Ｏ３単結晶層３は、Ｇａ２Ｏ３系ＭＩＳＦＥＴ１０のチャネル層として機能する。また、β−Ｇａ２Ｏ３単結晶層３の厚さは、例えば、１０〜１０００ｎｍ程度である。
【００２４】
ゲート電極１１、ソース電極１２、及びドレイン電極１３は、例えば、Ａｕ、Ａｌ、Ｔｉ、Ｓｎ、Ｇｅ、Ｉｎ、Ｎｉ、Ｃｏ、Ｐｔ、Ｗ、Ｍｏ、Ｃｒ、Ｃｕ、Ｐｂ等の金属、これらの金属のうちの２つ以上を含む合金、又はＩＴＯ等の導電性化合物からなる。また、異なる２つの金属からなる２層構造、例えばＴｉ／Ａｌ、Ｔｉ／Ａｕ、Ｔｉ／Ｐｔ、Ａｌ／Ａｕ、Ｎｉ／Ａｕ、Ａｕ／Ｎｉを有してもよい。
【００２５】
絶縁膜１６は、（ＡｌｘＧａ１−ｘ）２Ｏ３（０＜ｘ≦１）、ＳｉＯ２、ＨｆＯ２、ＺｒＯ２等の酸化物を主成分とする絶縁性の膜、又はこれらの酸化物のうちの異なる酸化物をそれぞれ主成分とする２以上の絶縁性の膜が積層された多層膜である。また、絶縁膜１６は、主に非晶質であるが、一部もしくはその全体が結晶化していてもよい。絶縁膜１６は、ソース電極１２とドレイン電極１３の間に形成される。絶縁膜１６のゲート電極１１の真下の部分はゲート絶縁膜として機能し、β−Ｇａ２Ｏ３単結晶層３の表面のソース電極１２とゲート電極１１との間の領域及びゲート電極１１とドレイン電極１３との間の領域を覆う部分はパッシベーション膜として機能する。すなわち、本実施の形態においては、ゲート絶縁膜とパッシベーション膜が同じ材料からなり、一体に形成される。
【００２６】
本願発明者らは、高抵抗のＧａ２Ｏ３基板を有する素子にリークが発生する場合、リーク電流はチャネル層の表面を流れる傾向があることを見出した。そこで、本実施の形態では、チャネル層として機能するβ−Ｇａ２Ｏ３単結晶層３の表面を絶縁膜１６で覆うことにより、リークを抑制している。
【００２７】
そして、本実施の形態におけるパッシベーション膜によるリーク電流の抑制効果は、Ｓｉ基板を有するトランジスタ等の、リーク電流が基板内部を流れやすい素子におけるパッシベーション膜によるリーク電流の抑制効果よりも、格段に大きいことがわかった。
【００２８】
リークを抑制するパッシベーション膜として機能する絶縁膜１６の材料は、絶縁破壊電界強度が高く、また、β−Ｇａ２Ｏ３単結晶層３との界面で界面準位を形成しにくい材料であることが好ましい。
【００２９】
絶縁破壊電界強度の大きな材料としては、酸化物の他に、ＳｉＮ、ＡｌＮ等の窒化物絶縁体が挙げられる。しかし、窒化物を絶縁膜１６の材料に用いて、酸化物からなるβ−Ｇａ２Ｏ３単結晶層３の表面を覆った場合、絶縁膜１６とβ−Ｇａ２Ｏ３単結晶層３が異種材料からなるため、これらの界面に多量の界面準位が形成され、それらがリーク源となるおそれがある。
【００３０】
一方、酸化物を絶縁膜１６の材料に用いた場合は、絶縁膜１６とβ−Ｇａ２Ｏ３単結晶層３が同種材料からなるため、これらの界面には界面準位が形成されにくいと予想される。特に、酸化物の中でも、Ａｌ２Ｏ３はＧａ２Ｏ３と相性が良く、（ＡｌｘＧａ１−ｘ）２Ｏ３混晶膜を形成することができ、Ａｌ２Ｏ３のみならず、Ｇａを含む（ＡｌｘＧａ１−ｘ）２Ｏ３も絶縁膜１６の材料として用いることができる。
【００３１】
（ＡｌｘＧａ１−ｘ）２Ｏ３（０＜ｘ≦１）を絶縁膜１６の材料として用いることで、広い範囲で素子特性を制御することができる。具体的には、Ａｌの割合が大きい（ｘが１に近い）ほど、絶縁膜１６の絶縁破壊電界強度が高くなるため、Ｇａ２Ｏ３系ＭＩＳＦＥＴ１０の耐電圧特性を向上させ、また、ゲートリーク電流を低減することができる。一方、Ｇａの割合が大きい（ｘが０に近い）ほど、絶縁膜１６の結晶構造がβ−Ｇａ２Ｏ３単結晶層３の結晶構造に近づくため、β−Ｇａ２Ｏ３単結晶層３の表面のダングリングボンドをより低減し、界面準位をより低減することができる。
【００３２】
また、Ａｌ２Ｏ３は原子層堆積（ALD：Atomic Layer Deposition）法によって高品質な膜を形成できることが知られている。ＡＬＤ法は他の製法に比べて被覆性に優れた成膜方法であり、高品質な界面を実現出来る。また、大面積での膜厚制御性に優れた製法のため、高い量産性が期待される。このため、（ＡｌｘＧａ１−ｘ）２Ｏ３（０＜ｘ≦１）の中でも、ＡＬＤ法を用いることにより高い界面リーク低減効果と高い量産性を実現することのできるＡｌ２Ｏ３（ｘ＝１）が絶縁膜１６の材料として特に好ましいといえる。
【００３３】
絶縁膜１６のパッシベーション膜として機能する部分は、β−Ｇａ２Ｏ３単結晶層３の表面のなるべく広い領域を覆っていることが好ましく、ソース電極１２とドレイン電極１３に接触していることが好ましい。
【００３４】
ソース領域１４とドレイン領域１５は、β−Ｇａ２Ｏ３単結晶層３中に形成されるｎ型ドーパントの濃度が高い領域であり、それぞれソース電極１２とドレイン電極１３が接続される。ソース領域１４とドレイン領域１５の深さは、例えば、１５０ｎｍである。また、ソース領域１４とドレイン領域１５の平均ｎ型ドーパント濃度は、例えば、５×１０１９ｃｍ−３である。
【００３５】
ソース領域１４とドレイン領域１５に主に含まれるｎ型ドーパントとβ−Ｇａ２Ｏ３単結晶層３に含まれるｎ型ドーパントは、同じであってもよいし、異なっていてもよい。なお、ソース領域１４とドレイン領域１５はＧａ２Ｏ３系ＭＩＳＦＥＴ１０に含まれなくてもよい。
【００３６】
Ｇａ２Ｏ３系ＭＩＳＦＥＴ１０は、ゲート直下のβ−Ｇａ２Ｏ３単結晶層３のドナー濃度と厚さに依存して、ノーマリーオン型又はノーマリーオフ型になる。
【００３７】
Ｇａ２Ｏ３系ＭＩＳＦＥＴ１０がノーマリーオン型である場合、ソース電極１２とドレイン電極１３は、β−Ｇａ２Ｏ３単結晶層３を介して電気的に接続されている。そのため、ゲート電極１１に電圧を印加しない状態でソース電極１２とドレイン電極１３の間に電圧を印加すると、ソース電極１２からドレイン電極１３へ電流が流れる。一方、ゲート電極１１に電圧を印加すると、β−Ｇａ２Ｏ３単結晶層３のゲート電極１１下の領域に空乏層が形成され、ソース電極１２とドレイン電極１３の間に電圧を印加してもソース電極１２からドレイン電極１３へ電流が流れなくなる。
【００３８】
Ｇａ２Ｏ３系ＭＩＳＦＥＴ１０がノーマリーオフ型である場合、ゲート電極１１に電圧を印加しない状態では、ソース電極１２とドレイン電極１３の間に電圧を印加しても電流は流れない。一方、ゲート電極１１に電圧を印加すると、β−Ｇａ２Ｏ３単結晶層３のゲート電極１１下の領域の空乏層が狭まり、ソース電極１２とドレイン電極１３の間に電圧を印加するとソース電極１２からドレイン電極１３へ電流が流れるようになる。
【００３９】
以下に、本実施の形態に係るＧａ２Ｏ３系ＭＩＳＦＥＴの製造方法の一例について説明する。
【００４０】
（Ｇａ２Ｏ３系半導体素子の製造方法）
図２（ａ）〜（ｅ）は、第１の実施の形態に係るＧａ２Ｏ３系ＭＩＳＦＥＴの製造工程を表す垂直断面図である。
【００４１】
最初に、図２（ａ）に示されるように、高抵抗β−Ｇａ２Ｏ３基板２上にβ−Ｇａ２Ｏ３単結晶層３を形成する。高抵抗β−Ｇａ２Ｏ３基板２は、例えば、フローティングゾーン法で育成したＦｅドープ高抵抗β−Ｇａ２Ｏ３結晶を、所望の厚さにスライス、研磨加工することにより得られる。高抵抗β−Ｇａ２Ｏ３基板２の主面は、例えば、（０１０）面とする。
【００４２】
β−Ｇａ２Ｏ３単結晶層３は、例えば、ＰＬＤ（Pulsed Laser Deposition）法、ＣＶＤ（Chemical Vapor Deposition）法、又は分子線エピタキシー（ＭＢＥ；Molecular Beam Epitaxy）法により形成される。
【００４３】
β−Ｇａ２Ｏ３単結晶層３にｎ型ドーパントを導入する方法としては、例えば、β−Ｇａ２Ｏ３単結晶膜を成長させた後でイオン注入法によりｎ型ドーパントを注入する方法や、ｎ型ドーパントを含んだβ−Ｇａ２Ｏ３単結晶膜をエピタキシャル成長させる方法がある。
【００４４】
前者の方法を用いる場合は、例えば、分子線エピタキシー法を用いて、高抵抗β−Ｇａ２Ｏ３基板２上に厚さ３００ｎｍのβ−Ｇａ２Ｏ３単結晶膜をホモエピタキシャル成長させた後に、その全面にＳｉの多段イオン注入を施す。ここで、注入深さを３００ｎｍ、注入Ｓｉの平均濃度を３×１０１７ｃｍ−３とすることで、ノーマリーオン型のＧａ２Ｏ３系ＭＩＳＦＥＴ１０が得られる。また、例えば注入深さを３００ｎｍ、注入Ｓｉの平均濃度を１×１０１６ｃｍ−３とすることで、ノーマリーオフ型のＧａ２Ｏ３系ＭＩＳＦＥＴ１０が得られる。
【００４５】
後者の方法を用いる場合は、例えば、分子線エピタキシー法を用いて、高抵抗β−Ｇａ２Ｏ３基板２上にＳｎを含む厚さ３００ｎｍのβ−Ｇａ２Ｏ３単結晶膜をホモエピタキシャル成長させる。ここで、Ｓｎのドープ量は、例えば、７×１０１７ｃｍ−３とすることで、ノーマリーオン型のＧａ２Ｏ３系ＭＩＳＦＥＴ１０が得られる。また、例えばＳｎのドープ量を１×１０１６ｃｍ−３とすることで、ノーマリーオフ型のＧａ２Ｏ３系ＭＩＳＦＥＴ１０が得られる。
【００４６】
図３は、ゲート電圧が０Ｖであるときの、β−Ｇａ２Ｏ３単結晶層３のドナー濃度と空乏層厚の関係を表すグラフである。ゲート電極１１の材料はＰｔ（障壁高さ＝１．５ｅＶ）であり、β−Ｇａ２Ｏ３の比誘電率を１０と仮定した。図３によれば、例えば、ドナー濃度が３×１０１７ｃｍ−３の場合、ゲート電圧０Ｖのときに空乏層厚は９０ｎｍ程度となる。このことは、チャネル層の厚さを９０ｎｍより厚くするとノーマリーオン型のＧａ２Ｏ３系ＭＩＳＦＥＴ１０が得られ、９０ｎｍより薄くするとノーマリーオフ型のＧａ２Ｏ３系ＭＩＳＦＥＴ１０が得られることを示している。
【００４７】
次に、図２（ｂ）に示されるように、β−Ｇａ２Ｏ３単結晶層３にＳｉ等のｎ型ドーパントを多段イオン注入により導入し、ソース領域１４及びドレイン領域１５を形成する。
【００４８】
ｎ型ドーパントは、例えば、フォトリソグラフィを用いて形成されたマスクを用いてβ−Ｇａ２Ｏ３単結晶層３に選択的に注入される。注入後、窒素雰囲気下、９２５℃、３０分の処理条件で活性化アニール処理を行い、β−Ｇａ２Ｏ３単結晶層３に注入されたｎ型ドーパントの活性化を行う。
【００４９】
次に、図２（ｃ）に示されるように、β−Ｇａ２Ｏ３単結晶層３上にソース電極１２及びドレイン電極１３を形成する。ソース電極１２及びドレイン電極１３は、それぞれソース領域１４及びドレイン領域１５に接続される。
【００５０】
例えば、フォトリソグラフィによりマスクパターンをβ−Ｇａ２Ｏ３単結晶層３上に形成した後、Ｔｉ／Ａｕ等の金属膜をβ−Ｇａ２Ｏ３単結晶層３上の全面に蒸着し、リフトオフによりマスクパターン及びその上の金属膜を除去することにより、ソース電極１２及びドレイン電極１３が形成される。ソース電極１２及びドレイン電極１３を形成した後、例えば、窒素雰囲気下、４５０℃、１分の処理条件で電極アニール処理を施す。このアニール処理により、β−Ｇａ２Ｏ３単結晶層３とソース電極１２、ドレイン電極１３との間でオーミックコンタクトが得られる。
【００５１】
次に、図２（ｄ）に示されるように、β−Ｇａ２Ｏ３単結晶層３上の全面にＡｌ２Ｏ３等の酸化物絶縁体を主成分とする材料を堆積させ、絶縁膜１６を形成する。
【００５２】
絶縁膜１６は、例えば、酸素プラズマ等の酸化剤を用いたＡＬＤ（Atomic Layer Deposition）法を用いて、厚さ２０ｎｍのＡｌ２Ｏ３膜をβ−Ｇａ２Ｏ３単結晶層３上の全面に形成することにより得られる。なお、ＡＬＤ法の代わりに、ＣＶＤ法、ＰＶＤ（Physical Vapor Deposition）法等の他の方法を用いて絶縁膜１６を形成してもよい。
【００５３】
次に、図２（ｅ）に示されるように、β−Ｇａ２Ｏ３単結晶層３上に、絶縁膜１６を介してゲート電極１１を形成する。ゲート電極１１は、ソース電極１２とドレイン電極１３との間に形成される。
【００５４】
例えば、フォトリソグラフィによりマスクパターンを絶縁膜１６上に形成した後、Ｔｉ／Ｐｔ等の金属膜を絶縁膜１６上の全面に蒸着し、リフトオフによりマスクパターン及びその上の金属膜を除去することにより、ゲート電極１１が形成される。
【００５５】
ゲート電極１１を形成した後、ソース電極１２及びドレイン電極１３上の絶縁膜１６をドライエッチング等で除去し、ソース電極１２及びドレイン電極１３を露出させる。
【００５６】
以下に、本実施の形態に係るＧａ２Ｏ３系ＭＩＳＦＥＴの評価結果の一例について説明する。この評価においては、高抵抗β−Ｇａ２Ｏ３基板２の主面を（０１０）面とした。
【００５７】
（Ｇａ２Ｏ３系半導体素子の評価）
以下に、β−Ｇａ２Ｏ３単結晶膜を成長させた後でイオン注入法によりｎ型ドーパントを注入する方法（以下、第１の方法と呼ぶ）によりβ−Ｇａ２Ｏ３単結晶層３を形成した場合、及びｎ型ドーパントを含んだβ−Ｇａ２Ｏ３単結晶膜をエピタキシャル成長させる方法（以下、第２の方法と呼ぶ）によりβ−Ｇａ２Ｏ３単結晶層３を形成した場合の、Ｇａ２Ｏ３系ＭＩＳＦＥＴ１０のＩＤＳ−ＶＤＳ特性及びＩＤＳ−ＶＧＳ特性を示す。
【００５８】
ここで、第１の方法では、分子線エピタキシー法を用いて厚さ３００ｎｍのドーパントを含まないβ−Ｇａ２Ｏ３単結晶膜を成長させた後、その全面にＳｉの多段イオン注入を施して深さ３００ｎｍ、平均Ｓｉ濃度３×１０１７ｃｍ−３のＳｉ低濃度ドープ領域を形成し、β−Ｇａ２Ｏ３単結晶層３を得た。また、ゲート電極１１のゲート長及びゲート幅をそれぞれ２μｍ、５００μｍとし、ソース電極１２とドレイン電極１３との距離を２０μｍとした。
【００５９】
また、第２の方法では、分子線エピタキシー法を用いて厚さ３００ｎｍのＳｎを含むβ−Ｇａ２Ｏ３単結晶膜を成長させた。Ｓｎのドープ量は、７×１０１７ｃｍ−３とした。また、ゲート電極１１のゲート長及びゲート幅をそれぞれ４μｍ、５００μｍとし、ソース電極１２とドレイン電極１３との距離を２０μｍとした。
【００６０】
図４（ａ）は、第１の方法によりβ−Ｇａ２Ｏ３単結晶層３を形成した場合のＩＤＳ−ＶＤＳ特性を表すグラフであり、図４（ｂ）は、第２の方法によりβ−Ｇａ２Ｏ３単結晶層３を形成した場合のＩＤＳ−ＶＤＳ特性を表すグラフである。
【００６１】
ここで、ＩＤＳはドレイン電流（ソース電極１２からドレイン電極１３に流れる電流）を表し、ＶＤＳはドレイン電圧（ドレイン電極１３とソース電極１２の間の電圧）を表す。
【００６２】
図４（ａ）、（ｂ）ともに、良好な立ち上がり特性を示し、また、ゲート電圧ＶＧＳによって電流ＩＤＳを良好に変調できていることを示している。これは、パッシベーション膜として機能する絶縁膜１６が、β−Ｇａ２Ｏ３単結晶層３の表面のリーク電流を効果的に抑制していることによると考えられる。ここで、ゲート電圧ＶＧＳは、ゲート電極１１とドレイン電極１３の間の電圧を表す。
【００６３】
図５（ａ）は、第１の方法によりβ−Ｇａ２Ｏ３単結晶層３を形成した場合のＩＤＳ−ＶＧＳ特性を表すグラフであり、図５（ｂ）は、第２の方法によりβ−Ｇａ２Ｏ３単結晶層３を形成した場合のＩＤＳ−ＶＧＳ特性を表すグラフである。いずれも、ドレイン電圧ＶＤＳは２５Ｖとした。
【００６４】
また、図６は、比較例としてのＭＥＳＦＥＴのＩＤＳ−ＶＧＳ特性を表すグラフである。この比較例としてのＭＥＳＦＥＴは、前述の国際公開第２０１３／０３５８４２号に開示された、パッシベーション膜を有さないＭＥＳＦＥＴと同じ構造を有する。ドレイン電圧ＶＤＳは４０Ｖである。
【００６５】
図５（ａ）、（ｂ）ともに、オフリーク電流の大きさが１×１０−１２Ａ程度と非常に小さく、また、オンオフ比（ゲートがオフの時のドレイン電流の大きさに対するオンの時のドレイン電流の大きさの比の値）が１０桁以上と非常に大きい。これも、パッシベーション膜として機能する絶縁膜１６が、β−Ｇａ２Ｏ３単結晶層３の表面のリーク電流を効果的に抑制していることによると考えられる。
【００６６】
一方、図６は、オフリーク電流の大きさが１×１０−６Ａ以上と比較的大きく、また、オンオフ比が４桁程度と比較的小さいことを示している。この原因の１つとして、比較例としてのＭＥＳＦＥＴがパッシベーション膜を有さないことが考えられる。
【００６７】
〔第２の実施の形態〕
第２の実施の形態は、ゲート絶縁膜とパッシベーション膜が、それぞれ独立して形成される点で第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略又は簡略化する。
【００６８】
図７は、第２の実施の形態に係るＧａ２Ｏ３系ＭＩＳＦＥＴの断面図である。Ｇａ２Ｏ３系ＭＩＳＦＥＴ２０は、高抵抗β−Ｇａ２Ｏ３基板２上に形成されたβ−Ｇａ２Ｏ３単結晶層３と、β−Ｇａ２Ｏ３単結晶層３上に形成されたソース電極１２及びドレイン電極１３と、ソース電極１２とドレイン電極１３との間のβ−Ｇａ２Ｏ３単結晶層３上にゲート絶縁膜２２を介して形成されたゲート電極１１と、β−Ｇａ２Ｏ３単結晶層３中のソース電極１２及びドレイン電極１３の下にそれぞれ形成されたソース領域１４及びドレイン領域１５と、β−Ｇａ２Ｏ３単結晶層３の表面のソース電極１２とゲート電極１１との間の領域及びゲート電極１１とドレイン電極１３との間の領域を覆うパッシベーション膜２１と、を含む。
【００６９】
パッシベーション膜２１は、第１の実施の形態の絶縁膜１６と同様の材料からなる。また、パッシベーション膜２１は、β−Ｇａ２Ｏ３単結晶層３の表面のなるべく広い領域を覆っていることが好ましく、ソース電極１２とドレイン電極１３に接触していることが好ましい。
【００７０】
ゲート絶縁膜２２は、ＳｉＯ２、ＨｆＯ２、ＺｒＯ２、ＡｌＮ、ＳｉＮ、（ＡｌｙＧａ１−ｙ）２Ｏ３（０＜ｙ≦１）等の材料からなる。ゲート絶縁膜２２の材料は、パッシベーション膜２１の材料と同一であってもよいし、異なっていてもよい。なお、ゲート絶縁膜２２の材料としてパッシベーション膜２１の材料よりも誘電率の高いものを用いることにより、ゲートリーク等を第１の実施の形態のＧａ２Ｏ３系ＭＩＳＦＥＴ１０よりも効果的に抑えることができる。
【００７１】
パッシベーション膜２１及びゲート絶縁膜２２は、例えば、フォトリソグラフィとエッチングにより形成され、どちらが先に形成されてもよい。
【００７２】
パッシベーション膜２１を有するＧａ２Ｏ３系ＭＩＳＦＥＴ２０は、第１の実施の形態の絶縁膜１６を有するＧａ２Ｏ３系ＭＩＳＦＥＴ１０と同様に、リーク電流が非常に小さく、オンオフ比が非常に大きい。
【００７３】
〔第３の実施の形態〕
第３の実施の形態は、Ｇａ２Ｏ３系半導体素子がゲート絶縁膜を含まないＧａ２Ｏ３系ＭＥＳＦＥＴである点で第２の実施の形態と異なる。なお、第２の実施の形態と同様の点については、説明を省略又は簡略化する。
【００７４】
図８は、第３の実施の形態に係るＧａ２Ｏ３系ＭＥＳＦＥＴの断面図である。Ｇａ２Ｏ３系ＭＥＳＦＥＴ３０は、高抵抗β−Ｇａ２Ｏ３基板２上に形成されたβ−Ｇａ２Ｏ３単結晶層３と、β−Ｇａ２Ｏ３単結晶層３上に形成されたソース電極１２及びドレイン電極１３と、ソース電極１２とドレイン電極１３との間のβ−Ｇａ２Ｏ３単結晶層３上に直接形成されたゲート電極１１と、β−Ｇａ２Ｏ３単結晶層３中のソース電極１２及びドレイン電極１３の下にそれぞれ形成されたソース領域１４及びドレイン領域１５と、β−Ｇａ２Ｏ３単結晶層３の表面のソース電極１２とゲート電極１１との間の領域及びゲート電極１１とドレイン電極１３との間の領域を覆うパッシベーション膜３１と、を含む。
【００７５】
パッシベーション膜３１は、第２の実施の形態のパッシベーション膜２１と同様の材料からなる。また、パッシベーション膜３１は、β−Ｇａ２Ｏ３単結晶層３の表面のなるべく広い領域を覆っていることが好ましく、ソース電極１２とドレイン電極１３に接触していることが好ましい。
【００７６】
ゲート電極１１とβ−Ｇａ２Ｏ３単結晶層３はショットキー接合し、β−Ｇａ２Ｏ３単結晶層３中のゲート電極１１下に空乏層が形成される。
【００７７】
Ｇａ２Ｏ３系ＭＥＳＦＥＴ３０は、ゲート直下のβ−Ｇａ２Ｏ３単結晶層３のドナー濃度と厚さに依存して、ノーマリーオン型又はノーマリーオフ型になる。
【００７８】
Ｇａ２Ｏ３系ＭＥＳＦＥＴ３０がノーマリーオン型である場合、ソース電極１２とドレイン電極１３は、β−Ｇａ２Ｏ３単結晶層３を介して電気的に接続されている。そのため、ゲート電極１１に電圧を印加しない状態でソース電極１２とドレイン電極１３の間に電圧を印加すると、ソース電極１２からドレイン電極１３へ電流が流れる。一方、ゲート電極１１に電圧を印加すると、ゲート電極１１下の空乏層の深さが増し、ソース電極１２とドレイン電極１３の間に電圧を印加してもソース電極１２からドレイン電極１３へ電流が流れなくなる。
【００７９】
Ｇａ２Ｏ３系ＭＥＳＦＥＴ３０がノーマリーオフ型である場合、ゲート電極１１に電圧を印加しない状態では、ソース電極１２とドレイン電極１３の間に電圧を印加しても電流は流れない。一方、ゲート電極１１に電圧を印加すると、β−Ｇａ２Ｏ３単結晶層３のゲート電極１１下の領域の空乏層が狭まり、ソース電極１２とドレイン電極１３の間に電圧を印加するとソース電極１２からドレイン電極１３へ電流が流れるようになる。
【００８０】
パッシベーション膜３１を有するＧａ２Ｏ３系ＭＥＳＦＥＴ３０は、第１の実施の形態の絶縁膜１６を有するＧａ２Ｏ３系ＭＩＳＦＥＴ１０と同様に、リーク電流が非常に小さく、オンオフ比が非常に大きい。
【００８１】
（実施の形態の効果）
上記第１〜３の実施の形態によれば、高抵抗のβ−Ｇａ２Ｏ３基板と、酸化物絶縁体からなるパッシベーション膜とを組み合わせて用いることにより、リーク電流を顕著に減少させ、オンオフ比を顕著に向上させることができる。また、上記第１〜３の実施のトランジスタは、リーク電流の発生が抑えられるためにエネルギー効率が高く、省エネルギーを実現している。
【００８２】
以上、本発明の実施の形態を説明したが、本発明は、上記実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。例えば、上記実施の形態において、Ｇａ２Ｏ３系半導体素子をｎ型半導体素子として説明したが、ｐ型半導体素子であってもよい。この場合、各部材の導電型（ｎ型又はｐ型）が全て逆になる。
【００８３】
また、発明の主旨を逸脱しない範囲内において上記実施の形態の構成要素を任意に組み合わせることができる。
【００８４】
また、上記に記載した実施の形態は特許請求の範囲に係る発明を限定するものではない。また、実施の形態の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。
【符号の説明】
【００８５】
２…高抵抗β−Ｇａ２Ｏ３基板、  ３…β−Ｇａ２Ｏ３単結晶層、  １０、２０…Ｇａ２Ｏ３系ＭＩＳＦＥＴ、  ３０…Ｇａ２Ｏ３系ＭＥＳＦＥＴ、  １１…ゲート電極、  １２…ソース電極、  １３…ドレイン電極、  １６…絶縁膜、  ２１、３１…パッシベーション膜、  ２２…ゲート絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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