(57)【要約】【課題】順方向動作において、オン抵抗の高抵抗化を抑制しつつ、積層欠陥の拡張を抑制し、特性シフトを抑制することができる炭化珪素半導体装置を提供する。【解決手段】オフ角を有し、炭化珪素から成る半導体基板２１の厚み方向一方側の表面部上に、第１導電型の炭化珪素結晶から成るドリフト層２２を形成する。ドリフト層２２の内部に、導電性を有する材料によって、複数の電流制限領域１０を形成する。電流制限領域１０は、ソース電極２６とドレイン電極２８との間に流れる電流を制限する。各電流制限領域１０は、直方体状に形成され、ドリフト層２２のオフ方向に対して垂直な方向に長手方向を有するように配置される。【選択図】図２
2015002277.tif 000002
【特許請求の範囲】
【請求項１】
オフ角を有し、炭化珪素から成る半導体基板と、
前記半導体基板の厚み方向一方側の表面部上に形成された第１導電型の炭化珪素結晶から成るドリフト層と、
前記ドリフト層の厚み方向一方側の表面部の一部分に形成される第２導電型の半導体領域である接触半導体領域と、
前記接触半導体領域に接して、前記ドリフト層の厚み方向一方側の表面部上に設けられる一方側電極と、
前記半導体基板の厚み方向他方側の表面部上に設けられる他方側電極と、
前記ドリフト層の内部に、導電性を有する材料によって形成され、前記一方側電極と前記他方側電極との間に流れる電流を制限する複数の電流制限領域とを備え、
各前記電流制限領域は、直方体状に形成され、前記ドリフト層のオフ方向に対して垂直な方向に長手方向を有するように配置されることを特徴とする炭化珪素半導体装置。
【請求項２】
前記導電性を有する材料は、炭化珪素であり、
前記電流制限領域は、前記炭化珪素で形成される第２導電型の半導体領域によって構成されることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記半導体基板のオフ角をα１とし、隣合う前記電流制限領域同士間の間隔である制限領域間隔をｗ２とし、各前記電流制限領域の高さをｈ１とするとき、前記電流制限領域は、
ｔａｎα１≦ｈ１／ｗ２                                            …（１）
を満たすように構成されることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記半導体基板のオフ角をα２とし、前記電流制限領域の幅をｗ１とし、隣合う前記電流制限領域同士間の間隔である制限領域間隔をｗ２とし、各前記電流制限領域の高さをｈ１とし、前記接触半導体領域のピッチをａ１とし、前記接触半導体領域同士間の間隔をｂ１とし、前記厚み方向における前記接触半導体領域と前記電流制限領域との間隔をｃ１とし、前記厚み方向から見て前記接触半導体領域と前記電流制限領域とが重複する領域の幅をｄ１とするとき、前記電流制限領域は、
ｔａｎα２＝ｈ１／（ｂ１−ｗ１）                                …（２ａ）
ｄ１＝ｃ１／ｔａｎα２                                          …（２ｂ）
ａ１＝ｗ２                                                      …（２ｃ）
を満たすように構成されることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項５】
前記半導体基板のオフ角をα３とし、前記電流制限領域の幅をｗ１１とし、隣合う前記電流制限領域同士間の間隔である制限領域間隔をｗ１２とし、前記接触半導体領域のピッチをａ１１とし、前記接触半導体領域同士間の間隔をｂ１１とし、前記厚み方向における前記接触半導体領域と前記電流制限領域との間隔をｃ１１とし、前記厚み方向から見て前記接触半導体領域と前記電流制限領域とが重複する領域の幅をｄ１１とするとき、前記電流制限領域は、
ｂ１１＝ｗ１１                                                  …（３ａ）
ｄ１１＝ｃ１１／ｔａｎα３                                      …（３ｂ）
ａ１１＝ｗ１２                                                  …（３ｃ）
を満たすように構成されることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素半導体装置に関する。
【背景技術】
【０００２】
炭化珪素などのワイドギャップ半導体材料は、シリコンと比較して絶縁破壊耐量が高いので、シリコン材料を用いる場合よりも基板の不純物濃度を高めて、基板の抵抗を低減することが可能である。この基板の低抵抗化によって、パワー素子のスイッチング動作における損失を低減することができる。また、ワイドギャップ半導体材料は、シリコンと比較して、熱伝導度が高く、機械的強度にも優れているので、小型で低損失、かつ高効率のパワーデバイスを実現可能な材料として期待されている。
【０００３】
しかしながら、半導体材料として炭化珪素を用いた炭化珪素半導体装置では、ＰＮダイオード構造に順方向電流を流し続けると、順方向電圧がシフトするという信頼性上の問題がよく知られている。この問題は、以下のようにして生じる。
【０００４】
ＰＮダイオード構造に少数キャリアが注入されると、注入された少数キャリアは、多数キャリアと再結合する。その再結合するときに生じる再結合エネルギーによって、炭化珪素基板に存在する欠陥が、基底面転位などを起点として、面欠陥である積層欠陥に拡張されてしまう。積層欠陥は、抵抗として作用し、電流の流れを阻害するので、積層欠陥によって、流れる電流が減少して、前述の順方向電圧のシフトが生じ、信頼性の低下が引き起こされる。
【０００５】
積層欠陥は、基底面転位などを起点として、三角形状に拡張したり（たとえば、非特許文献１参照）、くさび状に拡張したりする（たとえば、非特許文献２参照）例が報告されており、エピタキシャル成長方向であるステップフロー成長方向に対して垂直方向に拡張しやすい。
【０００６】
積層欠陥による順方向電圧のシフトは、炭化珪素を用いたＭＯＳＦＥＴ（以下「炭化珪素ＭＯＳＦＥＴ」という場合がある）でも同様に発生するとの報告がある（たとえば、非特許文献３参照）。ＭＯＳＦＥＴ構造は、ソース−ドレイン間に寄生ダイオード（以下「ボディダイオード」という場合がある）を有しているので、順方向電流がボディダイオードに流れると、ＰＮダイオードと同様の劣化が引き起こされる。
【０００７】
スイッチング回路における還流ダイオードとしては、順方向電圧の比較的低いショットキーバリアダイオードが用いられるが、炭化珪素ＭＯＳＦＥＴのボディダイオードを還流ダイオードとして用いた場合には、ＭＯＳＦＥＴ特性のシフトが引き起こされ、信頼性上の大きな問題となる。
【０００８】
この問題を解決するための技術が、たとえば特許文献１に開示されている。特許文献１には、デバイス領域内のエピタキシャル層中に、基板まで達する格子状の溝を形成し、形成した溝に絶縁膜を埋め込むことでエピタキシャル層を島状に分離することによって、積層欠陥の拡張を抑制する構造が開示されている。
【０００９】
また、炭化珪素を用いたデバイスでは、高耐圧化に向けての開発が進んでおり、デバイス動作に必要なエピタキシャル層の厚みも増してきている。エピタキシャル層は、通電時に抵抗成分として働くので、前述の信頼性の問題とは別に、デバイス自体の更なる低抵抗化を実現可能な構造の開発も必要となってきている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特許第４１００６８０号公報
【非特許文献】
【００１１】
【非特許文献１】ビン・チェン（Bin Chen）、外６名、「４Ｈ−ＳｉＣデバイス中の積層欠陥の電気的および光学的性質（Electrical and Optical Properties of Stacking Faults in 4H-SiC Devices）」、ジャーナル・オブ・エレクトロニック・マテリアルズ（Journal of ELECTRONIC MATERIALS）、２０１０年、第３９巻、第６号、p.684−687
【非特許文献２】エス・ハー（S.Ha）、外４名、「ＳｉＣ  p-i-nダイオードにおける積層欠陥形成の原動力（Driving Force of Stacking-Fault Formation in SiC p-i-n Diodes）」、フィジカル・レビュー・レターズ（Physical Review Letters）、２００４年、第９２巻、p.175504-1−175504-4
【非特許文献３】アナント・アガーワル（Anant Agarwal）、「高電圧ＳｉＣパワーＭＯＳＦＥＴにおける新しい劣化メカニズム（A New Degradation Mechanism in High-Voltage SiC Power MOSFETs）」、アイトリプルイー・エレクトロン・デバイス・レターズ（IEEE ELECTRON DEVICE LETTERS）、２００７年７月、第２８巻、第７号、p.587−589
【発明の概要】
【発明が解決しようとする課題】
【００１２】
特許文献１に開示される技術では、絶縁膜の埋め込みに煩雑な工程が必要であり、かつ、プロセス上、基板まで達する溝を精度よく形成することが困難であるという問題がある。また、埋め込まれた絶縁膜の存在によって、デバイス領域の有効通電面積が減少し、デバイスのオン抵抗が高抵抗化してしまうという問題がある。
【００１３】
本発明の目的は、順方向動作において、オン抵抗の高抵抗化を抑制しつつ、積層欠陥の拡張を抑制し、特性シフトを抑制することができる炭化珪素半導体装置を提供することである。
【課題を解決するための手段】
【００１４】
本発明の炭化珪素半導体装置は、オフ角を有し、炭化珪素から成る半導体基板と、前記半導体基板の厚み方向一方側の表面部上に形成された第１導電型の炭化珪素結晶から成るドリフト層と、前記ドリフト層の厚み方向一方側の表面部の一部分に形成される第２導電型の半導体領域である接触半導体領域と、前記接触半導体領域に接して、前記ドリフト層の厚み方向一方側の表面部上に設けら*れる一方側電極と、前記半導体基板の厚み方向他方側の表面部上に設けられる他方側電極と、前記ドリフト層の内部に、導電性を有する材料によって形成され、前記一方側電極と前記他方側電極との間に流れる電流を制限する複数の電流制限領域とを備え、各前記電流制限領域は、直方体状に形成され、前記ドリフト層のオフ方向に対して垂直な方向に長手方向を有するように配置されることを特徴とする。
【発明の効果】
【００１５】
本発明の炭化珪素半導体装置によれば、オフ角を有し、炭化珪素から成る半導体基板の厚み方向一方側の表面部上には、第１導電型の炭化珪素結晶から成るドリフト層が形成される。ドリフト層の厚み方向一方側の表面部の一部分には、第２導電型の半導体領域である接触半導体領域が形成される。この接触半導体領域に接して、ドリフト層の厚み方向一方側の表面部上に一方側電極が設けられる。半導体基板の厚み方向他方側の表面部上には、他方側電極が設けられる。
【００１６】
ドリフト層の内部には、導電性を有する材料によって、複数の電流制限領域が形成される。電流制限領域によって、一方側電極と他方側電極との間に流れる電流が制限される。各電流制限領域は、直方体状に形成され、ドリフト層のオフ方向に対して垂直な方向に長手方向を有するように配置される。これによって、電流制限領域は、ドリフト層が形成されるときに順次形成される炭化珪素結晶層の厚み方向一方側の表面に対して、平行に配置されることになる。このように電流制限領域を配置することによって、一方側電極と他方側電極との間に順方向電流を流す順方向動作において、ドリフト層に生じる積層欠陥の拡張を抑制し、特性シフトを抑制することができる。また、電流制限領域は、導電性を有する材料によって形成されるので、オン抵抗の高抵抗化を抑制することができる。したがって、順方向動作において、オン抵抗の高抵抗化を抑制しつつ、積層欠陥の拡張を抑制し、特性シフトを抑制することができる炭化珪素半導体装置を実現することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施の形態である炭化珪素半導体装置１の構成を示す平面図である。
【図２】本発明の第１の実施の形態である炭化珪素半導体装置１の構成を示す断面図である。
【図３】ドリフト層２２中における積層欠陥１４の拡張の仕方を示す斜視図である。
【図４】電流制限領域１０を第２導電型半導体で形成した場合の構成を示す断面図である。
【図５】図４に示す構成におけるドリフト層２２の内部の電界分布を示すグラフである。
【図６】本発明の第１の実施の形態における電流制限領域１０の構成を示す断面図である。
【図７】下部電流制限領域１０の形成が終了した段階の構成を示す断面図である。
【図８】本発明の第２の実施の形態である炭化珪素半導体装置２の構成を示す断面図である。
【図９】本発明の第２の実施の形態における電流制限領域１０の構成を示す断面図である。
【図１０】本発明の第３の実施の形態である炭化珪素半導体装置３の構成を示す断面図である。
【図１１】本発明の第３の実施の形態における電流制限領域５０の構成を示す断面図である。
【発明を実施するための形態】
【００１８】
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態である炭化珪素半導体装置１の構成を示す平面図である。図２は、本発明の第１の実施の形態である炭化珪素半導体装置１の構成を示す断面図である。図２は、図１の切断面線Ａ−Ａから見た断面図に相当する。図１では、理解を容易にするために、図２に示すウエル領域２３、ソース領域２４、ウエルコンタクト領域２５、ゲート電極２６およびゲート絶縁膜２７の記載を省略する。本実施の形態の炭化珪素半導体装置１は、炭化珪素ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）である。
【００１９】
本実施の形態では、不純物の導電型に関して、ｎ型を「第１導電型」とし、ｐ型を「第２導電型」とする。
【００２０】
炭化珪素半導体装置１は、電流制限領域１０、ソースパッド１１、ゲート配線１２、ゲートパッド１３、半導体基板２１、ドリフト層２２、ウエル領域２３、ソース領域２４、ウエルコンタクト領域２５、ゲート電極２６、ゲート絶縁膜２７およびドレイン電極２８を備えて構成される。ソースパッド１１は、不図示のコンタクトホールによって、ソース領域２４に電気的に接続される。ソースパッド１１は、一方側電極に相当する。ウエル領域２３は、接触半導体領域に相当する。ドレイン電極２８は、他方側電極に相当する。
【００２１】
半導体基板２１は、本実施の形態では、第１導電型、具体的にはｎ型の炭化珪素から成る半導体基板（以下「炭化珪素基板」という場合がある）２１である。炭化珪素基板２１は、オフ角を有する。具体的には、炭化珪素基板２１は、ｃ軸方向に対して、１°以上１２°以下、より好適には４°以上８°以下のオフ角を有する。
【００２２】
ここで、「オフ角」とは、炭化珪素（ＳｉＣ）基板２１において、シリコン（Ｓｉ）原子が最表面にあるＳｉ面の、結晶軸方向に対する傾斜角度をいい、「オフ角を有する」とは、炭化珪素（ＳｉＣ）基板２１において、Ｓｉ面が、結晶軸方向に対して傾斜していることを意味する。オフ角は、前述の範囲に制限されなくてもよい。炭化珪素基板２１は、オフ角を有していればよく、オフ角の値は、どのような面方位に対しても、本実施の形態の効果に関して影響を及ぼさない。
【００２３】
本実施の形態では、一例として、（０００１）面であるＳｉ面が、＜１１−２０＞方向に４°以上８°以下のオフ角で傾斜した炭化珪素基板２１を用いて、炭化珪素半導体装置１として、炭化珪素ＭＯＳＦＥＴを作製した場合について説明する。ここで、ミラー指数の表記において、「−」は、その直後の指数の上に付くバーを意味する。たとえば、＜１１−２０＞は、「２」の上にバーが付くことを表す。また、ミラー指数の表記において、記号「＜  ＞」で括られたミラー指数は、等価な方向をまとめて表したものであり、そのうちの特定のミラー指数を表す場合には、記号「［  ］」で括って表す。
【００２４】
ドリフト層２２は、半導体基板２１の厚み方向一方側の表面部に設けられる。ドリフト層２２は、第１導電型、具体的にはｎ型の導電性を有する。ドリフト層２２は、本実施の形態では、エピタキシャル結晶成長層によって構成される。ドリフト層２２の不純物濃度は、たとえば、１×１０１３ｃｍ−３以上１×１０１８ｃｍ−３以下の範囲内である。ドリフト層２２の厚み方向における寸法（以下「厚み寸法」という場合がある）は、たとえば、４μｍ以上２００μｍ以下である。ドリフト層２２の不純物濃度および厚み寸法は、これに限定されない。
【００２５】
電流制限領域１０は、ドリフト層２２の内部に形成される。電流制限領域１０は、導電性を有する材料によって形成される。本実施の形態では、電流制限領域１０は、第２導電型の半導体材料、具体的にはｐ型の炭化珪素によって形成される。電流制限領域１０は、半導体基板２１の厚み方向に垂直な方向に延びる直方体形状を有する。
【００２６】
本実施の形態では、複数の電流制限領域１０が、ドリフト層２２の内部に形成される。複数の電流制限領域１０は、ドリフト層２２の厚み方向一方側の表面からの距離が異なる２種類の電流制限領域１０を含む。以下の説明において、２種類の電流制限領域１０を区別して示す場合、２種類の電流制限領域１０のうち、半導体基板２１に近い方を「下部電流制限領域」と言い、半導体基板２１から遠い方を「上部電流制限領域」という。電流制限領域１０を設けることによって、バイポーラ電流値を、積層欠陥を拡張しない値まで低減させることができる。
【００２７】
前述のように、エピタキシャル成長方向であるステップフロー成長方向に対して、垂直な方向、すなわち＜１１−２０＞方向に、（０００１）面が４°以上８°以下のオフ角で傾斜した半導体基板２１を用いて、炭化珪素半導体装置１として炭化珪素ＭＯＳＦＥＴを作製した場合、電流制限領域１０は、その長手方向が［１１−２０］方向と垂直な方向になるように形成される。ここで、ステップフロー成長方向とは、原子ステップからの１次元的横方向成長の方向をいう。ステップフロー成長方向は、結晶成長方向であり、ドリフト層２２のオフ方向に相当する。
【００２８】
図１では、ドリフト層２２のオフ方向である［１１−２０］方向を矢印Ｂで表し、電流制限領域１０の長手方向を矢印Ｄで表している。電流制限領域１０は、図１のように、炭化珪素半導体装置１の厚み方向一方側から見た平面視において、オフ方向Ｂと垂直な方向に長手方向Ｄを有するように形成されている。
【００２９】
炭化珪素半導体装置１には、半導体スイッチング素子として、ＰＮダイオード構造が形成されている。半導体スイッチング素子の順方向動作において、ＰＮダイオード構造に順方向電流を流し続けると、半導体基板２１に存在する欠陥が、図２に示すように積層欠陥１４に拡張されてしまうおそれがある。
【００３０】
図３は、ドリフト層２２中における積層欠陥１４の拡張の仕方を示す斜視図である。図３では、オフ角を記号「θ」で表し、ドリフト層２２のオフ方向である［１１−２０］方向を矢印Ｂで表し、電流制限領域１０の長手方向を矢印Ｄで表している。また、ドリフト層２２の厚み方向一方側の表面を参照符号「２２ａ」で示し、（０００１）面を参照符号「３２」で示している。
【００３１】
図３に示すように、積層欠陥１４の拡張は、主に、半導体基板２１とドリフト層２２との界面３１に存在する基底面転移（Basal Plane Dislocation；略称：ＢＰＤ）３３などを拡張起点Ｃとして、ステップフロー成長方向に対して垂直な方向３４，３５に伸展する。
【００３２】
本実施の形態では、図１および図２に示すように、電流制限領域１０が形成されている。したがって、順方向電流ストレスによって積層欠陥１４がステップフロー成長方向に対して垂直な方向に拡張していくとき、積層欠陥１４が電流制限領域１０に到達したところで、再結合エネルギーの供給がストップし、それ以上拡張しなくなる。
【００３３】
このように、電流制限領域１０を、その長手方向が、ステップフロー成長方向に対して垂直になるように配置することによって、積層欠陥１４の拡張を抑制することができる。これによって、順方向電圧のシフトなどの特性シフトを抑制することができる。
【００３４】
本実施の形態のように、ドリフト層２２が第１導電型半導体で構成される場合、電流制限領域１０は、第２導電型半導体領域で構成すればよい。電流制限領域１０を第２導電型半導体領域で構成することによって、ドリフト層２２の内部の電界強度分布を制御することが可能となる。本実施の形態では、ドリフト層２２は、ｎ型半導体で構成されるので、電流制限領域１０は、ｐ型半導体領域で構成すればよい。
【００３５】
図４は、電流制限領域１０を第２導電型半導体で形成した場合の構成を示す断面図である。図４では、炭化珪素基板２１としてｎ型基板を用い、ドリフト層２２をｎ型半導体で構成し、電流制限領域１０を構成する第２導電型半導体領域として、ｐ型半導体領域を用いた場合を示す。電流制限領域１０を構成するｐ型半導体領域は、ドリフト層２２のｎ型不純物の濃度よりもｐ型不純物の濃度が高くなるように形成される。したがって、図４では、電流制限領域１０の導電性を「ｐ＋」で表している。
【００３６】
図４では、理解を容易にするために、説明に必要な項目以外は、記載を省略している。図４では、前述の図２に示すウエル領域２３、ソース領域２４およびウエルコンタクト領域２５をまとめて、ｐ＋半導体領域３０として表している。
【００３７】
図５は、図４に示す構成におけるドリフト層２２の内部の電界分布を示すグラフである。図５の縦軸は、電界強度を示し、横軸は、ドリフト層２２の表面からの深さを示す。
【００３８】
図５から明らかなように、電流制限領域１０として、第２導電型半導体領域を用いることによって、同耐圧の素子を作製する場合に、電界強度の変化の深さ方向に対する傾きを大きくすることができる。換言すれば、エピタキシャル成長のときの不純物ドープ濃度を増加させることができる。したがって、本実施の形態では、積層欠陥１４の拡張を抑制するとともに、デバイスのオン抵抗の高抵抗化を抑制して、オン抵抗の低ン抵抗化を実現することが可能となる。
【００３９】
以上のように本実施の形態によれば、順方向電流ストレスによって積層欠陥１４がステップフロー成長方向に対して垂直な方向に拡張していくとき、電流制限領域１０に到達したところで再結合エネルギーの供給がストップし、それ以上積層欠陥１４が拡張しなくなる。積層欠陥１４は、半導体基板２１のオフ角によって図２の紙面縦方向への拡張角度が決まるので、電流制限領域１０は、積層欠陥１４の拡張を漏れなくストップできる箇所に配置されることが好適である。
【００４０】
電流制限領域１０の好適な構成を具体的に説明する。図６は、本発明の第１の実施の形態における電流制限領域１０の構成を示す断面図である。図６は、前述の図１の切断面線Ａ−Ａから見た断面図に相当する。図６は、前述の図２を簡略化したものであり、理解を容易にするために、説明に必要な情報以外は記載を省略している。
【００４１】
図６では、半導体基板１１のオフ角を「α１」で表し、電流制限領域１０の幅方向における寸法（以下「幅」という場合がある）を「ｗ１」で表し、電流制限領域１０の高さ方向における寸法（以下「高さ」という場合がある）を「ｈ１」で表し、隣合う電流制限領域１０同士間の間隔（以下「制限領域間隔」という場合がある）を「ｗ２」で表す。ここで、電流制限領域１０の幅方向とは、半導体基板２１の厚み方向に垂直な一方向をいう。また、電流制限領域１０の高さ方向とは、半導体基板２１の厚み方向に平行な一方向をいう。
【００４２】
電流制限領域１０の高さｈ１は、０．２μｍ以上４μｍ以下とすることが好ましく、０．２μｍ以上２μｍ以下とすることがさらに好ましい。特に、後述するように、埋め込みエピタキシャル成長を用いて電流制限領域１０を形成する場合には、電流制限領域１０の高さｈ１を、前述のように０．２μｍ以上４μｍ以下とすることが好ましく、０．２μｍ以上２μｍ以下とすることがさらに好ましい。
【００４３】
前述の図３に示すように、半導体基板２１とドリフト層２２との界面３１に存在する基底面転移３３などから拡張する積層欠陥１４は、オフ角θの方向に伸展する。図６の断面図では、オフ角θは「α１」で表され、積層欠陥１４は、太線で表されている。したがって、図６に示すように、断面構成では、積層欠陥１４は、オフ角α１の方向に伸展する。
【００４４】
電流制限領域１０は、積層欠陥１４の伸展を阻止する箇所に配置される必要がある。具体的には、電流制限領域１０は、制限領域間隔ｗ２および高さｈ１が、以下の式（１）を満たすように構成されることが好ましい。
ｔａｎα１≦ｈ１／ｗ２                                            …（１）
【００４５】
電流制限領域１０は、制限領域間隔ｗ２およびｈ１が、以下の式（１ａ）を満たすように構成されることが、より好ましい。
ｔａｎα１＝ｈ１／ｗ２                                          …（１ａ）
【００４６】
電流制限領域１０の幅ｗ１と制限領域間隔ｗ２との比、具体的には制限領域間隔ｗ２に対する電流制限領域１０の幅ｗ１の比率ｗ１／ｗ２は、前述の式（１）、より好ましくは式（１ａ）を満たした上で、電流制限領域１０を構成する第２導電型半導体のアクセプタ濃度が、周囲のドリフト層２２を構成する第１導電型半導体のドナー濃度を十分補償するように構成されることが好ましい。具体的には、電流制限領域１０の幅ｗ１が、１μｍ以上５μｍ以下であり、制限領域間隔ｗ２が、４μｍ以上２０μｍ以下であることが好ましい。
【００４７】
本実施の形態の炭化珪素半導体装置１は、以下のようにして製造される。まず、第１導電型の炭化珪素からなる半導体基板２１、具体的にはｎ型の炭化珪素基板が用意される。半導体基板２１の厚み方向一方側の表面部に、エピタキシャル成長層からなる第１導電型のドリフト層２２、具体的にはｎ型の炭化珪素から成るドリフト層２２を形成する。ドリフト層２２は、たとえば以下の方法によって形成される。
【００４８】
図７は、下部電流制限領域１０の形成が終了した段階の構成を示す断面図である。半導体基板２１の厚み方向一方側の表面部上に、ドリフト層２２の下部を構成する第１導電型のエピタキシャル成長層（以下「下部エピタキシャル層」という場合がある）、具体的にはｎ型の下部エピタキシャル層２２Ａをエピタキシャル成長させる。下部エピタキシャル層２２Ａは、下部電流制限領域１０を形成する位置まで成長される。下部エピタキシャル層２２Ａの厚み寸法は、たとえば２μｍ以上１００μｍ以下である。
【００４９】
下部エピタキシャル層２２Ａが所望の厚み寸法まで成長すると、そこで成長を中断させ、下部エピタキシャル層２２Ａが形成された半導体基板２１（以下、単に「基板」という場合がある）を、一旦、炉から取り出す。
【００５０】
次に、下部エピタキシャル層２２Ａの厚み方向一方側の表面部上に、フォトリソグラフィーによって加工されたレジストマスクまたは酸化膜マスクなどの不図示のエッチングマスクを形成する。エッチングマスクは、電流制限領域１０が形成される部分に対応する部分に開口部を有するように形成される。
【００５１】
形成したエッチングマスクを利用して、エッチングマスクの開口部に対応する部分の下部エピタキシャル層２２Ａのドライエッチングを行い、下部エピタキシャル層２２Ａの厚み方向一方側の表面部に、複数の加工溝４０を形成する。各加工溝４０は、半導体基板２１の厚み方向に垂直な一方向に延びて形成される。複数の加工溝４０は、前記一方向である各加工溝４０の延在方向に垂直な方向に並んで形成される。
【００５２】
次に、基板を熱酸化することによってシリコン酸化膜を形成した後、形成したシリコン酸化膜をフッ酸によって除去する。これによって、基板に形成された表面変質層を除去して、清浄な面を得る。その後、加工溝４０が形成された下部エピタキシャル層２２Ａの厚み方向一方側の表面部上に、第２導電型のエピタキシャル成長層（以下「第２導電型エピタキシャル層」という場合がある）、具体的にはｐ型のエピタキシャル成長層を加工溝４４が埋まるまで成長させる。このエピタキシャル成長を、以下の説明では「埋め込みエピタキシャル成長」という場合がある。
【００５３】
その後、第２導電型エピタキシャル層に対して、先に成長が中断されたドリフト層２２、すなわち下部エピタキシャル層２２Ａが露出するまで化学的機械的研磨（Chemical Mechanical Polishing；略称：ＣＭＰ）処理を行う。これによって、第２導電型エピタキシャル層が加工溝４０内のみに残存する状態となる。この加工溝４０内に残存する第２導電型エピタキシャル層が、電流制限領域１０、具体的には下部電流制限領域１０となる。このようにして、電流制限領域１０が形成される。
【００５４】
電流制限領域１０の不純物としては、アルミニウムまたは硼素が好適である。電流制限領域１０には、アルミニウムおよび硼素のいずれか一方が含まれていてもよいし、両方が含まれていてもよい。電流制限領域１０の不純物濃度は、ドリフト層２２の不純物濃度を超えており、かつ、１×１０１５ｃｍ−３以上１×１０１９ｃｍ−３以下の範囲内に設定される。
【００５５】
次いで、下部電流制限領域１０が形成された下部エピタキシャル層２２Ａの厚み方向一方側の表面部上に、ドリフト層２２の一部となる第１導電型のエピタキシャル成長層（以下「内部エピタキシャル層」という場合がある）、具体的にはｎ型のエピタキシャル成長層をエピタキシャル成長させる。内部エピタキシャル層は、下部エピタキシャル層２２Ａの成長中断の前と同じ厚み寸法分、すなわち２μｍ以上１００μｍ以下の厚み寸法分、成長される。
【００５６】
次いで、下部電流制限領域１０を形成する場合と同様にして、内部エピタキシャル層への加工溝の形成、表面変質層の除去、第２導電型エピタキシャル層の形成、およびＣＭＰ処理を行い、上部電流制限領域１０を形成する。その後、ドリフト層２２の上部を構成する第１導電型のエピタキシャル成長層、具体的にはｎ型のエピタキシャル成長層を、所望の厚み寸法になるまで成長させる。これによって、ドリフト層２２が形成される。
【００５７】
次いで、デバイス構造の設計に従って、通常のＭＯＳＦＥＴ構造の作製のプロセスを行う。具体的には、前述の図２に示すように、ドリフト層２２の厚み方向一方側の表面部の一部分に、イオン注入法によって、第２導電型、具体的にはｐ型のウエル領域２３を形成する。さらに、ウエル領域２３の厚み方向一方側の表面部の一部分に、第１導電型、具体的にはｎ型のソース領域２４およびウエルコンタクト領域２５を形成する。
【００５８】
次いで、ウエル領域２３、ソース領域２４およびウエルコンタクト領域２５が形成されたドリフト層２２の厚み方向一方側の表面部上に、二酸化珪素などによって、ゲート絶縁膜２７を形成する。形成したゲート絶縁膜２７の厚み方向一方側の表面部上に、アルミニウムなどによって、ゲート電極２６を形成する。次いで、半導体基板２１の厚み方向他方側の表面部上に、アルミニウムなどによって、ドレイン電極２８を形成する。このようにして、炭化珪素半導体装置１として、炭化珪素ＭＯＳＦＥＴが製造される。
【００５９】
本実施の形態の炭化珪素半導体装置１は、以下のようにして製造されてもよい。まず、前述の図７に示す場合と同様にして、半導体基板２１の厚み方向一方側の表面部上に、下部エピタキシャル層２２Ａを、たとえば２μｍ以上１００μｍ以下の厚み寸法になるまで成長させ、そこで成長を中断させ、一旦、炉から取り出す。
【００６０】
次に、成長が中断されたエピタキシャル成長層、すなわち下部エピタキシャル層２２Ａの厚み方向一方側の表面部上に、フォトリソグラフィーによって加工されたレジストマスクまたは酸化膜マスクなどのマスクを形成する。形成したマスク利用して、下部エピタキシャル層２２Ａの厚み方向一方側の表面部の一部分、具体的には電流制限領域１０を形成する部分に、不純物のイオン注入を行い、第２導電型の電流制限領域１０、具体的にはｐ型の電流制限領域１０を形成する。形成された電流制限領域１０は、下部電流制限領域１０となる。
【００６１】
電流制限領域１０を形成するためのイオン注入のとき、半導体基板２１に対しては、積極的に加熱を行わなくてもよいし、たとえば２００℃以上８００℃以下の温度で加熱を行ってもよい。電流制限領域１０となる部分に注入される不純物（以下「注入不純物」という場合がある）としては、アルミニウムまたは硼素が好適である。電流制限領域１０には、アルミニウムおよび硼素のいずれか一方が含まれていてもよいし、両方が含まれていてもよい。電流制限領域１０の不純物濃度は、ドリフト層２２の不純物濃度を超えており、かつ、１×１０１５ｃｍ−３以上１×１０１９ｃｍ−３以下の範囲内に設定される。
【００６２】
その後、アルゴンもしくは窒素などの不活性ガス雰囲気中、または、真空中において、たとえば１５００℃以上２２００℃以下の範囲内の温度で０．５分以上６０分以下の範囲内の時間で熱処理を行う。これによって、注入された不純物が電気的に活性化する。この熱処理は、ドリフト層２２の表面、またはドリフト層２２の表面および半導体基板２１の裏面を、炭素からなる膜で覆った状態で行うことが好ましい。このようにすることによって、熱処理時における装置内の残留水分および残留酸素などによるエッチングによって、ドリフト層２２の表面に荒れが発生することを防ぐことができる。
【００６３】
次に、前述の図７に示す場合と同様にして、熱酸化によるシリコン酸化膜の形成、およびフッ酸によるシリコン酸化膜の除去を行うことによって、表面変質層を除去して清浄な面を得る。次いで、下部電流制限領域１０が形成された下部エピタキシャル層２２Ａの厚み方向一方側の表面部上に、内部エピタキシャル層として、更にエピタキシャル成長層を成長させる。内部エピタキシャル層は、下部エピタキシャル層２２Ａの成長中断の前と同じ厚み寸法分、すなわち２μｍ以上１００μｍ以下の厚み寸法分、成長される。その後、デバイス構造設計に従って通常のＭＯＳＦＥＴ構造作製のプロセスを行う。これによって、炭化珪素半導体装置１として、炭化珪素ＭＯＳＦＥＴが製造される。
【００６４】
本実施の形態において、電流制限領域１０の形成方法として埋め込みエピタキシャル成長方法を用いる場合は、イオン注入を用いて形成する場合に比べ、精度の高い設計が可能となる。また埋め込みエピタキシャル成長方法を用いる場合、電流制限領域１０は、ドライエッチングで加工された加工溝４０内に形成されており、イオン注入を用いて作製する場合に比べて、電流制限領域１０の高さｈ１を大きくことができる。したがって、設計の裕度を上げることが可能となる。
【００６５】
以上のように本実施の形態によれば、ドリフト層２２の内部には、導電性を有する材料によって、複数の電流制限領域１０が形成される。電流制限領域１０によって、ソース電極２６とドレイン電極２８との間に流れる電流が制限される。各電流制限領域１０は、直方体状に形成され、ドリフト層２２のオフ方向であるステップフロー成長方向に対して垂直な方向に長手方向を有するように配置される。これによって、電流制限領域１０は、ドリフト層が形成されるときに順次形成される炭化珪素結晶層、すなわちドリフト層２２のエピタキシャル成長時に順次形成される成長層の厚み方向一方側の表面に対して、平行に配置されることになる。
【００６６】
このように電流制限領域１０を配置することによって、ソース電極２６とドレイン電極２８との間に順方向電流を流す順方向動作において、ドリフト層２２に生じる積層欠陥１４の拡張を抑制し、特性シフトを抑制することができる。また、電流制限領域１０は、導電性を有する材料によって形成されるので、オン抵抗の高抵抗化を抑制することができる。したがって、順方向動作において、オン抵抗の高抵抗化を抑制しつつ、積層欠陥１４の拡張を抑制し、特性シフトを抑制することができる炭化珪素半導体装置１を実現することができる。
【００６７】
また前述のように、電流制限領域１０は、制限領域間隔ｗ２および高さｈ１が、前述の式（１）を満たすように構成されることが好ましい。電流制限領域１０を、このように構成することによって、半導体基板２１とドリフト層２２との界面からの積層欠陥１４の拡張を、全て、ドリフト層２２中で停止可能な場所に、電流制限領域１０を配置することができる。これによって、順方向電圧のシフトをより確実に抑制することができる。
【００６８】
以上に述べた本実施の形態では、一例として、ドリフト層２２の成長中断を２回実施し、電流制限領域を２層設ける構成について説明したが、図６のように電流制限領域１０を１層のみ設ける構成としてもよく、３層以上の層数設ける構成としてもよい。いずれの構成においても、本実施の形態と同様に、積層欠陥１４のジャンクションＦＥＴ（以下「ＪＦＥＴ」という場合がある）領域への拡張抑制などの、積層欠陥１４の拡張抑制を実現することができる。また、本実施の形態の構成は、その意図を逸脱しない範囲で、どのようなオフ角を有する半導体基板２１に対しても適用可能である。
【００６９】
なお、本実施の形態では、半導体基板２１の導電型として第１導電型を用いた場合について説明したが、半導体基板２１の導電型としては、第２導電型を用いてもよい。
【００７０】
＜第２の実施の形態＞
図８は、本発明の第２の実施の形態である炭化珪素半導体装置２の構成を示す断面図である。本実施の形態の炭化珪素半導体装置２は、第１の実施の形態の炭化珪素半導体装置１と構成が類似しているので、同一の構成については、同一の参照符号を付して説明を省略する。図８は、図１に示す切断面線Ａ−Ａから見た断面図に相当する。
【００７１】
本実施の形態の炭化珪素半導体装置２は、電流制限領域１０の構成が異なる以外は、第１の実施の形態の炭化珪素半導体装置１と同様の構成を有する。本実施の形態の炭化珪素半導体装置２は、第１の実施の形態の炭化珪素半導体装置１と同様に、炭化珪素ＭＯＳＦＥＴである。
【００７２】
ＭＯＳＦＥＴにおいて、積層欠陥の拡張による順方向動作時のオン抵抗の増大は、主にＪＦＥＴ領域へ伸展した積層欠陥によって生ずると考えられる。なぜなら、ＭＯＳＦＥＴへの順方向電流通電時には、ＪＦＥＴ領域に電流が集中するためである。
【００７３】
本実施の形態では、半導体基板２１とドリフト層２２との界面からＪＦＥＴ領域へ伸展する積層欠陥１４を選択的に停止させるように、電流制限領域１０を形成する。これによって、電流制限領域１０を設けることによるエピタキシャル層内、すなわちドリフト層２２内での電流通電面積の減少を最低限に抑えている。また、電流制限領域１０の形成位置を、ＪＦＥＴ領域へ伸展する積層欠陥１４を停止可能な場所に絞ることによって、電流制限領域１０を構成する第２導電型半導体領域を形成したことによるドリフト層２２へのダメージを最小限にとどめている。
【００７４】
本実施の形態における電流制限領域１０の好適な構成を具体的に説明する。図９は、本発明の第２の実施の形態における電流制限領域１０の構成を示す断面図である。図９は、前述の図１の切断面線Ａ−Ａから見た断面図に相当する。図９は、前述の図８を簡略化したものであり、理解を容易にするために、説明に必要な情報以外は記載を省略している。本実施の形態では、図８に示すように、ドリフト層２２の表面からの位置が異なる２層の電流制限領域１０が形成されているが、図９では、理解を容易にするために、２層のうちの１層の電流制限領域１０のみを記載している。
【００７５】
図９では、半導体基板２１のオフ角を「α２」で表し、電流制限領域１０の幅を「ｗ１」で表し、電流制限領域１０の高さを「ｈ１」で表し、隣合う電流制限領域同士間の間隔である制限領域間隔を「ｗ２」で表す。
【００７６】
電流制限領域１０の高さｈ１は、０．２μｍ以上４μｍ以下とすることが好ましく、０．２μｍ以上２μｍ以下とすることがさらに好ましい。特に、前述の埋め込みエピタキシャル成長を用いて電流制限領域１０を形成する場合には、電流制限領域１０の高さｈ１を、前述のように０．２μｍ以上４μｍ以下とすることが好ましく、０．２μｍ以上２μｍ以下とすることがさらに好ましい。
【００７７】
また、図９では、炭化珪素ＭＯＳＦＥＴ２のセルピッチを「ａ１」で表し、ＪＦＥＴ領域４１の幅を「ｂ１」で表し、図９の紙面に向かって、電流制限領域１０の上端からＪＦＥＴ領域４１の下端までの幅を「ｃ１」で表し、ＪＦＥＴ領域４１の左端から１つの電流制限領域１０の左端までの幅を「ｄ１」で表す。
【００７８】
図９に示すように、半導体基板２１とドリフト層２２との界面に存在する基底面転移などから拡張する積層欠陥１４は、オフ角α２で規定される方向に伸展する。図９中の積層欠陥１４のうち、破線で示されている部分は、積層欠陥１４が拡張したときの仮想延長線を示している。
【００７９】
電流制限領域１０は、積層欠陥１４のＪＦＥＴ領域４１への伸展を阻止する箇所に配置される必要がある。具体的には、電流制限領域１０は、ＪＦＥＴ領域４１の幅ｂ１、電流制限領域１０の幅ｗ１、および電流制限領域１０の高さｈ１が、以下の式（２ａ）を満たし、かつ、電流制限領域１０の上端からＪＦＥＴ領域４１の下端までの幅ｃ１、およびＪＦＥＴ領域４１の左端から１つの電流制限領域１０の左端までの幅ｄ１が、以下の式（２ｂ）を満たし、炭化珪素ＭＯＳＦＥＴ２のセルピッチａ１および制限領域間隔ｗ２が、以下の式（２ｃ）を満たすように構成されることが好ましい。
【００８０】
ｔａｎα２＝ｈ１／（ｂ１−ｗ１）                                …（２ａ）
ｄ１＝ｃ１／ｔａｎα２                                          …（２ｂ）
ａ１＝ｗ２                                                      …（２ｃ）
【００８１】
電流制限領域１０は、これらの式（２ａ）〜（２ｃ）を満たした上で、電流制限領域１０を構成する第２導電型半導体のアクセプタ濃度が、周囲のドリフト層２２を構成する第１導電型半導体のドナー濃度を十分補償するように構成されることが好ましい。具体的には、電流制限領域１０の幅ｗ１が、１μｍ以上５μｍ以下であり、制限領域間隔ｗ２が、４μｍ以上２０μｍ以下であることが好ましい。
【００８２】
本実施の形態の炭化珪素半導体装置２は、第１の実施の形態の炭化珪素半導体装置１と同様にして製造することができる。本実施の形態においても、電流制限領域１０の形成方法として、埋め込みエピタキシャル成長方法を用いる場合は、イオン注入を用いて形成する場合に比べ、精度の高い設計が可能となる。また埋め込みエピタキシャル成長方法を用いる場合、電流制限領域１０は、ドライエッチングで加工された加工溝４０内に形成されており、イオン注入を用いて形成する場合に比べて、電流制限領域１０の高さｈ１を大きくすることができる。したがって、設計の裕度を上げることが可能となる。
【００８３】
以上に述べたように本実施の形態によれば、第１の実施の形態と同様に、順方向動作において、オン抵抗の高抵抗化を抑制しつつ、積層欠陥１４の拡張を抑制し、特性シフトを抑制することができる炭化珪素半導体装置２を実現することができる。
【００８４】
また前述のように、電流制限領域１０は、前述の式（２ａ）〜（２ｃ）を満たすように構成されることが好ましい。電流制限領域１０を、このように構成することによって、半導体基板２１とドリフト層２２との界面から拡張する積層欠陥１４のうち、ＪＦＥＴ領域４１へ拡張するもの全てをドリフト層２２中で停止可能な場所に、電流制限領域５０を配置することができる。これによって、順方向電圧のシフトをより確実に抑制することができる。
【００８５】
以上に述べた本実施の形態では、一例として、第１の実施の形態と同様に、２層の電流制限領域１０を設ける構成について説明したが、図９に示すように電流制限領域１０を１層のみ設ける構成としてもよいし、３層以上の層数を設ける構成としてもよい。いずれの構成においても、本実施の形態と同様に、積層欠陥１４のＪＦＥＴ領域４１への拡張を抑制することができる。また、本実施の形態の構成は、その意図を逸脱しない範囲で、他のオフ角を有する半導体基板２１に対しても適用可能である。
【００８６】
＜第３の実施の形態＞
図１０は、本発明の第３の実施の形態である炭化珪素半導体装置３の構成を示す断面図である。本実施の形態の炭化珪素半導体装置３は、第１の実施の形態の炭化珪素半導体装置１と構成が類似しているので、同一の構成については、同一の参照符号を付して説明を省略する。図１０は、図１に示す切断面線Ａ−Ａから見た断面図に相当する。
【００８７】
本実施の形態の炭化珪素半導体装置３は、電流制限領域５０の構成が異なる以外は、第１の実施の形態の炭化珪素半導体装置１と同様の構成を有する。本実施の形態の炭化珪素半導体装置３は、第１の実施の形態の炭化珪素半導体装置１と同様に、炭化珪素ＭＯＳＦＥＴである。
【００８８】
ＭＯＳＦＥＴにおいて、積層欠陥の拡張による順方向動作時のオン抵抗の増大は、主にＪＦＥＴ領域へ伸展した積層欠陥によって生ずると考えられる。なぜなら、ＭＯＳＦＥＴへの順方向電流通電時には、ＪＦＥＴ領域に電流が集中するためである。
【００８９】
本実施の形態では、半導体基板２１とドリフト層２２との界面からの積層欠陥１４の拡張を抑制するために、半導体基板２１とドリフト層２２との界面において、ＪＦＥＴ領域へと積層欠陥１４が伸展する起点となる基底面転移などを内部に含むように、電流制限領域５０を形成する。これによって、積層欠陥１４の拡張を抑制し、特性シフトを抑えることを可能にしている。
【００９０】
電流制限領域５０は、半導体基板２１とドリフト層２２との界面を下端として形成されてもよいし、半導体基板２１とドリフト層２２とにまたがるように形成されてもよい。
【００９１】
また、本実施の形態では、半導体基板２１とドリフト層２２との界面からＪＦＥＴ領域へ伸展する積層欠陥１４を選択的に停止させるように、電流制限領域５０を形成する。これによって、電流制限領域５０を設けることによるエピタキシャル層内、すなわちドリフト層２２内での電流通電面積の減少を最低限に抑えている。また、電流制限領域５０の形成位置を、ＪＦＥＴ領域へ伸展する積層欠陥１４を停止可能な場所に絞ることによって、電流制限領域５０を構成する第２導電型半導体領域を形成したことによるドリフト層２２へのダメージを最小限にとどめている。
【００９２】
本実施の形態における電流制限領域５０の好適な構成を具体的に説明する。図１１は、本発明の第３の実施の形態における電流制限領域５０の構成を示す断面図である。図１１は、前述の図１の切断面線Ａ−Ａから見た断面図に相当する。図１１は、前述の図９を簡略化したものであり、理解を容易にするために、説明に必要な情報以外は記載を省略している。
【００９３】
図１１では、半導体基板２１のオフ角を「α３」で表し、電流制限領域５０の幅を「ｗ１１」で表し、電流制限領域５０の高さを「ｈ１１」で表し、隣合う電流制限領域５０同士間の間隔である制限領域間隔を「ｗ１２」で表す。
【００９４】
電流制限領域５０の高さｈ１１は、０．２μｍ以上４μｍ以下とすることが好ましく、０．２μｍ以上２μｍ以下とすることがさらに好ましい。特に、前述の埋め込みエピタキシャル成長を用いて電流制限領域５０を形成する場合には、電流制限領域５０の高さｈ１１を、前述のように０．２μｍ以上４μｍ以下とすることが好ましく、０．２μｍ以上２μｍ以下とすることがさらに好ましい。
【００９５】
また、図１１では、炭化珪素ＭＯＳＦＥＴ３のセルピッチを「ａ１２」で表し、ＪＦＥＴ領域４１の幅を「ｂ１１」で表し、図１１の紙面に向かって、電流制限領域５０の上端からＪＦＥＴ領域４１の下端までの幅を「ｃ１１」で表し、ＪＦＥＴ領域４１の左端から１つの電流制限領域５０の左端までの幅を「ｄ１１」で表す。
【００９６】
図１１に示すように、半導体基板２１とドリフト層２２との界面に存在する基底面転移などから拡張する積層欠陥１４は、オフ角α３で規定される方向に伸展する。図１１中の積層欠陥１４のうち、破線で示されている部分は、積層欠陥１４が拡張した場合の仮想延長線を示している。
【００９７】
電流制限領域５０は、積層欠陥１４のＪＦＥＴ領域４１への伸展を阻止する箇所に配置される必要がある。具体的には、電流制限領域５０は、ＪＦＥＴ領域４１の幅ｂ１１および電流制限領域５０の幅ｗ１１が、以下の式（３ａ）を満たし、かつ、電流制限領域５０の上端からＪＦＥＴ領域４１の下端までの幅ｃ１１、およびＪＦＥＴ領域４１の左端から１つの電流制限領域５０の左端までの幅ｄ１１が、以下の式（３ｂ）を満たし、かつ、炭化珪素ＭＯＳＦＥＴ３のセルピッチａ１１および制限領域間隔ｗ１２が、以下の式（３ｃ）を満たすように構成されることが好ましい。
【００９８】
ｂ１１＝ｗ１１                                                  …（３ａ）
ｄ１１＝ｃ１１／ｔａｎα３                                      …（３ｂ）
ａ１１＝ｗ１２                                                  …（３ｃ）
【００９９】
電流制限領域５０の高さｈ１１は、電子と正孔との再結合を抑制するために十分な任意の値にとることができ、０．０５μｍ以上０．５μｍ以下の範囲が好適である。
【０１００】
電流制限領域５０は、前述の式（３ａ）〜（３ｃ）を満たした上で、電流制限領域５０を構成する第２導電型半導体のアクセプタ濃度が、周囲のドリフト層２２を構成する第１導電型半導体のドナー濃度を十分補償するように構成されることが好ましい。具体的には、電流制限領域５０の幅ｗ１１が、１μｍ以上５μｍ以下であり、制限領域間隔ｗ１２が、４μｍ以上２０μｍ以下であることが好ましい。
【０１０１】
本実施の形態の炭化珪素半導体装置３は、第１の実施の形態の炭化珪素半導体装置１と同様にして製造することができる。本実施の形態においても、電流制限領域５０の形成方法として、埋め込みエピタキシャル成長方法を用いる場合は、イオン注入を用いて形成する場合に比べ、精度の高い設計が可能となる。また埋め込みエピタキシャル成長方法を用いる場合、電流制限領域５０は、ドライエッチングで加工された加工溝４０内に形成されており、イオン注入を用いて形成する場合に比べて、電流制限領域５０の高さｈ１１を大きくすることができる。したがって、設計の裕度を上げることが可能となる。
【０１０２】
以上に述べたように本実施の形態によれば、第１の実施の形態と同様に、順方向動作において、オン抵抗の高抵抗化を抑制しつつ、積層欠陥１４の拡張を抑制し、特性シフトを抑制することができる炭化珪素半導体装置３を実現することができる。
【０１０３】
また前述のように、電流制限領域５０は、前述の式（３ａ）〜（３ｃ）を満たすように構成されることが好ましい。電流制限領域５０を、このように構成することによって、半導体基板２１とドリフト層２２との界面から拡張する積層欠陥１４のうち、ＪＦＥＴ領域４１へ拡張するものの、半導体基板２１とドリフト層２２との界面における拡張起点を含むように電流制限領域５０を配置することができる。これによって、順方向電圧のシフトをより確実に抑制することができる。
【０１０４】
以上に述べた本実施の形態では、一例として、第１の実施の形態と同様に、電流制限領域５０を半導体基板２１とドリフト層２２との界面付近に１層のみ設ける構成について説明したが、電流制限領域５０を別途ドリフト層２２の内部に設けて、２層を設けた構成としてもよいし、３層以上の層数を設けた構成としてもよい。いずれの構成においても、本実施の形態と同様に、積層欠陥１４のＪＦＥＴ領域４１への拡張を抑制することができる。また、本実施の形態の構成は、その意図を逸脱しない範囲で、他のオフ角を有する半導体基板２１に対しても適用可能である。
【０１０５】
以上に述べた各実施の形態では、電流制限領域１０，５０は、炭化珪素で形成される第２導電型の半導体領域、具体的には、ｐ型半導体領域によって構成される。これによって、炭化珪素半導体装置１〜３のオン抵抗の高抵抗化を、より確実に抑制することができる。
【０１０６】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせることが可能である。また、各実施の形態の任意の構成要素を適宜、変更または省略することが可能である。たとえば、前述の各実施の形態の炭化珪素半導体装置１〜３は、ＭＯＳＦＥＴであるが、これに限定されない。
【０１０７】
本発明の各実施の形態の炭化珪素半導体装置１〜３の構成は、ＰＮダイオード、ＰｉＮダイオード、ＭＰＳ（Merged PiN Schottky）ダイオード、還流端子付き絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor；略称：ＩＧＢＴ）など、ＭＯＳＦＥＴと同様にＰＮ接合を有しており、積層欠陥の拡張が懸念される他のデバイスに対しても適用可能である。本発明の各実施の形態の構成を適用することによって、各実施の形態と同様の効果を得ることができる。たとえば、ＰＮダイオードに適用される場合、コンタクト領域が接触半導体領域に相当し、アノード電極が一方側電極に相当し、カソード電極が他方側電極に相当する。
【０１０８】
前述の各実施の形態では、不純物の導電型に関して、ｎ型を「第１導電型」とし、ｐ型を「第２導電型」とした場合について説明したが、本発明の他の実施の形態では、ｐ型を「第１導電型」とし、ｎ型を「第２導電型」としてもよい。
【符号の説明】
【０１０９】
１，２，３  炭化珪素半導体装置、１０，５０  電流制限領域、１１  ソースパッド、１２  ゲート配線、１３  ゲートパッド、１４  積層欠陥、２１  半導体基板（炭化珪素基板）、２２  ドリフト層、２３  ウエル領域、２４  ソース領域、２５  ウエルコンタクト領域、２６  ゲート電極、２７  ゲート絶縁膜、２８  ドレイン電極、３０  ｐ＋半導体領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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