(57)【要約】【課題】クロック信号の調整を自動で行うことが可能となり、クロック信号の調整作業がより簡単に行える液晶表示装置のクロック信号調整回路を提供することである。【解決手段】固定遅延回路２２は、第１の信号を、第１の遅延量で遅延させて第１の遅延信号を出力する。可変遅延回路２３は、第１のクロック信号を第２の遅延量で遅延させて、第１の信号に対して第１のクロック信号の位相を調整した第１の調整クロック信号を生成する。排他的論理和回路２４は、第１の遅延信号と、第１の調整クロック信号との排他的論理和を演算する。調整信号生成回路２５は、排他的論理和回路２４の演算結果を積分し、積分値が第１の調整クロック信号のローレベルの電圧とハイレベルの電圧とを平均した電圧となるように、可変遅延回路２３の第２の遅延量を調整するための第１の調整信号を生成する。【選択図】図２
2015002406.tif 000002
【特許請求の範囲】
【請求項１】
第１の信号を、第１の遅延量で遅延させて第１の遅延信号を出力する第１の固定遅延回路と、
第１のクロック信号を第２の遅延量で遅延させて、前記第１の信号に対して前記第１のクロック信号の位相を調整した第１の調整クロック信号を生成する第１の可変遅延回路と、
前記第１の遅延信号と、前記第１の調整クロック信号との排他的論理和を演算する第１の排他的論理和回路と、
前記第１の排他的論理和回路の演算結果を積分し、積分値が前記第１の調整クロック信号のローレベルの電圧とハイレベルの電圧とを平均した電圧となるように、前記第１の可変遅延回路の前記第２の遅延量を調整するための第１の調整信号を生成する第１の調整信号生成回路と、を備え、
前記第１の可変遅延回路は、前記第１の調整信号に基づいて前記第２の遅延量を変更する
ことを特徴とする液晶表示装置のクロック信号調整回路。
【請求項２】
第２のクロック信号の立ち上がりタイミングをトリガにして前記第２のクロック信号を分周する第１分周回路と、
第３のクロック信号の立ち下がりタイミングをトリガにして前記第３のクロック信号を分周する第２分周回路と、
前記第１分周回路で分周された前記第２のクロック信号を、第３の遅延量で遅延させて第１の遅延クロック信号を出力する第２の固定遅延回路と、
前記第２分周回路で分周された前記第３のクロック信号を、第４の遅延量で遅延させて第２の遅延クロック信号を出力する第２の可変遅延回路と、
前記第１の遅延クロック信号と、前記第２の遅延クロック信号との排他的論理和を演算し、前記クロック信号のデューティ比を調整した第２の調整クロック信号を生成する第２の排他的論理和回路と、
前記第２の排他的論理和回路の演算結果を積分し、積分値が前記第２の調整クロック信号のローレベルの電圧とハイレベルの電圧とを平均した電圧となるように、前記第２の可変遅延回路の前記第４の遅延量を調整するための第２の調整信号を生成する第２の調整信号生成回路と、を備え、
前記第２の可変遅延回路は、前記第２の調整信号に基づいて前記第４の遅延量を変更し、変更された遅延量にて第２の遅延クロック信号を出力し、
前記第２の調整クロック信号は、前記第１の可変遅延回路に供給される
ことを特徴とする請求項１記載の液晶表示装置のクロック信号調整回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置で用いられるクロック信号のデューティ比などを調整するクロック信号調整回路に関する。
【背景技術】
【０００２】
従来、クロック信号のデューティ比を調整する回路としては、例えば以下に示す特許文献１に記載されたものが知られている。特許文献１には、クロック信号のデューティ比がほぼ５０％となるように補正する補正回路が記載されている。この補正回路では、遅延部によりクロック信号のデューティ比が５０％となるようにクロック信号の立ち下がりを遅延させている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−１８７２００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の液晶表示装置では、例えば画像データの入力タイミングを制御するクロック信号など様々なクロック信号が用いられている。これらのクロック信号は、電圧変動や温度変化などの要因によってデューティ比などが変動するため、例えば上述したような補正回路を用いて調整が必要になっていた。
【０００５】
従来の液晶表示装置では、装置内で用いられるクロック信号の調整は、外部からの操作により手動で行われていた。このため、クロック信号の調整作業には、労力と時間がかかり、煩雑になるといった不具合を招いていた。
【０００６】
本発明の目的は、クロック信号の調整作業をより簡単に自動で行うことのできる液晶表示装置のクロック信号調整回路を提供することである。
【課題を解決するための手段】
【０００７】
本発明は、第１の信号を、第１の遅延量で遅延させて第１の遅延信号を出力する第１の固定遅延回路（２２）と、第１のクロック信号を第２の遅延量で遅延させて、前記第１の信号に対して前記第１のクロック信号の位相を調整した第１の調整クロック信号を生成する第１の可変遅延回路（２３）と、前記第１の遅延信号と、前記第１の調整クロック信号との排他的論理和を演算する第１の排他的論理和回路（２４）と、前記第１の排他的論理和回路の演算結果を積分し、積分値が前記第１の調整クロック信号のローレベルの電圧とハイレベルの電圧とを平均した電圧となるように、前記第１の可変遅延回路の前記第２の遅延量を調整するための第１の調整信号を生成する第１の調整信号生成回路（２５）と、を備え、前記第１の可変遅延回路は、前記第１の調整信号に基づいて前記第２の遅延量を変更することを特徴とする液晶表示装置のクロック信号調整回路を提供する。
【発明の効果】
【０００８】
本発明の液晶表示装置のクロック信号調整回路によれば、クロック信号の調整を自動で行うことが可能となり、クロック信号の調整作業がより簡単に行える。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１〜３実施形態に係るクロック信号調整回路を備えた液晶表示装置の構成を示す図である。
【図２】デューティ比調整回路１２１の構成を示す図である。
【図３】デューティ比調整回路１２１の動作を説明するためのタイミングチャートである。
【図４】積分回路２６と反転増幅回路４４の一構成を示す図である。
【図５】デューティ比調整回路１６１の構成を示す図である。
【図６】デューティ比変更回路６１の一構成を示す図である。
【図７】位相調整回路１２２またはクロック信号調整回路１７１の構成を示す図である。
【図８】位相調整回路１２２の動作を説明するためのタイミングチャートである。
【図９】本発明の第２実施形態に係るクロック信号調整回路１７１における諸信号のタイミングを示すタイミングチャートである。
【図１０】本発明の第３実施形態に係るクロック信号調整回路１３０の構成を示す図である。
【図１１】２相クロック信号生成回路１０２の一構成を示す図である。
【図１２】クロック信号調整回路１３０における諸信号のタイミングを示すタイミングチャートである。
【図１３】可変遅延回路１６０の一構成を示す図である。
【図１４】可変遅延回路１４０の一構成を示す図である。
【図１５】可変遅延回路１５０の一構成を示す図である。
【発明を実施するための形態】
【００１０】
以下、図面を用いて本発明を実施するための実施形態を説明する。
【００１１】
先ず、本発明に係るクロック信号調整回路を用いる液晶表示装置について説明する。
【００１２】
図１は本発明に係るクロック信号調整回路を用いる液晶表示装置の概略構成を示す図である。図１において、液晶表示装置は、表示部１１、画像データ入力部１２、水平シフトラッチ部１３、カラムコンパレータ部１４、水平駆動部１５を備えている。液晶表示装置は、さらに垂直駆動部１６、画素読み出し駆動部１７を備えている。
【００１３】
表示部１１は、複数本の列データ線Ｄと複数本の行走査線Ｇとの各交差部にマトリクス状に配置された複数の液晶画素１１０を備えている。表示部１１は、それぞれの液晶画素１１０に対応した画像データに基づいて複数の液晶画素１１０が駆動され、１フレームの画像を順次表示する。
【００１４】
画像データ入力部１２は、クロック信号に基づいて複数ビット単位で装置の外部から与えられる画像データを読み込み、保持する。画像データ入力部１２は、画像データを水平シフトラッチ部１３に与える。画像データ入力部１２は、後述するクロック信号調整回路１２０を備える。クロック信号調整回路１２０は、デューティ比調整回路１２１と位相調整回路１２２とを備える。デューティ比調整回路１２１は、詳しくは後述するが、入力されるクロック信号のデューティ比を調整する回路である。位相調整回路１２２は、詳しくは後述するが、入力される画像データをサンプリングするクロック信号と画像データとの位相を調整する回路である。
【００１５】
水平シフトラッチ部１３は、クロック信号に基づいて画像データ入力部１２から与えられた画像データをシフトし、画像データを１本の行走査線Ｇに対応したそれぞれの液晶画素１１０に対応させて配列し保持する。水平シフトラッチ部１３は、後述するクロック信号調整回路１３０を備えている。
【００１６】
カラムコンパレータ部１４は、水平シフトラッチ部１３に保持された画像データとカウンタ値とを比較し、比較結果に基づいてそれぞれの液晶画素１１０に対応して印加される駆動電圧を選択する選択信号を生成する。カラムコンパレータ部１４は、生成した選択信号を水平駆動部１５に与える。
【００１７】
水平駆動部１５は、複数本の列データ線Ｄに接続されている。水平駆動部１５は、選択信号に基づいて液晶画素１１０に対応した駆動電圧を選択し、選択した駆動電圧をそれぞれ対応した列データ線Ｄに与える。
【００１８】
垂直駆動部１６は、複数本の行走査線Ｇに接続されている。垂直駆動部１６は、水平同期信号に基づいて複数本の行走査線Ｇを順次選択して活性化する。
【００１９】
画素読み出し駆動部１７は、垂直駆動部１６で選択された行走査線Ｇに対応した液晶画素１１０に、第１クロック信号，第２クロック信号に基づいて画素に一度印加された列データ線Ｄからの信号電圧を液晶駆動端子に読み出す。画素読み出し駆動部１７は、液晶画素１１０に駆動電圧を印加することで液晶画素１１０を駆動し、表示部１１に画像データに基づく画像を表示する。画素読み出し駆動部１７は、後述するクロック信号調整回路１７１を備えている。
【００２０】
（第１実施形態）
図２は本発明の第１実施形態に係るクロック信号調整回路１２０が備えるクロック信号のデューティ比調整回路１２１の構成を示す図である。
【００２１】
図２において、デューティ比調整回路１２１は、第１分周回路２１、第２分周回路２８、固定遅延回路２２、可変遅延回路２３、排他的論理和回路２４、調整信号生成回路２５を備えている。  
第１分周回路２１は、クロック信号が入力され、クロック信号の立ち上がりエッジをトリガにしてクロック信号を１／２分周する。第１分周回路２１は、１／２分周した第１分周クロック信号を固定遅延回路２２に与える。
【００２２】
第２分周回路２８は、クロック信号が反転入力され、クロック信号の立ち下がりエッジをトリガにしてクロック信号を１／２分周する。第２分周回路２８は、１／２分周した第２分周クロック信号を可変遅延回路２３に与える。
【００２３】
固定遅延回路２２は、第１分周クロック信号を予め設定された遅延量だけ遅延する。固定遅延回路２２は、例えば偶数段縦続接続したインバータ回路などで構成することができる。固定遅延回路２２は、第１分周クロック信号を遅延して得られた第１遅延クロック信号を排他的論理和回路２４に与える。
【００２４】
可変遅延回路２３は、後述する調整信号に基づいて第２分周クロック信号を可変遅延する。可変遅延回路２３は、第２分周クロック信号を遅延して得られた第２遅延クロック信号を排他的論理和回路２４に与える。
【００２５】
排他的論理和回路２４は、第１遅延クロック信号と第２遅延クロック信号とが入力され、両信号の排他的論理和を演算する。排他的論理和回路２４は、演算結果をクロック信号のデューティ比を調整した調整クロック信号として生成して出力する。調整クロック信号は、調整信号生成回路２５及び位相調整回路１２２に供給される。
【００２６】
調整信号生成回路２５は、積分回路２６と反転増幅回路２７とを備える。
【００２７】
積分回路２６は、排他的論理和回路２４で得られた演算結果を所定時間において積分した積分値を反転増幅回路２７に出力する。本実施形態では、積分回路２６に入力された調整クロック信号の電圧を、所定時間（積分期間）において積分した値、すなわち積分期間に入力された信号の電圧の平均値を、積分値とする。
【００２８】
反転増幅回路２７は、積分回路２６で得られた積分値と調整基準電圧とが入力され、積分値と調整基準電圧とを比較し、比較結果に基づいて調整信号を生成する。反転増幅回路２７は、生成した調整信号を可変遅延回路２３に与える。
【００２９】
反転増幅回路２７は、クロック信号のデューティ比が目標値の５０％のときに固定遅延回路２２の固定遅延量と可変遅延回路２３の可変遅延量とが同等となるように、積分値を反転増幅して調整信号を生成する。反転増幅回路２７は、生成した調整信号を可変遅延回路２３に与えて、可変遅延回路２３の可変遅延動作に対してフィードバック（負帰還）を行っている。
【００３０】
なお、自動調整するデューティ比の目標値は、使用する用途に応じて任意に設定することができる。以下の説明では、例えばデューティ比の目標値を５０％程度に自動調整する場合について説明するが、デューティ比の目標値は、これに限定されることはない。
【００３１】
反転増幅回路２７は、クロック信号のデューティ比が目標値の５０％を下回ったときは、調整信号の電圧がクロック信号の平均電圧よりも高くなるように調整信号を生成する。一方、反転増幅回路２７は、クロック信号のデューティ比が目標値の５０％を上回ったときには、調整信号の電圧がクロック信号の平均電圧よりも低くなるように調整信号を生成する。
【００３２】
ここで、クロック信号の平均電圧とは、クロック信号のハイレベルの電圧とローレベルの電圧とを平均した電圧である。例えば、ハイレベルの電圧を電源電圧（ＶＤＤ）とし、ローレベルの電圧を接地電位（０Ｖ）とすると、平均電圧は電源電圧の１／２となる。
【００３３】
平均電圧が電源電圧の１／２の場合に、クロック信号のデューティ比が５０％とすると、反転増幅回路２７に与えられる調整基準電圧は、電源電圧の１／２となる。なお、調整基準電圧は、上述したクロック信号の平均電圧ならびにデューティ比の目標値に応じて設定される。すなわち、調整基準電圧は、クロック信号のデューティ比が目標値に達したときに、固定遅延回路２２の固定遅延量と可変遅延回路２３の可変遅延量とが同等となる調整信号が反転増幅回路２７で生成されるように設定される。調整基準電圧は、外部からの指令、もしくは装置内部におけるレジスタの設定に基づいて調整することができる。
【００３４】
可変遅延回路２３は、クロック信号のデューティ比が目標値の５０％程度に達したときに可変遅延量が固定遅延回路２２の遅延量と同等となるように調整信号が与えられる。
【００３５】
以上より、調整信号生成回路２５は、排他的論理和回路２４で求められた演算結果を示す出力信号（調整クロック信号）の電圧を所定時間において積分して求めた電圧値（積分値）が、調整クロック信号のローレベルの電圧とハイレベルの電圧とを平均した電圧値となるように可変遅延回路２３の可変遅延量を調整する調整信号を生成する。調整信号生成回路２５は、生成した調整信号を可変遅延回路２３に与える。可変遅延回路２３は、調整信号の電圧が予め設定された調整基準電圧値よりも上昇した場合は可変遅延量を増加させる一方、調整基準電圧値よりも下降した場合には可変遅延量を減少させる。
【００３６】
次に、図３のタイミングを参照して、デューティ比調整回路１２１の動作について説明する。
【００３７】
図３において、クロック信号のデューティ比が、図３（ａ）に示すように目標値の５０％程度であるときには、図３（ｂ）に示す第１分周回路２１の出力と図３（ｃ）に示す第２分周回路２８の出力とは、上述したように同等に遅延される。これにより、排他的論理和回路２４の出力は、図３（ｄ）に示すようにハイレベルの期間ｔ３１とローレベルの期間ｔ３２とが等しくなり、デューティ比が５０％の調整クロック信号が排他的論理和回路２４から出力される。
【００３８】
一方、クロック信号のデューティ比が目標値の５０％からずれて、例えば図３（ｈ）に示すようにハイレベル期間ｔ３３がローレベル期間ｔ３４より短くなり、デューティ比が５０％を下回ったとする。このような場合には、第１分周回路２１の出力は図３（ｆ）、第２分周回路２８の出力は図３（ｇ）に示すようになる。
【００３９】
デューティ比がずれた後、クロック信号の調整が完了せず固定遅延回路２２の固定遅延量と可変遅延回路２３の可変遅延量とが同等である状態では、排他的論理和回路２４の出力は図３（ｈ）に示すようになる。すなわち、調整クロック信号のデューティ比は、クロック信号のデューティ比と同等となっている。
【００４０】
このような状態では、反転増幅回路２７が出力する調整信号の電圧は、クロック信号の平均電圧よりも高くなる。すなわち、調整信号の電圧は、デューティ比がずれる前に比べて上昇することになる。調整信号の電圧が上昇すると、可変遅延回路２３の可変遅延量は増加する。これにより、第２分周回路２８の出力は、デューティ比がずれる前に比べて遅延量が多くなる。第２分周回路２８の出力の遅延量が多くなると、排他的論理和回路２４の出力は、その立ち下がりタイミングが図３（ｈ）の矢印で示す方向にずれて遅くなり、ハイレベルの期間ｔ３３が長くなる。
【００４１】
このような動作が繰り返し行われた後、ハイレベルの期間ｔ３３とローレベルの期間ｔ３４とが等しくなると、可変遅延回路２３の可変遅延量は固定遅延量と同等となり可変遅延量の増加は停止する。この結果、クロック信号調整回路の調整動作は完了して安定し、調整クロック信号のデューティ比は目標値の５０％に到達して維持される。
【００４２】
一方、図３（ｋ）に示すようにクロック信号のハイレベル期間ｔ３５がローレベル期間ｔ３６より長くなり、デューティ比が５０％を上回ったとする。このような場合には、第１分周回路２１の出力は図３（ｆ）、第２分周回路２８の出力は図３（ｊ）に示すようになる。
【００４３】
デューティ比がずれ、クロック信号の調整が完了しない状態、すなわちフィードバックがかかる前の状態、では、排他的論理和回路２４の出力は図３（ｋ）に示すようになる。すなわち、調整クロック信号のデューティ比は、クロック信号のデューティ比と同等となっている。
【００４４】
このような状態では、反転増幅回路２７が出力する調整信号の電圧は、クロック信号の平均電圧よりも低くなる。すなわち、調整信号の電圧は、デューティ比がずれる前に比べて下降することになる。調整信号の電圧が下降すると、可変遅延回路２３の可変遅延量は減少する。これにより、第２分周回路２８の出力は、デューティ比がずれる前に比べて遅延量が少なくなる。第２分周回路２８の出力の遅延量が少なくなると、排他的論理和回路２４の出力は、その立ち下がりタイミングが図３（ｋ）の矢印で示す方向にずれて速まり、ハイレベルの期間ｔ３５が短くなる。
【００４５】
このような動作が繰り返し行われた後、ハイレベルの期間ｔ３５とローレベルの期間ｔ３６とが等しくなると、可変遅延回路２３の可変遅延量は固定遅延量と同等となり可変遅延量の減少は停止する。この結果、クロック信号調整回路の調整動作は完了して安定し、調整クロック信号のデューティ比は目標値の５０％に到達して維持される。
【００４６】
図２に示す構成において、第１分周回路２１ならびに第２分周回路２８は、例えばＤ型のフリップフロップ回路で構成することができる。
【００４７】
調整信号生成回路２５は、図４に示すように、積分回路２６を例えば抵抗４１，４２と容量４３とで構成することができ、反転増幅回路２７を演算増幅器（オペアンプ）４４で構成することができる。この構成では、演算増幅器４４の負（−）の入力端子と排他的論理和回路２４の出力端子との間に抵抗４１が接続され、演算増幅器４４の負の入力端子と出力端子との間に並列接続された抵抗４２と容量４３とが接続される。演算増幅器４４の正（＋）の入力端子には、調整基準電圧が入力され、上記の例ではＶＤＤ／２が与えられる。
【００４８】
上述したように、クロック信号のデューティ比の目標値を５０％とすると、周期をＴｆとするクロック信号のハイレベルの期間ｔ４１は次式（１）で表される。
【００４９】
ｔ４１＝Ｔｆ×０．５  …（１）
可変遅延回路２３に調整信号がフィードバックされる前であって、固定遅延回路２２の固定遅延量と可変遅延回路２３の可変遅延量とが同等の状態では、調整信号の電圧Ｖｃは次式（２）で表される。
【００５０】
Ｖｃ＝−（Ｒ４２／Ｒ４１）×（Ｖｈ−Ｖｌ）×０．５  …（２）
ここで、Ｒ４１は抵抗４１の抵抗値、Ｒ４２は抵抗４２の抵抗値、Ｖｈはクロック信号のハイレベルの電圧値、Ｖｌはクロック信号のローレベルの電圧値である。
【００５１】
調整信号の電圧Ｖｃに対する可変遅延回路２３の可変遅延量の変化量をｔｄとすると、可変遅延回路２３の電圧遅延変換係数Ｃｔは、次式（３）で表される。
【００５２】
Ｃｔ＝ｔｄ／Ｖｃ  …（３）
式（３）と式（２）とから、可変遅延量の変化量ｔｄは、次式（４）で表される。
【００５３】
ｔｄ＝Ｃｔ×（−Ｒ４２／Ｒ４１）×（Ｖｈ−Ｖｌ）×０．５  …（４）
次式（５）に示すように、式（１）と式（４）の値の絶対値が等しくなることで、クロック信号のデューティ比が目標値の５０％に調整することができる。
【００５４】
ｔ４１＝Ｔｆ×０．５＝ｔｄ＝Ｃｔ×（−Ｒ４２／Ｒ４１）×（Ｖｈ−Ｖｌ）×０．５
Ｔｆ＝Ｃｔ×（Ｒ４２／Ｒ４１）×（Ｖｈ−Ｖｌ）  …（５）
以上説明したように、本発明に係る第１実施形態では、構成を複雑化することなく簡易な構成で、クロック信号のデューティ比を目標値に自動で調整することが可能となる。
【００５５】
これにより、手動によるクロック信号の調整作業が不要となり、調整作業による労力や時間を削減することができる。
【００５６】
第１実施形態では、外部で手動により調整したクロック信号を入力する場合に比べて、クロック信号のデューティ比の制限を緩和することが可能となる。これにより、クロック信号を用いた動作における動作マージンを向上することができる。
【００５７】
（デューティ比調整回路の第２実施形態）
図５は本発明のデューティ比調整回路１６１の第２実施形態を示す図である。図５において、デューティ比調整回路１６１は、デューティ比変更回路６１、調整信号生成回路６２を備える。
【００５８】
デューティ比変更回路６１は、調整信号に基づいてクロック信号を可変遅延してクロック信号のデューティ比を変更する。デューティ比変更回路６１は、例えば図６に示す回路で構成することができる。
【００５９】
図６はデューティ比変更回路６１の一構成例を示す図である。デューティ比変更回路６１は、インバータ回路５１，５２、トランジスタ５３，５４を備えている。
【００６０】
インバータ回路５１は、例えば電界効果トランジスタ（ＦＥＴ）のＰチャネルのトランジスタＰ５１とＮチャネルのトランジスタＮ５１とのゲート端子が相互接続され、ドレイン端子が相互接続されて構成される。インバータ回路５１の入力端子には、クロック信号が与えられる。トランジスタＰ５１のソース端子は、トランジスタ５３を介して高位電源（例えば電源電位）に接続されている。トランジスタＮ５１のソース端子は、トランジスタ５４を介して低位電源（例えば接地電位）に接続されている。インバータ回路５１は、クロック信号を反転し、反転したクロック信号をインバータ回路５２に与える。
【００６１】
トランジスタ５３は、ＰチャネルのＦＥＴで構成される。トランジスタ５３のゲート端子には、調整信号が与えられる。この調整信号は、トランジスタＰ５１ならびにトランジスタＮ５１を流れる電流量を制御することでインバータ回路５１の遅延量を調整し、クロック信号のデューティ比を調整する。トランジスタ５４は、ＮチャネルのＦＥＴで構成される。トランジスタ５４のゲート端子には、調整信号が与えられる。
【００６２】
インバータ回路５２は、例えばＦＥＴのＰチャネルのトランジスタＰ５２とＮチャネルのトランジスタＮ５２とのゲート端子が相互接続され、ドレイン端子が相互接続されて構成される。インバータ回路５２の入力端子は、インバータ回路５１の出力端子に接続されている。トランジスタＰ５２のソース端子は、高位電源に接続されている。トランジスタＮ５２のソース端子は、低位電源に接続されている。インバータ回路５２は、インバータ回路５１の出力信号を反転し、反転した出力信号を調整クロック信号として出力する。
【００６３】
このような構成において、調整信号の電圧が上昇すると、トランジスタ５３を流れる電流は減少してトランジスタＰ５１のドレイン電流は減少し、かつトランジスタ５４を流れる電流は増加してトランジスタＮ５１のドレイン電流は増加する。これにより、調整クロック信号は、調整信号の電圧が上昇する前に比べて立ち上がりが遅くなる一方立ち下がりは速くなる。この結果、調整クロック信号のハイレベルの期間は短くなり、ローレベルの期間は長くなる。
【００６４】
一方、調整信号の電圧が下降すると、トランジスタ５３を流れる電流は増加してトランジスタＰ５１のドレイン電流は増加し、かつトランジスタ５４を流れる電流は減少してトランジスタＮ５１のドレイン電流は減少する。これにより、調整クロック信号は、調整信号の電圧が下降する前に比べて立ち上がりが速くなる一方立ち下がりは遅くなる。この結果、調整クロック信号のハイレベルの期間は長くなり、ローレベルの期間は短くなる。
【００６５】
このように、調整信号に応じてクロック信号のハイレベルの期間ならびにローレベルの期間を可変することができる。したがって、クロック信号のデューティ比が目標値を下回っている場合は、調整信号の電圧を下降させ、デューティ比が目標値を上回っている場合には、調整信号の電圧を上昇させる。これにより、クロック信号のデューティ比を目標値に調整することができる。
【００６６】
図５に戻り、調整信号生成回路６２は、積分回路６３と反転増幅回路６４とで構成される。
【００６７】
積分回路６３は、デューティ比変更回路６１から出力される調整クロック信号の電圧を積分期間において積分して求めた電圧値（積分値）を反転増幅回路６４に出力する。
【００６８】
反転増幅回路６４は、積分回路６３で得られた積分値と調整基準電圧とが入力され、積分値と調整基準電圧値とを比較し、比較結果に基づいて調整信号を生成する。反転増幅回路６４は、クロック信号のデューティ比が目標値を下回っている場合は、調整信号の電圧を下降させる一方、目標値を上回っている場合には、調整信号の電圧を上昇させる。反転増幅回路６４は、生成した調整信号をデューティ比変更回路６１に与える。
【００６９】
調整信号生成回路６２は、デューティ比変更回路６１で生成された調整クロック信号の電圧を積分期間において積分して求めた電圧値（積分値）と調整基準電圧とを比較し、比較結果に基づいてデューティ比変更回路６１の可変遅延量を調整する調整信号を生成する。調整信号生成回路６２は、生成した調整信号をデューティ比変更回路６１に与える。
【００７０】
クロック信号のデューティ比が目標値からずれて、例えば目標値を下回った場合には、反転増幅回路６４から出力される調整信号の電圧は上昇し、電圧が上昇した調整信号がデューティ比変更回路６１に与えられる。これにより、調整クロック信号は、調整信号の電圧が上昇する前に比べて立ち上がりが遅くなる一方、立ち下がりは速くなる。
【００７１】
この結果、調整クロック信号のハイレベルの期間は短くなり、ローレベルの期間は長くなり、デューティ比が大きくなる。
【００７２】
一方、クロック信号のデューティ比が目標値を上回った場合には、反転増幅回路６４から出力される調整信号の電圧は下降し、電圧が下降した調整信号がデューティ比変更回路６１に与えられる。これにより、調整クロック信号は、調整信号の電圧が下降する前に比べて立ち上がりが遅くなる一方、立ち下がりは速くなる。
【００７３】
この結果、調整クロック信号のハイレベルの期間は長くなり、ローレベルの期間は短くなり、デューティ比が小さくなる。
【００７４】
第２実施形態のデューティ比調整回路１６１を用いると、第１実施形態のデューティ比調整回路１２１に比べて簡便な構成でクロック信号のデューティ比を目標値に自動調整することが可能となる。
【００７５】
図７は本発明の位相調整回路１２２の構成を示す図である。
【００７６】
図７において、位相調整回路１２２は、固定遅延回路７１、可変遅延回路７２、排他的論理和回路７３、調整信号生成回路７４、サンプルホールド回路７５、バッファ回路７６を備える。
【００７７】
固定遅延回路７１は、第１の信号が入力され、入力された第１の信号を予め設定された遅延量だけ遅延させる。第１の信号を、例えば画像データとする。固定遅延回路７１は、例えば偶数段縦続接続したインバータ回路などで構成することができる。固定遅延回路７１は、画像データを遅延して得られた遅延画像データを排他的論理和回路７３に与える。
【００７８】
可変遅延回路７２は、第２の信号を後述する調整信号に基づいて可変遅延する。第２の信号は、デューティ比調整回路１２１から出力される調整クロック信号とする。可変遅延回路７２は、調整クロック信号を適宜遅延させ、排他的論理和回路７３に与える。可変遅延回路７２は、デューティ比調整回路１２１から供給された調整クロック信号を、画像データに対して位相を調整し、位相調整後のクロック信号を第２の調整クロック信号として出力する。
【００７９】
排他的論理和回路７３は、入力された遅延画像データと第２の調整クロック信号との排他的論理和を演算し、演算結果を調整信号生成回路７４に与える。
【００８０】
調整信号生成回路７４は、積分回路７７と反転増幅回路７８とを備える。
【００８１】
積分回路７７は、排他的論理和回路７３で得られた演算結果を示す出力信号の電圧を所定時間において積分した積分値を反転増幅回路７８に出力する。本実施形態では、積分期間に積分回路７７に入力された信号の電圧の平均値を、積分値とする。
【００８２】
反転増幅回路７８は、積分回路７７で得られた積分値と調整基準電圧とが入力され、積分値と調整基準電圧値とを比較し、比較結果に基づいて調整信号を生成する。反転増幅回路７８は、生成した調整信号をサンプルホールド回路７５に与える。
【００８３】
反転増幅回路７８は、生成した調整信号をサンプルホールド回路７５ならびにバッファ回路７６を介して可変遅延回路７２に戻すことで、可変遅延回路７２の可変遅延動作に対してフィードバック（負帰還）を行う。
【００８４】
反転増幅回路７８は、積分回路７７が算出した積分値が調整基準電圧値よりも低いときは、可変遅延回路７２の可変遅延量を小さく制御する調整信号を出力する。反転増幅回路７８は、積分回路７７が算出した積分値が調整基準電圧値よりも高いときは、可変遅延回路７２の可変遅延量を大きく制御する調整信号を出力する。反転増幅回路７８は、積分回路７７が算出した積分値が調整基準電圧値と同等のときには、同等になったときの可変遅延量を維持する調整信号を出力する。可変遅延回路７２は、調整信号の電圧が予め設定された調整基準電圧によりも上昇した場合は可変遅延量を増加させる一方、調整基準電圧よりも下降した場合には可変遅延量を減少させる。
【００８５】
以上より、調整信号生成回路７４は、排他的論理和回路７３の演算結果に基づいて可変遅延回路７２の可変遅延量を調整する調整信号を生成する。調整信号生成回路７４は、生成した調整信号をサンプルホールド回路７５ならびにバッファ回路７６を介して可変遅延回路７２に与える。
【００８６】
調整信号生成回路７４は、図４に示す構成と同様に、積分回路７７を例えば抵抗４１，４２と容量４３とで構成することができ、反転増幅回路７８を、演算増幅器４４で構成することができる。
【００８７】
サンプルホールド回路７５は、反転増幅回路７８から出力された調整信号を受け取り、調整信号を保持する。サンプルホールド回路７５は、スイッチ７５１と容量７５２とを備える。
【００８８】
スイッチ７５１は、反転増幅回路７８の出力端子とバッファ回路７６の入力端子との間に接続され、サンプルホールド信号に応じて制御される。スイッチ７５１は、サンプルホールド信号が入力されている期間、導通状態となり、調整信号を容量７５２に入力する。スイッチ７５１は、サンプルホールド信号が入力されていない期間は非導通状態となり、調整信号は容量７５２に入力されない。サンプルホールド信号は、画像データとクロック信号との位相を調整する期間、外部からスイッチ７５１に入力される。
【００８９】
容量７５２は、スイッチ７５１を介して与えられた調整信号を保持し、保持した調整信号をバッファ回路７６に与える。
【００９０】
サンプルホールド回路７５は、サンプルホールド信号が入力されている期間、調整信号を保持する。サンプルホールド回路７５は、画像データもしくはクロック信号が連続して入力されずに途中で中断される場合は、サンプルホールド信号に基づいて調整信号のサンプルホールドを停止する。サンプルホールド回路７５は、画像データもしくはクロック信号の入力が途中で中断された場合には、入力が中断される前の調整信号を保持する。
【００９１】
バッファ回路７６は、サンプルホールド回路７５から受け取った調整信号をバッファして可変遅延回路７２に与える。サンプルホールド回路７５及びバッファ回路７６は、画像データもしくはクロック信号が連続して入力される場合には、設けなくともよい。
【００９２】
位相調整回路１２２は、入力される画像データをサンプリングするクロック信号のデューティ比をデューティ比調整回路１２１で５０％に調整してその両エッジで画像データをサンプリングするために、入力される画像データをサンプリングするクロック信号と画像データとの位相を調整する回路である。
【００９３】
位相調整回路１２２は、第１の信号と第２の信号との位相を自動調整する機能を備える。第２の信号は、第１の信号に対して位相を調整するクロック信号となる。なお、第１の信号ならびに第２の信号は、これに限定されることはなく、使用する用途に応じに様々な信号を設定することができる。
【００９４】
次に、図８に示すタイミングチャートを参照して、位相調整回路１２２の動作について説明する。
【００９５】
図８に示すタイミングチャートは、位相調整回路１２２がクロック信号に同期して画像データを読み込み、保持するタイミングを示している。図８において、図８（ａ）に示す画像データは、図８（ｂ）〜（ｅ）に示す位相１〜位相４のクロック信号のいずれかの立ち上がりタイミングと立ち下がりタイミングとの双方のタイミングで取り込まれ、保持される。画像データのデータ幅は、クロック信号の半周期となる。図８（ｆ）〜（ｉ）は、図８（ａ）に示す画像データと図８（ｂ）〜（ｅ）に示す各位相のクロック信号とが入力された場合の、排他的論理和回路７３の出力信号をそれぞれ示す。
【００９６】
画像データとクロック信号との関係において、画像データの取り込み保持に必要となる仕様として、セットアップタイムとホールドタイムとが挙げられる。セットアップタイムは、通常クロック信号の立ち上がりタイミングとデータの変化を禁止する期間の開始タイミングとの間の期間である。図８（ａ）に示す画像データと図８（ｃ）に示すクロック信号（位相２）とにおいて、セットアップタイムは、画像データの立ち上がりタイミングとクロック信号の立ち上がりタイミングの間のローレベル期間ｔ８１となる。
【００９７】
ホールドタイムは、通常クロック信号の立ち上がりタイミングとデータの変化を禁止する期間の終了タイミングとの間の期間である。図８（ａ）に示す画像データと図８（ｃ）に示すクロック信号とにおいて、ホールドタイムは、クロック信号の立ち上がりタイミングと画像データの立ち下がりタイミングとの間の期間ｔ８２となる。
【００９８】
位相調整回路１２２は、クロック信号と画像データとの位相を調整して、セットアップタイムとホールドタイムのマージンを最大にする。
【００９９】
図８（ａ）に示す画像データと図８（ｃ）に示す位相２のクロック信号とは、画像データの立ち上がりタイミングとクロック信号の立ち上がりタイミングとの間の期間ｔ８１と、クロック信号の立ち上がりタイミングと画像データの立ち下がりタイミングとの間の期間ｔ８２とが等しいため（以下、期間ｔ８１＝期間ｔ８２と示す）、セットアップタイムとホールドタイムとが最適化される一例である。期間ｔ８１と期間ｔ８２の関係は、適宜設定すればよい。
【０１００】
図８に示すタイミングチャートでは、クロック信号の位相が目標とする位相２のクロック信号に対してずれた場合に、調整クロック信号の位相を画像データとクロック信号とが期間ｔ８１＝期間ｔ８２の関係を満たすように調整する例を説明する。
【０１０１】
また、画像データとクロック信号とは、連続して与えられるものとし、サンプルホールド回路７５のスイッチ７５１は導通状態にあるものとする。
【０１０２】
図８（ｃ）に示す位相２のクロック信号が排他的論理和回路７３に入力されると、排他的論理和回路７３は、図８（ｇ）に示す出力信号を出力する。出力信号の電圧を平均した平均電圧ＶＡは、排他的論理和回路７３の出力信号のハイレベルの電圧ＶＨとローレベルの電圧ＶＬとの平均した電圧と同等となる。排他的論理和回路７３の出力信号のハイレベルの電圧ＶＨとローレベルの電圧ＶＬとの平均した電圧は、（ＶＨ＋ＶＬ）／２で算出される。
【０１０３】
排他的論理和回路７３の出力信号の電圧を平均した平均電圧ＶＡは、積分回路７７の出力となる。平均電圧ＶＡ＝｛（ハイレベルの電圧×ハイレベルの期間）＋（ローレベルの電圧×ローレベルの期間）｝／（ハイレベルの期間＋ローレベルの期間）となる。
【０１０４】
すなわち、図８（ｇ）に示すクロック信号が位相２の場合の出力信号の平均電圧ＶＡ２は、次式（６）の関係を有する。
【０１０５】
ＶＡ２＝（ＶＨ＋ＶＬ）／２  …（６）
図８（ｂ）に、位相２のクロック信号に対してずれた位相（位相１）のクロック信号を示す。図８（ｂ）に示す位相１のクロック信号が排他的論理和回路７３に入力されると、排他的論理和回路７３は、図８（ｆ）に示す出力信号を出力する。図８（ｆ）に示す出力信号の平均電圧ＶＡ１は、排他的論理和回路７３の出力信号のハイレベルの電圧ＶＨとローレベルの電圧ＶＬとを平均した電圧を上回り、次式（７）の関係を有する。
【０１０６】
ＶＡ１＞（ＶＨ＋ＶＬ）／２  …（７）
図８（ｄ）に、位相２のクロック信号に対してずれた位相（位相３）のクロック信号を示す。図８（ｄ）に示す位相３のクロック信号が排他的論理和回路７３に入力されると、排他的論理和回路７３は、図８（ｈ）に示す出力信号を出力する。図８（ｈ）に示す出力信号の平均電圧ＶＡ３は、排他的論理和回路７３の出力信号のハイレベルの電圧ＶＨとローレベルの電圧ＶＬとを平均した電圧を下回り、次式（８）の関係を有する。
【０１０７】
ＶＡ３＜（ＶＨ＋ＶＬ）／２  …（８）
図８（ｅ）に、位相２のクロック信号に対して半周期ずれている位相（位相４）を有するクロック信号を示す。図８（ｅ）に示す位相４のクロック信号が排他的論理和回路７３に入力されると、排他的論理和回路７３は、図８（ｉ）に示す出力信号を出力する。図８（ｉ）に示す出力信号の平均電圧ＶＡ４は、排他的論理和回路７３の出力信号のハイレベルの電圧ＶＨとローレベルの電圧ＶＬとを平均した電圧と同等となり、平均電圧ＶＡ２と同様に、式（６）を満たす。
【０１０８】
上記の特性を利用して、調整信号が調整信号生成回路７４で生成される。位相２のクロック信号が排他的論理和回路７３に入力されたときの排他的論理和回路７３の出力信号が積分回路７７で積分されると、所定時間（積分期間）における出力信号の平均電圧ＶＡ２が積分値として得られる。
【０１０９】
得られた積分値は、反転増幅回路７８で調整基準電圧値と比較され、比較結果に基づいて調整信号が反転増幅回路７８から出力される。調整基準電圧は、排他的論理和回路７３の出力信号のハイレベルの電圧ＶＨとローレベルの電圧ＶＬの平均電圧（（ＶＨ＋ＶＬ）／２）に設定される。
【０１１０】
積分値と調整基準電圧値との比較結果において、積分値が調整基準電圧値よりも大きいときには、可変遅延回路７２の可変遅延量を少なくする調整信号が反転増幅回路７８から出力される。一方、積分値が調整基準電圧値よりも小さいときには、可変遅延回路７２の可変遅延量を多くする調整信号が反転増幅回路７８から出力される。積分値と調整基準電圧値とが同等のときには、可変遅延量を可変させずに積分値と調整基準電圧値とが同等になったときの可変遅延量を維持する調整信号が反転増幅回路７８から出力される。
【０１１１】
位相１のクロック信号が可変遅延回路７２に入力されると、積分値は調整基準電圧よりも大きくなる。これにより、可変遅延量を少なく制御する調整信号が、反転増幅回路７８からサンプルホールド回路７５ならびにバッファ回路７６を介して可変遅延回路７２に与えられる。可変遅延回路７２は、可変遅延量を少なく制御する調整信号により、入力された位相１のクロック信号の遅延量を少なくした調整クロック信号を出力する。このような動作が繰り返し行われることで、可変遅延回路７２から出力される調整クロック信号は、徐々に遅延量が少なくなり、画像データと位相１のクロック信号とが期間ｔ８１＝期間ｔ８２の関係となるように調整される。
【０１１２】
調整後、積分回路７７が算出する積分値は調整基準電圧値と同等となる。これにより、可変遅延量を可変しない、調整後の可変遅延量を維持する調整信号が可変遅延回路７２に与えられる。この結果、画像データと位相１のクロック信号とが期間ｔ８１＝期間ｔ８２の関係となるように調整され、位相調整が完了する。
【０１１３】
位相３のクロック信号が可変遅延回路７２に入力されると、積分値は調整基準電圧値よりも小さくなる。これにより、可変遅延量を多く制御する調整信号が、反転増幅回路７８からサンプルホールド回路７５ならびにバッファ回路７６を介して可変遅延回路７２に与えられる。可変遅延回路７２は、可変遅延量を多く制御する調整信号により、入力された位相３のクロック信号の遅延量を多くした調整クロック信号を出力する。このような動作が繰り返し行われることで、可変遅延回路７２から出力される調整クロック信号は、徐々に遅延量が多くなり、画像データと調整クロック信号とが期間ｔ８１＝期間ｔ８２の関係となるように調整される。
【０１１４】
調整後、積分値は調整基準電圧値と同等となる。これにより、可変遅延量を可変しない、調整後の可変遅延量を維持する調整信号が可変遅延回路７２に与えられる。この結果、画像データと調整クロック信号とが期間ｔ８１＝期間ｔ８２の関係となるように調整され、位相調整が完了する。
【０１１５】
図８（ｅ）に示す位相４のクロック信号は、位相２のクロック信号に対して半周期ずれた位相である。位相４のクロック信号は、位相２のクロック信号になるには位相１のクロック信号または位相３のクロック信号を経る。したがって、位相４のクロック信号は、位相１のクロック信号または位相３のクロック信号の状態から目標とする位相２のクロック信号に自動調整される。
【０１１６】
（第２実施形態）
図９は本発明の第２実施形態に係るクロック信号調整回路１７１における諸信号のタイミングを示すタイミングチャートである。
【０１１７】
図１に示す画素読み出し駆動部１７に備えられたクロック信号調整回路１７１は、図７に示す位相調整回路１２２と同様に構成される。クロック信号調整回路１７１は、液晶画素１１０を駆動する画素駆動用の信号を他のクロック信号の位相に合わせる回路である。
【０１１８】
クロック信号調整回路１７１は、第１の信号として第１クロック信号と、第２の信号として第２クロック信号が入力され、両信号の位相を調整する。第１クロック信号ならびに第２クロック信号は、画素に一度印加された図１に示す列データ線Ｄからの信号電圧を液晶画素１１０の液晶駆動端子に読み出す際に用いられる。
【０１１９】
図９（ａ）に示す第１クロック信号は、固定遅延回路７１に入力される。第２クロック信号は、第１クロック信号に対して位相を調整する信号として可変遅延回路７２に入力される。第２クロック信号は、可変遅延回路７２にて図９（ａ）に示す第１クロック信号の位相に対して図９（ｂ）に示す位相とを目標として第２クロック信号が可変遅延回路７２に与えられると、第２クロック信号は遅延される。ここで、第２クロック信号が遅延されて可変遅延回路７２から出力された調整第２クロック信号は、図９（ｂ）に示す目標とする位相とする。
【０１２０】
固定遅延回路７１により遅延された第１クロック信号と、可変遅延回路７２により可変遅延された調整第２クロック信号とを排他的論理和回路７３が演算した結果は、図９（ｄ）に示す出力信号となる。排他的論理和回路７３の出力信号は、調整信号生成回路７４の積分回路７７で、期間ｔ９１において積分される。積分結果は、排他的論理和回路７３の出力信号の電圧を期間ｔ９１において平均した平均電圧として得られる。期間ｔ９１は、第２クロック信号の位相を調整する期間として設定される。したがって、サンプルホールド回路７５のスイッチ７５１は、図９（ｅ）に示すハイレベルのサンプルホールド信号に基づいて期間ｔ９１の間、導通状態に制御される。これにより、反転増幅回路７８の出力は、容量７５２にサンプルホールドされる。
【０１２１】
図９（ｄ）に示す出力信号の平均電圧は、排他的論理和回路７３の出力信号のハイレベルの電圧ＶＨとローレベルの電圧ＶＬとを平均した電圧と等しくなる。すなわち、排他的論理和回路７３の出力を期間ｔ９１において平均した平均電圧ＶＡは、式（６）で表される。
【０１２２】
排他的論理和回路７３のハイレベルの電圧ＶＨをＶＤＤとし、ローレベルの電圧ＶＬを接地電位（０Ｖ）とすると、ＶＨ＝ＶＤＤ、ＶＬ＝０となり、徐々に遅延量が少なくなり、画像データとクロック信号とが期間ｔ８１＝期間ｔ８２の関係となるように調整される。
【０１２３】
式（６）は次式（９）で表せる。
【０１２４】
ＶＡ＝（ＶＨ＋ＶＬ）／２＝ＶＤＤ／２  …（９）
上述した特性を利用して、排他的論理和回路７３の出力を平均した平均電圧と、排他的論理和回路７３の出力信号のハイレベルの電圧とローレベルの電圧とを平均した電圧とを反転増幅回路７８で比較する。したがって、反転増幅回路７８に入力される調整基準電圧は、ＶＤＤ／２とする。
【０１２５】
目標とする位相の調整第２クロック信号が可変遅延回路７２から出力されると、上述したように調整基準電圧値と同等のＶＤＤ／２となる積分値が反転増幅回路７８に入力される。調整第２クロック信号は目標とする位相なので調整する必要はなく、可変遅延回路７２の可変遅延量を可変する必要はない。この場合には、それまでの可変遅延量を変えずに維持する調整信号が反転増幅回路７８から出力され、可変遅延回路７２に与えられる。
【０１２６】
可変遅延回路７２は、与えられた調整信号に基づいて、設定されている可変遅延量を変えずに維持して調整第２クロック信号を出力する。
【０１２７】
第２クロック信号の位相がずれ、調整第２クロック信号が例えば図９（ｃ）に示すように、図９（ｂ）に示す信号の位相に対して位相が進むようにずれた場合には、位相がずれた調整第２クロック信号が排他的論理和回路７３に与えられる。固定遅延回路７１で遅延された第１クロック信号と位相がずれた調整第２クロック信号との排他的論理和の演算結果は、図９（ｆ）に示すようになる。この演算結果は、調整信号生成回路７４の積分回路７７で積分される。積分値は、排他的論理和回路７３の出力信号の電圧を期間ｔ９１の時間平均した平均電圧として得られる。
【０１２８】
平均電圧は、排他的論理和回路７３の出力信号のハイレベルの電圧ＶＨとローレベルの電圧ＶＬとを平均した電圧よりも小さくなる。すなわち、排他的論理和回路７３の出力を期間ｔ９１において平均した平均電圧ＶＡは、次式（１０）で表される。
【０１２９】
ＶＡ＝７／９×（ＶＨ＋ＶＬ）／２  …（１０）
式（１１）で表される平均電圧ＶＡの積分値は、反転増幅回路７８に入力されて調整基準電圧と比較される。比較結果において、平均電圧は調整基準電圧よりも低くなり、可変遅延量を少なく制御する調整信号が反転増幅回路７８から出力される。出力された調整信号は、サンプルホールド回路７５でサンプルホールされてバッファ回路７６を介して可変遅延回路７２に与えられる。
【０１３０】
可変遅延回路７２は、可変遅延量を少なく制御する調整信号にしたがって入力された第２クロック信号の遅延量を少なくした調整第２クロック信号を出力する。このような動作が繰り返し行われることで、可変遅延回路７２から出力される調整第２クロック信号は、徐々に遅延量が少なくなり、目標とする位相に調整される。
【０１３１】
調整第２クロック信号が目標とする位相に調整されると、積分値は調整基準電圧値と同等となる。これにより、上述したように可変遅延量を可変しない、調整後の可変遅延量を維持する調整信号が可変遅延回路７２に与えられる。この結果、調整第２クロック信号は、目標とする位相に調整されて可変遅延回路７２から出力され、位相調整が完了する。
【０１３２】
一方、第２クロック信号の位相がずれ、これにともなって調整第２クロック信号が図９（ｃ）に示す例とは逆に位相がずれた場合には、平均電圧は調整基準電圧よりも高くなる。これにより、反転増幅回路７８は、可変遅延量を大きくする調整信号を可変遅延回路７２に与える。
【０１３３】
可変遅延回路７２は、可変遅延量を大きく制御する調整信号にしたがって入力された第２クロック信号の遅延量を大きくした調整第２クロック信号を出力する。このような動作が繰り返し行われることで、可変遅延回路７２から出力される調整第２クロック信号は、徐々に遅延が大きくなり、目標とする位相に調整される。
【０１３４】
このように、第１クロック信号と第２クロック信号とは、予め設定された位相関係となるように両信号の位相が自動調整される。
【０１３５】
以上説明したように、第２実施形態のクロック信号調整回路１７１では、クロック信号の位相が目標とする位相からずれた場合に、目標とする位相に自動調整することが可能となる。
【０１３６】
（第３実施形態）
図１０は本発明の第３実施形態に係るクロック信号調整回路１３０の構成を示す図である。
【０１３７】
クロック信号調整回路１３０は、可変遅延回路１０１、２相クロック信号生成回路１０２、論理積回路１０３、調整信号生成回路１０４を備える。
【０１３８】
可変遅延回路１０１は、クロック信号が入力され、クロック信号を調整信号に基づいて可変遅延する。可変遅延回路１０１は、調整信号の電圧が予め設定された調整基準電圧によりも上昇した場合は可変遅延量を増加させる。可変遅延回路１０１は、クロック信号を可変遅延して得られた遅延クロック信号を２相クロック信号生成回路１０２に与える。
【０１３９】
２相クロック信号生成回路１０２は、クロック信号と可変遅延回路１０１で得られた遅延クロック信号とが入力され、両クロック信号に基づいて第１相クロック信号と第２相クロック信号とを生成する。２相クロック信号生成回路１０２は、生成した第１相クロック信号と第２相クロック信号とを論理積回路１０３に与える。
【０１４０】
論理積回路１０３は、２相クロック信号生成回路１０２から与えられた第１相クロック信号と第２相クロック信号との論理積を演算する。論理積回路１０３は、演算結果を調整信号生成回路１０４に与える。
【０１４１】
調整信号生成回路１０４は、論理積回路１０３の演算結果を積分する。調整信号生成回路１０４は、積分値が予め設定された調整基準電圧となるように可変遅延回路１０１の可変遅延量を調整する。調整信号生成回路１０４は、可変遅延回路１０１で遅延されたクロック信号が２相クロック信号生成回路１０２に与えられた際に相互のハイレベル期間が重複しない第１相クロック信号と第２相クロック信号とを生成する調整信号を生成する。調整信号生成回路１０４は、生成した調整信号を可変遅延回路１０１に与える。
【０１４２】
調整信号生成回路１０４は、積分回路１０５と反転増幅回路１０６とで構成される。
【０１４３】
積分回路１０５は、論理積回路１０３で得られた演算結果を示す出力信号の電圧積分期間において積分した積分値を反転増幅回路７８に出力する。本実施形態では、積分期間に積分回路１０５に入力された信号の電圧の平均値を、積分値とする。
【０１４４】
反転増幅回路１０６は、積分回路１０５で得られた積分値と調整基準電圧とが入力され、積分値と調整基準電圧値とを比較し、比較結果に基づいて調整信号を生成する。反転増幅回路１０６は、生成した調整信号を可変遅延回路１０１に与える。反転増幅回路１０６は、生成した調整信号を可変遅延回路１０１に戻すことで、可変遅延回路１０１の可変遅延動作に対してフィードバック（負帰還）を行う。
【０１４５】
反転増幅回路１０６は、積分回路１０５の積分値が調整基準電圧値よりも高いときに、可変遅延回路１０１の可変遅延量を多く制御する調整信号を出力する。反転増幅回路１０６は、積分回路１０５の積分値が調整基準電圧値と同等のときには、同等になったときの可変遅延量を維持する調整信号を出力する。
【０１４６】
調整信号生成回路１０４は、図４に示す構成と同様に、積分回路１０５が例えば抵抗４１，４２と容量４３とで構成することができ、反転増幅回路１０６は、演算増幅器（オペアンプ）４４で構成することができる。
【０１４７】
図１１は図１０に示す２相クロック信号生成回路１０２の一構成例を示す図である。
【０１４８】
図１１において、２相クロック信号生成回路１０２は、論理積回路１１１と否定論理和回路１１２とで構成される。論理積回路１１１は、クロック信号と可変遅延回路１０１が出力した遅延クロック信号とが入力され、両信号の論理積を演算する。論理積回路１１１は、演算結果を第１相クロック信号として出力する。
【０１４９】
否定論理和回路１１２は、クロック信号と遅延クロック信号とが入力され、両信号の否定論理和を演算する。否定論理和回路１１２は、演算結果を第２相クロック信号として出力する。
【０１５０】
図１に示す水平シフトラッチ部１３に備えられたクロック信号調整回路１３０は、第１相クロック信号と第２相クロック信号とに基づいて、画像データ入力部１２から与えられた画像データを順次シフトして保持する際に用いられる。水平シフトラッチ部１３は、シフトレジスタやＤ型のフリップフロップ回路などで構成することができ、これらの回路は、基本的に２相のクロック信号を必要とする。特に、クロックドインバータなどを用いたダイナミック型のシフト回路などは、２相のクロック信号における相互のハイレベルの期間が重複しないことが必須となる。
【０１５１】
これらの点を踏まえて、クロック信号調整回路１３０は、第１相クロック信号と第２相クロック信号との相互のハイレベル期間が重複しないように、第１相クロック信号と第２相クロック信号との位相を自動調整する。
【０１５２】
図１２はクロック信号調整回路１３０における諸信号のタイミングを示すタイミングチャートである。
【０１５３】
図１２において、第１相クロック信号と第２相クロック信号とは、相互のハイレベル期間が重複しない理想的な信号として、例えば図１２（ａ），（ｂ）に示すような位相関係が挙げられる。図１２（ａ），（ｂ）に示すような位相関係の第１相クロック信号と第２相クロック信号とが論理積回路１０３に与えられると、両信号の論理積の演算結果は、図１２（ｃ）に示すようにローレベルとなる。論理積回路１０３の低位電源を接地電位（０Ｖ）とすると、論理積の演算結果のローレベルは、接地電位となる。
【０１５４】
論理積の演算結果は、積分回路１０５に与えられて積分され、積分値は反転増幅回路１０６に与えられる。積分値は、反転増幅回路１０６の一方の入力となる調整基準電圧値と比較される。調整基準電圧は、接地電位に設定される。積分値と調整基準電圧値とを比較した結果、積分値は調整基準電圧値と同等となり調整基準電圧を上回らない。これにより、可変遅延回路１０１の可変遅延量を変更しない調整信号が反転増幅回路１０６から出力されて可変遅延回路１０１に与えられる。
【０１５５】
可変遅延回路１０１は、与えられた調整信号にしたがって可変遅延量を変更せず、それまでの可変遅延量を維持し、クロック信号を遅延出力する。したがって、相互のハイレベル期間が重複しない第１相クロック信号と第２相クロック信号とが生成されている場合には、その状態が維持される。
【０１５６】
これに対して、可変遅延回路１０１の可変遅延量が不十分な場合には、例えば図１２（ｄ）、（ｅ）に示すような位相関係の第１相クロック信号と第２相クロック信号とが生成される。この場合には、第１相クロック信号と第２相クロック信号との論理積の演算結果は、図１２（ｆ）に示すようになる。すなわち、第１相クロック信号と立ち上がりもしくは立ち下がりタイミングと第２相クロック信号の立ち下がりもしくは立ち上がりタイミングで、ハイレベルのパルス信号が出力される。したがって、第１相クロック信号と第２相クロック信号とは、ハイレベルのパルス信号が出力されたタイミングで重複することになる。
【０１５７】
論理積回路１０３の演算結果として出力されたハイレベルのパルス信号は、積分回路１０５で積分される。積分値は、反転増幅回路１０６に与えられ、調整基準電圧値と比較される。積分値と調整基準電圧値とを比較した結果、積分値は調整基準電圧値よりも高くなる。これにより、可変遅延回路１０１の可変遅延量を大きく変更する調整信号が反転増幅回路１０６から出力されて可変遅延回路１０１に与えられる。
【０１５８】
可変遅延回路１０１は、与えられた調整信号にしたがって可変遅延量を大きくしてクロック信号の遅延量を大きくする。クロック信号の遅延量が大きくなると、第１相クロック信号と第２相クロック信号とのハイレベル期間が重複することは解消される。重複が解消されると、第１相クロック信号と第２相クロック信号との論理積の演算結果は、ローレベルとなる。これにより、上述したように可変遅延量を変更しない調整信号が可変遅延回路１０１に与えられ、相互のハイレベル期間が重複しない第１相クロック信号と第２相クロック信号とが生成され、その状態が維持される。
【０１５９】
このように、相互のハイレベル期間が重複しないように第１相クロック信号と第２相クロック信号との位相が自動調整される。
【０１６０】
以上説明したように、第３実施形態のクロック信号調整回路１３０では、第１相クロック信号と第２相クロック信号とのハイレベル期間が重複した場合には、第１相クロック信号と第２相クロック信号とのハイレベル期間が重複しないように両信号の位相を自動調整することが可能となる。
【０１６１】
図１３は、図２、図７、図１０に示す可変遅延回路２３、７２、１０１の第１構成例を示す図である。
【０１６２】
図１３において、可変遅延回路１６０は、インバータチェーン回路１３１、Ａ／Ｄ変換回路１３２、選択回路１３３を備える。
【０１６３】
インバータチェーン回路１３１は、入力信号を反転出力するインバータ回路が複数段縦続接続されて構成される。インバータチェーン回路１３１は、クロック信号が入力され、偶数段目のインバータ回路のそれぞれの出力信号を、インバータチェーン回路１３１の出力信号として出力する。インバータチェーン回路１３１は、それぞれ遅延量が異なる複数の遅延クロック信号を生成する。
【０１６４】
Ａ／Ｄ変換回路１３２は、アナログ信号として与えられる調整信号をＡ／Ｄ変換し、複数ビットの選択信号を生成する。選択信号は、インバータチェーン回路１３１で生成された複数の遅延クロック信号を選択する信号である。Ａ／Ｄ変換回路１３２は、生成した選択信号を選択回路１３３に与える。
【０１６５】
選択回路１３３は、Ａ／Ｄ変換回路１３２から与えられた選択信号に基づいて、インバータチェーン回路１３１で生成された複数の遅延クロック信号を択一的に選択する。選択回路１３３は、選択した遅延クロック信号を出力する。選択回路１３３は、例えばマルチプレクサなどで構成することができる。
【０１６６】
図１４は、可変遅延回路の第２構成例を示す図である。
【０１６７】
図１４に示す可変遅延回路１４０は、インバータ回路１４１、１４２、トランジスタ１４３〜１４６、定電流源１４７、１４８を備える。
【０１６８】
インバータ回路１４１は、例えばＦＥＴのＰチャネルのトランジスタＰ１４１とＮチャネルのトランジスタＮ１４１とのゲート端子が相互接続され、ドレイン端子が相互接続されて構成される。インバータ回路１４１の入力端子には、クロック信号が与えられる。トランジスタＰ１４１のソース端子は、トランジスタ１４３のドレイン端子に接続されている。トランジスタＮ１４１のソース端子は、トランジスタ１４４のドレイン端子に接続されている。インバータ回路１４１は、クロック信号を反転し、反転したクロック信号をインバータ回路１４２に与える。
【０１６９】
インバータ回路１４２は、例えばＦＥＴのＰチャネルのトランジスタＰ１４２とＮチャネルのトランジスタＮ１４２とのゲート端子が相互接続され、ドレイン端子が相互接続されて構成される。インバータ回路１４２の入力端子には、インバータ回路１４１の出力信号のクロック信号を反転した信号が与えられる。トランジスタＰ１４２のソース端子は、高位電源（例えば電源電位）に接続されている。トランジスタＮ１４２のソース端子は、低位電源（例えば接地電位）に接続されている。インバータ回路１４２は、インバータ回路１４１の出力信号を反転し、クロック信号を可変遅延した遅延クロック信号として出力する。
【０１７０】
トランジスタ１４３は、例えばＦＥＴのＰチャネルのトランジスタで構成される。トランジスタ１４３は、ゲート端子に調整信号が与えられる。トランジスタ１４３は、ドレイン端子がトランジスタＰ１４１のソース端子に接続され、ソース端子が定電流源１４７ならびにトランジスタ１４５のソース端子に接続されている。
【０１７１】
トランジスタ１４４は、例えばＦＥＴのＮチャネルのトランジスタで構成される。トランジスタ１４４は、ゲート端子に第２リファレンス電圧が与えられる。トランジスタ１４４は、ドレイン端子がトランジスタＮ１４１のソース端子に接続され、ソース端子が定電流源１４８ならびにトランジスタ１４６のソース端子に接続されている。
【０１７２】
トランジスタ１４５は、例えばＦＥＴのＰチャネルのトランジスタで構成される。トランジスタ１４５は、ゲート端子に第１リファレンス電圧が与えられる。トランジスタ１４５は、ドレイン端子が接地され、ソース端子が定電流源１４７ならびにトランジスタ１４３のソース端子に接続されている。トランジスタ１４３とトランジスタ１４５とは、トランジスタサイズが同等で駆動能力が等しく、定電流源１４７に対して差動回路を構成する。
【０１７３】
トランジスタ１４６は、例えばＦＥＴのＮチャネルのトランジスタで構成される。トランジスタ１４６は、ゲート端子に調整信号が与えられる。トランジスタ１４６は、ドレイン端子が電源電位に接続され、ソース端子が定電流源１４８ならびにトランジスタ１４４のソース端子に接続されている。トランジスタ１４４とトランジスタ１４６とは、トランジスタサイズが同等で駆動能力が等しく、定電流源１４８に対して差動回路を構成する。
【０１７４】
定電流源１４７は、高位電源とトランジスタ１４３ならびにトランジスタ１４５のソース端子との間に挿入されている。定電流源１４７は、トランジスタ１４３，１４５で構成される差動回路に予め設定された定電流を供給する。
【０１７５】
定電流源１４８は、低位電源とトランジスタ１４４ならびにトランジスタ１４６のソース端子との間に挿入されている。定電流源１４８は、トランジスタ１４４，１４６で構成される差動回路に予め設定された定電流を供給する。
【０１７６】
上記構成において、調整信号の電圧と第１リファレンス電圧とが等しい場合は、定電流源１４７が供給する定電流の１／２がトランジスタＰ１４１に供給される。調整信号の電圧と第２リファレンス電圧とが等しい場合は、定電流源１４８が供給する定電流の１／２がトランジスタＮ１４１に供給される。
【０１７７】
このような状態において、調整信号の電圧が上昇すると、トランジスタＰ１４１ならびにトランジスタＮ１４１を流れる電流は減少する。これにより、インバータ回路１４１に供給される電流は減少し、インバータ回路１４１の反転動作は遅くなる。この結果、インバータ回路１４１でのクロック信号の遅延は大きくなり、遅延クロック信号の遅延が大きくなる。
【０１７８】
一方、調整信号の電圧が低下すると、トランジスタＰ１４１ならびにトランジスタＮ１４１を流れる電流は増加する。これにより、インバータ回路１４１に供給される電流は増加し、インバータ回路１４１の反転動作は速くなる。この結果、インバータ回路１４１でのクロック信号の遅延は小さくなり、遅延クロック信号の遅延が小さくなる。
【０１７９】
このように、調整信号の電圧を変化させることで、クロック信号を可変遅延することができる。
【０１８０】
図１５は可変遅延回路の第３構成例を示す図である。
【０１８１】
図１５において、可変遅延回路１５０は、インバータ回路１５１、１５２、トランジスタ１５３、１５４を備えて構成される。インバータ回路１５１は、例えばＦＥＴのＰチャネルのトランジスタＰ１５１とＮチャネルのトランジスタＮ１５１とのゲート端子が相互接続され、ドレイン端子が相互接続されて構成される。インバータ回路１５１の入力端子には、クロック信号が与えられる。トランジスタＰ１５１のソース端子は、トランジスタ１５３を介して高位電源（例えば電源電位）に接続されている。トランジスタＮ１５１のソース端子は、トランジスタ１５４を介して低位電源（例えば接地電位）に接続されている。インバータ回路１５１は、クロック信号を反転し、反転したクロック信号をインバータ回路１５２に与える。
【０１８２】
トランジスタ１５３は、ＰチャネルのＦＥＴで構成される。トランジスタ１５３のゲート端子には、調整信号が与えられる。トランジスタ１５３は、調整信号に基づいてトランジスタＰ１５１を流れる電流量を制御する。これにより、インバータ回路１５１の遅延量は調整される。
【０１８３】
トランジスタ１５４は、ＮチャネルのＦＥＴで構成される。トランジスタ１５４のゲート端子には、調整信号を反転した反転調整信号が与えられる。トランジスタ１５４は、反転調整信号に基づいてトランジスタＮ１５１を流れる電流量を制御する。これにより、インバータ回路１５１の遅延量は調整される。
【０１８４】
インバータ回路１５２は、例えばＦＥＴのＰチャネルのトランジスタＰ１５２とＮチャネルのトランジスタＮ１５２とのゲート端子が相互接続され、ドレイン端子が相互接続されて構成される。インバータ回路１５２の入力端子は、インバータ回路１５１の出力端子に接続されている。トランジスタＰ１５２のソース端子は、高位電源に接続されている。トランジスタＮ１５２のソース端子は、低位電源に接続されている。インバータ回路１５２は、インバータ回路１５１の出力信号を反転し、クロック信号を可変遅延した遅延クロック信号として出力する。
【０１８５】
上記構成において、調整信号の電圧が上昇し、反転調整信号の電圧が低下すると、トランジスタ１５３ならびにトランジスタ１５４のドレイン電流は減少する。これにより、インバータ回路１５１に供給される電流は減少し、インバータ回路１５１の反転動作は遅くなる。この結果、インバータ回路１５１でのクロック信号の遅延は大きくなり、遅延クロック信号の遅延が大きくなる。
【０１８６】
一方、調整信号の電圧が低下し、反転調整信号の電圧が上昇すると、トランジスタ１５３ならびにトランジスタ１５４のドレイン電流は増加する。これにより、インバータ回路１５１に供給される電流は増加し、インバータ回路１５１の反転動作は遅くなる。この結果、インバータ回路１５１でのクロック信号の遅延は大きくなり、遅延クロック信号の遅延が大きくなる。
【０１８７】
このように、調整信号ならびに反転調整信号の電圧を変化させることで、クロック信号を可変遅延することができる。
【符号の説明】
【０１８８】
２１…第１分周回路
２２，７１…固定遅延回路
２３，７２，１０１…可変遅延回路
２４，７３…排他的論理和回路
２５，６２，７４，１０４…調整信号生成回路
２８…第２分周回路
６１，１２１…デューティ比変更回路
１０２…２相クロック信号生成回路
１１０…液晶画素
１２０，１３０，１７１…クロック信号調整回路
【図１】
2015002406.tif 000003
【図２】
2015002406.tif 000004
【図３】
2015002406.tif 000005
【図４】
2015002406.tif 000006
【図５】
2015002406.tif 000007
【図６】
2015002406.tif 000008
【図７】
2015002406.tif 000009
【図８】
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【図９】
2015002406.tif 000011
【図１０】
2015002406.tif 000012
【図１１】
2015002406.tif 000013
【図１２】
2015002406.tif 000014
【図１３】
2015002406.tif 000015
【図１４】
2015002406.tif 000016
【図１５】
2015002406.tif 000017