(57)【要約】【課題】パストランジスタの誤動作を低減する。【解決手段】パスゲート回路はトランジスタ（ＭＰ、ＭＷ、ＭＣ）を有する。トランジスタＭＰは、信号線（ＩＮＬ）と信号線（ＯＵＴＬ）間を接続するパストランジスタとして機能する。トランジスタＭＷは、トランジスタＭＰのオン、オフを設定する信号を入力する信号線（ＢＬ）とノードＳＮ（トランジスタＭＰのゲート）間を接続する。ノードＳＮにハイレベルの電位を書き込む際に、ＩＮＬの電位がハイレベルであれば、ＢＬの電位を通常のハイレベルの電位よりも高電位にする。これにより、ＩＮＬがハイからローレベルへ遷移することでノードＳＮの電位が降下しても、あらかじめ高い電位が書き込まれているため、この電位降下は、トランジスタＭＰの動作に影響しない。【選択図】図２
2015029261.tif 000002
【特許請求の範囲】
【請求項１】
第１の信号線と第２の信号線間の接続を制御する第１のトランジスタと、
前記第１のトランジスタのオン、オフを設定する第１の信号を供給する第３の信号線と、
前記第３の信号線と前記第１のトランジスタのゲート間の接続を制御する第２のトランジスタと、
前記第１の信号を生成する回路と、
を有し、
前記回路は、ハイレベルの前記第１の信号を生成するときに、前記第１の信号線の電位がローレベルの場合は、前記第１の信号を第１のハイレベルにし、前記第１の信号線の電位がハイレベルの場合は、前記第１の信号を前記第１のハイレベルよりも高電位な第２のハイレベルとすることを特徴とする半導体装置。
【請求項２】
第１乃至第３の信号線と、
前記第１の信号線と前記第２の信号線間の接続を制御する第１のトランジスタと、
前記第３の信号線と、前記第１の信号線と前記第１のトランジスタのゲート間の接続を制御する第２のトランジスタと、
出力端子に前記第３の信号線が接続されている回路と、
を有し、
前記回路は、
前記第１の信号線から第１の信号が入力される第１の入力端子と、
前記第１のトランジスタのゲートの電位レベルを設定する第２の信号が入力される第２の入力端子と、
第１の電位を供給する第１の電位供給線と前記出力端子間を接続する第１のスイッチと、
第２の電位を供給する第２の電位供給線と前記出力端子間を接続する第２のスイッチと、
第３の電位を供給する第３の電位供給線と前記出力端子間を接続する第３のスイッチと、
前記第１乃至前記第３のスイッチのオン、オフを制御する制御部と、
を有し、
前記第１および前記第２の電位は、前記出力端子の電位をハイレベルにする電位であり、前記第２の電位は前記第１の電位よりも高く、
前記第３の電位は、前記出力端子の電位をローレベルにする電位であり、
前記制御部は、
前記第２の信号がローレベルの場合、前記第３のスイッチをオンにし、他のスイッチをオフにし、
前記第２の信号がハイレベル、かつ前記第１の信号がローレベルの場合、前記第１のスイッチをオンにし、他のスイッチをオフにし、
前記第２の信号がハイレベル、かつ前記第１の信号がハイレベルの場合、前記第２のスイッチをオンにし、他のスイッチをオフに
する制御を行うことを特徴とする半導体装置。
【請求項３】
第１乃至第５の信号線と、
第１の信号が入力される第１の信号線と第２の信号線間の接続を制御する第１のトランジスタを有するパスゲート回路と、
前記第１の信号、および前記第１のトランジスタのオン、オフを設定する第２の信号が入力され、第３の信号を生成し第３の信号線に出力する回路と、
を有し、
前記パスゲート回路は、さらに、第２、第３のトランジスタを有し、
前記第２のトランジスタは前記第３の信号線と前記第１のトランジスタのゲート間の接続を制御し、ゲートが前記第４の信号線に接続され、
前記第１および前記第３のトランジスタは、前記第１および前記第２の信号線間に直列に接続され、前記第３のトランジスタのゲートは、第５の信号線に接続され、
前記回路は、
前記第２の信号がローレベルである場合、ローレベルの前記第３の信号を出力し、
前記第２の信号がハイレベルであり、かつ第１の信号がローレベルである場合、第１のハイレベルの前記第３の信号を出力し、
前記第２の信号がハイレベルであり、かつ前記第１の信号がハイレベルである場合、前記第１のハイレベルよりも高電位の第２のハイレベルの前記第３の信号を出力することを特徴とする半導体装置。
【請求項４】
第１乃至第５の信号線と、
第１の信号が入力される第１の信号線と第２の信号線間の接続を制御する第１のトランジスタを有するパスゲート回路と、
前記第１の信号、および前記第１のトランジスタのオン、オフを設定する第２の信号が入力され、第３の信号を生成し第３の信号線に出力する回路と、
を有し、
前記パスゲート回路は、さらに、第２、第３のトランジスタを有し、
前記第２のトランジスタは前記第３の信号線と前記第１のトランジスタのゲート間の接続を制御し、ゲートが前記第４の信号線に接続され、
前記第１および前記第３のトランジスタは、前記第１および前記第２の信号線間に直列に接続され、前記第３のトランジスタのゲートは、第５の信号線に接続され、
前記回路は、
前記第１の信号が入力される第１の入力端子と、
前記第２の信号が入力される第２の入力端子と、
前記第３の信号を出力する出力端子と、
第１の電位を供給する第１の電位供給線と前記出力端子間を接続する第１のスイッチと、
第２の電位を供給する第２の電位供給線と前記出力端子間を接続する第２のスイッチと、
第３の電位を供給する第３の電位供給線と前記出力端子間を接続する第３のスイッチと、
前記第１乃至前記第３のスイッチのオン、オフを制御する制御部と、
を有し、
前記第１および前記第２の電位は、前記出力端子の電位をハイレベルにする電位であり、前記第２の電位は前記第１の電位よりも高く、
前記第３の電位は、前記出力端子の電位をローレベルにする電位であり、
前記制御部は、
前記第２の信号がローレベルの場合、前記第３のスイッチをオンにし、他のスイッチをオフにし、
前記第２の信号がハイレベル、かつ前記第１の信号がローレベルの場合、前記第１のスイッチをオンにし、他のスイッチをオフにし、
前記第２の信号がハイレベル、かつ前記第１の信号がハイレベルの場合、前記第２のスイッチをオンにし、他のスイッチをオフに
する制御を行うことを特徴とする半導体装置。
【請求項５】
スイッチ回路と、
ｎ個（ｎは１以上の整数）の回路と
を有する半導体装置であって、
前記スイッチ回路は、
第１の信号線と、
ｍ行（ｍは２以上の整数）ｎ列のアレイ状に配列されたｍ×ｎ個のパスゲート回路と、
前記パスゲート回路の配列に対応して設けられた、ｎ本の第２の信号線と、ｎ本の第３の信号線、ｍ本の第４の信号線、およびｍ本の第５の信号線と、
を有し、
前記パスゲート回路は、第１乃至第３のトランジスタを有し、
ｋ行ｊ列（ｋは２以上ｍ以下の整数、ｊは１以上ｎ以下の整数）の前記パスゲート回路において、
前記第２のトランジスタは前記ｊ列の前記第３の信号線と前記第１のトランジスタのゲート間の接続を制御し、ゲートが前記ｋ行の前記第４の信号線に接続され、
前記第１および前記第３のトランジスタは、前記ｊ列の前記第２の信号線と前記第１の信号線間に直列に接続され、前記第３のトランジスタのゲートは、前記ｋ行の前記第５の信号線に接続され、
前記ｎ個の前記回路は、前記パスゲート回路の配列に対応して設けられており、
第ｊ番の前記回路は、
前記第ｊ列の前記第１の信号線に供給されている第１の信号が入力される第１の入力端子と、
前記第１のトランジスタのオン、オフを設定する第２の信号が入力される第２の入力端子と、
前記第ｊ列の前記第３の信号線に接続された出力端子と、
を有し、
前記第２の入力端子がローレベルである場合、前記出力端子の電位レベルをローレベルにし、
前記第２の入力端子の電位がハイレベルであり、かつ前記第１の入力端子の電位がローレベルである場合、前記出力端子の電位を第１のハイレベルにし、
前記第２の入力端子の電位がハイレベルであり、かつ前記第１の入力端子の電位がハイレベルである場合、前記出力端子の電位を前記第１のハイレベルよりも高電位の第２のハイレベルにすることを特徴とする半導体装置。
【請求項６】
スイッチ回路と、
ｎ個（ｎは１以上の整数）の回路と
を有する半導体装置であって、
前記スイッチ回路は、
第１の信号線と、
ｍ行（ｍは２以上の整数）ｎ列のアレイ状に配列されたｍ×ｎ個のパスゲート回路と、
前記パスゲート回路の配列に対応して設けられた、ｎ本の第２の信号線、ｎ本の第３の信号線、ｍ本の第４の信号線、およびｍ本の第５の信号線と、
を有し、
前記パスゲート回路は、第１乃至第３のトランジスタを有し、
ｋ行ｊ列（ｋは２以上ｍ以下の整数、ｊは１以上ｎ以下の整数）の前記パスゲート回路において、
前記第２のトランジスタは前記ｊ列の前記第３の信号線と前記第１のトランジスタのゲート間の接続を制御し、ゲートが前記ｋ行の前記第４の信号線に接続され、
前記第１および前記第３のトランジスタは、前記ｊ列の前記第２の信号線と前記第１の信号線間に直列に接続され、前記第３のトランジスタのゲートは、前記ｋ行の前記第５の信号線に接続され、
前記ｎ個の前記回路は、前記パスゲート回路の配列に対応して設けられており、
第ｊ番の前記回路は、
前記ｊ列の前記第２の信号線に供給されている第１の信号が入力される第１の入力端子と、
第１のトランジスタのオン、オフを設定する第２の信号が入力される第２の入力端子と、
前記ｊ列の前記第３の信号線に接続された出力端子と、
第１の電位を供給する第１の電位供給線と前記出力端子間を接続する第１のスイッチと、
第２の電位を供給する第２の電位供給線と前記出力端子間を接続する第２のスイッチと、
第３の電位を供給する第３の電位供給線と前記出力端子間を接続する第３のスイッチと、
前記第１乃至前記第３のスイッチのオン、オフを制御する制御部と、
を有し、
前記制御部は、
前記第２の信号がハイレベル、かつ前記第１の信号がローレベルの場合、前記第１のスイッチをオンにし、他のスイッチをオフにする制御を行い、
前記第２の信号がハイレベル、かつ前記第１の信号がハイレベルの場合、前記第２のスイッチをオンにし、他のスイッチをオフにする制御を行い、
前記第２の信号がローレベルの場合、前記第３のスイッチをオンにし、他のスイッチをオフにする制御を行うことを特徴とする半導体装置。
【請求項７】
請求項１乃至６のいずれか１項において、
前記第２のトランジスタは、チャネル幅１μｍあたりのオフ電流値が室温において１０ｚＡ以下であることを特徴とする半導体装置。
【請求項８】
請求項１乃至６のいずれか１項において、
前記第２のトランジスタは、チャネル形成領域が酸化物半導体で形成されることを特徴とする半導体装置。
【請求項９】
請求項１又は２において、
前記第２のトランジスタのチャネル形成領域は、酸化物半導体でチャネルが形成され、
前記第１のトランジスタのチャネル形成領域は、シリコンで形成され、
前記第２のトランジスタは、前記第１のトランジスタの上層に形成されていることを特徴とする半導体装置。
【請求項１０】
請求項３乃至６のいずれか１項において、
前記第１のトランジスタのチャネル形成領域は、酸化物半導体で形成され、
前記第２および前記第３のトランジスタのチャネル形成領域は、シリコンで形成され、
前記第１のトランジスタは、前記第２および前記第３のトランジスタの上層に形成されていることを特徴とする半導体装置。
【請求項１１】
請求項１乃至１０のいずれか１項において、
前記第１のトランジスタのゲートには、容量素子が接続されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書では、半導体装置、その駆動方法、およびその作製方法等について説明する。
【０００２】
なお、本明細書において、半導体装置とは、半導体素子（トランジスタ、ダイオード等）を含む回路を備える装置をいう。また、半導体装置とは、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、表示装置、発光装置、および電子機器等は全て半導体装置である。
【背景技術】
【０００３】
プログラマブル・ロジック・デバイス（ＰＬＤ）は、大規模集積回路（ＬＳＩ）の一種であり、出荷後にユーザがプログラミングにより内部回路の構造を変更できる集積回路である。
【０００４】
ＰＬＤの基本的な構成要素は、論理演算を行う複数のロジック・エレメント、およびロジック・エレメント間を接続する配線である。各ロジック・エレメントの機能、およびロジック・エレメント間の接続構造を変更することで、ＰＬＤの機能が変更される。
【０００５】
例えば、ロジック・エレメント間を接続するスイッチとして、パストランジスタ（Ｐａｔｈ  ｔｒａｎｓｉｓｔｏｒ）と、パストランジスタのオン、オフの設定するデータを格納するメモリを組み合わせたプログラマブル・スイッチ回路が知られている。パストランジスタのオン、オフを設定するデータを書き換えることで、ロジック・エレメント間の接続構造を変更することができる。
【０００６】
ＰＬＤの構成を設定するデータはコンフィギュレーション・データと呼ばれる。コンフィギュレーション・データを記憶するメモリはコンフィギュレーション・メモリとよばれる。
【０００７】
また、酸化物半導体を用いることでオフ電流が極めて少ないトランジスタを実現することが知られている。例えば、特許文献１および２には、酸化物半導体を用いたトランジスタが用いられたプログラマブル・スイッチが開示されている。酸化物半導体を用いたトランジスタにより、ＤＲＡＭのようなリフレッシュ動作をせずにパストランジスタのゲートの電位を長期間維持することが可能になる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１１−１７２２１４号公報
【特許文献２】特開２０１２−１８６７９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
コンフィギュレーション・データの書き込みエラーや保持エラーは、ＰＬＤの誤動作を招く。
【００１０】
そこで、本発明の一形態の課題の１つは、安定した動作が可能な半導体装置、およびその駆動方法を提供することにある。また、本発明の一形態の課題の１つは信頼性が向上された半導体装置、およびその駆動方法を提供することにある。
【００１１】
また、本発明の一形態の課題の１つは、データ書き込みエラー、またはデータ保持エラーが低減された半導体装置、およびその駆動方法を提供することにある。また、本発明の一形態の課題の１つは安定したコンテキスト切り替えが可能な半導体装置、およびその駆動方法を提供することにある。
【００１２】
なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。また、本発明の一形態は、これらの課題の全てを解決する必要はないものとする。また、上記以外の課題も明細書等の記載から自ずと明らかになるものであり、明細書等の記載から上記以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１３】
本発明の一形態は、第１の信号線と第２の信号線間の接続を制御する第１のトランジスタと、第１のトランジスタのオン、オフを設定する第１の信号を供給する第３の信号線と、第３の信号線と第１のトランジスタのゲート間の接続を制御する第２のトランジスタと、第１の信号を生成する回路と、を有し、回路は、ハイレベルの第１の信号を生成するときに、第１の信号線の電位がローレベルの場合は、第１の信号を第１のハイレベルにし、第１の信号線の電位がハイレベルの場合は、第１の信号を第１のハイレベルよりも高電位な第２のハイレベルとする半導体装置である。
【００１４】
本発明の一形態は、第１乃至第３の信号線と、第１の信号線と第２の信号線間の接続を制御する第１のトランジスタと、第３の信号線と、第１の信号線と第１のトランジスタのゲート間の接続を制御する第２のトランジスタと、出力端子に第３の信号線が接続されている回路と、を有し、回路は、第１の信号線から第１の信号が入力される第１の入力端子と、第１のトランジスタのゲートの電位レベルを設定する第２の信号が入力される第２の入力端子と、第１の電位を供給する第１の電位供給線と出力端子間を接続する第１のスイッチと、第２の電位を供給する第２の電位供給線と出力端子間を接続する第２のスイッチと、第３の電位を供給する第３の電位供給線と出力端子間を接続する第３のスイッチと、第１乃至第３のスイッチのオン、オフを制御する制御部と、を有し、第１および第２の電位は、出力端子の電位をハイレベルにする電位であり、第２の電位は第１の電位よりも高く、第３の電位は、出力端子の電位をローレベルにする電位であり、制御部は、第２の信号がローレベルの場合、第３のスイッチをオンにし、他のスイッチをオフにし、第２の信号がハイレベル、かつ第１の信号がローレベルの場合、第１のスイッチをオンにし、他のスイッチをオフにし、第２の信号がハイレベル、かつ第１の信号がハイレベルの場合、第２のスイッチをオンにし、他のスイッチをオフにする制御を行う半導体装置である。
【発明の効果】
【００１５】
本発明の一形態により、安定した動作が可能な半導体装置、およびその駆動方法を提供することが可能になる。または、本発明の一形態により、信頼性が向上された半導体装置、およびその駆動方法を提供することが可能になる。または、本発明の一形態により、データ書き込みエラー、またはデータ保持エラーが低減された半導体装置、およびその駆動方法を提供することが可能になる。または、本発明の一形態により、安定したコンテキスト切り替えが可能な半導体装置、およびその駆動方法を提供することが可能になる。
【図面の簡単な説明】
【００１６】
【図１】プログラマブル・ロジック・デバイス（ＰＬＤ）の構成の一例を示すブロック図。
【図２】ロジック・エレメント間を接続するスイッチ回路（ＣＭ−ＳＷ）の構成の一例を示す回路図。
【図３】Ａ：ドライバ（ＢＤＲ）の構成の一例を示すブロック図。Ｂ：ＢＤＲのバッファ回路（ＢＵＦ）の構成の一例を示すブロック図。Ｃ：ＢＵＦの真理値表。
【図４】Ａ：ＢＵＦの構成の一例を示す回路図。Ｂ：ＢＵＦの真理値表。
【図５】ＣＭ−ＳＷの駆動方法の一例を示すタイミングチャート。
【図６】ＣＭ−ＳＷの駆動方法の一例を示すタイミングチャート。
【図７】Ａ、Ｂ：ロジック・エレメント（ＬＥ）の構成の一例を示すブロック図。
【図８】Ａ：ＰＬＤのデバイス構造の一例を示す断面図。Ｂ：トランジスタの構成の一例を示す断面図。
【図９】Ａ−Ｆ：電子機器の構成の一例を示す外観図。
【発明を実施するための形態】
【００１７】
以下に、図面を用いて、本発明の実施の形態について詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１８】
（実施の形態１）
図１―図７を用いて、本実施の形態では、半導体装置の一例としてプログラマブル・ロジック・デバイス（ＰＬＤ）について、説明する。
【００１９】
なお、ユーザがプログラム可能なデバイスとして、小規模な集積回路であるＰＡＬ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ａｒｒａｙ  Ｌｏｇｉｃ）およびＧＡＬ（Ｇｅｎｅｒｉｃ  Ａｒｒａｙ  Ｌｏｇｉｃ）等、並びに大規模な集積回路であるＣＰＬＤ（Ｃｏｍｐｌｅｘ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）、およびＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）等が知られている。本明細書では、ＰＬＤとは、これらを含め、プログラム可能な集積回路のことをいう。
【００２０】
本実施の形態では、動的再構成可能なＰＬＤについても説明する。
【００２１】
＜＜プログラマブル・ロジック・デバイス（ＰＬＤ）の構成例＞＞
図１は、ＰＬＤの構成の一例を示すブロック図である。
【００２２】
ＰＬＤ１０は、複数のロジック・エレメント（ＬＥ）１００、および複数のスイッチ回路（ＣＭ−ＳＷ）１１０を有する。
【００２３】
ＬＥ１００は、ＰＬＤ１０が処理を実行するための基本的な論理演算を行う基本ユニットであり、プロッセシング・エレメント（ＰＥ）と呼ばれることもある。
【００２４】
ＣＭ−ＳＷ１１０は、複数の入力信号線１０１のいずれか１本を出力信号線１０２に接続する機能を有するスイッチの機能と、出力信号線１０２に接続される入力信号線１０１を設定するコンフィギュレーション・データを記憶するメモリ（コンフィギュレーション・メモリ）の機能とを兼ね備えたプログラマブル・スイッチ回路である。図１には、ＣＭ−ＳＷ１１０が３本の入力信号線１０１と１本の出力信号線１０２を有する例を示している。入力信号線１０１にはＬＥ１００の出力が接続され、出力信号線１０２にはＬＥ１００の入力が接続されている。
【００２５】
ＣＭ−ＳＷ１１０は、複数のコンテキスト（コンフィギュレーション・データ（群））を記憶することが可能なメモリ構造を有する。ＰＬＤ１０の動作時に、コンテキストを変更することで、ＬＥ１００のデータパスを変更することができる。つまり、ＰＬＤ１０は、マルチコンテキスト型の動的再構成可能なプロセッサの機能を備える。
【００２６】
ＰＬＤ１０は、ＣＭ−ＳＷ１１０のコンフィギュレーション・メモリの制御信号を生成するドライバ（ＢＤＲ）１３１およびドライバ（ＷＤＲ）１３２、並びにこれらドライバ（１３１、１３２）を制御するコントローラ（ＣＣＴＲ）１３３をさらに有する。
【００２７】
ＢＤＲ１３１は、コンフィギュレーション・データに対応する信号（ＣＤＭＰ）を生成し、ＣＭ−ＳＷ１１０に出力する機能を有する。また、後述するように、ＢＤＲ１３１は、入力信号線１０１に入力されているデータ信号に基づいて信号（ＣＤＭＰ）を生成する。
【００２８】
ＷＤＲ１３２は、コンフィギュレーション・データを書き込むメモリセルを選択する信号を生成する機能を有する。ＣＣＴＲ１３３は、ＰＬＤ１０でのコンフィギュレーション・データの書き込み処理を制御する機能を有する。
【００２９】
なお、ＬＥ１００にも、ＣＭ−ＳＷ１１０と同様に、マルチコンテキスト方式に対応するコンフィギュレーション・メモリを設けることが可能である。これにより、ＰＬＤ１０の稼働中にＣＭ−ＳＷ１１０自体を再構成することが可能になる。この場合、ＣＭ−ＳＷ１１０のコンフィギュレーション・メモリも、ドライバ（１３１、１３２）およびＣＣＴＲ１３３により制御される回路構成とすればよい。
【００３０】
＜＜スイッチ回路ＣＭ−ＳＷ１１０の構成例＞＞
図２は、スイッチ回路ＣＭ−ＳＷ１１０の構成の一例を示す回路図である。
【００３１】
スイッチ回路（ＣＭ−ＳＷ）１１０は、複数の入力信号線（ＩＮＬ）１０１、１本の出力信号線（ＯＵＴＬ）１０２、複数のパスゲート回路（ＰＧＣ：Ｐａｔｈ  Ｇａｔｅ  Ｃｉｒｃｕｉｔ）１１１、ＰＧＣ１１１に制御信号を入力する複数の信号線（ＢＬ、ＷＬ、ＣＬ）を有する。
【００３２】
ＣＭ−ＳＷ１１０には、ＰＧＣ１１１がｍ行ｎ列のアレイ状に配列されている（ｍ、ｎは２以上の整数）。ＰＧＣ１１１の配列に対応して、ｎ本の入力信号線（ＩＮＬ）１０１、ｎ本の信号線（ＢＬ）１２１、ｍ本の信号線（ＷＬ）１２２、およびｍ本の信号線（ＣＬ）１２３が設けられている。図２の例では、ＣＭ−ＳＷ１１０のコンテキスト数はｍである。ここでは、ＣＭ−ＳＷ１１０の行番号を、コンテキストの識別番号に対応させている。
【００３３】
なお、以下の説明において、入力信号線１０１を、信号線ＩＮＬや、ＩＮＬと省略して呼ぶ場合がある。また、”［２］”等の記号は、同じ要素を区別するための識別番号（配列番号）を示している。例えば、ｋ行ｊ列目に設けられているＰＧＣ１１１を、ＰＧＣ［ｋｊ］と呼ぶ場合がある。これらの呼称は、他の信号線、回路、信号、および電位等についても同様である。
【００３４】
図１を参照して説明したように、ｎ本のＩＮＬ１０１は、互いに異なるＬＥ１００の出力が接続され、それぞれ、ＬＥ１００からデータ信号（Ｄｉｎ［１］―Ｄｉｎ［ｎ］）が入力される。ＯＵＴＬ１０２には、ＬＥ１００の入力が接続されている。ＯＵＴＬ１０２には、ＣＭ−ＳＷ１１０により接続されたＩＮＬ［ｊ］から供給されるデータ信号Ｄｉｎ［ｊ］が、データ信号（Ｄｏｕｔ）として出力される。
【００３５】
なお、ＩＮＬ１０１の数を１本とすることができる。この場合、ＣＭ−ＳＷ１１０には、ｍ個のＰＧＣ１１１がｍ行１列のアレイ状に配列されることになる。
【００３６】
ＢＬ１２１はビット線と呼ばれることがある。ＢＬ１２１は、ドライバ（ＢＤＲ）１３１に接続されている。ＢＬ１２１には、ＢＤＲ１３１から、コンフィギュレーション・データに対応する信号（ＣＤＭＰ）が入力される。ＰＬＤ１０の外部から入力されるコンフィギュレーション・データに従って、ＢＤＲ１３１は信号ＣＤＭＰを生成する機能を有する。
【００３７】
ＷＬ１２２はワード線と呼ばれることがある。ＷＬ１２２は、ドライバ（ＷＤＲ）１３２に接続されている。ＷＤＲ１３２は、コンフィギュレーション・データを書き込むＰＧＣ１１１の行番号（アドレス）を選択する信号（ＷＤＳＬＴ）を生成し、ＷＬ１２２に出力する。
【００３８】
ＣＣＴＲ１３３はコンフィギュレーションを制御するコントローラであり、ＢＤＲ１３１、ＷＤＲ１３２に制御信号を出力する。また、ＣＣＴＲ１３３は、コンテキストを選択する信号（コンテキスト信号ＣＴＸＴ）を生成し、ＣＬ１２３に出力する。
【００３９】
ＣＭ−ＳＷ１１０には、ラッチ回路（ＬＡＴ）１４０、およびリセット回路（ＲＳＴＣ）１５０を設けてもよい。
【００４０】
ＬＡＴ１４０はＯＵＴＬ１０２に接続されており、ＯＵＴＬ１０２の電位レベルを維持する機能を有する。ＬＡＴ１４０は、トランジスタＭ４０およびインバータ４１を有する。
【００４１】
なお、トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する素子である。ゲートを除く２つの端子は、トランジスタの導電型（ｎ、ｐ）、およびこれら端子に入力される電位によって、ソース、ドレインとしての機能が入れ替わることがある。ここでは、回路の動作の理解を容易にするため、オン状態のときゲートよりも電位が低くなる端子を、ｎチャネル型トランジスタではソースと呼び、ｐチャネル型トランジスタではドレインと呼ぶことにする。そのため、原則として、ｎチャネル型トランジスタでは制御信号または接地電位（低電源電位）が入力される端子をソースと呼び、高電源電位が供給される端子をドレインとし、ｐチャネル型トランジスタではこの逆とする。
【００４２】
トランジスタＭ４０のゲートには、インバータ４１を介して、ＯＵＴＬ１０２が接続されている。トランジスタＭ４０は、電位ＶＤＤを供給する配線とＯＵＴＬ１０２間を接続するスイッチとして機能し、そのソースはＶＤＤを供給する配線に接続され、ドレインはＯＵＴＬ１０２に接続されている。電位ＶＤＤは、ＯＵＴＬ１０２をハイレベルの電位にするための高電源電位である。トランジスタＭ４０をオン状態にすることにより、ＯＵＴＬ１０２はＶＤＤを供給する配線に接続され、その電位がハイレベルとなる。
【００４３】
ＲＳＴＣ１５０はＯＵＴＬ１０２に接続されており、ＯＵＴＬ１０２の電位をローレベルにする機能を有する。ＲＳＴＣ１５０は、トランジスタＭ５０を有する。トランジスタＭ５０は、接地電位（ＧＮＤ）を供給する配線とＯＵＴＬ１０２間を接続するスイッチとして機能し、そのソースがＧＮＤを供給する配線に接続され、ドレインがＯＵＴＬ１０２に接続されている。ＧＮＤは、ＯＵＴＬ１０２等の各信号線をローレベルにする電位に対応する。トランジスタＭ５０のゲートは信号線（ＲＳＴＬ）１０３が接続されている。ＲＳＴＬ１０３には、ＣＣＴＲ１３３から制御信号（リセット信号）ＩＮＴが入力される。信号ＩＮＴの入力によりトランジスタＭ５０をオン状態にすることで、ＯＵＴＬ１０２がローレベルにされる。つまり、信号ＩＮＴにより、ＣＭ−ＳＷ１１０の回路構成に関わらず、ＯＵＴＬ１０２の電位をローレベルにリセットすることができる。
【００４４】
＜パスゲート回路ＰＧＣ１１１の構成例＞
ＰＧＣ１１１は、ＣＭ−ＳＷ１１０の基本エレメントである。ＰＧＣ１１１は、プログラマブル・スイッチ回路であり、そのコンフィギュレーション・メモリの記憶部の単位エレメント（メモリセル）でもある。
【００４５】
ＰＧＣ１１１は、３つのトランジスタ（ＭＷ、ＭＰ、ＭＣ）および容量素子Ｃｓを有する。ノードＡ１、Ａ２は入力ノードであり、ノードＹは出力ノードである。また、ノードＳＮ、Ａ３は、それぞれ、トランジスタＭＰのゲート、ドレインである。
【００４６】
ノードＡ１、Ａ２は、それぞれ、対応する列のＩＮＬ１０１、ＢＬ１２１に接続されている。全てのＰＧＣ１１１のノードＹは、ＯＵＴＬ１０２に接続されている。
【００４７】
トランジスタＭＰは、ノードＡ１とノードＹ間を接続するスイッチを構成するパストランジスタである。トランジスタＭＰのオン、オフを設定することにより、ＯＵＴＬ１０２に接続されるＩＮＬ１０１が選択される。トランジスタＭＰは、ゲートがＷＬ１２２に接続され、ソースはノードＡ１に接続され、ドレインはトランジスタＭＣのソースに接続されている。
【００４８】
ＢＤＲ１３１からＰＧＣ１１１に入力される信号ＣＤＭＰは、トランジスタＭＰのオン、オフを設定するためのコンフィギュレーション・データ信号である。信号ＣＤＭＰは、ノードＳＮ（トランジスタＭＰのゲート）に書き込まれ、そこで電位として保持される。トランジスタＭＷは、ノードＡ２とノードＳＮ間を接続するスイッチとして機能する。そのゲートはＷＬ１２２に接続され、ソースはノードＡ２に接続され、ドレインはノードＳＮに接続されている。
【００４９】
トランジスタＭＣは、コンテキストを切り換えるスイッチとして機能し、トランジスタＭＰに直列に接続されているスイッチである。トランジスタＭＣは、ゲートがＣＬ１２３に接続され、ソースがトランジスタＭＰのドレインに接続され、ドレインがノードＹに接続されている。
【００５０】
トランジスタＭＷおよび容量素子Ｃｓは、ノードＳＮ（トランジスタＭＰのゲート）の電位を保持するリテンション回路を構成する。ノードＳＮの電位が、トランジスタＭＰの導通状態（オン、オフ）を設定するコンフィギュレーション・データに対応する。ＣＭ−ＳＷ１１０は、コンフィギュレーション・データを格納するリテンション回路を備えたスイッチ回路である。
【００５１】
トランジスタＭＷをオフとすることで、ノードＳＮは電気的に浮遊状態となる。よって、トランジスタＭＷをオフ電流が極めて少ないトランジスタとすることで、ノードＳＮの電位の変動を抑えることができ、ノードＳＮにコンフィギュレーション・データを長期格納することが可能になる。そのため、リテンション回路（ＭＰ、Ｃｓ）を、ＤＲＡＭのような頻繁なリフレッシュ動作が不要な、不揮発性メモリとして機能させることができる。
【００５２】
容量素子Ｃｓの一方の端子（電極）は、ノードＳＮに接続され、他方の端子は一定電位が供給される配線に接続されている。ここでは、他方の端子をＧＮＤが供給される配線に接続している。なお、容量素子Ｃｓは、素子として設けずに、トランジスタＭＰのゲートの寄生容量を用いることも可能である。
【００５３】
なお、トランジスタのオフ電流とは、オフ状態でソースードレイン間を流れる電流のことをいう。ノードＳＮの電位の変動を抑えるためには、トランジスタＭＷのオフ電流は小さいほど好ましい。ここでは、オフ電流が低いとは、室温においてチャネル幅１μｍあたりの規格化されたオフ電流が１０ｚＡ（１０×１０−２１Ａ）以下であることをいう。オフ電流は少ないほど好ましいため、トランジスタＭＷのチャネル幅１μｍあたりの規格化されたオフ電流を１ｚＡ以下とし、更に１０ｙＡ（１０×１０−２４Ａ）以下とし、更に１ｙＡ以下とする。
【００５４】
このようにオフ電流をきわめて小さくするには、Ｓｉ、Ｇｅよりもバンドギャップが広い（３．０ｅＶ以上）の半導体でトランジスタＭＷのチャネル形成領域を構成するとよい。このようなワイドギャップの半導体として、代表的には、酸化物半導体が知られており、その他に、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）等の化合物半導体等がある。
【００５５】
酸化物半導体は、炭化シリコンや窒化ガリウムと異なり、スパッタ法や湿式法により作製可能であり、量産性に優れるといった利点がある。また、液晶パネルのパックプレーン基板に用いられるガラス基板が耐えうる温度でも結晶性の酸化物半導体膜の形成が可能である。よって、トランジスタＭＷとして、チャネル形成領域が酸化物半導体で形成されているトランジスタを選択することが好ましい。ここでは、酸化物半導体（ＯＳ）でチャネル形成領域が形成されているトランジスタをＯＳトランジスタと呼ぶことにする。
【００５６】
ＯＳトランジスタの酸化物半導体は、少なくともインジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むものが好ましい。また、酸化物半導体は、電気的特性のばらつきを減らすためのスタビライザとなる元素を含むものが好ましい。このような元素として、Ｇａ、Ｓｎ、Ｈｆ、Ａｌ、Ｚｒ等がある。ＯＳトランジスタを構成する酸化物半導体としては、Ｉｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物が代表的である。
【００５７】
なお、ＯＳトランジスタについては、実施の形態２でより詳細に説明する。
【００５８】
＜パスゲート回路（ＰＧＣ）の駆動方法例＞
以下、ＰＧＣ１１１の駆動方法の一例を説明する。
【００５９】
コンフィギュレーション・データの書き込み動作時は、トランジスタＭＣをオフ状態とする。
【００６０】
トランジスタＭＰをオンにするコンフィギュレーション・データを書き込む場合、ノードＡ２をハイレベルにし、トランジスタＭＰをオフにするコンフィギュレーション・データを書き込む場合は、ノードＡ２をローレベルにする。ノードＡ２の所定の電位にした後、トランジスタＭＷをオンにする。これにより、ノードＳＮの電位は、ノードＡ２の電位レベルと同じレベルとなる。つまり、ノードＳＮにコンフィギュレーション・データが書き込まれる。
【００６１】
そして、トランジスタＭＷをオフにすることで、ノードＳＮが電気的に浮遊状態とされ、その電位が保持される。つまり、ＰＧＣ１１１はコンフィギュレーション・データの保持状態となる。
【００６２】
ＰＧＣ１１１をスイッチとして機能させる場合は、トランジスタＭＷをオフにし、トランジスタＭＣをオンにする。ノードＳＮがハイレベルであれば、トランジスタＭＰがオンであるため、ノードＡ１はノードＹに接続される。他方、ノードＳＮがローレベルであれば、トランジスタＭＰがオフであるため、ノードＡ１はノードＹに接続されない。
【００６３】
また、ＣＣＴＲ１３３からの制御信号（ＣＴＸＴ）により、ＣＭ−ＳＷ１１０のある１行を選択することで、コンテキストの切り換えが行われる。具体的には、例えば、ｋ番目のコンテキスト（コンテキスト［ｋ］）を選択する場合は、ｋ行のＣＬ１２３（ＣＬ［ｋ］）をハイレベルにし、他の行のＣＬ１２３をローレベルにする。ＣＬ［ｋ］に接続されたすべてのトランジスタＭＣがオンとなり、ｋ行目のＰＧＣ［ｋ１］―ＰＧＣ［ｋｎ］が選択された状態（アクティブ状態）となる。例えば、ｊ列のＰＧＣ［ｋｊ］に、トランジスタＭＰをオンにするコンフィギュレーション・データが書き込まれている場合、ＯＵＴＬ１０２にはＩＮＬ［ｊ］が接続されることになる。
【００６４】
ＰＧＣ１１１では、コンフィギュレーション・データの書き込み時以外は、トランジスタＭＷをオフにして、ノードＳＮを電気的に浮遊状態とする。そのため、トランジスタＭＰのゲート電位に対するブースティング効果を発現させて、トランジスタＭＰのスイッチング速度を向上させることが可能である。
【００６５】
ノードＳＮの電位がトランジスタＭＰのしきい値電圧（以下、しきい値と呼ぶ）よりも高い場合には、トランジスタＭＰはオン状態であり、ゲート−ソース間容量による容量結合のため、ノードＡ１の電位の上昇によって、ノードＳＮの電位も上昇する。このような効果をブースティング効果という。
【００６６】
ノードＡ１の電位の上昇に伴うノードＳＮの電位上昇（１次的なブースティング効果）は、トランジスタＭＰのゲート‐ソース間容量による容量結合に起因する。そして、ノードＳＮの電位の上昇により、トランジスタＭＰのゲート‐ドレイン間の容量による容量結合に起因して、ノードＡ３に供給される信号（電位）の立ち上がりが加速される（２次的なブースティング効果）。
【００６７】
つまり、ＰＧＣ１１１では、ブースティング効果を積極的に利用することで、ノードＡ１の電位レベルの遷移に連動して、浮遊状態のノードＳＮの電位を上昇、および降下させることができるため、トランジスタＭＰのスイッチング速度を向上させることができる。トランジスタＭＰのゲートとの容量結合（例えば、ゲート−ソース間容量等）が大きいほど、またノードＳＮに接続する他の容量（容量素子Ｃｓ等）が小さいほど、ブースティング効果が高くなる。
【００６８】
また、ＰＧＣ１１１はマルチコンテキスト型の再構成可能なスイッチ回路であるため、ＰＬＤ１０の動作中に、ＰＧＣ１１１のコンフィギュレーション・データを書き換えることが可能である。具体的には、信号ＣＴＸＴにより選択されていない行のＰＧＣ１１１に対して、コンフィギュレーション・データの書き換えが可能である。これにより、コンフィギュレーション・データの書き換えのオーバヘッド（時間）を抑えることができる。また、コンテキスト数の制約がなくなるため、ＰＬＤ１０の再構成の柔軟性が高くなり、少数のＬＥ１００を含む小規模なＰＬＤ１０で、規模がより大きいプロセッサと同等の処理を行うことが可能になる。
【００６９】
ＰＬＤ１０の動作中ではＩＮＬ１０１（ノードＡ１）がハイレベルになることがある。ノードＡ１にハイレベルの信号が供給されている状態のＰＧＣ１１１に、ハイレベルの電位（トランジスタＭＰをオンにするコンフィギュレーション・データ）を書き込む場合、ブースティング効果によりノードＳＮの電位が上昇されていると、トランジスタＭＰをオンにする電位をノードＳＮに書き込むことができないおそれがある。
【００７０】
また、ノードＡ１がハイレベルの状態でノードＳＮにハイレベルの電位を書き込んだ後、ノードＡ１の電位レベルがハイからローに遷移すると、ブースティング効果によりノードＡ１の電位が降下するのに伴い、ノードＳＮの電位も降下し、トランジスタＭＰをオンにする電位が保持されないおそれがある。
【００７１】
ブースティング効果を活用するため、あるいは高集積化のために、トランジスタＭＰのゲートに接続する容量素子Ｃｓの容量が小さくなる程、ブースティング効果によるノードＳＮの電位の変動量が大きくなるので、ＣＭ−ＳＷ１１０のデータ書き込みエラーやデータ保持エラーの問題が顕在化する。これらのエラーはＰＬＤ１０の誤動作の原因となる。
【００７２】
そこで、データ書き込みエラーや、データ保持エラーを低減するため、ＩＮＬ１０１（ノードＡ１）の電位レベルに応じて、ＣＭ−ＳＷ１１０に書き込むコンフィギュレーション・データ（ＣＤＭＰ）の電位レベルを設定するようにする。例えば、信号ＣＤＭＰの生成回路をＢＤＲ１３１に設け、この信号生成回路において、ＩＮＬ１０１の入力信号とコンフィギュレーション・データとに応じた電位レベルを有するように信号ＣＤＭＰを生成する。これにより、容量素子Ｃｓの有無、やその容量値に関わらず、ＩＮＬ１０１の電位の変動によるコンフィギュレーション・データの書き込みエラーや保持エラーが低減できるので、安定したコンテキスト切り替えが可能になる。
【００７３】
＜＜ドライバ（ＢＤＲ）の構成例＞＞
信号ＣＤＭＰの生成回路は、ＢＤＲ１３１の出力段に設けられるバッファ回路に組み込むことができる。なお、ＢＤＲ１３１は、バッファ回路の他、シフトレジスタおよび／またはデコーダ等を有する構成とすればよい。ここでは、ＢＤＲ１３１を、ｎ段のシフトレジスタと、各シフトレジスタの出力にバッファ回路とを有する回路構成とする。
【００７４】
図３Ａに、ＢＤＲ１３１の構成の一例を示す。ここでは、シフトレジスタ１段分の回路ブロックを示している。図３Ｂは、バッファ回路（ＢＵＦ）の構成の一例を示すブロック図である。
【００７５】
ＢＤＲ１３１には、シフトレジスタ（ＳＲ）２０１がｎ段設けられており、それぞれの出力にＢＵＦ２０２が接続されている。ＢＵＦ２０２の出力はＢＤＲ１３１に接続されている。
【００７６】
シフトレジスタ２０１は、ＣＣＴＲ１３３からの制御信号に従い、信号ＣＤＷＤを生成する。信号ＣＤＷＤは、ＰＧＣ１１１に書き込むコンフィギュレーション・データに対応する信号である。ＰＧＣ１１１のトランジスタＭＰをオンに設定する場合、ＣＤＷＤをハイレベルにし、オフに設定する場合、ローレベルにする。ここでは、シフトレジスタ２０１で信号ＣＤＷＤを生成しているが、これに限定されるものではない。
【００７７】
ＢＵＦ２０２の入力端子Ｂ１、Ｂ２には、それぞれ、対応する列（段）のＩＮＬ１０１、シフトレジスタ２０１の出力端子が接続され、出力端子Ｘには、同列のＢＬ１２１が接続されている。ＢＵＦ２０２は、信号ＣＤＭＰを生成して、ＢＤＲ１３１に出力する回路であり、ＩＮＬ１０１から入力されるデータ信号（Ｄｉｎ）、およびシフトレジスタ２０１から入力されるコンフィギュレーション・データ信号（ＣＤＷＤ）の電位レベルに基づいて、ＣＤＭＰの電位レベルを設定する。
【００７８】
＜バッファ回路（ＢＵＦ）の構成例＞
図３Ｂに示すように、例えば、ＢＵＦ２０２は、ロジック部２１１とスイッチ部２１２とを有する構成とすることができる。
【００７９】
スイッチ部２１２は、出力端子Ｘの充電および放電をするために、複数のスイッチを有する。ここでは、充電用のスイッチとして２つのスイッチ（ＳＷ−１、ＳＷ−２）、および放電用のスイッチとして１つのスイッチＳＷ−３を設けている。
【００８０】
スイッチ（ＳＷ−１、ＳＷ−２、ＳＷ−３）は、それぞれ、電位（ＶＨ１、ＶＨ２、ＶＬ）が供給される配線と端子Ｘ（ＢＤＲ１３１）間の接続を制御する。ＶＨ１、ＶＨ２は、ハイレベルの信号を生成するための高電源電位であり、ＶＨ１＜ＶＨ２である。ＶＬは、ローレベルの信号を生成するための低電源電位であり、ＶＬ＜ＶＨ１である。ＶＬは、接地電位（ＧＮＤ）でもよい。
【００８１】
図３Ｃは、ＢＵＦ２０２の真理値表である。ここでは、データ値（０、１）の代わりに”Ｈ”、”Ｌ”を用いる。”Ｈ”、”Ｌ”は電位がハイレベル、ローレベルであることを示している。また、ロジック部２１１の出力値（電位レベル）は、スイッチ部２１２のスイッチ（ＳＷ−１、ＳＷ−２、ＳＷ−３）のオン、オフで示している。
【００８２】
スイッチ（ＳＷ−１、ＳＷ−２）をオンにすることで端子Ｘをハイレベルにすることができる。ＳＷ−１は、端子Ｘに、通常のハイレベルの電位（ＶＨ１）を供給するスイッチであり、ＳＷ−２は、端子Ｘの電位を通常のハイレベルの電位よりも高い電位（ＶＨ２）にするためのスイッチである。
【００８３】
スイッチＳＷ−３は、端子Ｘの電位をローレベルの電位（ＶＬ）にするためのスイッチである。
【００８４】
＜バッファ回路（ＢＵＦ）の動作例＞
図３Ｃを参照して、ＢＵＦ２０２の動作を説明する。
【００８５】
ＢＵＦ２０２は、信号ＣＤＭＰを、”Ｌ”、”Ｈ（ＶＨ１）”および”Ｈ（ＶＨ２）”の３つの電位レベルに設定する機能を有する。信号ＣＤＭＰにはハイレベルの電位が２つあり、ここでは、”Ｈ（ＶＨ１）”は通常のハイレベルに対応し、”Ｈ（ＶＨ２）”は、通常のハイレベルより高電位のハイレベルを表している。
【００８６】
ロジック部２１１は、スイッチ部２１２の制御部であり、端子Ｂ１、Ｂ２からの入力信号（Ｄｉｎ、ＣＤＷＤ）に基づいて、スイッチ部２１２に設けられたスイッチ（ＳＷ−１、ＳＷ−２、ＳＷ−３）のいずれか１つをオンにする制御信号を生成し、スイッチ部２１２に出力する。
【００８７】
Ｂ１の電位レベルに関わらず、Ｂ２が”Ｌ”であれば、ＳＷ−３がオンとなる。つまり、信号ＣＤＷＤがローレベルであれば、ローレベルの信号ＣＤＭＰがＢＬ１２１に入力される。
【００８８】
Ｂ１が”Ｌ”、かつＢ２が”Ｈ”の場合、ＳＷ−１がオンとなり、Ｂ１およびＢ２が”Ｈ”の場合、ＳＷ−２がオンとなる。
【００８９】
つまり、トランジスタＭＰをオンにする信号ＣＤＭＰをＢＬ１２１に出力する場合、ＩＮＬ１０１（Ｄｉｎ）が”Ｌ”であれば、通常のハイレベルの電位（ＶＨ１）がＢＬ１２１に供給され、それが”Ｈ”であれば、ＶＨ１よりも高い電位（ＶＨ２）がＢＬ１２１に供給される。
【００９０】
また、この場合、トランジスタＭＷをオンにすると、トランジスタＭＰをオンにする信号ＣＤＭＰがノードＳＮに書き込まれる。ノードＡ１（Ｂ１）が”Ｌ”であれば、ノードＳＮの電位はＶＨ１となり、”Ｈ”であればＶＨ２となる。
【００９１】
ＶＨ２とＶＨ１の差は、ノードＡ１へのハイレベルの電位（ＶＨ１）の供給によって生じるノードＳＮのブースティング効果による電位の上昇分とすればよく、また、それよりも高くてもよい。
【００９２】
よって、ノードＡ１に電位ＶＨ１が供給されている状態では、それよりも高い電位ＶＨ２でコンフィギュレーション・データの書き込みを行うことができるため、ノードＳＮがブースティング効果によりその電位が上昇されていても、その電位を必要な電位（ここでは、トランジスタＭＰをオンにする電位）まで上昇させることができる。
【００９３】
そして、この後、ノードＡ１の電位が、ＶＨ１からＶＬへ遷移した場合、ブースティング効果が顕著であればノードＳＮの電位が降下することがあるが、ノードＳＮの電位をＶＨ２に上昇させてあるため、このような電位降下が生じても、ハイレベルの電位（トランジスタＭＰをオンにすることが可能な電位）をノードＳＮで保持することが可能である。
【００９４】
したがって、ＢＵＦ２０２をＢＤＲ１３１に設けることで、ノードＡ１の電位レベルの遷移が要因のＰＧＣ１１１のデータ書き込みエラー、およびデータ保持エラーを低減でき、ＰＧＣ１１１の誤動作が低減される。したがって、ブースティング効果を利用してＣＭ−ＳＷ１１０の応答速度の向上と、ＰＬＤ１０の安定した動作との双方を実現することも可能になる。
【００９５】
＜バッファ回路（ＢＵＦ）の回路構成例＞
図４ＡにＢＵＦ２０２のより具体的な回路構成を示す。図４Ｂは、ＢＵＦ２０２の真理値表である。
【００９６】
ロジック部２１１は、インバータ（２２１―２２３）、ＮＯＲゲート回路２２４およびＮＡＮＤゲート回路２２５を有する。ロジック部２１１は、端子（Ｂ１、Ｂ２）に入力された信号の論理演算を行うことで、スイッチ部２１２の制御信号を生成する回路である。
【００９７】
スイッチ部２１２は、トランジスタ（Ｍ２１―Ｍ２３）を有する。トランジスタ（Ｍ２１―Ｍ２３）は、図３Ｂのスイッチ（ＳＷ−１―ＳＷ−３）に対応し、ノード（ＮＧ１―ＮＧ３）は、トランジスタ（Ｍ２１―Ｍ２３）のゲートに対応する。
【００９８】
ＢＵＦ２０２の電源電位については、信号をローレベルにする電位ＶＬを接地電位ＧＮＤとし、信号をハイレベルにする電源電位ＶＨ１、ＶＨ２をそれぞれＶＤＤ、ＶＤＤ２としている。ここでは、ＢＵＦ２０２には、通常のハイレベル（”Ｈ”）の信号を生成する高電源電位として、ＯＵＴＬ１０２の電位をハイレベルにするための電源電位ＶＤＤと同じ電位が供給される（図２参照）。図４Ｂにおいて、”Ｈ２”は、ＶＤＤ２によるハイレベルを表している。
【００９９】
ロジック部２１１において、インバータ２２１、インバータ２２２およびＮＯＲゲート回路２２４の高電源電位はＶＤＤであり、インバータ２２３およびＮＡＮＤゲート回路２２５のそれはＶＤＤ２である。あるいは、インバータ２２３およびＮＡＮＤゲート回路２２５の高電源電位をＶＤＤとし、ＮＡＮＤゲート回路２２５の出力に、電位レベルを変換するレベルシフタ回路を設ける構成も可能である。この場合、レベルシフタ回路ではＶＤＤをＶＤＤ２に変換する機能を有する。
【０１００】
なお、ロジック部２１１、スイッチ部２１２の構成は、図４Ａに限定されるものではない。図４Ａには、ＳＷ−１およびＳＷ−２をｐチャネル型トランジスタとし、ＳＷ−３をｎチャネル型トランジスタとする場合の回路構成の一例を示している。図３Ｃで表される論理演算が実行されるように、スイッチ部２１２のスイッチ（ＳＷ−１―ＳＷ−３）の構成に合わせて、ロジック部２１１の回路構成を設計すればよい。
【０１０１】
信号ＣＤＭＰの生成回路（ＢＵＦ２０２）が適用されるプログラマブル回路は、ＰＧＣ１１１に限定されるものでない。ＰＧＣ１１１のように、トランジスタ（ＭＰ）と、トランジスタ（ＭＰ）のゲートを充放電し、かつそのゲートを電気的に浮遊状態とする機能を備えたトランジスタ（ＭＷ）とを有するプログラマブル回路全般に適用することが可能である。
【０１０２】
＜＜スイッチ回路（ＣＭ−ＳＷ）の駆動方法例＞＞
以下、図５および図６を参照して、ＣＭ−ＳＷ１１０の駆動方法を説明する。図５、図６はＣＭ−ＳＷ１１０の駆動方法の一例を示すタイミングチャートであり、Ｔ１−Ｔ１２は時刻を表している。ここでは、ＰＧＣ１１１の配列が３行３列（ｎ、ｍ＝３）であり、かつ図４ＡのＢＵＦ２０２により、コンフィギュレーション・データ信号（ＣＤＭＰ）が生成される場合を例に、ＣＭ−ＳＷ１１０の駆動方法の一例を説明する。また、ここでは、電位レベルの記載方法は図４Ｂの真理値表と同じとし、ＶＤＤによるハイレベルを”Ｈ”と、ＶＤＤ２によるハイレベルを”Ｈ２”と表記する。
【０１０３】
＜＜Ｔ１―Ｔ６：コンフィギュレーション・モード＞＞
この期間は、ＣＭ−ＳＷ１１０に接続されているＬＥ１００を停止状態（非アクティブ状態）にしておき、ＣＭ−ＳＷ１１０の各ＰＧＣ１１１にコンフィギュレーション・データを書き込むコンフィギュレーション処理が行われる。
【０１０４】
この期間、ＩＮＬ［１］―［３］は”Ｌ”であることが好ましい。これにより、ＢＵＦ２０２において、ハイレベルのＣＤＭＰの生成をＶＤＤだけで行うことができる。また、ＩＮＬ［１］―［３］の電位レベルが遷移しないので、ＣＭ−ＳＷ１１０へのコンフィギュレーション・データの書き込みエラーが抑制できる。
【０１０５】
＜Ｔ１―Ｔ２：出力信号線（ＯＵＴＬ）の初期化＞
まず、ＲＳＴＬ１０３を”Ｈ”にしてＲＳＴＣ１５０のトランジスタＭ５０をオンにし、また、全てのＣＬ１２３（ＣＬ［１］―［３］）を”Ｌ”にして、ＣＭ−ＳＷ１１０（ＰＧＣ［１１］―［３３］）を非アクティブ状態とする。この動作により、ＯＵＴＬ１０２の電位が”Ｌ”に初期化される。
【０１０６】
期間Ｔ１―Ｔ２では、ＲＳＴＬ１０３を”Ｈ”にし、かつＣＬ［１］―［３］を”Ｌ”にする。これにより、ＯＵＴＬ１０２に接続されているＬＥ１００の電位が、電気的に不定な状態や、中間電位（”Ｈ”でも”Ｌ”でもない電位レベル）となることを防ぐことができるので、ＰＬＤ１０の誤動作を防ぐことができる。
【０１０７】
また、図示してはいないが、ＷＬ［１］―［３］を”Ｈ”とし、かつＢＬ［１］―［３］を”Ｌ”とすることで、全てのＣＭ−ＳＷ１１０のノードＳＮの電位レベルを一括で”Ｌ”に初期化することができる。このＣＭ−ＳＷ１１０の初期化動作は、例えば、全てのＰＧＣ１１１のコンフィギュレーション・データを書き換えるときに行ってもよい。
【０１０８】
＜Ｔ２―Ｔ６：スイッチ回路（ＣＭ−ＳＷ）のコンフィギュレーション＞
期間Ｔ２―Ｔ３では、ＣＭ−ＳＷ１１０にコンテキスト［１］が設定される。具体的には、１行目のＰＧＣ［１１］―［１３］のうち、いずれか１つにオン状態を設定するコンフィギュレーション・データを書き込み、他には、オフ状態を設定するコンフィギュレーション・データを書き込む。ここでは、コンテキスト［１］は、ＰＧＣ［１２］をオン状態に設定するデータとする。
【０１０９】
ＷＬ［１］をハイレベルにして、ＰＧＣ［１１］―［１３］のトランジスタＭＷをオンにする。ＢＵＦ［２］は、”Ｈ”のＣＤＷＤおよび”Ｌ”のＤｉｎが入力されているので、”Ｈ”のＣＤＭＰをＢＬ［２］に出力する。他のＢＵＦ［１］、ＢＵＦ［３］は、”Ｌ”のＣＤＷＤが入力されているため、”Ｌ”のＣＤＭＰをＢＬ［１］、ＢＬ［３］に出力する。
【０１１０】
これにより、ＰＧＣ［１１］―［１３］のノードＳＮには、それぞれ、”Ｌ”、”Ｈ”、”Ｌ”が書き込まれる。そして、Ｔ３で、ＷＬ［１］を”Ｌ”にすることで、各ノードＳＮが電気的に浮遊状態とされ、ＰＧＣ［１１］―［１３］はデータ保持状態となる。
【０１１１】
なお、トランジスタＭＷのしきい値電圧に相当する電位だけ、ＢＬ１２１の電位に対してノードＳＮ（容量素子Ｃｓ）への書き込み電位が低下することがある。その場合は、ハイレベルの信号ＷＤＳＬＴを生成するための高電源電位は、ＶＤＤよりも高くすることが好ましい。
【０１１２】
“Ｈ２”の信号ＷＤＳＬＴによりトランジスタＭＷをオンにできる場合は、ＷＤＲ１３２に、高電源電位としてＶＤＤ２を供給して、ＶＤＤ２からハイレベルの信号ＷＤＳＬＴを生成すればよい。また、”Ｈ２”のＷＤＳＬＴでは、トランジスタＭＷをオン状態にする電位まで、そのゲートの電位を十分に上昇させることができない場合は、ＷＤＲ１３２において、ＶＤＤ２よりも高い電源電位（ＶＤＤ３）からハイレベルのＷＤＳＬＴを生成するようにすればよい。この場合、ＢＵＦ２０２に、ＶＤＤ２の代わりにＶＤＤ３を供給するようにしてもよい。このような構成にすることで、ＰＬＤ１０で使用される高電源電位を、ＶＤＤ、ＶＤＤ２およびＶＤＤ３の３つから、ＶＤＤとＶＤＤ３の２つに削減することができる。
【０１１３】
図５、図６では、ＷＤＳＬＴのハイレベルは”Ｈ２”としている。
【０１１４】
期間Ｔ３―Ｔ４では、ＷＬ［２］を”Ｈ”にして、コンテキスト［２］をＣＭ−ＳＷ１１０に設定し、期間Ｔ４―Ｔ５では、ＷＬ［３］を”Ｈ”にして、コンテキスト［３］をＣＭ−ＳＷ１１０に設定する。コンテキスト［２］、［３］を定義するコンフィギュレーション・データは、それぞれ、ＰＧＣ［２１］、ＰＧＣ［３３］をオンに設定するデータである。
【０１１５】
＜＜Ｔ６―Ｔ１２：ユーザー・モード＞
Ｔ６以降は、ＰＬＤ１０が動作中のモードである。ＰＬＤ１０が処理を実行しているモードを”ユーザー・モード”と呼ぶことがある。
【０１１６】
ユーザー・モード期間では、信号線ＲＳＴＬは”Ｌ”とされる。また、コンテキストの切り替えを実行していない期間は、ＷＬ［１］―［３］、ＢＬ［１］―［３］への制御信号の出力は停止される。
【０１１７】
期間Ｔ６―Ｔ７では、ＣＬ［１］が”Ｈ”とされ、コンテキスト［１］が選択される。ＰＧＣ［１２］により、ＩＮＬ［２］がＯＵＴＬに接続されるため、データ信号Ｄｏｕｔとして、Ｄｉｎ［２］が出力される。
【０１１８】
期間Ｔ７―Ｔ８では、ＣＬ［２］が”Ｈ”とされ、コンテキスト［２］が選択される。ＰＧＣ［２１］により、ＩＮＬ［１］がＯＵＴＬに接続されるため、データ信号Ｄｏｕｔとして、Ｄｉｎ［１］が出力される。
【０１１９】
期間Ｔ８―Ｔ１１では、ＣＬ［３］が”Ｈ”とされ、コンテキスト［３］が選択される。ＰＧＣ［３３］により、ＩＮＬ［３］がＯＵＴＬに接続されるため、データ信号Ｄｏｕｔとして、Ｄｉｎ［３］が出力される。
【０１２０】
＜Ｔ９―Ｔ１０：スイッチ回路（ＣＭ−ＳＷ）のコンテキストの切り替え＞
また、期間Ｔ９―Ｔ１０では、選択されていないコンテキスト［１］の切り替えが行われる。更新用のコンテキスト［１］は、ＰＧＣ［１１］をオンにし、他のＰＧＣ［１２］、ＰＧＣ［１３］をオフに設定するデータである。また、ＩＮＬ［１］には、”Ｈ”のＤｉｎが入力されているとする。
【０１２１】
Ｔ９で、ＷＬ［１］を”Ｈ２”にする。ＢＵＦ［１］には、”Ｈ”の信号ＣＤＷＤおよび”Ｈ”の信号Ｄｉｎが入力されているため、ＢＵＦ［１］は”Ｈ２”の信号ＣＤＭＰをＢＬ［１］に出力する。他のＢＵＦ［２］、ＢＵＦ［３］は、それぞれ、”Ｌ”の信号ＣＤＭＰをＢＬ［１］、ＢＬ［３］に出力する。
【０１２２】
Ｔ１０で、ＷＬ［１］を”Ｌ”にすることで、コンテキスト［１］の切り替えが完了する。
【０１２３】
期間Ｔ９―Ｔ１０では、ＩＮＬ［１］が”Ｈ（ＶＤＤ）”であっても、ＩＮＬ［１］の電位よりも高い電位（ＶＤＤ２）をノードＳＮに書き込むので、ノードＳＮの電位を、トランジスタＭＰをオンにすることが可能な電位まで上昇させることができる。つまり、ユーザー・モード中に、コンテキストの切り替えを安定して行うこと可能となる。
【０１２４】
そして、期間Ｔ１１―Ｔ１２では、ＣＬ［１］に”Ｈ”の信号ＣＤＭＰが入力され、コンテキスト［１］が再び選択される。前回（期間Ｔ６―Ｔ７）コンテキスト［１］を選択した時とは異なり、今回は、ＰＧＣ［１１］によりＩＮＬ［１］がＯＵＴＬに接続されるので、データ信号ＤｏｕｔとしてＤｉｎ［１］がＯＵＴＬに出力される。
【０１２５】
Ｔ１０以降に、ＩＮＬ［１］の電位が”Ｈ”から”Ｌ”に遷移すると、ＰＧＣ［１１］のノードＳＮ（トランジスタＭＰのゲート）の電位は、ブースティング効果により降下する場合があるが、コンテキスト［１］の切り替え時に、その電位を”Ｈ２”にあらかじめ昇圧しているので、このような電圧降下が生じても、ＰＧＣ［１１］ではトランジスタＭＰのオン状態が維持される。
【０１２６】
また、期間Ｔ１０以降で、ＩＮＬ［２］、ＩＮＬ［３］の電位が”Ｈ”から”Ｌ”に遷移しても、コンテキスト［１］の切り替え時にＰＧＣ［１２］、ＰＧＣ［１３］のノードＳＮの電位は、”Ｌ”とされているため、ブースティング効果による電圧降下は生じないので、ＰＧＣ［１２］、ＰＧＣ［１３］では、トランジスタＭＰのオフ状態が維持される。
【０１２７】
このように、本実施の形態により、ユーザー・モード中に切り替えられたコンフィギュレーション・データ（コンテキスト）の保持エラーを抑制することができる。
【０１２８】
上述したように、コンテキスト（コンフィギュレーションデータ）の切り替え精度、および保持精度を向上することができるため、ＰＬＤの動作中でもコンテキスト書き換えを安定して行うことが可能になる。よって、本実施の形態により、安定した動作が可能なマルチコンテキスト型のＰＬＤを提供することが可能になる。
【０１２９】
＜＜ロジック・エレメント（ＬＥ）の構成例＞＞
以下、図７を参照して、ロジック・エレメントの具体的な構成を説明する。図７Ａ、図７Ｂは、ロジック・エレメント（ＬＥ）の構成の一例を示すブロック図であり、図示されているＬＥ３０１、３０２は、図１のＰＬＤ１０のＬＥ１００に適用される。
【０１３０】
図７Ａに示すように、ＬＥ３０１は、ルック・アップ・テーブル（ＬＵＴ）３１１、フリップフロップ（ＦＦ）３１２、マルチプレクサ（ＭＵＸ）３１３、およびコンフィギュレーション・メモリ（ＣＭ）３２１、３２２を有する。ＣＭ３２１は、ＬＵＴ３１１用のコンフィギュレーション・データを記憶するメモリであり、ＣＭ３２２は、ＭＵＸ３１３用のコンフィギュレーション・データを記憶するメモリである。
【０１３１】
ＣＭ３２１に格納されているコンフィギュレーション・データによって、ＬＵＴ３１１は、異なる論理演算を実行する。コンフィギュレーション・データによりＬＵＴ３１１で実行される論理演算が確定すると、ＬＵＴ３１１は、入力端子３３１に与えられた複数の入力信号に対応する出力信号を生成し、ＦＦ３１２に出力する。ＦＦ３１２は、ＬＵＴ３１１からの出力信号を保持し、クロック信号ＣＫに同期して、ＬＵＴ３１１の出力信号に対応する信号を出力する。
【０１３２】
ＭＵＸ３１３には、ＬＵＴ３１１からの出力信号と、ＦＦ３１２からの出力信号とが入力されている。ＭＵＸ３１３は、ＣＭ３２２に格納されているコンフィギュレーション・データに従って、上記２つの出力信号のいずれか一方を選択し、出力する機能を有する。ＭＵＸ３１３からの出力信号は、出力端子３３２に与えられる。
【０１３３】
図７ＢのＬＥ３０２は、ＭＵＸ３１４およびＣＭ３２３を有している点で、図７ＡのＬＥ３０１と構成が異なる。ＣＭ３２３には、ＭＵＸ３１４用のコンフィギュレーション・データが記憶される。また、入力端子３３３および出力端子３３４をさらに有する。入力端子３３３には、他のＬＥ３０２の出力端子３３４が直接に、またはＣＭ−ＳＷ１１０を介して接続される。出力端子３３４にはＦＦ３１２の出力信号が供給される。入力端子３３３および出力端子３３４は、例えば、隣接するＬＥ３０２を接続してキャリー・チェーンやレジスタ・チェーンなどを構成する場合に、利用される。
【０１３４】
ＭＵＸ３１４は、ＣＭ３２３に格納されているコンフィギュレーション・データに従って、２つの入力信号のうちいずれか１つを選択し、出力する機能を有する。ＭＵＸ３１４の一方の入力端子にはＬＵＴ３１１の出力信号が入力され、他方の入力端子には入力端子３３３が接続されている。ＭＵＸ３１４の出力信号は、ＦＦ３１２に入力される。ＦＦ３１２は、ＭＵＸ３１４からの出力信号を保持し、クロック信号ＣＫに同期して、ＬＵＴ３１１の出力信号に対応する出力信号を出力する。
【０１３５】
ＣＭ３２１―３２３も、ＣＭ−ＳＷ１１０と同様に、複数のコンテキスト（コンフィギュレーション・データ群）が格納できるメモリ構造とすることができる。
【０１３６】
また、ＬＥ３０１、３０２において、ＦＦ３１２用のＣＭをさらに設けてもよい。例えば、ＦＦ３１２用のＣＭには、ＦＦ３１２の構成を定義するコンフィギュレーション・データを格納する。コンテキストの切り換えにより、ＦＦ３１２の機能を、Ｄ型フリップフロップ、Ｔ型フリップフロップ、ＪＫ型フリップフロップ、またはＲＳ型フリップフロップ等に変更することが可能である。
【０１３７】
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１３８】
（実施の形態２）
本実施の形態では、ＰＬＤのデバイス構造について説明する。
【０１３９】
＜＜ＰＬＤの構成例＞＞
図８Ａは、ＰＬＤ１０のデバイス構造の一例を示す断面図である。図８Ａには、ＰＬＤ１０が作製されたダイ６００を示す。図８Ａには、代表的に、ＰＧＣ１１１の断面構造を示す。なお、図８Ａは、ダイ６００を特定の切断線で切った断面図ではなく、ダイ６００（ＰＬＤ１０を構成するデバイス）の積層構造を説明するための図面である。
【０１４０】
ここでは、バルク状の単結晶シリコンウエハ６０１を用いてダイ６００が作製される。半導体基板として、バルク状の単結晶シリコンウエハ６０１が用いられている。なお、ダイ６００のバックプレーンを作製する基板は、バルク状の単結晶シリコンウエハに限定されるものではなく、様々な半導体基板を用いることができる。例えば、単結晶シリコン層を有するＳＯＩ型半導体基板を用いてもよい。
【０１４１】
図８Ａの例では、トランジスタＭＰ、ＭＣは、単結晶シリコンウエハ６０１にチャネル形成領域を有するＳｉトランジスタであり、トランジスタＭＷはＯＳトランジスタである。トランジスタＭＷおよび容量素子Ｃｓは、トランジスタＭＰ、ＭＣの上層に形成される。このような積層構造とすることで、パスゲート回路に、コンフィギュレーション・データ用のリテンション回路（ＭＷ、Ｃｓ）を設けることによる面積オーバーヘッドを低減することができる。
【０１４２】
トランジスタＭＰ、ＭＣは、単結晶シリコンウエハ６０１に、公知のＣＭＯＳプロセスを用いて作製することができる。ここでは、単結晶シリコンウエハ６０１はｎ型半導体基板とし、トランジスタＭＰ、ＭＣは、単結晶シリコンウエハ６０１中のｐ型ウエル６０３に形成される。また、トランジスタＭＰ、ＭＣは、選択酸化法（ＬＯＣＯＳ法）により形成された素子分離用絶縁層６０２により他の素子と電気的に分離されている。なお、素子分離は、素子分離用絶縁層６０２に限定されるものではなく、トレンチ等公知の手段を用いることができる。
【０１４３】
ｎ型不純物領域６０５は、トランジスタＭＰ、ＭＣのソース領域またはドレイン領域を構成する。絶縁層６１０は同ゲート絶縁層を構成する。絶縁層６１０は、例えば、単結晶シリコンウエハ６０１を酸化および／または窒化することにより形成することができる。絶縁層６１０上の導電層６２１、６２２は、トランジスタＭＰ、ＭＣのゲート電極を構成する。また、導電層６２２は、ＣＬ１２３を構成する、またはＣＬ１２３を構成する導電層に接続されている。
【０１４４】
トランジスタＭＰ、ＭＣを覆って、絶縁層６１１が形成されている。絶縁層６１１上には、導電層６３１、導電層６３２および導電層６３３が形成されている。絶縁層６１０、６１１にはｎ型不純物領域６０５および導電層６２１に達する開口が形成されている。これらの開口に、プラグ６５１、プラグ６５２およびプラグ６５３が形成されている。
【０１４５】
プラグ６５１により、導電層６２１と導電層６３１が接続される。プラグ６５２、プラグ６５３により、導電層６３２、６３３がそれぞれ、ｎ型不純物領域６０５に接続される。導電層６３２は、ＩＮＬ１０１を構成する、またはＩＮＬ１０１を構成する導電層に接続されている。導電層６３３は、ＯＵＴＬ１０２を構成する、またはＯＵＴＬ１０２を構成する導電層に接続されている。
【０１４６】
絶縁層６１１を覆って、絶縁層６１２が形成され、絶縁層６１２上に導電層６４１が形成されている。絶縁層６１２には、導電層６３１に達する開口が形成されており、この開口には、プラグ６５４が形成されている。プラグ６５４により、導電層６３１と導電層６４１が接続されている。
【０１４７】
絶縁層６１２を覆って、絶縁層６１３が形成されている。絶縁層６１３上に、トランジスタＭＷおよび容量素子Ｃｓが形成されている。
【０１４８】
トランジスタＭＷは、酸化物半導体層（ＯＳ層）６６０、導電層６７１、導電層６７２および導電層６８１を有する。ＯＳ層６６０は、トランジスタＭＷのチャネル形成領域を構成する。導電層６８１は同ゲートを構成する。導電層６７１は、ＢＬ１２１を構成する、あるいはＢＬ１２１を構成する配線に接続されている。導電層６８１はＷＬ１２２を構成する、あるいはＷＬ１２２を構成する導電層に接続されている。
【０１４９】
絶縁層６１３には、導電層６４１に達する開口が形成されており、この開口において、導電層６７２は導電層６４１に接続されている。
【０１５０】
ＯＳ層６６０、および導電層６７１、６７２を覆って絶縁層６１４が形成されている。絶縁層６１４は、トランジスタＭＷのゲート絶縁層を構成する。
【０１５１】
容量素子Ｃｓは、ＭＩＭ型の容量素子であり、電極として導電層６７２および導電層６８２を有し、誘電体（絶縁膜）として、絶縁層６１４を有する。
【０１５２】
トランジスタＭＷ、容量素子Ｃｓを覆って、パッシベーション膜として機能する絶縁層６１５が形成されている。絶縁層６１５を覆って絶縁層６１６が形成されている。絶縁層６１６上には、取り出し端子を構成する導電層６９１が形成されている。導電層６９１は、導電層６８２に接続されている。
【０１５３】
絶縁層６１１―６１６は、単層の絶縁膜で、または２層以上の絶縁膜で形成することができる。これら絶縁層６１１―６１６を構成する絶縁膜としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル等でなる膜があげられる。また、これらの絶縁膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて形成することができる。また、絶縁層６１１―６１６を構成する膜として、ポリイミドやアクリル等の樹脂膜を形成することもできる。
【０１５４】
なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。
【０１５５】
導電層（６２１、６２２、６３１―６３３、６４１、６７１、６７２、６８１、６８２、６９１）およびプラグ（６５１―６５４）は、単層の導電膜で、または２層以上の導電膜で形成することができる。このような導電膜としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム等の金属膜を用いることができる。また、これら金属を成分とする合金膜および化合物膜、リン等の不純物元素を含有させた多結晶シリコン膜等を用いることができる。
【０１５６】
ダイ６００において、ＰＬＤ１０を構成するトランジスタ（ＭＰ、ＭＣ、ＭＷ）の構造は、特段の制約はない。図８Ａには、一例として、トランジスタ（ＭＰ、ＭＣ、ＭＷ）をトップゲート構造のトランジスタで作製した例を示した。
【０１５７】
例えば、トランジスタＭＷをデュアルゲート構造とする場合、導電層６４１と共に絶縁層６１２上のＯＳ層６６０と重なる領域に、トランジスタＭＷのバックゲートとして機能する導電層を形成すればよい。この場合、この導電層を導電層６８１（ゲート）に接続して設けてもよいし、導電層６８１とは、電気的に分離した導電層として設けてもよい。
【０１５８】
また、図８Ｂに示すように、トランジスタＭＷに、さらにＯＳ層６６１を設けてもよい。図８Ｂの場合も、ＯＳ層６６０にチャネル形成領域が設けられる。
【０１５９】
図８ＢのトランジスタＭＷを作製するには、導電層６７１、６７２を形成した後、ＯＳ層６６１を構成する単層または多層の酸化物半導体膜、絶縁層６１４を構成する絶縁膜、および導電層６８１、６８２を構成する導電膜を積層する。そして、この導電膜をエッチングするためのレジストマスクを用いて、この積層膜をエッチングすることで、ＯＳ層６６１、絶縁層６１４、導電層６８１が形成される。また、容量素子Ｃｓにおいては、導電層６８２で覆われていない領域の絶縁層６１４は除去される。
【０１６０】
＜＜ＯＳトランジスタ、酸化物半導体膜＞＞
上述したように、トランジスタＭＷをオフ電流の極めて小さいＯＳトランジスタとすることで、ＰＧＣ１１１でのデータ保持特性を向上することができ、ＰＧＣ１１１に対するデータ保持のためのリフレッシュ処理が必要ではなくなる。トランジスタＭＷのオフ電流は低ければ低いほど好ましい。
【０１６１】
そのため、トランジスタＭＷをＯＳトランジスタとする場合、そのチャネル形成領域は、高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ  ＯＳ）で形成するとよい。高純度化ＯＳとは、電子供与体（ドナー）となる水分または水素等の不純物が低減され、かつ酸素欠損が低減されている酸化物半導体のことをいう。このように酸化物半導体を高純度化することで、その導電型を真性または実質的に真性にすることが可能である。なお、実質的に真性とは、酸化物半導体のキャリア密度が、１×１０１７／ｃｍ３未満であることをいう。キャリア密度は、１×１０１５／ｃｍ３未満が好ましく、１×１０１３／ｃｍ３未満がより好ましい。
【０１６２】
高純度化ＯＳでチャネル形成領域を形成することで、室温におけるＯＳトランジスタの規格化されたオフ電流を数ｙＡ／μｍ―数ｚＡ／μｍ程度に低くすることができる。
【０１６３】
酸化物半導体層において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素は、ドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは、酸化物半導体層中で不純物準位を形成する。不純物準位はトラップとなり、ＯＳトランジスタの電気特性を劣化させることがある。酸化物半導体中や、他の層との界面において不純物濃度を低減させることが好ましい。
【０１６４】
酸化物半導体層を真性または実質的に真性とするためには、以下の不純物濃度レベル程度まで高純度化するとよい。以下に列記する不純物濃度は、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析により得られた値であり、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域における値である。高純度化ＯＳとは、不純物濃度のレベルが以下のような部分を有している酸化物半導体であることとする。
【０１６５】
例えば、不純物がシリコンの場合は、その濃度は、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【０１６６】
例えば、不純物が水素の場合は、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
【０１６７】
例えば、不純物が窒素の場合は、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０１６８】
また、結晶を含む酸化物半導体層にシリコンや炭素が高濃度で含まれると、結晶性を低下させることがある。酸化物半導体層の結晶性を低下させないためには、例えば、シリコン濃度は、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。例えば、炭素濃度は、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【０１６９】
ＯＳトランジスタの酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【０１７０】
例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。必要とする電気的特性（移動度、しきい値電圧等）に応じて適切な組成の酸化物半導体層を形成すればよい。
【０１７１】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。なお、本明細書において、酸化物半導体膜の原子数比は、誤差として±２０％の変動を含む。
【０１７２】
例えば、酸化物半導体膜は、スパッタ法により形成することができる。
【０１７３】
例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物の成膜用ターゲットとしては、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、５：５：６、４：２：３、３：１：２、１：１：２、２：１：３、１：３：２、１：３：４、１：６：４または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ系酸化物のターゲットを用いることが好ましい。このようなターゲットを用いてＩｎ−Ｇａ−Ｚｎ系酸化物半導体膜を成膜することで、酸化物半導体膜に結晶部が形成されやすくなる。また、これらのターゲットの充填率は９０％以上が好ましく、９５％以上がより好ましい。充填率の高いターゲットを用いることにより、緻密な酸化物半導体膜を成膜することができる。
【０１７４】
例えば、Ｉｎ−Ｚｎ系酸化物の成膜用ターゲットとしては、原子数比で、Ｉｎ：Ｚｎ＝５０：１―１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１―１：４）のＩｎ−Ｚｎ系酸化物のターゲットを用いることが好ましい。この原子比は、Ｉｎ：Ｚｎ＝１５：１―１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２―３：４）がより好ましい。例えば、Ｉｎ−Ｚｎ系酸化物の成膜用ターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとするとよい。Ｚｎの比率をこのような範囲に収めることで、Ｉｎ−Ｚｎ系酸化物膜の移動度を向上することができる。
【０１７５】
＜酸化物半導体膜の構造＞
以下では、酸化物半導体膜の構造について説明する。
【０１７６】
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜等をいう。
【０１７７】
＜ＣＡＡＣ−ＯＳ膜＞
以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
【０１７８】
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１７９】
試料面と概略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０１８０】
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０１８１】
ＣＡＡＣ−ＯＳ膜に対し、電子回折を行うと、配向性を示すスポット（輝点）が観測される。例えば、ＣＡＡＣ−ＯＳ膜の上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電子線を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測される。
【０１８２】
断面の高分解能ＴＥＭ観察像および平面の高分解能ＴＥＭ像により、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
【０１８３】
なお、ＣＡＡＣ−ＯＳ膜に対し、電子回折を行うと、配向性を示すスポット（輝点）が観測される。例えば、ＣＡＡＣ−ＯＳ膜の上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電子線を用いる電子回折を行うと、スポットが観測される。酸化物半導体膜が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析が可能となる場合がある。
【０１８４】
なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面の高分解能ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
【０１８５】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
【０１８６】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【０１８７】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面の高分解能ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０１８８】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理等の結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチング等によって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
【０１８９】
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
【０１９０】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０１９１】
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
【０１９２】
ＣＡＡＣ−ＯＳ膜を用いたＯＳトランジスタは、可視光や紫外光の照射による電気特性の変動が小さく、信頼性が高い。
【０１９３】
なお、結晶構造の説明において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
【０１９４】
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である金属酸化物ターゲットを用い、スパッタリング法によって成膜する。当該ターゲットにイオンが衝突すると、ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状またはペレット状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
【０１９５】
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、および窒素等）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
【０１９６】
また、成膜時の基板加熱温度を高めることで、平板状またはペレット状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。例えば、基板加熱温度は、１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下とすればよい。
【０１９７】
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減することができる。例えば、成膜ガス中の酸素の割合は、３０体積％以上、好ましくは１００体積％とすることができる。
【０１９８】
＜微結晶半導体膜＞
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、例えば、１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
【０１９９】
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
【０２００】
＜非晶質酸化物半導体膜＞
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
【０２０１】
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
【０２０２】
トランジスタＭＷのＯＳ層６６０およびＯＳ層６６１は、単層または２層以上の多層の酸化物半導体膜とすることができる。例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。酸化物半導体膜が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析が可能となる場合がある。
【０２０３】
例えば、図８ＡのトランジスタＭＷにおいて、ＯＳ層６６０を２層構造とする。構成元素の異なる酸化物で下層と上層の酸化物半導体膜を形成してもよい。例えば、下層は、Ｉｎ−Ｚｎ系酸化物膜とし、上層をＩｎ−Ｇａ−Ｚｎ系酸化物膜とする。あるいは、下層および上層とも、Ｉｎ−Ｇａ−Ｚｎ系酸化物膜で形成することができる。
【０２０４】
例えば、下層および上層とも、Ｉｎ−Ｇａ−Ｚｎ系酸化物膜で形成する場合、一方を、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、５：５：６、または３：１：２の酸化物膜で形成し、他方をＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：６：４、または１：９：６の酸化物膜で形成することができる。
【０２０５】
また、図８Ｂにおいて、ＯＳ層６６０を２層構造とし、ＯＳ層６６１を単層構造とすることで、３層構造の酸化物半導体膜からトランジスタＭＷを形成してもよい。この場合も、３層のすべて、あるいは一部を異なる構成元素の酸化物半導体膜で形成してもよいし、３層を同じ構成元素の酸化物半導体膜で形成してもよい。
【０２０６】
例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物膜でＯＳ層６６０およびＯＳ層６６１を形成する場合、ＯＳ層６６０の上層とＯＳ層６６１は、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：６：４、または１：９：６の酸化物膜で形成し、ＯＳ層６６０の下層は、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、５：５：６、または３：１：２の酸化物膜で形成することができる。
【０２０７】
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０２０８】
（実施の形態３）
ＰＬＤ１０は、デジタル信号処理装置、ソフトウェア無線装置、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、医療用画像処理装置、音声認識装置、暗号装置、機械装置のエミュレータ、電波天文学における電波望遠鏡等、様々な分野の電子機器のプロセッサとして用いることができる。
【０２０９】
例えば、ＰＬＤ１０が組み込まれた電子機器としては、表示装置、パーソナルコンピュータ（ＰＣ）、タブレット型コンピュータ、記録媒体を備えた画像再生装置（ＤＶＤ等の記録媒体の画像データを読み出し、その画像を表示するディスプレイを有する装置）等があげられる。その他に、携帯電話、スマートフォン、ゲーム機（携帯型を含む）、携帯情報端末、電子書籍端末、カメラ（例えば、ビデオカメラ、デジタルスチルカメラ）、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレーヤ等）、スキャナー、コピー機、ファクシミリ、プリンタ、プリンタ複合機等が挙げられる。これら電子機器の具体例を図９Ａ―図９Ｆに示す。
【０２１０】
図９Ａは携帯型ゲーム機の構成例を示す外観図である。携帯型ゲーム機５０００は、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカ５００６、操作キー５００７、およびスタイラス５００８等を有する。
【０２１１】
図９Ｂは携帯情報端末であり、携帯情報端末５０２０は、筐体５０２１、筐体５０２２、表示部５０２３、表示部５０２４、接続部５０２５、および操作キー５０２６等を有する。表示部５０２３は筐体５０２１に設けられており、表示部５０２４は筐体５０２２に設けられている。そして、筐体５０２１と筐体５０２２とは、接続部５０２５により接続されており、筐体５０２１と筐体５０２２の間の角度は、接続部５０２５により変更可能となっている。表示部５０２３における映像の切り替えを、接続部５０２５における筐体５０２１と筐体５０２２との間の角度に従って、行う構成としてもよい。また、表示部５０２３および表示部５０２４の一方または両方に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
【０２１２】
図９Ｃはノート型ＰＣの構成例を示す外観図である。ノート型ＰＣ５０４０は、筐体５０４１、表示部５０４２、キーボード５０４３、およびポインティングデバイス５０４４等を有する。
【０２１３】
図９Ｄは、電気冷凍冷蔵庫の構成例を示す外観図である。電気冷凍冷蔵庫５０６０は、筐体５０６１、冷蔵室用扉５０６２、および冷凍室用扉５０６３等を有する。
【０２１４】
図９Ｅはビデオカメラの構成例を示す外観図である。ビデオカメラ５０８０は、筐体５０８１、筐体５０８２、表示部５０８３、操作キー５０８４、レンズ５０８５、および接続部５０８６等を有する。操作キー５０８４およびレンズ５０８５は筐体５０８１に設けられており、表示部５０８３は筐体５０８２に設けられている。そして、筐体５０８１と筐体５０８２は、接続部５０８６により接続されており、筐体５０８１と筐体５０８２の間の角度は、接続部５０８６により変えることが可能な構造となっている。筐体５０８１に対する筐体５０８２の角度によって、表示部５０８３に表示される画像の向きの変更や、画像の表示／非表示の切り替えを行うことができる。
【０２１５】
図９Ｆは自動車の構成例を示す外観図である。自動車５１００は、車体５１０１、車輪５１０２、ダッシュボード５１０３、およびライト５１０４等を有する。
【０２１６】
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【符号の説明】
【０２１７】
１０  プログラマブル・ロジック・デバイス（ＰＬＤ）
１００  ロジック・エレメント（ＬＥ）
１０１  入力信号線（ＩＮＬ）
１０２  出力信号線（ＯＵＴＬ）
１０３  信号線（ＲＳＴＬ）
１１０  スイッチ回路（ＣＭ−ＳＷ）
１１１  パスゲート回路（ＰＧＣ）
１２１  信号線（ＢＬ）
１２２  信号線（ＷＬ）
１２３  信号線（ＣＬ）
１３１  ドライバ（ＢＤＲ）
１３２  ドライバ（ＷＤＲ）
１３３  コントローラ（ＣＣＴＲ）
１４０  ラッチ回路（ＬＡＴ）
１５０  リセット回路（ＲＳＴＣ）
２０１  シフトレジスタ（ＳＲ）
２０２  バッファ回路（ＢＵＦ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2015029261.tif 000009
【図８】
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【図９】
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