(57)【要約】【課題】各種半導体チップを３次元的に配置する。【解決手段】半導体装置１０は、樹脂層１１と、樹脂層１１に埋設された半導体チップ１２と、樹脂層１１に埋設され、貫通孔１３ｂを有する筒状の絶縁体１３と、貫通孔１３ｂ内に配設されたビア１４とを含む。樹脂層１１内に、半導体チップ１２と共に、絶縁体１３で囲まれたビア１４を設け、そのビア１４により、半導体装置１０と他の半導体チップ等との３次元的な配置、電気的な接続を可能にする。樹脂層１１に埋設した柱状の絶縁体に貫通孔１３ｂを設けて筒状の絶縁体１３とし、その貫通孔１３ｂ内にビア１４を設けることで、樹脂層１１内に精度良くビア１４を設ける。【選択図】図１
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【特許請求の範囲】
【請求項１】
樹脂層と、
前記樹脂層に埋設された半導体チップと、
前記樹脂層に埋設され、貫通孔を有する筒状の絶縁体と、
前記貫通孔内に配設された導電体と
を含むことを特徴とする半導体装置。
【請求項２】
前記樹脂層、前記半導体チップ、前記絶縁体及び前記導電体を有する第１半導体装置と、
前記第１半導体装置に積層され、前記導電体に電気的に接続された第２半導体装置と
を含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
支持体上に、柱状の絶縁体及び半導体チップを配設する工程と、
前記支持体上に、前記絶縁体及び前記半導体チップが埋設される樹脂層を形成する工程と、
前記樹脂層内の前記絶縁体に貫通孔を形成する工程と、
前記貫通孔内に導電体を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項４】
前記絶縁体及び前記半導体チップを設ける工程は、
前記支持体上に絶縁被膜を形成する工程と、
前記絶縁被膜を加工して柱状の前記絶縁体を形成する工程と
を含むことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記貫通孔を形成する工程は、
前記絶縁体の縁部を覆うマスクを形成する工程と、
前記マスクを用いて前記縁部より内側をエッチングする工程と
を含むことを特徴とする請求項３又は４に記載の半導体装置の製造方法。
【請求項６】
樹脂層と、
前記樹脂層に埋設された半導体チップと、
前記樹脂層に埋設され、貫通孔を有する筒状の絶縁体と、
前記貫通孔内に配設された導電体と
を含むことを特徴とする基板。
【請求項７】
前記樹脂層、前記半導体チップ、前記絶縁体及び前記導電体を有する第１基板と、
前記第１基板に積層され、前記導電体に電気的に接続された半導体装置と
を含むことを特徴とする請求項６に記載の基板。
【請求項８】
前記樹脂層、前記半導体チップ、前記絶縁体及び前記導電体を有する第１基板と、
前記第１基板に積層され、前記導電体に電気的に接続された第２基板と
を含むことを特徴とする請求項６に記載の基板。
【請求項９】
支持体上に、柱状の絶縁体及び半導体チップを配設する工程と、
前記支持体上に、前記絶縁体及び前記半導体チップが埋設される樹脂層を形成する工程と、
前記樹脂層内の前記絶縁体に貫通孔を形成する工程と、
前記貫通孔内に導電体を形成する工程と
を含むことを特徴とする基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法、並びに、基板及び基板の製造方法に関する。
【背景技術】
【０００２】
半導体チップにＴＳＶ（Through Silicon Via）を設ける技術が知られている。ＴＳＶを設けた半導体チップに、３次元的に別の半導体チップを配置し、ＴＳＶを用いてそれらの半導体チップを電気的に接続する、３次元積層技術が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２５８３０６号公報
【特許文献２】特開２０１３−１６８５０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記のようなＴＳＶを用いた半導体チップの３次元積層技術では、種類が異なり、互いの接続端子の位置が異なる半導体チップは、３次元的に配置して電気的に接続することが難しく、３次元化が可能な半導体チップの組合せに制約が生じる場合がある。
【課題を解決するための手段】
【０００５】
本発明の一観点によれば、樹脂層と、前記樹脂層に埋設された半導体チップと、前記樹脂層に埋設され、貫通孔を有する筒状の絶縁体と、前記貫通孔内に配設された導電体とを含む半導体装置、基板が提供される。
【０００６】
また、本発明の一観点によれば、支持体上に、柱状の絶縁体及び半導体チップを配設する工程と、前記支持体上に、前記絶縁体及び前記半導体チップが埋設される樹脂層を形成する工程と、前記樹脂層内の前記絶縁体に貫通孔を形成する工程と、前記貫通孔内に導電体を形成する工程とを含む半導体装置、基板の製造方法が提供される。
【発明の効果】
【０００７】
開示の技術によれば、樹脂層内に、半導体チップと共に、筒状の絶縁体とその貫通孔に設けられた導電体とが埋設され、その導電体により、他の半導体チップとの３次元的な配置、電気的な接続が可能な半導体装置が実現される。これにより、各種半導体チップを、３次元的に配置し、電気的に接続することが可能になる。
【図面の簡単な説明】
【０００８】
【図１】半導体装置の一例を示す図である。
【図２】半導体装置の積層構造の一例を示す図である。
【図３】半導体装置の第１形成工程の説明図である。
【図４】半導体装置の第２形成工程の説明図である。
【図５】半導体チップの仮固定の一例を示す図である。
【図６】半導体装置の第３形成工程の説明図である。
【図７】半導体装置の第４形成工程の説明図である。
【図８】半導体装置の第５形成工程の説明図である。
【図９】擬似ＳｏＣ基板の一例を示す図である。
【図１０】擬似ＳｏＣ基板から積層構造を得るまでの流れの一例を示す図である。
【図１１】積層構造の搭載例を示す図である。
【図１２】積層構造の別例を示す図（その１）である。
【図１３】積層構造の別例を示す図（その２）である。
【図１４】積層構造を得る方法の別例を示す図（その１）である。
【図１５】積層構造を得る方法の別例を示す図（その２）である。
【図１６】積層構造の別例を示す図（その３）である。
【図１７】積層構造の別例を示す図（その４）である。
【発明を実施するための形態】
【０００９】
図１は半導体装置の一例を示す図である。尚、図１には、半導体装置の一例の要部断面を模式的に図示している。
図１に示す半導体装置１０は、樹脂層１１、半導体チップ１２、絶縁体１３、導電体（ビア）１４、及び配線層（再配線層）１５を有している。
【００１０】
樹脂層１１には、樹脂材料が用いられる。樹脂層１１に用いる樹脂材料としては、エポキシ樹脂等の絶縁性の樹脂材料を用いることができる。樹脂層１１に用いられる樹脂材料には、例えば、シリカ等の絶縁性のフィラーが含有される。
【００１１】
樹脂層１１には、半導体チップ１２が埋設されている。ここでは、樹脂層１１に埋設される半導体チップ１２として、断面視で２つの半導体チップ１２ａ及び半導体チップ１２ｂを例示している。半導体チップ１２ａ及び半導体チップ１２ｂは、それらの端子１２ａａ及び端子１２ｂａが、樹脂層１１の表面１１ａから露出するように、樹脂層１１に埋設されている。
【００１２】
ここでは、半導体チップ１２ａ及び半導体チップ１２ｂの端子１２ａａ及び端子１２ｂａの配設面と反対側の面が樹脂層１１で覆われた構造を例示している。このほか、半導体チップ１２ａ及び半導体チップ１２ｂの端子１２ａａ及び端子１２ｂａの配設面と反対側の面が樹脂層１１から露出する構造とする（それらの面が露出するような厚みで樹脂層１１を形成する）こともできる。
【００１３】
尚、半導体チップ１２ａ及び半導体チップ１２ｂは、同じ種類（サイズ、機能）である場合のほか、異なる種類である場合もある。半導体チップ１２ａ及び半導体チップ１２ｂは、ＣＰＵ（Central Processing Unit）チップ、ＧＰＵ（Graphics Processing Unit）チップ、センサチップ、メモリチップ等である。
【００１４】
絶縁体１３及びビア１４は、半導体チップ１２ａ及び半導体チップ１２ｂと共に、樹脂層１１に埋設されている。絶縁体１３及びビア１４は、樹脂層１１を貫通するように、樹脂層１１に埋設されている。柱状のビア１４が樹脂層１１を貫通するように設けられ、そのビア１４の側面を絶縁体１３が覆っている。換言すれば、半導体装置１０は、樹脂層１１内に設けられた、貫通孔１３ｂを有する筒状の絶縁体１３の内部に、柱状のビア１４が設けられた構造を有している。
【００１５】
絶縁体１３には、樹脂材料が用いられる。絶縁体１３に用いる樹脂材料としては、例えば、シロキサン骨格を有するシリコーン樹脂、熱硬化型樹脂を用いることができる。このような樹脂材料としては、例えば、ゾルゲル法により形成される有機ＳＯＧ（Spin On Glass）、熱硬化型シリコーン樹脂、フェノール樹脂、エポキシ樹脂、ポリイミド樹脂、マレイミド樹脂を挙げることができる。
【００１６】
ビア１４には、各種導電材料を用いることができる。ビア１４に用いる導電材料としては、例えば、銅（Ｃｕ）又は銅を含む材料等、各種導電材料を用いることができる。
再配線層１５は、半導体チップ１２ａ及び半導体チップ１２ｂ、並びに、絶縁体１３及びビア１４が埋設された樹脂層１１上（半導体チップ１２ａ及び半導体チップ１２ｂの端子１２ａａ及び端子１２ｂａの配設面側）に設けられている。再配線層１５は、半導体チップ１２ａ及び半導体チップ１２ｂ並びにビア１４に電気的に接続された導電部１５ａ（配線１５ａａ、ビア１５ａｂ、端子１５ａｃ）、及び導電部１５ａの周りに設けられた絶縁部１５ｂを有している。導電部１５ａには、銅又は銅を含む材料等の導電材料を用いることができる。絶縁部１５ｂには、エポキシ樹脂、ポリイミド樹脂等の樹脂材料を用いることができる。
【００１７】
ここではビア１４が配線１５ａａ及びビア１５ａｂを介して半導体チップ１２ａ及び半導体チップ１２ｂと電気的に接続される場合を例示するが、ビア１４は、半導体チップ１２ａ及び半導体チップ１２ｂの双方又はいずれかと電気的に分離される場合もある。
【００１８】
また、ここでは図示を省略するが、半導体装置１０には、樹脂層１１の、再配線層１５の配設面と反対側の面にも、ビア１４に電気的に接続された導電部１５ａ、及びその周りを覆う絶縁部１５ｂを有する再配線層１５を設けることができる。
【００１９】
上記構成を有する半導体装置１０は、そのビア１４と電気的に接続可能な端子を備える別の半導体装置と積層することができる。
図２は半導体装置の積層構造の一例を示す図である。尚、図２には、積層構造の一例の要部断面を模式的に図示している。
【００２０】
図２には、上記構成を有する半導体装置１０が、別の半導体装置２０上に積層された構造（積層構造）３０を例示している。ここでは半導体装置２０の一例として、上記半導体装置１０と同様に、樹脂層２１、半導体チップ２２、絶縁体２３、導電体（ビア）２４、及び配線層（再配線層）２５を有するものを図示している。
【００２１】
半導体装置２０では、樹脂層２１に、上記半導体装置１０の半導体チップ１２ａ及び半導体チップ１２ｂとは種類（サイズ、機能）が異なる半導体チップ２２が、例えば断面視で１つ埋設されている。半導体チップ２２は、ＣＰＵチップ、ＧＰＵチップ、センサチップ、メモリチップ等である。
【００２２】
半導体装置２０では、その樹脂層２１に更に、樹脂層２１を貫通するように、筒状の絶縁体２３とその内部の柱状のビア２４が埋設されている。
半導体装置２０では、半導体チップ２２並びに絶縁体２３及びビア２４が埋設された樹脂層２１上に、再配線層２５が設けられている。再配線層２５は、半導体チップ２２の端子２２ａ及びビア２４に電気的に接続された導電部２５ａ（配線２５ａａ、ビア２５ａｂ、端子２５ａｃ）、及び導電部２５ａの周りに設けられた絶縁部２５ｂを有している。
【００２３】
ここではビア２４が配線２５ａａ及びビア２５ａｂを介して半導体チップ２２と電気的に接続される場合を例示するが、ビア２４は、半導体チップ２２と電気的に分離される場合もある。
【００２４】
半導体装置２０の樹脂層２１、絶縁体２３、ビア２４及び再配線層２５にはそれぞれ、半導体装置１０の樹脂層１１、絶縁体１３、ビア１４及び再配線層１５について述べた上記のような材料を用いることができる。
【００２５】
半導体装置２０の、ビア２４に電気的に接続された再配線層２５の端子２５ａｃは、積層される半導体装置１０のビア１４と対応する位置に設けられている。図２に例示する半導体装置１０と半導体装置２０の積層構造３０では、半導体装置１０のビア１４が、半導体装置２０の端子２５ａｃと、例えば半田等のバンプ３１を介して、電気的に接続されている。
【００２６】
このように積層構造３０は、種類の異なる半導体チップ１２と半導体チップ２２をそれぞれ含んだ半導体装置１０と半導体装置２０が、３次元的に配置され、電気的に接続された構造を有している。
【００２７】
ところで、複数の半導体チップを３次元的に配置して電気的に接続する方法の１つとして、ＴＳＶを利用するものがある。この方法では、半導体チップに用いられているシリコン基板を貫通するＴＳＶを形成し、そのＴＳＶを用いて、３次元的に配置した半導体チップを電気的に接続する。しかし、接続する半導体チップの種類が異なり、互いの接続端子の位置が異なる場合には、それらの半導体チップを３次元的に配置することができないことが起こり得る。このため、互いの接続端子の位置が異なる半導体チップを３次元的に配置する際には、それらの半導体チップを電気的に接続可能とする導電部を設けたインターポーザを別途作製し、間に介在させることを要する場合がある。
【００２８】
一方、上記のような半導体装置１０及び半導体装置２０を用いる積層構造３０では、半導体チップ１２を樹脂層１１に埋設してその樹脂層１１にビア１４を形成し、また、半導体チップ２２を樹脂層２１に埋設してその樹脂層２１にビア２４を形成する。そして、それらのビア１４及びビア２４を用いて、積層する半導体装置１０と半導体装置２０を電気的に接続する。そのため、半導体チップ１２と半導体チップ２２のように、種類が異なり、単純に積層して電気的に接続することができない半導体チップであっても、３次元的に配置することが可能になる。積層構造３０では、半導体チップ１２と半導体チップ２２を３次元的に配置するに際し、インターポーザを用いることを要しない。積層構造３０のような構造を採用することで、３次元的に配置する半導体チップ１２，２２の組合せの自由度を高めることができる。
【００２９】
尚、ここでは２つの半導体装置１０と半導体装置２０の積層構造３０を例示したが、３つ以上の半導体装置を積層すること、即ち、この積層構造３０の半導体装置１０の上や半導体装置２０の下に、更に別の半導体装置（１０，２０等）を積層することも可能である。
【００３０】
続いて、上記のような半導体装置１０及び半導体装置２０の形成方法の一例について、以下の図３〜図１０を参照して説明する。尚、ここでは上記の半導体装置１０を例に、その形成方法を説明する。
【００３１】
図３は半導体装置の第１形成工程の説明図である。尚、図３には、半導体装置の第１形成工程の要部断面を模式的に図示している。
まず、図３（Ａ）に示すように、支持体（キャリア基板）４１上に、半導体チップ１２を仮固定するための接着層４２を形成する。キャリア基板４１には、金属基板、ガラス基板、プリント基板、半導体基板、セラミックス基板等、各種基板が用いられる。接着層４２には、所定の基材上に接着剤を設けた接着フィルムのほか、キャリア基板４１上に接着剤をスピンコート法、スプレーコート法、印刷法等でコーティングしたものが用いられる。
【００３２】
接着層４２には、後述のように擬似ウェハ（基板）４０を形成した後、その擬似ウェハ４０を剥離することができるもの、例えば、剥離時に加熱や紫外線照射でその接着力を低下させることができるものが用いられる。また、加熱や紫外線照射といった処理を行わずに擬似ウェハ４０を剥離することができるものを用いてもよい。
【００３３】
キャリア基板４１上に接着層４２を形成した後は、図３（Ｂ）に示すように、接着層４２上に絶縁被膜１３ａを形成する。絶縁被膜１３ａには、上記の絶縁体１３について述べたような材料、例えば、シロキサン骨格を有するシリコーン樹脂、或いは熱硬化型樹脂が用いられる。
【００３４】
このような絶縁被膜１３ａを形成した後、例えば図３（Ｂ）に示すように、その絶縁被膜１３ａの上に、フォトレジストをコーティングし、露光及び現像を行って、上記の絶縁体１３及びその内部のビア１４を設ける領域を覆うレジストパターン４３を形成する。例えば、上記の絶縁体１３及びその内部のビア１４を設ける領域に、平面円形状のレジストパターン４３を形成する。
【００３５】
レジストパターン４３の形成後は、図３（Ｃ）に示すように、それをマスクにして、接着層４２が露出するまで絶縁被膜１３ａのドライエッチングを行うことで、柱状（この例では円柱状）の絶縁体１３（絶縁被膜１３ａ）を形成する。
【００３６】
尚、絶縁体１３の平面形状は、円形に限らず、楕円形、矩形等、他の平面形状であってもよい。形成する絶縁体１３の平面形状に基づき、上記図３（Ｂ）の工程で形成するレジストパターン４３の平面形状が設定される。
【００３７】
このように絶縁被膜１３ａをドライエッチングすることによって絶縁体１３を形成する場合には、プラズマによりエッチングを行うことが好ましい。この際、ドライエッチングに用いるプラズマは、絶縁被膜１３ａがエッチングできるものであれば、特に限定されない。例えば、絶縁被膜１３ａのドライエッチングには、フッ素系ガス、酸素（Ｏ2）ガス、アルゴン（Ａｒ）ガス、水素（Ｈ2）ガス、窒素（Ｎ2）ガスのうち、１種のガス、又は複数種を含む混合ガスを用いることができる。
【００３８】
このように絶縁被膜１３ａのドライエッチングによって絶縁体１３を形成した後は、絶縁体１３上からレジストパターン４３を除去する。
また、絶縁被膜１３ａに感光性樹脂材料を用い、これを所定のマスクを用いて露光し、現像することで、柱状の絶縁体１３を形成することもできる。尚、マスクの開口形状は、形成する絶縁体１３の平面形状に基づき設定される。
【００３９】
このように絶縁被膜１３ａを露光し現像することによって絶縁体１３を形成する場合、絶縁被膜１３ａに用いる樹脂材料は、感光性を有するものであれば、その種類は特に限定されない。但し、この絶縁被膜１３ａに用いる材料は、絶縁体１３として、後述する擬似ＳｏＣ（System on (a) Chip）基板４０Ａ、及びその擬似ＳｏＣ基板４０Ａからダイシングによって個片化される半導体装置１０の内部に残る。擬似ＳｏＣ基板４０Ａ及び半導体装置１０は、半田等のバンプ３１を用いた他部品との接合時には、２００℃前後といった温度で加熱される。従って、絶縁被膜１３ａを露光し現像して絶縁体１３を形成する場合のその絶縁被膜１３ａには、一定の耐熱性を有する材料、例えば、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、マレイミド樹脂等を用いた永久レジスト材料を用いることが好ましい。
【００４０】
図４は半導体装置の第２形成工程の説明図である。尚、図４には、半導体装置の第２形成工程の要部断面を模式的に図示している。
上記のようにして絶縁体１３の形成まで行った後は、図４（Ａ）に示すように、絶縁体１３を形成した接着層４２の上に、チップボンダーを用いて、ウェハからダイシングにより個片化された半導体チップ１２を仮固定（再構築）する。半導体チップ１２は、その端子１２ｃ（上記の端子１２ａａ，１２ｂａに相当）の配設面を接着層４２側に向けて、接着層４２上に仮固定する。
【００４１】
このようにダイシングにより個片化された半導体チップ１２の仮固定の一例を図５に模式的に示す。尚、図５に示す絶縁体１３の個数、配置は単なる例であって、絶縁体１３は、図示した個数、配置に限定されるものではない。
【００４２】
図５には、複数枚、ここでは一例として４枚のウェハ５０からそれぞれダイシングにより個片化された４つの半導体チップ１２を１組として、接着層４２上の複数箇所に仮固定する場合を例示している。
【００４３】
図５に示す各ウェハ５０に形成されている半導体チップ１２は、それぞれ異なる種類である場合のほか、同じ種類である場合もある。各ウェハ５０の半導体チップ１２は、ＣＰＵチップ、ＧＰＵチップ、センサチップ、メモリチップ等である。このようなウェハ５０の各々についてダイシングが行われ、各ウェハ５０に形成されている半導体チップ１２が個片化される。
【００４４】
各ウェハ５０の半導体チップ１２は、例えばダイシング前に、所定の試験が実施され、良品チップと不良品チップに選別される。各ウェハ５０の、所定の試験で良品チップと判定された半導体チップ１２が、ダイシング後に、チップボンダーを用いて接着層４２上に仮固定される。このようにすることで、後述する擬似ウェハ４０及びそれから得られる擬似ＳｏＣ基板４０Ａ、更にその擬似ＳｏＣ基板４０Ａから得られる半導体装置１０の内部に、不良品チップが混入するのを抑えることができる。
【００４５】
尚、ここでは４枚のウェハ５０からそれぞれ得られる４つの半導体チップ１２を１組として接着層４２上に仮固定する場合を例示した。このほか、例えば、３枚のウェハ５０のうち、１枚から得られる２つの半導体チップ１２と、残りの２枚のウェハ５０からそれぞれ得られる半導体チップ１２の、計４つの半導体チップを１組として、接着層４２上に仮固定する、といったことも可能である。
【００４６】
図４（Ａ）には、図５のようにして個片化されて接着層４２上に仮固定された半導体チップ１２のうち、２つの半導体チップ１２を図示している。
半導体チップ１２を接着層４２上に仮固定した後は、図４（Ｂ）に示すように、絶縁体１３及び半導体チップ１２が埋設されるように樹脂層１１が形成される。樹脂層１１には、例えば、シリカ等のフィラーが含有されたエポキシ樹脂等の樹脂材料（樹脂組成物）が用いられる。樹脂層１１は、例えば、絶縁体１３及び半導体チップ１２が設けられた接着層４２上に供給した樹脂組成物を、形成する樹脂層１１の形状に合わせて設けられた凹部（内面）を備える金型（モールド）を用いて加圧成型（モールド成型）することで、形成される。
【００４７】
樹脂層１１は、その樹脂の種類に応じた手法で硬化される。これにより、キャリア基板４１及び接着層４２の上に、半導体チップ１２が樹脂層１１で被覆（封止）された擬似ウェハ４０が形成される。尚、樹脂層１１は、この段階では必ずしも完全に硬化されていることを要せず、後述のように接着層４２から剥離した擬似ウェハ４０をそのウェハ状態を保持して取り扱うことができる程度に硬化されていれば足りる。また、この段階での樹脂層１１の硬化条件は、樹脂層１１及び接着層４２の材料に基づき、接着層４２の接着力が保持されるような条件に設定される。或いはまた、樹脂層１１の材料及び硬化条件に基づき、接着層４２の材料が設定される。
【００４８】
樹脂層１１の形成後は、図４（Ｃ）に示すように、擬似ウェハ４０を、接着層４２から剥離し、接着層４２及びキャリア基板４１から分離する。擬似ウェハ４０を接着層４２から剥離する際には、例えば、接着層４２に対し、その接着力を低下させる処理（加熱、紫外線照射等）を行う。このような処理によって接着層４２の接着力を低下させ、擬似ウェハ４０を接着層４２から剥離する。剥離後、擬似ウェハ４０の樹脂層１１は、その樹脂の種類に応じた所定の手法で更に硬化（完全硬化）される。擬似ウェハ４０の、接着層４２から剥離された面には、半導体チップ１２の端子１２ｃ、及び柱状の絶縁体１３が露出する。
【００４９】
尚、剥離された擬似ウェハ４０は、接着層４２から剥離された面と反対側の面側から研削（バックグラインド）し、より薄くしたり、半導体チップ１２の端子１２ｃの配設面と反対側の面を樹脂層１１から露出させたりするようにしてもよい。
【００５０】
図６は半導体装置の第３形成工程の説明図である。尚、図６には、半導体装置の第３形成工程の要部断面を模式的に図示している。
擬似ウェハ４０を接着層４２及びキャリア基板４１から分離した後は、図６（Ａ）に示すように、擬似ウェハ４０の、接着層４２が剥離された面に、フォトレジスト４４をコーティングする。そして、そのフォトレジスト４４に対して露光及び現像を行い、図６（Ｂ）に示すように、絶縁体１３の縁部より内側に開口部４４ａを形成する。このような開口部４４ａを形成したフォトレジスト４４をマスクにしてエッチングを行い、図６（Ｃ）に示すように、絶縁体１３の縁部より内側に、絶縁体１３（或いは樹脂層１１）を貫通する貫通孔１３ｂを形成する。これにより、柱状（この例では円柱状）の絶縁体１３から、筒状（例えば円筒状）の絶縁体１３が形成される。
【００５１】
尚、絶縁体１３に形成する貫通孔１３ｂの平面形状は、円形に限らず、楕円形、矩形等、他の平面形状であってもよい。形成する貫通孔１３ｂの平面形状に基づき、上記図６（Ｂ）の工程で形成するフォトレジスト４４の開口部４４ａの平面形状が設定される。
【００５２】
このように、フォトリソグラフィ技術及びエッチング技術を用い、まず樹脂層１１内に柱状の絶縁体１３を形成し、その後、その絶縁体１３に貫通孔１３ｂを形成することで、樹脂層１１を貫通する貫通孔１３ｂを精度良く形成することができる。例えば、樹脂層１１に直接レーザー加工で貫通孔を形成しようとした場合、その樹脂層１１にフィラーが含有されていると、所定の位置に所定の寸法の貫通孔を精度良く形成することができないことが起こり得る。これに対し、上記のように、フォトリソグラフィ技術及びエッチング技術を用い、樹脂層１１内に柱状の絶縁体１３を形成し、その絶縁体１３に貫通孔１３ｂを形成することで、所定の位置に所定の寸法の絶縁体１３及び貫通孔１３ｂを精度良く形成することができる。
【００５３】
図７は半導体装置の第４形成工程の説明図である。尚、図７には、半導体装置の第４形成工程の要部断面を模式的に図示している。
貫通孔１３ｂを有する絶縁体１３の形成後は、例えば、図７（Ａ）〜図７（Ｃ）に示すようにして、その貫通孔１３ｂ内に導電材料を形成し、ビア１４を形成する。
【００５４】
その際は、例えば、まず上記の貫通孔１３ｂの形成時に用いたフォトレジスト４４を除去した後、図７（Ａ）に示すように、貫通孔１３ｂを形成した擬似ウェハ４０の、端子１２ｃの配設面と反対側の面に、導電性の箔、例えば銅箔４５を貼付する。次いで、その銅箔４５を給電層に用いた例えば銅の電解めっきを行い、図７（Ｂ）に示すように、貫通孔１３ｂ内に銅を埋め込み、ビア１４を形成する。ビア１４の形成後、ウェットエッチングにより銅箔４５を除去することで、図７（Ｃ）に示すような、筒状（この例では円筒状）の絶縁体１３の内部に柱状（この例では円柱状）の銅のビア１４が形成された擬似ウェハ４０が形成される。
【００５５】
尚、ビア１４の平面形状は、円形に限らず、楕円形、矩形等、他の平面形状であってもよく、形成するビア１４の平面形状に基づき、上記フォトレジスト４４の開口部４４ａ、貫通孔１３ｂの平面形状が設定される。
【００５６】
ここでは、貫通孔１３ｂの形成時に用いたフォトレジスト４４を除去した後に、電解めっき法を用いてビア１４を形成するようにしたが、フォトレジスト４４を除去することなく、電解めっき法を用いてビア１４を形成することもできる。この場合は、ビア１４の形成後、フォトレジスト４４を除去する。
【００５７】
尚、ここでは電解めっき法を用いてビア１４を形成するようにしたが、無電解めっき法を用いてビア１４を形成することもできる。その場合は、貫通孔１３ｂの形成時に用いたフォトレジスト４４を除去することなく、擬似ウェハ４０の、フォトレジスト４４と反対側の面に、マスクを設けたうえで、例えば銅の無電解めっきを行い、貫通孔１３ｂ内にビア１４を形成する。ビア１４の形成後、フォトレジスト４４及びその反対側の面に設けたマスクを除去する。
【００５８】
また、このような無電解めっき法と、上記の電解めっき法とを組み合わせ、ビア１４を形成することも可能である。電解めっき法や無電解めっき法のほか、樹脂材料に銅や銀（Ａｇ）等の所定の導電材料を含有した導電ペーストを貫通孔１３ｂ内に充填することで、ビア１４を形成することも可能である。
【００５９】
ビア１４は、樹脂層１１内に設けられた筒状の絶縁体１３の、その貫通孔１３ｂ内に形成される。このようにビア１４の周りを絶縁体１３で覆う構造とすることで、樹脂層１１内に高信頼性のビア１４を設けることができる。また、ビア１４は、樹脂層１１に直接ではなく、フォトリソグラフィ技術及びエッチング技術を用いて柱状の絶縁体１３を形成し、それを加工して形成した貫通孔１３ｂ内に形成する。このような方法を用いることで、所定の位置に所定の寸法のビア１４を精度良く形成することができる。
【００６０】
上記のようにして形成されるビア１４上には、それよりも大きな平面サイズ（径）のランドを設けるようにしてもよい。このようなランドを設ける場合には、例えば、上記図６（Ａ）の工程において、絶縁体１３上に銅等のランドパターンを設けたうえで、フォトレジスト４４を形成する。そして、フォトレジスト４４の所定の位置に、上記図６（Ｂ）のような開口部４４ａを形成した後、そのフォトレジスト４４をマスクにして、まずウェットエッチング等でランドパターンに開口部を形成し、それから絶縁体１３のエッチングを行う。それにより、絶縁体１３に、上記図６（Ｃ）のような貫通孔１３ｂを形成する。その後、上記図７（Ａ）〜図７（Ｃ）に示したような電解めっき法等を用いて、貫通孔１３ｂ内に導電材料を埋め込むことで、端部にランドが接続されたビア１４を形成することができる。
【００６１】
図８は半導体装置の第５形成工程の説明図である。尚、図８には、半導体装置の第５形成工程の要部断面を模式的に図示している。
ビア１４の形成後は、例えば、図８（Ａ）〜図８（Ｂ）に示すようにして、擬似ウェハ４０上に、上記のような再配線層１５を形成する。
【００６２】
その際は、まず、図８（Ａ）に示すように、擬似ウェハ４０の、端子１２ｃの配設面側に、感光性エポキシ、感光性ポリベンゾオキサゾール、感光性ポリイミド等の感光性樹脂６０を塗布する。この感光性樹脂６０は、上記図１等に示した絶縁部１５ｂの一部となる。
【００６３】
次いで、塗布した感光性樹脂６０の露光及び現像を行い、図８（Ｂ）に示すように、半導体チップ１２の端子１２ｃに通じる開口部６０ａ、及びビア１４（ビア１４上にランドを形成している場合にはそのランド）に通じる開口部６０ｂを形成する。
【００６４】
次いで、チタン（Ｔｉ）、クロム（Ｃｒ）等の密着層と、銅をスパッタ法で形成し、シード層を形成する。その後、ビア及び配線が形成される部分を開口したレジストパターン（図示せず）を形成し、先に形成したシード層を給電層に用いた銅等の電解めっきを行う。そして、レジストパターンの剥離後、そのレジストパターンが形成されていた領域に残存するシード層をエッチングにより除去する。このようにして、図８（Ｃ）に示すような、半導体チップ１２の端子１２ｃ及びビア１４（又はランド）に繋がる第１層目のビア１５ａｂ及び配線１５ａａを形成する。
【００６５】
この図８（Ａ）〜図８（Ｃ）に示すような工程により、擬似ウェハ４０上に第１層目の配線層が形成される。第２層目以降の配線層を形成する場合には、この図８（Ａ）〜図８（Ｃ）と同様の手順が繰り返され、所定配置のビア１５ａｂ及び配線１５ａａが形成される。このようにして所定層数分の配線層を含む再配線層１５が形成される。
【００６６】
このようにして、擬似ウェハ４０上に再配線層１５を形成した基板である、擬似ＳｏＣ基板を得る。
擬似ＳｏＣ基板の一例を図９に示す。尚、図９に示すビア１４の個数、配置は単なる例であって、ビア１４は、図示した個数、配置に限定されるものではない。図９（Ａ）は擬似ＳｏＣ基板の要部斜視模式図、図９（Ｂ）は図９（Ａ）のＸ部に相当する構造部の要部断面模式図である。
【００６７】
擬似ＳｏＣ基板４０Ａには、図９（Ａ）に示すように、各々が絶縁体１３で囲まれた複数のビア１４、及び複数（この例では４つ）の半導体チップ１２を１組として含む構造部が、複数箇所に設けられている。
【００６８】
各構造部では、図９（Ｂ）に示すように、樹脂層１１に、半導体チップ１２、及び絶縁体１３で囲まれたビア１４が埋設され、これらの上に、再配線層１５が設けられている。再配線層１５は、上記図８（Ａ）〜図８（Ｃ）のようにして形成される、所定層数分のビア１５ａｂ及び配線１５ａａ（導電部１５ａ）と、その周りを覆う感光性樹脂６０（絶縁部１５ｂ）を含んでいる。最上層の配線１５ａａ上には、図９（Ｂ）に示すように、配線１５ａａの一部が露出するように、ソルダーレジスト等の保護膜６１（絶縁部１５ｂ）が形成される。保護膜６１から露出する配線１５ａａの部位が、外部接続のための端子１５ａｃとして機能する。ここでは図示を省略するが、保護膜６１から露出する端子１５ａｃ上には、表面層としてニッケル（Ｎｉ）と金（Ａｕ）の積層膜等を設けてもよい。
【００６９】
以上のような工程により、擬似ウェハ４０上に再配線層１５を形成した擬似ＳｏＣ基板４０Ａが得られる。このように擬似ウェハ４０の一面（端子１２ｃの配設面側の面）に再配線層１５を形成した擬似ＳｏＣ基板４０Ａにおいて、再配線層１５と反対側の面（端子１２ｃの配設面と反対側の面）に露出するビア１４の端面は、外部接続端子として利用される。
【００７０】
尚、ここでは、擬似ウェハ４０の、端子１２ｃの配設面側にのみ、再配線層１５を設けた場合を例示した。このほか、端子１２ｃの配設面と反対側の面にも同様に、ビア１４に電気的に接続された導電部１５ａ、及びその周りを覆う絶縁部１５ｂを有する再配線層１５を設けることもできる。
【００７１】
擬似ＳｏＣ基板４０Ａの形成後は、その擬似ウェハ４０及び再配線層１５を、半導体チップ１２、及び絶縁体１３で囲まれたビア１４、並びにそれらに電気的に接続された導電部１５ａが含まれる領域の外側の位置で、ダイシングする。これにより、個々の半導体装置１０（図９（Ｂ）のような断面構造を有する半導体装置）が得られる。
【００７２】
ここでは、図１及び図２に示した半導体装置１０を例にしてその形成方法を説明したが、図２に示したような半導体装置２０も、この半導体装置１０について述べたのと同様の手順で形成し、得ることが可能である。
【００７３】
このようにして得られた半導体装置１０及び半導体装置２０を積層し、それらを電気的に接続することで、図２に示したような積層構造３０が得られる。
図１０は擬似ＳｏＣ基板から積層構造を得るまでの流れの一例を示す図である。
【００７４】
上記図３〜図９のようにして、樹脂層１１内に半導体チップ１２、及び絶縁体１３で囲まれたビア１４を含む擬似ウェハ４０上に再配線層１５を形成した擬似ＳｏＣ基板４０Ａを形成する（図１０（Ａ））。その後、その擬似ＳｏＣ基板４０Ａのダイシングを行うことで、半導体装置１０を得る（図１０（Ｂ））。
【００７５】
また、上記図３〜図９の例に従って、樹脂層２１内に半導体チップ２２、及び絶縁体２３で囲まれたビア２４を含む擬似ウェハ７０上に再配線層２５を形成した擬似ＳｏＣ基板７０Ａを形成する（図１０（Ｃ））。その後、その擬似ＳｏＣ基板７０Ａのダイシングを行うことで、半導体装置２０を得る（図１０（Ｄ））。
【００７６】
得られた半導体装置１０及び半導体装置２０を積層（ここでは半導体装置２０上に半導体装置１０を積層）し、それらを例えば半田等のバンプ３１（図２）を介して電気的に接続することで、積層構造３０を得る（図１０（Ｅ）及び図２）。
【００７７】
前述のように、擬似ＳｏＣ基板４０Ａには、所定の試験で良品チップと判定された半導体チップ１２を用い、擬似ＳｏＣ基板７０Ａにも同様に、所定の試験で良品チップと判定された半導体チップ２２を用いることができる。それにより、擬似ＳｏＣ基板４０Ａ及び擬似ＳｏＣ基板７０Ａへの不良品チップの混入が抑えられ、従って、擬似ＳｏＣ基板４０Ａ及び擬似ＳｏＣ基板７０Ａのダイシングにより得られる半導体装置１０及び半導体装置２０への不良品チップの混入も抑えられる。そのため、良品チップを含む積層構造３０を歩留り良く得ることができる。
【００７８】
以上のようにして得られる積層構造３０は、他の電子部品、例えば、半導体装置や回路基板の上に搭載することが可能である。
図１１は積層構造の搭載例を示す図である。図１１（Ａ）及び図１１（Ｂ）には、電子部品として回路基板１００を例に、その上に積層構造３０を搭載した場合のデバイス（電子装置）の要部断面を模式的に図示している。
【００７９】
積層構造３０は、例えば、図１１（Ａ）に示すように、半導体装置２０側を回路基板１００側に向けて配置される。そして、半導体装置２０のビア２４と、それに対応する位置に設けられた回路基板１００の端子１０１とが、半田等のバンプ３２を介して電気的に接続される。
【００８０】
また、積層構造３０は、例えば、図１１（Ｂ）に示すように、半導体装置１０側を回路基板１００側に向けて配置される。そして、半導体装置１０のビア１４に繋がる端子１５ａｃと、それに対応する位置に設けられた回路基板１００の端子１０１とが、半田等のバンプ３２を介して電気的に接続される。
【００８１】
ここでは回路基板１００上に積層構造３０を搭載する場合を例示した。このほか、端子を備える各種半導体装置（擬似ＳｏＣ構造の半導体装置、半導体チップ、半導体チップを含む半導体パッケージ等）上に積層構造３０を搭載する場合も、上記同様の配置で、バンプ３２を用いて、搭載することが可能である。
【００８２】
尚、以上の説明では、図２のように、半導体装置２０上に半導体装置１０を積層し、半導体装置１０のビア１４と、半導体装置２０のビア２４に繋がる端子２５ａｃとを、バンプ３１を介して電気的に接続した積層構造３０を例示した。
【００８３】
ここで、積層構造の別例について、図１２及び図１３を参照して説明する。尚、図１２及び図１３には、積層構造の別例の要部断面を模式的に図示している。
図１２に示す積層構造３０Ａは、半導体装置１０が積層される半導体装置２０Ａが、樹脂層２１内に半導体チップ２２が埋設され、その上に再配線層２５が形成された構造を有している。半導体装置２０Ａは、樹脂層２１内に、上記のような絶縁体２３とビア２４を含まず、その再配線層２５には、半導体チップ２２に電気的に接続され、端子２５ａｃが半導体チップ２２のエリア外に再配置（Fan-out）された導電部２５ａが設けられている。積層構造３０Ａでは、このような半導体装置２０Ａ上に、その端子２５ａｃにバンプ３１を介してビア１４が接続されるように、半導体装置１０が積層されている。このような点で、図１２に示した積層構造３０Ａは、上記図２等に示した積層構造３０と相違している。
【００８４】
また、図１３に示す積層構造３０Ｂは、半導体装置１０上に半導体装置２０が積層されている、即ち、半導体装置１０と半導体装置２０の上下関係が反転している点で、上記図２に示した積層構造３０と相違している。積層構造３０Ｂでは、このように半導体装置１０上に半導体装置２０が積層され、半導体装置１０のビア１４に繋がる端子１５ａｃと、半導体装置２０のビア２４とが、バンプ３１を介して接続される。
【００８５】
上記の半導体装置１０を用い、この図１２及び図１３に示すような積層構造３０Ａ及び積層構造３０Ｂを実現することもできる。
尚、積層構造３０Ａの半導体装置１０の上、積層構造３０Ｂの半導体装置１０の上や半導体装置２０の下に、更に別の半導体装置を積層することも可能である。
【００８６】
また、以上の説明では、図１０のように、擬似ＳｏＣ基板４０Ａをダイシングして得た半導体装置１０と、擬似ＳｏＣ基板７０Ａをダイシングして得た半導体装置２０とを積層し、積層構造３０を得る方法を例示した。
【００８７】
ここで、積層構造を得る方法の別例について、図１４及び図１５を参照して説明する。尚、図１４及び図１５には、積層構造を得る方法の別例の要部断面を模式的に図示している。図１４及び図１５には、上記図１３に示した積層構造３０Ｂを得る場合の方法を例示している。
【００８８】
図１４に示す方法では、上記図１３に示した積層構造３０Ｂを得る場合、まず、擬似ＳｏＣ基板４０Ａと、擬似ＳｏＣ基板７０Ａをダイシングして得た半導体装置２０とを準備する。そして、擬似ＳｏＣ基板４０Ａの、ダイシングで個々の半導体装置１０となる部分の上にそれぞれ、ダイシングされた半導体装置２０を積層する。この時には、上記図１３に示したように、半導体装置１０となる部分のビア１４に繋がる端子１５ａｃと、積層される半導体装置２０のビア２４とが、バンプ３１を介して接続される。
【００８９】
このように、擬似ＳｏＣ基板４０Ａの上に、ダイシングされた半導体装置２０を積層した後、擬似ＳｏＣ基板４０Ａの、個々の半導体装置１０となる部分の外側の位置でダイシングを行う。これにより、半導体装置１０上に半導体装置２０が積層された、上記図１３の積層構造３０Ｂが得られる。
【００９０】
ここでは、擬似ＳｏＣ基板４０Ａ上に半導体装置２０を１層積層する場合を例示した。このほか、擬似ＳｏＣ基板４０Ａ上に積層した半導体装置２０の上に更に別の半導体装置を積層したり、予め２層以上積層された半導体装置の積層構造を擬似ＳｏＣ基板４０Ａ上に積層したりすることもできる。
【００９１】
尚、この図１４に示す方法の例に従い、上記図２に示したような、半導体装置２０上に半導体装置１０が積層された積層構造３０を得ることもできる。即ち、その場合は、まず、擬似ＳｏＣ基板４０Ａをダイシングして得た半導体装置１０と、擬似ＳｏＣ基板７０Ａとを準備する。そして、擬似ＳｏＣ基板７０Ａの、ダイシングで個々の半導体装置２０となる部分の上にそれぞれ、ダイシングされた半導体装置１０を積層する。この時には、上記図２に示したように、半導体装置２０となる部分のビア２４に繋がる端子２５ａｃと、積層される半導体装置１０のビア１４とが、バンプ３１を介して接続される。
【００９２】
このように、擬似ＳｏＣ基板７０Ａの上に、ダイシングされた半導体装置１０を積層した後、擬似ＳｏＣ基板７０Ａの、個々の半導体装置２０となる部分の外側の位置でダイシングを行う。これにより、半導体装置２０上に半導体装置１０が積層された、上記図２の積層構造３０が得られる。
【００９３】
また、図１５に示す方法では、上記図１３に示した積層構造３０Ｂを得る場合、まず、擬似ＳｏＣ基板４０Ａと擬似ＳｏＣ基板７０Ａを準備する。そして、擬似ＳｏＣ基板４０Ａの、ダイシングで個々の半導体装置１０となる部分と、擬似ＳｏＣ基板７０Ａの、ダイシングで個々の半導体装置２０となる部分との位置を合わせ、擬似ＳｏＣ基板４０Ａの上に擬似ＳｏＣ基板７０Ａを積層する。この時には、上記図１３に示したように、擬似ＳｏＣ基板４０Ａ側の半導体装置１０となる部分のビア１４に繋がる端子１５ａｃと、積層される擬似ＳｏＣ基板７０Ａ側の半導体装置２０となる部分のビア２４とが、バンプ３１を介して接続される。
【００９４】
このように、擬似ＳｏＣ基板４０Ａの上に、擬似ＳｏＣ基板７０Ａを積層した後、擬似ＳｏＣ基板４０Ａ及び擬似ＳｏＣ基板７０Ａの、個々の半導体装置１０及び半導体装置２０となる部分の外側の位置でダイシングを行う。これにより、半導体装置１０上に半導体装置２０が積層された、上記図１３の積層構造３０Ｂが得られる。
【００９５】
ここでは、擬似ＳｏＣ基板４０Ａ上に１枚の擬似ＳｏＣ基板７０Ａを積層する場合を例示した。このほか、擬似ＳｏＣ基板４０Ａ上に積層した擬似ＳｏＣ基板７０Ａの上に更に別の擬似ＳｏＣ基板を積層したり、予め２枚以上積層された擬似ＳｏＣ基板の積層構造を擬似ＳｏＣ基板４０Ａ上に積層したりすることもできる。
【００９６】
尚、この図１５に示す方法の例に従い、擬似ＳｏＣ基板７０Ａの上に、擬似ＳｏＣ基板４０Ａを積層し、ダイシングを行うことで、上記図２に示したような半導体装置２０上に半導体装置１０が積層された積層構造３０を得ることもできる。
【００９７】
上記図１２に示したような積層構造３０Ａも、図１４に示す方法の例に従い、半導体装置２０Ａを含む擬似ＳｏＣ基板と半導体装置１０を積層する方法（或いは、擬似ＳｏＣ基板４０Ａと半導体装置２０Ａを積層する方法）を用いて、形成することが可能である。また、図１５に示す方法の例に従い、半導体装置２０Ａを含む擬似ＳｏＣ基板と擬似ＳｏＣ基板４０Ａを積層する方法を用いて、形成することが可能である。
【００９８】
また、以上説明したような半導体装置１０等は、ＴＳＶを備える半導体チップを含む半導体装置、或いはＴＳＶを備える半導体チップと積層することも可能である。
ここで、積層構造の別例について、更に図１６及び図１７を参照して説明する。尚、図１６及び図１７には、積層構造の別例の要部断面を模式的に図示している。
【００９９】
図１６に示す積層構造３０Ｃは、半導体装置８０上に、上記のような半導体装置１０が積層された構造を有している。半導体装置８０は、樹脂層８１と、樹脂層８１に埋設され、ＴＳＶ８２ａを備える半導体チップ８２と、樹脂層８１及び半導体チップ８２の上に設けられ、それらに電気的に接続された導電部８５ａを備える再配線層８５とを有している。このような半導体装置８０上に半導体装置１０が積層され、半導体装置８０のＴＳＶ８２ａと、半導体装置１０のビア１４とが、導電部８５ａ及びバンプ３１を介して電気的に接続される。
【０１００】
尚、積層構造３０Ｃの半導体装置１０の上や半導体装置８０の下に、更に別の半導体装置を積層することも可能である。
また、半導体装置１０上に半導体装置８０を積層し、それらのビア１４とＴＳＶ８２ａとを、導電部１５ａ及びバンプ３１を介して電気的に接続することも可能であり、その積層構造に更に別の半導体装置を積層することも可能である。
【０１０１】
また、図１７に示す積層構造３０Ｄは、ＴＳＶ９０ａを備える半導体チップ９０上に、上記のような半導体装置１０が積層された構造を有している。このような半導体チップ９０上に半導体装置１０が積層され、半導体チップ９０のＴＳＶ９０ａと、半導体装置１０のビア１４とが、バンプ３１を介して電気的に接続される。
【０１０２】
尚、積層構造３０Ｄの半導体装置１０の上や半導体チップ９０の下に、更に別の半導体装置を積層することも可能である。
また、半導体装置１０上に半導体チップ９０を積層し、それらのビア１４とＴＳＶ９０ａとを、導電部１５ａ及びバンプ３１を介して電気的に接続することも可能であり、その積層構造に更に別の半導体装置を積層することも可能である。
【０１０３】
このような積層構造３０Ｃ、積層構造３０Ｄは、上記図１０に示した方法の例に従い、ダイシングにより得られた半導体装置８０と半導体装置１０、或いは、半導体チップ９０と半導体装置１０を積層して、形成することが可能である。
【０１０４】
積層構造３０Ｃは、上記図１４に示した方法の例に従い、半導体装置８０を形成した擬似ＳｏＣ基板と半導体装置１０、或いは、擬似ＳｏＣ基板４０Ａと半導体装置８０を積層する方法を用いて、形成することも可能である。また、上記図１５に示した方法の例に従い、半導体装置８０を形成した擬似ＳｏＣ基板と擬似ＳｏＣ基板４０Ａを積層する方法を用いて、形成することも可能である。
【０１０５】
積層構造３０Ｄは、上記図１４に示した方法の例に従い、半導体チップ９０を形成したウェハと半導体装置１０、或いは、擬似ＳｏＣ基板４０Ａと半導体チップ９０を積層する方法を用いて、形成することも可能である。また、上記図１５に示した方法の例に従い、半導体チップ９０を形成したウェハと擬似ＳｏＣ基板４０Ａを積層する方法を用いて、形成することも可能である。
【０１０６】
以下に実施例を示す。
〔実施例〕
まず、平面サイズ１０ｍｍ×１０ｍｍの、デイジーチェーンを有する、良品のテスト用半導体チップを準備した。そして、上記図３〜図９の例に従い、樹脂層内に、準備したテスト用半導体チップ及び絶縁体で囲まれたビアを有する擬似ウェハを形成し、その擬似ウェハ上に再配線層を形成して、擬似ＳｏＣ基板を得た。
【０１０７】
また、平面サイズ１５ｍｍ×１５ｍｍの、デイジーチェーンを有する、良品のテスト用半導体チップを準備した。そして、上記図３〜図９の例に従い、樹脂層内に、準備したテスト用半導体チップ及び絶縁体で囲まれたビアを有する擬似ウェハを形成し、その擬似ウェハ上に再配線層を形成して、擬似ＳｏＣ基板を得た。
【０１０８】
このようにして得た２種類の擬似ＳｏＣ基板同士を、互いの、ダイシングで個々の半導体装置（この例では３７個）となる部分の位置を合わせて積層し、半田バンプを介して接続した。これにより、ダイシングで半導体装置の積層構造となる部分におけるバンプ及び半導体チップを電気的に接続した。
【０１０９】
得られた擬似ＳｏＣ基板の積層体について導通試験を行ったところ、半導体装置となる全ての部分において、デイジーチェーンが導通できていることが確認された。
尚、以上の説明では、異種半導体チップを含む半導体装置同士、異種半導体チップを含む半導体装置と擬似ＳｏＣ基板、或いは異種半導体チップを含む擬似ＳｏＣ基板同士を積層する手法を例示した。このほか、上記手法は、同種半導体チップを含む半導体装置同士、同種半導体チップを含む半導体装置と擬似ＳｏＣ基板、或いは同種半導体チップを含む擬似ＳｏＣ基板同士を積層する場合にも、同様に適用可能である。
【０１１０】
以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１）  樹脂層と、
前記樹脂層に埋設された半導体チップと、
前記樹脂層に埋設され、貫通孔を有する筒状の絶縁体と、
前記貫通孔内に配設された導電体と
を含むことを特徴とする半導体装置。
【０１１１】
（付記２）  前記樹脂層上に設けられ、前記導電体に電気的に接続された導体部を含む配線層を更に含むことを特徴とする付記１に記載の半導体装置。
（付記３）  前記樹脂層、前記半導体チップ、前記絶縁体及び前記導電体を有する第１半導体装置と、
前記第１半導体装置に積層され、前記導電体に電気的に接続された第２半導体装置と
を含むことを特徴とする付記１又は２に記載の半導体装置。
【０１１２】
（付記４）  支持体上に、柱状の絶縁体及び半導体チップを配設する工程と、
前記支持体上に、前記絶縁体及び前記半導体チップが埋設される樹脂層を形成する工程と、
前記樹脂層内の前記絶縁体に貫通孔を形成する工程と、
前記貫通孔内に導電体を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【０１１３】
（付記５）  前記絶縁体及び前記半導体チップを設ける工程は、
前記支持体上に絶縁被膜を形成する工程と、
前記絶縁被膜を加工して柱状の前記絶縁体を形成する工程と
を含むことを特徴とする付記４に記載の半導体装置の製造方法。
【０１１４】
（付記６）  前記樹脂層を形成する工程後に、前記支持体を剥離する工程を更に含むことを特徴とする付記４又は５に記載の半導体装置の製造方法。
（付記７）  前記貫通孔を形成する工程は、
前記絶縁体の縁部を覆うマスクを形成する工程と、
前記マスクを用いて前記縁部より内側をエッチングする工程と
を含むことを特徴とする付記４乃至６のいずれかに記載の半導体装置の製造方法。
【０１１５】
（付記８）  前記樹脂層上に、前記導電体に電気的に接続された導体部を含む配線層を形成する工程を更に含むことを特徴とする付記４乃至７のいずれかに記載の半導体装置の製造方法。
【０１１６】
（付記９）  前記樹脂層の、前記導電体及び前記半導体チップが含まれる領域の外側の位置でダイシングを行う工程を更に含むことを特徴とする付記４乃至８のいずれかに記載の半導体装置の製造方法。
【０１１７】
（付記１０）  樹脂層と、
前記樹脂層に埋設された半導体チップと、
前記樹脂層に埋設され、貫通孔を有する筒状の絶縁体と、
前記貫通孔内に配設された導電体と
を含むことを特徴とする基板。
【０１１８】
（付記１１）  前記樹脂層、前記半導体チップ、前記絶縁体及び前記導電体を有する第１基板と、
前記第１基板に積層され、前記導電体に電気的に接続された半導体装置と
を含むことを特徴とする付記１０に記載の基板。
【０１１９】
（付記１２）  前記樹脂層、前記半導体チップ、前記絶縁体及び前記導電体を有する第１基板と、
前記第１基板に積層され、前記導電体に電気的に接続された第２基板と
を含むことを特徴とする付記１０に記載の基板。
【０１２０】
（付記１３）  支持体上に、柱状の絶縁体及び半導体チップを配設する工程と、
前記支持体上に、前記絶縁体及び前記半導体チップが埋設される樹脂層を形成する工程と、
前記樹脂層内の前記絶縁体に貫通孔を形成する工程と、
前記貫通孔内に導電体を形成する工程と
を含むことを特徴とする基板の製造方法。
【０１２１】
（付記１４）  前記導電体の形成後の第１基板に、半導体装置を積層して前記導電体に電気的に接続する工程を更に含むことを特徴とする付記１３に記載の基板の製造方法。
（付記１５）  前記導電体の形成後の第１基板に、第２基板を積層して前記導電体に電気的に接続する工程を更に含むことを特徴とする付記１３に記載の基板の製造方法。
【０１２２】
（付記１６）  前記樹脂層の、前記導電体及び前記半導体チップが含まれる領域の外側の位置でダイシングを行う工程を更に含むことを特徴とする付記１３乃至１５のいずれかに記載の基板の製造方法。
【符号の説明】
【０１２３】
１０，２０，２０Ａ，８０  半導体装置
１１，２１，８１  樹脂層
１１ａ  表面
１２，１２ａ，１２ｂ，２２，８２，９０  半導体チップ
１２ａａ，１２ｂａ，１２ｃ，１５ａｃ，２２ａ，２５ａｃ，１０１  端子
１３，２３  絶縁体
１３ａ  絶縁被膜
１３ｂ  貫通孔
１４，１５ａｂ，２４，２５ａｂ  ビア
１５，２５，８５  再配線層
１５ａ，２５ａ，８５ａ  導電部
１５ａａ，２５ａａ  配線
１５ｂ，２５ｂ  絶縁部
３０，３０Ａ，３０Ｂ，３０Ｃ，３０Ｄ  積層構造
３１，３２  バンプ
４０，７０  擬似ウェハ
４０Ａ，７０Ａ  擬似ＳｏＣ基板
４１  キャリア基板
４２  接着層
４３  レジストパターン
４４  フォトレジスト
４４ａ，６０ａ，６０ｂ  開口部
４５  銅箔
５０  ウェハ
６０  感光性樹脂
６１  保護膜
８２ａ，９０ａ  ＴＳＶ
１００  回路基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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