(57)【要約】【課題】高速化を図ることが可能な半導体装置を提供する。【解決手段】第１及び第２の半導体チップでは、互いに対向する第１及び第３の辺及び互いに対向する第２及び第４の辺にて定義される面上に、複数の制御信号パッドが第２の辺側に配置され、複数のデータ入出力パッドが第４の辺側に配置され、基板では、互いに対向する第５及び第７の辺及び互いに対向する第６及び第８の辺により定義される面上に、複数の第１データ入出力端子が第５の辺側に配置され、複数の第２データ入出力端子が第７の辺側に配置され、複数の制御信号端子が複数の第１及び第２のデータ入出力端子の間に配置され、第１の半導体チップの第４の辺が第５の辺側に配置され且つ第２の半導体チップの第４の辺が第７の辺側に配置され且つ第１及び第２の半導体チップの各々の第２の辺同士が対向するように、第１及び第２の半導体チップが基板上に配置されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
互いに対向する第１及び第２の主面と、前記第２の主面上に複数の制御信号端子、複数の第１データ入出力端子及び複数の第２データ入出力端子を備える基板と、
其々が、互いに対向する第１及び第３の辺及び互いに対向する第２及び第４の辺により定義される第３の主面内に複数の制御信号パッド及び複数のデータ入出力パッドを備えた第１及び第２の半導体チップと、を備え、
前記第１の半導体チップの前記複数の制御信号パッド及び前記第２の半導体チップの前記複数の制御信号パッドは、前記基板の前記複数の制御信号端子に其々共通に接続され、
前記第１の半導体チップの前記複数のデータ入出力パッドは、前記基板の前記複数の第１データ入出力端子に其々接続され、
前記第２の半導体チップの前記複数のデータ入出力パッドは、前記基板の前記複数の第２データ入出力端子に其々接続され、
前記第１及び第２の半導体チップでは、前記複数の制御信号パッドは前記第２の辺側に配置され、前記複数のデータ入出力パッドは前記第４の辺側に配置され、
前記基板の前記第２の主面は、互いに対向する第５及び第７の辺及び互いに対向する第６及び第８の辺により定義され、
前記基板では、前記複数の第１データ入出力端子は前記第５の辺側に配置され、前記複数の第２データ入出力端子は前記第７の辺側に配置され、前記複数の制御信号端子は前記複数の第１データ入出力端子と前記複数の第２データ入出力端子との間に配置され、
前記第１の半導体チップの前記第４の辺が前記基板の前記第５の辺側に配置され、且つ前記第２の半導体チップの前記第４の辺が前記基板の前記第７の辺側に配置され、且つ前記第１及び第２の半導体チップの各々の前記第２の辺同士が対向するように、前記第１及び第２の半導体チップが前記基板の前記第１の主面上に配置されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１及び第２の半導体チップは、前記第１及び第２の半導体チップの各々の前記第３の主面が前記基板の前記第１の主面と対向するように、前記基板上に搭載されている、半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１及び第２の半導体チップの各々の前記複数の制御信号パッドは、フリップチップ接続によって、前記基板の前記複数の制御信号端子に其々接続され、
前記第１の半導体チップの前記複数のデータ入出力パッドは、フリップチップ接続によって、前記基板の前記複数の第１データ入出力端子に其々接続され、
前記第２の半導体チップの前記複数のデータ入出力パッドは、フリップチップ接続によって、前記基板の前記複数の第２データ入出力端子に其々接続されている、半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
前記基板には、前記第１及び第２の半導体チップの各々の前記複数の制御信号パッド及び前記複数のデータ入出力パッドに対応する位置に開口部が形成されており、
前記第１及び第２の半導体チップの各々の前記複数の制御信号パッド、前記第１の半導体チップの前記複数のデータ入出力パッド、前記第２の半導体チップの前記複数のデータ入出力パッドは、それぞれ、前記開口部を通るワイヤによって、前記基板の前記複数の制御信号端子、前記基板の前記複数の第１データ入出力端子、前記基板の前記複数の第２データ入出力端子に接続されている、半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記第１及び第２の半導体チップの各々の前記複数の制御信号パッドは、第１パッド列を構成する複数の第１の制御信号パッドと、第２パッド列を構成する複数の第２の制御信号パッドと、を有し、
前記第１及び第２パッド列は、前記第３の主面の中央領域を通り前記第１の辺に平行な直線に沿って当該直線を挟むように配置され、
前記第１及び第２の半導体チップの各々の前記複数のデータ入出力パッドは、第３パッド列を構成する複数の第１のデータ入出力パッドと、第４パッド列を構成する複数の第２のデータ入出力パッドと、を有し、
前記第３及び第４パッド列は、前記直線に沿って当該直線を挟むように配置され、
前記第１の半導体チップと前記第２の半導体チップでは、前記第１パッド列と前記第２パッド列の位置関係が互いに逆になっており、且つ、前記第３パッド列と前記第４パッド列の位置関係が互いに逆になっている、半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記第１及び第２の半導体チップは、前記第１及び第２の半導体チップの各々の前記第３の主面の裏側の面が前記基板の前記第１の主面と対向するように、前記基板上に搭載されている、半導体装置。
【請求項７】
互いに対向する第１及び第２の主面と、前記第２の主面上に複数の制御信号端子、複数の第１データ入出力端子及び複数の第２データ入出力端子を備える基板と、
其々が、互いに対向する第１及び第３の辺及び互いに対向する第２及び第４の辺により定義される第３の主面内に複数の制御信号パッド及び複数のデータ入出力パッドを備えた第１及び第２の半導体チップと、を備え、
前記第１の半導体チップの前記複数の制御信号パッド及び前記第２の半導体チップの前記複数の制御信号パッドは、前記基板の前記複数の制御信号端子に其々共通に接続され、
前記第１の半導体チップの前記複数のデータ入出力パッドは、前記基板の前記複数の第１データ入出力端子に其々接続され、
前記第２の半導体チップの前記複数のデータ入出力パッドは、前記基板の前記複数の第２データ入出力端子に其々接続され、
前記第１及び第２の半導体チップでは、前記複数の制御信号パッドは前記第２の辺側に配置され、前記複数のデータ入出力パッドは前記第４の辺側に配置され、
前記基板の前記第２の主面は、互いに対向する第５及び第７の辺及び互いに対向する第６及び第８の辺により定義され、
前記基板では、前記複数の第１データ入出力端子は前記第５の辺側に配置され、前記複数の第２データ入出力端子は前記第７の辺側に配置され、前記複数の制御信号端子は前記複数の第１データ入出力端子と前記複数の第２データ入出力端子との間に配置され、
前記第１の半導体チップの前記第４の辺が前記基板の前記第５の辺側に配置され、且つ前記第２の半導体チップの前記第４の辺が前記基板の前記第７の辺側に配置され、且つ、前記第１の半導体チップが前記基板の前記第１の主面上に搭載され、且つ、前記第２の半導体チップが、前記第１の辺の長さ方向にずらして前記第１の半導体チップ上に積層されるように、前記第１および第２の半導体チップが配置されていることを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記第１の半導体チップの前記第３の主面の裏側の面が前記基板の前記第１の主面と対向するように、前記第１の半導体チップが前記基板上に配置され、
前記第２の半導体チップの前記第３の主面の裏側の面が前記第１の半導体チップの前記第３の主面と対向するように、前記第２の半導体チップが前記第１の半導体チップ上に配置されている、半導体装置。
【請求項９】
請求項６または８に記載の半導体装置において、
前記第１及び第２の半導体チップの各々の前記複数の制御信号パッドは、複数の第１及び第２の制御信号パッドを有し、
前記第１及び第２の半導体チップの各々の前記複数のデータ入出力パッドは、複数の第１及び第２のデータ入出力パッドを有し、
前記第１及び第２の半導体チップの各々の前記第３の主面上には、前記第１の辺に沿って配置された複数の第１及び第２のパッドと、前記第３の辺に沿って配置された複数の第３及び第４のパッドとが形成され、
前記複数の第１及び第３のパッドは、前記第２の辺側に配置され、且つ、前記基板の前記複数の制御信号端子に各々接続され、
前記複数の第２及び第４のパッドは、前記第４の辺側に配置され、
前記第１の半導体チップの前記複数の第２及び第４のパッドは、前記基板の前記複数の第１データ入出力端子に各々接続され、
前記第２の半導体チップの前記複数の第２及び第４のパッドは、前記基板の前記複数の第２データ入出力端子に各々接続され、
前記第１の半導体チップの前記第３の主面上には、前記複数の第１の制御信号パッドと前記複数の第３のパッドとを其々接続し、且つ、前記複数の第２の制御信号パッドと前記複数の第１のパッドとを其々接続し、且つ、前記複数の第１のデータ入出力パッドと前記複数の第４のパッドとを其々接続し、且つ、前記複数の第２のデータ入出力パッドと前記複数の第２のパッドとを其々接続する第１再配線層が形成され、
前記第２の半導体チップの前記第３の主面上には、前記複数の第１の制御信号パッドと前記複数の第１のパッドとを其々接続し、且つ、前記複数の第２の制御信号パッドと前記複数の第３のパッドとを其々接続し、且つ、前記複数の第１のデータ入出力パッドと前記複数の第２のパッドとを其々接続し、且つ、前記複数の第２のデータ入出力パッドと前記複数の第４のパッドとを其々接続する第２再配線層が形成されている、半導体装置。
【請求項１０】
請求項１から３および６から９のいずれか１項に記載の半導体装置において、
前記第１及び第２の半導体チップは、互いに同一構造である、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
特許文献１には、１パッケージに２つの半導体メモリチップが封入された半導体装置が記載されている。このような半導体装置は、１つの半導体メモリチップが有する記憶容量の２倍の記憶容量を有する。
【０００３】
このような半導体装置を用いることで、既存の半導体メモリチップの記憶容量の２倍の記憶容量を持った半導体メモリチップを特別に開発することなく、既存の半導体メモリチップの記憶容量の２倍の記憶容量を持った半導体装置を提供でき、半導体装置の製造／開発を効率化することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１４０９９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年の半導体装置の高速動作の要求に応じるために、１パッケージに２つの半導体メモリチップが封入された半導体装置の構造を更に改良することが求められている。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、
互いに対向する第１及び第２の主面と、前記第２の主面上に複数の制御信号端子、複数の第１データ入出力端子及び複数の第２データ入出力端子を備える基板と、
其々が、互いに対向する第１及び第３の辺及び互いに対向する第２及び第４の辺により定義される第３の主面内に複数の制御信号パッド及び複数のデータ入出力パッドを備えた第１及び第２の半導体チップと、を備え、
前記第１の半導体チップの前記複数の制御信号パッド及び前記第２の半導体チップの前記複数の制御信号パッドは、前記基板の前記複数の制御信号端子に其々共通に接続され、
前記第１の半導体チップの前記複数のデータ入出力パッドは、前記基板の前記複数の第１データ入出力端子に其々接続され、
前記第２の半導体チップの前記複数のデータ入出力パッドは、前記基板の前記複数の第２データ入出力端子に其々接続され、
前記第１及び第２の半導体チップでは、前記複数の制御信号パッドは前記第２の辺側に配置され、前記複数のデータ入出力パッドは前記第４の辺側に配置され、
前記基板の前記第２の主面は、互いに対向する第５及び第７の辺及び互いに対向する第６及び第８の辺により定義され、
前記基板では、前記複数の第１データ入出力端子は前記第５の辺側に配置され、前記複数の第２データ入出力端子は前記第７の辺側に配置され、前記複数の制御信号端子は前記複数の第１データ入出力端子と前記複数の第２データ入出力端子との間に配置され、
前記第１の半導体チップの前記第４の辺が前記基板の前記第５の辺側に配置され、且つ前記第２の半導体チップの前記第４の辺が前記基板の前記第７の辺側に配置され、且つ前記第１及び第２の半導体チップの各々の前記第２の辺同士が対向するように、前記第１及び第２の半導体チップが前記基板の前記第１の主面上に配置されている。
【０００７】
また、本発明の半導体装置は、
互いに対向する第１及び第２の主面と、前記第２の主面上に複数の制御信号端子、複数の第１データ入出力端子及び複数の第２データ入出力端子を備える基板と、
其々が、互いに対向する第１及び第３の辺及び互いに対向する第２及び第４の辺により定義される第３の主面内に複数の制御信号パッド及び複数のデータ入出力パッドを備えた第１及び第２の半導体チップと、を備え、
前記第１の半導体チップの前記複数の制御信号パッド及び前記第２の半導体チップの前記複数の制御信号パッドは、前記基板の前記複数の制御信号端子に其々共通に接続され、
前記第１の半導体チップの前記複数のデータ入出力パッドは、前記基板の前記複数の第１データ入出力端子に其々接続され、
前記第２の半導体チップの前記複数のデータ入出力パッドは、前記基板の前記複数の第２データ入出力端子に其々接続され、
前記第１及び第２の半導体チップでは、前記複数の制御信号パッドは前記第２の辺側に配置され、前記複数のデータ入出力パッドは前記第４の辺側に配置され、
前記基板の前記第２の主面は、互いに対向する第５及び第７の辺及び互いに対向する第６及び第８の辺により定義され、
前記基板では、前記複数の第１データ入出力端子は前記第５の辺側に配置され、前記複数の第２データ入出力端子は前記第７の辺側に配置され、前記複数の制御信号端子は前記複数の第１データ入出力端子と前記複数の第２データ入出力端子との間に配置され、
前記第１の半導体チップの前記第４の辺が前記基板の前記第５の辺側に配置され、且つ前記第２の半導体チップの前記第４の辺が前記基板の前記第７の辺側に配置され、且つ、前記第１の半導体チップが前記基板の前記第１の主面上に搭載され、且つ、前記第２の半導体チップが、前記第１の辺の長さ方向にずらして前記第１の半導体チップ上に積層されるように、前記第１および第２の半導体チップが配置されている。
【０００８】
このため、基板の複数の第１データ入出力端子、複数の制御信号端子および複数の第２データ入出力端子の配置関係と、第１の半導体チップの複数のデータ入出力パッド、第１の半導体チップの複数の制御信号パッド、第２の半導体チップの複数の制御信号パッドおよび第２の半導体チップの複数のデータ入出力パッドの配置関係が対応する。
【０００９】
したがって、第１の半導体チップの複数のデータ入出力パッドと基板の複数の第１データ入出力端子とを其々接続する配線の長さと、第１の半導体チップの複数の制御信号パッドおよび第２の半導体チップの複数の制御信号パッドと基板の複数の制御信号端子とを其々接続する配線の長さと、第２の半導体チップの複数のデータ入出力パッドと基板の複数の第２データ入出力端子の其々を接続する配線の長さと、を短くすることが可能になる。
【００１０】
よって、配線の長さに依存する信号の伝搬遅延時間を短くでき、半導体装置の高速化を図ることが可能になる。
【発明の効果】
【００１１】
本発明によれば、半導体装置の高速化を図ることが可能になる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１実施形態の半導体装置１を概略的に示す平面図である。
【図２】半導体装置１を概略的に示す断面図である。
【図３】半導体装置１を概略的に示す平面図である。
【図４】半導体チップ２０、３０を示す平面図である。
【図５】半導体チップ２０、３０の各パッドと配線基板１０の各ランド１１との接続関係を示す図である。
【図６】本発明の第２実施形態の半導体装置１ｘを概略的に示す平面図である。
【図７】半導体装置１ｘを概略的に示す断面図である。
【図８】半導体装置１ｘを概略的に示す平面図である。
【図９】再配線層５１、５２がそれぞれ形成された半導体チップ２０、３０を示す平面図である。
【図１０】半導体チップ２０、３０の各パッドと配線基板１０ｘの各ランドとの接続関係を示す図である。
【図１１】本発明の第３実施形態の半導体装置１ｙを概略的に示す平面図である。
【図１２】半導体装置１ｙを概略的に示す断面図である。
【図１３】本発明の第４実施形態の半導体装置１ｚを概略的に示す平面図である。
【図１４】半導体装置１ｚを概略的に示す断面図である。
【図１５】半導体装置１ｚを概略的に示す平面図である。
【図１６】半導体チップ２０ｚ、３０ｚを示す平面図である。
【図１７】半導体チップ２０ｚ、３０ｚの各パッドと配線基板１０ｚの各ランドとの接続関係を示す図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態について図面を参照して説明する。
【００１４】
（第１実施形態）
図１は、本発明の第１実施形態の半導体装置１を概略的に示す平面図であり、チップ搭載面１０ａ側を示している。チップ搭載面１０ａは、第１の主面の一例である。
【００１５】
半導体装置１は、配線基板１０上に２つの半導体チップ２０、３０がフェイスダウンで平置きされた半導体パッケージである。半導体チップ２０および３０は、配線基板１０とＦＣ（フリップチップ）接続されている。
【００１６】
配線基板１０は、基板の一例であり、半導体チップ２０は、第１の半導体チップの一例であり、半導体チップ３０は、第２の半導体チップの一例である。なお、チップ搭載面１０ａ側には後述するように封止体が設けられているが、図１では、説明の簡略化のために封止体が省略されている。
【００１７】
図２は、半導体装置１を概略的に示す断面図であり、図１のＡ−Ａ線断面図である。
【００１８】
図３は、半導体装置１を概略的に示す平面図であり、複数のランド１１が形成された端子形成面１０ｂ側を示している。端子形成面１０ｂは、第２の主面の一例である。ランド１１は、端子の一例である。
【００１９】
端子形成面１０ｂは、互いに対向する辺１０ｂ１および１０ｂ３と互いに対向する辺１０ｂ２および１０ｂ４とにより定義される矩形の面である。辺１０ｂ１、１０ｂ２、１０ｂ３、１０ｂ４は、それぞれ、第５の辺、第６の辺、第７の辺、第８の辺の一例である。
【００２０】
図４（ａ）は、半導体チップ２０を示す平面図であり、パッド形成面２０ａ側を示している。図４（ｂ）は、半導体チップ３０を示す平面図であり、パッド形成面３０ａ側を示している。
【００２１】
半導体チップ２０と半導体チップ３０とは、互いに同一構造である。パッド形成面２０ａおよび３０ａは、それぞれ、第３の主面の一例である。
【００２２】
パッド形成面２０ａは、互いに対向する辺２０ａ１および２０ａ３と、互いに対向する辺２０ａ２および２０ａ４と、により定義される矩形の面である。辺２０ａ１、２０ａ２、２０ａ３、２０ａ４は、それぞれ、第１の辺、第２の辺、第３の辺、第４の辺の一例である。
【００２３】
パッド形成面３０ａは、互いに対向する辺３０ａ１および３０ａ３と、互いに対向する辺３０ａ２および３０ａ４と、により定義される矩形の面である。辺３０ａ１、３０ａ２、３０ａ３、３０ａ４は、それぞれ、第１の辺、第２の辺、第３の辺、第４の辺の一例である。
【００２４】
パッド形成面２０ａおよび３０ａには、それぞれ、メモリ回路（不図示）と、コマンドアドレス系パッド（CAパッド）CA0〜CA7と、データ入出力系パッド（DQパッド）DQ0〜DQ7が配置されている。CAパッドCA0〜CA7は、複数の制御信号パッドの一例であり、DQパッドDQ0〜DQ7は、複数のデータ入出力パッドの一例である。
【００２５】
CAパッドCA0〜CA7およびDQパッドDQ0〜DQ7には、図２に示したように、それぞれ、バンプ４０が形成される。
【００２６】
パッド形成面２０ａおよび３０ａでは、DQパッドDQ0〜DQ3とCAパッドCA0〜CA3によってパッド列が形成され、また、DQパッドDQ4〜DQ7とCAパッドCA4〜CA7によってパッド列が形成されている。
【００２７】
パッド形成面２０ａでは、DQパッドDQ0〜DQ3とCAパッドCA0〜CA3によって形成されたパッド列は、パッド形成面２０ａの中心領域を通り辺２０ａ１に平行な直線（以下「第１の直線」と称する）に沿って第１の直線に対して辺２０ａ１側に配置され、DQパッドDQ4〜DQ7とCAパッドCA4〜CA7によって形成されたパッド列は、第１の直線に沿って第１の直線に対して辺２０ａ３側に配置されている。
【００２８】
パッド形成面２０ａでは、CAパッドCA0〜CA7は、辺２０ａ２および２０ａ４のうち辺２０ａ２側に配置され、DQパッドDQ0〜DQ7は、辺２０ａ２および２０ａ４のうち辺２０ａ４側に配置されている。
【００２９】
同様に、パッド形成面３０ａでは、DQパッドDQ0〜DQ3とCAパッドCA0〜CA3によって形成されたパッド列は、パッド形成面３０ａの中心領域を通り辺３０ａ１に平行な直線（以下「第２の直線」と称する）に沿って第２の直線に対して辺３０ａ１側に配置され、DQパッドDQ4〜DQ7とCAパッドCA4〜CA7によって形成されたパッド列は、第２の直線に沿って第２の直線に対して辺３０ａ３側に配置されている。
【００３０】
パッド形成面３０ａでは、CAパッドCA0〜CA7は、辺３０ａ２および３０ａ４のうち辺３０ａ２側に配置され、DQパッドDQ0〜DQ7は、辺３０ａ２および３０ａ４のうち辺３０ａ４側に配置されている。
【００３１】
パッド形成面２０ａおよび３０ａには、さらに、電源用パッド（不図示）およびGND（グランド）パッド（不図示）も配置されている。これらのパッド上にもバンプ（不図示）が形成される。
【００３２】
配線基板１０は、例えば０．２mm厚のガラスエポキシ基材（絶縁基板）である。配線基板１０は、平面形状が矩形状に形成されている。
【００３３】
配線基板１０は、２つの半導体チップ２０、３０が平置きで搭載されるチップ搭載面１０ａと、チップ搭載面１０ａの裏側の面である端子形成面１０ｂと、を有している。
【００３４】
チップ搭載面１０ａには、Cu等の導電材料からなる配線１２が形成されている。なお、図１では、配線１２を省略している。
【００３５】
図２に示すように、端子形成面１０ｂには、それぞれ半田ボール１３が搭載された複数のランド（外部端子）１１が形成されている。各ランド１１は、配線基板１０に形成された貫通ビア１４および配線１２と、半導体チップ２０、３０に配置されたバンプ４０と、を介して、半導体チップ２０または３０のパッド（DQパッドまたはCAパッド）と電気的に接続されている。
【００３６】
なお、図２では、説明の簡略化のため２つの貫通ビア１４および２つの配線１２しか示されていないが、貫通ビア１４および配線１２はランド１１ごとに設けられている。
【００３７】
また、端子形成面１０ｂには、さらに、電源用パッドと接続された電源用ランド（不図示）およびGNDパッドと接続されたGND用ランド（不図示）も配置されている。これらのランド上にも半田ボール（不図示）が形成される。
【００３８】
図３に示すように、端子形成面１０ｂに形成されたランド１１ａ−１１ｃは、それぞれ所定の間隔で格子状に配置されている。
【００３９】
各ランド１１は、半導体チップ２０、３０のパッド（DQパッドDQ0〜DQ7、CAパッドCA0〜CA7）の入出力系統に応じて、２種類の系統に分類される。
【００４０】
１つは、DQパッドDQ0〜DQ7に接続されるI/O用ランド１１ａ、１１ｃである。もう１つは、CAパッドCA0〜CA7に接続されるCA用ランド１１ｂである。
【００４１】
複数のI/O用ランド１１ａは、図３に示すように、辺１０ｂ１および１０ｂ３のうち辺１０ｂ１側に配置されている。複数のI/O用ランド１１ａは、辺１０ｂ２および１０ｂ４のうち辺１０ｂ２側に配置されているランド群１１ａ１と、辺１０ｂ２および１０ｂ４のうち辺１０ｂ４側に配置されているランド群１１ａ２と、を構成する。
【００４２】
ランド群１１ａ１を構成する４つのランド１１ａは、半導体チップ２０のDQパッドDQ0〜DQ3と１対１で対応する。一方、ランド群１１ａ２を構成する４つのランド１１ａは、半導体チップ２０のDQパッドDQ4〜DQ7と１対１で対応する。
【００４３】
また、複数のI/O用ランド１１ｃは、辺１０ｂ１および１０ｂ３のうち辺１０ｂ３側に配置されている。複数のI/O用ランド１１ｃは、辺１０ｂ２および１０ｂ４のうち辺１０ｂ２側に配置されているランド群１１ｃ１と、辺１０ｂ２および１０ｂ４のうち辺１０ｂ４側に配置されているランド群１１ｃ２と、を構成する。
【００４４】
ランド群１１ｃ１を構成する４つのランド１１ｃは、半導体チップ３０のDQパッドDQ4〜DQ7と１対１で対応する。一方、ランド群１１ｃ２を構成する４つのランド１１ｃは、半導体チップ３０のDQパッドDQ0〜DQ3と１対１で対応する。
【００４５】
複数のCA用ランド１１ｂは、I/O用ランド１１ａ、１１ｃの間に配置されている。複数のCA用ランド１１ｂは、辺１０ｂ２および１０ｂ４のうち辺１０ｂ２側に配置されているランド群１１ｂ１と、辺１０ｂ２および１０ｂ４のうち辺１０ｂ４側に配置されているランド群１１ｂ２と、を構成する。
【００４６】
ランド群１１ｂ１を構成する４つのランド１１ｂは、半導体チップ２０のCAパッドCA0〜CA3と１対１で対応する。さらに、ランド群１１ｂ１を構成する４つのランド１１ｂのうち、半導体チップ２０のCAパッドCA0、CA1、CA2、CA3とそれぞれ対応する各ランド１１ｂは、それぞれ、半導体チップ３０のCAパッドCA0、CA1、CA2、CA3とも対応する。
【００４７】
一方、ランド群１１ｂ２を構成する４つのランド１１ｂは、半導体チップ２０のCAパッドCA4〜CA7と１対１で対応する。さらに、ランド群１１ｂ２を構成する４つのランド１１ｂのうち、半導体チップ２０のCAパッドCA4、CA5、CA6、CA7とそれぞれ対応する各ランド１１ｂは、それぞれ、半導体チップ３０のCAパッドCA4、CA5、CA6、CA7とも対応する。
【００４８】
半導体チップ２０および３０は、半導体チップ２０のパッド形成面２０ａおよび半導体チップ３０のパッド形成面３０ａが配線基板１０のチップ搭載面１０ａと対向するように、フェイスダウンでアンダーフィル材４１を介してチップ搭載面１０ａ上に搭載されている。
【００４９】
半導体チップ２０および３０は、半導体チップ２０の辺２０ａ１と半導体チップ３０の辺３０ａ３が同一直線上に並び、且つ、半導体チップ２０の辺２０ａ３と半導体チップ３０の辺３０ａ１が同一直線上に並び、且つ、半導体チップ２０の辺２０ａ２と半導体チップ３０の辺３０ａ２とが対向し、且つ、半導体チップ２０の辺２０ａ４が配線基板１０の辺１０ｂ１および１０ｂ３のうち辺１０ｂ１側に配置され、且つ、半導体チップ３０の辺３０ａ４が配線基板１０の辺１０ｂ１および１０ｂ３のうち辺１０ｂ３側に配置されるように、チップ形成面１０ａ上に配置されている。
【００５０】
なお、図１に示した半導体チップ２０の状態（配線基板１０にフェイスダウンで搭載された状態）は、図４（ａ）に示した半導体チップ２０を第１の直線を軸にして１８０度回転した状態である。また、図１に示した半導体チップ３０の状態（配線基板１０にフェイスダウンで搭載された状態）は、図４（ｂ）に示した半導体チップ３０を第２の直線を軸に１８０度回転しさらに半導体チップ３０の中央を中心にして図４（ｂ）に示した矢印Ａ１方向（時計回り）に１８０度回転した状態である。
【００５１】
半導体チップ２０のDQパッドDQ0〜DQ3は、それぞれ、ランド群１１ａ１内の対応するランド１１ａと、バンプ４０と配線１２と貫通ビア１４を介して電気的に接続されている。また、半導体チップ２０のDQパッドDQ4〜DQ7は、それぞれ、ランド群１１ａ２内の対応するランド１１ａと、バンプ４０と配線１２と貫通ビア１４を介して電気的に接続されている。
【００５２】
半導体チップ３０のDQパッドDQ0〜DQ3は、それぞれ、ランド群１１ｃ２内の対応するランド１１ｃと、バンプ４０と配線１２と貫通ビア１４を介して電気的に接続されている。また、半導体チップ３０のDQパッドDQ4〜DQ7は、それぞれ、ランド群１１ｃ１内の対応するランド１１ｃと、バンプ４０と配線１２と貫通ビア１４を介して電気的に接続されている。
【００５３】
半導体チップ２０のCAパッドCA0〜CA3および半導体チップ３０のCAパッドCA0〜CA3は、それぞれ、ランド群１１ｂ１内の対応するランド１１ｂと、バンプ４０と配線１２と貫通ビア１４を介して電気的に接続されている。また、半導体チップ２０のCAパッドCA4〜CA7および半導体チップ３０のCAパッドCA4〜CA7は、それぞれ、ランド群１１ｂ２内の対応するランド１１ｂと、バンプ４０と配線１２と貫通ビア１４を介して電気的に接続されている。
【００５４】
図５は、半導体チップ２０、３０の各パッドと配線基板１０の各ランド１１との接続関係を示す図である。
【００５５】
なお、図２に示すように、配線基板１０のチップ搭載面１０ａには、例えばエポキシ樹脂等の熱硬化性樹脂からなる封止体４２が形成されている。半導体チップ２０および３０は、封止体４２によって覆われ、外界から保護されている。
【００５６】
このように、本実施形態では、半導体チップ２０では、CAパッドCA0〜CAは辺２０ａ２側に配置され、DQパッドDQ0〜DQ7は辺２０ａ４側に配置されている。また、半導体チップ３０では、CAパッドCA0〜CAは辺３０ａ２側に配置され、DQパッドDQ0〜DQ7は辺３０ａ４側に配置されている。配線基板１０では、複数のランド１１ａは辺１０ｂ１側に配置され、複数のランド１１ｃは辺１０ｂ３側に配置され、複数のランド１１ｂは、複数のランド１１ａと複数のランド１１ｃとの間に配置されている。半導体チップ２０の辺２０ａ２と半導体チップ３０の辺３０ａ２が対向し、且つ、半導体チップ２０の辺２０ａ４が配線基板１０の辺１０ｂ１側に配置され、且つ、半導体チップ３０の辺３０ａ４が配線基板１０の辺１０ｂ３側に配置されるように、半導体チップ２０および３０が配線基板１０上に配置されている
このため、複数のランド１１ａ、複数のランド１１ｂおよび複数のランド１１ｃの配置関係と、半導体チップ２０の複数のDQパッドDQ0〜DQ7、半導体チップ２０の複数のCAパッドCA0〜CA7、半導体チップ３０の複数のCAパッドCA0〜CA7および半導体チップ３０の複数のDQパッドDQ0〜DQ7の配置関係が対応する。
【００５７】
よって、複数のランド１１ａの近くに半導体チップ２０の複数のDQパッドDQ0〜DQ7を配置し、複数のランド１１ｂの近くに半導体チップ２０、３０の複数のCAパッドCA0〜CA7を配置し、複数のランド１１ｃの近くに半導体チップ３０の複数のDQパッドDQ0〜DQ7を配置することが可能になる。
【００５８】
したがって、半導体チップ２０の複数のDQパッドDQ0〜DQ7と配線基板１０の複数のランド１１ａとを其々接続する配線の長さと、半導体チップ２０、３０の複数のCAパッドCA0〜CA7と配線基板１０の複数のランド１１ｂとを其々接続する配線の長さと、半導体チップ３０の複数のDQパッドDQ0〜DQ7と配線基板１０の複数のランド１１ｃとを其々接続する配線の長さとを、短くすることが可能になり、インダクタンスを低減することが可能になる。よって、配線の長さに依存する信号の伝搬遅延時間を短くでき、半導体装置１の高速化を図ることが可能になる。
【００５９】
また、半導体チップ２０および３０が配線基板１０上に平置きされるので、半導体チップ２０、３０が配線基板１０上に積層される場合に比べて、半導体チップ２０と配線基板１０との距離と、半導体チップ３０と配線基板１０との距離と、の差を、小さくできる。このため、半導体チップ２０、３０が配線基板１０上に積層される場合に比べて、半導体チップ２０のパッドと配線基板１０のランドとを接続する配線の長さと、半導体チップ３０のパッドと配線基板１０のランドとを接続する配線の長さと、の差を、小さくできる。よって、この配線の長さの差に伴う動作タイミングのずれの調整が容易になり、半導体装置の高速化を図ることが可能になる。
【００６０】
また、半導体チップ２０は、半導体チップ２０のパッド形成面２０ａが配線基板１０のチップ搭載面１０ａと対向するように、配線基板１０上に搭載され、半導体チップ３０は、半導体チップ３０のパッド形成面３０ａが配線基板１０のチップ搭載面１０ａと対向するように、配線基板１０に搭載されている。
【００６１】
このため、半導体チップ２０および３０をフェイスダウンで配線基板１０に搭載することが可能になる。
【００６２】
また、半導体チップ２０、３０の複数のCAパッドCA0〜CA7は、フリップチップ接続によって、配線基板１０の複数のランド１１ｂに其々接続され、半導体チップ２０の複数のDQパッドDQ0〜DQ7は、フリップチップ接続によって、配線基板１０の複数のランド１１ａに其々接続され、半導体チップ３０の複数のDQパッドDQ0〜DQ7は、フリップチップ接続によって、配線基板１０の複数のランド１１ｃに其々接続されている。
【００６３】
このため、半導体チップ２０、３０のパッドと配線基板１０のランドとの接続をワイヤにて行う場合よりも接続配線の長さを短くすることが可能になる。
【００６４】
また、本実施形態では、同一構造の半導体チップ２０、３０が、辺２０ａ２と辺３０ａ２とを対向した状態で配線基板１０上に平置きされているので、配線基板１０では、半導体チップ２０のDQ用の配線と半導体チップ３０のDQ用の配線とを、例えば配線基板１０の中心点に対して点対称の関係になるように設計することが可能となり、DQ用の配線の長さを等しくする設計が容易になる。
【００６５】
また、半導体チップ２０と半導体チップ３０とが同一構造であるので、半導体装置を構成要素となる半導体チップが１種類で済み、低コスト化を図ることが可能になる。
【００６６】
（第２実施形態）
第１実施形態の半導体装置１では、フリップチップ接続によって、同一構造の半導体チップ２０、３０が配線基板１０と接続されている。
【００６７】
これに対して、第２実施形態の半導体装置１ｘでは、同一構造の半導体チップ２０、３０上にそれぞれ再配線層５１、５２が形成され、半導体チップ２０、３０は、それぞれ再配線層５１、５２を介して配線基板１０ｘと接続される。
【００６８】
以下、第２実施形態の半導体装置１ｘについて、第１実施形態の半導体装置１と異なる点を中心に説明する。以下では、第１実施形態と同じ構成部材については各図面に同じ符号を付し、その説明を省略する。なお、半導体チップ２０、３０において、DQパッドDQ0〜DQ3は、複数の第１のデータ入出力パッドの一例であり、DQパッドDQ4〜DQ7は、複数の第２のデータ入出力パッドの一例であり、CAパッドCA0〜CA3は、複数の第１の制御信号パッドの一例であり、CAパッドCA4〜CA7は、複数の第２の制御信号パッドの一例である。
【００６９】
図６は、本発明の第２実施形態の半導体装置１ｘを概略的に示す平面図であり、複数のボンドフィンガー５０が形成されたチップ搭載面１０ａ側を示している。また、図６は、半導体チップ２０とボンドフィンガー列５０ａおよび５０ｂとの接続関係と、半導体チップ３０とボンドフィンガー列５０ｃおよび５０ｄとの接続関係も示す。また、図６では、図１と同様に封止体が省略されている。
【００７０】
半導体装置１ｘは、例えば０．２mm厚のガラスエポキシ基材（絶縁基板）からなる配線基板１０ｘ上に２つの半導体チップ２０、３０がフェイスアップで平置きされた半導体パッケージである。配線基板１０ｘは、基板の一例であり、平面形状が矩形状に形成されている。
【００７１】
図７は、半導体装置１ｘを概略的に示す断面図であり、図６のＢ−Ｂ線断面図である。
【００７２】
図８は、半導体装置１ｘを概略的に示す平面図であり、複数のランド１１が形成された端子形成面１０ｂ側を示している。
【００７３】
半導体装置１ｘの各ランド１１は、配線基板１０ｘに形成された貫通ビア１４および配線１２を介して、チップ搭載面１０ａのボンドフィンガー５０と電気的に接続されている。配線１２は、部分的に、絶縁膜、例えばアンダーフィル材４１で覆われている。チップ搭載面１０ａにおいて、アンダーフィル材４１から露出された配線領域には、それぞれボンドフィンガー５０が形成されている。
【００７４】
各ランド１１は、ボンドフィンガー列５０ａ−５０ｄのいずれかに属するボンドフィンガー５０と、ワイヤ７０と、DQ系パッド列６０ａ、６０ｂまたはCA系パッド列６０ｃ、６０ｄ内のいずれかに属するパッドと、再配線層５１または５２とを介して、半導体チップ２０または３０のDQパッドまたはCAパッドと、電気的に接続されている。
【００７５】
図９（ａ）は、RDL（Re-Distribution Layer）配線（再配線）を有する再配線層５１がパッド形成面２０ａ上に形成された半導体チップ２０を示す平面図であり、パッド形成面２０ａ側を示している。図９（ｂ）は、再配線層５２がパッド形成面３０ａ上に形成された半導体チップ３０を示した平面図であり、パッド形成面３０ａ側を示している。
【００７６】
なお、図６、７、９では、再配線層５１、５２上の絶縁層を省略している。
【００７７】
図６および図９（ａ）を参照すると、半導体チップ２０のパッド形成面２０ａには、DQパッドDQ0〜DQ7と、CAパッドCA0〜CA7と、DQ系パッド列６０ａおよび６０ｂと、CA系パッド列６０ｃおよび６０ｄと、再配線層５１と、絶縁層（不図示）が形成されている。
【００７８】
パッド形成面２０ａでは、DQパッドD0〜D3は、DQ系パッド列６０ａに含まれるパッド（第４のパッド）６０と再配線層５１を介して接続され、DQパッドD4〜D7は、DQ系パッド列６０ｂに含まれるパッド（第２のパッド）６０と再配線層５１を介して接続されている。
【００７９】
なお、再配線層５１の下には絶縁層が形成されており、再配線層５１の上には、パッド６０部分を除いて絶縁層が形成されている。
【００８０】
また、パッド形成面２０ａでは、CAパッドCA0〜CA3は、CA系パッド列６０ｃに含まれるパッド（第３のパッド）６０と再配線層５１を介して接続され、CAパッドCA4〜CA7は、CA系パッド列６０ｄに含まれるパッド（第１のパッド）６０と配線層５１を介して接続されている。
【００８１】
DQ系パッド列６０ａとCA系パッド列６０ｃは、辺２０ａ３に沿って、一直線になるように直列に配置されている。DQ系パッド列６０ａは、辺２０ａ２および２０ａ４のうち辺２０ａ４側に配置され、CA系パッド列６０ｃは、辺２０ａ２および２０ａ４のうち辺２０ａ２側に配置されている。
【００８２】
DQ系パッド列６０ｂとCA系パッド列６０ｄは、辺２０ａ１に沿って、一直線になるように直列に配置されている。DQ系パッド列６０ｂは、辺２０ａ２および２０ａ４のうち辺２０ａ４側に配置され、CA系パッド列６０ｄは、辺２０ａ２および２０ａ４のうち辺２０ａ２側に配置されている。
【００８３】
図６および図９（ｂ）を参照すると、半導体チップ３０のパッド形成面３０ａには、DQパッドDQ0〜DQ7と、CAパッドCA0〜CA7と、DQ系パッド列６０ａおよび６０ｂと、CA系パッド列６０ｃおよび６０ｄと、再配線層５２と、絶縁層（不図示）が形成されている。
【００８４】
パッド形成面３０ａでは、DQパッドD0〜D3は、DQ系パッド列６０ａに含まれるパッド６０（第２のパッド）と再配線層５２を介して接続され、DQパッドD4〜D7は、DQ系パッド列６０ｂに含まれるパッド（第４のパッド）６０と再配線層５２を介して接続されている。
【００８５】
なお、再配線層５２の下には絶縁層が形成されており、再配線層５２の上には、パッド６０部分を除いて絶縁層が形成されている。
【００８６】
また、パッド形成面３０ａでは、CAパッドCA0〜CA3は、CA系パッド列６０ｃに含まれるパッド（第１のパッド）６０と再配線層５２を介して接続され、CAパッドCA4〜CA7は、CA系パッド列６０ｄに含まれるパッド（第３のパッド）６０と配線層５２を介して接続されている。
【００８７】
パッド形成面３０ａでは、パッド形成面２０ａとは異なり、DQ系パッド列６０ａとCA系パッド列６０ｃは、辺３０ａ１に沿って、一直線になるように直列に配置され、DQ系パッド列６０ｂとCA系パッド列６０ｄは、辺３０ａ３に沿って、一直線になるように直列に配置されている。なお、DQ系パッド列６０ａおよび６０ｂは、辺３０ａ２および３０ａ４のうち辺３０ａ４側に配置され、CA系パッド列６０ｃおよび６０ｄは、辺３０ａ２および３０ａ４のうち辺３０ａ２側に配置されている。
【００８８】
このように、半導体チップ２０と３０では、DQパッドDQ0〜DQ7およびCAパッドCA0〜CA7から再配線層５１、５２によって引き出される方向が逆になっている。
【００８９】
半導体チップ２０および３０は、半導体チップ２０の辺２０ａ１と半導体チップ３０の辺３０ａ３が同一直線上に並び、且つ、半導体チップ２０の辺２０ａ３と半導体チップ３０の辺３０ａ１が同一直線上に並び、且つ、半導体チップ２０の辺２０ａ２と半導体チップ３０の辺３０ａ２とが対向し、且つ、半導体チップ２０の辺２０ａ４が配線基板１０ｘの辺１０ｂ１側に配置され、且つ、半導体チップ３０の辺３０ａ４が配線基板１０ｘの辺１０ｂ３側に配置されるように、チップ形成面１０ａ上にフェイスアップで配置されている。
【００９０】
なお、図６に示した半導体チップ２０の状態（配線基板１０ｘにフェイスアップで搭載された状態）は、図９（ａ）に示した半導体チップ２０の状態と同じであり、図６に示した半導体チップ３０の状態（配線基板１０にフェイスアップで搭載された状態）は、図９（ｂ）に示した半導体チップ３０を、半導体チップ３０の中央を中心にして図９（ｂ）に示した矢印Ｂ１方向に１８０度回転した状態である。
【００９１】
また、図６に示すように、半導体チップ２０のDQ系パッド列６０ａおよび６０ｂが、配線基板１０ｘの辺１０ｂ１側に配置されたDQ系ボンドフィンガー列５０ａおよびランド１１ａと隣接するように、半導体チップ２０が配線基板１０ｘ上に配置されている。
【００９２】
半導体チップ２０のDQ系パッド列６０ａおよび６０ｂに含まれる各パッドは、DQ系ボンドフィンガー列５０ａに含まれるボンドフィンガー５０とワイヤ７０により個別に結線されることで、電気的に接続されている。
【００９３】
DQ系ボンドフィンガー列５０ａに含まれるボンドフィンガー５０のうち、辺１０ｂ２側に配置された各ボンドフィンガー５０は、配線１２および貫通ビア１４を介して、ランド群１１ａ１内のランド１１と個別に接続されている。一方、DQ系ボンドフィンガー列５０ａに含まれる各ボンドフィンガー５０のうち、辺１０ｂ４側に配置された各ボンドフィンガー５０は、配線１２および貫通ビア１４を介して、ランド群１１ａ２内のランド１１と個別に接続されている。
【００９４】
また、DQ系ボンドフィンガー列５０ａは、半導体チップ２０のDQ系パッド列６０ａ、６０ｂが延びる方向に平行な配線基板１０ｘの２つの辺１０ｂ２、１０ｂ４と平行に、半導体チップ２０のDQ系パッド列６０ａ、６０ｂ付近にそれぞれ配置されている。DQ系ボンドフィンガー列５０ａは、配線基板１０ｘの辺１０ｂ１側に寄せて配置されている。
【００９５】
半導体チップ２０のCA系パッド列６０ｃおよび６０ｄに含まれる各パッドは、CA系ボンドフィンガー列５０ｂに含まれるボンドフィンガーと、ワイヤ７０により個別に結線されることで、電気的に接続されている。
【００９６】
CA系ボンドフィンガー列５０ｂに含まれるボンドフィンガーのうち、辺１０ｂ２側に配置された各ボンドフィンガー５０は、配線１２および貫通ビア１４を介して、ランド群１１ｂ１内のランド１１と個別に接続されている。一方、CA系ボンドフィンガー列５０ｂに含まれるボンドフィンガーのうち、辺１０ｂ４側に配置された各ボンドフィンガー５０は、配線１２および貫通ビア１４を介して、ランド群１１ｂ２内のランド１１と個別に接続されている。
【００９７】
また、CA系ボンドフィンガー列５０ｂは、半導体チップ２０のCA系パッド列６０ｃ、６０ｄが延びる方向に平行な配線基板１０ｘの２つの辺１０ｂ２、１０ｂ４に平行に、半導体チップ２０のCA系パッド列６０ｃ、６０ｄ付近にそれぞれ配置されている。CA系ボンドフィンガー列５０ｂは、配線基板１０ｘの中央領域側に寄せて配置されている。
【００９８】
また、図６に示すように、半導体チップ３０のDQ系パッド列６０ａおよび６０ｂが、配線基板１０ｘの辺１０ｂ３側に配置されたDQ系ボンドフィンガー列５０ｃおよびランド１１ｃと隣接するように、半導体チップ３０が配線基板１０ｘ上に配置されている。
【００９９】
半導体チップ３０のDQ系パッド列６０ａおよび６０ｂに含まれる各パッドは、DQ系ボンドフィンガー列５０ｃに含まれるボンドフィンガーと、ワイヤ７０により個別に結線されることで、電気的に接続されている。
【０１００】
DQ系ボンドフィンガー列５０ｃに含まれるボンドフィンガー５０のうち、辺１０ｂ２側に配置された各ボンドフィンガー５０は、配線１２および貫通ビア１４を介して、ランド群１１ｃ１内のランド１１と個別に接続されている。一方、DQ系ボンドフィンガー列５０ｃに含まれる各ボンドフィンガー５０のうち、辺１０ｂ４側に配置された各ボンドフィンガー５０は、配線１２および貫通ビア１４を介して、ランド群１１ｃ２内のランド１１と個別に接続されている。
【０１０１】
また、DQ系ボンドフィンガー列５０ｃは、半導体チップ３０のDQ系パッド列６０ａ、６０ｂが延びる方向に平行な配線基板１０ｘの２つの辺１０ｂ２、１０ｂ４に平行に、半導体チップ３０のDQ系パッド列６０ａ、６０ｂ付近にそれぞれ配置されている。また、DQ系ボンドフィンガー列５０ｃは、配線基板１０ｘの辺１０ｂ３側に寄せて配置されている。
【０１０２】
半導体チップ３０のCA系パッド列６０ｃおよび６０ｄに含まれる各パッドは、CA系ボンドフィンガー列５０ｄに含まれるボンドフィンガーと、ワイヤ７０により個別に結線されることで、電気的に接続されている。
【０１０３】
CA系ボンドフィンガー列５０ｄに含まれるボンドフィンガーのうち、辺１０ｂ２側に配置された各ボンドフィンガー５０は、配線１２および貫通ビア１４を介して、ランド群１１ｂ１内のランド１１と個別に接続されている。一方、CA系ボンドフィンガー列５０ｄに含まれるボンドフィンガーのうち、辺１０ｂ４側に配置された各ボンドフィンガー５０は、配線１２および貫通ビア１４を介して、ランド群１１ｂ２内のランド１１と個別に接続されている。
【０１０４】
また、CA系ボンドフィンガー列５０ｄは、半導体チップ３０のCA系パッド列６０ｃ、６０ｄが延びる方向に平行な配線基板１０ｘの２つの辺１０ｂ２、１０ｂ４に平行に、半導体チップ３０のCA系パッド列６０ｃ、６０ｄ付近にそれぞれ配置されている。CA系ボンドフィンガー列５０ｄは、配線基板１０ｘの中央領域側に寄せて配置されている。
【０１０５】
図１０は、半導体チップ２０、３０の各パッドと配線基板１０ｘの各ランドとの接続関係を示す図である。
【０１０６】
なお、図７に示すように、配線基板１０ｘのチップ搭載面１０ａには、封止体４２が形成されている。半導体チップ２０および３０やワイヤ７０は、封止体４２によって覆われ、外界から保護されている。
【０１０７】
このように、半導体装置１ｘでは、半導体チップ２０は、半導体チップ２０のパッド形成面２０ａの裏側の面が配線基板１０ｘのチップ搭載面１０ａと対向するように、配線基板１０ｘ上に搭載され、半導体チップ３０は、半導体チップ３０のパッド形成面３０ａの裏側の面が配線基板１０ｘのチップ搭載面１０ａと対向するように、配線基板１０ｘに搭載されている。
【０１０８】
このため、半導体チップ２０および３０をフェイスアップで配線基板１０ｘに搭載することが可能になる。
【０１０９】
また、同一構造の半導体チップ２０、３０が、辺２０ａ２と辺３０ａ２とを対向した状態で配線基板１０ｘ上に平置きされ、DQパッドDQ0〜DQ7に接続されたDQ系パッド列と、CAパッドCA0〜CA7に接続されたCA系パッド列とが、ぞれぞれ、DQ系ボンドフィンガー列５０ａ、５０ｃ、CA系ボンドフィンガー列５０ｂ、５０ｄに隣接した位置に配置される。
【０１１０】
このため、DQ系パッド列とDQ系ボンドフィンガー列５０ａ、５０ｃとを接続するワイヤ７０の長さと、CA系パッド列とCA系ボンドフィンガー列５０ｂ、５０ｄとを接続するワイヤ７０の長さを短くすることができ、よって、インダクタンスを小さくすることが可能になる。
【０１１１】
また、本実施形態では、再配線層５１、５２による配線の引き出し方向が逆になっている半導体チップ２０、３０が、辺２０ａ２と辺３０ａ２とを対向した状態で配線基板１０ｘ上に平置きされているので、配線基板１０ｘでは、半導体チップ２０のDQ用の配線と半導体チップ３０のDQ用の配線とを、例えば配線基板１０ｘの中心点を通り辺１０ｂ１に平行な直線に対して線対称の関係になるように設計することが可能となり、DQ用の配線の長さを等しくする設計が容易になる。
【０１１２】
（第３実施形態）
第２実施形態の半導体装置１ｘでは、再配線層５１、５２がそれぞれ形成された半導体チップ２０、３０が、ファイスアップで配線基板１０ｘ上に平置きされている。
【０１１３】
これに対して、第３実施形態の半導体装置１ｙでは、図９に示した再配線層５１、５２がそれぞれ形成された半導体チップ２０、３０が、ファイスアップで、パッド列の伸びる方向にずらして積層されている。
【０１１４】
以下、第３実施形態の半導体装置１ｙについて、第２実施形態の半導体装置１ｘと異なる点を中心に説明する。なお、以下では、第２実施形態と同じ構成部材については各図面に同じ符号を付し、その説明を省略する。
【０１１５】
図１１は、本発明の第３実施形態の半導体装置１ｙを概略的に示す平面図であり、複数のボンドフィンガー５０が形成されたチップ搭載面１０ａ側を示している。また、図１１は、半導体チップ２０とボンドフィンガー列５０ａおよび５０ｂとの接続関係と、半導体チップ３０とボンドフィンガー列５０ｃおよび５０ｄとの接続関係も示す。また、図１１では、図６と同様に封止体が省略されている。
【０１１６】
半導体装置１ｙは、例えば０．２mm厚のガラスエポキシ基材（絶縁基板）からなる配線基板１０ｙ上に２つの半導体チップ２０、３０がフェイスアップでパッド列の伸びる方向にずらして積層された半導体パッケージである。配線基板１０ｙは、基板の一例であり、平面形状が矩形状に形成されている。
【０１１７】
図１２は、半導体装置１ｙを概略的に示す断面図であり、図１１のＣ−Ｃ線断面図である。
【０１１８】
図１２に示すように、半導体チップ３０の下の領域のうち半導体チップ２０と重ならない領域の一部にスペーサ８０が配置されている。
【０１１９】
半導体チップ２０とスペーサ８０は、接着部材（例えば、DAF：Die Attach Film）８１にて配線基板１０ｙと接着されている。半導体チップ２０とスペーサ８０の上には、接着部材（例えば、FOW：Film On Wire）８２が形成され、半導体チップ３０は、接着部材８２の上に形成された接着部材８１にて接着されている。
【０１２０】
なお、半導体装置１ｙと半導体装置１ｘでは、半導体チップ２０とボンドフィンガー列５０ａおよび５０ｂとの接続関係と、半導体チップ３０とボンドフィンガー列５０ｃおよび５０ｄとの接続関係は、同じである。
【０１２１】
半導体装置１ｙでは、半導体チップ２０の辺２０ａ４が配線基板１０ｙの辺１０ｂ１側に配置され、且つ、半導体チップ３０の辺３０ａ４が配線基板１０ｙの辺１０ｂ３側に配置され、且つ、半導体チップ２０が配線基板１０ｙのチップ搭載面１０ａ上に搭載され、且つ、半導体チップ３０が、辺２０ａ１の長さ方向にずらして半導体チップ２０上に積層されるように、半導体チップ２０および３０が配置されている。
【０１２２】
このため、配線基板１０ｙ上に半導体チップ２０と３０を平置きするためのスペースがない場合にも、DQパッドDQ0〜DQ7に接続されたDQ系パッド列と、CAパッドCA0〜CA7に接続されたCA系パッド列とを、ぞれぞれ、DQ系ボンドフィンガー列５０ａ、５０ｃ、CA系ボンドフィンガー列５０ｂ、５０ｄに隣接した位置に配置することが可能になる。
【０１２３】
よって、配線基板１０ｙ上に半導体チップ２０と３０を平置きするためのスペースがない場合にも、DQ系パッド列とDQ系ボンドフィンガー列５０ａ、５０ｃとを接続するワイヤ７０の長さと、CA系パッド列とCA系ボンドフィンガー列５０ｂ、５０ｄとを接続するワイヤ７０の長さを短くすることができ、よって、インダクタンスを小さくすることが可能になる。
【０１２４】
また、本実施形態でも第２実施形態と同様に、配線基板１０ｙでは、半導体チップ２０のDQ用の配線と半導体チップ３０のDQ用の配線とを、例えば配線基板１０ｙの中心点を通り辺１０ｂ１に平行な直線に対して線対称の関係になるように設計することが可能となり、DQ用の配線の長さを等しくする設計が容易になる。
【０１２５】
（第４実施形態）
第１〜第３実施形態では、同一構造の半導体チップ２０、３０が、配線基板上に搭載されている。
【０１２６】
これに対して、第４実施形態では、パッド配置が互いに異なる半導体チップ２０ｚ、３０ｚが配線基板１０ｚ上に搭載され、半導体チップ２０ｚ、３０ｚのパッドは其々配線基板１０ｚに設けられた開口部を通過するワイヤ７０によって配線基板１０ｚのボンドフィンガー５０と接続される形式である。
【０１２７】
以下、第４実施形態の半導体装置１ｚについて、第１〜第３実施形態の半導体装置と異なる点を中心に説明する。なお、以下では、第１〜第３実施形態と同じ構成部材については各図面に同じ符号を付し、その説明を省略する。
【０１２８】
図１３は、本発明の第４実施形態の半導体装置１ｚを概略的に示す平面図であり、パッド配置が互いに異なる半導体チップ２０ｚおよび３０ｚの搭載面１０ａ側を示している。
【０１２９】
図１４は、半導体装置１ｚを概略的に示す断面図であり、図１３のＤ−Ｄ線断面図である。
【０１３０】
半導体装置１ｚは、例えば０．２mm厚のガラスエポキシ基材（絶縁基板）からなる配線基板１０ｚ上に２つの半導体チップ２０ｚ、３０ｚがフェイスダウンで平置きされた半導体パッケージである。配線基板１０ｚは、基板の一例であり、平面形状が矩形状に形成されている。
【０１３１】
配線基板１０ｚの中央付近には、配線基板１０ｚを貫通する開口部１５が形成されている。開口部１５は、図１３や後述する図１５に示すように、辺１０ｂ２と平行な配線基板１０ｚの中心線に沿って形成され、且つ、チップ搭載面１０ａに搭載される半導体チップ２０ｚ、３０ｚのパッド列２１、２２、３１、３２に対応する位置に形成されている。
【０１３２】
パッド列２１は、半導体チップ２０ｚのDQパッドDQ0〜DQ3およびCAパッドCA0〜CA3にて構成され、パッド列２２は、半導体チップ２０ｚのDQパッドDQ4〜DQ7およびCAパッドCA4〜CA7にて構成される。また、パッド列３１は、半導体チップ３０ｚのDQパッドDQ0〜DQ3およびCAパッドCA0〜CA3にて構成され、パッド列３２は、半導体チップ３０ｚのDQパッドDQ4〜DQ7およびCAパッドCA4〜CA7にて構成される。
【０１３３】
図１５は、半導体装置１ｚを概略的に示す平面図であり、複数のボンドフィンガー５０および複数のランド１１が形成された端子形成面１０ｂ側を示している。
【０１３４】
また、図１５は、半導体チップ２０ｚのパッド列２１および２２とボンドフィンガー列５０ａおよび５０ｂとの開口部１５を通じたワイヤ７０による接続関係と、半導体チップ３０ｚのパッド列３１および３２とボンドフィンガー列５０ｃおよび５０ｄとの開口部１５を通じたワイヤ７０による接続関係も示す。
【０１３５】
図１６（ａ）は、半導体チップ２０ｚを示す平面図であり、パッド形成面２０ａ側を示している。図１６（ｂ）は、半導体チップ３０ｚを示す平面図であり、パッド形成面３０ａ側を示している。
【０１３６】
半導体チップ３０ｚは、前述の半導体チップ３０と同一構造である。一方、半導体チップ２０ｚは、パッド列２１とパッド列２２との位置関係が、半導体チップ３０ｚでのパッド列３１とパッド列３２との位置関係と逆になっている。この点以外は、半導体チップ２０ｚは半導体チップ３０ｚと同一構成である。
【０１３７】
配線基板１０ｚの端子形成面１０ｂには、不図示の配線が形成されており、それらは部分的に、絶縁膜、例えばソルダーレジスト（不図示）で覆われている。この配線のうち、ソルダーレジストから露出された領域には、それぞれボンドフィンガー５０が形成されている。端子形成面１０ｂの各ランド１１は、各ボンドフィンガー５０と配線を介して個別に電気的に接続されている。
【０１３８】
各ランド１１は、ボンドフィンガー５０ａ−５０ｄを介して、半導体チップ２０ｚ、３０ｚに形成されたDQパッドDQ0〜DQ7、CAパッドCA0〜CA7と個別に電気的に接続されている。
【０１３９】
半導体チップ２０ｚ、３０ｚは、各パッド形成面２０ａ、３０ａが配線基板１０ｚのチップ搭載面１０ａに対向し、且つ、半導体チップ２０ｚの辺２０ａ２と半導体チップ３０ｚの辺３０ａ２が対向し、且つ、半導体チップ２０ｚの辺２０ａ４が配線基板１０ｚの辺１０ｂ１側に配置され、且つ、半導体チップ３０ｚの辺３０ａ４が配線基板１０ｚの辺１０ｂ３側に配置されるように、チップ形成面１０ａ上にフェイスダウンで配置されている。
【０１４０】
そして、半導体チップ２０ｚ、３０ｚは、半導体チップ２０ｚ、３０ｚのDQパッドDQ0〜DQ7およびCAパッドCA0〜CA7が配線基板１０ｚの開口部１５から露出するように、配線基板１０ｚ上に配置されている。
【０１４１】
ボンドフィンガー列５０ａ、５０ｂ、５０ｃ、５０ｄに含まれる各ボンドフィンガー５０は、開口部１５に沿って、開口部１５を挟んだ両側に直線状に配置されている。
【０１４２】
複数のボンドフィンガー５０のうち、半導体チップ２０ｚのDQパッドDQ0〜DQ3およびCAパッドCA0〜CA3とそれぞれ接続するボンドフィンガー５０は、開口部１５の辺のうち辺１０ｂ４側の辺に沿って直線状に配置されている。
【０１４３】
また、複数のボンドフィンガー５０のうち、半導体チップ２０ｚのDQパッドDQ4〜DQ7およびCAパッドCA4〜CA7とそれぞれ接続するボンドフィンガー５０は、開口部１５の辺のうち辺１０ｂ２側の辺に沿って直線状に配置されている。
【０１４４】
また、複数のボンドフィンガー５０のうち、半導体チップ３０ｚのDQパッドDQ0〜DQ3およびCAパッドCA0〜CA3とそれぞれ接続するボンドフィンガー５０は、開口部１５の辺のうち辺１０ｂ４側の辺に沿って直線状に配置されている。
【０１４５】
また、複数のボンドフィンガー５０のうち、半導体チップ３０ｚのDQパッドDQ4〜DQ7およびCAパッドCA4〜CA7とそれぞれ接続するボンドフィンガー５０は、開口部１５の辺のうち辺１０ｂ２側の辺に沿って直線状に配置されている。
【０１４６】
ボンドフィンガー列５０ａは、半導体チップ２０ｚのDQパッドDQ0〜DQ7と隣接するように辺１０ｂ１側に配置され、ボンドフィンガー列５０ｂは、半導体チップ２０ｚのCAパッドCA0〜CA7と隣接するように配線基板１０ｚの中央寄りに配置され、ボンドフィンガー列５０ｃは、半導体チップ３０ｚのDQパッドDQ0〜DQ7と隣接するように辺１０ｂ３側に配置され、ボンドフィンガー列５０ｄは、半導体チップ３０ｚのCAパッドCA0〜CA7と隣接するように配線基板１０ｚの中央寄りに配置されている。
【０１４７】
ボンドフィンガー列５０ａ、５０ｃに含まれる各ボンドフィンガー５０は、それぞれ、不図示の配線を介してランド１１ａ、１１ｃと個別に接続されている。また、ボンドフィンガー列５０ｂ、５０ｄに含まれる各ボンドフィンガー５０は、それぞれ、不図示の配線を介してランド１１ｂと個別に接続されている。
【０１４８】
図１７は、半導体チップ２０ｚ、３０ｚの各パッドと配線基板１０ｚの各ランドとの接続関係を示す図である。
【０１４９】
なお、図１４に示すように、配線基板１０ｚのチップ搭載面１０ａおよび開口部１５付近には、封止体４２が形成されている。半導体チップ２０ｚ、３０ｚとボンドフィンガー５０とを接続する各ワイヤ７０は、封止体４２によって覆われ、外界から保護されている。
【０１５０】
このように、本実施形態では、半導体チップ２０ｚおよび３０ｚが、半導体チップ２０ｚの辺２０ａ２と半導体チップ３０の辺３０ａ２が対向し、且つ、半導体チップ２０の辺２０ａ４が配線基板１０の辺１０ｂ１側に配置され、且つ、半導体チップ３０の辺３０ａ４が配線基板１０の辺１０ｂ３側に配置されるように、フェイスダウンで配線基板１０ｚ上に配置されている。
【０１５１】
このため、複数のランド１１ａ、複数のランド１１ｂおよび複数のランド１１ｃの配置関係と、半導体チップ２０ｚの複数のDQパッドDQ0〜DQ7、半導体チップ２０ｚの複数のCAパッドCA0〜CA7、半導体チップ３０ｚの複数のCAパッドCA0〜CA7および半導体チップ３０ｚの複数のDQパッドDQ0〜DQ7の配置関係が対応する。
【０１５２】
よって、複数のランド１１ａの近くに半導体チップ２０ｚの複数のDQパッドDQ0〜DQ7を配置し、複数のランド１１ｂの近くに半導体チップ２０ｚ、３０ｚの複数のCAパッドCA0〜CA7を配置し、複数のランド１１ｃの近くに半導体チップ３０ｚの複数のDQパッドDQ0〜DQ7を配置することが可能になる。
【０１５３】
したがって、半導体チップ２０ｚの複数のDQパッドDQ0〜DQ7と配線基板１０ｚの複数のランド１１ａとを其々接続する配線の長さと、半導体チップ２０ｚ、３０ｚの複数のCAパッドCA0〜CA7と配線基板１０ｚの複数のランド１１ｂとを其々接続する配線の長さと、半導体チップ３０ｚの複数のDQパッドDQ0〜DQ7と配線基板１０ｚの複数のランド１１ｃとを其々接続する配線の長さとを、短くすることが可能になり、インダクタンスを低減することが可能になる。
【０１５４】
また、本実施形態では、半導体チップ２０ｚと半導体チップ３０ｚとでは、DQパッドDQ0〜DQ3およびCAパッドCA0〜CA3にて構成されるパッド列と、DQパッドDQ4〜DQ7およびCAパッドCA4〜CA7にて構成されるパッド列と、の位置関係が逆になっており、半導体チップ２０ｚの辺２０ａ２と半導体チップ３０ｚの辺３０ａ２とが対向する状態で、配線基板１０ｚ上に配置されている。
【０１５５】
このため、半導体チップ２０ｚ、３０ｚのDQパッドDQ0〜DQ3およびCAパッドCA0〜CA3にて構成されるパッド列２１、３１を、配線基板１０ｚの辺１０ｂ４側に配置でき、半導体チップ２０ｚ、３０ｚのDQパッドDQ4〜DQ7およびCAパッドCA4〜CA7にて構成されるパッド列２２、３２を、配線基板１０ｚの辺１０ｂ２側に配置できる。
【０１５６】
よって、配線基板１０ｚでは、半導体チップ２０ｚのDQ用の配線と半導体チップ３０ｚのDQ用の配線とを、配線基板１０ｚの中心を通り辺１０ｂ１に平行な直線に対して線対称の関係になるように設計することが可能となり、DQ用の配線の長さを等しくする設計が容易になる。
【０１５７】
また、本実施形態では、配線基板１０ｚには、半導体チップ２０ｚ、３０ｚのDQパッドDQ0〜DQ7およびCAパッドCA0〜CA7に対応する位置に、接続用のワイヤ７０が通る開口部１５が形成されており、ワイヤ７０の長さを短くすることが可能になる。
【０１５８】
なお、半導体チップ２０ｚ、３０ｚのパッド形成面２０ａ、３０ａに電源用パッドやGND用パッドが形成され、配線基板１０ｚのチップ搭載面１０ａに電源用ランドやGND用ランドと貫通ビアおよび配線を介して電気的に接続された電源用ボンドフィンガーやGND用ボンドフィンガーが形成され、電源用パッドおよびGND用パッドが、それぞれ、電源用ボンドフィンガーおよびGND用ボンドフィンガーとワイヤを介して接続されてもよい。
【０１５９】
以上、各実施形態に基づき説明したが、本発明は上記各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１６０】
また上記各実施形態では、半導体チップとして、一面の中央領域で２列に複数のパッドが配置された半導体チップが用いられたが、一面の中央領域に１列、或いは３列以上で複数のパッドが配置された半導体チップが用いられてもよい。
【符号の説明】
【０１６１】
１、１ｘ、１ｙ、１ｚ  半導体装置
１０、１０ｘ、１０ｙ、１０ｚ  配線基板
１０ａ  チップ搭載面
１０ｂ  端子形成面
DQ0〜DQ7  DQパッド
CA0〜CA7  CAパッド
１１ａ、１１ｂ、１１ｃ  ランド
１５  開口部
２０、２０ｚ、３０、３０ｚ  半導体チップ
４０  バンプ
５０  ボンドフィンガー
５１、５２  再配線層
６０  パッド
７０  ワイヤ
【図３】
2015090961.tif 000003
【図８】
2015090961.tif 000004
【図１】
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【図２】
2015090961.tif 000006
【図４】
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【図５】
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【図６】
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【図７】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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