(57)【要約】【課題】  電圧を効率的に供給する。【解決手段】  二つの出力端子を備えるＮＡＮＤ用ＤＣ−ＤＣコンバータを備える。各出力端子は、それぞれ４つのＭＣＰと接続されている。各ＭＣＰ内には、複数のＮＡＮＤフラッシュメモリのチップが積層されている。また、各出力端子から出力される電圧は、位相が１８０度異なっている。また、ＤＲＡＭ用電源回路、ＤＲＡＭ、ＮＡＮＤコントローラをも備えている。この半導体メモリモジュールはホストサーバー等に接続される。【選択図】  図１
2015106370.tif 000002
【特許請求の範囲】
【請求項１】
第１の数の半導体記憶素子 を備える第１の半導体記憶素子群と、
第２の数 の半導体記憶素子を備える第２の半導体記憶素子群と、
電圧が入力される入力端子と、電圧を出力するための第１および第２の出力端子とを備え
る回路と、
を備える半導体記憶装置であって、
前記第１の出力端子は、前記第１の半導体記憶素子群に第１の電圧を供給し、
前記第２の出力端子は、前記第２の半導体記憶素子群に第２の電圧を供給し、
前記第１の数および第２の数は、２以上の自然数 であって、
前記第１の電圧と、前記第２の電圧は、位相が異なっていること を特徴とする半導体記
憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
前記第１の電圧と、前記第２の電圧は、位相が１８０度異なっており、かつ、
前記第１の数と、第２の数は、同数であること、
を特徴とする半導体記憶装置。
【請求項３】
請求項１ないし２記載の半導体記憶装置において、
前記第１の数の半導体記憶素子ならびに前記第２の数の半導体記憶素子をそれぞれ制御す
るためのコントローラをさらに備えることを特徴とする半導体記憶装置。
【請求項４】
請求項３記載の半導体記憶装置において、
前記コントローラは、前記第１の数と第２の数の和と同数の制御チャネルを備え、この制
御チャネルは、前記第１の数の半導体記憶素子ならびに第２の数の半導体記憶素子とそれ
ぞれ接続されていることを特徴とする半導体記憶装置。
【請求項５】
請求項１ないし請求項４記載の半導体記憶装置において、
第３の数の半導体記憶素子を備える第３の半導体記憶素子群と、
第４の数の半導体記憶素子を備える第４の半導体記憶素子群とを更に備え、
前記回路は、前記第３の半導体記憶素子群に第３の電圧を供給するための第３の出力端子
と、前記第４の半導体記憶素子群に第４の電圧を供給するための第４の出力端子を更に備
え、
前記第３の数および第４の数は、２以上の自然数であって、
前記第１の電圧と、前記第２の電圧とは、位相が９０度異なっており、 
前記第２の電圧と、前記第３の電圧とは、位相が９０度異なっており、
前記第３の電圧と、前記第４の電圧とは、位相が９０度異なっており、
前記第４の電圧と、前記第１の電圧とは、位相が９０度異なっていることを特徴とする半
導体記憶装置。
【請求項６】
請求項１記載の半導体記憶装置において、
前記第１の電圧の最大電圧と、前記第２の電圧の最大電圧は、ほぼ同じであり、かつ、前
記入力端子に入力される電圧の最大電圧は、前記第１および第２の最大電圧のほぼ２倍で
あることを特徴とする半導体記憶装置。
【請求項７】
請求項１ないし請求項６記載の半導体記憶装置において、
前記半導体記憶素子は、複数の半導体チップを内部に備えるマルチチップパッケージから
構成されることを特徴とする半導体記憶装置。 
【発明の詳細な説明】
【技術分野】
【０００１】
本出願明細書の開示は、不揮発性の半導体記憶素子を用いた半導体記憶装置、たとえば
、ＳＳＤ（ソリッドステートドライブ）に関する。
【背景技術】
【０００２】
不揮発性の半導体記憶素子（たとえば、ＮＡＮＤフラッシュメモリチップを複数枚備え
るマルチチップモジュール）を複数備える大容量のＳＳＤが普及している。
【０００３】
これら複数の半導体記憶素子にリード/ライト用の電圧を供給するために、従前は、単
一出力（１チャネル）の降圧型ＤＣ−ＤＣコンバータを用いていた。このため、全ての半
導体記憶素子に一律に電圧が供給されていた。
このような構成の場合、電源入力のピーク電流は、ＰＷＭ制御の導通（Ｏｎ  Ｄｕｔｙ
）時にインダクタに供給されるパルス電流によって決まる。一方、ＰＷＭ制御の非導通（
ＯＦＦ  Ｄｕｔｙ）時には、電源入力の電流は、ほぼ流れない。このため、この間の電流
変動（リップル電流）および電圧変動（リップル電圧）は、電源入力端に付加されるデカ
ップリングコンデンサーに影響される。リップル電流、リップル電圧の大きさを低減する
ためには、大容量のデカップリングコンデンサーを用いなければならない。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許公開第２００９／２２５６１８号。
【特許文献２】米国特許公開第２０１０／３３２８５９号。
【特許文献３】米国特許登録第７６８３５９８号。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
複数の半導体記憶素子に効率良く電力を供給する。
【課題を解決するための手段】
【０００６】
実施形態の半導体記憶装置は、第１の数の半導体記憶素子を備える第１の半導体記憶素
子群と、第２の数の半導体記憶素子を備える第２の半導体記憶素子群と、電圧が入力され
る入力端子と、電圧を出力するための第１および第２の出力端子とを備える回路（たとえ
ばＤＣ−ＤＣコンバータ）と、を備える半導体記憶装置であって、前記第１の出力端子は
、前記第１の半導体記憶素子群に第１の電圧を供給し、前記第２の出力端子は、前記第２
の半導体記憶素子群に第２の電圧を供給し、前記第１の数および第２の数は、２以上の自
然数であって、前記第１の電圧と、前記第２の電圧は、位相が異なっていることを特徴と
する半導体記憶装置である。この半導体記憶装置は、半導体記憶素子の読み書きを制御す
るためのコントローラを備えても良い。そして、このコントローラは、制御信号を送出す
る端子を複数チャネル分備え、各端子と、各半導体記憶素子が、間接または直接に接続さ
れるような構成としても良い。たとえば、コントローラは、制御用の端子を８個備え（８
チャネル）、８つの半導体記憶素子が、各端子と接続されるような構成とすることが可能
である。この場合、４つの半導体記憶素子に第１の電圧が供給され、他方の４つの半導体
記憶素子に第２の電圧が供給される構成とすることが出来る。また、この半導体記憶素子
は、内部に複数の半導体チップ（ＮＡＮＤフラッシュメモリー）を備えるマルチ・チップ
・モジュール（ＭＣＰ）であって良い。また、第１の電圧と第２の電圧は、不揮発性半導
体素子への情報の読み書きに用いられ、たとえば、２．５Ｖ〜３Ｖである。同時に、イン
ターフェース用に、１．８Ｖの電源を別途供給させることが出来る。したがって、８つの
ＭＣＰを用いた半導体記憶装置の場合、ＤＣ−ＤＣコンバータに設けられた第１の出力端
子から約２．５−３．０Ｖの電圧が一方の４つのＭＣＰに供給され、第２の出力端子から
約２．５−３．０Ｖの電圧が他方の４つのＭＣＰに供給され、ＤＣ−ＤＣコンバータに設
けられた別の出力端子からＩＯ用の１．８Ｖ電圧が、８つの全てのＭＣＰに供給され、ま
た、コントローラの各制御端子（全８チャネル）が、それぞれ１つのＭＣＰを制御するよ
うに構成させることが出来る。
【０００７】
なお、第１の電圧及び第２の電圧は、パルス幅変調技術（ＰＷＭ）を用いて生成して良
い。この場合、基準波の位相を１８０度異ならせることで、第１の電圧と第２の電圧の位
相を１８０度異ならせることが容易に実現できる。第１の出力端子と、第２の出力端子に
それぞれ接続される半導体記憶素子の数は、同数、同負荷となることが望ましい。そのよ
うに構成すれば、位相を除いて、第１の出力端子から出力される電圧、流れる電流と、第
２の出力端子から出力される電圧、流れる電流とが、それぞれほぼ同じになる。
【０００８】
なお、第１の電圧及び第２の電圧とのピーク電圧は、ＤＣ−ＤＣコンバータに入力され
るピーク電圧の約半分とすることが効率的である。
【０００９】
さらに、第３の出力端子、第４の出力端子等を設けても良い。出力端子が３つの場合、
ＤＣ−ＤＣコンバータの出力電圧（スイッチング電圧）の位相をそれぞれ１２０度ずらせ
ることが望ましい。各出力端子に接続される半導体記憶素子（ＭＣＰ）の数は、同数もし
くは同負荷であることが望ましい。出力端子４つの場合、ＤＣ−ＤＣコンバータの出力電
圧（スイッチング電圧）の位相をそれぞれ９０度ずらせることが望ましい。同様に、当業
者が容易に想到できる範囲で、本発明に各種応用を加えることが可能である。
【００１０】
本願発明における接続とは、直接物理的に接続されている場合のみならず、合理的な範
囲で間接的に接続されている場合も含む趣旨で用いている。
【００１１】
開示された実施形態に基づけば、不揮発性半導体記憶素子を複数用いた半導体記憶装置
において、電力を効率的に供給することが可能になる。
【図面の簡単な説明】
【００１２】
【図１】本実施形態にかかる半導体記憶装置のブロック構成。
【図２】本実施形態にかかる半導体記憶装置におけるＤＣ−ＤＣコンバータの構成図。
【図３】比較構成におけるＤＣ−ＤＣコンバータの出力端子における電圧波形。
【図４】本実施形態にかかる半導体記憶装置におけるＤＣ−ＤＣコンバータの第１の出力端子における電圧波形。
【図５】本実施形態にかかる半導体記憶装置におけるＤＣ−ＤＣコンバータの第２の出力端子における電圧波形。
【図６】本実施形態にかかる半導体記憶装置におけるＤＣ−ＤＣコンバータの第１のスイッチング端子における電圧波形。
【図７】本実施形態にかかる半導体記憶装置におけるＤＣ−ＤＣコンバータの第２のスイッチング端子における電圧波形。
【図８】本実施形態にかかる半導体記憶装置におけるＤＣ−ＤＣコンバータの第１のスイッチング端子と、これに接続されるＮＡＮＤフラッシュメモリとの中間点における電流波形。
【図９】本実施形態にかかる半導体記憶装置におけるＤＣ−ＤＣコンバータの第２のスイッチング端子と、これに接続されるＮＡＮＤフラッシュメモリとの中間点における電流波形。
【発明を実施するための形態】
【００１３】
（第１の実施形態）
図１に本実施形態にかかる半導体記憶装置１０のブロック図を示す。この半導体記憶装
置は、複数の不揮発性半導体メモリ（ＮＡＮＤフラッシュメモリチップ）を内包するマル
チチップパッケージ（ＭＣＰ）を８個（ＭＣＰ０〜ＭＣＰ７）備える。この半導体記憶装
置１０は、さらに、ＭＣＰ０〜ＭＣＰ７に備わる各ＮＡＮＤフラッシュメモリチップの情
報の読み出し、書き込みを制御するためのコントローラ１２、情報を一時記憶し、ホスト
装置と各ＭＣＰ間のデータ転送用キャッシュおよび作業領域用メモリとして機能するＤＲ
ＡＭ１４を備える。また、これらに直流電圧を供給するための出力端子を５チャネル分備
えるＤＣ−ＤＣコンバータ１６、同じく出力端子を２チャネル分備えるＤＣ−ＤＣコンバ
ータ１８と、これらＤＣ−ＤＣコンバータ１６，１８への供給電圧や、ＤＲＡＭ１６、Ｍ
ＣＰ０〜７、及びコントローラ１２を制御するための制御信号を外部機器から受け取るた
めのコネクタ２０を備える。コネクタ２０は、図示しないホスト装置（たとえば、パーソ
ナルコンピュータやサーバー）に接続することが出来る。なお、ＤＲＡＭを用いずに、Ｎ
ＡＮＤフラッシュメモリの一部をキャッシュとして用いても良い。また、全ての部品を同
一基板上に配設する必要はなく、たとえば、コントローラ１２がマウントされる基板と、
ＭＣＰ０〜ＭＣＰ７がマウントされる基板は、別にしても良い。また、ホスト装置内にコ
ントローラを配設し、半導体記憶装置内部にコントローラを備えない構成とすることも可
能である。
【００１４】
コントローラ１２は、８つのＭＣＰ０〜７を制御するため、チャネル０（ＣＨ０）から
チャネル７（ＣＨ７）の８チャネル分の入出力部を備える。各チャネルは、複数の入出力
端子を備え、各ＭＣＰならびにその内部に備わるＮＡＮＤフラッシュメモリチップに対す
る、読み書き制御、ブロック選択、ウェアレベリングなどを実行するための制御信号やデ
ータの受け渡しをＭＣＰ０−７との間で、それぞれ行う。したがって、コントローラ１２
は、ＭＣＰ０〜７の８つの半導体記憶素子を並列に制御することが出来る。さらに、この
コントローラ１２はＤＲＡＭ１４と接続されており（図示せず）、ＤＲＡＭ１４の動作も
制御している。ＤＣ−ＤＣコンバータ１６は、このコントローラ１２に対し、１．０Ｖの
ＶＤＤ（Ｖｏｌｔａｇｅ  Ｄｒａｉｎ）ならびに、ＪＥＤＥＣ規格で規定される１．８Ｖ
のＶＣＣＱ、ＬＤＯの２．５Ｖ電圧を供給する。
【００１５】
ＤＲＡＭ１４は、ＭＣＰ０−７へのデータ転送用キャッシュとして機能し、ユーザデー
タや、管理データ等を記憶する。ＤＣ−ＤＣコンバータ１６は、このＤＲＡＭに対し、Ｌ
ＤＯの１．５Ｖ電圧を供給する。
【００１６】
ＭＣＰ０〜７は、それぞれ、図示しないＮＡＮＤフラッシュメモリチップをたとえば１
６枚備え、合計１２８ＧＢからなるマルチチップモジュールであり、半導体記憶装置１０
全体として、合計１ＴＢの記憶容量を備える。ＤＣ−ＤＣコンバータ１６は、入出力回路
用の電源として、１．８ＶのＶＣＣＱをＭＣＰ０〜７に供給する。また、ＤＣ−ＤＣコン
バータ１８は、各ＭＣＰ０〜７に対し、ＮＡＮＤフラッシュメモリチップのコアに対し、
情報の読書き等に用いるための２．５Ｖ電圧をそれぞれ供給する。
【００１７】
コネクタ２０は、ホストとなる外部機器と接続可能な構成となっている。このコネクタ
は複数の端子を備えており、ＤＣ−ＤＣコンバータ１６および１８に供給される５Ｖ（ま
たは３．３Ｖ）の電源を供給し、ならびに、必要に応じてＤＣ−ＤＣコンバータ１８の動
作を制御するためのイネーブル端子ＥＮを備える。
【００１８】
図２は、ＤＣ−ＤＣコンバータ１８の内部構成を示している。図に示されるように、こ
のＤＣ−ＤＣコンバータ１８は、直流電源電圧入力端子ＶＤＣＯ１ならびにＶＤＣＯ２を
備えている。また、ＰチャネルＭＯＳＦＥＴ２０及びこれに直列に接続されるＮチャネル
ＭＯＳＦＥＴ２４、ＰチャネルＭＯＳＦＥＴ２２及びこれに直列に接続されるＮチャネル
ＭＯＳＦＥＴ２６を備えている。さらに、ＰチャネルＭＯＳＦＥＴ２０（またはＰチャネ
ルＭＯＳＦＥＴ２２）のソース端子ＰＶＣＣ１（またはＰＶＣＣ２）、ＰチャネルＭＯＳ
ＦＥＴ２０（またはＰチャネルＭＯＳＦＥＴ２２）のドレイン端子であり、かつ、Ｎチャ
ネルＭＯＳＦＥＴ２４（またはＮチャネルＭＯＳＦＥＴ２６）のドレイン端子であるＳＷ
１（またはＳＷ２）、ＮチャネルＭＯＳＦＥＴ２４（またはＮチャネルＭＯＳＦＥＴ２６
）のソース端子でありグランド接続されているＰＧＮＤ１（またはＰＧＮＤ２）を備えて
いる。また、このＤＣ−ＤＣコンバータ１８は、ＤＣ−ＤＣコンバータ１８全体の動作を
停止するための図示しないＥＮ端子を備える。したがって、ホストは、ＭＣＰ０〜７を動
作させる必要が無い場合は、ＥＮ端子を使ってこのＤＣ−ＤＣコンバータの動作のみを停
止させ、電力消費を抑制することが可能な構成となっている。
【００１９】
入力端子ＶＤＣ０１（または入力端子ＶＤＣ０２）は、エラー・アンプとして機能する
差動増幅器２８（または差動増幅器３０）の入力端子に接続されている。これら差動増幅
器は、図示しないフィードバック制御を構成しており、その出力端子は、ＰＷＭ比較器３
２（またはＰＷＭ比較器３４）の入力端子に接続されている。
【００２０】
さらに、このＤＣ−ＤＣコンバータ１８は、オシレータ３６を備えており、方形波ＣＬ
Ｋ０と、これと位相が１８０度異なる方形波ＣＬＫ１８０をそれぞれ出力する。ＣＬＫ０
の出力端は、ＰＷＭ比較器３２の他方の入力端子に接続され、ＣＬＫ１８０の出力端は、
ＰＷＭ比較器３４の他方の入力端子に接続される。
【００２１】
ＤＣ−ＤＣコンバータ１８は、更にゲートドライバ３８ならびに４０を備える。ゲート
ドライバ３８（またはゲートドライバ４０）のハイサイド出力は、ＰチャネルＭＯＳＦＥ
Ｔ２０（またはＰチャネルＭＯＳＦＥＴ２２）のゲートに接続され、ローサイド出力は、
ＮチャネルＭＯＳＦＥＴ２４（またはＮチャネルＭＯＳＦＥＴ２６）のゲートに接続され
る。
【００２２】
ＤＣ−ＤＣコンバータ１８の端子ＳＷ１（または、ＳＷ２）は、インダクタンスとして
機能するコイルＬ１（またはＬ２）に接続される。コイルＬ１（またはＬ２）の他端は、
端子ＶＤＣＯ３（または端子ＶＤＣＯ４）として、図１に示されるように、ＭＣＰ０から
ＭＣＰ３（またはＭＣＰ４からＭＣＰ７）に備わるＮＡＮＤチップの読み書き用の電圧の
入力端子と接続される。端子ＶＤＣＯ３（または端子ＶＤＣＯ４）は、コンデンサＣ３（
またはコンデンサＣ４）と接続され、このコンデンサＣ３（またはＣ４）の他端は、グラ
ンドならびにＰＧＮＤ１（またはＰＧＮＤ２）と接続される。また、ＰＶＣＣ１（または
ＰＶＣＣ２）は、コンデンサＣ１（またはコンデンサＣ２）と接続され、コンデンサＣ１
（またはコンデンサＣ２）の他端は、グランドならびにＰＧＮＤ１（またはＰＧＮＤ２）
と接続される。したがって、ＤＣ−ＤＣコンバータ１８のＣＨ０は、端子ＶＤＣＯ３から
、ＭＣＰ０〜ＭＣＰ３内のＮＡＮＤチップコア用に直流電圧を供給し、ＣＨ１は、端子Ｖ
ＤＣＯ４から、ＭＣＰ４〜ＭＣＰ７内のＮＡＮＤチップコア用に直流電圧を供給する。各
ＭＣＰは、同一構成であるため、ＤＣ−ＤＣコンバータのチャネル間の負荷は実質的に同
一である。
【００２３】
上記したような構成を備える半導体記憶装置１０の動作について以下に説明する。
【００２４】
コネクタ２０を介して、外部よりたとえば５Ｖの電源電圧が、ＤＣ−ＤＣコンバータ１
６および１８に各々供給される。ＤＣ−ＤＣコンバータ１６は、図１に示されるように、
ＤＲＡＭ１４、ＭＣＰ０−７、コントローラ１２等に電源電圧を供給する。
【００２５】
一方、ＤＣ−ＤＣコンバータ１８には、図２に示される端子ＶＤＣＯ１ならびにＶＤＣ
Ｏ２から５Ｖ電圧が供給される。
【００２６】
端子ＶＤＣ０１より、差動アンプ（Ｅｒｒｏｒ  Ａｍｐ）２８に入力された電圧は、差
動アンプに備わる図示しないフィードバック構成を用いて、電圧レベルを調整された後、
ＰＷＭ比較器３２に入力される。
【００２７】
同様に、端子ＶＤＣ０２より、差動アンプ（Ｅｒｒｏｒ  Ａｍｐ）３０に入力された電
圧は、差動アンプに備わる図示しないフィードバック構成を用いて、電圧レベルを調整さ
れた後、ＰＷＭ比較器３４に入力される。
【００２８】
オシレータ３６は、たとえば１ＭＨｚ（１μＳ周期）のクロックパルスと、これと１８
０度位相が異なる位相１ＭＨｚのクロックパルスを生成する。前者はＰＷＭ比較器３２に
、後者はＰＷＭ比較器３４に入力される。
【００２９】
ＰＷＭ比較器３２は、差動アンプ２８からの入力と、オシレータ３６からの入力を比較
し、図２に示されるように、位相０度、１ＭＨｚのパルス信号を出力する。同様に、ＰＷ
Ｍ比較器３４は、差動アンプ３０からの入力と、オシレータ３６からの入力を比較し、図
に示されるように位相１８０度、１ＭＨｚのパルス信号を出力する。
【００３０】
ＰＷＭ比較器３２の出力は、ゲートドライバ３８に入力される。ゲートドライバ３８は
、位相０度、１ＭＨｚの周期で、Ｐ型ＭＯＳトランジスタ２０とＮ型ＭＯＳトランジスタ
２４を交互にスイッチングする。
【００３１】
同様に、ＰＷＭ比較器３４の出力は、ゲートドライバ４０に入力される。ゲートドライ
バ４０は、位相１８０度、１ＭＨｚの周期で、Ｐ型ＭＯＳトランジスタ２２とＮ型ＭＯＳ
トランジスタ２６を交互にスイッチングする。
【００３２】
ゲートドライバ３８への制御信号と、ゲートドライバ４０への制御信号は、位相が１８
０度異なるため、Ｐ型ＭＯＳトランジスタ２０がＯＮ（Ｎ型ＭＯＳトランジスタ２４がＯ
ＦＦ）している時、Ｎ型ＭＯＳトランジスタ２６がＯＮ（Ｐ型ＭＯＳトランジスタ２２が
ＯＦＦ）し、Ｎ型ＭＯＳトランジスタ２４がＯＮ（Ｐ型ＭＯＳトランジスタ２０がＯＦＦ
）している時、Ｐ型ＭＯＳトランジスタ２２がＯＮ（Ｎ型ＭＯＳトランジスタ２６がＯＦ
Ｆ）する。
【００３３】
その結果、端子ＳＷ１ならびに端子ＳＷ２における電圧は、図６および図７に示される
ように、１ＭＨｚの周期で、互いに位相を１８０度異ならせて変化する。本実施形態にお
いては、電圧の振幅は、約２０ｍＶとなるように調整されている。この時、Ｐ型ＭＯＳＦ
ＥＴ２０のソースと接続されるＰＶＣＣ１端子に流れる電流は、図４において実線で示さ
れ、Ｐ型ＭＯＳＦＥＴ２２のソースと接続されるＰＶＣＣ２端子に流れる電流は、図５に
おいて実線で示される。なお、比較のために、従前の技術として前述した単一出力型ＤＣ
−ＤＣコンバータの場合の電流を図３において実線で示し、図４及び図５において破線で
示す。さらに、端子ＳＷ１とインダクタンスＬ１を介して電気的に接続され、かつ、グラ
ウンドとコンデンサＣ３とを介して電気的に接続された位置であるＶＤＣ０３における電
流は、図８に示されるように、１．５Ａを中心として約０．５Ａの振幅をもって変化する
。同様に、ＶＤＣ０４における電流は、図９に示されるように変化し、かつ、その位相は
、ＶＤＣ０３における電流変化と１８０度異なる。なお、参考のため、端子ＳＷ１（ＳＷ
２）における電圧を図８（図９）において点線で示す。
【００３４】
比較構成の場合は、図３に示されるように、約１．０Ａの電流から１．５Ａまで、約０
．５μＳ間漸増した後、０．５μＳから１．０μＳの期間は、電流がほぼ流れない。
【００３５】
一方で、本実施形態の場合、ＰＶＣＣ１に流れる電流は、図４に示されるように、約０
．５Ａの電流から１．０Ａまで約０．５μＳ間漸増した後、０．５μＳから１．０μＳの
期間は、電流がほぼ流れない。また、ＰＶＣＣ２側に関しては、ＰＶＣＣ１側と位相が１
８０度異なり、図５に示されるように、０μＳから０．５μＳの期間は、電流がほぼ流れ
ない。一方で、０．５μＳから１．０μＳの期間は、約０．５Ａから約１．０Ａまで、約
０．５μＳ間、電流が単純増加する。
【００３６】
したがって、２出力の降圧型ＤＣ−ＤＣコンバータを用いることにより、負荷を半分に
分散し（すなわち、入力電圧である５Ｖを用いて、各ＣＨから２．５Ｖの電圧を出力する
ように構成し）、かつ、ＰＷＭ電流のピーク値を半減することができる。その結果、電源
コンデンサの容量を半減することが可能となる。
【００３７】
なお、本実施の形態においては、２出力型のＤＣ−ＤＣコンバータを用いたが、３出力
型のＤＣ−ＤＣコンバータを用いることも可能である。その場合、公知の回路構成を用い
て、１２０度ずつ位相が異なる電圧を出力することが好ましい。また、４出力（９０度）
等に変形することも可能である。
【００３８】
また、本実施の形態において、ＤＣ−ＤＣコンバータの出力は、ＣＨ間で完全な等負荷
としたが、負荷を異ならせることも可能であり、そうだとしても、ある程度コンデンサの
容量を抑えることが期待できる。
【００３９】
また、本実施の形態では、２つのＤＣ−ＤＣコンバータを用いたが、用途によっては、
１つのＤＣ−ＤＣコンバータもしくは３以上のＤＣ−ＤＣコンバータを用いても良い。
【符号の説明】
【００４０】
１０  半導体記憶装置、
ＭＣＰ  マルチチップパッケージ、
１２  コントローラ、
１４  ＤＲＡＭ、
１６  ＤＣ−ＤＣコンバータ、
１８  ＤＣ−ＤＣコンバータ、
２０  コネクタ。
【図１】
2015106370.tif 000003
【図２】
2015106370.tif 000004
【図３】
2015106370.tif 000005
【図４】
2015106370.tif 000006
【図５】
2015106370.tif 000007
【図６】
2015106370.tif 000008
【図７】
2015106370.tif 000009
【図８】
2015106370.tif 000010
【図９】
2015106370.tif 000011