(57)【要約】      （修正有）【課題】半導体装置の強度低下を抑制しつつ効率的に半導体装置を製造することができる半導体装置の製造方法を提供する。【解決手段】炭化ケイ素を材料とする半導体基板上に形成された第１導電型のドリフト層と、この表面に接する第２導電型のボディ層が存在し、ドライエッチングによりボディ層を貫通してドリフト層まで達するトレンチ９７１を形成する。エッチングの際、ＣＦ系のポリマーをトレンチ内壁９５０に堆積させ、その後、印加する高周波条件を調整することでトレンチ底部のポリマーを除去し、トレンチ底部へイオン注入を行いイオン注入領域を形成する。ポリマーによりトレンチ側壁９５１が保護されるため、イオンはトレンチ側壁に注入されることがなくなると共に、注入後の不純物活性化処理においてポリマーが側壁からのＳｉの昇華を防止する。【選択図】図５
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【特許請求の範囲】
【請求項１】
第１導電型のドリフト層と、
ドリフト層の上方に積層された第２導電型のボディ層と、
ボディ層の表面の一部に設けられ、ボディ層によってドリフト層と分離された第１導電型の第１半導体層と、
ドリフト層内に形成されている第２導電型の第２半導体層と、を備え、炭化ケイ素を材料とする半導体基板と、
半導体基板の上面から第１半導体層及びボディ層を貫通してドリフト層に達するトレンチ内に配置され、トレンチの内壁に形成されたゲート絶縁膜と、ゲート絶縁膜の内側に配置されたゲート電極とを備え、第１半導体層とドリフト層とを分離する範囲のボディ層に対向すると共に底部が第２半導体層に接するトレンチゲートと、
を備えた半導体装置の製造方法であって、
半導体ウェハにドライエッチングによりトレンチを形成すると共にトレンチの少なくとも側壁に堆積膜を形成する工程と、
トレンチの側壁に堆積膜が形成されている状態で、トレンチの底部に第２導電型の不純物イオンを注入する工程と、を含む、半導体装置の製造方法。
【請求項２】
トレンチの底部に不純物イオンを注入する工程の後に、トレンチの側壁に堆積膜が形成されている状態で熱処理を行う工程をさらに含む、請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の技術は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
特許文献１に、炭化ケイ素（ＳｉＣ）を材料とする半導体基板を用いて、半導体基板に不純物イオンを注入する工程と、その後に熱処理を行う工程とを備える半導体装置の製造方法が開示されている。炭化ケイ素を材料とする半導体基板の場合、アニール炉等で熱処理を行う際に半導体基板の表面からケイ素（Ｓｉ）が昇華し、それによって半導体基板の表面が荒れることがある。このため、上記特許文献１には、熱処理による表面荒れの問題を抑制するために、半導体基板の表面にキャップ層を形成する技術が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−３１４０７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、半導体装置によっては、半導体基板に形成されたトレンチの底部に特定の導電型の半導体領域を形成するためにイオン注入を行うことがある。このようなイオン注入を行う場合、通常、半導体基板の表面はマスクで保護された状態とされるが、トレンチの側壁はマスクで保護されない状態のまま行われる。その結果、半導体基板のうちトレンチの側壁となる部分にまでイオンが注入され、この部分の不純物濃度が意図した濃度からずれることとなる。そこで、本明細書は、トレンチの底面にイオン注入を行う際に、意図しない部位へのイオン注入を抑制することができる技術を提供する。
【課題を解決するための手段】
【０００５】
本明細書は、第１導電型のドリフト層と、ドリフト層の上方に積層された第２導電型のボディ層と、ボディ層の表面の一部に設けられ、ボディ層によってドリフト層と分離された第１導電型の第１半導体層と、ドリフト層内に形成されている第２導電型の第２半導体層と、を備え、炭化ケイ素を材料とする半導体基板と、半導体基板の上面から第１半導体層及びボディ層を貫通してドリフト層に達するトレンチ内に配置され、トレンチの内壁に形成されたゲート絶縁膜と、ゲート絶縁膜の内側に配置されたゲート電極とを備え、第１半導体層とドリフト層とを分離する範囲のボディ層に対向すると共に底部が第２半導体層に接するトレンチゲートと、を備えた半導体装置の製造方法を提供する。この製造方法は、半導体ウェハにドライエッチングによりトレンチを形成すると共にトレンチの少なくとも側壁に堆積膜を形成する工程と、トレンチの側壁に堆積膜が形成されている状態で、トレンチの底部に第２導電型の不純物イオンを注入する工程と、を含む。
【０００６】
上記の製造方法によれば、トレンチの底部に不純物イオンを注入するときに、トレンチの側壁に堆積膜が形成されている状態なので、不純物イオンがトレンチの側壁に注入されることが抑制される。これにより、トレンチの側壁を保護することができ、半導体ウェハの側壁部分の不純物濃度が意図しない濃度となることが抑制される。また、ドライエッチングでトレンチの側壁に形成された堆積膜を、イオン注入を防ぐためのマスクとして活用することができるので、別途の保護膜を形成する必要がない。よって、効率的に半導体装置を製造することができる。
【０００７】
上記の製造方法は、トレンチの底部に不純物イオンを注入する工程の後に、トレンチの側壁に堆積膜が形成されている状態で熱処理を行う工程をさらに含んでいてもよい。このような構成によると、熱処理による表面荒れを抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】実施例に係る製造方法によって製造される半導体装置の縦断面図である。
【図２】実施例に係る半導体装置の製造方法を説明する図である。
【図３】実施例に係る半導体装置の製造方法を説明する図である。
【図４】実施例に係る半導体装置の製造方法を説明する図である。
【図５】実施例に係る半導体装置の製造方法を説明する図である。
【図６】実施例に係る半導体装置の製造方法を説明する図である。
【図７】実施例に係る半導体装置の製造方法を説明する図である。
【図８】実施例に係る半導体装置の製造方法を説明する図である。
【発明を実施するための形態】
【０００９】
図１に示すように、実施例１に係る製造方法によって製造される半導体装置１０は、炭化ケイ素（ＳｉＣ）を材料とする半導体基板１００と、トレンチゲート１２０と、絶縁膜１３５と、半導体基板１００の裏面に接する裏面電極１３１と、半導体基板１００の表面に接する表面電極１３２とを備えている。図１は、半導体装置１０の素子領域に形成された縦型のＭＯＳＦＥＴの一部を図示している。トレンチゲート１２０の長手方向はｙ方向である。図１には１つのトレンチゲート１２０の断面が図示されているのみであるが、半導体装置１０は、トレンチゲート１２０の短手方向（ｘ方向）に間隔を空けて配置されている複数のトレンチゲート１２０を備えている。
【００１０】
半導体基板１００は、ｎ＋型のドレイン層１０１と、ドレイン層１０１の表面に接するｎ型のドリフト層１０２と、ドリフト層１０２の上方に積層されてドリフト層１０２の表面に接するｐ型のボディ層１０３と、を備えている。また、半導体基板１００は、ボディ層１０３の表面の一部に設けられたｎ＋型のソース層１０４（第１導電型の第１半導体層の一例）と、ドリフト層１０２内に形成され、トレンチゲート１２０の長手方向（ｙ方向）と直交する断面（ｘ−ｚ断面）においてドリフト層１０２に周囲を囲まれているｐ型のフローティング層１０５（第２導電型の第２半導体層の一例）と、を備えている。トレンチゲート１２０は、半導体基板１００の表面からｚ軸の負方向に伸びている。トレンチゲート１２０は、ボディ層１０３を貫通して、ドリフト層１０２に達する深さまで形成されている。トレンチゲート１２０は、トレンチ１２１の内壁に形成されたゲート絶縁膜１２２と、ゲート絶縁膜１２２の内側に配置されたゲート電極１２４とを備えている。トレンチ１２１の内壁は傾斜しており、テーパー状になっている。また、ｘ方向におけるトレンチ１２１の開口の幅が底部の幅より広くなっている。トレンチゲート１２０の底部は、フローティング層１０５に接している。フローティング層１０５は、トレンチゲート１２０の底部を中心にドリフト層１０２内で広がっている。ドレイン層１０１は、半導体基板１００の裏面に形成されており、裏面電極１３１に接している。ボディ層１０３の一部と、ソース層１０４とは、半導体基板１００の表面に露出しており、表面電極１３２に接している。ゲート電極１２４の表面は、絶縁膜１３５によって覆われており、ゲート電極１２４と表面電極１３２とは、絶縁膜１３５によって絶縁されている。
【００１１】
図２〜８を用いて、実施例１に係る半導体装置１０の製造方法を説明する。この製造方法は、半導体ウェハにドライエッチングによりトレンチを形成すると共にトレンチの内壁全体に堆積膜を形成する第１工程と、トレンチの底部に形成された堆積膜を除去する第２工程と、トレンチの側壁に堆積膜が形成されている状態で、堆積膜が除去されたトレンチの底部に不純物イオンを注入する第３工程と、を含む。また、この製造方法は、第３工程の後に、トレンチの側壁に堆積膜が形成されている状態で熱処理を行う第４工程をさらに含む。
【００１２】
まず、図２に示すように、炭化ケイ素（ＳｉＣ）を材料とする半導体ウェハ９００を準備する。半導体ウェハ９００は、ｎ層９０２と、ｎ層９０２の表面に積層されたｐ層９０３とを含んでいる。ｎ層９０２は、図１に示すドリフト層１０２となる層であり、ｐ層９０３は、ボディ層１０３となる層である。半導体ウェハ９００の表面に、シリコン酸化膜を材料とするマスク９９１を形成する。なお、マスク９９１は、図１に示すトレンチ１２１を形成する部分に開口部を有している。マスク９９１は、半導体ウェハ９００の表面全体にシリコン酸化膜を形成した後で、開口部のシリコン酸化膜をドライエッチングによって除去することによって形成できる。
【００１３】
（第１工程）：第１工程では、図３に示すように、半導体ウェハ９００にドライエッチングによりトレンチ９７１を形成すると共にトレンチ９７１の内壁９５０全体に堆積膜９６１を形成する。ドライエッチング時に用いるプロセスガスを適宜選択することで、トレンチ９７１の形成と堆積膜９６１の形成を同時に行うことができる。より詳細には、図２に示す半導体ウェハ９００をエッチング装置（図示せず）内に配置し、プロセスガスを導入して異方性のドライエッチングを行う。ドライエッチングの方法としては、例えば、半導体ウェハ９００を載置した電極に高周波電力を印加し、発生したバイアス電圧により、プラズマから生成されたイオンを加速して半導体ウェハ９００に衝突させる反応性イオンエッチングを用いることができる。また、ドライエッチングに用いるプロセスガスとしては、例えばＣ４Ｆ８，ＣＦ４、ＣＨＦ３等を含むガスが挙げられる。これにより、図３に示すように、内壁９５０を有するトレンチ９７１が半導体ウェハ９００に形成される。トレンチ９７１の内壁９５０は、トレンチ９７１の深さ方向（ｚ方向）に延びる側壁９５１と、深さ方向（ｚ方向）の端部に形成された底部９５２とを有している。トレンチ９７１の側壁９５１は傾斜しており、テーパー状になっている。また、ｘ方向におけるトレンチ９７１の底部９５２の幅が開口の幅がより狭くなっている。また、炭化ケイ素（ＳｉＣ）の半導体ウェハ９００に対してドライエッチングをしたときに、ＣＦ系のポリマーがトレンチ９７１の内壁９５０全体に付着して堆積膜９６１が形成される。これにより、トレンチ９７１の側壁９５１及び底部９５２がＣＦ系のポリマーにより覆われる。なお、堆積膜９６１はマスク９９１の表面にも形成される。また、トレンチ９７１に付着した堆積膜９６１の膜厚が薄い場合は、この膜厚を厚くするために、追加で堆積膜９６１を成膜する工程を行ってもよい。なお、本実施例では、第１工程において、トレンチ９７１のエッチングと堆積物９６１の成膜を同時に行っているが、トレンチ９７１をエッチングにより形成するステップと堆積物９６１を成膜するステップに分けて行ってもよい。さらに、トレンチ９７１をエッチングにより形成するステップと堆積物９６１を成膜するステップとをそれぞれ複数回に分けて行ってもよい。
【００１４】
（第２工程）：第２工程では、トレンチ９７１の底部９５２から半導体ウェハ９００のｎ層９０２に不純物イオンを注入するために、図４に示すように、トレンチ９７１の底部９５２に形成された堆積膜９６１を除去する。堆積膜９６１の除去は、例えば半導体ウェハ９００をエッチング装置（図示せず）内に配置した状態で、印加する高周波電力を調整し、上記のエッチング時とは異なる値のバイアス電圧をかけることにより行うことができる。これにより、トレンチ９７１の底部９５２の堆積膜９６１を反応性イオンによって除去することができる。また、底部９５２の堆積膜９６１と共に、マスク９９１の表面に形成されていた堆積膜９６１も除去される。一方、トレンチ９７１の側壁９５１に堆積した堆積膜９６１は除去されずに残存する。堆積膜９６１の除去方法は特に限定されず、例えば公知のボッシュ法を用いることにより、側壁９５１の堆積膜９６１を残しつつ底部９５２の堆積膜９６１を除去することもできる。ボッシュ法は、エッチングと堆積膜の堆積との二つのステップを交互に繰り返すことで、シリコンの深堀りを高速かつ高アスペクト比で実現する技術である。
【００１５】
（第３工程）：第３工程では、フローティング層１０５を形成するために、堆積膜９６１が除去されたトレンチ９７１の底部９５２に、ｐ型の不純物イオンを注入する。まず、図５に示すように、トレンチ９７１の側壁９５１に堆積膜９６１が形成されている状態で、トレンチ９７１の底部９５２にｐ型の不純物イオンを注入する。注入した不純物イオンは底部９５２から半導体ウェハ９００内に進入し、ｎ層９０２にイオン注入領域９８１が形成される。この第３工程では、堆積膜９６１がトレンチ９７１の側壁９５１に残存した状態でイオン注入が行われるので、側壁９５１から不純物イオンが注入されることがない。
【００１６】
（第４工程）：第４工程では、第３工程でトレンチ９７１の底部９５２に不純物イオンを注入した後に、トレンチ９７１の側壁９５１に堆積膜９６１が形成されている状態で熱処理を行う。熱処理は、例えばアニール炉で１４２０℃以上の高温環境において行われる。これによって、イオン注入領域９８１が活性化し、フローティング層１０５であるｐ層となる。この第４工程では、堆積膜９６１がトレンチ９７１の側壁９５１に残存しているので、熱処理の過程で側壁９５１が堆積膜９６１によって保護されている。
【００１７】
その後、図６に示すように、トレンチ９７１の側壁９５１及びマスク９９１の表面に堆積している堆積膜９６１を除去する。また、半導体ウェハ９００の表面のマスク９９１を除去する。これらは、例えばエッチングにより除去することができる。さらに、図７に示すように、半導体ウェハ９００の表面および裏面にｎ型の不純物イオンを注入して、ソース層１０４およびドレイン層１０１となる領域を形成した上で、アニール処理を行う。これによって、ソース層１０４およびドレイン層１０１がそれぞれ半導体ウェハ９００に形成される。さらに、図８に示すように、従来公知の方法を用いてゲート絶縁膜１２２及びゲート電極１２４を形成し、その後、絶縁膜１３５、裏面電極１３１および表面電極１３２を半導体ウェハ９００の表裏面にそれぞれ形成することで、図１に示す半導体装置１０を製造することができる。
【００１８】
上記の実施例１に係る製造方法によれば、トレンチ９７１の底部９５２に不純物イオンを注入するときにトレンチ９７１の側壁９５１が堆積膜９６１により覆われている状態なので、不純物イオンがトレンチ９７１の側壁９５１に注入されることが抑制される。これにより、トレンチ９７１の側壁９５１を保護することができ、トレンチ９７１の側壁が意図した不純物濃度からずれることが抑制される。これによって、半導体装置の特性（例えば、耐圧、閾値電圧等）が設計値から変化することが抑制される。また、トレンチ９７１の側壁９５１に残存する堆積膜９６１を、イオン注入を抑制するためのマスクとして活用することができるので、別途の保護膜を形成する必要がない。よって、効率的に半導体装置１０を製造することができる。
【００１９】
また、実施例１に係る製造方法によれば、トレンチ９７１の側壁９５１に形成された堆積膜９６１が残存している状態で熱処理を行うので、トレンチ９７１の側壁９５１を保護することができ、側壁９５１からＳｉが昇華するのを防ぐことができる。これにより、トレンチ９７１の側壁９５１の表面荒れを防ぐことができる。また、堆積膜９６１を活用することにより、Ｓｉの昇華防止のための追加の成膜工程を行う必要が無いので、効率的に半導体装置１０を製造することができる。
【００２０】
以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。例えば、上記実施例ではトレンチ９７１の底部９５２に形成された堆積膜９６１を除去する第２工程を行っていたが、トレンチ９７１の側壁９５１の堆積膜９６１の膜厚に比べて底部９５２の堆積膜９６１の膜厚が薄い場合はこの第２工程を省略することもできる。この場合は、トレンチ９７１の底部９５２に堆積膜９６１が残存している状態で、フローティング層１０５を形成するための不純物イオンを注入する工程（第３工程）を行う。このとき、不純物イオンを確実に注入するために、イオン注入の加速電圧を調整することが好ましい。
【００２１】
また、上述した実施例１は、ゲートトレンチの底部にフローティング層を形成する場合に本発明を適用した例であったが、本発明は、このような形態に限られず、トレンチの底部にイオン注入によって半導体領域を形成する場合に適用することができる。例えば、周辺耐圧領域にＦＬＲ（フィールド・リミティング・リング）を形成する場合において、周辺耐圧領域に形成されたトレンチの底部に不純物イオンを注入する場合にも適用することができる。
【００２２】
また、上記実施例１ではドリフト層１０２の表面にｐ型のボディ層１０３が接している構成であったが、この構成に限定されず、ドリフト層１０２とｐ型のボディ層１０３の間に他の層が配置される構成もあり得る。また、トレンチゲート１２０の長手方向（ｙ方向）において、フローティング層１０５がボディ層１０３と接続される構成もあり得る。
【００２３】
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００２４】
１０  ：半導体装置
１００  ：半導体基板
１０１  ：ドレイン層
１０２  ：ドリフト層
１０３  ：ボディ層
１０４  ：ソース層
１０５  ：フローティング層
１２０  ：トレンチゲート
１２１，９７１  ：トレンチ
１２２  ：ゲート絶縁膜
１２４  ：ゲート電極
１３１  ：裏面電極
１３２  ：表面電極
１３５  ：絶縁膜
９００  ：半導体ウェハ
９５０  ：内壁
９５１  ：側壁
９５２  ：底部
９６１  ：堆積膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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