(57)【要約】【課題】エピタキシャルウェハの反りを低減でき、かつ、Ｓｉ基板と窒化物半導体層との界面において窒化物半導体層側に生じる寄生容量を低減できるエピタキシャルウェハおよびその製造方法並びに窒化物半導体装置を提供すること。【解決手段】ｐ型Ｓｉ基板(１ａ)上にｐ型Ｓｉ層(１ｂ)が形成され、このｐ型Ｓｉ層(１ｂ)上に複数の窒化物半導体層(２，３，４，５，６，７)が積層されている。ｐ型Ｓｉ基板(１ａ)は、抵抗率が０．０１Ω・ｃｍ以下のｐ＋型Ｓｉ単結晶基板である。ｐ型Ｓｉ層(１ｂ)は、抵抗率が１０Ω・ｃｍ以上１０００Ω・ｃｍ未満のｐ−型Ｓｉ層(１ｂ)である。ｐ型Ｓｉ層(１ｂ)を空乏化することによって新たに寄生容量を付加する。【選択図】図１
2015002329.tif 000002
【特許請求の範囲】
【請求項１】
Ｓｉ基板と、
上記Ｓｉ基板上または上記Ｓｉ基板表面に形成されたＳｉ層と、
上記Ｓｉ層上に形成された複数の窒化物半導体層と
を備え、
上記Ｓｉ基板の抵抗率は、０．１Ω・ｃｍ以下であり、
上記Ｓｉ層の抵抗率は、１０Ω・ｃｍ以上１０００Ω・ｃｍ未満であることを特徴とするエピタキシャルウェハ。
【請求項２】
請求項１に記載のエピタキシャルウェハにおいて、
上記Ｓｉ層の層厚は、５μｍ以上２５μｍ以下であることを特徴とするエピタキシャルウェハ。
【請求項３】
抵抗率が０．１Ω・ｃｍ以下のｐ型Ｓｉ基板表面にｎ型ドーパントをイオン注入して、抵抗率が１０Ω・ｃｍ以上１０００Ω・ｃｍ未満であるＳｉ層を形成する工程と、
上記Ｓｉ層上に複数の窒化物半導体層を形成する工程と
を備えることを特徴とするエピタキシャルウェハの製造方法。
【請求項４】
Ｓｉ基板と、
上記Ｓｉ基板上または上記Ｓｉ基板表面に形成されたＳｉ層と、
上記Ｓｉ層上に形成された複数の窒化物半導体層と、
上記複数の窒化物半導体層上に形成されたソース電極,ドレイン電極およびゲート電極と
を備え、
上記Ｓｉ基板の抵抗率は、０．１Ω・ｃｍ以下であり、
上記Ｓｉ層の抵抗率は、１０Ω・ｃｍ以上１０００Ω・ｃｍ未満であることを特徴とする窒化物半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体層を有するエピタキシャルウェハおよびその製造方法並びに窒化物半導体装置に関する。
【背景技術】
【０００２】
従来、エピタキシャルウェハとしては、Ｓｉ基板にボロンを高濃度にドーピングして、Ｓｉ基板の抵抗率を０．０１Ω・ｃｍ以下にすると共に、Ｓｉ基板上に窒化物半導体層をエピタキシャル成長させるものがある（例えば、特開２０１０−１５３８１７号公報（特許文献１）参照）。上記エピタキシャルウェハでは、Ｓｉ基板にボロンを高濃度にドーピングすることでＳｉ基板の不純物濃度を大きくして、不純物が添加されていない高純度のＳｉ基板よりも硬くしている。そして、このＳｉ基板上に窒化物半導体をエピタキシャル成長させたエピタキシャルウェハにおいて、Ｓｉと窒化物半導体との熱膨張係数差によって生じるエピタキシャルウェハの反りを低減している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１５３８１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記エピタキシャルウェハでは、不純物濃度を高くして抵抗率を小さくしたＳｉ基板を使用しているだけなので、Ｓｉ基板と窒化物半導体層との界面において窒化物半導体層側に生じる寄生容量を低減できないという問題がある。
【０００５】
そこで、本発明の課題は、エピタキシャルウェハの反りを低減でき、かつ、Ｓｉ基板と窒化物半導体層との界面において窒化物半導体層側に生じる寄生容量を低減できるエピタキシャルウェハおよびその製造方法並びに窒化物半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本発明のエピタキシャルウェハは、
Ｓｉ基板と、
上記Ｓｉ基板上または上記Ｓｉ基板表面に形成されたＳｉ層と、
上記Ｓｉ層上に形成された複数の窒化物半導体層と
を備え、
上記Ｓｉ基板の抵抗率は、０．１Ω・ｃｍ以下であり、
上記Ｓｉ層の抵抗率は、１０Ω・ｃｍ以上１０００Ω・ｃｍ未満であることを特徴としている。
【０００７】
また、一実施形態のエピタキシャルウェハでは、
上記Ｓｉ層の層厚は、５μｍ以上２５μｍ以下である。
【０００８】
また、本発明のエピタキシャルウェハの製造方法は、
抵抗率が０．１Ω・ｃｍ以下のｐ型Ｓｉ基板表面にｎ型ドーパントをイオン注入して、抵抗率が１０Ω・ｃｍ以上１０００Ω・ｃｍ未満であるＳｉ層を形成する工程と、
上記Ｓｉ層上に複数の窒化物半導体層を形成する工程と
を備えることを特徴としている。
【０００９】
また、本発明の窒化物半導体装置は、
Ｓｉ基板と、
上記Ｓｉ基板上または上記Ｓｉ基板表面に形成されたＳｉ層と、
上記Ｓｉ層上に形成された複数の窒化物半導体層と、
上記複数の窒化物半導体層上に形成されたソース電極，ドレイン電極およびゲート電極と
を備え、
上記Ｓｉ基板の抵抗率は、０．１Ω・ｃｍ以下であり、
上記Ｓｉ層の抵抗率は、１０Ω・ｃｍ以上１０００Ω・ｃｍ未満であることを特徴としている。
【発明の効果】
【００１０】
本発明のエピタキシャルウェハによれば、Ｓｉ基板の抵抗率を０．１Ω・ｃｍ以下とし、そのＳｉ基板上またはＳｉ基板表面に形成されたＳｉ層の抵抗率を１０Ω・ｃｍ以上１０００Ω・ｃｍ未満とすることによって、エピタキシャルウェハの反りを低減でき、かつ、Ｓｉ基板と窒化物半導体層との界面において窒化物半導体層側に生じる寄生容量を低減できる。
【００１１】
また、本発明のエピタキシャルウェハの製造方法によれば、抵抗率が０．１Ω・ｃｍ以下のｐ型Ｓｉ基板表面にｎ型ドーパントをイオン注入して、抵抗率が１０Ω・ｃｍ以上１０００Ω・ｃｍ未満であるＳｉ層を形成するので、エピタキシャルウェハの反りを低減でき、かつ、Ｓｉ基板と窒化物半導体層との界面において窒化物半導体層側に生じる寄生容量を低減できる。
【００１２】
また、本発明の窒化物半導体装置によれば、Ｓｉ基板の抵抗率を０．１Ω・ｃｍ以下とし、そのＳｉ基板上またはＳｉ基板表面に形成されたＳｉ層の抵抗率を１０Ω・ｃｍ以上１０００Ω・ｃｍ未満とすることによって、エピタキシャルウェハの反りを低減しつつ、Ｓｉ基板と窒化物半導体層との界面において窒化物半導体層側に生じる寄生容量を低減でき、スイッチングエネルギー損失を低減できる。
【図面の簡単な説明】
【００１３】
【図１】図１は本発明の第１実施形態の窒化物半導体装置の構成を示す概略断面図である。
【図２】図２は上記窒化物半導体装置における寄生容量の分布を説明する図である。
【図３】図３は上記窒化物半導体装置の比較例における寄生容量の分布を説明する図である。
【発明を実施するための形態】
【００１４】
以下、本発明を図示の実施の形態により詳細に説明する。
【００１５】
（第１の実施形態）
図１は、本発明の第１の実施形態である窒化物半導体装置の一例としての電界効果トランジスタの構造を示す概略断面図である。この第１の実施形態の電界効果トランジスタは、ＨＦＥＴ（Hetero-junction Field Effect Transistor；ヘテロ接合電界効果トランジスタ）である。
【００１６】
図１に示すように、上記電界効果トランジスタは、ｐ型Ｓｉ基板１ａと、このｐ型Ｓｉ基板１ａ上に形成されたｐ型Ｓｉ層１ｂと、このｐ型Ｓｉ層１ｂ上に積層された複数の窒化物半導体層（２，３，４，５，６，７）と、この複数の窒化物半導体層（２，３，４，５，６，７）上に間隔をあけて形成されたソース電極１１、ドレイン電極１２と、複数の窒化物半導体層（２，３，４，５，６，７）上かつソース電極１１とドレイン電極１２との間に形成されたゲート電極１３とを備えている。
【００１７】
ｐ型Ｓｉ基板１ａは、ボロンが高濃度にドーピング（キャリア濃度１×１０１９ｃｍ−３）された抵抗率が０．０１Ω・ｃｍのｐ＋型Ｓｉ単結晶基板である。ｐ型Ｓｉ層１ｂは、キャリア濃度が１×１０１３ｃｍ−３、抵抗率が１０００Ω・ｃｍであって、層厚が１０μｍのｐ−型Ｓｉ層である。ここで、一般に、半導体の不純物の濃度は、半導体の抵抗率に反比例し、半導体の空乏層の幅は、上記不純物の濃度の平方根に比例する。また、上記空乏層による寄生容量は、空乏層の幅に反比例する。
【００１８】
上記複数の窒化物半導体層（２，３，４，５，６，７）は、ＡｌＮ初期成長層２、Ａｌ０．２Ｇａ０．８Ｎ層３、超格子バッファ層４、ＧａＮチャネル層５、ＡｌＮ中間層６およびＡｌ０．２Ｇａ０．８Ｎ障壁層７である。ＡｌＮ初期成長層２、Ａｌ０．２Ｇａ０．８Ｎ層３、超格子バッファ層４、ＧａＮチャネル層５、ＡｌＮ中間層６およびＡｌ０．２Ｇａ０．８Ｎ障壁層７は、ｐ型Ｓｉ層１ｂ上に順次、エピタキシャル成長により積層されている。
【００１９】
ソース電極１１およびドレイン電極１２は、Ｔｉ／Ａｌ／Ｍｏ／Ａｕからなるオーミック電極である。ゲート電極１３は、ＷＮ／Ｗからなるショットキー電極である。
【００２０】
次に、上記構成の電界効果トランジスタの製造方法を説明する。
【００２１】
まず、ｐ型Ｓｉ基板１ａ上にＣＶＤ（Chemical Vapor Deposition：化学気相成長）法を用いて、キャリア濃度１×１０１３ｃｍ−３、層厚１０μｍのｐ型Ｓｉ層１ｂをエピタキシャル成長させる。成長条件として、例えば、ＳｉＨ４ガスを用い、ｐ型Ｓｉ基板１ａの温度は、１０００℃から１２００℃の範囲である。ｐ型Ｓｉ層１ｂの層厚が１０μｍなので、ｐ型Ｓｉ基板１ａに存在するキャリアが、複数の窒化物半導体層（２，３，４，５，６，７）にあるキャリアと誘導性あるいは容量性の相互作用を起こすのを防止できる。また、ｐ型Ｓｉ層１ｂを確実に空乏化できる。
【００２２】
次に、フッ酸系のエッチャントでｐ型Ｓｉ層１ｂの表面酸化膜を除去し、ｐ型Ｓｉ基板１ａおよびｐ型Ｓｉ層１ｂからなる基板１をＭＯＣＶＤ(Metal Organic Chemical Vapor Deposition：有機金属気相成長)装置にセットする。
【００２３】
基板１の基板温度を１１００℃にセットし、チャンバー圧力を１３．３ｋＰａにして基板１の表面のクリーニングを行う。
【００２４】
次に、上記基板温度およびチャンバー圧力を一定とし（基板温度１１００℃、チャンバー圧力１３．３ｋＰａ）、流量を１２.５ｓｌｍとしたＮＨ３ (アンモニア)を流すことでｐ型Ｓｉ層１ｂの表面の窒化を行う。
【００２５】
次に、上記基板温度およびチャンバー圧力を一定とし（基板温度１１００℃、チャンバー圧力１３．３ｋＰａ）、ＡｌＮ初期成長層２を膜厚１００ｎｍまで成長させる。ここで、ＡｌＮ初期成長層２であるＡｌＮの原料として、流量を１１７μｍｏｌ／ｍｉｎとしたＴＭＡ(トリメチルアルミニウム)と、流量を１２.５ｓｌｍとしたＮＨ３とを供給する。
【００２６】
次に、上記基板温度を１１５０℃にセットし、チャンバー圧力を１３.３ｋＰａとして、Ａｌ０．２Ｇａ０．８Ｎ層３を膜厚４０ｎｍまで成長させる。ここで、Ａｌ０．２Ｇａ０．８Ｎ層３であるＡｌ０．２Ｇａ０．８Ｎの原料として、流量を１００μｍｏｌ／ｍｉｎとしたＴＭＧ(トリメチルガリウム)と、流量を３０μｍｏｌ／ｍｉｎとしたＴＭＡと、流量を１２.５ｓｌｍとしたＮＨ３とを供給する。ＡｌＮ初期成長層２やＡｌ０．２Ｇａ０．８Ｎ層３の膜厚は、２０〜２００ｎｍとしてもよい。
【００２７】
次に、ＡｌＮ層(ＴＭＡ流量＝１１７μｍｏｌ／ｍｉｎ、ＮＨ３流量＝１２．５ｓｌｍ)とＡｌ０．１５Ｇａ０．８５Ｎ層(ＴＭＧ流量＝１３７μｍｏｌ／ｍｉｎ、ＴＭＡ流量＝１８μｍｏｌ／ｍｉｎ、ＮＨ３流量＝１２．５ｓｌｍ)とを交互に積層した超格子バッファ層４を１００周期成長させる。この超格子バッファ層４の炭素濃度は、１×１０１９ｃｍ−３である。超格子バッファ層４のＡｌＧａＮ層のＡｌ組成としては０．０５〜０．３程度が好ましい。超格子バッファ層４の各層の膜厚としては、５〜２５ｎｍ程度が好ましい。また、周期数は、必要な膜厚に応じて変化させることができる。
【００２８】
次に、ＧａＮ(ＴＭＧ流量＝５０μｍｏｌ／ｍｉｎ、ＮＨ３流量＝１２．５ｓｌｍ)チャネル層５を膜厚１μｍまで、ＡｌＮ(ＴＭＡ流量＝１０μｍｏｌ／ｍｉｎ、ＮＨ３流量＝１２．５ｓｌｍ)中間層６を膜厚１ｎｍまで、Ａｌ０．２Ｇａ０．８Ｎ(ＴＭＧ流量＝３３μｍｏｌ／ｍｉｎ、ＴＭＡ流量＝１０μｍｏｌ／ｍｉｎ、ＮＨ３流量＝１２．５ｓｌｍ)障壁層７を膜厚３０ｎｍまで、それぞれ順次成長させる。
【００２９】
次に、フォトリソグラフィを用いてＡｌ０．２Ｇａ０．８Ｎ障壁層７上にオーミック領域を形成し、このオーミック領域にＴｉ／Ａｌ／Ｍｏ／Ａｕ（Ｔｉ／Ａｌ／Ｍｏ／Ａｕの厚さはそれぞれ１０／６０／１５／６０ｎｍ）を堆積する。その後、リフトオフの後に窒素雰囲気中で８００℃の熱処理を３０秒間施すことによって、Ａｌ０．２Ｇａ０．８Ｎ障壁層７とソース電極１１とのオーミック接触およびＡｌ０．２Ｇａ０．８Ｎ障壁層７とドレイン電極１２とのオーミック接触が得られる。
【００３０】
次に、フォトリソグラフィを用いてＡｌ０．２Ｇａ０．８Ｎ障壁層７上にゲート領域を形成し、このゲート領域にＷＮ／Ｗ（ＷＮ／Ｗの厚さはそれぞれ２０／１００ｎｍ）を堆積する。その後、リフトオフによってゲート電極１３を形成する。さらに、電界効果トランジスタの表面にＳｉＮｘ膜からなる表面パッシベーション膜を形成し、電界効果トランジスタが形成される。
【００３１】
図２は、上記電界効果トランジスタにおける寄生容量の分布を説明する図である。
【００３２】
図２に示すように、Ｃｄｓはソース電極１１−ドレイン電極１２間の破線で囲まれた３つの寄生容量を示している。また、Ｃｇｄはゲート電極１３−ドレイン電極１２間の寄生容量を、ＣＧａＮは窒化物半導体層４，５の寄生容量を、Ｃｓｕｂはｐ型Ｓｉ層１ｂの寄生容量をそれぞれ示している。
【００３３】
図３は、上記電界効果トランジスタの比較例における寄生容量の分布を説明する図である。
【００３４】
図３に示すように、この比較例は、上記電界効果トランジスタと比較して、基板１０１の全部にボロンを高濃度にドーピング（ドーピング濃度１×１０１９ｃｍ−３）して形成されている点が異なる。Ｃｄｂは、ドレイン電極１２−基板（サブストレート）１０１間の寄生容量、すなわち基板１０１と窒化物半導体層１０４，１０５との界面において窒化物半導体層側に生じる寄生容量を示している。比較例の基板１０１上の電解効果トランジスタのドレイン出力容量Ｃｏｓｓは、
Ｃｏｓｓ＝Ｃｄｓ＋Ｃｄｂ＋Ｃｇｄ・・・式（１）
で表される。
【００３５】
このドレイン出力容量Ｃｏｓｓに基づいて、電界効果トランジスタのスイッチングエネルギー損失Ｅｏｓｓは、次の式（２）で表される。
2015002329.tif 000003
ここで、Ｖｄｄは電源電圧を示している。
【００３６】
スイッチングエネルギー損失Ｅｏｓｓを低減するためには、Ｃｏｓｓを低減する、すなわちＣｄｓ、Ｃｄｂ、Ｃｇｄをそれぞれ低減する必要がある。しかしながら、特にＣｄｂの低減は、耐圧などの層構造に起因する特性とのトレードオフになることから、構造的な変化で対応することが難しい。
【００３７】
そこで、図２に示すように、本発明の電界効果トランジスタでは、ｐ型Ｓｉ基板１ａ上にｐ型Ｓｉ層１ｂを形成し、このｐ型Ｓｉ層１ｂを空乏化することで新たにｐ型Ｓｉ層１ｂに寄生容量Ｃｓｕｂを付加している。Ｃｄｂと、ＣＧａＮおよびＣｓｕｂとの関係は、次の式（３）で表される。
2015002329.tif 000004
【００３８】
上記式（３）より、新たにｐ型Ｓｉ層１ｂにおいて付加したＣｓｕｂによって、Ｃｄｂを低減できる。このため、Ｃｏｓｓを低減できて、電界効果トランジスタのスイッチングエネルギー損失Ｅｏｓｓを低減できる。
【００３９】
具体的な改善効果のおおよその値を以下に見積もってみる。ここではＳｉ基板上に形成された窒化物半導体において、基板からチャネル層までの厚さ（ｄＴ＝ｄＧａＮ＋ｄＢＦ）を４μｍと仮定してみる。
【００４０】
電圧印加によって４μｍが空乏したと仮定すると、その容量ＣＧａＮが約３０ｐＦと見積もることができる（面積１．2ｍｍ×１．２ｍｍを仮定）。
【００４１】
ここで、Ｃｄｂが１０ｐＦになるように改善するためにはＣｓｕｂとして１５ｐＦを付加する必要が有り、
2015002329.tif 000005
１０μｍの空乏層幅を得るためには、
2015002329.tif 000006
概ね１×１０１３cm−３のキャリア濃度が必要となる。
【００４２】
上記計算例は、極端な改善数値であるが、現実的には、２０％程度の改善でも損失低減に効果があり、Ｃｄｂ＝２５ｐＦに改善しようとする場合、１×１０１５ｃｍ−３のキャリア濃度（抵抗率１０Ω・ｃｍ）で実現可能となる。
【００４３】
同様の効果を窒化物半導体層の厚膜化によって得ることは、応力による反り増加の観点から望ましくない。
【００４４】
（第２の実施形態）
次に、本発明の第２の実施形態である窒化物半導体装置の一例としての電界効果トランジスタについて説明する。
【００４５】
この第２の実施形態の電界効果トランジスタは、ｐ型Ｓｉ基板１ａに対して、ｐ型Ｓｉ基板１ａの表面から２０μｍの領域にｎ型ドーパントとしてのリン（Ｐ）のイオン注入を行って、キャリア濃度１×１０１２ｃｍ−３の領域、つまりｐ型Ｓｉ基板１ａ表面にｐ型Ｓｉ層１ｂを形成している点で、上記第１の実施形態のｐ型Ｓｉ層１ｂと相違している。なお、この第２の実施形態の構造において、ｐ型Ｓｉ層１ｂ上に形成する窒化物半導体層（２，３，４，５，６，７）の構造は、第１の実施形態の構造と同じである。
【００４６】
このため、ｐ型Ｓｉ基板１ａの表面にリンを拡散させてｐ型Ｓｉ層１ｂを形成する場合に比べて、ｐ型Ｓｉ層１ｂの抵抗率や厚さを厳密に制御できる。
【００４７】
このようにして製造された電界効果トランジスタのスイッチングエネルギー損失Ｅｏｓｓは、第１の実施形態よりもさらなる改善が見られた。これは、ｐ型Ｓｉ層のキャリア濃度をより低くすることで、Ｃｓｕｂをより小さくでき、これにより、Ｃｄｂをさらに小さくできたことに起因している。
【００４８】
なお、この発明は上述の実施形態に限定されない。例えば、上記第１，第２の実施形態では、超格子バッファ層４を用いていたが、この発明では、超格子バッファ層の代わりに、Ａｌ組成を徐々に減少させた組成傾斜バッファ層や、組成傾斜バッファ層と超格子バッファ層を組み合わせたバッファ層であっても良い。また、Ａｌ０．２Ｇａ０．８Ｎ障壁層７の膜厚や組成は、必要とされる２次元電子ガス濃度やしきい値電圧によって変えてもよい。
【００４９】
また、上記第１，第２の実施形態では、フォトリソグラフィを用いて、Ａｌ０．２Ｇａ０．８Ｎ障壁層７とソース電極１１とのオーミック接触およびＡｌ０．２Ｇａ０．８Ｎ障壁層７とドレイン電極１２とのオーミック接触を得ていた。しかしながら、この発明では、例えばリセスオーミック法を用いたり、障壁層にメタルを形成してアニールすることによって、障壁層とソース電極およびドレイン電極とのオーミック接触を得ていてもよい。
【００５０】
また、上記第１，第２の実施形態では、ｐ型Ｓｉ層１ｂの層厚は、一例として、１０μｍとしたが、５μｍ〜２５μｍの範囲で設定してもよい。Ｓｉ層の層厚を５μｍ〜２５μｍにすると、Ｓｉ層をより確実に空乏化できて、上記界面において寄生容量Ｃｄｂをより確実に低減できる。
【００５１】
また、この発明の窒化物半導体装置は、上記第１，第２の実施形態のＨＦＥＴに限らず、他の構成の電界効果トランジスタであってもよい。
【００５２】
本発明の具体的な実施の形態について説明したが、本発明は上記実施形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。
【００５３】
本発明のエピタキシャルウェハは、
Ｓｉ基板１ａと、
上記Ｓｉ基板１ａ上または上記Ｓｉ基板１ａ表面に形成されたＳｉ層１ｂと、
上記Ｓｉ層１ｂ上に形成された複数の窒化物半導体層２，３，４，５，６，７と
を備え、
上記Ｓｉ基板１ａの抵抗率は、０．１Ω・ｃｍ以下であり、
上記Ｓｉ層１ｂの抵抗率は、１０Ω・ｃｍ以上１０００Ω・ｃｍ未満であることを特徴としている。
【００５４】
本発明のエピタキシャルウェハによれば、Ｓｉ基板１ａの抵抗率は、０．１Ω・ｃｍ以下であり、例えばｐ型不純物元素を添加することによって実現される。不純物元素が添加された基板は、不純物が添加されない高純度の基板よりも硬くなるので、このＳｉ基板１ａにＳｉ層１ｂと窒化物半導体層２，３，４，５，６，７とが形成されたエピタキシャルウェハにおいて、Ｓｉと窒化物半導体との熱膨張係数差によって生じるエピタキシャルウェハの反りを低減できる。
【００５５】
また、Ｓｉ層１ｂの抵抗率は、１０Ω・ｃｍ以上１０００Ω・ｃｍ未満であり、例えば不純物の濃度を低減することによって実現される。ここで、一般に、半導体の不純物の濃度は、半導体の抵抗率に反比例し、半導体の空乏層の幅は、上記不純物の濃度の平方根に比例する。また、上記空乏層による寄生容量は、空乏層の幅に反比例する。このＳｉ層１ｂの寄生容量によってＳｉ基板１ａと窒化物半導体層２，３，４，５，６，７との界面において寄生容量Ｃｄｂを低減できる。
【００５６】
また、一実施形態のエピタキシャルウェハでは、
上記Ｓｉ層１ｂの層厚は、５μｍ以上２５μｍ以下である。
【００５７】
上記実施形態によれば、Ｓｉ層１ｂの層厚を５μｍ以上２５μｍ以下とすることで、Ｓｉ層１ｂをより確実に空乏化できて、上記界面において寄生容量Ｃｄｂをより確実に低減できる。
【００５８】
また、本発明のエピタキシャルウェハの製造方法は、
抵抗率が０．１Ω・ｃｍ以下のｐ型Ｓｉ基板１ａ表面にｎ型ドーパントをイオン注入して、抵抗率が１０Ω・ｃｍ以上１０００Ω・ｃｍ未満であるＳｉ層を形成する工程と、
上記Ｓｉ層上に複数の窒化物半導体層２，３，４，５，６，７を形成する工程と
を備えることを特徴としている。
【００５９】
本発明のエピタキシャルウェハの製造方法によれば、抵抗率が０．１Ω・ｃｍ以下のｐ型Ｓｉ基板１ａ表面にｎ型ドーパントをイオン注入して、抵抗率が１０Ω・ｃｍ以上１０００Ω・ｃｍ未満であるＳｉ層を形成する工程と、上記Ｓｉ層上に複数の窒化物半導体層２，３，４，５，６，７を形成する工程とを備える。ｐ型Ｓｉ基板１ａの抵抗率は、０．１Ω・ｃｍ以下であり、ｐ型不純物元素を添加することによって実現される。不純物元素が添加された基板は、不純物が添加されない高純度の基板よりも硬くなるので、このｐ型Ｓｉ基板１ａにＳｉ層と窒化物半導体層２，３，４，５，６，７とが形成されたエピタキシャルウェハにおいて、Ｓｉと窒化物半導体との熱膨張係数差によって生じる窒化物半導体装置の反りを低減できる。また、ｐ型Ｓｉ基板１ａ表面にｎ型ドーパントをイオン注入して形成されたＳｉ層を空乏化することで新たにＳｉ層に寄生容量を付加し、この付加した寄生容量によってｐ型Ｓｉ基板１ａと窒化物半導体層２，３，４，５，６，７との界面において寄生容量Ｃｄｂを低減できる。また、ｐ型Ｓｉ基板１ａ表面にリンを拡散させてＳｉ層１ｂを形成する場合に比べて、Ｓｉ層１ｂの抵抗率や厚さを厳密に制御できる。
【００６０】
また、本発明の窒化物半導体装置は、
Ｓｉ基板１ａと、
上記Ｓｉ基板１ａ上または上記Ｓｉ基板１ａ表面に形成されたＳｉ層１ｂと、
上記Ｓｉ層１ｂ上に形成された複数の窒化物半導体層２，３，４，５，６，７と、
上記複数の窒化物半導体層２，３，４，５，６，７上に形成されたソース電極１１，ドレイン電極１２およびゲート電極１３と
を備え、
上記Ｓｉ基板１ａの抵抗率は、０．１Ω・ｃｍ以下であり、
上記Ｓｉ層１ｂの抵抗率は、１０Ω・ｃｍ以上１０００Ω・ｃｍ未満であることを特徴としている。
【００６１】
本発明の窒化物半導体装置によれば、Ｓｉ基板１ａの抵抗率は、０．１Ω・ｃｍ以下であり、例えばｐ型不純物元素を添加することによって実現される。不純物元素が添加された基板は、不純物が添加されない高純度の基板よりも硬くなるので、このＳｉ基板１ａにＳｉ層１ｂと窒化物半導体層２，３，４，５，６，７とが形成されたエピタキシャルウェハにおいて、Ｓｉと窒化物半導体との熱膨張係数差によって生じる窒化物半導体装置の反りを低減できる。
【００６２】
また、Ｓｉ層１ｂの抵抗率は、１０Ω・ｃｍ以上１０００Ω・ｃｍ未満であり、例えば不純物の濃度を低減することによって実現される。ここで、一般に、半導体の不純物の濃度は、半導体の抵抗率に反比例し、半導体の空乏層の幅は、上記不純物の濃度の平方根に比例する。また、上記空乏層による寄生容量は、空乏層の幅に反比例する。Ｓｉ層１ｂの抵抗率は、Ｓｉ基板１ａの抵抗率の１００倍以上であるから、Ｓｉ層１ｂの寄生容量は、Ｓｉ基板１ａの寄生容量の少なくとも１０倍以上となる。このＳｉ層１ｂの寄生容量によって、Ｓｉ基板１ａと窒化物半導体層２，３，４，５，６，７との界面において寄生容量Ｃｄｂを低減できる。
【符号の説明】
【００６３】
１ａ  ｐ型Ｓｉ基板
１ｂ  ｐ型Ｓｉ層
２  ＡｌＮ初期成長層
３  Ａｌ０．２Ｇａ０．８Ｎ層
４  超格子バッファ層
５  ＧａＮチャネル層
６  ＡｌＮ中間層
７  Ａｌ０．２Ｇａ０．８Ｎ障壁層
１１  ソース電極
１２  ドレイン電極
１３  ゲート電極
【図１】
2015002329.tif 000007
【図２】
2015002329.tif 000008
【図３】
2015002329.tif 000009