(57)【要約】【課題】窒化物半導体を用いたデプレション型の電界効果トランジスタにおける、高温におけるドレイン電流の低下が、抑制できるようにする。【解決手段】ゲート形成領域１２１において、第１障壁層１０２とゲート絶縁層１０３との間に形成され、第１障壁層１０２と同じ第２窒化物半導体からなる第６障壁層１０９を備える。ゲート形成領域１２１の第６障壁層１０９の上面が、ソース形成領域１２２およびドレイン形成領域１２３の第１障壁層１０２上面より、積層方向にチャネル層１０１の上面から離れて形成されている。【選択図】  図１
2015106672.tif 000002
【特許請求の範囲】
【請求項１】
主表面を（０００１）面とした第１窒化物半導体からなるチャネル層と、
前記第１窒化物半導体より大きなバンドギャップエネルギーの第２窒化物半導体からなり前記チャネル層の上に形成された第１障壁層と、
前記第１障壁層の上にゲート絶縁層を介して形成されたゲート電極と、
前記ゲート電極が形成されたゲート形成領域を挟んだソース形成領域およびドレイン形成領域の前記第１障壁層の上に形成され、前記第２窒化物半導体より大きなバンドギャップエネルギーの第３窒化物半導体からなり、層厚１．５〜５ｎｍとされた第２障壁層および第３障壁層と、
前記第２障壁層および前記第３障壁層の上に形成されて前記第２障壁層および前記第３障壁層の側にｎ型の不純物が導入された前記第２窒化物半導体からなる第４障壁層および第５障壁層と、
前記第４障壁層および前記第５障壁層の上に形成されたソース電極およびドレイン電極と、
前記ゲート形成領域において前記第１障壁層と前記ゲート絶縁層との間に形成され、前記第２窒化物半導体からなる第６障壁層と
を備え、
前記ゲート形成領域の前記第１障壁層の層厚は、前記ゲート形成領域の前記第１障壁層に２次元電子が形成される厚さとされ、
前記ゲート形成領域の前記第６障壁層の上面は、前記ソース形成領域および前記ドレイン形成領域の前記第１障壁層の上面より、積層方向に前記チャネル層から離れて形成されている
ことを特徴とする電界効果トランジスタ。
【請求項２】
請求項１記載の電界効果トランジスタにおいて、
前記第２窒化物半導体／前記第１窒化物半導体の半導体材料の組み合わせは、ＡｌXＧａ1-XＮ／ＧａＮ（０＜Ｘ＜１）、ＡｌX1Ｇａ1-X1Ｎ／ＩｎX2Ｇａ1-X2Ｎ（０＜Ｘ１＜１、０≦Ｘ２≦１）、ＡｌX1Ｇａ1-X1Ｎ／ＡｌX2Ｇａ1-X2Ｎ（０＜Ｘ１＜１、０≦Ｘ２＜１、Ｘ１＞Ｘ２）、ＧａＮ／ＩｎXＧａ1-XＮ（０＜Ｘ≦１）、ＩｎX1Ｇａ1-X1Ｎ／ＩｎX2Ｇａ1-X2Ｎ（０≦Ｘ１＜１、０＜Ｘ２≦１、Ｘ１＜Ｘ２）、ＩｎXＡｌ1-XＮ／ＧａＮ（０≦Ｘ＜０．５）、ＩｎX1Ａｌ1-X1Ｎ／ＡｌX2Ｇａ1-X2Ｎ（０≦Ｘ１＜０．５、０≦Ｘ２＜１、Ｘ１＋Ｘ２＜１）、ＩｎX1Ａｌ1-X1Ｎ／ＩｎX2Ｇａ1-X2Ｎ（０≦Ｘ１＜１、０≦Ｘ２≦１）の中より選択した組み合わせであることを特徴とする電界効果トランジスタ。
【請求項３】
請求項１または２記載の電界効果トランジスタにおいて、
前記第３窒化物半導体／前記第２窒化物半導体の組み合わせは、ＡｌX1Ｇａ1-X1Ｎ／ＡｌX2Ｇａ1-X2Ｎ（０＜Ｘ１≦１、０≦Ｘ２＜１、Ｘ１＞Ｘ２）、ＩｎX1Ａｌ1-X1Ｎ／ＡｌX2Ｇａ1-X2Ｎ（０≦Ｘ１＜０．５、０≦Ｘ２＜１、Ｘ１＋Ｘ２＜１）、ＡｌXＧａ1-XＮ／ＧａＮ（０＜Ｘ≦１）、ＩｎXＡｌ1-XＮ／ＧａＮ（０≦Ｘ＜０．５）、ＡｌX1Ｇａ1-X1Ｎ／ＩｎX2Ｇａ1-X2Ｎ（０＜Ｘ１≦１、０≦Ｘ２≦１）、ＧａＮ／ＩｎXＧａ1-XＮ（０＜Ｘ≦１）、ＩｎX1Ｇａ1-X1Ｎ／ＩｎX2Ｇａ1-X2Ｎ（０≦Ｘ１＜１、０＜Ｘ２≦１、Ｘ１＜Ｘ２）、ＩｎX1Ａｌ1-X1Ｎ／ＩｎX2Ｇａ1-X2Ｎ（０≦Ｘ１＜１、０≦Ｘ２≦１）、ＩｎX1Ａｌ1-X1Ｎ／ＩｎX2Ａｌ1-X2Ｎ（０≦Ｘ１＜Ｘ２≦１）の中より選択した組み合わせであることを特徴とする電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体を用いた電界効果トランジスタに関するものである。
【背景技術】
【０００２】
ＧａＮなどの窒化物半導体を用いた電界効果トランジスタ（ＦＥＴ：Field  Effect  Transistor）として、例えば、ヘテロ構造電界効果トランジスタ（ＨＦＥＴ：Heterostructure Field Effect Transistor）がある。この窒化物半導体ＦＥＴは、次世代の高温・高出力・高耐圧の高周波トランジスタとして非常に有望であり、実用化に向けて現在盛んに研究が行われている。
【０００３】
ＧａＮを用いたＧａＮ系のＨＦＥＴなどの窒化物半導体ＦＥＴは、通常、極性面方向である＋ｃ面（（０００１）面）方向に形成される。このように成長した窒化物半導体のヘテロ構造では、ヘテロ界面に大きな分極電荷が存在するものとなる。この結果、窒化物半導体ＦＥＴでは、一般に、キャリア供給のためのドーピング処理が施されていなくても、伝導に寄与するキャリアが、チャネル電子（２次元電子）としてチャネルに誘起される。
【０００４】
このような特徴を有する窒化物半導体ＦＥＴの特徴は、大電流が得られ易いという有利な面がある一方、一般に、デバイス動作としては、しきい値が負の、いわゆるデプレション型（あるいは、ノーマリーオン型）のデバイス動作に向いている。つまり、ゲート電極に電圧を印加しない状態（すなわちゲート電圧がゼロの時）であっても、ドレイン電圧の印加によってドレイン電流が流れ、ゲート電極に負の電圧を印加することによって、ドレイン電流がゼロになる（すなわちピンチオフする）というトランジスタ動作に向いている。
【０００５】
このため、これと相反するデバイス動作であるしきい値が正のいわゆるエンハンスメント型（ノーマリーオフ型）のデバイス動作は、一般的な窒化物半導体ＦＥＴとしては不利であるが、可能であることが示されている（非特許文献１参照）。ゲート電極に電圧を印加しない状態（ゲート電圧がゼロの時）においては、ドレイン電圧の印加によっても、ドレイン電流が流れず、ゲート電極に正の電圧を印加することによってドレイン電流が流れるというトランジスタ動作のデバイス動作は、一般的な窒化物半導体ＦＥＴにとっては不利である。
【０００６】
しかし、特に、電力応用においては、デプレション型のデバイス動作と同時に、エンハンスメント型のデバイス動作を実現することが必須である。このため、エンハンストメント側のデバイスの研究が、デプレション型のデバイスの研究と同時に盛んに進められている。
【０００７】
ところで、エンハンスメント型にせよデプレション型にせよ、窒化物半導体デバイスの魅力のひとつは、窒化物半導体の耐熱特性ゆえに高温環境で用いるとこができる点である。しかし、高温においては、電子移動度が低下するために、ドレイン電流が大きく低下するというデバイス動作に不利な点が一般に存在する（非特許文献２参照）。
【０００８】
この中で、エンハンスメント型のＧａＮ系ＦＥＴにおいて、高温でもドレイン電流の低下が小さいという特異な特長を呈するデバイスが報告されている（非特許文献３参照）。
【先行技術文献】
【非特許文献】
【０００９】
【非特許文献１】M. Asif Khan et al. , "Enhancement and depletion mode GaN/AlGaN heterostructure field effect transistors", Appl. Phys. Lett. , vol.68, no.4, pp.514-516, 1996.
【非特許文献２】N. MAEDA et al. ,"Superior Pinch-Off Characteristics at 400±C in AlGaN/GaN Heterostructure Field Effect Transistors", Jpn. J. Appl. Phys. , vol.38, pp.L987-L989, 1999.
【非特許文献３】N. Maeda et al. , "High-Temperature Characteristics in Normally Off AlGaN/GaN Heterostructure Field-Effect Transistors with Recessed-Gate Enhanced-Barrier Structures", Applied Physics Express, vol.5, 084201, 2012.
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述したように、エンハンスメント型のＧａＮ系ＦＥＴでは、高温でもドレイン電流の低下が小さいデバイスが開発されているが、デプレッション型のＧａＮ系ＦＥＴでは、実現されていない。このため、上記報告におけるエンハンスメント型のＧａＮ系ＦＥＴにおいて実現されたと同程度に、高温でのドレイン電流の低下が小さいデプレション型のＧａＮ系ＦＥＴを開発することが、強く望まれている。
【００１１】
本発明は、以上のような問題点を解消するためになされたものであり、窒化物半導体を用いたデプレション型の電界効果トランジスタにおける、高温におけるドレイン電流の低下が、抑制できるようにすることを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る電界効果トランジスタは、主表面を（０００１）面とした第１窒化物半導体からなるチャネル層と、第１窒化物半導体より大きなバンドギャップエネルギーの第２窒化物半導体からなりチャネル層の上に形成された第１障壁層と、第１障壁層の上にゲート絶縁層を介して形成されたゲート電極と、ゲート電極が形成されたゲート形成領域を挟んだソース形成領域およびドレイン形成領域の第１障壁層の上に形成され、第２窒化物半導体より大きなバンドギャップエネルギーの第３窒化物半導体からなり、層厚１．５〜５ｎｍとされた第２障壁層および第３障壁層と、第２障壁層および第３障壁層の上に形成されて第２障壁層および第３障壁層の側にｎ型の不純物が導入された第２窒化物半導体からなる第４障壁層および第５障壁層と、第４障壁層および第５障壁層の上に形成されたソース電極およびドレイン電極と、ゲート形成領域において第１障壁層とゲート絶縁層との間に形成され、第２窒化物半導体からなる第６障壁層とを備え、ゲート形成領域の第１障壁層の層厚は、ゲート形成領域の第１障壁層に２次元電子が形成される厚さとされ、ゲート形成領域の第６障壁層の上面は、ソース形成領域およびドレイン形成領域の第１障壁層の上面より、積層方向にチャネル層から離れて形成されている。
【００１３】
上記電界効果トランジスタにおいて、第２窒化物半導体／第１窒化物半導体の半導体材料の組み合わせは、ＡｌXＧａ1-XＮ／ＧａＮ（０＜Ｘ＜１）、ＡｌX1Ｇａ1-X1Ｎ／ＩｎX2Ｇａ1-X2Ｎ（０＜Ｘ１＜１、０≦Ｘ２≦１）、ＡｌX1Ｇａ1-X1Ｎ／ＡｌX2Ｇａ1-X2Ｎ（０＜Ｘ１＜１、０≦Ｘ２＜１、Ｘ１＞Ｘ２）、ＧａＮ／ＩｎXＧａ1-XＮ（０＜Ｘ≦１）、ＩｎX1Ｇａ1-X1Ｎ／ＩｎX2Ｇａ1-X2Ｎ（０≦Ｘ１＜１、０＜Ｘ２≦１、Ｘ１＜Ｘ２）、ＩｎXＡｌ1-XＮ／ＧａＮ（０≦Ｘ＜０．５）、ＩｎX1Ａｌ1-X1Ｎ／ＡｌX2Ｇａ1-X2Ｎ（０≦Ｘ１＜０．５、０≦Ｘ２＜１、Ｘ１＋Ｘ２＜１）、ＩｎX1Ａｌ1-X1Ｎ／ＩｎX2Ｇａ1-X2Ｎ（０≦Ｘ１＜１、０≦Ｘ２≦１）の中より選択した組み合わせであればよい。
【００１４】
上記電界効果トランジスタにおいて、第３窒化物半導体／第２窒化物半導体の組み合わせは、ＡｌX1Ｇａ1-X1Ｎ／ＡｌX2Ｇａ1-X2Ｎ（０＜Ｘ１≦１、０≦Ｘ２＜１、Ｘ１＞Ｘ２）、ＩｎX1Ａｌ1-X1Ｎ／ＡｌX2Ｇａ1-X2Ｎ（０≦Ｘ１＜０．５、０≦Ｘ２＜１、Ｘ１＋Ｘ２＜１）、ＡｌXＧａ1-XＮ／ＧａＮ（０＜Ｘ≦１）、ＩｎXＡｌ1-XＮ／ＧａＮ（０≦Ｘ＜０．５）、ＡｌX1Ｇａ1-X1Ｎ／ＩｎX2Ｇａ1-X2Ｎ（０＜Ｘ１≦１、０≦Ｘ２≦１）、ＧａＮ／ＩｎXＧａ1-XＮ（０＜Ｘ≦１）、ＩｎX1Ｇａ1-X1Ｎ／ＩｎX2Ｇａ1-X2Ｎ（０≦Ｘ１＜１、０＜Ｘ２≦１、Ｘ１＜Ｘ２）、ＩｎX1Ａｌ1-X1Ｎ／ＩｎX2Ｇａ1-X2Ｎ（０≦Ｘ１＜１、０≦Ｘ２≦１）、ＩｎX1Ａｌ1-X1Ｎ／ＩｎX2Ａｌ1-X2Ｎ（０≦Ｘ１＜Ｘ２≦１）の中より選択した組み合わせであればよい。
【発明の効果】
【００１５】
以上説明したことにより、本発明によれば、窒化物半導体を用いたデプレション型の電界効果トランジスタにおける、高温におけるドレイン電流の低下が、抑制できるようになるという優れた効果が得られる。
【図面の簡単な説明】
【００１６】
【図１】図１は、本発明の実施の形態における電界効果トランジスタの構成を示す断面図である。
【図２】図２は、本発明の実施の形態における電界効果トランジスタの一部領域におけるポテンシャル形状と高温における電子分布を示す説明図である。
【図３】図３は、窒化物半導体を用いた電界効果トランジスタの構成を示す断面図である。
【図４】図４は、図３を用いて説明した電界効果トランジスタの一部領域におけるポテンシャル形状と電子分布の状態を示す説明図である。
【図５】図５は、リセスゲート構造の電界効果トランジスタにおけるバンドギャップの状態を示すバンド図である。
【図６】図６は、図３を用いて説明した電界効果トランジスタの一部領域におけるポテンシャル形状と高温における電子分布の状態を示す説明図である。
【図７】図７は、窒化物半導体を用いた電界効果トランジスタの構成を示す断面図である。
【図８】図８は、図３を用いて説明した電界効果トランジスタの一部領域におけるポテンシャル形状と高温における電子分布の状態を示す説明図（ａ）、および図７を用いて説明した電界効果トランジスタの一部領域におけるポテンシャル形状と高温における電子分布の状態を示す説明図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態について図を参照して説明する。図１は、本発明の実施の形態における電界効果トランジスタの構成を示す断面図である。この電界効果トランジスタは、主表面を（０００１）面とした第１窒化物半導体からなるチャネル層１０１と、第１窒化物半導体より大きなバンドギャップエネルギーの第２窒化物半導体からなりチャネル層１０１の上に形成された第１障壁層１０２と、第１障壁層１０２の上にゲート絶縁層１０３を介して形成されたゲート電極１０４とを備える。ゲート電極１０４は、ゲート電極形成領域１２１に形成されている。
【００１８】
また、この電界効果トランジスタは、ソース形成領域１２２およびドレイン形成領域１２３の第１障壁層１０２の上に形成された、第２障壁層１０５および第３障壁層１０６を備える。ソース形成領域１２２およびドレイン形成領域１２３は、ゲート電極１０４が形成されているゲート形成領域１２１を挟んだ領域である。また、第２障壁層１０５および第３障壁層１０６は、第２窒化物半導体より大きなバンドギャップエネルギーの第３窒化物半導体から構成されている。また、第２障壁層１０５および第３障壁層１０６は、層厚１．５〜５ｎｍとされている。
【００１９】
また、この電界効果トランジスタは、第２障壁層１０５および第３障壁層１０６の上に形成された第２窒化物半導体からなる第４障壁層１０７および第５障壁層１０８と、第４障壁層１０７および第５障壁層１０８の上に形成されたソース電極１１０およびドレイン電極１１１とを備える。ここで、実施の形態では、第４障壁層１０７および第５障壁層１０８は、第２障壁層１０５および第３障壁層１０６の側にｎ型の不純物が導入された不純物導入領域１７１および不純物導入領域１８１を備える。不純物導入領域１７１および不純物導入領域１８１は、キャリアの供給元となる。
【００２０】
また、実施の形態では、ゲート形成領域１２１の第１障壁層１０２の層厚は、ソース形成領域１２２およびドレイン形成領域１２３の第１障壁層１０２の層厚以下とし、いわゆるリセスゲート構造としている。
【００２１】
また、第２障壁層１０５および第３障壁層１０６の層厚は、高温において直下に２次元電子を形成しうるために層厚１．５ｎｍ以上であることが必要であるが、層厚が大きくなるとソース電極１１０から電子を注入する際の抵抗が大きくなるため、層厚５ｎｍを超えることは望ましくない。従って、第２障壁層１０５および第３障壁層１０６の層厚は、１．５ｎｍ以上５ｎｍ以下とすることが重要となる。
【００２２】
また、ソース形成領域１２２およびドレイン形成領域１２３における第１障壁層１０２の厚さは、チャネル層１０１の上面（上端）近傍に存在する２次元電子（チャネル電子）と、第２障壁層１０５および第３障壁層１０６の上面近傍に存在する２次元電子とを十分に分離するために２ｎｍ以上とすることが重要となる。また、高温においてチャネル層１０１から第１障壁層１０２の上端に電子の遷移が有意な割合で起こることも重要となる。このためには、ソース形成領域１２２およびドレイン形成領域１２３における第１障壁層１０２の層厚は、８ｎｍ以下であることが必要となる。これらのことより、ソース形成領域１２２およびドレイン形成領域１２３における第１障壁層１０２の層厚は、２ｎｍ以上８ｎｍ以下であればよい。なお、チャネル層１０１の側を下側とし、チャネル層１０１よりゲート電極１０４の側を上側としている。
【００２３】
加えて、実施の形態における電界効果トランジスタは、ゲート形成領域１２１において、第１障壁層１０２とゲート絶縁層１０３との間に形成され、第２窒化物半導体からなる第６障壁層１０９を備えるようにした。なお、図１では、ゲート形成領域１２１に限らず、ゲート形成領域１２１を形成しているリセス領域の側面にから、第４障壁層１０７（ソース形成領域１２２）および第５障壁層１０８（ドレイン形成領域１２３）の上にかけて、第６障壁層１０９を形成した場合を示している。この例では、ソース形成領域１２２およびドレイン形成領域１２３において、第６障壁層１０９の上にソース電極１１０およびドレイン電極１１１が形成されている。
【００２４】
ここで、実施の形態における電界効果トランジスタでは、ゲート形成領域１２１の第６障壁層１０９の上面（上端）が、ソース形成領域１２２およびドレイン形成領域１２３の第１障壁層１０２上面（上端）より、積層方向にチャネル層１０１の上面（上端）から離れて形成されていることが重要である。言い換えると、ゲート形成領域１２１のゲート絶縁層１０３の下面とチャネル層１０１との間隔ｄ２が、第２障壁層１０５（第３障壁層１０６）の下面とチャネル層１０１との間隔ｄ１より大きいことが、重要となる。
【００２５】
ゲート形成領域１２１におけるゲート絶縁層１０３下の障壁層全体の層厚（ｄ２）、言い換えると、ゲート形成領域１２１における第６障壁層１０９と第１障壁層１０２と層厚の和は、２次元電子が存在してデプレション型のトランジスタ動作を得るために、４ｎｍ以上であることが重要となる。一方、高いＦＥＴの利得を得るためには、ｄ２の厚さは、必要以上に大きいことは望ましくない。実用的なＦＥＴの利得が得られるための条件から、ｄ２の層厚は２０ｎｍ以下とすればよい。従って、４ｎｍ≦ｄ２≦２０ｎｍとすればよい。
【００２６】
また、ソース形成領域１２２およびドレイン形成領域１２３の障壁層全体の総層厚は、当該領域のチャネル層１０１に一般に高濃度の２次元電子を誘起するために、１０ｎｍ以上が必要である。ただし、２次元電子の濃度が飽和するのは、一般に上述した総層厚が１００ｎｍ以下である。従って、ソース形成領域１２２およびドレイン形成領域１２３の障壁層全体の総層厚は、１０ｎｍ以上１００ｎｍ以下とすればよい。
【００２７】
また、ゲート電極１０４直下のゲート絶縁層１０３の層厚は、ゲート耐圧の増大およびゲートリーク電流の低減の効果を得るために、２ｎｍ以上であることが重要となる。ゲート絶縁層１０３の層厚が増大するほど、上述した効果は大きくなる。一方、ゲート絶縁層１０３の厚さが大きくなると、ＦＥＴの利得は低減する。従って、実用的なＦＥＴの利得を得るための条件から、ゲート電極１０４直下のゲート絶縁層１０３の層厚は、１００ｎｍ以下としてよい。
【００２８】
次に、ソース形成領域１２２とゲート形成領域１２１とにおけるポテンシャル形状と、高温における電子分布について、図２を用いて説明する。図２は、ソース形成領域１２２とゲート形成領域１２１とにおけるポテンシャル形状と高温における電子分布を示す説明図である。図２において、符号１３１，符号１３２，および符号１３３は、ポテンシャル変化と伝導帯位置との対応関係を示している。また、ソース形成領域１２２では、電子１４１が、チャネル層１０１に存在し、電子１４２が第２障壁層１０５の下に存在し、ゲート形成領域１２１では、電子１４３が、チャネル層１０１に存在していることを示している。
【００２９】
ここで、リセスゲート構造における電子輸送においては、符号１３１から符号１３２にかけての、ソース形成領域１２２とゲート形成領域１２１との境域のチャネル層１０１に形成されるポテンシャル・ステップを超える過程が含まれ、この過程が抵抗のひとつとして付加される。
【００３０】
これに対し、実施の形態によれば、高温においては、同時に、ソース形成領域１２２とゲート形成領域１２１との境域において、ソース形成領域１２２の障壁層半導体とゲート形成領域１２１のチャネル層１０１における負のポテンシャル・ステップを通過する、符号１３３から符号１３１へのエネルギー的に有利な過程が含まれる。この過程は、実空間においては、リセスゲート構造の段差側面に沿って、第１障壁層１０２からチャネル層１０１に電子が流入する過程である。
【００３１】
従って、符号１３３から符号１３１への過程により、リセスゲート構造におけるソース形成領域１２２とゲート形成領域１２１との境域に存在する電子輸送における抵抗が、低減される。この結果、高温における電子移動度の低下によるチャネル抵抗の増大を相殺することになる。このように、実施の形態によれば、高温においてもドレイン電流の低下が大きく抑制されるようになる。
【００３２】
また、実施の形態によれば、ゲート形成領域１２１には、第６障壁層１０９を設けているので、デプレション型とすることが可能となる。一方、ソース形成領域１２２およびドレイン形成領域１２３において、第２障壁層１０５および第３障壁層１０６とチャネル層１０１との間には、第６障壁層１０９が形成されていない。このため、実施の形態によれば、ソース形成領域１２２およびドレイン形成領域１２３においては、第２障壁層１０５の下面と、チャネル層１０１の上面との距離が大きくなることがない。この結果、チャネル層１０１の電子が第１障壁層１０２のポテンシャル障壁を乗り越え、第１障壁層１０２への電子とする供給を行う過程が、抑制されることがなくなる。
【００３３】
これらのことにより、実施の形態によれば、窒化物半導体を用いたデプレション型の電界効果トランジスタにおける、高温におけるドレイン電流の低下が、抑制できるようになる。
【００３４】
以下、第６障壁層１０９を備えることによる作用および効果について、第６障壁層１０９を備えない構成を用いてより詳細に説明する。
【００３５】
図３は、上述した第６障壁層を備えない電界効果トランジスタの構成を示す断面図である（非特許文献３参照）。この電界効果トランジスタは、主表面を（０００１）面とした第１窒化物半導体からなるチャネル層２０１と、第１窒化物半導体より大きなバンドギャップエネルギーの第２窒化物半導体からなりチャネル層２０１の上に形成された第１障壁層２０２と、第１障壁層２０２の上にゲート絶縁層２０３を介して形成されたゲート電極２０４とを備える。
【００３６】
また、この電界効果トランジスタは、ゲート電極２０４が形成されたゲート形成領域２２１を挟んだソース形成領域２２２およびドレイン形成領域２２３の第１障壁層２０２の上に形成され、第２窒化物半導体より大きなバンドギャップエネルギーの第３窒化物半導体からなり、層厚１．５〜５ｎｍとされた第２障壁層２０５および第３障壁層２０６を備える。
【００３７】
また、この電界効果トランジスタは、第２障壁層２０５および第３障壁層２０６の上に形成された第２窒化物半導体からなる第４障壁層２０７および第５障壁層２０８と、第４障壁層２０７および第５障壁層２０８の上に形成されたソース電極２０９およびドレイン電極２１０とを備える。また、第４障壁層２０７および第５障壁層２０８は、第２障壁層２０５および第３障壁層２０６の側に、ｎ型の不純物が導入された不純物導入領域２７１および不純物導入領域２８１を備える。
【００３８】
なお、ゲート形成領域２２１の第１障壁層２０２の層厚は、ソース形成領域２２２およびドレイン形成領域２２３の第１障壁層２０２の層厚以下とし、いわゆるリセスゲート構造としている。
【００３９】
上述した電界効果トランジスタは、図４に示すように、電子輸送には、ソース形成領域２２２とゲート形成領域２２１との境界に形成されるポテンシャル・ステップを超える過程が含まれるようになる。図４は、ソース形成領域２２２とゲート形成領域２２１とにおけるポテンシャル形状と電子分布の状態を示す説明図である。図４では、ソース形成領域２２２とゲート形成領域２２１との境界を例に示しており、図示していないが、ゲート形成領域２２１とドレイン形成領域２２３との間においても同様である。
【００４０】
第１障壁層２０２の層厚が、２つの領域で異なる結果、ソース形成領域２２２のチャネルのポテンシャル位置が、ゲート形成領域２２１のチャネルのポテンシャル位置よりも低くなり、ソース形成領域２２２の２次元電子濃度が、ゲート形成領域２２１の２次元電子濃度よりも高い状態となる。図４において、符号３０１および符号３０２は、ポテンシャル変化と伝導帯位置との対応関係を示している。このように、リセスゲート構造のソース形成領域２２２とゲート形成領域２２１との境界においては、チャネルにポテンシャル・ステップが形成される。
【００４１】
従って、リセスゲート構造における電子輸送においては、ソース形成領域２２２とゲート形成領域２２１との境域に形成されるポテンシャル・ステップを超える過程が含まれ、この過程が抵抗のひとつとして付加されることになる。ゲート形成領域２２１のチャネルのポテンシャル位置および２次元電子濃度は、ゲート電圧の印加により変化させることができる。この際、ソース形成領域２２２とゲート形成領域２２１との境域におけるソース形成領域２２２のポテンシャルの位置も、ゲート電圧印加による電界の影響を受けて変化する。このため、ソース形成領域２２２とゲート形成領域２２１との境界におけるチャネルのポテンシャルには、ゲート電圧印加時にもステップが存在する。
【００４２】
従って、いずれのゲート電圧のときも、電子輸送には、ソース形成領域２２２とゲート形成領域２２１との境域に形成されるポテンシャル・ステップを超える過程が含まれ、この過程が抵抗のひとつとして付加されることになる。高温においては、電子が上述したポテンシャル・ステップを超える過程が熱的に促進されるが、例えば４００℃程度の高温では当該効果は著しく大きくはなく、ポテンシャル・ステップによる抵抗は有意に存在する。
【００４３】
次に、上述した電界効果トランジスタのチャネル層，障壁層におけるポテンシャル形状および電子分布について、図５を用いて説明する。図５において、（ａ）は、第４障壁層２０７にドーピングがされていない場合を示し、（ｂ）は、第４障壁層２０７に不純物導入領域２７１を備える場合を示している。不純物導入領域２７１の存在により、ポテンシャルの形状が変化する。なお、図５では、主に、ソース形成領域２２２の状態を示しているが、ドレイン形成領域２２３においても同様である。
【００４４】
また、第４障壁層２０７にドーピングがされていない場合、図５の（ａ）に示すように、高温（４００℃程度）においても室温（２５℃程度）と同様に、電子４０１は、チャネル層２０１に存在する。これに対し、不純物導入領域２７１を備える場合、図５の（ｂ）に示すように、高温状態では、第２障壁層２０５の下にも電子４０２が存在するようになる。
【００４５】
次に、ソース形成領域２２２とゲート形成領域２２１とにおけるポテンシャル形状と高温における電子分布について、図６を用いて説明する。図６は、ソース形成領域２２２とゲート形成領域２２１とにおけるポテンシャル形状と高温における電子分布を示す説明図である。図６において、符号５０１，符号５０２，および符号５０３は、ポテンシャル変化と伝導帯位置との対応関係を示している。また、ソース形成領域２２２では、電子５１１が、チャネル層２０１に存在し、電子５１２が第２障壁層２０５の下に存在し、ゲート形成領域２２１では、電子５１３が、チャネル層２０１に存在していることを示している。
【００４６】
図４を用いて説明したように、リセスゲート構造における電子輸送においては、符号５０１から符号５０２にかけての、ソース形成領域２２２とゲート形成領域２２１との境域のチャネル層２０１に形成されるポテンシャル・ステップを超える過程が含まれ、この過程が抵抗のひとつとして付加される。
【００４７】
これに対し、図３を用いて説明した電界効果トランジスタでは、高温においては、同時に、ソース形成領域２２２とゲート形成領域２２１との境域において、ソース形成領域２２２の障壁層半導体とゲート形成領域２２１のチャネル層２０１における負のポテンシャル・ステップを通過する、符号５０３から符号５０１へのエネルギー的に有利な過程が含まれる。この過程は、実空間においては、リセスゲート構造の段差側面に沿って、第１障壁層２０２からチャネル層２０１に電子が流入する過程である。
【００４８】
従って、符号５０３から符号５０１への過程により、リセスゲート構造におけるソース形成領域２２２とゲート形成領域２２１との境域に存在する電子輸送における抵抗が低減される。この結果、高温における電子移動度の低下によるチャネル抵抗の増大を相殺することになる。このように、高温においてもドレイン電流の低下が大きく抑制され、通常の極性面上（すなわちｃ軸方向）に形成する窒化物半導体を用いたエンハンストメント型の電界効果トランジスタにおいて、高温でもドレイン電流の減少の小さい状態が実現され、ドレイン電流の高温における低下が抑制できるようになる。
【００４９】
上述したように、図３を用いて説明した電界効果トランジスタは、デプレション型の電界効果型トランジスタにも適用可能である。デプレション型に適用する場合、図７に示すように、層厚のより厚い第１障壁層２０２ａを備えるようにする。なお、他の構成は、図３を用いて説明した電界効果トランジスタと同様である。
【００５０】
より厚い第１障壁層２０２ａとしているため、ゲート形成領域２２１における第１障壁層２０２ａも、図３における第１障壁層２０２より厚くなる。また、ソース形成領域２２２およびドレイン形成領域２２３においては、第２障壁層２０５の下面（下端）および第３障壁層２０６の下面（下端）と、チャネル層２０１の上面（上端）との間隔が、図３の場合より大きくなる。
【００５１】
次に、ソース形成領域２２２とゲート形成領域２２１とにおけるポテンシャル形状と高温における電子分布について、図８を用いて説明する。図８は、ソース形成領域２２２とゲート形成領域２２１とにおけるポテンシャル形状と高温における電子分布を示す説明図である。図８において、（ａ）は、図６を用いた説明と同様である。
【００５２】
これに対し、図８の（ｂ）は、図７を用いて説明した電界効果トランジスタにおける、ソース形成領域２２２とゲート形成領域２２１とにおけるポテンシャル形状と高温における電子分布を示している。図８の（ｂ）において、符号６０１，符号６０２，および符号６０３は、ポテンシャル変化と伝導帯位置との対応関係を示している。また、ソース形成領域２２２では、電子６１１が、チャネル層２０１に存在し、電子６１２が第２障壁層２０５の下に存在し、ゲート形成領域２２１では、電子６１３が、チャネル層２０１に存在していることを示している。
【００５３】
この場合においても、リセスゲート構造の段差側面に沿って、第１障壁層２０２ａにおける電子５１２が、チャネル層２０１に流入する過程（電子５１３）が存在し、これがドレイン電流の増大に寄与する。また、この際、ソース形成領域２２２において、チャネル層２０１の電子５１１が第１障壁層２０２ａへ供給される過程（電子５１２）が、高温においても促進され、電子５１２の濃度が低下するのが抑制され、高温においてもドレイン電流の低下が抑制されるようになる。
【００５４】
しかしながら、チャネル層２０１の電子５１１が第１障壁層２０２ａのポテンシャル障壁を乗り越え、第１障壁層２０２ａへの電子６１２とする供給を行う過程は、ソース形成領域２２２における第１障壁層２０２ａの層厚増大によるポテンシャル障壁の増大により、大幅に抑制されることになる。第１障壁層２０２ａが厚くなると、第２障壁層２０５の下面と、チャネル層２０１の上面との距離が大きくなるためである。これにより、高温時における前述した効果が、低減されてしまうことになる。
【００５５】
これに対し、前述した実施の形態によれば、第６障壁層１０９を設けることで、ゲート形成領域１２１においては、図７を用いた説明の場合と同様にし、ソース形成領域１２２およびドレイン形成領域１２３においては、図３を用いた説明の場合と同様にすることで、上述した問題を解消している。この状態が、図２のポテンシャル形状および電子分布に示されている。
【００５６】
実施の形態によれば、ゲート形成領域１２１には、第６障壁層１０９を設けているので、デプレション型とすることが可能となる。一方、ソース形成領域１２２およびドレイン形成領域１２３において、第２障壁層１０５および第３障壁層１０６とチャネル層１０１との間には、第６障壁層１０９が形成されていない。このため、実施の形態によれば、第２障壁層１０５の下面と、チャネル層１０１の上面との距離が大きくなることがない。この結果、チャネル層１０１の電子が第１障壁層１０２のポテンシャル障壁を乗り越え、第１障壁層１０２への電子とする供給を行う過程が、抑制されることがなくなり、高温時における前述した効果が、低減されることがない。
【００５７】
［実施例］
次に、実施例を用いて説明する。はじめに製造方法について簡単に説明する。
【００５８】
まず、ｃ面サファイアからなる基板あるいはＳｉＣからなる基板あるいはＳｉからなる基板を用意する。次に、用意した基板の上に、まず、層厚２μｍのＧａＮからなるチャネル層１０１、層厚４ｎｍのＡｌ0.3Ｇａ0.7Ｎからなる第１障壁層１０２、および層厚２ｎｍのＡｌ0.5Ｇａ0.5Ｎ層（第２障壁層１０５および第３障壁層１０６）を形成する。Ａｌ0.5Ｇａ0.5Ｎ層は、２×１０19ｃｍ-3程度の濃度でシリコンをドーピングした。
【００５９】
また、Ａｌ0.5Ｇａ0.5Ｎ層の上に、層厚８ｎｍのＡｌ0.3Ｇａ0.7Ｎ層（第４障壁層１０７および第５障壁層１０８）を形成する。層厚８ｎｍのＡｌ0.3Ｇａ0.7Ｎ層の形成では、堆積初期（下側６ｎｍ）に、２×１０19ｃｍ-3程度の濃度でシリコンをドーピングした。これらは、よく知られた有機金属気相成長法（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）などの結晶成長法によって成長すればよい。
【００６０】
次に、公知のリソグラフィー技術により形成したマスクパターンを用い、また、塩素系ガスによるドライエッチング法によって、層厚８ｎｍのＡｌ0.3Ｇａ0.7Ｎ層から第１障壁層１０２の一部にかけてゲート形成領域１２１に溝（リセス）を形成した。ゲート形成領域１２１では、第１障壁層１０２が層厚３ｎｍ程度残留する状態とした。このパターニングにより、第２障壁層１０５および第３障壁層１０６、第４障壁層１０７および第５障壁層１０８が形成される。また、第４障壁層１０７および第５障壁層１０８には、不純物導入領域１７１および不純物導入領域１８１が形成された状態となる。
【００６１】
次に、層厚１５ｎｍ程度のＡｌ0.3Ｇａ0.7Ｎからなる第６障壁層１０９を形成（再成長）する。これは、よく知られた有機金属気相成長法などの結晶成長法によって成長すればよい。次に、電極金属材料の蒸着などにより、第４障壁層１０７の上方の第６障壁層１０９上にソース電極１１０を形成し、第５障壁層１０８の上方の第６障壁層１０９上にドレイン電極１１１を形成する。
【００６２】
次に、ゲート絶縁層１０３を形成する。例えば、よく知られた原子層堆積法（ＡＬＤ：Atomic Layer Deposition）などの堆積方法により、Ａｌ2Ｏ3を層厚２５ｎｍ程度堆積することで、ゲート絶縁層１０３を形成すればよい。次に、ゲート形成領域１２１のゲート絶縁層１０３の上に、所定の電極金属を蒸着することなどによりゲート電極１０４を形成する。これらのことにより、図１を用いて説明した、ゲート長１μｍの電界効果トランジスタが得られる。
【００６３】
以上のようにして作製した実施例における電界効果トランジスタの静特性評価を行ったところ、−６Ｖなるしきい値を有するデプレッション型のデバイス動作が確認された。また、室温において１．０Ａ／ｍｍなるドレイン電流密度が得られた。また、３００℃の高温においても、上述したドレイン電流の低下量はたかだか５％であった。
【００６４】
なお、本実施例においては、第１障壁層１０２および第４障壁層１０７，第５障壁層１０８を構成する第２窒化物半導体と、チャネル層１０１を構成する第１窒化物半導体との半導体材料の組み合わせとして、第２窒化物半導体としてＡｌ0.3Ｇａ0.7Ｎ、第１窒化物半導体としてＧａＮとした構造を用いたが、これらの組み合わせに限るものではない。
【００６５】
第２窒化物半導体／第１窒化物半導体の半導体材料の組み合わせは、ＡｌXＧａ1-XＮ／ＧａＮ（０＜Ｘ＜１）、ＡｌX1Ｇａ1-X1Ｎ／ＩｎX2Ｇａ1-X2Ｎ（０＜Ｘ１＜１、０≦Ｘ２≦１）、ＡｌX1Ｇａ1-X1Ｎ／ＡｌX2Ｇａ1-X2Ｎ（０＜Ｘ１＜１、０≦Ｘ２＜１、Ｘ１＞Ｘ２）、ＧａＮ／ＩｎXＧａ1-XＮ（０＜Ｘ≦１）、ＩｎX1Ｇａ1-X1Ｎ／ＩｎX2Ｇａ1-X2Ｎ（０≦Ｘ１＜１、０＜Ｘ２≦１、Ｘ１＜Ｘ２）、ＩｎXＡｌ1-XＮ／ＧａＮ（０≦Ｘ＜０．５）、ＩｎX1Ａｌ1-X1Ｎ／ＡｌX2Ｇａ1-X2Ｎ（０≦Ｘ１＜０．５、０≦Ｘ２＜１、Ｘ１＋Ｘ２＜１）、ＩｎX1Ａｌ1-X1Ｎ／ＩｎX2Ｇａ1-X2Ｎ（０≦Ｘ１＜１、０≦Ｘ２≦１）のいずれかであれば、第２窒化物半導体の方が第１窒化物半導体よりもバンドギャップが大きく、本発明による効果を得ることができる。
【００６６】
また、本実施例において、第２障壁層１０５および第３障壁層１０６を構成する第３窒化物半導体と、第２窒化物半導体の半導体材料の組み合わせとして、第３窒化物半導体としてＡｌ0.5Ｇａ0.5Ｎ、第２窒化物半導体としてＡｌ0.3Ｇａ0.7Ｎとした構造を用いたが、これに限るものではない。
【００６７】
第３窒化物半導体／第２窒化物半導体の組み合わせとして、ＡｌX1Ｇａ1-X1Ｎ／ＡｌX2Ｇａ1-X2Ｎ（０＜Ｘ１≦１、０≦Ｘ２＜１、Ｘ１＞Ｘ２）、ＩｎX1Ａｌ1-X1Ｎ／ＡｌX2Ｇａ1-X2Ｎ（０≦Ｘ１＜０．５、０≦Ｘ２＜１、Ｘ１＋Ｘ２＜１）、ＡｌXＧａ1-XＮ／ＧａＮ（０＜Ｘ≦１）、ＩｎXＡｌ1-XＮ／ＧａＮ（０≦Ｘ＜０．５）、ＡｌX1Ｇａ1-X1Ｎ／ＩｎX2Ｇａ1-X2Ｎ（０＜Ｘ１≦１、０≦Ｘ２≦１）、ＧａＮ／ＩｎXＧａ1-XＮ（０＜Ｘ≦１）、ＩｎX1Ｇａ1-X1Ｎ／ＩｎX2Ｇａ1-X2Ｎ（０≦Ｘ１＜１、０＜Ｘ２≦１、Ｘ１＜Ｘ２）、ＩｎX1Ａｌ1-X1Ｎ／ＩｎX2Ｇａ1-X2Ｎ（０≦Ｘ１＜１、０≦Ｘ２≦１）、ＩｎX1Ａｌ1-X1Ｎ／ＩｎX2Ａｌ1-X2Ｎ（０≦Ｘ１＜Ｘ２≦１）のいずれかであれば、第３窒化物半導体の方が第２窒化物半導体よりもバンドギャップが大きく、本発明による効果を得ることができる。
【００６８】
また、本実施例においては、ゲート絶縁層１０３をＡｌ2Ｏ3から構成したが、これに限るものではなく、ゲート絶縁層１０３は、ＳｉＮ、ＳｉＯ2、ＡｌＮ、ＺｒＯ2、ＨｆＯ2などの様々な絶縁材料から構成することができる。
【００６９】
以上に説明したように、本発明では、まず、障壁層を第１障壁層と、第２障壁層，第３障壁層と、第４障壁層，第５障壁層との３層構造とし、中間の第２障壁層，第３障壁層は、他の障壁層より大きなバンドギャップエネルギーの状態とした。加えて、第６障壁層を設けることで、ゲート形成領域のゲート絶縁層の下面とチャネル層との間隔が、第２障壁層（第３障壁層）の下面とチャネル層との間隔より大きい状態とした。これらの結果、窒化物半導体を用いたデプレション型の電界効果トランジスタにおける、高温におけるドレイン電流の低下が、抑制できるようになる。
【００７０】
本発明によれば、例えば３００℃の高温においても、ゲート形成領域両側の第２障壁層，第３障壁層下の第１障壁層内に熱的に励起されて存在する電子が、ゲート形成領域のチャネル層にエネルギー的に有利に輸送されるようになる。これによって、ゲート形成領域両側とゲート形成領域との境界における抵抗が低減され、高温における電子移動度の低下によるドレイン電流の低下が大幅に低減され、高温でもドレイン電流の減少が抑制されるようになる。
【００７１】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。
【符号の説明】
【００７２】
１０１…チャネル層、１０２…第１障壁層、１０３…ゲート絶縁層、１０４…ゲート電極、１０５…第２障壁層、１０６…第３障壁層、１０７…第４障壁層、１０８…第５障壁層、１０９…第６障壁層、１１０…ソース電極、１１１…ドレイン電極、１７１…不純物導入領域、１８１…不純物導入領域、１２１…ゲート形成領域、１２２…ソース形成領域、１２３…ドレイン形成領域。
【図１】
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【図３】
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【図７】
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【図２】
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【図４】
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【図５】
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【図６】
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【図８】
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