(57)【要約】【課題】コレクタ層を従来以上に低濃度制御をすることなく、ターンオフ損失の低減とオン電圧のばらつきを小さくすることのできるＭＯＳ型半導体装置の製造方法の提供。【解決手段】シリコン半導体基板１の一面に所要のゲート構造を含む半導体機能構造を形成する前に、酸素含有雰囲気で、１２８０℃を超える熱処理温度と、シリコン半導体基板１の全面に酸素を固溶限濃度に取り込むために必要な熱処理時間を含む熱処理条件施す第１工程と、１０００℃及至１２００℃の範囲内の所定の温度に保持する第２工程とをこの順に有するＭＯＳ型半導体装置の製造方法。【選択図】図１
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【特許請求の範囲】
【請求項１】
シリコン半導体基板の一面に所要のＭＯＳゲート構造を含む半導体機能領域を形成する前に、酸素含有雰囲気で、１２８０℃を超える熱処理温度と、シリコン半導体基板の全面に酸素を固溶限濃度に取り込むために必要な熱処理時間を含む熱処理条件を施す第１工程と、１０００℃及至１２００℃の範囲内の所定の温度に保持する第２工程とをこの順に有することを特徴とするＭＯＳ型半導体装置の製造方法。
【請求項２】
前記第２工程の１０００℃及至１２００℃の範囲内の所定の保持温度が１２００℃で、保持時間が１５時間乃至２５時間の範囲のいずれかの時間であることを特徴とする請求項２記載のＭＯＳ半導体装置の製造方法。
【請求項３】
前記第１工程における熱処理条件が、熱処理温度が１３００℃、熱処理時間が１時間以上１００時間以下であることを特徴とする請求項１記載のＭＯＳ型半導体装置の製造方法。
【請求項４】
前記酸素含有雰囲気が２０容量％の酸素と８０容量％のアルゴンであることを特徴とする請求項１記載のＭＯＳ型半導体装置の製造方法。
【請求項５】
前記所定の温度に保持する際の降温または昇温速度が０．５℃／分であることを特徴とする請求項１記載のＭＯＳ型半導体装置の製造方法。
【請求項６】
前記ＭＯＳ型半導体装置が絶縁ゲート型バイポーラトランジスタであることを特徴とする請求項１乃至６のいずれか一項に記載のＭＯＳ型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力変換装置などに用いられるＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などのＭＯＳ型半導体装置の製造方法に関する。
【背景技術】
【０００２】
プレーナ型またはトレンチ型のＭＯＳゲート構造を備えるＩＧＢＴのウエハ段階の製造工程の概略は、次のとおりである。半導体基板（ウエハ）のウエハ工程では耐圧クラスが６００Ｖ〜１２００Ｖの場合、耐圧に応じて最終的には５０μｍ〜２００μｍの厚さに減厚加工されるが、投入当初は５００μｍ程度の厚さである。プレーナゲート型ＮＰＴ（ノンパンチスルー）−ＩＧＢＴ１００（図６）では、ｎ型ＦＺ（フローティングゾーン）シリコン半導体基板１０１（シリコン基板）の一方の面（図６の上面）側にｐベース領域１０２、ゲート酸化膜１０３、ゲート電極１０４、ｎ+エミッタ領域１０５、層間絶縁膜１０６およびエミッタ電極１０７等の表面側の半導体機能構造を形成する。他方の面（裏面）に前記減厚加工と表面処理を施した後、１μｍ以下程度の厚さのｐ+コレクタ層１０８およびコレクタ電極１０９を形成することにより、ＩＧＢＴ１００のウエハ段階での製造プロセスが完了する。
【０００３】
一方、図１３に示す１２００Ｖ耐圧クラスの逆阻止ＩＧＢＴで２００は、前記図６のような通常のＩＧＢＴ１００と異なって、逆阻止電圧（逆耐圧）特性を高信頼性にするため、逆耐圧接合２０７の終端を切断された基板の側面に露出させずに、酸化膜で保護される基板表面に延在させるための分離拡散層２３１を備える。逆阻止ＩＧＢＴ２００はこの分離拡散層２３１を除けば、通常のＩＧＢＴ１００と同様の製造プロセスを有する。この分離拡散層２３１の製造プロセスについて以下説明する。
【０００４】
図１１に示すＦＺ−ｎ型シリコン基板２０１の表面に設けた初期酸化膜をマスクとして、その開口部２２０からｐ型不純物であるボロンをイオン注入する。初期酸化膜を除去した後、図１２に示すように、酸化雰囲気中で高温（１３００℃）、長時間（３００時間〜３３０時間）の熱処理を行い、分離拡散層２３１として利用する２２０〜２３０μｍ程度の深さのボロン拡散層を形成する。
【０００５】
その後、前述した通常のＩＧＢＴ１００と同様に、ｐベース領域２０２、ｎ+エミッタ領域２０３、ゲート酸化膜２０４、ゲート電極２０５、層間絶縁膜２０６およびエミッタ電極２０９等の表面側の半導体機能構造を形成する。裏面側も同様に、減厚加工とｐ+コレクタ層２１０およびコレクタ電極２１１を形成すると、図１３に示す逆阻止ＩＧＢＴ２００が形成される。
【０００６】
前述の通常のＩＧＢＴ１００には、オン電圧特性とターンオフ損失とはトレードオフ関係にあるが、オン電圧を少し犠牲にしても（大きくしても）、より高速・低損失特性の方に調整する要求がある。この場合、ｐ+コレクタ層１０８の厚さを薄く、その不純物濃度をできるだけ低く制御して、順バイアス時に、ｐ+コレクタ層１０８からの少数キャリア（正孔）の注入を少なくするように製造プロセス条件をコントロールする必要がある。
【０００７】
しかし、前述のＮＰＴ−ＩＧＢＴ１００では、オフ時の電圧印加でｐベース領域１０２の接合１０２ａからドリフト層１０１内に伸びる空乏層１１０がｐ+コレクタ層１０８に到達しないように（即ち、パンチスルーしないように）充分に広い厚さにされる。その分、そのＮＰＴ−ＩＧＢＴ１００のオン電圧が大きくなる。また、ｐ+コレクタ層１０８の不純物総量が多いと、ターンオフ時に、ドリフト層１０１におけるエミッタ側の蓄積キャリアも増加するため、逆回復電流が増加しターンオフ損失が大きくなるという問題がある。
【０００８】
このような構造のＩＧＢＴに関しては、次のような文献が公開されている。酸素雰囲気で、１００時間程度のドライブ拡散によりウエハ全面にフラットに固溶限濃度まで取り込まれた酸素は、降温時に基板表面から外方拡散することにより排出される。その結果、酸素濃度が、バルク内部の固溶限濃度を有する領域とバルクの所定の深さからウエハ表面側にかけて、徐々に低くなる傾斜した酸素濃度分布を有するウエハを用いた低注入逆阻止ＩＧＢＴについての記載がある（特許文献１）
基板内部（バルク）に取り込まれた固溶限濃度の酸素を熱処理によりドナーとして利用しｎ型ドリフト層のコレクタ層側に高濃度のｎ型バッファ層を形成するパンチスルー型ＩＧＢＴについての記載がある。この中で、半導体ウエハは酸素雰囲気下で１１５０〜１３５０℃での熱処理により酸素を導入した後、低濃度酸素雰囲気下で、導入された表面側酸素を取り除き、２段の酸素濃度プロファイルとするという記載がある（特許文献２）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００６−８０２６９号公報（段落０００４、図２）
【特許文献２】特開２００４−１８６６２０号公報（請求項５、要約）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、前述のように、ターンオフ損失の低減のために、ＩＧＢＴのコレクタ層の不純物濃度をさらに低くしようとすると、オン電圧特性がばらつくなどの結果になり易く、コレクタ層を従来以上に低濃度に制御することは通常困難である。また、コレクタ層の厚さも既に限界近く薄くされているので、さらにコレクタ層を薄くしてもターンオフ損失を安定して低減することは難しい。
【００１１】
本発明は、これらの点を考慮してなされたものであり、本発明の目的は、コレクタ層を従来以上に低濃度に制御することなく、ターンオフ損失の低減を図り、オン電圧のばらつきを小さくすることのできるＭＯＳ型半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１２】
本発明は、前記目的を達成するために、シリコン半導体基板（シリコン基板）の一面に所要のゲート構造を含む半導体機能構造を形成する前に、酸素含有雰囲気で、１２８０℃を超える熱処理温度と、シリコン半導体基板の全面に酸素を固溶限濃度に取り込むために必要な熱処理時間を含む熱処理条件を施す第１工程と、１０００℃及至１２００℃の範囲内の所定の温度に保持する第２工程とをこの順に有するＭＯＳ型半導体装置の製造方法とする。１０００℃及至１２００℃は１０００℃および１２００℃に等しい場合を含む範囲を表している。
【００１３】
前記第２工程の１０００℃及至１２００℃の範囲内の所定の温度が１２００℃で、保持時間が１５時間乃至２５時間の範囲のいずれかの時間であることがより好ましい。
前記第１工程における熱処理条件が、熱処理温度が１３００℃、熱処理時間が１時間以上１００時間以下であることが好ましい。
【００１４】
前記酸素含有雰囲気が２０容量％の酸素と８０容量％のアルゴンであることが望ましい。
前記所定の温度に保持する際の降温または昇温速度が０．５℃／分であることがより望ましい。
【００１５】
前記ＭＯＳ型半導体装置が絶縁ゲート型バイポーラトランジスタであることが望ましい。
【発明の効果】
【００１６】
本発明によれば、コレクタ層を従来以上に低濃度に制御をすることなく、ターンオフ損失の低減を図り、オン電圧のばらつきを小さくすることのできるＭＯＳ型半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施例１にかかる酸素ドナー導入プロセスにおける拡散炉温度―時間プログラム図である。
【図２】実施例１、２と比較例１，２にかかる、シリコン半導体基板の表面近傍の酸素ドナー濃度分布図である。
【図３】実施例１、２と比較例１、２にかかるオン電圧とターンオフエネルギの関係図である。
【図４】実施例１、２と比較例１、２の表面あれの指標である基板表面のパーティクル数を示すグラフ図である。
【図５】比較例１、２のターンオフ電流波形図である。
【図６】一般的なＩＧＢＴの半導体基板の周辺部の断面図である。
【図７】本発明にかかるＩＧＢＴの主要な製造工程を示す半導体基板の断面図である（その１）。
【図８】本発明にかかるＩＧＢＴの主要な製造工程を示す半導体基板の断面図である（その２）。
【図９】本発明にかかるＩＧＢＴの主要な製造工程を示す半導体基板の断面図である（その３）。
【図１０】本発明にかかるＩＧＢＴの主要な製造工程を示す半導体基板の断面図である（その４）。
【図１１】逆阻止ＩＧＢＴの分離拡散工程を中心とする製造工程を示す半導体基板の断面図である（その１）。
【図１２】逆阻止ＩＧＢＴの分離拡散工程を中心とする製造工程を示す半導体基板の断面図である（その２）。
【図１３】逆阻止ＩＧＢＴの分離拡散工程を中心とする製造工程を示す半導体基板の断面図である（その３）。
【発明を実施するための形態】
【００１８】
以下、本発明のＭＯＳ型半導体装置の製造方法にかかる実施例について、比較例とともに、図面を参照して詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれ相対的に不純物濃度が高いまたは低いことを意味する。なお、以下の実施例の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、実施例で説明される添付図面は、見易くまたは理解し易くするために正確なスケール、寸法比で描かれていない。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
【００１９】
図１に本発明の実施例１にかかるＩＧＢＴの基板表面側の半導体機能構造を形成する前に行う酸素ドナー導入プロセスにおける拡散炉温度のタイムスケジュールを示す。また図２は、縦軸に不純物濃度、横軸に表面からの深さを示す前記シリコン基板の表面近傍の酸素ドナー濃度分布図である。図２中、比較例１は酸素ドナー導入のための熱処理無し、比較例２は１３００℃で１時間の熱処理有り１２００℃の保持なし、実施例１は１３００℃で１時間の熱処理のあとに１２００℃で保持１５時間、実施例２は１３００℃で１時間の熱処理のあとに１２００℃で保持２５時間の場合のそれぞれの基板の深さ方向の不純物濃度分布である。ここで、実施例２および比較例２の場合、１２００℃での保持時間をそれぞれ２５時間，なしに変更する他は実施例１と同じ熱処理条件である。
【００２０】
本発明にかかるプレーナ型またはトレンチ型のＭＯＳゲート構造を備える耐圧１２００ＶクラスのＩＧＢＴのウエハ段階の製造工程における特徴は、通常のＩＧＢＴの製造工程である基板表面側の半導体機能構造の形成に先立って、１２８０℃以上、例えば１３００℃の酸素含有雰囲気での１時間以上で、シリコン半導体基板（シリコン基板）への熱処理が施されることである。さらに、この１３００℃の熱処理の後に、１０００℃〜１２００℃の範囲のいずれかの温度の酸素含有雰囲気で１時間以上、好ましくは１５時間ないし２５時間の保持時間を設ける工程を有することが特徴である。この結果、ｎ型シリコン基板には前記温度１３００℃で固溶限まで取り込まれた酸素がドナーとして働き、シリコン基板のｎ型の不純物濃度を上昇させる。酸素は、図１に示す拡散炉温度のタイムスケジュールのように１３００℃の温度における固溶限濃度をピークとする分布で取り込まれた後、７５０℃以下の炉だし温度にまで降温させると、シリコン基板の温度低下と共に、シリコン基板中の酸素の固溶限濃度も低下するので、固溶限濃度を超えた酸素は外方拡散により、シリコン基板の表面側から順次排出される。その結果、１３００℃の高温中とは異なって、室温へ降下した基板中の酸素濃度分布は図２中の比較例２や実施例１，２のように、基板（８０Ωｃｍ）の表面側で低く、バルク中で高いという傾斜分布を持つようになる。
【００２１】
比較例２や実施例１，２では、前述した理由により基板表面近傍でバルクに比べて低酸素濃度になり、その分酸素のドナー化が抑制されるので、基板表面近傍ではバルクに比べて基板濃度の上昇が抑制されるのである。基板のバルク中ではできるだけフラットの濃度分布が好ましいが、フラットな濃度分布を得るには１３００℃の酸素雰囲気中での熱処理が１時間より短いと、基板に取り込まれる酸素濃度のピークが固溶限濃度に至らないため、１３００℃の酸素雰囲気中で少なくとも１時間の熱処理を履歴させる必要がある。１３００℃で１時間の熱処理によれば、酸素は基板中に固溶限まで取り込まれフラットに近い濃度分布になるので、１時間以上に長くすることに大きなメリットはなく、製造効率上の観点で保持時間を決めるとよい。また、長時間の熱処理では面あれの問題も出てくる事から、熱処理時間は１００時間以下が好ましい。
【００２２】
本発明によれば、前述の１３００℃における熱処理工程の後の降温中に、ウエハ表面の酸素を外方拡散させる熱処理工程を積極的に設ける製造方法とすることにより、単なる降温昇温だけの場合より、おおよそ基板表面から深さ約１００μｍ近傍までの酸素ドナー濃度分布状態をさらに制御できることができることがわかった。その結果、図２に示すように、基板表面から深さ約１００μｍ近傍までの酸素ドナー濃度分布状態が１３００℃における熱処理工程の前後の熱処理条件に対応して異なる傾斜濃度分布状態が得られる。しかもこの酸素ドナーの傾斜濃度分布状態の違いがＩＧＢＴのオン電圧とターンオフ損失に影響を及ぼすことを見つけて本発明が生まれたのである。この点について、以下詳細に説明する。
【００２３】
図３は比較例１、２と実施例１、２について、オン電圧とターンオフ損失との間のトレードオフを示す関係図である。図３からは、比較例２のように１３００℃で１時間の熱処理があると、オン電圧は高くなるが、ターンオフエネルギ（損失）は小さくなることを示している。また、１２００℃での温度保持を１３００℃で１時間の熱処理の後に加える熱処理条件とする実施例１、２のＩＧＢＴでは、ターンオフエネルギ（損失）を少し大きくするだけで、オン電圧を小さくできることを示している。
【００２４】
つまり、酸素含有雰囲気中での１３００℃で１時間の熱処理とは別に、高温１２００℃での１５時間（実施例１）または２５時間（実施例２）の保持をする工程を有する本発明にかかるＩＧＢＴの製造方法では、図２に示すように、基板表面側が低酸素濃度となることにより酸素がドナーとして働くことが抑制され、基板表面側のドナー濃度の上昇が抑制される。その結果、図３に示すようにターンオフ損失とオン電圧間のトレードオフの調整が可能となる効果が得られる。
【００２５】
また、図４は、比較例１，２と実施例１，２についてそれぞれのパーティクル数を示す棒グラフである。図４からは、パーティクルは酸素ドナー導入プロセスを行った比較例２および実施例１，２で発生しており、また１２００℃での保持時間が長くなるほどにパーティクル数が少なくなっていることが分かる。つまり、ウエハ表面側の酸素が外方拡散し、基板表面側が低酸素濃度となり、酸素析出物が減少することにより、面あれの指標であるパーティクル数についても、減少する効果が得られる。この面あれ状態のパーティクル数の多い基板表面に形成されるゲート酸化膜には、欠陥が多く取り込まれるので、ゲート不良の原因となり易くゲート不良が増加することが問題となることがあるが、本発明にかかるＩＧＢＴでは、このゲート不良の増加が抑制される効果も得られる。
【００２６】
したがって、１３００℃の熱処理はあるが１２００℃の保持がない比較例２のＩＧＢＴでは、基板濃度が高い裏面のｐ+コレクタ層からドリフト領域へのホール注入が本発明にかかるＩＧＢＴより抑制されるので、図３に示すようにオン電圧は高くなるがターンオフエネルギは小さくなる。ただし、比較例２のＩＧＢＴは、基板表面近傍の基板濃度が１２００℃での保持ありのＩＧＢＴ（実施例１、２）より高いため酸素析出物が増加し、パーティクルが増加し易くなり、ゲート不良が増加する。これに対し、１２００℃の保持がある実施例１、２にかかるＩＧＢＴでは、前述したように、ｐ+コレクタ層からドリフト領域へのホール注入が促進され、オン電圧は比較例２より低くなるもののターンオフエネルギは小さいままであり（図３）、なおかつ表面近傍の基板濃度が低いため酸素析出物が減少し、パーティクルが減少するのでゲート不良は減少する。
【００２７】
図５にターンオフ電流波形を比較例１と２に関してそれぞれ示す。図５では図示されないが、実施例１、２のターンオフ電流電圧波形は、比較例１と２を表す破線と実線の中間に入る図形となっており、酸素ドナー導入プロセスのない比較例１よりも過渡電流が減少している。
【００２８】
以上、説明した本発明によれば、高温１３００℃で１時間の熱処理と１２００℃での所定の時間の保持により、ウエハ表面のパーティクル数の増加を抑えつつ酸素ドナー化を制御できる。このため、本発明によれば基板濃度を表面側で低くバルク側で高い２段の傾斜濃度分布状態の制御が可能となり、ｐ+コレクタ層からドリフト領域へのホール注入が制御され、オン電圧の調整が可能となる。また酸素ドナー化により基板濃度上昇や酸素の外方拡散による傾斜基板濃度は、ばらつきがないためオン電圧特性のばらつきが抑えられることがメリットである。
【実施例１】
【００２９】
本発明のＭＯＳ型半導体装置の製造方法にかかるＩＧＢＴの製造方法の一実施例について、その特徴部分を中心に詳細に説明する。
図７から図１０は、本発明にかかる実施例１のＩＧＢＴの製造方法を主要な工程順に示した半導体基板の要部断面図である。以下、耐圧１２００Ｖの本発明にかかるＩＧＢＴの製造方法について説明する。図７の断面図に示す厚さ５００μｍで比抵抗（抵抗率）８０ΩｃｍのＦＺ―ｎ型シリコン基板１を、図１に示す拡散炉温度のタイムスケジュールに沿って、酸素含有雰囲気（酸素ガス１．１６リッター／分＋アルゴンガス４．６４リッター／分）で温度７５０℃程度の熱拡散炉（図示せず）に入れる。７５０℃で１時間程度保持した後、１．０℃／分の昇温速度で１２５０℃へ炉温度を上昇させ、１２５０℃から０．５℃／分の昇温速度で１３００℃まで炉温度を上げる。１３００℃で１時間、定温保持する。その後、１３００℃から１２００℃へ０．５℃／分の降温速度で炉温度を下げ、本発明の特徴である１２００℃で１５時間保持する。その後、１２００℃から１０００℃までを１．０℃／分、１０００℃から７５０℃までを２．５℃／分でそれぞれ降温し７５０℃でシリコン基板を炉出しする。
【００３０】
前述のように図１に示す拡散炉温度のタイムスケジュールに沿った熱処理を受けたシリコン基板１の表面側に、まず半導体機能構造を形成するための初期酸化膜（図示せず）を形成する。この初期酸化膜およびまたはその上に堆積したポリシリコン膜（図示せず）に対してフォトリソグラフィ工程、イオン注入、スパッタ蒸着および熱処理等の通常のＩＧＢＴの製造工程を施すことにより、図８に示すようにＩＧＢＴを製造するための所要のパターンのｐベース領域２、ｎ+エミッタ領域３、ゲート酸化膜４、ゲート電極５、層間絶縁膜６およびエミッタ電極９等を通常のプレーナゲート型ＩＧＢＴと同様の方法で形成する。図８に示したプレーナゲート型のゲート構造については、公知のトレンチゲート型のゲート構造（図示せず）に変えることもできる。さらに、高速（スイッチング）化を図るために、ライフタイムキラーとして電子線照射やヘリウム照射を行うことも好ましい。つぎに、図９に示すように、裏面を削り、ＦＺシリコン基板１の厚さを２００μｍ程度にする。図１０に示すように、裏面に、ドーズ量１×１０13ｃｍ-2のボロンをイオン注入して３５０℃程度で１時間程度の低温アニールを行い、活性化したボロンのピーク濃度が１×１０17ｃｍ-3程度で、厚みが１μｍ以下程度のｐ+コレクタ層１０を形成する。このｐ+コレクタ層１０の表面にコレクタ電極１１を形成した後、シリコン基板１を各デバイスチップに切断すると本発明にかかるＩＧＢＴ１５となる。
【実施例２】
【００３１】
実施例1において、１２００℃で１５時間保持を、１２００℃で２５時間の保持に代えた処理とすること以外は、すべて実施例1と同じ条件にて本発明にかかるＩＧＢＴを作製した。
【００３２】
以上説明した実施例１、２にかかる製造方法により作製されたＩＧＢＴは、シリコン基板の表面側の半導体機能構造の形成前に１３００℃の高温での酸素を導入しドナー化するとともに、１０００℃〜１２００℃の範囲のいずれかの温度で所定時間保持する工程を施すことにより、シリコン基板の表面側の不純物濃度をバルクの不純物濃度より低くなるようにしたので、シリコン基板の裏面側のコレクタ層の厚さ、不純物濃度を変えることなく、ターンオフ損失を低減し、オン電圧のばらつきを少なくすることができる。さらに、シリコン基板表面に、酸素析出物などに起因するパーティクルの数を少なくすることができ、ゲート特性不良を低減することができる。
【符号の説明】
【００３３】
１          シリコン基板、シリコン半導体基板
２          ｐベース領域
３          ｎ+エミッタ領域
４          ゲート絶縁膜
５          ゲート電極
６          層間絶縁膜
９          エミッタ電極
１０        ｐ+コレクタ層
１１        コレクタ電極
１５        ＩＧＢＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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