(57)【要約】【課題】表示品位の劣化を抑制することが可能な表示装置を提供する。【解決手段】ｍ本の第１帯状電極を有する第１画素電極と、ｍ本の第２帯状電極を有し第１画素電極の第１方向に隣接する第２画素電極と、ｎ本の第３帯状電極を有し第２画素電極の第１方向に隣接する第３画素電極と、を備え、ｍ及びｎは正の整数であり且つｍ≠ｎである、第１基板と、第１画素電極と対向する第１カラーフィルタと、第１カラーフィルタの第１方向に隣接し第２画素電極と対向する第２カラーフィルタと、第２カラーフィルタの第１方向に隣接し第３画素電極と対向する第３カラーフィルタと、を備えた第２基板と、を備えた液晶表示装置。【選択図】      図２
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【特許請求の範囲】
【請求項１】
第１方向に並んだｍ本の第１帯状電極を有する第１画素電極と、第１方向に並んだｍ本の第２帯状電極を有し前記第１画素電極の第１方向に隣接する第２画素電極と、第１方向に並んだｎ本の第３帯状電極を有し前記第２画素電極の第１方向に隣接する第３画素電極と、第１方向に並んだｍ本の第４帯状電極を有し前記第１画素電極の第２方向に隣接する第４画素電極と、第１方向に並んだｍ本の第５帯状電極を有し前記第２画素電極の第２方向に隣接する第５画素電極と、第１方向に並んだｎ本の第６帯状電極を有し前記第３画素電極の第２方向に隣接する第６画素電極と、を備え、ｍ及びｎは正の整数であり且つｍ≠ｎである、第１基板と、
前記第１画素電極及び第４画素電極と対向する第１カラーフィルタと、前記第１カラーフィルタの第１方向に隣接し前記第２画素電極及び前記第５画素電極と対向する第２カラーフィルタと、前記第２カラーフィルタの第１方向に隣接し前記第３画素電極と対向する第３カラーフィルタと、前記第３カラーフィルタの第２方向に隣接し前記第６画素電極と対向する第４カラーフィルタと、を備えた第２基板と、
前記第１基板と前記第２基板との間に保持された液晶層と、
を備えた液晶表示装置。
【請求項２】
ｍ＜ｎである、請求項１に記載の液晶表示装置。
【請求項３】
前記第１基板は、さらに、前記第２画素電極と前記第３画素電極との間、及び、前記第５画素電極と前記第６画素電極との間に位置するソース配線を備え、
前記第２画素電極及び前記第５電極と前記ソース配線との第１方向に沿った第１間隔は、前記第３画素電極及び前記第６電極と前記ソース配線との第１方向に沿った第２間隔よりも大きい、請求項１または２に記載の液晶表示装置。
【請求項４】
前記第１基板は、さらに、共通電極と、前記共通電極を覆う層間絶縁膜と、を備え、
前記第１乃至第６画素電極は前記層間絶縁膜上で前記共通電極と対向する、請求項１乃至３のいずれか１項に記載の液晶表示装置。
【請求項５】
前記第３カラーフィルタは青色カラーフィルタであり、前記第４カラーフィルタは白色カラーフィルタである、請求項１乃至４のいずれか１項に記載の液晶表示装置。
【請求項６】
第１方向に並んだｍ本の第１帯状電極を有する第１画素電極と、第１方向に並んだｎ本の第２帯状電極を有し前記第１画素電極の第１方向に隣接する第２画素電極と、前記第１画素電極と前記第２画素電極との間に位置するソース配線と、を備え、ｍ及びｎは正の整数であり且つｍ＜ｎであり、前記第１画素電極と前記ソース配線との第１方向に沿った第１間隔は前記第２画素電極と前記ソース配線との第１方向に沿った第２間隔よりも大きい、第１基板と、
前記第１画素電極と対向する第１カラーフィルタと、前記第１カラーフィルタの第１方向に隣接し前記第２画素電極と対向する第２カラーフィルタと、を備えた第２基板と、
前記第１基板と前記第２基板との間に保持された液晶層と、
を備えた液晶表示装置。
【請求項７】
前記第１基板は、さらに、共通電極と、前記共通電極を覆う層間絶縁膜と、を備え、
前記第１画素電極及び前記第２画素電極は前記層間絶縁膜上で前記共通電極と対向する、請求項６に記載の液晶表示装置。
【請求項８】
前記第２カラーフィルタは、青色カラーフィルタまたは白色カラーフィルタである、請求項６または７に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、液晶表示装置に関する。
【背景技術】
【０００２】
近年、ＩＰＳ（In-Plane Switching）モードやＦＦＳ（Fringe Field Switching）モードなどの横電界（フリンジ電界も含む）を利用した液晶表示装置が実用化されている。このような横電界モードの液晶表示装置は、一方の基板に形成された画素電極及び共通電極を備えている。
【０００３】
一例として、画素電極及び共通電極がそれぞれ一方向に延在した帯状の複数の電極を備え、画素電極の帯状電極と共通電極の帯状電極とが交互に配置され、ドレイン信号線に重畳されている共通電極がそれ以外の他の電極よりも幅広に形成され、共通電極とそれに隣接する画素電極との離間幅が他の隣接する電極の離間幅よりも大きく設定した技術が知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−５７６７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態の目的は、表示品位の劣化を抑制することが可能な液晶表示装置を提供することにある。
【課題を解決するための手段】
【０００６】
本実施形態によれば、
第１方向に並んだｍ本の第１帯状電極を有する第１画素電極と、第１方向に並んだｍ本の第２帯状電極を有し前記第１画素電極の第１方向に隣接する第２画素電極と、第１方向に並んだｎ本の第３帯状電極を有し前記第２画素電極の第１方向に隣接する第３画素電極と、第１方向に並んだｍ本の第４帯状電極を有し前記第１画素電極の第２方向に隣接する第４画素電極と、第１方向に並んだｍ本の第５帯状電極を有し前記第２画素電極の第２方向に隣接する第５画素電極と、第１方向に並んだｎ本の第６帯状電極を有し前記第３画素電極の第２方向に隣接する第６画素電極と、を備え、ｍ及びｎは正の整数であり且つｍ≠ｎである、第１基板と、前記第１画素電極及び第４画素電極と対向する第１カラーフィルタと、前記第１カラーフィルタの第１方向に隣接し前記第２画素電極及び前記第５画素電極と対向する第２カラーフィルタと、前記第２カラーフィルタの第１方向に隣接し前記第３画素電極と対向する第３カラーフィルタと、前記第３カラーフィルタの第２方向に隣接し前記第６画素電極と対向する第４カラーフィルタと、を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、を備えた液晶表示装置が提供される。
【０００７】
本実施形態によれば、
第１方向に並んだｍ本の第１帯状電極を有する第１画素電極と、第１方向に並んだｎ本の第２帯状電極を有し前記第１画素電極の第１方向に隣接する第２画素電極と、前記第１画素電極と前記第２画素電極との間に位置するソース配線と、を備え、ｍ及びｎは正の整数であり且つｍ＜ｎであり、前記第１画素電極と前記ソース配線との第１方向に沿った第１間隔は前記第２画素電極と前記ソース配線との第１方向に沿った第２間隔よりも大きい、第１基板と、前記第１画素電極と対向する第１カラーフィルタと、前記第１カラーフィルタの第１方向に隣接し前記第２画素電極と対向する第２カラーフィルタと、を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、を備えた液晶表示装置が提供される。
【図面の簡単な説明】
【０００８】
【図１】図１は、本実施形態の表示装置を構成する液晶表示パネルＬＰＮの構成及び等価回路を概略的に示す図である。
【図２】図２は、図１に示したアレイ基板ＡＲにおける画素の第１構成例を対向基板の側から見た概略平面図である。
【図３】図３は、本実施形態における各画素とカラーフィルタとのレイアウトの一例を概略的に示す平面図である。
【図４】図４は、図２に示した画素ＰＸ１乃至ＰＸ６を含む液晶表示パネルＬＰＮの構成を概略的に示す断面図である。
【図５】図５は、図２に示したレイアウトにおける各色画素の透過率分布を示す図である。
【図６】図６は、図１に示したアレイ基板ＡＲにおける画素の第２構成例を対向基板の側から見た概略平面図である。
【図７】図７は、画素の第３構成例を概略的に示す平面図である。
【発明を実施するための形態】
【０００９】
以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。
【００１０】
図１は、本実施形態の液晶表示装置を構成する液晶表示パネルＬＰＮの構成及び等価回路を概略的に示す図である。
【００１１】
すなわち、液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルＬＰＮを備えている。液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向配置された第２基板である対向基板ＣＴと、アレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。アクティブエリアＡＣＴは、アレイ基板ＡＲと対向基板ＣＴとの間に液晶層ＬＱが保持された領域に相当し、例えば、四角形状であり、マトリクス状に配置された複数の画素ＰＸによって構成されている。
【００１２】
アレイ基板ＡＲは、アクティブエリアＡＣＴにおいて、ゲート配線Ｇ（Ｇ１〜Ｇｎ）、ソース配線Ｓ（Ｓ１〜Ｓｍ）、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。ゲート配線Ｇ（Ｇ１〜Ｇｎ）は、それぞれ第１方向Ｘに沿って延出し、第１方向Ｘに交差する第２方向Ｙに並んでいる。ソース配線Ｓ（Ｓ１〜Ｓｍ）は、それぞれ概ね第２方向Ｙに沿って延出し、第１方向Ｘに並んでいる。なお、ソース配線Ｓは、後述するように、厳密には、画素レイアウトあるいは画素形状に合わせて屈曲している。スイッチング素子ＳＷは、各画素ＰＸにおいてゲート配線Ｇ及びソース配線Ｓと電気的に接続されている。画素電極ＰＥは、各画素ＰＸにおいて島状に形成され、スイッチング素子ＳＷに電気的に接続されている。共通電極ＣＥは、アクティブエリアＡＣＴにおいて、複数の画素ＰＸに亘って共通に形成され、各画素電極ＰＥと向かい合っている。蓄積容量ＣＳは、例えば、共通電極ＣＥと画素電極ＰＥとの間に形成される。
【００１３】
各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、第１駆動回路ＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、第２駆動回路ＳＤに接続されている。第１駆動回路ＧＤ及び第２駆動回路ＳＤは、例えばその少なくとも一部がアレイ基板ＡＲに形成され、駆動ＩＣチップ２と接続されている。駆動ＩＣチップ２は、第１駆動回路ＧＤ及び第２駆動回路ＳＤを制御するコントローラを内蔵し、液晶表示パネルＬＰＮを駆動するのに必要な信号を供給する信号供給源として機能する。図示した例では、駆動ＩＣチップ２は、アクティブエリアＡＣＴの外側において、アレイ基板ＡＲに実装されている。共通電極ＣＥは、アクティブエリアＡＣＴの外側に引き出され、給電部Ｖｃｏｍに接続されている。給電部Ｖｃｏｍは、共通電極ＣＥに対してコモン電位を供給する。
【００１４】
図２は、図１に示したアレイ基板ＡＲにおける画素の第１構成例を対向基板の側から見た概略平面図である。なお、ここでは、ＦＦＳモードを適用した画素構造を例に説明するが、図中には説明に必要な主要部のみを図示している。
【００１５】
アレイ基板ＡＲは、ゲート配線Ｇ１乃至Ｇ３、ソース配線Ｓ１乃至Ｓ４、スイッチング素子ＳＷ１乃至ＳＷ６、共通電極ＣＥ、画素電極ＰＥ１乃至ＰＥ６、第１配向膜ＡＬ１などを備えている。
【００１６】
ゲート配線Ｇ１乃至Ｇ３は、第１方向Ｘに沿ってそれぞれ延出している。ソース配線Ｓ１乃至Ｓ４は、概ね第２方向Ｙに沿ってそれぞれ延出し、ゲート配線Ｇ１乃至Ｇ３と交差している。これらのゲート配線Ｇ１乃至Ｇ３及びソース配線Ｓ１乃至Ｓ４は、画素ＰＸ１乃至ＰＸ６を区画している。
【００１７】
第１方向Ｘに並んだ画素ＰＸ１乃至ＰＸ３は互いに異なる色の色画素であり、また、画素ＰＸ４乃至ＰＸ６も互いに異なる色の色画素である。第２方向Ｙに並んだ画素ＰＸ１及びＰＸ４は同一色の画素であり、例えば赤色（Ｒ）画素である。第２方向Ｙに並んだ画素ＰＸ２及びＰＸ５は同一色の画素であり、例えば緑色（Ｇ）画素である。第２方向Ｙに並んだ画素ＰＸ３及びＰＸ６は互いに異なる色の画素であり、例えば画素ＰＸ３が白色（Ｗ）画素であり、画素ＰＸ６が青色(Ｂ)画素である。
【００１８】
画素ＰＸ１はゲート配線Ｇ１及びゲート配線Ｇ２とソース配線Ｓ１及びソース配線Ｓ２とで規定され、画素ＰＸ２はゲート配線Ｇ１及びゲート配線Ｇ２とソース配線Ｓ２及びソース配線Ｓ３とで規定され、画素ＰＸ３はゲート配線Ｇ１及びゲート配線Ｇ２とソース配線Ｓ３及びソース配線Ｓ４とで規定されている。これらの画素ＰＸ１乃至ＰＸ３は、第２方向Ｙに対して時計回りに鋭角に交差する第１延出方向Ｄ１に延出している。各画素ＰＸ１乃至ＰＸ３の両側に位置するソース配線Ｓ１乃至Ｓ４はいずれも第１延出方向Ｄ１に延出している。
【００１９】
画素ＰＸ４はゲート配線Ｇ２及びゲート配線Ｇ３とソース配線Ｓ１及びソース配線Ｓ２とで規定され、画素ＰＸ５はゲート配線Ｇ２及びゲート配線Ｇ３とソース配線Ｓ２及びソース配線Ｓ３とで規定され、画素ＰＸ６はゲート配線Ｇ２及びゲート配線Ｇ３とソース配線Ｓ３及びソース配線Ｓ４とで規定されている。これらの画素ＰＸ４乃至ＰＸ６は、第２方向Ｙに対して反時計回りに鋭角に交差する第２延出方向Ｄ２に延出している。各画素ＰＸ４乃至ＰＸ６の両側に位置するソース配線Ｓ１乃至Ｓ４はいずれも第２延出方向Ｄ２に延出している。なお、第２方向Ｙと第１延出方向Ｄ１とのなす角度θ１は、第２方向Ｙと第２延出方向Ｄ２とのなす角度θ２とほぼ同一である。
【００２０】
共通電極ＣＥは、アレイ基板ＡＲの略全域に亘って延在し、画素ＰＸ１乃至ＰＸ６に共通に形成されている。すなわち、共通電極ＣＥは、ゲート配線Ｇ１乃至Ｇ３の上方を跨いで第２方向Ｙに延在するとともに、ソース配線Ｓ１乃至Ｓ４の上方を跨いで第１方向Ｘに延在し、画素ＰＸ１乃至ＰＸ６のそれぞれに配置されている。なお、共通電極ＣＥには、各画素において、詳述しないが画素電極とスイッチング素子とを電気的に接続するための開口部が形成されている。
【００２１】
画素ＰＸ１は、スイッチング素子ＳＷ１及び画素電極ＰＥ１を備えている。スイッチング素子ＳＷ１は、ゲート配線Ｇ２及びソース配線Ｓ１と電気的に接続されている。画素電極ＰＥ１は、ソース配線Ｓ１とソース配線Ｓ２との間に位置し、スイッチング素子ＳＷ１に接続されている。
【００２２】
画素ＰＸ２は、スイッチング素子ＳＷ２及び画素電極ＰＥ２を備えている。スイッチング素子ＳＷ２は、ゲート配線Ｇ２及びソース配線Ｓ２と電気的に接続されている。画素電極ＰＥ２は、ソース配線Ｓ２とソース配線Ｓ３との間に位置し、スイッチング素子ＳＷ２に接続されている。
【００２３】
画素ＰＸ３は、スイッチング素子ＳＷ３及び画素電極ＰＥ３を備えている。スイッチング素子ＳＷ３は、ゲート配線Ｇ２及びソース配線Ｓ３と電気的に接続されている。画素電極ＰＥ３は、ソース配線Ｓ３とソース配線Ｓ４との間に位置し、スイッチング素子ＳＷ３に接続されている。
【００２４】
同様に、画素ＰＸ４は、ゲート配線Ｇ３及びソース配線Ｓ１と電気的に接続されたスイッチング素子ＳＷ４、及び、スイッチング素子ＳＷ４に接続された画素電極ＰＥ４を備えている。画素ＰＸ５は、ゲート配線Ｇ３及びソース配線Ｓ２と電気的に接続されたスイッチング素子ＳＷ５、及び、スイッチング素子ＳＷ５に接続された画素電極ＰＥ５を備えている。画素ＰＸ６は、ゲート配線Ｇ３及びソース配線Ｓ３と電気的に接続されたスイッチング素子ＳＷ６、及び、スイッチング素子ＳＷ６に接続された画素電極ＰＥ６を備えている。
【００２５】
スイッチング素子ＳＷ１乃至ＳＷ６は、例えば薄膜トランジスタ（ＴＦＴ）である。
【００２６】
画素電極ＰＥ１乃至ＰＥ６は、それぞれ共通電極ＣＥに対向している。
画素電極ＰＥ１乃至ＰＥ３は、それぞれ第１延出方向Ｄ１に延出した画素形状に対応した島状に形成されている。また、画素電極ＰＥ１乃至ＰＥ３のそれぞれは、少なくとも一本の帯状電極ＰＡを有している。帯状電極ＰＡは、第１延出方向Ｄ１に延出している。図示した例では、画素電極ＰＥ１乃至ＰＥ３のそれぞれは、第１方向Ｘに並んだ複数本の帯状電極ＰＡを有している。
【００２７】
画素電極ＰＥ４乃至ＰＥ６は、それぞれ第２延出方向Ｄ２に延出した画素形状に対応した島状に形成されている。また、画素電極ＰＥ４乃至ＰＥ６のそれぞれは、少なくとも一本の帯状電極ＰＢを有している。帯状電極ＰＢは、第２延出方向Ｄ２に延出している。図示した例では、画素電極ＰＥ４乃至ＰＥ６のそれぞれは、第１方向Ｘに並んだ複数本の帯状電極ＰＢを有している。
【００２８】
画素電極ＰＥ１、画素電極ＰＥ２、画素電極ＰＥ４、及び、画素電極ＰＥ５は、いずれもｍ本の帯状電極ＰＡを有している。一方で、画素電極ＰＥ３及び画素電極ＰＥ６は、いずれもｎ本の帯状電極ＰＡを有している。なお、ｍ及びｎは正の整数であり且つｍ≠ｎである。図示した例では、ｍ＜ｎであり、一例としてｍ＝２であり、ｍ＝４である。
【００２９】
換言すると、画素電極ＰＥ１、画素電極ＰＥ２、画素電極ＰＥ４、及び、画素電極ＰＥ５は、いずれも第１延出方向Ｄ１に延出した（ｍ−１）本のスリットを有している。また、画素電極ＰＥ３及び画素電極ＰＥ６は、いずれも第２延出方向Ｄ２に延出した（ｎ−１）本のスリットを有している。これらのスリットは、共通電極ＣＥと対向している。
【００３０】
第１配向膜ＡＬ１は、帯状電極ＰＡの長軸（図２に示した例では第１延出方向Ｄ１）及び帯状電極ＰＢの長軸（図２に示した例では第２延出方向Ｄ２）に対して４５°以下の鋭角に交差する方向に沿って配向処理されている。第１配向膜ＡＬ１の配向処理方向Ｒ１は、第２方向Ｙに平行な方向であり、第１延出方向Ｄ１あるいは第２延出方向Ｄ２に交差する方向である。
【００３１】
ここで、画素ＰＸ１乃至ＰＸ３に着目する。ソース配線Ｓ１とソース配線Ｓ２とのピッチＰＴ１、及び、ソース配線Ｓ２とソース配線Ｓ３とのピッチＰＴ２は、ほぼ同等である。ソース配線Ｓ３とソース配線Ｓ４とのピッチＰＴ３は、ピッチＰＴ１及びピッチＰＴ２よりも大きい。画素電極ＰＥ１及び画素電極ＰＥ２の第１方向Ｘに沿った幅は、ほぼ同等であり、また、画素電極ＰＥ３の第１方向Ｘに沿った幅よりも小さい。画素電極ＰＥ１及び画素電極ＰＥ２のそれぞれの帯状電極ＰＡは、第１方向Ｘに沿ってほぼ同等の幅を有しており、しかも、画素電極ＰＥ１及び画素電極ＰＥ２のそれぞれについて隣り合う帯状電極ＰＡの間隔は等しく、等ピッチで配置されている。画素電極ＰＥ３のそれぞれの帯状電極ＰＡは、第１方向Ｘに沿ってほぼ同等の幅を有し、等ピッチで配置されているが、画素電極ＰＥ１及び画素電極ＰＥ２の帯状電極ＰＡの幅より小さい。また、画素電極ＰＥ３における隣り合う帯状電極ＰＡの間隔（スリット幅）は、画素電極ＰＥ１及び画素電極ＰＥ２のそれぞれにおける隣り合う帯状電極ＰＡの間隔（スリット幅）よりも狭く、画素電極ＰＥ３の帯状電極ＰＡは狭ピッチで配置されている。
【００３２】
画素電極ＰＥ１について、一端側の帯状電極ＰＡとソース配線Ｓ１との間、及び、他端側の帯状電極ＰＡとソース配線Ｓ２との間には、第１方向Ｘに沿った間隔Ｄが設けられている。画素電極ＰＥ２について、一端側の帯状電極ＰＡとソース配線Ｓ２との間、及び、他端側の帯状電極ＰＡとソース配線Ｓ３との間には、第１方向Ｘに沿った間隔Ｄが設けられている。画素電極ＰＥ３について、一端側の帯状電極ＰＡとソース配線Ｓ３との間、及び、他端側の帯状電極ＰＡとソース配線Ｓ４との間には、第１方向Ｘに沿った間隔ｄが設けられている。間隔ｄは、間隔Ｄよりも小さい。
【００３３】
なお、画素ＰＸ４乃至ＰＸ６についても、上記の画素ＰＸ１乃至ＰＸ３と同様の関係である。
【００３４】
図３は、本実施形態における各画素とカラーフィルタとのレイアウトの一例を概略的に示す平面図である。
【００３５】
カラー表示を実現するための単位画素は、複数の異なる色画素によって構成されている。単位画素とは、アクティブエリアに表示されるカラー画像を構成する最小単位である。単位画素ＵＰは、６個の色画素によって構成されている。単位画素ＵＰは、画素（第１色画素）ＰＸ１、画素（第２色画素）ＰＸ２、画素（第３色画素）ＰＸ３、画素（第４色画素）ＰＸ４、画素（第５色画素）ＰＸ５、及び、画素（第６色画素）ＰＸ６によって構成されている。図中においては、各画素は、それぞれ一点鎖線で示している。画素ＰＸ２は、画素ＰＸ１とは異なる色の画素であって、画素ＰＸ１の第１方向Ｘに隣接している。画素ＰＸ３は、画素ＰＸ１及び画素ＰＸ２とは異なる色の画素であって、画素ＰＸ２の第１方向Ｘに隣接している。画素ＰＸ４は、画素ＰＸ１と同一色の画素であって、画素ＰＸ１の第２方向Ｙに隣接している。画素ＰＸ５は、画素ＰＸ２と同一色の画素であって、画素ＰＸ２の第２方向Ｙに隣接している。画素ＰＸ６は、画素ＰＸ１、画素ＰＸ２、及び、画素ＰＸ３とは異なる色の画素であって、画素ＰＸ３の第２方向Ｙに隣接している。ここでは、画素ＰＸ１及び画素ＰＸ４は赤色画素であって、画素ＰＸ２及び画素ＰＸ５は緑色画素であって、画素ＰＸ３は白色画素であって、画素ＰＸ６は青色画素である。このような構成において、画素ＰＸ１、画素ＰＸ２、画素ＰＸ４、及び、画素ＰＸ５のそれぞれの面積は略同等である。画素ＰＸ３及び画素ＰＸ６の面積は、画素ＰＸ１などの面積よりも大きい。
【００３６】
対向基板ＣＴは、遮光層ＢＭ、カラーフィルタＣＦ１乃至ＣＦ４、第２配向膜ＡＬ２などを備えている。
【００３７】
遮光層ＢＭは、各画素の境界に配置されている。つまり、遮光層ＢＭは、図２に示したソース配線やゲート配線の上方に位置している。なお、遮光層ＢＭは、同一色の画素の境界には配置されていないが、異なる色の画素の境界には配置されている。つまり、遮光層ＢＭは、画素ＰＸ１と画素ＰＸ４との境界、及び、画素ＰＸ２と画素ＰＸ５との境界には配置されていないが、画素ＰＸ３と画素ＰＸ６との境界には配置されている。
【００３８】
カラーフィルタ（第１カラーフィルタ）ＣＦ１は、第２方向Ｙに沿って延出した帯状に形成されている。カラーフィルタ（第２カラーフィルタ）ＣＦ２は、カラーフィルタＣＦ１の第１方向Ｘに隣接し、第２方向Ｙに沿って延出した帯状に形成されている。カラーフィルタ（第３カラーフィルタ）ＣＦ３は、カラーフィルタＣＦ２の第１方向Ｘに隣接し、島状に形成されている。カラーフィルタ（第４カラーフィルタ）ＣＦ４は、カラーフィルタＣＦ３の第２方向Ｙに隣接し、また、カラーフィルタＣＦ２の第１方向Ｘに隣接し、島状に形成されている。カラーフィルタＣＦ３とカラーフィルタＣＦ４とは、第２方向Ｙに沿って交互に繰り返し配置されている。
【００３９】
カラーフィルタＣＦ１は、画素ＰＸ１及び画素ＰＸ４に対応して配置されている。カラーフィルタＣＦ２は、画素ＰＸ２及び画素ＰＸ５に対応して配置されている。カラーフィルタＣＦ３は、画素ＰＸ３に対応して配置されている。カラーフィルタＣＦ４は、画素ＰＸ６に対応して配置されている。図示した例では、カラーフィルタＣＦ１は赤色（Ｒ）カラーフィルタであり、カラーフィルタＣＦ２緑色（Ｇ）カラーフィルタであり、カラーフィルタＣＦ３は白色（Ｗ）のカラーフィルタであり、カラーフィルタＣＦ４は青色（Ｂ）カラーフィルタである。カラーフィルタＣＦ１乃至ＣＦ４は、それぞれの互いに隣接する端部が遮光層ＢＭに重なっている。
【００４０】
このように、アクティブエリアには、４色の色画素（赤色画素、緑色画素、青色画素、及び、白色画素）があり、４色の色画素のうちのいずれか２色の色画素（ここに示した例では青色画素及び白色画素）の数が残りの２色の色画素（ここに示した例では赤色画素及び緑色画素）の数の半分である。一例として、赤色画素である画素ＰＸ１及び画素ＰＸ４の面積の総和は、緑色画素である画素ＰＸ２及び画素ＰＸ５の面積の総和と同等であり、白色画素である画素ＰＸ３の面積、あるいは、青色画素である画素ＰＸ６の面積と同等以下である。
【００４１】
第２配向膜ＡＬ２は、第１配向膜ＡＬ１の配向処理方向Ｒ１と平行な方向に沿って配向処理されている。第２配向膜ＡＬ２の配向処理方向Ｒ２は、例えば、第１配向膜ＡＬ１の配向処理方向Ｒ１と互いに逆向きである。
【００４２】
図４は、図２に示した画素ＰＸ１乃至ＰＸ６を含む液晶表示パネルＬＰＮの構成を概略的に示す断面図である。
【００４３】
アレイ基板ＡＲは、ガラス基板や樹脂基板などの透明な第１絶縁基板１０を用いて形成されている。アレイ基板ＡＲは、第１絶縁基板１０の対向基板ＣＴに対向する側に、図示しないスイッチング素子やゲート配線に加えて、ソース配線Ｓ１乃至Ｓ４、共通電極ＣＥ、画素電極ＰＥ１乃至ＰＥ６、第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、第１配向膜ＡＬ１などを備えている。
【００４４】
ソース配線Ｓ１乃至Ｓ４は、第１絶縁膜１１の上に形成され、第２絶縁膜１２によって覆われている。なお、ゲート配線は、第１絶縁基板１０と第１絶縁膜１１との間に形成されている。共通電極ＣＥは、第２絶縁膜１２の上に形成され、第３絶縁膜１３によって覆われている。共通電極ＣＥは、透明な導電材料、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などによって形成されている。
【００４５】
画素電極ＰＥ１乃至ＰＥ６は、第３絶縁膜１３の上に形成され、共通電極ＣＥと対向している。つまり、画素電極ＰＥ１乃至ＰＥ３のそれぞれの帯状電極ＰＡ、及び、画素電極ＰＥ４乃至ＰＥ６のそれぞれの帯状電極ＰＢは、第３絶縁膜１３を介して共通電極ＣＥの上方に位置している。第３絶縁膜１３は、共通電極ＣＥと画素電極ＰＥ１乃至ＰＥ６との間に介在する層間絶縁膜に相当する。画素電極ＰＥ１及び画素電極ＰＥ４は、ソース配線Ｓ１とソース配線Ｓ２との間に位置している。画素電極ＰＥ２及び画素電極ＰＥ５は、ソース配線Ｓ２とソース配線Ｓ３との間に位置している。画素電極ＰＥ３及び画素電極ＰＥ６は、ソース配線Ｓ３とソース配線Ｓ４との間に位置している。画素電極ＰＥ１乃至ＰＥ６は、いずれも透明な導電材料、例えば、ＩＴＯやＩＺＯなどによって形成されている。画素電極ＰＥ１乃至ＰＥ６は、第１配向膜ＡＬ１によって覆われている。第１配向膜ＡＬ１は、第３絶縁膜１３も覆っている。第１配向膜ＡＬ１は、水平配向性を示す材料によって形成され、アレイ基板ＡＲの液晶層ＬＱに接する面に配置されている。
【００４６】
一方、対向基板ＣＴは、ガラス基板や樹脂基板などの透明な第２絶縁基板２０を用いて形成されている。対向基板ＣＴは、第２絶縁基板２０のアレイ基板ＡＲに対向する側に、遮光層ＢＭ、カラーフィルタＣＦ１乃至ＣＦ４、オーバーコート層ＯＣ、第２配向膜ＡＬ２などを備えている。
【００４７】
遮光層ＢＭは、第２絶縁基板２０の内面に形成されている。遮光層ＢＭは、ソース配線Ｓ１乃至Ｓ４の上方にそれぞれ位置している。遮光層ＢＭは、黒色の樹脂材料や、遮光性の金属材料によって形成されている。
【００４８】
カラーフィルタＣＦ１乃至ＣＦ４のそれぞれは、第２絶縁基板２０の内面に形成されている。カラーフィルタＣＦ１は、画素電極ＰＥ１及び画素電極ＰＥ４と対向している。カラーフィルタＣＦ２は、画素電極ＰＥ２及び画素電極ＰＥ５と対向している。カラーフィルタＣＦ３は、画素電極ＰＥ３と対向している。カラーフィルタＣＦ４は、画素電極ＰＥ６と対向している。カラーフィルタＣＦ１は、赤色に着色された樹脂材料によって形成されている。カラーフィルタＣＦ２は、緑色に着色された樹脂材料によって形成されている。カラーフィルタＣＦ３は、白色（あるいは透明）の樹脂材料によって形成されている。カラーフィルタＣＦ４は、青色に着色された樹脂材料によって形成されている。なお、カラーフィルタＣＦ３は省略しても良いし、厳密に無彩色のカラーフィルタでなくても良く、淡く色付いた（例えば薄黄色に色付いた）カラーフィルタであってもよい。異なる色のカラーフィルタ間の境界は、ソース配線Ｓの上方の遮光層ＢＭと重なる位置にある。
【００４９】
オーバーコート層ＯＣは、カラーフィルタＣＦ１乃至ＣＦ４を覆っている。オーバーコート層ＯＣは、カラーフィルタＣＦ１乃至ＣＦ４の表面の凹凸を平坦化する。オーバーコート層ＯＣは、透明な樹脂材料によって形成されている。オーバーコート層ＯＣは、第２配向膜ＡＬ２によって覆われている。第２配向膜ＡＬ２は、水平配向性を示す材料によって形成され、対向基板ＣＴの液晶層ＬＱに接する面に配置されている。
【００５０】
上述したようなアレイ基板ＡＲと対向基板ＣＴとは、第１配向膜ＡＬ１及び第２配向膜ＡＬ２が向かい合うように配置されている。このとき、アレイ基板ＡＲと対向基板ＣＴとの間には、一方の基板に形成された柱状スペーサにより、所定のセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、セルギャップが形成された状態でシール材によって貼り合わせられている。液晶層ＬＱは、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間のセルギャップに封入された液晶分子ＬＭを含む液晶材料によって形成されている。
【００５１】
このような構成の液晶表示パネルＬＰＮに対して、その背面側には、バックライトＢＬが配置されている。バックライトＢＬとしては、種々の形態が適用可能であるが、ここでは詳細な構造については説明を省略する。
【００５２】
第１絶縁基板１０の外面１０Ｂには、第１偏光板ＰＬ１を含む第１光学素子ＯＤ１が配置されている。第２絶縁基板２０の外面２０Ｂには、第２偏光板ＰＬ２を含む第２光学素子ＯＤ２が配置されている。第１偏光板ＰＬ１及び第２偏光板ＰＬ２は、例えば、それぞれの偏光軸が直交するクロスニコルの位置関係となるように配置される。
【００５３】
以下に、上記構成の液晶表示装置における動作について説明する。
画素電極ＰＥと共通電極ＣＥとの間に電位差を形成するような電圧が印加されていないＯＦＦ時においては、液晶層ＬＱに電圧が印加されていない状態であり、画素電極ＰＥと共通電極ＣＥとの間に電界が形成されていない。このため、液晶層ＬＱに含まれる液晶分子ＬＭは、図２に実線で示したように、第１配向膜ＡＬ１及び第２配向膜ＡＬ２の配向規制力によりＸ−Ｙ平面内において第２方向Ｙに初期配向している。つまり、液晶分子ＬＭの初期配向方向は第２方向Ｙに平行である。ＯＦＦ時には、バックライトＢＬからのバックライト光の一部は、第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光は、例えば第１偏光板ＰＬ１の第１吸収軸と直交する直線偏光である。このような直線偏光の偏光状態は、ＯＦＦ時の液晶表示パネルＬＰＮを通過した際にほとんど変化しない。このため、液晶表示パネルＬＰＮを透過した直線偏光のほとんどが、第２偏光板ＰＬ２によって吸収される（黒表示）。
【００５４】
一方、画素電極ＰＥと共通電極ＣＥとの間に電位差を形成するような電圧が印加されたＯＮ時においては、液晶層ＬＱに電圧が印加された状態であり、画素電極ＰＥと共通電極ＣＥとの間にフリンジ電界が形成される。このため、液晶分子ＬＭは、図２に破線で示したように、Ｘ−Ｙ平面内において、初期配向方向とは異なる方位に配向する。ポジ型の液晶材料においては、例えば画素ＰＸ３の液晶分子ＬＭは、Ｘ−Ｙ平面内において、フリンジ電界と略平行な方向に配向するように反時計回りに回転し、画素ＰＸ６の液晶分子ＬＭは、Ｘ−Ｙ平面内において、フリンジ電界と略平行な方向に配向するように時計回りに回転する。このとき、液晶分子ＬＭは、電界の大きさに応じた方向に配向する。ＯＮ時には、第１偏光板ＰＬ１の第１吸収軸と直交する直線偏光は、液晶表示パネルＬＰＮに入射し、その偏光状態は、液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態に応じて変化する。このため、ＯＮ時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。
【００５５】
このような構成により、ノーマリーブラックモードが実現される。
このような本実施形態によれば、２行×３列の６個の色画素で単位画素ＵＰを構成し、これらの６個の色画素は、赤色画素、緑色画素、青色画素、及び、白色画素のいずれかに割り当てられている。例えば、赤色画素としては同列の２個の色画素が割り当てられ、緑色画素としては同列の２個の色画素が割り当てられ、青色画素としては最大の画素サイズの１個の色画素が割り当てられ、白色画素としては残りの１個の色画素が割り当てられている。青色画素は、白色画素と同列に位置している。
【００５６】
このため、第１方向Ｘに赤色画素、緑色画素、青色画素、及び、白色画素の４個の色画素を並べた単位画素構成では４列の色画素を駆動する必要があったが、本実施形態の単位画素構成では３列の色画素を駆動すればよく、消費電力の増加を抑制することが可能となる。また、第１方向Ｘに並べる色画素の数が３個であるため、第１方向Ｘに並べる色画素の数が４個の場合と比較して、単位画素を構成する各色画素の第１方向Ｘのピッチの制限を緩和することが可能となる。このため、高精細化の要求に伴って単位画素の第１方向Ｘの長さが短縮した場合であっても、各色画素の第１方向Ｘの長さを加工限界よりも余裕を持って設定することが可能となる。
【００５７】
一方で、単位画素ＵＰにおいて、赤色画素及び緑色画素はそれぞれ２個の色画素が割り当てられているのに対して、青色画素及び白色画素はそれぞれ１個の色画素が割り当てられており、６個の色画素のすべてがそれぞれ同等の面積である場合には、青色の輝度が不足してしまう。このため、赤色画素、緑色画素、及び、青色画素のそれぞれの第２方向Ｙに沿った長さは同等とする一方で、青色画素の第１方向Ｘの長さは赤色画素及び緑色画素のそれぞれの第１方向Ｘの長さよりも長くすることで、青色画素の面積を拡大している。これにより、最適なカラーバランスを得ることが可能となる。
【００５８】
このとき、青色画素の第１方向Ｘの長さが赤色画素及び緑色画素のそれぞれの第１方向Ｘの長さの約２倍である場合（つまり、図２に示したピッチＰＴ１と、ピッチＰＴ２とが同等であり、ピッチＰＴ３がピッチＰＴ１の２倍である場合）、単位画素ＵＰにおける赤色画素、緑色画素、及び、青色画素のそれぞれの面積が同等となる。この場合の単位画素ＵＰでの画素ピッチの異形化率（ＰＴ３／ＰＴ１）は２となる。高精細化に伴ってピッチＰＴ１乃至ＰＴ３が小さくなるほど、また、異形化率が高くなるほど、アレイ基板ＡＲと対向基板ＣＴとを貼り合せる工程で第１方向Ｘに貼り合わせずれが生じた際に、単位画素ＵＰにおける各色画素の面積比率が大きく変化してしまい、カラーバランスが崩れる不具合をもたらす。
【００５９】
本実施形態では、一例として、ピッチＰＴ１及びピッチＰＴ２を約２４μｍとし、ピッチＰＴ３を約３０μｍとし、異形化率を１．２５に抑えるレイアウトを適用した。これにより、たとえアレイ基板ＡＲと対向基板ＣＴとの貼り合わせのずれが生じたとしても、単位画素ＵＰにおける各色画素の面積比率の変化を抑えることが可能となる。換言すると、製造過程におけるアレイ基板ＡＲと対向基板ＣＴとの貼り合わせの際のマージンを拡大することが可能となる。したがって、表示品位の劣化を抑制することが可能となる。
【００６０】
このとき、青色画素及び白色画素のピッチＰＴ３は、赤色画素のピッチＰＴ１及び緑色画素のピッチＰＴ２よりも大きくなるため、赤色画素及び緑色画素のそれぞれの画素電極は２本の帯状電極を有し、青色画素及び白色画素のそれぞれの画素電極は４本の帯状電極を有するというように、各色画素の異形化に合わせて帯状電極の本数を変更するレイアウトを適用している。これにより、各色画素において帯状電極を隅々までほぼ均等ピッチで配置することが可能となる。このため、各色画素において、高い透過率を得ることが可能となる。そして、異形化率を小さく抑えたことによる青色画素における輝度の不足分は、青色カラーフィルタに対する赤色カラーフィルタ及び緑色カラーフィルタの相対的な透過率を低下させたり、各色画素の印加電圧−透過率（Ｖ−Ｔ）特性に合わせて印加電圧を調整したり、一画素あたりのバックライトが透過する透過領域の面積を遮光層ＢＭによって調整したりすることによって、カラーバランスを維持することが可能となる。
【００６１】
なお、上記の実施形態では、赤色画素及び緑色画素については等ピッチとし、青色画素及び白色画素については赤色画素及び緑色画素よりも大きなピッチとする異形レイアウトについて説明したが、異なるピッチを取る異形レイアウトについては上記とは異なる色画素の組み合わせであっても良いし、赤色画素、緑色画素、青色画素、及び、白色画素のすべてについてピッチを異ならせても良い。各色画素に配置される画素電極は、各々の画素ピッチに合わせて適宜設定された本数の帯状電極を有する。
【００６２】
また、本実施形態によれば、比較的狭ピッチの赤色画素及び緑色画素についてはそれぞれの画素電極とソース配線との第１方向Ｘに沿った間隔を大きくし、赤色画素及び緑色画素よりも大きなピッチの青色画素及び白色画素についてはそれぞれの画素電極とソース配線との第１方向Ｘに沿った間隔を小さくしている。このため、青色画素及び白色画素については、ソース配線の近傍付近まで高透過率を得ることができ、１画素あたりの輝度を向上することが可能となる。一方で、赤色画素及び緑色画素については、青色画素及び白色画素と比較して、ソース配線から離れた位置に画素電極の端部が位置しており、１画素あたりの輝度が低い。
【００６３】
図５は、図２に示したレイアウトにおける各色画素の透過率分布を示す図である。図中の（Ａ）は赤色画素あるいは緑色画素の透過率分布を示しており、図中の（Ｂ）は青色画素あるいは白色画素の透過率分布を示している。各図の横軸は第１方向Ｘに沿った位置であり、各図の縦軸は規格化した透過率である。なお、ここでの透過率は、いずれもカラーフィルタを配置しなかった状態で測定した値を、青色画素あるいは白色画素の平均透過率を１として規格化した値である。また、各図の斜線で示した領域は、遮光層ＢＭと重なる領域である。
【００６４】
（Ａ）に示した例では、２本の帯状電極の第１方向Ｘに沿った幅は３μｍであり、帯状電極の間隔（スリット幅）は４．７μｍである。画素電極の端部でピーク透過率が得られる位置から遮光層ＢＭと重なる位置まで数μｍの幅がある。つまり、赤色画素あるいは緑色画素におけるソース配線の近傍の位置では、液晶分子は初期配向状態からの変化が小さく、透過率が低くなっていることが分かる。
【００６５】
（Ｂ）で示した例では、４本の帯状電極の第１方向Ｘに沿った幅は２．５μｍであり、帯状電極の間隔（スリット幅）は３μｍである。画素電極の端部でピーク透過率が得られる位置は遮光層ＢＭと重なる位置に近い。つまり、青色画素あるいは白色画素においては、ソース配線の近傍まで液晶分子の配向が制御され、表示に寄与するため、高い透過率が得られることが分かる。
【００６６】
本実施形態では、異形化率を小さく抑えたレイアウトを採用しており、単位画素ＵＰにおいて、赤色画素及び緑色画素についてはそれぞれ２個の色画素が割り当てられ、青色画素及び白色画素についてはそれぞれ１個の色画素が割り当てられている。また、着色画素に応じて上述のそれぞれの画素電極構造を適宜採用している。これにより、各画素にとって最適なカラーバランスを得るために必要とする輝度が得られる。
【００６７】
また、比較的狭ピッチの赤色画素及び緑色画素については、ピーク透過率が得られる位置から遮光層ＢＭと重なる位置まで数μｍの幅があるため、たとえアレイ基板ＡＲと対向基板ＣＴとの貼り合わせのずれが生じたとしても、そのずれた幅（ずれ量）が、ピーク透過率が得られる位置から遮光層ＢＭと重なる位置までの間隔よりも小さければ、ピーク透過率の領域には基板の貼り合わせのずれの影響が無く画素の透過率に与える影響も小さい。したがって、貼り合わせのずれによる輝度の変化はほとんど無い。一方、青色画素及び白色画素のそれぞれの１画素の面積は赤色画素及び緑色画素のそれぞれの１画素の面積より大きいため、アレイ基板ＡＲと対向基板ＣＴとの貼り合わせのずれが影響する面積は、画素全体の面積と比較して小さい。したがって、青色画素及び白色画素における基板の貼り合わせのずれによる輝度の変化も小さい。このように本実施形態では、基板間の貼り合わせのずれに対して単位画素ＵＰにおける各色画素の実質的に表示に寄与する面積比率の変化を抑えることが可能となる。このため、製造上アレイ基板ＡＲと対向基板ＣＴとの貼り合わせのずれが生じたとしても、最適なカラーバランスを維持することが可能となる。
【００６８】
また、比較的狭ピッチの赤色画素及び緑色画素がソース配線を挟んで隣接しているが、一方の色画素がＯＮ状態であり、他方の色画素がＯＦＦ状態であったとしても、それぞれの色画素がソース配線から離間した位置で高透過率となるレイアウトであるため、ソース配線と重なる領域の液晶分子ＬＭが初期配向状態に維持されている。このため、液晶表示パネルＬＰＮを斜め方向から観察した場合であっても、混色による表示品位の劣化を抑制することが可能となる。また、赤色画素及び緑色画素は、高輝度の白色画素と隣接するが、上記の通り、色画素間のソース配線と重なる領域の液晶分子ＬＭが初期配向状態に維持されているため、液晶表示パネルＬＰＮを斜め方向から観察した場合であっても、白色画素を透過した透過光の影響を受けにくく、色味の変化を抑制することが可能となる。
【００６９】
次に、他の構成例について説明する。
図６は、図１に示したアレイ基板ＡＲにおける画素の第２構成例を対向基板の側から見た概略平面図である。なお、ここでは、ゲート配線Ｇ、ソース配線Ｓ、共通電極ＣＥ、及び、ＦＦＳモードを適用した画素電極ＰＥのみを図示している。
【００７０】
ここに示した第２構成例は、図２に示した第１構成例と比較して、全ての画素電極について、ソース配線との間隔が同等である点で相違している。他の構成については、第１構成例と同一であり、説明を省略する。
【００７１】
図示した例では、画素電極ＰＥ１及び画素電極ＰＥ２はいずれも２本の帯状電極ＰＡを有し、画素電極ＰＥ４及び画素電極ＰＥ５はいずれも２本の帯状電極ＰＢを有している。一方で、画素電極ＰＥ３は４本の帯状電極ＰＡを有し、また、画素電極ＰＥ６は４本の帯状電極ＰＢを有している。画素ＰＸ１乃至ＰＸ３に着目すると、ソース配線Ｓ１とソース配線Ｓ２とのピッチＰＴ１、及び、ソース配線Ｓ２とソース配線Ｓ３とのピッチＰＴ２は、ほぼ同等である。ソース配線Ｓ３とソース配線Ｓ４とのピッチＰＴ３は、ピッチＰＴ１及びピッチＰＴ２よりも大きい。画素電極ＰＥ１及び画素電極ＰＥ２の第１方向Ｘに沿った幅は、ほぼ同等であり、また、画素電極ＰＥ３の第１方向Ｘに沿った幅よりも小さい。画素電極ＰＥ１及び画素電極ＰＥ２のそれぞれの帯状電極ＰＡは、第１方向Ｘに沿ってほぼ同等の幅を有しており、しかも、等ピッチで配置されている。画素電極ＰＥ３のそれぞれの帯状電極ＰＡは、第１方向Ｘに沿ってほぼ同等の幅を有し、等ピッチで配置されている。
【００７２】
画素電極ＰＥ１について、一端側の帯状電極ＰＡとソース配線Ｓ１との間、及び、他端側の帯状電極ＰＡとソース配線Ｓ２との間には、第１方向Ｘに沿った間隔Ｄが設けられている。画素電極ＰＥ２について、一端側の帯状電極ＰＡとソース配線Ｓ２との間、及び、他端側の帯状電極ＰＡとソース配線Ｓ３との間には、第１方向Ｘに沿った間隔Ｄが設けられている。画素電極ＰＥ３について、一端側の帯状電極ＰＡとソース配線Ｓ３との間、及び、他端側の帯状電極ＰＡとソース配線Ｓ４との間には、第１方向Ｘに沿った間隔Ｄが設けられている。なお、画素ＰＸ４乃至ＰＸ６についても、上記の画素ＰＸ１乃至ＰＸ３と同様の関係である。
【００７３】
このような第２構成例においても、単位画素ＵＰにおいて、異形化率（ＰＴ３／ＰＴ１）を１．２〜１．３程度に抑えたレイアウトを適用することにより、画素ＰＸ３及び画素ＰＸ６において高透過率を得ることが可能となり、最適なカラーバランスを得ることが可能となる。また、各画素電極ＰＥ１乃至ＰＥ６とこれらに隣接するソース配線Ｓとの間隔Ｄは比較的広く設定されているため、ソース配線と重なる領域の液晶分子ＬＭが初期配向状態に維持され、液晶表示パネルＬＰＮを斜め方向から観察した場合であっても、混色による表示品位の劣化を抑制することが可能となる。
【００７４】
次に、他の構成例について説明する。
上記の各構成例においては、各画素電極の帯状電極は、第１延出方向あるいは第２延出方向に平行な長軸を有するように形成したが、「く」の字形に屈曲した形状に形成しても良い。
【００７５】
図７は、画素の第３構成例を概略的に示す平面図である。なお、ここでは、アレイ基板側のソース配線Ｓ及びＦＦＳモードを適用した画素電極ＰＥと、対向基板側の遮光層ＢＭのみを図示している。
【００７６】
ここに示した第３構成例は、図６に示した第２構成例と比較して、全ての画素電極について、「く」の字形の帯状電極を有している点で相違している。他の構成については、第１構成例と同一であり、説明を省略する。
【００７７】
画素ＰＸ１及びＰＸ４は互いに異なる色の画素であり、例えば画素ＰＸ１が青色(Ｂ)画素であり、画素ＰＸ４が白色（Ｗ）画素である。画素ＰＸ２及びＰＸ５は同一色の画素であり、例えば緑色（Ｇ）画素である。画素ＰＸ３及びＰＸ６は同一色の画素であり、例えば赤色（Ｒ）画素である。
【００７８】
画素電極ＰＥ１乃至ＰＥ６は、それぞれ第１延出方向Ｄ１及び第２延出方向Ｄ２に延出した「く」の字形の画素形状に対応した島状に形成されている。すなわち、画素電極ＰＥ１乃至ＰＥ６のそれぞれは、第１延出方向Ｄ１及び第２延出方向Ｄ２に延出した「く」の字形の帯状電極ＰＣを有している。帯状電極ＰＣは、第１方向Ｘに並んでいる。図示した例では、画素電極ＰＥ１及び画素電極ＰＥ４は４本の帯状電極ＰＣを有し、画素電極ＰＥ２、画素電極ＰＥ３、画素電極ＰＥ５、及び、画素電極ＰＥ６はいずれも３本の帯状電極ＰＣを有している。
【００７９】
ここで、画素ＰＸ１乃至ＰＸ３に着目する。ソース配線Ｓ２とソース配線Ｓ３とのピッチＰＴ２、及び、ソース配線Ｓ３とソース配線Ｓ４とのピッチＰＴ３は、ほぼ同等である。ソース配線Ｓ１とソース配線Ｓ２とのピッチＰＴ１は、ピッチＰＴ２及びピッチＰＴ３よりも大きい。画素電極ＰＥ２及び画素電極ＰＥ３の第１方向Ｘに沿った幅は、ほぼ同等であり、また、画素電極ＰＥ１の第１方向Ｘに沿った幅よりも小さい。画素電極ＰＥ２及び画素電極ＰＥ２のそれぞれの帯状電極ＰＣは、第１方向Ｘに沿ってほぼ同等の幅を有しており、しかも、等ピッチで配置されている。画素電極ＰＥ１のそれぞれの帯状電極ＰＣは、第１方向Ｘに沿ってほぼ同等の幅を有し、等ピッチで配置されている。
【００８０】
画素電極ＰＥ１について、一端側の帯状電極ＰＣとソース配線Ｓ１との間、及び、他端側の帯状電極ＰＣとソース配線Ｓ２との間には、第１方向Ｘに沿った間隔Ｄが設けられている。画素電極ＰＥ２について、一端側の帯状電極ＰＣとソース配線Ｓ２との間、及び、他端側の帯状電極ＰＣとソース配線Ｓ３との間には、第１方向Ｘに沿った間隔Ｄが設けられている。画素電極ＰＥ３について、一端側の帯状電極ＰＣとソース配線Ｓ３との間、及び、他端側の帯状電極ＰＣとソース配線Ｓ４との間には、第１方向Ｘに沿った間隔Ｄが設けられている。つまり、図示した例では、全ての画素電極について、ソース配線との間隔が同等である。なお、画素ＰＸ４乃至ＰＸ６についても、上記の画素ＰＸ１乃至ＰＸ３と同様の関係である。
【００８１】
一例として、ピッチＰＴ１は３４μｍであり、ピッチＰＴ２及びピッチＰＴ３は２６μｍであり、異形化率（ＰＴ３／ＰＴ１）は１．３である。また、間隔Ｄは約２．５μｍである。
【００８２】
このような第３構成例においても、第２構成例と同様に効果が得られる。
以上説明したように、本実施形態によれば、表示品位の劣化を抑制することが可能な液晶表示装置を提供することができる。
【００８３】
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８４】
ＬＰＮ…液晶表示パネル  ＡＲ…アレイ基板  ＣＴ…対向基板  ＬＱ…液晶層
Ｓ…ソース配線  ＰＥ…画素電極  ＣＥ…共通電極  ＢＭ…遮光層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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