(57)【要約】【課題】ゲート寄生抵抗を低減しつつゲート・ドレイン間容量の増加を抑制する。【解決手段】実施形態によれば、ゲートフィンガー構造を備えた半導体装置は、第１、第２、第３、第４及び第５の信号配線を備える。第１の信号配線は、複数のゲート端子の両端のそれぞれについて設けられ、一つのゲート端子の一つの端に接続され且つゲート幅方向に対して平行な方向に設けられる。第２の信号配線は、活性領域より外側の領域においてゲート幅方向に対して直交する方向に設けられ且つ第１の信号配線に接続される。第３の信号配線は、活性領域上においてドレインに接続され且つゲート幅方向に対して直交する方向に設けられた、ゲート幅より小さい線幅を有する。第４の信号配線は、ソースに接続され且つゲート幅方向に対して平行な方向に設けられる。第５の信号配線は、第４の信号配線に接続され且つ第２の信号配線と重ならない配置で設けられる。【選択図】図１
2015032786.tif 000002
【特許請求の範囲】
【請求項１】
複数のゲート端子を含むゲートフィンガー構造のＭＯＳトランジスタを備えた半導体装置において、
前記複数のゲート端子の両端のそれぞれについて設けられ、一つのゲート端子の一つの端に接続され且つゲート幅方向に対して平行な方向に設けられた第１の信号配線と、
活性領域より外側の領域において前記ゲート幅方向に対して直交する方向に設けられ且つ前記第１の信号配線に接続された第２の信号配線と、
活性領域上においてドレインに接続され且つ前記ゲート幅方向に対して直交する方向に設けられた、ゲート幅より小さい線幅を有する第３の信号配線と、
ソースに接続され且つ前記ゲート幅方向に対して平行な方向に設けられた第４の信号配線と、
前記第４の信号配線に接続され且つ前記第２の信号配線と重ならない配置で設けられた第５の信号配線とを備えたことを特徴とする半導体装置。
【請求項２】
前記第１、第２、第３、第４及び第５の信号配線は、多層メタル構造を用いた配線により配置され、ここで、前記第１、第２、第３、第４及び第５の信号配線の深さ方向の配置を、上層からみて、（１）前記第３の信号配線、（２）前記第１及び第２の信号配線、（３）前記第４及び第５の信号配線の順の配置とすることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の信号配線が接続された第１の伝送線路と、
前記第３の信号配線が接続された第２の伝送線路とを更に備えたことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第４又は第５の信号配線が接続された共通端子を更に備えたことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記半導体装置は、複数の前記ＭＯＳトランジスタを備え、ここで、複数の前記ＭＯＳトランジスタは、前記ゲート幅方向に対して平行な方向に沿って配置され、
前記半導体装置は、
複数の前記ＭＯＳトランジスタに係る前記第２の信号配線が接続された第６の信号配線と
複数の前記ＭＯＳトランジスタに係る前記第３の信号配線が接続された第７の信号配線と、
複数の前記ＭＯＳトランジスタに係る前記第４又は第５の信号配線が接続された第８の信号配線とを更に備えたことを特徴とする請求項１または２に記載の半導体装置。
【請求項６】
複数の前記ＭＯＳトランジスタに係る複数の前記第４の信号配線の間を、前記第５及び第８の信号配線を用いて接続する代わりに、複数の前記ＭＯＳトランジスタに係る複数の前記第４の信号配線を一体化して形成したことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第６の信号配線が接続された第１の伝送線路と、
前記第７の信号配線が接続された第２の伝送線路とを更に備えたことを特徴とする請求項４に記載の半導体装置。
【請求項８】
前記第８の信号配線が接続された共通端子を更に備えたことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第３の信号配線が接続された第２の伝送線路と、
前記第２の信号配線が接続された第３の伝送線路と、
前記第５の信号配線が接続された第４の伝送線路とを更に備えたことを特徴とする請求項１または２に記載の半導体装置。
【請求項１０】
前記半導体装置は、複数の前記ＭＯＳトランジスタを備え、ここで、複数の前記ＭＯＳトランジスタは、前記ゲート幅方向に対して平行な方向に沿って配置され、
前記半導体装置は、
複数の前記ＭＯＳトランジスタに係る前記第２の信号配線が接続された第６の信号配線と、
複数の前記ＭＯＳトランジスタに係る前記第３の信号配線が接続された第７の信号配線と、
複数の前記ＭＯＳトランジスタに係る前記第４又は第５の信号配線が接続された第８の信号配線とを更に備えたことを特徴とする請求項９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は半導体装置に関する。
【背景技術】
【０００２】
高周波トランジスタにおいては、ゲートの寄生抵抗に起因する利得の劣化及び雑音特性の劣化が無視できなくなる。
【０００３】
ゲート寄生抵抗を低減させる手法として、フィンガー構造を採用して、ゲート幅を小さくする手法が知られている。しかし、この手法では、ゲート幅の低減には限界があることや、非常に多くのフィンガー数が必要となることによって配線寄生容量及び基板寄生容量／抵抗などの影響による特性劣化が発生することなどの問題がある。
【０００４】
上記の問題に対処する手法として、各ゲートの両端に信号端子を設ける幾つかの手法がある。この手法によれば、各ゲートの片側のみに信号端子を設ける場合（すなわち、各ゲートの片側のみから信号を取り出す場合）に比較して、ゲート寄生抵抗を１／４に低減することが可能となる。
【０００５】
しかしながら、それらの手法には配線構造が複雑になる欠点がある。例えば、一つの手法では、ゲートから取り出された信号配線とドレインから取り出させた信号配線とがオーバーラップするため、ゲート・ドレイン間の配線寄生容量（Ｃｇｄ）が増大する。トランジスタを増幅器として使用する場合に、Ｃｇｄは入力端子に対してミラー容量として利得倍されて見えるため、利得の劣化が発生する。整合回路を接続した場合においても、負荷抵抗の影響に起因して、利得性能（ｆｍａｘ（ωｍａｘ）又は最大有能電力利得（ＭＡＧ））が低下してしまう。また、出力端子（ドレイン）と入力端子（ゲート）との間のアイソレーションが低下するため、発振に対する安定性が低下してしまう。安定性を向上させるためには電力利得を下げねばならず、結果として利得特性が劣化することとなる。
【０００６】
また、例えば、他の手法では、Ｃｇｄ増加が少ない環状構造のトランジスタが提案されている。しかし、環状構造とすることで、トランジスタサイズの自由度の低減及び実装面積の増加などの問題が別途発生してしまう。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】ＵＳＰ  ８，１７８，９０８，  “Ｅｌｅｃｔｒｉｃａｌ  ｃｏｎｔａｃｔ  ｓｔｒｕｃｔｕｒｅ  ｈａｖｉｎｇ  ｍｕｌｔｉｐｌｅ  ｍｅｔａｌ  ｉｎｔｅｒｃｏｎｎｅｃｔ  ｌｅｖｅｌｓ  ｓｔａｇｇｅｒｉｎｇ  ｏｎｅ  ａｎｏｔｈｅｒ”
【非特許文献２】Ｂ．  Ｈｅｙｄａｒｉ，  ｅｔ  ａｌ．，“Ｍｉｌｌｉｍｅｔｅｒ−Ｗａｖｅ  Ｄｅｖｉｃｅｓ  ａｎｄ  Ｃｉｒｃｕｉｔ  Ｂｌｏｃｋｓ  ｕｐ  ｔｏ  １０４  ＧＨｚ  ｉｎ  ９０  ｎｍ  ＣＭＯＳ，”ＩＥＥＥ  Ｊ．  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，  ｖｏｌ．  ４２，  ｐｐ．  ２８９３−２９０３，  Ｄｅｃ．  ２００７．
【発明の概要】
【発明が解決しようとする課題】
【０００８】
従来、ゲート寄生抵抗を低減しつつゲート・ドレイン間容量の増加を抑制する技術が知られていなかった。
【０００９】
本実施形態は、ゲート寄生抵抗を低減しつつゲート・ドレイン間容量の増加を抑制するができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
実施形態によれば、複数のゲート端子を含むゲートフィンガー構造のＭＯＳトランジスタを備えた半導体装置は、第１の信号配線、第２の信号配線、第３の信号配線、第４の信号配線及び第５の信号配線を備える。第１の信号配線は、前記複数のゲート端子の両端のそれぞれについて設けられ、一つのゲート端子の一つの端に接続され且つゲート幅方向に対して平行な方向に設けられる。第２の信号配線は、活性領域より外側の領域において前記ゲート幅方向に対して直交する方向に設けられ且つ前記第１の信号配線に接続される。第３の信号配線は、活性領域上においてドレインに接続され且つ前記ゲート幅方向に対して直交する方向に設けられた、ゲート幅より小さい線幅を有する。第４の信号配線は、ソースに接続され且つ前記ゲート幅方向に対して平行な方向に設けられる。第５の信号配線は、前記第４の信号配線に接続され且つ前記第２の信号配線と重ならない配置で設けられる。
【図面の簡単な説明】
【００１１】
【図１】（ａ）は第１の実施形態の半導体装置を説明するための上面構造図であり、（ｂ）は複数の信号配線のレイヤ関係を説明するための模式的な断面図である。
【図２】信号配線のバリエーションについて説明するための図である。
【図３】（ａ）は第２の実施形態の半導体装置を説明するための上面構造図であり、（ｂ）は複数の信号配線のレイヤ関係を説明するための模式的な断面図である。
【図４】第３の実施形態の半導体装置を説明するための上面構造図である。
【図５】信号配線のバリエーションについて説明するための図である。
【図６】第４の実施形態の半導体装置を説明するための上面構造図である。
【図７】第５の実施形態の半導体装置を説明するための上面構造図である。
【図８】第６の実施形態の半導体装置を説明するための上面構造図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照しながら本発明の実施形態に係る半導体装置について詳細に説明する。なお、以下の実施形態では、同一の番号を付した部分については同様の動作を行うものとして、重ねての説明を省略する。
【００１３】
（第１の実施形態）
以下、半導体装置の例として、ゲートとソースとドレインのそれぞれについてフィンガー構造を採用した、一つの高周波ＭＯＳトランジスタを例にとって、説明を行う。
【００１４】
図１（ａ）に、第１の実施形態のトランジスタを説明するための上面構造図を示し、（ｂ）に該トランジスタを構成する複数の信号配線のレイヤ関係を説明するための模式的な断面図を示す。
【００１５】
図１中、１００はトランジスタコア、１０１は活性領域、１１１はゲートフィンガー、１１２はドレインフィンガー、１１３はソースフィンガー、１２１は第１の信号配線、１２２は第２の信号配線、１２３は第３の信号配線、１２４は第４の信号配線、１２５は第５の信号配線、１３１〜１３５は貫通ビア、１４０，１４１は基板端子を示す。また、図１において２００で示す矢印の方向が、「ゲート幅方向」である（ゲート幅方向は、他の図においても同様である）。
【００１６】
詳しくは後述するが、活性領域１００上の各ゲート（ゲート電極１１１）は、第１の信号配線１２１及び第２の信号配線１２２により接続される。活性領域１００上の各ドレイン（ドレイン領域）は、第３の信号配線１２３により接続される。活性領域１００上の各ソース（ソース領域）は、第４の信号配線１２４及び第５の信号配線１２５（並びに配線１１３）により接続される。
【００１７】
第１〜第５の信号配線は、多層メタル構造を用いた配線により配置されるのが望ましい。なお、（ｂ）の断面図は、（ａ）のトランジスタの断面を厳密に表現するためのものではなく、多層メタル構造における第１〜第５の信号配線の深さ方向の位置関係（レイヤ関係）を説明するために模式的に表現したものである。
【００１８】
図１に示されるように、ＭＯＳトランジスタは、トランジスタコア部分１００と、そこからの引き出し配線部分１２１〜１２５とから構成される。トランジスタコア部分１００は、活性領域１０１上に形成され、Ｇ（ｇａｔｅ）、Ｄ（ｄｒａｉｎ）、Ｓ（ｓｏｕｒｃｅ）で示されるように、複数のフィンガー構造１１１〜１１３を備えている。
【００１９】
各ゲートフィンガー１１１は、それぞれ、貫通ビア１３１を介して第１の信号配線１２１に接続される。図１では、各々のゲートフィンガー１１１の両側で（図１のゲートフィンガー１１１の上下端で）、第１の信号配線１２１が接続される。
【００２０】
ここで、貫通ビアは、一つのビア構造のみでも良いし、又は、各メタル層のメタル部分を含んだ構造でも良い。
【００２１】
図１に示されるように、複数の第１の信号配線１２１は、ゲート幅方向に対して直交する角度で配置された第２の信号配線１２２（ゲート幅方向に対して直交する角度で配置された部分を有する第２の信号配線１２２の、当該部分）により、接続される。
【００２２】
なお、第２の信号配線は、活性領域１００（活性領域１００上のゲート）より外側の領域において設けられるのが望ましい。
【００２３】
このような配線により各ゲートフィンガー１１１の両端から信号を入出力することが可能になるため、ゲート寄生抵抗を低減することが可能になる。
【００２４】
なお、図１では、第１の信号配線１２１と第２の信号配線１２２とが、同じレイヤで一体化して形成される場合を想定して示しているが、第１の信号配線１２１と第２の信号配線１２２とが、異なるレイヤで形成され、貫通ビア１３８を介して接続されても良い。この場合に、ゲートフィンガー１１１と第１の信号配線１２１と第２の信号配線１２２の接続には、種々のバリエーションが可能である。例えば、図２の（ａ）又は（ｂ）のように接続されても良いが、これらに制限されるものではない。
【００２５】
各ドレインフィンガー１１２については、活性領域１０１上のドレインから貫通ビア１３２を介して、ゲート幅方向に対して直交する角度で配置された第３の信号配線１２３に接続される。第３の信号配線１２３が活性領域１０１上（すなわち、活性領域１０１内の各ゲート１１１上）を通過する形で、ドレイン間が接続される。なお、第３の信号配線１２３の幅をゲート幅より小さくすることによって、第３の信号配線１２３がゲートフィンガー１１１の外側にはみ出ることがない構造にするのが好ましい。
【００２６】
各ソースフィンガー上の配線１１３は、活性領域１０１上のソースから貫通ビア１３２を介して接続される。各ソースフィンガー上の配線１１３は、その両側で（図１のソースフィンガー１１３の上下端で）、ゲート幅方向に対して平行な第４の信号配線１２４に接続される。すなわち、各ソースフィンガーは、第４の信号配線１２４により活性領域１００上のソースフィンガーの両端から取り出される。複数の第４の信号配線１２４は、ゲート幅方向に対して直交する角度で配置された第５の信号配線１２５により、接続される。
【００２７】
なお、ソースフィンガー上の配線１１３と第４の信号配線１２４とが、同一のレイヤで、一体として形成されても良い。また、第４の信号配線１２４と第５の信号配線１２５とが、同一のレイヤで、一体として形成されても良い。また、ソースフィンガー上の配線１１３と第４の信号配線１２４と第５の信号配線１２５とが、同一のレイヤで、一体として形成されても良い。
【００２８】
なお、以下の説明において、ソースフィンガー上の配線１１３をソースフィンガー１１３と記述することがある。
【００２９】
ここで、図１に示されるように、第５の信号配線１２５と、各ゲートフィンガー１１１を接続する第２の信号配線１２２とが重ならない構造にするのが望ましい。なお、この場合、例えば第２の信号配線１２２と第４の信号配線１２４とが直交しても構わない。
【００３０】
なお、図１の例では、ソースフィンガー１１３の両端に第４の信号配線１２４を接続しているが、その代わりに、ソースフィンガー１１３の片側のみに第４の信号配線１２４を接続しても良い。
【００３１】
また、図１の例では、第５の信号配線１２５を、第２の信号配線１２２の外側に配置しているが、それらが重なることがなければ、他の配置でも良い。例えば、図１の位置関係を反転して、第５の信号配線１２５を、第２の信号配線１２２の内側に配置しても良い。なお、この場合、例えば第１の信号配線１２１と第５の信号配線１２５とが直交しても構わない。
【００３２】
また、図１の例では、トランジスタ基板（図示せず）の電位を決定する基板端子１４０，１４１は、それぞれ、第５の信号配線１２５の外側から貫通ビア１３４を介して接続されているが、取出しが可能な位置であれば、図１とは異なる位置に配置されても構わない。
【００３３】
本実施形態によれば、ゲート端子の両端に信号配線が接続されることにより、ゲートに対する寄生抵抗を低減することが可能となり、高周波回路における利得及び雑音指数の劣化を抑制することができる。また、ゲートに接続される第１の信号配線とドレインに接続される第３の信号配線が互いに直交する形状となるため、ゲート・ドレイン間容量を低減することが可能となり、高周波における利得及び安定性の劣化を抑制することができる。
【００３４】
このように本実施形態によれば、ゲート配線とドレイン配線との交差・オーバーラップを大幅に低減することができるので、（複雑な配線から発生する）ゲート・ドレイン間寄生容量を低減することが可能になる。また、ゲート端子の両端から信号を入出力することができるので、ゲート寄生抵抗を（片側入出力に比べて１／４に）低減することが可能になる。
【００３５】
したがって、本実施形態によれば、ゲート寄生抵抗を低減しつつゲート・ドレイン間容量の増加を抑制するができる。また、これによって、利得特性向上及び発振判定性劣化の抑圧を同時に実現することが可能となる。また、設計の自由度の低下を抑制することが可能になる。
【００３６】
なお、本実施形態の高周波ＭＯＳトランジスタは、様々な用途に利用可能である。例えば、高周波を扱うアナログ回路にも適用可能である。また、例えば、高周波システム、特に無線システムに適用可能である。
【００３７】
以下では、本実施形態のトランジスタの複数の信号配線１２１〜１２５について、多層メタル構造を用いた場合における第１〜第５の信号配線の深さ方向の望ましい位置関係（レイヤ関係）について説明する。
【００３８】
図１（ｂ）に示すように、各ドレインを接続するための第３の信号配線１２３を、各ゲートを接続するための第１及び第２の信号配線１２１，１２２に対して、上層に配置すると望ましい。また、各ソースを接続するための第４及び第５の信号配線１２４，１２５（及びソースフィンガー１１３の配線）を、他の信号配線１２１〜１２３に対して、最下層に配置すると望ましい。図１（ｂ）に模式的に表現するように、各信号配線は、それぞれ、各フィンガー層から高さの異なる貫通ビアによって、接続される。前述のように、貫通ビアは、一つのビア構造のみ又は各メタル層のメタル部分を含んだ構造のいずれかでも構わない。
【００３９】
図１（ａ）及び（ｂ）のような構造によって、ゲートフィンガーの直上を通過する、ドレインに接続される第３の信号配線１２３は、ゲートフィンガーから離れた位置（高さ）に存在することとなるため、両者間の寄生容量を低減することが可能となる。
【００４０】
また、各ソースを接続する第４及び第５の信号配線１２４，１２５が、信号配線１２１〜１２５のうちで最下層となる。このために基板電位に対する配線寄生容量は最大となるが、高周波回路においてはソースを接地する用途又はソースから見込んだインピーダンスが低い用途での使用が大多数であるので、容量の増加による回路特性劣化は非常に小さい。したがって、図１（ｂ）のようなレイヤ関係にすることによって、前述した効果に加えて、さらにゲート・ドレイン寄生容量の低減が可能となる。
【００４１】
このように図１（ｂ）のような構造によれば、各ゲート上を通過する各ドレインを接続する第３の信号配線と、各ゲートとの間に発生する寄生容量（ゲート・ドレイン間寄生容量）を低減することが可能となる。また、各ゲートを接続する第２の信号配線長を最小にすることが可能となるため、長大な配線によるゲート寄生抵抗の増加を抑圧することも可能となる。
【００４２】
なお、本実施形態のトランジスタの信号配線のレイヤ関係は、図１（ｂ）の構造に限定されるものではない。
【００４３】
（第２の実施形態）
以下、第２の実施形態について、第１の実施形態と相違する点を中心に説明する。
【００４４】
本実施形態は、第１の実施形態のトランジスタに（２端子分の）伝送線路を適用したものである。
【００４５】
図３（ａ）に、本実施形態のトランジスタを説明するための上面構造図を示し、（ｂ）に該トランジスタを構成する複数の信号配線のレイヤ関係を説明するための模式的な断面図を示す。
【００４６】
図３中、１５１は第１の伝送線路、１５２は第２の伝送線路、１６１，１６２，１７１は貫通ビア、１８１は底面共通端子、１８２は側面共通端子を示す。
【００４７】
伝送線路は、信号配線部（図３では、１５１，１５２）と共通（グラウンド）端子部（図３ではでは、１８１，１８２）から構成される。
【００４８】
図３では、第１の実施形態において説明したトランジスタの各ゲート・ドレインを接続する第２の信号配線１２２及び第３の信号配線１２３が、それぞれ、第１の伝送線路１５１及び第２の伝送線路１５２に接続される構造となっている。
【００４９】
伝送線路の構造は、例えば、底面共通端子（１８１）を持つマイクロストリップ構造、信号配線の側面に共通端子（１８２）を持つコプレーナ構造、底面・側面の両方に共通端子（１８１，１８２）を持つ底面グラウンド付（グラウンデッド）コプレーナ構造等、どのような構造であっても構わない。なお、図３では、底面グラウンド付コプレーナ構造を例示している。
【００５０】
底面に共通端子１８１を設ける場合は、図３に示すように、トランジスタコア１００及び一部のゲート・ドレイン信号配線にオーバーラップせずに、伝送線路の共通端子が接続されている。
【００５１】
各ソース端子を接続する第４の信号配線１２４又は第５の信号配線１２５（図３では第５の信号配線１２５）は、伝送線路の共通（グラウンド）端子に接続される。
【００５２】
本実施形態によれば、トランジスタの入出力端子が伝送線路となるため、予測が難しい境界面における不要な反射を大きく低減することができ、設計の見積もり精度の向上が容易に可能となる。また、各ソースを接続する第４の信号配線１２４又は第５の信号配線１２５がグラウンド（伝送線路の共通端子）に短い距離で接続することができるため、配線による寄生抵抗・インダクタンスによる不用意な負帰還（ソースディジェネレーション）低減することも同時に可能となる。
【００５３】
以上のように本実施形態によれば、第１の実施形態において述べた効果に加えて、入力（ゲート）・出力（ドレイン）の不連続形状による反射を低減することが可能となる。また、接地（ソース）の寄生抵抗・インダクタンスを低減することにより、不要なフィードバックによる利得低減を抑制することが可能となる。
【００５４】
（第３の実施形態）
以下、第３の実施形態について、第１の実施形態と相違する点を中心に説明する。
【００５５】
本実施形態は、第１の実施形態のトランジスタに複数のトランジスタを適用したものである。
【００５６】
図４に、本実施形態のトランジスタを説明するための上面構造図を示す。
【００５７】
図４中、１２６は第６の信号配線、１２７は第７の信号配線、１２８は第８の信号配線、１４２は基板端子、１３６，１３７は貫通ビアを示す。
【００５８】
図４では、複数のトランジスタコア部１００がゲート幅方向に沿って並べられた構成となっている。各トランジスタコア部１００の各ゲートフィンガー１１１を接続する二つの第２の信号配線１２２は、第６の信号配線１２６により互いに接続される。同様に、各トランジスタコア部１００の各ドレインフィンガー１１２を接続する２つの第３の信号配線１２３は、第７の信号配線１２７により接続され、各トランジスタコア部１００の各ソースフィンガー１１３を接続する２つの第５の信号配線１２５は、第８の信号配線１２８により接続される。
【００５９】
なお、図４では、第３の信号配線１２３と第７の信号配線１２７とが、同じレイヤで一体化して形成される場合を想定して示しているが、第３の信号配線１２３と第７の信号配線１２７とが、異なるレイヤで形成され、貫通ビア（図示せず）を介して接続されても良い。
【００６０】
また、図４では、ソースフィンガー上の配線１１３と第４の信号配線１２４と第５の信号配線１２５と第８の信号配線１２８とが同じレイヤで一体化して形成される場合を想定して示しているが、それら配線の全部又は一部が、異なるレイヤで形成され、貫通ビア（図示せず）を介して接続されても良い。
【００６１】
また、第８の信号配線１２８は、第４の信号配線１２４による接続であっても構わない。すなわち、図４の例では、２つのＭＯＳトランジスタの第５の信号配線１２５同士を接続するために、図５（ａ）のように、第８の信号配線１２８を用いているが、その代わりに、図５（ｂ）のように、２つのＭＯＳトランジスタの第４の信号配線１２４それぞれを延長して、一体化して形成しても良い。
【００６２】
本実施形態によれば、トランジスタのフィンガー数を増やすにあたって、ゲート幅方向に対して直交する方向に極端にトランジスタコア部分が延びることを防ぐことができるので、配線寄生による特性劣化及び半導体上への実装面積増加を抑制することが可能となる。
【００６３】
なお、図４では、ＭＯＳトランジスタが２個の場合を例示したが、ＭＯＳトランジスタが３個以上でも良い。
【００６４】
以上のように本実施形態によれば、第１の実施形態において述べた効果に加えて、ゲートフィンガー数の大きい大型トランジスタにおいて、長大な配線による寄生抵抗・インダクタンスによる利得低減を抑制することが可能となる。
【００６５】
（第４の実施形態）
以下、第４の実施形態について、第２の実施形態又は第３の実施形態と相違する点を中心に説明する。
【００６６】
本実施形態は、第３の実施形態のトランジスタに（２端子分の）伝送線路を適用したものである。あるいは、第２の実施形態のトランジスタに複数のトランジスタを適用したものである。つまり、第１の実施形態のトランジスタに伝送線路かつ複数のトランジスタを適用したものである。
【００６７】
図６に、本実施形態のトランジスタを説明するための上面構造図を示す。
【００６８】
図６では、複数のトランジスタコア１００の各ゲート・ドレインを接続する第６の信号配線１２６及び第７の信号配線１２７が、それぞれ、第１の伝送線路１５１及び第２の伝送線路１５２に接続される構造となっている。
【００６９】
伝送線路の構造は、第２の実施形態にて示したものと同様であり、複数のトランジスタコア部分１００とは共通端子１８１，１８２が重ならない構造となっている。
【００７０】
各トランジスタコア部１００のソース端子が接続された第８の信号配線１２８は、伝送線路の共通端子に接続される。同様に、複数のトランジスタコア部１００の両端部の各ソースを接続する第５の信号配線１２５も共通端子に接続される構造となっている。
【００７１】
なお、図４では底面グラウンド付コプレーナ構造を例示しているが、第２の実施形態と同様、伝送線路の構造は、例えば、マイクロストリップ構造、コプレーナ構造、底面グラウンド付（グラウンデッド）コプレーナ構造等、どのような構造であっても構わない。
【００７２】
本実施形態によれば、第２の実施形態において述べた効果に加え、トランジスタのフィンガー数を増やす際に、ゲート幅方向に対して直交する方向に極端にトランジスタコア部分が延びることを防ぐことができるので、配線寄生による特性劣化及び半導体上への実装面積増加を抑制することが可能となる。
【００７３】
以上のように本実施形態によれば、第１の実施形態及び第３の実施形態において述べた効果に加えて、入力（ゲート）・出力（ドレイン）の不連続形状による反射を低減することが可能となる。また、接地（ソース）の寄生抵抗・インダクタンスを低減することにより、不要なフィードバックによる利得低減を抑制することが可能となる。
【００７４】
（第５の実施形態）
以下、第５の実施形態について、第２の実施形態と相違する点を中心に説明する。
【００７５】
本実施形態は、第２の実施形態のトランジスタに３端子分の伝送線路を適用したものである。
【００７６】
図７に、本実施形態のトランジスタを説明するための上面構造図を示す。
【００７７】
図７中、１５３は第３の伝送線路、１５４は第４の伝送線路、１６３，１６４は貫通ビアを示す。
【００７８】
図７では、各ゲートフィンガーの両側を接続する第２の信号配線１２２は、第３の伝送線路１５３に接続され、各ドレインを接続する第３の信号配線１２３は、第２の伝送線路１５２に接続され、各ソースを接続する第５の信号配線１２５は、第４の伝送線路１５４に接続される。
【００７９】
各伝送線路の共通端子はそれぞれ接続されているが、各信号配線部とは重ならない構成となっている。
【００８０】
なお、第２の伝送線路１５２、第３の伝送線路１５３及び第４の伝送線路１５４のトランジスタコア部に対する向きの組み合わせは、いずれの方向であっても構わない。
【００８１】
なお、図５では底面グラウンド付コプレーナ構造を例示しているが、第２の実施形態と同様、伝送線路の構造は、例えば、マイクロストリップ構造、コプレーナ構造、底面グラウンド付（グラウンデッド）コプレーナ構造等、どのような構造であっても構わない。
【００８２】
本実施形態によれば、ソースを接地する以外のトランジスタ回路であるゲート接地回路又はソースディジェネレーション素子を用いた回路等に対しても、本実施形態のトランジスタを適用し、効果を得ることが容易に可能となる。
【００８３】
以上のように本実施形態によれば、第１の実施形態において述べた効果に加えて、ゲートを交流的に接地するゲート接地回路・カスコード回路並びにソースに抵抗やインダクタを接続する構成によるソースディジェネレーション回路等を実現することが可能となる。
【００８４】
（第６の実施形態）
以下、第６の実施形態について、第３の実施形態又は第５の実施形態と相違する点を中心に説明する。
【００８５】
本実施形態は、第５の実施形態のトランジスタに複数のトランジスタを適用したものである。あるいは、第１の実施形態のトランジスタに３端子分の伝送線路を適用したものである。つまり、第１の実施形態のトランジスタに３端子分の伝送線路かつ複数のトランジスタを適用したものである。
【００８６】
図８に、本実施形態のトランジスタを説明するための上面構造図を示す。
【００８７】
図８では、複数のトランジスタコアの各ゲート・ドレイン・ソースを接続する第６の信号配線１２６、第７の信号配線１２７及び第８の信号配線１２８が、それぞれ、第３の伝送線路１５３、第２の伝送線路１５２及び第４の伝送線路１５４に接続される構造となっている。
【００８８】
各伝送線路の共通端子はそれぞれ接続されているが、各信号配線部とは重ならない構成となっている。
【００８９】
なお、第２の伝送線路１５２、第３の伝送線路１５３及び第４の伝送線路１５４のトランジスタコア部に対する向きの組み合わせは、いずれの方向であっても構わない。
【００９０】
なお、図８では底面グラウンド付コプレーナ構造を例示しているが、第２の実施形態と同様、伝送線路の構造は、例えば、マイクロストリップ構造、コプレーナ構造、底面グラウンド付（グラウンデッド）コプレーナ構造等、どのような構造であっても構わない。
【００９１】
本実施形態によれば、第５の実施形態において述べた効果に加え、トランジスタのフィンガー数を増やす際に、ゲート幅方向に対して直交する方向に極端にトランジスタコア部分が延びることを防ぐことができるので、配線寄生による特性劣化や半導体上への実装面積増加を抑制することが可能となる。
【００９２】
以上のように本実施形態によれば、第６の実施形態において述べた効果に加えて、ゲートフィンガー数の大きい大型トランジスタにおいて、長大な配線による寄生抵抗・インダクタンスによる利得低減を抑制することが可能となる。
【００９３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９４】
１００…トランジスタコア、１０１…活性領域、１１１…ゲートフィンガー、１１２…ソースフィンガー、１１３…ドレインフィンガー、１２１〜１２８…信号配線、１３１〜１３８，１６１〜１６４，１７１…貫通ビア、１４０〜１４２…基板端子、１５１〜１５４…伝送線路、１８１…底面共通端子、１８２…側面共通端子。
【図１】
2015032786.tif 000003
【図２】
2015032786.tif 000004
【図３】
2015032786.tif 000005
【図４】
2015032786.tif 000006
【図５】
2015032786.tif 000007
【図６】
2015032786.tif 000008
【図７】
2015032786.tif 000009
【図８】
2015032786.tif 000010