(57)【要約】【課題】コンタクトホールの数をより多くすることによりコンタクト抵抗を低減した半導体装置を提供する。【解決手段】Ｎ型ウェル１３、Ｐ型ボディー拡散層１４、Ｎ＋型ソース拡散層１８、Ｎ＋型ドレイン拡散層１９及びＰ＋型ボディーコンタクト領域３２を具備し、複数のＰ＋型ボディーコンタクト領域３２はゲート電極１７ａ，１７ｂに沿って一列に形成され、複数の第１のコンタクトホール２５は前記ゲート電極に沿って一列に形成され、複数の第２のコンタクトホール２７は前記ゲート電極に沿って一列に形成され、複数の第１のコンタクトホール２５のピッチは、複数の第２のコンタクトホール２７のピッチと同一であり、複数のＰ＋型ボディーコンタクト領域３２のピッチは、複数の第１のコンタクトホール２５のピッチより大きい半導体装置である。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体層に形成された第１導電型の第１拡散層と、
前記第１拡散層及び前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極のチャネル長方向の一方側に形成され、前記第１拡散層内に形成されたソース領域及びドレイン領域の一方の第２導電型の第２拡散層と、
前記第１のゲート電極のチャネル長方向の他方側に形成され、前記半導体層に形成されたソース領域及びドレイン領域の他方の第２導電型の第３拡散層と、
前記第２拡散層内に形成され、前記第１拡散層と電気的に接続された複数の第１導電型の第４拡散層と、
前記半導体層、前記第１拡散層及び前記ゲート電極上に形成された絶縁膜と、
前記絶縁膜に形成され、前記第２拡散層及び前記第４拡散層上に形成された複数の第１のコンタクトホールと、
前記絶縁膜に形成され、前記第３拡散層上に形成された複数の第２のコンタクトホールと、
を具備し、
前記複数の第４拡散層は前記ゲート電極に沿って一列に形成されており、前記複数の第４拡散層の相互間に前記第２拡散層が形成されており、
前記複数の第１のコンタクトホールは前記ゲート電極に沿って一列に形成されており、
前記複数の第２のコンタクトホールは前記ゲート電極に沿って一列に形成されており、
前記複数の第１のコンタクトホールのピッチは、前記複数の第２のコンタクトホールのピッチと同一であり、
前記複数の第４拡散層のピッチは、前記複数の第１のコンタクトホールのピッチより大きいことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記複数の第１のコンタクトホールは、前記第２拡散層と重なり且つ前記第４拡散層と重ならないコンタクトホールと、前記第４拡散層と重なり且つ前記第２拡散層と重ならないコンタクトホールを有することを特徴とする半導体装置。
【請求項３】
請求項２において、
前記複数の第１のコンタクトホールは、前記第２拡散層と重なり且つ前記第４拡散層と重なるコンタクトホールを有することを特徴とする半導体装置。
【請求項４】
請求項２または３において、
前記複数の第４拡散層の少なくとも一つは、前記複数の第１のコンタクトホールのいずれにも重ならないことを特徴とする半導体装置。
【請求項５】
請求項１において、
前記複数の第１のコンタクトホールは、前記第２拡散層とコンタクトをとるコンタクトホールと、前記第４拡散層とコンタクトをとるコンタクトホールを有することを特徴とする半導体装置。
【請求項６】
請求項５において、
前記複数の第１のコンタクトホールは、前記第２拡散層及び前記第４拡散層の両方とコンタクトをとるコンタクトホールを有することを特徴とする半導体装置。
【請求項７】
請求項５または６において、
前記複数の第４拡散層の少なくとも一つは、前記複数の第１のコンタクトホールのいずれともコンタクトをとらないことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来のＮチャネルＬＤＭＯＳ（Ｌａｔｅｒａｌ Ｄｉｆｆｕｓｅｄ ＭＯＳ）について説明する。
ＮチャネルＬＤＭＯＳは、シリコン基板のウェル上に形成されたゲート電極と、ゲート電極の一方側のウェルにゲート電極と重なるように形成されたＰ型ボディー拡散層と、Ｐ型ボディー拡散層内に形成され且つゲート電極下に位置するチャネル領域と、Ｐ型ボディー拡散層に形成されたＮ＋型ソース拡散層及び複数のＰ＋型ボディーコンタクト領域と、ゲート電極の他方側のシリコン基板に形成されたＮ＋型ドレイン拡散層を有している（例えば特許文献１参照）。
【０００３】
ウェル、Ｐ型ボディー拡散層及びゲート電極上には層間絶縁膜が形成されている。この層間絶縁膜には、Ｎ＋型ソース拡散層とコンタクトをとる第１のコンタクトホール、Ｎ＋型ドレイン拡散層とコンタクトをとる第２のコンタクトホール、及びＰ＋型ボディーコンタクト領域とコンタクトをとる第３のコンタクトホールが形成されている。
【０００４】
上記ＮチャネルＬＤＭＯＳでは、Ｎ＋型ソース拡散層とＮ＋型ドレイン拡散層の間の抵抗を下げて大きな電流を流しやすくすることが求められている。そのためには第１のコンタクトホールの数及び第２のコンタクトホールの数を多くするとよい。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１６１５５
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の幾つかの態様は、コンタクトホールの数をより多くすることによりコンタクト抵抗を低減した半導体装置に関連している。
【課題を解決するための手段】
【０００７】
本発明の一態様は、半導体層に形成された第１導電型の第１拡散層と、前記第１拡散層及び前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極のチャネル長方向の一方側に形成され、前記第１拡散層内に形成されたソース領域及びドレイン領域の一方の第２導電型の第２拡散層と、前記第１のゲート電極のチャネル長方向の他方側に形成され、前記半導体層に形成されたソース領域及びドレイン領域の他方の第２導電型の第３拡散層と、前記第２拡散層内に形成され、前記第１拡散層と電気的に接続された複数の第１導電型の第４拡散層と、前記半導体層、前記第１拡散層及び前記ゲート電極上に形成された絶縁膜と、前記絶縁膜に形成され、前記第２拡散層及び前記第４拡散層上に形成された複数の第１のコンタクトホールと、前記絶縁膜に形成され、前記第３拡散層上に形成された複数の第２のコンタクトホールと、を具備し、前記複数の第４拡散層は前記ゲート電極に沿って一列に形成されており、前記複数の第４拡散層の相互間に前記第２拡散層が形成されており、前記複数の第１のコンタクトホールは前記ゲート電極に沿って一列に形成されており、前記複数の第２のコンタクトホールは前記ゲート電極に沿って一列に形成されており、前記複数の第１のコンタクトホールのピッチは、前記複数の第２のコンタクトホールのピッチと同一であり、前記複数の第４拡散層のピッチは、前記複数の第１のコンタクトホールのピッチより大きいことを特徴とする半導体装置である。
【０００８】
上記本発明の一態様によれば、複数の第１のコンタクトホールのピッチを、複数の第２のコンタクトホールのピッチと同一とすることにより、複数の第４拡散層のピッチが複数の第１のコンタクトホールのピッチより大きくても、第２拡散層上に形成された第１のコンタクトホールの数を多くすることができる。それにより第２拡散層と第１のコンタクトホールとのコンタクト抵抗を低減させることができる。
【０００９】
なお、上記の半導体層とは、半導体基板、エピタキシャル層、ウェルを含み、半導体基板または半導体層に形成された不純物拡散層も含む意味である。
【００１０】
また、上記本発明の一態様において、前記複数の第１のコンタクトホールは、前記第２拡散層と重なり且つ前記第４拡散層と重ならないコンタクトホールと、前記第４拡散層と重なり且つ前記第２拡散層と重ならないコンタクトホールを有するとよい。
【００１１】
また、上記本発明の一態様において、前記複数の第１のコンタクトホールは、前記第２拡散層と重なり且つ前記第４拡散層と重なるコンタクトホールを有するとよい。これにより、第２拡散層と第１のコンタクトホールとのコンタクト抵抗を低減させることができる。
【００１２】
また、上記本発明の一態様において、前記複数の第４拡散層の少なくとも一つは、前記複数の第１のコンタクトホールのいずれにも重ならなくてもとよい。
【００１３】
また、上記本発明の一態様において、前記複数の第１のコンタクトホールは、前記第２拡散層とコンタクトをとるコンタクトホールと、前記第４拡散層とコンタクトをとるコンタクトホールを有するとよい。
【００１４】
また、上記本発明の一態様において、前記複数の第１のコンタクトホールは、前記第２拡散層及び前記第４拡散層の両方とコンタクトをとるコンタクトホールを有するとよい。これにより、第２拡散層と第１のコンタクトホールとのコンタクト抵抗を低減させることができる。
【００１５】
また、上記本発明の一態様において、前記複数の第４拡散層の少なくとも一つは、前記複数の第１のコンタクトホールのいずれともコンタクトをとらなくてもよい。
【図面の簡単な説明】
【００１６】
【図１】本発明の一態様に係る半導体装置を示す平面図。
【図２】図１に示す１Ｂ−１Ｂ線に沿った断面図。
【図３】ＮチャネルＬＤＭＯＳの比較例を示す平面図。
【図４】本発明の一態様に係る半導体装置を示す平面図。
【図５】本発明の一態様に係る半導体装置を示す平面図。
【図６】本発明の一態様に係る半導体装置を示す平面図。
【図７】本発明の一態様に係る半導体装置を示す平面図。
【図８】本発明の一態様に係る半導体装置を示す平面図。
【発明を実施するための形態】
【００１７】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１８】
［実施の形態１］
図１は、本発明の一態様に係る半導体装置を示す平面図である。図２は、図１に示す１Ｂ−１Ｂ線に沿った断面図である。この半導体装置はＮチャネルＬＤＭＯＳである。
【００１９】
図２に示すように、Ｐ型シリコン基板１１にはＮ−型ウェル１３が形成されている。Ｎ−型ウェル１３の表面にはＬＯＣＯＳ酸化膜１６が形成されている。ＬＯＣＯＳ酸化膜１６が形成されていない領域はソース及びドレインが形成されるアクティブ領域となる。ＬＯＣＯＳ酸化膜１６が形成されていないＮ型ウェル１３の表面にはゲート絶縁膜１２が形成されている。
【００２０】
Ｎ型ウェル１３にＰ型不純物を導入することにより、Ｎ型ウェル１３にはＰ型ボディー拡散層１４が形成されている。次いで、ＬＯＣＯＳ酸化膜１６及びゲート絶縁膜１２上にはゲート電極１７ａ，１７ｂが形成されている。ゲート電極１７ａ，１７ｂは、ポリシリコン膜を形成し、このポリシリコン膜を加工することで形成される。
【００２１】
Ｐ型ボディー拡散層１４にはＮ＋型ソース拡散層１８が形成されており、Ｎ型ウェル１３にはＮ＋型ドレイン拡散層１９が形成されている。Ｎ＋型ソース拡散層１８内には部分的にＰ型ボディー拡散層１４に接続するためのＰ＋型ボディーコンタクト領域３２が形成されている。
【００２２】
Ｎ−型ウェル１３、Ｐ型ボディー拡散層１４、ゲート電極１７ａ，１７ｂ及びＬＯＣＯＳ酸化膜１６を含む全面上には層間絶縁膜２４が形成されている。層間絶縁膜２４には複数の第１のコンタクトホール２５及び複数の第２のコンタクトホール２７が形成されている。第１及び第２のコンタクトホール２５，２７には導電膜２６が埋め込まれている。
【００２３】
図１に示すように、ゲート電極１７ａ，１７ｂのチャネル長方向の一方側には複数のＰ＋型ボディーコンタクト領域３２が形成されている。複数のＰ＋型ボディーコンタクト領域３２はゲート電極１７ａ，１７ｂに沿って一列に形成されており、Ｐ＋型ボディーコンタクト領域３２はＰ型ボディー拡散層１４に接続されている。複数のＰ＋型ボディーコンタクト領域３２の周囲にはＮ＋型ソース拡散層１８が形成されており、複数のＰ＋型ボディーコンタクト領域３２の相互間にはＮ＋型ソース拡散層１８が形成されている。
【００２４】
複数の第１のコンタクトホール２５はゲート電極１７ａ，１７ｂに沿って一列に形成されており、複数の第２のコンタクトホール２７はゲート電極１７ａ，１７ｂに沿って一列に形成されている。複数の第１のコンタクトホール２５のピッチは、複数の第２のコンタクトホール２７のピッチと同一であり、このピッチは小さい方がよい。ピッチを小さくすることにより、コンタクトホールの数を多くすることができるからである。また、そのピッチは、デザインルール上の最小ピッチであることが好ましい。また、そのピッチは、例えば２．０μｍ以下であることが好ましい。さらに好ましくは１．２μm以下である。
【００２５】
複数の第１のコンタクトホール２５のピッチは、複数の第２のコンタクトホール２７のピッチと同一である。また、複数のＰ＋型ボディーコンタクト領域３２のピッチは、複数の第１のコンタクトホール２５のピッチより大きい。
【００２６】
なお、本明細書において、「ピッチ」とは、隣り合うパターンの中心間の距離をいい、具体的には、図１に示す平面図における隣り合うＰ＋型ボディーコンタクト領域３２のパターンの中心間の距離、隣り合う第１のコンタクトホール２５のパターンの中心間の距離、隣り合う第２のコンタクトホール２７のパターンの中心間の距離である。
【００２７】
また、本明細書において、ピッチが「同一」であるとは、完全に同一を含むだけではなく、一方のピッチの大きさが他方のピッチ大きさの９０％以上１００％未満である場合も含む意味である。現実に加工した場合は、多少の誤差が発生するのが当然だからである。
【００２８】
第２のコンタクトホール２７は、ゲート電極１７ａ，１７ｂのチャネル長方向の他方側に形成されたＮ＋型ドレイン拡散層１９に接続する複数のドレインコンタクトホールである。
【００２９】
第１のコンタクトホール２５は、Ｎ＋型ソース拡散層１８上に位置するソースコンタクトホール２５ａと、Ｐ＋型ボディーコンタクト領域３２上に位置するボディーコンタクトホール２５ｂと、Ｎ＋型ソース拡散層１８及びＰ＋型ボディーコンタクト領域３２の両方の上に位置するソース・ボディーコンタクトホール２５ｃの３種類を有している。本実施の形態のＬＤＭＯＳは、Ｎ＋型ソース拡散層１８とＰ＋型ボディーコンタクト領域３２が同電位になるため、その両方とコンタクトをとることが可能となる。
【００３０】
ソースコンタクトホール２５ａはＮ＋型ソース拡散層１８とコンタクトをとるコンタクトホールである。ボディーコンタクトホール２５ｂはＰ＋型ボディーコンタクト領域３２とコンタクトをとるコンタクトホールである。ソース・ボディーコンタクトホール２５ｃは、Ｎ＋型ソース拡散層１８及びＰ＋型ボディーコンタクト領域３２の両方とコンタクトをとるコンタクトホールである。
【００３１】
別言すれば、ソースコンタクトホール２５ａは、Ｎ＋型ソース拡散層１８と重なり且つＰ＋型ボディーコンタクト領域３２と重ならないコンタクトホールである。ボディーコンタクトホール２５ｂは、Ｐ＋型ボディーコンタクト領域３２と重なり且つＮ＋型ソース拡散層１８と重ならないコンタクトホールである。ソース・ボディーコンタクトホール２５ｃは、Ｎ＋型ソース拡散層１８と重なり且つＰ＋型ボディーコンタクト領域３２と重なるコンタクトホールである。また、複数のＰ＋型ボディーコンタクト領域３２の少なくとも一つは、ボディーコンタクトホール２５ｂ及びソース・ボディーコンタクトホール２５ｃの両方に重なっている。
【００３２】
なお、本明細書において、「重なる」とは、上層のパターンと下層のパターンが平面視において重なることをいい、具体的には、図１に示す平面図においてコンタクトホールのパターンがその下の拡散層または領域のパターンと重なることをいう。また、「重ならない」とは、上層のパターンと下層のパターンが平面視において重ならないことをいい、具体的には、図１に示す平面図においてコンタクトホールのパターンがその下の拡散層または領域のパターンと重ならないことをいう。
【００３３】
＜比較例＞
図３は、ＮチャネルＬＤＭＯＳの比較例を示す平面図であり、図１と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００３４】
図３に示すように、複数のＰ＋型ボディーコンタクト領域１３２はゲート電極１７ａ，１７ｂに沿って一列に形成されている。複数のＰ＋型ボディーコンタクト領域１３２の相互間にはＮ＋型ソース拡散層１８が形成されている。
【００３５】
複数の第１のコンタクトホール１２５はゲート電極１７ａ，１７ｂに沿って一列に形成されている。複数の第１のコンタクトホール１２５のピッチは、複数の第２のコンタクトホール２７のピッチより大きい。
【００３６】
複数のＰ＋型ボディーコンタクト領域１３２のピッチは、複数の第２のコンタクトホール２７のピッチより大きい。
【００３７】
第１のコンタクトホール１２５は、Ｎ＋型ソース拡散層１８上に位置するソースコンタクトホール１２５ａと、Ｐ＋型ボディーコンタクト領域１３２上に位置するボディーコンタクトホール１２５ｂの２種類を有している。ソースコンタクトホール１２５ａとボディーコンタクトホール１２５ｂは、交互に配置されている。
【００３８】
ソースコンタクトホール１２５ａはＮ＋型ソース拡散層１８とコンタクトをとるコンタクトホールである。ボディーコンタクトホール１２５ｂはＰ＋型ボディーコンタクト領域１３２とコンタクトをとるコンタクトホールである。
【００３９】
上記比較例のＮチャネルＬＤＭＯＳでは、Ｎ＋型ソース拡散層１８とＮ＋型ドレイン拡散層１９の間の抵抗を下げて大きな電流を流しやすくするために、一列に配置される複数の第２のコンタクトホール２７をデザインルール上最小ピッチで配置し、一列に配置される複数のＰ＋型ボディーコンタクト領域１３２を最小ピッチで配置するため、複数のＰ＋型ボディーコンタクト領域１３２のピッチが複数の第２のコンタクトホール２７のピッチより広くなる。また、ソースコンタクトホール１２５ａをＮ＋型ソース拡散層１８上に配置し、ボディーコンタクトホール１２５ｂをＰ＋型ボディーコンタクト領域１３２上に配置するため、第１のコンタクトホール１２５のピッチが第２のコンタクトホール２７のピッチより広くなる。その結果、ソースコンタクトホール１２５ａの数が少なくなり、ソースコンタクト抵抗を十分に低減することができず、Ｎ＋型ソース拡散層１８とＮ＋型ドレイン拡散層１９の間の抵抗を十分に低減することができない。
【００４０】
これに対し、本実施の形態１では、ソースコンタクトホール２５ａをＮ＋型ソース拡散層１８上に配置し、ボディーコンタクトホール２５ｂをＰ＋型ボディーコンタクト領域３２上に配置するという設計思想を排除することで、複数の第１のコンタクトホール２５のピッチを、複数の第２のコンタクトホール２７のピッチと同一とすることができる。その結果、図３に示す比較例のＮチャネルＬＤＭＯＳでは、ソースコンタクトホール１２５ａが５個であるのに対し、図１に示す本実施の形態１のＮチャネルＬＤＭＯＳでは、ソース・ボディーコンタクトホール２５ｃを３個形成でき、その３個のソース・ボディーコンタクトホール２５ｃがソースコンタクトホール１．５個相当と換算すると、ソースコンタクトホール２５ａを６．５個相当に増やすことができるといえる。このようにソースコンタクトホールの数を増やすことによりソースコンタクト抵抗を低減させることができ、オン抵抗の改善に寄与する。
【００４１】
なお、Ｎ＋型ソース拡散層１８とＰ＋型ボディーコンタクト領域３２が同電位であるため、Ｎ＋型ソース拡散層１８及びＰ＋型ボディーコンタクト領域３２それぞれと層間絶縁膜２４との間にシリサイド膜を形成する構成を本実施の形態に加えてもよい。
【００４２】
［実施の形態２］
図４は、本発明の一態様に係る半導体装置を示す平面図であり、図１と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００４３】
図４に示す複数のＰ＋型ボディーコンタクト領域２３２のピッチは、図１に示す複数のＰ＋型ボディーコンタクト領域３２のピッチより大きい。
【００４４】
本実施の形態においても実施の形態１と同様の効果を得ることができる。
詳細には、本実施の形態のＮチャネルＬＤＭＯＳでは、ソース・ボディーコンタクトホール２５ｃを２個形成でき、その２個のソース・ボディーコンタクトホール２５ｃがソースコンタクトホール１個相当と換算すると、ソースコンタクトホール２５ａを９個相当にすることができる。
【００４５】
［実施の形態３］
図５は、本発明の一態様に係る半導体装置を示す平面図であり、図４と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００４６】
図５に示す複数のＰ＋型ボディーコンタクト領域３３２のピッチは、図４に示す複数のＰ＋型ボディーコンタクト領域２３２のピッチより大きい。
【００４７】
本実施の形態においても実施の形態２と同様の効果を得ることができる。
詳細には、本実施の形態のＮチャネルＬＤＭＯＳでは、ソース・ボディーコンタクトホール２５ｃを３個形成でき、その３個のソース・ボディーコンタクトホール２５ｃがソースコンタクトホール１．５個相当と換算すると、ソースコンタクトホール２５ａを９．５個相当にすることができる。
【００４８】
［実施の形態４］
図６は、本発明の一態様に係る半導体装置を示す平面図であり、図１と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００４９】
図６に示す複数のＰ＋型ボディーコンタクト領域４３２それぞれの大きさ（面積）は、図１に示す複数のＰ＋型ボディーコンタクト領域３２の大きさより小さい。
【００５０】
複数のＰ＋型ボディーコンタクト領域４３２の少なくとも一つは、ボディーコンタクトホール２５ｂ及びソース・ボディーコンタクトホール２５ｃの両方に重なっていない。即ち、複数のＰ＋型ボディーコンタクト領域４３２の少なくとも一つ４３２ａは、第１のコンタクトホール２５に重なっていない。
【００５１】
また、複数のＰ＋型ボディーコンタクト領域４３２の少なくとも一つ４３２ｂは、ソース・ボディーコンタクトホール２５ｃだけに重なり、ボディーコンタクトホール２５ｂに重なっていない。
【００５２】
本実施の形態においても実施の形態１と同様の効果を得ることができる。
詳細には、本実施の形態のＮチャネルＬＤＭＯＳでは、ソース・ボディーコンタクトホール２５ｃを２個形成でき、その２個のソース・ボディーコンタクトホール２５ｃがソースコンタクトホール１個相当と換算すると、ソースコンタクトホール２５ａを１０個相当にすることができる。
【００５３】
［実施の形態５］
図７は、本発明の一態様に係る半導体装置を示す平面図であり、図１と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００５４】
図７に示す複数のＰ＋型ボディーコンタクト領域５３２それぞれの大きさ（面積）は、図１に示す複数のＰ＋型ボディーコンタクト領域３２の大きさより小さい。また、図７に示す複数のＰ＋型ボディーコンタクト領域５３２のピッチは、図１に示す複数のＰ＋型ボディーコンタクト領域３２のピッチより小さい。
【００５５】
本実施の形態においても実施の形態１と同様の効果を得ることができる。
詳細には、本実施の形態のＮチャネルＬＤＭＯＳでは、ソース・ボディーコンタクトホール２５ｃを４個形成でき、その４個のソース・ボディーコンタクトホール２５ｃがソースコンタクトホール２個相当と換算すると、ソースコンタクトホール２５ａを７個相当にすることができる。
【００５６】
［実施の形態６］
図８は、本発明の一態様に係る半導体装置を示す平面図であり、図１と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００５７】
図８に示す複数のＰ＋型ボディーコンタクト領域６３２それぞれの大きさ（面積）は、図１に示す複数のＰ＋型ボディーコンタクト領域３２の大きさより大きい。また、図８に示す複数のＰ＋型ボディーコンタクト領域６３２のピッチは、図１に示す複数のＰ＋型ボディーコンタクト領域３２のピッチより大きい。
【００５８】
本実施の形態においても実施の形態１と同様の効果を得ることができる。
詳細には、本実施の形態のＮチャネルＬＤＭＯＳでは、ソース・ボディーコンタクトホール２５ｃを３個形成でき、その３個のソース・ボディーコンタクトホール２５ｃがソースコンタクトホール１．５個相当と換算すると、ソースコンタクトホール２５ａを６．５個相当にすることができる。
【００５９】
なお、実施の形態１〜６において、Ｎ型ウェル１３を半導体層と読み替え、Ｐ型ボディー拡散層１４を第１拡散層と読み替え、Ｎ＋型ソース拡散層１８を第２拡散層と読み替え、Ｎ＋型ドレイン拡散層１９を第３拡散層と読み替え、Ｐ＋型ボディーコンタクト領域３２を第４拡散層と読み替えてもよい。
【００６０】
また、上記の実施の形態１〜６を互いに適宜組合せて実施してもよい。
【００６１】
また、本発明において、特定のＡ（以下「Ａ」という）の上（または下）に特定のＢ（以下「Ｂ」という）を形成する（Ｂが形成される）というとき、Ａの上（または下）に直接Ｂを形成する（Ｂが形成される）場合に限定されない。Ａの上（または下）に本発明の作用効果を阻害しない範囲で、他のものを介してＢを形成する（Ｂが形成される）場合も含む。
【符号の説明】
【００６２】
１１…Ｐ型シリコン基板、１２…ゲート絶縁膜、１３…Ｎ−型ウェル、１４…Ｐ型ボディー拡散層、１６…ＬＯＣＯＳ酸化膜、１７ａ，１７ｂ…ゲート電極、１８…Ｎ＋型ソース拡散層、１９…Ｎ＋型ドレイン拡散層、２４…層間絶縁膜、２５…第１のコンタクトホール、２５ａ…ソースコンタクトホール、２５ｂ…ボディーコンタクトホール、２５ｃ…ソース・ボディーコンタクトホール、２６…導電膜、２７…第２のコンタクトホール、３２…Ｐ＋型ボディーコンタクト領域、１２５ａ…ソースコンタクトホール、１２５ｂ…ボディーコンタクトホール、１３２，２３２，３３２，４３２，４３２ａ，４３２ｂ，５３２，６３２…Ｐ＋型ボディーコンタクト領域。
【図１】
2015032733.tif 000003
【図２】
2015032733.tif 000004
【図３】
2015032733.tif 000005
【図４】
2015032733.tif 000006
【図５】
2015032733.tif 000007
【図６】
2015032733.tif 000008
【図７】
2015032733.tif 000009
【図８】
2015032733.tif 000010