(57)【要約】【課題】高い電界効果移動度と、高い信頼性を同時に有し、Ｖｔｈ(閾値電圧)のバラツキの小さい薄膜トランジスタを提供する。【解決手段】絶縁層が、チャネル層となる酸化物層とゲート電極とに挟持された積層構造を少なくとも有する薄膜トランジスタであって、前記チャネル層の伝導帯下端から価電子帯上端に向かって１ｅＶ〜３．５ｅＶの部分における状態密度の最大値Ｄｍａｘが１×１０１３ｃｍ−２ｅＶ−１以下であり、電界効果移動度が１５ｃｍ２／Ｖｓ以上であることを特徴とする薄膜トランジスタ。【選択図】図３
2015032655.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層が、チャネル層となる酸化物層とゲート電極とに挟持された積層構造を少なくとも有する薄膜トランジスタであって、
前記チャネル層の伝導帯下端から価電子帯上端に向かって１ｅＶ〜３．５ｅＶの部分における状態密度の最大値Ｄｍａｘが１×１０１３ｃｍ−２ｅＶ−１以下であり、電界効果移動度が１５ｃｍ２／Ｖｓ以上であることを特徴とする薄膜トランジスタ。
【請求項２】
前記酸化物層が、酸化インジウムを少なくとも含むことを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
前記酸化物層が、酸化インジウムと、Ｚｎ、Ｇａ、Ｓｎ、Ｍｇ、Ｓｂ、Ｚｒ、Ｈｆ、Ｇｅ、Ｓｉ、Ｔｉ、Ｍｎ、Ｗ、Ｍｏ、Ｖ、Ｃｕ、Ｎｉ、Ｃｏ、Ｆｅ、Ｃｒ、Ｎｂ、Ａｌ、Ｂ、Ｓｃ、Ｙ及びランタノイド類からなる群より選択される１以上の元素とを少なくとも含むことを特徴とする請求項１又は２に記載の薄膜トランジスタ。
【請求項４】
前記酸化物層の膜密度が５．５ｇ／ｃｍ３以上であることを特徴とする請求項１〜３のいずれかに記載の薄膜トランジスタ。
【請求項５】
前記絶縁層の表面粗さの二乗平均の平方根Ｒｒｍｓが、前記絶縁層の２０×２０μｍ２の領域において、Ｒｒｍｓ＝０．５〜５．１Åの範囲であることを特徴とする請求項１〜４のいずれかに記載の薄膜トランジスタ。
【請求項６】
請求項１〜５のいずれかに記載の薄膜トランジスタを備える電子機器。
【請求項７】
複数の前記薄膜トランジスタのＶｔｈのバラツキが３Ｖ以内である請求項６に記載の電子機器。
【請求項８】
液晶ディスプレイ用パネル、有機ＥＬディスプレイ用パネル、ＭＥＭＳ、ＲＦＩＤタグ、Ｘ線ディテクタパネル、指紋センサ、フォトセンサ、又はパワー半導体である請求項６又は７に記載の電子機器。
【請求項９】
請求項１〜５のいずれかに記載の薄膜トランジスタの製造方法であって、
前記ゲート電極に接して前記絶縁層となるゲート絶縁膜を成膜する工程と、
成膜されたゲート絶縁膜を２００℃／ｍｉｎ以下の降温速度で冷却する工程とを含む薄膜トランジスタの製造方法。
【請求項１０】
前記チャネル層となる酸化物層に接して層間絶縁膜を形成する工程と、
成膜された層間絶縁膜を２００℃／ｍｉｎ以下の降温速度で冷却する工程とをさらに含む請求項９に記載の薄膜トランジスタの製造方法。
【請求項１１】
前記チャネル層となる酸化物層に接して保護絶縁膜を形成する工程と、
成膜された保護絶縁膜を２００℃／ｍｉｎ以下の降温速度で冷却する工程とをさらに含む請求項９又は１０に記載の薄膜トランジスタの製造方法。
【請求項１２】
前記ゲート絶縁膜、層間絶縁膜又は保護絶縁膜を成膜する際のシランガス／亜酸化窒素ガスの流量比が１／１０〜１／１００である請求項９〜１１のいずれかに記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、酸化物層を有する積層構造をチャネル層に用いた薄膜トランジスタに関する。
【背景技術】
【０００２】
電界効果トランジスタ（ＦＥＴ）は、半導体メモリ集積回路の単位電子素子、高周波信号増幅素子、液晶駆動用素子等として広く用いられている。薄膜トランジスタ（ＴＦＴ）は、電界効果トランジスタの一種である。近年における画像表示装置のめざましい発展に伴い、このＴＦＴは、各種の画像表示装置において、スイッチング素子として、多用されている。各種の画像表示装置には、液晶画像表示装置（ＬＣＤ）、有機エレクトロルミネッセンス（ＥＬ）画像表示装置等がある。
【０００３】
ディスプレイの代表であるＬＣＤは、中小型パネル分野やＴＶ用途の大型映像表示パネル分野で主流を占めている。一方で、有機ＥＬ画像表示装置は、高精彩の点でＬＣＤより優れるため、今後の展開が期待されている。
【０００４】
ＬＣＤは、動画解像度の改善や三次元ディスプレイの普及に伴い、フレームレートの高速化が進んでいる。高フレームレート駆動は動画解像度向上に有効であり、更なるフレームレートの高速化が求められている。映像表示用装置の展望として、大画面、高精細、高フレームレート駆動がキーワードとなっており、この実現に必要な性能がＴＦＴに求められている。例えば、大画面化による画素容量の増大、高精細化による走査線数の増大、フレームレートの増大に伴い、ＴＦＴには高い移動度が要求されている。
【０００５】
従来のＬＣＤで使用されている、ａ−Ｓｉ：Ｈ（水素化アモルファスシリコン）ＴＦＴの移動度は、最高で２ｃｍ２／Ｖｓ程度である。しかし、映像表示ディスプレイに求められる大画面、高精細、高フレームレート駆動には、この程度の移動度では、対応できなくなりつつある。
【０００６】
加えて、有機ＥＬ素子は電流駆動素子であり、画面の輝度向上にはドライブＴＦＴの電流値増大が求められるため、有機ＥＬ画像表示装置には、高移動度ＴＦＴが不可欠である。また、有機ＥＬ画像表示装置の駆動に使用されるＴＦＴには、高移動度に加えて、電流ストレスに対する信頼性が要求される。現状では、移動度と信頼性の両方を満たすＴＦＴ材料の候補として、低温ｐｏｌｙ−Ｓｉ（ＬＴＰＳ）が挙げられている。しかしながら、レーザー結晶化時の使用ビーム長の関係で実現できる画面サイズが制限されることや、レーザー光のショット間バラツキによって生じるＴＦＴ特性の面内不均一性も問題となっている。
【０００７】
ａ−Ｓｉ：Ｈ  ＴＦＴやＬＴＰＳに代えて、酸化物半導体を用いたＴＦＴが注目されている。例えば、酸化亜鉛（ＺｎＯ）又は酸化インジウムガリウム亜鉛（ＩＧＺＯ）等の酸化物半導体を、活性層（半導体層）に用いたＴＦＴは移動度等において優れた性質を示し、その改良開発が進められている。
【０００８】
酸化物半導体はイオン性の高い結合で構成されており、結晶質であっても、非晶質であっても、電子移動度の違いが小さいことが特徴である。即ち、非晶質状態でも比較的高い電子移動度が実現できることを特徴とする。
また、酸化物半導体は、結晶化した場合にも粒界障壁の影響を受けにくく、面内均一性を必要とする大面積化に適したＴＦＴを作製することが可能である。
さらに、酸化物半導体は、価電子帯近傍に酸素欠陥由来のギャップ内準位を有するため、電子に比べ正孔がフリーキャリアとなりにくく、このためＴＦＴ動作時のオフ電流が１０−１５Ａ程度に低減できることが報告されている。
また、酸化物半導体は、シリコン系ＴＦＴに比べワイドバンドギャップな半導体であるため、可視光領域の光安定性においても優位性を有する。さらに、スパッタリング法等を用いることにより室温にて非晶質膜を成膜できるので、ポリエチレンテレフタレート（ＰＥＴ）等の樹脂基板上での酸化物半導体膜トランジスタ形成の研究も行われている。
【０００９】
ここで、酸化インジウム、酸化亜鉛を含むｎ型半導体材料や、酸化インジウム、酸化亜鉛及び酸化ガリウムからなり、電子キャリア濃度が１０１８／ｃｍ３未満である非晶質の酸化物半導体膜を作製し、高移動度な電界効果型トランジスタを駆動させる方法が検討されている（特許文献１〜４）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００６−１１４９２８号公報
【特許文献２】国際公開第２００５／０８８７２６号パンフレット
【特許文献３】特開２００７−２８１４０９号公報
【特許文献４】国際公開第２００７／１２００１０号パンフレット
【特許文献５】特開２００９−２１２４４３号公報
【非特許文献】
【００１１】
【非特許文献１】Ｔａｔｓｕｙａ  Ｉｗａｓａｋｉ  ｅｔ  ａｌ．，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．９０，２４２１１４（２００７）
【非特許文献２】ＩＥＥＥ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥ  ＬＥＴＴＥＲＳ，ＶＯＬ．３２，ＮＯ．９（２０１１）  １２５１−１２５３
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記の電界効果型トランジスタは、アモルファスシリコンよりも移動度等の特性が優れるものの、結晶シリコンには及ばず、ＳＯＧ（システムオングラス）等周辺回路や有機ＥＬディスプレイの電流駆動を行うスイッチング素子に適用するためには移動度、ΔＶｔｈシフト等の特性の更なる改善が求められていた。尚、Ｖｔｈは閾値電圧を意味し、ΔＶｔｈシフトはバイアスストレスを加えた際のＶｔｈの変化を意味する。
【００１３】
そのため、酸化インジウム、酸化亜鉛、酸化ガリウムの組成比を変えた検討がなされているが、十分な結果は得られていなかった（特許文献３、４及び非特許文献１）。例えば、酸化インジウムの含有量を増加させると移動度は向上するが、閾値電圧が大きく負となりノーマリーオン型のトランジスタとなる（特許文献３）。一方、酸化ガリウムの含有量を削減すると移動度は向上するが、信頼性が低下する（特許文献３及び４）。
【００１４】
これは非特許文献２において酸化インジウム、酸化亜鉛及び酸化ハフニウムの組成比を変えた検討でもハフニウムの減少によって信頼性の低下が見られているのと同じ現象であり、ギャップ内準位の増加によるものであると考えられる。
【００１５】
ここでは、酸化インジウムの量が増えるほど移動度は向上するが、ギャップ内準位が増加して信頼性は低下し、酸化ハフニウムを増やすと移動度は低下するがギャップ内準位が低減して信頼性が向上することが示されている。
【００１６】
これは移動度の要因となるキャリアがＶｏ（酸素欠陥）から生み出されているのと同様に、ギャップ内準位もＶｏ（酸素欠陥）に起因し、それらは平衡関係にあるためであると理解できる。
【００１７】
また、ギャップ内の深い部分に準位が存在すると、Ｖｔｈをプラスシフトさせるため、Ｖｔｈのバラツキの原因にもなりうる。
【００１８】
以上のことから、従来の方法では移動度を高くすると信頼性が低下し、高移動度と高信頼性を実現することは困難であった。従来の技術では、酸化物半導体は高い移動度を有しているが、高い信頼性を達成することは困難であった。
【００１９】
また、特許文献５では電界効果移動度が約１０ｃｍ２／Ｖｓの素子で、ギャップ内準位が１×１０１３ｃｍ−２ｅＶ−１以下の素子を作製しているが、４Ｋや８Ｋといった高画質を実現するには移動度が十分でない。
【００２０】
本発明の課題は、高い電界効果移動度と、高い信頼性を同時に有し、Ｖｔｈ(閾値電圧)のバラツキの小さい薄膜トランジスタを提供することである。
【課題を解決するための手段】
【００２１】
本発明によれば、以下の薄膜トランジスタ等が提供される。
１．絶縁層が、チャネル層となる酸化物層とゲート電極とに挟持された積層構造を少なくとも有する薄膜トランジスタであって、
前記チャネル層の伝導帯下端から価電子帯上端に向かって１ｅＶ〜３．５ｅＶの部分における状態密度の最大値Ｄｍａｘが１×１０１３ｃｍ−２ｅＶ−１以下であり、電界効果移動度が１５ｃｍ２／Ｖｓ以上であることを特徴とする薄膜トランジスタ。
２．前記酸化物層が、酸化インジウムを少なくとも含むことを特徴とする１に記載の薄膜トランジスタ。
３．前記酸化物層が、酸化インジウムと、Ｚｎ、Ｇａ、Ｓｎ、Ｍｇ、Ｓｂ、Ｚｒ、Ｈｆ、Ｇｅ、Ｓｉ、Ｔｉ、Ｍｎ、Ｗ、Ｍｏ、Ｖ、Ｃｕ、Ｎｉ、Ｃｏ、Ｆｅ、Ｃｒ、Ｎｂ、Ａｌ、Ｂ、Ｓｃ、Ｙ及びランタノイド類からなる群より選択される１以上の元素とを少なくとも含むことを特徴とする１又は２に記載の薄膜トランジスタ。
４．前記酸化物層の膜密度が５．５ｇ／ｃｍ３以上であることを特徴とする１〜３のいずれかに記載の薄膜トランジスタ。
５．前記絶縁層の表面粗さの二乗平均の平方根Ｒｒｍｓが、前記絶縁層の２０×２０μｍ２の領域において、Ｒｒｍｓ＝０．５〜５．１Åの範囲であることを特徴とする１〜４のいずれかに記載の薄膜トランジスタ。
６．１〜５のいずれかに記載の薄膜トランジスタを備える電子機器。
７．複数の前記薄膜トランジスタのＶｔｈのバラツキが３Ｖ以内である６に記載の電子機器。
８．液晶ディスプレイ用パネル、有機ＥＬディスプレイ用パネル、ＭＥＭＳ、ＲＦＩＤタグ、Ｘ線ディテクタパネル、指紋センサ、フォトセンサ、又はパワー半導体である６又は７に記載の電子機器。
９．１〜５のいずれかに記載の薄膜トランジスタの製造方法であって、
前記ゲート電極に接して前記絶縁層となるゲート絶縁膜を成膜する工程と、
成膜されたゲート絶縁膜を２００℃／ｍｉｎ以下の降温速度で冷却する工程とを含む薄膜トランジスタの製造方法。
１０．前記チャネル層となる酸化物層に接して層間絶縁膜を形成する工程と、
成膜された層間絶縁膜を２００℃／ｍｉｎ以下の降温速度で冷却する工程とをさらに含む請９に記載の薄膜トランジスタの製造方法。
１１．前記チャネル層となる酸化物層に接して保護絶縁膜を形成する工程と、
成膜された保護絶縁膜を２００℃／ｍｉｎ以下の降温速度で冷却する工程とをさらに含む９又は１０に記載の薄膜トランジスタの製造方法。
１２．前記ゲート絶縁膜、層間絶縁膜又は保護絶縁膜を成膜する際のシランガス／亜酸化窒素ガスの流量比が１／１０〜１／１００である９〜１１のいずれかに記載の薄膜トランジスタの製造方法。
【発明の効果】
【００２２】
高い電界効果移動度と、高い信頼性を同時に有し、Ｖｔｈ(閾値電圧)のバラツキの小さい薄膜トランジスタを提供することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施形態であるボトムゲート逆スタガ型構造を有する電界効果型薄膜トランジスタの概略断面図である。
【図２】波長によるトランスファーカーブの変化を示すグラフである。（波長は１０ｎｍ刻みで測定するが、トランスファーーカーブはそのうち一部波長のものを抜き出して記載したものである。）
【図３】光のエネルギーと状態密度の関係を示すグラフである。
【図４】本発明の一実施形態であるボトムゲート構造を有する電界効果型トランジスタの概略断面図である。
【発明を実施するための形態】
【００２４】
本発明の一実施形態の薄膜トランジスタは、絶縁層が、チャネル層となる酸化物層とゲート電極とに挟持された積層構造を少なくとも有する薄膜トランジスタであって、前記チャネル層の伝導帯下端から価電子帯上端に向かって１ｅＶ〜３．５ｅＶの部分における状態密度の最大値が１×１０１３ｃｍ−２ｅＶ−１以下であり、電界効果移動度が１５ｃｍ２／Ｖｓ以上であることを特徴とする。
上記「（チャネル層となる）酸化物層」は、酸化物半導体からなり、本明細書中において、「酸化物膜」、「酸化物半導体膜」と呼ぶこともある。
上記チャネル層となる酸化物層とゲート電極とに狭持された「絶縁層」は、本明細書中において「ゲート絶縁膜」と呼ぶこともある。
【００２５】
以下、本発明の実施形態について図面を用いて詳細に説明する。ただし、本発明は以下に記載の実施形態に限定されず、その形態及び詳細を様々に変更し得る。
【００２６】
図１は、本発明の一実施形態であるボトムゲート逆スタガ型構造を有する薄膜トランジスタの概略断面図である。本実施形態に係る薄膜トランジスタは、図１に示すように、基板１０上に、ゲート電極２０、ソース電極６０及びドレイン電極６２の３端子が形成されている。ゲート絶縁膜３０は、ゲート電極２０と接して形成されている。ゲート絶縁膜３０の上方には、ソース電極６０とドレイン電極６２が形成され、ソース電極６０とドレイン電極６２の間には、チャネル層となる酸化物層（酸化物半導体膜）４０が形成されている。酸化物膜４０はゲート絶縁膜３０に接している。ソース電極６０、ドレイン電極６２及びチャネル層となる酸化物膜４０を覆って保護絶縁膜層７０（パッシベーション膜とも呼ばれる）が形成されている。酸化物膜４０は、ゲート絶縁膜３０と保護絶縁膜７０の間にあって、これらの層と接している。
保護絶縁膜層７０には、コンタクトホール７２が設けられている。
【００２７】
本発明の一実施形態における積層構造は、チャネル層となる酸化物層とゲート電極とで絶縁層（ゲート絶縁膜）を挟持した構造を有し、前記酸化物層に接続するように、ソース電極及びドレイン電極が設けられている。チャネル層となる酸化物層の電界効果移動度は１５ｃｍ２／Ｖｓ以上であり、２０ｃｍ２／Ｖｓ以上であることが望ましく、３０ｃｍ２／Ｖｓ以上であることがより望ましい。      
【００２８】
電界効果移動度が１５ｃｍ２／Ｖｓ未満であれば、大画面で、フレームレートの高いディスプレイデバイスにも適応することができる。電界効果移動度が２０ｃｍ２／Ｖｓ以上であると、さらに、開口度の向上が期待できる。さらに電界効果移動度３０ｃｍ２／Ｖｓ以上ではＳＯＧ（システムオングラス）への適用が可能になる。酸化物半導体の単結晶における移動度は約２００ｃｍ２／Ｖｓ程度であり、酸化物半導体ＴＦＴの電界効果移動度の上限値は２００程度であると考えられる。
【００２９】
チャネル層におけるエネルギーＥ＝Ｅｃ−１（ｅＶ）からＥｃ−３．５（ｅＶ）（Ｅｃ：伝導帯下端のエネルギーレベル）までの状態密度Ｄ（Ｅ）の最大値Ｄｍａｘは、１×１０１３ｃｍ−２ｅＶ−１以下である。前記状態密度の最大値が１×１０１３ｃｍ−２ｅＶ−１以下であれば、閾値電圧（Ｖｔｈ）がばらつくことがなく量産上望ましい。
ここで、チャネル層における「エネルギーＥ＝Ｅｃ−１（ｅＶ）からＥｃ−３．５（ｅＶ）までの状態密度Ｄ（Ｅ）」とは、チャネル層の伝導帯下端から価電子帯上端に向かって、１ｅＶ〜３．５ｅＶの部分の状態密度を意味する。
【００３０】
前記状態密度Ｄ（Ｅ）の最大値Ｄｍａｘは５×１０１２ｃｍ−２ｅＶ−１以下であることが望ましい。５×１０１２ｃｍ−２ｅＶ−１以下であると、ＮＢＩＳ（Ｎｅｇａｔｉｖｅ  Ｂｉａｓ  Ｉｌｌｕｍｉｎａｔｉｏｎ  Ｓｔｒｅｓｓ，Ｖｇ＝−２０、波長４６０ｎｍ、光強度０．３５ｍＷ／ｃｍ２を印加するストレス試験）でのＶｔｈシフトの絶対値が１００００秒で３Ｖ以下となり、量産に適用可能な信頼性が得られる。
また、前記状態密度Ｄ（Ｅ）の最大値Ｄｍａｘは３×１０１２ｃｍ−２ｅＶ−１以下であることがより望ましい。３×１０１２ｃｍ−２ｅＶ−１以下であると、閾値電圧（Ｖｔｈ）のバラツキが抑えられ、なおかつ良好な信頼性が得られるため、量産上望ましい。
【００３１】
前記状態密度Ｄ（Ｅ）の最大値Ｄｍａｘを１×１０１３ｃｍ−２ｅＶ−１以下とするには、酸化物層の原子組成や成膜条件、チャネル層周囲の絶縁膜（ゲート絶縁膜、層間絶縁膜、保護絶縁膜）の成膜条件等を複合的に調節すればよい。
【００３２】
通常、電界効果型トランジスタには、ゲート電極、ソース電極及びドレイン電極の３端子、絶縁体層（ゲート絶縁膜）並びにチャネル層が少なくとも設けられており、ゲート電極に電圧を印加することによってソース−ドレイン間電流を制御する。
【００３３】
次に、本発明の一実施形態の電界効果型トランジスタの各部材（層）について説明する。
基板の材料については特に制限はなく、本技術分野で公知のものを使用できる。例えば、ケイ酸アルカリ系ガラス、無アルカリガラス、石英ガラス等のガラス基板、シリコン基板、アクリル、ポリカーボネート、ポリエチレンナフタレート（ＰＥＮ）等の樹脂基板、ポリエチレンテレフタレート（ＰＥＴ）及びポリアミド等の高分子フィルム基材等が使用できる。
【００３４】
ゲート絶縁膜の素材は特に制限はなく、一般に用いられている材料を任意に選択できる。具体的には、例えば、ＳｉＯ２、ＳｉＮｘ、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２、ＭｇＯ、ＺｒＯ２、ＣｅＯ２、Ｋ２Ｏ、Ｌｉ２Ｏ、Ｎａ２Ｏ、Ｒｂ２Ｏ、Ｓｃ２Ｏ３、Ｙ２Ｏ３、ＨｆＯ２、ＣａＨｆＯ３、ＰｂＴｉＯ３、ＢａＴａ２Ｏ６、ＳｒＴｉＯ３、Ｓｍ２Ｏ３及びＡｌＮ等の化合物を用いることができる。これらのなかでも、好ましくはＳｉＯ２、ＳｉＮｘ、Ａｌ２Ｏ３、Ｙ２Ｏ３、ＨｆＯ２及びＣａＨｆＯ３であり、より好ましくはＳｉＯ２、ＳｉＮｘ、Ｙ２Ｏ３、ＨｆＯ２及びＣａＨｆＯ３である。
尚、上記の酸化物の酸素数は、必ずしも化学量論比と一致していなくともよく、例えば、ＳｉＯ２でもＳｉＯｘでもよい。以降、ＳｉＯ２と記述した場合、ＳｉＯｘも含む。
【００３５】
ゲート絶縁膜は、１種類以上の材料からなる１層の膜であってもよいし、異なる材料からなる２層以上の絶縁膜を積層した構造でもよい。また、ゲート絶縁膜は、結晶質、多結晶質及び非晶質のいずれであってもよいが、工業的に製造しやすい多結晶質又は非晶質であることが好ましい。
【００３６】
ゲート絶縁膜は、プラズマＣＶＤ、ホットワイヤーＣＶＤ、アトミックレイヤーＣＶＤ、光ＣＶＤ、ＴＥＯＳ−ＣＶＤ、ＩＣＰ−ＣＶＤ、スパッタリング等種々の方法で成膜可能である。緻密性、使用実績等を考慮するとプラズマＣＶＤが好ましい。
【００３７】
例えばゲート絶縁膜として、ＳｉＯ２をプラズマＣＶＤ（化学蒸着）法により製膜する場合、１８０℃以上６００℃未満の基板温度で成膜するのが好ましく、基板温度は３００℃以上６００℃未満がより好ましく、４００℃以上５５０℃未満がさらに好ましい。
【００３８】
ゲート絶縁膜となる、ＳｉＯ２をプラズマＣＶＤ法により製膜する場合、一般的な導入ガスとしてＳｉＨ４、Ｎ２Ｏ及びＮ２が用いられる。このとき、基板温度が１８０℃以上であれば、導入ガスが十分反応し、ゲート絶縁膜として十分機能する。即ち、ＴＦＴを動作させたときに、ヒステリシスやリーク電流が増加しない。また６００℃未満であれば耐熱性が低い基板でも使用でき、量産に適する。
【００３９】
ゲート絶縁膜の成膜後の降温は徐々に行うことが好ましい。徐々に降温すれば、ゲート絶縁膜の表面にクラックやひずみを生じ難く、その上に成膜したチャネル層となる酸化物膜にギャップ内準位が生じ難い。
【００４０】
また、ＣＶＤ後の基板冷却の際には降温速度が２００℃／ｍｉｎ以下であることが好ましく、より好ましくは１００℃／ｍｉｎ、さらに好ましくは５０℃／ｍｉｎ、特に好ましくは２０℃／ｍｉｎである。冷却速度が２００℃／ｍｉｎ以下であれば、ゲート絶縁膜にクラック及びひずみが生じ難く、その上に成膜したチャネル層となる酸化物のギャップ内準位が大きくなり難い。
【００４１】
ゲート絶縁膜形成後の基板冷却時の降温速度は、ゲート絶縁膜の堆積が終了した時点での温度をＴ１、基板が降温し周辺空間との熱平衡に達した時点、又はゲート絶縁膜成膜後、次のプロセス（成膜又はエッチング、洗浄等）に入った時点のうちのいずれか早い方の温度をＴ２、成膜直後からＴ２とした時点までの時間（ｍｉｎ）をｔと置き、（Ｔ１−Ｔ２）／ｔを降温速度とする。
【００４２】
ゲート絶縁膜だけでなく、層間絶縁膜及び保護絶縁膜についても、成膜後の降温速度を２００℃／ｍｉｎ以下とすることが好ましく、ゲート絶縁膜の場合と同様の効果が得られる。
【００４３】
さらに、ゲート絶縁膜は、表面粗さの二乗平均の平方根（Ｒｒｍｓ（ｒｏｏｔ−ｍｅａｎ−ｓｑｕａｒｅ−ｒｏｕｇｈｎｅｓｓ））がゲート絶縁膜の２０×２０μｍ２の領域において、Ｒｒｍｓ＝０．５〜５．１Åの範囲であることが好ましく、より好ましくはＲｒｍｓ＝０．５〜４．２Åの範囲であり、さらに好ましくはＲｒｍｓ＝０．５〜２．８Åの範囲である。Ｒｒｍｓが０．５〜５．１Åの範囲であれば、ゲート絶縁膜の上に酸化物半導体層を積層した際に酸素欠損を生じる原因となり難く、ギャップ内準位が増加し難い。
【００４４】
ゲート絶縁膜のＲｒｍｓは、原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）により調べることができる。ＡＦＭは、探針と試料に作用する原子間力を検出するタイプの顕微鏡である。ＡＦＭ探針は、片持ちバネ（カンチレバー）の先端に取り付けられている。この探針と試料表面を微小な力で接触させ、カンチレバーのたわみ量が一定になるように探針・試料間距離（Ｚ）をフィードバック制御しながら水平（Ｘ、Ｙ）に走査することで、表面形状を画像化する。
【００４５】
ゲート絶縁膜のＲｒｍｓを０．５〜５．１Åの範囲に制御するためには、例えばプラズマＣＶＤによるＳｉＯｘ膜を用いる場合、一般的にシランガス、亜酸化窒素ガス、窒素ガスを用いるが、シランガス／亜酸化窒素ガスの流量比を１／１０〜１／１００にするのがよい。１／１０以上であれば反応が十分に進行し、膜が疎になりＲｒｍｓが大きくなり難く、１／１００以下であれば気相で反応が進行し難く、パーティクルが生じたり、Ｒｒｍｓが大きくなったりし難い。
【００４６】
ゲート絶縁膜だけでなく、層間絶縁膜及び保護絶縁膜についても、成膜時のシランガス／亜酸化窒素ガスの流量比を１／１０〜１／１００にするのが好ましく、ゲート絶縁膜の場合と同様の効果が得られる。
【００４７】
ゲート絶縁膜からの水素の拡散や、ゲート絶縁膜表面の欠陥による酸化物半導体層のギャップ内準位の増加を防ぐために、酸化物半導体膜を成膜する前にゲート絶縁膜に対してオゾン処理、酸素プラズマ処理、又は亜酸化窒素プラズマ処理等の前処理を施すことが好ましい。
ゲート絶縁膜の膜厚は、通常５〜４００ｎｍであり、好ましくは５０〜３００ｎｍである。
【００４８】
本発明の一実施形態の電界効果型トランジスタにおける、チャネル層となる酸化物膜は、本技術分野で公知の手法で形成できる。
具体的な成膜方法としては、スプレー法、ディップ法及びＣＶＤ法等の化学的成膜方法、又はスパッタリング法、真空蒸着法、イオンプレーティング法及びパルスレーザーディポジション法等の物理的成膜方法を用いることができる。キャリア密度が制御し易く、膜質向上が容易であることから、物理的成膜方法を用いることが好ましく、中でも、生産性が高いことからスパッタリング法を用いることがより好ましい。
【００４９】
さらに、スパッタリング法を用いる場合、成膜時のスパッタ圧を制御することが望ましい。スパッタ圧はプラズマが安定する範囲であれば特に限定されるものではないが、好ましくは、成膜時のスパッタ圧Ｐｓｐ（Ｐａ）は０．１≦Ｐｓｐ≦０．９であり、より好ましくは０．１≦Ｐｓｐ≦０．６、さらに好ましくは０．２≦Ｐｓｐ≦０．４である。成膜時のスパッタ圧が０．１Ｐａ以上であれば、スパッタリング粒子の平均自由行程が長くなったり、基板表面のダメージが大きくなったり、膜の残留応力が大きくなったり、膜はがれ等の原因になったりすることがない。また、スパッタ圧が０．９Ｐａ以下であれば、スパッタ粒子の平均自由工程が短くなったり、粒子のエネルギーが低下したりし難く、基板表面での拡散が十分に起こるため、突起部分が異常成長し難く、素子の特性バラつきの要因となり難い。
【００５０】
酸化物半導体膜の膜厚ｔは、２０ｎｍ≦ｔ≦２００ｎｍの範囲内であることが好ましく、３０ｎｍ≦ｔ≦１００ｎｍの範囲内であることがより好ましく、４０ｎｍ≦ｔ≦１５０ｎｍの範囲内であることがさらに好ましく、５０ｎｍ≦ｔ≦７０ｎｍの範囲内であることが特に好ましい。
【００５１】
膜厚ｔが２０ｎｍ以上であれば、膜厚のバラツキがＴＦＴ特性に与える影響が小さくなり、大面積で均一な酸化物薄膜を再現よく量産することができ、後工程でＣＶＤプロセスを行う場合、酸化物半導体膜の膜厚のバラツキの影響を受け難くなる。膜厚ｔが２００ｎｍ以下であれば、チャネル層部分に存在するキャリアの総数の変化が大きくならないため、Ｏｆｆ状態からＯｎ状態に変わるターンオン電圧のバラツキが発生し難くなる。また、酸化物半導体膜の成膜及びアニールの処理時間が短くなり、量産し易くなる。
酸化物半導体膜の膜厚ｔは、触針式表面形状測定器（例えば、Ｄｅｋｔａｋ  １５０（アルバック株式会社製））で測定することができる。
【００５２】
尚、本発明において、チャネル層保護膜（保護膜）とは、酸化物半導体膜の表面に直接接触している膜のことであり、後述するエッチングストッパー、層間絶縁膜及びパッシベーション膜のいずれかである。
【００５３】
チャネル層を構成する酸化物半導体膜は、アモルファス（非晶質）酸化物であってもよいし、結晶質であってもよい。アモルファス酸化物であると、大面積での均一性に優れ、システムオングラス（ＳＯＧ）等の周辺回路や有機ＥＬディスプレイの電流駆動を行うスイッチング素子に適しており好ましい。結晶質であれば移動度の点から優位性が期待できる。また、アモルファスと結晶とが混在する膜であってもよい。
【００５４】
アモルファス酸化物とは、ＸＲＤ（Ｘ線回折）において明瞭なピークを観察することができないものをいう。結晶とは、ＸＲＤにおいて明瞭なピークを観察することができるものをいう。
【００５５】
酸化物半導体膜は、少なくとも酸化インジウムを含むことが望ましい。酸化インジウムを含むと、大面積で均一な移動度を得ることが期待できる。
【００５６】
さらに、酸化物半導体膜は、添加元素として、Ｚｎ、Ｓｎ、Ｍｇ、Ｇａ、Ｓｂ、Ｚｒ、Ｈｆ、Ｇｅ、Ｓｉ、Ｔｉ、Ｍｎ、Ｗ、Ｍｏ、Ｖ、Ｃｕ、Ｎｉ、Ｃｏ、Ｆｅ、Ｃｒ、Ｎｂ、Ａｌ、Ｂ、Ｓｃ、Ｙ及びランタノイド類からなる群より選択される１以上の元素を含むことが望ましい。酸化インジウムに加えて添加元素を含むことにより、酸化インジウムのみの場合と比べて、キャリア濃度を十分に制御でき、ノーマリ―オン型のＴＦＴになり難い。
【００５７】
さらに、酸化物半導体膜は、酸化インジウムのＩｎ（インジウム）に加えて、Ｚｎ（亜鉛）、Ｓｎ（錫）及びその他の金属原子Ｘを含み、各元素が下記含有割合（原子比）含まれていることが好ましい。
インジウムについては、
０．２≦Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ＋Ｘ）≦０．９９
より好ましくは
０．２５≦Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ＋Ｘ）≦０．８
さらに好ましくは
０．３≦Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ＋Ｘ）≦０．６
である。
Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ＋Ｘ）が０．２以上であれば、酸化物半導体膜の高い電子移動度をもたらす、大きく広がったＩｎの５ｓ軌道が伝導帯に占める割合が十分に多くなり、移動度のバラツキを生じ難くなる。Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ＋Ｘ）が０．９９以下であれば、キャリア濃度を十分に制御することができ、ノーマリーオン型のＴＦＴになってしまうおそれがない。
【００５８】
亜鉛については、
０＜Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ＋Ｘ）＜０．８
より好ましくは
０．２＜Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ＋Ｘ）＜０．７
さらに好ましくは
０．３＜Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ＋Ｘ）＜０．６
である。
６配位の酸化インジウム中に４配位のＺｎが混入すると、アモルファス性を高める働きをするので、大面積均一性を有する薄膜トランジスタを得ることが期待できる。Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ＋Ｘ）が０．８未満であれば、酸素欠損の制御が容易になり、特性バラつきを生じ難い。
【００５９】
錫については、
０＜Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ＋Ｘ）＜０．５
より好ましくは
０．０５＜Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ＋Ｘ）＜０．４
さらに好ましくは
０．１＜Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ＋Ｘ）＜０．３
である。
ここで、３価の酸化インジウム中に４価のＳｎが混入すると、ドーパントとして機能するために、キャリア濃度が増加し、実効的にＶｇが印加されている状態となり好ましい。しかし、Ｓｎの比率が０．５を超えると、不純物散乱中心となり電界効果移動度を逆に低下させてしまうおそれがある。
【００６０】
金属原子Ｘについては、
０＜Ｘ／（Ｉｎ＋Ｓｎ＋Ｚｎ＋Ｘ）＜０．３
より好ましくは
０＜Ｘ／（Ｉｎ＋Ｓｎ＋Ｚｎ＋Ｘ）＜０．２５
さらに好ましくは
０．０５＜Ｘ／（Ｉｎ＋Ｓｎ＋Ｚｎ＋Ｘ）＜０．２
である。
ここで、その他の金属元素Ｘとしては、Ａｌ、Ｔｉ、Ｓｉ、Ｇａ、Ｚｒ、Ｈｆ、Ｃａ、Ｍｇ及びＹから選択される１種以上が好ましい。これらの金属元素が含まれると、酸素との結びつきが強く信頼性に優れる薄膜トランジスタが期待できる。一方でこれらの金属元素は散乱要因ともなり得るので、Ｘ／（Ｉｎ＋Ｓｎ＋Ｚｎ＋Ｘ）が０．３超の場合、移動度バラつきの要因となるおそれがある。
【００６１】
金属元素Ｘのうち、Ａｌ、Ｔｉ、Ｇａ、Ｚｒ、Ｍｇ及びＹから選択される１種以上がさらに好ましい。前述した信頼性の向上の効果の他に、これらの金属元素には、スパッタリング用ターゲットの密度を上げ、抵抗値を下げることで、アーキングやパーティクルの発生を抑える効果がある。
【００６２】
上記金属元素Ｘのうち、Ａｌ、Ｇａ及びＭｇから選択される１種以上が特に好ましい。前述した効果の他に、これらの金属元素はインジウムに対してバンドギャップが十分に広く、ギャップ内に準位を形成しにくく、信頼性を向上させることが期待される。
【００６３】
前述の組成とは別に、ビックスバイト系の結晶を実質的な結晶系とする材料は移動度が高く、ビックスバイト構造の複雑な単位格子によって粒界抵抗が低減できると考えられ、大面積での均一性が期待できる。実質的な結晶系とは酸化物薄膜中に含まれる結晶部分の９０％以上が該当する結晶系を指す。
【００６４】
ビックスバイト系の結晶を実質的な結晶系とする材料としては、酸化インジウム、Ｇａをドープした酸化インジウム、Ａｌをドープした酸化インジウム、Ｚｎをドープした酸化インジウム、及びＳｎをドープした酸化インジウムからなる群から選択される１種以上が好ましい。
【００６５】
Ｇａ及びＡｌは酸素との結合力が高いため、これらを酸化インジウムに添加して結晶化することで、欠陥準位が少なく、ギャップ内準位の少ない信頼性に優れた酸化物半導体膜を得ることができる。
【００６６】
ガリウム元素とインジウム元素の原子比Ｇａ／（Ｇａ＋Ｉｎ）が０．２を超えると、Ｇａドープ酸化インジウム薄膜の結晶化温度が上昇するため、さらにスパッタリング時に水を導入するとアニール後の結晶化が不十分になるおそれがある。また、原子比Ｇａ／（Ｇａ＋Ｉｎ）が０．０１より小さくなると、Ｇａドープによる酸素欠損の抑制効果が低減し、Ｇａドープの効果を十分に発揮できないおそれがある。
【００６７】
以上の観点から、水導入成膜する際、Ｇａをドープした酸化インジウム薄膜におけるガリウム元素とインジウム元素の原子比は、好ましくは、原子比Ｇａ／（Ｇａ＋Ｉｎ）が０．０１〜０．２、より好ましくはＧａ／（Ｇａ＋Ｉｎ）が０．０２〜０．１５、さらに好ましくは、Ｇａ／（Ｇａ＋Ｉｎ）が０．０５〜０．１である。
【００６８】
アルミニウム元素とインジウム元素の原子比Ａｌ／（Ａｌ＋Ｉｎ）が０．１０を超えるとＡｌが散乱要因となって移動度を低下させる。また、原子比Ａｌ／（Ａｌ＋Ｉｎ）が０．０１より小さくなるとＡｌドープによる酸素欠陥の抑制効果が低減し、Ａｌドープの効果を十分に発揮できないおそれがある。
【００６９】
以上の観点から、本発明の酸化物層中のアルミニウム元素及びインジウム元素の原子比Ａｌ／（Ａｌ＋Ｉｎ）は、好ましくは０．０１〜０．０５であり、より好ましくは０．０１〜０．０４であり、さらに好ましくは０．０１〜０．０３である。
【００７０】
Ｚｎをドープした酸化インジウムの原子比Ｚｎ／（Ｚｎ＋Ｉｎ）は０．０１〜０．１５であることが好ましく、０．０１〜０．０７であることがより好ましい。Ｚｎをドープした酸化インジウム薄膜におけるインジウム元素と亜鉛元素の原子比Ｚｎ／（Ｚｎ＋Ｉｎ）が０．１５を超えると、ＺｎがＩｎサイトに固溶せず、Ｚｎが結晶粒界等に析出するおそれがある。
【００７１】
Ｓｎをドープした酸化インジウムの原子比Ｓｎ／（Ｓｎ＋Ｉｎ）が０．００１〜０．１であることが好ましく、０．００２〜０．０５であることがより好ましい。同様にＳｎをドープした酸化インジウム薄膜における錫元素とインジウム元素の原子比Ｓｎ／（Ｓｎ＋Ｉｎ）が０．１０を超えると、Ｉｎに固溶したＳｎがドナーの役割を果たし、キャリア濃度の上昇により半導体化しないおそれがある。
【００７２】
ビックスバイトを実質的な結晶系とする多結晶薄膜についてはプラズマＣＶＤによるプロセスにおいては、アモルファスの酸化物が真空アニールの効果によってキャリアが増加する方向であるのに対して、多結晶薄膜においては、結晶であるために酸素の脱離が起こりにくく、ＣＶＤガスである亜酸化窒素による酸化や、ＳｉＯ２成膜後のアニール時の酸素の濃度勾配による酸化の効果が強く影響する。
【００７３】
よって、多結晶薄膜についてはホール測定用素子のキャリア濃度は１Ｅ１２ｃｍ−３以上、１Ｅ２０ｃｍ−３以下が好ましい。より好ましくは１Ｅ１４ｃｍ−３以上５Ｅ１９ｃｍ−３以下、さらに好ましくは１Ｅ１７ｃｍ−３以上５Ｅ１９ｃｍ−３である。ここで、例えば５Ｅ１９は、５×１０１９を意味する。後述する表においても同様である。
【００７４】
前記のキャリア濃度はプラズマＣＶＤによるＳｉＯ２を層間絶縁膜や保護膜として用いた場合の効果であり、成膜時に酸化処理が起こらない工程においては、キャリア濃度は１Ｅ１２ｃｍ−３以上、１Ｅ１９ｃｍ−３以下が好ましい。より好ましくは１Ｅ１４ｃｍ−３以上５Ｅ１８ｃｍ−３以下、さらに好ましくは１Ｅ１７ｃｍ−３以上５Ｅ１８ｃｍ−３以下である。
【００７５】
ビックスバイトを実質的な結晶系とする多結晶薄膜については結晶化時の酸素濃度によってキャリア濃度を調整可能であり、好ましくは窒素ガス、不活性ガス雰囲気下での熱処理や真空下での熱処理によってキャリア濃度を向上させることが好ましい。特に窒素雰囲気での結晶化処理は産業上好ましい。
【００７６】
ビックスバイトを実質的な結晶系とする多結晶薄膜のキャリア濃度の調整は、酸素以外の酸化性ガスによっても可能であり、水蒸気、亜酸化窒素、オゾン等の酸化性ガスの導入によってもキャリア濃度の調整を行うことが可能である。
【００７７】
酸化物半導体が酸に対する一定以上の耐性を持つ場合、酸でのエッチングを利用したバックチャネルエッチングプロセスを適用することが可能である。バックチャネルエッチングプロセスとは、ソース・ドレイン電極を酸化物半導体材料に積層する際に層間絶縁膜を設けずに積層し、その後、酸化物半導体の酸耐性を生かして電極材料のみを選択的にエッチングするプロセスである。本プロセスにおいては層間絶縁膜を積層、エッチングするプロセスコストが削減できるため、量産上好ましい。
【００７８】
バックチャネルエッチング材料においては金属材料と十分にエッチング選択比を持つことが重要であり、バックチャネルエッチング材料においては（電極材料のエッチングレート）／（半導体材料のエッチングレート）が０．００２以下であることが好ましい。より好ましくは０．００１以下、さらに好ましくは０．０００２以下である。
【００７９】
（電極材料のエッチングレート）／（半導体材料のエッチングレート）が０．００２超であると電極材のエッチング時に半導体材料が溶解し、半導体材料の膜厚が変化して素子間のバラツキの要因となったり、完全に膜が溶解して素子として駆動しなくなるおそれがある。
【００８０】
例えば４価のＳｎの酸化物ＳｎＯ２は酸化還元の半反応式においてＳｎＯ２＋４Ｈ＋⇔Ｓｎ４＋＋２Ｈ２Ｏ＋ＥのＥが負の値をとるため平衡が左辺に傾き、このため、酸に溶解しにくい。以上のことから酸化物半導体にＳｎを、原子比０．０５＜Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ＋Ｘ）となるように添加することで、電極をエッチングする際のエッチング液（酸）に対する耐性を持たせることができる。
【００８１】
Ｓｎ以外の酸化物についても同様な原理で酸に対する耐性を持たせ、バックチャネルエッチングプロセスに利用可能である。
また、結晶性の材料については、酸でのエッチングレートがアモルファスの材料に比べて遅いことが知られており、前述のＳｎを添加した材料と同様にバックチャネルエッチング材料として用いることが可能である。
【００８２】
バックチャネルエッチングにおけるエッチング剤には一例としてＰＡＮ（リン酸、酢酸及び硝酸の混酸で、モリブデンやアルミのエッチングに利用される。）があるが、その他のエッチング液に関しても前述のエッチング選択性を持てばバックチャネルエッチングに用いることが可能である。
【００８３】
また、電極のエッチングにドライエッチングを用いる場合、電極のエッチングに用いるハロゲン系のガス（ＣＦ４等）を用いたエッチングに対して（電極材料のエッチングレート）／（半導体材料のエッチングレート）が０．００２以下であることが好ましい。より好ましくは０．００１以下、さらに好ましくは０．０００２以下である。
【００８４】
（電極材料のエッチングレート）／（半導体材料のエッチングレート）が０．００２超であると電極材のエッチング時に半導体材料が溶解し、半導体材料の膜厚が変化して素子間のバラツキの要因となったり、完全に膜が溶解して素子として駆動しなくなるおそれがある。
【００８５】
さらに、バックチャネルエッチングプロセスにおいてはバックチャネル側のダメージを回復させるために、後処理の工程を行うのが望ましい。後処理工程としては、亜酸化窒素プラズマ及び酸素プラズマ等による酸化処理が好ましい。
【００８６】
また、すべての素子構成において、チャネルをエッチングした後に残存したレジスト、エッチング液に含まれるリンや炭素は、ギャップ内準位を増加させる原因となる。よって、酸素アッシングや亜酸化窒素プラズマ、酸素プラズマ等によりリンや炭素等の元素を減らすことが望ましい。
【００８７】
また、残存したリンや炭素によるギャップ内準位の増加を防止するため、バックチャネル側にレジストや薬液が触れないようにプロセスを構築することも有効である。
例えば、チャネル層と層間絶縁膜を連続成膜したのちにエッチングを行うことで、チャネル層にレジストや薬液が触れることを防止できる。
【００８８】
本発明においては、酸化物に含まれる元素として、上記金属元素の他にも、不可避的に含まれる元素、又は特性に悪影響を与えない範囲で含まれる元素は許容され得る。
【００８９】
本発明に係る酸化物半導体膜の膜密度は、５．５ｇ／ｃｍ３以上が好ましく、６．０ｇ／ｃｍ３以上がより好ましく、６．４ｇ／ｃｍ３以上がさらに好ましい。膜密度が高いほど、欠陥が少ないと考えられ、ギャップ内準位が少なくなる。この膜密度の上限は、７．５ｇ／ｃｍ３程度である。これ以下であれば格子間に酸素や金属元素が入り込むことによる、欠陥が生じにくい。
【００９０】
チャネル層となる酸化物膜の成膜に用いるターゲットは、原料化合物粉末を混合する工程、混合物を成形して成形体を調製する工程、成形体を焼結する工程、焼結体を研削する工程、及び焼結体をバッキングプレートにボンディングする工程により製造することができる。
【００９１】
チャネル長（Ｌ）は、１〜５０μｍが好ましく、３〜４０μｍがより好ましく、５〜２５μｍがさらにましい。チャネル長が５０μｍ以下であれば、トランジスタのサイズが大きくなりすぎることがなく、集積度が下がる懸念もない。チャネル長が１μｍ以上であれば、フォトリソグラフィに高い精度が必要なく、大面積ディスプレイ等での採用が難しくなる懸念がない。
【００９２】
チャネル幅（Ｗ）は、１〜５００μｍが好ましく、３〜１００μｍがより好ましく、５〜５０μｍがさらに好ましい。チャネル幅が５００μｍ以下であれば、トランジスタが大きくなりすぎ集積度が下がる懸念がない。チャネル幅が１μｍ以上であれば、フォトリソグラフィに高い精度が必要なく、大面積ディスプレイ等での採用がしやすい。
【００９３】
チャネル層保護膜の素材は特に制限はなく、一般に用いられている材料を任意に選択できる。具体的には、例えば、ＳｉＯ２、ＳｉＮｘ、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２、ＭｇＯ、ＺｒＯ２、ＣｅＯ２、Ｋ２Ｏ、Ｌｉ２Ｏ、Ｎａ２Ｏ、Ｒｂ２Ｏ、Ｓｃ２Ｏ３、Ｙ２Ｏ３、ＨｆＯ２、ＣａＨｆＯ３、ＰｂＴｉＯ３、ＢａＴａ２Ｏ６、ＳｒＴｉＯ３、Ｓｍ２Ｏ３及びＡｌＮ等の化合物を用いることができる。これらのなかでも、好ましくはＳｉＯ２、ＴｉＯ２、Ａｌ２Ｏ３、Ｙ２Ｏ３、ＨｆＯ２及びＣａＨｆＯ３であり、より好ましくはＳｉＯ２、ＴｉＯ２、Ａｌ２Ｏ３、Ｙ２Ｏ３及びＨｆＯ２である。
【００９４】
チャネル層保護膜である酸化膜を形成する酸化物の酸素数は、必ずしも化学量論比と一致していなくともよい（例えば、ＳｉＯ２でもＳｉＯｘでもよい）。保護膜は、１種類以上の材料からなる１層の膜であってもよいし、材料が異なる２層以上の絶縁膜を積層した構造でもよい。
【００９５】
ボトムゲート型電界効果型トランジスタにおいては、層間絶縁膜は設けても設けなくてもよい。従って、層間絶縁膜を設ける場合は層間絶縁膜がチャネル層保護膜であり、層間絶縁膜を設けない場合はパッシベーション膜がチャネル層保護膜である。
【００９６】
層間絶縁膜は、プラズマＣＶＤ、ホットワイヤーＣＶＤ、アトミックレイヤーＣＶＤ、光ＣＶＤ、ＴＥＯＳ−ＣＶＤ、ＩＣＰ−ＣＶＤ、スパッタリング等種々の方法で成膜可能である。緻密性、使用実績等を考慮するとプラズマＣＶＤが好ましい。
【００９７】
例えばプラズマＣＶＤ法を用いてＳｉＯ２を成膜する場合には、一般的な導入ガスとしてＳｉＨ４、Ｎ２Ｏ及びＮ２が用いられる。このとき、基板温度が１００℃未満であると導入ガスが十分反応せず、保護膜として十分機能しなくなるおそれがある。即ち、ＴＦＴ動作させたときに、ヒステリシスやＯｆｆ電流の増加を招くおそれがある。
また、基板温度が５００℃超である場合、真空加熱の効果が優勢となり、酸素欠損が生成してギャップ内準位を増加させて、作製したＴＦＴの信頼性の低下（ＮＢＩＳでのＶｔｈシフトの拡大）を招くおそれがある。
【００９８】
例えば、シリコン酸化膜をプラズマＣＶＤで成膜する場合、シリコン酸化膜をチャネル層表面に直接プラズマＣＶＤで形成する場合のプロセス温度は、１００〜５００℃が好ましく、１５０〜３５０℃がより好ましく、２００〜３５０℃がさらに好ましい。
【００９９】
層間絶縁膜又はパッシベーション膜の成膜後の降温は徐々に行うことが好ましい。急冷を行うと、チャネル層との間にクラックやひずみを生じ、チャネル層にギャップ内準位を作る原因となるおそれがある。
【０１００】
また、ＣＶＤ後の基板冷却の際には降温速度が２００℃／ｍｉｎ以下であることが好ましく、より好ましくは１００℃／ｍｉｎ、さらに好ましくは５０℃／ｍｉｎ、特に好ましくは２０℃／ｍｉｎである。冷却速度が２００℃／ｍｉｎ以下であれば、層間絶縁膜もしくはパッシベーション膜にクラック及びひずみが生じたり、その上に成膜したチャネル層となる酸化物膜のギャップ内準位が大きくなるおそれがない。
【０１０１】
基板冷却時の降温速度は基板への膜の堆積が終了した時点での温度をＴ１、基板が降温し周辺空間との熱平衡に達した時点、又はゲート絶縁膜成膜後次のプロセス（成膜又はエッチング）に入った時点のうち早いほうの温度をＴ２、成膜直後からＴ２とした時点までの時間をｔと置き（Ｔ１−Ｔ２）／ｔを降温速度とする。
【０１０２】
基板上にチャネル層となる酸化物膜とその保護膜（層間絶縁膜）を形成した後、エッチング前に素子を、酸素を含む雰囲気及び／又は不活性ガス雰囲気において７０〜６００℃で熱処理(アニール)することが好ましい。熱処理温度は、１００〜６００℃がより好ましく、２００〜６００℃がさらに好ましい。
【０１０３】
アニールを行うことで、エッチング時にレジスト起因の炭素や、水分子がチャネル層となる酸化物膜に拡散してギャップ内に準位を形成することを防止できる。また、アニールを行うことで、エッチングや層間絶縁膜や保護膜（パッシベーション膜）を成膜した際のチャネル層への酸素欠陥生成等のダメージを回復させることができる。７０℃より低いと、エッチングや層間絶縁膜や保護膜の成膜時に生成した酸素欠陥等のダメージを十分に回復させることができず、得られるトランジスタの信頼性が低下するおそれがある。一方、６００℃より高いと、チャネルにポアが発生してＴＦＴ特性を劣化させるおそれがあり、また、耐熱性のない基板は使用できない。また、熱処理用の設備費用がかかるおそれがある。
【０１０４】
さらに、ＴＦＴの閾値電圧を適切な値に制御し、ハンプの発生を防ぐために、保護膜成膜の前後でＯ２プラズマやＮ２Ｏプラズマを照射することもできる。
【０１０５】
ゲート電極、ソース電極及びドレイン電極の各電極を形成する材料にも特に制限はなく、本発明の効果を失わない範囲で一般に用いられているものを任意に選択することができる。例えば、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物、ＺｎＯ及びＳｎＯ２等の透明電極や、Ａｌ，Ａｇ，Ｃｒ，Ｎｉ，Ｍｏ，Ａｕ，Ｔｉ，Ｔａ及びＣｕ等の金属電極、又はこれらを含む合金の金属電極を用いることができる。
【０１０６】
また、それらを２層以上積層して接触抵抗を低減したり、界面強度を向上させることが好ましい。また、ソ−ス電極、ドレイン電極の接触抵抗を低減させるため半導体の電極との界面をプラズマ処理、オゾン処理等で抵抗を調整してもよい。
【０１０７】
本発明では、チャネル層となる酸化物膜の一部をさらに下記のような方法で低抵抗化させてソース電極又はドレイン電極を形成してもよい。
半導体層（酸化物半導体膜）の一部を低抵抗化させるには、例えば、低酸素分圧下、不活性ガス下、低圧下又は真空下で、熱処理あるいは紫外線光等のエネルギー線を照射する方法や、水素、窒素又はアルゴン等の不活性ガス環境下でプラズマを照射する方法等がある。
【０１０８】
また、プラズマＣＶＤにてＳｉＮｘ等で保護層を積層する際に、水素量等のプラズマ条件を調整することで低抵抗化してもよい。
【０１０９】
本発明の薄膜トランジスタは、ディスプレイ用パネル、ＭＥＭＳ（Micro  Electro  Mechanical  Systems）、ＲＦＩＤ（Radio  Frequency  Identification）タグ、Ｘ線ディテクタパネル、指紋センサ、フォトセンサ、及びパワー半導体等の電子機器に使用できる。
【実施例】
【０１１０】
実施例１〜１１
［Ｘ線回折法（ＸＲＤ）評価用サンプル、Ｘ線反射率法（ＸＲＲ）評価用サンプルの作製］
マグネトロンスパッタリング装置に、表１に示す組成の４インチターゲットを装着し、基板（積層構造における絶縁層に相当する）としてスライドガラス（コーニング社製、♯１７３７）を装着した。ＤＣマグネトロンスパッタリング法により、後述するスパッタリング条件でスライドガラス上に膜厚５０ｎｍの非晶質膜を成膜した。成膜時には、表１に示す分圧比でＡｒガス、Ｏ２ガス及びＨ２Ｏガスを導入した。非晶質膜を形成した基板を表１に示す条件でアニールして、酸化物半導体膜（積層構造における酸化物層）を形成した。
また、誘導結合プラズマ発光分析（ＩＣＰ−ＡＥＳ分析）により、結晶化酸化物薄膜に含まれる各元素の原子比がスパッタリングターゲットと同じであることを確認した。
【０１１１】
［ホール効果測定用サンプルの作製］
上記条件で成膜したスライドガラスを１ｃｍ×１ｃｍにカットして四隅に金（Ａｕ）をイオンコーターで成膜し、Ａｕ電極と銅線を銀ペーストにより接着してホール効果測定用サンプルとした。
ホール効果測定用サンプルをホール効果・比抵抗測定装置（ＲｅｓｉＴｅｓｔ８３００型、東陽テクニカ社製）にセットし、室温においてホール効果を評価した。結果を表１に示す。
【０１１２】
［原子間力顕微鏡（ＡＦＭ）評価用サンプルの作製］
直径４インチの無アルカリガラス基板をプラズマ化学蒸着装置（ＰＥ−ＣＶＤ装置）にセットし、ＳｉＨ４、Ｎ２Ｏ、Ｎ２を導入して、厚さ１５０ｎｍのゲート絶縁膜（ＳｉＯ２膜）を成膜後に表１に記載の条件で室温まで冷却し、ＡＦＭ評価用のサンプルを得た。
【０１１３】
［酸化物半導体薄膜の作製］
酸化物半導体膜のスパッタリング条件は以下の通りである。
基板温度：室温
到達圧力：８．５×１０−５Ｐａ
雰囲気ガス：Ａｒガス、Ｏ２ガス、Ｈ２Ｏガス（分圧は表１を参照）
スパッタ圧力（全圧）：表１参照
投入電力（パワー）：表１参照
Ｓ（基板）−Ｔ（ターゲット）距離：１７０ｍｍ
【０１１４】
［ＴＦＴの作製及び評価］
図１に示すボトムゲート構造を有する電界効果型トランジスタ１を作製した。
直径４インチの無アルカリガラス基板１０を用意し、スパッタリング法で厚さ５０ｎｍのＣｒ（ゲート電極）を成膜した後、フォトリソグラフィ法によりゲート配線状にパターニングし、ゲート電極２０とした。次に、このガラス基板をＰＥ−ＣＶＤ装置にセットし、ＳｉＨ４、Ｎ２Ｏ及びＮ２を導入して、厚さ１５０ｎｍのゲート絶縁膜（ＳｉＯ２膜）３０付ガラス基板１０上に形成した。
【０１１５】
次に、このゲート絶縁膜３０付ガラス基板１０をスパッタリング装置に装着し、上記酸化物半導体薄膜の作製と同条件で厚さ５０ｎｍの酸化物半導体膜を成膜した。次に、酸化物半導体膜をフォトリソグラフィ法により半導体領域の形に加工し、（チャネル層となる）酸化物層４０とした。
【０１１６】
酸化物半導体膜付ガラス基板１０をＰＥ−ＣＶＤ装置にセットし、ＳｉＨ４、Ｎ２Ｏ及びＮ２を導入して、厚さ２００ｎｍの層間絶縁膜（半導体層保護膜：ＳｉＯ２）５０を積層した。次に、この層間絶縁膜付基板をドライエッチング装置にセットし、ゲート電極と、ソース電極及びドレイン電極用のコンタクトホール７２を形成した。そして、この積層体をスパッタリング装置にセットし、ＩＴＯを成膜後、再びフォトリソグラフィ法でパターニングしてソース電極６０、ドレイン電極６２とした。
【０１１７】
引き続き、この基板をＰＥ−ＣＶＤ装置にセットし、ＳｉＨ４、Ｎ２Ｏ、Ｎ２を導入して、厚さ２００ｎｍのパッシベーション膜（ＳｉＯ２）７０を成膜した。そして再度フォトリソグラフィ法により、ソース・ドレイン・ゲート電極用のコンタクトホール７２を形成した。最後にこの基板を大気中、３００℃、１時間の条件でアニールして、電界効果型トランジスタ１を得た。
得られた電界効果型トランジスタ１について、下記の評価を行った。結果を表１に示す。
【０１１８】
（１）電界効果移動度（μ）、オフ電流、Ｓ値及び閾値電圧（Ｖｔｈ）
図２に示した伝達特性を評価し、上記パラメータを求めた。ドレイン電圧（Ｖｄ）は０．１Ｖで計測した。電界効果移動度はＶｄ＝０．１Ｖの伝達特性から求めた、線形領域の最大移動度を記載している。半導体パラメータアナライザー（ケースレーインスツルメンツ社製、ケースレー４２００）を用い、大気圧の乾燥窒素雰囲気下、室温、遮光環境下で４インチガラスの中央部のＴＦＴについて電界効果移動度を測定した。尚、オフ電流は、ゲート−ソース電圧（Ｖｇｓ）を−１５Ｖとして測定した。尚、チャネル幅、チャネル長をそれぞれ５０μｍ、２０μｍ、ゲート電圧を−１５〜２５Ｖまで変化させた際のドレイン電流を観測した。
実施例１〜１１の結果について表１に示す。
【０１１９】
ここで、電界効果移動度は、ドレイン電圧に０．１Ｖ印加した場合の伝達特性から求める。具体的に、伝達特性Ｉｄ−Ｖｇのグラフを作成し、各Ｖｇのトランスコンダクタンス（Ｇｍ）を算出し、線形領域の式により電界効果移動度を導く。尚、Ｇｍは∂（Ｉｄ）／∂（Ｖｇ）によって表され、Ｖｇは−１５〜２５Ｖまで印加し、特に指定がない場合その範囲での最大移動度を電界効果移動度と定義する。飽和領域の移動度特性を議論することも可能であるが、飽和領域の式が成立するのは一般的にＶｇ＜Ｖｄの場合であり、十分に大きなＶｄを印加しＶg依存性を測定する必要があり、素子破壊等に影響する。よって電界効果移動度を議論するにはＶｄが小さい場合の線形領域（Ｖｇ＞Ｖｄ）の移動度で議論することが望ましい。本発明において特に断らない限り、電界効果移動度はこの方法で評価した。上記Ｉｄはソース・ドレイン電極間の電流、Ｖｇはソース・ドレイン電極間に電圧Ｖｄを印加したときのゲート電圧である。
【０１２０】
薄膜トランジスタのＳ値は、トランスファ特性の結果から、Ｌｏｇ（Ｉｄ）―Ｖｇのグラフを作製し、この傾きの逆数から導出することができる。Ｓ値の単位は、Ｖ／ｄｅｃａｄｅ（以下、「Ｖ／ｄｅｃ」と称する。）であり、小さな値であることが好ましい。
【０１２１】
Ｓ値（Ｓｗｉｎｇ  Ｆａｃｔｏｒ）とは、オフ状態からゲート電圧を増加させた際に、オフ状態からオン状態にかけてドレイン電流が急峻に立ち上がるが、この急峻さを示す値である。下記式で定義されるように、ドレイン電流が１×１０−１０Ａから１×１０−９Ａまで上昇するときのゲート電圧の増分をＳ値とする。
Ｓ値＝ｄＶｇ／ｄｌｏｇ（Ｉｄｓ）
Ｓ値が小さいほど急峻な立ち上がりとなる（「薄膜トランジスタ技術のすべて」、鵜飼育弘著、２００７年刊、工業調査会）。Ｓ値が大きいと、オンからオフに切り替える際に高いゲート電圧をかける必要があり、消費電力が大きくなるおそれがある。
【０１２２】
Ｓ値は１．０Ｖ／ｄｅｃ以下が好ましく、０．５Ｖ／ｄｅｃ以下がより好ましく、０．３Ｖ／ｄｅｃ以下がさらに好ましく、０．２Ｖ／ｄｅｃ以下が特に好ましい。Ｓ値が１．０Ｖ／ｄｅｃ以下であると駆動電圧が小さくなり消費電力を低減できる可能性がある。特に有機ＥＬディスプレイで用いる場合は、直流駆動のためＳ値を０．３Ｖ／ｄｅｃ以下にすると消費電力を大幅に低減できるため好ましい。
【０１２３】
また、閾値電圧（Ｖｔｈ）は、伝達特性のグラフより、Ｉｄ＝１０−９ＡでのＶｇと定義する。また、Ｏｎ−Ｏｆｆ比は、Ｖｇ＝−１５ＶのＩｄの値をＯｆｆ電流値とし、Ｖｇ＝２５ＶのＩｄの値をＯｎ電流値として比［Ｏｎ／Ｏｆｆ］を決める。
【０１２４】
閾値電圧は、０Ｖ＜Ｖｔｈ＜５Ｖが望ましく、０Ｖ＜Ｖｔｈ＜３Ｖがより好ましく、０Ｖ＜Ｖｔｈ＜２Ｖがさらに好ましい。閾値電圧が０Ｖ以下であるとオフ電流の増加を招くおそれがあり、５Ｖ以上であると駆動電圧を高くしないと十分な電流を流せず、消費電力が増加するおそれがある。
【０１２５】
また、ゲート絶縁膜の種類や膜厚が変化すると、容量が異なるため実効的なゲート電界の影響が異なることが予想される。明細書本文では、断りのない限り、Ｖｇはゲート絶縁膜にＳｉＯ２（比誘電率３．９）を１５０ｎｍの厚みで用いた場合とし、容量（誘電率／膜厚）が変化した場合はＶｇの規格化を行う。例えば、ゲート絶縁膜に２００ｎｍのＳｉＮｘ（比誘電率７．０）を用いた場合、Ｖｇは（３．９／１５０）／（７．０／２００）＝０．７４倍として規格化する必要がある。
【０１２６】
閾値電圧Ｖｔｈのバラツキは、電子機器上に存在する同一条件で作製された複数個のトランジスタのＶｔｈを測定することで求める。
電子機器とは例えば、液晶ディスプレイや、有機ＥＬディスプレイ等の表示機器やＭＥＭＳを用いたディスプレイやセンサー等である。
Ｖｔｈのバラツキを求める際は隣接した２５個以上のＴＦＴを測定して、最大値と最小値の差をＶｔｈバラツキとする。基板中心部の一点を基準に直線距離の近い順に、同一素子構成のものを測定する。
Ｖｔｈのバラツキは３Ｖ未満であることが望ましく、３Ｖ未満であればディスプレイ用ＴＦＴとして産業上利用可能である。
Ｖｔｈのバラツキは２Ｖ未満がより好ましく、１．５Ｖ未満がさらに好ましい。理想的にはＶｔｈのバラツキは０Ｖが良い。
【０１２７】
（２）ギャップ内準位の測定
ＴＦＴのチャネル領域全体に光が直接当たるように光照射を行いながら上記（１）に従って伝達特性の評価を行った。光照射にはフィードバック装置により光量を保つことが可能な光照射装置（朝日分光製、ＰＶＬ４０００ＥＸ２）を用いた。本装置はキセノンランプからの光を回折格子分光器に導き単色化した光をＴＦＴに照射する照明系（分光照射光源）を用いた。分光器の光学的スリット幅は９ｎｍであった。照射強度は各波長において０．３５ｍＷ・ｃｍ−２となるように、光路に挿入した可変濃度ニュートラルデンシティ（ＮＤ）フィルタの濃度を調整した。同じく光路には電磁シャッタが挿入され、これによって任意の期間で光照射／非照射の制御を行うことが可能であった。また、チャネル領域全体に設定した強度の光が照射できるように高密度集光レンズを用いた。
【０１２８】
本測定時にはまず１１００ｎｍの光を照射しながらＶｄ＝０．１Ｖでゲート電圧を−１５〜２５Ｖまで変化させた際の閾値電圧（Ｖｔｈ）としてＩｄ＝１０−９ＡでのＶｇを取得する。続いて１０９０ｎｍ、１０８０ｎｍ、・・・、３５０ｎｍまで１０ｎｍ刻みでＶｔｈを取得して、ギャップ内準位の算出に利用した。
【０１２９】
〔ギャップ内準位密度〕
以下、信頼性（特にＮＢＩＳ）に関係するギャップ内準位の面密度Ｄ（Ｅ）（ｃｍ−２・ｅＶ−１）を取得する。
【０１３０】
照射光波長λを短波長側に１０ｎｍ移動したときのＶｔｈの変化量ΔＶｔｈをλ（３５０ｎｍ≦λ≦１１００ｎｍ）の関数として求める。λを１０ｎｍずつ変化させるたびに、それ以下の光子エネルギーでは励起されることのなかった固定電荷がギャップ内の準位から新たに励起され、Ｖｔｈが変化したと考えられる。新たに放出された固定電荷の面密度ΔＤ（ｃｍ−２）は、ΔＶｔｈ・ゲート絶縁膜容量Ｃｉ（Ｆ・ｃｍ−２）・素電荷ｑ（Ｃ）を用いて以下のように表される。
【０１３１】
ΔＤ＝Ｃｉ・｜ΔＶｔｈ｜／ｑ
【０１３２】
λ掃引ステップごとの照射光子エネルギーの増分Δ（ｈν）に関する補正を考慮すると、固定電荷放出に関与した局在準位の面密度Ｄ（Ｅ）（ｃｍ−２・ｅＶ−１）は次のように表される。
【０１３３】
Ｄ（Ｅ）＝ΔＤ／Δ（ｈν）＝ΔＤ／Δ（ｈｃ／λ）
【０１３４】
ここで、ｈはプランク定数、ｃは真空中の光速である（λの変化による照射光子数変化は無視したが、それによる誤差はλ掃引範囲の両端で高々３倍程度しかない）。
【０１３５】
面密度Ｄ（Ｅ）を照射光子エネルギーに対してプロットしたものを図３に示す。面密度Ｄ（Ｅ）は、半導体における伝導帯下端のエネルギーＥｃを基準にした状態密度を表すと考えられる。
【０１３６】
以上の解析により、実施例１におけるエネルギーＥ＝Ｅｃ−１（ｅＶ）からＥｃ−３．５（ｅＶ）までの状態密度Ｄ（Ｅ）の最大値Ｄｍａｘは、２．０×１０１２ｃｍ−２・ｅＶ−１である。実施例２〜１１の結果についても表１に示す。
【０１３７】
尚、上記のギャップ内準位は体積密度ΔＤ’（ｃｍ−３・ｅＶ−１）で表記する場合、半導体膜厚をｄ（ｃｍ）として以下のように与えられる。
ΔＤ’＝ΔＤ／ｄ
即ち、膜厚５０ｎｍの半導体膜については、ΔＤ＝１０１３（ｃｍ−２・ｅＶ−１）はΔＤ’＝５×１０１９（ｃｍ−３・ｅＶ−１）に相当する。
【０１３８】
本手法とは別に状態密度を求める手法としてＴＦＴのＳ値から求める方法がある。
しかしながら、Ｓ値から求めた状態密度は、電子をトラップするフェルミレベルから伝導帯下端までの準位の状態密度である。
一方、本手法では、伝導帯下端から価電子帯上端に向かって１ｅＶ〜３．５ｅＶの部分における、フェルミレベルから価電子帯上端の電子に占有された準位の状態密度を観測しており、Ｓ値から求めた状態密度とは本質的に別のものである。
Ｓ値から状態密度を求める詳細な手法については非特許文献（APPLIED  PHYSICS  LETTERS  95，072104  2009[i]）に記述されている。
【０１３９】
（３）閾値電圧のシフト（ストレス試験）
ストレス条件は、空気中、２５℃でゲート電極に−２０Ｖの電圧を４６０ｎｍの光を０．３５ｍＷ／ｃｍ２の強度で１００００秒加えた。ストレスをかける前後のＶｔｈを比較し、閾値電圧のシフト量（ΔＶｔｈ）を測定した。４６０ｎｍの光は白色ＬＥＤの短波長側のピーク位置に当たり、光信頼性試験に一般に用いられる。実施例１のΔＶｔｈは−１Ｖであった。実施例２〜１１のストレス試験の結果についても表１に示す。
【０１４０】
（４）Ｘ線回折（ＸＲＤ）測定による結晶性評価
ＸＲＤの測定条件は以下の通りである。
装置：（株）リガク製、Ｕｌｔｉｍａ−ＩＩＩ
Ｘ線：Ｃｕ−Ｋα線（波長１．５４０６Å、グラファイトモノクロメータにて単色化）
２θ−θ反射法、連続スキャン（１．０°／分）
サンプリング間隔：０．０２°
スリット  ＤＳ、ＳＳ：２／３°、ＲＳ：０．６ｍｍ
【０１４１】
実施例１、２、３、９及び比較例１、２、５におけるＸＲＤ測定による結晶性評価では酸化インジウムのビックスバイト構造のみが観測された。この結晶構造は、ＪＣＰＤＳ（Ｊｏｉｎｔ  Ｃｏｍｍｉｔｔｅｅ  ｏｆ  Ｐｏｗｄｅｒ  Ｄｉｆｆｒａｃｔｉｏｎ  Ｓｔａｎｄａｒｄｓ）カードで確認することができる。酸化インジウムのビックスバイト構造は、ＪＣＰＤＳカードＮｏ．０６−０４１６である。実施例１、２、３、９及び比較例１、２、５は、堆積直後はＸＲＤのピークがなく非晶質であり、熱処理後に結晶化したことが分かっている。
【０１４２】
（５）原子間力顕微鏡（ＡＦＭ）によるゲート絶縁膜の表面粗さの二乗平均の平方根（Ｒｒｍｓ（ｒｏｏｔ−ｍｅａｎ−ｓｑｕａｒｅ−ｒｏｕｇｈｎｅｓｓ））の評価
ガラス基板上に作製した実施例１のゲート絶縁膜について、ゲート絶縁膜成膜後の表面をＡＦＭ装置（ＪＳＰＭ−４５００、日本電子製）で２０μｍ×２０μｍ角のＲｒｍｓを測定したところ、１．９Åと非常に平坦であった。実施例２〜１１のＲｒｍｓの結果についても表１に示す。
【０１４３】
（６）膜密度の測定
単膜分析エリアの基板を３００℃１時間大気下で加熱処理し、ＸＲＲ（Ｘ−ｒａｙ  Ｒｅｆｌｅｃｔｏｍｅｔｅｒ）を用い以下の条件で反射率の測定を行った。得られたスペクトルを用いて、膜厚、密度をパラメータとしてフィッテングにより膜密度を求めたところ、実施例１のサンプルにおいては６．８ｇ／ｃｍ３であった。実施例２〜１１の膜密度の結果についても表１に示す。
【０１４４】
・測定装置
装置：（株）リガク製  全自動水平型多目的Ｘ線回折装置ＳｍａｒｔＬａｂ
・測定条件
Ｘ線：Ｃｕ−Ｋα線（波長１．５４０６Å、グラファイトモノクロメータにて単色化）
２θ反射率測定、測定範囲２θ＝０°〜８°
サンプリング間隔：０．０１°
【０１４５】
酸化物薄膜に含まれる各元素の原子比は、誘導結合プラズマ発光分析装置（ＩＣＰ−ＡＥＳ）により、含有元素を定量分析して求めた。
具体的に、溶液試料をネブライザーで霧状にして、アルゴンプラズマ（約６０００〜８０００℃）に導入すると、試料中の元素は熱エネルギーを吸収して励起され、軌道電子が基底状態から高いエネルギー準位の軌道に移る。この軌道電子は１０−７〜１０−８秒程度で、より低いエネルギー準位の軌道に移る。この際にエネルギーの差を光として放射し発光する。この光は元素固有の波長（スペクトル線）を示すため、スペクトル線の有無により元素の存在を確認できる（定性分析）。
【０１４６】
また、それぞれのスペクトル線の大きさ（発光強度）は試料中の元素数に比例するため、既知濃度の標準液と比較することで試料濃度を求めることができる（定量分析）。
定性分析で含有されている元素を特定後、定量分析で含有量を求め、その結果から各元素の原子比を求めた。
実施例及び比較例における酸化物薄膜の組成比はターゲットの組成比と同一であった。
【０１４７】
比較例１〜５
表２に示す組成のターゲットを用いて酸化物半導体膜を作製し、前述した方法で評価した。比較例１〜５の結果について表２に示す。また、比較例１〜５についての評価は下記の通りである。
比較例１
ゲート絶縁膜の降温速度を２２０℃／ｍｉｎで行ったところ、ギャップ内準位が６．１×１０１３ｃｍ−２ｅＶ−１と大きく増加しており、信頼性（ＮＢＩＳ）が−１８Ｖと大きく劣化した。冷却時に基盤とゲート絶縁膜の熱膨張率の違いにより、残留応力が生じたためであると考えられる。層間絶縁膜、保護絶縁膜の降温速度も２２０℃／ｍｉｎであり、残留応力の一因となっていると考えられる。
【０１４８】
比較例２
ＸＲＤでビックスバイトの多結晶薄膜であることが分かっているが、Ａｌ／（Ｉｎ＋Ａｌ）が０．２５と高いため、結晶化温度が高く、５００℃でのアニールが必要であった。
【０１４９】
比較例３
Ｇａ／（Ｉｎ＋Ｇａ）が０．４と高いため、非晶質であり、Ｇａが散乱要因となって移動度が出ていないと考えられる。また、ゲート絶縁膜をＣＶＤで成膜する際のガスの流量比をシランガス／亜酸化窒素ガス＝１／８にしたところ、ゲート絶縁膜の平坦性（Ｒｒｍｓ）も９．５Åと大きくなっており、ゲート絶縁膜の荒れが起因となって酸素欠損が生じ、ギャップ内準位が７．２×１０１３ｃｍ−２ｅＶ−１まで増加している。ゲート絶縁膜の荒れはシランガスが十分に反応しなかったため、膜が疎になったためと考えられる。また、層間絶縁膜、保護絶縁膜についてもＣＶＤで成膜する際のガスの流量比がシランガス／亜酸化窒素ガス＝１／８であり、疎な膜となっていると考えられる。
【０１５０】
比較例４
Ａｌ／（Ｉｎ＋Ｓｎ＋Ｚｎ＋Ａｌ）が０．３５と高いため、酸素欠損が減少し、ギャップ内準位は小さく、信頼性もよいが、移動度が低い。これはＡｌが散乱要因となったためであると考えられる。
【０１５１】
比較例５
ゲート絶縁膜をＣＶＤで成膜する際のガスの流量比をシランガス／亜酸化窒素ガス＝１／１２０にしたところ、ゲート絶縁膜の平坦性（Ｒｒｍｓ）も１２Åと大きくなっており、ゲート絶縁膜の荒れが起因となって酸素欠損が生じ、ギャップ内準位が１．１×１０１４ｃｍ−２ｅＶ−１まで増加している。ゲート絶縁膜の荒れは酸化条件が強すぎたため、シランガスが気相で反応し、パーティクルが生じたためと考えられる。層間絶縁膜、保護膜をＣＶＤで成膜する際のガスの流量比もシランガス／亜酸化窒素ガス＝１／１２０であり、パーティクルが多く生じていると考えられる。
【０１５２】
【表１】
2015032655.tif 000003
【０１５３】
【表２】
2015032655.tif 000004
【０１５４】
実施例１２〜２２
［ＴＦＴの作製及び評価］
図４に示すボトムゲート構造を有する電界効果型トランジスタ２を作製した。
直径４インチの無アルカリガラス基板１０を用意し、スパッタリング法で厚さ５０ｎｍのＣｒを成膜した後、フォトリソ法によりゲート配線状にパターニングし、ゲート電極２０とした。次にこの基板をＰＥ−ＣＶＤ装置にセットし、ＳｉＨ４、Ｎ２Ｏ及びＮ２を導入して、厚さ１５０ｎｍのゲート絶縁膜（ＳｉＯ２膜）３０を得た。
【０１５５】
次に、このゲート絶縁膜３０付ガラス基板１０をスパッタリング装置に装着し、酸化物半導体を前述した「酸化物半導体薄膜の作製」と同条件で成膜し、厚さ５０ｎｍの酸化物半導体膜を成膜した。次に、酸化物半導体膜をフォトリソグラフィ法により半導体領域の形に加工し、酸化物層４０（チャネル層）とした。
【０１５６】
再びこのガラス基板をスパッタ装置にセットし、ＳＤ電極材料を成膜後、再びフォトリソグラフィ法でパターニングしてソース電極６０、ドレイン電極６２とした。
ここでエッチング時のダメージを軽減させるための処理を行った。このような処理により、半導体表面に残存した不純物を取り除いたり、生じた酸素欠陥を補填することで、ギャップ内に不純物準位が増加することを防止している。行った処理を表３に示す。
【０１５７】
引き続き、このガラス基板をＰＥ−ＣＶＤ装置にセットし、ＳｉＨ４、Ｎ２Ｏ及びＮ２を導入して、厚さ２００ｎｍのパッシベーション膜（ＳｉＯ２）７０を成膜した。そして再度フォトリソグラフィ法により、ソース及びドレイン電極用のコンタクトホール７２を形成した。最後にこの基板を大気中、３００℃、１時間の条件でアニールして、電界効果型トランジスタ２を得た。
【０１５８】
上述の方法で作製した電界効果トランジスタ２の詳細な作製条件は表３に示す通りである。
また、電界効果トランジスタ２について実施例１〜１１と同様に評価した。実施例１２〜２２についての評価基結果を表３に示す。
【０１５９】
実施例１〜１１と同様にＸＲＤ測定を行った。実施例１６、１７、１８におけるＸＲＤ測定による結晶性評価では酸化インジウムのビックスバイト構造のみが観測された。酸化インジウムのビックスバイト構造は、ＪＣＰＤＳカードＮｏ．０６−０４１６である。実施例１６、１７、１８では堆積直後には非晶質でＸＲＤのピークがなく、成膜後の熱処理によって結晶化していることが分かっている。
【０１６０】
比較例６〜９
酸によるバックチャネルエッチングに適さない材料でバックチャネルエッチング素子を作製し、評価を行った。比較例６〜９のすべてにおいてチャネル層が残存しておらず、エッチング時にチャネル層が完全に溶解したと思われる。
チャネル層が残存しているかどうかの確認は、素子を切断し、透過型電子顕微鏡（ＴＥＭ）により断面の観察を行った。詳細な作製条件は表４に示す通りである。
【０１６１】
【表３】
2015032655.tif 000005
【０１６２】
【表４】
2015032655.tif 000006
【産業上の利用可能性】
【０１６３】
本発明の薄膜トランジスタは、光にさらされた環境下での使用や、迷光の存在しうる環境において優れた信頼性を示すため有用である。特にディスプレイ用途のトランジスタにおいては、迷光や環境光にさらされる可能性が高く、光に対する信頼性の高い本発明の薄膜トランジスタは有用であると考える。
【符号の説明】
【０１６４】
１、２  電界効果型トランジスタ
１０  基板
２０  ゲート電極
３０  ゲート絶縁膜（絶縁層）
４０  酸化物層（チャネル層）
５０  層間絶縁膜
６０  ソース電極
６２  ドレイン電極
７０  保護絶縁膜層（パッシベーション膜）
７２  コンタクトホール
【図１】
2015032655.tif 000007
【図２】
2015032655.tif 000008
【図３】
2015032655.tif 000009
【図４】
2015032655.tif 000010