(57)【要約】【課題】実装時のダイボンド材のせり上がりによる容量変動を低減させる。【解決手段】半導体装置は、半導体基板１と、半導体基板１の第１表面１１上に形成された絶縁層２と、絶縁層２を介して半導体基板１の第１表面１１側に形成された半導体層３とを備える。半導体層３は、第１導電型のドレイン領域３３と、ドレイン領域３３とは異なる位置に形成された第２導電型のウェル領域３４と、絶縁層２と対向する第２面３２とは反対側の第１面３１側に露出しウェル領域に囲まれて形成されたソース領域３５とを含む。半導体層３において第２面３２側には、半導体基板１および絶縁層２で囲まれた閉空間６が形成されている。【選択図】図１
2015032684.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の一表面上に形成された絶縁層と、
前記絶縁層を介して前記半導体基板の前記一表面側に形成された半導体層とを備え、
前記半導体層は、
第１導電型のドレイン領域と、
前記ドレイン領域と離間して形成された第２導電型のウェル領域と、
前記絶縁層と対向する第２面とは反対側の第１面側に露出し前記ウェル領域に囲まれて形成された第１導電型のソース領域とを含み、
前記半導体層において前記第２面側には、前記半導体基板および前記絶縁層で囲まれた閉空間が形成されている
ことを特徴とする半導体装置。
【請求項２】
前記閉空間が前記半導体基板より比誘電率の低い封止材で充填されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記閉空間と前記半導体基板とを絶縁する第２の絶縁層をさらに備えることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記半導体層の前記第１面上に形成され前記ドレイン領域と電気的に接続されたドレイン電極と、
前記半導体層の前記第１面上に形成され前記ウェル領域および前記ソース領域と電気的に接続されたソース電極と、
前記半導体層の前記第１面上に形成されたゲート絶縁層と、
前記ゲート絶縁層上に形成されたゲート電極と
をさらに備えることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、シリコン基板の表面にｐ層、ｎ層が形成されている半導体中のキャリアが電界により移動するドリフト領域を持つ半導体装置において、シリコン基板の裏面を介して寄生容量が発生する。このため、半導体装置に電圧を印加したときにシリコン基板中の空乏層の影響を受けて理論値よりも耐圧が下がることが指摘されている。このような問題を解決する方法として、ドリフト領域が形成された部分の裏面側のシリコンを除去することが有効である（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２００４−５１０３２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載された従来の半導体装置では、実装時に、シリコンが除去された領域にダイボンド材（銀ペーストなど）がせり上がってくるため、容量が変動してしまう恐れがあった。言い換えると、特許文献１に記載された従来の半導体装置では、シリコンが除去された領域内にダイボンド材が侵入するために、絶縁層とダイボンド材との間の容量が変動してしまう恐れがあった。
【０００５】
本発明は上記の点に鑑みて為された発明であり、本発明の目的は、実装時のダイボンド材による容量変動を低減させることができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、半導体基板と、前記半導体基板の一表面上に形成された絶縁層と、前記絶縁層を介して前記半導体基板の前記一表面側に形成された半導体層とを備え、前記半導体層は、第１導電型のドレイン領域と、前記ドレイン領域と離間して形成された第２導電型のウェル領域と、前記絶縁層と対向する第２面とは反対側の第１面側に露出し前記ウェル領域に囲まれて形成された第１導電型のソース領域とを含み、前記半導体層において前記第２面側には、前記半導体基板および前記絶縁層で囲まれた閉空間が形成されていることを特徴とする。
【０００７】
この半導体装置において、前記閉空間が前記半導体基板より比誘電率の低い封止材で充填されていることが好ましい。
【０００８】
この半導体装置において、前記閉空間と前記半導体基板とを絶縁する第２の絶縁層をさらに備えることが好ましい。
【０００９】
この半導体装置において、前記半導体層の前記第１面上に形成され前記ドレイン領域と電気的に接続されたドレイン電極と、前記半導体層の前記第１面上に形成され前記ウェル領域および前記ソース領域と電気的に接続されたソース電極と、前記半導体層の前記第１面上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成されたゲート電極とをさらに備えることが好ましい。
【発明の効果】
【００１０】
本発明では、開口している空間が形成されている場合に比べて、実装時のダイボンド材のせり上がりによる容量変動を低減させることができる。
【図面の簡単な説明】
【００１１】
【図１】実施形態１に係る半導体装置の断面図である。
【図２】実施形態２に係る半導体装置の断面図である。
【図３】実施形態３に係る半導体装置の断面図である。
【発明を実施するための形態】
【００１２】
以下の実施形態１〜３に係る半導体装置は、半導体基板および絶縁層で囲まれた閉空間が形成されている。
【００１３】
実施形態１〜３では、半導体装置が半導体スイッチング素子として半導体リレーに用いられる場合について説明する。具体的には、半導体装置がフォトモスリレー（登録商標）用のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である場合について説明する。すなわち、実施形態１〜３の半導体装置の各々は、発光素子と受光素子とともに上記リレーを構成する。
【００１４】
半導体装置を上記リレーに用いる場合、リレーの出力端子間容量と抵抗との積で表わされる性能指数を小さくすることが好ましい。すなわち、リレーの出力端子間容量を小さくすることが好ましい。
【００１５】
上記リレーにおいて、リレーの出力端子間容量Ｃｏｕｔは、ＭＯＳＦＥＴ（半導体装置）の出力容量Ｃｏｓｓの１／２とパッケージ容量Ｃｐとの和となる。式で表わすと、Ｃｏｕｔ＝Ｃｏｓｓ／２＋Ｃｐである。ＭＯＳＦＥＴの出力容量Ｃｏｓｓは、ドレイン−ソース間容量Ｃｄｓとドレイン−ゲート間容量Ｃｇｄとドレイン−基板間容量Ｃｄｓｕｂとの和となる。式で表わすと、Ｃｏｓｓ＝Ｃｄｓ＋Ｃｇｄ＋Ｃｄｓｕｂである。
【００１６】
以下、図面を参照しながら、実施形態１〜３に係る半導体装置の詳細について説明する。
【００１７】
（実施形態１）
実施形態１に係る半導体装置は、図１に示すように、半導体基板１と、絶縁層２と、Ｎ型（第１導電型）の半導体層３と、ゲート絶縁層４と、ゲート電極５１と、ドレイン電極５２と、ソース電極５３とを備えている。本実施形態に係る半導体装置は、半導体基板１と絶縁層２と半導体層３とでＳＯＩ（Silicon On Insulator）構造を有している。
【００１８】
半導体基板１は、例えば単結晶シリコンなどにより形成されている。
【００１９】
絶縁層２は、半導体基板１の第１表面（一表面）１１上に形成されている。絶縁層２は、例えば酸化膜などである。酸化膜としては、例えばシリコン酸化膜などがある。
【００２０】
半導体層３は、絶縁層２を介して半導体基板１の第１表面１１側に形成されている。半導体層３は、例えばＮ型シリコン層などのＮ型半導体層である。
【００２１】
半導体層３は、ドレイン領域３３と、ウェル領域３４と、ソース領域３５と、ドリフト領域３６とを含んでいる。ドレイン領域３３は、Ｎ＋型（第１導電型）のドレイン領域である。ドレイン領域３３は、第１面３１に露出している。ウェル領域３４は、ドレイン領域３３と離間して形成されたＰ型（第２導電型）のウェル領域である。ウェル領域３４は、ドレイン領域３３とは異なる位置において第１面３１から第２面３２に達するように形成されている。ソース領域３５は、第１面（一面）３１側にウェル領域３４に囲まれて形成されたＮ＋型（第１導電型）のソース領域である。ソース領域３５は、ウェル領域３４において第１面３１に露出するように形成されている。ドリフト領域３６は、ドレイン領域３３端とウェル領域３４端との間に介在する。
【００２２】
ゲート絶縁層４は、半導体層３の第１面３１上に形成されている。ゲート絶縁層４は、半導体層３においてソース領域３５とドリフト領域３６との間の部位上に形成されている。ゲート絶縁層４としては、例えば酸化膜などが用いられる。
【００２３】
ゲート電極５１は、ゲート絶縁層４上に形成されている。ゲート電極５１は、ゲート電極パッド（図示せず）と電気的に接続されている。
【００２４】
ドレイン電極５２は、半導体層３のドレイン領域３３上に形成されている。ドレイン電極５２は、ドレイン領域３３と電気的に接続されている。ドレイン電極５２は、ドレイン電極パッド（図示せず）と電気的に接続されている。
【００２５】
ソース電極５３は、半導体層３の第１面３１上においてウェル領域３４とソース領域３５とを跨ぐように形成されている。ソース電極５３は、ウェル領域３４およびソース領域３５と電気的に接続されている。ソース電極５３は、ソース電極パッド（図示せず）と電気的に接続されている。
【００２６】
このような半導体装置において、半導体層３の第２面３２側すなわち絶縁層２側には、閉空間６が形成されている。閉空間６は、半導体基板１および絶縁層２で囲まれている。すなわち、半導体基板１のうち、ドレイン領域３３およびウェル領域３４の一部の第２面３２側のシリコンが除去されて閉空間６が形成されている。シリコンの比誘電率が１２であるのに対し、空気の比誘電率が１．０００６であるから、半導体基板１がシリコン基板である場合、半導体基板１よりも比誘電率が低い領域として、半導体基板１の第２表面１２まで貫通しない閉空間６が形成されている。
【００２７】
ここで、ドレイン−基板間容量Ｃｄｓｕｂは、半導体基板１の容量Ｃ１と閉空間６の容量Ｃ２と絶縁層２の容量Ｃ３とで求められる。具体的には、１／Ｃｄｓｕｂ＝１／Ｃ１＋１／Ｃ２＋１／Ｃ３である。半導体基板１の容量Ｃ１は、半導体基板１の比誘電率ε１と真空の誘電率ε０と半導体基板１の厚みｔ１と面積Ａ１とで求められる。式で表わすと、Ｃ１＝ε１・ε０・Ａ１／ｔ１となる。閉空間６の容量Ｃ２は、閉空間６の比誘電率ε２と真空の誘電率ε０と閉空間６の距離ｔ２と面積Ａ２とで求められる。式で表わすと、Ｃ２＝ε２・ε０・Ａ２／ｔ２となる。絶縁層２の容量Ｃ３は、絶縁層２の比誘電率ε３と真空の誘電率ε０と絶縁層２の厚みｔ３と面積Ａ３とで求められる。式で表わすと、Ｃ３＝ε３・ε０・Ａ３／ｔ３となる。
【００２８】
上述のように、閉空間６の比誘電率ε２（＝１．０００６）は半導体基板１の比誘電率ε１（＝１２）よりも小さいから、本実施形態の１／Ｃ１＋１／Ｃ２は、閉空間６が形成されていない半導体装置における半導体基板の容量の逆数よりも大きい。
【００２９】
したがって、本実施形態に係る半導体装置のドレイン−基板間容量Ｃｄｓｕｂは、閉空間６が形成されていない半導体装置のドレイン−基板間容量よりも小さくなる。
【００３０】
本実施形態の半導体装置は、図示しないが、ダイボンド材を用いて、フレームに実装される。ダイボンド材としては、例えば銀ペーストが用いられる。半導体装置は、半導体基板１の第２表面１２がフレームに対向するようにして、フレームに実装される。この際に、半導体基板１の第２表面１２および第２表面１２側の周囲にダイボンド材が設けられる。
【００３１】
本実施形態の半導体装置では、半導体基板１の第２表面１２側に貫通していない閉空間６が形成されているので、実装時に、閉空間６内にはダイボンド材が侵入しない。すなわち、ダイボンド材が絶縁層２側にせり上がってくることがない。
【００３２】
したがって、半導体装置がフレームに実装されても、ドレイン−基板間容量Ｃｄｓｕｂは変動しない。一方、半導体基板の第２面側に開口している空間が形成されている場合、実装時に、半導体基板の第２面側から空間内にダイボンド材が侵入し、空間内でダイボンド材が絶縁層２側にせり上がる。このため、容量が変動してしまう恐れがある。
【００３３】
以上説明した本実施形態に係る半導体装置は、絶縁層２を介して半導体層３の第２面３２側に閉空間６が形成されていることによって、閉空間６が形成されていない場合に比べて、ドレイン領域と半導体基板との対向面積を小さくすることができる。これにより、本実施形態に係る半導体装置は、閉空間６が形成されていない場合に比べて、ドレイン−基板間容量Ｃｄｓｕｂを低減させることができる。その結果、本実施形態に係る半導体装置によれば、半導体装置の出力容量を低減させることができ、さらに、半導体リレーの出力端子間容量を低減させることができる。
【００３４】
また、本実施形態に係る半導体装置は、半導体基板１の第２表面１２側に貫通していない閉空間６が形成されている。これにより、本実施形態に係る半導体装置は、半導体基板の第２表面側に開口している空間が形成されている場合とは異なり、実装時に、ダイボンド材（銀ペーストなど）のせり上がりを防止することができる。その結果、本実施形態に係る半導体装置は、開口している空間が形成されている場合に比べて、実装時のダイボンド材のせり上がりによる容量変動を低減させることができる。
【００３５】
（実施形態２）
実施形態２に係る半導体装置は、図２に示すように、閉空間６が封止材７で充填されている点で、実施形態１に係る半導体装置（図１参照）と相違する。なお、実施形態１に係る半導体装置と同様の構成要素については、同一の符号を付して説明を省略する。
【００３６】
閉空間６は、半導体基板１より比誘電率の低い封止材７で充填されている。封止材７は、例えば石英、ポリイミド、ガラスなどである。シリコンの比誘電率が１２であるのに対し、石英およびポリイミドの比誘電率が３．５、ガラス（エポキシガラス）の比誘電率が５．０である。したがって、半導体基板１がシリコン基板である場合、閉空間６に封止材７が充填されても、閉空間６が形成されていない場合に比べて、容量を低減させることができる。
【００３７】
以上説明した本実施形態に係る半導体装置では、閉空間６が封止材７で充填されることによって、半導体基板１の厚み方向に対する機械的強度を高めることができる。すなわち、本実施形態に係る半導体装置では、閉空間６の封止材７によって、外力および熱応力などに対する強度を高めることができる。例えば、ダイシングされてチップ状とされた半導体装置をパッケージする場合に、チップのピックアップ時の衝撃や、ドレイン電極パッドなどにワイヤをボンディングする際に加わる力に対して、強度を高めることができる。
【００３８】
（実施形態３）
実施形態３に係る半導体装置は、図３に示すように、第２の絶縁層８をさらに備えている点で、実施形態２に係る半導体装置（図２参照）と相違する。なお、実施形態２に係る半導体装置と同様の構成要素については、同一の符号を付して説明を省略する。
【００３９】
本実施形態に係る半導体装置は、閉空間６と半導体基板１とを絶縁する第２の絶縁層８をさらに備えている。
【００４０】
第２の絶縁層８は、半導体基板の第１表面１１および閉空間６の周囲面上に形成されている。すなわち、第２の絶縁層８は、絶縁層２とともに閉空間６を囲むように形成されている。第２の絶縁層８は、例えば酸化膜などである。酸化膜としては、例えばシリコン酸化膜などがある。本実施形態では、閉空間６が第２の絶縁層８によって周囲の半導体基板１と電気的に絶縁されている。
【００４１】
本実施形態に係る半導体装置のドレイン−基板間容量Ｃｄｓｕｂは、半導体基板１の容量Ｃ１と閉空間６の容量Ｃ２と絶縁層２の容量Ｃ３と第２の絶縁層８の容量Ｃ４とで求められる。具体的には、１／Ｃｄｓｕｂ＝１／Ｃ１＋１／Ｃ２＋１／Ｃ３＋１／Ｃ４である。第２の絶縁層８の容量Ｃ４は、第２の絶縁層８の比誘電率ε４と真空の誘電率ε０と第２の絶縁層８の厚みｔ４と面積Ａ４とで求められる。式で表わすと、Ｃ４＝ε４・ε０・Ａ４／ｔ４となる。
【００４２】
したがって、本実施形態に係る半導体装置のドレイン−基板間容量Ｃｄｓｕｂは、第２の絶縁層８を備えてない半導体装置のドレイン−基板間容量よりも小さくなる。
【００４３】
以上説明した本実施形態に係る半導体装置は、閉空間６を半導体基板１から絶縁させるように第２の絶縁層８を備える。これにより、本実施形態に係る半導体装置は、第２の絶縁層８を備えていない半導体装置よりも、ドレイン−基板間容量Ｃｄｓｕｂを低減させ、かつ絶縁性を向上させることができる。
【００４４】
なお、本実施形態に係る第２の絶縁層８を実施形態１に係る半導体装置（図１参照）に適用してもよい。言い換えると、封止材７が充填されていない閉空間６が第２の絶縁層８によって周囲の半導体基板１と絶縁されていてもよい。このような場合においても、第２の絶縁層８を備えていない半導体装置よりも、ドレイン−基板間容量を低減させ、かつ絶縁性を向上させることができる。
【００４５】
なお、実施形態１〜３に係る半導体装置は、第１導電型がＮ型、第２導電型がＰ型の構成であるが、実施形態１〜３に係る半導体装置の変形例として、第１導電型がＰ型、第２導電型がＮ型の構成であってもよい。
【符号の説明】
【００４６】
１  半導体基板
１１  第１表面（一表面）
２  絶縁層
３  半導体層
３１  第１面
３２  第２面
３３  ドレイン領域
３４  ウェル領域
３５  ソース領域
４  ゲート絶縁層
５１  ゲート電極
５２  ドレイン電極
５３  ソース電極
６  閉空間
７  封止材
８  第２の絶縁層
【図１】
2015032684.tif 000003
【図２】
2015032684.tif 000004
【図３】
2015032684.tif 000005