(57)【要約】【課題】ＦＤ部およびソース・ドレイン領域の少なくとも一方の底面におけるｐｎ接合容量を効果的に抑制することの可能な撮像素子およびそれを備えた電子機器、ならびに撮像素子の製造方法を提供する。【解決手段】撮像素子は、半導体層内に、フォトダイオード、ＦＤ部、読み出し回路および絶縁部を備える。読み出し回路は、画素の選択に用いられる配線がゲートに電気的に接続された１または複数のトランジスタを有する。絶縁部は、ＦＤ部の底面、およびトランジスタのソース・ドレイン領域の底面の少なくとも一方の全体または一部に食い込んで形成されている。【選択図】図４
2015029013.tif 000002
【特許請求の範囲】
【請求項１】
半導体層内に、
光電変換を行って受光量に応じた電荷を発生するフォトダイオードと、
前記フォトダイオードで発生した電荷を蓄積するフローティングディフージョン部と、
前記フローティングディフージョン部に蓄積された電荷のレベルに応じた電圧の画素信号を出力する読み出し回路と、
絶縁部と
を備え、
前記読み出し回路は、前記画素の選択に用いられる配線がゲートに電気的に接続された１または複数のトランジスタを有し、
前記絶縁部は、前記フローティングディフージョン部の底面、および前記トランジスタのソース・ドレイン領域の底面の少なくとも一方の全体または一部に食い込んで形成されている
撮像素子。
【請求項２】
前記絶縁部は、前記半導体層を裏面側からエッチングすることにより形成された凹部を含んで構成されており、柱形状となっている
請求項１に記載の撮像素子。
【請求項３】
前記凹部は、前記フローティングディフージョン部および前記ソース・ドレイン領域のうち少なくとも一方において不純物濃度が１×１０18ｃｍ-3以上となっている箇所にまで食い込んで形成されている
請求項２に記載の撮像素子。
【請求項４】
前記絶縁部は、前記凹部の内部の全体または一部を埋め込む埋め込み層を有する
請求項２に記載の撮像素子。
【請求項５】
前記埋め込み層は、酸化シリコン、ＳｉＯＦ、ＳｉＯＣまたは絶縁性の有機材料を含んで構成されている
請求項４に記載の撮像素子。
【請求項６】
前記絶縁部は、前記凹部の内部に空洞を有する
請求項２に記載の撮像素子。
【請求項７】
前記絶縁部は、前記凹部の内面に沿って、負の固定電位を有する絶縁膜を有する
請求項２に記載の撮像素子。
【請求項８】
前記絶縁膜は、ＨｆＯ2またはＡｌ2Ｏ3を含んで構成されている
請求項７に記載の撮像素子。
【請求項９】
撮像素子と、
前記撮像素子から出力された画素信号に対して所定の処理を行う信号処理回路と
を備え、
前記撮像素子は、
半導体層内に、
光電変換を行って受光量に応じた電荷を発生するフォトダイオードと、
前記フォトダイオードで発生した電荷を蓄積するフローティングディフージョン部と、
前記フローティングディフージョン部に蓄積された電荷のレベルに応じた電圧の画素信号を出力する読み出し回路と、
絶縁部と
を有し、
前記読み出し回路は、前記画素の選択に用いられる配線がゲートに電気的に接続された１または複数のトランジスタを有し、
前記絶縁部は、前記フローティングディフージョン部の底面、および前記トランジスタのソース・ドレイン領域の底面の少なくとも一方の全体または一部に食い込んで形成されている
電子機器。
【請求項１０】
半導体層の上面に、光電変換を行って受光量に応じた電荷を発生するフォトダイオードを画素ごとに形成すると共に、前記フォトダイオードで発生した電荷を蓄積するフローティングディフージョン部と、前記フローティングディフージョン部に蓄積された電荷のレベルに応じた電圧の画素信号を出力する読み出し回路とを形成することと、
前記半導体層の下面に、前記フォトダイオードを前記画素ごとに電気的に分離する溝部と、前記フローティングディフージョン部の底面、および前記トランジスタのソース・ドレイン領域の底面の少なくとも一方の全体または一部に食い込む凹部とを同時に形成することと
を含む
撮像素子の製造方法。
【請求項１１】
前記半導体層の下面に、一部に幅の広い帯状の開口を有するマスクを形成した後、前記マスクを介して、前記半導体層をエッチングすることにより、前記開口のうち、幅の広い部分に対応する箇所に前記凹部を形成すると共に、前記開口のうち、幅の広い部分以外の部分に対応する箇所に前記溝部を形成すること
を含む
請求項１０に記載の撮像素子の製造方法。
【請求項１２】
前記半導体層の下面に、格子状の開口を有するマスクを形成した後、前記マスクを介して、前記半導体層をエッチングすることにより、前記開口のうち、格子の交差点に対応する箇所に前記凹部を形成すると共に、前記開口のうち、格子の交差点以外の部分に対応する箇所に前記溝部を形成すること
を含む
請求項１０に記載の撮像素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、撮像素子およびそれを備えた電子機器、ならびに撮像素子の製造方法に関する。
【背景技術】
【０００２】
従来、CMOS（Complementary Metal Oxide Semiconductor）イメージセンサやCCD（Charge Coupled Device）などの撮像素子は、デジタルスチルカメラやデジタルビデオカメラなどに広く用いられている。この撮像素子は、例えば、画素ごとに、フォトダイオードと、そのフォトダイオードで得られた光電変換信号を外部に読み出す信号読み出し回路とを含んで構成されている。信号読み出し回路は、例えば、転送トランジスタ、増幅トランジスタ、リセットトランジスタ、選択トランジスタなどを含んで構成されている（例えば、特許文献１参照）。これらのトランジスタは、複数のフォトダイオードで共有されることもある。
【０００３】
従来の超高感度イメージセンサ並みの低照度特性を目指すためには、信号読み出し回路内の容量を低減させて、撮像素子の変換効率を高めることが要求される。従来では、例えば、ＦＤ(Floating Diffusion)部に接触するウェル層のｐ型不純物濃度、もしくはＦＤ部のｎ型不純物濃度を下げて、ｐｎ接合容量を抑制することが行われている（例えば特許文献１，２参照）。また、例えば、ＦＤ部の両脇に絶縁膜を設けて、ｐｎ接合容量を抑制することが行われている（例えば特許文献３参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−９１７８８号公報
【特許文献２】特開２００８−２１８７５６号公報
【特許文献３】特開２０１２−１１９４９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１，２に記載の方法では、不純物濃度を下げて空乏領域を広げることでｐｎ接合容量を抑制しているので、空乏領域を広げた分だけレイアウトの自由度が制限される。特許文献１に記載の方法では、画素間の素子分離能力の低下にもつながる。特許文献３に記載の方法では、ＦＤ部の両脇のみのｐｎ接合容量の抑制にとどまる。特許文献１〜３に記載のいずれの方法においても、ＦＤ部の底面におけるｐｎ接合容量の抑制が不十分である。
【０００６】
また、信号読み出し回路では、画素の選択に用いられる配線がゲートに電気的に接続された１または複数のトランジスタのソース・ドレイン領域にも、ｐｎ接合容量が存在する。ソース・ドレイン領域のｐｎ接合容量が大きい場合には、配線遅延が生じる。従って、ソース・ドレイン領域のｐｎ接合容量を抑制することが必要である。そこで、上記と同様の対策を行うことが考えられる。しかし、この場合にも、いずれの対策を行っても、ソース・ドレイン領域の底面におけるｐｎ接合容量の抑制が不十分である。
【０００７】
本技術はかかる問題点に鑑みてなされたものであり、その目的は、ＦＤ部およびソース・ドレイン領域の少なくとも一方の底面におけるｐｎ接合容量を効果的に抑制することの可能な撮像素子およびそれを備えた電子機器、ならびに撮像素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本技術の撮像素子は、半導体層内に、光電変換を行って受光量に応じた電荷を発生するフォトダイオードと、フォトダイオードで発生した電荷を蓄積するフローティングディフージョン部（以下「ＦＤ部」と称する。）とを備える。この撮像素子は、さらに、半導体層内に、ＦＤ部に蓄積された電荷のレベルに応じた電圧の画素信号を出力する読み出し回路と、絶縁部とを備える。読み出し回路は、画素の選択に用いられる配線がゲートに電気的に接続された１または複数のトランジスタを有する。絶縁部は、ＦＤ部の底面、およびトランジスタのソース・ドレイン領域の底面の少なくとも一方の全体または一部に食い込んで形成されている。
【０００９】
本技術の電子機器は、上記の撮像素子と、上記の撮像素子から出力された画素信号に対して所定の処理を行う信号処理回路とを備えている。
【００１０】
本技術の撮像素子および電子機器では、絶縁部が、ＦＤ部の底面およびソース・ドレイン領域の底面の少なくとも一方の全体または一部に食い込んで形成されている。ＦＤ部およびソース・ドレイン領域のうち、絶縁部の食い込んでいる部分には、ｐｎ接合が存在しない。従って、絶縁部が形成されていない場合と比べると、絶縁部が食い込んでいる分だけ、ＦＤ部およびソース・ドレイン領域の少なくとも一方の底面に形成されるｐｎ接合領域の面積が少なくなっている。
【００１１】
本技術の撮像素子の製造方法は、以下の２つの手順を含んでいる。
（Ａ）半導体層の上面に、光電変換を行って受光量に応じた電荷を発生するフォトダイオードを画素ごとに形成すると共に、フォトダイオードで発生した電荷を蓄積するフローティングディフージョン部（以下「ＦＤ部」と称する。）と、ＦＤ部に蓄積された電荷のレベルに応じた電圧の画素信号を出力する読み出し回路とを形成すること
（Ｂ）半導体層の下面に、フォトダイオードを画素ごとに電気的に分離する溝部と、ＦＤ部の底面、およびトランジスタのソース・ドレイン領域の底面の少なくとも一方の全体または一部に食い込む凹部とを同時に形成すること
【００１２】
本技術の撮像素子の製造方法では、絶縁部が、ＦＤ部の底面およびソース・ドレイン領域の底面の少なくとも一方の全体または一部に食い込んで形成される。ＦＤ部およびソース・ドレイン領域のうち、絶縁部の食い込んでいる部分には、ｐｎ接合が存在しない。従って、絶縁部が形成されていない場合と比べると、絶縁部が食い込んでいる分だけ、ＦＤ部およびソース・ドレイン領域の少なくとも一方の底面に形成されるｐｎ接合領域の面積が少なくなっている。
【発明の効果】
【００１３】
本技術の撮像素子および電子機器、ならびに撮像素子の製造方法によれば、ＦＤ部およびソース・ドレイン領域の少なくとも一方の底面に形成されるｐｎ接合領域の面積が少なくなるようにしたので、ＦＤ部およびソース・ドレイン領域の少なくとも一方の底面におけるｐｎ接合容量を効果的に抑制することができる。
【図面の簡単な説明】
【００１４】
【図１】本技術の第１の実施の形態に係る撮像素子の概略構成の一例を表す図である。
【図２】図１の画素の回路構成の一例を表す図である。
【図３】図１の画素の面内レイアウトの一例を表す図である。
【図４】図３のＡ−Ａ矢視方向の断面構成の一例を表す図である。
【図５】図３のＢ−Ｂ矢視方向の断面構成の一例を表す図である。
【図６Ａ】図４の絶縁部およびその周辺の断面構成の一例を表す図である。
【図６Ｂ】図４の絶縁部およびその周辺の断面構成の一例を表す図である。
【図７Ａ】図４の絶縁部およびその周辺の断面構成の一例を表す図である。
【図７Ｂ】図４の絶縁部およびその周辺の断面構成の一例を表す図である。
【図８Ａ】図４の絶縁部およびその周辺の断面構成の一例を表す図である。
【図８Ｂ】図４の絶縁部およびその周辺の断面構成の一例を表す図である。
【図９Ａ】図５の絶縁部およびその周辺の断面構成の一例を表す図である。
【図９Ｂ】図５の絶縁部およびその周辺の断面構成の一例を表す図である。
【図１０Ａ】図５の絶縁部およびその周辺の断面構成の一例を表す図である。
【図１０Ｂ】図５の絶縁部およびその周辺の断面構成の一例を表す図である。
【図１１Ａ】図５の絶縁部およびその周辺の断面構成の一例を表す図である。
【図１１Ｂ】図５の絶縁部およびその周辺の断面構成の一例を表す図である。
【図１２】図１の撮像素子の製造工程の一例を、図３のＡ−Ａ線に対応する箇所の断面で表す図である。
【図１３】図１２に記載の半導体層の、図３のＢ−Ｂ線に対応する箇所の断面構成の一例を表す図である。
【図１４】図１２に続く製造工程の一例を、図３のＡ−Ａ線に対応する箇所の断面で表す図である。
【図１５】図１４に記載の半導体層の、図３のＢ−Ｂ線に対応する箇所の断面構成の一例を表す図である。
【図１６】図１４に続く製造工程の一例を、図３のＡ−Ａ線に対応する箇所の断面で表す図である。
【図１７】図１６に記載の半導体層の、図３のＢ−Ｂ線に対応する箇所の断面構成の一例を表す図である。
【図１８】図１６に続く製造工程の一例を、図３のＡ−Ａ線に対応する箇所の断面で表す図である。
【図１９】図１８に記載の半導体層の、図３のＢ−Ｂ線に対応する箇所の断面構成の一例を表す図である。
【図２０】第１変形例に係る撮像素子における画素の面内レイアウトの一例を表す図である。
【図２１】図２０のＡ−Ａ矢視方向の断面構成の一例を表す図である。
【図２２】図２０のＢ−Ｂ矢視方向の断面構成の一例を表す図である。
【図２３】第１変形例に係る撮像素子の製造工程の一例を、面内レイアウトで表す図である。
【図２４】図２３のＡ−Ａ矢視方向の断面構成の一例を表す図である。
【図２５】図２３のＢ−Ｂ矢視方向の断面構成の一例を表す図である。
【図２６】図２４に続く製造工程の一例を、図２３のＡ−Ａ線に対応する箇所の断面で表す図である。
【図２７】図２６に記載の半導体層の、図２３のＢ−Ｂ線に対応する箇所の断面構成の一例を表す図である。
【図２８】図２４に続く製造工程の一例を、図２３のＡ−Ａ線に対応する箇所の断面で表す図である。
【図２９】図２８に記載の半導体層の、図２３のＢ−Ｂ線に対応する箇所の断面構成の一例を表す図である。
【図３０】第２変形例に係る撮像素子における画素の面内レイアウトの一例を表す図である。
【図３１】図３０のＡ−Ａ矢視方向の断面構成の一例を表す図である。
【図３２】図３０のＢ−Ｂ矢視方向の断面構成の一例を表す図である。
【図３３】第２変形例に係る撮像素子の製造工程の一例を、面内レイアウトで表す図である。
【図３４】図３３のＡ−Ａ矢視方向の断面構成の一例を表す図である。
【図３５】図３３のＢ−Ｂ矢視方向の断面構成の一例を表す図である。
【図３６】図３４に続く製造工程の一例を、図３３のＡ−Ａ線に対応する箇所の断面で表す図である。
【図３７】図３６に記載の半導体層の、図３３のＢ−Ｂ線に対応する箇所の断面構成の一例を表す図である。
【図３８】図２４に続く製造工程の一例を、図３３のＡ−Ａ線に対応する箇所の断面で表す図である。
【図３９】図２８に記載の半導体層の、図３３のＢ−Ｂ線に対応する箇所の断面構成の一例を表す図である。
【図４０】第３変形例に係る撮像素子における絶縁部およびその周辺の断面構成の一例を表す図である。
【図４１】第３変形例に係る撮像素子における絶縁部およびその周辺の断面構成の他の例を表す図である。
【図４２】第４変形例に係る撮像素子における絶縁部およびその周辺の断面構成の一例を表す図である。
【図４３】第４変形例に係る撮像素子における絶縁部およびその周辺の断面構成の他の例を表す図である。
【図４４】第４変形例に係る撮像素子における絶縁部およびその周辺の断面構成の一例を表す図である。
【図４５】第４変形例に係る撮像素子における絶縁部およびその周辺の断面構成の他の例を表す図である。
【図４６】本技術の第２の実施の形態に係る撮像モジュールの概略構成の一例を表す図である。
【図４７】本技術の第３の実施の形態に係る電子機器の概略構成の一例を表す図である。
【発明を実施するための形態】
【００１５】
以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（撮像素子）
ＦＤおよびソース・ドレイン領域の少なくとも一方の底面に食い込む
絶縁物を設けた例
２．変形例（撮像素子）
２．１  第１変形例：溝部を設けた例
幅の異なる開口を有するマスクを用いた例
２．２  第２変形例：溝部を設けた例
格子状の開口を有するマスクを用いた例
２．３  第３変形例：凹部の内部に空洞を設けた例
２．４  第４変形例：負の固定電圧を持つ膜を設けた例
３．第２の実施の形態（撮像モジュール）
４．第３の実施の形態（電子機器）
【００１６】
＜１．第１の実施の形態＞
[構成]
図１は、本技術の第１の実施の形態に係る撮像素子１の概略構成の一例を表したものである。撮像素子１は、ＣＭＯＳ型固体撮像素子である。撮像素子１は、複数の画素１２が行列状に配置された画素領域１１と、周辺回路とを備えている。撮像素子１は、周辺回路として、例えば、垂直駆動回路１３、カラム処理回路１４、水平駆動回路１５、出力回路１６および駆動制御回路１７を備えている。画素領域１１および周辺回路は、例えば、図１に示したように、半導体層１０上に形成されている。
【００１７】
垂直駆動回路１３は、例えば、複数の画素１２を行単位で順に選択するものである。カラム処理回路１４は、例えば、垂直駆動回路１３によって選択された行の各画素１２から出力される画素信号に対して、相関二重サンプリング（Correlated Double Sampling：ＣＤＳ）処理を施すものである。カラム処理回路１４は、例えば、ＣＤＳ処理を施すことにより、画素信号の信号レベルを抽出し、各画素１２の受光量に応じた画素データを保持するものである。水平駆動回路１５は、例えば、カラム処理回路１４に保持されている画素データを順次、出力回路１６に出力させるものである。出力回路１６は、例えば、入力された画素データを増幅して、外部の信号処理回路に出力するものである。駆動制御回路１７は、例えば、周辺回路内の各ブロック（垂直駆動回路１３、カラム処理回路１４、水平駆動回路１５および出力回路１６）の駆動を制御するものである。
【００１８】
図２は、画素１２の回路構成の一例を表したものである。画素１２は、例えば、フォトダイオードＰＤと、転送トランジスタＴｒ１と、フローティングディフュージョン部ＦＤと、読出し回路１２Ａとを有している。フォトダイオードＰＤは、光電変換を行って受光量に応じた電荷を発生するものである。フォトダイオードＰＤは、無機材料で構成されている。なお、読出し回路１２Ａは、複数の画素１２で共有されていてもよい。読出し回路１２Ａは、例えば、リセットトランジスタＴｒ２と、選択トランジスタＴｒ３と、増幅トランジスタＴｒ４とを含んで構成されている。フローティングディフュージョン部ＦＤは、フォトダイオードＰＤで発生した電荷を蓄積するものである。転送トランジスタＴｒ１、リセットトランジスタＴｒ２、選択トランジスタＴｒ３および増幅トランジスタＴｒ４は、ＣＭＯＳトランジスタである。
【００１９】
フォトダイオードＰＤのカソードが転送トランジスタＴｒ１のソースに接続されており、フォトダイオードＰＤのアノードが基準電位線（例えばグラウンド）に接続されている。転送トランジスタＴｒ１のドレインがフローティングディフュージョン部ＦＤに接続され、転送トランジスタＴｒ１のゲートは垂直信号線ＶＳＬに接続されている。垂直信号線ＶＳＬは、垂直駆動回路１３の出力端に接続されている。リセットトランジスタＴｒ２のソースがフローティングディフュージョン部ＦＤに接続されており、リセットトランジスタＴｒ２のドレインが電源線ＶＤＤおよび増幅トランジスタＴｒ４のドレインに接続されている。リセットトランジスタＴｒ２のゲートは垂直信号線ＶＳＬに接続されている。選択トランジスタＴｒ３のソースがカラム処理回路１４に接続されており、選択トランジスタＴｒ３のドレインが増幅トランジスタＴｒ４のソースに接続されている。選択トランジスタＴｒ３のゲートが垂直信号線ＶＳＬに接続されている。増幅トランジスタＴｒ４のドレインが電源線ＶＤＤに接続されており、増幅トランジスタＴｒ４のゲートがフローティングディフュージョン部ＦＤに接続されている。
【００２０】
リセットトランジスタＴｒ２は、リセットトランジスタＴｒ２がオン状態となると、フローティングディフュージョン部ＦＤの電位を電源線ＶＤＤの電位にリセットするものである。選択トランジスタＴｒ３は、読出し回路１２Ａから画素信号を出力するタイミングを制御するものである。増幅トランジスタＴｒ４は、フォトダイオードＰＤで発生した電荷のレベルに応じた電圧の画素信号を出力するものである。増幅トランジスタＴｒ４は、選択トランジスタＴｒ３がオン状態となると、フローティングディフュージョン部ＦＤの電位を増幅して、その電位に応じた電圧をカラム処理回路１４に出力するものである。
【００２１】
図３は、画素１２の面内レイアウトの一例を表したものである。図４は、図３のＡ−Ａ方向の断面構成の一例を表したものである。図５は、図３のＢ−Ｂ方向の断面構成の一例を表したものである。図３では、４つの画素１２において読出し回路１２Ａが共有されている場合の画素１２の面内レイアウトの一例が示されている。画素１２の面内レイアウトは、図３に限定されるものではない。共有された４つの画素１２の面内レイアウトは、図３に限定されるものではない。
【００２２】
画素１２は、例えば、半導体層１０内および半導体層１０の一方の面（上面）に、フォトダイオードＰＤと、ＰＤ分離層１０Ｓと、転送トランジスタＴｒ１と、フローティングディフュージョン部ＦＤと、読出し回路１２Ａとを有している。読出し回路１２Ａを構成するリセットトランジスタＴｒ２、選択トランジスタＴｒ３および増幅トランジスタＴｒ４は、例えば、一列に並んで配置されている。リセットトランジスタＴｒ２、選択トランジスタＴｒ３および増幅トランジスタＴｒ４は、１つの活性領域を共有している。リセットトランジスタＴｒ２のドレイン領域２２Ｄと増幅トランジスタＴｒ４のドレイン２４Ｄが共通化されており、選択トランジスタＴｒ３のドレイン２３Ｄと増幅トランジスタＴｒ４のソース２４Ｓが共通化されている。
【００２３】
フォトダイオードＰＤは、例えば、半導体層１０への不純物注入により形成された不純物拡散領域である。フォトダイオードＰＤは、ＰＤ分離層１０Ｓとは異なる導電型の半導体によって構成されている。ＰＤ分離層１０Ｓの導電型がｐ型となっている場合、フォトダイオードＰＤの導電型は、ｎ型となっている。ＰＤ分離層１０Ｓは、例えば、半導体層１０のうち、フォトダイオードＰＤ、転送トランジスタＴｒ１、フローティングディフュージョン部ＦＤおよび読出し回路１２Ａに含まれるトランジスタの界面と接する領域に形成されている。ＰＤ分離層１０Ｓは、例えば、半導体層１０への不純物注入により形成された不純物拡散領域である。
【００２４】
転送トランジスタＴｒ１、リセットトランジスタＴｒ２、選択トランジスタＴｒ３および増幅トランジスタＴｒ４のゲート電極２１Ｇ，２２Ｇ，２３Ｇ，２４Ｇは、それぞれ、例えば、ポリシリコン電極となっている。リセットトランジスタＴｒ２、選択トランジスタＴｒ３および増幅トランジスタＴｒ４のソース領域２２Ｓ，２３Ｓ，２４Ｓは、例えば、半導体層１０への不純物注入により形成された不純物拡散領域である。リセットトランジスタＴｒ２、選択トランジスタＴｒ３および増幅トランジスタＴｒ４のドレイン領域２２Ｄ，２３Ｄ，２４Ｄも、例えば、半導体層１０への不純物注入により形成された不純物拡散領域である。ソース領域２２Ｓ，２３Ｓ，２４Ｓおよびドレイン領域２２Ｄ，２３Ｄ，２４Ｄは、ＰＤ分離層１０Ｓとは異なる導電型の半導体によって構成されている。ＰＤ分離層１０Ｓの導電型がｐ型となっている場合、ソース領域２２Ｓ，２３Ｓ，２４Ｓおよびドレイン領域２２Ｄ，２３Ｄ，２４Ｄの導電型は、ｎ型となっている。
【００２５】
フローティングディフュージョン部ＦＤは、例えば、半導体層１０への不純物注入により形成された不純物拡散領域である。フローティングディフュージョン部ＦＤは、ＰＤ分離層１０Ｓとは異なる導電型の半導体によって構成されている。ＰＤ分離層１０Ｓの導電型がｐ型となっている場合、フローティングディフュージョン部ＦＤの導電型は、ｎ型となっている。フローティングディフュージョン部ＦＤ、ソース領域２２Ｓ，２３Ｓ，２４Ｓおよびドレイン領域２２Ｄ，２３Ｄ，２４Ｄは、例えば、ほぼ同一の深さに底面を有している。例えば、フローティングディフュージョン部ＦＤ、ソース領域２２Ｓ，２３Ｓ，２４Ｓおよびドレイン領域２２Ｄ，２３Ｄ，２４Ｄが、同一の製造プロセスによって（つまり同時に）形成されている。
【００２６】
ここで、「底面」とは、半導体層１０の裏面寄りに存在する面であり、上述の不純物拡散領域の導電型と、ＰＤ分離層１０Ｓの導電型との違いによって形成されるｐｎ接合面に相当する。上述の不純物拡散領域への電圧印加によって、「底面」およびその近傍には、キャリアのほとんど存在しない空乏領域（後述の空乏領域１０Ｄ）が形成される。空乏領域１０Ｄは、通常、不純物濃度の差の関係で、ＰＤ分離層１０Ｓ寄りに相対的に大きく形成され、上述の不純物拡散領域寄りに相対的に小さく形成される。
【００２７】
撮像素子１は、画素領域１１において、半導体層１０を備えており、さらに、半導体層１０の一方の面（上面）に、配線層（図示せず）を含む層間絶縁膜２１、平坦化層２２、密着層２３および支持基板２４を備えている。層間絶縁膜２１、平坦化層２２、密着層２３および支持基板２４は、例えば、半導体層１０の一方の面（上面）にこの順に積層されている。半導体層１０は、例えば、シリコン基板の一部、または、ＳＯＩ（Silicon on Insulator)基板の一部である。層間絶縁膜２１は、例えば、酸化シリコン、ＳｉＯＦまたはＳｉＯＣを含んで構成されている。層間絶縁膜２１内には、ゲート絶縁膜や、ゲート電極２２Ｇ，２３Ｇ，２４Ｇ、金属層ＣＭが設けられている。金属層ＣＭは、フローティングディフュージョン部ＦＤの上面に接して設けられている。金属層ＣＭは、フローティングディフュージョン部ＦＤと、リセットトランジスタＴｒ２のソース領域２２Ｓおよび増幅トランジスタＴｒ４のゲート電極２４Ｇとを互いに電気的に接続している。平坦化層２２は、層間絶縁膜２１の上面の凹凸を平坦化するものである。密着層２３は、平坦化層２２と支持基板２４とを互いに密着させるものであり、例えば、粘着剤や、接着剤で構成されている。支持基板２４は、半導体層１０を支持するものであり、例えば、シリコン基板である。
【００２８】
撮像素子１は、例えば、画素領域１１において、シリコン層１０の他方の面（裏面）に、絶縁膜２５、遮光膜２６、平坦化層２７、カラーフィルタ層２８およびオンチップレンズ２９を備えている。オンチップレンズ２９は、画素１２ごとに、入射光をフォトダイオードＰＤに集光するものである。カラーフィルタ２８は、例えば、画素１２ごとに特定の色（例えば、赤色、緑色および青色のいずれか一色）の波長域の光を透過するものである。カラーフィルタ２８は、絶縁性の有機材料を含んで構成されており、例えば、比誘電率が４以下の有機材料を含んで構成されている。遮光膜２６は、ある画素１２に入射した光の一部が隣りの画素１２に入射するのを遮るものである。平坦化層２７は、カラーフィルタ２８およびオンチップレンズ２９を平坦な面上に形成するために、遮光膜２６によって形成された裏面の凹凸を平坦化するものである。絶縁膜２５は、半導体層１０内のｐｎ接合容量を低減するためものであり、例えば、酸化シリコン、ＳｉＯＦまたはＳｉＯＣを含んで構成されている。なお、絶縁膜２５が、カラーフィルタ２８として用いられてもよい。例えば、絶縁膜２５が、カラーフィルタ２８の材料として上述した材料によって構成されていてもよい。このとき、カラーフィルタ２８が省略される。
【００２９】
次に、撮像素子１の要部について説明する。撮像素子１は、例えば、図４に示したように、フローティングディフュージョン部ＦＤの底面の全体または一部に食い込んで形成された絶縁部２０を備えている。撮像素子１は、さらに、例えば、図５に示したように、２つのトランジスタ（リセットトランジスタＴｒ２、選択トランジスタＴｒ３）のソース領域２２Ｓ，２３Ｓの底面の全体または一部に食い込んで形成された絶縁部３０を備えている。リセットトランジスタＴｒ２、選択トランジスタＴｒ３は、画素１２の選択に用いられる垂直信号線ＶＳＬがゲートに電気的に接続されたトランジスタに該当する。
【００３０】
図６Ａ、図６Ｂ、図７Ａ、図７Ｂ、図８Ａおよび図８Ｂは、絶縁部２０およびその周辺の断面構成の一例を表したものである。絶縁部２０は、半導体層１０に存在するＰＤ分離層１０Ｓ内に形成された凹部１０Ａを含んで構成されている。凹部１０Ａは、後述するように、半導体層１０を裏面側からエッチングすることにより形成されたものであり、柱形状となっている。従って、絶縁部２０は、半導体層１０の厚さ方向に延在する柱形状となっている。絶縁部２０は、凹部１０Ａの内部の全体を埋め込む埋め込み層を有している。この埋め込み層は、絶縁膜２５が凹部１０Ａの内部の全体に埋め込まれることによって形成されている。
【００３１】
凹部１０Ａは、例えば、図６Ａに示したように、フローティングディフュージョン部ＦＤの底面１０Ｅの一部に食い込んで形成されている。このとき、凹部１０Ａの底面（絶縁部２０の上面）は、フローティングディフュージョン部ＦＤの底面１０Ｅから所定の距離だけ離れた箇所に位置している。「所定の距離」とは、フローティングディフュージョン部ＦＤのうち、空乏領域１０Ｄになり得る領域の厚さを指している。凹部１０Ａは、フローティングディフュージョン部ＦＤの不純物濃度が１×１０18ｃｍ-3以上となっている箇所（いわゆる中性領域）にまで食い込んで形成されていることが好ましい。これにより、空乏領域１０Ｄを避けて、凹部１０Ａの底面（絶縁部２０の上面）を形成することができる。
【００３２】
凹部１０Ａは、例えば、図６Ｂに示したように、金属層ＣＭに接していてもよい。凹部１０Ａは、例えば、図７Ａに示したように、凹部１０Ａの底面の端部がフローティングディフュージョン部ＦＤからはみ出していてもよい。このとき、凹部１０Ａの底面の端部は、空乏領域１０Ｄを避けて形成されていることが好ましい。凹部１０Ａは、例えば、図７Ｂに示したように、フローティングディフュージョン部ＦＤの底面１０Ｅの全体に食い込んで形成されていてもよい。このとき、凹部１０Ａの底面の端部は、空乏領域１０Ｄを避けて形成されていることが好ましい。凹部１０Ａの底面は、例えば、図８Ａに示したように、丸みを帯びていてもよい。このとき、凹部１０Ａの底面において曲率が最大になる箇所が、空乏領域１０Ｄを避けて形成されていることが好ましい。なお、例えば、図８Ｂに示したように、フローティングディフュージョン部ＦＤの側面の全体または一部に、絶縁層１０Ｆが設けられていてもよい。絶縁層１０Ｆは、例えば、シリコン層１０に形成したトレンチに絶縁膜、例えばシリコン酸化膜を埋め込んでなるＳＴＩ素子分離領域で構成されている。このとき、凹部１０Ａが絶縁層１０Ｆに接していてもよい。
【００３３】
図９Ａ、図９Ｂ、図１０Ａ、図１０Ｂ、図１１Ａおよび図１１Ｂは、絶縁部３０およびその周辺の断面構成の一例を表したものである。絶縁部３０は、半導体層１０に存在するＰＤ分離層１０Ｓ内に形成された凹部１０Ｂを含んで構成されている。凹部１０Ｂは、後述するように、半導体層１０を裏面側からエッチングすることにより形成されたものであり、柱形状となっている。従って、絶縁部３０は、半導体層１０の厚さ方向に延在する柱形状となっている。絶縁部３０は、凹部１０Ｂの内部の全体を埋め込む埋め込み層を有している。この埋め込み層は、絶縁膜２５が凹部１０Ｂの内部の全体に埋め込まれることによって形成されている。
【００３４】
凹部１０Ｂは、例えば、図９Ａに示したように、ソース領域２２Ｓ，２３Ｓの底面１０Ｇの一部に食い込んで形成されている。このとき、凹部１０Ｂの底面（絶縁部３０の上面）は、ソース領域２２Ｓ，２３Ｓの底面１０Ｇから所定の距離だけ離れた箇所に位置している。「所定の距離」とは、ソース領域２２Ｓ，２３Ｓのうち、空乏領域１０Ｈになり得る領域の厚さを指している。凹部１０Ｂは、ソース領域２２Ｓ，２３Ｓの不純物濃度が１×１０18ｃｍ-3以上となっている箇所（いわゆる中性領域）にまで食い込んで形成されていることが好ましい。これにより、空乏領域１０Ｈを避けて、凹部１０Ｂの底面（絶縁部３０の上面）を形成することができる。
【００３５】
凹部１０Ｂは、例えば、図９Ｂに示したように、層間絶縁膜２１に接していてもよい。凹部１０Ｂは、例えば、図１０Ａに示したように、凹部１０Ｂの底面の端部がソース領域２２Ｓ，２３Ｓからはみ出していてもよい。このとき、凹部１０Ｂの底面の端部は、空乏領域１０Ｈを避けて形成されていることが好ましい。凹部１０Ｂは、例えば、図１０Ｂに示したように、ソース領域２２Ｓ，２３Ｓの底面１０Ｇの全体に食い込んで形成されていてもよい。このとき、凹部１０Ｂの底面の端部は、空乏領域１０Ｈを避けて形成されていることが好ましい。凹部１０Ｂの底面は、例えば、図１１Ａに示したように、丸みを帯びていてもよい。このとき、凹部１０Ｂの底面において曲率が最大になる箇所が、空乏領域１０Ｈを避けて形成されていることが好ましい。なお、例えば、図１１Ｂに示したように、ソース領域２２Ｓ，２３Ｓの側面の全体または一部に、絶縁層１０Ｊが設けられていてもよい。絶縁層１０Ｊは、例えば、シリコン層１０に形成したトレンチに絶縁膜、例えばシリコン酸化膜を埋め込んでなるＳＴＩ素子分離領域で構成されている。
【００３６】
[製造方法] 
次に、撮像素子１の製造方法の一例について説明する。図１２〜図１９は、撮像素子１の製造過程を順番に示したものである。図１２、図１４、図１６、図１８は、撮像素子１の製造工程の一例を、図３のＡ−Ａ線に対応する箇所の断面で表したものである。図１３は、図１２に記載の半導体層１０の、図３のＢ−Ｂ線に対応する箇所の断面構成の一例を表したものである。図１５は、図１４に記載の半導体層１０の、図３のＢ−Ｂ線に対応する箇所の断面構成の一例を表したものである。図１７は、図１６に記載の半導体層１０の、図３のＢ−Ｂ線に対応する箇所の断面構成の一例を表したものである。図１９は、図１８に記載の半導体層１０の、図３のＢ−Ｂ線に対応する箇所の断面構成の一例を表したものである。
【００３７】
まず、半導体基板１０Ｗを用意する（図１２、図１３参照）。半導体基板１０Ｗは、例えば、絶縁層１０Ｋ上に半導体層１０が形成された基板である。このような基板としては、典型的には、半導体層１０がシリコン層からなるＳＯＩ基板が挙げられる。なお、半導体基板１０Ｗは、バルクのシリコン基板であってもよい。次に、半導体層１０内およびその上面に、フォトダイオードＰＤ、ＰＤ分離層１０Ｓ、転送トランジスタＴｒ１、フローティングディフュージョン部ＦＤおよび読出し回路１２Ａを形成する。このとき、例えば、フローティングディフュージョン部ＦＤと、ソース領域２２Ｓ，２３Ｓ，２４Ｓおよびドレイン領域２２Ｄ，２３Ｄ，２４Ｄとが同一の製造プロセスによって（つまり同時に）形成する。このときに、さらに、層間絶縁膜２１、平坦化膜２２も併せて形成する。その後、半導体層１０を支持する支持基板２４を、密着層２３を介して、平坦化膜２２の上面に密着させる。このようにして、画素基板８０が形成される（図１２、図１３）。
【００３８】
次に、例えば、ドライエッチング（またはウェットエッチング）法を用いて、画素基板８０の裏面（半導体基板１０Ｗ）をエッチングして、半導体基板１０Ｗを所定の厚さにまで薄くする。このとき、半導体基板１０Ｗが、絶縁層１０Ｋ上に半導体層１０が形成された基板である場合、少なくとも絶縁層１０Ｋがなくなるまで半導体基板１０Ｗをエッチングする（図１４、図１５）。
【００３９】
次に、例えば、フォトリソグラフィ法を用いたドライエッチング（またはウェットエッチング）を用いて、パターニングすることにより、１つの凹部１０Ａおよび２つの凹部１０Ｂを形成する（図１６、図１７）。このとき、フローティングディフージョン部ＦＤの底面およびソース領域２２Ｓ，２３Ｓの底面の全体または一部に食い込むように、１つの凹部１０Ａおよび２つの凹部１０Ｂを形成する。
【００４０】
次に、例えば、１つの凹部１０Ａおよび２つの凹部１０Ｂを含む表面全体に絶縁膜２５を形成する。このとき、１つの凹部１０Ａおよび２つの凹部１０Ｂの内部全体を埋め込むように絶縁膜２５を形成する（図１８、図１９）。このようにして、１つの絶縁部２０および２つの絶縁部３０を形成する。その後は、遮光膜２６、平坦化膜２７、カラーフィルタ２８およびオンチップレンズ２９などを形成する。このようにして、撮像素子１が製造される。
【００４１】
［動作］
次に、撮像素子１の動作の一例について説明する。撮像素子１では、まず、リセットトランジスタＴｒ２および転送トランジスタＴｒ１がオン状態となる。すると、フローティングディフュージョン部ＦＤの電位が電源線ＶＤＤの電位にリセットされるとともに、フォトダイオードＰＤに所定の電圧が印加される。その後、所定の期間、リセットトランジスタＴｒ２がオフ状態となり、転送トランジスタＴｒ１がオン状態となる。その間に、例えば、レンズなどの光学部品を介して、外部の光が画素領域１１に入射すると、入射光の一部が、フォトダイオードＰＤで光電変換され、入射光の強度に応じた量の電荷が画素１２ごとに蓄積される。蓄積された電荷は、画素１２に印加された電圧によって発生した電界によって、転送トランジスタＴｒ１側に収集され、フローティングディフュージョン部ＦＤで一時的に蓄積される。その後、所定のタイミングで、転送トランジスタＴｒ１がオフ状態となるとともに選択トランジスタＴｒ３がオン状態となると、フローティングディフュージョン部ＦＤの電位が増幅されて、その電位に応じた電圧がカラム処理回路１４に出力される。
【００４２】
［効果］
次に、撮像素子１の効果について説明する。撮像素子１では、絶縁部２０，３０が、フローティングディフュージョン部ＦＤの底面１０Ｅおよびソース領域２２Ｓ，２３Ｓの底面１０Ｇの全体または一部に食い込んで形成されている。フローティングディフュージョン部ＦＤおよびソース領域２２Ｓ，２３Ｓのうち、絶縁部２０，３０の食い込んでいる部分には、ｐｎ接合が存在しない。従って、絶縁部２０，３０が形成されていない場合と比べると、絶縁部２０，３０が食い込んでいる分だけ、フローティングディフュージョン部ＦＤおよびソース領域２２Ｓ，２３Ｓの底面に形成されるｐｎ接合領域の面積が少なくなっている。その結果、フローティングディフュージョン部ＦＤおよびソース領域２２Ｓ，２３Ｓの底面におけるｐｎ接合容量を効果的に抑制することができる。
【００４３】
ところで、半導体層１０のうち、凹部１０Ａ，１０Ｂの底面の端部の傍には、欠陥が集中することがある。この場合、この欠陥に起因して、リーク電流が流れる可能性がある。本実施の形態において、凹部１０Ａ，１０Ｂの底面の端部を、空乏領域１０Ｄを避けて形成した場合には、リーク電流に起因する画質不良（白点）を避けたり、暗電流に起因する動作電流の増大を抑えたりすることができる。
【００４４】
また、本実施の形態において、凹部１０Ａが金属層ＣＭに接している場合には、凹部１０Ａを製造する過程で金属層ＣＭの成分をガス流の中から検出することで、凹部１０Ａのエッチング終了時を予想することができる。同様に、本実施の形態において、凹部１０Ａ，１０Ｂが絶縁層１０Ｆ，１０Ｊに接している場合にも、凹部１０Ａを製造する過程で絶縁層１０Ｆ，１０Ｊの成分をガス流の中から検出することで、凹部１０Ａ，１０Ｂのエッチング終了時を予想することができる。また、本実施の形態において、凹部１０Ｂが層間絶縁膜２１に接している場合にも、凹部１０Ｂを製造する過程で層間絶縁膜２１の成分をガス流の中から検出することで、凹部１０Ｂのエッチング終了時を予想することができる。
【００４５】
＜２．変形例＞
次に、上記実施の形態の撮像素子１の変形例について説明する。
【００４６】
＜２．１  第１変形例＞
[構成]
図２０は、第１変形例に係る撮像素子１における画素１２の面内レイアウトの一例を表したものである。図２１は、図２０のＡ−Ａ方向の断面構成の一例を表したものである。図２２は、図２０のＢ−Ｂ方向の断面構成の一例を表したものである。図２０では、４つの画素１２において読出し回路１２Ａが共有されている場合の画素１２の面内レイアウトの一例が示されている。画素１２の面内レイアウトは、図２０に限定されるものではない。共有された４つの画素１２の面内レイアウトは、図２０に限定されるものではない。
【００４７】
本変形例に係る撮像素子１は、互いに隣接する２つのフォトダイオードＰＤ同士を絶縁分離する分離溝４０を、絶縁部２０，３０と共に備えている。分離溝４０は、半導体層１０に存在するＰＤ分離層１０Ｓ内に形成された溝部１０Ｌを含んで構成されている。溝部１０Ｌは、後述するように、半導体層１０を裏面側からエッチングすることにより形成されたものである。分離溝４０は、溝部１０Ｌの内部の全体を埋め込む埋め込み層を有している。この埋め込み層は、絶縁膜２５が溝部１０Ｌの内部の全体に埋め込まれることによって形成されている。
【００４８】
溝部１０Ｌは、例えば、図２１に示したように、凹部１０Ａ，１０Ｂの深さよりも浅い深さとなっており、さらに、凹部１０Ａ，１０Ｂの幅よりも狭い幅となっている。溝部１０Ｌは、図２０、図２２に示したように、凹部１０Ａや凹部１０Ｂと連結されている。従って、溝部１０Ｌと凹部１０Ａとが互いに連結された構造物では、凹部１０Ａにおいて幅が相対的に広くなっており、溝部１０Ｌにおいて幅が相対的に狭くなっている。同様に、溝部１０Ｌと凹部１０Ｂとが互いに連結された構造物では、凹部１０Ｂにおいて幅が相対的に広くなっており、溝部１０Ｌにおいて幅が相対的に狭くなっている。
【００４９】
また、分離溝４０は、絶縁部２０や絶縁部３０と連結されている。従って、分離溝４０と絶縁部２０とが互いに連結された構造物では、絶縁部２０において幅が相対的に広くなっており、分離溝４０において幅が相対的に狭くなっている。同様に、分離溝４０と絶縁部３０とが互いに連結された構造物では、絶縁部３０において幅が相対的に広くなっており、分離溝４０において幅が相対的に狭くなっている。
【００５０】
[製造方法] 
次に、本変形例に係る撮像素子１の製造方法の一例について説明する。図２３〜図２９は、本変形例に係る撮像素子１の製造過程を順番に示したものである。図２３は、撮像素子１の製造工程の一例を、面内レイアウトで表したものである。図２４、図２６、図２８は、図２３のＡ−Ａ線に対応する箇所の断面構成の一例を表したものである。図２５、図２７、図２９は、図２３のＢ−Ｂ線に対応する箇所の断面構成の一例を表したものである。
【００５１】
まず、画素基板８０を用意する（図１２、図１３参照）。次に、例えば、ドライエッチング（またはウェットエッチング）法を用いて、画素基板８０の裏面（半導体基板１０Ｗ）をエッチングして、半導体基板１０Ｗを所定の厚さにまで薄くする（図１４、図１５参照）。
【００５２】
次に、例えば、表面全体にレジスト層を塗布したのち、フォトリソグラフィ法を用いたドライエッチング（またはウェットエッチング）を用いて、パターニングすることにより、開口１１０，１２０，１３０を有するマスク１００を形成する（図２３、図２４、図２５）。開口１１０は、互いに隣接する２つのフォトダイオードＰＤの間であって、かつフローティングディフュージョン部ＦＤの直上を通過する領域に設けられたものである。開口１１０は、帯状の形状となっており、フローティングディフュージョン部ＦＤの直上に対応する箇所に、相対的に幅の広い幅広部１１１を有し、それ以外の箇所に、相対的に幅の狭い幅狭部１１２を有している。開口１２０は、互いに隣接する２つのフォトダイオードＰＤの間であって、かつフローティングディフュージョン部ＦＤの直上を通過しない箇所に設けられたものである。開口１２０は、幅狭部１１２と同一の幅を有する帯状の形状となっている。開口１３０は、リセットトランジスタＴｒ２、選択トランジスタＴｒ３または増幅トランジスタＴｒ４の直上に設けられたものである。開口１３０は、帯状の形状となっており、ソース領域２２Ｓ，２３Ｓの直上に対応する箇所に、相対的に幅の広い幅広部１３１を有し、それ以外の箇所に、相対的に幅の狭い幅狭部１３２を有している。
【００５３】
次に、例えば、マスク１００を介して、半導体層１０を選択的にエッチングして、幅広部１１１に対応する箇所に凹部１０Ａを形成し、幅広部１３１に対応する箇所に凹部１０Ｂを形成する（図２６、図２７）。さらに、開口１２０、幅狭部１１２および幅狭部１３２に対応する箇所に溝部１０Ｌを形成する（図２６、図２７）。このとき、フローティングディフージョン部ＦＤの底面およびソース領域２２Ｓ，２３Ｓの底面の全体または一部に食い込むように、凹部１０Ａおよび凹部１０Ｂを形成する。さらに、フローティングディフージョン部ＦＤ、転送トランジスタＴｒ１および読出し回路１２Ａに接触しないように、溝部１０Ｌを形成する。
【００５４】
ここで、幅広部１１１，幅広部１３１では、開口幅が幅狭部１１２および幅狭部１３２の開口幅よりも広くなっている。そのため、幅広部１１１，幅広部１３１では、ドライエッチング（またはウェットエッチング）の条件を同一にした場合であっても、幅狭部１１２および幅狭部１３２よりも、深く半導体層１０をエッチングすることができる。従って、凹部１０Ａ，１０Ｂが、フローティングディフージョン部ＦＤの底面およびソース領域２２Ｓ，２３Ｓの底面に食い込んだタイミングで、ドライエッチング（またはウェットエッチング）を終了すればよい。
【００５５】
次に、例えば、凹部１０Ａ，１０Ｂおよび溝部１０Ｌを含む表面全体に絶縁膜２５を形成する。このとき、凹部１０Ａ，１０Ｂおよび溝部１０Ｌの内部全体を埋め込むように絶縁膜２５を形成する（図２８、図２９）。このようにして、絶縁部２０，３０および複数の分離溝４０を形成する。その後は、遮光膜２６、平坦化膜２７、カラーフィルタ２８およびオンチップレンズ２９などを形成する。このようにして、本変形例に係る撮像素子１が製造される。
【００５６】
［効果］
次に、本変形例に係る撮像素子１の効果について説明する。撮像素子１では、幅の異なる開口を有するマスク１００を介して、半導体層１０を選択的にエッチングすることにより、凹部１０Ａ，１０Ｂおよび溝部１０Ｌが同時に形成される。これにより、素子分離用の分離溝４０を備えた撮像素子１において、製造工数を増やすことなく、ｐｎ接合容量を低減する絶縁部２０，３０を形成することができる。
【００５７】
また、本変形例に係る撮像素子１では、マスク１００における幅広部１１１，１３１の位置を比較的自由に設定することができる。これにより、画素１２の面内レイアウトの自由度を確保しつつ、素子分離用の分離溝４０と、ｐｎ接合容量を低減する絶縁部２０，３０とを同時に形成することができる。
【００５８】
＜２．２  第２変形例＞
[構成]
図３０は、第２変形例に係る撮像素子１における画素１２の面内レイアウトの一例を表したものである。図３１は、図３０のＡ−Ａ方向の断面構成の一例を表したものである。図３２は、図３０のＢ−Ｂ方向の断面構成の一例を表したものである。図３０では、４つの画素１２において読出し回路１２Ａが共有されている場合の画素１２の面内レイアウトの一例が示されている。画素１２の面内レイアウトは、図３０に限定されるものではない。共有された４つの画素１２の面内レイアウトは、図３０に限定されるものではない。
【００５９】
本変形例に係る撮像素子１は、互いに隣接する２つのフォトダイオードＰＤ同士を絶縁分離する分離溝５０を、上述の絶縁部２０，３０と共に備えている。分離溝５０は、半導体層１０に存在するＰＤ分離層１０Ｓ内に形成された溝部１０Ｍを含んで構成されている。溝部１０Ｍは、後述するように、半導体層１０を裏面側からエッチングすることにより形成されたものである。溝部１０Ｍは、格子状となっており、格子の交差点に対応する複数の箇所の一部が上述の凹部１０Ａまたは凹部１０Ｂとなっている。分離溝５０は、溝部１０Ｍの内部の全体を埋め込む埋め込み層を有している。この埋め込み層は、絶縁膜２５が溝部１０Ｍの内部の全体に埋め込まれることによって形成されている。
【００６０】
溝部１０Ｍは、例えば、図３１に示したように、凹部１０Ａ，１０Ｂの深さよりも浅い深さとなっており、さらに、凹部１０Ａ，１０Ｂの幅とほぼ同じ幅となっている。溝部１０Ｍは、図３０、図３２に示したように、溝部１０Ｍの交差点において、凹部１０Ａや凹部１０Ｂと連結されている。従って、溝部１０Ｍと凹部１０Ａ，１０Ｂとが互いに連結された構造物では、幅がどこでも均一となっている。また、分離溝５０は、分離溝５０の交差点において、絶縁部２０や絶縁部３０と連結されている。従って、分離溝５０と絶縁部２０，３０とが互いに連結された構造物では、幅がどこでも均一となっている。
【００６１】
[製造方法] 
次に、本変形例に係る撮像素子１の製造方法の一例について説明する。図３３〜図３９は、本変形例に係る撮像素子１の製造過程を順番に示したものである。図３３は、撮像素子１の製造工程の一例を、面内レイアウトで表したものである。図３４、図３６、図３８は、図３３のＡ−Ａ線に対応する箇所の断面構成の一例を表したものである。図３５、図３７、図３９は、図３３のＢ−Ｂ線に対応する箇所の断面構成の一例を表したものである。
【００６２】
まず、画素基板８０を用意する（図１２、図１３参照）。次に、例えば、ドライエッチング（またはウェットエッチング）法を用いて、画素基板８０の裏面（半導体基板１０Ｗ）をエッチングして、半導体基板１０Ｗを所定の厚さにまで薄くする（図１４、図１５参照）。
【００６３】
次に、例えば、表面全体にレジスト層を塗布したのち、フォトリソグラフィ法を用いたドライエッチング（またはウェットエッチング）を用いて、パターニングすることにより、開口２１０を有するマスク２００を形成する（図３３、図３４、図３５）。開口２１０は、互いに隣接する２つのフォトダイオードＰＤの間に設けられており、格子形状となっている。開口２１０は、フローティングディフュージョン部ＦＤ、リセットトランジスタＴｒ２、選択トランジスタＴｒ３および増幅トランジスタＴｒ４の直上を通過する領域に設けられたものである。開口２１０では、幅がどこでも均一となっている。開口２１０の複数の交差領域のうち１つの交差領域２２０が、フローティングディフュージョン部ＦＤの直上に対応する箇所に設けられている。開口２１０の複数の交差領域のうち２つの交差領域２３０が、ソース領域２２Ｓ，２３Ｓの直上に対応する箇所に１つずつ設けられている。
【００６４】
次に、例えば、マスク２００を介して、半導体層１０を選択的にエッチングして、交差領域２２０に対応する箇所に凹部１０Ａを形成し、２つの交差領域２３０に対応する箇所に凹部１０Ｂを形成する（図３６、図３７）。さらに、開口２１０のうち、交差領域２２０、２３０以外の部分（例えば図３３の直線領域２４０）に溝部１０Ｍを形成する（図３６、図３７）。このとき、フローティングディフージョン部ＦＤの底面およびソース領域２２Ｓ，２３Ｓの底面の全体または一部に食い込むように、凹部１０Ａおよび凹部１０Ｂを形成する。さらに、フローティングディフージョン部ＦＤ、転送トランジスタＴｒ１および読出し回路１２Ａに接触しないように、溝部１０Ｍを形成する。
【００６５】
ここで、交差領域２２０、２３０では、開口幅が、開口２１０のうち交差領域以外の部分の開口幅よりも実質的に広くなっている。そのため、交差領域２２０、２３０では、ドライエッチング（またはウェットエッチング）の条件を同一にした場合であっても、開口２１０のうち交差領域以外の部分よりも、深く半導体層１０をエッチングすることができる。従って、凹部１０Ａ，１０Ｂが、フローティングディフージョン部ＦＤの底面およびソース領域２２Ｓ，２３Ｓの底面に食い込んだタイミングで、ドライエッチング（またはウェットエッチング）を終了すればよい。
【００６６】
次に、例えば、凹部１０Ａ，１０Ｂおよび溝部１０Ｍを含む表面全体に絶縁膜２５を形成する。このとき、凹部１０Ａ，１０Ｂおよび溝部１０Ｍの内部全体を埋め込むように絶縁膜２５を形成する（図３８、図３９）。このようにして、絶縁部２０，３０および複数の分離溝５０を形成する。その後は、遮光膜２６、平坦化膜２７、カラーフィルタ２８およびオンチップレンズ２９などを形成する。このようにして、本変形例に係る撮像素子１が製造される。
【００６７】
［効果］
次に、本変形例に係る撮像素子１の効果について説明する。撮像素子１では、幅の均一な格子状の開口２１０を有するマスク２００を介して、半導体層１０を選択的にエッチングすることにより、凹部１０Ａ，１０Ｂおよび溝部１０Ｍが同時に形成される。これにより、素子分離用の分離溝５０を備えた撮像素子１において、製造工数を増やすことなく、ｐｎ接合容量を低減する絶縁部２０，３０を形成することができる。
【００６８】
＜２．３  第３変形例＞
上記実施の形態およびその変形例（第１変形例、第２変形例）では、凹部１０Ａ，１０Ｂの内部は、絶縁膜２５で充填されていた。しかし、例えば、図４０、図４１に示したように、凹部１０Ａ，１０Ｂの内部に、空洞２０Ａ，３０Ａが存在していてもよい。
【００６９】
＜２．４  第４変形例＞
上記実施の形態およびその変形例（第１変形例、第２変形例、第３変形例）では、凹部１０Ａ，１０Ｂの内部の全体または一部が、絶縁膜２５で充填されていた。しかし、絶縁部２０，３０は、例えば、図４２、図４３、図４４、図４５に示したように、凹部１０Ａ，１０Ｂの内面に沿って、負の固定電位を有する絶縁膜３１を有していてもよい。絶縁膜３１は、例えば、ＨｆＯ2またはＡｌ2Ｏ3を含んで構成されている。絶縁膜３１は、凹部１０Ａ，１０Ｂの界面近傍でのみ空乏領域１０Ｄ，１０Ｈの伸びを少なくする作用を有する。従って、凹部１０Ａ，１０Ｂの界面でリーク電流が発生するのを抑制することができる。その結果、リーク電流に起因する画質不良（白点）を避けたり、暗電流に起因する動作電流の増大を抑えたりすることができる。
【００７０】
＜２．第２の実施の形態＞
図４６は、本技術の第２の実施の形態に係る撮像モジュール２の概略構を表したものである。撮像モジュール２は、上記実施の形態およびその変形例に係る撮像素子１と、撮像素子１から出力された画素信号に対して所定の処理を行う演算部４１（信号処理回路）とを備えている。撮像素子１および演算部４１は、例えば、１つの配線基板上に実装されている。演算部４１は、例えば、ＤＳＰ(Digital Signal Processor)で構成されている。
【００７１】
本実施の形態では、上記実施の形態およびその変形例に係る撮像素子１が搭載されている。これにより、高画質の撮像モジュール２を提供することができる。
【００７２】
＜３．第３の実施の形態＞
図４７は、本技術の第３の実施の形態に係る電子機器３の概略構成を表したものである。電子機器３は、上記第２の実施の形態に係る撮像モジュール２と、撮像モジュール２内の撮像素子１に外光を入射させるレンズ４２と、撮像モジュール２の出力を映像として表示する表示装置４３と、撮像モジュール２の出力を記憶する記憶装置４４とを備えている。なお、電子機器３は、記憶装置４４を備えていなくてもよい。この場合に、電子機器３は、外部記憶装置に情報を書き込む書き込み装置を備えていてもよい。
【００７３】
本実施の形態では、上記第２の実施の形態に係る撮像モジュール２が搭載されている。これにより、高画質の電子機器３を提供することができる。
【００７４】
以上、実施の形態およびその変形例を挙げて本技術を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形が可能である。例えば、上記実施の形態等では、撮像素子１は、裏面照射型となっていたが、表面照射型にも適用可能である。
【００７５】
また、例えば、本技術は以下のような構成を取ることができる。
（１）
半導体層内に、
光電変換を行って受光量に応じた電荷を発生するフォトダイオードと、
前記フォトダイオードで発生した電荷を蓄積するフローティングディフージョン部と、
前記フローティングディフージョン部に蓄積された電荷のレベルに応じた電圧の画素信号を出力する読み出し回路と、
絶縁部と
を備え、
前記読み出し回路は、前記画素の選択に用いられる配線がゲートに電気的に接続された１または複数のトランジスタを有し、
前記絶縁部は、前記フローティングディフージョン部の底面、および前記トランジスタのソース・ドレイン領域の底面の少なくとも一方の全体または一部に食い込んで形成されている
撮像素子。
（２）
前記絶縁部は、前記半導体層を裏面側からエッチングすることにより形成された凹部を含んで構成されており、柱形状となっている
（１）に記載の撮像素子。
（３）
前記凹部は、前記フローティングディフージョン部および前記ソース・ドレイン領域のうち少なくとも一方において不純物濃度が１×１０18ｃｍ-3以上となっている箇所にまで食い込んで形成されている
（１）または（２）に記載の撮像素子。
（４）
前記絶縁部は、前記凹部の内部の全体または一部を埋め込む埋め込み層を有する
（１）ないし（３）のいずれか一項に記載の撮像素子。
（５）
前記埋め込み層は、酸化シリコン、ＳｉＯＦ、ＳｉＯＣまたは絶縁性の有機材料を含んで構成されている
（４）に記載の撮像素子。
（６）
前記絶縁部は、前記凹部の内部に空洞を有する
（１）ないし（３）のいずれか一項に記載の撮像素子。
（７）
前記絶縁部は、前記凹部の内面に沿って、負の固定電位を有する絶縁膜を有する
（１）ないし（６）のいずれか一項に記載の撮像素子。
（８）
前記絶縁膜は、ＨｆＯ2またはＡｌ2Ｏ3を含んで構成されている
（７）に記載の撮像素子。
（９）
撮像素子と、
前記撮像素子から出力された画素信号に対して所定の処理を行う信号処理回路と
を備え、
前記撮像素子は、
半導体層内に、
光電変換を行って受光量に応じた電荷を発生するフォトダイオードと、
前記フォトダイオードで発生した電荷を蓄積するフローティングディフージョン部と、
前記フローティングディフージョン部に蓄積された電荷のレベルに応じた電圧の画素信号を出力する読み出し回路と、
絶縁部と
を有し、
前記読み出し回路は、前記画素の選択に用いられる配線がゲートに電気的に接続された１または複数のトランジスタを有し、
前記絶縁部は、前記フローティングディフージョン部の底面、および前記トランジスタのソース・ドレイン領域の底面の少なくとも一方の全体または一部に食い込んで形成されている
電子機器。
（１０）
半導体層の上面に、光電変換を行って受光量に応じた電荷を発生するフォトダイオードを画素ごとに形成すると共に、前記フォトダイオードで発生した電荷を蓄積するフローティングディフージョン部と、前記フローティングディフージョン部に蓄積された電荷のレベルに応じた電圧の画素信号を出力する読み出し回路とを形成することと、
前記半導体層の下面に、前記フォトダイオードを前記画素ごとに電気的に分離する溝部と、前記フローティングディフージョン部の底面、および前記トランジスタのソース・ドレイン領域の底面の少なくとも一方の全体または一部に食い込む凹部とを同時に形成することと
を含む
撮像素子の製造方法。
（１１）
前記半導体層の下面に、一部に幅の広い帯状の開口を有するマスクを形成した後、前記マスクを介して、前記半導体層をエッチングすることにより、前記開口のうち、幅の広い部分に対応する箇所に前記凹部を形成すると共に、前記開口のうち、幅の広い部分以外の部分に対応する箇所に前記溝部を形成すること
を含む
（１０）に記載の撮像素子の製造方法。
（１２）
前記半導体層の下面に、格子状の開口を有するマスクを形成した後、前記マスクを介して、前記半導体層をエッチングすることにより、前記開口のうち、格子の交差点に対応する箇所に前記凹部を形成すると共に、前記開口のうち、格子の交差点以外の部分に対応する箇所に前記溝部を形成すること
を含む
（１０）に記載の撮像素子の製造方法。
【符号の説明】
【００７６】
１…撮像素子、２…撮像モジュール、３…電子機器、１０…半導体層、１０Ａ，１０Ｂ…凹部、１０Ｃ，１０Ｅ，１０Ｇ…底面、１０Ｄ，１０Ｈ…空乏領域、１０Ｆ，１０Ｊ…絶縁層、１０Ｋ…絶縁層、１０Ｌ…溝部、１０Ｓ…ＰＤ分離層、１０Ｗ…半導体基板、１１…画素領域、１２…画素、１２Ａ…読出し回路、１３…垂直駆動回路、１４、カラム処理回路、１５…水平駆動回路、１６…出力回路、１７…駆動制御回路、２０，３０…絶縁部、２０Ａ，３０Ａ…空洞、２１…層間絶縁膜、２２，２７…平坦化膜、２３…密着層、２４…支持基板、２５…絶縁膜、２６…遮光膜、２８…カラーフィルタ層、２９…オンチップレンズ、４０，５０…分離溝、４１…演算部、４２…レンズ、４３…表示装置、４４…記憶装置、８０…画素基板、１００，２００…マスク、１１０，１２０，２１０…開口、１１１，１３１…幅広部、１１２，１３２…幅狭部、２２０，２３０…交差領域、２４０…直線領域、ＣＭ…金属層、ＦＤ…フローティングディフュージョン部、ＰＤ…フォトダイオード、Ｔｒ１…転送トランジスタ、Ｔｒ２…リセットトランジスタ、Ｔｒ３…選択トランジスタ、Ｔｒ４…増幅トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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