(57)【要約】      （修正有）【課題】動作効率を低下させることなく、動作中のデバイスに対してＳＰＩを介してデータ供給を行う。【解決手段】第１及び第２データ片が順に配置されているシリアルデータ信号から先ず第１データ片を取り込みこれを第１新規データ片として第１新規データレジスタに記憶させ、引き続き第２データ片を取り込みこれを第２新規データ片として第２新規データレジスタに記憶させる。この際、第１新規データレジスタが第１データ片の取り込みを開始してから第２新規データレジスタが第２データ片の取り込みを終了するまでの新規データ取込期間中は、第１及び第２既存データレジスタによる第１及び第２新規データ片の取り込みを停止させると共に第１及び第２既存データ片を第１及び第２データ片として出力し、新規データ取込期間の終了後に第１及び第２新規データを第１及び第２データ片として同期して出力する。【選択図】図１
2015032258.tif 000002
【特許請求の範囲】
【請求項１】
第１データ片及び第２データ片が順に配置されているシリアルデータ信号から前記第１及び第２データ片を取り込んで出力するデータ出力回路であって、
前記シリアルデータ信号から前記第１データ片を取り込みこれを第１新規データ片として記憶する第１新規データレジスタと、
前記第１新規データレジスタに記憶されている前記第１新規データ片を取り込みこれを第１既存データ片として記憶する第１既存データレジスタと、
前記シリアルデータ信号から前記第２データ片を取り込みこれを第２新規データ片として記憶する第２新規データレジスタと、
前記第２新規データレジスタに記憶されている前記第２新規データ片を取り込みこれを第２既存データ片として記憶する第２既存データレジスタと、
前記第１新規データレジスタが前記第１データ片の取り込みを開始してから前記第２新規データレジスタが前記第２データ片の取り込みを終了するまでの新規データ取込期間中は、前記第１及び第２既存データレジスタによる前記第１及び第２新規データ片の取り込みを停止させると共に前記第１及び第２既存データ片を前記第１及び第２データ片として出力し、前記新規データ取込期間の終了後に前記第１及び第２新規データを前記第１及び第２データ片として同期して出力する出力制御部と、を有することを特徴とするデータ出力回路。
【請求項２】
前記シリアルデータ信号には、前記第１データ片に先行する時点に第１出力制御データ片が含まれており、且つ前記第２データ片に後続する時点に第２出力制御データ片が含まれており、
前記出力制御部は、
前記シリアルデータ信号中から前記第１及び第２出力制御データ片を取り込んで記憶し、前記第１出力制御データ片を取り込んでから前記第２出力制御データ片を取り込むまでの期間を前記新規データ取込期間とし、当該新規データ取込期間中に亘り既存データ出力指令を示す出力選択信号を生成する一方、前記第２出力制御データ片の取り込み後は新規データ出力指令を示す前記出力選択信号を生成する出力制御レジスタと、
前記第１新規データ片及び前記第１既存データ片の内の一方を選択しこれを前記第１データ片として出力する第１出力セレクタと、
前記第２新規データ片及び前記第２既存データ片の内の一方を選択しこれを前記第２データ片として出力する第２出力セレクタと、を含み、
前記第１及び第２既存データレジスタは、前記出力選択信号が前記既存データ出力指令を示す場合には前記第１及び第２新規データ片の取り込みを停止し、
前記第１及び第２出力セレクタは、前記出力選択信号が前記既存データ出力指令を示す場合には前記第１及び第２既存データ片を前記第１及び第２データ片として出力する一方、前記出力選択信号が前記新規データ出力指令を示す場合には前記第１及び第２出力セレクタは前記第１及び第２既存データ片に代えて前記第１及び第２新規データを前記第１及び第２データ片として同期して出力することを特徴とする請求項１記載のデータ出力回路。
【請求項３】
前記シリアルデータ信号には、前記第２データ片に後続する時点であり且つ前記第２出力制御データ片に先行する時点にホールド制御データ片が含まれており、
前記出力制御部は、前記シリアルデータ信号中から前記ホールド制御データ片を取り込んで記憶し、前記ホールド制御データ片の取り込みに応じてホールドゲート信号を送出するホールドレジスタを含み、
前記第１及び第２既存データレジスタは、前記ホールドゲート信号が送出されている間は前記新規データ取込期間の終了後も継続して前記第１及び第２新規データ片の取り込みを停止することを特徴とする請求項１又は２記載のデータ出力回路。
【請求項４】
前記第１及び第２新規データレジスタ、前記第１及び第２既存データレジスタ、前記出力制御レジスタ、前記ホールドレジスタ及び前記出力制御部は、外部供給されたクロック信号に同期して動作することを特徴とする請求項１〜３のいずれか１に記載のデータ出力回路。
【請求項５】
制御電圧に応じた周波数の発振信号を生成するＶＣＯ、前記発振信号を分周した分周信号を生成する分周回路、前記分周信号と基準発振信号との位相差を検出する位相比較器、前記位相差に応じた期間に亘り出力電流を第１ラインに印加するチャージポンプ、及び前記第１ライン上の電圧を平滑化することにより前記制御電圧を生成するループフィルタを備えたＰＬＬ回路と、
前記分周回路の分周比を示す第１データ片、及び前記出力電流の電流値を示す第２データ片が順に配置されているシリアルデータ信号から前記第１及び第２データ片を取り込んで前記ＰＬＬ回路に出力するデータ出力回路と、を含むＰＬＬ装置であって、
前記データ出力回路は、前記シリアルデータ信号から前記第１データ片を取り込みこれを第１新規データ片として記憶する第１新規データレジスタと、
前記第１新規データレジスタに記憶されている前記第１新規データ片を取り込みこれを第１既存データ片として記憶する第１既存データレジスタと、
前記シリアルデータ信号から前記第２データ片を取り込みこれを第２新規データ片として記憶する第２新規データレジスタと、
前記第２新規データレジスタに記憶されている前記第２新規データ片を取り込みこれを第２既存データ片として記憶する第２既存データレジスタと、
前記第１新規データレジスタが前記第１データ片の取り込みを開始してから前記第２新規データレジスタが前記第２データ片の取り込みを終了するまでの新規データ取込期間中は、前記第１及び第２既存データレジスタによる前記第１及び第２新規データ片の取り込みを停止させると共に前記第１及び第２既存データ片を前記第１及び第２データ片として出力し、前記新規データ取込期間の終了後に前記第１及び第２新規データを前記第１及び第２データ片として同期して出力する出力制御部と、を有することを特徴とするＰＬＬ装置。
【請求項６】
第１データ片及び第２データ片が順に配置されているシリアルデータ信号から前記第１及び第２データ片を取り込んで出力するデータ出力方法であって、
前記シリアルデータ信号から前記第１データ片を取り込みこれを第１新規データ片として第１新規データレジスタに記憶させ、引き続き前記シリアルデータ信号から前記第２データ片を取り込みこれを第２新規データ片として第２新規データレジスタに記憶させ、
前記第１新規データレジスタに記憶されている前記第１新規データ片を取り込みこれを第１既存データ片として第１既存データレジスタに記憶させると共に、前記第２新規データレジスタに記憶されている前記第２新規データ片を取り込みこれを第２既存データ片として第２既存データレジスタに記憶させ、
前記第１新規データレジスタが前記第１データ片の取り込みを開始してから前記第２新規データレジスタが前記第２データ片の取り込みを終了するまでの新規データ取込期間中は、前記第１及び第２既存データレジスタによる前記第１及び第２新規データ片の取り込みを停止させると共に前記第１及び第２既存データ片を前記第１及び第２データ片として出力し、前記新規データ取込期間の終了後に前記第１及び第２新規データを前記第１及び第２データ片として同期して出力することを特徴とするデータ出力方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ出力回路、特に、順次供給されるデータ片の各々を取り込んでデバイスに供給するデータ出力回路、かかるデータ出力回路を含むＰＬＬ装置及びデータ出力方法に関する。
【背景技術】
【０００２】
製造後に、ユーザ側の仕様に沿った動作設定を行えるようにしたプログラマブルデバイスとして、シリアルペリフェラルインタフェース（以下、ＳＰＩと称する）を介して出力周波数を制御できるようにしたＰＬＬ（phase locked loop）回路が知られている（例えば特許文献１参照）。かかるＰＬＬ回路では、シリアルデータとして供給された分周設定データに基づいて分周回路の分周数が設定（第１設定と称する）される。更に、このＰＬＬ回路では、上記した分周設定データ中の所定のｎビット系列の値に基づき、ＰＬＬ回路のループ利得が設定（第２設定と称する）される。よって、当該ＰＬＬ回路を動作させるにあたり、上記した第１及び第２設定が共に必要となる場合には、シリアルデータとして供給される設定データに応じて、先ず、上記した第１（又は第２）の設定を行い、引き続き第２（又は第１）の設定を行うことになる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−１６１０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、上記したような一連の設定をＰＬＬ回路の動作中に行うと、最初の設定が為されてから次の設定が為されるまでの間に亘り、ＰＬＬ回路は最初の設定だけを反映させた、意図せぬ動作状態となる。よって、このような状態にあるＰＬＬ回路に対して、次の設定が為されると、ＰＬＬ回路が所望の動作状態に至るまでには大幅な時間が掛かってしまう場合があり、動作効率が低下する虞があった。また、全ての設定が完了するまでの間に、目的外の周波数が出力され、意図せぬ誤動作を生じさせる虞があった。本発明は、シリアル形態で供給される複数のデータ片を、動作効率を低下させることなく動作中のデバイスに出力することが可能なデータ出力回路、ＰＬＬ装置及びデータ出力方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明に係るデータ出力回路は、第１データ片及び第２データ片が順に配置されているシリアルデータ信号から前記第１及び第２データ片を取り込んで出力するデータ出力回路であって、前記シリアルデータ信号から前記第１データ片を取り込みこれを第１新規データ片として記憶する第１新規データレジスタと、前記第１新規データレジスタに記憶されている前記第１新規データ片を取り込みこれを第１既存データ片として記憶する第１既存データレジスタと、前記シリアルデータ信号から前記第２データ片を取り込みこれを第２新規データ片として記憶する第２新規データレジスタと、前記第２新規データレジスタに記憶されている前記第２新規データ片を取り込みこれを第２既存データ片として記憶する第２既存データレジスタと、前記第１新規データレジスタが前記第１データ片の取り込みを開始してから前記第２新規データレジスタが前記第２データ片の取り込みを終了するまでの新規データ取込期間中は、前記第１及び第２既存データレジスタによる前記第１及び第２新規データ片の取り込みを停止させると共に前記第１及び第２既存データ片を前記第１及び第２データ片として出力し、前記新規データ取込期間の終了後に前記第１及び第２新規データを前記第１及び第２データ片として同期して出力する出力制御部と、を有する。
【０００６】
また、本発明に係るＰＬＬ装置は、制御電圧に応じた周波数の発振信号を生成するＶＣＯ、前記発振信号を分周した分周信号を生成する分周回路、前記分周信号と基準発振信号との位相差を検出する位相比較器、前記位相差に応じた期間に亘り出力電流を第１ラインに印加するチャージポンプ、及び前記第１ライン上の電圧を平滑化することにより前記制御電圧を生成するループフィルタを備えたＰＬＬ回路と、前記分周回路の分周比を示す第１データ片、及び前記出力電流の電流値を示す第２データ片が順に配置されているシリアルデータ信号から前記第１及び第２データ片を取り込んで前記ＰＬＬ回路に出力するデータ出力回路と、を含むＰＬＬ装置であって、前記データ出力回路は、前記シリアルデータ信号から前記第１データ片を取り込みこれを第１新規データ片として記憶する第１新規データレジスタと、前記第１新規データレジスタに記憶されている前記第１新規データ片を取り込みこれを第１既存データ片として記憶する第１既存データレジスタと、前記シリアルデータ信号から前記第２データ片を取り込みこれを第２新規データ片として記憶する第２新規データレジスタと、前記第２新規データレジスタに記憶されている前記第２新規データ片を取り込みこれを第２既存データ片として記憶する第２既存データレジスタと、前記第１新規データレジスタが前記第１データ片の取り込みを開始してから前記第２新規データレジスタが前記第２データ片の取り込みを終了するまでの新規データ取込期間中は、前記第１及び第２既存データレジスタによる前記第１及び第２新規データ片の取り込みを停止させると共に前記第１及び第２既存データ片を前記第１及び第２データ片として出力し、前記新規データ取込期間の終了後に前記第１及び第２新規データを前記第１及び第２データ片として同期して出力する出力制御部と、を有する。
【０００７】
また、本発明に係るデータ出力方法は、第１データ片及び第２データ片が順に配置されているシリアルデータ信号から前記第１及び第２データ片を取り込んで出力するデータ出力方法であって、前記シリアルデータ信号から前記第１データ片を取り込みこれを第１新規データ片として第１新規データレジスタに記憶させ、引き続き前記シリアルデータ信号から前記第２データ片を取り込みこれを第２新規データ片として第２新規データレジスタに記憶させ、前記第１新規データレジスタに記憶されている前記第１新規データ片を取り込みこれを第１既存データ片として第１既存データレジスタに記憶させると共に、前記第２新規データレジスタに記憶されている前記第２新規データ片を取り込みこれを第２既存データ片として第２既存データレジスタに記憶させ、前記第１新規データレジスタが前記第１データ片の取り込みを開始してから前記第２新規データレジスタが前記第２データ片の取り込みを終了するまでの新規データ取込期間中は、前記第１及び第２既存データレジスタによる前記第１及び第２新規データ片の取り込みを停止させると共に前記第１及び第２既存データ片を前記第１及び第２データ片として出力し、前記新規データ取込期間の終了後に前記第１及び第２新規データを前記第１及び第２データ片として同期して出力する。
【図面の簡単な説明】
【０００８】
【図１】本発明に係るデータ出力回路１００を含む情報処理装置の内部構成の一部を示すブロック図である。
【図２】シリアルデータ信号ＳＤＳのフォーマットを示すタイムチャートである。
【図３】シリアルデータ信号ＳＤＳにおけるブロックＢ１〜Ｂ３各々のデータフォーマットを示すタイムチャートである。
【図４】データ出力回路１００における内部動作の一例を示すタイムチャートである。
【図５】データ出力回路１００の変形例を示すブロック図である。
【図６】図５に示すデータ出力回路１００において追加で用いられる、シリアルデータ信号ＳＤＳにおけるブロックＢ４及びＢ５各々のデータフォーマットを示すタイムチャートである。
【図７】図５に示すデータ出力回路１００における内部動作の一例を示すタイムチャートである。
【図８】本発明に係るデータ出力回路１００を含むＰＬＬ装置の構成を示すブロック図である。
【図９】図８に示すデータ出力回路１００において追加で用いられる、シリアルデータ信号ＳＤＳにおけるブロックＢ２ｃ〜Ｂ２ｆ各々のデータフォーマットを示すタイムチャートである。
【発明を実施するための形態】
【０００９】
図１は、本発明に係るデータ出力回路１００を含む情報処理装置の内部構成の一部を示すブロック図である。
【００１０】
図１において、プログラマブルデバイス２００（以下、ＰＤＶ２００と称する）は、この情報処理装置を構成する機能デバイスの１つであり、例えば、ＰＬＬ回路、タイマ、センサ、又は演算処理装置等からなる。なお、ＰＤＶ２００は、データ出力回路１００から供給された第１の設定データＰＤａに応じて第１の動作パラメータが設定され、第２の設定データＰＤｂに応じて第２の動作パラメータが設定される。例えば、ＰＤＶ２００がＰＬＬ回路である場合には、第１の動作パラメータは例えば分周回路の分周比であり、設定データＰＤａはその分周比を設定する為の値を示す。また、第２の動作パラメータは例えば基準周波数であり、設定データＰＤｂはその基準周波数を設定する為の値を示す。
【００１１】
コントローラ３００は、当該情報処理装置の主動作（説明せず）を制御するものであり、例えばデータ出力回路１００とは異なる半導体チップに設けられている。コントローラ３００は、かかる制御実行中において、ＰＤＶ２００に対する上記第１又は第２の動作パラメータの変更が必要となった場合には、以下のようなシリアルデータ信号ＳＤＳ、イネーブル信号ＥＮ、及びクロック信号ＣＬＫをデータ出力回路１００に供給する。
【００１２】
シリアルデータ信号ＳＤＳは、図２に示すように、各々が１ビットシリアルのビット系列からなるデータビット系列ＤＳ、アドレスビット系列ＡＳ、書込読出制御ビットＷＲＢ及び書込実行ビットＬＢを、順に配列したものを１ブロックとする信号である。尚、データビット系列ＤＳとは、出力制御データＯＤ（後述する）、ホールド制御データＨＤ（後述する）、及び上記した設定データＰＤａ、ＰＤｂの内の１つをシリアルデータで表すものである。また、アドレスビット系列ＡＳとは、第１及び第２のデータバッファ（後述する）、出力制御レジスタ（後述する）及びホールドレジスタ（後述する）の内の１つを書き込み対象として指定するアドレスデータをシリアルデータで表すものである。また、書込読出制御ビットＷＲＢとは、書き込みを行うか、或いは読み出しを行うのかの指示を１ビットで表すものである。尚、本実施例では、コントローラ３００への読み出しは実施しないので、書込読出制御ビットＷＲＢは書き込みだけを示すものとなる。また、書込実行ビットＬＢとは、データバッファ、出力制御レジスタ又はホールドレジスタに対して書き込みを実行するか否かの指示を１ビットで表すものである。
【００１３】
コントローラ３００は、上記したＤＳ、ＡＳ、ＷＲＢ及びＬＢが図２に示すように順に配列された１ブロック分のシリアルデータ信号ＳＤＳを送出している間に亘り、データ出力回路１００の動作をイネーブル状態とする論理レベル０のイネーブル信号ＥＮをデータ出力回路１００に供給する。更に、コントローラ３００は、図２に示すように、上記したＤＳ、ＡＳ、ＷＲＢ及びＬＢ各々の各ビットに同期したクロック信号ＣＬＫをデータ出力回路１００に供給する。
【００１４】
データ出力回路１００は、コントローラ３００とは異なる半導体チップに形成されており、図１に示すように、シリアルインタフェース部１０、データバッファ２０ａ、２０ｂ、及び出力制御レジスタ３０を含む。
【００１５】
シリアルインタフェース部１０は、外部端子を介してコントローラ３００から供給された論理レベル０のイネーブル信号ＥＮに応じてイネーブル状態となる。この際、シリアルインタフェース部１０は、外部端子を介してコントローラ３００から供給されたシリアルデータ信号ＳＤＳ及びクロック信号ＣＬＫに同期して以下のような動作を行う。
【００１６】
すなわち、シリアルインタフェース部１０は、先ず、クロック信号ＣＬＫに同期させて、シリアルデータ信号ＳＤＳ中のデータビット系列ＤＳ、アドレスビット系列ＡＳ、書込読出制御ビットＷＲＢ、及び書込実行ビットＬＢを順に取り込む。そして、シリアルインタフェース部１０は、上記したデータビット系列ＤＳをパラレルデータに変換し、これを書込データＱＤとして、第１のバッファであるデータバッファ２０ａ、第２のバッファであるデータバッファ２０ｂ及び出力制御レジスタ３０に供給する。更に、シリアルインタフェース部１０は、上記したアドレスビット系列ＡＳをパラレルのアドレスデータに変換し、このアドレスデータによって指定された、データバッファ２０ａ、２０ｂ及び出力制御レジスタ３０の内の１つに対して、書込データＱＤを書き込ませるべき書込信号を書込実行ビットＬＢの取り込みタイミングで供給する。すなわち、シリアルインタフェース部１０は、アドレスデータがデータバッファ２０ａを示す場合には書込信号Ｗ１をこのデータバッファ２０ａに供給し、アドレスデータがデータバッファ２０ｂを示す場合には書込信号Ｗ２をデータバッファ２０ｂに供給する。また、シリアルインタフェース部１０は、アドレスデータが出力制御レジスタ３０を示す場合には書込信号Ｗｃをこの出力制御レジスタ３０に供給する。
【００１７】
データバッファ２０ａは、新規データレジスタ２１ａ、セレクタ２２ａ、既存データレジスタ２３ａ及び出力セレクタ２４ａを含む。新規データレジスタ２１ａは、書込信号Ｗ１が供給された場合にだけ、上記したクロック信号ＣＬＫのエッジタイミングで上記書込データＱＤを取り込んで記憶し、これを新規な設定データＳＤａとしてセレクタ２２ａ及び出力セレクタ２４ａに供給する。セレクタ２２ａは、既存データレジスタ２３ａから供給された設定データＴＤａ、及び上記した新規な設定データＳＤａの内の一方を出力選択信号ＳＥＬに応じて選択し、これを設定データＲＤａとして、既存データレジスタ２３ａに供給する。すなわち、セレクタ２２ａは、出力選択信号ＳＥＬが新規な設定データの出力を促す論理レベル１である間は、設定データＴＤａ及びＳＤａの内のＳＤａを選択し、これを設定データＲＤａとして既存データレジスタ２３ａに供給する。一方、出力選択信号ＳＥＬが既存の設定データの出力を促し且つ新規設定データの取込期間中を表す論理レベル０である間は、セレクタ２２ａは、設定データＴＤａ及びＳＤａの内のＴＤａを選択し、これを設定データＲＤａとして既存データレジスタ２３ａに供給する。つまり、出力選択信号ＳＥＬが論理レベル０となっている期間中、セレクタ２２ａは、新規データレジスタ２１ａに記憶されている新規な設定データＳＤａを既存データレジスタ２３ａへ供給するのを停止するのである。既存データレジスタ２３ａは、クロック信号ＣＬＫのエッジタイミングで設定データＲＤａを取り込み、これを既存の設定データＴＤａとして、セレクタ２２ａ及び出力セレクタ２４ａに供給する。出力セレクタ２４ａは、上記した設定データＴＤａ及びＳＤａの内の一方を出力選択信号ＳＥＬに応じて選択し、これを上記した設定データＰＤａとしてＰＤＶ２００に供給する。すなわち、出力セレクタ２４ａは、出力選択信号ＳＥＬが新規な設定データの出力を促す論理レベル１である間は、設定データＴＤａ及びＳＤａの内から新規な設定データＳＤａを選択し、これを設定データＰＤａとしてＰＤＶ２００に供給する。一方、出力選択信号ＳＥＬが既存の設定データの出力を促し且つ新規設定データの取込期間中を表す論理レベル０である間は、出力セレクタ２４ａは、設定データＴＤａ及びＳＤａの内から既存の設定データＴＤａを選択し、これを設定データＰＤａとしてＰＤＶ２００に供給する。
【００１８】
データバッファ２０ｂは、新規データレジスタ２１ｂ、セレクタ２２ｂ、既存データレジスタ２３ｂ及び出力セレクタ２４ｂを含む。新規データレジスタ２１ｂは、書込信号Ｗ２が供給された場合にだけ、上記したクロック信号ＣＬＫのエッジタイミングで上記書込データＱＤを取り込んで記憶し、これを新規な設定データＳＤｂとしてセレクタ２２ｂ及び出力セレクタ２４ｂに供給する。セレクタ２２ｂは、既存データレジスタ２３ｂから供給された設定データＴＤｂ、及び上記した新規な設定データＳＤｂの内の一方を出力選択信号ＳＥＬに応じて選択し、これを設定データＲＤｂとして、既存データレジスタ２３ｂに供給する。すなわち、セレクタ２２ｂは、出力選択信号ＳＥＬが新規な設定データの出力を促す論理レベル１である間は、設定データＴＤｂ及びＳＤｂの内のＳＤｂを選択し、これを設定データＲＤｂとして既存データレジスタ２３ｂに供給する。一方、出力選択信号ＳＥＬが既存の設定データの出力を促し且つ新規設定データの取込期間中を表す論理レベル０である間は、セレクタ２２ｂは、設定データＴＤｂ及びＳＤｂの内のＴＤｂを選択し、これを設定データＲＤｂとして既存データレジスタ２３ｂに供給する。つまり、出力選択信号ＳＥＬが論理レベル０となっている期間中、セレクタ２２ｂは、新規データレジスタ２１ｂに記憶されている新規な設定データＳＤｂを既存データレジスタ２３ｂへ供給するのを停止するのである。既存データレジスタ２３ｂは、クロック信号ＣＬＫのエッジタイミングで設定データＲＤｂを取り込み、これを既存の設定データＴＤｂとして、セレクタ２２ｂ及び出力セレクタ２４ｂに供給する。出力セレクタ２４ｂは、上記した設定データＴＤｂ及びＳＤｂの内の一方を出力選択信号ＳＥＬに応じて選択し、これを上記した設定データＰＤｂとして、ＰＤＶ２００に供給する。すなわち、出力セレクタ２４ｂは、出力選択信号ＳＥＬが新規な設定データの出力を促す論理レベル１である間は、設定データＴＤｂ及びＳＤｂの内から新規な設定データのＳＤｂを選択し、これを設定データＰＤｂとしてＰＤＶ２００に供給する。一方、出力選択信号ＳＥＬが既存の設定データの出力を促し且つ新規設定データの取込期間中を表す論理レベル０である間は、出力セレクタ２４ｂは、設定データＴＤｂ及びＳＤｂの内から既存の設定データＴＤｂを選択し、これを設定データＰＤｂとしてＰＤＶ２００に供給する。
【００１９】
出力制御レジスタ３０は、書込信号Ｗｃが供給された場合にだけ、上記したクロック信号ＣＬＫのエッジタイミングで上記書込データＱＤを取り込んで記憶する。尚、書込信号Ｗｃに応じて出力制御レジスタ３０に書き込まれる書込データＱＤは、出力制御データＯＤに基づくものである。つまり、新規な設定データの出力を促す指令（以下、新規設定データ出力指令）を表す値、或いは既存の設定データの出力を促す指令（以下、既存設定データ出力指令）を表し且つ新規設定データの取込期間中を表す値を有する出力制御データＯＤが出力制御レジスタ３０に取り込まれて記憶されるのである。出力制御レジスタ３０は、上記のように記憶した書込データＱＤが、新規設定データ出力指令を示す場合には論理レベル１の出力選択信号ＳＥＬをデータバッファ２０ａ及び２０ｂに供給する。一方、かかる書込データＱＤが、既存設定データ出力指令であり且つ新規設定データの取込期間中を示す場合には、出力制御レジスタ３０は、論理レベル０の出力選択信号ＳＥＬをデータバッファ２０ａ及び２０ｂに供給する。
【００２０】
上記した構成により、データ出力回路１００は、クロック信号ＣＬＫ及びシリアルデータ信号ＳＤＳによって、ＰＤＶ２００の第１及び第２の動作パラメータを決定する設定データＰＤａ及びＰＤｂを受け、これら設定データをパラレルデータに変換したものをＰＤＶ２００に出力する。
【００２１】
以下に、かかるデータ出力回路１００の動作について詳細に説明する。先ず、コントローラ３００は、図３に示すブロックＢ１〜Ｂ３の系列からなるシリアルデータ信号ＳＤＳを、図４に示すように、データ出力回路１００に供給する。尚、図３に示すように、ブロックＢ１は、既存設定データ出力指令を示す[００]ｈの出力制御データＯＤに基づくデータビット系列ＤＳ、出力制御レジスタ３０を指定するアドレスデータに基づくアドレスビット系列ＡＳ、書き込み処理を指定する書込読出制御ビットＷＲＢ、実行を促す書込実行ビットＬＢからなる。ブロックＢ２ａは、ＰＤＶ２００の第１動作パラメータを設定する為の設定データＰＤａに基づくデータビット系列ＤＳ、データバッファ２０ａを指定するアドレスデータに基づくアドレスビット系列ＡＳ、書き込み処理を指定する書込読出制御ビットＷＲＢ、実行を促す書込実行ビットＬＢからなる。ブロックＢ２ｂは、ＰＤＶ２００の第２動作パラメータを設定する為の設定データＰＤｂに基づくデータビット系列ＤＳ、データバッファ２０ｂを指定するアドレスデータに基づくアドレスビット系列ＡＳ、書き込み処理を指定する書込読出制御ビットＷＲＢ、実行を促す書込実行ビットＬＢからなる。ブロックＢ３は、新規設定データ出力指令を示す[０１]ｈの出力制御データＯＤに基づくデータビット系列ＤＳ、出力制御レジスタ３０を指定するアドレスデータに基づくアドレスビット系列ＡＳ、書き込み処理を指定する書込読出制御ビットＷＲＢ、実行を促す書込実行ビットＬＢからなる。
【００２２】
図４に示すように、先ず、シリアルデータ信号ＳＤＳとして上記ブロックＢ１が供給されると、データ出力回路１００の出力制御レジスタ３０は、出力制御データＯＤにて示される値[００]ｈを取り込み、この値に対応した論理レベル０の出力選択信号ＳＥＬをデータバッファ２０ａ及び２０ｂに供給する。
【００２３】
ここで、論理レベル０の出力選択信号ＳＥＬが供給されている期間、つまり図４に示す新規データ取込期間ＴＫに亘り、データバッファ２０ａ（２０ｂ）は、既存データレジスタ２３ａ（２３ｂ）に記憶保持されている設定データＴＤａ（ＴＤｂ）、つまり既存の設定データをＰＤＶ２００に出力する状態となる。例えば、図４に示すように、データバッファ２０ａは、既存データレジスタ２３ａに既存の設定データとして［５５］ｈが記憶保持されている場合には、出力選択信号ＳＥＬが論理レベル０の状態にある新規データ取込期間ＴＫに亘り、この既存データレジスタ２３ａに記憶保持されている［５５］ｈを、設定データＰＤａとしてＰＤＶ２００に供給する。また、図４に示すように、データバッファ２０ｂは、既存データレジスタ２３ｂに既存の設定データとして［ＣＣ］ｈが記憶保持されている場合には、上記した新規データ取込期間ＴＫ間に亘り、既存データレジスタ２３ｂに記憶保持されている［ＣＣ］ｈを設定データＰＤｂとしてＰＤＶ２００に供給する。更に、かかる新規データ取込期間ＴＫに亘り、データバッファ２０ａ（２０ｂ）の既存データレジスタ２３ａ（２３ｂ）は、新規データレジスタ２１ａ（２１ｂ）に記憶されている新規な設定データＳＤａ（ＳＤｂ）の取り込み停止状態となる。
【００２４】
次に、シリアルデータ信号ＳＤＳとして上記したブロックＢ２ａがデータ出力回路１００に供給されると、データバッファ２０ａに設けられている新規データレジスタ２１ａは、ブロックＢ２ａに含まれる設定データＰＤａを取り込みこれを上書きする。これにより、新規データレジスタ２１ａに記憶保持されていた既存の設定データが、新たな値に切り替わる。例えば、図４に示すように、既存の設定データとして［５５］ｈが新規データレジスタ２１ａに記憶されている状態で、新たな設定データＰＤａとして［ＡＡ］ｈを示すブロックＢ２ａが供給されると、データバッファ２０ａの新規データレジスタ２１ａは、［５５］ｈの記憶状態から、新たな［ＡＡ］ｈの記憶状態に遷移する。ただし、出力選択信号ＳＥＬが論理レベル０の状態にある新規データ取込期間ＴＫ中は、既存データレジスタ２３ａは、新規データレジスタ２１ａに記憶されている新規な設定データＳＤａの取り込み停止状態となる。更に、この間、既存データレジスタ２３ａに記憶保持されている既存の設定データとしての［５５］ｈが引き続きＰＤＶ２００に出力される。つまり、新規データレジスタ２１ａに新たな設定データとして［ＡＡ］ｈが書き込まれるものの、出力選択信号ＳＥＬが論理レベル１の状態に遷移するまでの間、つまり図４に示す新規データ取込期間ＴＫが終了するまでの間は、新たな設定データがＰＤＶ２００に出力されることの無い、いわゆる出力待ち状態となる。
【００２５】
次に、シリアルデータ信号ＳＤＳとして上記したブロックＢ２ｂがデータ出力回路１００に供給されると、データバッファ２０ｂに設けられている新規データレジスタ２１ｂは、ブロックＢ２ｂに含まれる設定データＰＤｂを取り込みこれを上書きする。これにより、新規データレジスタ２１ｂに記憶保持されていた既存の設定データが、新たな値に切り替わる。例えば、図４に示すように、既存の設定データとして［ＣＣ］ｈが新規データレジスタ２１ｂに記憶されている状態で、新たな設定データＰＤｂとして［３３］ｈを示すブロックＢ２ｂが供給されると、データバッファ２０ｂの新規データレジスタ２１ｂは、［ＣＣ］ｈの記憶状態から、新たな［３３］ｈの記憶状態に遷移する。ただし、出力選択信号ＳＥＬが論理レベル０の状態にある新規データ取込期間ＴＫ中は、既存データレジスタ２３ｂは、新規データレジスタ２１ｂに記憶されている新規な設定データＳＤｂの取り込み停止状態となる。更に、この間、既存データレジスタ２３ｂに記憶保持されている既存の設定データとしての［ＣＣ］ｈが引き続きＰＤＶ２００に出力される。つまり、新規データレジスタ２１ｂに新たな設定データとして［３３］ｈが書き込まれるものの、出力選択信号ＳＥＬが論理レベル１の状態に遷移するまでの間、つまり図４に示す新規データ取込期間ＴＫが終了するまでの間は、新たな設定データがＰＤＶ２００に出力されることの無い、いわゆる出力待ち状態となる。
【００２６】
次に、シリアルデータ信号ＳＤＳとして上記したブロックＢ３がデータ出力回路１００に供給されると、データ出力回路１００の出力制御レジスタ３０は、出力制御データＯＤにて示される値[０１]ｈを取り込み、この値に対応した論理レベル１の出力選択信号ＳＥＬをデータバッファ２０ａ及び２０ｂに供給する。このように、出力選択信号ＳＥＬが論理レベル０から論理レベル１の状態に遷移する、つまり新規データ取込期間ＴＫが終了すると、データバッファ２０ａ（２０ｂ）は、自身の新規データレジスタ２１ａ（２１ｂ）に記憶保持されている設定データＳＤａ（ＳＤｂ）、つまり新規に書き込まれた設定データをＰＤＶ２００に出力する状態となる。例えば、図４に示すように、データバッファ２０ａは、既存データレジスタ２３ａに記憶保持されている既存の設定データである［５５］ｈに代えて、新規データレジスタ２１ａに書き込まれている新規の設定データである［ＡＡ］ｈを、設定データＰＤａとしてＰＤＶ２００に出力する。更に、かかる設定データＰＤａの出力タイミングに同期して、データバッファ２０ｂは、既存データレジスタ２３ｂに記憶保持されている既存の設定データである［ＣＣ］ｈに代えて、新規データレジスタ２１ｂに記憶保持されている新規の設定データである［３３］ｈを、設定データＰＤｂとしてＰＤＶ２００に出力する。従って、シリアルデータとして順にデータ出力回路１００に供給された新規な設定データＰＤａ及びＰＤｂが同期して、図４に示すように一斉（同時）にＰＤＶ２００に出力されることになる。ここで、図４に示すように、新規データ取込期間ＴＫの後、論理レベル１の出力選択信号ＳＥＬが供給されている間は、新規データレジスタ２１ａ（２１ｂ）から送出された設定データＳＤａ（ＳＤｂ）がセレクタ２２ａ（２２ｂ）を介して既存データレジスタ２３ａ（２３ｂ）に供給される。これにより、データバッファ２０ａ（２０ｂ）の既存データレジスタ２３ａ（２３ｂ）は、新規データレジスタ２１ａ（２１ｂ）に記憶されていた設定データＳＤａ（ＳＤｂ）を図４に示すように、次のクロック信号ＣＬＫのタイミングにて取り込み、これを記憶保持する。つまり、新規データレジスタ２１ａ（２１ｂ）に新たに書き込まれた新規な設定データＳＤａ（ＳＤｂ）が既存データレジスタ２３ａ（２３ｂ）に記憶保持されることにより、前述した既存の設定データＴＤａ（ＴＤｂ）となるのである。
【００２７】
以上のように、本発明に係るデータ出力回路１００は、第１データ片（ＰＤａ）及び第２データ片（ＰＤｂ）が順に配置されているシリアルデータ信号（ＳＤＳ）を受け、このシリアルデータ信号から、以下のように第１及び第２データ片を取り込みこれらを同期してＰＤＶ２００に出力する。すなわち、先ず、第１新規データレジスタ（２１ａ）が、上記シリアルデータ信号から第１データ片を取り込みこれを第１新規データ片（ＳＤａ）として記憶し、第２新規データレジスタ（２１ｂ）が、上記シリアルデータ信号から第２データ片を取り込みこれを第２新規データ片（ＳＤｂ）として記憶する。ここで、第１既存データレジスタ（２３ａ）が、上記第１新規データ片を取り込みこれを第１既存データ片（ＴＤａ）として記憶し、第２既存データレジスタ（２３ｂ）が、上記第２新規データ片を取り込みこれを第２既存データ片（ＴＤｂ）として記憶する。この際、出力制御部（１０、３０、２４ａ、２４ｂ）は、第１新規データレジスタが第１データ片の取り込みを開始してから第２新規データレジスタが第２データ片の取り込みを終了するまでの新規データ取込期間（ＴＫ）中は、第１及び第２既存データレジスタによる第１及び第２新規データ片の取り込みを停止させると共に第１及び第２既存データ片を第１及び第２データ片として出力する。そして、当該新規データ取込期間の終了後、出力制御部は、第１及び第２新規データを第１及び第２データ片として同期して出力するのである。
【００２８】
要するに、データ出力回路１００は、ＰＤＶ２００の第１及び第２の動作パラメータを設定する為の第１データ片（ＰＤａ）及び第２データ片（ＰＤｂ）を順に取り込んでいる新規データ取込期間中（ＴＫ）は、その直前までＰＤＶ２００に対して出力していた既存の設定データ、つまり第１及び第２既存データ片を引き続きＰＤＶ２００に出力する。そして、この新規データ取込期間終了後、上記のように取り込まれた新規な第１データ片（ＰＤａ）及び第２データ片（ＰＤｂ）を同期してＰＤＶ２００に出力するようにしたのである。
【００２９】
これにより、ＰＤＶ２００に第１及び第２の動作パラメータが同時に設定されるので、各動作パラメータが順に設定されることに起因するＰＤＶ２００の一時的な不安定動作が回避される。よって、設定変更に応じてＰＤＶ２００が全ての設定を反映させた所望の動作状態に遷移するまでに掛かる時間を短縮して、システム全体の動作効率を高めることが可能となる。
【００３０】
尚、ＰＤＶ２００に対して、設定データＰＤａ及びＰＤｂの内の一方だけを設定する場合には、この一方の設定データだけをシリアルデータ信号ＳＤＳにてデータ出力回路１００に供給すれば良い。例えば、設定データＰＤａだけを変更する場合には、コントローラ３００は、図４に示すブロックＢ１、Ｂ２ａ及びＢ３の系列からなるシリアルデータ信号ＳＤＳをデータ出力回路１００に供給する。一方、設定データＰＤｂだけを変更する場合には、コントローラ３００は、図４に示すブロックＢ１、Ｂ２ｂ及びＢ３の系列からなるシリアルデータ信号ＳＤＳをデータ出力回路１００に供給する。
【００３１】
従って、データ出力回路１００によれば、一部の設定データだけを変更する場合には、全ての設定データＰＤａ及びＰＤｂの合計ビット数分のビット長を有するシフトレジスタを用いて各設定データをパラレルデータに変換して出力するようにした構成を採用した場合に比して処理時間を短縮させることが可能となる。つまり、このようなシフトレジスタを用いた場合、一部の設定データだけを変更する場合であっても、他の設定データをダミーで挿入して順にシフトレジスタに書き込まなければならないので、本発明に係るデータ出力回路１００に比して処理時間が長くなるのである。
【００３２】
また、図１に示すデータ出力回路１００では、設定データＰＤａ及びＰＤｂの合計ビット長に拘わらず、これら設定データＰＤａ及びＰＤｂを同時にＰＤＶ２００に供給することが可能となる。よって、データ出力回路１００によれば、データバスのビット長によって同時アクセス可能なビット長が制限されてしまう、いわゆるソフトウェアによって設定データＰＤａ及びＰＤｂをＰＤＶ２００に供給する場合に比して、同時出力が可能な設定データの合計ビット長、或いはアクセス可能な動作パラメータの数を多くすることが可能となる。
【００３３】
尚、上記実施例では、図４に示すように、設定データＰＤａ及びＰＤｂを同期して一斉（同時）に出力した後、新規データレジスタ２１ａ（２１ｂ）に記憶されている新規な設定データＳＤａ（ＳＤｂ）を既存データレジスタ２３ａ（２３ｂ）にコピーすることにより、これを既存の設定データＴＤａ（ＴＤｂ）として扱うようにしている。しかしながら、このようなコピーを停止することにより、既存データレジスタ２３ａ及び２３ｂにおいて既存の設定データ、つまり前回の設定データをそのまま記憶保持させておくようにしても良い。これにより、新規データレジスタ２１ａ（２１ｂ）には、最新の設定データがＳＤａ（ＳＤｂ）として記憶保持され、既存データレジスタ２３ａ（２３ｂ）には、前回の設定データがＴＤａ（ＴＤｂ）として記憶保持されることになる。
【００３４】
図５は、かかる点に鑑みて為されたデータ出力回路１００の変形例を示すブロック図である。尚、図５に示す構成では、ホールドレジスタ４０及びアンドゲート５０を新たに設けると共に、シリアルインタフェース部１０に代えてシリアルインタフェース部１１を採用した点を除く他の構成は、図１に示すものと同一である。よって、以下に、シリアルインタフェース部１１、ホールドレジスタ４０及びアンドゲート５０を中心にその動作について説明する。
【００３５】
図５において、シリアルインタフェース部１１は、外部端子を介してコントローラ３００から供給された論理レベル０のイネーブル信号ＥＮ、シリアルデータ信号ＳＤＳ及びクロック信号ＣＬＫに同期して、以下の動作を行う。
【００３６】
すなわち、シリアルインタフェース部１１は、先ず、クロック信号ＣＬＫに同期して、シリアルデータ信号ＳＤＳ中のデータビット系列ＤＳ、アドレスビット系列ＡＳ、書込読出制御ビットＷＲＢ、及び書込実行ビットＬＢを順に取り込む。そして、シリアルインタフェース部１１は、上記したデータビット系列ＤＳをパラレルデータに変換し、これを書込データＱＤとして、データバッファ２０ａ、２０ｂ、出力制御レジスタ３０及びホールドレジスタ４０に供給する。更に、シリアルインタフェース部１１は、上記したアドレスビット系列ＡＳをパラレルのアドレスデータに変換し、このアドレスデータによって指定された、データバッファ２０ａ、２０ｂ、出力制御レジスタ３０及びホールドレジスタ４０の内の１つに対して、書込データＱＤを書き込ませるべき書込信号を書込実行ビットＬＢの取り込みタイミングで供給する。すなわち、シリアルインタフェース部１１は、アドレスデータがデータバッファ２０ａを示す場合には書込信号Ｗ１をこのデータバッファ２０ａに供給し、アドレスデータがデータバッファ２０ｂを示す場合には書込信号Ｗ２をデータバッファ２０ｂに供給する。また、シリアルインタフェース部１０は、アドレスデータが出力制御レジスタ３０を示す場合には書込信号Ｗｃをこの出力制御レジスタ３０に供給し、アドレスデータがホールドレジスタ４０を示す場合には書込信号Ｗｄをこのホールドレジスタ４０に供給する。
【００３７】
ホールドレジスタ４０は、シリアルインタフェース部１１から書込信号Ｗｄが供給された場合にだけ、上記したクロック信号ＣＬＫのエッジタイミングで上記書込データＱＤを取り込んで記憶する。尚、書込信号Ｗｄに応じてホールドレジスタ４０に書き込まれる書込データＱＤとは、ホールド制御データＨＤである。ホールド制御データＨＤは、新規データ取込期間ＴＫの終了後も既存の設定データを前回の設定データとして既存データレジスタ２３ａ（２３ｂ）に記憶保持させておくべきホールド指令、又はこのホールド指令を解除するホールド解除指令を示す。ホールドレジスタ４０は、書き込まれた書込データＱＤがホールド指令を示す場合には論理レベル１、ホールド解除指令を示す場合には論理レベル０のホールドゲート信号ＨＧをアンドゲート５０に供給する。
【００３８】
アンドゲート５０は、ホールド解除指令を示す論理レベル０のホールドゲート信号ＨＧが供給されている間は、出力制御レジスタ３０から送出された出力選択信号ＳＥＬをそのまま出力選択信号ＳＬとして、データバッファ２０ａ及び２０ｂのセレクタ２２ａ及び２２ｂに供給する。一方、ホールド指令を示す論理レベル１のホールドゲート信号ＨＧが供給されている間は、アンドゲート５０は、出力選択信号ＳＥＬの論理レベルに拘わらず、論理レベル０の出力選択信号ＳＬをセレクタ２２ａ及び２２ｂに供給する。
【００３９】
以下に、図５に示す構成における動作について説明する。
【００４０】
図５に示す構成を有するデータ出力回路１００を動作させるべく、コントローラ３００は、図３に示すブロックＢ１〜Ｂ３に加え、図６に示すブロックＢ４及びＢ５にて表されるシリアルデータ信号ＳＤＳをデータ出力回路１００に供給する。例えば、コントローラ３００は、図７に示すように、ブロックＢ４、Ｂ１、Ｂ２ａ、Ｂ２ｂ、Ｂ５、Ｂ３及びＢ１なる系列からなるシリアルデータ信号ＳＤＳをデータ出力回路１００に供給する。尚、図６に示すブロックＢ４は、ホールド解除指令を示す[００]ｈのホールド制御データＨＤに基づくデータビット系列ＤＳ、ホールドレジスタ４０を指定するアドレスデータに基づくアドレスビット系列ＡＳ、書き込み処理を指定する書込読出制御ビットＷＲＢ、処理実行を促す書込実行ビットＬＢからなる。また、図６に示すブロックＢ５は、ホールド指令を示す[０１]ｈのホールド制御データＨＤに基づくデータビット系列ＤＳ、ホールドレジスタ４０を指定するアドレスデータに基づくアドレスビット系列ＡＳ、書き込み処理を指定する書込読出制御ビットＷＲＢ、処理実行を促す書込実行ビットＬＢからなる。
【００４１】
図７において、先ず、シリアルデータ信号ＳＤＳとして上記したブロックＢ４が供給されると、データ出力回路１００のホールドレジスタ４０は、ホールド制御データＨＤにて示される値[００]ｈを取り込み、この値に対応した論理レベル０のホールドゲート信号ＨＧをアンドゲート５０に供給する。これにより、出力制御レジスタ３０から送出された出力選択信号ＳＥＬがアンドゲート５０を介してそのまま出力選択信号ＳＬとして、データバッファ２０ａ及び２０ｂのセレクタ２２ａ及び２２ｂに供給されるようになる。つまり、この間、図５に示すデータ出力回路１００は、図１に示すデータ出力回路１００と実質的に同一の構成となる。よって、その後、図７に示すように、ブロックＢ１、Ｂ２ａ、Ｂ２ｂなる系列のシリアルデータ信号ＳＤＳが供給されると、図４の場合と同様に、データバッファ２０ａ及び２０ｂの新規データレジスタ２１ａ及び２１ｂに、順次、新規の設定データＳＤａ（例えば、［ＡＡ］ｈ）及びＳＤｂ（例えば、［３３］ｈ）が取り込まれて記憶される。尚、この間、データバッファ２０ａの既存データレジスタ２３ａには既存の設定データＴＤａ（例えば、［５５］ｈ）が記憶保持されており、データバッファ２０ｂの既存データレジスタ２３ｂには既存の設定データＴＤｂ（例えば、［ＣＣ］ｈ）が記憶保持されているものとする。
【００４２】
そして、上記したブロックＢ２ｂに引き続きブロックＢ５を表すシリアルデータ信号ＳＤＳが供給されると、データ出力回路１００のホールドレジスタ４０は、ホールド制御データＨＤにて示される値[０１]ｈを取り込み、この値に対応した論理レベル１のホールドゲート信号ＨＧをアンドゲート５０に供給する。これにより、アンドゲート５０は、出力制御レジスタ３０から送出された出力選択信号ＳＥＬに拘わらず、論理レベル０の出力選択信号ＳＬをデータバッファ２０ａ及び２０ｂのセレクタ２２ａ及び２２ｂに供給する状態となる。よって、ホールドゲート信号ＨＧが論理レベル１となっている間、データバッファ２０ａ（２０ｂ）の既存データレジスタ２３ａ（２３ｂ）は、新規データレジスタ２１ａ（２１ｂ）から送出された新規な設定データＳＤａ（ＳＤｂ）の取り込みを停止した状態となる。従って、ホールドゲート信号ＨＧが論理レベル１となっている期間中は、図７に示すように、既存データレジスタ２３ａは既存の設定データＴＤａ（例えば、［５５］ｈ）を記憶保持し続け、既存データレジスタ２３ｂは既存の設定データＴＤｂ（例えば、［ＣＣ］ｈ）を記憶保持し続けることになる。
【００４３】
そして、図７に示すように、ブロックＢ３を表すシリアルデータ信号ＳＤＳが供給されると、出力制御レジスタ３０は、出力制御データＯＤにて示される値[０１]ｈを取り込み、この値に対応した論理レベル１の出力選択信号ＳＥＬをデータバッファ２０ａ及び２０ｂに供給する。これにより、データバッファ２０ａは、図７に示すように、既存データレジスタ２３ａに記憶保持されている既存の設定データ（例えば、［５５］ｈ）に代えて、新規データレジスタ２１ａに記憶されている新規の設定データ（例えば、［ＡＡ］ｈ）を、第１の設定データＰＤａとしてＰＤＶ２００に出力する。更に、このデータバッファ２０ａの動作と同時に、データバッファ２０ｂは、図７に示すように、既存データレジスタ２３ｂに記憶保持されている既存の設定データ（例えば、［ＣＣ］ｈ）に代えて、新規データレジスタ２１ｂに記憶されている新規の設定データ（例えば、［３３］ｈ）を、第２の設定データＰＤｂとしてＰＤＶ２００に出力する。
【００４４】
その後、図７に示すように、ブロックＢ１を表すシリアルデータ信号ＳＤＳが供給されると、データ出力回路１００の出力制御レジスタ３０は、出力制御データＯＤにて示される値[００]ｈを取り込み、この値に対応した論理レベル０の出力選択信号ＳＥＬをデータバッファ２０ａ及び２０ｂに供給する。これにより、データバッファ２０ａは、図７に示すように、新規データレジスタ２１ａに記憶されている新規の設定データ（例えば、［ＡＡ］ｈ）に代えて、既存データレジスタ２３ａに記憶保持されている既存の設定データ（例えば、［５５］ｈ）を、第１の設定データＰＤａとしてＰＤＶ２００に出力する。更に、このデータバッファ２０ａの動作と同時に、データバッファ２０ｂは、図７に示すように、新規データレジスタ２１ｂに記憶されている新規の設定データ（例えば、［３３］ｈ）に代えて、既存データレジスタ２３ｂに記憶保持されている既存の設定データ（例えば、［ＣＣ］ｈ）を、第２の設定データＰＤｂとしてＰＤＶ２００に出力する。
【００４５】
このように、図５に示すデータ出力回路によれば、新規な設定データＰＤａ及びＰＤｂの一斉出力によるＰＤＶ２００の動作パラメータの変更後、ブロックＢ１に基づく処理を実行するだけで、前回の設定データＴＤａ及びＴＤｂによる動作パラメータの設定状態に戻すことができる。よって、各設定データを前回の値に戻すにあたり、図５に示す構成によれば、上記した動作パラメータの変更後、再びブロックＢ２ａ〜Ｂ３に基づく一連の処理を実行して各設定データを前回の値に戻す場合に比して、処理時間の短縮を図ることが可能となる。
【００４６】
尚、上記実施例では、ＰＤＶ２００の２系統分の動作パラメータとして２つの設定データＰＤａ及びＰＤｂをＰＤＶ２００に出力する場合を例にとって、本発明に係るデータ出力回路の動作を説明したが、１つ或いは３つ以上の設定データＰＤを出力する場合にも同様に適用可能である。また、データ出力回路１００及びＰＤＶ２００は、同一の半導体チップに形成されていても良い。
【００４７】
図８は、かかる点に鑑みて為された、データ出力回路１００を含むＰＬＬ装置の構成を示すブロック図である。図８に示すＰＬＬ装置は、ＰＤＶとしてＰＬＬシンセサイザ２０００が形成されているものである。ＰＬＬシンセサイザ２０００は、リファレンスカウンタ（以下、ＲＦカウンタと称する）２０１、位相比較器としての位相周波数検出回路２０２、チャージポンプ回路２０３、ループフィルタ２０４、ＶＣＯ（Voltage  controlled oscillator）２０５、分周回路２０６からなる。
【００４８】
ＲＦカウンタ２０１は、外部端子を介して供給された基準発振信号ＲＥＦの周波数を１／Ｒ（Ｒは自然数）に分周して得られた基準発振信号ＲＣを位相周波数検出回路２０２に供給する。尚、ＲＦカウンタ２０１において分周比を決定する「Ｒ」は、データ出力回路１００から供給された設定データＰＤｄによって指定された分周数である。位相周波数検出回路２０２は、かかる基準発振信号ＲＣと、分周回路２０６から供給された分周信号ＤＩＶとの位相差を検出する。この際、基準発振信号ＲＣに対して分周信号ＤＩＶの位相が遅れている場合には、位相周波数検出回路２０２は、両者の位相差に対応した論理レベル１のパルス幅を有する位相差信号ＵＰをチャージポンプ回路２０３に供給する。一方、基準発振信号ＲＣに対して分周信号ＤＩＶの位相が進んでいる場合には、位相周波数検出回路２０２は、両者の位相差に対応した論理レベル１のパルス幅を有する位相差信号ＤＮをチャージポンプ回路２０３に供給する。
【００４９】
チャージポンプ回路２０３は、論理レベル１の位相差信号ＵＰが供給された場合には、正極性のチャージポンプ出力電流を出力ラインＬ１に供給することにより、この出力ラインＬ１上の電圧を増加させる。一方、論理レベル１の位相差信号ＤＮが供給された場合には、チャージポンプ回路２０３は、負極性のチャージポンプ出力電流を出力ラインＬ１に供給することにより、この出力ラインＬ１上の電圧を低下させる。尚、チャージポンプ回路２０３が送出するチャージポンプ出力電流は、データ出力回路１００から供給された設定データＰＤｅによって指定されたチャージポンプ電流値ＣＩを有する。つまり、チャージポンプ回路２０３は、設定データＰＤｅによって指定されたチャージポンプ電流値ＣＩを有する正極性又は負極性のチャージポンプ出力電流を生成し、これを出力ラインＬ１に供給するのである。上記した動作により、チャージポンプ回路２０３は、出力ラインＬ１上に、基準発振信号ＲＣ及び分周信号ＤＩＶ同士の位相差に対応した位相差電圧ＦＶを生成し、これをループフィルタ２０４に供給する。ループフィルタ２０４は、位相差電圧ＦＶを平滑することにより、チャージポンプ回路２０３でのスイッチング動作に伴うスイッチングノイズを除去した制御電圧ＣＶを生成し、これをＶＣＯ２０５に供給する。
【００５０】
ＶＣＯ２０５は、制御電圧ＣＶに対応した周波数を有する発振信号ＦＩＮを生成し、これを分周回路２０６に供給すると共に外部出力する。尚、ＶＣＯ２０５の自走発振周波数は、データ出力回路１００から供給された設定データＰＤｆによって指定された自走発振周波数ｆｆである。
【００５１】
分周回路２０６は、デュアルモジュラスプリスケーラ（以下、ＤＭＰと称する）２０６ａ、プログラムカウンタ（以下、ＰＣカウンタと称する）２０６ｂ及びスワロウカウンタ（以下、ＳＷカウンタと称する）２０６ｃを含む。ＤＭＰ２０６ａは、ＳＷカウンタから供給された分周切換信号ＣＨに応じて分周比を１／Ｐから１／（Ｐ＋１）、或いは１／（Ｐ＋１）から１／Ｐ（Ｐは自然数）に切り替えつつ、その分周比にて上記発振信号ＦＩＮを分周した分周発振信号ＰＳをＰＣカウンタ２０６ｂ及びＳＷカウンタ２０６ｃに供給する。尚、ＤＭＰ２０６ａにおいて分周比を決定する上記「Ｐ」は、データ出力回路１００から供給された設定データＰＤａによって指定された分周数である。ＰＣカウンタ２０６ｂは、上記した分周発振信号ＰＳを１／Ｎ（Ｎは自然数）に分周した信号を上記した分周信号ＤＩＶとして位相周波数検出回路２０２に供給すると共に、かかる分周信号ＤＩＶの立ち上がりエッジ（又は立ち下がりエッジ）のタイミングでスタート信号ＳＴＡを生成しこれをＳＷカウンタ２０６ｃに供給する。尚、ＰＣカウンタ２０６ｂにおいて、分周比を決定する上記「Ｎ」は、データ出力回路１００から供給された設定データＰＤｂによって指定された分周数である。ＳＷカウンタ２０６ｃは、上記したスタート信号ＳＴＡに応じてカウント数を０にリセットし、そこから上記分周発振信号ＰＳのパルス数をカウントする。この際、カウント数が、データ出力回路１００から供給された設定データＰＤｃによって指定されたカウント数Ａに至ると、ＳＷカウンタ２０６ｃは、上記したパルス数のカウント動作を停止すると共に、上記した分周切換信号ＣＨを発生してこれをＤＭＰ２０６ａに供給する。
【００５２】
上記した構成により、分周回路２０６は、発振信号ＦＩＮを、１／（Ｎ＊Ｐ＋Ａ）に分周して得られた分周信号ＤＩＶを位相周波数検出回路２０２に供給する。
【００５３】
一方、図８に示すデータ出力回路１００は、上記した設定データＰＤｃ〜ＰＤｆを取り込んで出力する為のデータバッファ２０ｃ〜２０ｆを新たに設けると共に、上記したシリアルインタフェース部１０に代えてシリアルインタフェース部１０ａを採用した点を除く他の構成は、図５に示すものと同一である。尚、図８に示すデータバッファ２０ａ〜２０ｆ各々の内部構成は全て、図５に示すデータバッファ２０ａ又は２０ｂの内部構成と同一である。
【００５４】
ここで、上記した設定データＰＤａ〜ＰＤｆの全てを変更する場合には、図７に示すブロックＢ２ｂと、ブロックＢ５との間に、図９に示すブロックＢ２ｃ〜Ｂ２ｆを順に挿入してなるシリアルデータ信号ＳＤＳを、図８に示すデータ出力回路１００に供給する。この際、シリアルインタフェース部１０ａは、シリアルデータ信号ＳＤＳとしてブロックＢ２ｃが供給されると、アドレスビット系列ＡＳにて示されるアドレスデータがデータバッファ２０ｃを示すことから、書込信号Ｗ３をこのデータバッファ２０ｃに供給する。次に、シリアルデータ信号ＳＤＳとしてブロックＢ２ｄが供給されると、シリアルインタフェース部１０ａは、アドレスビット系列ＡＳにて示されるアドレスデータがデータバッファ２０ｄを示すことから、書込信号Ｗ４をこのデータバッファ２０ｄに供給する。次に、シリアルデータ信号ＳＤＳとしてブロックＢ２ｅが供給されると、シリアルインタフェース部１０ａは、アドレスビット系列ＡＳにて示されるアドレスデータがデータバッファ２０ｅを示すことから、書込信号Ｗ５をこのデータバッファ２０ｅに供給する。そして、シリアルデータ信号ＳＤＳとしてブロックＢ２ｆが供給されると、シリアルインタフェース部１０ａは、アドレスビット系列ＡＳにて示されるアドレスデータがデータバッファ２０ｆを示すことから、書込信号Ｗ６をこのデータバッファ２０ｆに供給する。
【００５５】
よって、シリアルデータ信号ＳＤＳ中のブロックＢ２ａ〜Ｂ２ｆなる系列に応じて、データバッファ２０ａは設定データＰＤａ、２０ｂはＰＤｂ、２０ｃはＰＤｃ、２０ｄはＰＤｄ、２０ｅはＰＤｅ、２０ｆはＰＤｆを順次、個別に取り込みそれぞれの新規データレジスタに記憶させる。尚、かかる設定データＰＤａ〜ＰＤｆの新規データ取込期間ＴＫ中は、各データバッファ２０ａ〜２０ｆは、それぞれの既存データレジスタに記憶保持されている既存データ、つまり前回の設定データを設定データＰＤａ〜ＰＤｆとしてＰＬＬシンセサイザに出力する。そして、シリアルデータ信号ＳＤＳ中のブロックＢ３に応じて、データバッファ２０ａ〜２０ｆは、それぞれの新規データレジスタに記憶されている新規な設定データを設定データＰＤａ〜ＰＤｆとして一斉にＰＬＬシンセサイザに出力するのである。
【００５６】
尚、上記実施例では、６つの設定データＰＤａ〜ＰＤｆの全てを変更する場合を例にとってデータ出力回路１００の動作について説明したが、これらＰＤａ〜ＰＤｆの内の１つだけ、或いは５個以下の複数個だけを変更することも可能である。例えば、６つの設定データＰＤａ〜ＰＤｆの内のＰＤｃ及びＰＤｅだけを変更する場合には、図７に示すブロックＢ１とＢ３との間に、図９に示すブロックＢ２ｃ及びＢ２ｅを順に配置した系列を挿入したシリアルデータ信号ＳＤＳをデータ出力回路１００に供給すれば良いのである。
【符号の説明】
【００５７】
１０              シリアルインタフェース部
２０ａ、２０ｂ    データバッファ
２１ａ、２１ｂ    新規データレジスタ
２３ａ、２３ｂ    既存データレジスタ
２４ａ、２４ｂ    出力セレクタ
３０              出力制御レジスタ
１００            データ出力回路
２００            ＰＤＶ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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