(57)【要約】【課題】書き込み特性の向上を図ることができる不揮発性半導体記憶装置を提供することである。【解決手段】実施形態に係る不揮発性半導体記憶装置は、複数のメモリセルであって、前記メモリセルのそれぞれが、シリコンを含む基板の上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜の上に設けられた浮遊ゲートと、前記浮遊ゲートの上に設けられたゲート間絶縁膜と、前記ゲート間絶縁膜の上に設けられた制御ゲートと、を有する、複数のメモリセルと、前記複数のメモリセル同士の間に設けられ、内部に空隙部を有する素子分離溝と、を備えている。    そして、前記ゲート間絶縁膜は、前記素子分離溝の上方にも設けられ、前記空隙部の上端が、前記素子分離溝の上方に設けられた前記ゲート間絶縁膜の内部に設けられている。【選択図】図１
2015032785.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルであって、前記メモリセルのそれぞれが、
シリコンを含む基板の上に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜の上に設けられた浮遊ゲートと、  
前記浮遊ゲートの上に設けられたゲート間絶縁膜と、
前記ゲート間絶縁膜の上に設けられた制御ゲートと、
を有する、複数のメモリセルと、
前記複数のメモリセル同士の間に設けられ、内部に空隙部を有する素子分離溝と、
を備え、
前記ゲート間絶縁膜は、前記素子分離溝の上方にも設けられ、
前記空隙部の上端が、前記素子分離溝の上方に設けられた前記ゲート間絶縁膜の内部に設けられている不揮発性半導体記憶装置。
【請求項２】
前記空隙部の上方における前記ゲート間絶縁膜の厚みは、前記浮遊ゲートの上方における前記ゲート間絶縁膜の厚みよりも薄い請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記空隙部の上方における前記ゲート間絶縁膜の厚み寸法をＴ１、前記浮遊ゲートの上方における前記ゲート間絶縁膜の厚み寸法をＴ２とした場合に、以下の式を満足する請求項１または２に記載の不揮発性半導体記憶装置。
０＜Ｔ１／Ｔ２＜１
【請求項４】
前記空隙部の上方における前記ゲート間絶縁膜の厚み寸法をＴ１、前記浮遊ゲートの上方における前記ゲート間絶縁膜の厚み寸法をＴ２とした場合に、以下の式を満足する請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
０．２５≦Ｔ１／Ｔ２≦０．８５
【請求項５】
前記空隙部の上方における前記ゲート間絶縁膜の厚み寸法をＴ１、前記浮遊ゲートの上方における前記ゲート間絶縁膜の厚み寸法をＴ２とした場合に、以下の式を満足する請求項１〜４のいずれか１つに記載の不揮発性半導体記憶装置。
Ｔ１／Ｔ２＝０．７５
【請求項６】
前記空隙部の下端の位置は、前記浮遊ゲートの下端の位置よりも下方にある請求項１〜５のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項７】
前記素子分離溝の内部であって前記空隙部の下方に設けられた素子分離絶縁膜をさらに備えた請求項１〜６のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項８】
前記ゲート間絶縁膜は、シリコン酸化膜、シリコン酸窒化膜、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜（ＯＮＯ膜）からなる群より選ばれた少なくとも１種を有する請求項１〜７のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項９】
前記空隙部の内部には、空気が存在する請求項１〜８のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項１０】
前記ゲート間絶縁膜の厚み寸法は、５ｎｍ以上３０ｎｍ以下である請求項１〜９のいずれか１つに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
後述する実施形態は、概ね、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリなどの不揮発性半導体記憶装置に設けられているメモリセルは、浮遊ゲートと制御ゲートとがゲート間絶縁膜を介して積層されたスタックゲート構造を有している。  
ここで、微細化に伴い、隣接する浮遊ゲート同士の間の距離が短くなってきている。隣接する浮遊ゲート同士の間の距離が短くなると、隣接する浮遊ゲート間において、電気的な干渉（例えば、容量結合など）が大きくなる。  
そのため、例えば、書き込み時において浮遊ゲートにおける電圧が低くなり、書き込み不良などが生じるおそれがある。  
そこで、隣接するメモリセル同士の間の素子分離溝の内部に空隙部を設ける技術が提案されている。
【０００３】
空隙部を設けるようにすれば、隣接する浮遊ゲート間における電気的な干渉を低減させることができるので、書き込み特性を向上させることができる。    
しかしながら、微細化が進むにつれ、隣接する浮遊ゲート間における電気的な干渉がさらに大きくなることが予想される。そのため、書き込み特性の更なる向上が望まれている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−１０９４６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、書き込み特性の向上を図ることができる不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００６】
実施形態に係る不揮発性半導体記憶装置は、複数のメモリセルであって、前記メモリセルのそれぞれが、シリコンを含む基板の上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜の上に設けられた浮遊ゲートと、前記浮遊ゲートの上に設けられたゲート間絶縁膜と、前記ゲート間絶縁膜の上に設けられた制御ゲートと、を有する、複数のメモリセルと、前記複数のメモリセル同士の間に設けられ、内部に空隙部を有する素子分離溝と、を備えている。  
そして、前記ゲート間絶縁膜は、前記素子分離溝の上方にも設けられ、前記空隙部の上端が、前記素子分離溝の上方に設けられた前記ゲート間絶縁膜の内部に設けられている。
【図面の簡単な説明】
【０００７】
【図１】本実施の形態に係る不揮発性半導体記憶装置１を例示するための模式部分断面図である。
【図２】空隙部９の上方におけるゲート間絶縁膜４の厚み寸法の割合と、カップリング比の値との関係を例示するためのグラフ図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ、実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。  
図１は、本実施の形態に係る不揮発性半導体記憶装置１を例示するための模式部分断面図である。  
図１に例示をする不揮発性半導体記憶装置１は、ＮＡＮＤ型フラッシュメモリである。
【０００９】
また、図１においては、主にメモリセル１０の部分を表すものとし、不揮発性半導体記憶装置１に設けられる既知のワード線、ビット線、層間絶縁膜、保護膜、コンタクト、周辺回路部などは省略している。  
また、図１は、ワード線方向（チャネル幅方向）の断面を表す図であるため、既知のソース・ドレイン領域、チャネル領域なども省略している。
【００１０】
図１に示すように、不揮発性半導体記憶装置１におけるメモリセル１０には、トンネル絶縁膜２、浮遊ゲート３、ゲート間絶縁膜４、制御ゲート５がこの順で積層されている。  また、メモリセル１０は、シリコンを含む基板７のアクティブエリア（素子形成領域；活性領域）１ａの上に複数設けられている。メモリセル１０は、周囲が素子分離溝８ａで囲まれている。
【００１１】
トンネル絶縁膜２は、基板７の上に設けられている。この場合、トンネル絶縁膜２は、アクティブエリア１ａの上に設けられている。トンネル絶縁膜２は、例えば、厚みが３ｎｍ〜１５ｎｍ程度のシリコン酸化膜やシリコン酸窒化膜などとすることができる。
【００１２】
浮遊ゲート３は、トンネル絶縁膜２の上に設けられている。浮遊ゲート３は、例えば、厚みが１０ｎｍ〜５００ｎｍ程度のポリシリコン膜などとすることができる。この場合、導電性を得るために、例えば、リン、ヒ素、ボロンなどが、１０１８ａｔｏｍｓ／ｃｍ３〜１０２１ａｔｏｍｓ／ｃｍ３程度の濃度となるようにドープされたものとすることができる。
【００１３】
ゲート間絶縁膜４は、浮遊ゲート３の上面および側面の上に設けられている。  
また、ゲート間絶縁膜４は、素子分離溝８ａの上方にも設けられている。  
ゲート間絶縁膜４は、例えば、厚みが５ｎｍ〜３０ｎｍ程度の絶縁膜とすることができる。この場合、ゲート間絶縁膜４は、例えば、シリコン酸化膜、シリコン酸窒化膜などとすることができる。また、ゲート間絶縁膜４は、例えば、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜（ＯＮＯ膜）などの積層膜とすることもできる。
【００１４】
制御ゲート５は、ゲート間絶縁膜４の上に設けられている。制御ゲート５は、隣接する浮遊ゲート３同士の間にも設けられている。制御ゲート５は、ワード線方向に延びている。制御ゲート５は、ワード線の一部を構成する。
【００１５】
制御ゲート５は、例えば、厚みが１０ｎｍ〜５００ｎｍ程度のポリシリコン膜などとすることができる。この場合、導電性を得るために、例えば、リン、ヒ素、ボロンなどが、１０１８ａｔｏｍｓ／ｃｍ３〜１０２１ａｔｏｍｓ／ｃｍ３程度の濃度となるようにドープされたものとすることができる。
【００１６】
あるいは、制御ゲート５は、シリサイド膜とポリシリコン膜とが積層された積層構造を有するものとすることができる。シリサイド膜とポリシリコン膜とが積層された積層膜は、例えば、以下のようにして形成することができる。まず、ポリシリコン膜上にＷ、Ｎｉ、Ｍｏ、Ｔｉ、Ｃｏなどの金属膜を形成する。次に、熱処理を行うことでポリシリコン膜の上にシリサイド膜を形成する。このようにして、シリサイド膜とポリシリコン膜とが積層された積層膜を形成することができる。
【００１７】
素子分離絶縁膜８は、素子分離溝８ａの内部に設けられている。素子分離絶縁膜８は、空隙部９の下方に設けられている。  
素子分離絶縁膜８は、例えば、酸化シリコンなどの絶縁物を素子分離溝８ａの内部に埋め込むことで形成することができる。
【００１８】
また、素子分離溝８ａの内壁には、保護膜１８を設けることができる。  
保護膜１８は、素子分離絶縁膜８に含まれる不純物が基板７などに影響を及ぼさないようにするために設けられる。そのため、保護膜１８は、例えば、素子分離絶縁膜８よりも純度の高い絶縁物（例えば、酸化シリコンなど）から形成する。  
ただし、保護膜１８は、必ずしも必要ではなく、必要に応じて設けるようにすればよい。
【００１９】
素子分離溝８ａの内部には、空隙部９が設けられている。  
図１に示すように、空隙部９は、ゲート間絶縁膜４と素子分離絶縁膜８との間に設けられている。空隙部９は、例えば、素子分離溝８ａの内部に設けられた素子分離絶縁膜８の一部を除去することで形成することができる。
【００２０】
また、空隙部９は、素子分離溝８ａに沿って連続して設けるようにすることができる。  素子分離溝８ａに沿って連続して設けられた空隙部９とすれば、制御ゲート５と基板７との間のフリンジ容量を低減することができる。
【００２１】
また、空隙部９の下端（素子分離絶縁膜８の上端）の位置は、浮遊ゲート３の下端（トンネル絶縁膜２の上端）の位置よりも下方になるようにすることができる。
【００２２】
空隙部９の内部には、例えば、空気が存在する。  
素子分離溝８ａの内部に空隙部９（例えば、空気の比誘電率は１）を設けるようにすれば、素子分離溝８ａの内部が絶縁物（例えば、酸化シリコンの比誘電率は３．９）で満たされている場合に比べて、隣接する浮遊ゲート３同士の間の静電容量を低減させることができる。  
そのため、隣接する浮遊ゲート３同士の間の静電容量に起因した電気的な干渉を低減することができるので、カップリング比の値を大きくすることができる。
【００２３】
ここで、基板７と浮遊ゲート３との間の静電容量をＣ１、浮遊ゲート３と制御ゲート５との間の静電容量をＣ２、隣接する浮遊ゲート３同士の間の静電容量をＣ３とすると、カップリング比はＣ２／（Ｃ１＋Ｃ２＋Ｃ３）で表すことができる。  
カップリング比の値が大きくなれば、制御ゲート５に印加する電圧を下げることができる。そのため、書き込み特性を向上させることができる。  
すなわち、空隙部９を設けるようにすれば、カップリング比の値を大きくすることができ、ひいては書き込み特性の向上を図ることができる。
【００２４】
ところが、微細化が進むと隣接する浮遊ゲート３同士の間の距離がさらに短くなるので、隣接する浮遊ゲート３同士の間の静電容量Ｃ３が大きくなる。  
その結果、微細化が進むにつれカップリング比の値が小さくなるので、書き込み特性が悪くなるおそれがある。
【００２５】
そこで、本実施の形態に係る不揮発性半導体記憶装置１においては、空隙部９の上端が、素子分離溝８ａの上方に設けられたゲート間絶縁膜４の内部に設けられるようにしている。  すなわち、空隙部９の上方におけるゲート間絶縁膜４の厚みが、例えば、浮遊ゲート３の上方におけるゲート間絶縁膜４の厚みよりも薄くなっている。
【００２６】
このようにすれば、浮遊ゲート３の下端から空隙部９の上端までの距離を長くすることができる。すなわち、隣接する浮遊ゲート３同士の間に設けられる空隙部９を大きくすることができる。
【００２７】
そのため、隣接する浮遊ゲート３同士の間の静電容量Ｃ３を低減させることができるので、カップリング比の値を大きくすることができ、ひいては、書き込み特性の向上を図ることができる。
【００２８】
ここで、空隙部９の上端の位置を高くすると、浮遊ゲート３と制御ゲート５の対向面積が減少するので、浮遊ゲート３と制御ゲート５との間の静電容量Ｃ２が小さくなる。静電容量Ｃ２が小さくなると、カップリング比の値が小さくなるので書き込み特性が悪くなるおそれがある。
【００２９】
すなわち、空隙部９の上端の位置を高くすれば、静電容量Ｃ３の低減によるカップリング比の値の増加を図ることができる。しかしながら、他方では、静電容量Ｃ２の低減によるカップリング比の値の低下が生じることになる。
【００３０】
そこで、本実施の形態に係る不揮発性半導体記憶装置１においては、空隙部９の上端は、ゲート間絶縁膜４の内部に設けられるようにしている。すなわち、空隙部９は、素子分離溝８ａの上方に設けられたゲート間絶縁膜４を貫通しないようにしている。そのため、素子分離溝８ａの上方にはゲート間絶縁膜４が残っている。
【００３１】
素子分離溝８ａの上方にゲート間絶縁膜４を残すようにすれば、浮遊ゲート３と制御ゲート５の対向面積が減少するのを抑制することができる。そのため、浮遊ゲート３と制御ゲート５との間の静電容量Ｃ２が減少するのを抑制することができる。静電容量Ｃ２が減少するのを抑制することができれば、カップリング比の値が減少するのを抑制することができる。
【００３２】
図２は、空隙部９の上方におけるゲート間絶縁膜４の厚み寸法の割合と、カップリング比の値との関係を例示するためのグラフ図である。  
図２中のＴ１は空隙部９の上方におけるゲート間絶縁膜４の厚み寸法である。Ｔ２は、浮遊ゲート３の上方におけるゲート間絶縁膜４の厚み寸法である。  
また、図２は、ゲート長が１９ｎｍのＮＡＮＤ型フラッシュメモリについてデバイスシミュレーション(device simulation)を行い、Ｔ１／Ｔ２と、カップリング比の値との関係を求めたものである。
【００３３】
図２から分かるように、０＜Ｔ１／Ｔ２＜１とすれば、カップリング比の値を大きくすることができ、ひいては書き込み特性の向上を図ることができる。  
また、Ｔ１／Ｔ２が大きくなれば、前述したように、静電容量Ｃ３の低減によるカップリング比の値の増加を図ることができる。しかしながら、他方では、静電容量Ｃ２の低減によるカップリング比の値の低下が生じることになる。
【００３４】
この場合、Ｔ１／Ｔ２が０．７５の時にカップリング比の値が最大となり、ひいては書き込み特性が最も良好となる。  
この場合、製造プロセス条件の変動などに起因して、ゲート間絶縁膜４の厚み寸法がばらつく場合がある。  
そのため、ゲート間絶縁膜４の厚み寸法がばらつくことなどを考慮して、０．２５≦Ｔ１／Ｔ２≦０．８５とすれば、書き込み特性の向上を確実なものとすることができる。
【００３５】
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００３６】
１  不揮発性半導体記憶装置、１ａ  アクティブエリア、２  トンネル絶縁膜、３  浮遊ゲート、４  ゲート間絶縁膜、５  制御ゲート、７  基板、８  素子分離絶縁膜、８ａ  素子分離溝、９  空隙部、１０  メモリセル、１８  保護膜
【図１】
2015032785.tif 000003
【図２】
2015032785.tif 000004