(57)【要約】【課題】高い周波数精度が得られる位相同期ループを提供する。【解決手段】電圧制御発振器４は、ループフィルタ３で平滑された電圧信号の電圧に応じた周波数（例えば、数百ＧＨｚ（例えば、３００ＧＨｚ））で発振するものであり、同周波数の出力信号を出力する。整数分周器５は、電圧制御発振器４からの出力信号の周期を２ｎ１（ただし、ｎ１は整数）である分周比で分周し出力する。分数分周器６は、整数分周器５からの出力信号をＭ＋Ｋ／２ｎ２（ただし、Ｍ、Ｋは整数、ｎ２はｎ１以上の整数）である分周比で分周し出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
平滑された電圧信号の電圧に応じた周波数で発振する電圧制御発振器と、
前記電圧制御発振器からの出力信号の周期を２ｎ１（ただし、ｎ１は整数）である分周比で分周し出力する整数分周器と、
前記整数分周器からの出力信号をＭ＋Ｋ／２ｎ２（ただし、Ｍ、Ｋは整数、ｎ２はｎ１以上の整数）である分周比で分周し出力する分数分周器と、
基準信号源と、
前記基準信号源からの出力信号の位相と前記分数分周器からの出力信号の位相との差に応じた電圧を有する電圧信号を出力する位相比較器と、
前記位相比較器から出力される電圧信号を平滑化し、平滑された電圧信号を前記電圧制御発振器に出力するループフィルタと、
前記分数分周器に対し、前記整数Ｋ、Ｍを設定するデータ設定回路と
を備えることを特徴とする位相同期ループ。
【請求項２】
前記分数分周器の分周比が、前記整数Ｍ、Ｋを変えたときにとりうる当該分周比の範囲の中央値である場合において、前記位相同期ループの制動係数は０．５である
ことを特徴とする請求項１記載の位相同期ループ。
【請求項３】
前記データ設定回路は、前記位相同期ループの制動係数が０．５となるように、前記電圧制御発振器、前記位相比較器および、前記ループフィルタの中の少なくとも１つの特性を制御することを特徴とする請求項１記載の位相同期ループ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高い周波数精度が得られる位相同期ループに関する。
【背景技術】
【０００２】
位相同期ループは、数十GHz〜数百GHzのような高い周波数の出力信号を生成するものであり、非特許文献１〜４などに記載されたものが知られている。位相同期ループは、（１）出力信号を、２のべき乗の分周比を有するインジェクション・ロック型分周器で分周し、分周器の出力信号をDフリップフロップで構成したStatic型分周器で基準信号源と同じ周波数に分周する構成（図９）と、（２）出力信号を、２のべき乗の分周比を有するMiller型分周器で分周し、分周器の出力信号をDフリップフロップで構成したStatic型分周器で基準信号源と同じ周波数に分周する構成（図１０）、の２種類に分けられる。これらはいずれも、位相同期ループ全体の分周比が２のべき乗の固定値となるので、位相同期ループの出力信号において高い周波数精度が得られないという問題がある。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Munkyo Seo，et al.，`` A 300 GHz PLL in an InP HBT Technology,”  IEEE International Microwave Symposium (IMS 2011)， Baltimore，Maryland, June, 2011.
【非特許文献２】S. Shahramian，et al., `` A D-band PLL covering the 81-82 GHz, 86-92 GHz and 162-164 GHz bands,”  Proc. RFIC Symp. pp. 53-56, June, 2010.
【非特許文献３】C. Cao，et al., `` A 50-GHz Phase-Locked Loop in 0.13-μm CMOS,”  IEEE J. Solid-State Circuits， vol. 42，pp. 1649-1656, Aug. 2007.
【非特許文献４】J. Lee，et al., `` A 75-GHz Phase-Locked Loop in 90-nm CMOS Technology,”  IEEE J. Solid-State Circuits，pp. 1414-1426, Jun. 2008.
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、上記の課題に鑑みてなされたものであり、その目的とするところは、高い周波数精度が得られる位相同期ループを提供することにある。
【課題を解決するための手段】
【０００５】
上記の課題を解決するために、本発明の位相同期ループは、平滑された電圧信号の電圧に応じた周波数で発振する電圧制御発振器と、前記電圧制御発振器からの出力信号の周期を２ｎ１（ただし、ｎ１は整数）である分周比で分周し出力する整数分周器と、前記整数分周器からの出力信号をＭ＋Ｋ／２ｎ２（ただし、Ｍ、Ｋは整数、ｎ２はｎ１以上の整数）である分周比で分周し出力する分数分周器と、基準信号源と、前記基準信号源からの出力信号の位相と前記分数分周器からの出力信号の位相との差に応じた電圧を有する電圧信号を出力する位相比較器と、前記位相比較器から出力される電圧信号を平滑化し、平滑された電圧信号を前記電圧制御発振器に出力するループフィルタと、前記分数分周器に対し、前記整数Ｋ、Ｍを設定するデータ設定回路とを備えることを特徴とする。
【０００６】
例えば、前記分数分周器の分周比が、前記整数Ｍ、Ｋを変えたときにとりうる当該分周比の範囲の中央値である場合において、前記位相同期ループの制動係数は０．５である。
【０００７】
例えば、前記データ設定回路は、前記位相同期ループの制動係数が０．５となるように、前記電圧制御発振器、前記位相比較器および、前記ループフィルタの中の少なくとも１つの特性を制御する。
【発明の効果】
【０００８】
本発明の位相同期ループによれば、その出力信号において高い周波数精度を得ることができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施の形態および第２の実施の形態に係る位相同期ループの構成を示すブロック図である。
【図２】電圧制御発振器４の構成の一例を示す回路図である。
【図３】整数分周器５の構成の一例を示す回路図である。
【図４】分数分周器６の構成の一例を示すブロック図である。
【図５】第２の実施の形態におけるループフィルタ３の構成の一例を示す回路図である。
【図６】制動係数とジッタの関係を示すグラフである。
【図７】第３の実施の形態に係る位相同期ループの構成を示すブロック図である。
【図８】ループフィルタ３の構成の一例を示す回路図である。
【図９】従来における位相同期ループの構成を示すブロック図である。
【図１０】従来における別な位相同期ループの構成を示すブロック図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について図面を参照して説明する。
【００１１】
［第１の実施の形態］
図１は、第１の実施の形態に係る位相同期ループの構成を示すブロック図である。同図は、後述する第２の実施の形態に係る位相同期ループのブロック図を兼ねる。
【００１２】
同図の位相同期ループ（ＰＬＬ：Phase-Locked Loop）は、基準信号源１、位相比較器２、ループフィルタ３、電圧制御発振器４、整数分周器５、分数分周器６および、データ設定回路７を備える。
【００１３】
基準信号源１は、例えば、数十ｋＨｚ〜数十ＭＨｚの発振周波数を有する水晶発振器であり、同周波数の出力信号を出力する。電圧制御発振器４は、ループフィルタ３で平滑された電圧信号の電圧に応じた周波数（例えば、数百ＧＨｚ（例えば、３００ＧＨｚ））で発振するものであり、同周波数の出力信号を出力する。この出力信号が位相同期ループの出力信号である。整数分周器５は、電圧制御発振器４からの出力信号の周期を２ｎ１（ただし、ｎ１は整数）である分周比で分周し出力する。分数分周器６は、整数分周器５からの出力信号をＭ＋Ｋ／２ｎ２（ただし、Ｍ、Ｋは整数、ｎ２はｎ１以上の整数）である分周比で分周し出力する。位相比較器２は、基準信号源１からの出力信号の位相と分数分周器６からの出力信号の位相との差に応じた電圧を有する電圧信号を出力する。ループフィルタ３は、位相比較器２から出力される電圧信号を平滑化し、平滑された電圧信号を電圧制御発振器４に出力する。データ設定回路７は、整数Ｍ、Ｋを分数分周器６に設定する。つまり、分数分周器６は、可変分周器である。
【００１４】
電圧制御発振器４は、例えば、図２に示すような、発振回路であるコア部４１と、発振出力を外部に出力するバッファ部４２とを備える。コア部４１には電圧Ｖｄｄと周波数制御電圧とバイアスが与えられ、バッファ部４２には電圧Ｖｄｄとバイアスが与えられる。
【００１５】
整数分周器５は、例えば、図３に示すようなインジェクション・ロック型（またはMiller型）の１／２分周器をｎ１段連結したものである。インジェクション・ロック型の１／２分周器は、コア部５１とバッファ部５２とを備え、コア部５１には電圧Ｖｄｄと入力とバイアスが与えられ、バッファ部５２には電圧Ｖｄｄとバイアスが与えられる。
【００１６】
図４は、分数分周器６の構成の一例を示すブロック図である。
【００１７】
分数分周器６は、例えば、集積回路へのアナログ・デジタル回路混在化に適した（回路面積や消費電力を小さくできる）CMOSトランジスタで構成される。
【００１８】
分数分周器６は、ビット数がｎ２のアキュムレータ６１、分周比設定回路６２、プログラマブルカウンタ６３、プログラマブルカウンタ６４および、２モジュラスプリスケーラ６５を備える。２モジュラスプリスケーラ６５は、分周比１／Ｎの分周（Ｎ分周という）と１／（Ｎ＋１）の分周（Ｎ＋１分周という）を切り換えて行えるものである。
【００１９】
アキュムレータ６１は、基準信号源１からの出力信号をクロックとして与えられ、データ設定回路７から整数Ｋを与えられ、オーバーフロー信号を分周比設定回路６２に出力する。分周比設定回路６２は、データ設定回路７から整数Ｍ（パルススワローカウンタとしての分周比）を与えられ、Ｍおよび、２モジュラスプリスケーラ６５における分周比を定めるＮに基づいて、次式（１）を満たすＰ１、Ｐ２を計算し、それぞれプログラマブルカウンタ６３、プログラマブルカウンタ６４に設定する。
【数１】
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【００２０】
Ｐ１は、プログラマブルカウンタ６３が２モジュラスプリスケーラ６５にＮ＋１分周を行わせる回数である。Ｐ２は、Ｎ分周とＮ＋１分周の合計回数である。
【００２１】
２モジュラスプリスケーラ６５は、整数分周器５からの出力信号を複数回Ｎ分周またはＮ＋１分周していき、プログラマブルカウンタ６３は、その回数をカウントする。プログラマブルカウンタ６３は、Ｎ＋１分周がＰ１回の行われたなら、２モジュラスプリスケーラ６５に対し、Ｎ分周への切り換えを指示する。
【００２２】
指示後、２モジュラスプリスケーラ６５は、Ｐ１回のＮ＋１分周後の信号を複数回Ｎ分周していき、プログラマブルカウンタ６４は、その回数をカウントする。プログラマブルカウンタ６４は、Ｎ分周がＰ２−Ｐ１回行われたなら、Ｐ２−Ｐ１回のＮ分周後の信号を位相比較器２に出力する。ここで２ｎ２回のクロックの間にＫ回オーバフロー信号が発生するが、分周比設定回路６２はオーバフロー信号が発生したときのみ、Ｐ１をＰ１＋１に変更する。
【００２３】
このようにして分数分周器６は、整数分周器５からの出力信号をＭ＋Ｋ／２ｎ２である分周比で分周し出力する。
【００２４】
また、Ｍ、Ｋを変えることで、分周比の調整が可能であり、分数分周器６は、分数分周器であるから、微調整が可能である。よって、電圧制御発振器４の出力信号、つまり位相同期ループの出力信号において、高い周波数精度を得ることができる。
【００２５】
［第２の実施の形態］
図１のループフィルタ３は、例えば、図５に示すように、チャージポンプ３１および、低域通過フィルタ３２を有する。低域通過フィルタ３２は、抵抗３２１と容量３２２を直列接続したものである。
【００２６】
チャージポンプを有するループフィルタを用いた位相同期ループのジッタσφと制動係数ζには、次式の関係がある。
【数２】
2015032856.tif 000004
【００２７】
これをグラフにしたものが図６である。ジッタσφは、制動係数ζが０．５の場合に最小となる。
【００２８】
また、位相同期ループ全体としての分周比と制動係数には次式の関係がある。
【数３】
2015032856.tif 000005
【００２９】
なお、式（２）、（３）、図６については、A. Blanchard., `` Phase-locked Loops,”  pp. 154-161, 1976. 出版社：John Wiley & Sons   ISBN: 0-471-07941-3  が参考になる。
【００３０】
ここで、Ｋｖは電圧制御発振器４の利得、Ｋｐは位相比較器２の利得、Ｒは低域通過フィルタ３２の抵抗（抵抗３２１の値）、Ｃは低域通過フィルタ３２の容量（容量３２２の値）、Ｇｍはチャージポンプ３１の利得、τ１＝Ｃ／Ｇｍ、τ２＝ＲＣ、Ｐは位相同期ループ全体としての分周比である。Ｐは、ここでは、２ｎ１（Ｍ＋Ｋ／２ｎ２）である。
【００３１】
さて、第２の実施の形態では、分周比Ｐが、Ｍ、Ｋを変えたときにとりうる分周比Ｐの範囲の中央値である場合において、制動係数が０．５となるように、Ｋｖ、Ｋｐ、Ｒ、Ｃ、Ｇｍが設定される。中央値とは、分周比Ｐの最大値と最小値の和を２で割った値である。
【００３２】
このように中央値で制動係数０．５が得られるようにしておけば、分周比Ｐを実際に中央値とした場合には、ジッタを最小にでき、また、分周比Ｐを中央値としない場合であっても、ジッタを比較的小さい範囲内に保つことができる。
【００３３】
なお、ジッタに代えて、位相雑音という用語が使用されることもある。ジッタは位相雑音を周波数について積分したもので、本質的には同じである。ジッタが大きければ位相雑音が大きくなり、ジッタが小さければ位相雑音は小さくなる。
【００３４】
［第３の実施の形態］
図７は、第３の実施の形態に係る位相同期ループの構成を示すブロック図である。
【００３５】
ループフィルタ３は、図５と同様にチャージポンプおよび、低域通過フィルタを有することとする。よって、ジッタσφは、制動係数ζが０．５の場合に最小となる。また、制動係数ζは、第２の実施の形態で説明したＰ、Ｋｖ、Ｋｐ、Ｒ、Ｃ、Ｇｍによって決まる。
【００３６】
そこで、第３の実施の形態では、データ設定回路７が、ループフィルタ３に制御信号７１を与え、これにより、Ｒ、Ｃ、Ｇｍを制御し、制動係数を０．５とする。
【００３７】
図８に示すように、ループフィルタ３のチャージポンプ３１は、制御信号７１を構成する制御信号７１１を受信し、これにより、利得Ｇｍが制御信号７１１に応じたものとなる。
【００３８】
また、ループフィルタ３の低域通過フィルタ３２は、複数の抵抗３２１を直列接続した回路と、複数の容量３２２を並列接続した回路とを直列接続したものであり、各抵抗に対し並列にスイッチ３２３が接続され、各容量に対し直列にスイッチ３２４が接続される。
【００３９】
各スイッチ３２３は、制御信号７１を構成する制御信号７１２によって開閉し、これにより、低域通過フィルタ３２の抵抗が制御信号７１２に応じたものとなる。
【００４０】
また、各スイッチ３２４は、制御信号７１を構成する制御信号７１３によって開閉され、これにより、低域通過フィルタ３２の容量が制御信号７１３に応じたものとなる。
【００４１】
このように、ループフィルタ３の特性は、制御信号７１に応じたものになる。つまり、ループフィルタ３の特性は、データ設定回路７により制御される。
【００４２】
データ設定回路７は、例えばＫ、Ｍの初期値を分数分周器６に設定し、これにより、位相同期ループが制動係数０．５で動作する。すなわちジッタは最小となる。
【００４３】
データ設定回路７は、分周比Ｐを変えるべく、Ｋ、Ｍの少なくとも一方を変更し分数分周器６に設定したなら、変更後のＫやＭに応じて、制御信号７１による制御内容を変える。
【００４４】
データ設定回路７は、例えば、制御信号７１１により利得Ｇｍを変化させる。データ設定回路７は、例えば、制御信号７１２により、閉じているスイッチ３２３の数を変化させる。データ設定回路７は、例えば、制御信号７１３により、閉じているスイッチ３２４の数を変化させる。
【００４５】
これにより、Ｒ、Ｃ、Ｇｍが変化し、制動係数が０．５に維持され、ジッタが最小に維持される。
【００４６】
したがって、第３の実施の形態によれば、Ｋ、Ｍが如何なる値であっても、制動係数ζを０．５にでき、ジッタを最小にできる。
【００４７】
なお、第３の実施の形態では、制動係数を０．５にするのに、Ｒ、Ｃ、Ｇｍを制御したが、これに限らず、Ｋｖ、Ｋｐ、Ｒ、Ｃ、Ｇｍから１以上を対象として制御を行い、制動係数を０．５にしてもよい。すなわち、データ設定回路７は、制動係数を０．５にするのに、電圧制御発振器４、位相比較器２および、低域通過フィルタ３２の少なくとも１つの特性を制御すればよい。
【符号の説明】
【００４８】
１…基準信号源
２…位相比較器
３…ループフィルタ
４…電圧制御発振器
５…整数分周器
６…分数分周器
７…データ設定回路
３１…チャージポンプ
３２…低域通過フィルタ
６１…アキュムレータ
６２…分周比設定回路
６３、６４…プログラマブルカウンタ
６５…モジュラスプロスケーラ
ζ…制動係数
σφ…ジッタ
【図１】
2015032856.tif 000006
【図２】
2015032856.tif 000007
【図３】
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【図４】
2015032856.tif 000009
【図５】
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【図６】
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【図７】
2015032856.tif 000012
【図８】
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【図９】
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【図１０】
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