(57)【要約】【課題】ＤＬＬ回路の動作の間欠間隔を動的に変更する。【解決手段】外部クロック信号ＣＫと内部クロック信号ＲＣＬＫとの位相比較結果に基づき、制御信号ＣＮＴＤＩＲＲを出力する位相比較回路１４Ｒと、制御信号ＣＮＴＤＩＲＲが第１の値を連続して所定期間以上保持するか否かを検出する検出回路１０３Ｒと、検出回路１０３Ｒの検出結果に基づいて、イネーブル信号ＵＤＥＲを生成する周期を変更するイネーブル信号生成回路１０１Ｒ，１０２Ｒと、制御信号ＣＮＴＤＩＲＲ及びイネーブル信号ＵＤＥＲに基づき、内部クロック信号ＲＣＬＫの遅延量を更新する遅延量更新回路１２，１０Ｒ，１０Ｆ・・と、を備える。本発明によれば、遅延量更新回路の動作の間欠間隔が自動的に変更されるので、外部からの設定信号は不要となる。【選択図】図２
2015106720.tif 000002
【特許請求の範囲】
【請求項１】
外部クロック信号と内部クロック信号との位相比較結果に基づき、制御信号を出力する位相比較回路と、
前記制御信号が第１の値を連続して所定期間以上保持するか否かを検出する検出回路と、
前記検出回路の検出結果に基づき、イネーブル信号を生成する周期を変更するイネーブル信号生成回路と、
前記制御信号及びイネーブル信号に基づき、内部クロック信号の遅延量を更新する遅延量更新回路と、
を備えることを特徴とする半導体装置。
【請求項２】
前記イネーブル信号生成回路は、前記制御信号が前記第１の値を連続して前記所定期間以上保持したことが検出された時に、前記イネーブル信号を生成する周期を第１の周期とし、検出されない時に、前記第１の周期よりも長い第２の周期とすることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記検出回路は、前記制御信号が前記第１の値とは異なる第２の値を連続して前記所定期間以上保持するか否かをさらに検出し、
前記イネーブル信号生成回路は、前記制御信号が前記第２の値を連続して前記所定期間以上保持したことが検出された時に、前記イネーブル信号を生成する周期を前記第１の周期とし、検出されない時に、前記第２の周期とすることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記イネーブル信号生成回路は、前記検出回路の検出結果に基づき、前記イネーブル信号を生成する周期を２段階のいずれかに制御することを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記イネーブル信号生成回路は、前記検出回路の検出結果に基づき、前記イネーブル信号を生成する周期を３段階以上のいずれかに制御することを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項６】
前記イネーブル信号生成回路は、前記制御信号が所定のパターンで変化したことに応答し、前記イネーブル信号を非活性化させることを特徴とする請求項３に記載の半導体装置。
【請求項７】
前記所定のパターンは、前記制御信号が前記第１の値から前記第２の値に変化する第１のパターンと、前記制御信号が前記第２の値から前記第１の値に変化する第２のパターンとを含むことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記所定のパターンは、前記制御信号が前記第１の値から前記第２の値に変化する第１のパターン、を含むことを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記第１の値はハイレベルの電圧値であり、前記第２の値はローレベルの電圧値であることを特徴とする請求項３に記載の半導体装置。
【請求項１０】
前記第１の値はローレベルの電圧値であり、前記第２の値はハイレベルの電圧値であることを特徴とする請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、内部クロック信号の位相を制御するための位相調整回路を備えた半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置は、ＤＬＬ（Delay Looked Loop）回路などの位相調整回路を備えている。例えば、特許文献１に記載された半導体装置は、位相調整動作を間欠的に行うＤＬＬ回路を備えている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１０９５２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載されたＤＬＬ回路では、位相調整動作の間欠間隔が外部から入力される設定信号に基づいて制御される。このため、間欠間隔を変更するためにはモードレジスタセットコマンドなどの発行が必要であり、間欠間隔を動的に変更することはできない。
【課題を解決するための手段】
【０００５】
本発明による半導体装置は、外部クロック信号と内部クロック信号との位相比較結果に基づき、制御信号を出力する位相比較回路と、前記制御信号が第１の値を連続して所定期間以上保持するか否かを検出する検出回路と、前記検出回路の検出結果に基づいて、イネーブル信号を生成する周期を変更するイネーブル信号生成回路と、前記制御信号及びイネーブル信号に基づき、内部クロック信号の遅延量を更新する遅延量更新回路と、を備えることを特徴とする。
【発明の効果】
【０００６】
本発明によれば、遅延量更新回路の動作の間欠間隔が自動的に変更されるので、外部からの設定信号は不要となる。
【図面の簡単な説明】
【０００７】
【図１】本発明の一実施形態による半導体装置１００を示すブロック図である。
【図２】位相調整回路１０７の構成を示すブロック図である。
【図３】更新制御回路１５Ｒの構成を示すブロック図である。
【図４】更新制御回路１５Ｒと更新制御回路１５Ｆの一部の回路を共有した例によるブロック図である。
【図５】動作環境が良好であり、且つ、外部クロック信号ＣＫに対して内部クロック信号ＲＣＬＫの位相が遅れている場合の動作を説明するためのタイミング図である。
【図６】動作環境が良好であり、且つ、外部クロック信号ＣＫに対して内部クロック信号ＲＣＬＫの位相が進んでいる場合の動作を説明するためのタイミング図である。
【図７】動作環境が良好ではなく、且つ、外部クロック信号ＣＫに対して内部クロック信号ＲＣＬＫの位相が遅れている場合の動作を説明するためのタイミング図である。
【図８】動作環境が良好ではなく、且つ、外部クロック信号ＣＫに対して内部クロック信号ＲＣＬＫの位相が進んでいる場合の動作を説明するためのタイミング図である。
【図９】動作環境が良好である場合におけるイネーブル信号ＵＤＥＲの活性化周期を説明するためのタイミング図である。
【図１０】動作環境が良好ではない場合におけるイネーブル信号ＵＤＥＲの活性化周期を説明するためのタイミング図である。
【図１１】動作環境が変化した場合におけるイネーブル信号ＵＤＥＲの活性化周期を説明するためのタイミング図である。
【発明を実施するための形態】
【０００８】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【０００９】
図１は、本発明の一実施形態による半導体装置１００を示すブロック図である。
【００１０】
本実施形態による半導体装置１００はＤＲＡＭ（Dynamic Random Access Memory）である。但し、本発明による半導体装置がＤＲＡＭに限定されるものではない。したがって、ＳＲＡＭ、ＲｅＲＡＭ、フラッシュメモリなど他の半導体メモリデバイスに本発明を適用することも可能である。さらに、ＣＰＵ、ＤＳＰなどのロジック系半導体メモリデバイスに本発明を適用することも可能である。
【００１１】
半導体装置１００は、外部端子として、クロック端子群１０１と、コマンド端子群１０２と、アドレス端子群１０３と、データ入出力端子群１０４と、電源端子群１０５と、を含む。また、半導体装置１００は、クロック入力回路１０６と、位相調整回路１０７と、コマンド入力回路１０８と、コマンドデコード回路１０９と、リフレッシュ制御回路１１０と、アドレス入力回路１１１と、アドレスラッチ回路１１２と、モードレジスタ１１３と、メモリセルアレイ１１４と、ロウデコーダ１１５と、カラムデコーダ１１６と、ＦＩＦＯ（First-In First-Out）回路１１７と、入出力回路１１８と、内部電源発生回路１１９と、を含む。
【００１２】
クロック端子群１０１は、外部クロック信号ＣＫおよび／ＣＫを受け付ける。
【００１３】
クロック入力回路１０６は、クロック端子群１０１から外部クロック信号ＣＫおよび／ＣＫを受け付け、外部クロック信号ＣＫおよび／ＣＫを用いて、外部クロック信号ＣＫおよび／ＣＫに同期した内部クロック信号ＩＣＬＫを生成する。クロック入力回路１０６は、内部クロック信号ＩＣＬＫを、位相調整回路１０７に出力する。
【００１４】
位相調整回路１０７は、例えばＤＬＬ回路である。位相調整回路１０７は、内部クロック信号ＩＣＬＫの位相を調整することによって、入出力用クロック信号ＬＣＬＫを生成する。位相調整回路１０７は、外部クロック信号ＣＫ，／ＣＢと入出力用クロック信号ＬＣＬＫとの位相差を所定値に設定する位相調整動作を実行する。内部クロック信号ＩＣＬＫは、位相調整対象信号の一例であり、入出力用クロック信号ＬＣＬＫは、出力信号の一例である。位相調整回路１０７にて生成された入出力用クロック信号ＬＣＬＫは、ＦＩＦＯ回路１１７および入出力回路１１８に供給される。
【００１５】
コマンド端子群１０２は、コマンド信号ＣＭＤを受け付ける。コマンド信号ＣＭＤは、例えば、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、および、リセット信号／ＲＥＳＥＴなどである。
【００１６】
コマンド入力回路１０８は、コマンド端子群１０２からコマンド信号ＣＭＤを受け付け、コマンド信号ＣＭＤをコマンドデコード回路１０９に出力する。
【００１７】
コマンドデコード回路１０９は、コマンド信号ＣＭＤを受け付ける。コマンドデコード回路１０９は、コマンド信号の保持、コマンド信号のデコード、および、コマンド信号のカウントなどを行うことによって、内部コマンド信号を生成する。コマンドデコード回路１０９は、内部コマンド信号として、例えば、アクティブコマンドＩＡＣＴ、リードコマンドＩＲＤ、ライトコマンドＩＷＲ、リフレッシュコマンドＩＲＥＦ、モードレジスタセットコマンドＭＲＳなどを生成する。
【００１８】
リフレッシュ制御回路１１０は、コマンドデコード回路１０９からリフレッシュコマンドＩＲＥＦを受け付ける。リフレッシュ制御回路１１０は、リフレッシュコマンドＩＲＥＦを受けると、ロウデコーダ１１５にリフレッシュ信号ＲＦを供給する。
【００１９】
アドレス端子群１０３は、アドレス信号ＡＤＤを受ける。
【００２０】
アドレス入力回路１１１は、アドレス端子群１０３からアドレス信号ＡＤＤを受け、アドレス信号ＡＤＤをアドレスラッチ回路１１２に出力する。
【００２１】
アドレスラッチ回路１１２は、アドレス入力回路１１１からアドレス信号ＡＤＤを受ける。アドレスラッチ回路１１２は、モードレジスタセットコマンドＭＲＳが活性化している場合には、アドレス信号ＡＤＤを、モードレジスタ１１３に出力する。また、アドレスラッチ回路１１２は、アドレス信号ＡＤＤのうちロウアドレスをロウデコーダ１１５に出力し、アドレス信号ＡＤＤのうちカラムアドレスをカラムデコーダ１１６に出力する。
【００２２】
モードレジスタ１１３は、半導体装置１００の動作パラメータ（例えば、バースト長またはＣＡＳレイテンシ）が設定されるレジスタである。モードレジスタ１１３は、コマンドデコード回路１０９からのモードレジスタセットコマンドＭＲＳと、アドレスラッチ回路１１２からのアドレス信号ＡＤＤと、を受け、モードレジスタセットコマンドＭＲＳとアドレス信号ＡＤＤとに基づいて特定される動作パラメータを設定する。
【００２３】
メモリセルアレイ１１４は、複数のワード線ＷＬと、複数のビット線ＢＬと、複数のメモリセルＭＣと、を含む。各メモリセルＭＣは、ワード線ＷＬとビット線ＢＬにて特定される。
【００２４】
ロウデコーダ１１５は、アドレスラッチ回路１１２からのロウアドレスと、コマンドデコード回路１０９からのアクティブコマンドＩＡＣＴと、を受け付ける。また、ロウデコーダ１１５は、リフレッシュ制御回路１１０から、リフレッシュ信号ＲＦを受ける。ロウデコーダ１１５は、アクティブコマンドＩＡＣＴを受けると、メモリセルアレイ１１４内の複数のワード線ＷＬの中から、ロウアドレスに応じたワード線ＷＬを選択する。また、ロウデコーダ１１５は、リフレッシュ信号ＲＦを受け付けると、複数のワード線ＷＬの中から、ロウアドレスに応じたワード線ＷＬを選択し、選択されたワード線ＷＬに対応するメモリセルＭＣをリフレッシュする。
【００２５】
メモリセルアレイ１１４内では、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点には、メモリセルＭＣが配置されている。なお、図１では、説明の簡略化のため、２本のワード線ＷＬと２本のビット線ＢＬと４個のメモリセルＭＣのみが示されている。ビット線ＢＬは、それぞれ、対応するセンスアンプ（不図示）に接続されている。
【００２６】
カラムデコーダ１１６は、アドレスラッチ回路１１２からのカラムアドレスと、コマンドデコード回路１０９からのリードコマンドＩＲＤおよびライトコマンドＩＷＲと、を受ける。カラムデコーダ１１６は、カラムアドレスと、リードコマンドＩＲＤまたはライトコマンドＩＷＲと、を受け付けると、複数のセンスアンプの中から、カラムアドレスに応じたセンスアンプを選択する。
【００２７】
読出し動作時（リードコマンドＩＲＤ発生時）には、ワード線ＷＬによって選択される複数のメモリセルＭＣのデータは、複数のセンスアンプによって其々増幅される。その内、カラムデコーダ１１６にて選択された複数のセンスアンプの複数のデータが、ＦＩＦＯ回路１１７、入出力回路１１８を介してデータ入出力端子１０４から出力される。一方、書込み動作時（ライトコマンドＩＷＲ発生時）には、データ入出力端子１０４が受ける複数のデータは、入出力回路１１８、ＦＩＦＯ回路１１７を介し、更にカラムデコーダ１１６によって選択される複数のセンスアンプを其々介して、対応する複数のメモリセルＭＣに其々書き込まれる。
【００２８】
ＦＩＦＯ回路１１７は、位相調整回路１０７から入出力用クロック信号ＬＣＬＫを受け付け、入出力用クロック信号ＬＣＬＫに同期して、メモリセルアレイ１１４と入出力回路１１８との間で、リードデータＤＱとライトデータＤＱのやり取りを行う。特に読出し動作時にはパラレルに読み出された複数のデータをシリアルに変換し、書込み動作時にはその逆を実行する。
【００２９】
データ入出力端子群１０４は、リードデータＤＱの出力と、ライトデータＤＱの入力と、を行う。データ入出力端子群１０４は、入出力回路１１８に接続されている。
【００３０】
入出力回路１１８は、位相調整回路１０７から入出力用クロック信号ＬＣＬＫを受け付ける。入出力回路１１８は、出力回路１１８ａを含む。出力回路１１８ａは、リード動作時において入出力用クロック信号ＬＣＬＫに同期して、リードデータＤＱをデータ入出力端子群１０４に出力する。
【００３１】
電源端子群１０５は、電源電圧の高電位側の電圧ＶＤＤと、電源電圧の低電位側の電圧ＶＳＳと、を受け付ける。
【００３２】
内部電源発生回路１１９は、電源端子群１０５から電圧ＶＤＤおよび電圧ＶＳＳを受け付け、電圧ＶＰＰ、電圧ＶＰＥＲＩ、電圧ＶＰＥＲＤ等の内部電源電圧を発生する。
【００３３】
電圧ＶＰＰは、主にロウデコーダ１１５にて用いられる。電圧ＶＰＥＲＤは、位相調整回路１０７の動作電圧として用いられる。電圧ＶＰＥＲＩは、他の多くの周辺回路の動作電圧として用いられる。
【００３４】
なお、本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号またはローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫと外部クロック信号／ＣＫとは互いに相補の信号である。
【００３５】
図２は、位相調整回路１０７の構成を示すブロック図である。
【００３６】
図２に示すように、位相調整回路１０７は、可変遅延回路１２，１０Ｒ，１０Ｆを備えている。
【００３７】
可変遅延回路１２は、例えば複数のＮＡＮＤ回路が直列接続されたディレイラインである。可変遅延回路１２は、内部クロック信号ＩＣＬＫを遅延させることにより、中間クロック信号ＯＵＴＲＥ，ＯＵＴＲＯ，ＯＵＴＦＥ，ＯＵＴＦＯを生成する。
【００３８】
中間クロック信号ＯＵＴＲＥ，ＯＵＴＲＯは、内部クロック信号ＩＣＬＫの立ち上がりエッジに対応する信号である。ここで、中間クロック信号ＯＵＴＲＥと中間クロック信号ＯＵＴＲＯの位相差は、可変遅延回路１２の最小遅延ピッチに相当する。内部クロック信号ＩＣＬＫの立ち上がりエッジに対する、中間クロック信号ＯＵＴＲＥ，ＯＵＴＲＯの遅延量は、プリデコード信号ＰＤＥＣＲによって制御される。プリデコード信号ＰＤＥＣＲは、プリデコーダ１７Ｒから出力される。
【００３９】
中間クロック信号ＯＵＴＦＥ，ＯＵＴＦＯは、内部クロック信号ＩＣＬＫの立ち下がりエッジに対応する信号である。ここで、中間クロック信号ＯＵＴＦＥと中間クロック信号ＯＵＴＦＯの位相差は、可変遅延回路１２の最小遅延ピッチに相当する。内部クロック信号ＩＣＬＫの立ち下がりエッジに対する、中間クロック信号ＯＵＴＦＥ，ＯＵＴＦＯの遅延量は、プリデコード信号ＰＤＥＣＦによって制御される。プリデコード信号ＰＤＥＣＦは、プリデコーダ１７Ｆから出力される。
【００４０】
尚、可変遅延回路１２の最小遅延ピッチとは、可変遅延回路１２が複数のＮＡＮＤ回路からなる場合、ＮＡＮＤ回路２段分の遅延量に相当する。
【００４１】
中間クロック信号ＯＵＴＲＥ，ＯＵＴＲＯは、可変遅延回路１０Ｒに入力される。可変遅延回路１０Ｒはいわゆる補間器（インタポレータ）であり、中間クロック信号ＯＵＴＲＥ，ＯＵＴＲＯを合成することによって中間クロック信号ＮＲを生成する。中間クロック信号ＯＵＴＲＥ，ＯＵＴＲＯの合成比は、バイアス電圧ＢＩＡＳＲＥ，ＢＩＡＳＲＯによって制御される。例えば、バイアス電圧ＢＩＡＳＲＥ，ＢＩＡＳＲＯを互いに同レベルとすれば、中間クロック信号ＯＵＴＲＥ，ＯＵＴＲＯの合成比は５０：５０となる。この場合、中間クロック信号ＮＲの位相は、中間クロック信号ＯＵＴＲＥの位相と中間クロック信号ＯＵＴＲＯの位相のちょうど中間となる。また、バイアス電圧ＢＩＡＳＲＥを最大レベルとし、バイアス電圧ＢＩＡＳＲＯを最小レベルとすれば、中間クロック信号ＯＵＴＲＥ，ＯＵＴＲＯの合成比は１００：０となる。この場合、中間クロック信号ＮＲの位相は、中間クロック信号ＯＵＴＲＥの位相と一致する。さらに、バイアス電圧ＢＩＡＳＲＥを最小レベルとし、バイアス電圧ＢＩＡＳＲＯを最大レベルとすれば、中間クロック信号ＯＵＴＲＥ，ＯＵＴＲＯの合成比は０：１００となる。この場合、中間クロック信号ＮＲの位相は、中間クロック信号ＯＵＴＲＯの位相と一致する。バイアス電圧ＢＩＡＳＲＥ，ＢＩＡＳＲＯは、Ｄ／Ａコンバータ１８Ｒによって生成される。
【００４２】
中間クロック信号ＯＵＴＦＥ，ＯＵＴＦＯは、可変遅延回路１０Ｆに入力される。可変遅延回路１０Ｆはいわゆる補間器（インタポレータ）であり、中間クロック信号ＯＵＴＦＥ，ＯＵＴＦＯを合成することによって中間クロック信号ＮＦを生成する。中間クロック信号ＯＵＴＦＥ，ＯＵＴＦＯの合成比は、バイアス電圧ＢＩＡＳＦＥ，ＢＩＡＳＦＯによって制御される。例えば、バイアス電圧ＢＩＡＳＦＥ，ＢＩＡＳＦＯを互いに同レベルとすれば、中間クロック信号ＯＵＴＦＥ，ＯＵＴＦＯの合成比は５０：５０となる。この場合、中間クロック信号ＮＦの位相は、中間クロック信号ＯＵＴＦＥの位相と中間クロック信号ＯＵＴＦＯの位相のちょうど中間となる。また、バイアス電圧ＢＩＡＳＦＥを最大レベルとし、バイアス電圧ＢＩＡＳＦＯを最小レベルとすれば、中間クロック信号ＯＵＴＦＥ，ＯＵＴＦＯの合成比は１００：０となる。この場合、中間クロック信号ＮＦの位相は、中間クロック信号ＯＵＴＦＥの位相と一致する。さらに、バイアス電圧ＢＩＡＳＦＥを最小レベルとし、バイアス電圧ＢＩＡＳＦＯを最大レベルとすれば、中間クロック信号ＯＵＴＦＥ，ＯＵＴＦＯの合成比は０：１００となる。この場合、中間クロック信号ＮＦの位相は、中間クロック信号ＯＵＴＦＯの位相と一致する。バイアス電圧ＢＩＡＳＦＥ，ＢＩＡＳＦＯは、Ｄ／Ａコンバータ１８Ｆによって生成される。
【００４３】
中間クロック信号ＮＲ，ＮＦは、合成回路１３に入力される。合成回路１３は、中間クロック信号ＮＲ，ＮＦを合成することによって、入出力用クロック信号ＬＣＬＫを生成する。具体的には、中間クロック信号ＮＲの立ち上がりエッジに同期して入出力用クロック信号ＬＣＬＫを立ち上げ、中間クロック信号ＮＦの立ち下がりエッジに同期して入出力用クロック信号ＬＣＬＫを立ち下げる。合成回路１３は、例えば、循環接続された２つのインバータ回路からなる一般的なフリップフロップと等価な回路構成を有している。
【００４４】
このようにして生成される入出力用クロック信号ＬＣＬＫは、上述の通り、出力回路１１８ａに供給される。これにより、出力回路１１８ａから出力されるリードデータＤＱは、入出力用クロック信号ＬＣＬＫに同期する。
【００４５】
さらに、入出力用クロック信号ＬＣＬＫは、位相調整回路１０７に含まれるレプリカ回路２０にも供給される。レプリカ回路２０は、出力回路１１８ａのレプリカである。したがって、レプリカ回路２０の遅延量は、出力回路１１８ａの遅延量と等しい。レプリカ回路２０は、外部クロック信号ＣＫと同相の内部クロック信号ＲＣＬＫと、外部クロック信号／ＣＫと同相の内部クロック信号ＦＣＬＫとを生成する。内部クロック信号ＲＣＬＫ，ＦＣＬＫは、それぞれ位相比較回路１４Ｒ，１４Ｆに供給される。
【００４６】
位相比較回路１４Ｒは、外部クロック信号ＣＫの立ち上がりエッジ（外部クロック信号／ＣＫの立ち下がりエッジ）と、内部クロック信号ＲＣＬＫの立ち上がりエッジの位相を比較する。比較の結果、内部クロック信号ＲＣＬＫの立ち上がりエッジが外部クロック信号ＣＫの立ち上がりエッジよりも進んでいる場合、位相比較回路１４Ｒは、制御信号ＣＮＴＤＩＲＲを一方の論理レベル（例えばローレベル）とする。逆に、内部クロック信号ＲＣＬＫの立ち上がりエッジが外部クロック信号ＣＫの立ち上がりエッジよりも遅れている場合、位相比較回路１４Ｒは、制御信号ＣＮＴＤＩＲＲを他方の論理レベル（例えばハイレベル）とする。制御信号ＣＮＴＤＩＲＲは、カウンタ回路１６Ｒ及び更新制御回路１５Ｒに供給される。
【００４７】
位相比較回路１４Ｆは、外部クロック信号ＣＫの立ち下がりエッジ（外部クロック信号／ＣＫの立ち上がりエッジ）と、内部クロック信号ＦＣＬＫの立ち下がりエッジの位相を比較する。比較の結果、内部クロック信号ＦＣＬＫの立ち下がりエッジが外部クロック信号ＣＫの立ち下がりエッジよりも進んでいる場合、位相比較回路１４Ｆは、制御信号ＤＬＵＰＩＦを一方の論理レベル（例えばローレベル）とする。逆に、内部クロック信号ＦＣＬＫの立ち下がりエッジが外部クロック信号ＣＫの立ち下がりエッジよりも遅れている場合、位相比較回路１４Ｆは、制御信号ＤＬＵＰＩＦを他方の論理レベル（例えばハイレベル）とする。制御信号ＤＬＵＰＩＦは、セレクタ２２に供給される。
【００４８】
セレクタ２２は、位相比較回路１４Ｆからの制御信号ＤＬＵＰＩＦと、デューティ検出回路２１からの制御信号ＤＣＣを受ける。セレクタ２２は、選択信号ＤＣＣＥＮに基づいて、制御信号ＤＬＵＰＩＦおよび制御信号ＤＣＣの一方を選択し、制御信号ＣＮＴＤＩＲＦとして出力する。制御信号ＣＮＴＤＩＲＦは、カウンタ回路１６Ｆ及び更新制御回路１５Ｆに供給される。
【００４９】
カウンタ回路１６Ｒは、イネーブル信号ＵＤＥＲが活性化していることを条件として、カウント値ＣＮＴＲの更新を行う。カウント値ＣＮＴＲをカウントアップするかカウントダウンするかは、制御信号ＣＮＴＤＩＲＲの論理レベルによって定められる。具体的には、制御信号ＣＮＴＤＩＲＲが一方の論理レベル（例えばローレベル）である場合、カウント値ＣＮＴＲがカウントアップされる。逆に、制御信号ＣＮＴＤＩＲＲが他方の論理レベル（例えばハイレベル）である場合、カウント値ＣＮＴＲがカウントダウンされる。カウント値ＣＮＴＲは、上位ビットＣＮＴＲＵと下位ビットＣＮＴＲＬからなる。カウント値ＣＮＴＲの上位ビットＣＮＴＲＵは、プリデコーダ１７Ｒに供給される。カウント値ＣＮＴＲの下位ビットＣＮＴＲＬは、Ｄ／Ａコンバータ１８Ｒに供給される。これにより、カウント値ＣＮＴＲが大きくなるほど、内部クロック信号ＩＣＬＫに対する中間クロック信号ＮＲの遅延が大きくなる。
【００５０】
カウンタ回路１６Ｆは、イネーブル信号ＵＤＥＦが活性化していることを条件として、カウント値ＣＮＴＦの更新を行う。カウント値ＣＮＴＦをカウントアップするかカウントダウンするかは、制御信号ＣＮＴＤＩＲＦの論理レベルによって定められる。具体的には、制御信号ＣＮＴＤＩＲＦが一方の論理レベル（例えばローレベル）である場合、カウント値ＣＮＴＦがカウントアップされる。逆に、制御信号ＣＮＴＤＩＲＦが他方の論理レベル（例えばハイレベル）である場合、カウント値ＣＮＴＦがカウントダウンされる。カウント値ＣＮＴＦは、上位ビットＣＮＴＦＵと下位ビットＣＮＴＦＬからなる。カウント値ＣＮＴＦの上位ビットＣＮＴＦＵは、プリデコーダ１７Ｆに供給される。カウント値ＣＮＴＦの下位ビットＣＮＴＦＬは、Ｄ／Ａコンバータ１８Ｆに供給される。これにより、カウント値ＣＮＴＦが大きくなるほど、内部クロック信号ＩＣＬＫに対する中間クロック信号ＮＦの遅延が大きくなる。
【００５１】
デューティ検出回路２１は、入出力用クロック信号ＬＣＬＫのデューティ比を検出する。検出の結果は、制御信号ＤＣＣとして出力される。したがって、選択信号ＤＣＣＥＮが制御信号ＤＣＣを選択している場合には、入出力用クロック信号ＬＣＬＫのデューティ比に基づいて、中間クロック信号ＮＦの位相が制御される。一方、選択信号ＤＣＣＥＮが制御信号ＤＬＵＰＩＦを選択している場合には、入出力用クロック信号ＬＣＬＫの立ち下がりエッジの位相に基づいて、中間クロック信号ＮＦの位相が制御される。
【００５２】
更新制御回路１５Ｒは、制御信号ＣＮＴＤＩＲＲを受け、これに基づいてイネーブル信号ＵＤＥＲを生成する。更新制御回路１５Ｆは、制御信号ＣＮＴＤＩＲＦを受け、これに基づいてイネーブル信号ＵＤＥＦを生成する。後述するように、更新制御回路１５Ｒと更新制御回路１５Ｆは、一部の回路を共有することができる。
【００５３】
図２では、イネーブル信号ＵＤＥＲをカウンタ回路１６Ｒにのみ入力しているが、プリデコーダ１７ＲおよびＤ／Ａコンバータ１８Ｒにも入力することが好ましい。この場合、イネーブル信号ＵＤＥＲが非活性化している期間において、より多くの消費電流を削減することができる。同様に、図２では、イネーブル信号ＵＤＥＦをカウンタ回路１６Ｆにのみ入力しているが、プリデコーダ１７ＦおよびＤ／Ａコンバータ１８Ｆにも入力することが好ましい。この場合、イネーブル信号ＵＤＥＦが非活性化している期間において、より多くの消費電流を削減することができる。
【００５４】
位相調整回路１０７を構成する回路のうち、位相比較回路１４Ｒ，１４Ｆおよび更新制御回路１５Ｒ，１５Ｆ以外の回路は、遅延量更新回路を構成する。例えば、可変遅延回路１２，１０Ｒ，１０Ｆや、カウンタ回路１６Ｒ，１６Ｆなどは、遅延量更新回路の一部である。
【００５５】
図３は、更新制御回路１５Ｒの構成を示すブロック図である。
【００５６】
図３に示すように、更新制御回路１５Ｒは、タイミング発生器１０１Ｒと、チェッカー１０２Ｒと、検出回路１０３Ｒとを含む。タイミング発生器１０１Ｒとチェッカー１０２Ｒは、イネーブル信号生成回路を構成する。
【００５７】
タイミング発生器１０１Ｒは、所定の周期でタイミング信号ＴＭＧを活性化させる。タイミング信号ＴＭＧが活性化する周期は、制御信号ＣＴＬによって制御される。タイミング発生器１０１Ｒは、オシレータ回路やカウンタ回路によって構成することができる。タイミング信号ＴＭＧは、チェッカー１０２Ｒおよび検出回路１０３Ｒに入力される。
【００５８】
チェッカー１０２Ｒは、タイミング信号ＴＭＧが活性化すると、イネーブル信号ＵＤＥＲを活性化させる。チェッカー１０２Ｒには制御信号ＣＮＴＤＩＲＲも入力される。チェッカー１０２Ｒは、制御信号ＣＮＴＤＩＲＲが所定のパターンで変化した場合、イネーブル信号ＵＤＥＲを非活性化させる。所定のパターンとは、制御信号ＣＮＴＤＩＲＲの論理レベルが所定回数に亘り連続して反転するパターンである。
【００５９】
検出回路１０３Ｒは、制御信号ＣＮＴＤＩＲＲおよびタイミング信号ＴＭＧを受ける。検出回路１０３Ｒは、タイミング信号ＴＭＧが活性化した後、制御信号ＣＮＴＤＩＲＲの論理レベルが一定期間以上変化しないことを検出すると、制御信号ＣＴＬをハイレベルとする。一方、タイミング信号ＴＭＧが活性化した後、制御信号ＣＮＴＤＩＲＲの論理レベルが一定期間内に変化したことを検出すると、検出回路１０３Ｒは制御信号ＣＴＬをローレベルとする。検出回路１０３Ｒは、タイミング信号ＴＭＧによってリセットされるカウンタ回路によって構成することができる。
【００６０】
更新制御回路１５Ｆについても、図３に示した更新制御回路１５Ｒと同様の回路構成とすることができる。或いは、図４に示すように、更新制御回路１５Ｆにチェッカー１０２Ｆのみを設け、タイミング発生器および検出回路を省略することもできる。この場合、チェッカー１０２Ｆは、タイミング信号ＴＭＧに応答してイネーブル信号ＵＤＥＦを活性化させる。これによれば、位相調整回路１０７の回路構成を簡素化することができる。
【００６１】
次に、更新制御回路１５Ｒの動作について説明する。
【００６２】
図５は、動作環境が良好であり、且つ、外部クロック信号ＣＫに対して内部クロック信号ＲＣＬＫの位相が遅れている場合の動作を示している。ここで、動作環境とは、電源電圧やチップ温度などを意味する。動作環境が良好である場合には、外部クロック信号ＣＫと内部クロック信号ＲＣＬＫの位相差は小さい。
【００６３】
図５に示す例では、タイミング信号ＴＭＧに応答してイネーブル信号ＵＤＥＲが活性化すると、制御信号ＣＮＴＤＩＲＲがハイレベルとなる。これは、位相比較回路１４Ｒによって、内部クロック信号ＲＣＬＫの遅れが検出されたためである。これに応答してカウンタ回路１６Ｒはカウント値ＣＮＴＲをカウントダウンし、遅延量を減少させる。図示しないが、カウンタ回路１６Ｆについても同様であり、カウント値ＣＮＴＦがカウントダウンされる。これにより、中間クロック信号ＮＲ，ＮＦの位相が進むため、外部クロック信号ＣＫに対する内部クロック信号ＲＣＬＫの位相の遅れが徐々に小さくなる。
【００６４】
このような動作を繰り返した結果、内部クロック信号ＲＣＬＫの位相が外部クロック信号ＣＫの位相を超えると、制御信号ＣＮＴＤＩＲＲがローレベルに反転する。これは、位相比較回路１４Ｒによって、内部クロック信号ＲＣＬＫの進みが検出されたためである。これに応答してカウンタ回路１６Ｒはカウント値ＣＮＴＦをカウントアップし、遅延量を増大させる。図示しないが、カウンタ回路１６Ｆについても同様であり、カウント値ＣＮＴＦがカウントアップされる。これにより、中間クロック信号ＮＲ，ＮＦの位相が遅れる方向に制御される。
【００６５】
その結果、今度は制御信号ＣＮＴＤＩＲＲが再びハイレベルに反転し、遅延量が減少するよう制御される。これにより、今度は制御信号ＣＮＴＤＩＲＲが再びローレベルに反転し、遅延量が増大するよう制御される。このように、制御信号ＣＮＴＤＩＲＲの論理レベルが交互に反転するパターンは、内部クロック信号ＲＣＬＫの位相が外部クロック信号ＣＫとほぼ一致した場合に現れる。かかるパターンは図３に示したチェッカー１０２Ｒによって検出される。チェッカー１０２Ｒは、該パターンを検出したことに応答して、イネーブル信号ＵＤＥＲを非活性化させる。
【００６６】
これにより、一連の位相調整動作が完了し、位相調整回路１０７の遅延量が固定される。したがって、位相調整回路１０７は消費電流が小さい状態となる。その後、再びタイミング信号ＴＭＧが活性化すると、上述した位相調整動作が再開される。
【００６７】
図５に示した例では、制御信号ＣＮＴＤＩＲＲがハイレベルを維持している期間Ｔ１がしきい値Ｔ未満である。これは、位相調整動作が短期間で完了したことを意味するから、動作環境が良好であることが分かる。動作環境が良好である場合、外部クロック信号ＣＫと内部クロック信号ＲＣＬＫの位相差は短期間で大きく変動しない。このため、イネーブル信号ＵＤＥＲを活性化させる頻度は少なくても構わない。
【００６８】
このような場合、検出回路１０３Ｒは制御信号ＣＴＬをローレベルとする。つまり、検出回路１０３Ｒは、制御信号ＣＮＴＤＩＲＲが一方の論理レベルを維持している期間を監視し、これがしきい値Ｔ未満であれば、制御信号ＣＴＬをローレベルとする。制御信号ＣＴＬでローレベルである場合、タイミング発生器１０１Ｒは、タイミング信号ＴＭＧを活性化させる頻度を低くする。換言すれば、タイミング信号ＴＭＧの活性化周期を長くする。イネーブル信号ＵＤＥＲが活性化する頻度が低くなれば、位相調整回路１０７による消費電流を低減することが可能となる。
【００６９】
図６は、動作環境が良好であり、且つ、外部クロック信号ＣＫに対して内部クロック信号ＲＣＬＫの位相が進んでいる場合の動作を示している。
【００７０】
図６に示す例では、図５に示した例とは逆に、タイミング信号ＴＭＧに応答してイネーブル信号ＵＤＥＲが活性化すると、制御信号ＣＮＴＤＩＲＲがローレベルとなる。これは、位相比較回路１４Ｒによって、内部クロック信号ＲＣＬＫの進みが検出されたためである。これに応答してカウンタ回路１６Ｒはカウント値ＣＮＴＲをカウントアップし、遅延量を増大させる。
【００７１】
このような動作を繰り返した結果、内部クロック信号ＲＣＬＫの位相が外部クロック信号ＣＫの位相を超えると、図５を用いて説明した通り、制御信号ＣＮＴＤＩＲＲの論理レベルが交互に反転するパターンが現れる。かかるパターンは図３に示したチェッカー１０２Ｒによって検出される。チェッカー１０２Ｒは、該パターンを検出したことに応答して、イネーブル信号ＵＤＥＲを非活性化させる。
【００７２】
図６に示した例では、制御信号ＣＮＴＤＩＲＲがローレベルを維持している期間Ｔ２がしきい値Ｔ未満である。したがって、検出回路１０３Ｒは制御信号ＣＴＬをローレベルとする。これにより、イネーブル信号ＵＤＥＲが活性化する頻度が低くなることから、位相調整回路１０７による消費電流を低減することが可能となる。
【００７３】
図７は、動作環境が良好ではなく、且つ、外部クロック信号ＣＫに対して内部クロック信号ＲＣＬＫの位相が遅れている場合の動作を示している。
【００７４】
図７に示す例では、図５に示した例と同様、タイミング信号ＴＭＧに応答してイネーブル信号ＵＤＥＲが活性化すると、制御信号ＣＮＴＤＩＲＲがハイレベルとなる。しかしながら、図７に示す例では動作環境が良好ではないため、制御信号ＣＮＴＤＩＲＲがハイレベルを維持している期間Ｔ３がしきい値Ｔ以上である。これは、位相調整動作に長期間を要したことを意味するから、動作環境が良好ではないことが分かる。動作環境が良好ではない場合、外部クロック信号ＣＫと内部クロック信号ＲＣＬＫの位相差は短期間で大きく変動する可能性がある。このため、イネーブル信号ＵＤＥＲを高頻度で活性化させる必要がある。
【００７５】
このような場合、検出回路１０３Ｒは制御信号ＣＴＬをハイレベルとする。つまり、検出回路１０３Ｒは、制御信号ＣＮＴＤＩＲＲが一方の論理レベルを維持している期間を監視し、これがしきい値Ｔ以上であれば、制御信号ＣＴＬをハイレベルとする。制御信号ＣＴＬでハイレベルである場合、タイミング発生器１０１Ｒは、タイミング信号ＴＭＧを活性化させる頻度を高くする。換言すれば、タイミング信号ＴＭＧの活性化周期を短くする。イネーブル信号ＵＤＥＲが活性化する頻度が高くなると、動作環境が良好ではない場合であっても、内部クロック信号ＲＣＬＫの位相が外部クロック信号ＣＫの位相から大きく外れることはない。
【００７６】
図８は、動作環境が良好ではなく、且つ、外部クロック信号ＣＫに対して内部クロック信号ＲＣＬＫの位相が進んでいる場合の動作を示している。
【００７７】
図８に示す例では、図７に示した例とは逆に、タイミング信号ＴＭＧに応答してイネーブル信号ＵＤＥＲが活性化すると、制御信号ＣＮＴＤＩＲＲがローレベルとなる。これは、位相比較回路１４Ｒによって、内部クロック信号ＲＣＬＫの進みが検出されたためである。これに応答してカウンタ回路１６Ｒはカウント値ＣＮＴＲをカウントアップし、遅延量を増大させる。
【００７８】
このような動作を繰り返した結果、内部クロック信号ＲＣＬＫの位相が外部クロック信号ＣＫの位相を超えると、図７を用いて説明した通り、制御信号ＣＮＴＤＩＲＲの論理レベルが交互に反転するパターンが現れる。かかるパターンは図３に示したチェッカー１０２Ｒによって検出される。チェッカー１０２Ｒは、該パターンを検出したことに応答して、イネーブル信号ＵＤＥＲを非活性化させる。
【００７９】
図８に示した例では、制御信号ＣＮＴＤＩＲＲがローレベルを維持している期間Ｔ４がしきい値Ｔ以上である。したがって、検出回路１０３Ｒは制御信号ＣＴＬをハイレベルとする。これにより、イネーブル信号ＵＤＥＲが活性化する頻度が高くなることから、動作環境が良好ではない場合であっても、内部クロック信号ＲＣＬＫの位相が外部クロック信号ＣＫの位相から大きく外れることはない。
【００８０】
図９〜図１１は、動作環境とイネーブル信号ＵＤＥＲの活性化周期との関係を説明するための図である。ここでは、動作環境が良好ではない場合の例として、接地電圧ＶＳＳが変動する場合を挙げる。
【００８１】
図９に示す例では、接地電位ＶＳＳが安定しており、したがって動作環境は良好である。この場合、制御信号ＣＴＬはローレベルとなり、したがってイネーブル信号ＵＤＥＲの活性化頻度は低くなる。図９に示す例では、イネーブル信号ＵＤＥＲが周期Ｃ１で活性化している。これにより、消費電流の低減が図られる。
【００８２】
図１０に示す例では、接地電位ＶＳＳが変動しており、したがって動作環境は良好ではない。この場合、制御信号ＣＴＬはハイレベルとなり、したがってイネーブル信号ＵＤＥＲの活性化頻度は高くなる。図１０に示す例では、イネーブル信号ＵＤＥＲが周期Ｃ２（＞Ｃ１）で活性化している。これにより、接地電位ＶＳＳが変動しているにもかかわらず、内部クロック信号ＲＣＬＫの位相が外部クロック信号ＣＫの位相から大きく外れることはない。
【００８３】
図１１に示す例では、接地電位ＶＳＳが途中から変動しており、したがって動作環境は良好な状態から良好ではない状態に変化している。この場合、接地電位ＶＳＳの変動に応じて制御信号ＣＴＬがローレベルからハイレベルに変化する。したがって、イネーブル信号ＵＤＥＲの活性化頻度は、低頻度から高頻度に切り替わる。このように、動作環境に応じてイネーブル信号ＵＤＥＲの活性化頻度を動的に切り替えることができる。
【００８４】
以上説明したように、本実施形態の半導体装置１００によれば、位相調整回路１０７が間欠的に動作することから消費電流を低減しつつ、内部クロック信号ＬＣＬＫを正しく位相調整することができる。しかも、間欠的な動作頻度が動作環境に応じて動的に切り替わることから、消費電流をよりいっそう削減することが可能となる。また、間欠的な動作頻度は自動的に変化することから、外部から動作頻度を変更するために外部からモードレジスタセットコマンドなどを発行する必要もない。
【００８５】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００８６】
例えば、上記実施形態では、イネーブル信号ＵＤＥＲ，ＵＤＥＦの活性化頻度を動作環境に応じて２段階に切り替えているが、これを３段階以上に切り替えても構わないし、無段階に（リニアに）切り替えても構わない。或いは、イネーブル信号ＵＤＥＲ，ＵＤＥＦが常時活性化する動作モードを設けても構わない。
【００８７】
また、図５〜図８に示した例では、制御信号ＣＮＴＤＩＲＲの論理レベルが連続して３回反転するパターンをチェッカー１０２Ｒが検出している。しかしながら、本発明がこれに限定されるものではない。例えば、制御信号ＣＮＴＤＩＲＲの論理レベルが１回反転するパターンをチェッカー１０２Ｒが検出しても良い。
【符号の説明】
【００８８】
１２，１０Ｒ，１０Ｆ    可変遅延回路
１３      合成回路
１４Ｒ，１４Ｆ    位相比較回路
１５Ｒ，１５Ｆ    更新制御回路
１６Ｒ，１６Ｆ    カウンタ回路
１７Ｒ，１７Ｆ    プリデコーダ
１８Ｒ，１８Ｆ    Ｄ／Ａコンバータ
２０      レプリカ回路
２１      デューティ検出回路
２２      セレクタ
１００    半導体装置
１０１    クロック端子群
１０１Ｒ  タイミング発生器
１０２    コマンド端子群
１０２Ｒ，１０２Ｆ    チェッカー
１０３    アドレス端子群
１０３Ｒ  検出回路
１０４    データ入出力端子群
１０５    電源端子群
１０６    クロック入力回路
１０７    位相調整回路
１０８    コマンド入力回路
１０９    コマンドデコード回路
１１０    リフレッシュ制御回路
１１１    アドレス入力回路
１１２    アドレスラッチ回路
１１３    モードレジスタ
１１４    メモリセルアレイ
１１５    ロウデコーダ
１１６    カラムデコーダ
１１７    ＦＩＦＯ回路
１１８    入出力回路
１１８ａ  出力回路
１１９    内部電源発生回路
ＢＬ      ビット線
ＭＣ      メモリセル
ＷＬ      ワード線
【図１】
2015106720.tif 000003
【図２】
2015106720.tif 000004
【図３】
2015106720.tif 000005
【図４】
2015106720.tif 000006
【図５】
2015106720.tif 000007
【図６】
2015106720.tif 000008
【図７】
2015106720.tif 000009
【図８】
2015106720.tif 000010
【図９】
2015106720.tif 000011
【図１０】
2015106720.tif 000012
【図１１】
2015106720.tif 000013