(57)【要約】【課題】従来の相変化メモリ素子はヒータ電極と相変化材料との接触面積を低減するために、コンタクトホール側壁にサイドウォールを形成して孔径を縮小し、縮小した孔部にヒータ電極を埋め込む方法が採用されていた。【解決手段】下部電極２と下部電極２上に立接するピラー形状のヒータ電極３Ｐと、ヒータ電極３Ｐの上面に接する相変化材料１１と、相変化材料１１を介してヒータ電極３Ｐの上方に配置される上部電極１２とヒータ電極３Ｐの周りを囲むサイドウォール部と、ヒータ電極３Ｐ間に連続する底面部を構成する第１の絶縁膜９と、第１の絶縁膜９の底面部上に形成された第２の絶縁膜１０を含み、ヒータ電極３Ｐをダブルパターニングによりピラー形状とした後に、第１の絶縁膜９及び第２の絶縁膜１０が形成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
下部電極と
前記下部電極上に立設するピラー形状のヒータ電極と、
前記ヒータ電極の上面に接する相変化材料と、
前記相変化材料を介して前記ヒータ電極の上方に配置される上部電極と
前記ヒータ電極の周りを囲むサイドウォール部と、前記ヒータ電極間に連続する底面部を構成する第１の絶縁膜と、前記第１の絶縁膜の底面部上に形成された第２の絶縁膜を含むことを特徴とする半導体装置。
【請求項２】
前記第１の絶縁膜が耐酸化性の絶縁膜であり、前記第２の絶縁膜が酸素を含む絶縁膜である請求項１に記載の半導体装置。
【請求項３】
前記第１の絶縁膜が窒化シリコン膜であり、前記第２の絶縁膜が酸化シリコン膜である請求項２に記載の半導体装置。
【請求項４】
前記相変化材料が前記ヒータ電極上であって前記サイドウォール部で囲まれた範囲内に少なくとも形成されている請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記相変化材料の上面が前記サイドウォール部の上面とほぼ同じである請求項４に記載の半導体装置。
【請求項６】
前記ヒータ電極の上面が前記サイドウォール部の上面とほぼ同じである請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項７】
前記下部電極は、下層層間絶縁膜中に形成されたコンタクトプラグである請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
前記サイドウォール部は、前記コンタクトプラグ上面よりも小さな範囲で前記ヒータ電極の周りを囲んでいる請求項７に記載の半導体装置。
【請求項９】
下部電極上に、ヒータ電極材料層及びハードマスク層の積層構造を形成する工程、
前記ハードマスク層上に前記下部電極上を通過し、第１の方向に延在する第1ラインパターンマスクを形成する工程、
前記第１ラインパターンマスクをマスクとして、前記ハードマスク層をエッチングしてハードマスクフィンを形成する工程、
前記第１ラインパターンマスクを除去した後、前記下部電極上を通過し、前記第１の方向と交差する第２の方向に延在する第２ラインパターンマスクを形成する工程、
前記第２ラインパターンマスクをマスクとして、前記ハードマスクフィンをエッチングしてハードマスクピラーを形成する工程、
前記ハードマスクピラーをマスクとして前記ヒータ電極層をエッチングしてヒータ電極を形成する工程、
とを備える半導体装置の製造方法。
【請求項１０】
前記第１及び第２ラインパターンマスクは、フォトレジスト膜のサイドウォールとして形成される請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記ヒータ電極を形成する工程に続いて、前記ハードマスクピラーとヒータ電極との積層構造を覆って前記ヒータ電極の高さよりも薄い膜厚の第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、少なくとも前記ハードマスクピラー上面が露出するまで前記第２の絶縁膜と前記第１の絶縁膜とを平坦化する工程と、を備える請求項９又は１０に記載の半導体装置の製造方法。
【請求項１２】
前記第２の絶縁膜と前記第１の絶縁膜とを平坦化する工程の後、前記ハードマスクピラーを除去する工程と、前記ハードマスクピラーを除去して形成された孔部に相変化材料を充填する工程と、前記相変化材料上に前記ヒータ電極に対向する上部電極を形成する工程と、を備える請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第２の絶縁膜と前記第１の絶縁膜とを平坦化する工程は、前記ヒータ電極上面が露出するまで行う請求項１１に記載の半導体装置の製造方法。
【請求項１４】
前記ヒータ電極上に相変化材料層と前記ヒータ電極に対向する上部電極とを形成する工程を有する請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第１の絶縁膜が耐酸化性の絶縁膜であり、前記第２の絶縁膜が酸素を含む絶縁膜である請求項１１乃至１４のいずれか１項に記載の半導体装置の製造方法。
【請求項１６】
前記第１の絶縁膜が窒化シリコン膜であり、前記第２の絶縁膜が酸化シリコン膜である請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記下部電極は、下層層間絶縁膜中に形成されたコンタクトプラグである請求項９乃至１６のいずれか１項に記載の半導体装置の製造方法。
【請求項１８】
下部電極上に立設するピラー形状のヒータ電極と、前記ヒータ電極を囲む層間絶縁膜と、前記ヒータ電極の上面に接する相変化材料と、前記相変化材料を介して前記ヒータ電極と対向する上部電極とを備えた相変化メモリ素子を含む半導体装置の製造方法であって、
前記ピラー形状のヒータ電極をダブルパターニング法により形成した後、前記層間絶縁膜を形成することを特徴とする製造方法。
【請求項１９】
前記層間絶縁膜として、前記ヒータ電極を取り囲む耐酸化性の第１の絶縁膜と、酸素を含む第２の絶縁膜とを形成する請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記第１の絶縁膜が窒化シリコン膜であり、前記第２の絶縁膜が酸化シリコン膜である請求項１９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、詳しくは相変化メモリ型半導体装置とその製造方法に関する。
【背景技術】
【０００２】
携帯機器等における情報記憶手段として広く用いられている不揮発性メモリに関し、相変化材料の抵抗値変化を利用した相変化メモリ（Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｍｅｍｏｒｙ；以下ＰＲＡＭと記す）の開発が行われている。
【０００３】
ＰＲＡＭは、結晶状態によって電気的抵抗が変わる相変化層（カルコゲナイド半導体薄膜等）をメモリセルに利用する素子である。相変化メモリに使用されるカルコゲナイド半導体としては、Ｇｅ（ゲルマニウム）、Ｔｅ（テルル）およびＳｂ（アンチモン）の化合物であるＧｅＳｂＴｅ（以下、ＧＳＴという）、あるいは、ＡｓＳｂＴｅやＳｅＳｂＴｅ等が知られている。
【０００４】
カルコゲナイド半導体は、非結晶状態と、結晶状態の２つの安定した状態をとることができ、非結晶状態から結晶状態に移行させるためには、エネルギー障壁を超える熱を供給する必要がある。非結晶状態は高抵抗を示し、これをデジタル値の「１」に対応させ、結晶状態は低抵抗を示し、これをデジタル値の「０」に対応させることにより、デジタル情報の記憶が可能となる。そして、カルコゲナイド半導体を介して流れる電流量（あるいは電圧降下）の差を検出することによって、記憶情報が「１」であるか、「０」であるかを判定することが可能となる。
【０００５】
カルコゲナイド半導体の相変化のために供給される熱としては、ジュール熱が利用される。すなわち、ピーク値ならびに時間幅が異なるパルスをカルコゲナイド半導体に供給することによって、電極とカルコゲナイド半導体との接触面近傍においてジュール熱を生じさせ、このジュール熱により相変化を生じさせる。
【０００６】
具体的には、カルコゲナイド半導体に、その溶融点の付近の熱を短時間供給した後に、急速に冷却すれば、カルコゲナイド半導体は非結晶状態になる。一方、カルコゲナイド半導体に溶融点に比べて低い結晶化温度を長時間にかけて供給した後に冷却すれば、カルコゲナイド半導体は結晶状態になる。
【０００７】
非結晶状態から結晶状態に移行させることを「セット（結晶化過程）」といい、このとき、カルコゲナイド半導体に与えられるパルスを「セットパルス」という。ここで、結晶化に最低限必要な温度（結晶化温度）をＴｃとし、結晶化に最低限必要な時間（結晶化時間）をｔｒとする。その逆に、結晶状態から非結晶状態に移行させることを「リセット（非結晶化過程）」といい、このとき、カルコゲナイド半導体に与えられるパルスを「リセットパルス」という。このとき、カルコゲナイド半導体に与えられる熱は融点Ｔｍ付近の熱であり、カルコゲナイド半導体は溶融後に急冷される。
【０００８】
消費電力を低減するために、より小さな径のヒータ電極を形成することが必要である。そのために、ヒータ電極用の開口部の側面部にシリコン窒化膜等の絶縁膜でサイドウォールを形成し、その内部にヒータ電極材料を充填すると言う手法が知られている（特許文献１，２）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００８−７１７９７号公報
【特許文献２】特開２００９−２１２２０２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
従来のヒータ電極の形成方法について、図１３を参照して説明する。まず、下部電極としてコンタクトプラグ３２が形成された第１層間膜３１上に第２層間膜３３を形成し、フォトリソグラフィーにより孔３４Ａのパターニングを行う（図１３（ａ））。次に、絶縁膜によるサイドウォール３５を形成して開口径の縮小された孔部３４Ｂとする（図１３（ｂ））。孔部３４Ｂ内にヒータ電極用導電材を充填し、ヒータ電極３６を形成する（図１３（ｃ））。ヒータ径を縮小するには、サイドウォール３５の膜厚を厚くすることが考えられるが、図１３（ｂ）の破線部で示すように、サイドウォール用絶縁膜は側壁部と同等の膜厚が堆積されるため、これをエッチバックで除去する必要がある。膜厚を厚くすると、開口部底での開口性を確保するためには、オーバーエッチングを施す必要がある。オーバーエッチング量を増やすと、孔３４Ａ側壁に残すべきサイドウォールの膜厚が減少するため、ヒータ電極と相変化層との接触面積減少の点では逆効果となる。特許文献２では、サイドウォールで囲まれたヒータ電極の先端部を更に先鋭化することが提案されているが、工程数が増加するため、更に改善の余地がある。
【課題を解決するための手段】
【００１１】
すなわち、本発明の一実施形態によれば、
下部電極と
前記下部電極上に立設するピラー形状のヒータ電極と、
前記ヒータ電極の上面に接する相変化材料と、
前記相変化材料を介して前記ヒータ電極の上方に配置される上部電極と
前記ヒータ電極の周りを囲むサイドウォール部と、前記ヒータ電極間に連続する底面部を構成する第１の絶縁膜と、前記第１の絶縁膜の底面部上に形成された第２の絶縁膜を含むことを特徴とする半導体装置、
が提供される。
【００１２】
また、本発明の別の実施形態では、
下部電極上に、ヒータ電極材料層及びハードマスク層の積層構造を形成する工程、
前記ハードマスク層上に前記下部電極上を通過し、第1の方向に延在する第1ラインパターンマスクを形成する工程、
前記第１ラインパターンマスクをマスクとして、前記ハードマスク層をエッチングしてハードマスクフィンを形成する工程、
前記第１ラインパターンマスクを除去した後、前記下部電極上を通過し、前記第１の方向と交差する第２の方向に延在する第２ラインパターンマスクを形成する工程、
前記第２ラインパターンマスクをマスクとして、前記ハードマスクフィンをエッチングしてハードマスクピラーを形成する工程、
前記ハードマスクピラーをマスクとして前記ヒータ電極層をエッチングしてヒータ電極を形成する工程、
とを備える半導体装置の製造方法、が提供される。
【００１３】
更に、本発明の別の実施形態によれば、
下部電極上に立設するピラー形状のヒータ電極と、前記ヒータ電極を囲む層間絶縁膜と、前記ヒータ電極の上面に接する相変化材料と、前記相変化材料を介して前記ヒータ電極と対向する上部電極とを備えた相変化メモリ素子を含む半導体装置の製造方法であって、
前記ピラー形状のヒータ電極をダブルパターニング法により形成した後、前記層間絶縁膜を形成することを特徴とする製造方法、が提供される。
【発明の効果】
【００１４】
本発明によれば、従来のようにサイドウォールの形成された孔部にヒータ電極を埋め込み形成するのではなく、平坦な膜をダブルパターニングによりフォトリソグラフィー限界以下の微細なピラー形状とすることができ、電流密度を上げ、発熱効率を向上させ、書き換え（相変化）に必要な電流を低減することが可能となる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施形態になる半導体装置を説明する概略図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’断面図を示す。
【図２】本発明の一実施形態になる半導体装置の製造方法を説明する工程断面図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’断面図を示す。
【図３】本発明の一実施形態になる半導体装置の製造方法を説明する工程断面図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’断面図を示す。
【図４】本発明の一実施形態になる半導体装置の製造方法を説明する工程断面図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’断面図、（ｃ）は（ａ）のＢ−Ｂ’断面図を示す。
【図５】本発明の一実施形態になる半導体装置の製造方法を説明する工程断面図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’断面図、（ｃ）は（ａ）のＢ−Ｂ’断面図を示す。
【図６】本発明の一実施形態になる半導体装置の製造方法を説明する工程断面図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’断面図、（ｃ）は（ａ）のＢ−Ｂ’断面図を示す。
【図７】本発明の一実施形態になる半導体装置の製造方法を説明する工程断面図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’断面図、（ｃ）は（ａ）のＢ−Ｂ’断面図を示す。
【図８】本発明の一実施形態になる半導体装置の製造方法を説明する工程断面図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’断面図を示す。
【図９】本発明の一実施形態になる半導体装置の製造方法を説明する工程断面図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’断面図を示す。
【図１０】本発明の別の実施形態になる半導体装置の構造を示す模式的断面図である。
【図１１】本発明の別の実施形態になる半導体装置の構造を示す模式的断面図である。
【図１２】本発明の別の実施形態になる半導体装置の構造を示す模式的断面図である。
【図１３】従来のヒータ電極の製造工程を説明する工程断面図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態について図面を参照して説明する。
【００１７】
（実施形態例１）
図１は、本発明の一実施形態になる半導体装置を説明する概略断面図である。第１層間絶縁膜１中には、図示しない半導体基板上に形成された半導体素子に電気的に接続された、コンタクトプラグ２が設けられており、コンタクトプラグ２の上面にはピラー形状のヒータ電極３Ｐとヒータ電極３Ｐ上部にＧＳＴ等の相変化材料層１１が積層される。クークで、コンタクトプラグ２は、相変化メモリ素子において下部電極として機能する。ヒータ電極３Ｐと相変化材料層１１との積層構造を取り囲みサイドウォール状の第１の絶縁膜９が設けられており、第１の絶縁膜９は第１層間絶縁膜２上でヒータ電極間に連続する底面部を構成している。第１の絶縁膜９上にはヒータ電極間の空隙を埋める第２の絶縁膜１０が形成されている。第２の絶縁膜は第１の絶縁膜とは異なる材料であり、例えば、第１の絶縁膜としては窒化シリコン膜などが使用でき、第２の絶縁膜としては酸化シリコン膜などが使用できる。これら第１及び第２の絶縁膜を合わせて第２層間絶縁膜という。
【００１８】
第２層間絶縁膜上にはヒータ電極３Ｐと対向する上部電極１２が設けられおり、ヒータ電極３Ｐと上部電極１２との間に所定の電圧を印加することで、相変化材料層１１の結晶状態を制御することができる。例えば、ＧＳＴに融点（約６１０℃）付近の熱を短時間（１〜１０ｎｓ）に供給した後に、急速に冷却（約１ｎｓ）すれば、ＧＳＴは非結晶状態になる。一方、ＧＳＴに結晶化温度（約４５０℃）の熱を長時間（３０〜５０ｎｓ）印加した後に冷却すれば、ＧＳＴは結晶状態になる。本発明では、ヒータ電極の上面積が小さいため、相変化材料層１１にこのような状態変化を実施するための消費電力が少なくなり、低消費電力の半導体装置とすることができる。
【００１９】
次に、本実施形態例になる半導体装置の製造方法について、図２〜図９を参照して説明する。
【００２０】
図２に示すように、第１層間絶縁膜１中に、図示しない半導体基板上に形成された半導体素子に電気的に接続された、コンタクトプラグ２を形成する。コンタクトプラグ２は、相変化メモリ素子の下部電極を構成し、例えば、タングステン（Ｗ）などの金属プラグを用いることができる。簡略化のために図示していないが、コンタクトプラグ２は、バリアメタル（Ｔｉ／ＴｉＮ）とＷプラグとで構成することができる。
【００２１】
第１層間絶縁膜１上にはヒータ電極材料層３とハードマスク層４の積層膜が形成される。ヒータ電極材料層としてはコンタクトプラグ２よりも若干高抵抗な材料、例えば、窒化チタン膜などが使用できる。ハードマスク層４には後工程で除去が容易な材料が用いられ、ここでは、ポリシリコンやアモルファスカーボン膜などを用いることができる。更にハードマスク層４の上に第１フォトレジストパターン５が図２（ａ）の紙面上下方向（第１の方向）に延在するラインパターンとして形成され、その両側壁には、窒化シリコン膜などの第１サイドウォール６が形成される。第１サイドウォール６がコンタクトプラグ２のほぼ中心を通過するように、第１サードウォール６の膜厚及び第１フォトレジストパターン５の幅が調整される。第１サイドウォール６を、第１のラインパターンマスクという。第１サードウォール６の膜厚は、フォトリソグラフィー限界以下の膜厚であり、例えば、２０ｎｍ以下、好ましくは１０ｎｍ以下の膜厚である。第１サードウォール６の膜厚の下限は、これをマスクに用いたハードマスク層４のパターニングが正常に実施でき、形成されるハードマスクフィンの強度が保てる範囲で調整すればよい。
【００２２】
次に、図３に示すように、第１フォトレジストパターン５を除去した後、第１サイドウォール６をマスクにハードマスク層４をドライエッチングによりエッチングし、ハードマスクフィン４Ｆを形成する。
【００２３】
残存する第１サイドウォール６を除去した後、図２（ａ）の第１の方向と交差（直交）する第２の方向に延在する第２フォトレジストパターン７を形成し、更に窒化シリコン膜などの第２サイドウォール８を形成する（図４）。第２サイドウォール８は、ハードマスクフィン４Ｆの側壁にも形成される。第２フォトレジストパターン７の側壁部の第２サイドウォール８がコンタクトプラグ２のほぼ中心を通過するように、第２サイドウォール８の膜厚及び第２フォトレジストパターン７の幅が調整される。第２フォトレジストパターン７の側壁部の第２サイドウォール８を、第２のラインパターンマスクという。第２サードウォール８の膜厚は、フォトリソグラフィー限界以下の膜厚であり、例えば、２０ｎｍ以下、好ましくは１０ｎｍ以下の膜厚である。第２サイドウォール８の膜厚の下限は、これをマスクに用いたハードマスクフィン４Ｆのパターニングが正常に実施でき、形成されるハードマスクピラー４Ｐの強度が保てる範囲で調整すればよい。
【００２４】
次に、図５に示すように、第２フォトレジストパターン７を除去した後、第２サイドウォール８をマスクにハードマスクフィン４Ｆをドライエッチングによりエッチングし、ハードマスクピラー４Ｐを形成する。更に、第２サイドウォール８を除去した後、ハードマスクピラー４Ｐをマスクにドライエッチングによりヒータ電極材料層３をエッチングし、ピラー形状のヒータ電極３Ｐを形成する。
【００２５】
図６に示すように、全面に第１の絶縁膜９を成膜する。第１の絶縁膜９は、耐酸化性の絶縁膜であり、窒化シリコン膜などを用いることができる。第１の絶縁膜９は、ヒータ電極３Ｐの高さよりも薄い膜厚でコンフォーマルに形成される。第１の絶縁膜９は、ヒータ電極の加熱時に酸化シリコン膜などとの接触によりヒータ電極や後述する相変化材料層が酸化されるのを防止するために形成する。好ましくは５ｎｍ以上の膜厚で形成する。
【００２６】
次に、図７に示すように、全面に第２の絶縁膜１０として酸化シリコン膜を第１の絶縁膜で覆ったピラー（４Ｐ及び３Ｐ）以上の高さまで形成する。
【００２７】
化学機械研磨（ＣＭＰ）法などにより第２の絶縁膜１０及び第１の絶縁膜９を研磨、平坦化し、ハードマスクピラー４Ｐを露出させる（図８）。次に、ハードマスクピラー４Ｐを選択的に除去し（図９）、その後、相変化材料１１をハードマスクピラー４Ｐを除去して形成した孔に充填し、上面に上部電極１２を形成することで図１に示す相変化メモリ素子が完成する。
【００２８】
本実施形態例では、第１ラインパターンマスク及び第２ラインパターンマスクとして、フォトレジストの側壁に形成した第１サイドウォール６及び第２サイドウォール８を用いているが、これに限定されず、フォトリソグラフィーにより形成したラインパターンをスリミングするなど、公知のダブルパターニング技術を用いることが可能である。
【００２９】
このように、本発明によれば、ダブルパターニングによりヒータ電極３Ｐと相変化材料との接触面積を、ヒータ電極３Ｐと下部電極（コンタクトプラグ２）とのコンタクト抵抗を犠牲にせず、又、煩雑な工程を必要とせずに削減でき、電流密度を上げ、発熱効率を向上させ、書き換え（相変化）に必要な電流を低減することが可能となる。
【００３０】
（実施形態例２）
図１０は、本発明の実施形態例２に係る相変化メモリ素子の断面図を示しており、ヒータ電極３Ｐのみが第１の絶縁膜９のサイドウォール部で囲まれた構造を示している。このような構造は、実施形態例１の図８におけるＣＭＰ工程をヒータ電極３Ｐの上面が露出するまで実施した後、相変化材料層と上部電極層を形成し、それぞれをパターニングして相変化材料１１及び上部電極１２を形成することで製造することができる。また、ハードマスク層４として、実施形態例１では第１の絶縁膜９、第２の絶縁膜１０と別の材料で形成する例を示したが、本実施形態例では第１の絶縁膜９もしくは第２の絶縁膜１０と同じ材料をハードマスク層４に使用することができる。
【００３１】
（実施形態例３）
図１１は、本発明の更に別の実施形態例を示す。図１においては、相変化材料１１を第１の絶縁膜９のサイドウォール部で囲まれた部分のみに残して除去していたが、相変化材料１１は、初期状態で高抵抗の非晶質であるため、図１１に示すように連続して残しておいてもよい。また、これは、実施形態例２においても適用することができる。
【００３２】
（実施形態例４）
図１２は、本発明の実施形態例４を示す断面図であり、実施形態例１において第１の絶縁膜９を省略した状態を示す。ヒータ電極材料３及び相変化材料１１が酸化の影響をあまり受けない材料である場合、あるいは第２の絶縁膜が酸化シリコン膜以外であれば酸化防止のための第１の絶縁膜９は不要となる。
【００３３】
以上の実施形態例では、コンタクトプラグ２を下部電極とし、上部電極として独立した電極を用いる場合を説明しているが、これに限定されず、下層の配線層と上層の配線層をマトリクス状に交差させ、それぞれを下部電極及び上部電極するマトリクスアレイ状の相変化メモリ素子とすることも可能である。
【符号の説明】
【００３４】
１  第１層間絶縁膜
２  コンタクトプラグ（下部電極）
３  ヒータ電極材料層
３Ｐ  ヒータ電極
４  ハードマスク層
４Ｆ  ハードマスクフィン
４Ｐ  ハードマスクピラー
５  第１フォトレジストパターン
６  第１サイドウォール
７  第２フォトレジストパターン
８  第２サイドウォール
９  第１の絶縁膜
１０  第２の絶縁膜
１１  相変化材料
１２  上部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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