(57)【要約】      （修正有）【課題】高耐圧と低オン抵抗とを両立させることができるＩＩＩ族窒化物半導体を用いた半導体装置を提供する。【解決手段】第１の層３０は、基板１０の第１の面の上方に設けられ第１導電型のＩＩＩ族窒化物半導体を用いて形成されている。第２の層４０は、第１の層３０上に設けられ、第２導電型のＩＩＩ族窒化物半導体を用いて形成されている。第３の層５０は、第２の層４０の表面のうち第１の領域上に部分的に設けられ第１導電型のＩＩＩ族窒化物半導体を用いて形成されている。ゲート電極７０は、一端が第３の層５０の表面上方にあり、第２の層４０を介して、他端が第１の層３０内にあり、第１の層３０、第２の層４０および第３の層５０から絶縁されている。第１の電極９０は、第３の層に接続されている。第２の電極９５は第２の層４０の表面のうち第１の領域以外の第２の領域に接続されている。第３の電極９９は基板１０の第２の面上に設けられている。【選択図】図１
2015032745.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の第１の面の上方に設けられ、第１導電型のＩＩＩ族窒化物半導体を用いて形成された第１の層と、
前記第１の層上に設けられ、第２導電型のＩＩＩ族窒化物半導体を用いて形成された第２の層と、
前記第２の層の表面のうち第１の領域上に部分的に設けられ、第１導電型のＩＩＩ族窒化物半導体を用いて形成された第３の層と、
一端が前記第３の層の表面上方にあり、前記第２の層を介して、他端が前記第１の層内にあり、前記第１の層、前記第２の層および前記第３の層から絶縁されたゲート電極と、
前記第３の層に接続された第１の電極と、
前記第２の層の表面のうち前記第１の領域以外の第２の領域に接続された第２の電極と、
前記第１の面とは反対側の前記基板の第２の面上に設けられた第３の電極とを備えた半導体装置。
【請求項２】
前記第２の層の前記第２の領域を下段とし、前記第３の層の表面を上段とする段差があり、
前記第１の電極は、前記段差の上段に設けられており、
前記第２の電極は、前記段差の下段に設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記段差の側面の下部は、前記第２の層からなり、
前記段差の側面の上部は、前記第３の層からなることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１および前記第２の電極は、同一材料を用いて形成されていることを特徴とする請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記基板の第１の面と前記第１の層との間に設けられたバッファ層をさらに備え、
前記バッファ層は、ＡｌＮとＧａＮとを交互に積層した超格子構造、あるいは、ＡｌＧａＮのＡｌ含有比率を次第に変化させた組成傾斜ＡｌＧａＮ層を有し、
前記バッファ層の中間部分にＳｉまたはＧｅが含まれていることを特徴とする請求項１から請求項４のいずれか一項に記載の半導体装置。
【請求項６】
基板の第１の面の上方に、第１導電型のＩＩＩ族窒化物半導体を用いて第１の層を形成し、
前記第１の層上に、第２導電型のＩＩＩ族窒化物半導体を用いて第２の層を形成し、
前記第２の層の表面のうち第１の領域上に部分的に、第１導電型のＩＩＩ族窒化物半導体を用いて第３の層を形成し、
前記第３の層の表面から前記第２の層を貫通して前記第１の層に達し、前記第１の層、前記第２の層および前記第３の層から絶縁されたゲート電極を形成し、
前記第３の層上に第１の電極を形成し、
前記第２の層の表面のうち前記第１の領域以外の第２の領域上に第２の電極を形成し、
前記第１の面とは反対側の前記基板の第２の面上に第３の電極を形成することを具備した半導体装置の製造方法。
【請求項７】
前記第３の層の形成は、
前記第２の層の表面上に、第１導電型の不純物を導入しつつＩＩＩ族窒化物半導体をエピタキシャル成長させることによって前記第３の層の材料層を形成し、
前記第２の層の表面のうち前記第２の領域上にある前記第３の層の材料層を選択的に除去することを具備することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第３の層の形成は、
前記第２の層の表面のうち前記第２の領域上に絶縁膜を形成し、
前記絶縁膜をマスクとして用いて、前記第２の層の表面のうち前記第１の領域上に、第１導電型の不純物を導入しつつＩＩＩ族窒化物半導体を選択的にエピタキシャル成長させることを具備することを特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明による実施形態は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来からパワーアンプ回路、電源回路、モータ駆動回路等において半導体パワーデバイスが用いられている。半導体パワーデバイスでは、高耐圧、高速スイッチングおよび低オン抵抗等の性能が要求されている。これらの要求を満たすために窒化物半導体素子が開発されている。
【０００３】
窒化物半導体素子として高電子移動度トランジスタ(ＨＥＭＴ（High Electron Mobility Transistor）)、ヘテロ接合電界効果トランジスタ(ＨＦＥＴ（Heterojunction Field Effect Transistor）)等のヘテロ接合を利用した窒化ガリウム（ＧａＮ）系半導体素子が考えられている。
【０００４】
従来、ｎ型ＧａＮ層を形成するために、ｐ型ＧａＮ層の一部にｎ型不純物をイオン注入していた。しかし、この場合、ｐ型領域にｎ型不純物を注入するため、ｎ型ＧａＮ層の抵抗が高くなるおそれがあった。また、ｎ型ＧａＮ層の抵抗を低くするためにｐ型ＧａＮ層の濃度を低下させると、ｐ型ＧａＮ層とその上の電極との接触抵抗が高くなる。従って、縦型構造のＧａＮ系半導体素子では、低オン抵抗を実現することが困難であった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９-１７７１１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
低オン抵抗を実現することができるＩＩＩ族窒化物半導体を用いた半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本実施形態による半導体装置は基板を備える。第１の層は、基板の第１の面の上方に設けられ第１導電型のＩＩＩ族窒化物半導体を用いて形成されている。第２の層は、第１の層上に設けられ、第２導電型のＩＩＩ族窒化物半導体を用いて形成されている。第３の層は、第２の層の表面のうち第１の領域上に部分的に設けられ第１導電型のＩＩＩ族窒化物半導体を用いて形成されている。ゲート電極は、一端が第３の層の表面上方にあり、第２の層を介して、他端が第１の層内にあり、第１の層、第２の層および第３の層から絶縁されている。第１の電極は、第３の層に接続されている。第２の電極は第２の層の表面のうち第１の領域以外の第２の領域に接続されている。第３の電極は第１の面とは反対側の基板の第２の面上に設けられている。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に従った縦型ＧａＮ半導体装置１００の構成の一例を示す断面図。
【図２】第１の実施形態による半導体装置１００の製造方法の一例を示す断面図。
【図３】図２に続く、製造方法を示す断面図。
【図４】図３に続く、製造方法を示す断面図。
【図５】図４に続く、製造方法を示す断面図。
【図６】第２の実施形態に従った縦型ＧａＮ半導体装置２００の構成の一例を示す断面図。
【図７】第２の実施形態による半導体装置２００の製造方法の一例を示す断面図。
【図８】図７に続く、製造方法を示す断面図。
【図９】第３の実施形態に従った縦型ＧａＮ半導体装置３００（以下、半導体装置３００ともいう）の構成の一例を示す断面図。
【発明を実施するための形態】
【０００９】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。
【００１０】
以下の本実施形態において、ＩＩＩ族窒化物半導体として窒化ガリウム（ＧａＮ）を用いている。しかし、窒化ガリウム（ＧａＮ）に代えて、窒化アルミニウム（ＡｌＮ）、窒化インジウム（ＩｎＮ）をＩＩＩ族窒化物半導体として用いてもよい。以下、ＩＩＩ族窒化物半導体を窒化ガリウム（ＧａＮ）として説明する。
【００１１】
（第１の実施形態）
図１は、第１の実施形態に従った縦型ＧａＮ半導体装置１００（以下、半導体装置１００ともいう）の構成の一例を示す断面図である。半導体装置１００は、基板１０と、バッファ層２０と、ｎ型ＧａＮ層３０と、ｐ型ＧａＮ層４０と、ｎ型ＧａＮ層５０と、ゲート絶縁膜６０と、ゲート電極７０と、層間絶縁膜８０と、ソース電極９０と、電荷引抜き電極９５と、ドレイン電極９９とを備えている。
【００１２】
基板１０は、例えば、シリコン基板、ＧａＮ基板またはＳｉＣ基板等である。基板１０の導電型は特に限定しないが、ｎ型ＧａＮ層３０と同じ導電型（例えば、ｎ型）であることが好ましい。以下ではｎ型シリコン基板を用いた場合を例示する。
【００１３】
バッファ層２０は、基板１０の表面（第１の面）上に設けられている。バッファ層２０は、例えば、ＡｌＮとＧａＮとを交互に積層した超格子構造、あるいは、ＡｌＧａＮのＡｌ含有比率を基板１０の表面からｎ型ＧａＮ層３０へ向かって次第に低下させた組成傾斜ＡｌＧａＮ層を用いて形成される。バッファ層２０が基板１０と積層構造体（３０、４０および５０）との間に介在することによって、歪みや反りを抑制することができる。また、バッファ層２０は、その上に形成されるｎ型ＧａＮ層３０、ｐ型ＧａＮ層４０およびｎ型ＧａＮ層５０を含む積層構造体の結晶性を向上させるとともに、縦方向の抵抗を低くすることができる。ｎ型ＧａＮ層５０の厚みは、例えば、約１００ｎｍ〜２００ｎｍである。
【００１４】
バッファ層２０上に、第１の層としてのｎ型ＧａＮ層３０が設けられている。ｎ型ＧａＮ層３０は、ｎ型不純物（例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ））を含むＧａＮを用いて形成されている。ｎ型ＧａＮ層３０上に、第２の層としてのｐ型ＧａＮ層４０が設けられている。ｐ型ＧａＮ層４０は、ｐ型不純物（例えば、マグネシウム（Ｍｇ））を含むＧａＮを用いて形成されている。さらに、第３の層としてのｎ型ＧａＮ層５０がｐ型ＧａＮ層４０の表面のうち第１の領域ＳＲ１上に部分的に設けられている。ｎ型ＧａＮ層５０は、ｎ型不純物を含むＧａＮを用いて形成されている。ｎ型ＧａＮ層３０、ｐ型ＧａＮ層４０およびｎ型ＧａＮ層５０は、ＧａＮの積層構造体を形成している。ＧａＮの積層構造体およびバッファ層２０の厚みは、仕様によって異なるが、例えば、半導体装置１００が６００Ｖの耐圧を有するためには、約３μｍ以上であることが好ましい。
【００１５】
トレンチＴＲは、ｎ型ＧａＮ層５０の表面からｐ型ＧａＮ層４０を貫通してｎ型ＧａＮ層３０に達するように形成されている。ゲート絶縁膜６０は、トレンチＴＲの内面およびｎ型ＧａＮ５０の表面ＵＳ５０の一部を被覆するように形成されている。ゲート絶縁膜６０は、例えば、シリコン酸化膜等の絶縁膜を用いて形成されている。さらに、ゲート電極７０は、ゲート絶縁膜６０を介してトレンチＴＲ内に埋め込まれている。ゲート電極７０は、例えば、Ａｕ／Ｎｉ等の金属積層膜またはドープトポリシリコン等の導電性材料を用いて形成されている。これにより、ゲート電極７０は、ｎ型ＧａＮ層５０の表面ＵＳ５０からｐ型ＧａＮ層４０を貫通してｎ型ＧａＮ層３０に達するトレンチゲート電極として機能する。即ち、ゲート電極７０は、その一端がｎ型ＧａＮ層５０の表面ＵＳ５０上方にあり、ｐ型ＧａＮ層４０を介して、他端がｎ型ＧａＮ層３０内にある。
【００１６】
層間絶縁膜８０は、ｎ型ＧａＮ層５０の表面ＵＳ５０および側面ＳＳ５０、並びに、ｐ型ＧａＮ層４０の表面のうち第２の領域ＳＲ２上に設けられている。層間絶縁膜８０は、例えば、シリコン酸化膜等の絶縁膜を用いて形成されている。層間絶縁膜８０は、ゲート絶縁膜６０と同一材料で形成されていてもよく、あるいは、ゲート絶縁膜６０と異なる材料で形成されていてもよい。
【００１７】
第１の電極としてのソース電極９０は、ｎ型ＧａＮ層５０の表面ＵＳ５０上に設けられており、ｎ型ＧａＮ層５０とオーミック接合により接続されている。ソース電極９０は、ｎ型ＧａＮ層５０とオーミック接合可能な材料であればよく、例えば、ＴｉＡｌ等の金属材料を用いて形成されている。
【００１８】
電荷引抜き電極９５は、ｐ型ＧａＮ層４０の表面の第２の領域ＳＲ２上に設けられており、ｐ型ＧａＮ層４０とオーミック接合により接続されている。尚、第２の領域ＳＲ２は、ｐ型ＧａＮ層４０の表面のうち第１の領域ＳＲ１以外の表面領域である。
【００１９】
第２の電極としての電荷引抜き電極９５は、ｐ型ＧａＮ層４０とオーミック接合可能な材料であればよく、例えば、  Ａｕ／Ｎｉ等の金属積層膜を用いて形成されている。電荷引抜き電極９５をＡｕ／Ｎｉの金属積層膜で形成する場合、Ｎｉ層を下層としてｐ型ＧａＮ層４０に接触させ、そのＮｉ層の上にＡｕ層を形成する。これにより、電荷引抜き電極９５は、ｐ型ＧａＮ層４０とオーミック接合することができ、かつ、低抵抗電極となる。
【００２０】
第３の電極としてのドレイン電極９９は、基板１０の裏面（第２の面）上に設けられている。ドレイン電極９９は、ソース電極９０と同様に、例えば、Ｔｉ／Ａｌ等の金属材料を用いて形成されている。
【００２１】
半導体装置１００は、縦型ＦＥＴであり、ゲート絶縁膜６０の近傍にあるｐ型ＧａＮ層４０にチャネルが形成される。従って、ゲート電極７０の電圧を制御することによって、ゲート絶縁膜６０とｐ型ＧａＮ層４０との境界部にチャネルが形成される。ドレイン電極９９からの電流は、基板１０、バッファ層２０、ｎ型ＧａＮ層３０を介してチャネルを通過し、さらに、ｎ型ＧａＮ層５０を通過してソース電極９０へと流れる。
【００２２】
ｐ型ＧａＮ層４０をフローティング状態にすると、ホールがｐ型ＧａＮ層４０に蓄積され、半導体装置１００がアバランシェ降伏するおそれがある。そこで、アバランシェ降伏を抑制するために、電荷引抜き電極９５が必要となる。電荷引抜き電極９５は、所定の電圧（例えば、接地電位）に固定されており、ｐ型ＧａＮ層４０に蓄積されるホールを引き抜く機能を有する。
【００２３】
ここで、段差ＳＴについて説明する。本実施形態によるｎ型ＧａＮ層５０は、ｐ型ＧａＮ層４０の表面のうち第１の領域ＳＲ１上に設けられており、第２の領域ＳＲ２上には設けられていない。即ち、ｎ型ＧａＮ層５０は、ｐ型ＧａＮ層４０の表面上に部分的に設けられており、ｐ型ＧａＮ層４０の表面全体を被覆してはいない。従って、第１の領域ＳＲ１と第２の領域ＳＲ２との間には、ｎ型ＧａＮ層５０およびｐ型ＧａＮ層４０によって形成される段差ＳＴが存在する。段差ＳＴは、ｐ型ＧａＮ層４０の表面の第２の領域ＳＲ２を下段とし、ｎ型ＧａＮ層５０の表面ＵＳ５０を上段とする段差である。段差ＳＴの下段と上段との間には、ｎ型ＧａＮ層５０の側面ＳＳ５０がある。従って、段差ＳＴは、ｐ型ＧａＮ層４０の表面の第２の領域ＳＲ２、ｎ型ＧａＮ層５０の側面ＳＳ５０およびｎ型ＧａＮ層５０の表面ＵＳ５０によって形成される。
【００２４】
段差ＳＴがあることによって、ソース電極９０をｎ型ＧａＮ層５０の表面ＵＳ５０（段差ＳＴの上段）に形成し、かつ、電荷引抜き電極９５をｐ型ＧａＮ層４０の第２の領域ＳＲ２（段差ＳＴの下段）に形成することができる。即ち、段差ＳＴがあることによって、ソース電極９０および電荷引抜き電極９５の形成領域が確保され、ソース電極９０および電荷引抜き電極９５の形成が容易になる。これにより、アバランシェ降伏を抑制することができ、高耐圧を維持することができる。
【００２５】
また、例えば、ｎ型ＧａＮ層５０を形成するために、ｐ型ＧａＮ層４０にｎ型不純物（例えば、Ｓｉ、Ｇｅ）をイオン注入することが考えられる。しかし、この場合、ｐ型領域にｎ型不純物を注入するため、イオン注入した領域においてｎ型ＧａＮ層５０の抵抗が高くなるおそれがある。
【００２６】
これに対し、本実施形態は、ｎ型ＧａＮ層５０をｐ型ＧａＮ層４０上に選択エピタキシャル成長させている。これにより、ｐ型ＧａＮ層４０の表面に電荷引抜き電極９５の形成領域を確保するとともに、ｎ型ＧａＮ層５０の抵抗を低くすることができる。即ち、本実施形態によれば、ｎ型ＧａＮ層５０の低抵抗化、および、アバランシェ降伏を抑制するための電荷引抜き電極９５の形成領域の確保を実現することができる。その結果、本実施形態による半導体装置１００は、低オン抵抗と高耐圧とを両立させることができる。
【００２７】
図２〜図５は、本実施形態による半導体装置１００の製造方法の一例を示す断面図である。図２〜図５を参照して、半導体装置１００の製造方法を説明する。
【００２８】
まず、ＭＯＣＶＤ（Metalorganic Chemical Vapor Deposition）法を用いて、基板１０上にバッファ層２０を形成する。バッファ層２０は、上述の通り、ＡｌＮおよびＧａＮの超格子構造、あるいは、組成傾斜ＡｌＧａＮ層を有する。例えば、ＡｌＮおよびＧａＮの超格子構造を基板１０上に形成する場合、基板１０上にＡｌＮ層、ＧａＮ層、ＡｌＮ層、ＧａＮ層、ＡｌＮ層、ＧａＮ層・・・の順番でＡｌＮ層とＧａＮ層とを交互に積層する。これにより、バッファ層２０は、基板１０とｎ型ＧａＮ層３０との間の格子定数および熱膨張係数の相違によって生じる反りを吸収することができる。そして、バッファ層２０の最上層はＧａＮ層とする。これにより、バッファ層２０上にｎ型ＧａＮ層３０を容易に形成することができる。
【００２９】
例えば、組成傾斜ＡｌＧａＮ層を基板１０上に形成する場合、当初、ＡｌＧａＮにおけるＡｌの含有率を１００％とし、Ａｌの含有率を徐々に低下させながらＡｌＧａＮを堆積する。そして、バッファ層２０の最上部においてＡｌの含有率を０％にする。即ち、バッファ層２０の堆積当初、基板１０上にＡｌを堆積し、その後、Ａｌの含有率を低下させながらＡｌＧａＮを堆積し、最後に、ＧａＮを堆積する。これにより、基板１０の表面には、組成傾斜ＡｌＧａＮ層のＡｌ層が接し、ｎ型ＧａＮ層３０の底面には、組成傾斜ＡｌＧａＮ層のＧａＮ層が接する。これにより、バッファ層２０は、基板１０とｎ型ＧａＮ層３０との間の格子定数および熱膨張係数の相違によって生じる反りを吸収することができる。また、バッファ層２０上にｎ型ＧａＮ層３０を容易に形成することができる。
【００３０】
次に、ＭＯＣＶＤ法を用いて、バッファ層２０上にｎ型ＧａＮ層３０を堆積する。このとき、ｎ型不純物（例えば、Ｓｉ、Ｇｅ）を添加しながら、ＧａＮを堆積する。
【００３１】
次に、ＭＯＣＶＤ法を用いて、ｎ型ＧａＮ層３０上にｐ型ＧａＮ層４０を堆積する。このとき、ｐ型不純物（例えば、Ｍｇ）を添加しながら、ＧａＮを堆積する。これにより、図２に示す構造が得られる。
【００３２】
次に、リソグラフィ技術およびエッチング技術を用いて、図３に示すように、ｐ型ＧａＮ層４０の表面のうち第２の領域ＳＲ２上にマスク層ＭＳＫを形成する。マスク層ＭＳＫは、例えば、シリコン酸化膜等の絶縁膜である。マスク層ＭＳＫが第２の領域ＳＲ２を被覆することによって、ｎ型ＧａＮ層５０は第２の領域ＳＲ２上にはエピタキシャル成長しない。一方、マスク層ＭＳＫが形成されていない第１の領域ＳＲ１上には、ｎ型ＧａＮ層５０がエピタキシャル成長することができる。
【００３３】
次に、マスク層ＭＳＫをマスクとして用いて、ｎ型不純物（例えば、Ｓｉ、Ｇｅ）を導入しつつＧａＮをエピタキシャル成長させる。これにより、ｎ型ＧａＮ層５０は、ｐ型ＧａＮ層４０の表面のうち第１の領域ＳＲ１上に選択的にエピタキシャル成長する。ｎ型ＧａＮ層５０の選択エピタキシャル成長により、図３に示すように段差ＳＴが形成される。段差ＳＴにおいて、ｐ型ＧａＮ層４０の第２の領域ＳＲ２が下段であり、ｎ型ＧａＮ層５０の表面ＵＳ５０が上段である。
【００３４】
マスク層ＭＳＫを除去した後、リソグラフィ技術およびエッチング技術を用いて、ｎ型ＧａＮ層５０の表面ＵＳ５０からｐ型ＧａＮ層４０を貫通してｎ型ＧａＮ層３０に達するトレンチＴＲを形成する。これにより、図４に示す構造が得られる。
【００３５】
次に、トレンチＴＲの内面、ｎ型ＧａＮ層５０の表面ＵＳ５０および側面ＳＳ５０、ｐ型ＧａＮ層４０の表面の第２の領域ＳＲ２上にゲート絶縁膜６０を堆積する。
【００３６】
次に、トレンチＴＲ内にゲート電極７０の材料を埋め込む。リソグラフィ技術およびエッチング技術を用いて、ゲート電極７０の材料を加工する。これにより、図５に示すようにゲート電極７０が形成される。ゲート電極７０は、ｎ型ＧａＮ層５０の表面ＵＳ５０からｐ型ＧａＮ層４０を貫通してｎ型ＧａＮ層３０に達するように形成される。即ち、ゲート電極７０は、その一端がｎ型ＧａＮ層５０の表面ＵＳ５０上方にあり、ｐ型ＧａＮ層４０を介して、他端がｎ型ＧａＮ層３０内にあるように形成される。ゲート電極７０は、ゲート絶縁膜６０によってｎ型ＧａＮ層５０、ｐ型ＧａＮ層４０、ｎ型ＧａＮ層３０から絶縁されている。
【００３７】
次に、必要に応じて層間絶縁膜８０を堆積した後、リソグラフィ技術およびエッチング技術を用いて、ｎ型ＧａＮ層５０の表面ＵＳ５０上にコンタクトホールを形成する。続いて、ソース電極９０の材料を堆積した後、リソグラフィ技術およびエッチング技術を用いてソース電極９０の材料を加工する。これにより、図１に示すように、ソース電極９０がｎ型ＧａＮ層５０の表面ＵＳ５０上に形成される。
【００３８】
次に、必要に応じて層間絶縁膜８０を再度堆積した後、リソグラフィ技術およびエッチング技術を用いて、ｐ型ＧａＮ層４０の表面の第２の領域ＳＲ２上にコンタクトホールを形成する。続いて、電荷引抜き電極９５の材料を堆積した後、リソグラフィ技術およびエッチング技術を用いて電荷引抜き電極９５の材料を加工する。これにより、図１に示すように、電荷引抜き電極９５がｐ型ＧａＮ層４０の第２の領域ＳＲ２上に形成される。
【００３９】
このように、ソース電極９０は、ｎ型ＧａＮ層５０の表面ＵＳ５０（段差ＳＴの上段）に形成され、電荷引抜き電極９５は、ｐ型ＧａＮ層４０の第２の領域ＳＲ２（段差ＳＴの下段）に形成される。
【００４０】
次に、基板１０の裏面にドレイン電極９９を形成する。これにより、図１に示す半導体装置１００が完成する。
【００４１】
本実施形態によれば、ｐ型ＧａＮ層４０の表面のうち第１の領域ＳＲ１上にｎ型ＧａＮ層５０を選択的にエピタキシャル成長させている。これにより、ｐ型ＧａＮ層４０の表面の第２の領域ＳＲ２を下段とし、ｎ型ＧａＮ層５０の表面ＵＳ５０を上段とする段差ＳＴが形成される。段差ＳＴがあることによって、ソース電極９０をｎ型ＧａＮ層５０の表面ＵＳ５０（段差ＳＴの上段）に形成し、かつ、電荷引抜き電極９５をｐ型ＧａＮ層４０の第２の領域ＳＲ２（段差ＳＴの下段）に形成することができる。即ち、ソース電極９０および電荷引抜き電極９５の形成領域が確保され、ソース電極９０および電荷引抜き電極９５の形成が容易になる。これにより、アバランシェ降伏を抑制することができ、高耐圧を維持することができる。
【００４２】
また、ｎ型ＧａＮ層５０をｐ型ＧａＮ層４０上に選択エピタキシャル成長させている。これにより、電荷引抜き電極９５の形成領域を確保するとともに、ｎ型ＧａＮ層５０の抵抗を低くすることができる。その結果、本実施形態による半導体装置１００は、高耐圧と低オン抵抗とを両立させることができる。
【００４３】
（変形例１）
本実施形態において、バッファ層２０は、ＡｌＮとＧａＮとを交互に積層した超格子構造、あるいは、Ａｌ含有比率を次第に変化させた組成傾斜ＡｌＧａＮ層である。本変形例では、このようなバッファ層２０にＳｉまたはＧｅを導入する。
【００４４】
基板１０がシリコン基板である場合、バッファ層２０の底部には、シリコンが拡散している可能性がある。また、バッファ層２０上にあるｎ型ＧａＮ層３０は、ＳｉまたはＧｅを含む。従って、バッファ層２０の上部にも、シリコンが拡散している可能性がある。即ち、バッファ層２０の底部および上部は、ｎ型層になっていると考えられる。
【００４５】
本変形例では、バッファ層２０の中間部分（中間層）にもＳｉまたはＧｅを導入する。これによって、バッファ層２０の中間部分もｎ型の超格子構造またはｎ型の組成傾斜ＡｌＧａＮ層となる。バッファ層２０の全体をｎ型にすることによって、バッファ層２０の抵抗が低下する。半導体装置１００は縦型ＦＥＴであるため、バッファ層２０の抵抗を低下させることによって、半導体基板１００のオン抵抗をさらに低下させることができる。尚、ｎ型不純物は、バッファ層２０の形成時に導入すればよい。
【００４６】
（変形例２）
ソース電極９０および電荷引抜き電極９５は、ｐ型ＧａＮ層４０およびｎ型ＧａＮ層５０にオーミック接合可能な限りにおいて、同一材料を用いて形成されてもよい。この場合、ソース電極９０および電荷引抜き電極９５のそれぞれ個別のコンタクトホールを形成する必要はなく、共通のコンタクトホールを形成すればよい。また、電極材料の堆積および加工も共通にすることができる。従って、リソグラフィ工程、エッチング工程の回数が少なくなり、製造工程が短縮され得る。
【００４７】
通常、ソース電極９０および電荷引抜き電極９５の電圧は等しく設定されていることが多い。従ってソース電極９０および電荷引抜き電極９５は共通電極であっても差し支えない。尚、変形例２は、変形例１と組み合わせることができる。
【００４８】
（第２の実施形態）
図６は、第２の実施形態に従った縦型ＧａＮ半導体装置２００（以下、半導体装置２００ともいう）の構成の一例を示す断面図である。第２の実施形態による半導体装置２００では、段差ＳＴの側面ＳＳの下部がｐ型ＧａＮ層４０からなり、段差ＳＴの側面ＳＳの上部がｎ型ＧａＮ層５０からなる。即ち、ｐ型ＧａＮ層４０の上部が除去されている。第２の実施形態のその他の構成は、第１の実施形態の対応する構成と同様でよい。
【００４９】
第２の実施形態による半導体装置２００も、段差ＳＴがあることによって、ソース電極９０をｎ型ＧａＮ層５０の表面ＵＳ５０（段差ＳＴの上段）に形成し、かつ、電荷引抜き電極９５をｐ型ＧａＮ層４０の第２の領域ＳＲ２（段差ＳＴの下段）に形成することができる。また、本実施形態は、ｎ型ＧａＮ層５０をｐ型ＧａＮ層４０上にエピタキシャル成長させている。従って、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００５０】
図７および図８は、第２の実施形態による半導体装置２００の製造方法の一例を示す断面図である。
【００５１】
まず、第１の実施形態と同様に、図２に示す構造を得る。次に、ｐ型ＧａＮ層４０上にｎ型不純物（例えば、Ｓｉ、Ｇｅ）を導入しつつＧａＮをエピタキシャル成長させる。
【００５２】
次に、リソグラフィ技術およびエッチング技術を用いて、ｎ型ＧａＮ層５０上にマスク層ＭＳＫを形成する。マスク層ＭＳＫは、ｎ型ＧａＮ層５０の形成領域上に残置され、それ以外の領域（第２の領域ＳＲ２）において除去される。これにより、図７に示す構造が得られる。
【００５３】
次に、マスク層ＭＳＫをマスクとして用いて、ｎ型ＧａＮ層５０をエッチングする。これにより、ｐ型ＧａＮ層４０の表面のうち第２の領域ＳＲ２上にあるｎ型ＧａＮ層５０の材料層を選択的に除去する。その結果、ｐ型ＧａＮ層４０の第２の領域ＳＲ２を下段とし、ｎ型ＧａＮ層５０の表面ＵＳ５０を上段とする段差ＳＴが形成される。また、このエッチング工程において、ｎ型ＧａＮ層５０だけでなく、ｐ型ＧａＮ層４０の上部もオーバーエッチングされる。従って、図８に示すように、段差ＳＴの側面ＳＳの上部は、ｎ型ＧａＮ層５０からなり、段差ＳＴの側面ＳＳの下部は、ｐ型ＧａＮ層からなる。
【００５４】
その後、第１の実施形態と同様に、トレンチＴＲ、ゲート絶縁膜６０、ゲート電極７０、ソース電極９０、電荷引抜き電極９５を形成する。これにより、図６に示す、半導体基板２００が完成する。
【００５５】
第２の実施形態によれば、ｎ型ＧａＮ層５０をｐ型ＧａＮ層４０の表面全面にエピタキシャル成長させた後、マスク層ＭＳＫを用いてｎ型ＧａＮ層５０を選択的にエッチングする。これにより、第１の実施形態と同様に、段差ＳＴが形成される。ｎ型ＧａＮ層５０を選択的にエッチングしているので、ｐ型ＧａＮ層４０の上部がオーバーエッチングされている。従って、段差ＳＴの側面ＳＳの上部にはｎ型ＧａＮ層５０が現れており、段差ＳＴの側面ＳＳの下部にはｐ型ＧａＮ層４０が現れている。
【００５６】
このように、エピタキシャル成長したｎ型ＧａＮ層５０を選択的にエッチングしても、段差ＳＴを形成することができる。これにより、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００５７】
さらに、第２の実施形態によれば、ｐ型ＧａＮ層４０の形成後、連続してｎ型ＧａＮ層５０を形成することができる。従って、ｐ型ＧａＮ層４０とｎ型ＧａＮ層５０との間にパーティクル等が侵入することを抑制できる。
【００５８】
さらに、上記変形例１、２は、第２の実施形態と組み合わせることができる。
【００５９】
（第３の実施形態）
図９は、第３の実施形態に従った縦型ＧａＮ半導体装置３００（以下、半導体装置３００ともいう）の構成の一例を示す断面図である。第３の実施形態による半導体装置３００では、ゲート電極７０がトレンチＴＲ内に完全には埋め込まれていない。しかし、ゲート電極７０は、ゲート絶縁膜６０を介して、トレンチＴＲの内面を被覆している。第３の実施形態のその他の構成は、第１の実施形態の対応する構成と同様でよい。従って、第３の実施形態は、第１の実施形態と同様の効果を得ることができる。また、第３の実施形態は、変形例１、２および／または第２の実施形態と組み合わせることもできる。
【００６０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００６１】
１００…縦型ＧａＮ半導体装置、１０…基板、２０…バッファ層、３０…ｎ型ＧａＮ層、４０…ｐ型ＧａＮ層、５０…ｎ型ＧａＮ層、６０…ゲート絶縁膜、７０…ゲート電極、８０…層間絶縁膜、９０…ソース電極、９５…電荷引抜き電極、９９…ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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