(57)【要約】【課題】複数のメモリに対して、データの読み出し、又は、書き込みを実行する場合に、当該メモリに接続される接続端子の数を減らす。【解決手段】画像形成装置では、シリアルＲＯＭ制御部４２のクロック端子Ｌ１〜Ｌ３が、各シリアルＲＯＭ３２Ａ〜３２Ｃのクロック端子Ｌ１〜Ｌ３に、シリアルＲＯＭ３２毎に接続されている。その一方、各シリアルＲＯＭ３２Ａ〜３２Ｃのデータ端子Ｄ１〜Ｄ４のそれぞれが、シリアルＲＯＭ制御部４２の対応するデータ端子Ｄ１〜Ｄ４に共通に接続されている。そのため、シリアルＲＯＭ制御部４２は、ＣＰＵから受信した命令をデータ端子Ｄ１〜Ｄ４を介して送信する際に、命令に対応するシリアルＲＯＭ３２に対してのみクロック端子Ｌを介してクロック信号を送信し、命令に対応するシリアルＲＯＭ３２に当該命令を受信させる。【選択図】図２
2015032015.tif 000002
【特許請求の範囲】
【請求項１】
ＣＰＵとメモリ制御部と、から構成される制御部と、
複数のメモリと、
を備え、
前記メモリ制御部は、少なくとも前記メモリと同数の制御部側接続端子と、複数の制御部側入出力端子と、を有し、
各メモリは、メモリ側接続端子と、前記複数の制御部側入出力端子のそれぞれと１対１対応する複数のメモリ側入出力端子と、を有し、
前記制御部側接続端子と前記メモリ側接続端子とが、メモリ毎に接続され、
各制御部側入出力端子に対応する複数の前記メモリ側入出力端子が、該制御部側入出力端子に共通に接続され、
前記メモリ制御部は、
前記制御部側入出力端子を介して、前記ＣＰＵから受信した命令を全ての前記メモリに出力し、
且つ、
前記ＣＰＵから受信した命令から、前記複数のメモリのうち、いずれのメモリを指定しているかの情報を判断し、該メモリに対応する前記制御部側接続端子を介して信号を送信し、
前記メモリは、該メモリが有する前記メモリ側制御部端子に前記信号が受信された場合に、前記メモリ側入出力端子を介して入力された前記命令を有効とする、
処理装置。
【請求項２】
請求項１記載の処理装置であって、
前記制御部側接続端子は、クロック信号を送信する少なくとも前記メモリと同数の制御部側クロック端子であり、
前記メモリ側接続端子は、前記クロック信号を受信するメモリ側クロック端子であり、
前記制御部側クロック端子と前記メモリ側クロック端子とが、メモリ毎に１対１対応で接続され、
前記メモリ制御部は、
前記ＣＰＵから受信した命令から、前記複数のメモリのうち、いずれのメモリを指定しているかの情報を判断し、該メモリに対応する前記制御部側クロック端子を介して前記クロック信号を送信し、
前記メモリは、該メモリが有する前記メモリ側クロック端子に前記クロック信号が受信された場合に、前記メモリ側入出力端子を介して入力された前記命令を有効とする、
処理装置。
【請求項３】
請求項１記載の処理装置であって、
前記メモリ制御部は、更に、クロック信号を送信する制御部側クロック端子を有し、
前記各メモリは、更に、前記クロック信号を受信するメモリ側クロック端子を有し、
前記接続側接続端子は、セレクト信号を送信する少なくとも前記メモリと同数の制御部側セレクト端子であり、
前記メモリ側接続端子は、前記セレクト信号を受信するメモリ側セレクト端子であり、
複数の前記メモリ側クロック端子が、前記制御部側クロック端子に共通に接続され、
前記制御部側セレクト端子と前記メモリ側セレクト端子とが、メモリ毎に１対１対応で接続され、
前記メモリ制御部は、
更に、
前記制御部側クロック端子を介して、前記クロック信号を全ての前記メモリに対して送信し、
前記ＣＰＵから受信した命令から、前記複数のメモリのうち、いずれのメモリを指定しているかの情報を判断し、該メモリに対応する前記制御部側セレクト端子を介して前記セレクト信号を送信し、
前記メモリは、該メモリが有する前記メモリ側セレクト端子に前記セレクト信号が受信された場合に、前記メモリ側入出力端子を介して入力された前記命令を有効とする、
処理装置。
【請求項４】
請求項１から３のいずれか１項に記載の処理装置であって、
前記ＣＰＵは、
読出コマンドと読出アドレスとからなる読出命令、又は、書込コマンドと書込アドレスと書込データとからなる書込命令を前記メモリ制御部に送信し、
前記メモリ制御部は、
前記ＣＰＵからの前記命令の受信に先立って、前記読出コマンド又は書込コマンドのいずれかを、前記制御部側入出力端子を介して、全ての前記メモリに対して送信し、
前記ＣＰＵからの命令を受信した際、
前記ＣＰＵからの前記命令に含まれるコマンドと、先立って送信したコマンドとが一致する場合、前記制御部側入出力端子を介して、前記コマンドを除いた命令を全ての前記メモリに対して送信する、
処理装置。
【請求項５】
請求項４記載の処理装置であって、
前記メモリ制御部は、
前記ＣＰＵからの命令を受信した際、
前記ＣＰＵからの前記命令に含まれるコマンドと、先立って送信したコマンドとが一致しない場合、前記制御部側入出力端子を介して、前記ＣＰＵからの命令を全ての前記メモリに対して送信する、
処理装置。
【請求項６】
請求項５記載の処理装置であって、
前記メモリ制御部は、
前記ＣＰＵからの前記命令の受信に先立って、前記読出コマンドを、前記制御部側入出力端子を介して、全ての前記メモリに対して送信し、
前記ＣＰＵからの命令を受信した際、
前記ＣＰＵからの前記命令が前記読出命令である場合、前記制御部側入出力端子を介して、前記読出コマンド以下の前記読出命令を全ての前記メモリに対して送信し、
前記ＣＰＵからの前記命令が前記書込命令である場合、前記制御部側入出力端子を介して、前記ＣＰＵからの前記書込命令を全ての前記メモリに対して送信する、
処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示される発明は、複数のメモリに対して、データの読み出し、又は、書き込みを実行する処理装置に関する。
【背景技術】
【０００２】
従来から、ＣＰＵとメモリの間に接続され、ＣＰＵからの命令に応じて、シリアル形式で、メモリに、データの読み出し、又は、書き込みを実行するインターフェイス回路が用いられている（例えば、特許文献１）。この回路では、例えばメモリからデータを読み出す際に、ＣＰＵからの命令に応じて、メモリに対して読出コマンド、読出アドレスの順番で送信し、これらを送信した後にメモリから当該読出アドレスにおける読出データを読み出す。また、メモリにデータを書き込む際に、ＣＰＵからの命令に応じて、メモリに対して書込コマンド、書込アドレス、書込データの順番で送信し、当該書込アドレスにおけるメモリに書込データを書き込む。そのため、シリアル形式では、読出コマンド及び読出アドレスを同時に送信し、或は、書込コマンド、書込アドレス、書込データを同時に送信するパラレル形式に比べて、メモリとの接続に必要となるインターフェイス回路の端子の数を減らすことができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−９２３４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
インターフェイス回路などの処理回路では、１つの処理回路が複数のメモリに接続され、複数のメモリに対して、データの読み出し、又は、書き込みを実行することがある。この場合に、各メモリが処理回路に対して別々に接続されると、処理回路の端子数が増大し、製造コストの増大が問題となっていた。そのため、複数のメモリに接続される処理回路において、接続端子の数を減らす技術が求められている。
【０００５】
本明細書に開示される発明は、複数のメモリに対して、データの読み出し、又は、書き込みを実行する場合に、当該メモリに接続される接続端子の数を減らす技術を開示することにある。
【課題を解決するための手段】
【０００６】
本明細書によって開示される処理装置は、ＣＰＵとメモリ制御部と、から構成される制御部と、複数のメモリと、を備え、前記メモリ制御部は、少なくとも前記メモリと同数の制御部側接続端子と、複数の制御部側入出力端子と、を有し、各メモリは、メモリ側接続端子と、前記複数の制御部側入出力端子のそれぞれと１対１対応する複数のメモリ側入出力端子と、を有し、前記制御部側接続端子と前記メモリ側接続端子とが、メモリ毎に接続され、各制御部側入出力端子に対応する複数の前記メモリ側入出力端子が、該制御部側入出力端子に共通に接続され、前記メモリ制御部は、前記制御部側入出力端子を介して、前記ＣＰＵから受信した命令を全ての前記メモリに出力し、且つ、前記ＣＰＵから受信した命令から、前記複数のメモリのうち、いずれのメモリを指定しているかの情報を判断し、該メモリに対応する前記制御部側接続端子を介して信号を送信し、前記メモリは、該メモリが有する前記メモリ側制御部端子に前記信号が受信された場合に、前記メモリ側入出力端子を介して入力された前記命令を有効とする。
【０００７】
この処理装置では、各制御部側入出力端子に対応する複数のメモリ側入出力端子が、制御部側入出力端子に共通に接続されることから、メモリ側入出力端子と制御部側入出力端子とが、メモリ毎に接続される場合に比べて、制御部側入出力端子の数を減らすことができる。この場合、ＣＰＵから受信した命令は、メモリ制御部によって、制御部側入出力端子を介して全てのメモリに送信されることとなるが、メモリ制御部は、ＣＰＵから受信した命令の送信とともに、当該命令から指定されたメモリに対して、メモリ毎に接続された制御部側接続端子を介して信号を出力する。そして、各メモリにおいて、信号が受信された場合にだけ命令を有効とすることで、命令から指定されたメモリにのみ当該命令を有効とすることができ、データの読み出し、又は、書き込みを実行することができる。
【０００８】
上記の処理装置では、前記制御部側接続端子は、クロック信号を送信する少なくとも前記メモリと同数の制御部側クロック端子であり、前記メモリ側接続端子は、前記クロック信号を受信するメモリ側クロック端子であり、前記制御部側クロック端子と前記メモリ側クロック端子とが、メモリ毎に１対１対応で接続され、前記メモリ制御部は、前記ＣＰＵから受信した命令から、前記複数のメモリのうち、いずれのメモリを指定しているかの情報を判断し、該メモリに対応する前記制御部側クロック端子を介して前記クロック信号を送信し、前記メモリは、該メモリが有する前記メモリ側クロック端子に前記クロック信号が受信された場合に、前記メモリ側入出力端子を介して入力された前記命令を有効とする構成としても良い。
【０００９】
この処理装置によれば、クロック信号を用いていずれのメモリを指定しているかの情報を示す。クロック信号を出力する制御部側クロック端子は、メモリの動作のために従来からメモリ制御部に備えられている。そのため、いずれのメモリを指定しているかの情報を示すための特別な信号を用い、当該信号を出力するための特別な端子を設ける場合に比べて、従来から備えられているクロック信号を用いるため、制御部側入出力端子の数が増加するのを抑制することができる。
【００１０】
上記の処理装置では、前記メモリ制御部は、更に、クロック信号を送信する制御部側クロック端子を有し、前記各メモリは、更に、前記クロック信号を受信するメモリ側クロック端子を有し、前記接続側接続端子は、セレクト信号を送信する少なくとも前記メモリと同数の制御部側セレクト端子であり、前記メモリ側接続端子は、前記セレクト信号を受信するメモリ側セレクト端子であり、複数の前記メモリ側クロック端子が、前記制御部側クロック端子に共通に接続され、前記制御部側セレクト端子と前記メモリ側セレクト端子とが、メモリ毎に１対１対応で接続され、前記メモリ制御部は、更に、前記制御部側クロック端子を介して、前記クロック信号を全ての前記メモリに対して送信し、前記ＣＰＵから受信した命令から、前記複数のメモリのうち、いずれのメモリを指定しているかの情報を判断し、該メモリに対応する前記制御部側セレクト端子を介して前記セレクト信号を送信し、前記メモリは、該メモリが有する前記メモリ側セレクト端子に前記セレクト信号が受信された場合に、前記メモリ側入出力端子を介して入力された前記命令を有効とする構成としても良い。
【００１１】
この処理装置によれば、セレクト信号を用いていずれのメモリを指定しているかの情報を示す。セレクト信号を出力する制御部側セレクト端子は、メモリの選択のために従来からメモリ制御部に備えられている。そのため、いずれのメモリを指定しているかの情報を示すための特別な信号を用い、当該信号を出力するための特別な端子を設ける場合に比べて、従来から備えられているセレクト信号を用いるため、制御部側入出力端子の数が増加するのを抑制することができる。
【００１２】
上記の処理装置では、前記ＣＰＵは、読出コマンドと読出アドレスとからなる読出命令、又は、書込コマンドと書込アドレスと書込データとからなる書込命令を前記メモリ制御部に送信し、前記メモリ制御部は、前記ＣＰＵからの前記命令の受信に先立って、前記読出コマンド又は書込コマンドのいずれかを、前記制御部側入出力端子を介して、全ての前記メモリに対して送信し、前記ＣＰＵからの命令を受信した際、前記ＣＰＵからの前記命令に含まれるコマンドと、先立って送信したコマンドとが一致する場合、前記制御部側入出力端子を介して、前記コマンドを除いた命令を全ての前記メモリに対して送信する構成としても良い。
【００１３】
この処理装置によれば、メモリからデータを読み出し、或は、メモリにデータを書き込む際に、従来ではＣＰＵからの命令を待って送信していた読出コマンドと書込コマンドのいずれかのコマンドを、ＣＰＵからの命令の受信に先立って全てのメモリに対して送信する。そのため、読出コマンドを送信した後にＣＰＵから読出命令を受信した場合、或は、書込コマンドを送信した後にＣＰＵから書込命令を受信した場合には、読出時間、或は、書込時間を短縮することができる。
【００１４】
上記の処理装置では、前記メモリ制御部は、前記ＣＰＵからの命令を受信した際、前記ＣＰＵからの前記命令に含まれるコマンドと、先立って送信したコマンドとが一致しない場合、前記制御部側入出力端子を介して、前記ＣＰＵからの命令を全ての前記メモリに対して送信する構成としても良い。
【００１５】
この処理装置によれば、ＣＰＵからの命令の受信に先立って読出コマンドと書込コマンドのいずれかのコマンドを送信した後に、ＣＰＵから当該コマンドと異なるコマンドを含む命令を受信した場合には、当該異なるコマンドを含むＣＰＵからの命令の全てを全てのメモリに対して送信する。そのため、ＣＰＵからの命令に応じてデータの読み出し、又は、書き込みを実行することができる。
【００１６】
上記の処理装置では、前記メモリ制御部は、前記ＣＰＵからの前記命令の受信に先立って、前記読出コマンドを、前記制御部側入出力端子を介して、全ての前記メモリに対して送信し、前記ＣＰＵからの命令を受信した際、前記ＣＰＵからの前記命令が前記読出命令である場合、前記制御部側入出力端子を介して、前記読出コマンド以下の前記読出命令を全ての前記メモリに対して送信し、前記ＣＰＵからの前記命令が前記書込命令である場合、前記制御部側入出力端子を介して、前記ＣＰＵからの前記書込命令を全ての前記メモリに対して送信する構成としても良い。
【００１７】
この処理装置によれば、ＣＰＵから読出命令を受信した場合には、読出時間を短縮することができる。また、ＣＰＵから書込命令を受信した場合には、書込コマンドを含む書込命令を全てのメモリに対して送信することで、書込命令に応じてデータの書き込みを実行することができる。
【発明の効果】
【００１８】
本明細書によって開示される処理装置によれば、複数のメモリに対して、データの読み出し、又は、書き込みを実行する場合に、当該メモリに接続される接続端子の数を減らすことができる。
【図面の簡単な説明】
【００１９】
【図１】画像形成装置の模式的なブロック図
【図２】実施形態１のシリアルＲＯＭ制御部とシリアルＲＯＭとの結線図
【図３】シリアルＲＯＭ３２Ａの記憶容量を模式的に示す図
【図４】実施形態１の制御処理を示すフローチャート
【図５】実施形態１の制御処理を示すフローチャート
【図６】実施形態１の制御処理におけるタイムチャート
【図７】実施形態１の制御処理におけるタイムチャート
【図８】実施形態２のシリアルＲＯＭ制御部とシリアルＲＯＭとの結線図
【図９】実施形態２の制御処理を示すフローチャート
【図１０】実施形態２の制御処理を示すフローチャート
【図１１】実施形態２の制御処理におけるタイムチャート
【発明を実施するための形態】
【００２０】
＜実施形態１＞
実施形態１を、図１から図７を用いて説明する。
【００２１】
１．画像形成装置の構成
図１に示すように、画像形成装置１０は、画像形成装置１０の各部を制御するＡＳＩＣ（特定用途向け集積回路）３０、及びＡＳＩＣ３０の外部に設けられた複数のシリアルＲＯＭ３２Ａ〜３２Ｃ、ＤＲＡＭ３４、記録部３６、操作部３８、表示部３９を含む。画像形成装置１０は、処理装置の一例である。ＡＳＩＣ３０は、制御部の一例であり、シリアルＲＯＭ３２Ａ〜３２Ｃは、複数のメモリの一例である。
【００２２】
シリアルＲＯＭ３２Ａには、画像形成装置１０の動作を制御するための各種の制御プログラム等のデータが記憶されており、後述するＡＳＩＣ３０の中央処理装置（以下、ＣＰＵ）４０は、当該制御プログラムに従って各部の制御を行う。ＣＰＵ４０は、画像形成装置１０の制御を行う際に、シリアルＲＯＭ３２Ａに記憶された制御プログラムを、シリアルＲＯＭ３２Ａ〜３２Ｃよりも通信速度の速いＤＲＡＭ３４に複製し、ＤＲＡＭ３４から読み出した制御プログラムに従って制御を行う。また、ＤＲＡＭ３４には、外部ＵＳＢインターフェイス（以下、Ｉ／Ｆ）を介して、ＰＣ２０など画像形成装置１０外部から入力された画像データ等のデータが一時的に記憶される。記録部３６は、ＤＲＡＭ３４に記憶された画像データを用いて用紙などの印刷対象物に画像を形成する。
【００２３】
シリアルＲＯＭ３２Ｂには、電話線５８を介した外部の通信システムとの送受信に用いられるデータが記憶される。また、シリアルＲＯＭ３２Ｃには、表示部３９の表示に用いられるデータや、操作部３８を介して使用者から入力されたデータが記憶される。表示部３９は、液晶ディスプレイ等からなり、シリアルＲＯＭ３２Ｃに記憶された画像データを用いて画像形成装置１０の状況を表示する。操作部３８は、各種設定ボタンからなり、使用者からの各種指示を受け付け、指示に併せて入力されたデータをシリアルＲＯＭ３２Ｃに記憶する。
【００２４】
ＡＳＩＣ３０は、ＣＰＵ４０と、シリアルＲＯＭ制御部４２と、ＲＡＭ制御部４４と、記録制御部４６と、表示制御部４８と、ＵＳＢ制御部５０と、ＦＡＸ制御部５２とを備え、これらがバス５４を介して接続されている。シリアルＲＯＭ制御部４２は、メモリ制御部の一例である。
【００２５】
ＣＰＵ４０は、読出コマンドを有する読出命令をシリアルＲＯＭ制御部４２に送信し、書込コマンドを有する書込命令をシリアルＲＯＭ制御部４２に送信するなど、画像形成装置１０の制御のための各種処理を行う。ＲＡＭ制御部４４は、ＤＲＡＭ３４に接続されており、ＣＰＵ４０からの命令に応じてＤＲＡＭ３４にデータを書き込み、ＤＲＡＭ３４からデータを読み出す。記録制御部４６は、記録部３６に接続されており、ＣＰＵ４０からの命令に応じてＤＲＡＭ３４から読み出した画像データを記録部３６に送信し、記録部３６に画像を形成させる。
【００２６】
表示制御部４８は、表示部３９に接続されており、ＣＰＵ４０からの命令に応じてシリアルＲＯＭ３２Ｃから読み出したデータを表示部３９に送信し、表示部３９を表示させる。ＵＳＢ制御部５０は、ＵＳＢケーブル５６を介してＰＣ２０などの外部装置に接続されており、ＣＰＵ４０及び外部装置からの命令に応じて外部装置との間でデータの受送信を行う。ＦＡＸ制御部５０は、電話線５８を介して外部の通信システムに接続されており、ＣＰＵ４０及び通信システムからの命令に応じ、シリアルＲＯＭ３２Ｃを用いて通信システムとの間でデータの受送信を行う。
【００２７】
シリアルＲＯＭ制御部４２は、シリアルＲＯＭ３２Ａ〜３２Ｃに各々接続されており、ＣＰＵ４０から送信される読出命令に応じてシリアルＲＯＭ３２Ａ〜３２Ｃに記憶されたデータを読み出し、ＣＰＵ４０から送信される書込命令に応じてシリアルＲＯＭ３２Ａ〜３２Ｃにデータを書き込む。図２に拡大して示すように、シリアルＲＯＭ制御部４２とシリアルＲＯＭ３２Ａ〜３２Ｃとは、セレクト線ＳＬ１〜ＳＬ３、クロック線ＣＬ１〜ＣＬ３、及びデータ線ＤＬ１〜ＤＬ４によって接続されている。
【００２８】
シリアルＲＯＭ制御部４２は、シリアルＲＯＭ３２Ａ〜３２Ｃと同数の３つのセレクト端子Ｓ１〜Ｓ３と、３つのクロック端子Ｌ１〜Ｌ３と、を有する。また、シリアルＲＯＭ制御部４２は、４つを一組とするデータ端子Ｄ１〜Ｄ４を有する。本実施形態では、シリアルＲＯＭ制御部４２が有するクロック端子Ｌ１〜Ｌ３は、制御部側接続端子及び制御部側クロック端子の一例である。また、シリアルＲＯＭ制御部４２が有する一組のデータ端子Ｄ１〜Ｄ４は、複数の制御部側入出力端子の一例である。
【００２９】
また、各シリアルＲＯＭ３２Ａ〜３２Ｃは、１つのセレクト端子Ｓと、１つのクロック端子Ｌと、を有する。また、各シリアルＲＯＭ３２Ａ〜３２Ｃは、シリアルＲＯＭ制御部４２が有する一組のデータ端子Ｄ１〜Ｄ４のそれぞれと１対１対応する一組のデータ端子Ｄ１〜Ｄ４を有する。本実施形態では、各シリアルＲＯＭ３２Ａ〜３２Ｃが有するクロック端子Ｌは、メモリ側接続端子及びメモリ側クロック端子の一例である。また、各シリアルＲＯＭ３２Ａ〜３２Ｃが有する一組のデータ端子Ｄ１〜Ｄ４は、複数のメモリ側入出力端子の一例である。
【００３０】
シリアルＲＯＭ制御部４２が有するセレクト端子Ｓ１〜Ｓ３と各シリアルＲＯＭ３２Ａ〜３２Ｃが有するセレクト端子Ｓとは、シリアルＲＯＭ３２毎に接続されている。具体的には、シリアルＲＯＭ制御部４２のセレクト端子Ｓ１は、セレクト線ＳＬ１を介してシリアルＲＯＭ３２Ａのセレクト端子Ｓ１に接続され、シリアルＲＯＭ制御部４２のセレクト端子Ｓ２は、セレクト線ＳＬ２を介してシリアルＲＯＭ３２Ｂのセレクト端子Ｓ２に接続され、シリアルＲＯＭ制御部４２のセレクト端子Ｓ３は、セレクト線ＳＬ３を介してシリアルＲＯＭ３２Ｃのセレクト端子Ｓ３に接続されている。
【００３１】
同様に、シリアルＲＯＭ制御部４２が有するクロック端子Ｌ１〜Ｌ３と各シリアルＲＯＭ３２Ａ〜３２Ｃが有するクロック端子Ｌとは、シリアルＲＯＭ３２毎に接続されている。具体的には、シリアルＲＯＭ制御部４２のクロック端子Ｌ１は、クロック線ＣＬ１を介してシリアルＲＯＭ３２Ａのクロック端子Ｌ１に接続され、シリアルＲＯＭ制御部４２のクロック端子Ｌ２は、クロック線ＣＬ２を介してシリアルＲＯＭ３２Ｂのクロック端子Ｌ２に接続され、シリアルＲＯＭ制御部４２のクロック端子Ｌ３は、クロック線ＣＬ３を介してシリアルＲＯＭ３２Ｃのクロック端子Ｌ３に接続されている。
【００３２】
その一方、シリアルＲＯＭ制御部４２が有する一組のデータ端子Ｄ１〜Ｄ４に対して、各シリアルＲＯＭ３２Ａ〜３２Ｃが有する一組のデータ端子Ｄ１〜Ｄ４は、共通に接続されている。具体的には、シリアルＲＯＭ制御部４２のデータ端子Ｄ１は、データ線ＤＬ１を介して各シリアルＲＯＭ３２Ａ〜３２Ｃのデータ端子Ｄ１に接続され、シリアルＲＯＭ制御部４２のデータ端子Ｄ２は、データ線ＤＬ２を介して各シリアルＲＯＭ３２Ａ〜３２Ｃのデータ端子Ｄ２に接続されている。データ端子Ｄ３、Ｄ４についても同様である。
【００３３】
シリアルＲＯＭ制御部４２は、セレクト端子Ｓ１〜Ｓ３を介して各シリアルＲＯＭ３２Ａ〜３２Ｃに個別の選択信号ＣＳ１〜ＣＳ３を送信し、各ＲＯＭ３２Ａ〜３２Ｃは、各ＲＯＭ３２Ａ〜３２Ｃが有するセレクト端子Ｓを介して対応する選択信号ＣＳを受信する。同様に、シリアルＲＯＭ制御部４２は、クロック端子Ｌ１〜Ｌ３を介して各シリアルＲＯＭ３２Ａ〜３２Ｃに個別のクロック信号ＣＬＫ１〜ＣＬＫ３を送信し、各ＲＯＭ３２Ａ〜３２Ｃは、各ＲＯＭ３２Ａ〜３２Ｃが有するクロック端子Ｌを介して対応するクロック信号ＣＬＫを受信する。また、シリアルＲＯＭ制御部４２及び各シリアルＲＯＭ３２Ａ〜３２Ｃは、一組のデータ端子Ｄ１〜Ｄ４の各データ端子Ｄを介して、８ｂｉｔ単位で各種データを送受信する。
【００３４】
例えば、シリアルＲＯＭ制御部４２は、シリアルＲＯＭ３２Ａに記憶されたデータを読み出す際に、セレクト端子Ｓ１からシリアルＲＯＭ３２Ａに選択信号ＣＳ１を送信し、クロック端子Ｌ１からシリアルＲＯＭ３２Ａにクロック信号ＣＬＫ１を送信し、データ端子Ｄ１から読出コマンド、読出アドレスをこの順で送信する。シリアルＲＯＭ制御部４２は、シリアルＲＯＭ３２Ａにこれらの信号を送信した後に、データ端子Ｄ１〜Ｄ４を介してシリアルＲＯＭ３２Ａに記憶されたデータを読み出す。
【００３５】
各シリアルＲＯＭ３２Ａ〜３２Ｃは、データを記憶する記憶領域８０（図３参照）を有している。例えば、シリアルＲＯＭ３２Ａの記憶領域８０には、図３に示すように、制御プログラムのデータであるプログラムデータや、制御プログラム以外のデータであり、例えばフォントや音楽などの標準データなどの読出データが記憶された読出領域８２が含まる。更に、読出領域８２は、プログラムデータが記憶された第１読出領域８２Ａと標準データが記憶された第２読出領域８２Ｂに分割されている。
【００３６】
各シリアルＲＯＭ３２Ａ〜３２Ｃの記憶領域８０には、記憶領域８０内の位置を特定する２４ｂｉｔのメモリアドレスが設定されている。図３では、記憶領域８０のメモリアドレスが、１６進数であることを示す「０ｘ」の記号に続けて、６桁の１６進数によって示されている。本実施形態では、第１読出領域８２Ａは、メモリアドレスが「０ｘ００００００」〜「０ｘ００ＦＦＦＦ」までの領域に設定されている。同様に、第２読出領域８２Ａは、メモリアドレスが「０ｘ０１００００」〜「０ｘ０１ＦＦＦＦ」までの領域に設定されている。
【００３７】
言い換えれば、記憶領域８０において、２４ｂｉｔのメモリアドレスのうち、上位８ｂｉｔが「００」で特定される領域が第１読出領域８２Ａであり、上位８ｂｉｔが「０１」で特定される領域が第２読出領域８２Ｂである。そのため、２４ｂｉｔのメモリアドレスのうち、上位８ｂｉｔを上位アドレスと称し、下位１６ｂｉｔを下位アドレスと称すると、上位アドレスを特定することで、第１読出領域８２Ａと第２読出領域８２Ｂのいずれの読出領域８２を特定してデータを読み出すことができる。
【００３８】
図３において点線で囲まれた単位データＳＤは８ｂｉｔデータであり、記憶領域８０では、単位データＳＤ毎にメモリアドレスが設定されている。記憶領域８０では、図３において実線で囲んで示すように、４つの単位データＳＤで構成される３２ｂｉｔデータを基準データＫＤとして、この基準データＫＤ毎にデータを読み出し、或は、後述するように、データを書き込む。
【００３９】
また、例えば、シリアルＲＯＭ制御部４２は、シリアルＲＯＭ３２Ａにデータを書き込む際に、セレクト端子Ｓ１からシリアルＲＯＭ３２Ａに選択信号ＣＳ１を送信し、クロック端子Ｌ１からシリアルＲＯＭ３２Ａにクロック信号ＣＬＫ１を送信し、データ端子Ｄ１から書込コマンド、書込アドレスをこの順で送信する。シリアルＲＯＭ制御部４２は、書込アドレスの送信後、データ端子Ｄ１〜Ｄ４からシリアルＲＯＭ３２Ａにデータを送信し、シリアルＲＯＭ３２Ａにデータを書き込む。
【００４０】
図３に示すように、シリアルＲＯＭ３２Ａの記憶領域８０には、データを書き込み可能な書込領域８４が含まれる。本実施形態では、書込領域８４は、メモリアドレスが「０ｘ０２００００」〜「０ｘ０２ＦＦＦＦ」までの領域に設定されている。つまり、言い換えれば、記憶領域８０において、２４ｂｉｔのメモリアドレスのうち、上位８ｂｉｔが「０２」で特定される領域が書込領域８４である。そのため、上位アドレスを特定することで、シリアルＲＯＭ３２Ａの書込領域８４を特定してデータを書き込むことができる。
【００４１】
各シリアルＲＯＭ３２Ａ〜３２Ｃでは、記憶領域８０に各々読出領域８２と書込領域８４を備え、各領域８２、８４に異なるメモリアドレスが設定されている。例えば、シリアルＲＯＭ３２Ｂの読出領域８２は、上位８ｂｉｔが「０３」のメモリアドレスが設定されており、シリアルＲＯＭ３２Ｂの書込領域８４は、上位８ｂｉｔが「０４」のメモリアドレスが設定されている。また、シリアルＲＯＭ３２Ｃの読出領域８２は、上位８ｂｉｔが「０５」のメモリアドレスが設定されており、シリアルＲＯＭ３２Ｃの書込領域８４は、上位８ｂｉｔが「０６」のメモリアドレスが設定されている。そのため、上位アドレスを特定することで、シリアルＲＯＭ３２Ａ〜３２Ｃのいずれの読出領域８２を特定してデータを読み出すことができ、シリアルＲＯＭ３２Ａ〜３２Ｃのいずれの書込領域８４を特定してデータを書き込むことができる。
【００４２】
２．画像形成装置のシリアルＲＯＭ制御処理
次に、図４から図７を参照して、シリアルＲＯＭ制御部４２で実行されるシリアルＲＯＭ３２Ａ〜３２Ｃの制御処理について説明する。本実施形態では、主にデータの読み出しに用いられるシリアルＲＯＭ３２Ａ〜３２Ｃへの制御処理について説明し、ＣＰＵ４０からの命令に応じてシリアルＲＯＭ３２Ｂからデータを読み出し、或は、書き込む場合を用いて説明を行う。
図４、５は、当該制御処理のフローチャートを示す。シリアルＲＯＭ制御部４２は、使用者によって画像形成装置１０に電力が供給されると、制御処理を開始する。
【００４３】
シリアルＲＯＭ３２Ａ〜３２Ｃの制御処理を説明するに先立って、シリアルＲＯＭ制御部４２からシリアルＲＯＭ３２Ａ〜３２Ｃに読出コマンドを送信する第１通信期間ＴＫ１（図６、７参照）と、シリアルＲＯＭ３２Ｂに読出アドレスを送信し、読出データを読み出す、或は、シリアルＲＯＭ３２Ｂに書込命令を送信する第２通信期間ＴＫ２（図６、７参照）と、シリアルＲＯＭ３２Ａ〜３２Ｃにクロック信号ＣＬＫ１〜ＣＬＫ３、及び、選択信号ＣＳ１〜ＣＳ３を送信する期間について説明する。なお、本実施形態では、読出アドレスを送信した後、当該読出アドレスに対応した読出データが読み出されるまでの準備期間ＪＫ（図５参照）も第２通信期間ＴＫ２に含む。
【００４４】
図６、７に示すように、シリアルＲＯＭ制御部４２は、第１通信期間ＴＫ１では、所定の周期を有するクロック信号ＣＬＫ１〜ＣＬＫ３を全てのシリアルＲＯＭ３２Ａ〜３２Ｃに送信する。また、第２通信期間ＴＫ２では、データの読み出し、或は、書き込みの対象となるシリアルＲＯＭ３２Ｂにクロック信号ＣＬＫ２を送信する一方、シリアルＲＯＭ３２Ａ、３２Ｃへのクロック信号ＣＬＫ１、３の送信を停止する。シリアルＲＯＭ制御部４２は、第１通信期間ＴＫ１及び第２通信期間ＴＫ２以外の期間では、全てのシリアルＲＯＭ３２Ａ〜３２Ｃに対するクロック信号ＣＬＫ１〜ＣＬＫ３の送信を停止する。
【００４５】
また、シリアルＲＯＭ制御部４２は、少なくとも第１通信期間ＴＫ１に亘って選択信号ＣＳ１〜ＣＳ３をオン（論理値０）に切り替える。また、第２通信期間ＴＫ２では、データの読み出し、或は、書き込みの対象となるシリアルＲＯＭ３２Ｂに送信する選択信号ＣＳ２をオンする一方、シリアルＲＯＭ３２Ａ、３２Ｃに送信する選択信号ＣＳ１、３をオフする。
【００４６】
図６に示すように、シリアルＲＯＭ３２Ａ〜３２Ｃに読出コマンドの送信した後に、シリアルＲＯＭ３２Ｂから読出データを読み出す場合、シリアルＲＯＭ制御部４２は、シリアルＲＯＭ３２Ｂに対応する選択信号ＣＳ２については、シリアルＲＯＭ３２Ａ〜３２Ｃに読出コマンドの送信を開始してから、シリアルＲＯＭ３２Ｂからの読出データの読み出しを完了するまでの期間に亘ってオンに維持する。また、選択信号ＣＳ１、３については、シリアルＲＯＭ３２Ａ〜３２Ｃに読出コマンドの送信を開始してから、ＣＰＵ４０から命令を受けるまでの期間に亘ってオンに維持し、ＣＰＵ４０から命令を受けた後にオフに切り替える。
【００４７】
その一方、図７に示すように、シリアルＲＯＭ３２Ａ〜３２Ｃに読出コマンドの送信した後に、シリアルＲＯＭ３２Ｂへ書込データを書き込む場合、シリアルＲＯＭ制御部４２は、選択信号ＣＳ２について、ＣＰＵ４０から命令を受けた後に非常的にオフに切り替える。シリアルＲＯＭ制御部４２は、これらの信号の切り替えを、読出コマンド、読出アドレスの送信、或は、読出データの読み出しに併せて実行する。
【００４８】
シリアルＲＯＭ制御部４２は、制御処理を開始すると、ＣＰＵ４０からの命令の受信に先立って、データ線ＤＬ１を介して、読出コマンドを全てのシリアルＲＯＭ３２Ａ〜３２Ｃに送信する（Ｓ２）。シリアルＲＯＭ制御部４２は、読出コマンドの送信と同時に、選択信号ＣＳ１〜ＣＳ３をオンに切り替え、全てのシリアルＲＯＭ３２Ａ〜３２Ｃにクロック信号ＣＬＫ１〜ＣＬＫ３を送信する。これにより、全てのシリアルＲＯＭ３２Ａ〜３２Ｃにおいて、読出コマンドを送信したことが一時的に記憶される。
【００４９】
シリアルＲＯＭ制御部４２は、読出コマンドを送信後、ＣＰＵ４０から読出命令と書込命令のいずれかが受信されるのを待機する（Ｓ４、Ｓ５：ＮＯ）。シリアルＲＯＭ制御部４２は、ＣＰＵ４０から読出コマンドと読出アドレスとからなる読出命令が受信されると（Ｓ４：ＹＥＳ、Ｓ５：ＮＯ）、読出命令に含まれる読出アドレスがシリアルＲＯＭ３２Ａ〜３２Ｃのうち、いずれのシリアルＲＯＭ３２を指定するメモリアドレスであるかを判断する（Ｓ６、Ｓ８）。
【００５０】
具体的には、シリアルＲＯＭ制御部４２は、読出命令に含まれる読出アドレスの上位アドレスを読み出し、当該上位アドレスのうち、上位の８ｂｉｔのアドレスを読み出す。シリアルＲＯＭ制御部４２は、読み出した上位の８ｂｉｔのアドレスが「００」「０１」である場合、読出命令に含まれる読出アドレスがシリアルＲＯＭ３２Ａに対応するメモリアドレスであると判断する（Ｓ６：ＹＥＳ）。この場合、シリアルＲＯＭ制御部４２は、シリアルＲＯＭ３２Ｂ、３２Ｃに対応する選択信号ＣＳ２、３をオフに切り替え、その後、読出アドレスをシリアルＲＯＭ３２Ａに送信する（Ｓ１０）。
【００５１】
同様に、シリアルＲＯＭ制御部４２は、読出命令に含まれる読出アドレスがシリアルＲＯＭ３２Ｂに対応するメモリアドレスであると判断される場合（Ｓ６：ＮＯ、Ｓ８：ＹＥＳ）、シリアルＲＯＭ３２Ａ、３２Ｃに対応する選択信号ＣＳ１、３をオフに切り替え、その後、読出アドレスをシリアルＲＯＭ３２Ｂに送信する（Ｓ１２）。また、シリアルＲＯＭ３２Ｃに対応するメモリアドレスであると判断される場合（Ｓ６：ＮＯ、Ｓ８：ＮＯ）、シリアルＲＯＭ３２Ａ、３２Ｂに対応する選択信号ＣＳ１、２をオフに切り替え、その後、読出アドレスをシリアルＲＯＭ３２Ｃに送信する（Ｓ１４）。
【００５２】
図６を用いて、読出アドレスをシリアルＲＯＭ３２Ｂに送信する場合について代表して説明する。この場合、シリアルＲＯＭ制御部４２のセレクト端子Ｓ２からシリアルＲＯＭ３２Ｂのセレクト端子Ｓ２に送信される選択信号ＣＳ２をオンに維持されている。シリアルＲＯＭ制御部４２は、読出アドレスをシリアルＲＯＭ３２Ｂに送信する際に、シリアルＲＯＭ制御部４２のクロック端子Ｌ２からシリアルＲＯＭ３２Ｂのクロック端子Ｌ２にクロック信号ＣＬＫ２を送信する。シリアルＲＯＭ制御部４２は、クロック信号ＣＬＫ２の送信と同時に、データ線ＤＬ１を介して読出アドレスを全てのシリアルＲＯＭ３２Ａ〜３２Ｃに送信し、上位アドレスの上位の８ｂｉｔ、下位アドレスの当該上位の８ｂｉｔに続く中位の８ｂｉｔ、下位アドレスの当該中位の８ｂｉｔに続く８ｂｉｔの順に送信する（Ｓ１２）。
【００５３】
これにより、クロック信号ＣＬＫ２の送信により稼働状態となったシリアルＲＯＭ３２Ｂに読出アドレスが受信される。その一方、クロック信号ＣＬＫとセレクト信号とが送信されずに休止状態のままであるシリアルＲＯＭ３２Ａ、３２Ｃには読出アドレスが受信されない。シリアルＲＯＭ制御部４２は、下位アドレスをシリアルＲＯＭ３２Ｂに送信してから所定の準備期間ＪＫ経過後、データ線ＤＬ１〜ＤＬ４を介してシリアルＲＯＭ３２Ｂから読出アドレスに対応する読出データを受信する（Ｓ１６）。
【００５４】
シリアルＲＯＭ制御部４２は、読出データの受信が完了すると、選択信号ＣＳ２をオフに切り替え、シリアルＲＯＭ３２Ｂへのクロック信号ＣＬＫ２の送信を停止する。ＣＰＵ４０は、選択信号ＣＳ２のオフへの切り替わりから読出データの受信完了を検知し、シリアルＲＯＭ制御部４２に読出データの受信完了を示す信号を送り返す。シリアルＲＯＭ制御部４２は、当該信号の受信に応じて、再び読出コマンドを全てのシリアルＲＯＭ３２Ａ〜３２Ｃに送信し（Ｓ２）、Ｓ２からの処理を繰り返す。
【００５５】
その一方、シリアルＲＯＭ制御部４２は、読出コマンドを送信後、ＣＰＵ４０から書込コマンドと書込アドレスと書込データとからなる書込命令が受信されると（Ｓ４：ＮＯ、Ｓ５：ＹＥＳ）、図７に示すように、選択信号ＣＳ１〜ＣＳ３をオフに切り替え、ＣＰＵ４０から書込命令を受信する前に送信した読出コマンドをリセットする（Ｓ１８）。
【００５６】
シリアルＲＯＭ制御部４２は、上記リセット後に、書込命令に含まれる書込アドレスがシリアルＲＯＭ３２Ａ〜３２Ｃのうち、いずれのシリアルＲＯＭ３２を指定するメモリアドレスであるかを判断する（Ｓ２０、Ｓ２２）。シリアルＲＯＭ制御部４２は、書込命令に含まれる書込アドレスの上位の８ｂｉｔから、書込命令に含まれる書込アドレスに対応するシリアルＲＯＭ３２を判断し、当該シリアルＲＯＭ３２に書込命令を送信する（Ｓ２４〜Ｓ３０）。
【００５７】
図７を用いて、書込命令をシリアルＲＯＭ３２Ｂに送信する場合について代表して説明する。シリアルＲＯＭ制御部４２は、書込命令をシリアルＲＯＭ３２Ｂに送信する際に、選択信号ＣＳ２を再度オンに切り替え、その後、シリアルＲＯＭ制御部４２のクロック端子Ｌ２からシリアルＲＯＭ３２Ｂのクロック端子Ｌ２にクロック信号ＣＬＫ２を送信する（Ｓ２６）。シリアルＲＯＭ制御部４２は、クロック信号ＣＬＫ２の送信と同時に、データ線ＤＬ１を介して書込コマンド及び書込アドレスを全てのシリアルＲＯＭ３２Ａ〜３２Ｃに送信し、書込アドレスの送信に続けて、データ線ＤＬ１〜ＤＬ４を介して書込データを全てのシリアルＲＯＭ３２Ａ〜３２Ｃに送信する（Ｓ３０）。
【００５８】
これにより、クロック信号ＣＬＫ２の送信により稼働状態となったシリアルＲＯＭ３２Ｂに書込命令が受信される。その一方、クロック信号ＣＬＫとセレクト信号とが送信されずに休止状態のままであるシリアルＲＯＭ３２Ａ、３２Ｃには書込命令が受信されない。シリアルＲＯＭ３２Ｂは、書込命令を受信すると、記憶領域８０の書込アドレスに対応する領域に書込データを書き込む。
【００５９】
シリアルＲＯＭ制御部４２は、書込データの送信が完了すると、シリアルＲＯＭ３２Ｂへのクロック信号ＣＬＫ２の送信を停止し、選択信号ＣＳ２をオフに切り替える。ＣＰＵ４０は、選択信号ＣＳ２のオフへの切り替わりから書込データの書込完了を検知し、シリアルＲＯＭ制御部４２に書込データの受信完了を示す信号を送り返す。シリアルＲＯＭ制御部４２は、当該信号の受信に応じて、再び読出コマンドを全てのシリアルＲＯＭ３２Ａ〜３２Ｃに送信し（Ｓ２）、Ｓ２からの処理を繰り返す。
【００６０】
３．本実施形態の効果
（１）本実施形態の画像形成装置１０では、各シリアルＲＯＭ３２Ａ〜３２Ｃのデータ端子Ｄ１〜Ｄ４が、シリアルＲＯＭ制御部４２の対応するデータ端子Ｄ１〜Ｄ４に共通に接続されている。そのため、各シリアルＲＯＭ３２のデータ端子Ｄ１〜Ｄ４とシリアルＲＯＭ制御部４２のデータ端子Ｄ１〜Ｄ４とが、シリアルＲＯＭ３２毎に接続される場合に比べて、シリアルＲＯＭ制御部４２のデータ端子Ｄ１〜Ｄ４の数を減らすことができる。これにより、シリアルＲＯＭ制御部４２に必要とされる端子数を減らすことができ、シリアルＲＯＭ制御部４２の小型化を実現することができるとともに、シリアルＲＯＭ制御部４２の専有面積の減少による画像形成装置１０の小型化を実現することができる。
【００６１】
その一方、各シリアルＲＯＭ３２のデータ端子Ｄ１〜Ｄ４が、シリアルＲＯＭ制御部４２の対応するデータ端子Ｄ１〜Ｄ４に共通に接続される場合、ＣＰＵ４０から受信した命令をシリアルＲＯＭ制御部４２のデータ端子Ｄ１〜Ｄ４を介して各シリアルＲＯＭ３２Ａ〜３２Ｃに送信しようとすると、当該命令は全てのシリアルＲＯＭ３２Ａ〜３２Ｃに送信される。そのため、命令に含まれる読取アドレスや書込アドレスなどのアドレスに対応しないシリアルＲＯＭ３２にも命令が送信されてしまい、誤った読出データが読み出されたり、誤ったシリアルＲＯＭ３２に書込データが書き込まれるなど、予測できない誤作動が生じることがある。
【００６２】
この画像形成装置１０では、シリアルＲＯＭ制御部４２は、各シリアルＲＯＭ３２Ａ〜３２Ｃに対してシリアルＲＯＭ３２毎に接続されたクロック端子Ｌ１〜Ｌ３を備える。そして、シリアルＲＯＭ制御部４２は、ＣＰＵ４０から受信した命令を送信する際に、当該命令に含まれるアドレスに対応するシリアルＲＯＭ３２を判断し、当該シリアルＲＯＭ３２にクロック信号ＣＬＫを送信する。各シリアルＲＯＭ３２Ａ〜３２Ｃでは、クロック信号ＣＬＫが受信されたシリアルＲＯＭ３２のみが稼働状態となり、命令が受信される。これによって、命令に含まれるアドレスに対応するシリアルＲＯＭ３２にのみ、当該命令の内容を受信させることができ、上記誤作動の発生を抑制すことができる。
【００６３】
（２）本実施形態の画像形成装置１０では、いずれのシリアルＲＯＭ３２Ａ〜３２Ｃに命令を受信させるのかを、クロック信号ＣＬＫを用いて指定する。クロック信号ＣＬＫは、シリアルＲＯＭ３２の基準タイミング信号として従来から用いられており、従来から、シリアルＲＯＭ制御部４２のクロック端子Ｌ１〜Ｌ３を介して、シリアルＲＯＭ制御部４２から各シリアルＲＯＭ３２Ａ〜３２Ｃに送信されている。そのため、いずれのシリアルＲＯＭ３２Ａ〜３２Ｃを指定しているのかの情報を示すための特別な信号を用い、当該信号を送信するための特別な端子を設ける場合に比べて、シリアルＲＯＭ制御部４２に必要とされる端子数を減らすことができる。
【００６４】
（３）本実施形態の画像形成装置１０では、シリアルＲＯＭ制御部４２が、ＣＰＵ４０から受信した命令を全てのシリアルＲＯＭ３２Ａ〜３２Ｃに送信する際に、従来ではＣＰＵ４０からの命令を待って送信していた読出コマンドを、ＣＰＵ４０からの命令の受信に先立って全てのシリアルＲＯＭ３２Ａ〜３２Ｃに送信する。そのため、読出コマンドを送信した後にＣＰＵ４０から読出命令を受信した場合には、ＣＰＵ４０から読出命令を受信してから、当該読出命令に含まれる読出アドレスに対応するシリアルＲＯＭ３２から読出データを受信するまでの読出時間ＹＫ（図５参照）を短縮することができる。
【００６５】
（４）その一方、読出コマンドを送信した後にＣＰＵ４０から書込命令を受信した場合、シリアルＲＯＭ制御部４２は、ＣＰＵ４０からの書込命令の受信に先立って送信した読出コマンドをリセットする。そして、ＣＰＵ４０からの書込命令を待って書込命令の内容、つまり、書込コマンド、書込アドレス、及び、書込データを全てのシリアルＲＯＭ３２Ａ〜３２Ｃに送信することで、ＣＰＵ４０からの書込命令に応じて書込データの書き込みをすることができる。
【００６６】
＜実施形態２＞
実施形態２を、図８から図１１を用いて説明する。本実施形態は、図８に示すように、シリアルＲＯＭ制御部４２が１つのクロック端子Ｌを有し、各シリアルＲＯＭ３２Ａ〜３２Ｃが有する１つのクロック端子Ｌが、シリアルＲＯＭ制御部４２が有する１つのクロック端子Ｌに共通に接続される点で、実施形態１と異なる。
【００６７】
そのため、シリアルＲＯＭ制御部４２は、クロック端子Ｌを介してクロック信号ＣＬＫを送信する際に、全てのシリアルＲＯＭ３２Ａ〜３２Ｃに同時にクロック端子Ｌを送信する。本実施形態では、シリアルＲＯＭ制御部４２が有するセレクト端子Ｓ１〜Ｓ３は、制御部側接続端子及び制御部側セレクト端子の一例であり、シリアルＲＯＭ制御部４２が有するクロック端子Ｌは、制御部側クロック端子の一例である。また、各シリアルＲＯＭ３２Ａ〜３２Ｃが有するセレクト端子Ｓは、メモリ側接続端子及びメモリ側セレクト端子の一例であり、各シリアルＲＯＭ３２Ａ〜３２Ｃが有するクロック端子Ｌは、メモリ側クロック端子の一例である。以下の説明では、実施形態１と同一の内容については重複した記載を省略する。
【００６８】
１． 画像形成装置のシリアルＲＯＭ制御処理
本実施形態でも、実施形態１と同様に、主にデータの読み出しに用いられるシリアルＲＯＭ３２Ａ〜３２Ｃへの制御処理について説明し、ＣＰＵ４０からの命令に応じてシリアルＲＯＭ３２Ｂからデータを読み出し、或は、書き込む場合を用いて説明を行う。
【００６９】
図１１に示すように、本実施形態では、シリアルＲＯＭ制御部４２は、第１通信期間ＴＫ１及び第２通信期間ＴＫ２にクロック信号ＣＬＫを送信し、それ以外の期間では、クロック信号ＣＬＫの送信を停止する。
【００７０】
図９に示すように、本実施形態において、シリアルＲＯＭ制御部４２は、制御処理を開始すると、ＣＰＵ４０からの命令の受信に先立って読出コマンドを全てのシリアルＲＯＭ３２Ａ〜３２Ｃに送信する（Ｓ３２）。シリアルＲＯＭ制御部４２は、読出コマンドの送信と同時に、選択信号ＣＳ１〜ＣＳ３をオンに切り替え、クロック信号ＣＬＫを送信する。これにより、全てのシリアルＲＯＭ３２Ａ〜３２Ｃにおいて、読出コマンドを送信したことが一時的に記憶される。
【００７１】
シリアルＲＯＭ制御部４２は、読出コマンドを送信後、ＣＰＵ４０から読出命令が受信されると（Ｓ４：ＹＥＳ、Ｓ５：ＮＯ）、シリアルＲＯＭ制御部４２は、読出命令に含まれる読出アドレスがシリアルＲＯＭ３２Ａ〜３２Ｃのうち、いずれのシリアルＲＯＭ３２を指定するメモリアドレスであるかを判断する（Ｓ６、Ｓ８）。シリアルＲＯＭ制御部４２は、読出アドレスの上位の８ｂｉｔから、読出アドレスに対応するシリアルＲＯＭ３２を判断し、当該シリアルＲＯＭ３２に読出アドレスを送信する（Ｓ３４〜Ｓ４０）。
【００７２】
図１１を用いて、読出アドレスをシリアルＲＯＭ３２Ｂに送信する場合について代表して説明する。シリアルＲＯＭ制御部４２は、読出アドレスをシリアルＲＯＭ３２Ｂに送信する際に、シリアルＲＯＭ制御部４２のセレクト端子Ｓ２からシリアルＲＯＭ３２Ｂのセレクト端子Ｓ２に送信される選択信号ＣＳ２をオンに維持させておく（Ｓ３６）。シリアルＲＯＭ制御部４２は、オン状態の選択信号ＣＳ２が送信されている間に、クロック信号ＣＬＫ及び読出アドレスを全てのシリアルＲＯＭ３２Ａ〜３２Ｃに送信する（Ｓ４０）。
【００７３】
これにより、オン状態の選択信号ＣＳ２が送信されて選択状態となったシリアルＲＯＭ３２Ｂに読出アドレスが受信される。その一方、オフ状態の選択信号ＣＳが送信されて非選択状態となったシリアルＲＯＭ３２Ａ、３２Ｃには読出アドレスが受信されない。シリアルＲＯＭ制御部４２は、下位アドレスをシリアルＲＯＭ３２Ｂに送信してから所定の準備期間ＪＫ経過後、シリアルＲＯＭ３２Ｂから読出アドレスに対応する読出データを受信する（Ｓ１６）。
【００７４】
シリアルＲＯＭ制御部４２は、読出データの受信が完了すると、選択信号ＣＳ２をオフに切り替え、クロック信号ＣＬＫの送信を停止する。ＣＰＵ４０は、クロック信号ＣＬＫの送信の停止から読出データの受信完了を検知し、シリアルＲＯＭ制御部４２に読出データの受信完了を示す信号を送り返す。シリアルＲＯＭ制御部４２は、当該信号の受信に応じて、再び読出コマンドを全てのシリアルＲＯＭ３２Ａ〜３２Ｃに送信し（Ｓ３２）、Ｓ３２からの処理を繰り返す。
【００７５】
その一方、シリアルＲＯＭ制御部４２は、読出コマンドを送信後、ＣＰＵ４０から書込命令が受信されると（Ｓ４：ＮＯ、Ｓ５：ＹＥＳ）、選択信号ＣＳ１〜ＣＳ３をオフに切り替え、ＣＰＵ４０から書込命令を受信する前に送信した読出コマンドをリセットする（Ｓ１８）。シリアルＲＯＭ制御部４２は、上記リセット後に、書込命令に含まれる書込アドレスがシリアルＲＯＭ３２Ａ〜３２Ｃのうち、いずれのシリアルＲＯＭ３２を指定するメモリアドレスであるかを判断し（Ｓ２０、Ｓ２２）、当該シリアルＲＯＭ３２に書込命令を送信する（Ｓ２４〜Ｓ３０）。
【００７６】
以下、書込命令をシリアルＲＯＭ３２Ｂに送信する場合について代表して説明する。シリアルＲＯＭ制御部４２は、書込命令をシリアルＲＯＭ３２Ｂに送信する際に、選択信号ＣＳ２を再度オンに切り替え、その後、シリアルＲＯＭ制御部４２のクロック端子Ｌから全てのシリアルＲＯＭ３２Ａ〜３２Ｃのクロック端子Ｌにクロック信号ＣＬＫを送信する（Ｓ４４）。シリアルＲＯＭ制御部４２は、クロック信号ＣＬＫの送信と同時に、データ線ＤＬ１を介して書込コマンド及び書込アドレスを全てのシリアルＲＯＭ３２Ａ〜３２Ｃに送信し、書込アドレスの送信に続けて、データ線ＤＬ１〜ＤＬ４を介して書込データを全てのシリアルＲＯＭ３２Ａ〜３２Ｃに送信する（Ｓ４８）。
【００７７】
これにより、オン状態の選択信号ＣＳ２の送信により選択状態となったシリアルＲＯＭ３２Ｂに書込命令が受信される。その一方、オフ状態の選択信号ＣＳの送信により非選択状態となったシリアルＲＯＭ３２Ａ、３２Ｃには書込命令が受信されない。シリアルＲＯＭ３２Ｂは、書込命令を受信すると、記憶領域８０の書込アドレスに対応する領域に書込データを書き込む。
【００７８】
２．本実施形態の効果
（１）本実施形態の画像形成装置１０では、各シリアルＲＯＭ３２Ａ〜３２Ｃのクロック端子Ｌが、シリアルＲＯＭ制御部４２のクロック端子Ｌに共通に接続されている。そのため、実施形態１のように、各シリアルＲＯＭ３２Ａ〜３２Ｃのクロック端子Ｌ１〜Ｌ３とシリアルＲＯＭ制御部４２のクロック端子Ｌ１〜Ｌ３とが、シリアルＲＯＭ３２毎に接続される場合に比べて、シリアルＲＯＭ制御部４２に必要とされる端子数を減らすことができる。
【００７９】
その一方、各シリアルＲＯＭ３２Ａ〜３２Ｃのクロック端子Ｌが、シリアルＲＯＭ制御部４２のクロック端子Ｌに共通に接続される場合、実施形態１のように、いずれのシリアルＲＯＭ３２Ａ〜３２Ｃに命令を受信させるのかを、クロック信号ＣＬＫを用いて指定することができない。
【００８０】
（２）この画像形成装置１０では、シリアルＲＯＭ制御部４２は、各シリアルＲＯＭ３２Ａ〜３２Ｃに対してシリアルＲＯＭ３２毎に接続されたセレクト端子Ｓ１〜Ｓ３を備える。そして、シリアルＲＯＭ制御部４２は、いずれのシリアルＲＯＭ３２Ａ〜３２Ｃに命令を受信させるのかを、セレクト信号ＳＣを用いて指定する。
【００８１】
セレクト信号ＳＣは、シリアルＲＯＭ３２Ａ〜３２Ｃの選択状態を示す制御信号として従来から用いられており、従来から、シリアルＲＯＭ制御部４２のセレクト端子Ｓ１〜Ｓ３を介して、シリアルＲＯＭ制御部４２から各シリアルＲＯＭ３２Ａ〜３２Ｃに送信されている。そのため、いずれのシリアルＲＯＭ３２Ａ〜３２Ｃを指定しているのかの情報を示すための特別な信号を用い、当該信号を送信するための特別な端子を設ける場合に比べて、シリアルＲＯＭ制御部４２に必要とされる端子数を減らすことができる。
【００８２】
＜他の実施形態＞
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような種々の態様も本発明の技術的範囲に含まれる。
（１）上記実施形態では、プリント機能、ファックス機能を有する画像形成装置１０を用いて説明を行ったが、本発明はこれに限られない。本発明は、プリント機能、ファックス機能、スキャン機能、コピー機能の少なくとも１つを有していれば良く、さらには装置自身としてはこれらの機能を有しておらず、他の装置のこれらの機能のために処理を実行する装置であってもよい。
【００８３】
つまり、本発明は、ＣＰＵと、複数の記憶部と、当該記憶部へのデータの読み出し、或は、書き込みを制御する制御部と、を有しており、ＣＰＵが、当該複数の記憶部からデータを読み出し、或は、書き込みを行って処理を実行する装置であれば適用することができる。また、記憶部がＲＯＭであるかＲＡＭであるかも問わない。
【００８４】
（２）上記実施形態では、画像形成装置１０が３つのシリアルＲＯＭ３２Ａ〜３２Ｃを備え、シリアルＲＯＭ制御部４２がこれら３つのシリアルＲＯＭ３２Ａ〜３２Ｃに対して、データを読み出し、或は、データを書き込む制御処理を実行する例を用いて説明を行ったが、シリアルＲＯＭ３２の数は３つに限られず、２つでも良ければ、４つ以上であっても良い。
【００８５】
（３）上記実施形態では、ＣＰＵ４０からの命令の受信に先立って、読出コマンドを送信する例を用いて説明を行ったが、本発明はこれに限られない。主にデータの書き込みに用いられるシリアルＲＯＭ３２Ａ〜３２Ｃであれば、ＣＰＵ４０からの命令の受信に先立って、書込コマンドを送信してもよい。
【００８６】
（４）また、ＣＰＵ４０からの命令の受信に先立って送信されるものは、読出コマンド又は書込コマンドに限られず、読出コマンド又は書込コマンドとともに、上位アドレス、或は、上位アドレスの上位８ｂｉｔを送信してもよい。上位アドレスの上位８ｂｉｔとしては、例えば、前送の読出命令に含まれる読出アドレスの上位８ｂｉｔ、或は、前送の書込命令に含まれる書込アドレスの上位８ｂｉｔを用いることができる。
【００８７】
（５）上記実施形態１では、各シリアルＲＯＭ３２Ａ〜３２Ｃに、それぞれ異なる選択信号ＣＳ１〜ＣＳ３を送信する例を用いて説明を行ったが、同一の選択信号ＣＳを送信してもよい。この場合には、シリアルＲＯＭ制御部４２が１つのセレクト端子Ｓを有し、各シリアルＲＯＭ３２Ａ〜３２Ｃが有する１つのセレクト端子Ｓが、シリアルＲＯＭ制御部４２が有する１つのセレクト端子Ｓに共通に接続されてもよい。これにより、実施形態１のように、各シリアルＲＯＭ３２Ａ〜３２Ｃのセレクト端子Ｓ１〜Ｓ３とシリアルＲＯＭ制御部４２のセレクト端子Ｓ１〜Ｓ３とが、シリアルＲＯＭ３２毎に接続される場合に比べて、シリアルＲＯＭ制御部４２に必要とされる端子数を減らすことができる。
【符号の説明】
【００８８】
１０：画像形成装置、３２：シリアルＲＯＭ、４０：ＣＰＵ、４２：シリアルＲＯＭ制御部、８０：記憶領域、８２：読出領域、８４：書込領域、Ｓ：セレクト端子、ＳＬ：セレクト線、ＣＳ：選択信号、Ｌ：クロック端子、ＣＬ：クロック線、ＣＬＫ：クロック信号、Ｄ：データ端子、ＤＬ：データ線
【図１】
2015032015.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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