(57)【要約】【課題】パワーゲートに使用する複数の電源スイッチのゲートの故障と、ゲートに接続される制御線の故障の検出能力を高くできる半導体装置を提供する。【解決手段】電源電圧線２と、第１の回路６と、第１の回路６と電源電圧線２との間に設けられた複数の電源スイッチ用ＭＯＳトランジスタＭ１〜Ｍｍと、複数の電源スイッチ用ＭＯＳトランジスタＭ１〜Ｍｍの各々のゲート電極２６ａ１〜２６ｇｍを直列に接続するゲート電極パターン２６と、ゲート電極パターン２６の一端に電気的に接続され、電源スイッチ用ＭＯＳトランジスタＭ１〜Ｍｍのオン、オフを制御する制御回路１１と、ゲート電極パターン２６の他端に電気的に接続される観測用フリップフロップ回路ＦＦｎ−１を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
電源電圧線と、
第１の回路と、
前記第１の回路と前記電源電圧線との間に設けられた複数の電源スイッチ用ＭＯＳトランジスタと、
前記複数の電源スイッチ用ＭＯＳトランジスタの夫々のゲート電極を直列に接続するゲート電極パターンと、
前記ゲート電極パターンの一端に電気的に接続され、前記電源スイッチ用ＭＯＳトランジスタのオン、オフを制御する制御回路と、
前記ゲート電極パターンの他端に電気的に接続される観測用フリップフロップ回路と、
を有する半導体装置。
【請求項２】
前記ゲート電極パターンは、半導体基板の上に形成される一層目の制御配線を兼ねて形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極パターンの前記一端に接続される第１の金属配線と、
前記ゲート電極パターンの前記他端に接続される第２の金属配線と、
を有することを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記観測用フリップフロップ回路は、スキャンチェーンとなる複数のフリップフロップ回路の一部であることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
【請求項５】
複数の前記電源スイッチ用ＭＯＳトランジスタは、前記半導体基板に形成される素子分離絶縁膜により分離される複数の活性領域に形成され、前記ゲート電極パターンは、複数の前記活性領域と前記素子分離領域を跨いで形成されることを特徴とする請求項１乃至請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置内の半導体集積回路の一部への電力供給を複数の電源スイッチにより制御し、その一部の回路を電源から切り離すことによりリーク電流を低減する技術、即ちパワーゲーティング技術が知られている。そのようなパワーゲーティング技術に使用される電源スイッチの故障検出について種々の方法が知られている。
【０００３】
例えば、論理回路に動作電圧を供給するスイッチのショート不良を検出するため、論理回路を構成するｐ型ＭＯＳトランジスタ、ｎ型ＭＯＳトランジスタにバイアス電圧を供給する基板バイアス電圧供給手段を設けることが知られている。この場合、論理回路に接続された低電位側の端子と電源の間にスイッチとなるｎ型ＭＯＳトランジスタが接続されている。ショート不良を検出する試験モード時には、スイッチをオフして論理回路をオフ状態に切換える。その際、論理回路におけるｎ型ＭＯＳトランジスタの閾値電圧を低くする一方、ｐ型ＭＯＳトランジスタの閾値電圧を高くする。そして、ｎ型ＭＯＳトランジスタからなるスイッチにショート不良が無い場合には測定される電源電流が小さくなる一方、ショート不良がある場合には測定される電源電流が大きくなるので、その電流値を検出することによりショート不良の発生を検出している。
【０００４】
別の例として、複数の電源分離回路のそれぞれの中の複数の内部回路への電源供給を制御する複数の電源スイッチを備えた半導体回路において、不良となっている電源スイッチを特定する故障検出方法が知られている。この故障検出方法では、複数の内部回路の各々に電源スイッチを介して電源供給用端子が接続されている。さらに、隣接する電源スイッチのうち内部回路側の端子は、スイッチング素子を介して互いに接続されている。複数のスイッチング素子の各々に接続される電源スイッチの端子は、通常動作モードにおいてスイッチング素子により短絡される一方、テストモードにおいてスイッチング素子により分離される。電源スイッチが接続されている複数の電源供給用端子における電圧は、それぞれ、モニタ端子を介して監視される。そのような回路におけるテストモード時には、スイッチング素子により電源供給用端子を電気的に分離させた状態で、モニタ端子を介して電源スイッチの故障の有無を個別に判定することにより、少ないテストパタンで不良の電源スイッチが特定される。即ち、テストモード時には、制御信号によりオフ制御された電源スイッチが故障により短絡していると、その電源スイッチにより電源供給用端子と内部回路が電気的に接続され、その間のモニタ端子の電圧が高くなるので、短絡故障した電源スイッチが特定される。
【０００５】
さらに別の例として、回路ブロックと電源電圧線の間に、複数の電源スイッチを並列に接続する構造を有する半導体装置において、動作に支障が生じる電源スイッチの制御経路の故障を検出する装置が知られている。この装置は、回路部への電源供給を制御する複数の電源スイッチと、複数の電源スイッチのそれぞれのゲートを並列に接続する共通の制御線と、制御線を介して複数の電源スイッチをオンまたはオフする制御部とを有している。電源スイッチとしてＭＯＳトランジスタが使用され、そのゲート電極が制御線に分岐して接続される。その装置は、さらに、制御部に近い側で制御線の途中に設けられ、制御部と制御線の接続と遮断を制御するテストスイッチ部を有している。この場合、複数の電源スイッチは、共通の制御線に分岐するように接続されている。さらに、制御線のうち制御部に遠い側の端に接続されるフリップフロップ回路を有している。このフリップフロップ回路は、テストスイッチ部の動作に伴う制御線電位の変化を受け、テスト応答を出力する。
【０００６】
そのような電源スイッチの制御経路の故障を検出する装置では、必要数のフリップフロップ回路を縦続接続したシフトレジスタからなるスキャンチェーンを使用して回路ブロックに対してテストを行っている間に、テストスイッチ部が制御線と電源スイッチの接続を遮断、又は遮断／再接続する。これにより、遮断動作に対応した電源スイッチの電位変化（応答）が制御線端に接続されたフリップフロップ回路に送られる。このフリップフロップ回路の故障検出の応答が、スキャンチェーンによる回路ブロックのテストの応答とともに、出力に移送され、移送された応答データは外部のテスタで読み取られる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−３１１４１４号公報
【特許文献２】特開２０１２−１７３０５６号公報
【特許文献３】特開２００９−２６４９４８号公報
【特許文献４】特開２００７−１３４４９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、上記のような電源スイッチはＭＯＳトランジスタから形成され、そのゲート電極は、その上方に形成されるゲート制御線から分岐するように、ビアを介してゲート制御線に接続される。このため、複数の電源スイッチのうちの１つのゲート電極が断線したり、ゲート制御線との接続に不良が生じたりすると、電源スイッチのＭＯＳトランジスタはオフ状態となるか、或いは、ゲート電極がフローティング状態となる。
【０００９】
電源スイッチが制御線との接続不良により強制的にオフ状態になると、電源スイッチをオフ状態で試験する回路では、どれが故障しているかの判断ができず、故障を検出することができない。
【００１０】
また、複数の電源スイッチのＭＯＳトランジスタのそれぞれのソース、ドレインを互いに並列に接続し、それらをオン状態にして、ソース・ドレイン間の電位差を検出する電源スイッチの試験方法がある。そのような試験方法では、１つの電源スイッチがオフ状態になっても測定値に故障が検出できるほどの差が出にくい。
【００１１】
電源スイッチであるＭＯＳトランジスタのゲート電極がフローティング状態となっている場合には、試験時或いは実動作時にオン又はオフ状態にしようとしても、不用意にその反対のオフ状態又はオン状態になってしまうことが予想される。これにより、試験時に不良を検出することが難しくなり、或いは実動作時に誤動作を招き易い。
【００１２】
本発明の目的は、パワーゲートに使用する複数の電源スイッチとなるトランジスタのゲート電極の故障と、ゲート電極に接続される制御線の故障の検出能力を高くすることができる半導体装置を提供することにある。
【課題を解決するための手段】
【００１３】
本実施形態の１つの観点によれば、電源電圧線と、第１の回路と、前記第１の回路と前記電源電圧線との間に設けられた複数の電源スイッチ用ＭＯＳトランジスタと、前記複数の電源スイッチ用ＭＯＳトランジスタの夫々のゲート電極を直列に接続するゲート電極パターンと、前記ゲート電極パターンの一端に電気的に接続され、前記電源スイッチ用ＭＯＳトランジスタのオン、オフを制御する制御回路と、前記ゲート電極パターンの他端に電気的に接続される観測用フリップフロップ回路と、を有する半導体装置が提供される。
発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない、と理解されるものである。
【発明の効果】
【００１４】
本実施形態によれば、パワーゲートに使用する複数の電源スイッチとなるトランジスタのゲート電極の故障と、ゲート電極に接続される制御線の故障の検出能力を高くすることができる。
【図面の簡単な説明】
【００１５】
【図１】図１は、実施形態に係る半導体装置を示す回路図である。
【図２】図２（ａ）、（ｂ）は、実施形態に係る半導体装置内のフリップフロップ回路を例示する回路図ある。
【図３】図３（ａ）は、実施形態に係る半導体装置における電源スイッチ群となるＭＯＳトランジスタを示す平面図、図３（ｂ）、（ｃ）は、実施形態に係る半導体装置における電源スイッチ群となるＭＯＳトランジスタを示す断面図である。
【図４】図４は、実施形態に係る半導体装置における電源スイッチの電圧試験の一例を示す回路図である。
【図５】図５は、実施形態に係る半導体装置における電源スイッチの電流試験の一例を示す回路図である。
【図６】図６（ａ）は、比較例に係る半導体装置における電源スイッチ群となるＭＯＳトランジスタを示す平面図、図６（ｂ）、（ｃ）は、比較例に係る半導体装置における電源スイッチ群となるＭＯＳトランジスタを示す断面図である。
【発明を実施するための形態】
【００１６】
以下に、図面を参照して実施形態を説明する。図面において、同様の構成要素には同じ参照番号が付されている。
【００１７】
図１は、本実施形態に係る半導体装置を示す回路図である。
図１において、半導体装置１内には電源電圧線２と基準電圧線３が形成されている。電源電圧線２は、外部電源から電源電圧ＶＤＤが供給される第１の外部接続端子１ａに接続されている。また、基準電圧線３は、基準電圧、例えば接地電圧ＶＧＮＤが印加される第２の外部接続端子１ｂに接続されている。
【００１８】
電源電圧線２と基準電圧線３には第１の回路ドメイン６が接続され、第１の回路ドメイン６には電源電圧ＶＤＤが常時印加される状態となっている。第１の回路ドメイン６は、一般論理回路７などを有し、さらに、後述するパワーゲーティング用の電源スイッチ群２０のオン、オフを制御したり一般論理回路７等への電源供給を制御したりする電源制御回路１１を有している。一般論路回路７内には複数のフリップフロップ回路ＦＦ１〜ＦＦｎ（ｎ：自然数）が形成されている。なお、半導体装置１は、さらにクロック発生回路８などを有している。
【００１９】
フリップフロップ回路ＦＦ１〜ＦＦｎは、通常動作時には一般論理回路７に組み込まれる状態となる一方、スキャンテスト時には互いの入力端と出力端が直列に接続されてスキャンチェーン９に置き換わる構造となっている。フリップフロップ回路ＦＦ１〜ＦＦｎは、例えば、図２（ａ）、（ｂ）に示すように、クロック信号入力端ＣＬＫを有するＤ型フリップフロップ１２とマルチプレクサ１３を有し、Ｄ型フリップフロップ１２の入力端Ｄにマルチプレクサ１３の出力端を接続する構造を有している。Ｄ型フリップフロップ１２の出力端Ｑは、スキャンテスト時に次段のフリップフロップ回路ＦＦ１〜ＦＦｎのマルチプレクサ１３に接続され、通常動作時には一般論理回路７に含まれる所定回路７ａに接続される。
【００２０】
マルチプレクサ１３は、第１の入力端１３ａ、第２の入力端１３ｂ及び制御信号端１３ｃを有している。第１の入力端１３ａは、一般論理回路７を通常動作させる構造となるように所定回路７ａに接続される。フリップフロップ回路ＦＦ１〜ＦＦｎのうち第１番目を除くマルチプレクサ１３の第２の入力端１３ｂには、スキャンフリップフロップ状態となるように前段のフリップフロップ回路ＦＦ１〜ＦＦｎ―１の出力端Ｑが接続される。第１番目のフリップフロップ回路ＦＦ１のマルチプレクサ１３の第２の入力端１３ｂは、外部からスキャン入力信号ＳＣＩＮが送信される第３の外部接続端子１ｃに接続される。さらに、制御信号端１３ｃは、スキャンイネーブル制御信号ＳＣＡＰが送信される第４の外部接続端子１ｄに接続される。
【００２１】
スキャンイネーブル制御信号ＳＣＡＰが例えば“１”の場合にマルチプレクサ１３は第２の入力端１３ｂからの入力信号を出力し、第１の入力端１３ａからの入力信号を遮断する。スキャンイネーブル制御信号ＳＣＡＰが例えば“０”の場合には、マルチプレクサ１３はその逆を選択し、第１の入力端１３ａから入力した信号を出力する。
【００２２】
スキャンイネーブル制御信号ＳＣＡＰは、スキャンテスト時に例えば信号“１”が与えられ、通常動作時には例えば信号“０”が与えられる。従って、スキャンイネーブル制御信号ＳＣＡＰによりフリップフロップ回路ＦＦ１〜ＦＦｎを通常接続させるかスキャンフリップフロップ接続させるかが選択される。
【００２３】
また、スキャンチェーン９に含まれるフリップフロップ回路１２Ｆ１〜１２Ｆｎの１つ、例えば、第（ｎ−１）番目のフリップフロップ回路１２Ｆｎ―１を図２（ｂ）に示す観測用のフリップフロップ回路とし、その他を図２（ａ）に示す回路とする。
【００２４】
第（ｎ−１）番目のフリップフロップ回路１２Ｆｎ―１の中のマルチプレクサ１３の第２の入力端１３ｂには、図２（ｂ）に示すように、排他的論理和（ＥＯＲ）ゲート１４を介して前段のフリップフロップ回路ＦＦｎ−２の出力端が接続される。即ち、マルチプレクサ１３の第２の入力端１３ｂには、ＥＯＲゲート１４の出力端が接続されている。また、ＥＯＲゲート１４の第１の入力端１４ａには前段のフリップフロップ回路１２Ｆｎ―２の出力端Ｑが接続され、第２の入力端１４ｂにはゲート制御配線２６の一端が接続される。ゲート制御配線２６は、電源スイッチ群２０を制御する信号Ｓｇａｔｅを伝送する配線であり、その他端が電源制御回路１１の出力端に接続されている。
【００２５】
スキャンテスト時には、図２（ａ）に示す第１段目のフリップフロップ回路ＦＦ１内のマルチプレクサ１３の第２の入力端１３ｂには、試験信号ＳＣＩＮを入力するように第３の外部接続端子１ｃに接続される。また、最終段のフリップフロップ回路ＦＦｎの出力端Ｑは、第５の外部接続端子１ｅに接続され、スキャンテスト出力信号ＳＣＯＵＴを出力する。
【００２６】
電源電圧線２には、電源スイッチ群２０を介して電源中継線１６が接続されている。また、電源中継線１６と基準電圧線３には第２の回路ドメイン４が接続され、電源スイッチ群２０を介して電源電圧ＶＤＤが印加される。さらに、電源中継線１６の一部にはテスト端子５が接続されている。
【００２７】
電源スイッチ群２０は、例えば複数のｐ型ＭＯＳトランジスタＭ１〜Ｍｍ（ｍ：自然数）のソースとドレインをそれぞれ並列に接続した構造を有し、ソースは電源電圧線２に接続され、ドレインは電源中継線１６に接続されている。また、複数のｐ型ＭＯＳトランジスタＭ１〜Ｍｍのゲート電極は、ゲート制御配線２６の一部から形成されている。ゲート制御配線２６の第１端は第１の回路ドメイン６内の電源制御回路１１に接続され、第２端は、例えば図２（ｂ）に示した観測用のフリップフロップ回路ＦＦｎ−１のＥＯＲゲート１４の第２の入力端１４ｂに接続されている。電源制御回路１１の入力端には、ゲートテストモード信号ＴＭＯＤを送信する第６の外部接続端子１ｆが接続され、さらに、第２の回路ドメイン４への電源供給をオン、オフする電源制御信号ＰＭＯＤを送信する第７の外部接続端子１ｇが接続されている。
【００２８】
なお、第２の回路ドメイン４に接続される電源スイッチ群２０を複数設け、それらを並列に接続してもよい。また、第２の回路ドメイン４とこれに電源を接離する電源スイッチ群２０は複数形成されてもよい。
【００２９】
電源スイッチ群２０内のｐ型ＭＯＳトランジスタＭ１〜Ｍｍは、例えば、図３（ａ）に示す平面構造を有し、さらに図３（ｂ）、（ｃ）に示すような断面構造を有している。図３（ｂ）、（ｃ）はそれぞれ図３（ａ）のＩ−Ｉ線、II−II線の断面図である。
【００３０】
図３において、第１の回路ドメイン６、第２の回路ドメイン４などが形成される半導体基板、例えばシリコン基板２１内のＮウェル２２には第１〜第ｍの活性領域２４ａ１〜２４ａｍが配置されている。第１〜第ｍの活性領域２４ａ１〜２４ａｍは、Ｎウェル２２表面の素子分離絶縁膜２３を介して互いに分離される。Ｎウェル２２は、例えば、砒素、リンなどのｎ型不純物をイオン注入することにより形成される。活性領域２４ａ１〜２４ａｍは、図３ではトランジスタが形成される領域を示している。
【００３１】
素子分離絶縁膜２３として、図３（ｂ）に示すようなＬＯＣＯＳ(local oxidation of silicon)を形成してもよいし、溝に絶縁膜を埋めた構造を有するシャロートレンチアイソレーション（不図示）を形成してもよい。なお、複数の活性領域２４ａ１〜２４ａｎは、図３（ａ）、（ｂ）において一列に配置される構造を記載しているが、これに限定される必要はなく、素子分離絶縁膜２３を介して横方向で順に隣接する配置となる構造であればよい。
【００３２】
複数の活性領域２４ａ１〜２４ａｍの各々の上にはゲート絶縁膜２５を介してゲート電極２６ｇ１〜２６ｇｍが形成されている。複数のゲート電極２６ｇ１〜２６ｇｍは、素子分離絶縁膜２２の上で互いの端部が接続されて延在し、これにより互いに直列に接続され、１つのゲート電極パターンが形成される。ゲート電極パターンは、ゲート制御配線２６の一部となっている。換言すれば、ゲート制御配線２６は、複数の活性領域２４ａ１〜２４ａｍの上を通り、素子分離絶縁膜２３を跨ぎ、各活性領域２４ａ１〜２４ａｍ上でゲート電極２６ｇ１〜２６ｇｍを兼ねる一層目の配線となっている。
【００３３】
ゲート制御配線２６は、例えば、シリコン基板２１上にＣＶＤ法により形成したポリシリコン膜をフォトリソグラフィ技術とエッチング技術を使用してパターニングすることにより形成されるである。
【００３４】
第１〜第ｍの活性領域２４ａ１〜２４ａｍにおいて、ゲート電極２６ｇ１〜２６ｇｍの両側の領域内にはｐ型不純物がイオン注入されて低不純物濃度のｐ型エクステンション領域２７ａ１〜２７ａｍ、２７ｂ１〜２７ｂｍが形成される。また、ゲート電極２６ｇ１〜２６ｇｍの両側には、絶縁膜の成膜とエッチバックを用いることにより、絶縁性のサイドウォール２８が形成される。さらに、活性領域２４ａ１〜２４ａｍ内には、ゲート電極２６ｇ１〜２６ｇｍとサイドウォール２８をマスクにしてｐ型不純物をイオン注入することにより、高濃度ｐ型不純物拡散領域域２９ａ１〜２９ａｍ、２９ｂ１〜２９ｂｍが形成されている。
【００３５】
ゲート電極２６ｇ１〜２６ｇｍの両側では、高濃度ｐ型不純物拡散領域２９ａ１〜２９ａｍ、２９ｂ１〜２９ｂｍとｐ型エクステンション領域２７ａ１〜２７ａｍ、２７ｂ１〜２７ｂｍは接続され、ｐ型ソース領域３０ｓ１〜３０ｓｍ、ｐ型ドレイン領域３０ｄ１〜３０ｄｍとなる。
【００３６】
第１〜第ｍの活性領域２４ａ１〜２４ａｍにおいて、Ｎウェル２２、ゲート電極２６ｇ１〜２６ｇｍ、ｐ型ソース／ドレイン領域３０ｓ１〜３０ｓｍ、３０ｄ１〜３０ｄｍなどにより第１〜第ｍのｐ型ＭＯＳトランジスタＭ１〜Ｍｍが形成される。ｐ型ＭＯＳトランジスタＭ１〜Ｍｍ及び素子分離絶縁膜２２の上には、層間絶縁膜３１として例えばシリコン酸化膜がＣＶＤ法により形成され、その上面は化学機械研磨などにより平坦化されている。層間絶縁膜３１内には、ｐ型ソース領域３０ｓ１〜３０ｓｍ、ｐ型ドレイン領域３０ｄ１〜３０ｄｍのそれぞれの上にソース用のコンタクトホール３１ａ１〜３１ａｍ、ドレイン用のコンタクトホール３１ｂ１〜３１ｂｍが形成される。さらに、ゲート制御配線２６の両端部の上には第１、第２のゲート用コンタクトホール３２ａ、３２ｂが形成されている。
【００３７】
ソース用のコンタクトホール３１ａ１〜３１ａｍの中にはソース用の導電性プラグ３３ａ１〜３３ａｍが形成され、ドレイン用のコンタクトホール３１ｂ１〜３１ｂｍの中にはドレイン用の導電性プラグ３３ｂ１〜３３ｂｍが形成されている。また、第１、第２のゲート用のコンタクトホール３２ａ、３２ｂのそれぞれの中には第１、第２のゲート用の導電性プラグ３４ａ、３４ｂが埋め込まれている。それらの導電性プラグ３３ａ１〜３３ａｍ、３１ｂ１〜３１ｂｍ、３４ａ、３４ｂは、例えば窒化チタン、チタン、タングステンの積層構造から形成される。
【００３８】
層間絶縁膜３１の上には、ソース用の導電性プラグ３３ａ１〜３３ａｍに接続される電源電圧線２の一部が形成され、さらに、ドレイン用の導電性プラグ３３ｂ１〜３３ｂｍに接続される電源中継線１６の一部が形成されている。これにより、電源電圧線２と電源中継線１６に対し、ｐ型ＭＯＳトランジスタのｐ型ソース領域３０ｓ１〜３０ｓｍ、ｐ型ドレイン領域３０ｄ１〜３０ｄｍは電気的に並列に接続される。
【００３９】
また、層間絶縁膜３１の上には、第１のゲート用の導電性プラグ３４ａに接続される第１上側ゲート制御配線２６ａと、第２のゲート用の導電性プラグ３４ｂに接続される第２上側ゲート制御配線２６ｂが形成されている。さらに、第１上側ゲート制御配線２６ａは上記の電源制御回路１１の出力端に電気的に接続され、第２上側ゲート制御配線２６ｂは上記の観察用のフリップフロップ回路ＦＦｎ−１のＥＯＲゲート１４の第１の入力端１４ｂに電気的に接続されている。
【００４０】
層間絶縁膜３１上に形成される電源電圧線２、電源中継線１６の一部と第１、第２上側ゲート制御配線２６ａ、２６ｂは、例えばアルミニウム、アルミニウム合金などの金属膜をパターニングすることにより形成される金属配線である。電源電圧線２、電源中継線１６、第１、第２上側ゲート制御配線２６ａ、２６ｂの上には、層間絶縁膜（不図示）、導電性プラグ（不図示）、配線（不図示）などの多層配線構造が形成されている。
【００４１】
以上のような半導体装置１において、通常動作時に、第１の回路ドメイン６は常に電源電圧線２と基準電圧線３に接続されて電力が供給される。また、第１の回路ドメイン６内のフリップフロップ回路ＦＦ１〜ＦＦｎのマルチプレクサ１３の制御信号端１３ｃには信号“０”が送信され、フリップフロップ回路ＦＦ１〜ＦＦｎのＤフリップフロップ１２の入力端Ｄには所定回路７ａから信号が入力して作動する。
【００４２】
また、第７の外部接続端子１ｇからの電源制御信号ＰＭＯＤに基づいて電源制御回路１１は電源スイッチ群２０内を通るゲート制御配線２６にゲート制御信号Ｓｇａｔｅを送信する。ゲート制御信号Ｓｇａｔｅがオン信号の場合には、電源スイッチ群２０内のｐ型ＭＯＳトランジスタＭ１〜Ｍｍはオンし、電源電圧線２は、電源スイッチ群２０と電源中継線１６を介して第２の回路ドメイン４に電力を供給する。また、第２の回路ドメイン４への電力供給を停止させる場合に、電源制御回路１１はゲート制御配線２６を介してｐ型ＭＯＳトランジスタＭ１〜Ｍｍにゲート制御信号Ｓｇａｔｅとしてオフ信号を送信する。
【００４３】
また、半導体装置１内の第１の回路ドメイン６をテストスキャンさせる場合には、第４の外部接続端子１ｄからフリップフロップ回路ＦＦ１〜ＦＦｎのマルチプレクサ１３の制御信号端子１３ｃにスキャンテストモードである信号“１”を送信する。これにより、フリップフロップ回路ＦＦ１〜ＦＦｎは、シフトレジスタであるスキャンチェーン９となり、第３の外部接続端子１ｃからテスト信号を送信してスキャンチェーン９を制御、観測することが可能な状態となる。そして、第３の外部接続端子１ｃからスキャンチェーン９にテスト信号を送信し、フリップフロップ回路ＦＦ１〜ＦＦｎにより生成された信号パターンを第５の外部接続端子１ｅから出力し、信号を検出することになる。
【００４４】
このようなテスト状態において、第６の外部接続端子１ｆから電源制御回路１１にゲートテストモード信号ＴＭＯＤを送信することにより電源制御回路１１をテストモードに遷移させる。この場合、電源制御回路１１の制御によりフリップフロップ回路ＦＦ１〜ＦＦｎ以外の所定回路７ｂの動作を停止させてもよい。さらに、第７の外部接続端子１ｇから入力する制御信号ＰＭＯＤにより電源制御回路１１からゲート制御配線２６に出力する信号を制御して電源スイッチ群２０であるｐ型ＭＯＳトランジスタＭ１〜Ｍｍをオン、オフさせる。
【００４５】
ｐ型ＭＯＳトランジスタＭ１〜Ｍｍのゲート電極２６ｇ１〜２６ｇｍに接続されるゲート制御配線２６にトランジスタ試験信号を印加し、観測用のフリップフロップ回路ＦＦｎ−１の出力を制御する。即ち、観測用のフリップフロップ回路ＦＦｎ−１では、前段のフリップフロップ回路ＦＦｎ−２からの入力信号“１”、“０”が等価的に逆になるように制御される。
【００４６】
例えば、図２（ｂ）に示した観測用のフリップフロップ回路ＦＦｎ−１において、ゲート制御配線２６から“０”の信号ＳｇａｔｅがＥＯＲゲート１４に入力した場合には、前段のフリップフロップ回路ＦＦｎ−２からの入力はそのままマルチプレクサ１３の第２の入力端１３ｂに入力する。また、ゲート制御配線２６から“１”の信号Ｓｇａｔｅがマルチプレクサ１３に入力した場合には、前段のフリップフロップ回路ＦＦｎ−２からの入力信号“１”又は“０”とは逆の信号がＥＯＲゲート１４を介してマルチプレクサ１３の第２の入力端１３ｂに入力する。
【００４７】
従って、ゲート制御配線２６から“０”の信号が入力した場合には、シフトレジスタであるスキャンチェーン９において図２（ｂ）に示した観測用のフリップフロップ回路ＦＦｎ−１は図２（ａ）に示した回路と同じ状態になる。これにより、スキャンチェーン９は、ゲート制御配線２６が接続されない回路と等価になって、第５の外部接続端子１ｅから信号パターンが出力される。
【００４８】
これに対し、ゲート制御配線２６から“１”の信号が入力した場合には、前段のフリップフロップ回路ＦＦｎ−２からの入力と逆の信号が観測用のフリップフロップ回路ＦＦｎ−１内のマルチプレクサ１３に入力し、予測されない信号パターンが第５の外部接続端子１ｅから出力される。
【００４９】
ゲート制御配線２６に異常が発生しない状態では、電源制御回路１１から送信するゲート制御配線２６への信号、即ち“１”と“０”を変化させると、第５の外部接続端子１ｅの出力も変化する。これに対し、電源制御回路１１から送信するゲート制御配線２６への信号を変化させても第５の外部接続端子１ｅの出力に変化が見られない場合には、ゲート電極を兼ねる連続したゲート制御配線２６に断線やコンタクト不良が生じていることになる。
【００５０】
このようなことから、ゲート制御配線２６の出力を変化させながらスキャンテストを行い、第５の外部接続端子１ｅの信号出力パターンを介して観測用のフリップフロップ回路ＦＦｎ−１の出力値を読み込むことにより、電源スイッチ群２０のゲート制御配線２６の接続が良好であることを保証できるようになる。
【００５１】
上記のような電源スイッチ群２０のゲート制御配線２６の断線、接続不良については、上記のようにスキャンチェーン９の一部のフリップフロップ回路ＦＦｎ−１を制御線２６の観測用に使用して試験を行う他に、次のような機能試験を行う。
【００５２】
まず、図４に示すように、テスト端子５と接地線ＧＮＤに電圧計４１を接続し、電源制御回路１１からゲート制御配線２６にオン信号を送信する。これにより、電圧計４１により測定された電圧値が設定範囲内にある場合には電源スイッチ群２０内のｐ型ＭＯＳトランジスタＭ１〜Ｍｍが正常に機能していると判断する。ここで、ゲート制御配線２６の途中に断線、接続不良のような故障が生じると、故障箇所Ｘから最終段までの複数のｐ型ＭＯＳトランジスタＭｘ〜Ｍｍはオフ状態となり、測定電圧が低下するので故障の発生が判断し易い。しかし、それらのｐ型ＭＯＳトランジスタＭｘ〜Ｍｍのゲート電極２６ｇｘ〜２６ｇｍは浮遊状態ともなり得るし、制御不能なｐ型ＭＯＳトランジスタＭｘ〜Ｍｍの個数が少ない場合には故障を検出しにくい。このような場合には、上記のようにスキャンチェーン９を使用する試験を併用することにより故障の発生を確認することができる。
【００５３】
また、図５に示すように、テスト端子５と接地線ＧＮＤに電流計４２を接続し、電源制御回路１１からゲート制御配線２６にオフ信号を送信する。これにより、電流計４２により測定された電流値が零に近い設定範囲内にある場合には電源スイッチ群２０内のｐ型ＭＯＳトランジスタＭ１〜Ｍｍが正常に機能すると判断する。また、ゲート制御配線２６にオフ信号を送信する場合に、ゲート制御配線２６の途中に断線、接続不良のような故障が生じると、故障箇所Ｘから最終段までのゲート電極２６ｇｘ〜２６ｇｍは浮遊状態となるので、電流計４２にリーク電流が流れ易くなるので故障の発生の判断がし易くなる。しかし、制御不能なｐ型ＭＯＳトランジスタＭｘ〜Ｍｍの個数が少ない場合には故障を検出しにくい。このような場合には、上記のようにスキャンチェーン９を使用する試験を併用することにより故障の発生を確認することができる。
【００５４】
次に、図６を参照して比較例の半導体装置を説明する。図６（ａ）は比較例に係る半導体装置の平面図、図６（ｂ）、（ｃ）は、図６（ａ）のIII-III線断面図、IV−IV線断面図である。なお、図６において図１と同じ符号は同じ要素を示している。
【００５５】
図６において、複数の活性領域２４ａ１〜２４ａｍのそれぞれに形成されるｐ型ＭＯＳトランジスタＴ１〜Ｔｍの各ゲート電極２６ｇ１〜２６ｇｍは、分離して形成されている。ｐ型ＭＯＳトランジスタＴ１〜Ｔｍは層間絶縁膜３１に覆われている。また、層間絶縁膜のうち活性領域２４ａ１〜２４ａｍの側方の上にはゲート制御配線２６が形成され、ゲート制御配線２６は導電性プラグ３２ｃ１〜３２ｃｍを介してゲート電極２６ｇ１〜２６ｇｍのそれぞれの一端に接続されている。その他の構造は上記の実施形態と同様である。
【００５６】
そのような比較例の半導体装置において、ゲート電極２６ｇ１〜２６ｇｍは微細に形成されるので、断線や導電性プラグ３２ｃ１〜３２ｃｍとの接続不良が生じることがある。そのような故障が生じる場合には、電源制御回路１１から制御信号線２６に送信される信号に殆ど変動はなく、制御信号２６の端部に接続される観測用のフリップフロップ回路ＦＦｎ−１を使用して断線などの故障の有無を検出することが難しい。さらに、図４、図５に示すと同様に、電源中継線１６に接続されるテスト端子５を使用してｐ型ＭＯＳトランジスタＴ１〜Ｔｍのオン時のドレインの電圧測定、オフ時の電流測定を行う場合に、ゲート電極２６ｇ１〜２６ｇｍの一部に故障が生じても電圧の変化、電流の変化に故障検出できるほどの差が現れないことがある。
【００５７】
これに対し、本実施形態では、隣接するゲート電極２６ｇ１〜２６ｇｍの互いの端部を直列に連続して配線として形成し、その配線を制御信号線２６の一部に使用している。このため、ゲート電極２６ｇ１〜２６ｇｍに例えば切断が生じた場合に、上記のように観測用のフリップフロップ回路ＦＦｎ−１を使用してゲート電極２６ｇ１〜２６ｇｍの故障の有無を検出することが容易になる。しかも、ｐ型ＭＯＳトランジスタＭ１〜Ｍｍのオン時のドレイン電圧測定、オフ時のドレイン電流測定を行う場合に、ゲート電極２６ｇ１〜２６ｇｍの一部に例えば断線が生じると、制御信号線２６のうち断線箇所からフリップフロップ回路ＦＦｎ−１までの領域が故障状態となる。このため、テスト端子５に現れる電圧、電流の変化の差が大きくなり、故障検出が容易になる。
【００５８】
ところで、図１に示す電源スイッチ群２０は、第２の回路ドメイン４と電源電圧線２の間に接続されているが、図１において波線の四角形で示したように、第２の回路ドメイン４と基準電圧線３の間に電源スイッチ群２０を接続してもよい。この場合、電源スイッチ群２０として複数のｎ型ＭＯＳトランジスタを形成し、そのソースを基準電圧線３に接続し、ドレインを第２の回路ドメイン４のマイナス側電源端に接続する。なお、電源スイッチ群２０は、第２の回路ドメイン４の電源端のうち電源電圧線２側か基準電圧線３側の少なくとも一方に接続すればよい。
【００５９】
ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈され、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができると理解される。
【００６０】
次に、本発明の実施形態について特徴を付記する。
（付記１）電源電圧線と、第１の回路と、前記第１の回路と前記電源電圧線との間に設けられた複数の電源スイッチ用ＭＯＳトランジスタと、前記複数の電源スイッチ用ＭＯＳトランジスタの夫々のゲート電極を直列に接続するゲート電極パターンと、前記ゲート電極パターンの一端に電気的に接続され、前記電源スイッチ用ＭＯＳトランジスタのオン、オフを制御する制御回路と、前記ゲート電極パターンの他端に電気的に接続される観測用フリップフロップ回路と、を有する半導体装置。
（付記２）前記ゲート電極パターンは、半導体基板の上に形成される一層目の制御配線を兼ねて形成されることを特徴とする付記１に記載の半導体装置。
（付記３）前記ゲート電極パターンと前記一層目の制御配線は同一の材料から形成されていることを特徴とする付記２に記載の半導体装置。
（付記４）前記ゲート電極パターンの前記一端に接続される第１の金属配線と、前記ゲート電極パターンの前記他端に接続される第２の金属配線と、を有することを特徴とする付記１乃至付記３のいずれか１つに記載の半導体装置。
（付記５）前記観測用フリップフロップ回路は、スキャンチェーンとなる複数のフリップフロップ回路の一部であることを特徴とする付記１乃至付記５のいずれか１つに記載の半導体装置。
（付記６）前記制御回路は、前記ゲート電極パターンを介して前記観測用フリップフロップ回路に送信することにより、前記スキャンチェーン内で送信される信号を変更するテスト信号を出力することを特徴とする付記５に記載の半導体装置。
（付記７）前記電源スイッチ用ＭＯＳトランジスタは、前記第１の回路のプラス側電源端かマイナス側電源端の少なくとも一方に接続されることを特徴とする付記１乃至付記６のいずれか１つに記載の半導体装置。
（付記８）複数の前記電源スイッチ用ＭＯＳトランジスタは、前記半導体基板に形成される素子分離絶縁膜により分離される複数の活性領域に形成され、前記ゲート電極パターンは、複数の前記活性領域と前記素子分離領域を跨いで形成されることを特徴とする付記１乃至付記７に記載の半導体装置。
（付記９）前記電源スイッチ用ＭＯＳトランジスタのドレインには、電圧、電流の少なくとも一方を測定するテスト端子が接続されていることを特徴とする付記１乃至付記８のいずれか１つに記載の半導体装置。
【符号の説明】
【００６１】
１  半導体装置
２  電源電圧配線
３  基準電圧配線
４、６  回路ドメイン
５  テスト端子
７  論理回路
８  クロック回路
９  スキャンフリップフロップ
１１  電源制御回路
１２  Ｄフリップフロップ
１３  マルチプレクサ
１４  ＥＯＲゲート
１６  電源中継線
２０  電源スイッチ群
２１  シリコン基板
２２  Ｎウェル
２３  素子分離絶縁膜
２４ａ１〜２４ａｍ  活性領域
２５  ゲート絶縁膜
２６  ゲート制御配線（ゲート配線パターン）
２６ａ、２６ｂ  上側ゲート制御配線
２６ｇ１〜２６ｇｍ  ゲート電極
３１  層間絶縁膜
３０ｓ１〜３０ｓｍ  ソース領域
３０ｄ１〜３０ｄｍ  ドレイン領域
３１ａ１〜３１ａｍ  導電性プラグ
３１ｂ１〜３１ｂｍ  導電性プラグ
Ｍ１〜Ｍｍ  ＭＯＳトランジスタ
ＦＦ１〜ＦＦｎ  フリップフロップ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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