(57)【要約】【課題】固体撮像装置のサイズを縮小する。【解決手段】本実施形態の固体撮像装置は、第１の面ＦＳと前記第１の面ＦＳに対向する第２の面ＢＳを有する半導体基板３０と、半導体基板３０の第１の面ＦＳ側に設けられ、多層配線を含む第１の絶縁膜９０と、半導体基板３０内に設けられ、第２の面ＢＳ側から照射された光を光電変換する画素１と、半導体基板３０の第１の面ＦＳ側に設けられ、第１の絶縁膜９０に覆われる第１の回路７と、半導体基板３０の第２の面ＢＳ側に設けられる１以上の第１の素子ＣＥ，ＲＥと、を含む。【選択図】図３
2015032663.tif 000002
【特許請求の範囲】
【請求項１】
第１の面と前記第１の面に対向する第２の面を有し、画素領域と前記画素領域に隣り合う回路領域とを含む半導体基板と、
前記半導体基板の第１の面側に設けられ、多層配線を含む第１の絶縁膜と、
前記半導体基板の前記画素領域内に設けられ、前記第２の面側から照射された光を光電変換する画素と、
前記回路領域内における前記第１の面側に設けられ、前記第１の絶縁膜に覆われる第１の回路と、
前記回路領域内における前記第２の面側に設けられた抵抗素子及び容量素子と、
を具備し、
前記抵抗素子は、前記半導体基板における前記第２の面側の第１の半導体領域内の第１の拡散層及び第１の金属層の少なくとも一方から形成される抵抗体を含み、
前記容量素子は、前記半導体基板における前記第２の面側の第２の半導体領域内の第２の拡散層と、前記第２の面側に設けられた第２の金属層と、前記第２の拡散層と前記第２の金属層との間の第２の絶縁膜と、を含む、
ことを特徴とする固体撮像装置。
【請求項２】
第１の面と前記第１の面に対向する第２の面を有する半導体基板と、
前記半導体基板の前記第１の面側に設けられ、多層配線を含む第１の絶縁膜と、
前記半導体基板内に設けられ、前記第２の面側から照射された光を光電変換する画素と、
前記半導体基板の前記第１の面側に設けられ、前記第１の絶縁膜に覆われる第１の回路と、
前記半導体基板の前記第２の面側に設けられる１以上の第１の素子と、
を具備することを特徴とする固体撮像装置。
【請求項３】
前記第１の素子は、前記半導体基板における前記第２の面側の第１の半導体領域内の第１の拡散層又は前記第２の面側の第１の金属層から形成される抵抗体を含む抵抗素子である、
ことを特徴とする請求項２に記載の固体撮像装置。
【請求項４】
前記第１の素子は、前記半導体基板における前記第２の面側の第２の半導体領域内の第２の拡散層と、前記第２の面側に設けられた第２の金属層と、前記第２の拡散層と前記第２の金属層との間の第２の絶縁膜と、を含む容量素子である、
ことを特徴とする請求項２に記載の固体撮像装置。
【請求項５】
前記半導体基板は、前記画素を含む画素領域と、前記画素領域に隣り合う回路領域とを含み、
前記第１の回路は、前記回路領域内における前記第１の面側に設けられ、
前記第１の素子は、前記回路領域内における前記第２の面側に設けられている、
ことを特徴とする請求項２乃至４のいずれか１項に記載の固体撮像装置。
【請求項６】
前記第１の素子は、前記第１の回路及び前記第２の面側に設けられた第１のパッドのうち少なくとも一方に接続される、
ことを特徴とする請求項２乃至５のいずれか１項に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、固体撮像装置に関する。
【背景技術】
【０００２】
ＣＣＤイメージセンサやＣＭＯＳイメージセンサなどの固体撮像装置は、デジタルスチルカメラ、ビデオカメラ、或いは、監視カメラ等、多様な用途で使われている。
【０００３】
裏面照射型イメージセンサは、配線のような、画素とマイクロレンズとの間における光に対する障害物を無くすことができる。そのため、裏面照射型イメージセンサは、入射光に対する画素の感度を高くでき、光学シェーディングを小さくできる。
【０００４】
それゆえ、近年では、裏面照射型イメージセンサの開発が、推進されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−９８２１９号公報
【特許文献２】特開２０１１−６１０９２号公報
【特許文献３】特開２０１２−２０４４０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
固体撮像装置のサイズの縮小を図る技術を提案する。
【課題を解決するための手段】
【０００７】
本実施形態の固体撮像装置は、第１の面と前記第１の面に対向する第２の面を有する半導体基板と、前記半導体基板の前記第１の面側に設けられ、多層配線を含む第１の絶縁膜と、前記半導体基板内に設けられ、前記第２の面側から照射された光を光電変換する画素と、前記半導体基板の前記第１の面側に設けられ、前記第１の絶縁膜に覆われる第１の回路と、前記半導体基板の前記第２の面側に設けられる１以上の第１の素子と、を含む。
【図面の簡単な説明】
【０００８】
【図１】実施形態の固体撮像装置を含むモジュールの一例を示す図。
【図２】実施形態の固体撮像装置を含むモジュールの一例を示す図。
【図３】実施形態の固体撮像装置の構造例を模式的に示す平面図。
【図４】実施形態の固体撮像装置の構造例を模式的に示す断面図。
【図５】固体撮像装置の画素アレイの構成例を示す等価回路図。
【図６】実施形態の固体撮像装置の製造工程の一工程を説明するための図。
【図７】実施形態の固体撮像装置の製造工程の一工程を説明するための図。
【図８】実施形態の固体撮像装置の製造方法の一工程を説明するための図。
【図９】実施形態の固体撮像装置の製造工程の一工程を説明するための図。
【図１０】実施形態の固体撮像装置の製造工程の一工程を説明するための図。
【図１１】実施形態の固体撮像装置の製造工程の一工程を説明するための図。
【図１２】実施形態の固体撮像装置の製造工程の一工程を説明するための図。
【図１３】実施形態の固体撮像装置の製造工程の一工程を説明するための図。
【図１４】実施形態の固体撮像装置の具体例を模式的に示す図。
【図１５】実施形態の固体撮像装置の具体例を模式的に示す図。
【図１６】実施形態の固体撮像装置の具体例を模式的に示す図。
【図１７】実施形態の固体撮像装置の具体例を模式的に示す図。
【図１８】実施形態の固体撮像装置の具体例を模式的に示す図。
【図１９】実施形態の固体撮像装置の具体例を模式的に示す図。
【図２０】実施形態の固体撮像装置の具体例を模式的に示す図。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
【００１０】
［実施形態］  
図１乃至図２０を参照して、実施形態に係る固体撮像装置について説明する。
【００１１】
（１）  構造  
図１乃至図５を用いて、実施形態に係る固体撮像装置の構造について、説明する。
【００１２】
図１及び図２は、本実施形態の固体撮像装置を説明するための模式図である。図１は、本実施形態の固体撮像装置（例えば、イメージセンサ）１００を含むモジュールの構成例を示すブロック図である。図２は、本実施形態のイメージセンサ１００を含むモジュールの構造例を模式的に示す断面図である。以下では、本実施形態のイメージセンサ１００を含むモジュールのことを、カメラモジュールとよぶ。
【００１３】
図１に示されるように、カメラモジュールは、イメージセンサ１００を含んでいる。図１のカメラモジュールは、イメージセンサ１００の他に、例えば、ＤＳＰ（Digital Signal Processor）１０１、光学レンズユニット１０２、メモリ１０３、ディスプレイ１０４、及び、コントローラ１０５を含んでいる。
【００１４】
イメージセンサ１００は、画像に対応する入射光（被写体からの光）を、電気信号に変換する。光学レンズユニット１０２は、入射光（被写体からの光）をイメージセンサ１００に集光し、入射光に対応する画像をイメージセンサ１００上に結像させる。光学レンズユニット１０２は、複数のレンズを含む。各レンズに対する機械的又は電気的な制御によって、光学レンズユニット１０２の光学特性（例えば、焦点距離）を制御できる。
【００１５】
ＤＳＰ（信号処理回路）１０１は、イメージセンサ１００から出力された電気信号を処理する。メモリ１０３は、ＤＳＰ１０１からの信号を記憶する。メモリ１０３は、外部から与えられた信号及びデータを記憶することもできる。
【００１６】
ディスプレイ１０４は、ＤＳＰ１０１からの信号又はメモリ１０３からの信号を、表示する。ＤＳＰ１０１からの信号及びメモリ１０３からの信号は、イメージセンサ１００が取得した被写体からの光に対応した画像データ（静止画データ又は動画データ）である。コントローラ１０５は、カメラモジュール内の各構成部１０１〜１０４の動作を制御する。
【００１７】
図２に示されるように、イメージセンサ１００はパッケージ化及びモジュール化され、回路基板（プリント基板、モジュール基板、又は、フレキシブル基板ともよばれる）２００上に設けられる。イメージセンサ１００のチップは、例えば、リードフレームやＢＧＡ（Ball Grid Array）などの基板（以下では、パッケージ基板とよぶ）を用いてパッケージ化されている。
【００１８】
光学レンズユニット１０２を含むレンズホルダ１１７が、イメージセンサ１００に取り付けられる。光学レンズユニット１０２からの光は、イメージセンサ１００に取り付けられたマイクロレンズアレイＭＬを介して、イメージセンサ１００の画素アレイに照射される。
【００１９】
フィルタや保護膜などの積層体１１４が、接着剤によって、イメージセンサ１００と光学レンズユニット１０２との間に取り付けられる。
【００２０】
イメージセンサ１００を含むカメラモジュールは、電極（半田ボールやピン）１１８によって、回路基板２００内に形成されたコネクタ（図示せず）又は配線（図示せず）に接続される。これによって、カメラモジュールは、回路基板２００上の他のデバイス（モジュール又はパッケージ）に接続される。イメージセンサ１００の側面を覆うように、シールド部１１９が、イメージセンサ１００及びレンズホルダ１１７に取り付けられる。例えば、ＤＳＰ１０１、メモリ１０３及びコントローラ１０５は、イメージセンサ１００と電気的に接続されていれば、イメージセンサ１００と同じ基板（パッケージ基板又は回路基板）上に設けられてもよいし、イメージセンサ１００とは異なる基板上に設けられてもよい。ＤＳＰ１０１、メモリ１０３及びコントローラ１０５は、シールド部１１９の外部に設けられてもよいし、シールド部１１９内に設けられてもよい。
【００２１】
図３乃至図５を参照して、本実施形態のイメージセンサ１００の構造について、説明する。図３は、本実施形態のイメージセンサ１００の平面構造を模式的に示す平面図である。図４は、本実施形態のイメージセンサ１００の断面構造を模式的に示す断面図である。
【００２２】
図３及び図４に示されるように、本実施形態のイメージセンサ１００において、画素アレイ１２０、及び、画素アレイ１２０を駆動させるための回路が形成される領域（以下では、周辺回路領域とよぶ）１２５Ａ，１２５Ｂが、１つの半導体基板（チップ）３０内に設けられている。半導体基板３０は、第１の面ＦＳと、第１の面ＦＳに対して垂直方向において第１の面ＦＳに対向する第２の面ＢＳを有している。
【００２３】
本実施形態のイメージセンサ１００は、半導体基板３０の第２の面ＢＳ側から被写体からの光を取り込む。本実施形態のイメージセンサ１００は、半導体基板３０の第１の面ＦＳ側に、イメージセンサの回路内のトランジスタ及び多層配線構造の層間絶縁膜９０が設けられ、半導体基板３０の第２の面ＢＳ側に、イメージセンサ１００に用いられる受動素子ＲＥ，ＣＥが設けられている。
【００２４】
画素アレイ１２０は、複数の単位セル２０を含む。各単位セル２０は、外部からの入射光を電気信号へ変換するための画素（光電変換素子ともよばれる）を含む。１つの単位セル２０は、少なくとも１つの画素を含む。周辺回路領域１２５Ａ，１２５Ｂ内には、ロジック回路やアナログ回路、より具体的には、画素アレイ１２０の動作を制御するための回路、及び、画素アレイ１２０からの信号を処理するための回路などが設けられている。
【００２５】
互いに隣接する単位セル２０及びそれに含まれる画素は、素子分離領域９Ａによって、分離されている。各単位セル２０及び画素の形成領域は、素子分離領域９Ａに取り囲まれている。画素アレイ１２０と周辺回路領域１２５Ａ，１２５Ｂとの間に、素子分離領域９Ｂが設けられている。
【００２６】
本実施形態において、画素は、フォトダイオードを用いて形成される。１つのフォトダイオードは、１つの画素に対応する。例えば、画素としてのフォトダイオード１を用いて、ＣＭＯＳセンサ又はＣＣＤセンサが形成される。
【００２７】
ここで、図５を用いて、画素アレイ１２０の内部構成の一例について説明する。図５は、画素アレイ１２０及びその近傍の回路の回路構成例を示す図である。
【００２８】
図５に示されるように、複数の単位セルＵＣは、画素アレイ１２０内に、マトリクス状に、配置されている。各単位セルＵＣは、読み出し制御線ＲＤ１，ＲＤ２と垂直信号線ＶＳＬとの交差位置に、設けられている。
【００２９】
図５に示される単位セルＵＣは、１つの単位セルＵＣが２つの画素を含む２画素１セル構造を有している。２画素１セル構造の単位セルＵＣにおいて、１つのフローティングディフュージョン６が、２つのフォトダイオード１Ａ，１Ｂに対して共通化されている。
【００３０】
単位セルＵＣは、例えば、２つのリードトランジスタ２Ａ，２Ｂ、リセットトランジスタ３、アドレストランジスタ４、及びアンプトランジスタ５を含む。２画素１セル構造の単位セルＵＣにおいて、２つのリードトランジスタ２Ａ，２Ｂが各フォトダイオード１Ａ，１Ｂにそれぞれ対応するように、設けられている。２画素１セル構造の単位セルＵＣにおいて、リセットトランジスタ３、アドレストランジスタ４及びアンプトランジスタ５は、２つのフォトダイオード１Ａ，１Ｂに共有されている。
【００３１】
フォトダイオード１Ａ，１Ｂのカソードは、リードトランジスタ２Ａ，２Ｂの電流経路を介して、フローティングディフュージョン６に、それぞれ接続されている。フォトダイオード１Ａ，１Ｂは、マイクロレンズ及びカラーフィルタを通過してフォトダイオードに入射された光を信号電荷（電気信号）に変換し、その電荷を蓄積する。以下では、フォトダイオード１Ａ，１Ｂを区別しない場合には、フォトダイオード１と表記する。
【００３２】
各リードトランジスタ２Ａ，２Ｂは、各フォトダイオード１Ａ，１Ｂの信号電荷の蓄積及び転送を制御する。リードトランジスタ２Ａ，２Ｂのゲートは、読み出し制御線ＲＤ１，ＲＤ２にそれぞれ接続されている。リードトランジスタ２Ａ，２Ｂの電流経路の一端は、フォトダイオード１Ａ，１Ｂのカソードに、それぞれ接続される。リードトランジスタ２Ａ，２Ｂの電流経路の他端は、フローティングディフュージョン６に接続されている。以下では、リードトランジスタ２Ａ，２Ｂを区別しない場合には、リードトランジスタ２と表記する。
【００３３】
リセットトランジスタ３は、フローティングディフュージョン６の電位（アンプトランジスタ５のゲート電位）をリセットする。リセットトランジスタ３のゲートは、リセット制御線ＲＳＴに接続されている。リセットトランジスタ３の電流経路の一端は、フローティングディフュージョン６に接続され、リセットトランジスタ３の電流経路の他端は、電源端子に接続されている。
【００３４】
アドレストランジスタ４は、単位セルＵＣを選択する（活性化する）ための選択素子として機能する。アドレストランジスタ４のゲートは、アドレス制御線ＡＤＲに接続されている。アドレストランジスタ４の電流経路の一端は、アンプトランジスタ５の電流経路の他端に接続され、アドレストランジスタ４の電流経路の他端は、電源端子に接続されている。
【００３５】
アンプトランジスタ５は、フローティングディフュージョン６が保持するフォトダイオード１からの信号を増幅する。アンプトランジスタ５のゲートは、フローティングディフュージョン６に接続されている。アンプトランジスタ５の電流経路の一端は、垂直信号線ＶＳＬに接続され、アンプトランジスタ５の電流経路の他端は、アドレストランジスタ４の電流経路の一端に接続されている。アンプトランジスタ５によって増幅された信号は、単位セル（又は画素）の信号として垂直信号線ＶＳＬに出力される。
【００３６】
垂直シフトレジスタ１３３は、２本の読み出し制御線ＲＤ１，ＲＤ２、アドレス制御線ＡＤＲ及びリセット制御線ＲＳＴに接続されている。垂直シフトレジスタ１３３は、読み出し制御線ＲＤ１，ＲＤ２、アドレス制御線ＡＤＲ及びリセット制御線ＲＳＴの電位（信号レベル）を制御し、画素アレイ１２０内の複数の単位セルＵＣ（及び画素）をロウ単位で制御及び選択する。
【００３７】
ＡＤ変換回路１３１は、垂直信号線ＶＳＬに接続されている。ＡＤ変換回路１３１は、単位セルＵＣからのアナログ信号をデジタル信号に変換したり、単位セルＵＣからの信号をＣＤＳ（Correlated Double Sampling：相関二重サンプリング）処理したりするための処理ユニットＰＵを含む。
【００３８】
負荷トランジスタ１３４は、垂直信号線ＶＳＬに対する電流源として用いられる。負荷トランジスタ１３４の電流経路の一端は、垂直信号線ＶＳＬを介して、アンプトランジスタ３の電流経路の一端に接続される。負荷トランジスタ１３４の電流経路の他端は、電源端子（例えば、グランド端子）に接続されている。負荷トランジスタ１３４のゲートは、負荷トランジスタ１３４の電流経路の他端に接続されている。
【００３９】
尚、各単位セルＵＣは、アドレストランジスタ５を含まなくともよい。この場合、単位セルＵＣにおいて、リセットトランジスタ４の電流経路の他端が、アンプトランジスタ３の電流経路の他端に接続される。単位セルＵＣがアドレストランジスタ５を含まない場合、アドレス信号線ＡＤＲも設けられない。
【００４０】
単位セルＵＣは、１つの画素を含む１画素１セル構造でもよいし、４画素１セル構造或いは８画素１セル構造のように、１つの単位セルが、３以上の画素（フォトダイオード）を含む回路構成（多画素１セル構造）でもよい。複数の画素を含む単位セル内において、３以上のフォトダイオードが、１つのフローティングディフュージョン及びリセットトランジスタ、アンプトランジスタ及びアドレストランジスタを共有する。複数の画素を含む単位セルにおいて、フォトダイオード毎に、１つのリードトランジスタが設けられる。
【００４１】
図４において、図示の簡単化のため、単位セル２０の構成要素のうち、フォトダイオード１、リードトランジスタ２及びフローティングディフュージョン６のみを図示している。
【００４２】
図４に示されるように、フォトダイオード１は、画素アレイ１２０の単位セル２０の形成領域（以下では、単位セル形成領域２０とよぶ）において、半導体基板（又は半導体層）３０内に形成される。フォトダイオード１は、Ｎ型（又はＰ型）の半導体基板３０内に形成された少なくとも１つの不純物層（不純物半導体層、不純物半導体領域）１０から形成される。フォトダイオード１の少なくとも１つの不純物層１０は、Ｎ型の導電型を有する。但し、フォトダイオード１の特性（例えば、感度）を向上させるために、導電型及び不純物濃度が異なる複数の不純物層によって、フォトダイオード１が形成されてもよい。フォトダイオード１によって光電変換された入射光の光量に応じた電荷は、フォトダイオード１の不純物層１０内に発生し、不純物層１０内に蓄積される。
【００４３】
例えば、フォトダイオード１の不純物層１０の表層（上面）において、Ｐ型の導電型の不純物層（以下では、表面シールド層とよぶ）１１が設けられている。表面シールド層１１は、不純物に起因したフォトダイオード１の特性の劣化、例えば、暗電流の発生を、抑制する。
【００４４】
半導体基板３０の半導体領域（例えば、Ｐ型の半導体領域）３８内に、フローティングディフュージョン６としての不純物層６０が、設けられている。フローティングディフュージョン６の不純物層６０は、例えば、Ｎ型の導電型を有する。フローティングディフュージョン６としての不純物層６０内に、リードトランジスタ２を経由してフォトダイオード１から出力された電荷が、保持（蓄積）される。
【００４５】
フォトダイオード１とフローティングディフュージョン６との間において、リードトランジスタ２が、半導体基板３０上に設けられている。リードトランジスタ２のゲート電極２２は、ゲート絶縁膜２１を挟んで、半導体基板３０のＰ型不純物領域（以下、Ｐ型領域と表記する）３８上に設けられる。例えば、半導体領域３８内に形成された不純物層（図示せず）が、リードトランジスタ２のソース及びドレインとして用いられている。フォトダイオード１が含む不純物層、又は、フローティングディフュージョン６としての不純物層が、リードトランジスタ２のソース及びドレインとして用いられてもよい。
【００４６】
素子分離領域９Ａ内に設けられた素子分離層９８が、互いに隣接する単位セル２０及び互いに隣接するフォトダイオード１を取り囲むように、半導体基板３０内に設けられている。素子分離層９８によって、互いに隣接する単位セル２０及びフォトダイオード１が、電気的に分離される。画素アレイ１２０内の素子分離層９８は、例えば、不純物層（以下では、素子分離不純物層とよぶ）によって、形成される。素子分離層としての不純物層９８は、例えば、Ｐ型の導電型を有している。尚、画素アレイ１２０内における素子分離層９８は、ＳＴＩ構造の絶縁膜（素子分離絶縁膜）でもよい。
【００４７】
周辺回路領域１２５Ａ，１２５Ｂ内には、例えば、図５のＡＤ変換回路１３１や垂直シフトレジスタ１３３などの回路が、設けられている。
【００４８】
周辺回路領域１２５Ａ，１２５Ｂは、例えば、素子分離領域９Ｂによって、画素アレイ１２０から電気的に分離されている。周辺回路領域１２５Ａ，１２５Ｂを区画するための素子分離領域９Ｂ内には、例えば、ＳＴＩ構造の素子分離絶縁膜９９が埋め込まれたり、素子分離不純物層３１Ｂ，９８が設けられたりしている。
【００４９】
例えば、周辺回路領域１２５Ａがアナログ回路領域である場合、Ｐ型不純物領域（Ｐ型領域）３１Ａが、アナログ回路領域１２５Ａの半導体基板３０内に、設けられている。例えば、Ｐ型領域３１Ａは、接地電位（グランド電位）が印加される金属層（図示せず）に接続されている。Ｐ型領域３１Ａに接地電位を印加するための金属層は、第１の面ＦＳ側に設けられてもよいし、第２の面ＢＳ側に設けられてもよい。
【００５０】
例えば、周辺回路領域１２５Ｂがロジック回路領域である場合、Ｎ型不純物領域（以下では、Ｎ型領域と表記する）３２が、ロジック回路領域１２５Ｂの半導体基板３０内に、設けられている。ロジック回路領域１２５Ｂにおいて、Ｎ型領域３２の周囲を取り囲むように、Ｐ型領域３１Ｂが設けられている。周辺回路領域１２５Ａ，１２５ＢのＰ型領域３１Ａ，３１Ｂは、半導体基板３０の第１の面ＦＳから第２の面ＢＳへ達するように、形成されている。
【００５１】
Ｐ型又はＮ型のウェル領域３９が、アナログ回路領域１２５ＡのＰ型領域３１Ａ内、及び、ロジック回路領域１２５ＢのＮ型領域３２内に、それぞれ設けられている。ウェル領域３９内に、電界効果トランジスタのような、イメージセンサ１００の周辺回路の構成素子が、設けられている。図４には、周辺回路の構成素子としての電界効果トランジスタ７が示されている。
【００５２】
アナログ及びロジック回路領域１２５Ａ，１２５Ｂ内において、電界効果トランジスタ（例えば、ＭＯＳトランジスタ）７は、ウェル領域３９内に設けられている。ウェル領域３９内に、トランジスタ７のソース／ドレインとしての２つの不純物層（拡散層）７３が設けられている。２つの拡散層７３間のウェル領域３９上方に、ゲート絶縁膜７１を介して、ゲート電極７２が設けられる。２つの拡散層７３間のウェル領域３９が、トランジスタ７のチャネル領域となる。電界効果トランジスタ７が、Ｐチャネル型であるかＮチャネル型であるか、或いは、エンハンスメント型であるかデプレッション型であるかは、電界効果トランジスタ７が設けられるウェル領域３９の導電型、或いは、ソース／ドレインとしての不純物領域（拡散層）７３の導電型に応じる。
【００５３】
尚、上述の例では、アナログ回路領域１２５Ａ内のＰ型領域３１Ａ及びロジック回路領域１２５Ｂ内のＮ型領域３２を示しているが、各周辺回路領域１２５Ａ，１２５は、Ｐ型及びＮ型領域の両方を含んでもよく、Ｎ型領域が、アナログ回路領域１２５Ａ内に設けられてもよいし、Ｐ型領域がロジック回路領域１２５Ｂ内に設けられてもよい。以下では、周辺回路領域１２５Ａ，１２５Ｂを区別しない場合には、周辺回路領域１２５と表記する。
【００５４】
トランジスタ２，７のゲート電極２２，７２及びフォトダイオード１の上面（表面シールド層１１）を覆うように、複数の層間絶縁膜（例えば、シリコン酸化膜）９０が、半導体基板３０上に積層されている。
【００５５】
本実施形態のイメージセンサ１００に対して、多層配線(multi-layer interconnection)技術が用いられている。すなわち、各配線レベル（基板の主面を基準とした高さ）に応じて、複数の導電層９１が、積層された層間絶縁膜９０内にそれぞれ設けられている。導電層９１は、層間絶縁膜９０内のそれぞれに埋め込まれたプラグ９２によって、上方又は下方の配線レベルに位置する他の導電層９１に、電気的に接続されている。導電層９１は、例えば、銅（Ｃｕ）又はアルミニウム（Ａｌ）を含む金属層である。例えば、銅（又は銅合金）からなる導電層９１は、ダマシン構造を有し、層間絶縁膜９０内に形成された溝（ダマシン溝）内に、埋め込まれている。
【００５６】
例えば、トランジスタ２，７のゲート電極２２，７２、ソース／ドレイン７３、及び、半導体基板３０上に形成された素子の端子は、コンタクトプラグ９２を介して、半導体基板３０側から数えて１番目（最下層）の配線レベルに位置する導電層（配線）９１に接続される。各層間絶縁膜９０内の導電層９１が、プラグ９２を介して、上層（又は下層）の配線レベルの導電層９１に接続されることによって、半導体基板３０上に設けられた複数の素子が、互いに接続される。これによって、イメージセンサ１００が含む複数の回路が形成される。
【００５７】
尚、導電層９１は、素子間及び回路間を接続する配線に加え、素子及び回路に接続されないダミー層、フォトダイオードに対する光の入射を防止する遮光膜を含む。ダミー層は、各配線レベルの層間絶縁膜に設定された被覆率（ある領域の面積とその領域内における金属パターンの面積との比率）を調整するために、層間絶縁膜内に設けられている。
【００５８】
このように、多層配線技術によって、積層された層間絶縁膜９０は、各配線レベルに設けられた多層配線９１を含む。
【００５９】
最上層の層間絶縁膜９０上に、支持基板８５が設けられている。支持基板８５は、例えば、接着層（保護層、平坦化層）８８を介して、層間絶縁膜９０上に積層される。支持基板８５には、例えば、シリコン基板や絶縁性基板が用いられる。支持基板８５によって、裏面照射型イメージセンサ１００が支持されている。
【００６０】
再配線技術によって形成された配線（図示せず）が、支持基板８５と層間絶縁膜９０との間に、設けられてもよい。以下では、再配線技術によって形成された配線のことを、再配線（Re-Distribution Layer）とよぶ。
【００６１】
本実施形態において、トランジスタ２，７のゲート電極２２，７２が設けられている半導体基板３０の面（第１の面）ＦＳを半導体基板３０の表面とよぶ。半導体基板３０の表面ＦＳ上に、多層配線技術によって形成された層間絶縁膜９０が設けられている。層間絶縁膜９０は、半導体基板３０と支持基板８５との間に設けられている。本実施形態において、半導体基板３０の表面ＦＳに対向する面（第２の面）ＢＳを、半導体基板３０の裏面ＢＳとよぶ。尚、図３は、イメージセンサを裏面ＢＳ側から見た場合のイメージセンサの平面構造を模式的に示している。以下では、半導体基板３０の表面ＦＳと裏面ＢＳとを区別しない場合には、それらの面のことを、主面とよぶ。
【００６２】
本実施形態において、図４に示されるように、半導体基板３０の裏面ＢＳ側に、平坦化層８９を介して、カラーフィルタ層ＣＦが設けられる。カラーフィルタ層ＣＦは、半導体基板３０の主面（表面及び裏面）に対して垂直方向に関してカラーフィルタ層ＣＦと画素アレイ１２０とが重なる位置に、設けられている。平坦化層８９は、保護層及び接着層としての機能を有する少なくとも１層の絶縁膜である。
【００６３】
例えば、単板式のイメージセンサは、単一の画素アレイ１２０で複数の色情報を取得する。この場合、カラーフィルタ層ＣＦは、１つの画素（フォトダイオード１）に対して、例えば、赤（Ｒ）に対応する波長域の光を透過するフィルタ（色素膜ともよばれる）、緑（Ｇ）に対応する波長域の光を透過するフィルタ及び青（Ｂ）に対応する波長域の光を透過するフィルタを含む。赤、青及び緑のうち１色のフィルタが、１つのフォトダイオード１（又は単位セル２０）に対応するように、カラーフィルタ層ＣＦ内に設けられている。
【００６４】
カラーフィルタ層ＣＦの各フィルタは、所定のパターンを有するように、配列されている。尚、カラーフィルタ層ＣＦは、赤、緑及び青に加え、黄（Ｙ）に対応する波長域の光を透過するフィルタ、又は、可視光の全波長域を透過させる白（Ｗ）のフィルタを有してもよい。カラーフィルタ層ＣＦは、例えば、ベイヤー配列やＷＲＧＢ配列などの所定の配列パターンを有する。
【００６５】
マイクロレンズアレイＭＬは、保護層（図示せず）及び接着層（図示せず）を介して、カラーフィルタ層ＣＦ上に取り付けられている。
【００６６】
マイクロレンズアレイＭＬは、半導体基板３０の主面に対して垂直方向に関して、カラーフィルタ層ＣＦを介して、半導体基板３０の裏面ＢＳ側における画素アレイ１２０上方に設けられている。マイクロレンズアレイＭＬは、１つの画素（フォトダイオード１）にそれぞれ対応するマイクロレンズが、２次元に配列されることによって、形成されている。各マイクロレンズは、各画素１に対して入射光を集光する。
【００６７】
カラーフィルタ層ＣＦ及びマイクロレンズアレイＭＬが取り付けられた面は、半導体基板３０の裏面ＢＳである。素子が形成された半導体基板３０は、層間絶縁膜９０とマイクロレンズアレイＭＬとに挟まれている。このように、本実施形態のイメージセンサ１００において、マイクロレンズアレイＭＬ及びカラーフィルタ層ＣＦは、トランジスタ２，７のゲート電極２２，７２及び層間絶縁膜９０が設けられた面（表面）ＦＳとは反対側の面（裏面）ＢＳに設けられている。被写体からの光は、マイクロレンズアレイＭＬ及びカラーフィルタ層ＣＦを経由して、半導体基板３０の裏面ＢＳ側から画素アレイ１２０に照射される。
【００６８】
本実施形態のイメージセンサ１００のように、層間絶縁膜９０（及び支持基板８５）が設けられた半導体基板３０の表面ＦＳに対向する裏面ＢＳ側から、被写体の光がフォトダイオードに照射される構造のイメージセンサのことを、裏面照射型イメージセンサとよぶ。
【００６９】
例えば、半導体基板３０の裏面ＢＳ側に、単位セル２０Ｘを覆う遮光膜８１Ｘが、設けられている。画素アレイ１２０内における遮光膜８１Ｘに覆われた領域１２９は、オプティカルブラック領域（以下、ＯＢ領域又は遮光領域と表記する）１２９である。ＯＢ領域１２９内の単位セル２０Ｘによって、画素アレイ１２０（例えば、リセットトランジスタ又はアンプトランジスタ）に印加される基準電位、又は、有効領域１２９内の単位セル２０における暗電流の補正のための電位（又は電流）が、生成される。以下では、画素アレイ１２０内のＯＢ領域１２９以外の領域１２１のことを、有効領域１２１とよぶ。
【００７０】
例えば、ＯＢ領域１２９において、色の異なる複数のフィルタの積層膜ＣＦＸが、その膜ＣＦＸと遮光膜８１Ｘとが上下に重なる位置に、設けられている。これによって、ＯＢ領域１２９に対する遮光性が向上される。複数のフィルタの積層膜ＣＦＸが、ＯＢ領域１２９内に設けられている場合、遮光膜８１ＸがＯＢ領域１２９内に設けられなくともよい。尚、ＯＢ領域１２９に対して、マイクロレンズが形成されなくともよい。
【００７１】
例えば、半導体基板３０の裏面ＢＳ側において、画素アレイ１２０の半導体基板３０内に、シールド層としての不純物層１９が設けられている。半導体基板３０の裏面ＢＳ側のシールド層（以下、裏面シールド層とよぶ）１９は、マイクロレンズアレイＭＬと半導体基板３０との間に設けられた各層８９，８１Ｘ，ＣＦに起因する不純物が、半導体基板３０内に拡散するのを抑制する。これによって、半導体基板３０の裏面ＢＳ側からの不純物の拡散に起因した単位セル２０の構成要素２，３，６の特性の劣化が、抑制される。
【００７２】
半導体基板３０の表面ＦＳ側に設けられたパッド及び半導体基板３０の裏面ＢＳ側に設けられたパッド８１，８１Ａによって、イメージセンサ１００と外部装置との間において信号が入出力されたり、イメージセンサ１００に電圧が供給されたりする。
【００７３】
例えば、最上層の層間絶縁膜９０内の導電層（配線）９１、又は、最上層の層間絶縁膜９０上の再配線（図示せず）、又は、支持基板８５上（又は内部）の金属層（図示せず）が、半導体基板３０の表面ＦＳ側のパッドとして、用いられる。以下では、イメージセンサが形成される半導体基板３０の表面ＦＳ側に設けられるパッドのことを、表面側パッドとよぶ。尚、裏面照射型イメージセンサは、表面側パッドを含まなくともよい。
【００７４】
図３及び図４に示されるように、半導体基板３０の端部（半導体基板３０の外周部）に、複数のコンタクト領域１８０が設けられている。コンタクト領域１８０は、例えば、画素アレイ１２０及び周辺回路領域１２５Ａ，１２５Ｂに隣接する。図３において、コンタクト領域１８０が、画素アレイ１２０と周辺回路領域１２５Ａ，１２５Ｂとが隣接する方向における半導体基板３０の一端及び他端に設けられた例が示されている。但し、イメージセンサ１００のチップ内のレイアウトに応じて、コンタクト領域１８０が、画素アレイ１２０と周辺回路領域１２５Ａ，１２５Ｂとが隣接する方向と交差する方向おける半導体基板３０の一端及び他端に設けられる場合もあるし、画素アレイ１２０及び周辺回路領域１２５Ａ，１２５Ｂを取り囲むように、四角形状のチップの各辺に沿って設けられる場合もある。
【００７５】
コンタクト領域１８０は、半導体基板３０内のＰ型又はＮ型の不純物領域３１Ｃを含んでいる。コンタクト領域１８０内において、ＴＳＶ（Through Silicon Via）技術によって、半導体基板３０の表面ＦＳ側から裏面ＢＳ側に向かって半導体基板３０を貫通するように、貫通孔（開口部）Ｔ１が、半導体基板３０内に形成される。
【００７６】
その貫通孔Ｔ１内に、貫通電極（貫通ビアともよばれる）８２が埋め込まれる。貫通孔Ｔ１の内部の側面（側壁）上に、絶縁膜（図示せず）が設けられ、貫通電極８２は、絶縁膜によって、半導体基板３０から電気的に分離されている。貫通電極８２は、最下層（半導体基板３０の最も表面ＦＳ側）の層間絶縁膜９０内のプラグ９２を経由して、層間絶縁膜９０内の最下層の導電層９１に接続される。例えば、各コンタクト領域１８０内において、１つ又は複数の貫通電極８２及び１つ又は複数の貫通孔が設けられる。
【００７７】
半導体基板３０の裏面ＢＳ側において、複数のパッド８１が、コンタクト領域１８０内に設けられている。
【００７８】
１つのパッド８１は、１つ又は複数の貫通電極８２に接続される。パッド８１と半導体基板３０の裏面ＢＳとの間には、絶縁膜（図示せず）が設けられ、パッド８１は、その絶縁膜によって、半導体基板３０から電気的に分離されている。
【００７９】
パッド８１は、貫通電極８２及び層間絶縁膜９０内のプラグ９２を介して、半導体基板３０の表面ＦＳ側の導電層（例えば、最下層の配線レベルの配線９１）に接続される。以下では、イメージセンサ１００を形成するための半導体基板の裏面ＢＳ側に設けられるパッド８１のことを、裏面側パッド８１とよぶ。
【００８０】
例えば、駆動電圧（電源電圧）Ｖｄｄ又はグランド電圧（接地電圧）Ｖｓｓをイメージセンサに印加するための電源パッド、信号の入出力用のパッド、テストピン又はモニターピンに接続されるパッドなどが、表面側パッド及び裏面側パッド８１として、イメージセンサ１００内に設けられている。
【００８１】
貫通電極８２は、高濃度の不純物を含む半導体（例えば、ポリシリコン）を用いて、形成される。裏面側パッド８１は、金属層（例えば、アルミニウム又は銅を主成分として含む金属）を用いて形成される。例えば、裏面側パッド８１は、遮光膜８１Ｘと実質的に同時に形成され、遮光膜８１Ｘと同じ材料（アルミニウム又は銅を主成分として含む金属）からなる。貫通電極８２は、金属を用いて、形成されてもよい。
【００８２】
複数の裏面側パッド８１及びコンタクト領域１８０は、イメージセンサ１００のチップ３０の各辺に沿って、配列されている。以下では、チップの各辺における裏面側パッド８１，８１Ａが配列される方向のことを、パッド配列方向とよぶ。
【００８３】
例えば、半導体基板３０の裏面ＢＳ側に、配線としての金属層（以下では、裏面側配線とよぶ）が設けられている。裏面側配線は、裏面側パッド８１や半導体基板３０の裏面ＢＳ側の遮光膜８１Ｘと、実質的に同時に形成され、同じ材料を用いて形成される。
【００８４】
半導体基板３０の外周、例えば、コンタクト領域１８０内において、ガードリング（図示せず）が、半導体基板３０内に設けられた溝（又は貫通孔）内に設けられている。例えば、ガードリングは、貫通電極８２と共通の工程によって、実質的に同時に形成される。この場合、ガードリングは、貫通電極８２と同じ材料からなる。
【００８５】
図３及び図４に示されるように、実施形態の裏面照射型イメージセンサ１００において、素子ＣＥ，ＲＥが、半導体基板３０の裏面ＢＳ側に設けられている。半導体基板３０の裏面ＢＳ側に設けられる素子ＣＥ，ＲＥは、受動素子であり、例えば、容量素子ＣＥ又は抵抗素子ＲＥである。
【００８６】
以下では、説明の明確化のため、本実施形態における半導体基板３０の裏面ＢＳ側（被写体からの光の受光面側）に設けられた容量素子ＣＥ及び抵抗素子ＲＥのことを、裏面側容量素子ＣＥ及び裏面側抵抗素子ＲＥとよぶ。また、裏面側容量素子ＣＥ及び裏面側抵抗素子ＲＥを区別しない場合には、半導体基板３０の裏面ＢＳ側に設けられた素子のことを、裏面側受動素子又は裏面側素子とよぶ。
【００８７】
裏面側受動素子ＣＥ，ＢＥは、裏面側配線８１Ａ，８１Ｂ，８１Ｅ，８１Ｆを介して、裏面側パッド８１や貫通電極８２に接続される。
【００８８】
本実施形態において、裏面側容量素子ＣＥ及び裏面側抵抗素子ＲＥは、半導体基板３０の裏面ＢＳ側における周辺回路領域１２５内に設けられている。裏面側容量素子ＣＥ及び裏面側抵抗素子ＲＥは、半導体基板３０の表面ＦＳ側の回路及び素子（例えば、トランジスタ）と基板の主面に対して垂直方向に重なる位置に、設けられている。
【００８９】
例えば、裏面側容量素子ＣＥは、半導体基板３０の裏面ＢＳ側の半導体領域３１Ａ内に設けられた拡散層８３Ｃと、半導体基板３０の裏面側において拡散層８３Ｃ上に設けられた絶縁膜（誘電膜）８８Ｃと、半導体基板３０の裏面側において絶縁膜８８Ｃ上に設けられた金属層８４Ｃとを含んでいる。例えば、半導体領域３１Ａが、接地されたＰ型領域である場合、容量素子ＣＥの拡散層８３Ｃは、Ｎ型拡散層である。
【００９０】
裏面側容量素子ＣＥにおける拡散層８３Ｃと金属層８４Ｃとは、絶縁膜８８Ｃを挟んで、互いに対向する。拡散層８３Ｃ及び金属層８４Ｃは、容量素子ＣＥの電極として用いられる。以下では、容量素子ＣＥの拡散層８３Ｃ及び金属層８４Ｃのことを、キャパシタ電極８３Ｃ，８４Ｃとよぶ。また、キャパシタ電極８３Ｃ，８４Ｃ間の絶縁膜８８Ｃのことを、キャパシタ絶縁膜（又は、キャパシタ誘電膜）８８Ｃとよぶ。
【００９１】
所定の静電容量の容量素子ＣＥを形成するために、容量素子ＣＥの電極としての拡散層８３Ｃと金属層８４との対向面積、キャパシタ絶縁膜８８Ｃの膜厚、及び、キャパシタ絶縁膜８８Ｃの材料（誘電率）のうち、少なくとも１つが、制御される。
【００９２】
裏面側容量素子ＣＥのキャパシタ電極としての拡散層８３Ｃに、直接又はコンタクト部（図示せず）を介して、容量素子ＣＥの端子（又は、裏面側配線）としての金属層８１Ｅが、接続されている。裏面側容量素子ＣＥのキャパシタ電極としての金属層８４Ｃに、直接又はコンタクト部（図示せず）を介して、裏面側配線８１Ｆが、接続されている。
【００９３】
裏面側容量素子ＣＥは、コンタクト部及び裏面側配線８１Ｅ，８１Ｆを介して、裏面側パッド８１に接続されたり、貫通電極８２及び配線８１Ｅ，８１Ｆ，９１を介して、半導体基板３０の表面側の回路に接続されたりする。裏面側容量素子ＣＥは、周辺回路の容量素子、又は、電源の安定化のためのキャパシタなどに、用いられる。
【００９４】
尚、裏面側容量素子ＣＥの拡散層８３Ｃが設けられる半導体領域が、Ｎ型領域である場合、キャパシタ電極としての拡散層８３Ｃは、Ｐ型拡散層である。
【００９５】
例えば、裏面側抵抗素子ＲＥは、半導体基板３０の裏面側の半導体領域（例えば、Ｎ型領域）３２内に設けられた拡散層（例えば、Ｐ型拡散層）８３Ｒと、半導体基板３０の裏面側において拡散層８３Ｒの一端及び他端上に設けられた金属層８１Ａ，８１Ｂと、を含んでいる。裏面側抵抗素子ＲＥの金属層８１Ａ，８１Ｂは、裏面側抵抗素子ＲＥの拡散層８３Ｒに、直接又はコンタクト部（図示せず）を介して、接続されている。金属層８１Ａ，８１Ｂは、拡散層８３Ｒに直接接触していてもよい。
【００９６】
裏面側抵抗素子ＲＥにおける拡散層８３Ｒは、抵抗素子ＲＥの抵抗体として、用いられている。
【００９７】
例えば、裏面側抵抗素子ＲＥの金属層８１Ａ，８１Ｂは、抵抗素子ＲＥの端子として用いられている。例えば、金属層８１Ａ，８１Ｂは、裏面側配線と連続し、裏面側抵抗素子ＲＥが、裏面側配線に接続される。
【００９８】
裏面側抵抗素子ＲＥは、コンタクト部（図示せず）及び裏面側配線８１Ａ，８１Ｂを介して、裏面側パッド８１に接続されたり、貫通電極８２及び配線９１を介して、半導体基板３０の表面側の回路に接続されたりする。裏面側抵抗素子ＲＥは、例えば、電圧の調整用の抵抗素子、又は、周辺回路の抵抗素子などに、用いられる。
【００９９】
尚、裏面側抵抗素子ＲＥの拡散層８３Ｒが設けられる半導体領域が、Ｐ型領域である場合、拡散層８３Ｒは、Ｎ型拡散層である。
【０１００】
半導体基板３０の裏面ＢＳ側に設けられた容量素子ＣＥ及び抵抗素子ＲＥのみを用いて、半導体基板３０の裏面ＢＳ側に、ある機能を有する回路（例えば、フィルタや遅延回路）が形成されてもよい。
【０１０１】
図３及び図４に示される例では、裏面側受動素子としての容量素子ＣＥ及び抵抗素子ＲＥは、裏面側パッド８１間にそれぞれ接続されているが、後述のように、裏面側受動素子ＣＥ，ＲＥは、半導体基板３０の表面ＦＳ側の配線、素子及び回路に接続することもできる。
【０１０２】
例えば、誘導素子（インダクタ）が、本実施形態のイメージセンサの裏面側素子として、半導体基板３０の裏面ＢＳ側に設けられてもよい。裏面照射型イメージセンサ１００に用いられる受動素子の全てが半導体基板３０の裏面ＢＳ側に設けられずともよく、半導体基板３０の表面ＦＳ側に、抵抗素子及び容量素子が設けられてもよい。また、図３及び図４に示される例では、図示の簡略化のため、抵抗素子及び容量素子が、１つずつ設けられた例が示されているが、複数の抵抗素子及び複数の容量素子が、半導体基板３０の裏面ＢＳ側に設けられてもよい。また、裏面側受動素子として、抵抗素子のみが半導体基板３０の裏面ＢＳ側に設けられてもよいし、容量素子のみが半導体基板の裏面ＢＳ側に設けられてもよい。
【０１０３】
本実施形態の裏面照射型イメージセンサは、被写体からの光の受光面側となる半導体基板３０の裏面ＢＳ側に、受動素子ＣＥ，ＲＥが設けられている。
【０１０４】
本実施形態のイメージセンサのように、半導体基板３０の裏面ＢＳ側に設けられた素子ＣＥ，ＲＥが、半導体基板３０の表面ＦＳ側に設けられた回路及び素子と半導体基板３０の主面に対して垂直方向において上下に重なるように、イメージセンサ１００の受動素子ＣＥ，ＲＥが半導体基板３０の裏面ＢＳ側に設けられる。これによって、本実施形態において、半導体基板３０の主面に対して平行方向に関して、イメージセンサ１００のチップ３０内における受動素子の占有面積を、低減できる。この結果として、本実施形態のイメージセンサ１００は、イメージセンサのチップのサイズを縮小できる。
【０１０５】
本実施形態のイメージセンサを含むカメラモジュールは、一般的なカメラモジュールにおいてカメラモジュールが搭載される回路基板上に設けられる素子を、イメージセンサの裏面側に設けることができ、回路基板２００上における受動素子の配置領域の面積を削減できる。この結果として、本実施形態のイメージセンサ１００を含むカメラモジュールによれば、カメラモジュールを小型化できる。
【０１０６】
また、本実施形態によれば、チップ及びモジュールのサイズの縮小により、イメージセンサ及びカメラモジュールのコストを低減できる。
【０１０７】
以上のように、実施形態の固体撮像装置によれば、固体撮像装置（イメージセンサ及びイメージセンサを含むカメラモジュール）のサイズの縮小できる。
【０１０８】
（２）  製造方法  
図６乃至図１３を参照して、本実施形態の固体撮像装置（例えば、イメージセンサ）の製造方法について、説明する。
【０１０９】
図６乃至図１３は、本実施形態のイメージセンサの製造方法の各工程における断面工程を模式的に示す図である。ここでは、図６乃至図１３に加え、図１乃至図４も適宜用いて、本実施形態のイメージセンサの製造方法の各工程について、説明する。尚、本実施形態のイメージセンサの製造方法において、後述の各構成要素の形成順序は、プロセスの整合性が確保されていれば、適宜変更されてもよい。
【０１１０】
図６に示されるように、基板３００上に、半導体層３０が形成される。例えば、基板３００は、ＳＯＩ基板３００である。ＳＯＩ基板３００は、半導体基板（例えば、シリコン基板）３０１上の絶縁層としてのＢＯＸ（Buried Oxide）層３０２と、ＢＯＸ層３０２上のＳＯＩ（Silicon On Insulator）層３０３とを含んでいる。ＳＯＩ層３０３は、５０ｎｍ〜１００ｎｍ程度の膜厚を有する結晶層（エピタキシャル層）である。ＳＯＩ層３０３は、１０１５〜１０１７ｃｍ−３程度の不純物濃度のＮ型ドーパントを含んでいる。
【０１１１】
半導体層３０は、ＳＯＩ層３０３上に、形成されている。半導体層３０は、例えば、Ｎ型のエピタキシャル層３０である。例えば、ＳＯＩ層３０３上のエピタキシャル層３０は、３μｍから８μｍ程度の膜厚を有するように、形成される。また、例えば、エピタキシャル層３０は、１０１４〜１０１７ｃｍ−３程度のＮ型ドーパントの不純物濃度を有するように、形成される。
【０１１２】
ＳＯＩ層３０３上のエピタキシャル層３０が、本実施形態のイメージセンサ１００を形成するための半導体基板３０として、用いられる。
【０１１３】
エピタキシャル層３０上に、シリコン酸化膜（図示せず）が、ＣＶＤ法又は熱酸化法を用いて、形成される。エピタキシャル層３０上のシリコン酸化膜上に、シリコン窒化膜（図示せず）が、例えば、ＣＶＤ法を用いて、形成される。シリコン酸化膜とシリコン窒化膜との積層膜からなるハードマスク層（図示せず）が、エピタキシャル層３０上に形成される。
【０１１４】
ハードマスク層上に、レジスト膜９００が塗布される。フォトリソグラフィ及びエッチングによって、レジスト膜９００内に、エピタキシャル層３０を露出させるための開口部が、形成される。レジスト膜９００の開口部は、エピタキシャル層３０の表面と裏面とを貫通するビアホール（貫通孔）が形成される位置に、形成される。この時、ガードリングが形成される位置において、開口部がレジスト膜９００内に形成される。
【０１１５】
開口部が形成されたレジスト膜９００がマスクに用いられて、エピタキシャル層３０内に、貫通電極が埋め込まれる貫通孔となるトレンチＴ１がＢＯＸ層３０２又はＳＯＩ層３０３に到達するように、コンタクト形成領域１８０内に、形成される。トレンチＴ１の形成と同時に、ガードリングが埋め込まれるトレンチが、形成される。例えば、エピタキシャル層３０３内を貫通するように、トレンチＴ１が形成され、トレンチＴ１の形成位置において、ＳＯＩ層３０３の上面が露出する。
【０１１６】
図７に示されるように、レジスト膜が除去された後、形成されたトレンチ（貫通孔）Ｔ１内において露出したエピタキシャル層３０に対して酸化処理が施され、エピタキシャル層３０内におけるトレンチＴ１の内側面（側壁）上に、酸化膜（図示せず）が形成される。また、エピタキシャル層３０内におけるトレンチＴ１の内側面（酸化膜）上に、シリコン窒化膜（図示せず）が、例えば、ＣＶＤ法によって、シリコン窒化膜がトレンチＴ１内部を満たさないように、形成される。尚、シリコン窒化膜は、窒化処理によって形成されてもよい。
【０１１７】
そして、高濃度に不純物ドーピングされたポリシリコン層８２が、例えば、ＣＶＤ法及びＣＭＰ（Chemical Mechanical Polishing）法を用いて、エピタキシャル層３０内のトレンチＴ１に埋め込まれる。
【０１１８】
図６及び図７に示される工程によって、エピタキシャル層（半導体基板）３０の表面側から裏面側に達する貫通電極となる導電体８２が、エピタキシャル層３０のトレンチ（貫通孔）Ｔ１内に、形成される。
【０１１９】
尚、コンタクト形成領域１８０内に形成されるトレンチＴ１及び貫通電極８２の個数は、コンタクト形成領域１８０のパッドの形成領域ごとに異なってもよい。
【０１２０】
図８に示されるように、フォトリソグラフィ及びＲＩＥ（Reactive Ion Etching）によって、素子分離溝が、エピタキシャル層３０内の所定領域内に形成される。素子分離溝内に、絶縁体が、ＣＶＤ（Chemical Vapor Deposition）法又は塗布法によって埋め込まれる。これによって、ＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁膜９９が、エピタキシャル層３０内の所定の位置に形成される。例えば、素子分離絶縁膜９９は、後の工程で形成される周辺回路領域１２５Ａ，１２５Ｂ内のＮ型不純物領域（例えば、Ｎ型ウェル領域）とＰ型不純物領域（例えば、Ｐ型ウェル領域）との境界、及び、画素アレイ１２０内に形成される。
【０１２１】
素子分離絶縁膜９９の形成工程とは別途の工程において、不純物領域３１Ａ，３１Ｂ，９８が、レジスト膜（図示せず）をマスクに用いたイオン注入によって、エピタキシャル層３０内に順次形成される。
【０１２２】
例えば、Ｎ型のエピタキシャル層３０内に、Ｐ型不純物半導体領域（Ｐ型領域）３１Ａ，９８が、開口部を有するレジスト膜をマスクに用いたイオン注入によって、所定の素子形成領域及び素子分離領域に対応する位置に形成される。Ｐ型領域３１Ａは、画素アレイ１２０内及び周辺回路領域１２５Ａ，１２５Ｂの素子形成領域３１Ａとして用いられる。Ｐ型領域３１Ｂ，９８は、画素アレイ１２０と周辺回路領域１２５Ａ，１２５Ｂとの素子分離不純物層、又は、画素アレイ１２０内の素子分離不純物層９８として、用いられる。
【０１２３】
例えば、素子形成領域及び素子分離領域内におけるＰ型領域３１Ａ，９８の形成と同時に、イメージセンサのコンタクト領域１８０内において、Ｐ型領域３１Ｃが形成される。尚、コンタクト領域１８０は、Ｎ型不純物半導体領域（Ｎ型領域）でもよい。
【０１２４】
例えば、イオン注入におけるイオンの加速エネルギーは、１００ｋｅＶから３ＭｅＶ程度に設定される。但し、加速エネルギーの上限は、イオン注入装置の性能、生産性及びプロセスによって、適宜変更される。イオンの加速エネルギーは、３ＭｅＶ以下に設定されることが好ましい。例えば、Ｐ型領域３１Ａ，３１Ｂ，９８の形成時のボロンのドーズ量は、１０１１から１０１３ｃｍ−２程度に設定されている。例えば、Ｐ型領域３１Ａ，３１Ｂ，９８は、１０１５ｃｍ−３から１０１７ｃｍ−３程度の不純物濃度を有するように、形成される。
【０１２５】
Ｐ型領域３１Ａ，３１Ｂ，９８が形成され、Ｐ型領域３１Ａ，３１Ｂ，９８を形成するためのマスクが除去された後、所定の素子形成領域及び素子分離領域に対応する位置に開口部を有する他のレジスト膜（図示せず）が、エピタキシャル層３０上に形成される。レジスト膜の開口部は、Ｎ型領域が形成される領域に対応する位置に形成されている。  
その開口部を有するレジスト膜をマスクに用いて、Ｎ型領域３２が、イオン注入によって、周辺回路領域１２５Ａ，１２５Ｂ内に形成される。
【０１２６】
この後、素子が形成されるＰ型又はＮ型領域３１Ａ，３２内に、Ｐ型又はＮ型のウェル領域３９が、レジスト膜をマスクに用いたイオン注入によって、適宜形成される。
【０１２７】
この工程において、例えば、Ｐ型ウェル領域の形成と同時に、画素アレイ１２０内においてＰ型の素子分離不純物層９８に囲まれた領域（セル形成領域）２０内に、Ｐ型領域（ウェル領域）３８が、レジスト膜をマスクに用いたイオン注入によって、エピタキシャル層３０内に形成される。
【０１２８】
以上のように、図８に示される工程によって、半導体層３０内に、隣接する素子を電気的に分離する素子分離絶縁膜９９及び素子分離不純物層９８が形成される。これによって、画素アレイ１２０、周辺回路領域１２５Ａ，１２５Ｂが、それぞれＳＯＩ基板３００上の半導体層３０内に区画される。画素アレイ１２０及び周辺回路領域１２５Ａ，１２５Ｂの各素子形成領域内において、Ｐ型又はＮ型領域３１Ａ，３２，３８，３９が、形成される。画素アレイ１２０内において、セル形成領域２０が形成される。
【０１２９】
尚、Ｐ型及びＮ型領域３１Ａ，３１Ｂ，３２，３８，３９，９８が形成された後に、素子分離絶縁膜９９が、半導体層３０内に形成されてもよい。
【０１３０】
図９に示されるように、画素アレイ１２０のセル形成領域２０内及び周辺回路領域１２５Ａ，１２５Ｂのウェル領域３８，３９内に、イメージセンサが含む素子が形成される。
【０１３１】
トランジスタ２，７のゲート絶縁膜２１，７１が、例えば、エピタキシャル層３０に対する熱酸化処理によって、エピタキシャル層３０の露出面上に形成される。形成されたゲート絶縁膜２１，７１上に、ポリシリコン層が、ＣＶＤ法により、堆積される。そして、フォトリソグラフィ及びＲＩＥ法によって、ポリシリコン層が加工され、所定のゲート長及び所定のゲート幅を有するゲート電極２２，７２が、ゲート絶縁膜２１，７１を挟んで、エピタキシャル層３０の表面（第１の面）上に形成される。
【０１３２】
例えば、画素アレイ１２０内において、形成されたゲート電極２２及びレジスト膜（図示せず）がマスクとして用いられ、フォトダイオード１のＮ型不純物層（Ｎ型領域）１０が、イオン注入法によって、セル形成領域２０内に形成される。また、形成されたＮ型不純物層１０の表層において、表面シールド層としてのＰ型不純物層１１が、イオン注入によって形成される。また、セル形成領域２０内のＰ型領域３８内に、フローティングディフュージョンとしてのＮ型不純物層６０、及び、トランジスタ（例えば、リードトランジスタ）２のソース／ドレインとしてのＮ型領域（図示せず）が、それぞれ形成される。
【０１３３】
例えば、単位セルの構成要素１，２，６が含む不純物層が画素アレイ１２０内に形成されている工程において、周辺回路領域１２５Ａ，１２５Ｂは、レジスト膜（図示せず）に覆われている。
【０１３４】
周辺回路領域１２５Ａ，１２５Ｂ内のトランジスタ７が形成される領域（Ｎ型又はＰ型ウェル領域）３９において、ゲート電極７２をマスクに用いたイオン注入によって、トランジスタ７のソース／ドレインとしてのＰ型又はＮ型の不純物層が、エピタキシャル層３０内に形成される。
【０１３５】
以上のように、図９に示される工程によって、単位セル２０を形成するフォトダイオード１、フローティングディフュージョン６及び電界効果トランジスタ２、周辺回路を形成する電界効果トランジスタ７が、画素アレイ１２０内及び周辺回路領域１２５Ａ，１２５Ｂ内に、それぞれ形成される。
【０１３６】
単位セル２０内のトランジスタ２及び周辺回路のトランジスタ７は、同時の工程で形成されてもよいし、それぞれ別の工程で形成されてもよい。また、フォトダイオード１が形成された後、トランジスタ２，７が形成されてもよい。
【０１３７】
図１０に示されるように、素子１，２，７が形成されたエピタキシャル層３０の表面上に、多層配線プロセス（多層配線技術）によって、層間絶縁膜（例えば、シリコン酸化膜）９０が、例えば、ＣＶＤ法を用いて堆積される。層間絶縁膜９０は、エピタキシャル層３０の表面側を覆い、例えば、トランジスタ２，７のゲート電極２２，７２を覆っている。
【０１３８】
層間絶縁膜９０の上面がＣＭＰ法を用いて平坦化された後、層間絶縁膜９０内に、フォトリソグラフィ及びＲＩＥ法によって、コンタクトホールが形成される。コンタクトプラグ（例えば、タングステン又はモリブデン）９２が、形成されたコンタクトホール内に埋め込まれる。
【０１３９】
例えば、アルミニウムや銅などの導電層が、スパッタ法によって層間絶縁膜９０上及びコンタクトプラグ９２上に堆積される。堆積された導電層は、フォトリソグラフィ及びＲＩＥ法などによって、コンタクトプラグ９２に接続されるように、所定の形状に加工される。これによって、配線としての導電層９１が、形成される。配線としての導電層９１の形成と同時に、同じ材料からなる遮光膜及びダミー層が、層間絶縁膜９０上に形成される。ダマシン法によって配線（銅配線）９１が形成される場合、溝（ダマシン溝）がある配線レベルの層間絶縁膜９０内に形成された後、銅が層間絶縁膜９０上に堆積される。その後、堆積された銅に対するＣＭＰ処理によって、銅配線が、層間絶縁膜９０内に形成されたダマシン溝内に、自己整合的に埋め込まれる。これによって、ダマシン構造の多層配線が形成される。
【０１４０】
コンタクト領域１８０の表面側を覆う層間絶縁膜９０内において、エピタキシャル層３０の表面側の素子に接続されるプラグ９２及び配線９１が形成されるのと同時に、プラグ９２及び配線９１が、貫通電極としての導電体８２に接続されるように、形成される。
【０１４１】
最下層の配線レベルの配線層の形成と実質的に同様の工程によって、各配線レベルにおいて層間絶縁膜９０、プラグ（ビアプラグ）９２及び導電層（配線、遮光膜又はダミー層）９１が、多層配線プロセスによって、順次形成される。例えば、イメージセンサの表面側のパッドが、最上層の配線レベルの導電層９１を用いて形成されてもよい。
【０１４２】
以上のように、半導体基板３０の表面ＦＳ側において、多層配線構造の配線９１及び層間絶縁膜９０が、半導体基板の表面ＦＳ側の素子２，７を覆うように、半導体基板３０の表面ＦＳ上に形成される。  
これによって、半導体基板としてのエピタキシャル層３０上の複数の素子１，２，７が、多層配線技術の配線によって接続され、イメージセンサの各回路が形成される。また、コンタクト領域１８０内においてエピタキシャル層３０内に埋め込まれた導電体（貫通電極）が、層間絶縁膜９０内の導電層９１及びプラグ９２に接続される。
【０１４３】
図１１に示されるように、エピタキシャル層３０の表面側における最上層の層間絶縁膜９０及び導電層９１の上面が、例えば、ＣＭＰ法を用いて平坦化された後、最上層の層間絶縁膜９０及び導電層（配線及び表面側パッド）９１上に、接着層（例えば、シリコン酸化膜）８８が形成される。そして、支持基板８５が、接着層８８上に形成される。例えば、支持基板８５上に形成された接着層（図示せず）が、層間絶縁膜９０上の接着層８８に貼り付けられる。これによって、支持基板８５が、エピタキシャル層３０の覆う層間絶縁膜９０に接合する。
【０１４４】
例えば、支持基板８５が層間絶縁膜９０に貼り付けられる前に、再配線技術による再配線層が、層間絶縁膜９０内の配線に接続されるように、最上層の層間絶縁膜９０上に形成されてもよい。
【０１４５】
図１２に示されるように、支持基板８５が層間絶縁膜９０に貼り付けられた後、ＳＯＩ基板内に含まれる半導体基板及びＢＯＸ層及びＳＯＩ層が、ＣＭＰ法、ＨＦ溶液を用いたウェットエッチングなどを用いて、選択的に除去され、半導体基板、ＢＯＸ層及びＳＯＩ層が、エピタキシャル層３０から剥離される。これによって、エピタキシャル層３０の裏面及びエピタキシャル層３０内に埋め込まれた導電体８２が、露出する。
【０１４６】
露出したエピタキシャル層３０の裏面ＢＳ側において、シールド層としてのＰ型不純物層１９が、イオン注入によって、セル形成領域２０のエピタキシャル層（Ｎ型領域）３０内に、形成される。
【０１４７】
ＳＯＩ層（シリコン層）を除去せずに、ＳＯＩ層をイメージセンサの構成要素に用いてもよい。この場合、図６及び図７に示される工程において、ＳＯＩ層内に、貫通電極が形成され、図１２に示される工程において、裏面シールド層１９が、ＳＯＩ層内に形成される。
【０１４８】
本実施形態において、図１２に示されるように、エピタキシャル層３０の裏面側において、裏面側受動素子（容量素子及び抵抗素子）の構成要素としての拡散層８３Ｃ，８３Ｒが、エピタキシャル層３０の裏面ＢＳ上に形成されたレジストマスク（図示せず）に基づいて、周辺回路領域１２５Ａ，１２５Ｂの所定の位置の半導体領域内に、例えば、イオン注入によって、形成される。裏面側受動素子内に含まれる拡散層８３Ｃ，８３Ｒは、素子の電極（例えば、キャパシタ電極）８３Ｃに用いられたり、素子の抵抗体８３Ｒに用いられたり、又は、素子の端子に用いられる。
【０１４９】
裏面側受動素子の拡散層８３Ｃ，８３Ｒの不純物濃度は、受動素子としての容量素子ＣＥ及び抵抗素子ＲＥの特性に応じて、適宜調整される。例えば、拡散層８３Ｃ，８３Ｒが形成される半導体領域が、Ｎ型領域である場合、Ｐ型の拡散層８３Ｃ，８３Ｒが、Ｎ型領域内に形成される。拡散層８３Ｃ，８３Ｒが形成される半導体領域が、Ｐ型領域である場合、Ｎ型の拡散層８３Ｃ，８３Ｒが、Ｐ型領域内に形成される。
【０１５０】
図１３に示されるように、裏面側受動素子としての容量素子ＣＥが形成される領域内において、容量素子の電極（キャパシタ電極）となる拡散層８３Ｃ上に、容量素子の構成要素としての絶縁膜（誘電膜、キャパシタ絶縁膜）が、ＣＶＤ法又は熱酸化法などを用いて、形成される。キャパシタ絶縁膜８８Ｃは、キャパシタ電極としての拡散層８３Ｃに接触するように、形成される。
【０１５１】
例えば、エピタキシャル層３０の裏面上に保護膜（図示せず）が形成された後、エピタキシャル層３０の裏面側に、金属層がスパッタ法によって堆積される。堆積された金属層が、フォトリソグラフィ法及びＲＩＥ法によって、所定の形状に加工される。尚、金属層が貫通電極及び半導体領域に直接接触する箇所において、金属層の堆積の前に、保護膜は除去されている。
【０１５２】
これによって、画素アレイ１２０において、複数のセル形成領域２０，２０Ｘのうち、一部のセル形成領域２０Ｘの裏面側に、遮光膜（金属層）８１Ｘが形成される。遮光膜８１Ｘに覆われたセル形成領域２０Ｘが形成されることによって、画素アレイ１２０内にＯＢ領域１２９と有効領域とが、それぞれ形成される。
【０１５３】
遮光膜８１Ｘの形成と同時に、金属層からなるパッド（裏面側パッド）８１が、エピタキシャル層３０内の導電体（貫通電極）８２に接続されるように、コンタクト領域１８０の裏面側に形成される。また、遮光膜８１Ｘの形成と同時に、金属層からなる配線（裏面側配線）が、エピタキシャル層３０の裏面ＢＳ側に、形成される。
【０１５４】
本実施形態のイメージセンサの製造方法において、例えば、遮光膜８１Ｘ及びパッド８１の形成と実質的に同時に、裏面側受動素子ＣＥ，ＲＥの構成要素としての金属層８１Ａ，８１Ｂ，８４Ｃが、エピタキシャル層３０の裏面側に形成される。裏面側受動素子ＣＥ，ＲＥの構成要素としての金属層８１Ａ，８１Ｂ，８４Ｃは、容量素子のキャパシタ電極、抵抗素子の抵抗体、又は、素子の端子となるように、所定の形状にパターニングされる。キャパシタ電極としての金属層８４Ｃは、キャパシタ絶縁膜８８Ｃ上に、形成される。素子ＣＥ，ＲＥの端子としての金属層８１Ａ，８１Ｂは、拡散層８３Ｃ，８３Ｒに直接接触するように、拡散層８３Ｃ，８３Ｒ上に形成される。
【０１５５】
裏面側受動素子ＣＥ，ＲＥの金属層８１Ａ，８１Ｂ，８４Ｃは、例えば、エピタキシャル層３０の裏面側における周辺回路領域１２５内に形成される。
【０１５６】
このように、イメージセンサを形成するための半導体基板３０の裏面側に、容量素子ＣＥや抵抗素子ＲＥなどの受動素子が、形成される。
【０１５７】
素子の端子及び電極としての金属層８１Ａ，８１Ｂ，８４Ｃが、裏面側配線（又は裏面側パッド）８１Ｆと同じ材料から形成される場合、金属層８１Ａ，８１Ｂ，８４Ｃは、裏面側配線（又は、裏面側パッド）８１Ｆに連続した層となっている。裏面側受動素子ＣＥ，ＲＥは、裏面側配線８１Ｆを介して、裏面側パッド８１、又は、貫通電極８２に接続される。これによって、裏面側受動素子がＣＥ，ＲＥが、エピタキシャル層（半導体基板）３０の表面側の素子及び回路に接続される。
【０１５８】
遮光膜８１Ｘ、裏面側パッド８１及び裏面側素子（例えば、抵抗素子及び容量素子）がエピタキシャル層（基板）の裏面側に形成された後、図４に示されるように、平坦化層８９が、遮光膜８１Ｘ、裏面側パッド８１及び裏面側受動素子ＣＥ，ＲＥを覆うように、エピタキシャル層３０の裏面上に形成される。平坦化層８９は、例えば、アクリル樹脂やシリコン酸化膜を含む積層膜を用いて、形成されている。
【０１５９】
エピタキシャル層３０の主面に対して垂直方向に関して、画素アレイ１２０と上下に重なる位置に、所定のフィルタ（色素膜）の配列パターンを有するカラーフィルタ層ＣＦが、裏面側の平坦化層８９上に形成される。マイクロレンズアレイＭＬがカラーフィルタ層ＣＦを挟んで画素アレイ１２０と上下に重なる位置に、マイクロレンズアレイＭＬが、エピタキシャル層３０の裏面側に形成される。
【０１６０】
１つのフィルタ及び１つのマイクロレンズが、画素アレイ１２０内の１つのフォトダイオードに対応するように、エピタキシャル層３０の裏面側に配置される。例えば、ＯＢ領域１２９の単位セルに対して、遮光性の向上のため、複数のフィルタが積層されたフィルタ層ＣＦＸが、形成されてもよい。
【０１６１】
裏面側パッド８１が露出するように、平坦化層８９に開口が形成された後、裏面照射型イメージセンサ１００のチップが、リードフレーム又はＢＧＡのようなパッケージ基板上に搭載される。尚、表面側パッドがイメージセンサに設けられている場合、表面側パッドが露出するように、支持基板８５内に開口部が形成される。
【０１６２】
イメージセンサ１００の裏面側パッド８１及び表面側パッドが、ボンディングワイヤや半田ボール（又は、半田バンプ）によって、パッケージ基板の配線及び端子に、電気的に接続される。これによって、イメージセンサ１００がパッケージ化される。
【０１６３】
図２に示されるように、パッケージ化されたイメージセンサ１００が、レンズホルダ１１７やシールド部１１９が、イメージセンサ１００に取り付けられ、回路基板（プリント基板）２００上に搭載される。メモリやコントローラのパッケージが、回路基板２００上に、搭載される。これよって、裏面照射型イメージセンサを含むカメラモジュールが形成される。
【０１６４】
以上の工程において、本実施形態のイメージセンサ１００及びそのイメージセンサを含むカメラモジュールが形成される。
【０１６５】
本実施形態のイメージセンサの製造方法において、ＳＯＩ基板３００を用いてイメージセンサが形成される場合が例示されているが、バルク基板（例えば、シリコン単結晶基板）を用いてイメージセンサが形成されてもよい。例えば、バルク基板が用いられる場合には、所望の深さのトレンチを形成するために、トレンチ（貫通孔）を形成するためのエッチングの時間が調整される。そして、支持基板の貼り合せ後において、バルク基板の裏面が、トレンチに達するまで研削され、バルク基板の表面から裏面へ達する貫通孔が形成される。
【０１６６】
本実施形態のイメージセンサの製造方法において、半導体基板内に貫通電極が形成された後に、イメージセンサの単位セル（画素）及び層間絶縁膜が形成される場合について、述べた。但し、本実施形態のイメージセンサの製造方法において、イメージセンサの単位セル（画素）及び層間絶縁膜が形成された後に、貫通電極が半導体基板内に形成されてもよい。
【０１６７】
図６乃至図１３に示されるように、本実施形態のイメージセンサの製造方法において、被写体からの光の受光面側となる半導体基板の裏面側に、イメージセンサ１００を形成するための容量素子及び抵抗素子などの受動素子（裏面側受動素子）ＣＥ，ＲＥが、形成される。本実施形態において、半導体基板３０の裏面側に設けられた裏面側受動素子ＣＥ，ＲＥは、周辺回路領域１２５内において、それらの素子ＣＥ，ＲＥと半導体基板３０の表面側に設けられた回路及び素子７とが半導体基板３０の主面に対して垂直方向において上下に重なるように、半導体基板３０の裏面側に形成される。これによって、本実施形態のイメージセンサの製造方法によれば、チップのサイズが縮小されたイメージセンサ１００を、提供できる。
【０１６８】
本実施形態における製造方法で形成されたイメージセンサ１００を含むカメラモジュールは、カメラモジュールの構成素子が、イメージセンサ１００の裏面側に形成されるので、回路基板（プリント基板）２００上における受動素子の配置領域の面積を削減できる。この結果として、本実施形態によれば、小型化されたカメラモジュールを提供できる。
【０１６９】
本実施形態のイメージセンサの製造方法において、例えば、裏面側受動素子ＣＥ，ＲＥが含む金属層８１Ａ，８１Ｂ，８４Ｃは、裏面側パッド８１及び裏面側配線と実質的に同じ材料を用いて、実質的に共通の工程で形成される。それゆえ、本実施形態のイメージセンサのように、半導体基板３０の裏面側に、受動素子ＣＥ，ＲＥが形成されたとしても、イメージセンサの製造工程が過剰に増えたり、複雑になったりすることは、ほとんどない。それゆえ、本実施形態のイメージセンサの製造方法によれば、半導体基板の裏面側に素子を形成することに起因するイメージセンサの製造コストの増加を抑制できるため、チップサイズの縮小によるイメージセンサのチップコストの低減を図ることができる。
【０１７０】
以上のように、実施形態の固体撮像装置の製造方法によれば、サイズが縮小できる固体撮像装置（イメージセンサ又はカメラモジュール）を提供できる。
【０１７１】
（３）  具体例  
図１４乃至図２０を参照して、本実施形態のイメージセンサの具体例について、説明する。
【０１７２】
図１４乃至図２０は、本実施形態のイメージセンサが含む裏面側素子の具体的な構造例を示す断面図である。尚、図１４乃至図２０において、本実施形態のイメージセンサのうち裏面側素子ＲＥ，ＣＥが設けられた周辺回路領域１２５が、抽出されて、図示されている。
【０１７３】
図１４乃至図１７は、本実施形態のイメージセンサにおける半導体基板の裏面側に設けられた抵抗素子の具体的ないくつかの構造例を示している。
【０１７４】
図１４の（ａ）は、裏面型受動素子としての抵抗素子の平面構造を示し、図１４の（ｂ）は、図１４の（ａ）の抵抗素子の断面構造を示している。
【０１７５】
図１４の（ａ）及び（ｂ）に示されるように、裏面側受動素子としての抵抗素子ＲＥは、拡散層８３Ｒが抵抗体として用いられた拡散層抵抗である。抵抗体としての拡散層８３Ｒは、半導体基板３０の裏面側において、半導体領域（半導体基板）内に設けられている。所定の抵抗値を有する抵抗素子ＲＥを形成するために、抵抗体としての拡散層８３Ｒは、所定の拡散層の不純物濃度、拡散層の長さ及び深さを、それぞれ有する。尚、抵抗体としての拡散層８３Ｒの導電型は、抵抗素子ＲＥの特性や、拡散層８３Ｒが設けられる半導体領域の導電型に応じて、適宜変更される。
【０１７６】
拡散層８３Ｒの一端及び他端に、プラグ８５Ａ，８５Ｂが接続されている。プラグ８５Ａは、半導体基板３０の裏面上の絶縁膜（保護膜又は平坦化層）８９Ａ内に設けられている。
【０１７７】
拡散層８３Ｒの一端は、プラグ８５Ａを介して、金属層８１Ａに接続されている。金属層８１Ａは、拡散層８３Ｒの一端側から裏面側パッド８１側に引き出されている。金属層８１Ａは、イメージセンサ１００の裏面側パッド８１に接続されている。裏面側パッド８１は、金属層８１Ａ上に設けられ、金属層８１Ａに直接接触している。金属層８１Ａ，８１Ｂの材料は、裏面側パッド８１と同じ材料でもよいし、裏面側パッド８１と異なる材料でもよい。
【０１７８】
これによって、抵抗体としての拡散層８３Ｒは、裏面側パッド８１を介して、イメージセンサ１００の外部の素子（図示せず）に接続される。
【０１７９】
拡散層８３Ｒの他端は、プラグ８５Ｂを介して、金属層８１Ｂに接続されている。
【０１８０】
金属層８１Ｂは、拡散層８３Ｒの他端側から貫通電極８２側に引き出されている。金属８１Ｂは、プラグ８５Ｃを介して、半導体基板３０内の貫通電極８２に接続されている。貫通電極８２は、半導体基板３０の表面ＦＳ側のコンタクトプラグ９２及び層間絶縁膜９０内の配線（表面側配線）９１を介して、イメージセンサ１００の周辺回路ＣＣのトランジスタ７に接続される。
【０１８１】
これによって、抵抗体としての拡散層８３Ｒは、貫通電極８２及び表面側配線９１を介して、半導体基板３０の表面ＦＳ側の素子７に、接続される。
【０１８２】
抵抗体としての拡散層８３Ｒに接続されたプラグ８５Ａ，８５Ｂ及び金属層８１Ａ，８１Ｂが、裏面側抵抗素子ＲＥの端子となる。なお、裏面側抵抗素子ＲＥの端子としての金属層８１Ａ，８１Ｂは、裏面側配線８１Ａ，８１Ｂとしても用いられる。
【０１８３】
図１４に示されるように、拡散層８３Ｒを用いた抵抗素子ＲＥは、イメージセンサ１００の裏面ＢＳ側の裏面側パッド８１とイメージセンサ１００の表面ＦＳ側の周辺回路ＣＣとの間に、接続される。
【０１８４】
図１５の（ａ）は、裏面型受動素子としての抵抗素子の平面構造を示し、図１５の（ｂ）は、図１５の（ａ）の抵抗素子の断面構造を示している。
【０１８５】
図１５の（ａ）及び（ｂ）に示されるように、拡散層８３Ｒを用いた抵抗素子ＲＥは、半導体基板３０の表面ＦＳ側の２つの周辺回路ＣＣ１，ＣＣ２に接続されてもよい。抵抗素子ＲＥの一端８１Ｂは、貫通電極８２を介して、周辺回路ＣＣ１のトランジスタ７に接続される。抵抗素子ＲＥの他端８１Ａは、貫通電極８２を介して、周辺回路ＣＣ２のトランジスタ７に接続される。
【０１８６】
このように、本実施形態のイメージセンサが含む裏面側抵抗素子ＲＥは、半導体基板３０の表面ＦＳ側の２つの周辺回路ＣＣ１，ＣＣ２に接続される。
【０１８７】
尚、１つの抵抗素子ＲＥが、半導体基板の表面ＦＳ側の３以上の回路に接続されてもよい。
【０１８８】
図１６及び図１７は、図１４及び図１５と異なる構成の裏面側抵抗素子ＲＥの断面構造を、示している。
【０１８９】
図１６の（ａ）は、裏面型受動素子としての抵抗素子の平面構造を示し、図１６の（ｂ）は、図１６の（ａ）の抵抗素子の断面構造を示している。
【０１９０】
図１６の（ａ）及び（ｂ）に示されるように、抵抗素子ＲＥの抵抗体は、半導体基板３０の裏面ＢＳ側に設けられた金属層８４Ｒを用いて形成されてもよい。例えば、抵抗体としての金属層８４Ｒは、遮光膜や裏面側の配線と同じ材料を用いて、形成される。
【０１９１】
例えば、抵抗体としての金属層８４Ｒは、半導体基板３０の裏面上の絶縁膜（保護膜又は平坦化層）８９Ｚ上に設けられている。金属層８４Ｒは、絶縁膜８９Ｚによって、半導体基板３０と電気的に分離されている。
【０１９２】
図１６において、裏面側抵抗素子ＲＥの抵抗体としての金属層８４Ｒは、矩形状の平面形状を有している。但し、ある面積の領域内で所定の抵抗値を有する抵抗素子ＲＥを形成するために、折り返し形状（ジグザグ状、メアンダ状）の平面形状を有する金属層８４Ｒを形成し、抵抗体としての金属層８４Ｒの長さを制御してもよい。また、金属層８４Ｒの膜厚や線幅が調整されることによって、抵抗素子ＲＥの抵抗値が制御されてもよい。金属層８４Ｒと拡散層との両方を用いて、抵抗素子ＲＥの抵抗体が、形成されてもよい。
【０１９３】
図１７の（ａ）は、裏面型受動素子としての抵抗素子の平面構造を示し、図１７の（ｂ）は、図１７の（ａ）の抵抗素子の断面構造を示している。
【０１９４】
図１７に示されるように、抵抗体としての金属層８４Ｒを含む抵抗素子ＲＥは、図１５に示される例と実質的に同様に、半導体基板３０の表面ＦＳ側の２つの周辺回路ＣＣ１，ＣＣ２間に接続されてもよい。
【０１９５】
図１８乃至図２０は、本実施形態のイメージセンサにおける半導体基板の裏面側に設けられた容量素子の具体例を示している。
【０１９６】
図１８の（ａ）は、裏面型受動素子としての容量素子の平面構造を示し、図１８の（ｂ）は、図１８の（ａ）の容量素子の断面構造を示している。
【０１９７】
図１８の（ａ）及び（ｂ）に示されるように、裏面側容量素子ＣＥは、拡散層８３Ｃと、金属層８４Ｃと、拡散層８３Ｃと金属層８４Ｃとの間の絶縁膜（誘電膜）８８Ｃを含む。
【０１９８】
容量素子ＣＥの構成要素（電極）としての拡散層８３Ｃは、半導体基板３０の裏面側において、半導体基板３０内に設けられている。
【０１９９】
容量素子ＣＥの構成要素としての拡散層８３Ｃは、例えば、容量素子ＣＥの電極（キャパシタ電極）として機能する。拡散層８３Ｃがキャパシタ電極として用いられる場合、拡散層８３Ｃの抵抗値を低くするために、容量素子ＣＥのキャパシタ電極としての拡散層８３Ｃの不純物濃度は、高いことが好ましい。尚、キャパシタ電極としての拡散層８３Ｃの導電型は、容量素子ＣＥの特性や、拡散層８３Ｃが設けられる半導体領域の導電型に応じて、適宜変更できる。
【０２００】
半導体基板３０の裏面ＢＳ側において、絶縁膜（キャパシタ絶縁膜）８８Ｃが、拡散層８３Ｃ上に設けられている。半導体基板３０の裏面ＢＳ側において、キャパシタ絶縁膜８８Ｃ上に、キャパシタ電極としての金属層８４Ｃが、設けられている。裏面側容量素子ＣＥの対向電極としての拡散層８３Ｃ及び金属層８４Ｃが、絶縁膜８９Ｃを挟んで、対向する。
【０２０１】
所定の静電容量の容量素子ＣＥを形成するために、容量素子ＣＥの電極としての拡散層８３Ｃと金属層８４との対向面積、キャパシタ絶縁膜８８Ｃの膜厚、及び、キャパシタ絶縁膜８８Ｃの材料（誘電率）のうち、少なくとも１つが、制御される。
【０２０２】
キャパシタ電極としての金属層８４Ｃは、プラグ８５Ａ及び金属層（素子の端子及び裏面側配線）８１Ｆを経由して、裏面側パッド８１に接続されている。裏面側パッド８１は、金属層８１Ｆに直接接触している。これによって、容量素子ＣＥの一方のキャパシタ電極としての金属層８４Ｃは、裏面側パッド８１を介して、イメージセンサ１００の外部の素子（図示せず）に接続される。金属層８１Ｆ，８１Ｅの材料は、裏面側パッド８１と同じ材料でもよいし、裏面側パッド８１と異なる材料でもよい。
【０２０３】
拡散層８３Ｃは、プラグ８５Ｂ，８５Ｃ及び金属層（素子の端子及び裏面側配線）８１Ｅを経由して、貫通電極８２に接続されている。これによって、容量素子ＣＥの他方のキャパシタ電極としての拡散層８３Ｃは、貫通電極８２を介して、半導体基板３０の表面ＦＳ側の周辺回路ＣＣ１の素子（例えば、トランジスタ）７に、接続される。
【０２０４】
図１８に示されるように、拡散層８３を用いた容量素子ＣＥは、イメージセンサ１００の裏面ＢＳ側の裏面側パッド８１とイメージセンサ１００の表面ＦＳ側の周辺回路ＣＣとの間に、接続される。
【０２０５】
尚、裏面側容量素子ＣＥは、半導体基板３０の裏面側の半導体領域（真性領域又は低濃度不純物領域）８３Ｃと、金属層８４Ｃと、半導体領域８３Ｃと金属層８４Ｃとの間のキャパシタ絶縁膜８９Ｃとを含むＭＯＳキャパシタでもよい。裏面側受動素子としてのＭＯＳキャパシタにおいて、半導体領域８３Ｃとプラグ８５Ｂとの接触部において、低濃度の半導体領域８３Ｃとプラグ８５Ｂとの接触抵抗の低減のために、半導体領域８３Ｃ内に、高濃度不純物領域（図示せず）が、設けられることが好ましい。また、裏面側容量素子ＣＥは、キャパシタ絶縁膜を含まずに、拡散層の接合容量を用いた容量素子によって、形成されてもよい。
【０２０６】
図１９の（ａ）は、裏面型受動素子としての容量素子の平面構造を示し、図１９の（ｂ）は、図１９の（ａ）の容量素子の断面構造を示している。
【０２０７】
図１９の（ａ）及び（ｂ）に示されるように、裏面側容量素子ＣＥは、半導体基板３０の表面ＦＳ側の２つの周辺回路ＣＣ１，ＣＣ２に接続されてもよい。キャパシタ電極としての拡散層８３Ｃは、貫通電極８２を介して、周辺回路ＣＣ１のトランジスタ７に接続される。キャパシタ電極としての金属層８４Ｃは、貫通電極８２を介して、周辺回路ＣＣ２のトランジスタ７に接続される。
【０２０８】
このように、本実施形態のイメージセンサが含む裏面側容量素子ＣＥは、半導体基板３０の表面ＦＳ側の２つの周辺回路ＣＣ１，ＣＣ２間に接続される。
【０２０９】
図２０は、裏面型受動素子としての容量素子の断面構造を示している。  
図２０に示されるように、裏面側容量素子ＣＥは、互いに対向するキャパシタ電極としての２つの金属層８４Ｃ，８４Ｄと、金属層８４Ｃ，８４Ｄ間に挟まれた絶縁膜８８Ｃと、によって形成されてもよい。
【０２１０】
尚、図１４乃至図２０の構造の裏面側受動素子ＣＥ，ＲＥの製造方法は、図１乃至図１３を用いて説明した実施形態のイメージセンサにおける裏面側受動素子と実質的に同じ製造方法で形成される。そのため、ここでの裏面側受動素子の製造方法に関する説明は、省略する。
【０２１１】
以上のように、本実施形態のイメージセンサにおいて、半導体基板３０の裏面ＢＳ側に、図１４乃至図２０に示された構造を有する裏面側受動素子としての抵抗素子ＲＥ又は容量素子ＣＥの少なくとも１つが、設けられる。
【０２１２】
本実施形態のように、半導体基板３０の裏面ＢＳ側に素子ＣＥ，ＲＥが設けられることよって、イメージセンサ１００のチップサイズ及び本実施形態のイメージセンサ１００を含むカメラモジュールのサイズを小さくできる。
【０２１３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２１４】
１００：イメージセンサ、１２０：画素アレイ、１２５Ａ，１２５Ｂ：周辺回路領域、２０：単位セル、１：フォトダイオード、２，７：トランジスタ、６：フローティングディフュージョン、３０：半導体基板、９０：層間絶縁膜、ＣＥ：容量素子、ＲＥ：容量素子、８３Ｃ：拡散層（電極）、８３Ｒ：拡散層（抵抗体）、８８Ｃ：絶縁膜、８４Ｃ：金属層（電極）。
【図１】
2015032663.tif 000003
【図２】
2015032663.tif 000004
【図３】
2015032663.tif 000005
【図４】
2015032663.tif 000006
【図５】
2015032663.tif 000007
【図６】
2015032663.tif 000008
【図７】
2015032663.tif 000009
【図８】
2015032663.tif 000010
【図９】
2015032663.tif 000011
【図１０】
2015032663.tif 000012
【図１１】
2015032663.tif 000013
【図１２】
2015032663.tif 000014
【図１３】
2015032663.tif 000015
【図１４】
2015032663.tif 000016
【図１５】
2015032663.tif 000017
【図１６】
2015032663.tif 000018
【図１７】
2015032663.tif 000019
【図１８】
2015032663.tif 000020
【図１９】
2015032663.tif 000021
【図２０】
2015032663.tif 000022