(57)【要約】【課題】  より簡易的に位相誤差の少ない高精度なＩＱ信号を生成し、ＩＱ信号波形生成回路にて発生したエラーの検出とエラーの訂正が可能なＩＱ信号波形生成回路を提供する。【解決手段】  ＩＱ信号波形生成回路は、正弦波周波数の設定値に応じた任意の位相ステップ数を累積加算するカウンタと、前記カウンタの出力をアドレス入力として、格納されたＩＱ信号のディジタル波形値を出力する波形メモリとディジタル波形値のエラー検出と訂正回路とを有し、前記波形メモリから出力するＩＱ信号のディジタル波形をアナログに変換する外部のＤＡコンバータと接続する。【選択図】図１
2015002419.tif 000002
【特許請求の範囲】
【請求項１】
正弦波周波数の設定値に応じた任意の位相ステップ数を累積加算するカウンタと、前記カウンタの出力をアドレス入力として、格納されたディジタル波形値を出力する波形メモリと前記ディジタル波形値のエラー検出と訂正回路とを有し、前記波形メモリから出力するディジタル波形をアナログに変換する外部のＤＡコンバータと接続することを特徴とするＩＱ信号波形生成回路。
【請求項２】
前記波形メモリは、入力及び出力ポートが各々２ポートのデュアルポートメモリであることを特徴とする請求項１のＩＱ信号波形生成回路。
【請求項３】
前記入力ポートの一方への、前記カウンタが出力する前記アドレス入力に応答して、前記アドレス入力のアドレスに格納している、基準信号であるＩ信号のディジタル波形値を出力し、前記入力ポートの他方への、前記カウンタが出力する前記アドレス入力に応答して、前記基準信号と位相が９０°異なった直交位相信号であるＱ信号のディジタル波形値を出力することを特徴とする請求項２のＩＱ信号波形生成回路。
【請求項４】
前記波形メモリは、前記エラー検出と訂正回路である、ＥＣＣコードによるエラー訂正およびエラー訂正不可のビットエラー検出するＥＣＣチェック訂正回路を介して前記ＤＡコンバータと接続し、前記波形メモリが出力する前記ディジタル波形値に訂正可能なビットエラーの検出に応答して、前記ＥＣＣチェック訂正回路は、前記Ｉ信号および前記Ｑ信号の前記ＤＡコンバータへの出力を継続しながら、前記ビットエラーを訂正することを特徴とする請求項３のＩＱ信号波形生成回路。
【請求項５】
前記ＥＣＣチェック訂正回路による前記ビットエラーの訂正に応答して、前記ＥＣＣチェック訂正回路が出力する前記ビットエラーが訂正されたディジタル波形値を前記波形メモリに書き込む復旧シーケンサをさらに有することを特徴とする請求項4のＩＱ信号波形生成回路。
【請求項６】
前記ＥＣＣチェック訂正回路は、さらにセレクタを介して前記ＤＡコンバータと接続し、前記ＥＣＣチェック訂正回路による訂正不可の前記ビットエラーの検出に応答して、前記セレクタは、前記ＤＡコンバータの出力を入力するシステムにとって安全な信号を出力するように制御されることを特徴とする請求項４のＩＱ信号波形生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＱ信号波形生成回路に関する。
【背景技術】
【０００２】
昨今のがん治療には、先進医療として粒子線を用いた治療が行われている。粒子線治療は、円形のシンクロトロンで加速した粒子を患部に照射することで治療を行う。粒子を加速する加速装置には、高周波加速制御装置が使用され、シンクロトロンに対し高周波信号を印加することで粒子の加速制御を可能とする。この高周波加速制御装置に基準信号であるＩ信号と直交信号であるＱ信号の出力機能を実装することで、同治療システムのアナログ信号処理装置の回路を簡素化することができる。
【０００３】
また、通信分野においては、Ｉ信号とＱ信号に分割して変調および復調を行うＩＱ変調回路および復調回路が通信機器等に用いられている。
【０００４】
ＩＱ信号発生回路としては、以下３つの回路が考えられる。１つ目は、特定周波数の正弦波から振幅が一定で任意の位相差の信号を生成するオールパスフィルタを使用している９０°移相器である。
【０００５】
２つ目は、位相差が０°と１８０°の信号を使用しＲＣポリフェーズフィルタ回路に入力することで９０°の位相差を持った信号を生成する信号発生回路である。（特許文献１参照）
３つ目は、単一で固定の発信源から、任意の波形や周波数をディジタル的に生成するダイレクト・ディジタル・シンセサイザ(ＤＤＳ)を２つ用いる回路である。ＤＤＳは、ＤＤＳ内のメモリに正弦波のディジタル波形値を書き込んでおき、カウンタによりそのディジタル波形値を順々に出力し、ＤＡコンバータでアナログ変換することで、正弦波を出力する。このＤＤＳをＩ信号出力用とＱ信号出力用の２つ用いることでＩＱ信号を発生することがきる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−２８３２５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、前述の３つのＩＱ信号発生回路には、各々問題がある。１つ目の回路では、９０°の位相差となるのは、一周波数であり、位相差は周波数に応じて変化するため、広域帯で一定の位相差にするには、所望の位相差となる周波数をずらした回路を何段も従属接続する必要がある。
【０００８】
２つ目の回路では、発生するＩＱ信号のレベルが小さいため、ＩＱ信号のレベルを調節する増幅器をＩＱ信号発生器の後段に設ける必要がある。その結果、増幅器の非線形により、増幅器から出力したＩＱ信号の位相差に誤差が発生する問題がある。
【０００９】
３つ目の回路では、２つのＤＤＳが必要となるため、コストが高額となり、実装面積が大きくなる問題と、高精度なＩＱ信号を出力する場合は、位相補正回路が必要となり、回路構成が複雑となる。
【００１０】
そこで、より簡易的に位相誤差の少ない高精度なＩＱ信号を生成し、ＩＱ信号波形生成回路にて発生したエラーの検出とエラーの訂正が可能なＩＱ信号波形生成回路が必要とされる。
【課題を解決するための手段】
【００１１】
開示するＩＱ信号波形生成回路は、正弦波周波数の設定値に応じた任意の位相ステップ数を累積加算するカウンタと、前記カウンタの出力をアドレス入力として、格納されたディジタル波形値を出力する波形メモリと前記ディジタル波形値のエラー検出と訂正回路とを有し、前記波形メモリから出力するディジタル波形をアナログに変換する外部のＤＡコンバータと接続する。
【発明の効果】
【００１２】
本発明によれば、ＩＱ信号発生器において、より簡易的に位相誤差の少ない高精度なＩＱ信号を生成し、ＩＱ信号波形生成回路にて発生したエラーの検出とエラーの訂正が可能になる。
【図面の簡単な説明】
【００１３】
【図１】実施例１のＩＱ信号波形発生回路を示す回路図である。
【図２】位相アキュムレータから出力するカウント値を表した図である。
【図３】ディジタル波形値とＥＣＣコードの相関を表す図である。
【図４】復旧シーケンサが動作するタイミングを示した図である。
【図５】実施例２のＩＱ信号波形発生回路を示す回路図である。
【図６】実施例２における回路の動作シーケンス図である。
【発明を実施するための形態】
【００１４】
図面を用いて、ＤＤＳを使用したＩＱ信号波形生成回路の実施例を示す。
【実施例１】
【００１５】
図１は、本実施例の、ＩＱ信号波形生成回路図である。  
ＤＤＳ（ダイレクト・ディジタル・シンセサイザ）を使用したＩＱ信号発生器の構成は、図１に示すように、位相アキュムレータ２と、デュアルポートメモリ５と、ＥＣＣメモリ７と、ＥＣＣチェック訂正回路１０、１１と、復旧シーケンサ１４とを備え、外部のＤＡコンバータ１２、１３と接続する。
【００１６】
ここでは、ＥＣＣは、１ビットエラー時には訂正可能で、２ビット以上のエラー時は、訂正せずにエラー検出するＥＣＣについて説明するが、マルチビットを訂正可能なＥＣＣの使用を制限するものではない。
【００１７】
ＩＱ信号発生回路の動作を説明する。周波数相当Ｓｔｅｐ設定値１は、任意の周波数に対応したＳｔｅｐ値であり、Ｓｔｅｐ値を位相アキュムレータ２へ出力する。
【００１８】
位相アキュムレータ２は、周波数相当Ｓｔｅｐ設定値１で設定したＳｔｅｐ値を累積加算するカウンタである。このカウント値（累積加算値）がデュアルポートメモリ５とＥＣＣメモリ００７の参照アドレスとなる。
【００１９】
位相アキュムレータ２から出力する、デュアルポートメモリ５の参照アドレスであるカウント値により、デュアルポートメモリ５に格納しているディジタル波形値とＥＣＣメモリ７に格納しているディジタル波形値から演算されたＥＣＣコードとが順番に読み出される。
【００２０】
位相アキュムレータ２から出力するアドレス参照信号には、正弦波信号の基準信号を参照する信号３と直交信号を参照する信号４がある。基準信号を参照する信号３と直交信号を参照する信号４は、デュアルポートメモリ５に入力され、基準信号(Ｉ信号)８と直交信号(Ｑ信号)９が読み出される。
【００２１】
ＥＣＣチェック訂正回路１０、１１では、基準信号８と直交信号９の１ビットおよび２ビットエラーを検出し、訂正が可能である１ビットエラーの場合は、ＩＱ信号出力動作を停止することなくエラー訂正を行い、ＤＡコンバータ１２、１３に出力する。
【００２２】
ＤＡコンバータ１２、１３は、ＥＣＣチェック訂正回路１０、１１から出力されるエラー訂正された基準信号および直交信号をディジタルデータからアナログ信号に変換して出力する。
【００２３】
本実施例のＩＱ信号生成回路では、信号出力休止時に復旧シーケンサ１４が、ＥＣＣチェック訂正回路により１ビットエラーを訂正した正常なディジタル波形データをデュアルポートメモリ５に書き込み、ディジタル波形値を復元する。図示を省略しているが、ＥＣＣチェック訂正回路１０、１１が１ビットエラーを訂正した場合、ＥＣＣチェック訂正回路１０、１１は、１ビットエラーを訂正した旨の報告と、訂正した正常なディジタル波形データとを復旧シーケンサ１４に出力する。
【００２４】
また、訂正不可である２ビットエラーを検出した際、セレクタ３９、４０は、ＥＣＣチェック訂正回路からの２ビットエラー検出の報告を受け、制御対象に悪影響を与えない信号に切り替えて出力する。例えば、異常発生時には高周波信号を停止させることが、ＤＡコンバータ１２、１３の出力を入力するシステムにとって悪影響を与えない場合(安全な場合)は、直流信号に切り替えて出力する。具体的には、セレクタ３９、４０は、ＥＣＣチェック訂正回路からの２ビットエラー検出の報告に応答して、図示を省略している直流信号入力を選択するように制御される。
【００２５】
図２は、位相アキュムレータ２から出力するカウント値を表した図である。位相アキュムレータ２では、周波数相当Ｓｔｅｐ設定値１を累積加算する。このカウント値により、デュアルポートメモリ５からディジタル波形値を読み出し、カウント値の０から上限値が、出力する信号の一周期分に相当する。そのため、Ｓｔｅｐ１の値より大きいＳｔｅｐ２の値では、カウント値が０から上限値に達するまでの時間がＳｔｅｐ１の場合より短くなり、一周期分のディジタル波形値を読み出す時間が短くなる。つまり、Ｓｔｅｐ１の周波数よりＳｔｅｐ２の周波数が高くなる。
【００２６】
図３は、ディジタル波形値６とＥＣＣコードの相関を表す図である。デュアルポートメモリ５内のディジタル波形値６のアドアレスとそのディジタル波形値６に対応したＥＣＣメモリ７内のＥＣＣコードのアドレスは、同一とすることで、連動させている。
【００２７】
図４は、復旧シーケンサ１４が動作するタイミングを示した図である。システムによって高周波出力を一時休止する期間がある。復旧シーケンサ０１４は、その期間を利用し、デュアルポートメモリ５内のディジタル波形値６に訂正済みの正常なデータをライトして復元する。
【００２８】
以上説明したように本実施例のＩＱ信号発生器の回路構成では、１つのＤＤＳによりＩＱ信号を出力することができる。従って、簡易的かつ高精度なＩＱ信号を出力する回路を得ることができ、回路規模およびコストの増大を抑えることが可能となる。さらに、１ビットエラーおよび２ビットエラー検出機能により、異常状態の外部への波及を防止することができる。また、ＩＱ信号出力動作を継続しながら１ビットエラーを訂正するため稼働率向上の利点がある。
【実施例２】
【００２９】
図５は、本実施例の、ＩＱ信号波形生成回路図であり、図６は、本回路の動作シーケンス図である。なお、実施例１と同じ部分の説明は省略する。図５に示すように、位相アキュムレータ１６と、Ａ系２９のデュアルポートメモリ１７と、ＥＣＣメモリ１９と、ＥＣＣチェック訂正回路２０、２１と、復旧シーケンサ２８と、Ｂ系３８のデュアルポートメモリ３０と、ＥＣＣメモリ３２と、ＥＣＣチェック訂正回路３３、３４と、復旧シーケンサ３７と、セレクタ２６、３５とを備え、外部のＤＡコンバータ２７、３６と接続しており、実施例１で説明した一時休止中に動作する復旧シーケンサを休止期間がない場合でも動作させることが可能な構成である。
【００３０】
本回路の動作を説明する。本回路では図６に示すように、位相アキュムレータ１６により、クロックサイクル毎にＩＱ信号を出力する回路をＡ系とＢ系で交互に選択するインタリーブ方式を用いる。Ａ系とＢ系の動作は同じ回路のため代表として、Ａ系回路２９の動作に注目して説明する。
【００３１】
Ａ系回路２９が選択される最初のクロックサイクルにおいてＡ系回路２９では、ＥＣＣチェック訂正回路２０、２１は１ビットエラーを検出した際、１ビットエラー訂正したデータ２４を復旧シーケンサ２８とセレクタ２６に、１ビットエラー訂正したデータ２５を復旧シーケンサ２８とセレクタ３５に出力し、復旧シーケンサ２８にエラー発生の報告２２、２３を行う。セレクタ２６、３５は、Ａ系回路からの出力信号を選択しＤＡコンバータ２７、３６に出力する。ＤＡコンバータ２７、３６は、セレクタ２６、３５から入力されたディジタル信号をアナログ信号に変換して出力する。
【００３２】
次のクロックサイクルでは、Ｂ系回路３８が選択され、ＤＡコンバータ２７、３６はＢ系回路３８からの信号を出力する。そのＢ系回路３８の信号出力の間、Ａ系回路２９は、一時休止期間となり信号出力を停止する。そして、復旧シーケンサ２８は、位相アキュムレータ１６から入力される参照アドレスを基にＥＣＣチェック訂正回路２０、２１から入力される１ビットエラー訂正した正常なデータをデュアルポートメモリ０１７に書き込み、元のディジタル波形値を復元する。
【００３３】
これにより、最初のクロックサイクルではＡ系回路２７の信号を出力し、次のクロックサイクルではＢ系回路３６の信号を出力するため、ＩＱ信号出力を継続しながら、デュアルポートメモリ１７のディジタル波形値を正常なデータに復元できる。
【００３４】
以上説明したように本実施例のＩＱ信号発生器の回路構成では、一時休止する期間がない場合においても、ＩＱ信号出力を継続しながら復旧シーケンサを動作させ、即時にメモリ内の１ビットエラーが発生したディジタル波形値を正常なディジタル波形値に復元することができる。そのため、実施例１を上回る稼働率の向上が実現可能となる。
【００３５】
本実施形態によれば、１つのＤＤＳ回路によりＩＱ信号を出力するため、簡易的かつ高精度なＩＱ信号出力を可能とし、訂正可能および訂正不可のビットエラー検出によって、訂正不可能な場合は信号出力をシステムにとって安全な信号出力へ制御でき、訂正可能な場合はビットエラーを訂正しながらＩＱ信号出力動作を継続するため、稼働率向上が実現できる。
【符号の説明】
【００３６】
１、１５…周波数相当Ｓｔｅｐ設定値、２、１６…位相アキュムレータ、３、４…位相アキュムレータが出力するカウント値、５、１７、３０…デュアルポートメモリ、
６、１８、３１…ディジタル波形値、７、１９、３２…ＥＣＣメモリ、８…基準信号（Ｉ信号）、９…直交信号（Ｑ信号）、１０、１１、２０、２１、３３、３４…ＥＣＣチェック訂正回路、１２、１３、２７、３６…ＤＡコンバータ、１４、２８、３７…復旧シーケンサ、２２…１ビットエラー訂正したＩ信号、２３…１ビットエラー訂正したＱ信号、２４、２５…・・・エラー発生報告信号、２６、３５、３９、４０…セレクタ、２９…Ａ系回路、３８…Ｂ系回路。
【図１】
2015002419.tif 000003
【図２】
2015002419.tif 000004
【図３】
2015002419.tif 000005
【図４】
2015002419.tif 000006
【図５】
2015002419.tif 000007
【図６】
2015002419.tif 000008