(57)【要約】【課題】オフ角を有する主面を備える炭化珪素基板を用いた炭化珪素半導体装置の製造方法において、エピタキシャル層を形成する工程の前後においても精密な位置合わせを行うことができる、炭化珪素半導体装置の製造方法を提供する。【解決手段】｛０００１｝面に対してオフ角を有する第１の主面１０ａを含む炭化珪素基板を準備する工程（Ｓ１０）と、第１の主面１０ａ上に第１のアライメントマーク１を形成する工程（Ｓ２０）と、第１のアライメントマーク１を保護する保護膜３０を形成する工程（Ｓ３０）と、保護膜３０が形成された状態で、第１の主面１０ａ上にエピタキシャル層（第２のエピタキシャル層１２）を形成する工程（Ｓ４０）と、第１のアライメントマーク１を利用して、エピタキシャル層（第２のエピタキシャル層１２）に対して処理を行う工程（Ｓ５０）とを備える。【選択図】図１
2015032611.tif 000002
【特許請求の範囲】
【請求項１】
｛０００１｝面に対してオフ角を有する主面を含む炭化珪素基板を準備する工程と、
前記主面上に第１のアライメントマークを形成する工程と、
前記第１のアライメントマークを保護する保護膜を形成する工程と、
前記保護膜が形成された状態で、前記主面上にエピタキシャル層を形成する工程と、
前記第１のアライメントマークを利用して、前記エピタキシャル層に対して処理を行う工程とを備える、炭化珪素半導体装置の製造方法。
【請求項２】
前記エピタキシャル層に対して処理を行う工程は、前記保護膜を除去した後実施される、請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項３】
前記エピタキシャル層に対して処理を行う工程は、前記第１のアライメントマークが前記保護膜により保護された状態で実施される、請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項４】
前記保護膜を形成する工程の前に、前記第１のアライメントマークを利用して前記炭化珪素基板に対して処理を行う工程をさらに備える、請求項１〜請求項３のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【請求項５】
前記第１のアライメントマークを形成する工程の前に、前記主面上に第２のアライメントマークを形成する工程と、前記第２のアライメントマークを利用して前記炭化珪素基板に対して処理を行う工程とをさらに備え、
前記第１のアライメントマークを形成する工程では、前記第２のアライメントマークを利用して前記第１のアライメントマークを形成し、
前記保護膜を形成する工程では、少なくとも前記第１のアライメントマークを保護する前記保護膜を形成する、請求項１〜請求項４のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【請求項６】
前記保護膜を構成する材料は、炭化タンタルまたは炭素材料を含む、請求項１〜請求項５のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【請求項７】
前記保護膜を形成する工程では、前記エピタキシャル層を形成する工程において形成される前記エピタキシャル層の厚みに対して、０．５倍以上１．５倍以下の厚みを有する前記保護膜が形成される、請求項１〜請求項６のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素半導体装置の製造方法に関し、特に、オフ角を有する主面を含む炭化珪素基板を用いる炭化珪素半導体装置の製造方法に関する。
【背景技術】
【０００２】
一般に、炭化珪素（ＳｉＣ）に関わらず、半導体装置の製造方法は複数の工程を備えている。そのうち、基板の主面上にデバイスパターンを形成するために基板の位置合わせが必要とされる工程、たとえばリソグラフィ工程やイオン注入工程などでは、先の工程において主面上に形成されたアライメントマークを利用して、位置合わせを行う。これにより、各工程において形成されるデバイスパターンに位置ズレが生じることを抑制でき、微細なデバイスパターンを有する半導体装置を得ることができる。
【０００３】
特開２０１１−１００９２８号公報には、炭化珪素基板にアライメントマークとなるトレンチを形成した後、エピタキシャル層を成長させ、その後アライメントマークを用いて炭化珪素基板にマスクを配置する工程を含むＳｉＣ半導体装置の製造方法が開示されている。アライメントマークは、開口部の形状がオフ方向に対して対称であり、かつオフ方向の最も下流側に位置する部分に頂点を有する多角形状を有するトレンチとして形成されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１００９２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、炭化珪素半導体装置の製造方法に用いられる炭化珪素基板が｛０００１｝面に対しオフ角を有する主面を含む場合には、エピタキシャル成長工程前に当該主面上に形成されたアライメントマークをエピタキシャル成長工程後において位置合わせに用いる際に、十分なアライメント精度を得ることができない場合がある。
【０００６】
これは、オフ角を有する炭化珪素基板の主面上にエピタキシャル層を成長させると、ステップフロー成長により成長方向が制限される。そのため、エピタキシャル成長工程前にオフ角を有する主面上に形成されたアライメントマークに対し、等方的にエピタキシャル層が成長するのではなく、ある特定の方向にエピタキシャル層が成長することにより、アライメントマークの形状が変形してしまうためである。この結果、変形したアライメントマークを半導体製造装置が精密に認識することができずに位置ズレを生じたり、あるいは変形したアライメントマークを半導体製造装置が認識できない場合があった。
【０００７】
本発明は、上記のような課題を解決するためになされたものである。本発明の主たる目的は、オフ角を有する主面を備える炭化珪素基板を用いた炭化珪素半導体装置の製造方法において、エピタキシャル層を形成する工程の前後においても精密な位置合わせを行うことができる、炭化珪素半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明に係る炭化珪素半導体装置の製造方法は、｛０００１｝面に対してオフ角を有する主面を含む炭化珪素基板を準備する工程と、主面上に第１のアライメントマーク１を形成する工程と、第１のアライメントマーク１を保護する保護膜を形成する工程と、保護膜が形成された状態で、主面上にエピタキシャル層を形成する工程と、第１のアライメントマーク１を利用して、エピタキシャル層に対して処理を行う工程とを備える。
【発明の効果】
【０００９】
本発明によれば、オフ角を有する主面を備える炭化珪素基板を用いた炭化珪素半導体装置の製造方法において、エピタキシャル層を形成する工程の前後で精密な位置合わせを行うことができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１に係る炭化珪素半導体装置の製造方法のフローチャートである。
【図２】実施の形態１に係る炭化珪素半導体装置の製造方法を説明するための断面図である。
【図３】実施の形態１に係る炭化珪素半導体装置の製造方法を説明するための断面図である。
【図４】実施の形態１に係る炭化珪素半導体装置の製造方法を説明するための平面模式図である。
【図５】実施の形態１に係る炭化珪素半導体装置の製造方法を説明するための平面模式図である。
【図６】実施の形態１に係る炭化珪素半導体装置の製造方法を説明するための断面図である。
【図７】実施の形態１に係る炭化珪素半導体装置の製造方法を説明するための断面図である。
【図８】実施の形態１に係る炭化珪素半導体装置の製造方法を説明するための断面図である。
【図９】実施の形態１に係る炭化珪素半導体装置の製造方法を説明するための断面図である。
【図１０】実施の形態１に係る炭化珪素半導体装置の製造方法を説明するための断面図である。
【図１１】実施の形態１に係る炭化珪素半導体装置の製造方法を説明するための断面図である。
【図１２】実施の形態１に係る炭化珪素半導体装置の製造方法を説明するための断面図である。
【図１３】実施の形態１に係る炭化珪素半導体装置の製造方法を説明するための断面図である。
【図１４】実施の形態１に係る炭化珪素半導体装置の製造方法を説明するための断面図である。
【図１５】実施の形態１に係る炭化珪素半導体装置の製造方法を説明するための断面図である。
【図１６】実施の形態１に係る炭化珪素半導体装置の製造方法を説明するための断面図である。
【図１７】実施の形態１に係る炭化珪素半導体装置の製造方法を説明するための断面図である。
【図１８】実施の形態１に係る炭化珪素半導体装置の製造方法を説明するための断面図である。
【図１９】実施の形態１に係る炭化珪素半導体装置の製造方法を説明するための断面図である。
【図２０】実施の形態１に係る炭化珪素半導体装置の製造方法を説明するための断面図である。
【図２１】実施の形態１に係る炭化珪素半導体装置の製造方法を説明するための断面図である。
【図２２】実施の形態２に係る炭化珪素半導体装置の製造方法のフローチャートである。
【図２３】実施の形態２に係る炭化珪素半導体装置の製造方法を説明するための断面図である。
【図２４】実施の形態２に係る炭化珪素半導体装置の製造方法を説明するための断面図である。
【図２５】実施の形態２に係る炭化珪素半導体装置の製造方法を説明するための断面図である。
【図２６】実施の形態２に係る炭化珪素半導体装置の製造方法を説明するための断面図である。
【図２７】実施の形態２に係る炭化珪素半導体装置の製造方法を説明するための断面図である。
【図２８】実施の形態１および実施の形態２に係る炭化珪素半導体装置の製造方法の変形例を説明するための断面図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して、本発明の実施の形態について説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”−”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
［本願発明の実施形態の説明］
はじめに、本発明の実施の形態の概要を列挙する。
【００１２】
（１）本発明の実施の形態に係る炭化珪素半導体装置の製造方法は、｛０００１｝面に対してオフ角を有する第１の主面１０ａを含む炭化珪素基板を準備する工程（Ｓ１０）と、第１の主面１０ａ上に第１のアライメントマーク１を形成する工程（Ｓ２０）と、第１のアライメントマーク１を保護する保護膜３０を形成する工程（Ｓ３０）と、保護膜３０が形成された状態で、第１の主面１０ａ上にエピタキシャル層（第２のエピタキシャル層１２）を形成する工程（Ｓ４０）と、第１のアライメントマーク１を利用して、エピタキシャル層（第２のエピタキシャル層１２）に対して処理を行う工程（Ｓ５０）とを備える。
【００１３】
このようにすれば、｛０００１｝面に対してオフ角を有する第１の主面１０ａ上に形成された第１のアライメントマーク１は、エピタキシャル層（第２のエピタキシャル層１２）を形成する工程（Ｓ４０）において保護膜３０により保護されている。そのため、工程（Ｓ４０）において、保護膜３０上にエピタキシャル層は形成されていないので、第１のアライメントマーク１に対しステップフロー成長が進行して、第１のアライメントマーク１の上に形成されるエピタキシャル層の上部表面の形状が第１のアライメントマーク１の形状と異なる形状へと変形することを抑制することができる。その結果、工程（Ｓ４０）後において実施されるエピタキシャル層（第２のエピタキシャル層１２）に対して処理を行う工程（Ｓ５０）においても、第１のアライメントマーク１を利用して、精密な位置合わせを行うことができる。たとえば、エピタキシャル層（第２のエピタキシャル層１２）に対してドライエッチング等の処理をする場合、第１のアライメントマーク１を利用して、第２の主面１２ａ上の所定の位置にエッチングマスクを形成することができる。このように形成されたエッチングマスクは、工程（Ｓ４０）前に第１の主面１０ａ上に形成されたパターンに対して、位置ズレが抑制されている。つまり、本実施の形態に係る炭化珪素半導体装置の製造方法によれば、エピタキシャル層（第２のエピタキシャル層１２）を形成する工程の前後で精密な位置合わせを行うことができる。そのため、炭化珪素半導体装置の製造方法において、位置合わせの観点から、エピタキシャル層（第２のエピタキシャル層１２）を形成する工程（Ｓ４０）の工程条件や順序等を制限する必要がない。
【００１４】
（２）本発明の実施の形態に係る炭化珪素半導体装置の製造方法において、エピタキシャル層（第２のエピタキシャル層１２）に対して処理を行う工程（Ｓ５０）は、保護膜３０を除去した後実施されてもよい。
【００１５】
このようにしても、エピタキシャル層（第２のエピタキシャル層１２）を形成する工程（Ｓ４０）において第１のアライメントマーク１が保護膜３０で保護されていることにより、第１のアライメントマーク１上ではステップフロー成長が進行しない。そのため、エピタキシャル層（第２のエピタキシャル層１２）に対して処理を行う工程（Ｓ５０）では、保護膜３０を形成する工程（Ｓ３０）時の形状を維持している第１のアライメントマーク１を利用して、位置合わせを行うことができる。その結果、工程（Ｓ５０）では、たとえば工程（Ｓ３０）の前に第１のアライメントマーク１を利用して第１の主面１０ａ上に形成されたパターンに対して、精密な位置合わせを行うことができる。
【００１６】
（３）本発明の実施の形態に係る炭化珪素半導体装置の製造方法において、エピタキシャル層（第２のエピタキシャル層１２）に対して処理を行う工程（Ｓ５０）は、第１のアライメントマーク１が保護膜３０により保護された状態で実施されてもよい。
【００１７】
この場合、保護膜３０の上部表面には、第１のアライメントマーク１の形状に対応した凹凸マークが形成されており、かつ、保護膜３０の上部表面にはエピタキシャル層が形成されない。したがって、エピタキシャル層（第２のエピタキシャル層１２）を形成する工程（Ｓ４０）において第１のアライメントマーク１が保護膜３０で保護されていることにより、第１のアライメントマーク１上ではステップフロー成長が進行しない。そのため、エピタキシャル層（第２のエピタキシャル層１２）に対して処理を行う工程（Ｓ５０）では、保護膜３０を形成する工程（Ｓ３０）時の形状を維持している第１のアライメントマーク１を利用して、位置合わせを行うことができる。その結果、工程（Ｓ５０）では、たとえば工程（Ｓ３０）の後であって工程（Ｓ４０）前に保護膜３０によって保護された第１のアライメントマーク１を利用して第１の主面１０ａ上に形成されたパターンに対して、精密な位置合わせを行うことができる。
【００１８】
（４）本発明の実施の形態に係る炭化珪素半導体装置の製造方法は、保護膜３０を形成する工程（Ｓ３０）の前に、第１のアライメントマーク１を利用して炭化珪素基板１０に対して処理を行う工程（Ｓ２５）をさらに備えてもよい。
【００１９】
つまり、本実施の形態に係る炭化珪素半導体装置の製造方法は、第１のアライメントマーク１を保護する保護膜３０を形成する工程（Ｓ３０）およびエピタキシャル層（第２のエピタキシャル層１２）を形成する工程（Ｓ４０）の前後に、いずれも第１のアライメントマーク１を利用する、炭化珪素基板１０に対して処理を行う工程（Ｓ２５）とエピタキシャル層（第２のエピタキシャル層１２）に対して処理を行う工程（Ｓ５０）とを備えていてもよい。このようにしても、上述のように、第１のアライメントマーク１は、工程（Ｓ４０）において保護膜３０により保護されているため、その上でのステップフロー成長が防止されている。そのため、工程（Ｓ２５）および工程（Ｓ５０）において（つまり、工程（Ｓ４０）の前後で）、第１のアライメントマーク１を利用して精密な位置合わせを行うことができる。
【００２０】
（５）本発明の実施の形態に係る炭化珪素半導体装置の製造方法は、第１のアライメントマーク１を形成する工程（Ｓ２０）の前に、第１の主面１０ａ上に第２のアライメントマークを形成する工程（Ｓ１５）と、第２のアライメントマークを利用して炭化珪素基板に対して処理を行う工程（Ｓ１７）とをさらに備え、第１のアライメントマーク１を形成する工程（Ｓ２０）では、第２のアライメントマークを利用して第１のアライメントマーク１を形成し、保護膜３０を形成する工程（Ｓ３０）では、少なくとも第１のアライメントマーク１を保護する保護膜３０を形成してもよい。
【００２１】
このようにすれば、エピタキシャル層（第２のエピタキシャル層１２）に対して処理を行う工程（Ｓ５０）において利用される第１のアライメントマーク１は、第１の主面１０ａ上に第２のアライメントマークを形成する工程（Ｓ１５）と第２のアライメントマークを利用して炭化珪素基板に対して処理を行う工程（Ｓ１７）との後に、第２のアライメントマークを利用して形成される（工程（Ｓ２０））。その後、第１のアライメントマーク１は、工程（Ｓ３０）において保護膜３０により保護される。その結果、上述のようにエピタキシャル層（第２のエピタキシャル層１２）を形成する工程（Ｓ４０）において、第１のアライメントマーク１に対しステップフロー成長が進行して、第１のアライメントマーク１の上に形成されるエピタキシャル層の上部表面の形状が第１のアライメントマーク１の形状と異なる形状へと変形することを抑制することができる。このため、工程（Ｓ５０）において第１のアライメントマーク１を利用することにより形成されるパターンは、工程（Ｓ４０）の前に第２のアライメントマークを利用して形成されたパターンに対して位置ズレが抑制されている。つまり、工程（Ｓ４０）の前後で実施される、炭化珪素基板に対して処理を行う工程（Ｓ１７）とエピタキシャル層（第２のエピタキシャル層１２）に対して処理を行う工程（Ｓ５０）とで利用されるアライメントマークが異なる場合であっても、保護膜３０を形成する工程（Ｓ３０）において、少なくとも工程（Ｓ５０）において利用される第１のアライメントマーク１を保護する保護膜３０を形成することにより、工程（Ｓ１７）と工程（Ｓ５０）とにおいて精密な位置合わせを行うことができる。
【００２２】
（６）本発明の実施の形態に係る炭化珪素半導体装置の製造方法において、保護膜３０を構成する材料は、炭化タンタル（ＴａＣｘ）または炭素材料を含んでもよい。
【００２３】
このようにすれば、保護膜３０は高い融点を有することができる。そのため、たとえば１５００℃以上１７００℃以下程度の温度条件下において行われるエピタキシャル層（第２のエピタキシャル層１２）を形成する工程（Ｓ４０）においても、保護膜３０は第１のアライメントマーク１を保護して、第１のアライメントマーク１上においてエピタキシャル層がステップフロー成長することを抑制することができる。つまり、このようにすれば、炭化珪素は保護膜３０上に成長しない。そのため、エピタキシャル層（第２のエピタキシャル層１２）に対して処理を行う工程（Ｓ５０）が保護膜３０により第１のアライメントマーク１を保護した状態で行われる場合にも、炭化珪素基板の第２の主面１２ａを平面視したとき（第２の主面１２ａに垂直な方向に沿って上部から第２の主面１２ａを見たとき）に、第１のアライメントマーク１を容易に検出することができる。なお、炭素材料としては、たとえばダイヤモンドやグラファイトを用いてもよい。
【００２４】
（７）本発明の実施の形態に係る炭化珪素半導体装置の製造方法において、保護膜３０を形成する工程（Ｓ３０）では、エピタキシャル層（第２のエピタキシャル層１２）を形成する工程（Ｓ４０）において形成されるエピタキシャル層（第２のエピタキシャル層１２）の厚みに対して、０．５倍以上１．５倍以下の厚みを有する保護膜３０が形成されてもよい。
【００２５】
保護膜３０の厚みがエピタキシャル層（第２のエピタキシャル層１２）の厚みの０．５倍未満である場合には、エピタキシャル層（第２のエピタキシャル層１２）が保護膜３０の上部に張り出すように成長（オーバーハング）する可能性がある。この場合、保護膜３０の上部に張り出すように成長したエピタキシャル層（第２のエピタキシャル層１２）に囲まれた領域には、異物等がたまりやすくなる。また、このようにオーバーハングしたエピタキシャル層（第２のエピタキシャル層１２）は、その後第２の主面１２ａ上に成膜される膜の膜剥がれの起点となる場合がある。そのため、保護膜３０の厚みを、エピタキシャル層（第２のエピタキシャル層１２）の厚みの０．５倍以上とすることにより、保護膜３０の上部にエピタキシャル層（第２のエピタキシャル層１２）がオーバーハングすることを抑制することができる。さらに、エピタキシャル層（第２のエピタキシャル層１２）のオーバーハングに起因した異常の発生を抑制することができる。また、保護膜３０の厚みがエピタキシャル層（第２のエピタキシャル層１２）の厚みより厚い場合には、上述したエピタキシャル層（第２のエピタキシャル層１２）のオーバーハングを確実に防止することができる。しかし、保護膜３０の厚みがエピタキシャル層（第２のエピタキシャル層１２）の厚みの１．５倍超えである場合には、オーバーハング防止の観点からは必要以上に厚く、かつ、エピタキシャル層（第２のエピタキシャル層１２）の厚みによっては保護膜３０の加工が困難になる。そのため、保護膜３０の厚みはエピタキシャル層（第２のエピタキシャル層１２）の厚みの０．５倍以上１．５倍以下とすれば、エピタキシャル層（第２のエピタキシャル層１２）のオーバーハングを防止することができるとともに、保護膜３０を容易に加工することができる。
【００２６】
なお、本発明において、第１のアライメントマーク１および第２のアライメントマークは、それぞれ１つの工程において炭化珪素基板の主面１０ａ，１２ａ上に形成された複数のアライメントマークを含む総称である。具体的には、たとえば第１のアライメントマーク１を形成する工程（Ｓ２０）において、第１の主面１０ａ上にはダイシングライン上に複数の第１のアライメントマーク１が形成される。たとえば、ステッパなどを用いて投影露光する場合には、レチクル上に第１のアライメントマーク１に相当するレチクルパターンが形成されており、第１のアライメントマーク１の数はショット数程度である。このとき、炭化珪素基板１０に対して処理を行う工程（Ｓ２５）において、「第１のアライメントマーク１を利用して」とは、工程（Ｓ２０）において第１の主面１０ａ上に形成された複数の第１のアライメントマーク１のうち、炭化珪素基板を位置合わせするのに効果的な位置に形成された必要十分な数の第１のアライメントマーク１を抜き取りで検出してアライメントに用いることも含んでいる。
【００２７】
また、エピタキシャル層（第２のエピタキシャル層１２）に対して処理を行う工程（Ｓ５０）において、「第１のアライメントマーク１を利用して」とは、炭化珪素基板１０に対して処理を行う工程（Ｓ２０）において第１の主面１０ａ上に形成された複数の第１のアライメントマーク１のうち、炭化珪素基板を位置合わせするのに効果的な位置に形成された、必要十分な数の第１のアライメントマーク１のみを検出してアライメントに用いることも含んでいる。さらにこのとき、工程（Ｓ２５）および工程（Ｓ５０）においてアライメントに利用される第１のアライメントマーク１は、第１の主面１０ａ上の同一の位置に形成された同一のアライメントマークである必要はなく、異なる位置に形成された異なる第１のアライメントマーク１をアライメントに用いてもよい。このようにしても、工程（Ｓ２０）において第１の主面１０ａ上に形成された複数の第１のアライメントマーク１同士は、互いに所定の位置関係で形成されているため、工程（Ｓ２５）と工程（Ｓ５０）との位置合わせ精度（重ね合わせ精度）を高めることができる。
【００２８】
また、一般に、アライメントマークの検出方法には、ＬＳＡ（Laser  Step  Alignment）方式とＦＩＡ（Field  Image  Alignment）方式との２つの方式があるが、本実施の形態に係る炭化珪素半導体装置の製造方法ではいずれの方式であっても適用可能である。つまり、本実施の形態に係る炭化珪素半導体装置の製造方法によれば、上述のように、アライメントマーク上にエピタキシャル層がステップフロー成長することを防止することができるため、アライメントマークが変形することを防止することができる。そのため、レーザーをアライメントマークにあててレーザーの反射光を分析し、位置合わせを行うＬＳＡ方式（光学式アライメント方式）や、カメラで認識した画像のエッジを認識してアライメントを行うＦＩＡ方式（画像認識方式）でも、エピタキシャル層（第２のエピタキシャル層１２）を形成後においても高い精度でアライメントマークを検出することができる。
【００２９】
また、本実施の形態に係る炭化珪素基板は、単結晶基板などのベース基板上にエピタキシャル層が形成されたエピタキシャル基板であってもよいし、エピタキシャル基板からベース基板が除去されたエピタキシャル層であってもよい。
［本願発明の実施の形態の詳細］
次に、本発明の実施の形態についてより詳細に説明する。
【００３０】
（実施の形態１）
図１〜図２１を参照して、本発明の実施の形態１に係る炭化珪素半導体装置の製造方法について説明する。まず、｛０００１｝面に対してオフ角を有する第１の主面１０ａを含む炭化珪素基板１０を準備する（工程（Ｓ１０））。炭化珪素基板１０は、炭化珪素単結晶基板８０と、炭化珪素単結晶基板８０上に形成された炭化珪素からなる第１のエピタキシャル層８１ａとを有する、エピタキシャル基板である。第１のエピタキシャル層８１ａは、たとえば導電型がｎ型であって、不純物濃度が４×１０１５ｃｍ−３程度である。
【００３１】
図２を参照して、第１の主面１０ａは、第１のエピタキシャル層８１ａに含まれている。第１の主面１０ａは、｛０００１｝面（破線で示す面）からオフ角θだけオフ方向ａ１にオフした（傾いた）面である。オフ角θは、好ましくは１°以上８°以下の角度である。具体的には、第１の主面１０ａの法線ベクトルｚが＜１１−２０＞および＜１−１００＞の少なくとも一方の成分を有するように、第１の主面１０ａは｛０００１｝面からオフした面である。好ましくは、第１の主面１０ａの法線ベクトルｚが＜１１−２０＞の成分を有するように、第１の主面１０ａは｛０００１｝面からオフした面である。
【００３２】
図２において、方向ｃは［０００１］方向（つまり六方晶炭化珪素のｃ軸）であり、方向ａ１はたとえば＜１１−２０＞方向である。第１の主面１０ａの法線ベクトルｚは、［０００１］方向から＜１１−２０＞方向に傾斜している。またオリエンテーションフラット（ＯＦ：図４参照）が延在する方向ａ１１は、たとえば＜１−１００＞方向である。
【００３３】
次に、第１の主面１０ａ上に第１のアライメントマーク１を形成する（工程（Ｓ２０））。具体的には、図３を参照して、たとえばレジストマスク２０を第１の主面１０ａ上に形成し、レジストマスク２０をエッチングマスクとして第１のアライメントマーク１を形成する。第１のアライメントマーク１は、たとえば反応性イオンエッチング（ＲＩＥ）法などのドライエッチング法により、レジストマスク２０の開口部に露出している炭化珪素基板１０の第１のエピタキシャル層８１ａがエッチングされて、第１の主面１０ａに対する段差部が形成されることにより設けられる。つまり、第１のアライメントマーク１は、たとえば図６に示すように、第１の主面１０ａを含む第１の凸部１ａと、第１の主面１０ａに開口部を有する第１の凹部１ｂとを含むように形成される。第１の主面１０ａに対する第１の凹部１ｂの深さは、たとえば０．５μｍ以上２μｍ以下程度であり、好ましくは、０．７μｍ以上１．５μｍ以下程度であり、さらに好ましくは０．７μｍ以上１．０μｍ以下程度である。レジストマスク２０は、第１のアライメントマーク１を形成後、任意の方法で除去される。
【００３４】
図３および図４を参照して、第１のアライメントマーク１は、炭化珪素基板１０の第１の主面１０ａ上に形成されるダイシングライン１０２上に形成されてもよい。ダイシングライン１０２は、炭化珪素基板１０上に複数の半導体装置を形成した後、ダイシング工程において個々の半導体装置に切断分離するときの、切断が予定されている位置である。つまり、ダイシングライン１０２は、たとえばオリエンテーションフラットが延びる方向に平行な方向ａ１１と、該方向ａ１１に垂直な方向ａ１２のそれぞれに沿って複数のダイシングラインが形成されてもよい。半導体装置の形成領域１０１は、ダイシングライン１０２に囲まれるように複数形成されてもよい。
【００３５】
図５および図６を参照して、第１のアライメントマーク１の第１の凸部１ａは、平面視したときに、たとえば長手方向と短手方向とを有する長方形状に形成されてもよい。第１の凸部１ａの長手方向は、ダイシングライン１０２が延びる方向と平行に形成されていてもよいし、交差するように形成されていてもよい。第１の凸部１ａの長手方向の長さＬ１はたとえば８０μｍであり、第１の凸部１ａの短手方向の長さはたとえば９μｍである。ダイシングライン１０２が延びる方向に対して垂直な方向におけるダイシングライン１０２の幅Ｌ３は、たとえば１２０μｍである。ここで、図６は図５の線分ＶＩ−ＶＩにおける断面図である。
【００３６】
次に、炭化珪素基板１０に対して処理を行う（工程（Ｓ２５））。図７を参照して、具体的には、第１のアライメントマーク１を利用して、第１の主面１０ａ上にイオン注入マスク（図示しない）を形成し、該イオン注入マスクを介して第１の主面１０ａにイオン注入することにより、半導体装置の形成領域１０１内の第１のエピタキシャル層８１ａ上の所定の位置にイオン注入領域１１を形成する。イオン注入領域１１は、たとえば導電型がｐ型であって、不純物濃度が１×１０１７ｃｍ−３程度である。
【００３７】
次に、第１のアライメントマーク１を保護する保護膜３０を形成する（工程（Ｓ３０）。具体的には、図８を参照して、まず、炭化珪素基板１０の第１の主面１０ａ上に保護膜３０を形成する。保護膜３０を構成する材料は、たとえば炭化タンタル（ＴａＣ）、または炭素材料である。炭素材料は、炭素原子を含む任意の材料とすればよく、たとえばグラファイトあるいはダイヤモンドなどである。保護膜３０の厚みｈ１（図９参照）は、この後の工程Ｓ４０において形成される第２のエピタキシャル層１２の厚みｈ２（図１０参照）に応じて決めればよい。保護膜３０の厚みｈ１は、第２のエピタキシャル層１２の厚みｈ２の０．５倍以上１．５倍以下となるように形成されるのが好ましい。本実施の形態においては、保護膜３０の厚みｈ１は、第２のエピタキシャル層１２の厚みｈ２と同等となるように設けられている。
【００３８】
本工程（Ｓ３０）では、次に、図９を参照して、後の工程（Ｓ４０）において第２のエピタキシャル層１２を形成する領域上に形成された保護膜３０を除去する。具体的には、たとえばレジストマスク３５を保護膜３０上に形成し、レジストマスク３５をエッチングマスクとして保護膜３０をパターニングする。これにより、第１のアライメントマーク１上など、後の工程（Ｓ４０）においてエピタキシャル成長させる際にステップフロー成長を防止する必要のある領域は保護膜３０により保護されるとともに、第２のエピタキシャル層１２を形成する領域は第１の主面１０ａが露出する。その後、レジストマスク３５は任意の方法により除去される。
【００３９】
次に、第２のエピタキシャル層１２を形成する（工程（Ｓ４０））。具体的には、図１０を参照して、第２のエピタキシャル層１２は、第１のエピタキシャル層８１ａにイオン注入領域１１が形成された後、炭化珪素基板１０の第１の主面１０ａ上に形成される。第２のエピタキシャル層１２は、たとえば導電型がｎ型であって、不純物濃度が７×１０１５ｃｍ−３程度である。このとき、第２のエピタキシャル層１２は、ステップフロー成長することにより、オフ角を有する第１の主面１０ａ上に形成される。一方、保護膜３０上（保護膜３０により保護されている第１のアライメントマーク１上）ではステップフロー成長は起こらず、第２のエピタキシャル層１２は成長しない。そのため、第１のアライメントマーク１のパターン形状および該第１のアライメントマーク１のパターン形状を覆うように形成された保護膜３０のパターン形状は、ステップフロー成長による変形が抑制されている。
【００４０】
第２のエピタキシャル層１２は、保護膜３０が形成されていない領域において、第２の主面１２ａと、第２の主面１２ａの反対側に位置して第１の主面１０ａと接する裏面１２ｂとを含む。本実施の形態において、第２のエピタキシャル層１２の厚みｈ２は、上述のように、保護膜３０の厚みｈ１と同等である。図１２は、本工程（Ｓ４０）において第２のエピタキシャル層１２を形成した後の、半導体装置の形成領域１０１の断面図である。本工程（Ｓ４０）によって、イオン注入領域１１は、炭化珪素基板１０（第１のエピタキシャル層８１ａ）と第２のエピタキシャル層１２とに埋め込まれる。本工程（Ｓ４０）において、第２のエピタキシャル層１２を形成した後、第１のアライメントマーク１を保護していた保護膜３０は、図１１に示すように除去されてもよい。
【００４１】
次に、第２のエピタキシャル層１２に対して処理を行う（工程（Ｓ５０））。具体的には、まず、図１３を参照して、第２の主面１２ａにイオン注入することにより、半導体装置の形成領域１０１内の第２のエピタキシャル層１２上に、ｐベース層８２およびｎ領域８３を形成する。次に、図１４を参照して、第１のアライメントマーク１を利用して第２の主面１２ａ上にイオン注入マスク（図示しない）を形成する。次に、該イオン注入マスクを介して第２の主面１２ａにイオン注入することにより、ｐベース層８２上にｐコンタクト領域８４を形成する。第１のアライメントマーク１の検出方法は、上述のように、ＬＳＡ方式とＦＩＡ方式のいずれであってもよい。ｐベース層８２およびｐコンタクト領域８４を形成するためのイオン注入においては、たとえばアルミニウム（Ａｌ）などの、ｐ型を付与するための不純物がイオン注入される。またｎ領域８３を形成するためのイオン注入においては、たとえばリン（Ｐ）などの、ｎ型を付与するための不純物をイオン注入する。
【００４２】
次に、不純物を活性化するための熱処理を行う。この熱処理の温度は、好ましくは１５００℃以上１９００℃以下であり、たとえば１７００℃程度である。熱処理の時間は、たとえば３０分程度である。熱処理の雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばＡｒ雰囲気である。
【００４３】
次に、第２の主面１２ａに開口部を有するトレンチを形成する。具体的には、まず、図１５を参照して、ｎ領域８３およびｐコンタクト領域８４からなる主面１２ａ上に、開口部を有するマスク層４０が形成される。マスク層４０として、たとえばシリコン酸化膜などを用いることができる。開口部はトレンチＴＲ（図１９参照）の位置に対応して形成される。当該マスク層４０は、第１のアライメントマーク１または第２のエピタキシャル層１２に形成された第１のアライメントマーク１と異なる第２のアライメントマークを利用して、上記開口部に対応する位置が露光されるようにアライメントされて形成されてもよい。
【００４４】
次に、図１６を参照して、マスク層４０の開口部において、ｎ領域８３と、ｐベース層８２と、第２のエピタキシャル層１２の一部とをエッチングにより除去する。エッチングの方法としては、たとえば反応性イオンエッチング（ＲＩＥ）、特に誘導結合プラズマ（ＩＣＰ）ＲＩＥを用いることができる。具体的には、たとえば反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いたＩＣＰ−ＲＩＥを用いることができる。このようなエッチングにより、トレンチＴＲ（図１９参照）が形成されるべき領域に、第２の主面１２ａに対してほぼ垂直な側壁を有する凹部ＴＱが形成される。
【００４５】
次に、凹部ＴＱにおいて熱エッチングを行う。熱エッチングは、たとえば、少なくとも１種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中での加熱によって行い得る。少なくとも１種類以上のハロゲン原子は、塩素（Ｃｌ）原子およびフッ素（Ｆ）原子の少なくともいずれかを含む。この雰囲気は、たとえば、Ｃｌ2、ＢＣＬ3、ＳＦ6、またはＣＦ4である。たとえば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を、たとえば７００℃以上１０００℃以下として、熱エッチングが行われる。
【００４６】
なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素（Ｎ2）ガス、アルゴンガス、ヘリウムガスなどを用いることができる。そして、上述のように熱処理温度を７００℃以上１０００℃以下とした場合、炭化珪素のエッチング速度はたとえば約７０μｍ／時になる。また、この場合に、酸化珪素から作られたマスク層４０は、炭化珪素に対する選択比が極めて大きいので、炭化珪素のエッチング中に実質的にエッチングされない。
【００４７】
次に、図１７に示すように、上記の熱エッチングにより、第１のエピタキシャル層８１ａおよび第２のエピタキシャル層１２の上面上にトレンチＴＲを形成する。トレンチＴＲは、ｎ領域８３およびｐベース層８２を貫通して第２のエピタキシャル層１２に至る側壁面ＳＷと、第２のエピタキシャル層１２上に位置する底面ＢＴとを有する。側壁面ＳＷおよび底面ＢＴの各々はイオン注入領域１１から離れている。次にマスク層４０がエッチングなど任意の方法により除去される。
【００４８】
次に、図１８に示すように、トレンチＴＲの側壁面ＳＷおよび底面ＢＴの各々を覆うゲート酸化膜９１を形成する。ゲート酸化膜９１は、たとえば熱酸化により形成され得る。この後に、雰囲気ガスとして一酸化窒素（ＮＯ）ガスを用いるＮＯアニールが行われてもよい。温度プロファイルは、たとえば、温度１１００℃以上１３００℃以下、保持時間１時間程度の条件を有する。これにより、ゲート酸化膜９１とｐベース層８２との界面領域に窒素原子が導入される。その結果、界面領域における界面準位の形成が抑制されることで、チャネル移動度を向上させることができる。なお、このような窒素原子の導入が可能であれば、ＮＯガス以外のガスが雰囲気ガスとして用いられてもよい。このＮＯアニールの後にさらに、雰囲気ガスとしてアルゴン（Ａｒ）を用いるＡｒアニールが行われてもよい。Ａｒアニールの加熱温度は、上記ＮＯアニールの加熱温度よりも高く、ゲート酸化膜９１の融点よりも低いことが好ましい。この加熱温度が保持される時間は、たとえば１時間程度である。これにより、ゲート酸化膜９１とｐベース層８２との界面領域における界面準位の形成がさらに抑制される。なお、雰囲気ガスとして、Ａｒガスに代えて窒素ガスなどの他の不活性ガスが用いられてもよい。トレンチＴＲの側壁面ＳＷは、面方位｛０−３３−８｝を有し、好ましくは面方位（０−３３−８）を有する所定の面を含んでいてもよい。
【００４９】
次に、図１９に示すように、ゲート酸化膜９１上にゲート電極９２を形成する。具体的には、トレンチＴＲの内部の領域をゲート酸化膜９１を介して埋めるように、ゲート酸化膜９１上にゲート電極９２が形成される。ゲート電極９２の形成方法は、たとえば、導体またはドープトポリシリコンの成膜とＣＭＰ（Chemical  Mechanical  Polishing）とによって行い得る。
【００５０】
次に、図２０を参照して、ゲート電極９２の露出面を覆うように、ゲート電極９２およびゲート酸化膜９１上に層間絶縁膜９３を形成する。その後、層間絶縁膜９３およびゲート酸化膜９１に開口部が形成されるようにエッチングが行われる。この開口部により上面Ｐ２上においてｎ領域８３およびｐコンタクト領域８４の各々が露出される。次に上面Ｐ２上においてｎ領域８３およびｎコンタクト領域８４の各々に接するソース電極９４を形成する。第１のエピタキシャル層８１ａからなる下面Ｐ１上に、炭化珪素単結晶基板８０を介して、ドレイン電極９８が形成される。
【００５１】
図２１を参照して、ソース配線層９５を形成する。以上により、炭化珪素基板１０と、第２のエピタキシャル層１２と、ゲート酸化膜９１と、ゲート電極９２と、層間絶縁膜９３と、ソース電極９４と、ソース配線層９５と、ドレイン電極９８とを有する炭化珪素半導体装置としてのＭＯＳＦＥＴ１００が完成する。炭化珪素基板１０は、炭化珪素単結晶基板８０と、第１のエピタキシャル層８１ａと、イオン注入領域１１とを含む。第２のエピタキシャル層１２は、ｐベース層８２と、ｎ領域８３と、ｐコンタクト領域８４とを含む。
【００５２】
次に、実施の形態１に係るＭＯＳＦＥＴ１００の製造方法の作用効果について説明する。
【００５３】
実施の形態１に係るＭＯＳＦＥＴ１００の製造方法によれば、｛０００１｝面に対してオフ角を有する第１の主面１０ａ上に形成された第１のアライメントマーク１は、第２のエピタキシャル層１２を形成する工程（Ｓ４０）において保護膜３０により保護されている。そのため、第２のエピタキシャル層１２を形成する工程（Ｓ４０）において、第１のアライメントマーク１に対しステップフロー成長が進行して、第１のアライメントマーク１の形状が変形することを抑制することができる。その結果、第２のエピタキシャル層１２を形成する工程（Ｓ４０）後において実施される第２のエピタキシャル層１２に対して処理を行う工程（Ｓ５０）においても、第１のアライメントマーク１を利用して、精密な位置合わせを行うことができる。
【００５４】
また、実施の形態１に係るＭＯＳＦＥＴ１００の製造方法によれば、第２のエピタキシャル層１２に対して処理を行う工程（Ｓ５０）は、保護膜３０を除去した後実施される。このため、第２のエピタキシャル層１２に対して処理を行う工程（Ｓ５０）では、第２のエピタキシャル層１２を形成する工程（Ｓ４０）において保護膜３０で保護されていたことにより、その上でステップフロー成長がされず、保護膜３０を形成する工程（Ｓ３０）時の形状を維持している第１のアライメントマーク１を利用して、位置合わせを行うことができる。その結果、第２のエピタキシャル層１２に対して処理を行う工程（Ｓ５０）では、たとえば保護膜３０を形成する工程（Ｓ３０）の前に第１のアライメントマーク１を利用して第１の主面１０ａ上に形成されたパターンに対して、精密な位置合わせを行うことができる。
【００５５】
また、実施の形態１に係る炭化珪素半導体装置の製造方法によれば、第１のアライメントマーク１を保護する工程（Ｓ３０）の前に、第１のアライメントマーク１を利用して炭化珪素基板１０に対して処理を行う工程（Ｓ２５）を備えている。つまり、第２のエピタキシャル層１２を形成する工程（Ｓ４０）の前後に、いずれも第１のアライメントマーク１を利用する、炭化珪素基板１０に対して処理を行う工程（Ｓ２５）と第２のエピタキシャル層１２に対して処理を行う工程（Ｓ５０）とを備えていている。ここで、第１のアライメントマーク１は、工程（Ｓ４０）において保護膜３０により保護されているためステップフロー成長が防止されている。そのため、工程（Ｓ２５）および工程（Ｓ５０）において（つまり、工程（Ｓ４０）の前後で）、第１のアライメントマーク１を利用して精密な位置合わせを行うことができる。
【００５６】
また、実施の形態１に係る炭化珪素半導体装置の製造方法によれば、保護膜３０を構成する材料は、ＴａＣを含んでいる。そのため、たとえば１５００℃以上１７００℃以下程度の温度条件下において行われる第２のエピタキシャル層１２を形成する工程（Ｓ４０）においても、保護膜３０は第１のアライメントマーク１を保護して、第１のアライメントマーク１上でエピタキシャル層がステップフロー成長することを抑制することができる。また、このようにすれば、炭化珪素は保護膜３０上に成長しない。そのため、第２のエピタキシャル層１２に対して処理を行う工程（Ｓ５０）が保護膜３０により第１のアライメントマーク１を保護した状態で行われる場合にも、炭化珪素基板の第２の主面１２ａを平面視したとき（第２の主面１２ａに垂直な方向に沿って上部から第２の主面１２ａを見たとき）に、第１のアライメントマーク１を容易に検出することができる。なお、本実施の形態において、保護膜３０を構成する材料は、たとえばダイヤモンドやグラファイトなどの炭素材料であってもよい。
【００５７】
また、実施の形態１に係る炭化珪素半導体装置の製造方法では、保護膜３０を形成する工程（Ｓ３０）では、第２のエピタキシャル層１２を形成する工程（Ｓ４０）において形成される第２のエピタキシャル層１２の厚みと同等の厚みを有する保護膜３０が形成されている。このようにすれば、第２のエピタキシャル層１２のオーバーハングを防止することができるとともに、保護膜３０を容易に加工することができる。
【００５８】
なお、実施の形態１に係る炭化珪素半導体装置の製造方法において、第１のアライメントマーク１を利用する、炭化珪素基板１０に対して処理を行う工程（Ｓ２５）の後に、第１のアライメントマーク１を保護する保護膜３０を形成したが（工程（Ｓ３０））、これに限られるものではない。たとえば、第１のアライメントマーク１を保護する保護膜３０を形成した後、保護膜３０により保護された第１のアライメントマーク１を利用して、炭化珪素基板１０に対して処理を行ってもよい。このようにしても、本実施の形態に係る炭化珪素半導体装置の製造方法によれば、第２のエピタキシャル層１２を形成する工程（Ｓ４０）において保護膜３０により第１のアライメントマーク１を保護しておけば、工程（Ｓ４０）後において実施される第２のエピタキシャル層１２に対して処理を行う工程（Ｓ５０）においても、第１のアライメントマーク１を利用して、精密な位置合わせを行うことができる。
【００５９】
また、この場合においても、工程（Ｓ５０）では、保護膜３０により覆われていない第１のアライメントマーク１を利用して、第２のエピタキシャル層１２に対して処理を行ってもよい。つまり、工程（Ｓ２５）においては保護膜３０により保護された第１のアライメントマーク１を利用して処理を行うとともに、工程（Ｓ５０）においては保護膜３０が除去された第１のアライメントマーク１を利用して処理を行ってもよい。第１のアライメントマーク１が保護膜３０で保護されているか否かは、第１のアライメントマーク１を利用した位置合わせ時に許容できない位置ズレを生じるものではない。そのため、工程（Ｓ４０）において保護膜３０により第１のアライメントマーク１が保護されている限りにおいて、工程（Ｓ２５）および工程（Ｓ５０）では保護膜３０の有無に関わらず、第１のアライメントマーク１を利用して精密な位置合わせを行うことができる。
【００６０】
（実施の形態２）
次に、本発明の実施の形態２に係る炭化珪素半導体装置の製造方法について説明する。本実施の形態に係る炭化珪素半導体装置の製造方法は、基本的には実施の形態１に係る炭化珪素半導体装置の製造方法と同様の構成を備えるが、炭化珪素基板１０に対して処理を行う工程（Ｓ２５）と、第２のエピタキシャル層１２に対して処理を行う工程（Ｓ５０）とにおいて、異なるアライメントマークを位置合わせに利用する点で異なる。具体的には、図２２を参照して、工程（Ｓ２５）においては、該工程（Ｓ２５）に先だって形成された第２のアライメントマーク２を利用するとともに、第２のエピタキシャル層１２を形成する工程（Ｓ４０）に先だって、第２のアライメントマーク２を形成する工程（Ｓ１５）をさらに備え、保護膜３０を形成する工程（Ｓ３０）では、少なくとも第１のアライメントマーク１を保護する。
【００６１】
まず、｛０００１｝面に対してオフ角を有する第１の主面１０ａを含む炭化珪素基板１０を準備する（工程（Ｓ１０））。
【００６２】
次に、図２３を参照して、第２のアライメントマーク２を形成する（工程（Ｓ１５））。第２のアライメントマーク２は、たとえば実施の形態１に係る炭化珪素半導体装置の製造方法における第１のアライメントマーク１を形成する工程（Ｓ２０）と同様に形成されてもよい。具体的には、たとえばレジストマスク（図示しない）を第１の主面１０ａ上に形成し、レジストマスクをエッチングマスクとして第２のアライメントマーク２を形成する。第２のアライメントマーク２は、たとえば反応性イオンエッチング（ＲＩＥ）法などのドライエッチング法により、レジストマスクの開口部に露出している炭化珪素基板１０の第１のエピタキシャル層８１ａがエッチングされて、第１の主面１０ａに対する段差部が形成されることにより設けられる。つまり、第２のアライメントマーク２は、たとえば第１の主面１０ａを含む第２の凸部２ａと、第１の主面１０ａに開口部を有する第２の凹部２ｂとを含むように形成される。
【００６３】
第１の主面１０ａに対する第２の凹部２ｂの深さは、たとえば０．５μｍ以上２μｍ以下程度であり、好ましくは、０．７μｍ以上１．５μｍ以下程度であり、さらに好ましくは０．７μｍ以上１．０μｍ以下程度である。レジストマスクは、第２のアライメントマーク２を形成後、任意の方法で除去される。第２のアライメントマーク２は、炭化珪素基板１０の第１の主面１０ａ上に形成されるダイシングライン１０２上に形成されてもよい。第２のアライメントマーク２の第２の凸部２ａは、平面視したときに、たとえば長手方向と短手方向とを有する長方形状に形成されてもよい。第２の凸部２ａの長手方向は、ダイシングライン１０２が延びる方向と平行に形成されていてもよいし、交差するように形成されていてもよい。
【００６４】
次に、炭化珪素基板１０に対して処理を行う（工程（Ｓ２５））。具体的には、図２４を参照して、第２のアライメントマーク２を利用して、第１の主面１０ａ上にイオン注入マスク（図示しない）を形成し、該イオン注入マスクを介して第１の主面１０ａにイオン注入することにより、半導体装置の形成領域１０１内の第１のエピタキシャル層８１ａ上の所定の位置にイオン注入領域１１を形成する。
【００６５】
次に、第１のアライメントマーク１を形成する（工程（Ｓ１０））。具体的には、図２５を参照して、第１のアライメントマーク１は、たとえばダイシングライン１０２において第２のアライメントマーク２が形成された領域以外の任意の領域に、第２のアライメントマーク２を利用して形成される。第１のアライメントマーク１は、たとえばたとえば第１の主面１０ａを含む第１の凸部１ａと、第１の主面１０ａに開口部を有する第１の凹部１ｂとを含むように形成される。
【００６６】
次に、第１のアライメントマーク１を保護膜３０により保護する（工程（Ｓ３０））。具体的には、まず、炭化珪素基板１０の第１の主面１０ａ上に保護膜３０を形成する。保護膜３０を構成する材料は、たとえば炭化タンタル（ＴａＣ）、またはグラファイトあるいはダイヤモンドなどの炭素材料である。保護膜３０の厚みｈ１（図２６参照）は、この後の工程Ｓ４０において形成される第２のエピタキシャル層１２の厚みｈ２（図２７参照）に応じて決めればよい。保護膜３０の厚みｈ１は、第２のエピタキシャル層１２の厚みｈ２の０．５倍以上１．５倍以下となるように形成されるのが好ましい。本実施の形態においては、保護膜３０の厚みｈ１は、第２のエピタキシャル層１２の厚みｈ２と同等となるように設けられている。
【００６７】
本工程（Ｓ３０）では、次に、後の工程（Ｓ４０）において第２のエピタキシャル層１２を形成する領域上に形成された保護膜３０を除去する。具体的には、たとえばレジストマスク３５を保護膜３０上に形成し、レジストマスク３５をエッチングマスクとして保護膜３０をパターニングする。これにより、第１のアライメントマーク１上など、後の工程（Ｓ４０）においてエピタキシャル成長させる際にステップフロー成長を防止する必要のある領域は保護膜３０により保護されるとともに、第２のエピタキシャル層１２が形成される領域は第１の主面１０ａが保護膜３０から露出する（図２６参照）。このとき、第２のアライメントマーク２上の保護膜３０は除去してもよい。その後、レジストマスク３５は任意の方法により除去される。
【００６８】
次に、第２のエピタキシャル層１２を形成する（工程（Ｓ４０））。具体的には、図２７を参照して、第２のエピタキシャル層１２は、第１のエピタキシャル層８１ａにイオン注入領域１１が形成された後、炭化珪素基板１０の第１の主面１０ａ上に形成される。第２のエピタキシャル層１２は、たとえば導電型がｎ型であって、不純物濃度が７×１０１５ｃｍ−３程度である。このとき、第２のエピタキシャル層１２は、ステップフロー成長することにより、オフ角を有する第１の主面１０ａ上に形成される。このとき、ステップフロー成長は、第２のアライメントマーク２上においても進行する。これにより、第２のアライメントマーク２の凸部２ａおよび凹部２ｂ上に形成された第２のエピタキシャル層１２の上部表面の形状が第２のアライメントマーク２の形状とは異なる形状に変形する。異なる観点から言えば、第２のアライメントマーク２上に形成された第２のエピタキシャル層１２の第２の主面１２ａは、六方晶炭化珪素のｃ軸を法線とする傾斜面を有している。
【００６９】
一方、保護膜３０上および保護膜３０により保護されている第１のアライメントマーク１上ではステップフロー成長は起こらず、第２のエピタキシャル層１２は成長しない。そのため、第１のアライメントマーク１のパターン形状および該第１のアライメントマーク１のパターン形状を覆うように形成された保護膜３０のパターン形状は、ステップフロー成長による変形が抑制されている。第２のエピタキシャル層１２は、保護膜３０が形成されていない領域において、第２の主面１２ａと、第２の主面１２ａの反対側に位置して第１の主面１０ａと接する裏面１２ｂとを含む。本実施の形態において、第２のエピタキシャル層１２の厚みｈ２は、上述のように、保護膜３０の厚みｈ１と同等である。本工程（Ｓ４０）によって、イオン注入領域１１は、炭化珪素基板１０（第１のエピタキシャル層８１ａ）と第２のエピタキシャル層１２とに埋め込まれる。本工程（Ｓ４０）において、第２のエピタキシャル層１２を形成した後、第１のアライメントマーク１を保護していた保護膜３０は、除去されてもよい。
【００７０】
次に、第２のエピタキシャル層１２に対して処理を行う（工程（Ｓ５０））。具体的には、実施の形態１に係る炭化珪素半導体装置の製造方法と同様に、まずイオン注入法によって、半導体装置の形成領域１０１内の第２のエピタキシャル層１２上に、ｐベース層８２、ｎ領域８３を形成する。次に、第１のアライメントマーク１を利用して第２の主面１２ａ上にイオン注入マスクを形成する。次に、該イオン注入マスクを介して第２の主面１２ａにイオン注入することにより、ｐベース層８２上にｐコンタクト領域８４を形成する。
【００７１】
その後、実施の形態１に係る炭化珪素半導体装置の製造方法と同様に実施されることにより、実施の形態２に係る炭化珪素半導体装置としてのＭＯＳＦＥＴ１００が完成する。
【００７２】
次に、実施の形態２に係る炭化珪素半導体装置の製造方法の作用効果について説明する。
【００７３】
実施の形態２に係る炭化珪素半導体装置の製造方法によれば、炭化珪素基板１０に対して処理を行う工程（Ｓ２５）と第２のエピタキシャル層１２に対して処理を行う工程（Ｓ５０）とで異なるアライメントマークを位置合わせに利用する。具体的には、工程（Ｓ２５）においては第２のアライメントマーク２を利用し、工程（Ｓ５０）においては第１のアライメントマーク１を位置合わせに利用する。このとき、たとえば第２のアライメントマーク２を形成する工程（Ｓ１５）の後であって第２のエピタキシャル層１２に対して処理を行う工程（Ｓ５０）の前に複数の工程が実施されると、これらの複数の工程において第２のアライメントマーク２に対しても処理が行われることになる。その結果、たとえば保護膜３０を形成する工程（Ｓ３０）によって第２のアライメントマーク２を保護し、工程（Ｓ４０）において第２のアライメントマーク２に対するステップフロー成長を抑制した場合でも、上記の複数の工程を施されることにより第２のアライメントマーク２は半導体製造装置において検出不良が生じるほど変形する場合がある。そのため、実施の形態２に係る炭化珪素半導体装置の製造方法のように、第２のアライメントマーク２が変形する前に第２のアライメントマーク２を利用して第１のアライメントマーク１を新たに形成することで、その後の工程（Ｓ５０）において第２のアライメントマーク２が変形している場合にも、第２のアライメントマーク２よりも処理された工程数が少なく変形量の少ない第１のアライメントマーク１を利用することができる。このとき、工程（Ｓ３０）においては、少なくとも第１のアライメントマーク１を保護膜３０により保護すればよい。その結果、工程（Ｓ５０）において、複数工程が実施されたことによる変形や、ステップフロー成長による変形を受けていない第１のアライメントマーク１を利用して位置合わせをすることができる。これにより、工程（Ｓ１７）と工程（Ｓ５０）とにおいて精密な位置合わせを行うことができる。
【００７４】
実施の形態２に係る炭化珪素半導体装置の製造方法において、保護膜３０を形成する工程（Ｓ３０）では、第１のアライメントマーク１を保護膜３０により保護しているが、第２のアライメントマーク２についても保護膜３０によって保護してもよい。
【００７５】
実施の形態２に係る炭化珪素半導体装置の製造方法では、炭化珪素基板１０に対して処理を行う工程（Ｓ２５）は、第２のアライメントマーク２を利用して１回のみ実施されているが、これに限られるものではない。たとえば、第２のアライメントマーク２を利用して炭化珪素基板１０に対して処理を行う工程（Ｓ２５）の後、第１のアライメントマーク１を形成する工程（Ｓ１０）の後であって第２のエピタキシャル層１２を形成する工程（Ｓ４０）の前に、第１のアライメントマーク１を利用して炭化珪素基板１０に対して処理を行う工程をさらに備えていてもよい。この場合、第１のアライメントマーク１を利用して炭化珪素基板１０に対して処理を行う工程は、第１のアライメントマーク１を保護膜３０により保護する工程（Ｓ３０）の前または後のいずれかにおいて実施されてもよいし、工程（Ｓ３０）の前および後のいずれにおいても実施されてもよい。このようにしても、第２のエピタキシャル層１２を形成する工程（Ｓ４０）において、第１のアライメントマーク１は保護膜３０により保護されているため、上述した実施の形態２に係る炭化珪素半導体装置の製造方法と同様の作用効果を奏することができる。
【００７６】
実施の形態１および実施の形態２に係る炭化珪素半導体装置の製造方法における第１のアライメントマーク１および第２のアライメントマーク２は、平面視したときに第１の凸部１ａ，１ｂが長方形状に形成されているが、これに限られるものではない。第１のアライメントマーク１および第２のアライメントマーク２は、半導体製造装置において検出可能な任意の形状であればよい。たとえば、第１のアライメントマーク１および／または第２のアライメントマーク２は、平面視したときに十字型や円形状であってもよい。このようにしても、実施の形態１または実施の形態２と同様の効果を奏することができる。また、第１のアライメントマーク１および第２のアライメントマーク２は、第１の凸部１ａ，２ａの領域と第１の凹部１ｂ，２ｂの領域とが任意の構成比で構成されていてもよい。たとえば、第１のアライメントマーク１および／または第２のアライメントマーク２は、ダイシングライン１０２の広い領域に形成された第１の凹部１ｂ，２ｂにおいて、部分的に第１の凸部１ａ，２ａが形成されている構成であってもよい（凸型）。または、第１のアライメントマーク１および／または第２のアライメントマーク２は、ダイシングライン１０２の広い領域に形成された第１の凸部１ａ，２ａにおいて、部分的に第１の凹部１ｂ，２ｂが形成されている構成であってもよい（凹型）。
【００７７】
また、実施の形態１および実施の形態２に係る炭化珪素半導体装置の製造方法では、第２のエピタキシャル層１２を形成する工程（Ｓ４０）の後、第１のアライメントマーク１を保護していた保護膜３０を除去するが、これに限られるものではない。保護膜３０は、工程（Ｓ４０）後においても、第１のアライメントマーク１上に残しておいてもよい。上述のように、第１のアライメントマーク１が保護膜３０で保護されているか否かは、第１のアライメントマーク１を利用した位置合わせ時に許容できない位置ズレを生じるものではない。そのため、第２のエピタキシャル層１２に対して処理を行う工程（Ｓ５０）では、保護膜３０を形成する工程（Ｓ３０）の前に第１のアライメントマーク１を利用して第１の主面１０ａ上に形成されたパターンに対して、保護膜３０によって保護された第１のアライメントマーク１を利用して精密な位置合わせを行うことができる。
【００７８】
また、実施の形態１および実施の形態２に係る炭化珪素半導体装置の製造方法において、保護膜３０は、第２のエピタキシャル層１２を形成する工程（Ｓ４０）の時点で、第２のエピタキシャル層１２の厚みに対して、０．５倍以上１．５倍以下の厚みを有するように形成されていてもよい（図２８参照）。このようにすれば、第２のエピタキシャル層１２のオーバーハングを防止することができるとともに、保護膜３０を容易に加工することができる。
【００７９】
また、実施の形態１および実施の形態２に係る炭化珪素半導体装置の製造方法では、第１のアライメントマーク１を利用して、第２のエピタキシャル層１２に対して処理する工程（Ｓ５０）は、イオン注入工程であったが、これに限られるものではない。第１のアライメントマーク１は、たとえば炭化珪素ドライエッチング工程、ゲート電極形成工程または層間絶縁膜のコンタクトホール形成工程などの工程に用いられてもよい。
【００８０】
また、実施の形態１および実施の形態２に係る炭化珪素半導体装置の製造方法では、ｐベース層８２、ｎ領域８３、およびｐコンタクト領域８４はイオン注入により形成されているが、たとえば不純物の添加をともなうにエピタキシャル成長により形成されてもよい。この場合には、第２のエピタキシャル層１２に対して処理を行う工程（Ｓ５０）は、たとえば炭化珪素ドライエッチング工程等となる。
【００８１】
上記実施の形態１および実施の形態２において、炭化珪素半導体装置１００は、ＭＯＳＦＥＴであったが、たとえばショットキーバリアダイオードまたはＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）などであってもよい。上記実施例において、第１導電型はｎ型であり、かつ第２導電型はｐ型であるとして説明したが、第１導電型はｐ型であり、かつ第２導電型はｎ型であってもよい。
【００８２】
以上のように本発明の実施の形態について説明を行ったが、上述の実施の形態を様々に変形することも可能である。また、本発明の範囲は上述の実施の形態に限定されるものではない。本発明の範囲は、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更を含むことが意図される。
【産業上の利用可能性】
【００８３】
本発明は、｛０００１｝面に対してオフ角を有する主面を含む炭化珪素基板を用いる炭化珪素半導体装置の製造方法に特に有利に適用される。
【符号の説明】
【００８４】
１  第１のアライメントマーク
１ａ  第１の凸部、
１ｂ  第１の凹部、
２  第２のアライメントマーク、
２ａ  第２の凸部、
２ｂ  第２の凹部、
１０  炭化珪素基板、
１０ａ  第１の主面、
１１  イオン注入領域、
１２  第２のエピタキシャル層、
１２ａ  第２の主面、
１２ｂ  第２の裏面、
２０  レジストマスク、
３０  保護膜、
４０  マスク層、
８０  単結晶基板、
８１ａ  第１のエピタキシャル層、
８２  ｐベース層、
８３  ｎ領域、
８４  コンタクト領域、
９１  ゲート酸化膜、
９２  ゲート電極、
９３  層間絶縁膜、
９４  ソース電極、
９５  ソース配線層、
９８  ドレイン電極、
１００  炭化珪素半導体装置、
１０１  半導体装置形成領域、
１０２  ダイシングライン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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