(57)【要約】      （修正有）【課題】窒化物系電界効果トランジスタ及びその製造方法を提供する。【解決手段】ソース電極７２と、ソース電極７２の下部に形成された第１導電型の第１スイッチ半導体層４０と、第１スイッチ半導体層４０の下部に形成された第２導電型の第２スイッチ半導体層５０と、第２スイッチ半導体層５０の下部と、第１スイッチ半導体層４０及び第２スイッチ半導体層５０の側面とを取り囲んで形成された第１導電型の第３スイッチ半導体層６０と、第１スイッチ半導体層４０及び第２スイッチ半導体層５０の側面の側部にチャネルが形成される垂直面または傾斜面を有するゲート７５と、ゲート７５の下面に形成されているゲート絶縁膜７４と、チャネルを経由する垂直方向の電荷フローによってソース電極７２と電気的にカップリングされるドレイン電極２０と、を含む。【選択図】図１
2015032835.tif 000002
【特許請求の範囲】
【請求項１】
ソース電極と、
前記ソース電極の下部に形成された第１導電型の第１スイッチ半導体層と、
前記第１スイッチ半導体層の下部に形成された第２導電型の第２スイッチ半導体層と、
前記第２スイッチ半導体層の下部と、前記第１スイッチ半導体層及び前記第２スイッチ半導体層の側面とを取り囲んで形成された前記第１導電型の第３スイッチ半導体層と、
前記第１スイッチ半導体層及び前記第２スイッチ半導体層の側面の側部にチャネルが形成される垂直面または傾斜面を有するゲートと、
前記ゲートの下面に形成されているゲート絶縁膜と、
前記チャネルを経由する垂直方向の電荷フローによって前記ソース電極と電気的にカップリングされるドレイン電極と、
を含む窒化ガリウム系トランジスタ。
【請求項２】
前記ゲートに電圧が印加されていない状態で、
前記第２スイッチ半導体層によって、前記第１スイッチ半導体層及び前記第２スイッチ半導体層の側面を取り囲む前記第３スイッチ半導体層の領域に空乏層が形成されることを特徴とする請求項１に記載の窒化ガリウム系トランジスタ。
【請求項３】
前記第２スイッチ半導体層と第３スイッチ半導体層との間に、
炭素または鉄がドーピングされた窒化ガリウムの付加スイッチ半導体層をさらに含む請求項１に記載の窒化ガリウム系トランジスタ。
【請求項４】
前記第２スイッチ半導体層の一部の縁部が、前記第３スイッチ半導体層の境界にまで到逹する形態を有する請求項１に記載の窒化ガリウム系トランジスタ。
【請求項５】
前記第１スイッチ半導体層は、前記第２スイッチ半導体層をＥＬＯ成長させるシード層の形態を有する請求項１に記載の窒化ガリウム系トランジスタ。
【請求項６】
前記第３スイッチ半導体層の下方に、
真性窒化ガリウム半導体層及び前記ドレイン電極が位置し、
前記ドレイン電極は、熱伝導性基板に貼り付けられた請求項１に記載の窒化ガリウム系トランジスタ。
【請求項７】
サファイア基板上に第１導電型の窒化ガリウム半導体層を形成し、
前記第１導電型の窒化ガリウム半導体層をエッチングしてスイッチ半導体層を形成し、
前記第１導電型の窒化ガリウム半導体層をシード層としてＥＬＯ成長を行って、第２導電型の窒化ガリウム半導体層を形成し、
ゲート電極が形成される領域の前記第２導電型の窒化ガリウム半導体層及び第１導電型の窒化ガリウム半導体層をエッチングし、
前記エッチングされた面上に真性窒化ガリウム半導体層を形成し、
前記真性窒化ガリウム半導体層上に高濃度窒化ガリウム半導体層を形成し、
前記エッチングされた面上に真性窒化ガリウム半導体層を形成する段階で形成される真性窒化ガリウム半導体で満たされずに残るエッチング空間を拡張し、
前記高濃度窒化ガリウム半導体層上にドレイン電極を形成し、
前記ドレイン電極上に熱伝導性基板を貼り合わせ、
前記サファイア基板を除去し、
前記サファイア基板が除去された面上に絶縁膜を形成し、
前記絶縁膜上にゲート電極を形成し、
ソース電極が形成される領域の前記絶縁膜をエッチングし、
ソース電極を形成すること、
を含む窒化ガリウム系トランジスタの製造方法。
【請求項８】
前記サファイア基板を除去することにはリフトオフ工程が用いられ、
前記サファイア基板を除去した後で、かつ前記サファイア基板が除去された面上に絶縁膜を形成する前に、
リフトオフ工程で損傷した表面を除去するためのエッチングをすることをさらに含む請求項７に記載の窒化ガリウム系トランジスタの製造方法。
【請求項９】
前記サファイア基板を除去した後で、かつ前記サファイア基板が除去された面上に絶縁膜を形成する前に、
ガードリングを形成すること、または
アーニリングを行うことをさらに含む請求項７に記載の窒化ガリウム系トランジスタの製造方法。
【請求項１０】
前記真性窒化ガリウム半導体で満たされずに残るエッチング空間を拡張することでは、
前記真性窒化ガリウム半導体で満たされずに残る空間にエッチング液を浸透させる方式のエッチングを行う請求項７に記載の窒化ガリウム系トランジスタの製造方法。
【請求項１１】
前記ドレイン電極上に熱伝導性基板を貼り合わせることは、
前記ドレイン電極上に媒介層を形成することと、
前記媒介層上に熱伝導性基板を貼り合わせることと、
を含む請求項７に記載の窒化ガリウム系トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧性の大電流密度を持つ窒化物系トランジスタ素子に係り、特に、側面成長法（ｅｐｉｔａｘｉａｌ ｌａｔｅｒａｌ ｏｖｅｒｇｒｏｗｔｈ：ＥＬＯ）基盤のノーマリーオフ特性を有する窒化物系バーチカルタイプの電界効果トランジスタ（ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ：ＨＦＥＴ）素子に関する。
【背景技術】
【０００２】
パワーアンプ回路、電源回路、モータ駆動回路などにシリコン半導体を用いるパワーデバイスが用いられている。しかし、シリコン半導体の限界のため、シリコンデバイスの高耐圧化、低抵抗化及び高速化は限界に到逹しており、市場のニーズに対応し難くなっている。したがって、高耐圧、高温動作、大電流密度、高速スイッチング及び低いオン抵抗のような特徴を有するＩＩＩ−Ｖ系デバイスの開発が検討されている。
【０００３】
しかし、提案されたＩＩＩ−Ｖ系デバイスは、基板表面に沿ってソース、ゲート及びドレインを配列した水平型構造になっていて、大電流の必要なパワーデバイスに適してない。さらに、パワーデバイスに必須のノーマリーオフ動作の実現が容易ではないという問題がある。また、その電圧動作時に電子が半導体と保護膜との間に捕獲されてドレイン電流が減少する、いわゆる電流崩壊現象が現われるという問題がある。さらに、水平型構造のＩＩＩ−Ｖ系デバイス、特にＧａＮデバイスは、耐圧も足りなくて６００Ｖ以下の高速応答用途として使われている。
【０００４】
高耐圧及び大電流密度を持つ電界効果トランジスタとして、ＣＡＶＥＴ（Ｃｕｒｒｅｎｔ Ａｐｅｒｔｕｒｅ Ｖｅｒｔｉｃａｌ Ｅｌｅｃｔｒｏｎ Ｔｒａｎｓｉｓｔｏｒ）は、ＧａＮ基板に成長したバーチカルタイプの電界効果トランジスタであり、ゲート部分に２ＤＥＧ及びＣＢＬ（Ｃｕｒｒｅｎｔ Ｂｌｏｃｋｉｎｇ Ｌａｙｅｒ）を用いて性能を向上させることもできる。しかし、前記ＣＡＶＥＴは、ノーマリーオンデバイスであるという点で、実用面で制限がある。
【０００５】
一方、窒化ガリウム系トランジスタの製作に際して、ＧａＮ基板を使えば、高コストであるという短所があり、サファイア基板を使えば、電位欠陷（Ｔｈｒｅａｄｉｎｇ Ｄｉｓｌｏｃａｔｉｏｎ：ＴＤ）の発生量が多くて降伏電圧（Ｂｒｅａｋｄｏｗｎ Ｖｏｌｔａｇｅ：ＢＶ）が低いという短所がある。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、高耐圧、大電流密度、ノーマリーオフ特性を有するバーチカルタイプの窒化物系電界効果トランジスタを提供することである。
【０００７】
また本発明が解決しようとする課題は、安価で製作できるノーマリーオフ特性の窒化物系電界効果トランジスタを提供することである。
【課題を解決するための手段】
【０００８】
本発明の一側面による窒化ガリウム系トランジスタは、ソース電極と、前記ソース電極の下部に形成された第１導電型の第１スイッチ半導体層と、前記第１スイッチ半導体層の下部に形成された第２導電型の第２スイッチ半導体層と、前記第２スイッチ半導体層の下部と、前記第１スイッチ半導体層及び第２スイッチ半導体層の側面とを取り囲んで形成された前記第１導電型の第３スイッチ半導体層と、前記第１スイッチ半導体層及び第２スイッチ半導体層の側面の側部にチャネルが形成される垂直面または傾斜面を有するゲートと、前記ゲートの下面に形成されているゲート絶縁膜と、前記チャネルを経由する垂直方向の電荷フローによって前記ソース電極と電気的にカップリングされるドレイン電極と、を含む。
【０００９】
ここで、前記ゲートに電圧が印加されていない状態で、前記第２スイッチ半導体層によって、前記第１スイッチ半導体層及び第２スイッチ半導体層の側面を取り囲む前記第３スイッチ半導体層の領域に空乏層が形成される。
【００１０】
ここで、前記第２スイッチ半導体層と第３スイッチ半導体層との間に、炭素または鉄がドーピングされた窒化ガリウムの付加スイッチ半導体層をさらに含む。
【００１１】
ここで、前記第２スイッチ半導体層の一部の縁部が、前記第３スイッチ半導体層の境界にまで到逹する形態を有する。
【００１２】
ここで、前記第１スイッチ半導体層は、前記第２スイッチ半導体層をＥＬＯ成長させるシード層の形態を有する。
【００１３】
ここで前記第３スイッチ半導体層の下方に、真性窒化ガリウム半導体層及び前記ドレイン電極が位置し、前記ドレイン電極は、熱伝導性基板に貼り付けられる。
【００１４】
本発明の他の側面による窒化ガリウム系トランジスタは、サファイア基板上に第１導電型の窒化ガリウム半導体層を形成し、前記第１導電型の窒化ガリウム半導体層をエッチングしてスイッチ半導体層を形成し、前記第１導電型の窒化ガリウム半導体層をシード層としてＥＬＯ成長を行って、第２導電型の窒化ガリウム半導体層を形成し、ゲート電極が形成される領域の前記第２導電型の窒化ガリウム半導体層及び第１導電型の窒化ガリウム半導体層をエッチングし、前記エッチングされた面上に真性窒化ガリウム半導体層を形成し、前記真性窒化ガリウム半導体層上に高濃度窒化ガリウム半導体層を形成し、前記エッチングされた面上に真性窒化ガリウム半導体層を形成する段階で形成される真性窒化ガリウム半導体で満たされずに残るエッチング空間を拡張し、前記高濃度窒化ガリウム半導体層上にドレイン電極を形成し、前記ドレイン電極上に熱伝導性基板を貼り合わせ、前記サファイア基板を除去し、前記サファイア基板が除去された面上に絶縁膜を形成し、前記絶縁膜上にゲート電極を形成し、ソース電極が形成される領域の前記絶縁膜をエッチングし、ソース電極を形成すること、を含む。
【００１５】
ここで、前記サファイア基板を除去することにはリフトオフ工程が用いられ、前記サファイア基板を除去した後で、かつ前記サファイア基板が除去された面上に絶縁膜を形成する前に、リフトオフ工程で損傷した表面を除去するためのエッチングをすることをさらに含む。
【００１６】
ここで、前記サファイア基板を除去した後で、かつ前記サファイア基板が除去された面上に絶縁膜を形成する前に、ガードリングを形成すること、またはアーニリングを行うことをさらに含む。
【００１７】
ここで、前記真性窒化ガリウム半導体で満たされずに残るエッチング空間を拡張することでは、前記真性窒化ガリウム半導体で満たされずに残る空間にエッチング液を浸透させる方式のエッチングを行う。
【００１８】
ここで、前記ドレイン電極上に熱伝導性基板を貼り合わせることは、前記ドレイン電極上に媒介層を形成することと、前記媒介層上に熱伝導性基板を貼り合わせることと、を含む。
【発明の効果】
【００１９】
本発明の窒化ガリウム系電界効果トランジスタは、高耐圧、大電流密度、ノーマリーオフ特性を有する。
【００２０】
また本発明は、安価で製作できるノーマリーオフ特性を有するバーチカルタイプの窒化ガリウム系電界効果トランジスタを提供する。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施形態による窒化物系電界効果トランジスタの構造を示す断面図である。
【図２】図１の窒化物系電界効果トランジスタのノーマリーオフ特性を説明するための断面図である。
【図３】しきい電圧（Ｖｔｈ）を若干高められる他の実施形態の窒化物系電界効果トランジスタを示す断面図である。
【図４】漏れ電流を低減させる他の実施形態の窒化物系電界効果トランジスタを示す断面図である。
【図５】図１の窒化物系電界効果トランジスタを製造する過程を示す工程図である。
【図６】図１の窒化物系電界効果トランジスタを製造する過程を示す工程図である。
【図７】図１の窒化物系電界効果トランジスタを製造する過程を示す工程図である。
【図８】図１の窒化物系電界効果トランジスタを製造する過程を示す工程図である。
【図９Ａ】図１の窒化物系電界効果トランジスタを製造する過程を示す工程図である。
【図９Ｂ】図１の窒化物系電界効果トランジスタを製造する過程を示す工程図である。
【図１０】図１の窒化物系電界効果トランジスタを製造する過程を示す工程図である。
【図１１】図１の窒化物系電界効果トランジスタを製造する過程を示す工程図である。
【図１２】図１の窒化物系電界効果トランジスタを製造する過程を示す工程図である。
【図１３】図１の窒化物系電界効果トランジスタを製造する過程を示す工程図である。
【図１４】図１の窒化物系電界効果トランジスタを製造する過程を示す工程図である。
【図１５】図１の窒化物系電界効果トランジスタを製造する過程を示す工程図である。
【図１６】図１の窒化物系電界効果トランジスタを製造する過程を示す工程図である。
【図１７】図１の窒化物系電界効果トランジスタを製造する過程を示す工程図である。
【図１８Ａ】図１の窒化物系電界効果トランジスタを製造する過程を示す工程図である。
【図１８Ｂ】図１の窒化物系電界効果トランジスタを製造する過程を示す工程図である。
【図１９Ａ】図１の窒化物系電界効果トランジスタを製造する過程を示す工程図である。
【図１９Ｂ】図１の窒化物系電界効果トランジスタを製造する過程を示す工程図である。
【発明を実施するための形態】
【００２２】
以下、図面を参照して本発明の実施形態を説明する。以下で挙げられる実施形態は、当業者に本発明の思想を十分に伝達するために例として提供されるものである。よって、本発明は以下の実施形態に限定されず、他の形態に具体化されてもよい。そして、図面において、構成要素の幅、長さ、厚さなどは便宜のため誇張して表現されることもある。また、一つの構成要素が他の構成要素の“上部に”または“上に”あると述べられた場合、各部分が他の部分の“直上部”または“直上に”ある場合だけではなく、各構成要素と他の構成要素との間にさらに他の構成要素がある場合も含む。明細書全体にわたって同じ参照番号は同じ構成要素を示す。
【００２３】
以下の実施形態の説明において、窒化ガリウム系半導体という表現は、ＧａＮに特に限定されず、ＡｌＧａＮまたはＩｎＧａＮなどのような３成分系、ＡｌＩｎＧａＮのような４成分系の多様な窒化物系半導体である。
【００２４】
以下の実施形態の説明において、第１導電型としてｎ型、第２導電型としてｐ型に具体化して説明しているが、反対の場合も可能であるということはいうまでもない。
【００２５】
図１は、本発明の一実施形態による窒化物系電界効果トランジスタの構造を示すものである。図面及び下記の説明で開示される数値は一例として提示するものであり、これらに限定されるものではない。
【００２６】
図示する窒化物系電界効果トランジスタは、ドレイン電極層２０と、前記ドレイン電極層２０上に位置している高濃度のｎ型窒化ガリウム半導体層３０と、前記高濃度のｎ型窒化ガリウム半導体層上に位置している真性窒化ガリウム半導体層３５と、前記真性窒化ガリウム半導体層の上部に形成されたトレンチを満たす形状に配置されている第１ないし第３スイッチ半導体層４０、５０、６０と、２個の前記第３スイッチ半導体層の間にＶ字状に配置されているゲートコア７５及びその下面のゲート絶縁膜７４と、前記ゲートコア上に位置しているゲート電極７６と、２個の前記ゲート電極７６の間及び前記第１スイッチ半導体層上に配置されているソース電極７２と、を含む。
【００２７】
前記ドレイン電極層２０は、バーチカルタイプの電界効果トランジスタ構造で熱放出に有利であるように下方に形成したが、素子の厚さを縮めようとする他の実施例の場合、前記高濃度のｎ型窒化ガリウム半導体層またはそれと当接する別途の導電層に連結された形態に側面に位置することもある。
【００２８】
熱放出に有利であるように前記ドレイン電極層２０は、Ｔｉ、Ａｌ、Ａｕのうち一つ以上を含む金属材質などで形成できるが、熱放出があまり重要ではない用途では、導電性半導体または有機物で形成される。
【００２９】
前記高濃度のｎ型窒化ガリウム半導体層３０は、バッファ層や遮断層として機能でき、高濃度にｎ型ドーピングされた窒化ガリウムが蒸着される方式で形成され、約０．１ｕｍ〜０．５ｕｍ、望ましくは約０．３ｕｍの厚さを有する。
【００３０】
前記真性窒化ガリウム半導体層３５は、ＥＬＯ成長された真性窒化ガリウムで形成され、全体として約７．０ｕｍ〜２０．０ｕｍ、望ましくは約１１．０ｕｍの厚さを有する。前記真性窒化ガリウム半導体層３５は、前記第２スイッチ半導体層と第３スイッチ半導体層との境界面の上部領域はほぼ除去されて一部のみ残っており、前記境界面の下部領域はほぼ残っていることに鑑みて、前記境界面までの厚さを調べれば、約５．０ｕｍ〜１２．０ｕｍ、望ましくは約８．０ｕｍの厚さを有する。
【００３１】
前記第１ないし第３スイッチ半導体層４０、５０、６０は、真性（ｕ型）またはｎ−型の第３スイッチ半導体層６０、ｐ型の第２スイッチ半導体層５０、及びｎ＋型の第１スイッチ半導体層４０が上向きに積層された形状を持つ。ここで、前記第１スイッチ半導体層４０及び第２スイッチ半導体層５０は互いに同じ側面境界を持つ一方、前記第３スイッチ半導体層６０は、前記第１スイッチ半導体層４０及び第２スイッチ半導体層５０を取り囲む形状であって、下方へ行くほど幅が広くなってから再び狭くなるつぼ状に形成される。これは、ゲート電極に電圧を印加しない時、前記第２スイッチ半導体層５０のキャリアが、前記第１スイッチ半導体層４０及び第２スイッチ半導体層５０を取り囲む前記第３半導体層６０に拡散して空乏層の形成を引き起こすためである。
【００３２】
本実施形態の電界効果トランジスタは、リフトオフ工程を用いて、図示したものと逆順にＮ面成長させ積層して製造でき、この場合、前記第１スイッチ半導体層４０は、ＥＬＯ工程で前記第２スイッチ半導体層５０を形成する時のシード層として用いられる。このような工程で形成された場合、一つのソース電極の下方に位置している前記第１スイッチ半導体層４０は２個以上に物理的に分離されており、分離された空間は前記第２スイッチ半導体層５０を満たす形状になっている。
【００３３】
前記ゲートコア７５は、前記ゲート電極７６にターンオン電圧を印加した時、前記第１ないし第３スイッチ半導体層４０、５０、６０によってｎ−ｐ−ｎ接合によるチャネルが形成されるように、傾斜面を有する楔状（すなわち、Ｖ字状）に前記第１スイッチ半導体層４０及び第２スイッチ半導体層５０の側部に形成されたが、他の実施例では垂直形状に形成されることもある。楔状（すなわち、Ｖ字状）のゲートコア７５は、ターンオフ空乏層及びターンオンチャネルの形成を調節しやすいという長所があり、垂直形状のゲートコアは製造が容易であるという長所がある。
【００３４】
前記ソース電極７２及びゲート電極７６は、交互する位置に形成され、金属や導電膜などの導電性材質で形成される。実施例によって、前記ソース電極７２及びゲート電極７５を保護するか、または外部に引き出されるラインとの連結維持及び絶縁を支援する保護層８０がその上部を覆うように形成される。例えば、ＡｌＮやＳｉＮの材質の保護層８０が形成される。
【００３５】
前記ドレイン電極２０の下部には、熱放出及び機械的支持のための熱伝導性基板１６と、前記ドレイン電極２０及び熱伝導性基板１６の積層構造を媒介するための媒介層１８とが形成される。
【００３６】
前記媒介層１８は、プロセス親和性及び熱／電気伝導性の高い貴金属系列の材質で形成される。例えば、ナノ銀やＡｕＳｎ、ＮｉＳｎ、Ａｕ、Ａｇ、Ａｌなどの材質で形成される。
【００３７】
前記熱伝導性基板１６は、銅基板などの熱伝導性及び機械的特性に優れた材質で形成される。
【００３８】
図２は、図１の窒化物系電界効果トランジスタのゲート７６に電位が印加されていなければオフ状態を維持するノーマリーオフ特性を説明するためのものである。
【００３９】
ゲート７６に電位を印加しなければ、第２スイッチ半導体層５０の電荷キャリアが、第２スイッチ半導体層５０を取り囲んでいる第３スイッチ半導体層６０に拡散して、第２スイッチ半導体層５０及び第３スイッチ半導体層６０の境界領域には所定厚さのキャリア空乏層ＤＲが形成される。前記空乏層ＤＲは、前記ゲートコアの境界に沿って下向きに流れる電流のフローを遮断し、これによって、ソース７２とドレイン２０との間の電流が遮断されるオフ状態を有するようになる。
【００４０】
図３は、しきい電圧（Ｖｔｈ）を若干高められる他の実施形態の窒化物系電界効果トランジスタを示す。
【００４１】
図示する電界効果トランジスタは、図１に示したものと構成要素がほぼ類似しているが、第１スイッチ半導体層１４０、第２スイッチ半導体層１５０及び第３スイッチ半導体層１６０の構造及びゲートコア１７５の構造に差がある。
【００４２】
前記第２スイッチ半導体層１５０の厚さが図１の場合より厚くなっており、その結果、前記第２スイッチ半導体層１５０の一部の縁部（図面において、下方角部分の縁部）が、前記第３スイッチ半導体層１６０の境界にまで到逹するということが分かる。図示するゲートコアも、厚くなった第２スイッチ半導体層１５０に十分な順方向のｐｎ接合電位を加えられるように、図１の場合よりさらに下方に深く形成されている。
【００４３】
説明したように、図１の場合より厚くなっている前記第２スイッチ半導体層１５０によって、図２の電界効果トランジスタは、さらに強いノーマリーオフ特性及び／またはさらに高いしきい電圧（Ｖｔｈ）を有する。
【００４４】
一方、ゲートとソースとの間に順方向のｐｎ接合電位が印加されれば、深く形成されたゲートコアによって、第２スイッチ半導体層１５０と第３スイッチ半導体層１６０との側壁境界面に電荷キャリアが互いに移動して、電荷フローの通路を確保する。
【００４５】
図４は、漏れ電流を低減させる他の実施形態の窒化物系電界効果トランジスタを示す。
【００４６】
図示する電界効果トランジスタは、図１に示すものと構成要素がほぼ類似しているが、第２スイッチ半導体層２５０と第３スイッチ半導体層２６０との間に追加スイッチ半導体層２５６がさらに備えられることに差がある。前記追加スイッチ半導体層２５６は、ＧａＮ：Ｃ、ＧａＮ：Ｆｅなどの材質で形成でき、オフ状態で逆起電力による、ソースとドレインとの間の漏れ電流を効果的に抑制する。
【００４７】
図示するゲートコアも、追加スイッチ半導体層２５６のある状態で十分な順方向のｐｎ接合電位を加えるように、図１の場合よりさらに下方に深く形成される。
【００４８】
図５ないし図２０は、図１の窒化物系電界効果トランジスタを製造する過程を示す工程図である。
【００４９】
まず、図５に示したように、サファイア基板１上にｎ＋型窒化ガリウム半導体層４０−１を形成させる。前記形成されたｎ＋型窒化ガリウム半導体層４０−１は、０．７ｕｍより薄い厚さに形成する。
【００５０】
次いで、図６に示したように、前記積層されたｎ＋型窒化ガリウム半導体層４０−１をエッチングして、ゲート電極の下部に位置するｎ＋型窒化ガリウム半導体層４０−３、及びソース電極の下部に位置するｎ＋型窒化ガリウム半導体層４０−２を形成する。この時、エッチング方法としては、ドライエッチング及び／またはウェットエッチングを用いる。例えば、１次でドライエッチングを行った後、再び燐酸、硫酸、硝酸、塩酸などを用いるエッチングを行ってもよい。
【００５１】
例えば、前記ゲート電極の下部に位置するｎ＋型窒化ガリウム半導体層４０−３の幅は９ｕｍに、前記ソース電極の下部に位置するｎ＋型窒化ガリウム半導体層４０−２と隣接半導体層との間の幅は３ｕｍに形成する。
【００５２】
次いで、図７に示したように、前記ゲート電極の下部に位置するｎ＋型窒化ガリウム半導体層４０−３、及びソース電極の下部に位置するｎ＋型窒化ガリウム半導体層４０−２をシード層として、エピタキシャル側面を過成長させてｐ型窒化ガリウム半導体層５０−１を形成する。例えば、前記ｐ型窒化ガリウム半導体層５０−１は、Ｍｇ不純物で形成されるが、不純物の濃度（Ｍｇ濃度）は１．約３×１０１７／ｃｍ３ないし５×１０１９／ｃｍ３に形成される。図示したように、前記ゲート電極の下部に位置するｎ＋型窒化ガリウム半導体層４０−３、及びソース電極の下部に位置するｎ＋型窒化ガリウム半導体層４０−２は格子状になっているが、これは、ＥＬＯ成長のためのシード層として分布の程度を広げるためである。
【００５３】
次いで、図８に示したように、ｐ型窒化ガリウム半導体層５０−１の上部にゲート領域分離のためのフォトレジスト５９を塗布し、リソグラフィを行う。
【００５４】
次いで、図９Ａに示したように、前記フォトリソグラフィによって形成されたギャップ（例えば、約３ｕｍの幅を持つ）をもってエッチングを行う。前記エッチングは、図示する矢印ＡＲ方向のドライエッチングであり、これによって、前記ゲート電極の下部に位置するｎ＋型窒化ガリウム半導体層４０−３の中心領域までエッチングされ、その下方のサファイア基板１の一部もエッチングされた状態になる。図９Ｂは、図９Ａの積層構造を上方から眺めた平面図である。図９Ｂで、ゲート電極の下部に位置するｎ＋型窒化ガリウム半導体層の中心部に沿って直線型にエッチングされた領域が形成されているとことが分かる。
【００５５】
次いで、図１０に示したように、前記フォトレジスト５９を除去して真性窒化ガリウム半導体層３５−１を積層し、その上にさらにｎ＋型窒化ガリウム半導体層３０を積層する。前記真性窒化ガリウム半導体層３５−１の積層工程では、前記図９Ａのエッチング工程に形成されたギャップが、積層される真性窒化ガリウム半導体で満たされる。この場合、前記ゲート電極の下部に位置するｎ＋型窒化ガリウム半導体層４０−３に形成されたギャップまで満たされるものの、材質特性の異なるサファイア基板１に形成されたギャップは満たされずに保持される。
【００５６】
次いで、図１１に示したように、前記図１０の構造で、保持された隙間でエッチング液を毛細管現象によって流動させる方式のエッチング工程を行える。前記エッチング工程には、燐酸（Ｈ２ＰＯ４）、水酸化カリウム（ＫＯＨ）などの比較的強い無機酸や無機塩基が用いられる。前述したエッチング工程によって、図１０の構造でサファイア基板１に存在していた隙間が拡張され、前記真性窒化ガリウム半導体層３５−１及び前記ゲート電極の下部に位置するｎ＋型窒化ガリウム半導体層４０−３の一部が除去される。
【００５７】
次いで、図１２に示したように、ｎ＋型窒化ガリウム半導体層３０の上部にドレイン電極２０を積層し、その上にさらに媒介層１８を積層し、前記媒介層１８に熱伝導性基板１６を貼り合わせる。
【００５８】
前記媒介層１８は、プロセス親和性及び熱／電気伝導性の高い貴金属系列の材質、例えば、ナノ銀やＡｕＳｎ、ＮｉＳｎ、Ａｕ、Ａｇ、Ａｌなどの材質で形成され、前記熱伝導性基板１６は、銅基板などの熱伝導性及び機械的特性に優れて工程処理に好適な材質の基板でありうる。
【００５９】
次いで、図１３に示したように、サファイア基板をリフトオフ方式で除去し、リフトオフ工程で損傷した表面を除去するために、図１４に示したように、ドライエッチングを行える。例えば、前記ドライエッチングは、０．１５〜０．３ｕｍの範囲で行われる。
【００６０】
次いで、図１５に示したように、ガードリングを形成するためのフォトレジスト４９を塗布し、ガードリング（図示せず）を形成する。ガードリングの形成過程は、当業者にとって公知の技術であるので、詳細な説明を省略する。
【００６１】
次いで、図１６に示したように、前記フォトレジスト４９を除去してアーニリングを行う。例えば、６００℃で２０分間アーニリングを行ってもよい。
【００６２】
次いで、前記図１６の積層体の上部表面にＳｉＯ２絶縁膜７４を形成し、図１７に示したように、フォトレジスト７９を塗布し、リソグラフィでゲート電極が形成される領域のフォトレジストを除去してゲート電極層７６、７６−１を形成する。例えば、前記ゲート電極層７６、７６−１としてＮｉ／Ａｕを蒸着して形成できるが、これに限定されるものではなく、金属、ポリシリコンなどの多様な導電性材質で、かつ蒸着などの多様な工程で形成できる。図示する工程によって、本実施形態の電界効果トランジスタは、Ｖ字状のＳｉＯ２絶縁膜であるゲート絶縁膜７４、前記ゲート絶縁膜７４のＶ字状の上部領域を満たす形状のゲートコア７５、及び前記ゲートコア７５の上部にこれと同じ材質で形成されたゲート電極７６を備える。前記ゲートコア７５の形状によって、本実施形態の電界効果トランジスタは、チャネルが形成される傾斜面を有するゲートを備える。
【００６３】
次いで、前記残っているゲート電極層７６−１及びフォトレジスト７９を除去し、図１８Ａに示したように、フォトレジスト７９−１を塗布し、リソグラフィでソース電極が形成される領域のフォトレジストを除去してソース電極層７２、７２−１を形成する。例えば、前記ソース電極層７２、７２−１としてＮｉ／Ａｕを蒸着して形成できるが、これに限定されるものではなく、金属、ポリシリコンなどの多様な導電性材質で、かつ蒸着などの多様な工程で形成される。
【００６４】
前述した図１７及び図１８Ａの工程を経た後、残っているソース電極層７２−１及びフォトレジスト７９−１を除去した状態の積層体の上面から眺めた平面は、図１８Ｂの通りである。図示したように、単位トランジスタ素子に３個のゲート電極７６及びソース電極７２が形成されている。図１８Ｂの平面図上で、ゲート電極及びソース電極の数は図１の場合と差があるが、これはほぼ同一であるといえるほどの変更事項に過ぎない。
【００６５】
次いで、図１９Ａに示したように、フォトレジスト７９−１を塗布してリソグラフィでコンタクトホールＣＨを形成するが、外部引き出し用コンタクトパッドが形成された状態の平面は、図１９Ｂの通りである。コンタクトホールＣＨ及びコンタクトパッドの形成は、当業者にとって公知の技術であるので、詳細な説明を省略する。
【００６６】
一方、図示する工程では、図１に示す真性ＧａＮ（ｕＧａＮ）である第３スイッチ半導体層６０が形成される過程が含まれていないが、これは、図１に示す第３スイッチ半導体層６０が、独立して形成させる積層領域ではなく、前記真性窒化ガリウム半導体層３５の全体領域のうち、前記第２スイッチ半導体層５０及び第１スイッチ半導体層４０と共にｎ−ｐ−ｎスイッチ半導体層としての機能を行う領域のみを説明の便宜のために仮想的に区分した領域であるからである。
【００６７】
しかし、他の実施例では、前記ｎ−ＧａＮなどで独立した第３スイッチ半導体層を形成することもできる。
【００６８】
前記実施形態はその説明のためのものであり、その制限のためのものではないということに注意せねばならない。また、当業者ならば、本発明の技術思想の範囲内で多様な実施形態が可能であるということを理解できるであろう。
【産業上の利用可能性】
【００６９】
本発明は、窒化物系電界効果トランジスタ関連の技術分野に好適に用いられる。
【符号の説明】
【００７０】
２０：ドレイン電極層
３０：高濃度のｎ型窒化ガリウム半導体層
３５：真性窒化ガリウム半導体層
４０：第１スイッチ半導体層
５０：第２スイッチ半導体層
６０：第３スイッチ半導体層
７２：ソース電極
７４：ゲート絶縁膜
７５：ゲートコア
７６：ゲート電極
【図１】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９Ａ】
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【図１９Ｂ】
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【図２】
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