(57)【要約】【課題】本発明は、容量コンタクトプラグ及びビットコンタクトプラグとゲート電極との間のショートの発生を抑制可能で、かつトランジスタの特性を向上させることが可能な半導体装置の製造方法を提供することを課題とする。【解決手段】半導体基板１５に、第１の素子分離領域と交差する方向に延在し、かつ半導体基板１５の主面１５ａから突出する突出部１８Ａを有する複数の第２の素子分離領域１８を形成し、次いで、突出部１８Ａの２つの側面１８ａに、ゲート電極溝形成用マスク９３を形成し、その後、ゲート電極溝形成用マスク９３を介して、半導体基板１５及び第１の素子分離領域を異方性エッチングすることでゲート電極溝２２を形成し、その後、対向するゲート電極溝２２の２つの側面２２ａに、ゲート絶縁膜２４を介して、それぞれゲート電極２５を形成する。【選択図】図１２Ｂ
2015002337.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に複数の第１の素子分離領域を形成する工程と、
前記半導体基板に、前記第１の素子分離領域と交差する方向に延在し、かつ前記半導体基板の主面から突出する突出部を有する複数の第２の素子分離領域を形成する工程と、
前記第２の素子分離領域の延在方向に対して直交する方向において対向する前記突出部の２つの側面に、ゲート電極溝形成用マスクを形成する工程と、
前記ゲート電極溝形成用マスクを介して、前記半導体基板及び第１の素子分離領域を異方性エッチングすることで、前記第１及び第２の素子分離領域により区画された活性領域から前記第１の素子分離領域に亘るゲート電極溝を形成する工程と、
前記第２の素子分離領域の延在方向に対して直交する方向において対向する前記ゲート電極溝の２つの側面に、ゲート絶縁膜を介して、それぞれゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記ゲート電極溝を形成する工程では、前記第１の素子分離領域、前記第２の素子分離領域、及び前記ゲート電極溝により区画され、かつ前記ゲート電極溝の側面を構成するピラーが形成され、
前記ゲート電極溝形成用マスクを形成する工程では、前記ピラーの厚さに応じて、前記第２の素子分離領域の延在方向に対して直交する方向における前記ゲート電極溝形成用マスクの厚さを変えることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２の素子分離領域を形成する工程では、前記第２の素子分離領域の間隔と、２つの前記ピラーの厚さと前記ゲート電極溝の幅との合計と、が一致するように、前記第２の素子分離領域を形成することを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記ゲート電極溝内に形成された２つの前記ゲート電極間に位置する前記ゲート電極溝の底面に、第１の不純物拡散領域を形成する工程と、
前記第１の不純物拡散領域を形成後、前記ゲート電極が形成された前記ゲート電極溝、及び前記ゲート電極溝形成用マスク間に形成された空間を埋め込む第１の埋め込み絶縁膜を形成する工程と、
前記ゲート電極間に配置された前記第１の埋め込み絶縁膜を貫通し、かつ前記第１の不純物拡散領域の上面を露出するコンタクト孔を形成する工程と、
前記コンタクト孔に、前記第１の不純物拡散領域の上面と接触するビットコンタクトプラグを形成する工程と、
を有することを特徴とする請求項１ないし３のうち、いずれか１項記載の半導体装置の製造方法。
【請求項５】
前記ビットコンタクトプラグの上端に、前記第２の素子分離領域の延在方向に対して直交する方向に延在するビット線を形成する工程を有することを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記コンタクト孔を形成する工程の前に、前記ゲート電極溝形成用マスクの上面に対して、前記突出部の上面、及び第１の埋め込み絶縁膜の上面を面一にする工程を有することを特徴とする請求項４または５記載の半導体装置の製造方法。
【請求項７】
前記ビットコンタクトプラグを形成する工程の前に、前記コンタクト孔の側面を覆う第１のサイドウォールを形成する工程を有することを特徴とする請求項４ないし６のうち、いずれか１項記載の半導体装置の製造方法。
【請求項８】
前記ビット線間に形成される第１の溝を埋め込まない厚さで、前記ビット線、前記突出部の上面、前記ゲート電極溝形成用マスクの上面、及び前記第１の埋め込み絶縁膜の上面を覆う第１の絶縁膜を形成する工程と、
前記第１の溝を埋め込まない厚さで、前記第１の絶縁膜の表面を覆う第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の表面に、前記第１及び第２の絶縁膜を介して、前記第１の溝を埋め込むと共に、上面が平坦な面とされた第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜上に、前記第２の素子分離領域、及び該第２の素子分離領域の両側に配置された前記ピラーの上方に位置する前記第１の層間絶縁膜の上面を露出する第１の開口溝を有するコンタクト孔形成用マスクを形成する工程と、
前記コンタクト孔形成用マスクを介した異方性エッチングにより、前記第１の開口溝の下方に位置する前記第１の絶縁膜、前記第２の絶縁膜、前記第１の層間絶縁膜、及び前記ゲート電極溝形成用マスクを除去することで、前記ゲート電極溝形成用マスクが除去された部分に、前記半導体基板の主面を露出する容量コンタクト孔と、該容量コンタクト孔と一体とされ、かつ前記第１の開口溝と前記容量コンタクト孔との間に配置された第２の溝と、を一括形成するエッチング工程と、
を有することを特徴とする請求項６または７記載の半導体装置の製造方法。
【請求項９】
前記エッチング工程は、前記第１の層間絶縁膜がエッチングされやすく、前記第２の絶縁膜がエッチングされにくい第１のエッチング条件を用いた異方性エッチングにより、前記第２の絶縁膜の表面が露出するまで前記第１の層間絶縁膜を選択的にエッチングする第１のエッチングステップと、
前記第２の絶縁膜及び前記ゲート電極溝形成用マスクがエッチングされやすく、かつ前記第２の素子分離領域を構成する絶縁膜、及び前記第１の埋め込み絶縁膜がエッチングされにくい第２のエッチング条件を用いた異方性エッチングにより、前記第１の開口溝の下方に位置する前記第１の絶縁膜、前記第２の絶縁膜、及び前記ゲート電極溝形成用マスクを除去する第２のエッチングステップと、
を有することを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
半導体基板と、
互いに離間し、前記半導体基板の中から前記半導体基板の表面を飛び出るように設けられた第１及び第２の素子分離領域と、
その中央付近に溝が設けられ前記第１及び第２の素子分離領域の間に設けられた活性領域と、
前記溝によって定義される前記活性領域の両側面の夫々に設けられ、互いに離間し、夫々の上面がテーパー形状である第１及び第2のゲート電極と、
前記活性領域の前記溝の底に設けられた不純物拡散領域と、
前記活性領域の前記溝を前記第１及び第２のゲート電極を覆うように埋め込みつつ、前記不純物拡散領域を露出するようにコンタクト孔が設けられた絶縁膜と、
前記コンタクト孔に埋め込まれた導電膜を有することを特徴とする半導体装置。
【請求項１１】
夫々前記第１及び第２の素子分離領域と第１及び第２のゲート電極の間に設けられ前記活性領域の一部として構成される第1及び第2のピラーと、
夫々前記第１及び第２のピラーの上面に設けられた第２及び第３の不純物拡散領域と、
前記半導体基板から飛び出した前記第１の素子分離領域、前記第２の不純物拡散領域、及び前記絶縁膜によって定義される第１の空間に埋めこめられた第２の導電膜と、
前記半導体基板から飛び出した前記第２の素子分離領域、前記第３の不純物拡散領域、及び前記絶縁膜によって定義される第２の空間に埋めこめられた第３の導電膜と、を有することを特徴とする請求項１０記載の半導体装置。
【請求項１２】
夫々、前記第１及び第２のピラーの径と、前記第2及び第3の導電膜の径が等しいことを特徴とする請求項１１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置であるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のセルの微細化に伴い、セルアレイに配置されたセルトランジスタ（選択トランジスタ）のゲート長も短くせざるを得なくなってきている。
【０００３】
しかしながら、ゲート長が短くなればなるほどトランジスタの短チャネル効果が顕著になり、サブスレッショルド電流の増大によりトランジスタの閾値電圧（Ｖｔ）が低下するという問題がある。
また、閾値電圧（Ｖｔ）の低下を抑制すべく基板濃度を増大させた場合、接合リークが増大するため、ＤＲＡＭにおいてはリフレッシュ特性の悪化が深刻な問題となる。
【０００４】
上記問題を回避するため、溝にゲート電極（以下、「埋め込み型ゲート電極」という）を埋め込むセルトランジスタを備えた半導体装置（ＤＲＡＭ）が提供されている（例えば、特許文献１，２参照。）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−３３９４７６号公報
【特許文献２】特開２００７−８１０９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、本発明者は、図２５に示す構造とされた半導体装置を製造して、鋭意検討を行ったところ、以下のような課題を見出した。
図２５は、本発明者が本発明の事前検討に用いた半導体装置の主要部を示す断面図である。なお、図２５では、半導体装置３００を構成するメモリセル部３００−１のみ図示する。また、図２５では、説明の便宜上、第２の素子分離領域３０４と直交する方向に延在するビット線３２３の一部のみ図示する。
【０００７】
ここで、本発明者が見出した課題を説明する前に、図２５を参照して、本発明者が本発明の事前検討に用いた半導体装置３００の主要部（具体的には、メモリセル部３００−１）の構成、及び半導体装置３００の主要部の部分的な製造方法について説明する。
【０００８】
半導体装置３００は、半導体基板３０１と、第１の素子分離領域（図示せず）と、マスク絶縁膜３０３と、第２の素子分離領域３０４と、活性領域３０５と、ゲート電極溝３０６と、ゲート絶縁膜３０７と、ゲート電極３０９と、第１の埋め込み絶縁膜３１２と、第１の不純物拡散領域３１３と、ビットコンタクト孔３１５と、第２の不純物拡散領域３１６と、縦型トランジスタ（三次元トランジスタ）である第１のトランジスタ３１８と、縦型トランジスタ（三次元トランジスタ）である第２のトランジスタ３１９と、ビットコンタクトプラグ３２２と、ビット線３２３と、キャップ絶縁膜３２５と、サイドウォール３２６と、層間絶縁膜３２７と、コンタクト孔３２８と、容量コンタクトプラグ３２９と、を有する。
【０００９】
半導体基板３０１は、板状とされており、例えば、単結晶シリコン基板を用いることができる。
第１の素子分離領域（図示せず）は、半導体基板３０１に複数埋設されている。第１の素子分離領域（図示せず）は、第２の素子分離領域３０４と交差する方向に延在している。
マスク絶縁膜３０３は、半導体基板３０１の主面３０１ａに設けられている。マスク絶縁膜３０３は、異方性エッチングにより、半導体基板３０１に第２の素子分離領域３０４を構成する素子分離溝３０４Ａを形成する際のエッチングマスクとして機能すると共に、層間絶縁膜として機能する。
【００１０】
第２の素子分離領域３０４は、半導体基板３０１に複数埋設されている。第２の素子分離領域３０４は、第１の素子分離領域（図示せず）と交差すると共に、該第１の素子分離領域を分断している。
第２の素子分離領域３０４は、フォトリソグラフィ技術及びドライエッチング技術により、ゲート電極溝３０６よりも深さの深い素子分離溝３０４Ａを形成し、その後、素子分離溝３０４Ａを素子分離用絶縁膜３０４Ｂで埋め込むことで形成する。
活性領域３０５は、第１の素子分離領域及び第２の素子分離領域３０４により区画された領域である。活性領域３０５には、第１及び第２のトランジスタ３１８，３１９が形成される領域である。
【００１１】
ゲート電極溝３０６は、１つの活性領域３０５に対して２つ設けられている。ゲート電極溝３０６は、第２の素子分離領域３０４の延在方向と同じ方向に延在している。
ゲート電極溝３０６は、フォトリソグラフィ技術及びドライエッチング技術により、半導体基板３０１（活性領域３０５）及び第１の素子分離領域（図示せず）をエッチングすることで形成する。
このとき、ゲート電極溝３０６は、素子分離溝３０４Ａを形成する際に使用するエッチング用マスクとは異なるエッチング用マスクを用いて形成する。
【００１２】
ゲート絶縁膜３０７は、ゲート電極溝３０６の内面を覆うように配置されている。ゲート電極３０９は、ゲート絶縁膜３０７を介して、ゲート電極溝３０６の下部を埋め込むように配置されている。
【００１３】
第１の埋め込み絶縁膜３１２は、ゲート電極溝３０６の上部を埋め込むように配置されている。これにより、第１の埋め込み絶縁膜３１２は、ゲート電極３０９の上面を覆っている。
第２の不純物拡散領域３１６側に位置する第１の埋め込み絶縁膜３１２は、半導体基板３０１の主面３０１ａから突出している。第１の埋め込み絶縁膜３１２としては、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【００１４】
第１の不純物拡散領域３１３は、第２の素子分離領域３０４とゲート電極溝３０６との間に位置する活性領域３０５に設けられている。第１の不純物拡散領域３１３の上面３１３ａは、半導体基板３０１の主面３０１ａと一致している。
第１の不純物拡散領域３１３の底面は、ゲート電極３０９の上面に対して略面一とされている。
ビットコンタクト孔３１５は、ゲート電極溝３０６間に位置する活性領域３０５の上面（言い換えれば、半導体基板３０１の上面３０１ａ）を露出するように、第１の埋め込み絶縁膜３１２に設けられている。
【００１５】
第２の不純物拡散領域３１６は、ゲート電極溝３０６間に位置する活性領域３０５全体（言い換えれば、半導体基板３０１全体）に設けられている。
第２の不純物拡散領域３１６の上面３１６ａは、半導体基板３０１の主面３０１ａと一致している。第２の不純物拡散領域３１６の下端は、ゲート電極溝３０６の底面よりも下方に配置されている。
【００１６】
第１及び第２のトランジスタ３１８，３１９は、１つの活性領域３０５に対してそれぞれ１つ設けられている。第１及び第２のトランジスタ３１８，３１９は、ゲート絶縁膜３０７、ゲート電極３０９、第１の不純物拡散領域３１３、及び第２の不純物拡散領域３１６を有する。
ビットコンタクトプラグ３２２は、ビットコンタクト孔３１５を埋め込むように配置されている。ビットコンタクトプラグ３２２は、第２の不純物拡散領域３１６の上面と接触している。
【００１７】
ビット線３２３は、第１の埋め込み絶縁膜３１２上に設けられており、ビットコンタクトプラグ３２２の上端と一体に構成されている。これにより、ビット線３２３は、ビットコンタクトプラグ３２２を介して、第２の不純物拡散領域３１６と電気的に接続されている。
キャップ絶縁膜３２５は、ビット線３２３の上面を覆うように設けられている。キャップ絶縁膜３２５は、異方性エッチングにより、ビット線３２３の母材となる導電膜をパターニングする際のエッチチング用マスクとし機能する。
【００１８】
サイドウォール３２６は、ビット線３２３の側壁を覆うように配置されている。サイドウォール３２６は、ビット線３２３の側壁を保護する機能を有する。
層間絶縁膜３２７は、マスク絶縁膜３０３の上面、及び第２の素子分離領域３０４の上面を覆うように設けられている。層間絶縁膜３２７の上面は、キャップ絶縁膜３２５の上面に対して面一とされている。層間絶縁膜３２７としては、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【００１９】
コンタクト孔３２８は、マスク絶縁膜３０３及び層間絶縁膜３２７に設けられている。コンタクト孔３２８は、マスク絶縁膜３０３及び層間絶縁膜３２７を貫通し、かつ第１の不純物拡散領域３１３の上面３１３ａを露出している。
容量コンタクトプラグ３２９は、コンタクト孔３２８を埋め込むように設けられている。容量コンタクトプラグ３２９は、第１の不純物拡散領域３１３の上面と接触している。これにより、容量コンタクトプラグ３２９は、第１の不純物拡散領域３１３と電気的に接続されている。
【００２０】
図２６は、第２の素子分離領域に対してゲート電極溝の形成位置がずれた場合（言い換えれば、第２の素子分離領域に対してゲート電極溝を形成する際に使用するエッチング用マスクがアライメントずれ（位置ずれ）した場合）の半導体装置の主要部の断面図である。なお、図２６において、図２５に示す半導体装置３００と同一構成部分には、同一符号を付す。
【００２１】
次に、図２６を参照して、図２５に示す構造とされた半導体装置３００を製造する場合の問題点（本発明者が見出した問題点）について説明する。
先に説明したように、深さの異なる素子分離溝３０４Ａ及びゲート電極溝３０６を、別々のエッチングマスクを用いた異方性エッチングにより形成したところ、図２６に示すように、一方の第２の素子分離領域３０４側に２つのゲート電極溝３０６がずれた状態で形成される恐れがあることが分かった。
【００２２】
次いで、一方の第２の素子分離領域３０４側にずれた２つのゲート電極溝３０６が形成された半導体基板３０１に、別途、エッチング用マスクを形成し、該エッチング用マスクを介した異方性エッチングにより、コンタクト孔３２８を形成したところ、ゲート電極溝３０６の上部に配置された第１の埋め込み絶縁膜３１２がエッチングされて、ゲート電極３０９の上面が露出される恐れがあることが分かった。
【００２３】
このようなゲート電極３０９の上面を露出するコンタクト孔３２８に、容量コンタクトプラグ３２９を形成すると、ゲート電極３０９と容量コンタクトプラグ３２９との間でショートが発生してしまう。
さらに、ゲート電極３０９の上面の位置やビットコンタクト孔３１５を形成する際のオーバーエッチング量によっては、ビットコンタクトプラグ３２２とゲート電極３０９との間でショートが発生する恐れがあることが分かった。
【００２４】
ところで、第１及び第２のトランジスタ３１８，３１９の特性は、チャネルとして機能する半導体基板３０１の厚さ（具体的には、図２５及び図２６に示すピラー３３５の厚さＪ）や図２５及び図２６に示すゲート電極溝３０６の底面に形成されるチャネルの深さ等の影響を大きく受ける。
【００２５】
ピラー３３５の厚さＪのばらつきは、主に、第２の素子分離領域３０４に対するゲート電極溝３０６を形成する際に使用するエッチング用マスク（具体的には、該エッチング用マスクに形成されたゲート電極溝３０６を形成するための溝部）の位置ずれにより発生する。
このため、第２の素子分離領域３０４に対してゲート電極溝３０６の形成位置がずれると、第１及び第２のトランジスタ３１８，３１９の特性がばらつくという問題が発生する。
【課題を解決するための手段】
【００２６】
本発明の一観点によれば、半導体基板に複数の第１の素子分離領域を形成する工程と、前記半導体基板に、前記第１の素子分離領域と交差する方向に延在し、かつ前記半導体基板の主面から突出する突出部を有する複数の第２の素子分離領域を形成する工程と、前記第２の素子分離領域の延在方向に対して直交する方向において対向する前記突出部の２つの側面に、ゲート電極溝形成用マスクを形成する工程と、前記ゲート電極溝形成用マスクを介して、前記半導体基板及び第１の素子分離領域を異方性エッチングすることで、前記第１及び第２の素子分離領域により区画された活性領域から前記第１の素子分離領域に亘るゲート電極溝を形成する工程と、前記第２の素子分離領域の延在方向に対して直交する方向において対向する前記ゲート電極溝の２つの側面に、ゲート絶縁膜を介して、それぞれゲート電極を形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【００２７】
本発明の他の観点によれば、半導体基板と、互いに離間し、前記半導体基板の中から前記半導体基板の表面を飛び出るように設けられた第１及び第２の素子分離領域と、その中央付近に溝が設けられ前記第１及び第２の素子分離領域の間に設けられた活性領域と、前記溝によって定義される前記活性領域の両側面の夫々に設けられ、互いに離間し、夫々の上面がテーパー形状である第１及び第2のゲート電極と、前記活性領域の前記溝の底に設けられた不純物拡散領域と、前記活性領域の前記溝を前記第１及び第２のゲート電極を覆うように埋め込みつつ、前記不純物拡散領域を露出するようにコンタクト孔が設けられた絶縁膜と、前記コンタクト孔に埋め込まれた導電膜を有することを特徴とする半導体装置が提供される。
【発明の効果】
【００２８】
本発明の半導体装置の製造方法によれば、第２の素子分離領域の延在方向に対して直交する方向において対向する突出部の２つの側面に、ゲート電極溝形成用マスクを形成し、その後、ゲート電極溝形成用マスクを介して、半導体基板及び第１の素子分離領域を異方性エッチングしてゲート電極溝を形成することにより、第２の素子分離領域に対するゲート電極溝の位置ずれを抑制可能となるので、活性領域に形成されるトランジスタの特性が悪くなることを抑制できる。
【００２９】
また、第２の素子分離領域に対するゲート電極溝の位置ずれが抑制されることで、容量コンタクトプラグ及びビットコンタクトプラグを形成した際、第２の素子分離領域に対するゲート電極溝の位置ずれに起因するコンタクトプラグ及びビットコンタクトプラグとゲート電極との間のショートの発生を抑制できる。
【００３０】
また、第２の素子分離領域の延在方向に対して直交する方向におけるゲート電極溝形成用マスクの厚さを薄くすることで、第２の素子分離領域とゲート電極溝との間に形成され、かつゲート絶縁膜を介してゲート電極が形成されるピラー（ゲート電極溝の側面を構成する部分）の厚さを容易に薄くすることが可能となる。
これにより、電子の散乱先の状態密度が低下し、電子の移動度が向上するため、トランジスタの特性を向上させることができる。
【図面の簡単な説明】
【００３１】
【図１Ａ】本発明の実施の形態に係る半導体装置の主要部を示す平面図である。
【図１Ｂ】図１Ａに示す半導体装置のＡ−Ａ線方向の断面図である。
【図１Ｃ】図１Ａに示す半導体装置のＢ−Ｂ線方向の断面図である。
【図２Ａ】本発明の実施の形態に係る半導体装置の製造工程（その１）を示す図であり、製造途中の半導体装置の平面図である。
【図２Ｂ】本発明の実施の形態に係る半導体装置の製造工程（その１）を示す図であり、図２Ａに示す製造途中の半導体装置のＡ−Ａ線方向の断面図である。
【図２Ｃ】本発明の実施の形態に係る半導体装置の製造工程（その１）を示す図であり、図２Ａに示す製造途中の半導体装置のＢ−Ｂ線方向の切断図である。
【図３Ａ】本発明の実施の形態に係る半導体装置の製造工程（その２）を示す図であり、製造途中の半導体装置の平面図である。
【図３Ｂ】本発明の実施の形態に係る半導体装置の製造工程（その２）を示す図であり、図３Ａに示す製造途中の半導体装置のＡ−Ａ線方向の断面図である。
【図３Ｃ】本発明の実施の形態に係る半導体装置の製造工程（その２）を示す図であり、図３Ａに示す製造途中の半導体装置のＢ−Ｂ線方向の切断図である。
【図４Ａ】本発明の実施の形態に係る半導体装置の製造工程（その３）を示す図であり、製造途中の半導体装置の平面図である。
【図４Ｂ】本発明の実施の形態に係る半導体装置の製造工程（その３）を示す図であり、図４Ａに示す製造途中の半導体装置のＡ−Ａ線方向の断面図である。
【図４Ｃ】本発明の実施の形態に係る半導体装置の製造工程（その３）を示す図であり、図４Ａに示す製造途中の半導体装置のＢ−Ｂ線方向の切断図である。
【図５Ａ】本発明の実施の形態に係る半導体装置の製造工程（その４）を示す図であり、製造途中の半導体装置の平面図である。
【図５Ｂ】本発明の実施の形態に係る半導体装置の製造工程（その４）を示す図であり、図５Ａに示す製造途中の半導体装置のＡ−Ａ線方向の断面図である。
【図５Ｃ】本発明の実施の形態に係る半導体装置の製造工程（その４）を示す図であり、図５Ａに示す製造途中の半導体装置のＢ−Ｂ線方向の切断図である。
【図６Ａ】本発明の実施の形態に係る半導体装置の製造工程（その５）を示す図であり、製造途中の半導体装置の平面図である。
【図６Ｂ】本発明の実施の形態に係る半導体装置の製造工程（その５）を示す図であり、図６Ａに示す製造途中の半導体装置のＡ−Ａ線方向の断面図である。
【図６Ｃ】本発明の実施の形態に係る半導体装置の製造工程（その５）を示す図であり、図６Ａに示す製造途中の半導体装置のＢ−Ｂ線方向の切断図である。
【図７Ａ】本発明の実施の形態に係る半導体装置の製造工程（その６）を示す図であり、製造途中の半導体装置の平面図である。
【図７Ｂ】本発明の実施の形態に係る半導体装置の製造工程（その６）を示す図であり、図７Ａに示す製造途中の半導体装置のＡ−Ａ線方向の断面図である。
【図７Ｃ】本発明の実施の形態に係る半導体装置の製造工程（その６）を示す図であり、図７Ａに示す製造途中の半導体装置のＢ−Ｂ線方向の切断図である。
【図８Ａ】本発明の実施の形態に係る半導体装置の製造工程（その７）を示す図であり、製造途中の半導体装置の平面図である。
【図８Ｂ】本発明の実施の形態に係る半導体装置の製造工程（その７）を示す図であり、図８Ａに示す製造途中の半導体装置のＡ−Ａ線方向の断面図である。
【図８Ｃ】本発明の実施の形態に係る半導体装置の製造工程（その７）を示す図であり、図８Ａに示す製造途中の半導体装置のＢ−Ｂ線方向の切断図である。
【図９Ａ】本発明の実施の形態に係る半導体装置の製造工程（その８）を示す図であり、製造途中の半導体装置の平面図である。
【図９Ｂ】本発明の実施の形態に係る半導体装置の製造工程（その８）を示す図であり、図９Ａに示す製造途中の半導体装置のＡ−Ａ線方向の断面図である。
【図９Ｃ】本発明の実施の形態に係る半導体装置の製造工程（その８）を示す図であり、図９Ａに示す製造途中の半導体装置のＢ−Ｂ線方向の切断図である。
【図１０Ａ】本発明の実施の形態に係る半導体装置の製造工程（その９）を示す図であり、製造途中の半導体装置の平面図である。
【図１０Ｂ】本発明の実施の形態に係る半導体装置の製造工程（その９）を示す図であり、図１０Ａに示す製造途中の半導体装置のＡ−Ａ線方向の断面図である。
【図１０Ｃ】本発明の実施の形態に係る半導体装置の製造工程（その９）を示す図であり、図１０Ａに示す製造途中の半導体装置のＢ−Ｂ線方向の切断図である。
【図１１Ａ】本発明の実施の形態に係る半導体装置の製造工程（その１０）を示す図であり、製造途中の半導体装置の平面図である。
【図１１Ｂ】本発明の実施の形態に係る半導体装置の製造工程（その１０）を示す図であり、図１１Ａに示す製造途中の半導体装置のＡ−Ａ線方向の断面図である。
【図１１Ｃ】本発明の実施の形態に係る半導体装置の製造工程（その１０）を示す図であり、図１１Ａに示す製造途中の半導体装置のＢ−Ｂ線方向の切断図である。
【図１２Ａ】本発明の実施の形態に係る半導体装置の製造工程（その１１）を示す図であり、製造途中の半導体装置の平面図である。
【図１２Ｂ】本発明の実施の形態に係る半導体装置の製造工程（その１１）を示す図であり、図１２Ａに示す製造途中の半導体装置のＡ−Ａ線方向の断面図である。
【図１２Ｃ】本発明の実施の形態に係る半導体装置の製造工程（その１１）を示す図であり、図１２Ａに示す製造途中の半導体装置のＢ−Ｂ線方向の切断図である。
【図１３Ａ】本発明の実施の形態に係る半導体装置の製造工程（その１２）を示す図であり、製造途中の半導体装置の平面図である。
【図１３Ｂ】本発明の実施の形態に係る半導体装置の製造工程（その１２）を示す図であり、図１３Ａに示す製造途中の半導体装置のＡ−Ａ線方向の断面図である。
【図１３Ｃ】本発明の実施の形態に係る半導体装置の製造工程（その１２）を示す図であり、図１３Ａに示す製造途中の半導体装置のＢ−Ｂ線方向の切断図である。
【図１４Ａ】本発明の実施の形態に係る半導体装置の製造工程（その１３）を示す図であり、製造途中の半導体装置の平面図である。
【図１４Ｂ】本発明の実施の形態に係る半導体装置の製造工程（その１３）を示す図であり、図１４Ａに示す製造途中の半導体装置のＡ−Ａ線方向の断面図である。
【図１４Ｃ】本発明の実施の形態に係る半導体装置の製造工程（その１３）を示す図であり、図１４Ａに示す製造途中の半導体装置のＢ−Ｂ線方向の切断図である。
【図１５Ａ】本発明の実施の形態に係る半導体装置の製造工程（その１４）を示す図であり、製造途中の半導体装置の平面図である。
【図１５Ｂ】本発明の実施の形態に係る半導体装置の製造工程（その１４）を示す図であり、図１５Ａに示す製造途中の半導体装置のＡ−Ａ線方向の断面図である。
【図１５Ｃ】本発明の実施の形態に係る半導体装置の製造工程（その１４）を示す図であり、図１５Ａに示す製造途中の半導体装置のＢ−Ｂ線方向の切断図である。
【図１６Ａ】本発明の実施の形態に係る半導体装置の製造工程（その１５）を示す図であり、製造途中の半導体装置の平面図である。
【図１６Ｂ】本発明の実施の形態に係る半導体装置の製造工程（その１５）を示す図であり、図１６Ａに示す製造途中の半導体装置のＡ−Ａ線方向の断面図である。
【図１６Ｃ】本発明の実施の形態に係る半導体装置の製造工程（その１５）を示す図であり、図１６Ａに示す製造途中の半導体装置のＢ−Ｂ線方向の切断図である。
【図１７Ａ】本発明の実施の形態に係る半導体装置の製造工程（その１６）を示す図であり、製造途中の半導体装置の平面図である。
【図１７Ｂ】本発明の実施の形態に係る半導体装置の製造工程（その１６）を示す図であり、図１７Ａに示す製造途中の半導体装置のＡ−Ａ線方向の断面図である。
【図１７Ｃ】本発明の実施の形態に係る半導体装置の製造工程（その１６）を示す図であり、図１７Ａに示す製造途中の半導体装置のＢ−Ｂ線方向の切断図である。
【図１８Ａ】本発明の実施の形態に係る半導体装置の製造工程（その１７）を示す図であり、製造途中の半導体装置の平面図である。
【図１８Ｂ】本発明の実施の形態に係る半導体装置の製造工程（その１７）を示す図であり、図１８Ａに示す製造途中の半導体装置のＡ−Ａ線方向の断面図である。
【図１８Ｃ】本発明の実施の形態に係る半導体装置の製造工程（その１７）を示す図であり、図１８Ａに示す製造途中の半導体装置のＢ−Ｂ線方向の切断図である。
【図１９Ａ】本発明の実施の形態に係る半導体装置の製造工程（その１８）を示す図であり、製造途中の半導体装置の平面図である。
【図１９Ｂ】本発明の実施の形態に係る半導体装置の製造工程（その１８）を示す図であり、図１９Ａに示す製造途中の半導体装置のＡ−Ａ線方向の断面図である。
【図１９Ｃ】本発明の実施の形態に係る半導体装置の製造工程（その１８）を示す図であり、図１９Ａに示す製造途中の半導体装置のＢ−Ｂ線方向の切断図である。
【図２０Ａ】本発明の実施の形態に係る半導体装置の製造工程（その１９）を示す図であり、製造途中の半導体装置の平面図である。
【図２０Ｂ】本発明の実施の形態に係る半導体装置の製造工程（その１９）を示す図であり、図２０Ａに示す製造途中の半導体装置のＡ−Ａ線方向の断面図である。
【図２０Ｃ】本発明の実施の形態に係る半導体装置の製造工程（その１９）を示す図であり、図２０Ａに示す製造途中の半導体装置のＢ−Ｂ線方向の切断図である。
【図２１Ａ】本発明の実施の形態に係る半導体装置の製造工程（その２０）を示す図であり、製造途中の半導体装置の平面図である。
【図２１Ｂ】本発明の実施の形態に係る半導体装置の製造工程（その２０）を示す図であり、図２１Ａに示す製造途中の半導体装置のＡ−Ａ線方向の断面図である。
【図２１Ｃ】本発明の実施の形態に係る半導体装置の製造工程（その２０）を示す図であり、図２１Ａに示す製造途中の半導体装置のＢ−Ｂ線方向の切断図である。
【図２２Ａ】本発明の実施の形態に係る半導体装置の製造工程（その２１）を示す図であり、製造途中の半導体装置の平面図である。
【図２２Ｂ】本発明の実施の形態に係る半導体装置の製造工程（その２１）を示す図であり、図２２Ａに示す製造途中の半導体装置のＡ−Ａ線方向の断面図である。
【図２２Ｃ】本発明の実施の形態に係る半導体装置の製造工程（その２１）を示す図であり、図２２Ａに示す製造途中の半導体装置のＢ−Ｂ線方向の切断図である。
【図２３Ａ】本発明の実施の形態に係る半導体装置の製造工程（その２２）を示す図であり、製造途中の半導体装置の平面図である。
【図２３Ｂ】本発明の実施の形態に係る半導体装置の製造工程（その２２）を示す図であり、図２３Ａに示す製造途中の半導体装置のＡ−Ａ線方向の断面図である。
【図２３Ｃ】本発明の実施の形態に係る半導体装置の製造工程（その２２）を示す図であり、図２３Ａに示す製造途中の半導体装置のＡ−Ａ線方向の断面図である。
【図２４Ａ】本発明の実施の形態に係る半導体装置の製造工程（その２３）を示す図であり、完成された半導体装置の平面図である。
【図２４Ｂ】本発明の実施の形態に係る半導体装置の製造工程（その２３）を示す図であり、図２４Ａに示す完成された半導体装置のＡ−Ａ線方向の断面図である。
【図２４Ｃ】本発明の実施の形態に係る半導体装置の製造工程（その２３）を示す図であり、図２４Ａに示す完成された半導体装置のＢ−Ｂ線方向の切断図である。
【図２５】本発明者が本発明の事前検討に用いた半導体装置の主要部を示す断面図である。
【図２６】第２の素子分離領域に対してゲート電極溝の形成位置がずれた場合（言い換えれば、第２の素子分離領域に対してゲート電極溝を形成する際に使用するエッチング用マスクがアライメントずれ（位置ずれ）した場合）の半導体装置の主要部の断面図である。
【発明を実施するための形態】
【００３２】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【００３３】
（実施の形態）
図１Ａは、本発明の実施の形態に係る半導体装置の主要部を示す平面図である。図１Ａでは、説明の便宜上、本実施の形態の半導体装置１０の構成要素のうち、第１の素子分離領域１７、第２の素子分離領域１８、活性領域１９、ゲート電極２５、ビット線３５、及び保護膜７２のみを図示する。
図１Ａにおいて、Ｘ方向は、ビット線３５の延在方向を示しており、Ｙ方向は、Ｘ方向と直交するゲート電極２５の延在方向を示している。なお、Ｙ方向は、第２の素子分離領域１８の延在方向でもある。
【００３４】
図１Ｂは、図１に示す半導体装置のＡ−Ａ線方向の断面図である。図１Ｃは、図１に示す半導体装置のＢ−Ｂ線方向の断面図である。
図１Ｂ及び図１Ｃにおいて、図１Ａに示す本実施の形態の半導体装置１０と同一構成部分には、同一符号を付す。
また、図１Ａ、図１Ｂ、及び図１Ｃでは、本実施の形態の半導体装置１０の一例として、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を例に挙げて図示する。
さらに、図１Ａ、図１Ｂ、及び図１Ｃでは、本実施の形態の半導体装置１０の主要部として、メモリセル領域に配置されたメモリセル部１１のみを図示する。
【００３５】
図１Ａ、図１Ｂ、及び図１Ｃを参照するに、本実施の形態の半導体装置１０は、半導体基板１５のメモリセル領域に配置されたメモリセル部１１と、半導体基板１５の周辺回路領域に配置された周辺回路部（図示せず）と、を有する。
メモリセル部１１は、マトリックス状に配置された複数のセル６６を有する。周辺回路部（図示せず）は、各セル６６の動作を制御するための周辺回路等を有する。
【００３６】
メモリセル部１１は、半導体基板１５と、第１の素子分離領域１７と、第２の素子分離領域１８と、活性領域１９と、ゲート電極溝２２と、ピラー２３と、ゲート絶縁膜２４と、ゲート電極２５と、第１の不純物拡散領域２７と、第１の埋め込み絶縁膜３１と、コンタクト孔３２と、第１のサイドウォール３３と、ビットコンタクトプラグ３４と、ビット線３５と、ビット線加工用マスク３７と、第１の絶縁膜３８よりなるビット線保護膜３９と、第２の絶縁膜４２と、第１の層間絶縁膜４４と、コンタクト孔形成用マスク４５と、容量コンタクト孔４７と、第２の不純物拡散領域４９と、選択トランジスタ（セルトランジスタ）であるトランジスタ５０と、第１及び第２の容量コンタクトプラグ５２−１，５２−２と、第２のサイドウォール５４と、第２の埋め込み絶縁膜５７と、第２の層間絶縁膜６１と、シリンダ孔６２と、記憶素子であるキャパシタ６５と、セル６６と、第３の層間絶縁膜６７と、ビア６８と、配線６９と、保護膜７２と、を有する。
【００３７】
半導体基板１５は、板状とされた基板である。半導体基板１５としては、例えば、ｐ型単結晶シリコン基板を用いることができる。以下、半導体基板１５としてｐ型単結晶シリコン基板を用いた場合を例に挙げて説明する。
【００３８】
第１の素子分離領域１７は、第１の素子分離溝１７−１と、第１の素子分離用絶縁膜１７−２と、を有する。第１の素子分離溝１７−１は、半導体基板１５（具体的には、半導体基板１５の主面１５ａ側）に設けられている。第１の素子分離溝１７−１は、湾曲した溝であり、Ｘ方向に延在している。第１の素子分離溝１７−１は、Ｙ方向に対して、所定の間隔で複数配置されている。
【００３９】
第１の素子分離用絶縁膜１７−２は、第１の素子分離溝１７−１を埋め込むように配置されている。第１の素子分離用絶縁膜１７−２の上面は、半導体基板１５の主面１５ａに対して面一とされている。第１の素子分離用絶縁膜１７−２としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【００４０】
第２の素子分離領域１８は、第２の素子分離溝１８−１と、第２の素子分離用絶縁膜１８−２と、を有する。第２の素子分離溝１８−１は、半導体基板１５（具体的には、半導体基板１５の主面１５ａ側）及び第１の素子分離領域１７に設けられている。
第２の素子分離溝１８−１は、Ｙ方向に延在する溝であり、複数の第１の素子分離領域１７を分断している。第２の素子分離溝１８−１は、Ｘ方向に対して、所定の間隔で複数配置されている。第２の素子分離溝１８−１は、第１の素子分離溝１７−１の深さと同じ深さとされている。
【００４１】
第２の素子分離用絶縁膜１８−２（言い換えれば、第２の素子分離領域１８を構成する絶縁膜）は、第２の素子分離溝１８−１を埋め込むと共に、半導体基板１５の主面１５ａからその上方に突出している。
つまり、第２の素子分離領域１８は、半導体基板１５の主面１５ａからその上方に突出し、かつ第２の素子分離用絶縁膜１８−２で構成された突出部１８Ａを有する。突出部１８Ａは、Ｙ方向に延在している。
【００４２】
Ｘ方向（言い換えれば、第２の素子分離領域１８の延在方向に対して直交する方向）において対向する突出部１８Ａの２つの側面１８ａは、ゲート電極溝形成マスク９３（後述する図１０Ａ及び図１０Ｂ参照）が形成される面である。
ゲート電極溝形成マスク９３は、後述する図１１Ａ、図１１Ｂ、及び図１１Ｃに示す工程において、異方性エッチングによりゲート電極溝２２を形成する際のエッチングマスクとして機能するマスクである。
【００４３】
突出部１８Ａの高さは、ゲート電極溝２２の深さに応じて適宜選択することができる。具体的には、例えば、深さの深いゲート電極溝２２を形成する場合には、突出部１８Ａの高さを高くするとよい。
【００４４】
これにより、半導体基板１５の厚さ方向におけるゲート電極溝形成マスク９３の厚さを厚くすることが可能となるため、ゲート電極溝形成マスク９３が残存した状態で、深さの深いゲート電極溝２２を形成することができる。
【００４５】
活性領域１９は、第１及び第２の素子分離領域１７，１８により区画された領域である。活性領域１９には、２つのトランジスタ５０が設けられている。
ゲート電極溝２２は、Ｙ方向に延在する溝であり、２つの第２の素子分離領域１８の中央部に位置する半導体基板１５に設けられている。ゲート電極溝２２は、Ｘ方向に対して複数配置されている。
【００４６】
ゲート電極溝２２は、Ｘ方向において対向する２つの側面２２ａと、底面２２ｂと、を有する。ゲート電極溝２２の深さは、半導体基板１５の主面１５ａを基準としたときの第１及び第２の素子分離領域１７，１８の深さよりも浅くなるように構成されている。
【００４７】
ピラー２３は、第１の素子分離領域１７、第２の素子分離領域１８、及びゲート電極溝２２により区画されている。ピラー２３は、半導体基板１５の一部であり、トランジスタ５０のチャネルとして機能する。
ピラー２３の側面２３ａは、ゲート電極溝２２の側面２２ａと一致している。つまり、ピラー２３の側面２３ａは、ゲート電極溝２２により露出されている。
【００４８】
ゲート絶縁膜２４は、ゲート電極溝２２の内面（具体的には、２つの側面２２ａ及び底面２２ｂよりなる面）を覆うように配置されている。
ゲート絶縁膜２４としては、例えば、単層のシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜を窒化した膜（ＳｉＯＮ膜）、積層されたシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜（ＳｉＯ２膜）上にシリコン窒化膜（ＳｉＮ膜）を積層させた積層膜等を用いることができる。
【００４９】
ゲート電極２５は、Ｙ方向に延在しており、１つのゲート電極溝２２に対して２つ設けられている。同一のゲート電極溝２２に設けられたゲート電極２５は、ゲート電極溝２２の中央において分離されている。
ゲート電極２５は、ゲート絶縁膜２４を介して、ゲート電極溝２２の側面２２ａ（言い換えれば、ピラー２３の側面２３ａ）と、該側面２２ａの近傍に位置するゲート電極溝２２の底面２２ｂの一部と、を覆うように配置されている。
【００５０】
ゲート電極２５の上面は、テーパー状になっている。すなわち、ゲート電極溝２２の側面２２ａ側のゲート電極２５の高さは、その側面２２ａとは逆側のゲート電極２５の高さよりも高くなるように、ゲート電極２５の上面は傾斜している。ゲート電極２５の側面２２ａ側の端部は、ゲート絶縁膜２４を介して第２の不純物拡散領域４９と面するように位置されている。
ゲート電極２５の母材となるゲート電極用導電膜としては、例えば、窒化チタン膜（ＴＩＮ膜）と、タングステン膜（Ｗ膜）と、を順次積層した積層膜を用いることができる。
【００５１】
第１の不純物拡散領域２７は、ゲート電極溝２２の底面２２ｂのうち、２つのゲート電極２５間に位置する半導体基板１５（言い換えれば、活性領域１９）に設けられている。
また、第１の不純物拡散領域２７は、ゲート電極溝２２に配置された２つのゲート電極２５と接触するように配置されている。
第１の不純物拡散領域２７は、第１及び第２の素子分離領域１７，１８の下端よりも上方に配置されている。第１の不純物拡散領域２７の上面２７ａは、ゲート電極溝２２の底面２２ｂと一致している。
【００５２】
第１の不純物拡散領域２７は、同一の活性領域１９に設けられた２つのトランジスタ５０に対して共通の不純物拡散領域である。第１の不純物拡散領域２７は、ソース／ドレイン領域として機能する。
半導体基板１５としてｐ型単結晶シリコン基板を用いた場合、第１の不純物拡散領域２７としては、ｎ型不純物拡散領域を用いることができる。
【００５３】
第１の埋め込み絶縁膜３１は、ゲート電極２５を覆うように、ゲート電極溝２２に設けられている。第１の埋め込み絶縁膜３１の上部は、半導体基板１５の主面１５ａよりも上方に突出している。第１の埋め込み絶縁膜３１の上面３１ａは、平坦な面とされている。第１の埋め込み絶縁膜３１としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【００５４】
コンタクト孔３２は、第１の不純物活性領域２７の上方に位置する第１の埋め込み絶縁膜３１を貫通するように設けられている。コンタクト孔３２は、第１の不純物拡散領域２７の上面２７ａを露出している。
第１のサイドウォール３３は、コンタクト孔３２の側面を覆うように配置されている。第１のサイドウォール３３の母材となる絶縁膜としては、例えば、シリコン酸化膜（ＳｉＯ２膜）やシリコン窒化膜（ＳｉＮ膜）等を用いることができる。
【００５５】
このように、ビットコンタクトプラグ３４が配置されるコンタクト孔３２の側面を覆う第１のサイドウォール３３を設けることにより、ゲート電極２５とビットコンタクトプラグ３４との間の電気的絶縁性を十分に確保することができる。
【００５６】
ビットコンタクトプラグ３４は、コンタクト孔３２を埋め込むように配置されている。ビットコンタクトプラグ３４の下端は、第１の不純物拡散領域２７の上面２７ａと接触している。これにより、ビットコンタクトプラグ３４は、第１の不純物拡散領域２７と電気的に接続されている。
ビットコンタクトプラグ３４の母材となる導電膜としては、例えば、ポリシリコン膜を用いることができる。
【００５７】
ビット線３５は、第１の埋め込み絶縁膜３１の上面３１ａに設けられている。ビット線３５は、Ｘ方向に延在している。これにより、ビット線３５は、ゲート電極２５と交差（図１Ａの場合、直交）している。
なお、図１Ａでは、一例として、ビット線３５とゲート電極２５とが直交する場合を例に挙げて図示したが、ビット線３５は、ゲート電極２５と交差していればよい。
【００５８】
ビット線３５は、ビットコンタクトプラグ３４の上端と一体とされている。これにより、ビット線３５は、ビットコンタクトプラグ３４を介して、第１の不純物拡散領域２７と電気的に接続されている。
ビット線３５の母材となる導電膜としては、例えば、ポリシリコン膜と、窒化チタン膜（ＴｉＮ膜）と、タングステン膜（Ｗ膜）と、を順次積層させた積層膜を用いることができる。
【００５９】
ビット線加工用マスク３７は、ビット線３５の上面を覆うように配置されている。ビット線加工用マスク３７は、異方性ドライエッチングにより、ビット線３５の母材となる導電膜をパターニングする際のエッチングマスクとして機能する。
ビット線加工用マスク３７の母材となる絶縁膜としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【００６０】
ビット線保護膜３９は、ビット線３５の側壁、及びビット線加工用マスク３７の表面を覆うように配置されている。ビット線保護膜３９は、後述する図２０Ａ、図２０Ｂ、及び図２０Ｃに示す工程において、ビット線保護膜３９の母材となる第１の絶縁膜３８（例えば、シリコン酸化膜（ＳｉＯ２膜））をパターニングすることで形成される。
【００６１】
第２の絶縁膜４２は、ビット線保護膜３９の上面に設けられている。第２の絶縁膜４２は、後述する図２０Ａ、図２０Ｂ、及び図２０Ｃに示す工程において、第１の層間絶縁膜４４を選択的にエッチングする際のエッチングストッパ膜として機能する膜である。
よって、第２の絶縁膜４２は、第１の層間絶縁膜４４よりもエッチングレートの遅い膜を用いるとよい。第１の層間絶縁膜４４としてシリコン酸化膜（ＳｉＯ２膜）を用いる場合、第２の絶縁膜４２としては、例えば、シリコン窒化膜（ＳｉＮ膜）を用いることができる。
第１の層間絶縁膜４４は、第２の絶縁膜４２の上面に配置されている。第１の層間絶縁膜４４としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【００６２】
コンタクト孔形成用マスク４５は、第１の層間絶縁膜４４上に設けられている。コンタクト孔形成用マスク４５は、後述する図２０Ａ、図２０Ｂ、及び図２０Ｃに示す工程において、異方性エッチング（例えば、異方性ドライエッチング）により容量コンタクト孔４７を形成する際のエッチングマスクとして機能すると共に、容量コンタクト孔４７を形成後も残存することで層間絶縁膜としても機能する。
コンタクト孔形成用マスク４５の母材となる絶縁膜としては、例えば、シリコン窒化膜（ＳｉＮ膜）を用いることができる。
【００６３】
容量コンタクト孔４７は、第２の不純物拡散領域４９の上面４９ａ（半導体基板１５の主面１５ａ）を露出するように、第２の素子分離領域１８と第１の埋め込み絶縁膜３１との間に配置されている。容量コンタクト孔４７は、一つの活性領域１９に２つ設けられている。容量コンタクト孔４７には、第１の容量コンタクトプラグ５２−１の下部、または第２の容量コンタクトプラグ５２−２の下部が配置される。
【００６４】
第２の不純物拡散領域４９は、容量コンタクト孔４７が露出する半導体基板１５の主面１５ａに設けられている。第２の不純物拡散領域４９は、第１の不純物拡散領域２７よりも上方に配置されている。第２の不純物拡散領域４９は、第１の不純物拡散領域２７から離間している。
第２の不純物拡散領域４９の上面４９ａは、半導体基板１５の主面１５ａと一致している。第２の不純物拡散領域４９は、ソース／ドレイン領域として機能する領域である。第２の不純物拡散領域４９は、１つのトランジスタ５０に対して１つ設けられている。
半導体基板１５としてｐ型単結晶シリコン基板を用いた場合、第２の不純物拡散領域４９としては、ｎ型不純物拡散領域を用いることができる。
【００６５】
トランジスタ５０は、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタであり、１つの活性領域１９に対して２つ設けられている。
トランジスタ５０は、ゲート絶縁膜２４、ゲート電極２５、第１の不純物拡散領域２７、及び第２の不純物拡散領域４９を有する。トランジスタ５０は、ビットコンタクトプラグ３４を介して、キャパシタ６５と電気的に接続されている。
【００６６】
第１の容量コンタクトプラグ５２−１は、活性領域１９に形成された一方の容量コンタクト孔４７を埋め込むと共に、一方の容量コンタクト孔４７の近傍に位置するビット線保護膜３９、第２の絶縁膜の側壁、第１の層間絶縁膜４４の側壁、コンタクト孔形成用マスク４５の側壁に亘るように配置されている。
【００６７】
これにより、第１の容量コンタクトプラグ５２−１は、活性領域１９に形成された一方の第２の不純物拡散領域４９の上面４９ａと接触している。これにより、第１の容量コンタクトプラグ５２−１は、一方の第２の不純物拡散領域４９と電気的に接続されている。
第１の容量コンタクトプラグ５２−１の上面は、コンタクト孔形成用マスク４５の上面に対して面一とされている。
第１の容量コンタクトプラグ５２−１の母材となる導電膜としては、例えば、チタン膜（Ｔｉ膜）と、窒化チタン膜（ＴｉＮ膜）と、タングステン膜（Ｗ膜）と、を順次積層された積層膜を用いることができる。
【００６８】
第２の容量コンタクトプラグ５２−２は、活性領域１９に形成された他方の容量コンタクト孔４７を埋め込むと共に、他方の容量コンタクト孔４７の近傍に位置するビット線保護膜３９、第２の絶縁膜の側壁、第１の層間絶縁膜４４の側壁、コンタクト孔形成用マスク４５の側壁に亘るように配置されている。
【００６９】
これにより、第２の容量コンタクトプラグ５２−２は、活性領域１９に形成された他方の第２の不純物拡散領域４９の上面４９ａと接触している。これにより、第２の容量コンタクトプラグ５２−２は、他方の第２の不純物拡散領域４９と電気的に接続されている。
第２の容量コンタクトプラグ５２−２の上面は、コンタクト孔形成用マスク４５の上面に対して面一とされている。
【００７０】
第２の容量コンタクトプラグ５２−２の母材となる導電膜としては、例えば、チタン膜（Ｔｉ膜）と、窒化チタン膜（ＴｉＮ膜）と、タングステン膜（Ｗ膜）と、を順次積層された積層膜を用いることができる。
第２の容量コンタクトプラグ５２−２は、第１の容量コンタクトプラグ５２−１と同様な構成とされている。
【００７１】
第２のサイドウォール５４は、第２の素子分離領域１８側に位置する第１及び第２の容量コンタクトプラグ５２−１，５２−２の上部側面に設けられている。第２のサイドウォール５４の上端面は、第１及び第２の容量コンタクトプラグ５２−１，５２−２の上端面に対して面一とされている。
【００７２】
第２のサイドウォール５４は、第１及び第２の容量コンタクトプラグ５２−１，５２−２の母材となるプラグ形成用プラグ形成用導電膜１１８（後述する図２１Ｂ参照）をエッチバックして、第１及び第２の容量コンタクトプラグ５２−１，５２−２を形成する際、第１及び第２の容量コンタクトプラグ５２−１，５２−２の上部となるプラグ形成用プラグ形成用導電膜１１８がエッチングされることを防止するエッチングマスクとして機能する。
第２のサイドウォール５４の母材となる絶縁膜としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【００７３】
第２の埋め込み絶縁膜５７は、突出部１８Ａの上面を露出し、かつ第２のサイドウォール５４間に形成された第３の溝５６を埋め込むように配置されている。
第２の埋め込み絶縁膜５７の上面は、コンタクト孔形成用マスク４５の上面に対して面一とされている。第２の埋め込み絶縁膜５７としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【００７４】
第２の層間絶縁膜６１は、コンタクト孔形成用マスク４５の上面、第１及び第２の容量コンタクトプラグ５２−１，５２−２の上端面、第２のサイドウォール５４の上端面、及び第２の埋め込み絶縁膜５７の上面に設けられている。
第２の層間絶縁膜６１としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【００７５】
シリンダ孔６２は、第１の容量コンタクトプラグ５２−１の上面、または第２の容量コンタクトプラグ５２−２の上面を露出するように、第２の層間絶縁膜６１に設けられている。シリンダ孔６２は、第２の層間絶縁膜６１に複数設けられている。シリンダ孔６２の深さは、第２の層間絶縁膜６１の厚さと等しい。
【００７６】
キャパシタ６５は、データを記憶する機能を有しており、下部電極７４と、容量絶縁膜７５と、上部電極７６と、を有する。
下部電極７４は、シリンダ孔６２の内面を覆うように設けられている。これにより、下部電極７４は、第１の容量コンタクトプラグ５２−１の上面、または第２の容量コンタクトプラグ５２−２の上面と接触すると共に、王冠形状（クラウン形状）とされている。
下部電極７４の厚さは、シリンダ孔６２を埋め込まない厚さとされている。下部電極７４の母材となる導電膜としては、例えば、窒化チタン膜（ＴｉＮ膜）を用いることができる。
【００７７】
容量絶縁膜７５は、下部電極７４の内面、及び第２の層間絶縁膜６１の上面を覆うように設けられている。容量絶縁膜７５は、下部電極７４が配置されたシリンダ孔６２を埋め込まない厚さとされている。
容量絶縁膜７５としては、例えば、酸化アルミニウム膜(Ａｌ２Ｏ３膜)と、酸化ジルコニウム（ＺｒＯ膜）と、を交互に積層させた積層膜を用いることができる。
【００７８】
上部電極７６は、容量絶縁膜７５の表面を覆うと共に、容量絶縁膜７５を介して、複数の下部電極７４内を埋め込むように配置されている。上部電極７６の厚さは、第２の層間絶縁膜６１の上面から突出する厚さとされている。
また、上部電極７６の上面は、容量絶縁膜６６よりも上方に配置されており、平坦な面とされている。上部電極７６の母材となる導電膜としては、例えば、窒化チタン膜（ＴｉＮ膜）を用いることができる。
【００７９】
セル６６は、１つのトランジスタ５０と、第１の容量コンタクトプラグ５２−１または第２の容量コンタクトプラグ５２−２を介して、該トランジスタ５０と電気的に接続された１つのキャパシタ６６と、を有する。メモリセル部１１には、複数のセル６６が配置されている。
第３の層間絶縁膜６７は、上部電極７６の上面を覆うように配置されている。第３の層間絶縁膜６７としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【００８０】
ビア６８は、第３の層間絶縁膜６７を貫通しており、その下端が上部電極７６の上面と接続されている。これにより、ビア６８は、上部電極７６と電気的に接続されている。ビア６８の上面は、平坦な面とされており、第３の層間絶縁膜６７の上面に対して面一とされている。
【００８１】
配線６９は、第３の層間絶縁膜６７の上面に配置されている。配線６９は、ビア６８の上面と接続されている。これにより、配線６９は、ビア６８を介して、上部電極７６と電気的に接続されている。
保護膜７２は、配線６９を覆うように、第３の層間絶縁膜６７の上面に設けられている。保護膜７２としては、例えば、パッシベーション膜を用いることができる。
【００８２】
図２〜図２４は、本発明の実施の形態に係る半導体装置の製造工程を示す図である。
なお、図２〜図２４では、本実施の形態の半導体装置１０の一例として、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を製造する場合を例に挙げて説明する。
【００８３】
図２〜図２４を参照して、本実施の形態の半導体装置１０の製造方法について説明する。
始めに、図２Ａ、図２Ｂ、及び図２Ｃに示す工程では、メモリセル領域及びメモリセル領域を囲む周辺回路領域を有する半導体基板１５を準備する。
具体的には、半導体基板１５として、例えば、半導体装置１０が形成される半導体装置形成領域（メモリセル領域及び周辺回路領域を含む領域）を複数有したｐ型単結晶シリコン基板（具体的には、ｐ型単結晶シリコンウェハ）を準備する。
なお、以下の説明では、半導体基板１５として、ｐ型単結晶シリコン基板を用いた場合を例に挙げて説明する。
【００８４】
次いで、周知の手法により、半導体基板１５の主面１５ａに、パッド酸化膜８１と、シリコン窒化膜８２と、を順次積層形成する。
次いで、フォトリソグラフィ技術及びドライエッチング技術により、パッド酸化膜８１及びシリコン窒化膜８２をパターニングすることで、複数の第１の素子分離用開口溝８３Ａを有し、かつシリコン窒化膜８２よりなる第１の素子分離溝形成用マスク８３を形成する。
このとき、第１の素子分離用開口溝８３Ａは、図１Ａに示す第１の素子分離溝１７−１の形成領域に対応する半導体基板１５の主面１５ａを露出するように形成する。第１の素子分離用開口溝８３Ａは、湾曲しながらＸ方向に延在している。
【００８５】
次いで、図３Ａ、図３Ｂ、及び図３Ｃに示す工程では、第１の素子分離溝形成用マスク８３を介した異方性エッチング（例えば、異方性ドライエッチング）により、半導体基板１５をエッチングすることで、半導体基板１５に複数の第１の素子分離溝１７−１を形成する。
【００８６】
次いで、図４Ａ、図４Ｂ、及び図４Ｃに示す工程では、図３Ａ、図３Ｂ、及び図３Ｃに示す複数の第１の素子分離溝１７−１の内面を酸化させることで、図示してないシリコン酸化膜（ＳｉＯ２膜）を形成する。
次いで、複数の第１の素子分離溝１７−１内を、図示してないシリコン酸化膜（ＳｉＯ２膜）を介して、図１Ａに示す第１の素子分離用絶縁膜１７−２の母材となるシリコン酸化膜（ＳｉＯ２膜）で埋め込む。
このとき、第１の素子分離用絶縁膜１７−２の母材となるシリコン酸化膜（ＳｉＯ２膜）は、第１の素子分離溝形成用マスク８３に形成された第１の素子分離用開口溝８３Ａを埋め込む厚さで成膜する。
【００８７】
次いで、シリコン酸化膜（ＳｉＯ２膜）を選択的に研磨可能なスラリーを用いたＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、第１の素子分離溝形成用マスク８３の上面よりも上方に位置する余分なシリコン酸化膜（ＳｉＯ２膜）を研磨して除去する。
このとき、シリコン窒化膜８２よりなる第１の素子分離溝形成用マスク８３が研磨のストッパ膜として機能する。
【００８８】
次いで、シリコン酸化膜（ＳｉＯ２膜）を選択的にエッチング可能なエッチング液（例えば、フッ化水素水（ＨＦ））を用いたウエットエッチング法により、パッド酸化膜８１の上面よりも上方に配置された余分なシリコン酸化膜（ＳｉＯ２膜）を除去する。
これにより、第１の素子分離溝１７−１及び第１の素子分離用絶縁膜１７−２を有する第１の素子分離領域１７が複数形成される。第１の素子分離領域１７は、Ｙ方向に対して、所定の間隔で複数配置される。また、第１の素子分離領域１７の上面は、パッド酸化膜８１の上面に対して略面一となる。
【００８９】
次いで、シリコン窒化膜８２を選択的にエッチング可能なエッチング液（例えば、熱燐酸）を用いたウエットエッチング法により、第１の素子分離溝形成用マスク８３を選択的に除去する。これにより、パッド酸化膜８１の上面が露出される。
【００９０】
次に、図５Ａ、図５Ｂ、及び図５Ｃに示す工程では、周知の手法により、図４Ａ、図４Ｂ、及び図４Ｃに示す構造体の上面（具体的には、第１の素子分離領域１７の上面、及びパッド酸化膜８１の上面）を覆うシリコン窒化膜８５を成膜する。
シリコン窒化膜８５は、第２の素子分離溝形成用マスク８６の母材となる絶縁膜である。シリコン窒化膜８５の厚さ（言い換えれば、第２の素子分離溝形成用マスク８６の厚さ）は、後述する図７Ｂに示す第２の素子分離領域１８の突出部１８Ａの高さと等しい。
したがって、シリコン窒化膜８５は、その厚さが図７Ｂに示す突出部１８Ａの高さ（所望の高さ）と略等しくなるように形成する。
【００９１】
次いで、フォトリソグラフィ技術及びドライエッチング技術により、シリコン窒化膜８５をパターニングすることで、図１Ａに示す第２の素子分離溝１８−１の形成領域に対応する第１の素子分離領域１７の上面及びパッド酸化膜８１の上面を露出する複数の第２の素子分離用開口溝８６Ａを有し、かつシリコン窒化膜８５よりなる第２の素子分離溝形成用マスク８６を形成する。このとき、第２の素子分離用開口溝８６Ａは、Ｙ方向に延在するように形成する。
【００９２】
次いで、図６Ａ、図６Ｂ、及び図６Ｃに示す工程では、第２の素子分離溝形成用マスク８６を介した異方性エッチング（例えば、異方性ドライエッチング）により、第２の素子分離用開口溝８６Ａの下方に位置する半導体基板１５及び第１の素子分離領域１７をエッチングすることで、半導体基板１５に、Ｙ方向（言い換えれば、第１の素子分離領域と交差する方向）に延在し、かつ複数の第１の素子分離領域１７を分断する第２の素子分離溝１８−１を複数形成する。
第２の素子分離溝１８−１は、例えば、第１の素子分離溝１７−１と同じ深さとなるように形成することができる。
【００９３】
このとき、異方性ドライエッチングの条件としては、半導体基板１５の母材となる単結晶シリコン（Ｓｉ）のエッチング速度と、第１の素子分離領域１７の母材であるシリコン酸化膜（ＳｉＯ２膜）のエッチング速度と、が略等しいエッチング条件を用いる。
これにより、単結晶シリコン（Ｓｉ）に形成される第２の素子分離溝１８−１の深さと、第１の素子分離領域１７に形成される第２の素子分離溝１８−１の深さと、の間のばらつきを抑制することができる。
【００９４】
次いで、図７Ａ、図７Ｂ、及び図７Ｃに示す工程では、周知の手法により、複数の第２の素子分離溝１８−１内及び第２の素子分離用開口溝８６Ａ内を埋め込むシリコン酸化膜８８を成膜する。このとき、第２の素子分離溝形成用マスク８６の上面にもシリコン酸化膜８８が成膜される。
【００９５】
次いで、ＣＭＰ法により、第２の素子分離溝形成用マスク８６の上面よりも上方に配置された余分なシリコン酸化膜８８を除去する。
これにより、第２の素子分離溝１８−１内及び第２の素子分離用開口溝８６Ａ内に、半導体基板１５の主面１５ａからその上方に突出する突出部１８Ａを有し、かつ第２の素子分離溝１８−１及び第２の素子分離用絶縁膜１８−２よりなる第２の素子分離領域１８が複数形成される。第２の素子分離領域１８は、第１の素子分離領域と交差する方向（Ｙ方向）に延在している。
【００９６】
また、上記図６Ａ、図６Ｂ、及び図６Ｃに示す工程、及び図７Ａ、図７Ｂ、及び図７Ｃに示す工程では、第２の素子分離領域１８の間隔と、第２の素子分離領域１８の間隔と、２つのピラー２３の厚さＭ１（図１１Ｂ参照）とゲート電極溝２２の幅Ｗ１（図１１Ｂ参照）との合計と、が一致するように、第２の素子分離領域１８を形成する。
これにより、後述する図１１Ａ、図１１Ｂ，及び図１１Ｃに示す工程において、所望の厚さＭ１とされたピラー２３、及び所望の幅Ｗ１とされたゲート電極溝２２を形成することができる。
【００９７】
突出部１８Ａは、第２の素子分離領域１８の延在方向（Ｙ方向）に対して直交する方向（Ｘ方向）において対向する２つの側面１８ａを有する。
後述する図１０Ａ、図１０Ｂ、及び図１０Ｃに示す工程において、突出部１８Ａの側面１８ａには、ゲート電極溝２２（図１１Ｂ参照）を形成する際のエッチングマスクとして機能するゲート電極溝形成用マスク９３が形成される。
【００９８】
このため、突出部１８Ａの高さは、ゲート電極溝２２の深さＤ１（図１１Ｂ参照）に基づいて、変化させるとよい。具体的には、ゲート電極溝２２の深さＤ１が深い場合、突出部１８Ａの高さを高くするとよい。これにより、ゲート電極溝形成用マスク９３の厚さを厚くすることが可能となる。
【００９９】
パッド酸化膜８１の上面を基準としたときの突出部１８Ａの高さは、第２の素子分離溝形成用マスク８６の厚さ（言い換えれば、図５Ｂに示すシリコン窒化膜８５の厚さ）と等しい。
【０１００】
この段階において、第２の素子分離領域１８の上面（言い換えれば、第２の素子分離用絶縁膜１８−２の上面）は、第２の素子分離溝形成用マスク８６の上面に対して面一とされている。
また、複数の第１の素子分離領域１７を分断する第２の素子分離領域１８を複数形成することで、第１及び第２の素子分離領域１７，１８により区画された活性領域１９が複数形成される。
【０１０１】
次いで、図８Ａ、図８Ｂ、及び図８Ｃに示す工程では、周知の手法により、図７Ａ、図７Ｂ、及び図７Ｃに示す第２の素子分離溝形成用マスク８６を選択的に除去することで、第１の素子分離領域１７の上面、第２の素子分離領域１８の突出部１８Ａ、及びパッド酸化膜８１の上面が露出される。
具体的には、例えば、熱燐酸を用いたウエットエッチングにより、シリコン窒化膜８５よりなる第２の素子分離溝形成用マスク８６を選択的に除去する。
【０１０２】
次いで、図９Ａ、図９Ｂ、及び図９Ｃに示す工程では、周知の手法により、第１の素子分離領域１７の上面、及びパッド酸化膜８１の上面に、突出部１８Ａ（対向する２つの側面１８ａも含む）を覆うシリコン窒化膜９１を成膜する。
このとき、シリコン窒化膜９１の成膜条件としては、突出部１８Ａの側面１８ａに形成されたシリコン窒化膜９１の厚さＭ１と、パッド酸化膜８１上に形成されたシリコン窒化膜９１の厚さと、が等しくなるようなコンフォーマル成膜条件を用いる。
【０１０３】
シリコン窒化膜９１は、後述する図１０Ａ，図１０Ｂ、及び図１０Ｃに示すゲート電極溝形成用マスク９３の母材となる膜である。
シリコン窒化膜９１は、突出部１８Ａの側面１８ａに形成されたシリコン窒化膜９１の厚さＭ２（側面１８ａに対して直交する方向におけるシリコン窒化膜９１の厚さ）と図１Ｂに示すピラー２３の厚さＭ１とが等しくなるように成膜する。
【０１０４】
このように、ゲート電極溝形成用マスク９３の母材となるシリコン窒化膜９１の厚さＭ２を、図１Ｂに示すピラー２３の厚さＭ１（所望の厚さ）と等しくすることで、トランジスタ５０のチャネルが形成されるピラー２３（ゲート電極溝２２の側面２２ａを構成する部分）の厚さを最小加工寸法よりも小さい値に薄くすることが可能となる。
これにより、電子の散乱先の状態密度が低下し、電子の移動度が向上するため、トランジスタ５０の特性を向上させることができる。
【０１０５】
次いで、図１０Ａ、図１０Ｂ、及び図１０Ｃに示す工程では、異方性エッチング（例えば、異方性ドライエッチング）により、第１の素子分離領域１７の上面及びパッド酸化膜８１の上面が露出されるまで、図９Ａ、図９Ｂ、及び図９Ｃに示すシリコン窒化膜９１をエッチバックする。
これにより、突出部１８Ａの２つの側面１８ａに、シリコン窒化膜９１よりなるゲート電極溝形成用マスク９３が形成される。
【０１０６】
ゲート電極溝形成用マスク９３は、第２の素子分離領域１８間に位置するパッド酸化膜８１の上面及び第１の素子分離領域１７の上面のうち、図１Ｂに示すゲート電極溝２２の形成領域に対応する面を露出するゲート電極溝用開口溝９３Ａを有する。ゲート電極溝用開口溝９３Ａは、Ｙ方向に延在する溝であり、Ｘ方向に対して複数形成される。
【０１０７】
次いで、図１１Ａ、図１１Ｂ、及び図１１Ｃに示す工程では、ゲート電極溝形成用マスク９３を介した異方性エッチング（例えば、異方性ドライエッチング）により、ゲート電極溝用開口溝９３Ａの下方に位置するパッド絶縁膜８１、第１の素子分離領域１７、及び半導体基板１５をエッチングする。
【０１０８】
これにより、Ｘ方向において対向する２つの側面２２ａ、及び底面２２ｂを含む内面２２ｃを有し、かつ活性領域１９から第１の素子分離領域１７に亘る複数のゲート電極溝２２と、第１の素子分離領域１７、第２の素子分離領域１８、及びゲート電極溝２２により区画され、かつゲート電極溝２２の側面２２ａを構成するピラー２３と、が一括形成される。
【０１０９】
このときの異方性ドライエッチング条件としては、半導体基板１５である単結晶シリコン（Ｓｉ）のエッチングレートと、第１の素子分離領域１７を構成するシリコン酸化膜（ＳｉＯ２膜）のエッチングレートと、が略等しい条件を用いる。
これにより、半導体基板１５に形成されるゲート電極溝２２の深さと、第１の素子分離領域１７に形成されるゲート電極溝２２の深さと、の間のばらつきを抑制することができる。
【０１１０】
また、ゲート電極溝２２は、半導体基板１５の主面１５ａを基準としたときのゲート電極溝２２の深さＤ１が、第１及び第２の素子分離溝１７−１，１８−１の深さよりも浅くなるように形成する。
【０１１１】
次いで、図１２Ａ、図１２Ｂ、及び図１２Ｃに示す工程では、周知の手法により、ゲート電極溝２２の内面２２ｃを覆うゲート絶縁膜２４を形成する。
具体的には、ゲート絶縁膜２４は、例えば、ゲート電極溝２２の内面２２ｃを熱酸化することで、単層のシリコン酸化膜（ＳｉＯ２膜）よりなるゲート絶縁膜２４を形成する。
【０１１２】
なお、単層のシリコン酸化膜（ＳｉＯ２膜）に替えて、例えば、シリコン酸化膜を窒化した膜（ＳｉＯＮ膜）、積層されたシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜（ＳｉＯ２膜）上にシリコン窒化膜（ＳｉＮ膜）を積層させた積層膜等を成膜することで、ゲート絶縁膜２４を形成してもよい。
【０１１３】
次いで、周知の手法により、ゲート電極溝２２を埋め込まない厚さで、第１の素子分離領域１７の上面、ゲート電極溝形成用マスク９３から露出された突出部１８Ａ、ゲート絶縁膜２４の表面、及びゲート電極溝形成用マスク９３を覆うゲート電極形成用導電膜９６を成膜する。ゲート電極形成用導電膜９６は、ゲート電極２５の母材となる膜である。
【０１１４】
具体的には、ゲート電極形成用導電膜９６は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、チタン膜（Ｔｉ膜）と、窒化チタン膜（ＴｉＮ膜）と、タングステン膜（Ｗ膜）と、を順次積層させることで形成する。
【０１１５】
次いで、異方性エッチング（例えば、異方性ドライエッチング）を用いたエッチバックにより、ゲート電極溝２２に配置されたゲート電極形成用導電膜９６を２つに分割させることで、ゲート絶縁膜２４を介して、ゲート電極溝２２の２つの側面２２ａにそれぞれゲート電極形成用導電膜９６よりなるゲート電極２５を形成する。ゲート電極２５は、Ｙ方向に延在する電極であり、Ｘ方向に対して複数形成される。この方法を用いることにより、ゲート電極２５の上面は、ゲート絶縁膜２４と接する部分から下方に延びるテーパー形状となっている。また、ゲート電極２５のゲート絶縁膜２４と接する部分は、ピラー２３の上面よりも低い位置に存在する。
【０１１６】
また、ゲート電極溝２２に配置された２つのゲート電極２５間に位置するゲート絶縁膜２４、ゲート電極溝形成用マスク９３から露出された突出部１８Ａ、及びゲート電極溝形成用マスク９３の上部はゲート電極形成用導電膜９６から露出される。
【０１１７】
次いで、ゲート電極２５をマスクとするイオン注入により、活性領域１９のうち、ゲート電極２５間に位置するゲート電極溝２２の底面２２ｂに選択的にｎ型不純物（例えば、リン（Ｐ）やヒ素（Ａｓ）等）をドープする。
その後、半導体基板１５を熱処理して、ｎ型不純物を半導体基板１５に拡散させることで、ゲート電極溝２２の底に、上面２７ａがゲート電極溝２２の底面２２ｂと一致し、かつｎ型不純物拡散領域よりなる第１の不純物拡散領域２７を形成する。
【０１１８】
このとき、第１の不純物拡散領域２７は、第１の不純物拡散領域２７の底が、第１及び第２の素子分離領域１７，１８の下端よりも上方に配置されるように形成する。
また、第１の不純物拡散領域２７の端は、同一のゲート電極溝２２に配置された２つのゲート電極２５と重なるように形成する。
つまり、第１の不純物拡散領域２７は、同一のゲート電極溝２２に配置された２つのゲート電極２５に対して共通の不純物拡散領域（ソース／ドレイン領域）として機能する。
【０１１９】
次いで、図１３Ａ，図１３Ｂ、及び図１３Ｃに示す工程では、周知の手法により、ゲート絶縁膜２４及びゲート電極２５が形成されたゲート電極溝２２、及びゲート電極溝用開口溝９３Ａ（言い換えれば、ゲート電極溝形成用マスク９３間に形成された空間）を埋め込むと共に、上面がゲート電極溝形成用マスク９３に対して面一とされた第１の埋め込み絶縁膜３１を形成する。
これにより、ゲート電極溝２２に配置されたゲート電極２５が、第１の埋め込み絶縁膜３１で覆われる。
【０１２０】
具体的には、第１の埋め込み絶縁膜３１は、例えば、下記方法により形成することができる。始めに、周知の手法（例えば、ＣＶＤ法）により、ゲート絶縁膜２４及びゲート電極２５が形成されたゲート電極溝２２、及びゲート電極溝用開口溝９３Ａを埋め込む厚さで、第１の埋め込み絶縁膜３１の母材となるシリコン酸化膜９８を成膜する。
【０１２１】
次いで、ＣＭＰ法により、ゲート電極溝形成用マスク９３の上面よりも上方に形成された余分なシリコン酸化膜９８を研磨して除去する。このとき、突出部１８Ａのうち、ゲート電極溝形成用マスク９３の上面から突出した部分も除去される。
【０１２２】
これにより、上面がゲート電極溝形成用マスク９３の上面に対して面一とされた第１の埋め込み絶縁膜３１が形成されると共に、突出部１８Ａの上面がゲート電極溝形成用マスク９３の上面に対して面一となる。
また、余分なシリコン酸化膜９８を研磨する際、シリコン窒化膜９１よりなるゲート電極溝形成用マスク９３を研磨のストッパ膜として機能させることができる。
【０１２３】
次いで、図１４Ａ，図１４Ｂ、及び図１４Ｃに示す工程では、図１３Ａ、図１３Ｂ、及び図１３Ｃに示す構造体の上面（具体的には、突出部１８Ａの上面、第１の埋め込み絶縁膜３１の上面３１ａ、及びゲート電極溝形成用マスク９３の上面）に、フォトリソグラフィ技術により、複数の開口部１０１Ａを有したコンタクト孔形成用マスク１０１を形成する。
このとき、開口部１０１Ａは、第１の不純物拡散領域２７の上方に位置する第１の埋め込み絶縁膜３１の上面３１ａを露出するように形成する。
【０１２４】
次いで、図１５Ａ，図１５Ｂ、及び図１５Ｃに示す工程では、コンタクト孔形成用マスク１０１を介した異方性エッチング（例えば、異方性ドライエッチング）により、開口部１０１Ａの下方に位置する第１の埋め込み絶縁膜３１及びパッド絶縁膜２４を除去することで、ゲート電極２５間に配置された第１の埋め込み絶縁膜３１及びパッド絶縁膜２４を貫通し、かつ第１の不純物拡散領域２７の上面２７ａを露出するコンタクト孔３２を形成する。
【０１２５】
なお、本実施の形態では、コンタクト孔３２を開口する為にマスク１０１を使用しているが、他の方法を使用してもよい。例えば、図１３Ｂにて示される埋め込み絶縁膜３１を更に例えば膜８１の程度まで削り、マスク材を堆積し、埋め込み絶縁膜３１が露出するようにエッチバックして、ゲート電極溝２２の中央部分が露出しつつ、その溝２２の両サイドに形成されたサイドウォール形状のマスク１０１を形成し、そのマスク１０１を用いて埋め込み絶縁膜３１をエッチングすることにより、第１の不純物拡散領域２７の上面２７ａを露出させてもよい。
【０１２６】
次いで、図１６Ａ，図１６Ｂ、及び図１６Ｃに示す工程では、周知の手法により、コンタクト孔形成用マスク１０１を除去する。
次いで、周知の手法により、コンタクト孔３２の内壁を覆う第１のサイドウォール３３を形成する。第１のサイドウォール３３の母材となる絶縁膜としては、例えば、シリコン酸化膜（ＳｉＯ２膜）やシリコン窒化膜（ＳｉＮ膜）等を用いることができる。
【０１２７】
このように、コンタクト孔３２の内壁を覆う第１のサイドウォール３３を形成することにより、コンタクト孔３２内に形成されるビットコンタクトプラグ３４と該ビットコンタクトプラグ３４の周囲に配置されたゲート電極２５との間の絶縁性を十分に確保することができる。
なお、第１のサイドウォール３３は、必要に応じて形成すればよく、必ずしも形成する必要はない。
【０１２８】
次いで、周知の手法により、第１のサイドウォール３３を介して、コンタクト孔３２を埋め込むと共に、第１の埋め込み絶縁膜３１の上面３１ａ、突出部１８Ａの上面、及びゲート電極溝形成用マスク９３の上面を覆う導電膜１０３を成膜する。
具体的には、例えば、ＣＶＤ法により、ポリシリコン膜と、チタン膜（Ｔｉ膜）と、窒化チタン膜（ＴｉＮ膜）と、タングステン膜（Ｗ膜）と、を順次積層させることで導電膜１０３を形成する。
【０１２９】
これにより、コンタクト孔３２内に、導電膜１０３よりなるビットコンタクトプラグ３４が形成される。
なお、この段階では、複数のビットコンタクトプラグ３４は、ビットコンタクトプラグ３４の上方に配置された導電膜１０３を介して、電気的に接続されている。
【０１３０】
導電膜１０３は、導電膜１０３の上面１０３ａが平坦な面となるように形成する。導電膜１０３のうち、第１の埋め込み絶縁膜３１の上面３１ａ上に配置された膜は、後述する図１７Ａ、図１７Ｂ、及び図１７Ｃに示すビット線３５の母材となる。
そこで、導電膜１０３は、第１の埋め込み絶縁膜３１の上面３１ａ上に形成される導電膜１０３の厚さがビット線３５の所望の厚さと等しくなるように成膜する。
【０１３１】
次いで、周知の手法により、導電膜１０３の上面１０３ａを覆うシリコン酸化膜１０４を成膜する。シリコン酸化膜１０４は、後述する図１７Ａ、図１７Ｂ、及び図１７Ｃに示すビット線加工用マスク３７の母材となる絶縁膜である。
【０１３２】
次いで、図１７Ａ，図１７Ｂ、及び図１７Ｃに示す工程では、フォトリソグラフィ技術及び異方性ドライエッチング技術により、図１６Ａ，図１６Ｂ、及び図１６Ｃに示すシリコン酸化膜１０４をパターニングすることで、Ｘ方向に延在する複数の溝状開口部３７Ａを有し、かつシリコン酸化膜１０４よりなるビット線加工用マスク３７を形成する。
溝状開口部３７Ａは、ビット線３５の形成領域間に位置する導電膜１０３の上面１０３ａを露出するように形成する。
【０１３３】
次いで、ビット線加工用マスク３７をエッチングマスクとする異方性エッチング（例えば、異方性ドライエッチング）により、溝状開口部３７Ａの下方に位置する不要な導電膜１０３を除去して、突出部１８Ａの上面、第１の埋め込み絶縁膜３１の上面３１ａの一部、及びゲート電極溝形成用マスク９３の上面を露出させることで、導電膜１０３よりなり、かつＸ方向に延在するビット線３５が形成される。
【０１３４】
このとき、ビット線３５は、Ｙ方向に所定の間隔で複数形成される。また、ビット線３５は、ビットコンタクトプラグ３４の上端と一体とされる。
これにより、ビット線３５は、ビットコンタクトプラグ３４を介して、第１の不純物拡散領域２７と電気的に接続される。
また、複数のビット線３５を形成することで、ビット線３５間には、Ｘ方向に延在する第１の溝１０６（溝状開口部３７Ａ、及び溝状開口部３７Ａの下方に形成された溝部を含む溝）が形成される。
第１の溝１０６は、突出部１８Ａの上面、第１の埋め込み絶縁膜３１の上面３１ａの一部、及びゲート電極溝形成用マスク９３の上面を露出している。
【０１３５】
次いで、図１８Ａ，図１８Ｂ、及び図１８Ｃに示す工程では、周知の手法により第１の溝１０６を埋め込まない厚さで、突出部１８Ａの上面、第１の埋め込み絶縁膜３１の上面３１ａの一部、ビット線３５の側面、ビット線加工用マスク３７、及びゲート電極溝形成用マスク９３の上面を覆う第１の絶縁膜３８を形成する。
【０１３６】
具体的には、例えば、ＣＶＤ法により、シリコン酸化膜（ＳｉＯ２膜）を成膜することで、該シリコン酸化膜（ＳｉＯ２膜）よりなる第１の絶縁膜３８を形成する。第１の絶縁膜３８は、後述する図２０Ａ、図２０Ｂ、及び図２０Ｃに示す工程で形成されるビット線保護膜３９の母材となる絶縁膜である。
【０１３７】
次いで、第１の溝１０６を埋め込まない厚さで、第１の絶縁膜３８の表面を覆う第２の絶縁膜４２を形成する。
具体的には、例えば、ＣＶＤ法により、第１の絶縁膜３８の表面を覆うシリコン窒化膜（ＳｉＮ膜）を成膜することで、該シリコン窒化膜（ＳｉＮ膜）よりなる第２の絶縁膜４２を形成する。
【０１３８】
次いで、第２の絶縁膜４２の表面に、第１及び第２の絶縁膜１０７，４２を介して、第１の溝１０６を埋め込むと共に、上面が平坦な面とされた第１の層間絶縁膜４４を形成する。
具体的には、以下の方法により、第１の層間絶縁膜４４を形成する。始めに、周知の手法により、第２の絶縁膜４２の表面に、第１及び第２の絶縁膜１０７，４２を介して、第１の溝１０６を埋め込む厚さとされたシリコン酸化膜１０８を成膜する。その後、ＣＭＰ法により、シリコン酸化膜１０８を研磨することで、上面４４ａが平坦な面とされ、かつシリコン酸化膜１０８よりなる第１の層間絶縁膜４４が形成される。
また、シリコン酸化膜１０８を研磨する際は、ビット線加工用マスク３７の上方に配置される第１の層間絶縁膜４４が所定の厚さとなるように、シリコン酸化膜１０８の研磨量を調整する。
【０１３９】
次いで、図１９Ａ，図１９Ｂ、及び図１９Ｃに示す工程では、周知の手法により、第１の層間絶縁膜４４の上面４４ａに、第２の素子分離領域１８、及び第２の素子分離領域１８の両側に配置されたピラー２３の上方に位置する第１の層間絶縁膜４４の上面４４ａを露出する第１の開口溝４５Ａを有するコンタクト孔形成用マスク４５を形成する。
【０１４０】
具体的には、以下の方法により、コンタクト孔形成用マスク４５を形成する。始めに、例えば、ＣＶＤ法により、第１の層間絶縁膜４４の上面４４ａを覆うシリコン窒化膜１１１を成膜する。シリコン窒化膜１１１は、コンタクト孔形成用マスク４５の母材となる絶縁膜である。
【０１４１】
次いで、フォトリソグラフィ技術及び異方性ドライエッチング技術により、シリコン窒化膜１１１をパターニングする。これにより、Ｙ方向に延在する第１の開口溝４５Ａを有し、かつシリコン窒化膜１１１よりなるコンタクト孔形成用マスク４５が形成される。Ｘ方向における第１の開口溝４５Ａの幅は、Ｘ方向における第１の溝１０６の幅と略等しくすることができる。
【０１４２】
次いで、図２０Ａ，図２０Ｂ、及び図２０Ｃに示す工程では、コンタクト孔形成用マスク４５をエッチングマスクとする異方性エッチング（例えば、異方性ドライエッチング）により、第１の開口溝４５Ａの下方に位置する不要な第１の層間絶縁膜４４を選択的に除去することで、第２の絶縁膜４２の表面を露出させる（第１のエッチングステップ）。
このときのエッチング条件としては、シリコン酸化膜１０８よりなる第１の層間絶縁膜４４がエッチングされやすく、かつシリコン窒化膜（ＳｉＮ膜）よりなる第２の絶縁膜４２がエッチングされにくい第１のエッチング条件を用いる。
【０１４３】
これにより、第２の絶縁膜４２を、第１の層間絶縁膜４４をエッチングする際のエッチングストッパ膜として利用することが可能となるので、半導体基板１５面内において、不要な第１の層間絶縁膜４４を精度良く除去することができる。
この段階では、図１９Ｂに示すように、第１の開口溝４５Ａの下方に、第２の絶縁膜４２が残存している。
【０１４４】
次いで、第２の絶縁膜４２及びゲート電極溝形成用マスク９３がエッチングされやすく、かつ第２の素子分離用絶縁膜１８−２（第２の素子分離領域１８を構成する絶縁膜）、及び第１の埋め込み絶縁膜３１がエッチングされにくい第２のエッチング条件を用いた異方性エッチング（例えば、異方性ドライエッチング）により、第１の開口溝４５Ａの下方に位置する第１の絶縁膜３８、第２の絶縁膜４２、及びゲート電極溝形成用マスク９３を除去する（第２のエッチングステップ）。
【０１４５】
上記第２のエッチング条件は、シリコン窒化膜（ＳｉＮ膜）がエッチングされやすく、シリコン酸化膜（ＳｉＯ２膜）がエッチングされにくい条件である。
【０１４６】
上記第２のエッチングステップにより、第１の開口溝４５Ａの下方に位置する第１の絶縁膜３８を除去することで、第１の絶縁膜３８よりなり、かつビット線３５の側面を覆うビット線保護膜３９が形成される。
【０１４７】
また、上記第１及び第２のエッチングステップを行い、第１の開口溝４５Ａの下方に位置する第１の絶縁膜３８、第２の絶縁膜４２、第１の層間絶縁膜４４、及びゲート電極溝形成用マスク９３を除去することで、ゲート電極溝形成用マスク９３が除去された部分に、半導体基板１５の主面１５ａを露出する容量コンタクト孔４７と、容量コンタクト孔４７と一体とされ、かつ第１の開口溝４５Ａと容量コンタクト孔４７との間に配置された第２の溝１１３と、を一括形成される（エッチング工程）。
【０１４８】
容量コンタクト孔４７は、１つの活性領域１９に対して２つ形成される。容量コンタクト孔４７の開口径は、ピラー２３の厚さＭ１と等しい。
容量コンタクト孔４７を形成後において、コンタクト孔形成用マスク４５は、第１の層間絶縁膜４４上に残存している。残存したコンタクト孔形成用マスク４５は、除去することなく、層間絶縁膜として機能させる。
【０１４９】
また、第２の絶縁膜４２及びゲート電極溝形成用マスク９３をエッチングする際、シリコン窒化膜１１１よりなるコンタクト孔形成用マスク４５もエッチングされるが、図２０Ａ、図２０Ｂ、及び図２０Ｃに示す工程におけるコンタクト孔形成用マスク４５のエッチング量を考慮して、先に説明した図１９Ａ、図１９Ｂ，及び図１９Ｃに示す工程において、シリコン窒化膜１１１の厚さを厚くすることで、コンタクト孔形成用マスク４５を残存させた状態で、容量コンタクト孔４７を形成することができる。
【０１５０】
次いで、第１の埋め込み絶縁膜３１及び突出部１８Ａをマスクとするイオン注入により、容量コンタクト孔４７が露出する半導体基板１５の主面１５ａ（活性領域１９の一部）に選択的にｎ型不純物（例えば、リン（Ｐ）やヒ素（Ａｓ）等）をドープする。
その後、半導体基板１５を熱処理して、ｎ型不純物を半導体基板１５に拡散させることで、ピラー２３の上端（言い換えれば、半導体基板１５の主面１５ａ）に、上面４９ａが半導体基板１５の主面１５ａと一致し、かつｎ型不純物拡散領域よりなる第２の不純物拡散領域４９が形成される。第２の不純物拡散領域４９は、１つの活性領域１９に対して２つ形成される。第２の不純物拡散領域４９の下面は、ゲート絶縁膜２４と接するゲート電極２５のテーパー状の上面の端部よりも低く位置している。
【０１５１】
また、第２の不純物拡散領域４９を形成することで、１つの活性領域１９に、ゲート絶縁膜２４、ゲート電極２５、第１の不純物拡散領域２７、及び第２の不純物拡散領域４９を有するトランジスタ５０が２つ形成される。トランジスタ５０としては、例えば、ＭＯＳトランジスタを用いることができる。
【０１５２】
次いで、図２１Ａ，図２１Ｂ、及び図２１Ｃに示す工程では、周知の手法により、一方の容量コンタクト孔４７を埋め込むと共に、該一方の容量コンタクト孔４７から第２の溝１１３の一方の側面、及び第１の開口溝４５Ａの一方の側面に亘って配置される第１の容量コンタクトプラグ５２−１と、他方の容量コンタクト孔４７を埋め込むと共に、他方の容量コンタクト孔４７から第２の溝１１３の他方の側面、及び第１の開口溝４５Ａの他方の側面に亘って配置される第２の容量コンタクトプラグ５２−２と、を一括形成する。
【０１５３】
具体的には、以下の方法により、下端が第２の不純物拡散領域４９と接触する第１及び第２の容量コンタクトプラグ５２−１，５２−２を形成する。
始めに、容量コンタクト孔４７を埋め込み、かつ第２の溝１１３及び第１の開口溝４５Ａを埋め込まない厚さで、容量コンタクト孔４７内、第２の溝１１３の内面、及びコンタクト孔形成用マスク４５を覆うプラグ形成用導電膜１１８を形成する。
【０１５４】
具体的には、例えば、ＣＶＤ法により、チタン膜（Ｔｉ膜）と、窒化チタン膜（ＴｉＮ膜）と、タングステン膜（Ｗ膜）と、を順次積層させることで、積層されたチタン膜（Ｔｉ膜）、窒化チタン膜（ＴｉＮ膜）、及びタングステン膜（Ｗ膜）よりなるプラグ形成用導電膜１１８を形成する。
このとき、突出部１８Ａの上面、及びコンタクト孔形成用マスク４５の上面にもプラグ形成用導電膜１１８が成膜される。プラグ形成用導電膜１１８は、図１Ｂに示すゲート電極２５の母材となる膜である。
【０１５５】
次いで、周知の手法により、プラグ形成用導電膜１１６の表面うち、第１の開口溝４５Ａ内、及び第２の溝１１３内に配置され、かつ第２の素子分離領域１８の延在方向に対して直交する方向において対向する２面１１６ａに、それぞれ第２のサイドウォール５４を形成する。
【０１５６】
具体的には、以下の方法により、第２のサイドウォール５４を形成する。始めに、第１の開口溝４５Ａ及び第２の溝１１３を埋め込まない厚さで、プラグ形成用導電膜１１８の表面を覆うシリコン酸化膜１１８を成膜する。次いで、シリコン酸化膜１１８が選択的にエッチングされる条件を用いた異方性エッチング（例えば、異方性ドライエッチング）により、シリコン酸化膜１１８をエッチバックする。
これにより、プラグ形成用導電膜１１６の表面うち、第２の素子分離領域１８の延在方向に対して直交する方向において対向する２面１１６ａに、シリコン酸化膜１１８よりなる第２のサイドウォール５４が形成される。
【０１５７】
また、第２のサイドウォール５４は、第２のサイドウォール５４の上端面がコンタクト孔形成用マスク４５の上面に対して面一になるようにするとよい。
第２のサイドウォール５４は、プラグ形成用導電膜１１８のうち、ゲート電極２５の母材となる部分を保護する機能を有する。
【０１５８】
次いで、図２２Ａ、図２２Ｂ、及び図２２Ｃに示す工程では、プラグ形成用導電膜１１８を選択的にエッチング可能な条件を用いた異方性エッチング（例えば、異方性ドライエッチング）により、突出部１８Ａの上面及びコンタクト孔形成用マスク４５の上面が露出するまで、プラグ形成用導電膜１１８をエッチバックする。
【０１５９】
これにより、プラグ形成用導電膜１１８よりなり、容量コンタクト孔４７を充填すると共に、ビット線保護膜３９の側面、第２の絶縁膜４２の側面、第１の層間絶縁膜４４の側面、及びコンタクト孔形成用マスク４５の側面を覆う第１及び第２の容量コンタクトプラグ５２−１，５２−２が形成される。
【０１６０】
このとき、プラグ形成用導電膜１１８がエッチングされやすく、かつ第２のサイドウォール５４がエッチングされにくいエッチング条件を用いることで、第２のサイドウォール５４で覆われたプラグ形成用導電膜１１８がエッチングされることを抑制可能となる。
これにより、第１及び第２の容量コンタクトプラグ５２−１，５２−２を形成する際の異方性エッチングにより、第１及び第２の容量コンタクトプラグ５２−１，５２−２の上部（第１及び第２の容量コンタクトプラグ５２−１，５２−２のうち、容量コンタクト孔４７よりも上方に配置された部分）の幅が狭くなることを抑制できる。
【０１６１】
第１及び第２の容量コンタクトプラグ５２−１，５２−２は、容量コンタクト孔４７を充填するように形成されることで、第２の不純物拡散領域４９の上面４９ａと接触する。これにより、第１及び第２の容量コンタクトプラグ５２−１，５２−２は、第２の不純物拡散領域４９と電気的に接続される。
また、第１及び第２の容量コンタクトプラグ５２−１，５２−２を形成することで、対向配置された第２のサイドウォール５４間に、突出部１８Ａの上面を露出する第３の溝５６が形成される。
【０１６２】
次いで、図２３Ａ、図２３Ｂ、及び図２３Ｃに示す工程では、周知の手法により、第３の溝５６を埋め込み、かつ上面がコンタクト孔形成用マスク４５の上面に対して面一とされた第２の埋め込み絶縁膜５７を形成する。
具体的には、以下の方法により、第２の埋め込み絶縁膜５７を形成する。始めに、周知の手法（例えば、ＣＶＤ法）により、第３の溝５６を埋め込むように、第２の埋め込み絶縁膜５７の母材となるシリコン酸化膜（ＳｉＯ２膜）を成膜する。
【０１６３】
この段階では、コンタクト孔形成用マスク４５の上面、第１及び第２の容量コンタクトプラグ５２−１，５２−２の上端面、及び第２のサイドウォール５４の上端面にもシリコン酸化膜（ＳｉＯ２膜）が成膜される。
その後、ＣＭＰ法により、コンタクト孔形成用マスク４５の上面よりも上方に形成された不要なシリコン酸化膜（ＳｉＯ２膜）を研磨して除去することで、シリコン酸化膜（ＳｉＯ２膜）よりなる第２の埋め込み絶縁膜５７を形成する。
【０１６４】
次いで、図２４Ａ、図２４Ｂ、及び図２４Ｃに示す工程では、周知の手法により、コンタクト孔形成用マスク４５の上面、第１及び第２の容量コンタクトプラグ５２−１，５２−２の上端面、第２のサイドウォール５４の上端面、及び第２の埋め込み絶縁膜５７の上面を覆う第２の層間絶縁膜６１を形成する。
具体的には、例えば、ＣＶＤ法を用いて、シリコン酸化膜（ＳｉＯ２膜）を成膜することで、該シリコン酸化膜（ＳｉＯ２膜）よりなる第２の層間絶縁膜６１を形成する。
【０１６５】
次いで、フォトリソグラフィ技術及び異方性ドライエッチング技術により、第２の層間絶縁膜６１に、第１及び第２の容量コンタクトプラグ５２−１，５２−２の上端面を露出するシリンダ孔６２を形成する。シリンダ孔６２は、各第１及び第２の容量コンタクトプラグ５２−１，５２−２に対してそれぞれ１つ形成する。
【０１６６】
次いで、周知の手法により、第１及び第２の容量コンタクトプラグ５２−１，５２−２の上端に、それぞれ記憶素子としてキャパシタ６５を形成する。
具体的には、以下の方法により、キャパシタ６５を形成する。始めに、シリンダ孔６２の内面を覆い、王冠形状とされた下部電極７４を形成する。
下部電極７４は、シリンダ孔６２を埋め込まない厚さで形成する。また、下部電極７４を構成する導電膜としては、例えば、窒化チタン膜（ＴｉＮ膜）を用いることができる。
【０１６７】
次いで、周知の手法により、王冠形状とされた下部電極７４を埋め込まない厚さで、下部電極７４の内面及び第２の層間絶縁膜の上面を覆う容量絶縁膜７５を形成する。
具体的には、例えば、ＣＶＤ法或いはＡＬＤ法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）を用いて、酸化アルミニウム膜(Ａｌ２Ｏ３膜)と、酸化ジルコニウム（ＺｒＯ膜）と、を交互に積層させることで容量絶縁膜７５を形成する。
【０１６８】
次いで、周知の手法により、容量絶縁膜７５の表面を覆うと共に、容量絶縁膜７５を介して、複数の下部電極７４内を埋め込む上部電極７６を形成することで、下部電極７４、容量絶縁膜７５、及び上部電極７６を有し、かつ第１及び第２の容量コンタクトプラグ５２−１，５２−２上に配置されたキャパシタ６５（記憶素子）が形成される。
また、キャパシタ６５が形成されることで、１つのトランジスタ５０と、第１及び第２の容量コンタクトプラグ５２−１，５２−２のいずれかを介して、該トランジスタ５０と電気的に接続されたキャパシタ６５と、を有するセル６６が複数形成される。
【０１６９】
上部電極７６は、上部電極７６の上面が、容量絶縁膜６６よりも上方に配置され、かつ平坦な面となるように形成する。上部電極７６の母材となる導電膜としては、例えば、窒化チタン膜（ＴｉＮ膜）を用いることができる。
【０１７０】
次いで、周知の手法により、上部電極７６の上面を覆う第３の層間絶縁膜６７を形成する。具体的には、例えば、ＣＶＤ法を用いて、シリコン酸化膜（ＳｉＯ２膜）を成膜することで、シリコン酸化膜（ＳｉＯ２膜）よりなる第３の層間絶縁膜６７を形成する。
次いで、周知の手法により、上部電極７６上に位置する第３の層間絶縁膜６７を貫通し、下端が上部電極７６と接続されたビア６８を形成する。このとき、ビア６８は、ビア６８の上端面が第３の層間絶縁膜６７の上面に対して面一となるように形成する。
【０１７１】
次いで、周知の手法により、第３の層間絶縁膜６７の上面に、ビア６８の上端と接続される配線６９を形成する。これにより、配線６９は、ビア６８を介して、キャパシタ６５と電気的に接続される。
次いで、周知の手法により、第３の層間絶縁膜６７の上面に、配線６９を覆う保護膜７２を形成する。保護膜７２としては、例えば、パッシベーション膜を用いることができる。
これにより、本実施の形態の半導体装置１０が製造される。
【０１７２】
本実施の形態の半導体装置の製造方法によれば、第２の素子分離領域１８の延在方向（Ｙ方向）に対して直交する方向（Ｘ方向）において対向する突出部１８Ａの２つの側面１８ａ（第２の素子分離領域１８の構成要素のうちの１つ）に、ゲート電極溝形成用マスク９３を形成し、その後、ゲート電極溝形成用マスク９３を介して、半導体基板１５及び第１の素子分離領域１７を異方性エッチングしてゲート電極溝２２を形成することにより、第２の素子分離領域１８に対するゲート電極溝２２の位置ずれを抑制可能となるので、活性領域１９に形成されるトランジスタ５０の特性が悪くなることを抑制できる。
【０１７３】
また、第２の素子分離領域１８に対するゲート電極溝２２の位置ずれが抑制されることで、第１及び第２の容量コンタクトプラグ５２−１，５２−２及びビットコンタクトプラグ３４を形成した際、第２の素子分離領域１８に対するゲート電極溝２２の位置ずれに起因する第１及び第２の容量コンタクトプラグ５２−１，５２−２、及びビットコンタクトプラグ３４とゲート電極２５との間のショートの発生を抑制できる。
【０１７４】
また、Ｘ方向におけるゲート電極溝形成用マスク９３の厚さを薄くすることで、第２の素子分離領域１８とゲート電極溝２２との間に形成され、かつゲート絶縁膜２４を介してゲート電極２２が形成されるピラー２３（ゲート電極溝２２の側面２２ａを構成する部分）の厚さを容易に薄くすることが可能となる。
これにより、電子の散乱先の状態密度が低下し、電子の移動度が向上するため、トランジスタ５０の特性を向上させることができる。
【０１７５】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【０１７６】
本実施の形態では、半導体装置１０の一例として、ＤＲＡＭを例に挙げて説明したが、本発明は、ＤＲＡＭ以外の半導体記憶装置や、これ以外の半導体装置にも適用可能である。
【産業上の利用可能性】
【０１７７】
本発明は、半導体装置及びその製造方法に適用可能である。
【符号の説明】
【０１７８】
１０…半導体装置、１１…メモリセル部、１５…半導体基板、１５ａ…主面、１７…第１の素子分離領域、１７−１…第１の素子分離溝、１７−２…第１の素子分離用絶縁膜、１８…第２の素子分離領域、１８ａ…側面、１８Ａ…突出部、１８−１…第２の素子分離溝、１８−２…第２の素子分離用絶縁膜、１９…活性領域、２２…ゲート電極溝、２２ａ，２３ａ…側面、２２ｂ…底面、２２ｃ…内面、２３…ピラー、２４…ゲート絶縁膜、２５…ゲート電極、２７…第１の不純物拡散領域、２７ａ，３１ａ，４４ａ，４９ａ，１０３ａ…上面、３１…第１の埋め込み絶縁膜、３２…コンタクト孔、３３…第１のサイドウォール、３４…ビットコンタクトプラグ、３５…ビット線、３７…ビット線加工用マスク、３７Ａ…溝状開口部、３８…第１の絶縁膜、３９…ビット線保護膜、４２…第２の絶縁膜、４４…第１の層間絶縁膜、４５…コンタクト孔形成用マスク、４５Ａ…第１の開口溝、４７…容量コンタクト孔、４９…第２の不純物拡散領域、５０…トランジスタ、５２−１…第１の容量コンタクトプラグ、５２−２…第２の容量コンタクトプラグ、５４…第２のサイドウォール、５６…第３の溝、５７…第２の埋め込み絶縁膜、６１…第２の層間絶縁膜、６２…シリンダ孔、６５…キャパシタ、６６…セル、６７…第３の層間絶縁膜、６８…ビア、６９…配線、７２…保護膜、７４…下部電極、７５…容量絶縁膜、７６…上部電極、８１…パッド酸化膜、８２，８５，９１，１１１…シリコン窒化膜、８３…第１の素子分離溝形成用マスク、８３Ａ…第１の素子分離用開口溝、８６…第２の素子分離溝形成用マスク、８６Ａ…第２の素子分離用開口溝、９８，１０４，１０８，１１８…シリコン酸化膜、９３…ゲート電極溝形成用マスク、９３Ａ…ゲート電極溝用開口溝、９６…ゲート電極形成用導電膜、１０１…コンタクト孔形成用マスク、１０１Ａ…開口部、１０３…導電膜、１０６…第１の溝、１１３…第２の溝、１１６…プラグ形成用導電膜、１１６ａ…面、Ｄ１…深さ、Ｍ１，Ｍ２，Ｍ３，Ｍ４…厚さ、Ｗ１…幅
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１９Ａ】
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【図１９Ｂ】
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【図１９Ｃ】
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【図２０Ａ】
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【図２０Ｂ】
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【図２０Ｃ】
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【図２１Ａ】
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【図２１Ｂ】
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【図２１Ｃ】
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【図２２Ａ】
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【図２２Ｂ】
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【図２２Ｃ】
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【図２３Ａ】
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【図２３Ｂ】
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【図２３Ｃ】
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【図２４Ａ】
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【図２４Ｂ】
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【図２４Ｃ】
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【図２５】
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【図２６】
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