(57)【要約】      （修正有）【課題】半導体装置における不具合の発生を抑制するとともに、製造工程の増加を抑制する。【解決手段】基板2の第１の深さから第１の深さより深い第２の深さに、第１導電型の第１ウェル31を形成し、第１領域における基板内であって、基板の表面から第３の深さに、第１導電型の第２ウェル21Aを形成し、第１領域における第２ウェルの下方に位置する第１ウェルと重なる位置に、第１領域における基板内であって、第２ウェルの下方に第２の導電型の第３ウェル32Aを形成し、第１領域における基板内であって、基板の表面から第４の深さに、第２ウェルの水平方向で第２ウェルを囲む第２導電型の第４ウェル22Aを形成し、第２領域における基板内であって、第２領域における第１ウェルの上方に、第１導電型の第５ウェル41Aを形成し、第２領域における基板内であって、第２領域における第１ウェルの上方に、第２導電型の第６ウェル42を形成する。【選択図】図１
2015090958.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のイオン注入を行うことにより、基板内であって、前記基板の第１の深さから前記第１の深さより深い第２の深さに、前記第１導電型の第１ウェルを形成する工程と、
前記基板の第１領域に前記第１導電型のイオン注入を行うことにより、前記第１領域における前記基板内であって、前記基板の表面から第３の深さに、前記第１導電型の第２ウェルを形成する工程と、
前記基板の前記第１領域に前記第１導電型と異なる第２導電型のイオン注入を行うことにより、前記第１領域における前記第２ウェルの下方に位置する前記第１ウェルと重なる位置に、前記第１領域における前記基板内であって、前記第２ウェルの下方に前記第２の導電型の第３ウェルを形成する工程と、
前記基板の前記第１領域に前記第２導電型のイオン注入を行うことにより、前記第１領域における前記基板内であって、前記基板の表面から第４の深さに、前記第２ウェルの水平方向で前記第２ウェルを囲む前記第２導電型の第４ウェルを形成する工程と、
前記基板の第２領域に前記第１導電型のイオン注入を行うことにより、前記第２領域における前記基板内であって、前記第２領域における前記第１ウェルの上方に、前記第１導電型の第５ウェルを形成する工程と、
前記基板の前記第２領域に前記第２導電型のイオン注入を行うことにより、前記第２領域における前記基板内であって、前記第２領域における前記第１ウェルの上方に、前記第２導電型の第６ウェルを形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記第３ウェルを形成する工程は、前記基板の第３領域に、前記第２の導電型のイオン注入を行うことにより、前記第３領域における前記基板内に形成されている前記第１ウェルと重なる位置に、前記第３領域における前記基板内であって、前記基板の第５の深さから前記第５の深さより深い第６の深さに、前記第２導電型の第７ウェルを形成する工程を含み、
前記第４ウェルを形成する工程は、前記基板の前記第３領域に前記第２導電型のイオン注入を行うことにより、前記第３領域における前記基板内であって、前記第７ウェルの上方に前記第２導電型の第８ウェルを形成する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第３ウェルを形成する工程では、前記第３ウェルの外縁部の位置が、平面視で前記第２ウェルの外縁部の位置よりも外側になるように、前記第３ウェルを形成し、
前記第４ウェルを形成する工程では、前記第４ウェルの底部の位置が、前記第２ウェルの底部の位置よりも深くなるように、前記第４ウェルを形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第１領域の前記基板上に第１ゲート絶縁膜と、前記第１ゲート絶縁膜上にフローティングゲートと、前記フローティングゲート上に中間絶縁膜と、前記中間絶縁膜上にコントロールゲートと、を形成する工程と、
前記第２領域の前記基板上に第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に第１ゲート電極と、を形成する工程と、
を備えることを特徴とする請求項１から３の何れか１項に記載の半導体装置の製造方法。
【請求項５】
前記第１領域の前記基板上に第１ゲート絶縁膜と、前記第１ゲート絶縁膜上にフローティングゲートと、前記フローティングゲート上に中間絶縁膜と、前記中間絶縁膜上にコントロールゲートと、を形成する工程と、
前記第２領域の前記基板上に第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に第１ゲート電極と、を形成する工程と、
前記第３領域の前記基板上に第３ゲート絶縁膜と、前記第３ゲート絶縁膜上に前記第１ゲート電極よりもゲート長の短い第２ゲート電極と、を形成する工程と、
を備えることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項６】
前記第１導電型はＰ型であり、
前記第２導電型はＮ型であることを特徴とする請求項１から５の何れか一項に記載の半導体装置の製造方法。
【請求項７】
第１領域及び第２領域を有する基板と、
前記第１領域及び前記第２領域を含む前記基板の第１の深さから前記第１の深さより深い第２の深さに形成された第１導電型の第１ウェルと、
前記第１領域の前記基板の表面から第３の深さに形成された前記第１導電型の第２ウェルと、
前記第１領域の前記基板に形成され、前記第２ウェルの下方で前記第１領域の前記第１ウェルと重なって位置する、前記第１の導電型とは異なる第２の導電型の第３ウェルと、
前記第１領域の前記基板の表面から第４の深さに形成され、前記第２ウェルの水平方向で前記第２ウェルを囲んで位置する、前記第２の導電型の第４ウェルと、
前記第２領域の前記基板に形成され、前記第２領域の前記第１ウェルの上方に位置する、前記第１導電型の第５ウェルと、
前記第２領域の前記基板に形成され、前記第２領域の前記第１ウェルの上方に位置する、前記第２導電型の第６ウェルと、
を備えることを特徴とする半導体装置。
【請求項８】
前記第１ウェルは前記基板の第３領域にも形成され、
前記基板の前記第３領域の前記基板の第５の深さから前記第５の深さより深い第６の深さに形成され、前記第３領域の前記第１ウェルと重なって位置し、前記第２導電型の第７ウェルと、
前記基板の前記第３領域の前記第７ウェルの上方に形成され、前記第２導電型の第８ウェルと、
を備えることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第１領域の前記基板上に第１ゲート絶縁膜と、前記第１ゲート絶縁膜上にフローティングゲートと、前記フローティングゲート上に中間絶縁膜と、前記中間絶縁膜上にコントロールゲートとを有し、
前記第２領域の前記基板上に第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に第１ゲート電極とを有することを特徴とする請求項７または８に記載の半導体装置。
【請求項１０】
前記第１領域の前記基板上に第１ゲート絶縁膜と、前記第１ゲート絶縁膜上にフローティングゲートと、前記フローティングゲート上に中間絶縁膜と、前記中間絶縁膜上にコントロールゲートとを有し、
前記第２領域の前記基板上に第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に第１ゲート電極とを有し、
前記第３領域の前記基板上に第３ゲート絶縁膜と、前記第３ゲート絶縁膜上に、前記第１ゲート電極よりもゲート長の短い第２ゲート電極とを有することを特徴とする請求項８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
ＳＲＡＭ（Static Random Access Memory）は、ワード線によって選択される転送トラ
ンジスタと、転送トランジスタを介してビット線に接続された二つのＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータとを備える半導体素子である。ＣＭＯＳ
インバータは、Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタを有している。Ｎ型ＭＯＳトランジスタは、半導体基板のＰ型ウェル領域（Ｐウェル）に形成され、Ｐ型ＭＯＳトランジスタは、半導体基板のＮ型ウェル領域（Ｎウェル）に形成される。
【０００３】
ＣＭＯＳインバータは、ウェル領域によって半導体基板とトランジスタとを電気的に分離しているため、電源−ＧＮＤ端子間において、半導体基板にｐｎｐｎ構造の寄生サイリスタが形成されている。ＳＲＡＭに放射線が照射されると、寄生サイリスタが導通状態となり、電源−ＧＮＤ間を電流が流れ続けるラッチアップ（ＳＥＬ、Single Event Latch up）が発生する場合がある。半導体基板におけるＳＲＡＭが形成される領域（以下、ＳＲ
ＡＭ領域と示す。）の下方に不純物濃度が濃いＰウェルを形成して半導体基板の抵抗を下げることにより、ラッチアップ等の不具合の発生を抑制している。
【０００４】
半導体基板の高耐圧領域やＩ／Ｏ（Input Output）領域には、Ｐウェルの周囲をＮウェルで取り囲むトリプルウェル構造が形成されている。ＳＲＡＭ及びトリプルウェル構造を有する半導体基板に対して、ＳＲＡＭ領域の下方にＰウェルを形成することがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平５−２６７６０６号公報
【特許文献１】特開平１０−１３５３５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本件は、半導体装置における不具合の発生を抑制するとともに、製造工程の増加を抑制する技術の提供を目的とする。
【課題を解決するための手段】
【０００７】
本件の一観点による半導体装置の製造方法は、第１導電型のイオン注入を行うことにより、基板内であって、前記基板の第１の深さから前記第１の深さより深い第２の深さに、前記第１導電型の第１ウェルを形成する工程と、前記基板の第１領域に前記第１導電型のイオン注入を行うことにより、前記第１領域における前記基板内であって、前記基板の表面から第３の深さに、前記第１導電型の第２ウェルを形成する工程と、前記基板の前記第１領域に前記第１導電型と異なる第２導電型のイオン注入を行うことにより、前記第１領域における前記第２ウェルの下方に位置する前記第１ウェルと重なる位置に、前記第１領域における前記基板内であって、前記第２ウェルの下方に前記第２の導電型の第３ウェルを形成する工程と、前記基板の前記第１領域に前記第２導電型のイオン注入を行うことにより、前記第１領域における前記基板内であって、前記基板の表面から第４の深さに、前記第２ウェルの水平方向で前記第２ウェルを囲む前記第２導電型の第４ウェルを形成する工程と、前記基板の第２領域に前記第１導電型のイオン注入を行うことにより、前記第２領域における前記基板内であって、前記第２領域における前記第１ウェルの上方に、前記
第１導電型の第５ウェルを形成する工程と、前記基板の前記第２領域に前記第２導電型のイオン注入を行うことにより、前記第２領域における前記基板内であって、前記第２領域における前記第１ウェルの上方に、前記第２導電型の第６ウェルを形成する工程と、を備える。
【発明の効果】
【０００８】
本件によれば、半導体装置における不具合の発生を抑制するとともに、製造工程の増加を抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】図１は、実施形態に係る半導体装置の構造を示す概略断面図である。
【図２】図２は、実施形態に係る半導体装置の製造工程の一例を示す断面図である。
【図３】図３は、実施形態に係る半導体装置の製造工程の一例を示す断面図である。
【図４】図４は、実施形態に係る半導体装置の製造工程の一例を示す断面図である。
【図５】図５は、実施形態に係る半導体装置の製造工程の一例を示す断面図である。
【図６】図６は、実施形態に係る半導体装置の製造工程の一例を示す断面図である。
【図７】図７は、実施形態に係る半導体装置の製造工程の一例を示す断面図である。
【図８】図８は、参考例に係る半導体装置の構造を示す概略断面図である。
【図９】図９は、半導体基板の部分平面図である。
【図１０】図１０は、実施形態に係る半導体装置の製造方法の一例における各工程を示す断面図である。
【図１１】図１１は、実施形態に係る半導体装置の製造方法の一例における各工程を示す断面図である。
【図１２】図１２は、実施形態に係る半導体装置の製造方法の一例における各工程を示す断面図である。
【図１３】図１３は、実施形態に係る半導体装置の製造方法の一例における各工程を示す断面図である。
【図１４】図１４は、実施形態に係る半導体装置の製造方法の一例における各工程を示す断面図である。
【図１５】図１５は、実施形態に係る半導体装置の製造方法の一例における各工程を示す断面図である。
【図１６】図１６は、実施形態に係る半導体装置の製造方法の一例における各工程を示す断面図である。
【図１７】図１７は、実施形態に係る半導体装置の製造方法の一例における各工程を示す断面図である。
【図１８】図１８は、実施形態に係る半導体装置の製造方法の一例における各工程を示す断面図である。
【図１９】図１９は、実施形態に係る半導体装置の製造方法の一例における各工程を示す断面図である。
【図２０】図２０は、実施形態に係る半導体装置の製造方法の一例における各工程を示す断面図である。
【図２１】図２１は、実施形態に係る半導体装置の製造方法の一例における各工程を示す断面図である。
【図２２】図２２は、実施形態に係る半導体装置の製造方法の一例における各工程を示す断面図である。
【図２３】図２３は、実施形態に係る半導体装置の製造方法の一例における各工程を示す断面図である。
【図２４】図２４は、実施形態に係る半導体装置の製造方法の一例における各工程を示す断面図である。
【図２５】図２５は、実施形態に係る半導体装置の製造方法の一例における各工程を示す断面図である。
【図２６】図２６は、実施形態に係る半導体装置の製造方法の一例における各工程を示す断面図である。
【図２７】図２７は、実施形態に係る半導体装置の製造方法の一例における各工程を示す断面図である。
【図２８】図２８は、実施形態に係る半導体装置の製造方法の一例における各工程を示す断面図である。
【図２９】図２９は、実施形態に係る半導体装置の製造方法の一例における各工程を示す断面図である。
【図３０】図３０は、実施形態に係る半導体装置の製造方法の一例における各工程を示す断面図である。
【図３１】図３１は、実施形態に係る半導体装置の製造方法の一例における各工程を示す断面図である。
【図３２】図３２は、実施形態に係る半導体装置の製造方法の一例における各工程を示す断面図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して実施形態に係る半導体装置及び半導体装置の製造方法について説明する。以下に示す半導体装置及び半導体装置の製造方法の構成は例示であり、実施形態に係る半導体装置及び半導体装置の製造方法の構成は、以下に示す構成に限定されない。
【００１１】
図１は、実施形態に係る半導体装置１の構造を示す概略断面図である。まず、実施形態に係る半導体装置１の構造について、図１を用いて説明する。図１に示すように、半導体装置１は、半導体基板２を備え、半導体基板２は、高耐圧領域１１Ａ〜１１Ｃ及びＳＲＡＭ領域１２を有している。半導体基板２は、基板の一例である。高耐圧領域１１Ａ〜１１Ｃは、高電圧で駆動するＭＯＳトランジスタが形成される領域である。高耐圧領域１１Ａには、アレイ状に配置された複数のフラッシュメモリセルが形成される。高耐圧領域１１Ｂには、フラッシュメモリセルに接続されたワードラインに電圧を印加するワードラインデコーダ等の回路が形成される。高耐圧領域１１Ｃには、Ｉ／Ｏ等の回路が形成される。ＳＲＡＭ領域１２には、ＳＲＡＭが形成される。高耐圧領域１１Ａ、１１Ｃは、第１領域の一例である。ＳＲＡＭ領域１２は、第２領域の一例である。高耐圧領域１１Ｂは、第３領域の一例である。
【００１２】
高耐圧領域１１Ａにおける半導体基板２内に、ＨＶＰＷ（High Voltage P Well）２１
Ａ、ＨＶＮＷ（High Voltage N Well）２２Ａ及びＤＮＷ（Deep N Well）３２Ａが形成されている。高耐圧領域１１Ａにおける半導体基板２内であって、ＨＶＰＷ２１Ａの水平方向で、ＨＶＰＷ２１Ａを囲むようにしてＨＶＮＷ２２Ａが形成されている。高耐圧領域１１Ａにおける半導体基板２内であって、ＨＶＰＷ２１Ａの下方にＤＮＷ３２Ａが形成されている。このように、高耐圧領域１１Ａにおける半導体基板２は、ＨＶＰＷ２１Ａの周囲をＨＶＮＷ２２Ａ及びＤＮＷ３２Ａが囲むトリプルウェル構造を有している。
【００１３】
高耐圧領域１１Ｂにおける半導体基板２内に、ＨＶＰＷ２１Ｂ、ＨＶＮＷ２２Ｂ及びＤＮＷ３２Ｂが形成されている。高耐圧領域１１Ｂにおける半導体基板２内であって、ＨＶＰＷ２１Ｂの水平方向で、ＨＶＰＷ２１Ｂを囲んで位置するＨＶＮＷ２２Ｂが形成されている。高耐圧領域１１Ｂにおける半導体基板２内であって、ＨＶＰＷ２１Ｂ及びＨＶＮＷ２２Ｂの下方にＤＮＷ３２Ｂが形成されている。このように、高耐圧領域１１Ｂにおける半導体基板２は、ＨＶＰＷ２１Ｂの周囲をＨＶＮＷ２２Ｂ及びＤＮＷ３２Ｂが囲むトリプルウェル構造を有している。
【００１４】
高耐圧領域１１Ｃにおける半導体基板２内に、ＨＶＰＷ２１Ｃ、ＨＶＮＷ２２Ｃ及びＤ
ＮＷ３２Ｃが形成されている。高耐圧領域１１Ｃにおける半導体基板２内であって、ＨＶＰＷ２１Ｃの水平方向で、ＨＶＰＷ２１Ｃを囲むようにしてＨＶＮＷ２２Ｃが形成されている。高耐圧領域１１Ｃにおける半導体基板２内であって、ＨＶＰＷ２１Ｃの下方にＤＮＷ３２Ｃが形成されている。このように、高耐圧領域１１Ｃにおける半導体基板２は、ＨＶＰＷ２１Ｃの周囲をＨＶＮＷ２２Ｃ及びＤＮＷ３２Ｃが囲むトリプルウェル構造を有している。
【００１５】
ＳＲＡＭ領域１２における半導体基板２内に、ＬＶＰＷ（Low Voltage P Well）４１Ａ及びＬＶＮＷ（Low Voltage N Well）４２が形成されている。ＬＶＰＷ４１Ａ及びＬＶＮＷ４２は、ＳＲＡＭ領域１２におけるＤＰＷ３１の上方に位置している。高耐圧領域１１Ａと高耐圧領域１１Ｂとの間における半導体基板２内に、ＬＶＰＷ４１Ｂが形成され、高耐圧領域１１ＡとＳＲＡＭ領域１２との間における半導体基板２内に、ＬＶＰＷ４１Ｃが形成されている。
【００１６】
半導体基板２内であって、ＤＮＷ３２Ａ〜３２Ｃの水平方向にＤＰＷ（Deep P Well）
３１が形成されている。したがって、ＳＲＡＭ領域１２におけるＬＶＰＷ４１Ａ及びＬＶＮＷ４２の下方にＤＰＷ３１が形成されている。ＤＰＷ３１の上部が、ＬＶＰＷ４１Ａ及びＬＶＮＷ４２の底部（下部）と接続されていてもよい。ＤＰＷ３１の上部と、ＬＶＰＷ４１Ａ及びＬＶＮＷ４２の底部と離れていてもよい。ＤＰＷ３１は、不純物濃度が濃いＰウェルである。ＳＲＡＭ領域１２におけるＬＶＰＷ４１Ａ及びＬＶＮＷ４２の下方にＤＰＷ３１が形成されているため、半導体基板２の抵抗が下がり、ＳＲＡＭ領域１２に形成されるＳＲＡＭにおけるラッチアップの発生が抑制される。
【００１７】
高エネルギーで注入された中性子は、原子と衝突してα線を放出する。α線は、シリコン中を進む際、電子をクーロン力による相互作用により電離させる。これらによって発生した電子の一部がファネリングにより空乏層に収集される。ファネリングをＤＰＷ３１がバリアすることにより、ＳＲＡＭ領域１２に形成されるＳＲＡＭにおけるラッチアップの発生が抑制される。ファネリングは、イオンの飛跡に沿って発生した電荷により空乏層の電界が緩和されて、空乏層外の領域から電荷が収集される現象である。
【００１８】
ＨＶＰＷ２１Ａ〜２１Ｃ、ＤＰＷ３１及びＬＶＰＷ４１Ａ〜４１Ｃは、Ｐ型のウェルであり、ＨＶＮＷ２２Ａ〜２２Ｃ、ＤＮＷ３２Ａ〜３２Ｃ及びＬＶＮＷ４２は、Ｎ型のウェルである。Ｐ型は、第１導電型の一例であり、Ｎ型は、第１導電型と異なる第２導電型の一例である。ただし、Ｎ型が、第１導電型であり、Ｐ型が第２導電型であってもよい。ＤＰＷ３１は、第１ウェルの一例である。ＨＶＰＷ２１Ａ、２１Ｃは、第２ウェルの一例である。ＤＮＷ３２Ａ、３２Ｃは、第３ウェルの一例である。ＨＶＮＷ２２Ａ、２２Ｃは、第４ウェルの一例である。ＬＶＰＷ４１Ａは、第５ウェルの一例である。ＬＶＮＷ４２は、第６ウェルの一例である。ＤＮＷ３２Ｂは、第７ウェルの一例である。ＨＶＮＷ２２Ｂは、第８ウェルの一例である。ＨＶＰＷ２１Ｂは、第９ウェルの一例である。
【００１９】
ＤＰＷ３１は、半導体基板２の第１の深さから第１の深さより深い第２の深さに至る領域に形成されている。ＨＶＰＷ２１Ａ〜２１Ｃは、半導体基板２の表面から第３の深さに至る領域に形成されている。ＨＶＮＷ２２Ａ〜２２Ｃは、半導体基板２の表面から第４の深さに至る領域に形成されている。ＤＮＷ３２Ａ〜３２Ｃは、半導体基板２の第５の深さから第５の深さより深い第６の深さに至る領域に形成されている。ＬＶＰＷ４１Ａ〜４１Ｃは、半導体基板２の表面から第７の深さに至る領域に形成されている。ＬＶＮＷ４２は、半導体基板２の表面から第８の深さに至る領域に形成されている。
【００２０】
図２〜図７を参照して、図１に示す構造を形成するまでの工程について説明する。図２〜図７は、実施形態に係る半導体装置１の製造工程の一例を示す断面図である。まず、図
２に示すように、半導体基板２を用意し、レジストパターンによるマスクを用いずに（マスクレス）、半導体基板２の全面にＰ型の不純物のイオン注入を行うことにより、半導体基板２にＤＰＷ３１を形成する。次に、図３に示すように、高耐圧領域１１Ａ〜１１Ｃの一部が開口されたレジストパターン５１をマスクとして、半導体基板２にＰ型の不純物のイオン注入を行う。これにより、高耐圧領域１１Ａ〜１１Ｃにおける半導体基板２内にＨＶＰＷ２１Ａ〜２１Ｃが形成される。レジストパターン５１は、第１レジストの一例である。
【００２１】
次いで、図４に示すように、高耐圧領域１１Ａ、１１Ｃの一部及び高耐圧領域１１Ｂが開口されたレジストパターン５２をマスクとして、半導体基板２にＮ型の不純物のイオン注入を行う。ＤＰＷ３１を形成する際のイオン注入のドーズ量（注入量）よりも大きいドーズ量によって、Ｎ型の不純物のイオン注入を行う。半導体基板２内にイオン注入されたＰ型の不純物を、半導体基板２内にイオン注入されたＮ型の不純物によってコンペンセイトする。これにより、高耐圧領域１１Ａ〜１１Ｃにおける半導体基板２内に形成されたＤＰＷ３１が打ち消され、高耐圧領域１１Ａ〜１１Ｃにおける半導体基板２内にＤＮＷ３２Ａ〜３２Ｃが形成される。すなわち、ＨＶＰＷ２１Ａ〜２１Ｃの下方でＤＰＷ３１と重なって位置するＤＮＷ３２Ａ〜３２Ｃが、高耐圧領域１１Ａ〜１１Ｃにおける半導体基板２内に形成される。レジストパターン５２は、第２レジストの一例である。
【００２２】
高耐圧領域１１ＡにおけるＨＶＰＷ２１Ａの下方に形成されているＤＰＷ３１が打ち消されて、高耐圧領域１１Ａにおける半導体基板２内であって、ＨＶＰＷ２１Ａの下方にＤＮＷ３２Ａが形成される。すなわち、ＨＶＰＷ２１Ａの下方でＤＰＷ３１と重なって位置するＤＮＷ３２Ａが、高耐圧領域１１Ａにおける半導体基板２内に形成される。高耐圧領域１１ＣにおけるＨＶＰＷ２１Ｃの下方に形成されているＤＰＷ３１が打ち消されて、高耐圧領域１１Ｃにおける半導体基板２内であって、ＨＶＰＷ２１Ｃの下方にＤＮＷ３２Ｃが形成される。すなわち、ＨＶＰＷ２１Ｃの下方でＤＰＷ３１と重なって位置するＤＮＷ３２Ｃが、高耐圧領域１１Ｃにおける半導体基板２内に形成される。
【００２３】
高耐圧領域１１Ｂにおける半導体基板２内に形成されているＤＰＷ３１が打ち消されて、高耐圧領域１１Ｂにおける半導体基板２内であって、半導体基板２の第５の深さから第６の深さに至る領域にＤＮＷ３２Ｂが形成される。すなわち、ＤＰＷ３１と重なって位置するＤＮＷ３２Ｂが、高耐圧領域１１Ｂにおける半導体基板２内に形成される。ＤＮＷ３２Ｂは、高耐圧領域１１Ｂにおける半導体基板２の第５の深さから第６の深さに至る領域であって、半導体基板２の水平方向に延在するようにして形成される。したがって、高耐圧領域１１Ｂにおける半導体基板２内であって、ＨＶＰＷ２１Ｂの下方及びＨＶＰＷ２１Ｂの周辺領域の下方にＤＮＷ３２Ｂが形成される。
【００２４】
次に、図５に示すように、高耐圧領域１１Ａ〜１１Ｃの一部が開口されたレジストパターン５３をマスクとして、半導体基板２にＮ型の不純物のイオン注入を行う。これにより、高耐圧領域１１Ａ〜１１Ｃにおける半導体基板２内にＨＶＮＷ２２Ａ〜２２Ｃが形成される。レジストパターン５３は、第３レジストの一例である。
【００２５】
高耐圧領域１１Ａにおける半導体基板２内であって、ＨＶＰＷ２１Ａの水平方向でＨＶＰＷ２１Ａを囲むＨＶＮＷ２２Ａが形成される。ＤＮＷ３２Ａの外縁部の位置が、平面視でＨＶＰＷ２１Ａの外縁部の位置よりも外側になるように、ＤＮＷ３２Ａが形成されている。すなわち、ＤＮＷ３２Ａの外縁部の位置が、平面視でＨＶＰＷ２１Ａの外縁部の位置より外側に位置している。ＨＶＮＷ２２Ａの底部の位置が、ＨＶＰＷ２１Ａの底部の位置よりも深くなるように、ＨＶＮＷ２２Ａが形成されている。すなわち、ＨＶＮＷ２２Ａの底部の位置が、ＨＶＰＷ２１Ａの底部の位置より深く位置している。これにより、ＨＶＮＷ２２Ａの一部とＤＮＷ３２Ａの一部とがオーバーラップする。ＨＶＮＷ２２Ａの一部と
ＤＮＷ３２Ａの一部とがオーバーラップすることで、ＨＶＮＷ２２ＡとＤＮＷ３２Ａとの接続部分が広がり、ＨＶＮＷ２２ＡとＤＮＷ３２Ａとの間の抵抗が低下する。ＨＶＮＷ２２ＡとＤＮＷ３２Ａとの間の抵抗が低下することにより、高耐圧領域１１Ａにおけるラッチアップの発生が抑制される。
【００２６】
高耐圧領域１１Ｂにおける半導体基板２内であって、ＨＶＰＷ２１Ｂの水平方向でＨＶＰＷ２１Ｂを囲むＨＶＮＷ２２Ｂが形成される。ＤＮＷ３２Ｂの外縁部の位置が、平面視でＨＶＰＷ２１Ｂの外縁部の位置よりも外側になるように、ＤＮＷ３２Ｂが形成されている。すなわち、ＤＮＷ３２Ｂの外縁部の位置が、平面視でＨＶＰＷ２１Ｂの外縁部の位置より外側に位置している。ＨＶＮＷ２２Ｂの底部の位置が、ＨＶＰＷ２１Ｂの底部の位置よりも深くなるように、ＨＶＮＷ２２Ｂが形成されている。すなわち、ＨＶＮＷ２２Ｂの底部の位置が、ＨＶＰＷ２１Ｂの底部の位置より深く位置している。これにより、ＨＶＮＷ２２Ｂの一部とＤＮＷ３２Ｂの一部とがオーバーラップする。ＨＶＮＷ２２Ｂの一部とＤＮＷ３２Ｂの一部とがオーバーラップすることで、ＨＶＮＷ２２ＢとＤＮＷ３２Ｂとの接続部分が広がり、ＨＶＮＷ２２ＢとＤＮＷ３２Ｂとの間の抵抗が低下する。ＨＶＮＷ２２ＢとＤＮＷ３２Ｂとの間の抵抗が低下することにより、高耐圧領域１１Ｂにおけるラッチアップの発生が抑制される。
【００２７】
高耐圧領域１１Ｃにおける半導体基板２内であって、ＨＶＰＷ２１Ｃの水平方向でＨＶＰＷ２１Ｃを囲むＨＶＮＷ２２Ｃが形成される。ＤＮＷ３２Ｃの外縁部の位置が、平面視でＨＶＰＷ２１Ｃの外縁部の位置よりも外側になるように、ＤＮＷ３２Ｃが形成されている。すなわち、ＤＮＷ３２Ｃの外縁部の位置が、平面視でＨＶＰＷ２１Ｃの外縁部の位置より外側に位置している。ＨＶＮＷ２２Ｃの底部の位置が、ＨＶＰＷ２１Ｃの底部の位置よりも深くなるように、ＨＶＮＷ２２Ｃが形成されている。すなわち、ＨＶＮＷ２２Ｃの底部の位置が、ＨＶＰＷ２１Ｃの底部の位置より深く位置している。これにより、ＨＶＮＷ２２Ｃの一部とＤＮＷ３２Ｃの一部とがオーバーラップする。ＨＶＮＷ２２Ｃの一部とＤＮＷ３２Ｃの一部とがオーバーラップすることで、ＨＶＮＷ２２ＣとＤＮＷ３２Ｃとの接続部分が広がり、ＨＶＮＷ２２ＣとＤＮＷ３２Ｃとの間の抵抗が低下する。ＨＶＮＷ２２ＣとＤＮＷ３２Ｃとの間の抵抗が低下することにより、高耐圧領域１１Ｃにおけるラッチアップの発生が抑制される。
【００２８】
次いで、図６に示すように、ＳＲＡＭ領域１２の一部、高耐圧領域１１Ａと高耐圧領域１１Ｂとの間の部分及び高耐圧領域１１ＡとＳＲＡＭ領域１２との間の部分が開口されたレジストパターン５４をマスクとして、半導体基板２にＰ型の不純物のイオン注入を行う。これにより、ＳＲＡＭ領域１２における半導体基板２内であって、ＳＲＡＭ領域１２おけるＤＰＷ３１の上方にＬＶＰＷ４１Ａが形成される。また、高耐圧領域１１Ａと高耐圧領域１１Ｂとの間における半導体基板２内にＬＶＰＷ４１Ｂが形成され、高耐圧領域１１ＡとＳＲＡＭ領域１２との間における半導体基板２内にＬＶＰＷ４１Ｃが形成される。レジストパターン５４は、第４レジストの一例である。
【００２９】
次に、図７に示すように、ＳＲＡＭ領域１２の一部が開口されたレジストパターン５５をマスクとして、半導体基板２にＮ型の不純物のイオン注入を行う。これにより、ＳＲＡＭ領域１２における半導体基板２内であって、ＳＲＡＭ領域１２おけるＤＰＷ３１の上方にＬＶＮＷ４２が形成される。レジストパターン５５は、第５レジストの一例である。
【００３０】
例えば、図８に示すように、高耐圧領域１１Ｂにおいて、ＨＶＮＷ２２Ｂの下方にＤＰＷ３１が形成されている場合、ＨＶＮＷ２２Ｂの寄生容量が増加する。図８は、参考例に係る半導体装置の構造を示す概略断面図である。高耐圧領域１１Ａに形成されるフラッシュメモリセルの書き込み（プログラム）及び消去（イレーズ）の際、高耐圧領域１１ＢにおけるＨＶＮＷ２２Ｂには高電圧が印加される。そのため、ＨＶＮＷ２２Ｂの寄生容量は
、高耐圧領域１１Ｂに形成されるワードラインデコーダ等の回路における動作速度に影響を及ぼす。実施形態に係る半導体装置１では、図１に示すように、高耐圧領域１１ＢにおけるＨＶＰＷ２１Ｂ及びＨＶＮＷ２２Ｂの下方にＤＮＷ３２Ｂが形成されている。ＨＶＮＷ２２Ｂの下方にＤＮＷ３２Ｂを形成することにより、ＨＶＮＷ２２Ｂにおける寄生容量の増加が抑制され、高耐圧領域１１Ｂに形成されるワードラインデコーダ等の回路における動作速度が向上する。
【００３１】
実施形態に係る半導体装置１の製造方法によれば、レジストパターンによるマスクを用いずにＰ型の不純物のイオン注入を行い、ＳＲＡＭ領域１２におけるＬＶＰＷ４１Ａ及びＬＶＮＷ４２の下方にＤＰＷ３１を形成している。したがって、ＳＲＡＭ領域１２が開口されたレジストパターンをマスクとしてイオン注入を行い、ＳＲＡＭ領域１２におけるＬＶＰＷ４１Ａ及びＬＶＮＷ４２の下方にＤＰＷ３１を形成する場合と比較して、２工程が減少している。すなわち、実施形態に係る半導体装置１の製造方法によれば、ＳＲＡＭ領域１２が開口されたレジストパターンの形成工程、レジストパターンの除去工程の２工程が減少している。したがって、実施形態に係る半導体装置１の製造方法によれば、半導体装置１におけるラッチアップの発生を抑制するとともに、製造工程の増加を抑制することができる。
【００３２】
図１及び図５〜図７では、高耐圧領域１１ＢにおけるＨＶＮＷ２２Ｂが、ＨＶＰＷ２１Ｂの水平方向で、ＨＶＰＷ２１Ｂを囲むようにして形成されている例を示している。この例に限らず、高耐圧領域１１ＢにおけるＨＶＮＷ２２Ｂが、ＨＶＰＷ２１Ｂの水平方向で、ＨＶＰＷ２１Ｂと隣接して形成されていてもよい。
【００３３】
図１では、高耐圧領域１１ＢにおけるＨＶＰＷ２１Ｂ及びＨＶＮＷ２２Ｂの下方に、ＤＮＷ３２Ｂが形成されている例を示している。この例に限らず、高耐圧領域１１ＢにおけるＨＶＰＷ２１Ｂの下方に、ＤＰＷ３１が形成され、高耐圧領域１１ＢにおけるＨＶＰＷ２２Ｂの下方に、ＤＮＷ３２Ｂが形成されてもよい。また、ＨＶＮＷの近傍にＨＶＰＷが存在しない構造において、ＨＶＮＷの下方にＤＮＷが形成されてもよい。
【００３４】
図２〜図７に示す製造工程の順序は一例である。したがって、ＨＶＰＷ２１Ａ〜２１Ｃ、ＨＶＮＷ２２Ａ〜２２Ｃ、ＤＰＷ３１、ＤＮＷ３２Ａ〜３２Ｃ、ＬＶＰＷ４１Ａ〜４１Ｃ及びＬＶＮＷ４２を形成する順序は、図２〜図７に示す製造工程の順序に限定されない。
【００３５】
実施形態に係る半導体装置１の製造方法の一例について説明する。図９の（Ａ）は、高耐圧領域１１Ａにおける半導体基板２の部分平面図であり、フラッシュメモリセルが形成される領域を示している。図９の（Ｂ）は、高耐圧領域１１Ｂにおける半導体基板２の部分平面図であって、ＮＭＯＳトランジスタが形成される領域を示している。図９の（Ｃ）は、高耐圧領域１１Ｂにおける半導体基板２の部分平面図であって、ＰＭＯＳトランジスタが形成される領域を示している。図９の（Ｄ）は、ＳＲＡＭ領域１２における半導体基板２の部分平面図であって、ＮＭＯＳトランジスタが形成される領域を示している。図９の（Ａ）〜（Ｄ）は、概略図であり、素子分離絶縁膜３、活性領域４、コンタクトプラグ５、コントロールゲート７７及びゲート電極８３が図示されている。ＳＲＡＭ領域１２における半導体基板２には、ＰＭＯＳトランジスタが形成されるが、図９では、ＰＭＯＳトランジスタが形成される領域の図示を省略している。高耐圧領域１１Ｃにおける半導体基板２には、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが形成されるが、図９では、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが形成される領域の図示を省略している。
【００３６】
図１０〜図３２は、実施形態に係る半導体装置１の製造方法の一例における各工程を示
す断面図である。図１０〜図３２の各（Ａ）は、図９の（Ａ）の一点鎖線Ａ−Ａ’に対応しており、高耐圧領域１１Ａにおける半導体基板２の断面を示している。図１０〜図３２の各（Ｂ）は、図９の（Ａ）の一点鎖線Ｂ−Ｂ’に対応しており、高耐圧領域１１Ａにおける半導体基板２の断面を示している。図１０〜図３２の各（Ｃ）は、図１０の（Ｂ）の一点鎖線Ｃ−Ｃ’に対応しており、高耐圧領域１１Ｂにおける半導体基板２の断面を示している。図１０〜図３２の各（Ｄ）は、図９の（Ｃ）の一点鎖線Ｄ−Ｄ’に対応しており、高耐圧領域１１Ｂにおける半導体基板２の断面を示している。図１０〜図３２の各（Ｅ）は、図９の（Ｄ）の一点鎖線Ｅ−Ｅ’に対応しており、ＳＲＡＭ領域１２における半導体基板２の断面を示している。
【００３７】
図１０に示す工程について説明する。半導体基板２を用意した後、半導体基板２上にシリコン酸化（ＳｉＯ２）膜（図示せず）を形成し、シリコン酸化膜上にシリコン窒化（ＳｉＮ）膜（図示せず）を形成する。半導体基板２は、例えば、Ｐ型のシリコン（Ｓｉ）基板である。例えば、熱酸化法により、シリコン酸化膜を形成し、例えば、ＣＶＤ（Chemical Vapor Deposition）法により、シリコン窒化膜を形成する。次に、フォトリソグラフ
ィにより、素子分離絶縁膜３が形成される箇所が開口されたレジストパターン（図示せず）を、シリコン窒化膜上に形成する。次いで、レジストパターンをマスクとしてドライエッチングを行うことにより、半導体基板２に溝を形成する。次に、例えば、アッシングにより、残存するレジストパターンを除去する。
【００３８】
次いで、ＣＶＤ法により、半導体基板２の溝の側壁にシリコン酸化膜を形成し、ＨＤＰ（High Density Plasma）ＣＶＤ法により、半導体基板２の溝内にシリコン酸化膜を形成
する。次に、ＣＭＰ（Chemical Mechanical Polishing）により平坦化を行うことにより
、半導体基板２に素子分離絶縁膜３を形成する。これにより、半導体基板２の表面には、素子分離絶縁膜３によって画定された複数の活性領域４が形成される。ここでは、ＳＴＩ法により半導体基板２に素子分離絶縁膜３を形成する例を示しているが、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）法により半導体基板２に素子分離絶縁膜３を形成してもよい。次に、シリコン窒化膜を除去した後、例えば、熱酸化法又はＣＶＤ法により、半導体基板２の表面に犠牲酸化膜６１を形成する。犠牲酸化膜６１は、例えば、シリコン酸化膜である。
【００３９】
図１１に示す工程について説明する。レジストパターンによるマスクを用いずに、半導体基板２の全面にＰ型の不純物のイオン注入を行うことにより、半導体基板２内にＤＰＷ３１を形成する。すなわち、高耐圧領域１１Ａ〜１１Ｃ及びＳＲＡＭ領域１２における半導体基板２内にＤＰＷ３１を形成する。ＤＰＷ３１は、半導体基板２の第１の深さから第１の深さより深い第２の深さに至る領域に形成される。例えば、硼素（Ｂ＋）を、加速エネルギー：５００ｋｅＶ以上２０００ｋｅＶ以下、ドーズ量：１．０Ｅ１２／ｃｍ２以上２．０Ｅ１３／ｃｍ２以下、の条件でイオン注入を行うことにより、ＤＰＷ３１を形成する。
【００４０】
図１２に示す工程について説明する。フォトリソグラフィにより、半導体基板２上にレジストパターン５１を形成する。レジストパターン５１をマスクとして、Ｐ型の不純物のイオン注入を行うことにより、半導体基板２内にＨＶＰＷ２１Ａ〜２１Ｃを形成する。すなわち、高耐圧領域１１Ａにおける半導体基板２内にＨＶＰＷ２１Ａを形成し、高耐圧領域１１Ｂにおける半導体基板２内にＨＶＰＷ２１Ｂを形成し、高耐圧領域１１Ｃにおける半導体基板２内にＨＶＰＷ２１Ｃを形成する。図１２では、ＨＶＰＷ２１Ｃの図示を省略している。ＨＶＰＷ２１Ａ〜２１Ｃは、半導体基板２の表面から第３の深さに至る領域に形成される。
【００４１】
例えば、以下の条件（１）及び条件（２）によってイオン注入を行うことにより、ＨＶ
ＰＷ２１Ａ〜２１Ｃを形成する。
【００４２】
条件（１）
・イオン種：燐（Ｐ＋）
・加速エネルギー：２５０ｋｅＶ以上８００ｋｅＶ以下
・ドーズ量：１．０Ｅ１２／ｃｍ２以上２．０Ｅ１３／ｃｍ２以下
条件（２）
・イオン種：燐（Ｐ＋）
・加速エネルギー：１５ｋｅＶ以上２５０ｋｅＶ以下
・ドーズ量：１．０Ｅ１２／ｃｍ２以上１．０Ｅ１３／ｃｍ２以下×４
条件（２）のイオン注入は、４回の注入によって行われているが、これに限らず、条件（２）のイオン注入は、１回の注入により行われてもよい。条件（２）のイオン注入によって、ＨＶＰＷ２１Ａ〜２１Ｃにパンチスルーストップが形成される。なお、条件（２）のイオン注入は省略してもよい。
【００４３】
図１３に示す工程について説明する。アッシングにより、レジストパターン５１を除去した後、フォトリソグラフィにより、半導体基板２上にレジストパターン５２を形成する。レジストパターン５２をマスクとして、Ｎ型の不純物のイオン注入を行うことにより、半導体基板２内に形成されているＤＰＷ３１を打ち消して、高耐圧領域１１Ａ〜１１Ｃにおける半導体基板２内にＤＮＷ３２Ａ〜３２Ｃを形成する。すなわち、高耐圧領域１１Ａ〜１１ＣにおけるＨＶＰＷ２１Ａ〜２１Ｃの下方に位置するＤＰＷ３１と重なる位置に、高耐圧領域１１Ａ〜１１Ｃにおける半導体基板２内であって、ＨＶＰＷ２１Ａ〜２１Ｃの下方にＤＮＷ３２Ａ〜３２Ｃを形成する。図１３では、ＤＮＷ３２Ｃの図示を省略している。ＤＮＷ３２Ａ〜３２Ｃは、半導体基板２の第５の深さから第５の深さより深い第６の深さに至る領域に形成される。例えば、燐（Ｐ＋）を、加速エネルギー：１０００ｋｅＶ以上２０００ｋｅＶ以下、ドーズ量：５．０Ｅ１２／ｃｍ２以上５．０Ｅ１３／ｃｍ２以下、の条件でイオン注入を行うことにより、ＤＮＷ３２Ａ〜３２Ｃを形成する。
【００４４】
図１４に示す工程について説明する。アッシングにより、レジストパターン５２を除去した後、フォトリソグラフィにより、半導体基板２上にレジストパターン５３を形成する。レジストパターン５３をマスクとして、Ｎ型の不純物のイオン注入を行うことにより、高耐圧領域１１Ａ〜１１Ｃにおける半導体基板２内にＨＶＮＷ２２Ａ〜２２Ｃを形成する。図１４では、ＨＶＮＷ２２Ａ、２２Ｃの図示を省略している。例えば、燐（Ｐ＋）を、加速エネルギー：２００ｋｅＶ以上６００ｋｅＶ以下、ドーズ量：１．０Ｅ１２／ｃｍ２以上１．０Ｅ１３／ｃｍ２以下×４、の条件でイオン注入を行うことにより、ＨＶＮＷ２２Ａ〜２２Ｃを形成する。このイオン注入は、４回の注入により行われているが、これに限らず、イオン注入は、１回の注入により行われてもよい。
【００４５】
図１５に示す工程について説明する。アッシングにより、レジストパターン５３を除去した後、フォトリソグラフィにより、半導体基板２上にレジストパターン６２を形成する。レジストパターン６２をマスクとして、Ｎ型の不純物のイオン注入を行うことにより、高耐圧領域１１ＡにおけるＨＶＰＷ２１Ａ内にチャネル領域６３を形成する。
【００４６】
図１６に示す工程について説明する。アッシングにより、レジストパターン６２を除去した後、例えば、フッ酸（ＨＦ）を用いたウェットエッチングにより、犠牲酸化膜６１を除去する。次に、例えば、熱酸化法又はＣＶＤ法により、半導体基板２の表面にトンネル酸化膜６４を形成する。トンネル酸化膜６４は、第１ゲート絶縁膜の一例である。次いで、例えば、ＣＶＤ法により、不純物がドープされたアモルファスシリコン（Doped Amorphous Silicon、ＤＡＳＩ）膜６５を半導体基板２上に形成する。
【００４７】
図１７に示す工程について説明する。フォトリソグラフィにより、アモルファスシリコン膜６５上にレジストパターン６６を形成する。次に、レジストパターン６６をマスクとしてドライエッチングを行うことにより、アモルファスシリコン膜６５のパターニングを行う。アモルファスシリコン膜６５がパターニングされることにより、高耐圧領域１１Ａにフローティングゲート６７が形成される。ドライエッチングにより、高耐圧領域１１Ｂ、１１Ｃ及びＳＲＡＭ領域１２におけるトンネル酸化膜６４及びアモルファスシリコン膜６５が除去される。
【００４８】
図１８に示す工程について説明する。アッシングにより、レジストパターン６６を除去した後、高温酸化（High Temperature Oxide、ＨＴＯ）膜、シリコン窒化膜及びシリコン酸化膜を有するＯＮＯ膜６８を半導体基板２上に形成する。このＯＮＯ膜６８は、中間絶縁膜とも呼ばれる。高温酸化膜は、例えば、熱ＣＶＤ法により形成する。シリコン窒化膜及びシリコン酸化膜は、例えば、ＣＶＤ法により形成する。
【００４９】
図１９に示す工程について説明する。フォトリソグラフィにより、半導体基板２上にレジストパターン５４を形成する。レジストパターン５４をマスクとして、Ｐ型の不純物のイオン注入を行うことにより、ＳＲＡＭ領域１２における半導体基板２内にＬＶＰＷ４１Ａを形成する。図１９では図示を省略しているが、高耐圧領域１１Ａと高耐圧領域１１Ｂとの間における半導体基板２内にＬＶＰＷ４１Ｂが形成され、高耐圧領域１１ＡとＳＲＡＭ領域１２との間における半導体基板２内にＬＶＰＷ４１Ｃが形成される。例えば、硼素（Ｂ＋）を、加速エネルギー：１００ｋｅＶ以上３００ｋｅＶ以下、ドーズ量：２．０Ｅ１２／ｃｍ２以上１．０Ｅ１３／ｃｍ２以下×４、の条件でイオン注入を行うことにより、ＬＶＰＷ４１Ａ〜４１Ｃを形成する。このイオン注入は、４回の注入により行われているが、これに限らず、イオン注入は、１回の注入により行われてもよい。次に、アッシングにより、レジストパターン５４を除去する。
【００５０】
次いで、フォトリソグラフィにより、半導体基板２上にレジストパターン５５を形成する。レジストパターン５４をマスクとして、Ｐ型の不純物のイオン注入を行うことにより、ＳＲＡＭ領域１２における半導体基板２内にＬＶＮＷ４２を形成する。図１９では、レジストパターン５５及びＬＶＮＷ４２の図示を省略している。例えば、燐（Ｐ＋）を、加速エネルギー：２００ｋｅＶ以上７００ｋｅＶ以下、ドーズ量：２．０Ｅ１２／ｃｍ２以上１．０Ｅ１３／ｃｍ２以下×４、の条件でイオン注入を行うことにより、ＬＶＮＷ４２を形成する。このイオン注入は、４回の注入により行われているが、これに限らず、イオン注入は、１回の注入により行われてもよい。次に、アッシングにより、レジストパターン５５を除去する。
【００５１】
図２０に示す工程について説明する。フォトリソグラフィにより、半導体基板２上にレジストパターン７１を形成する。レジストパターン７１をマスクとして、Ｐ型の不純物のイオン注入を行うことにより、ＳＲＡＭ領域１２におけるＬＶＰＷ４１Ａ内にチャネル領域７２を形成する。次に、アッシングにより、レジストパターン７１を除去する。次いで、フォトリソグラフィにより、半導体基板２上にレジストパターン（図示せず）を形成する。次に、レジストパターンをマスクとして、Ｎ型の不純物のイオン注入を行うことにより、ＳＲＡＭ領域１２におけるＬＶＮＷ４２内にチャネル領域（図示せず）を形成する。次いで、アッシングにより、レジストパターンを除去する。
【００５２】
図２１に示す工程について説明する。フォトリソグラフィにより、半導体基板２上に、高耐圧領域１１Ｂ、１１Ｃ及びＳＲＡＭ領域１２が開口されたレジストパターン（図示せず）を形成する。次に、レジストパターンをマスクとして、ドライエッチングを行うことにより、高耐圧領域１１Ｂ、１１Ｃ及びＳＲＡＭ領域１２におけるＯＮＯ膜６８を除去する。次いで、例えば、熱酸化法又はＣＶＤ法により、高耐圧領域１１Ｂ、１１Ｃ及びＳＲ
ＡＭ領域１２における半導体基板２の表面にゲート酸化膜７３を形成する。次に、フォトリソグラフィにより、半導体基板２上に、ＳＲＡＭ領域１２が開口されたレジストパターン（図示せず）を形成する。次いで、レジストパターンをマスクとして、例えば、フッ酸を用いたウェットエッチングにより、ＳＲＡＭ領域１２におけるゲート酸化膜７３を除去する。次に、例えば、熱酸化法又はＣＶＤ法により、ＳＲＡＭ領域１２における半導体基板２の表面にゲート酸化膜７４を形成する。ゲート酸化膜７３の膜厚と、ゲート酸化膜７４の膜厚とは異なっており、ゲート酸化膜７４の膜厚は、ゲート酸化膜７３の膜厚よりも薄い。ゲート酸化膜７４は、第２ゲート絶縁膜の一例である。
【００５３】
図２２に示す工程について説明する。例えば、ＣＶＤ法により、ポリシリコン７５を半導体基板２上に形成する。次いで、例えば、ＣＶＤ法により、ポリシリコン７５上に反射防止膜７６を形成する。反射防止膜７６は、例えば、窒化膜である。
【００５４】
図２３に示す工程について説明する。フォトリソグラフィにより、反射防止膜７６上にレジストパターン（図示せず）を形成する。レジストパターンをマスクとしてドライエッチングを行うことにより、トンネル酸化膜６４、フローティングゲート６７、ＯＮＯ膜６８、ポリシリコン７５及び反射防止膜７６のパターニングを行う。このパターニングにより、トンネル酸化膜６４、フローティングゲート６７、ＯＮＯ膜６８、コントロールゲート７７を有するフラッシュゲート（スタックゲート）が、高耐圧領域１１Ａに形成される。
【００５５】
図２４に示す工程について説明する。例えば、ＣＶＤ法により、犠牲酸化膜（図示せず）を半導体基板２上に形成する。次に、Ｎ型の不純物のイオン注入を行うことにより、高耐圧領域１１ＡにおけるＨＶＰＷ２１Ａ内にＬＤＤ（Lightly Doped Drain）領域７８を
形成する。次いで、犠牲酸化膜を除去した後、例えば、ＣＶＤ法により、シリコン窒化膜７９を半導体基板２上に形成する。
【００５６】
図２５に示す工程について説明する。シリコン窒化膜７９に対してエッチバックを行うことにより、高耐圧領域１１Ａに形成されたフラッシュゲートの側面に第１サイドウォール８１を形成する。エッチバックが行われることにより、高耐圧領域１１Ａ〜１１Ｃに形成された反射防止膜７６と、高耐圧領域１１Ｂ、１１Ｃ及びＳＲＡＭ領域１２に形成されたシリコン窒化膜７９とが除去される。
【００５７】
図２６に示す工程について説明する。フォトリソグラフィにより、高耐圧領域１１Ａを覆うレジストパターン８２Ａを高耐圧領域１１Ａにおける半導体基板２上に形成し、ゲート形成用のレジストパターン８２Ｂをポリシリコン７５上に形成する。
【００５８】
図２７に示す工程について説明する。レジストパターン８２Ａ、８２Ｂをマスクとしてドライエッチングを行うことにより、高耐圧領域１１Ｂ、１１Ｃ及びＳＲＡＭ領域１２にゲート電極８３が形成される。図２７では、高耐圧領域１１Ｃに形成されたゲート電極８３の図示を省略している。図２７及び図９よりわかるように、高耐圧領域１１Ｂに形成されるゲート電極８３のゲート長は、ＳＲＡＭ領域１２に形成されるゲート電極８３のゲート長よりも長い。言い換えれば、ＳＲＡＭ領域１２に形成されるゲート電極８３のゲート長は、高耐圧領域１１Ｂに形成されるゲート電極８３のゲート長よりも短い。ＳＲＡＭ領域１２に形成されるゲート電極８３は、第１ゲート電極の一例である。高耐圧領域１１Ｂに形成されるゲート電極８３は、第２ゲート電極の一例である。
【００５９】
図２８に示す工程について説明する。アッシングにより、残存するレジストパターン８２Ａ、８２Ｂを除去する。レジストパターンの形成、不純物のイオン注入及びレジストパターンの除去を適宜行う。高耐圧領域１１ＢにおけるＨＶＰＷ２１Ｂ内にＮ型ＬＤＤ領域
８４Ａが形成され、高耐圧領域１１ＢにおけるＨＶＮＷ２２Ｂ内にＰ型ＬＤＤ領域８４Ｂが形成される。高耐圧領域１１ＣにおけるＨＶＰＷ２１Ｃ内にＮ型ＬＤＤ領域８４Ａが形成され、高耐圧領域１１ＣにおけるＨＶＮＷ２２Ｂ内にＰ型ＬＤＤ領域８４Ｂが形成される。図２８では、高耐圧領域１１Ｃに形成されたＰ型ＬＤＤ領域８４Ａ及びＮ型ＬＤＤ領域８４Ｂの図示を省略している。ＳＲＡＭ領域１２におけるＬＶＰＷ４１Ａ内にＮ型ポケット領域８５及びＮ型エクステンション領域（図示せず）が形成される。ＳＲＡＭ領域１２におけるＬＶＮＷ４２内にＰ型ポケット領域（図示せず）及びＰ型エクステンション領域（図示せず）が形成される。
【００６０】
図２９に示す工程について説明する。例えば、ＣＶＤ法により、シリコン窒化膜を半導体基板２上に形成した後、シリコン窒化膜に対してエッチバックを行うことにより、第１サイドウォール８１の側面及びゲート電極８３の側面に第２サイドウォール８６を形成する。
【００６１】
図３０に示す工程について説明する。レジストパターンの形成、不純物のイオン注入及びレジストパターンの除去を適宜行う。高耐圧領域１１ＡにおけるＨＶＰＷ２１Ａ内にソース・ドレイン領域８７が形成される。高耐圧領域１１ＢにおけるＨＶＰＷ２１Ｂ内にＮ型ソース・ドレイン領域８８Ａが形成され、高耐圧領域１１ＢにおけるＨＶＮＷ２２Ｂ内にＰ型ソース・ドレイン領域８８Ｂが形成される。高耐圧領域１１ＣにおけるＨＶＰＷ２１Ｃ内にＮ型ソース・ドレイン領域８８Ａが形成され、高耐圧領域１１ＣにおけるＨＶＮＷ２２Ｃ内にＰ型ソース・ドレイン領域８８Ｂが形成される。図３０では、高耐圧領域１１Ｃに形成されたＮ型ソース・ドレイン領域８８Ａ及びＰ型ソース・ドレイン領域８８Ｂの図示を省略している。ＳＲＡＭ領域１２におけるＬＶＰＷ４１Ａ内にＮ型ソース・ドレイン領域８９Ａが形成される。ＳＲＡＭ領域１２におけるＬＶＮＷ４２内にＰ型ソース・ドレイン領域（図示せず）が形成される。
【００６２】
図３１に示す工程について説明する。半導体基板２上に、例えば、チタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）等の金属膜を形成した後、熱処理を行う。これにより、コントロールゲート７７、ゲート電極８３、ソース・ドレイン領域８７、Ｎ型ソース・ドレイン領域８８Ａ、８９及びＰ型ソース・ドレイン領域８８Ｂ上に金属シリサイド９１が形成される。次に、例えば、薬液処理により、未反応の金属膜を選択的に除去する。
【００６３】
図３２に示す工程について説明する。例えば、ＣＶＤ法により、半導体基板２上にシリコン酸化膜を堆積することにより、半導体基板２上に層間絶縁膜９２を形成する。次に、フォトリソグラフィにより、コンタクトプラグ５が形成される箇所が開口されたレジストパターン（図示せず）を形成する。レジストパターンをマスクとして、層間絶縁膜９２をドライエッチングすることにより、層間絶縁膜９２にコンタクト孔を形成する。次いで、アッシングにより、レジストパターンを除去する。例えば、ＣＶＤ法により、層間絶縁膜９２のコンタクト孔に、例えば、窒化チタン（ＴｉＮ）膜及びタングステン（Ｗ）膜等を堆積する。ＣＭＰにより、層間絶縁膜９２上の余分な窒化チタン膜及びタングステン膜等を除去することにより、層間絶縁膜９２内にコンタクトプラグ５を形成する。次に、配線等を形成した後、所望のバックエンドプロセスが行われ、半導体装置１が製造される。
【００６４】
以上の実施形態に関し、更に以下の付記を示す。
（付記１）
第１導電型のイオン注入を行うことにより、基板内であって、前記基板の第１の深さから前記第１の深さより深い第２の深さに、前記第１導電型の第１ウェルを形成する工程と、
前記基板の第１領域に前記第１導電型のイオン注入を行うことにより、前記第１領域における前記基板内であって、前記基板の表面から第３の深さに、前記第１導電型の第２ウ
ェルを形成する工程と、
前記基板の前記第１領域に前記第１導電型と異なる第２導電型のイオン注入を行うことにより、前記第１領域における前記第２ウェルの下方に位置する前記第１ウェルと重なる位置に、前記第１領域における前記基板内であって、前記第２ウェルの下方に前記第２の導電型の第３ウェルを形成する工程と、
前記基板の前記第１領域に前記第２導電型のイオン注入を行うことにより、前記第１領域における前記基板内であって、前記基板の表面から第４の深さに、前記第２ウェルの水平方向で前記第２ウェルを囲む前記第２導電型の第４ウェルを形成する工程と、
前記基板の第２領域に前記第１導電型のイオン注入を行うことにより、前記第２領域における前記基板内であって、前記第２領域における前記第１ウェルの上方に、前記第１導電型の第５ウェルを形成する工程と、
前記基板の前記第２領域に前記第２導電型のイオン注入を行うことにより、前記第２領域における前記基板内であって、前記第２領域における前記第１ウェルの上方に、前記第２導電型の第６ウェルを形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
（付記２）
前記第３ウェルを形成する工程は、前記基板の第３領域に、前記第２の導電型のイオン注入を行うことにより、前記第３領域における前記基板内に形成されている前記第１ウェルと重なる位置に、前記第３領域における前記基板内であって、前記基板の第５の深さから前記第５の深さより深い第６の深さに、前記第２導電型の第７ウェルを形成する工程を含み、
前記第４ウェルを形成する工程は、前記基板の前記第３領域に前記第２導電型のイオン注入を行うことにより、前記第３領域における前記基板内であって、前記第７ウェルの上方に前記第２導電型の第８ウェルを形成する工程を含むことを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）
前記第３ウェルを形成する工程では、前記第３ウェルの外縁部の位置が、平面視で前記第２ウェルの外縁部の位置よりも外側になるように、前記第３ウェルを形成し、
前記第４ウェルを形成する工程では、前記第４ウェルの底部の位置が、前記第２ウェルの底部の位置よりも深くなるように、前記第４ウェルを形成することを特徴とする付記１または２に記載の半導体装置の製造方法。
（付記４）
前記第１領域の前記基板上に第１ゲート絶縁膜と、前記第１ゲート絶縁膜上にフローティングゲートと、前記フローティングゲート上に中間絶縁膜と、前記中間絶縁膜上にコントロールゲートと、を形成する工程と、
前記第２領域の前記基板上に第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に第１ゲート電極と、を形成する工程と、
を備えることを特徴とする付記１から３の何れか１項に記載の半導体装置の製造方法。（付記５）
前記第１領域の前記基板上に第１ゲート絶縁膜と、前記第１ゲート絶縁膜上にフローティングゲートと、前記フローティングゲート上に中間絶縁膜と、前記中間絶縁膜上にコントロールゲートと、を形成する工程と、
前記第２領域の前記基板上に第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に第１ゲート電極と、を形成する工程と、
前記第３領域の前記基板上に第３ゲート絶縁膜と、前記第３ゲート絶縁膜上に前記第１ゲート電極よりもゲート長の短い第２ゲート電極と、を形成する工程と、
を備えることを特徴とする付記２に記載の半導体装置の製造方法。
（付記６）
前記第１導電型はＰ型であり、
前記第２導電型はＮ型であることを特徴とする付記１から５の何れか一項に記載の半導
体装置の製造方法。
（付記７）
前記第２ウェルを形成する工程は、前記第３レジストをマスクとして第１導電型のイオン注入を行うことにより、前記第３領域における前記基板内であって、前記基板の表面から前記第３の深さに、第１導電型の第９ウェルを形成する工程を含み、
前記第８ウェルを形成する工程では、前記第９ウェルの水平方向で前記第９ウェルを囲むようにして前記第８ウェルを形成し、
前記第７ウェルが、前記第８ウェル及び前記第９ウェルの下方に形成されていることを特徴とする付記２に記載の半導体装置の製造方法。
（付記８）
第１領域及び第２領域を有する基板と、
前記第１領域及び前記第２領域を含む前記基板の第１の深さから前記第１の深さより深い第２の深さに形成された第１導電型の第１ウェルと、
前記第１領域の前記基板の表面から第３の深さに形成された前記第１導電型の第２ウェルと、
前記第１領域の前記基板に形成され、前記第２ウェルの下方で前記第１領域の前記第１ウェルと重なって位置する、前記第１の導電型とは異なる第２の導電型の第３ウェルと、
前記第１領域の前記基板の表面から第４の深さに形成され、前記第２ウェルの水平方向で前記第２ウェルを囲んで位置する、前記第２の導電型の第４ウェルと、
前記第２領域の前記基板に形成され、前記第２領域の前記第１ウェルの上方に位置する、前記第１導電型の第５ウェルと、
前記第２領域の前記基板に形成され、前記第２領域の前記第１ウェルの上方に位置する、前記第２導電型の第６ウェルと、
を備えることを特徴とする半導体装置。
（付記９）
前記第１ウェルは前記基板の第３領域にも形成され、
前記基板の前記第３領域の前記基板の第５の深さから前記第５の深さより深い第６の深さに形成され、前記第３領域の前記第１ウェルと重なって位置し、前記第２導電型の第７ウェルと、
前記基板の前記第３領域の前記第７ウェルの上方に形成され、前記第２導電型の第８ウェルと、
を備えることを特徴とする付記８に記載の半導体装置。
（付記１０）
前記第３ウェルの外縁部の位置が、平面視で前記第２ウェルの外縁部の位置より外側に位置し、
前記第４ウェルの底部の位置が、前記第２ウェルの底部の位置より深く位置することを特徴とする付記８又は９に記載の半導体装置。
（付記１１）
前記第１領域の前記基板上に第１ゲート絶縁膜と、前記第１ゲート絶縁膜上にフローティングゲートと、前記フローティングゲート上に中間絶縁膜と、前記中間絶縁膜上にコントロールゲートとを有し、
前記第２領域の前記基板上に第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に第１ゲート電極とを有することを特徴とする付記８から１０の何れか１項に記載の半導体装置。
（付記１２）
前記第１領域の前記基板上に第１ゲート絶縁膜と、前記第１ゲート絶縁膜上にフローティングゲートと、前記フローティングゲート上に中間絶縁膜と、前記中間絶縁膜上にコントロールゲートとを有し、
前記第２領域の前記基板上に第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に第１ゲート電極とを有し、
前記第３領域の前記基板上に第３ゲート絶縁膜と、前記第３ゲート絶縁膜上に、前記第
１ゲート電極よりもゲート長の短い第２ゲート電極とを有することを特徴とする付記９に記載の半導体装置。
（付記１３）
前記第１導電型はＰ型であり、
前記第２導電型はＮ型であることを特徴とする付記８から１２の何れか一項に記載の半導体装置。
【符号の説明】
【００６５】
１  半導体装置
２  半導体基板
３  素子分離絶縁膜
４  活性領域
５  コンタクトプラグ
１１Ａ、１１Ｂ、１１Ｃ  高耐圧領域
１２  ＳＲＡＭ領域
２１Ａ、２１Ｂ、２１Ｃ  ＨＶＰＷ
２２Ａ、２２Ｂ、２２Ｃ  ＨＶＮＷ
３１  ＤＰＷ
３２Ａ、３２Ｂ、３２Ｃ  ＤＮＷ
４１Ａ、４１Ｂ、４１Ｃ  ＬＶＰＷ
４２  ＬＶＮＷ
５１、５２、５３、５４、５５  レジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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