(57)【要約】【課題】外部入力信号に混入するノイズをリアルタイムで検出し、ノイズによるエラー発生時には、データを保護するノイズプロテクション機能を有する受信回路の実現。【解決手段】第１信号Dinをタイミング信号CLKに応じて取り込み、第２信号Dpを出力する第１回路21と、DpをCLKに応じて取り込み、第３信号Ddとして出力する保持回路22と、CLKの変化タイミングを含む１周期より短い第１期間中に、Dinが変化したか否かを検出し、変化した場合に選択信号Selectを出力するノイズ検出回路24と、DpとDdを入力とし、Select非出力時にはDpを、Select出力時にはDdを出力する選択回路23と、を有し、ノイズ検出回路は、第１期間の間第４信号Xcheckを発生する信号発生回路25と、第４信号に応じて第１期間に、Dinが変化したか否かを検出し、変化した場合に第１期間の終了に同期してSelectを出力する検出回路26と、を有する受信回路。【選択図】図２
2015002405.tif 000002
【特許請求の範囲】
【請求項１】
タイミング信号の電位の変化タイミングを含む、前記タイミング信号の１周期より短い第１期間の間、第１信号を発生する信号発生回路と、
前記第１信号に応じて、前記第１期間に第２信号の電位が変化したか否かを検出し、変化した場合にエラー信号を生成する検出回路と、を有することを特徴とするノイズ検出回路。
【請求項２】
前記タイミング信号は第１クロック信号であり、
前記信号発生回路は、前記第１クロック信号を１／４位相シフトして前記第１信号を発生することを特徴とする請求項１に記載のノイズ検出回路。
【請求項３】
前記信号発生回路は、
前記第１クロック信号のＮ倍の周波数の基準クロック信号の位相を調整し、第２クロック信号を出力するＰＬＬ回路と、
前記第２クロック信号を分周して前記第１クロック信号および前記第１信号を発生する分周回路と、を有し、
前記ＰＬＬ回路は、前記第２クロック信号の位相と前記分周回路の出力する前記第１クロック信号の位相を合わせることを特徴とする請求項２に記載のノイズ検出回路。
【請求項４】
前記検出回路は、
前記第１信号に応じて動作状態になり、前記第２信号および前記第２信号の反転信号の電位の変化に応じて出力の電位が変化する第１および第２のラッチ回路と、
前記第１のラッチ回路の出力および前記第２のラッチ回路の出力の論理積を演算し、演算結果を前記エラー信号として出力するゲート回路と、を有することを特徴とする請求項１から３のいずれか１項に記載のノイズ検出回路。
【請求項５】
前記検出回路は、前記第１信号の電位の変化に応じて前記エラー信号をラッチし、選択信号を出力する第３のラッチ回路を備えることを特徴とする請求項４に記載のノイズ検出回路。
【請求項６】
第１信号をタイミング信号に応じて取り込み、取り込んだ前記第１信号を第２信号として出力する第１回路と、
前記第１回路の出力する前記第２信号を、前記タイミング信号に応じて取り込み、第３信号として出力する保持回路と、
前記タイミング信号の電位の変化タイミングを含む、前記タイミング信号の１周期より短い第１期間に、前記第１信号が変化したか否かを検出し、変化した場合に選択信号を出力するノイズ検出回路と、
前記第２信号と前記第３信号を入力とし、前記選択信号が出力されなかった時は前記第２信号を、前記選択信号が出力された時は前記第３信号を出力する選択回路と、を有し、
前記ノイズ検出回路は、
前記第１期間の間、第４信号を発生する信号発生回路と、
前記第４信号に応じて、前記第１期間に前記第１信号の電位が変化したか否かを検出し、変化した場合に前記第１期間の終了に同期して前記選択信号を出力する検出回路と、を有することを特徴とする受信回路。
【請求項７】
前記受信回路は、複数の前記第１信号を受信し、前記複数の第１信号に対応して、複数の前記第１回路、複数の前記保持回路および複数の前記選択回路を有し、
前記ノイズ検出回路は、前記第１期間に前記複数の第１信号が変化したか否かを検出することを特徴とする請求項６に記載の受信回路。
【請求項８】
前記ノイズ検出回路は、前記複数の第１信号がそれぞれ変化したか否かに応じて、複数の前記選択信号を前記複数の選択回路に出力することを特徴とする請求項７に記載の受信回路。
【請求項９】
前記ノイズ検出回路は、前記複数の第１信号が１つでも変化した時には、前記選択信号を、前記複数の選択回路に出力することを特徴とする請求項７に記載の受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
開示の技術は、ノイズ検出回路および受信回路に関する。
【背景技術】
【０００２】
ＬＳＩチップ間あるいは筐体内の複数の回路ブロック間、および筐体間で、信号を伝送することが行われている。受信回路は、ラッチ回路等によりクロック信号に同期して、伝送経路からデータ信号を内部に取り込む。データ信号は、複数ビットのデータ信号を並列に伝送する場合と、複数ビットのデータ信号を１ビットのデータ信号にパラレル−シリアル変換した後伝送し、受信した１ビットのデータ信号を複数ビットのデータ信号にシリアル−パラレル変換する場合がある。開示の技術は、上記のいずれの場合にも適用される。
【０００３】
データ信号を伝送する伝送経路は、周囲から各種の外乱ノイズを受ける。この外乱ノイズは、幅が狭く、受信回路がデータ信号を内部に取り込むタイミングで混入すれば受信データに影響しエラーを発生するが、それ以外のタイミングで混入しても影響しない。また、データ信号を内部に取り込むタイミングで混入しても、外乱ノイズの振幅が小さい場合にはエラーは発生しない。以下、受信回路の入力部分で受けるデータ信号に混入したノイズを外部ノイズ、そのような外部ノイズを検出するノイズ検出回路を、外部ノイズ検出回路と称する場合がある。
【０００４】
ＬＳＩを使用したシステム、例えばマイクロコントローラなどは、受信データに応じて制御などの各種の動作を行う。受信データにエラーが発生すると、誤動作等の問題を発生する場合があり得る。そのため、マイクロコントローラなどＬＳＩを使用したシステムにおいて、外部ノイズからシステムを保護し、安全機能を向上することが望まれている。
【０００５】
外部ノイズを検出するノイズ検出回路を実現する場合、ノイズの幅および振幅の関係で、アナログ回路を利用してノイズ検出回路を形成することが考えられる。そして、その検出信号に基づいてノイズ防護（プロテクション）回路を動作させることになる。しかし、ＦＰＧＡ(Field Programmable Gate Array)などアナログ回路を使用しない開発環境には、このような外部ノイズ検出回路およびノイズプロテクション回路は適用できない。また、アナログ回路は配置配線時に調整が必要であり、且つデバイス個々の特性も変わるため、アナログ回路を含むＬＳＩは、量産時の製造工程が複雑になるという課題がある。
【０００６】
また、外部ノイズ検出回路を、クロック信号に応じて動作する３段のフリップフロップを含むディジタル回路で実現し、内部回路をノイズから守ることが提案されている。この外部ノイズ検出回路では、３段のフリップフロップ（３段保護回路）が全て同じ値の場合のみノイズを受けていないと判定し、３段目のフリップフロップの出力値をラッチし、内部回路に取り込む。しかし、この外部ノイズ検出回路は、３段のフリップフロップを使用するため、データ信号の入力から内部回路に取り込まれるまでの遅延が大きいため、用途が限定されていた。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−１８７３１２号公報
【特許文献２】実開平３−６９９３１号公報
【特許文献３】特開２００８−１０４０３９号公報
【特許文献４】特開２００９−２７３３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
近年、ＬＳＩを含むシステムの動作周波数の向上に伴い、これまでは困難であったディジタル回路のみで構成され、且つ高い動作周波数でもノイズ検出可能な外部ノイズのノイズ検出回路、およびノイズプロテクション機能を含む受信回路が求められている。
【０００９】
さらに、信号遅延の少ないリアルタイム性を重視することで、適用範囲を広げられる外部ノイズのノイズ検出回路および受信回路が重要となっている。
【００１０】
そのため、外部入力信号をラッチするタイミングで、可能な限り小さな幅のノイズ（パルス）を確実に検出するノイズ検出回路が望まれている。さらに、そのようなノイズ検出回路でノイズによるエラーの発生を検出した場合には、データを保護するノイズプロテクション機能を受信回路に実現することが望まれている。
【００１１】
また、このようなノイズ検出回路および受信回路には、外部入力データ信号を同期化のためにラッチした後、直接後段回路へ入力することで、リアルタイム性も兼ね備えることが望まれている。
【課題を解決するための手段】
【００１２】
第１の態様のノイズ検出回路は、信号発生回路と、検出回路と、を有する。信号発生回路は、タイミング信号の電位の変化タイミングを含む、タイミング信号の１周期より短い第１期間の間、第１信号を発生する。検出回路は、第１信号に応じて、第１期間に第２信号の電位が変化したか否かを検出し、変化した場合にエラー信号を生成する。
【００１３】
第２の態様の受信回路は、第１回路と、保持回路と、ノイズ検出回路と、選択回路と、を有する。第１回路は、第１信号をタイミング信号に応じて取り込み、取り込んだ第１信号を第２信号として出力する。保持回路は、第１回路の出力する第２信号を、タイミング信号に応じて取り込み、第３信号として出力する。ノイズ検出回路は、タイミング信号の電位の変化タイミングを含む、タイミング信号の１周期より短い第１期間に、第１信号が変化したか否かを検出し、変化した場合に選択信号を出力する。選択回路は、第２信号と第３信号を入力とし、選択信号が出力されなかった時は第２信号を、選択信号が出力された時は第３信号を出力する。ノイズ検出回路は、第１期間の間、第４信号を発生する信号発生回路と、第４信号に応じて、第１期間に第１信号の電位が変化したか否かを検出し、変化した場合に第１期間の終了に同期して選択信号を出力する検出回路と、を有する。
【発明の効果】
【００１４】
第１および第２の態様によれば、ディジタル回路で形成され、面積が少なくアナログ回路のような調整の必要が無いノイズ検出回路、およびノイズプロテクション機能を含む受信回路が実現される。
ノイズ検出回路および受信回路は、低コストで、監視データに混入したノイズ成分を毎サイクル確実に検出し、リアルタイム性が高く、後段回路へのデータ保護を行う。また、ノイズ検出回路および受信回路は、ディジタル回路のみで形成されるため、そのままの回路でＦＰＧＡに適用され、論理シミュレーションも行え、検証期間を低減する。
【図面の簡単な説明】
【００１５】
【図１】図１は、ディジタル回路のみで形成した外部ノイズ検出回路を有するデータ信号の受信回路の例を示す図である。
【図２】図２は、第１実施形態の受信回路の構成を示すブロック図である。
【図３】図３は、第２実施形態の受信回路の構成を示す図である。
【図４】図４は、位相シフト回路を示す図であり、（Ａ）が回路構成を、（Ｂ）が動作タイムチャートを、示す。
【図５】図５は、第２実施形態の受信回路の動作例を示すタイムチャートである。
【図６】図６は、第２実施形態の受信回路の別の動作例を示すタイムチャートである。
【図７】図７は、第２実施形態の受信回路のさらに別の動作例を示すタイムチャートである。
【図８】図８は、第２実施形態の受信回路のさらに別の動作例を示すタイムチャートである。
【図９】図９は、第３実施形態の受信回路の構成を示す図である。
【図１０】図１０は、第３実施形態の受信回路の変形例の構成を示す図であり、（Ａ）が全体構成を、（Ｂ）が切替信号発生回路の回路図を、示す。
【図１１】図１１は、第４実施形態の受信回路の構成を示す図である。
【図１２】図１２は、第４実施形態の受信回路における位相シフト回路を示す図であり、（Ａ）が回路図を、（Ｂ）が動作を示すタイムチャートを示す。
【図１３】図１３は、第１から第４実施形態の受信回路を適用した回路装置の例を示す図であり、マイクロコンピュータシステムに適用した例を示す。
【発明を実施するための形態】
【００１６】
実施形態を説明する前に、受信するデータ信号へのノイズの混入を検出する外部ノイズ検出回路、およびノイズの混入を検出した場合のシステム信号の保護を行うノイズプロテクション機能を有する受信回路についての一般的な技術を説明する。
【００１７】
容量、抵抗、シミュット回路などで形成したアナログ遅延回路により遅延したデータ信号と、元のデータ信号との遅延差を利用した外部ノイズ検出回路が知られている。しかし、アナログ回路は適用範囲が制限される上、製造工程が複雑になるという課題があるため、ここではアナログ回路を含む外部ノイズ検出回路は対象とせず、ディジタル回路による外部ノイズ検出回路を対象とする。
【００１８】
図１は、ディジタル回路のみで形成した外部ノイズ検出回路を有するデータ信号の受信回路の例を示す図である。
【００１９】
図１の受信回路は、外部ノイズ検出回路１０と、データ信号を内部回路に取り込む取込回路１５と、を有する。外部ノイズ検出回路１０は、初段にデータ信号Ｄｉｎが入力され、クロック信号ＣＬＫに応じて前段の出力Ｑをラッチする３段接続のＤ型フリップフロップ（ＦＦ）１１−１３と、ＦＦ１１−１３の出力の否定排他的論理和ゲート（ＮＸＯＲ）１４と、を有する。取込回路１５は、ＮＸＯＲ１４の出力で動作状態になり、ＣＬＫに同期して３段目のＦＦ１３の出力をラッチし、出力データ信号Ｄｏｕｔとして出力するＤ−ＦＦ１５を有する。図１の受信回路は、３段のＤ−ＦＦの出力がすべて等しい時に受信データにエラー無し、と判定して内部回路に取り込む。
【００２０】
図１の受信回路は、データ信号Ｄｉｎは、ＣＬＫに応じて動作する３段のフリップフロップを経て取り込まれるため、内部回路に取り込まれるまでの遅延量が大ききという問題がある。
【００２１】
以下に説明する実施形態の受信回路は、すべてディジタル回路で形成され、監視対象の入力データ信号に混入したノイズ成分を毎サイクル確実に検出し、小さな遅延量で内部回路に取り込むデータ信号を保護する。
【００２２】
図２は、第１実施形態の受信回路の構成を示すブロック図である。
第１実施形態の受信回路は、取込回路２１と、保持回路２２と、ノイズ検出回路２４と、選択回路２３と、を有する。取込回路２１は、取込対象信号Ｄｉｎを取込タイミング信号に応じて取り込み、取り込んだ取込対象信号Ｄｉｎを取込信号Ｄｐとして出力する。ここでは、取込タイミング信号はクロック信号ＣＬＫとして示す。保持回路２２は、取込信号Ｄｐを、取込タイミング信号ＣＬＫに応じて取り込み、１周期遅延取込信号Ｄｄとして出力する。ノイズ検出回路２４は、取込タイミング信号ＣＬＫの取込タイミングに対応する変化エッジの前後のＣＬＫの１周期より短い所定期間中に、取込対象信号Ｄｉｎが変化したか否かを検出する。ノイズ検出回路２４は、取込対象信号Ｄｉｎが変化しない場合には無効であり、変化した場合に有効となる選択信号Ｓｅｌｅｃｔを出力する。保持回路２２は、Ｓｅｌｅｃｔが無効の場合には、ＤｐをＣＬＫに応じて取り込み、有効の場合には、ＣＬＫに応じた取込を停止し、保持しているデータをそのまま維持する。選択回路２３は、取込信号Ｄｐと１周期遅延取込信号Ｄｄを入力とし、Ｓｅｌｅｃｔが無効の時には取込信号Ｄｐを、Ｓｅｌｅｃｔが有効の時には１周期遅延取込信号Ｄｄを出力する。ノイズ検出回路２４は、有効信号発生回路２５と、対象変化検出回路２６と、を有する。有効信号発生回路２４は、取込タイミング信号ＣＬＫの取込タイミングに対応する変化エッジの前後の、ＣＬＫの１周期より短い所定期間中有効となる有効信号Ｘｃｈｅｃｋを発生する。対象変化検出回路２６は、有効信号Ｘｃｈｅｃｋが有効である期間中に、取込対象信号Ｄｉｎが変化したか否かを検出し、有効期間の終了に同期して、変化しない場合には無効となり、変化した場合に有効となる選択信号Ｓｅｌｅｃｔを出力する。
【００２３】
取込回路２１および保持回路２２は、例えば、ＣＬＫの立ち上がりエッジに応じて動作するフリップフロップ等のラッチ回路で実現される。ここでは、ＣＬＫの立ち上がりエッジの前後の所定期間、入力データ信号が安定している場合に、ノイズが混入していないと判定する。ＣＬＫの立ち上がりエッジの前の安定期間をセットアップ(setup)期間、ＣＬＫの立ち上がりエッジの前の安定期間をホールド(hold)期間と称する。
【００２４】
外部ノイズは、一般に幅の小さなパルスであり、実施形態の受信回路は、幅の小さなノイズを対象としてそれによるエラーの発生を防止する。
【００２５】
上記のように、データ信号Ｄｉｎは、ＣＬＫの立ち上がりエッジの前後の所定期間安定していることが求められるが、それ以外の期間にノイズが混入しても特に問題は生じない。ノイズ検出回路２４は、ＣＬＫの立上りエッジの前後の所定期間（セットアップ期間＋ホールド期間）を含むＸｃｈｅｃｋが有効となる期間中監視を行い、データ信号ＤｉｎがＬからＨおよびＨからＬの変化またはその逆のパルス状の変化をしたことを検出する。言い換えれば、ノイズ検出回路２４は、Ｘｃｈｅｃｋが有効となる期間に、ＤｉｎがＬからＨまたはＨからＬの一方の変化のみをした場合には、ノイズが混入したとは判定しない。
【００２６】
第１実施形態の受信回路を説明したが、以下、第１実施形態の受信回路を実現する具体的な実施形態を説明する。
図３は、第２実施形態の受信回路の構成を示す図である。
第２実施形態の受信回路は、データバス３０を伝送されてくる監視対象のデータ信号Ｄｉｎを、クロック信号ＣＬＫに同期して取り込む。
【００２７】
第２実施形態の受信回路は、取込用Ｄ型フリップフロップ（Ｄ−ＦＦ）３１と、保持用Ｄ−ＦＦ３２と、セレクタ３３と、ノイズ検出回路３４と、を有する。取込用Ｄ−ＦＦ３１は、ＤｉｎをＣＬＫに同期してラッチし、取込データ信号Ｄｐとして出力する。保持用Ｄ−ＦＦ３２は、ＤｐをＣＬＫに同期してラッチし、１周期遅延取込データ信号Ｄｄとして出力する。したがって、Ｄｄは、ＤｐをＣＬＫの１周期分遅延した信号である。ただし、保持用Ｄ−ＦＦ３２は、Ｓｅｌｅｃｔが有効（Ｈ）である時には新しいデータのラッチを停止する。言い換えれば、保持用Ｄ−ＦＦ３２は、ＳｅｌｅｃｔによりＣＬＫがゲーティングされる。セレクタ３３は、ＤｐとＤｄを入力とし、Ｓｅｌｅｃｔが無効（Ｌ）の時にはＤｐを、Ｓｅｌｅｃｔが有効（Ｈ）の時にはＤｄを、選択して出力する。セレクタ３３からの出力データ信号Ｄｏｕｔは、後段回路１００内のＤ−ＦＦ１０１にラッチされる。
【００２８】
ノイズ検出回路３４は、位相シフト回路３５と、変化検出回路３６と、Ｄｉｎを反転するインバータ４１と、を有する。
図４は、位相シフト回路３５を示す図であり、（Ａ）が回路構成を、（Ｂ）が動作タイムチャートを、示す。
【００２９】
図４の（Ａ）に示すように、位相シフト回路３５は、２逓倍回路６１と、インバータ６２と、Ｄ−ＦＦ６３と、を有する。２逓倍回路６１は、ＣＬＫを２倍の周波数の倍周クロック信号に変換する。インバータ６２は、２逓倍回路６１の出力する倍周クロック信号を反転して反転倍周クロック信号を出力する。Ｄ−ＦＦ６３は、ＣＬＫを、反転倍周クロック信号に同期してラッチする。
【００３０】
図４の（Ｂ）において、ＡはＣＬＫを、Ｂは反転倍周クロック信号を、ＣはＤ−ＦＦ６３を示す。図示のように、Ｄ−ＦＦ６３の出力は、ＣＬＫを９０度（１／４）位相シフトした信号になる。
以上のように、位相シフト回路３５は、ＣＬＫを９０度位相シフトして信号を、監視中を示す有効信号Ｘｃｈｅｃｋとして出力する。
【００３１】
変化検出回路３６は、第１Ｄ−ＦＦ４２と、第２Ｄ−ＦＦ４３と、ＡＮＤゲート４４と、第３Ｄ−ＦＦ４５と、を有する。第１Ｄ−ＦＦ４２および第２Ｄ−ＦＦ４３は、Ｘｃｈｅｃｋが有効の期間のみ動作状態になり、データ入力は「高(H:High)」に固定されている。第１Ｄ−ＦＦ４２は、Ｄｉｎをクロック入力とし、動作状態ではＤｉｎの立上りエッジに同期して出力Ｐ−ＤａｔａをＨに変化させ、非動作状態になるとＰ−Ｄａｔａを「低(L:Low)」に変化させる。同様に、第２Ｄ−ＦＦ４３は、インバータ４１で反転した反転Ｄｉｎをクロック入力とし、動作状態では反転Ｄｉｎの立上りエッジに同期して出力Ｎ−ＤａｔａをＨに変化させ、非動作状態になるとＮ−ＤａｔａをＬに変化させる。ＡＮＤゲート４４は、Ｐ−ＤａｔａおよびＮ−Ｄａｔａを入力とし、論理積を演算してエラー信号Ｅｒｒｏｒとして出力する。第３Ｄ−ＦＦ４５は、ＥｒｒｏｒをＸｃｈｅｃｋの立上りエッジに同期してラッチし、選択信号Ｓｅｌｅｃｔとして出力する。
【００３２】
図５は、第２実施形態の受信回路の動作例を示すタイムチャートである。
図５に示すように、監視中を示すＸｃｈｅｃｋはＣＬＫを９０度位相シフトした信号であり、Ｌの間有効となる信号である。言い換えれば、Ｘｃｈｅｃｋは、ＣＬＫの立上りエッジの前の９０度（１／４位相）および立上りエッジの後の９０度（１／４位相）の間有効となる信号である。第２実施形態では、ＣＬＫの立ち上がりエッジの前後の所定期間（セットアップ期間＋ホールド期間）を含むＸｃｈｅｃｋが有効となる期間に、データ信号ＤｉｎがＬからＨおよびＨからＬの変化またはその逆のパルス状の変化をしたことを検出する。言い換えれば、Ｘｃｈｅｃｋが有効となる期間に、ＤｉｎがＬからＨまたはＨからＬの一方の変化のみをした場合には、ノイズが混入したとは判定しない。
【００３３】
図５に示した動作例では、Ｘｃｈｅｃｋが有効である監視中に、Ｄｉｎが、ＣＬＫの立上りエッジの前にＨからＬに、ＣＬＫの立上りエッジの後にＬからＨに、変化しており、ノイズ混入と判定される場合である。ＤｉｎのＨからＬへの変化に応じて、Ｄ−ＦＦ４３の出力Ｎ−ＤａｔａがＨに変化し、ＤｉｎのＬからＨへの変化に応じて、Ｄ−ＦＦ４２の出力Ｐ−ＤａｔａがＨに変化し、ＡＮＤゲート４４の出力するエラー信号ＥｒｒｏｒがＨに変化する。さらに、監視の終了に応じてＸｃｈｅｃｋがＬからＨに変化すると、Ｄ−ＦＦ４５はＥｒｒｏｒをラッチして、ＳｅｌｅｃｔがＨに変化する。これに応じて、セレクタ３３は、第１Ｄ−ＦＦ３１の出力するＤｐを選択する状態から、第２Ｄ−ＦＦ３２の出力する１周期遅延取込データ信号Ｄｄを選択する状態に変化する。第２Ｄ−ＦＦ３２は、ＳｅｌｅｃｔがＨの間、ラッチを行わず、１周期遅延取込データ信号Ｄｄを保持する。Ｄｏｕｔは、次のＣＬＫの立上りエッジで、後段回路１００のＤ−ＦＦ１０１に取り込まれる。
【００３４】
次のＣＬＫのサイクルで、Ｄｉｎが監視中にパルス状の変化をしないと、Ｐ−Ｄａｔａ、Ｎ−ＤａｔａおよびＥｒｒｏｒはＬに変化し、監視の終了に応じてＸｃｈｅｃｋがＬからＨに変化すると、ＳｅｌｅｃｔはＬに変化し、通常の状態に戻る。言い換えれば、図５で破線で示したノイズ保護期間、Ｄｐの代わりにＤｄを利用してＤｏｕｔとする。
【００３５】
図６は、第２実施形態の受信回路の別の動作例を示すタイムチャートである。
図６に示した動作例では、Ｘｃｈｅｃｋが有効である監視中に、Ｄｉｎが、ＣＬＫの立上りエッジの後にＨからＬに変化し、監視中にＬからＨに変化しない場合である。この場合は、ノイズ混入と判定されない。ＤｉｎのＨからＬへの変化に応じて、Ｄ−ＦＦ４３の出力Ｎ−ＤａｔａがＨに変化するが、ＤｉｎがＬからＨへ変化しないので、Ｄ−ＦＦ４２の出力Ｐ−ＤａｔａはＬを維持する。そのため、ＡＮＤゲート４４の出力するエラー信号ＥｒｒｏｒはＬを維持し、ＳｅｌｅｃｔもＬのままである。
【００３６】
図６では、ＤｉｎはＬに変化した状態を、ＣＬＫの次の立上りエッジの後まで維持するので、言い換えれば通常のデータ信号の変化であり、第１Ｄ−ＦＦ３１の出力するＤｐが、ＣＬＫの次の立上りエッジでＬに変化する。これに応じて、セレクタ３３の出力ＤｏｕｔもＬに変化する。第２Ｄ−ＦＦ３２の出力する１周期遅延取込データ信号Ｄｄは、さらに１周期遅れたＣＬＫの次の立上りエッジでＬに変化する。
【００３７】
以上のように、図６の動作例では、通常のＤｐを選択してＤｏｕｔとして出力する動作が行われる。
【００３８】
図７は、第２実施形態の受信回路のさらに別の動作例を示すタイムチャートである。
図７に示した動作例では、Ｄｉｎは、Ｘｃｈｅｃｋが有効である監視中には変化せず、Ｘｃｈｅｃｋが無効である非監視中にパルス状に変化し、ノイズ混入と判定されない場合である。Ｘｃｈｅｃｋが無効であるため、Ｐ−ＤａｔａおよびＮ−Ｄａｔａは変化せず、通常のノイズの無い場合と同じ動作を行う。
【００３９】
図８は、第２実施形態の受信回路のさらに別の動作例を示すタイムチャートである。
図８に示した動作例では、Ｄｉｎは、Ｘｃｈｅｃｋが無効である期間中（非監視中）にＨからＬに変化し、Ｘｃｈｅｃｋが有効である期間中（監視中）にＬからＨに変化し、ノイズ混入と判定されない場合である。この動作例では、Ｘｃｈｅｃｋが無効である非監視中であるため、ＤｉｎのＨからＬへの変化に対して、Ｄ−ＦＦ４３の出力Ｎ−Ｄａｔａは変化しない。一方、Ｘｃｈｅｃｋが有効である監視中のＤｉｎのＬからＨへ変化に対しては、Ｄ−ＦＦ４２の出力Ｐ−Ｄａｔａは、ＬからＨに変化する。しかし、Ｎ−ＤａｔａはＬであるから、ＡＮＤゲート４４の出力するエラー信号ＥｒｒｏｒはＬを維持し、ＳｅｌｅｃｔもＬのままであり、通常のノイズの無い場合と同じ動作を行う。
【００４０】
以上、第２実施形態の受信回路の動作を説明した。第２実施形態では、ＣＬＫのサイクルごとに上記の動作を繰り返し、連続してノイズの混入を監視する。そして、ノイズ混入の監視結果に応じて、適宜上記の動作を行い、取込データＤｐにノイズの影響が生じる場合には、ＣＬＫの前のサイクルのデータを利用して、ノイズの伝搬を防止し、後段の回路を保護する。
【００４１】
第２実施形態の受信回路は、入力するデータ信号Ｄｉｎが１ビットの例であるが、次にデータ信号が複数ビットの場合に適用した第３実施形態を説明する。
【００４２】
図９は、第３実施形態の受信回路の構成を示す図である。
第３実施形態の受信回路は、Ｎビットのパラレルデータバス３０を伝送されてくる監視対象のＮビットデータ信号Ｄｉｎ０−ＤｉｎＮ−１を、クロック信号ＣＬＫに同期して取り込む。
【００４３】
第３実施形態の受信回路は、Ｎ個の取込用Ｄ−ＦＦ群３１Ａと、保持用Ｄ−ＦＦ群３２Ａと、セレクタ群３３Ａと、ノイズ検出回路３４Ａと、を有する。ノイズ検出回路３４Ａは、位相シフト回路３５と、変化検出回路群３６Ａと、インバータ群４１Ａと、を有する。各群の個別の要素は、第２実施形態の対応する要素と同じ動作を行う。言い換えれば、第３実施形態の受信回路は、第２実施形態の受信回路を、位相シフト回路３５を除いてＮビット用に並列に設け、位相シフト回路３５を共通に使用する。したがって、各ビットのデータ信号にノイズが混入した場合には、各ビットを前のサイクルのデータで置き換えるが、他のビットには影響しない。これ以上の説明は省略する。
【００４４】
図１０は、第３実施形態の受信回路の変形例の構成を示す図であり、（Ａ）が全体構成を、（Ｂ）が切替信号発生回路の回路図を、示す。
図１０の（Ａ）に示すように、第３実施形態の変形例の受信回路は、切替信号発生回路３８を設けたことが、図９の回路と異なる。切替信号発生回路３８は、ノイズ検出回路３４ＡのＮ個の変化検出回路群３６Ａの出力するＮ個の選択信号Ｓｅｌｅｃｔ０−ＳｅｌｅｃｔＮ−１を受け、１個の選択信号Ｓｅｌｅｃｔを出力する。１個の選択信号Ｓｅｌｅｃｔは、Ｎ個の選択信号Ｓｅｌｅｃｔ０−ＳｅｌｅｃｔＮ−１のうちの１個でもＨであれば、Ｈになる。
【００４５】
図１０の（Ｂ）に示すように、例えば、切替信号発生回路３８は、Ｎ個の選択信号Ｓｅｌｅｃｔ０−ＳｅｌｅｃｔＮ−１を入力とする多入力ＯＲゲート３９で実現される。
【００４６】
図１１は、第４実施形態の受信回路の構成を示す図である。
第４実施形態の受信回路は、監視対象のデータ信号Ｄｉｎを、クロック信号ＣＬＫに同期して取り込む。
【００４７】
第４実施形態の受信回路は、取込用Ｄ−ＦＦ３１と、保持用Ｄ−ＦＦ３２と、セレクタ３３と、ノイズ検出回路３４Ｂと、を有する。ノイズ検出回路３４Ｂは、位相シフト回路３９と、変化検出回路３６と、インバータ４１と、を有する。言い換えれば、第４実施形態の受信回路は、位相シフト回路３９が第２実施形態の受信回路の位相シフト回路と異なり、他の部分は同じである。
【００４８】
図１２は、第４実施形態の受信回路における位相シフト回路３９を示す図であり、（Ａ）が回路図を、（Ｂ）が動作を示すタイムチャートを示す。
【００４９】
図１２の（Ａ）に示すように、位相シフト回路３９は、ＰＬＬマクロ回路７１と、第１分周用Ｄ−ＦＦ７２と、第２分周用Ｄ−ＦＦ７３と、第３分周用Ｄ−ＦＦ７４と、を有する。ＰＬＬマクロ回路７１は、取込に使用するクロック信号の４倍の周波数の４倍周ＣＬＫを受け、４倍周クロック信号ＣＬＫの位相を出力Ｃの位相に一致させるように制御する。第１分周用Ｄ−ＦＦ７２は、４倍周クロック信号を２分周して逆相の２分周クロック信号ＡおよびＢを出力する。第２分周用Ｄ−ＦＦ７３は、２分周クロック信号Ａを２分周し、出力Ｃをクロック信号ＣＬＫＢとして出力する。出力Ｃは、ＰＬＬマクロ回路７１にフィードバックされ、ＰＬＬマクロ回路７１は、４倍周クロック信号の位相を出力Ｃの位相に一致させる。クロック信号ＣＬＫＢは、取込用Ｄ−ＦＦ３１および保持用Ｄ−ＦＦ３２にクロック信号として供給される。第３分周用Ｄ−ＦＦ７４は、２分周クロック信号Ｂを２分周し、出力Ｄを有効信号Ｘｃｈｅｃｋとして出力する。
【００５０】
図１２の（Ｂ）において、Ａ−Ｄは、図１２の（Ａ）の各クロック信号に対応する。出力Ｄは、出力Ｃを１／４位相シフトした信号である。言い換えれば、有効信号Ｘｃｈｅｃｋは、取込用Ｄ−ＦＦ３１および保持用Ｄ−ＦＦ３２にクロック信号として供給されるクロック信号ＣＬＫＢを正確に１／４位相シフトした信号である。
【００５１】
第４実施形態の受信回路の動作は、第２実施形態の受信回路の動作と同じであるが、Ｘｃｈｅｃｋが、取込用Ｄ−ＦＦ３１および保持用Ｄ−ＦＦ３２のクロック信号ＣＬＫＢを正確に１／４位相シフトした信号である。そのため、有効信号Ｘｃｈｅｃｋの有効期間を、取込用Ｄ−ＦＦ３１の取込タイミング（ＣＬＫＢの立上りエッジ）に対して、より正確に設定できる。
【００５２】
以上説明した第１から第４実施形態の受信回路は、調整の必要なアナログ回路を使用せず、ディジタル回路のみで形成されておりので、ＦＰＧＡ等にも適用でき、論理シミュレーションも可能であり、検証に要する時間も短くできる。
また、第１から第４実施形態の受信回路は、回路規模が小さく、低コストで、監視データに混入したノイズ成分を毎サイクル効果的に検出する。さらに、ノイズの混入検出は、小さな遅延で行えるため、リアルタイム性を有し、後段回路へのデータ保護が行える。
【００５３】
図１３は、第１から第４実施形態の受信回路を適用した回路装置の例を示す図であり、マイクロコンピュータシステムに適用した例を示す。
マイクロコンピュータシステム８０は、ＣＰＵ８１と、ＲＯＭ８２と、ＲＡＭ８３と、周辺（ペリフェラル）機器インターフェース（Ｉ／Ｆ）８４と、Ｉ／Ｏポート８５と、内部バス８６と、を有する。ＣＰＵ８１、ＲＯＭ８２、ＲＡＭ８３および周辺Ｉ／Ｆ８４は、内部バス８６を介して接続される。Ｉ／Ｏポート８５は、周辺Ｉ／Ｆ８４に多ビットパラレルの信号経路で接続され、システムの外部の機器からのデータを受信する。Ｉ／Ｏポート８５は、内部に、ノイズプロテクション機能を有する第１から第４実施形態の受信回路で形成される多ビット受信回路を有する。
【００５４】
以上、実施形態を説明したが、各種の変形例が可能であるのは言うまでもない。例えば、ここでは有効信号はＣＬＫの１／４シフト信号であるが、セットアップおよびホールドの期間に合わせて、他の信号を生成して使用することも可能である。
【００５５】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【符号の説明】
【００５６】
２１    取込回路
２２    保持回路
２３    選択回路
２４    ノイズ検出回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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