(57)【要約】【課題】静電保護素子のＥＳＤ耐量を向上する。【解決手段】、基本思想の本質は、静電保護素子ＥＳＤとして、ダイオードと並列接続するように、サイリスタやｎｐｎバイポーラトランジスタではなく、ｐｎｐバイポーラトランジスタを含むように構成する点にある。言い換えれば、基本思想の本質は、ｐｎｐバイポーラトランジスタが寄生的に設けられたダイオードから静電保護素子ＥＳＤを構成する点にあるともいえる。【選択図】図６
2015032767.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）ｎ型半導体層に形成されたｐ型半導体領域を有するソース領域、
（ｂ）前記ソース領域と離間して前記ｎ型半導体層に形成されたｐ型半導体領域を有するドレイン領域、
（ｃ）前記ｎ型半導体層に形成され、前記ソース領域と接触するｎ型半導体領域、
（ｄ）前記ｎ型半導体層上に形成されたゲート絶縁膜、
（ｅ）前記ゲート絶縁膜上に形成されたゲート電極、
を備える静電保護素子を含む半導体装置であって、
前記ソース領域と前記ｎ型半導体領域と前記ゲート電極は、電気的に接続されている、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記静電保護素子は、
（ｆ１）前記ｎ型半導体層と前記ドレイン領域によって形成され、前記ｎ型半導体領域を介して前記ｎ型半導体層と電気的に接続される前記ソース領域をカソード領域とし、前記ドレイン領域をアノード領域とするｐｎ接合ダイオード、
（ｆ２）前記ソース領域をエミッタ領域とし、前記ｎ型半導体領域および前記ｎ型半導体層をベース領域とし、かつ、前記ドレイン領域をコレクタ領域とするｐｎｐバイポーラトランジスタ、
を有する、半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記静電保護素子は、前記ｐｎｐバイポーラトランジスタと前記ｐｎ接合ダイオードとを組み合わせた半導体素子として機能する、半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記ソース領域は、複数のソース単位領域から構成されており、
前記複数のソース単位領域は、前記ゲート電極が延在する方向に所定間隔で配置され、
前記所定間隔を有する複数の隙間のそれぞれには、ｎ型給電領域が配置され、
前記ｎ型給電領域は、前記ｎ型半導体領域と電気的に接続される、半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記ｎ型給電領域の不純物濃度は、前記ｎ型半導体領域の不純物濃度よりも高い、半導体装置。
【請求項６】
請求項４に記載の半導体装置において、
前記ｎ型給電領域は、前記ｎ型半導体領域の一部を構成している、半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記ソース領域は、前記ゲート電極の延在方向に延在しており、
前記ソース領域の前記延在方向における両端部には、一対のｎ型給電領域が配置され、
前記一対のｎ型給電領域は、前記ｎ型半導体領域と電気的に接続される、半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記一対のｎ型給電領域は、前記ｎ型半導体領域の一部を構成している、半導体装置。
【請求項９】
請求項１に記載の半導体装置において、
前記ソース領域と前記ドレイン領域の間の前記ｎ型半導体層には、フィールド絶縁領域が形成されている、半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記ドレイン領域は、
（ｇ１）第１不純物濃度の不純物領域、
（ｇ２）前記不純物領域よりも不純物濃度が高く、かつ、前記不純物領域に内包される高濃度不純物領域、
を有する、半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記不純物領域は、前記フィールド絶縁領域と接触し、前記高濃度不純物領域は、前記フィールド絶縁領域と接触しない、半導体装置。
【請求項１２】
請求項１に記載の半導体装置において、
前記ソース領域は、前記ゲート電極の延在方向に延在しており、
前記ソース領域の前記延在方向における両端部には、前記ｎ型半導体領域の一部を構成する一対のｎ型給電領域が配置され、
前記ソース領域と前記ドレイン領域の間の前記ｎ型半導体層には、フィールド絶縁領域が形成され、
前記ドレイン領域は、第１不純物濃度の不純物領域と、前記不純物領域よりも不純物濃度が高く、かつ、前記不純物領域に内包される高濃度不純物領域と、を有し、
前記不純物領域は、前記フィールド絶縁領域と接触し、前記高濃度不純物領域は、前記フィールド絶縁領域と接触しない、半導体装置。
【請求項１３】
請求項１に記載の半導体装置において、
前記半導体装置には、前記静電保護素子とともに、前記静電保護素子とは別機能を有する集積回路も形成されている、半導体装置。
【請求項１４】
請求項１３に記載の半導体装置において、
前記集積回路は、前記静電保護素子と同一構造である半導体素子であって、前記ソース領域と前記ゲート電極が電気的に接続されていない構成により、前記静電保護素子とは機能の異なる前記半導体素子を含む、半導体装置。
【請求項１５】
請求項１３に記載の半導体装置において、
前記集積回路は、インダクタンスを含む負荷を制御する回路を有する、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、静電保護素子を含む半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２０１１−１２４３９７号公報（特許文献１）には、ＥＳＤ（Electro Static Discharge）耐量が高く、保護する高耐圧トランジスタと同工程で製造することができる保護ダイオードを提供する技術が記載されている。具体的には、カソード領域を構成するｎ型低濃度半導体基板と、アノード領域を構成するｐ型低濃度拡散領域から形成されるｐｎ接合部の基板表面上に、ゲート酸化膜を形成し、ゲート酸化膜とフィールド酸化膜に跨って設けられたゲート電極をアノード電極と電気的に接続する。これにより、アバランシェ降伏時にｐｎ接合における電界が緩和し、ＥＳＤ耐性を高めることができるとしている。また、フィールド酸化膜の長さを変化させることにより、耐圧を調整できるとしている。
【０００３】
特開２００１−３２００４７号公報（特許文献２）には、ＥＳＤ耐量の高い横型ＤＭＯＳを実現するため、ＬＤＭＯＳのｎ＋ドレイン層に隣接してｐ＋型のアノード層を形成する技術が記載されている。そして、このアノード層は、ＥＳＤ動作時にホールを発生させる。このホールは、活性層を介してベース層に流れ、ソース層からドレイン層に電子が流れる。このため、寄生サイリスタが動作するため、高電流下でのソース・ドレイン間の保持電圧を低くすることができ、電流分布を均一とすることができるとしている。
【０００４】
特開２０１２−６４８３０号公報（特許文献３）には、ドレイン端での局所的な電流集中を防止してＥＳＤ耐性を向上させる技術が記載されている。具体的には、ｎ型高濃度埋め込み領域とｎ型高濃度埋め込みコンタクト領域を配置する。ソース電極では、ｎ型高濃度領域とｐ型高濃度領域をｐ型ウェルの上面にチャネル幅方向に並べて配置するとしている。このように構成することにより、寄生トランジスタの他に縦型トランジスタも活性化されるため、寄生トランジスタを流れる電流が抑制され、ドレイン端での局所的な電流集中が抑制されることによって、静電気放電に対するＥＳＤ耐性が向上するとしている。また、ソースのｎ型高濃度領域の幅を調整することにより、ターンオン電圧を調整できるとしている。
【０００５】
特開２００６−３２４３４６号公報（特許文献４）には、ＬＯＣＯＳオフセットドレイン型高耐圧ＭＯＳトランジスタのＬＯＣＯＳ酸化膜端の電界を緩和して耐圧を向上させるとともに、電界緩和層を工程追加することなく形成する技術が記載されている。具体的には、ドレイン層を電界緩和層内においてＬＯＣＯＳ酸化膜の端部から一定の距離をおいて形成する。これにより、ＬＯＣＯＳ酸化膜の端部の濃度勾配が緩やかになって、電界集中が抑制される結果、ＬＯＣＯＳオフセットドレイン型高耐圧ＭＯＳトランジスタの耐圧を向上できるとしている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−１２４３９７号公報
【特許文献２】特開２００１−３２００４７号公報
【特許文献３】特開２０１２−６４８３０号公報
【特許文献４】特開２００６−３２４３４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
静電保護素子は、集積回路に静電気ノイズ等が印加された場合、集積回路に悪影響を与えることなく、外部へ静電気ノイズに起因する帯電電荷を逃がす機能を有する半導体素子である。このため、静電気保護素子では、より大きな帯電電荷を逃がすことができることが最も重要な要素となる。
【０００８】
このような機能を有する静電保護素子には、（１）動作後にスナップバックと呼ばれる電圧降下を起こす素子と、（２）スナップバックと呼ばれる電圧降下が起きない素子とに大別される。特に、静電保護素子は、電圧降下の大きなサイリスタやｎｐｎバイポーラトランジスタに代表される静電保護素子と、電圧降下の小さなｐｎｐバイポーラトランジスタや電圧降下の起きないダイオードに代表される静電保護素子の２種類に大別される。
【０００９】
前者は、大きな電圧降下が生じることから、電流×電圧で規定される静電保護素子の消費電力に占める破壊電流（本明細書では、ＥＳＤ耐量と呼ぶ場合もある）を大きくすることができる利点がある。一方、例えば、インダクタンスが含まれる回路のように、インダクタンスによる逆起電力によって電源電圧よりも電圧が高くなるモードが存在する回路では、大きな電圧降下によって、ホールド電圧が逆起電力による電圧を下回る事態が生じるおそれがある。このため、前者の静電保護素子は、モータ等のようにインダクタンスを含む回路には使用されず、この回路には、大きな電圧降下が起きない後者の静電保護素子が使用される。
【００１０】
しかしながら、後者の静電保護素子は、大きな電圧降下が起きない分、前者の静電保護素子に比べて、電流×電圧で規定される静電保護素子の消費電力に占める破壊電流（ＥＳＤ耐量）が低い。このことから、後者の静電保護素子では、ＥＳＤ耐量を向上する観点から改善の余地が存在することになる。
【００１１】
本発明の目的は、静電保護素子のＥＳＤ耐量を向上することにある。
【００１２】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
一実施の形態における半導体装置は、（ａ）ｎ型半導体層に形成されたｐ型半導体領域を有するソース領域、（ｂ）ソース領域と離間してｎ型半導体層に形成されたｐ型半導体領域を有するドレイン領域、（ｃ）ｎ型半導体層に形成され、ソース領域と接触するｎ型半導体領域、（ｄ）ｎ型半導体層上に形成されたゲート絶縁膜、（ｅ）ゲート絶縁膜上に形成されたゲート電極、を備える静電保護素子を含む。ここで、ソース領域とｎ型半導体領域とゲート電極は、電気的に接続されている。
【発明の効果】
【００１４】
一実施の形態によれば、半導体装置に含まれる静電保護素子のＥＳＤ耐量を向上することができる。
【図面の簡単な説明】
【００１５】
【図１】関連技術１における静電保護素子の回路構成例を示す回路図である。
【図２】関連技術１における静電保護素子が接続されている端子間の端子間電圧と、静電保護素子を流れる電流との関係を示すグラフである。
【図３】インダクタンスを含む回路に関連技術１における静電保護素子を使用した際の静電保護素子が接続されている端子間の端子間電圧と、静電保護素子を流れる電流との関係を示すグラフである。
【図４】関連技術２における静電保護素子の回路構成例を示す回路図である。
【図５】関連技術２における静電保護素子が接続されている端子間の端子間電圧と、静電保護素子を流れる電流との関係を示すグラフである。
【図６】実施の形態１における静電保護素子の回路構成例を示す回路図である。
【図７】実施の形態１における静電保護素子が接続されている端子間の端子間電圧と、静電保護素子を流れる電流との関係を示すグラフである。
【図８】実施の形態１における静電保護素子の平面レイアウト構成を示す図である。
【図９】図８のＡ−Ａ線で切断した断面図である。
【図１０】実施の形態１における静電保護素子と、例えば、関連技術２のようなダイオードだけから構成される静電保護素子において、カソード電圧とカソード電流の関係を示すグラフである。
【図１１】実施の形態１における半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】実施の形態２における静電保護素子の平面レイアウト構成を示す図である。
【図１９】図１８のＡ−Ａ線で切断した断面図である。
【図２０】実施の形態２における静電保護素子と、実施の形態１における静電保護素子と、例えば、関連技術２のようなダイオードだけから構成される静電保護素子において、カソード電圧とカソード電流の関係を示すグラフである。
【図２１】実施の形態３における静電保護素子の平面レイアウト構成を示す図である。
【図２２】図２１のＡ−Ａ線で切断した断面図である。
【図２３】実施の形態３における静電保護素子と、実施の形態１における静電保護素子とにおいて、カソード電圧とカソード電流の関係を示すグラフである。
【図２４】実施の形態３における半導体装置の製造工程を示す断面図である。
【図２５】実施の形態４における静電保護素子の平面レイアウト構成を示す図である。
【図２６】図２５のＡ−Ａ線で切断した断面図である。
【図２７】実施の形態４における静電保護素子と、実施の形態１における静電保護素子とにおいて、カソード電圧とカソード電流の関係を示すグラフである。
【図２８】３相モータの制御に使用されるインバータ回路の模式的な回路構成を示す回路図である。
【図２９】同一の半導体基板の集積回路形成領域にｐチャネル型電界効果トランジスタＱｐが形成され、静電保護素子形成領域に静電保護素子ＥＳＤが形成されている構成を示す断面図である。
【発明を実施するための形態】
【００１６】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１７】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１８】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１９】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２０】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２１】
（実施の形態１）
＜関連技術における静電保護素子＞
図１は、関連技術１における静電保護素子ＥＳＤ１の回路構成例を示す回路図である。図１に示すように、電源電位（Ｖｄｄ）が印加される電源端子ＴＥ１と、基準電位（ＧＮＤ電位）が印加されるグランド端子ＴＥ２の間に静電保護素子ＥＳＤ１が設けられている。これにより、電源端子ＴＥ１とグランド端子ＴＥ２の間に大きな静電気ノイズが印加された場合であっても、電源端子ＴＥ１とグランド端子ＴＥ２の間に接続されている内部回路素子（図示せず）を保護することができる。同様に、静電保護素子ＥＳＤ１は、出力端子ＴＥ３とグランド端子ＴＥ２の間にも設けることができる。この場合、静電保護素子ＥＳＤ１は、出力端子ＴＥ３とグランド端子ＴＥ２の間に接続されている出力トランジスタである電界効果トランジスタＱ１と並列に接続されることになる。したがって、例えば、出力端子ＴＥ３とグランド端子ＴＥ２の間に静電気ノイズが加わった場合であっても、静電保護素子ＥＳＤ１によって、静電保護素子ＥＳＤ１と並列接続されている電界効果トランジスタＱ１を保護することができる。
【００２２】
具体的に、関連技術１における静電保護素子ＥＳＤ１は、例えば、図１に示すように、ｎｐｎバイポーラトランジスタとｐｎｐバイポーラトランジスタの組み合わせからなる、いわゆるサイリスタ構造をしている。このサイリスタ構造の静電保護素子ＥＳＤ１は、静電気ノイズが半導体装置に印加された場合、内部の保護すべき内部回路素子（半導体素子）の耐圧よりも低い電圧でブレークダウンし、スナップバック状態に入ることで、端子間電圧が低下し、かつ、大電流を流しても静電保護素子ＥＳＤ１の消費電力を低く抑えられる。このため、サイリスタ構造の静電保護素子ＥＳＤ１を組み込んだ半導体装置によれば、静電気ノイズが印加された場合であっても、静電保護素子ＥＳＤ１の発熱を抑制して、静電保護素子ＥＳＤ１を破壊しにくくすることができる。
【００２３】
図２は、関連技術１における静電保護素子ＥＳＤ１が接続されている端子間の端子間電圧と、静電保護素子ＥＳＤ１を流れる電流との関係を示すグラフである。図２において、横軸は端子間電圧を示しており、縦軸は静電保護素子ＥＳＤ１を流れる電流を示している。
【００２４】
図２において、静電保護素子ＥＳＤ１が接続されている端子間に静電気ノイズなどによって高電圧が印加され、この高電圧がアバランシェ耐圧ＢＶｊを超えると、静電保護素子ＥＳＤ１の一部を構成するｎｐｎバイポーラトランジスタがオン動作してスナップバック状態になる。このとき、端子間電圧は、スナップバック電圧Ｖｔ１からホールド電圧Ｖｈｏｌｄに低下する。その後、静電保護素子ＥＳＤ１の一部を構成するｐｎｐバイポーラトランジスタがオン動作することにより、静電保護素子ＥＳＤ１に流れる電流が増加する。この結果、端子間電圧が上昇し、静電保護素子ＥＳＤ１に加わる電力が増加することになる。このことから、静電保護素子ＥＳＤ１が発熱し、静電保護素子ＥＳＤ１の温度が上昇する。
【００２５】
そして、静電気ノイズにおける電荷の帯電量が比較的小さい場合には、その後、帯電した電荷を放出するために流れるｎｐｎバイポーラトランジスタのコレクタ電流が減少して端子間電圧が低下する。この結果、端子間電圧がホールド電圧Ｖｈｏｌｄ以下になって、静電保護素子ＥＳＤ１の動作が停止する。一方、静電気ノイズにおける電荷の帯電量が比較的大きい場合には、帯電した電荷を放出するために流れるｎｐｎバイポーラトランジスタのコレクタ電流が増加し続け、静電保護素子ＥＳＤ１の温度が上昇する。そして、静電保護素子ＥＳＤ１の温度が破壊限界を超えることになり、静電保護素子ＥＳＤ１の破壊に至ることになる。このときの破壊電流がＩｂｒｋになる。
【００２６】
したがって、より大きな帯電量の静電気ノイズが印加される場合であっても、静電保護素子ＥＳＤ１の破壊が生じないようにする観点から、静電保護素子ＥＳＤ１の破壊が生じる破壊電流（ＥＳＤ耐量）が大きいことが要求される。この点に関し、関連技術１における静電保護素子ＥＳＤ１は、いわゆるサイリスタ構造をしており、スナップバックと呼ばれる大きな電圧降下が生じる。このため、関連技術１における静電保護素子ＥＳＤ１では、電圧降下によって電圧の絶対値が小さくなる分、破壊電流を大きくすることができる。すなわち、関連技術１における静電保護素子ＥＳＤ１は、ＥＳＤ耐量を大きくすることができる利点を有していることになる。
【００２７】
ところが、関連技術１における静電保護素子ＥＳＤ１では、例えば、インダクタンスが含まれる回路のように、インダクタンスによる逆起電力によって電源電圧よりも電圧が高くなるモードが存在する回路では、スナップバックによる大きな電圧降下によって、ホールド電圧が逆起電力による電圧を下回る事態が生じるおそれがある。この場合、静電保護素子ＥＳＤ１の動作が停止しなくなる事態が生じることから、例えば、モータ等のようにインダクタンスを含む回路には使用することが難しくなる。つまり、関連技術１における静電保護素子ＥＳＤ１は、ＥＳＤ耐量を大きくすることができる一方、インダクタンスを含む回路に使用することが困難になるという事情が存在する。
【００２８】
具体的に、図３は、インダクタンスを含む回路に関連技術１における静電保護素子ＥＳＤ１を使用した際の静電保護素子ＥＳＤ１が接続されている端子間の端子間電圧と、静電保護素子ＥＳＤ１を流れる電流との関係を示すグラフである。図３に示すように、スナップバックによって、静電保護素子ＥＳＤ１の端子間電圧が、スナップバック電圧Ｖｔ１からホールド電圧Ｖｈｏｌｄに低下する。このとき、静電保護素子ＥＳＤ１の動作が停止しなくなることを回避するため、ホールド電圧Ｖｈｏｌｄは、電源電圧Ｖｄｄよりも高くなるように設定されている。しかしながら、インダクタンスを含む回路では、インダクタンスによる逆起電力によって電源電圧Ｖｄｄよりも電圧が高くなる状態が発生し、この場合、逆起電力による電圧ＶＬがホールド電圧Ｖｈｏｌｄを上回ってしまい、静電保護素子ＥＳＤ１の動作が停止しなくなる事態が生じるおそれがある。
【００２９】
このことから、関連技術１における静電保護素子ＥＳＤ１は、スナップバックによって、ＥＳＤ耐量を大きくすることができるものの、スナップバックによる電圧降下が大きいために、インダクタンスを含む回路に使用することが困難になるのである。
【００３０】
そこで、インダクタンスを含む回路には、関連技術１における静電保護素子ＥＳＤ１ではなく、以下に説明する関連技術２における静電保護素子ＥＳＤ２が使用される。
【００３１】
図４は、関連技術２における静電保護素子ＥＳＤ２の回路構成例を示す回路図である。具体的に、関連技術２における静電保護素子ＥＳＤ２は、例えば、図４に示すように、ダイオードから構成されている。そして、例えば、電源端子ＴＥ１とグランド端子ＴＥ２に着目すると、電源端子ＴＥ１側にカソード電極が接続され、グランド端子ＴＥ２側にアノード電極が接続されるように、電源端子ＴＥ１とグランド端子ＴＥ２の間にダイオードからなる静電保護素子ＥＳＤ２が挿入される。このダイオードから構成される静電保護素子ＥＳＤ２は、静電気ノイズが半導体装置に印加された場合、内部の保護すべき内部回路素子（半導体素子）の耐圧よりも低い電圧でブレークダウンする。この結果、ブレークダウンしたダイオードによって、静電気ノイズから内部回路素子を保護することができる。
【００３２】
図５は、関連技術２における静電保護素子ＥＳＤ２が接続されている端子間の端子間電圧と、静電保護素子ＥＳＤ２を流れる電流との関係を示すグラフである。図５において、横軸は端子間電圧を示しており、縦軸は静電保護素子ＥＳＤ２を流れる電流を示している。
【００３３】
図５において、静電保護素子ＥＳＤ２が接続されている端子間に静電気ノイズなどによって高電圧が印加され、この高電圧がアバランシェ耐圧ＢＶｊを超えると、静電保護素子ＥＳＤ２を構成するダイオードがアバランシェブレークダウンする。その後、静電保護素子ＥＳＤ２に流れる電流が増加すると、端子間電圧が上昇し、静電保護素子ＥＳＤ２に加わる電力が増加することになる。このことから、静電保護素子ＥＳＤ２が発熱し、静電保護素子ＥＳＤ２の温度が上昇する。
【００３４】
そして、静電気ノイズにおける電荷の帯電量が比較的小さい場合には、その後、帯電した電荷を放出するために流れるダイオードの降伏電流が流れなくなり、この結果、ダイオードからなる静電保護素子ＥＳＤ２の動作が停止する。一方、静電気ノイズにおける電荷の帯電量が比較的大きい場合には、帯電した電荷を放出するために流れるダイオードの降伏電流が増加し続け、静電保護素子ＥＳＤ２の温度が上昇する。そして、静電保護素子ＥＳＤ２の温度が破壊限界を超えることになり、静電保護素子ＥＳＤ２の破壊に至ることになる。このときの破壊電流がＩｂｒｋになる。
【００３５】
ここで、図５に示す関連技術２における静電保護素子ＥＳＤ２は、ダイオードだけから構成されているため、図４に示す関連技術１における静電保護素子ＥＳＤ１のように、スナップバックが生じない。したがって、図５に示すように、静電保護素子ＥＳＤ２の端子間電圧は、電源電圧Ｖｄｄや逆起電力による電圧ＶＬを下回ることはない。この結果、関連技術２における静電保護素子ＥＳＤ２によれば、スナップバックが生じないため、インダクタンスを含む回路に問題なく使用することができる。
【００３６】
ところが、関連技術２における静電保護素子ＥＳＤ２では、図５に示すように、スナップバックによる電圧降下が生じないため、端子間電圧の絶対値が大きくなる分、破壊電流を大きくすることができなくなる。すなわち、関連技術２における静電保護素子ＥＳＤ２は、スナップバックが生じないことから、インダクタンスを含む回路に問題なく使用することができる一方、スナップバックによる電圧降下が生じないため、破壊電流（ＥＳＤ耐量）を大きくすることができず、ＥＳＤ耐量を大きくする観点から改善の余地が存在することになる。さらには、関連技術２のアバランシェブレークダウン後における静電保護素子ＥＳＤ２のオン抵抗は、関連技術１のスナップバックによるホールド電圧Ｖｈｏｌｄへの低下後における静電保護素子ＥＳＤ１のオン抵抗よりも大きくなる。
【００３７】
このように、関連技術２における静電保護素子ＥＳＤ２では、スナップバックによる電圧降下が生じない点と、オン抵抗が大きくなる点によって、関連技術１における静電保護素子ＥＳＤ１に比べて、破壊電流（ＥＳＤ耐量）が小さくなってしまう。このため、関連技術２における静電保護素子ＥＳＤ２では、インダクタンスを含む回路に問題なく使用できるものの、ＥＳＤ耐量を大きくする観点から改善の余地が存在するのである。
【００３８】
そこで、本実施の形態１では、インダクタンスを含む回路に問題なく使用できる観点から、上述した関連技術２のようにダイオードを含む静電保護素子を採用する一方、さらなるＥＳＤ耐量を大きくする工夫を施している。以下に、この工夫を施した本実施の形態１における技術的思想について、図面を参照しながら説明する。
【００３９】
＜実施の形態１における基本思想＞
図６は、本実施の形態１における静電保護素子ＥＳＤの回路構成例を示す回路図である。図６に示すように、電源電位（Ｖｄｄ）が印加される電源端子ＴＥ１と、基準電位（ＧＮＤ電位）が印加されるグランド端子ＴＥ２の間に静電保護素子ＥＳＤが設けられている。同様に、静電保護素子ＥＳＤは、出力端子ＴＥ３とグランド端子ＴＥ２の間にも設けることができる。この場合、静電保護素子ＥＳＤは、出力端子ＴＥ３とグランド端子ＴＥ２の間に接続されている出力トランジスタである電界効果トランジスタＱ１と並列に接続されることになる。
【００４０】
具体的に、本実施の形態１における静電保護素子ＥＳＤは、例えば、図６に示すように、ダイオードとｐｎｐバイポーラトランジスタから構成されている。そして、例えば、電源端子ＴＥ１とグランド端子ＴＥ２に着目すると、電源端子ＴＥ１側にカソード端子が接続され、グランド端子ＴＥ２側にアノード端子が接続されるように、電源端子ＴＥ１とグランド端子ＴＥ２の間にダイオードが挿入される。さらに、本実施の形態１では、電源端子ＴＥ１とグランド端子ＴＥ２の間にｐｎｐバイポーラトランジスタも挿入されている。具体的には、ｐｎｐバイポーラトランジスタのエミッタ端子とベース端子が共に電源端子ＴＥ１に接続され、かつ、ｐｎｐバイポーラトランジスタのコレクタ端子がグランド端子ＴＥ２に接続されるように、電源端子ＴＥ１とグランド端子ＴＥ２の間にｐｎｐバイポーラトランジスタが挿入される。これにより、本実施の形態１における静電保護素子ＥＳＤによれば、上述した関連技術２と同様に、インダクタンスを含む回路に問題なく使用できるとともに、上述した関連技術２よりも、破壊電流（ＥＳＤ耐量）を向上することができる。つまり、本実施の形態１では、静電保護素子ＥＳＤとして、ダイオードと並列接続するようにｐｎｐバイポーラトランジスタを設けることにより、インダクタンスを含む回路に問題なく使用できる有用性を維持しながら、さらなる破壊電流（ＥＳＤ耐量）を向上することができるのである。すなわち、本実施の形態１における基本思想の本質は、静電保護素子ＥＳＤとして、ダイオードと並列接続するようにｐｎｐバイポーラトランジスタを含むように構成する点にある。言い換えれば、本実施の形態１における基本思想の本質は、ｐｎｐバイポーラトランジスタが寄生的に設けられたダイオードから静電保護素子ＥＳＤを構成する点にあるともいえる。
【００４１】
以下では、この本実施の形態１における基本思想について詳細に説明することにする。図７は、本実施の形態１における静電保護素子ＥＳＤが接続されている端子間の端子間電圧と、静電保護素子ＥＳＤを流れる電流との関係を示すグラフである。図７において、横軸は端子間電圧を示しており、縦軸は静電保護素子ＥＳＤを流れる電流を示している。
【００４２】
図７において、静電保護素子ＥＳＤが接続されている端子間に静電気ノイズなどによって高電圧が印加され、この高電圧がアバランシェ耐圧ＢＶｊを超えると、静電保護素子ＥＳＤの一部を構成するダイオードにアバランシェブレークダウンが生じる。そして、本実施の形態１では、アバランシェブレークダウンで発生した電子が電源端子ＴＥ１（ダイオードのカソード端子）に注入される。このとき、本実施の形態１では、この電子がｐｎｐバイポーラトランジスタのベース領域を流れるように構成されているため、電子がベース領域のベース抵抗を流れることになる。この結果、ｐｎｐバイポーラトランジスタのエミッタ領域とベース領域との間に一定値以上の電位差が生じて、ｐｎｐバイポーラトランジスタがオン動作する。これにより、静電保護素子ＥＳＤの端子間電圧は、スナップバック電圧Ｖｔ１からホールド電圧Ｖｈｏｌｄに低下する。
【００４３】
ここで、本実施の形態１における静電保護素子ＥＳＤでは、オン動作する半導体素子が、サイリスタやｎｐｎバイポーラトランジスタではなく、ｐｎｐバイポーラトランジスタから構成されている点に特徴点がある。この場合、ｐｎｐバイポーラトランジスタでは、スナップバックによる電圧降下が、サイリスタやｎｐｎバイポーラトランジスタよりも小さくなる性質がある。この結果、本実施の形態１における静電保護素子ＥＳＤでは、たとえ、スナップバックによる電圧降下が生じても、上述した関連技術１に示すように、スナップバックによる大きな電圧降下が生じない。このため、図７に示すように、ホールド電圧Ｖｈｏｌｄは、電源電圧Ｖｄｄやインダクタンスの逆起電力による電圧ＶＬを下回ることはないのである。この結果、本実施の形態１における静電保護素子ＥＳＤによれば、スナップバックによる電圧降下が生じても、ｐｎｐバイポーラトランジスタを使用することにより、電圧降下の絶対値は小さな範囲に限定されることから、本実施の形態１における静電保護素子ＥＳＤは、インダクタンスを含む回路に問題なく使用できるのである。
【００４４】
その後、静電保護素子ＥＳＤに流れる電流が増加すると、端子間電圧が上昇し、静電保護素子ＥＳＤに加わる電力が増加することになる。このことから、静電保護素子ＥＳＤが発熱し、静電保護素子ＥＳＤ１の温度が上昇する。
【００４５】
そして、静電気ノイズにおける電荷の帯電量が比較的小さい場合には、その後、帯電した電荷を放出するために流れるｐｎｐバイポーラトランジスタのコレクタ電流が減少して端子間電圧が低下する。この結果、端子間電圧がホールド電圧Ｖｈｏｌｄ以下になって、静電保護素子ＥＳＤの動作が停止する。一方、静電気ノイズにおける電荷の帯電量が比較的大きい場合には、帯電した電荷を放出するために流れるｐｎｐバイポーラトランジスタのコレクタ電流が増加し続け、静電保護素子ＥＳＤの温度が上昇する。そして、静電保護素子ＥＳＤの温度が破壊限界を超えることになり、静電保護素子ＥＳＤ１の破壊に至ることになる。このときの破壊電流がＩｂｒｋになる。
【００４６】
ここで、本実施の形態１における静電保護素子ＥＳＤでは、図７に示すように、小さい範囲であるにしても、スナップバックによるわずかな電圧降下が生じている。このことから、本実施の形態１における静電保護素子ＥＳＤは、上述した関連技術２のように、スナップバックを起こさない静電保護素子ＥＳＤ２に比べて、ＥＳＤ耐量を向上することができる。すなわち、本実施の形態１における静電保護素子ＥＳＤは、ダイオードと並列接続するようにｐｎｐバイポーラトランジスタを設けることにより、インダクタンスを含む回路に問題なく使用できる有用性を維持しながら、さらなる破壊電流（ＥＳＤ耐量）を向上することができるのである。さらに、本実施の形態１では、スナップバックによるホールド電圧Ｖｈｏｌｄへの低下後における静電保護素子ＥＳＤのオン抵抗が、関連技術２のアバランシェブレークダウン後における静電保護素子ＥＳＤ２のオン抵抗よりも小さくなる。この結果、本実施の形態１における静電保護素子ＥＳＤによれば、小さいながらも、スナップバックによる電圧降下が生じる点と、ｐｎｐバイポーラトランジスタがオン動作することによってオン抵抗が小さくなる点の相乗効果により、上述した関連技術２における静電保護素子ＥＳＤ２に比べて、ＥＳＤ耐量を向上することができるのである。
【００４７】
上述した本実施の形態１における基本思想をまとめると次のようになる。例えば、単に、静電保護素子のＥＳＤ耐量を向上させる観点だけに着目した場合には、上述した関連技術１のように、スナップバックによる電圧降下の大きなサイリスタなどから静電保護素子ＥＳＤ１を構成することができる。しかしながら、インダクタンスを含む回路に関連技術１の静電保護素子ＥＳＤ１を適用すると、インダクタンスによる逆起電力によって電源電圧Ｖｄｄよりも電圧が高くなる状態が発生し、この場合、逆起電力による電圧ＶＬがスナップバックによるホールド電圧Ｖｈｏｌｄを上回ってしまい、静電保護素子ＥＳＤ１の動作が停止しなくなる事態が生じる。そこで、この不都合を回避するために、例えば、関連技術２のように、スナップバックの生じないダイオードから静電保護素子ＥＳＤ２を構成することが考えられる。ところが、この関連技術２の場合、スナップバックが生じない点とオン抵抗が大きくなる点によって、ＥＳＤ耐量を向上することが困難となる。
【００４８】
そこで、本発明者は、ｐｎｐバイポーラトランジスタに着目したのである。つまり、本発明者は、ｐｎｐバイポーラトランジスタが、サイリスタやｎｐｎバイポーラトランジスタよりもスナップバックによる電圧降下が小さい性質がある点に着目し、静電保護素子ＥＳＤをｐｎｐバイポーラトランジスタとダイオードの組み合わせから構成することにより、インダクタンスを含む回路に問題なく使用できる有用性を維持しながら、さらなる破壊電流（ＥＳＤ耐量）を向上することができる静電保護素子ＥＳＤを実現したのである。
【００４９】
すなわち、本実施の形態１の基本思想は、スナップバックを生じないダイオードを基本構成とし、このダイオードとともに、スナップバックによりわずかな電圧降下が生じるｐｎｐバイポーラトランジスタを組みわせている。これにより、単体のダイオードから静電保護素子を構成する場合よりも、端子間電圧を低くできる利点とオン抵抗を低くできる利点を得ることができる結果、静電保護素子ＥＳＤのＥＳＤ耐量を向上することができる。一方、ｐｎｐバイポーラトランジスタのオン動作による電圧降下は、サイリスタやｎｐｎバイポーラトランジスタの電圧降下に比べて小さくできるため、逆起電力が発生するインダクタンスを含む回路に問題なく使用することができる。つまり、本実施の形態１では、ｐｎｐバイポーラトランジスタでのスナップバックによる電圧降下がわずかである点に着目して、インダクタンスを含む回路への使用を阻害することにならない範囲で、ＥＳＤ耐量を向上させている点に特徴点があるといえる。
【００５０】
＜実施の形態１における静電保護素子の構成＞
次に、本実施の形態１における基本思想を具現化した静電保護素子ＥＳＤの構成について説明する。図８は、本実施の形態１における静電保護素子ＥＳＤの平面レイアウト構成を示す図である。図８において、本実施の形態１における静電保護素子ＥＳＤは、半導体基板上に互いに並行してｙ方向に延在する一対のフィールド絶縁領域ＳＴＩを有し、一対のフィールド絶縁領域ＳＴＩに挟まれるように、ｙ方向に延在する高濃度ドレイン領域ＤＲ３が配置されている。そして、例えば、図８に示すように、一対のフィールド絶縁領域ＳＴＩのうちの左側のフィールド絶縁領域ＳＴＩの一部と重なるようにゲート電極ＧＥが形成されており、このゲート電極ＧＥは、ｙ方向に延在している。
【００５１】
さらに、ゲート電極ＧＥに隣接して複数のソース単位領域ＳＵＲが設けられており、これらの複数のソース単位領域ＳＵＲは、ゲート電極ＧＥが延在するｙ方向に所定間隔で配置されている。そして、所定間隔を有する複数の隙間のそれぞれには、ｎ型給電領域ＮＲが配置されている。このとき、複数のソース単位領域ＳＵＲは、互いに電気的に接続されており、複数のソース単位領域ＳＵＲからソース領域が形成されている。一方、複数の隙間のそれぞれに設けられているｎ型給電領域ＮＲも互いに電気的に接続されている。
【００５２】
続いて、図９は、図８のＡ−Ａ線で切断した断面図である。図９に示すように、本実施の形態１における静電保護素子ＥＳＤは、ＳＯＩ基板に形成されている。具体的に、支持基板１Ｓ上には、埋め込み絶縁層ＢＯＸが形成されており、この埋め込み絶縁層ＢＯＸ上にｎ型半導体層ＮＬが形成されている。つまり、支持基板１Ｓと埋め込み絶縁層ＢＯＸとｎ型半導体層ＮＬによってＳＯＩ基板が構成されていることになる、なお、図９では、このＳＯＩ基板上に静電保護素子ＥＳＤが形成されている例について説明するが、本実施の形態１における技術的思想は、これに限らず、通常の半導体基板（例えば、ｐ型半導体基板）上に静電保護素子ＥＳＤを形成することもできる。
【００５３】
ｎ型半導体層ＮＬには、ｐ−型半導体領域から構成される低濃度ドレイン領域ＤＲ１が形成されており、さらに、ｎ型半導体層ＮＬには、この低濃度ドレイン領域ＤＲ１と離間するようにｎ型半導体領域からなるｎ型ウェルＮＷＬが形成されている。そして、低濃度ドレイン領域ＤＲ１に内包されるようにして、ｎ型半導体層ＮＬの表面に一対のフィールド絶縁領域ＳＴＩが形成されている。このフィールド絶縁領域ＳＴＩは、例えば、溝に酸化シリコン膜に代表される絶縁膜を埋め込んだトレンチ構造から構成されている。続いて、一対のフィールド絶縁領域ＳＴＩに跨るようにしてｐ型半導体領域から構成される中濃度ドレイン領域ＤＲ２が形成されており、さらに、中濃度ドレイン領域ＤＲ２に内包されるように、ｐ＋型半導体領域から構成される高濃度ドレイン領域ＤＲ３が形成されている。ここで、低濃度ドレイン領域ＤＲ１と中濃度ドレイン領域ＤＲ２と高濃度ドレイン領域ＤＲ３を合わせてドレイン領域と呼ぶことにする。
【００５４】
一方、ｎ型ウェルＮＷＬに内包されるように、例えば、ｐ＋型半導体領域から構成されるソース単位領域ＳＵＲが形成されている。そして、ソース単位領域ＳＵＲの一部と重なる領域からｎ型半導体層ＮＬ上を通り、さらに、左側のフィールド絶縁領域ＳＴＩの一部上にわたって、例えば、酸化シリコン膜からなるゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸ上に、例えば、導電型不純物を導入したポリシリコン膜からなるゲート電極ＧＥが形成されている。
【００５５】
図８および図９に示すように構成されている本実施の形態１における静電保護素子ＥＳＤにおいて、複数のソース単位領域ＳＵＲと複数のｎ型給電領域ＮＲとゲート電極ＧＥは、例えば、プラグを介した配線によって、互いに電気的に接続されている。この結果、図９に示すソース端子ＳＥは、ソース単位領域ＳＵＲとｎ型給電領域ＮＲとゲート電極ＧＥと電気的に接続されていることになる。特に、複数のｎ型給電領域ＮＲのそれぞれは、同じｎ型半導体領域から構成されているｎ型ウェルＮＷＬと接続されていることから、ソース端子ＳＥは、ｎ型給電領域ＮＲを介してｎ型ウェルＮＷＬとも電気的に接続されていることになる。このとき、ｎ型給電領域ＮＲの不純物濃度は、例えば、ｎ型ウェルＮＷＬの不純物濃度よりも高くなっており、ｎ型給電領域ＮＲは、例えば、複数のｎ型給電領域ＮＲ上から複数のソース単位領域ＳＵＲ上にわたって配置されるプラグとのオーミック接触を確保する機能を有している。一方、高濃度ドレイン領域ＤＲ３は、例えば、プラグを介した配線によってドレイン端子ＤＥと電気的に接続されている。
【００５６】
なお、本実施の形態１では、所定間隔で配置されているソース単位領域ＳＵＲの間にｎ型給電領域ＮＲが形成されている例について説明しているが、これに限らず、例えば、複数のソース単位領域ＳＵＲの間にｎ型給電領域ＮＲを設けず、複数のソース単位領域ＳＵＲの間からｎ型ウェルＮＷＬが露出するように構成してもよい。この構成は、例えば、ｎ型給電領域ＮＲがｎ型ウェルＮＷＬの一部として構成されているということもできる。
【００５７】
このように構成されている本実施の形態１における静電保護素子ＥＳＤは、ｐｎ接合ダイオードとｐｎｐバイポーラトランジスタを含むことになる。具体的に、ｐｎ接合ダイオードは、ｎ型半導体層ＮＬとドレイン領域（ｐ型半導体領域）の境界領域に形成されるｐｎ接合によって形成される。そして、このｐｎ接合ダイオードでは、ｎ型ウェルＮＷＬを介してｎ型半導体層ＮＬと電気的に接続されるソース領域（複数のソース単位領域ＳＵＲ）がカソード領域となり、ドレイン領域がアノード領域となる。したがって、図９に示すように、ソース端子ＳＥはカソード端子ＣＴＥとして機能し、かつ、ドレイン端子ＤＥはアノード端子ＡＮＥとして機能する。
【００５８】
また、本実施の形態１における静電保護素子ＥＳＤでは、ソース領域（複数のソース単位領域ＳＵＲ）をエミッタ領域とし、ｎ型ウェルおよびｎ型半導体層ＮＬをベース領域とし、かつ、ドレイン領域をコレクタ領域とするｐｎｐバイポーラトランジスタが形成されていることになる。
【００５９】
したがって、本実施の形態１における静電保護素子ＥＳＤは、電界効果トランジスタと同等の構造を有しているが、ソース領域とｎ型ウェルＮＷＬとゲート電極ＧＥを電気的に接続していることから、実質的に、ｐｎ接合ダイオードとｐｎｐバイポーラトランジスタを組み合わせた半導体素子として機能することになる。
【００６０】
以下では、ｐｎ接合ダイオードとｐｎｐバイポーラトランジスタとを組み合わせた半導体素子として機能する本実施の形態１における静電保護素子ＥＳＤの動作について、図９を参照しながら説明することにする。
【００６１】
＜実施の形態１における静電保護素子の動作＞
まず、図９において、例えば、静電保護素子ＥＳＤのカソード端子ＣＴＥとして機能するソース端子ＳＥを電源電位側に接続し、静電保護素子ＥＳＤのアノード端子ＡＮＥとして機能するドレイン端子ＤＥをグランド電位側に接続する。この場合、静電保護素子ＥＳＤに含まれるダイオードが電源電位とグランド電位の間に逆方向接続されることになるから、通常状態では、ダイオードを含む静電保護素子ＥＳＤには電流が流れない。
【００６２】
ここで、電源電位側を＋とし、グランド電位側を−とする静電気ノイズが発生したとする。このとき、静電気ノイズの電圧は、電源電位とグランド電位の間の電位差に比べて、はるかに高電圧であり、この高電圧がダイオードに印加される。すなわち、図９において、静電気ノイズに起因する高電圧が、ドレイン領域とｎ型半導体層ＮＬの境界領域に形成されるｐｎ接合ダイオードに逆バイアスとして印加される。
【００６３】
そして、静電気ノイズに起因する高電圧が、ｐｎ接合ダイオードのアバランシェ耐圧を超えると、ｐｎ接合ダイオードにおいて、アバランシェブレークダウンが生じ、正孔と電子が生成される。生成された正孔は、ドレイン領域からドレイン端子ＤＥ側に流れる。一方、生成された電子は、ｎ型半導体層ＮＬからｎ型ウェルＮＷＬおよびｎ型給電領域ＮＲを通って、ソース端子ＳＥに流れる。
【００６４】
このとき、電子の流れに着目すると、電子は、ｎ型半導体層ＮＬからｎ型ウェルＮＷＬおよびｎ型給電領域ＮＲを通るが、これらの領域は、ｐｎｐバイポーラトランジスタのベース領域を構成している。このことから、アバランシェブレークダウンで生成された電子は、ｐｎｐバイポーラトランジスタのベース領域を通過することになる。
【００６５】
ここで、ｐｎｐバイポーラトランジスタのベース領域には、ベース抵抗が存在することから、このベース抵抗に電子が流れると電圧降下が生じる。したがって、エミッタ領域として機能するソース領域と、ベース領域として機能するｎ型半導体領域（ｎ型ウェルＮＷＬとｎ型半導体層ＮＬとｎ型給電領域ＮＲからなる領域）との間に電位差が生じる。そして、エミッタ領域とベース領域との間の電位差が所定値を超えると、ｐｎｐバイポーラトランジスタがオンする。これによって、ｐｎｐバイポーラトランジスタのエミッタ領域からコレクタ領域に電流が流れる、すなわち、ｐｎｐバイポーラトランジスタがオン動作することによって、ソース端子ＳＥ（カソード端子ＣＴＥ）からドレイン端子ＤＥ（アノード端子ＡＮＥ）に電流が流れる。
【００６６】
この結果、静電保護素子ＥＳＤの端子間電圧は、スナップバック電圧Ｖｔ１からホールド電圧Ｖｈｏｌｄに低下する。その後、静電保護素子ＥＳＤに流れる電流が増加すると、端子間電圧が上昇し、静電保護素子ＥＳＤに加わる電力が増加することになる。このことから、静電保護素子ＥＳＤが発熱し、静電保護素子ＥＳＤの温度が上昇する。
【００６７】
そして、静電気ノイズにおける電荷の帯電量が比較的小さい場合には、その後、帯電した電荷を放出するために流れるｐｎｐバイポーラトランジスタのコレクタ電流が減少して端子間電圧が低下する。この結果、端子間電圧がホールド電圧Ｖｈｏｌｄ以下になって、静電保護素子ＥＳＤの動作が停止する。一方、静電気ノイズにおける電荷の帯電量が比較的大きい場合には、帯電した電荷を放出するために流れるｐｎｐバイポーラトランジスタのコレクタ電流が増加し続け、静電保護素子ＥＳＤの温度が上昇する。そして、静電保護素子ＥＳＤの温度が破壊限界を超えることになり、静電保護素子ＥＳＤの破壊に至ることになる。このときの破壊電流がＥＳＤ耐量に対応することになる。以上のようにして、本実施の形態１における静電保護素子ＥＳＤが動作することになる。
【００６８】
＜実施の形態１における効果＞
本実施の形態１における静電保護素子ＥＳＤでは、オン動作する半導体素子が、サイリスタやｎｐｎバイポーラトランジスタではなく、ｐｎｐバイポーラトランジスタから構成されている。この場合、ｐｎｐバイポーラトランジスタでは、スナップバックによる電圧降下が、サイリスタやｎｐｎバイポーラトランジスタよりも小さくなる。この結果、図７に示すように、ホールド電圧Ｖｈｏｌｄは、電源電圧Ｖｄｄやインダクタンスの逆起電力による電圧ＶＬを下回ることを防止できる。これにより、本実施の形態１における静電保護素子ＥＳＤによれば、スナップバックによる電圧降下が生じても、ｐｎｐバイポーラトランジスタを使用することにより、電圧降下の絶対値は小さな範囲に限定されることから、インダクタンスを含む回路に問題なく使用できる利点を維持できる。
【００６９】
本実施の形態１における静電保護素子ＥＳＤでは、図７に示すように、小さい範囲であるにしても、スナップバックによるわずかな電圧降下が生じている。このことから、本実施の形態１における静電保護素子ＥＳＤは、スナップバックを起こさない静電保護素子に比べて、ＥＳＤ耐量を向上することができる。すなわち、本実施の形態１における静電保護素子ＥＳＤは、ダイオードと並列接続するようにｐｎｐバイポーラトランジスタを設けることにより、インダクタンスを含む回路に問題なく使用できる有用性を維持しながら、さらなる破壊電流（ＥＳＤ耐量）を向上することができる。
【００７０】
さらに、本実施の形態１では、スナップバックによるホールド電圧Ｖｈｏｌｄへの低下後における静電保護素子ＥＳＤのオン抵抗が、例えば、関連技術２のアバランシェブレークダウン後における静電保護素子ＥＳＤ２のオン抵抗よりも小さくなる。この結果、本実施の形態１における静電保護素子ＥＳＤによれば、小さいながらも、スナップバックによる電圧降下が生じる点と、ｐｎｐバイポーラトランジスタがオン動作することによってオン抵抗が小さくなる点の相乗効果により、ＥＳＤ耐量を向上することができる。
【００７１】
以下に、具体的な実験結果について説明する。図１０は、本実施の形態１における静電保護素子と、例えば、関連技術２のようなダイオードだけから構成される静電保護素子において、カソード電圧とカソード電流の関係を示すグラフである。
【００７２】
図１０において、横軸はカソード電圧（Ｖ）を示しており、縦軸はカソード電流（Ａ）を示している。そして、○印が本実施の形態１における静電保護素子に対応し、×印がｐｎ接合ダイオードだけから構成される静電保護素子に対応する。
【００７３】
図１０に示すように、本実施の形態１における静電保護素子では、ｐｎｐバイポーラトランジスタが動作するため、わずかながらもスナップバックが生じるとともに、オン抵抗も低減されていることがわかる。したがって、本実施の形態１における静電保護素子によれば、ｐｎ接合ダイオードだけから構成される静電保護素子よりも破壊電流に対応するＥＳＤ耐量を向上することができる。具体的に、図１０に示すように、ｐｎ接合ダイオードだけから構成される静電保護素子のＥＳＤ耐量は、１９８ｍＡであるのに対し、本実施の形態１における静電保護素子のＥＳＤ耐量は、２４２ｍＡであることがわかる。このことから、ｐｎ接合ダイオードとｐｎｐバイポーラトランジスタの組み合わせから構成される本実施の形態１における静電保護素子によれば、ｐｎ接合ダイオードだけから構成される静電保護素子に比べて、ＥＳＤ耐量を向上できることがわかる。
【００７４】
＜実施の形態１における半導体装置の製造方法＞
次に、本実施の形態１における静電保護素子を含む半導体装置の製造方法について、図面を参照しながら説明する。
【００７５】
まず、図１１に示すように、ＳＯＩ基板を用意する。このＳＯＩ基板は、例えば、支持基板１Ｓと、支持基板１Ｓ上に形成された埋め込み絶縁層ＢＯＸと、埋め込み絶縁層ＢＯＸ上に形成されたｎ型半導体層ＮＬから形成されている。ここで、例えば、支持基板１Ｓは、シリコンから構成され、埋め込み絶縁層ＢＯＸは、酸化シリコン膜から形成される。また、ｎ型半導体層ＮＬは、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物（ドナー）をシリコン層に導入することにより形成されている。なお、ｎ型半導体層ＮＬの不純物濃度は、例えば、２．０×１０１５（ｃｍ−３）程度である。
【００７６】
続いて、図１２に示すように、ｎ型半導体層ＮＬの表面に離間した一対のフィールド絶縁領域ＳＴＩを形成する。これらのフィールド絶縁領域ＳＴＩは、例えば、フォトリソグラフィ技術およびエッチング技術を使用することにより、ｎ型半導体層ＮＬの表面に溝を形成した後、この溝の内部に埋め込むように、例えば、ＣＶＤ（Chemical Vapor Deposition）法を使用して、ｎ型半導体層ＮＬ上に酸化シリコン膜を形成する。その後、ｎ型半導体層ＮＬの表面に形成されている不要な酸化シリコン膜を、例えば、ＣＭＰ（Chemical Mechanical Polishing）法で除去することにより、溝も内部にだけ酸化シリコン膜を残存させる。これにより、溝の内部に酸化シリコン膜を埋め込んだ構造からなるフィールド絶縁領域ＳＴＩを形成することができる。
【００７７】
次に、図１３に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎ型半導体層ＮＬ内であって、一対のフィールド絶縁領域ＳＴＩを内包するように、ｐ−型半導体領域からなる低濃度ドレイン領域ＤＲ１を形成する。具体的に、低濃度ドレイン領域ＤＲ１は、例えば、ボロン（Ｂ）などのｐ型不純物（アクセプタ）をｎ型半導体層ＮＬに導入した後、導入したｐ型不純物を活性化させるための熱処理を施すことにより形成される。この低濃度ドレイン領域ＤＲ１の不純物濃度は、例えば、２．０×１０１５（ｃｍ−３）〜２．０×１０１６（ｃｍ−３）程度である。
【００７８】
続いて、図１４に示すように、ｎ型半導体層ＮＬの表面上にゲート絶縁膜ＧＯＸを形成する。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成されるが、これに限らず、例えば、酸化ハフニウム膜に代表される酸化シリコン膜よりも誘電率の高い高誘電率膜からゲート絶縁膜ＧＯＸを形成してもよい。その後、ゲート絶縁膜ＧＯＸ上にポリシリコン膜を形成した後、フォトリソグラフィ技術およびエッチング技術を使用して、このポリシリコン膜に対してパターニングを施すことにより、ゲート電極ＧＥを形成する。このゲート電極ＧＥは、例えば、図１４に示すように、一対のフィールド絶縁領域ＳＴＩのうちの左側のフィールド絶縁領域ＳＴＩの一部と重なるように形成される。
【００７９】
そして、図１５に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎ型半導体層ＮＬ内において、低濃度ドレイン領域ＤＲ１と離間するｎ型ウェルＮＷＬを形成する。具体的に、ｎ型ウェルＮＷＬは、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物をｎ型半導体層ＮＬに導入した後、導入したｎ型不純物を活性化させるための熱処理を施すことにより形成される。このｎ型ウェルＮＷＬの不純物濃度は、例えば、１．０×１０１６（ｃｍ−３）〜５．０×１０１７（ｃｍ−３）程度である。
【００８０】
次に、図１６に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、低濃度ドレイン領域ＤＲ１に内包され、かつ、一対のフィールド絶縁領域ＳＴＩに跨るように、ｐ型半導体領域からなる中濃度ドレイン領域ＤＲ２を形成する。具体的に、中濃度ドレイン領域ＤＲ２は、例えば、ボロン（Ｂ）などのｐ型不純物を低濃度ドレイン領域ＤＲ１内に導入した後、導入したｐ型不純物を活性化させるための熱処理を施すことにより形成される。この中濃度ドレイン領域ＤＲ２の不純物濃度は、例えば、５．０×１０１６（ｃｍ−３）〜１．０×１０１８（ｃｍ−３）程度である。
【００８１】
続いて、図１７に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、中濃度ドレイン領域ＤＲ２に内包され、かつ、一対のフィールド絶縁領域ＳＴＩに挟まれるように、ｐ＋型半導体領域からなる高濃度ドレイン領域ＤＲ３を形成する。具体的に、高濃度ドレイン領域ＤＲ３は、例えば、ボロン（Ｂ）などのｐ型不純物を中濃度ドレイン領域ＤＲ２内に導入した後、導入したｐ型不純物を活性化させるための熱処理を施すことにより形成される。この高濃度ドレイン領域ＤＲ３の不純物濃度は、例えば、１．０×１０１９（ｃｍ−３）〜１．０×１０２０（ｃｍ−３）程度である。
【００８２】
さらに、図８に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ゲート電極ＧＥに隣接し、かつ、ゲート電極ＧＥが延在するｙ方向に所定間隔で配置されるように、ｐ＋型半導体領域からなる複数のソース単位領域ＳＵＲを形成する。また、所定間隔を有する複数の隙間のそれぞれには、ｎ型給電領域ＮＲを形成する。具体的に、複数のソース単位領域ＳＵＲは、例えば、ボロン（Ｂ）などのｐ型不純物をｎ型ウェルＮＷＬ内に導入した後、導入したｐ型不純物を活性化させるための熱処理を施すことにより形成される。このソース単位領域ＳＵＲの不純物濃度は、例えば、１．０×１０１９（ｃｍ−３）〜１．０×１０２０（ｃｍ−３）程度である。一方、ｎ型給電領域ＮＲは、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物をｎ型ウェルＮＷＬ内に導入した後、導入したｎ型不純物を活性化させるための熱処理を施すことにより形成される。このｎ型給電領域ＮＲの不純物濃度は、例えば、１．０×１０１９（ｃｍ−３）〜１．０×１０２０（ｃｍ−３）程度である。したがって、ｎ型給電領域ＮＲの不純物濃度は、ｎ型ウェルＮＷＬの不純物濃度よりも高くなっている。このとき、ｎ型ウェルＮＷＬとｎ型給電領域ＮＲは、共に、ｎ型半導体領域から構成されることになるため、電気的に接続されることになる。
【００８３】
その後、ゲート電極ＧＥを覆うように、例えば、ＣＶＤ法を使用することにより、酸化シリコン膜からなる層間絶縁膜を形成し、この層間絶縁膜にプラグを形成する。そして、プラグを形成した層間絶縁膜上に配線を形成する。このとき、本実施の形態１では、例えば、図９に示すように、複数のソース単位領域ＳＵＲと、ｎ型給電領域ＮＲと、ゲート電極ＧＥが電気的に接続されるようにプラグおよび配線が形成されることになる。これにより、複数のソース単位領域ＳＵＲと、ｎ型給電領域ＮＲと、ゲート電極ＧＥが電気的に接続されたカソード端子ＣＴＥとして機能するソース端子ＳＥを形成することができる。一方、プラグおよび配線によって、高濃度ドレイン領域ＤＲ３と電気的に接続されるアノード端子ＡＮＥとして機能するドレイン端子ＤＥを形成することができる。
【００８４】
以上のようにして、本実施の形態１によれば、電界効果トランジスタと同様の構造を有しながらも、ソース領域（複数のソース単位領域ＳＵＲ）とｎ型ウェルＮＷＬとゲート電極ＧＥを電気的に接続することにより、実質的に、ｐｎ接合ダイオードとｐｎｐバイポーラトランジスタを組み合わせた半導体素子として機能する静電保護素子を製造することができる。
【００８５】
（実施の形態２）
前記実施の形態１では、例えば、図８に示すように、複数のソース単位領域ＳＵＲが、ゲート電極ＧＥの延在するｙ方向に所定間隔で配置され、かつ、所定間隔を有する複数の隙間のそれぞれにｎ型給電領域ＮＲが配置されている静電保護素子ＥＳＤの構成例について説明した。本実施の形態２では、例えば、図１８に示すように、ソース領域ＳＲが、ゲート電極ＧＥの延在方向に延在しており、ソース領域ＳＲの延在方向における両端部に、一対のｎ型給電領域ＮＲが配置されている例について説明する。
【００８６】
＜実施の形態２における静電保護素子の構成＞
本実施の形態２における静電保護素子ＥＳＤの構成は、前記実施の形態１における静電保護素子ＥＳＤの構成とほぼ同様の構成をしているため、相違点を中心に説明する。
【００８７】
図１８は、本実施の形態２における静電保護素子ＥＳＤの平面レイアウト構成を示す図であり、図１９は、図１８のＡ−Ａ線で切断した断面図である。図１８において、本実施の形態２における静電保護素子ＥＳＤの特徴は、ソース領域ＳＲが、ゲート電極ＧＥの延在方向（ｙ方向）に延在しており、ソース領域ＳＲの延在方向における両端部に、一対のｎ型給電領域ＮＲが配置されている点にある。
【００８８】
図１８では、一対のｎ型給電領域ＮＲがｎ型ウェルＮＷＬの一部を構成している例を示しているが、これに限らず、一対のｎ型給電領域ＮＲをｎ型ウェルＮＷＬよりも不純物濃度の高いｎ型半導体領域から形成することもできる。つまり、本実施の形態２の特徴は、ソース領域ＳＲの両端部に一対のｎ型給電領域ＮＲを設ける点にあり、ｎ型給電領域ＮＲの不純物濃度は、ｎ型ウェルＮＷＬと同じでもよいし、高くてもよい。
【００８９】
＜実施の形態２における効果＞
本実施の形態２では、例えば、図１８に示すように、ｎ型給電領域ＮＲをソース領域ＳＲのｙ方向の両端部にだけ配置している。これにより、本実施の形態２における静電保護素子ＥＳＤによれば、以下に示す効果を得ることができる。
【００９０】
例えば、静電気ノイズに起因する高電圧が、図１９に示す低濃度ドレイン領域ＤＲ１とｎ型半導体層ＮＬで形成されるｐｎ接合ダイオードのアバランシェ耐圧を超えると、ｐｎ接合ダイオードにおいて、アバランシェブレークダウンが生じ、正孔と電子が生成される。生成された正孔は、低濃度ドレイン領域ＤＲ１から中濃度ドレイン領域ＤＲ２と高濃度ドレイン領域ＤＲ３を介して、ドレイン端子ＤＥ側に流れる。一方、生成された電子は、ｎ型半導体層ＮＬからｎ型ウェルＮＷＬおよびｎ型給電領域ＮＲを通って、ソース端子ＳＥに流れる。このとき、電子の流れに着目すると、電子は、ｎ型半導体層ＮＬからｎ型ウェルＮＷＬおよびｎ型給電領域ＮＲを通ることになるが、本実施の形態２では、ｎ型給電領域ＮＲがソース領域ＳＲの両端部にだけ形成されている。このため、本実施の形態２では、ｎ型半導体層ＮＬからｎ型ウェルＮＷＬを通ってｎ型給電領域ＮＲに電子が流れ込む経路が長くなる。このことは、ｎ型半導体層ＮＬとｎ型ウェルＮＷＬとｎ型給電領域ＮＲがｐｎｐバイポーラトランジスタのベース領域を構成していることを考慮すると、このベース領域を流れる電子の経路が長くなることを意味し、これは、ｐｎｐバイポーラトランジスタのベース抵抗が上昇することを意味する。したがって、本実施の形態２によれば、電子が流れるベース抵抗が大きくなることから、電圧降下も大きくなり、ｐｎｐバイポーラトランジスタのエミッタ領域とベース領域との電位差が生じやすくなっていることになる。このことから、本実施の形態２における静電保護素子ＥＳＤによれば、ｐｎｐバイポーラトランジスタがオン動作しやすくなる。
【００９１】
さらに、本実施の形態２では、ｐｎｐバイポーラトランジスタのエミッタ領域となるソース領域ＳＲの面積が大きくなっていることから、ｐｎｐバイポーラトランジスタがオン動作する際、エミッタ領域からのキャリア（正孔）の注入量が増加することになる。
【００９２】
したがって、本実施の形態２における静電保護素子ＥＳＤによれば、ソース領域ＳＲの両端部にだけｎ型給電領域ＮＲを設けることよるベース抵抗の増大に起因してｐｎｐバイポーラトランジスタがオン動作しやすくなる第１利点と、エミッタ領域として機能するソース領域ＳＲ自体の面積が増加することによるキャリアの注入量の増加に起因して電流増幅率を向上できる第２利点を得ることができる。この結果、本実施の形態２における静電保護素子ＥＳＤによれば、上述した第１利点と第２利点の相乗効果によって、オン抵抗を低減することができ、これによって、ＥＳＤ耐量を向上することができる。
【００９３】
以下に、具体的な実験結果について説明する。図２０は、本実施の形態２における静電保護素子と、前記実施の形態１における静電保護素子と、例えば、関連技術２のようなダイオードだけから構成される静電保護素子において、カソード電圧とカソード電流の関係を示すグラフである。
【００９４】
図２０において、横軸はカソード電圧（Ｖ）を示しており、縦軸はカソード電流（Ａ）を示している。そして、●印は本実施の形態２における静電保護素子に対応し、○印が前記実施の形態１における静電保護素子に対応し、×印がｐｎ接合ダイオードだけから構成される静電保護素子に対応する。
【００９５】
図２０に示すように、本実施の形態２における静電保護素子では、ｐｎｐバイポーラトランジスタが動作しやすく、わずかながらもスナップバックが生じるとともに、オン抵抗も低減されていることがわかる。したがって、本実施の形態２における静電保護素子によれば、前記実施の形態１における静電保護素子や、ｐｎ接合ダイオードだけから構成される静電保護素子よりも破壊電流に対応するＥＳＤ耐量を向上することができる。
【００９６】
具体的に、図２０に示すように、ｐｎ接合ダイオードだけから構成される静電保護素子のＥＳＤ耐量は、１９８ｍＡであり、前記実施の形態１における静電保護素子のＥＳＤ耐量は、２４２ｍＡである。これに対し、本実施の形態２における静電保護素子のＥＳＤ耐量は、２６４ｍＡであることがわかる。このことから、本実施の形態２における静電保護素子によれば、ｐｎ接合ダイオードだけから構成される静電保護素子や、前記実施の形態１における静電保護素子に比べて、ＥＳＤ耐量を向上できることがわかる。
【００９７】
なお、本実施の形態２における静電保護素子を含む半導体装置の製造方法は、前記実施の形態１とほぼ同様である。相違する点は、ソース領域ＳＲとｎ型給電領域ＮＲのパターニングを変更して導電型不純物のイオン注入を行なう点である。したがって、本実施の形態２においても、基本的に、図１１〜図１７に示す工程を経ることにより、本実施の形態２における静電保護素子を含む半導体装置を製造することができる。
【００９８】
（実施の形態３）
本実施の形態３では、高濃度ドレイン領域ＤＲ３がフィールド絶縁領域ＳＴＩと接触していない構成例について説明する。
【００９９】
＜実施の形態３における静電保護素子の構成＞
本実施の形態３における静電保護素子ＥＳＤの構成は、前記実施の形態１における静電保護素子ＥＳＤの構成とほぼ同様の構成をしているため、相違点を中心に説明する。
【０１００】
図２１は、本実施の形態３における静電保護素子ＥＳＤの平面レイアウト構成を示す図であり、図２２は、図２１のＡ−Ａ線で切断した断面図である。図２１および図２２において、本実施の形態３における静電保護素子ＥＳＤの特徴は、低濃度ドレイン領域ＤＲ１および中濃度ドレイン領域ＤＲ２がフィールド絶縁領域ＳＴＩと接触している一方、高濃度ドレイン領域ＤＲ３がフィールド絶縁領域ＳＴＩと接触していない点にある。
【０１０１】
＜実施の形態３における効果＞
本実施の形態３では、例えば、図２１および図２２に示すように、高濃度ドレイン領域ＤＲ３がフィールド絶縁領域ＳＴＩに接触していない。これにより、本実施の形態３における静電保護素子ＥＳＤによれば、以下に示す効果を得ることができる。
【０１０２】
例えば、静電気ノイズに起因する電流が静電保護素子ＥＳＤに流れる場合を考える。この場合、高濃度ドレイン領域ＤＲ３がフィールド絶縁領域ＳＴＩと接触していると、フィールド絶縁領域ＳＴＩの端部に電界や電流が集中して、静電保護素子ＥＳＤの破壊が起こる。すなわち、静電保護素子ＥＳＤの他の部分領域を流れる電流が破壊電流以下であっても、フィールド絶縁領域ＳＴＩの端部のように電界や電流が集中する領域では、流れる電流が大きくなる。このため、たとえ、静電保護素子ＥＳＤ全体として流れる電流が破壊電流以下であっても、フィールド絶縁領域ＳＴＩの端部のように電界や電流が集中する領域では、局所的に破壊電流を超える大きな電流が流れ、この領域での熱破壊によって、静電保護素子のＥＳＤ耐量が律速されてしまう。つまり、フィールド絶縁領域ＳＴＩの端部のように電界や電流が集中する領域が存在すると、この局所領域がウィークポイントとなって、静電保護素子ＥＳＤ全体のＥＳＤ耐量が低下してしまうのである。
【０１０３】
そこで、本実施の形態３では、図２１や図２２に示すように、高濃度ドレイン領域ＤＲ３がフィールド絶縁領域ＳＴＩに接触しないようにしている。これにより、本実施の形態３によれば、フィールド絶縁領域ＳＴＩの端部での電界および電流の集中が緩和される。これにより、本実施の形態３によれば、局所的に大きな電流が流れることを抑制することができ、これによって、静電保護素子ＥＳＤの熱破壊を抑制することができる。つまり、本実施の形態３における静電保護素子ＥＳＤは、局所的に電界および電流が集中しやすいフィールド絶縁領域ＳＴＩの端部において、高濃度ドレイン領域ＤＲ３が接触しないように構成することにより、電流が流れやすいウィークポイントを発生しにくくしている。この結果、本実施の形態３における静電保護素子ＥＳＤによれば、ウィークポイントが発生しにくい構造のため、より大きな電流を流しても、熱破壊しにくくなり、ＥＳＤ耐量を向上することができるのである。
【０１０４】
以下に、具体的な実験結果について説明する。図２３は、本実施の形態３における静電保護素子と、前記実施の形態１における静電保護素子とにおいて、カソード電圧とカソード電流の関係を示すグラフである。
【０１０５】
図２３において、横軸はカソード電圧（Ｖ）を示しており、縦軸はカソード電流（Ａ）を示している。そして、●印は本実施の形態３における静電保護素子に対応し、○印が前記実施の形態１における静電保護素子に対応する。
【０１０６】
図２３に示すように、前記実施の形態１における静電保護素子のＥＳＤ耐量は、２４２ｍＡであるのに対し、本実施の形態３における静電保護素子のＥＳＤ耐量は、３５１ｍＡであることがわかる。このことから、本実施の形態３における静電保護素子によれば、前記実施の形態１における静電保護素子に比べて、ＥＳＤ耐量を向上できる。
【０１０７】
＜実施の形態３における半導体装置の製造方法＞
本実施の形態３における静電保護素子を含む半導体装置の製造方法は、前記実施の形態１とほぼ同様である。相違する点は、図２４に示すように、フィールド絶縁領域ＳＴＩから離間するように高濃度ドレイン領域ＤＲ３を形成する点である。したがって、本実施の形態３においても、基本的に、図１１〜図１６および図２４に示す工程を経ることにより、本実施の形態３における静電保護素子を含む半導体装置を製造することができる。
【０１０８】
（実施の形態４）
本実施の形態４では、前記実施の形態２における静電保護素子ＥＳＤと前記実施の形態３における静電保護素子ＥＳＤを組み合わせた例について説明する。
【０１０９】
＜実施の形態４における静電保護素子の構成＞
本実施の形態４における静電保護素子ＥＳＤの構成は、前記実施の形態１における静電保護素子ＥＳＤの構成とほぼ同様の構成をしているため、相違点を中心に説明する。
【０１１０】
図２５は、本実施の形態４における静電保護素子ＥＳＤの平面レイアウト構成を示す図であり、図２６は、図２５のＡ−Ａ線で切断した断面図である。図２５および図２６において、本実施の形態４における静電保護素子ＥＳＤの特徴は２つある。第１特徴点は、ソース領域ＳＲが、ゲート電極ＧＥの延在方向（ｙ方向）に延在しており、ソース領域ＳＲの延在方向における両端部に、一対のｎ型給電領域ＮＲが配置されている点である。また、第２特徴点は、低濃度ドレイン領域ＤＲ１および中濃度ドレイン領域ＤＲ２がフィールド絶縁領域ＳＴＩと接触している一方、高濃度ドレイン領域ＤＲ３がフィールド絶縁領域ＳＴＩと接触していない点である。このように本実施の形態４における静電保護素子ＥＳＤは、前記実施の形態２の特徴（第１特徴点）と、前記実施の形態３の特徴（第２特徴点）とを兼ね備えていることになる。
【０１１１】
＜実施の形態４における効果＞
上述した第１特徴点は、ソース領域ＳＲおよびｎ型給電領域ＮＲのレイアウト構成を工夫することにより、ｐｎ接合ダイオードに寄生的に存在するｐｎｐバイポーラトランジスタの性能向上を図る技術的思想である。一方、上述した第２特徴点は、高濃度ドレイン領域ＤＲ３の配置を工夫することにより、静電保護素子ＥＳＤの発熱抑制を図る技術的思想である。これら２つの技術的思想は、互いにトレードオフの関係にはない独立した思想であるため、本実施の形態４のように、第１特徴点と第２特徴点を組み合わせることによる相乗効果によって、さらなる静電保護素子ＥＳＤのＥＳＤ耐量を向上することができる。
【０１１２】
以下に、具体的な実験結果について説明する。図２７は、本実施の形態４における静電保護素子と、前記実施の形態１における静電保護素子とにおいて、カソード電圧とカソード電流の関係を示すグラフである。
【０１１３】
図２７において、横軸はカソード電圧（Ｖ）を示しており、縦軸はカソード電流（Ａ）を示している。そして、●印は本実施の形態４における静電保護素子に対応し、○印が前記実施の形態１における静電保護素子に対応する。
【０１１４】
図２７に示すように、前記実施の形態１における静電保護素子のＥＳＤ耐量は、２４２ｍＡであるのに対し、本実施の形態４における静電保護素子のＥＳＤ耐量は、３８０ｍＡであることがわかる。このことから、本実施の形態４における静電保護素子によれば、前記実施の形態１における静電保護素子に比べて、大幅にＥＳＤ耐量を向上できる。
【０１１５】
＜実施の形態４における半導体装置の製造方法＞
本実施の形態４における静電保護素子を含む半導体装置の製造方法は、前記実施の形態１とほぼ同様である。相違する点は、ソース領域ＳＲとｎ型給電領域ＮＲのパターニングを変更して導電型不純物のイオン注入を行なう点と、図２４に示すように、フィールド絶縁領域ＳＴＩから離間するように高濃度ドレイン領域ＤＲ３を形成する点である。したがって、本実施の形態４においても、基本的に、図１１〜図１６および図２４に示す工程を経ることにより、本実施の形態４における静電保護素子を含む半導体装置を製造することができる。
【０１１６】
（実施の形態５）
本実施の形態５では、例えば、３相モータの制御に使用されるインバータ回路に本発明に係る静電保護素子ＥＳＤを適用する例について説明する。
【０１１７】
図２８は、３相モータの制御に使用されるインバータ回路の模式的な回路構成を示す回路図である。図２８において、インバータ回路は、電源電位Ｖｄｄと基準電位（ＧＮＤ電位）の間に直列接続された上アームＵＡと下アームＢＡを有している。上アームＵＡは、ＩＧＢＴ１０ＡとフリーホイールダイオードＦＷＤ１から構成され、下アームＢＡは、ＩＧＢＴ１０ＢとフリーホイールダイオードＦＷＤ２から構成されている。そして、上アームＵＡと下アームＢＡの接続ノードＮＤに負荷となる３相モータＭＴが接続されている。この３相モータＭＴにはインダクタンスＬが含まれている。
【０１１８】
なお、実際の３相モータＭＴを制御するインバータ回路では、上述した上アームＵＡと下アームＢＡからなるハーフブリッジを３つ備えているが、図２８では、簡単のため、１つのハーフブリッジが示されている。
【０１１９】
上アームＵＡを構成するＩＧＢＴ１０Ａのゲート電極には、パッドＰＤ１が接続されており、さらに、ＩＧＢＴ１０Ａのゲート電極とＧＮＤ電位の間に本発明の静電保護素子ＥＳＤが接続されている。また、ＩＧＢＴ１０Ａのゲート電極は、ハイサイド側にｐチャネル型電界効果トランジスタＱｐが配置され、かつ、ローサイド側にｎチャネル型電界効果トランジスタＱｎが配置された回路の中間ノード（出力ノード）に接続されている。そして、ｐチャネル型電界効果トランジスタＱｐのゲート電極と、ｎチャネル型電界効果トランジスタＱｎのゲート電極は、ドライバＩＣ１と電気的に接続されている。
【０１２０】
同様に、下アームＢＡを構成するＩＧＢＴ１０Ｂのゲート電極には、パッドＰＤ２が接続されており、さらに、ＩＧＢＴ１０Ｂのゲート電極とＧＮＤ電位の間に本発明の静電保護素子ＥＳＤが接続されている。また、ＩＧＢＴ１０Ｂのゲート電極は、ハイサイド側にｐチャネル型電界効果トランジスタＱｐが配置され、かつ、ローサイド側にｎチャネル型電界効果トランジスタＱｎが配置された回路の中間ノード（出力ノード）に接続されている。そして、ｐチャネル型電界効果トランジスタＱｐのゲート電極と、ｎチャネル型電界効果トランジスタＱｎのゲート電極は、ドライバＩＣ２と電気的に接続されている。
【０１２１】
このように構成されているインバータ回路では、ドライバＩＣ１によるｐチャネル型電界効果トランジスタＱｐとｎチャネル型電界効果トランジスタＱｎのオン／オフ制御により、ＩＧＢＴ１０Ａのオン／オフが制御される。一方、ドライバＩＣ２によるｐチャネル型電界効果トランジスタＱｐとｎチャネル型電界効果トランジスタＱｎのオン／オフ制御により、ＩＧＢＴ１０Ｂのオン／オフが制御される。特に、インバータ回路では、上アームＵＡを構成するＩＧＢＴ１０Ａがオンする際には、下アームＢＡを構成するＩＧＢＴ１０Ｂがオフするように制御される一方、上アームＵＡを構成するＩＧＢＴ１０Ａがオフする際には、下アームＢＡを構成するＩＧＢＴ１０Ｂがオンするように制御される。これにより、インバータ回路によって直流電力が３相交流電力に変換され、インダクタンスを含む負荷である３相モータＭＴを駆動することができる。
【０１２２】
ここで、本実施の形態５では、図２８に示すように、静電保護素子ＥＳＤが設けられているため、インバータ回路に静電気ノイズが印加された場合であっても、ＩＧＢＴ１０Ａ、ＩＧＢＴ１０Ｂ、ｐチャネル型電界効果トランジスタＱｐ、ｎチャネル型電界効果トランジスタＱｎ、ドライバＩＣ１およびドライバＩＣ２などの回路要素を静電気ノイズから保護することができる。特に、本発明における静電保護素子ＥＳＤによれば、インダクタンスを含む回路に問題なく使用できる有用性を維持しながら、さらなる破壊電流（ＥＳＤ耐量）を向上することができるため、本実施の形態５で説明しているインバータ回路への高性能な静電保護素子ＥＳＤを提供できる利点が得られる。
【０１２３】
さらに、本発明の静電保護素子ＥＳＤは、図２８に示すｐチャネル型電界効果トランジスタＱｐと同様の構造をしており、ｐチャネル型電界効果トランジスタＱｐを形成する半導体基板に一緒に形成できる利点がある。具体的に、図２９は、同一の半導体基板の集積回路形成領域にｐチャネル型電界効果トランジスタＱｐが形成され、静電保護素子形成領域に静電保護素子ＥＳＤが形成されている構成を示す断面図である。
【０１２４】
図２９において、本実施の形態５における半導体装置には、静電保護素子ＥＳＤとともに、静電保護素子ＥＳＤとは別機能を有する集積回路に含まれるｐチャネル型電界効果トランジスタＱｐも形成されている。このとき、上述した集積回路は、図２８に示すように、インダクタンスを含む負荷を制御する回路となっている。そして、この集積回路に含まれるｐチャネル型電界効果トランジスタＱｐは、図２９に示すように、静電保護素子ＥＳＤと同一構造である半導体素子であって、ソース領域ＳＲとゲート電極ＧＥが電気的に接続されていない構成により、静電保護素子ＥＳＤとは機能が異なる半導体素子を構成している。すなわち、図２９に示すように、静電保護素子ＥＳＤとｐチャネル型電界効果トランジスタＱｐは、同一の半導体素子構造をしている。一方、静電保護素子ＥＳＤにおいては、ソース領域ＳＲとｎ型ウェルＮＷＬとゲート電極ＧＥが電気的に接続されている結果、寄生的にｐｎｐバイポーラトランジスタが形成されたｐｎ接合ダイオードとして機能する。これに対し、ｐチャネル型電界効果トランジスタＱｐにおいては、ソース領域ＳＲとゲート電極ＧＥが電気的に接続されていない結果、ソース端子ＳＥとゲート電極ＧＥが電気的に接続されていない通常のスイッチング素子として機能する。
【０１２５】
以上のように本発明における静電保護素子ＥＳＤは、集積回路に含まれるｐチャネル型電界効果トランジスタと同一構造で形成することができるため、半導体基板にｐチャネル型電界効果トランジスタを形成する製造工程をそのまま利用しながら、同一の半導体基板に静電保護素子ＥＳＤを形成できる利点が得られる。この結果、静電保護素子ＥＳＤを独自に製造する工程を追加することなく、言い換えれば、製造工程の複雑化を招くことなく、集積回路と静電保護素子ＥＳＤとを含む半導体装置を製造することができる。
【０１２６】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０１２７】
１Ｓ  支持基板
１０Ａ  ＩＧＢＴ
１０Ｂ  ＩＧＢＴ
ＡＮＥ  アノード端子
ＢＡ  下アーム
ＢＯＸ  埋め込み絶縁層
ＢＶｊ  アバランシェ耐圧
ＣＴＥ  カソード端子
ＤＥ  ドレイン端子
ＤＲ１  低濃度ドレイン領域
ＤＲ２  中濃度ドレイン領域
ＤＲ３  高濃度ドレイン領域
ＥＳＤ  静電保護素子
ＥＳＤ１  静電保護素子
ＥＳＤ２  静電保護素子
ＦＷＤ１  フリーホイールダイオード
ＦＷＤ２  フリーホイールダイオード
ＧＥ  ゲート電極
ＧＯＸ  ゲート絶縁膜
ＩＣ１  ドライバ
ＩＣ２  ドライバ
Ｌ  インダクタンス
ＭＴ  ３相モータ
ＮＤ  接続ノード
ＮＬ  ｎ型半導体層
ＮＲ  ｎ型給電領域
ＮＷＬ  ｎ型ウェル
ＰＤ１  パッド
ＰＤ２  パッド
Ｑｎ  ｎチャネル型電界効果トランジスタ
Ｑｐ  ｐチャネル型電界効果トランジスタ
Ｑ１  電界効果トランジスタ
ＳＥ  ソース端子
ＳＲ  ソース領域
ＳＴＩ  フィールド絶縁領域
ＳＵＲ  ソース単位領域
ＴＥ１  電源端子
ＴＥ２  グランド端子
ＴＥ３  出力端子
ＵＡ  上アーム
Ｖｄｄ  電源電位
Ｖｈｏｌｄ  ホールド電圧
ＶＬ  電圧
Ｖｔ１  スナップバック電圧
【図１】
2015032767.tif 000003
【図２】
2015032767.tif 000004
【図３】
2015032767.tif 000005
【図４】
2015032767.tif 000006
【図５】
2015032767.tif 000007
【図６】
2015032767.tif 000008
【図７】
2015032767.tif 000009
【図８】
2015032767.tif 000010
【図９】
2015032767.tif 000011
【図１０】
2015032767.tif 000012
【図１１】
2015032767.tif 000013
【図１２】
2015032767.tif 000014
【図１３】
2015032767.tif 000015
【図１４】
2015032767.tif 000016
【図１５】
2015032767.tif 000017
【図１６】
2015032767.tif 000018
【図１７】
2015032767.tif 000019
【図１８】
2015032767.tif 000020
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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