(57)【要約】【課題】Ｗｉｄｅ  ＩＯの技術を用いる半導体装置において、クロックツリーを短くする構成を提供する。【解決手段】半導体装置８０は、ＰＬＬ回路８１と複数のメモリコントローラ８３〜８６とを備える。複数のメモリコントローラ８３〜８６は、積層された複数のメモリを制御する。ＰＬＬ回路８１は、複数のメモリコントローラ８３〜８６が周囲に配置される。ＰＬＬ回路８１は、ＰＬＬ回路８１から複数のメモリコントローラ８３〜８６までの距離が同じになるように位置が決定される。【選択図】図１
2015032090.tif 000002
【特許請求の範囲】
【請求項１】
積層された複数のメモリを制御する複数のメモリコントローラと、
前記複数のメモリコントローラが周囲に配置されたＰＬＬ回路と、を備える半導体装置。
【請求項２】
前記ＰＬＬ回路は、各メモリコントローラからの距離が所定の誤差の範囲内である請求項１記載の半導体装置。
【請求項３】
前記複数のメモリコントローラと前記ＰＬＬ回路との間に配置される複数の貫通ビアをさらに有する請求項２記載の半導体装置。
【請求項４】
前記ＰＬＬ回路は、前記複数のメモリコントローラそれぞれの一端からの距離が同じである請求項２記載の半導体装置。
【請求項５】
前記ＰＬＬ回路から前記複数の貫通ビアが配置される領域を介して前記複数のメモリコントローラへクロック信号を供給するクロック信号線をさらに有する請求項３記載の半導体装置。
【請求項６】
前記クロック信号線は、Ｈ型のツリーを形成するように配線されている請求項５記載の半導体装置。
【請求項７】
前記ＰＬＬ回路は、前記ＰＬＬ回路から各メモリコントローラまでの前記クロック信号線の長さが同じになるように、配置される請求項５記載の半導体装置。
【請求項８】
前記クロック信号線は、左右上下対称である請求項５記載の半導体装置。
【請求項９】
前記複数のメモリは、ＤＲＡＭ（Dynamic Random Access Memory）で構成され、
各メモリは、複数の領域に分割され、
各領域は、前記複数のメモリコントローラの一つによって制御され、
前記複数のメモリコントローラは、前記クロック信号線から供給されるクロック信号に応じて前記複数のメモリの各領域を制御する請求項５記載の半導体装置。
【請求項１０】
前記複数の貫通ビアは、前記各領域に対応するように形成され、
前記複数の貫通ビアは、複数のシリコン貫通ビア（ＴＳＶ）から構成され、前記各領域に対応するように形成され、対応する前記各領域へ電源と信号とのいずれかを供給するように働きく請求項９記載の半導体装置。
【請求項１１】
前記ＰＬＬ回路へ電源を供給する第１バンプをさらに備え、
前記第１バンプは、前記ＰＬＬ回路と、前記複数の貫通ビアが配置される領域との間に配置される請求項３記載の半導体装置。
【請求項１２】
前記複数のメモリへ前記複数の貫通ビアを介して電源を供給する第２バンプをさらに備え、
前記第２バンプは、前記複数の貫通ビアが配置される領域の上方に配置される請求項１１記載の半導体装置。
【請求項１３】
前記複数のメモリへ前記複数の貫通ビアを介して電源を供給する第２バンプをさらに備え、
前記第２バンプは、前記複数のメモリコントローラが配置される領域の上方に配置される請求項１１記載の半導体装置。
【請求項１４】
前記ＰＬＬ回路へリファレンスクロック信号を供給する第３バンプをさらに備え、
前記第３バンプは、前記ＰＬＬ回路と、前記複数の貫通ビアが配置される領域との間に配置される請求項１１記載の半導体装置。
【請求項１５】
前記クロック信号線は、隣接する貫通ビアの間に配線される請求項５記載の半導体装置。
【請求項１６】
前記隣接する貫通ビアの少なくとも一方は、前記複数の貫通ビアのうち、信号を供給する複数の貫通ビアが配置された配列を構成する請求項１５記載の半導体装置。
【請求項１７】
前記複数の貫通ビアは、電源を供給する複数の電源貫通ビアと、信号を供給する複数の信号貫通ビアとを含み、
前記複数の信号貫通ビアのみを、電源供給線と同じ方向に配置する信号ビア配列を有し、
前記クロック信号線は、前記信号ビア配列に沿って配線される請求項５記載の半導体装置。
【請求項１８】
前記複数のメモリコントローラに電源を供給するコントローラ電源供給線と、
前記複数のメモリへ前記複数の貫通ビアを介して電源を供給するメモリ電源供給線と、をさらに備え、
前記コントローラ電源供給線と前記メモリ電源供給線とは格子状に配線される請求項３記載の半導体装置。
【請求項１９】
前記複数の貫通ビアは、前記複数のメモリへ電源を供給する複数の電源貫通ビアと、前記複数のメモリへ信号を供給する複数の信号貫通ビアとを含み、
前記複数の信号貫通ビアのうちの一部分は、メモリ電源供給線と同じ方向に配置される信号ビア配列を形成する請求項１８記載の半導体装置。
【請求項２０】
前記信号ビア配列は、前記電源貫通ビアを含まない構成であり、隣接する複数の貫通ビアによって形成される配列との間に前記メモリ電源供給線が配線されない領域を有する請求項１９記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えばワイドインターフェイスを有する半導体装置に関する。
【背景技術】
【０００２】
従来から半導体装置では、周辺機器との入出力を制御するインタフェース（ＩＯ）が周辺に配置されている。このため、半導体装置は、ＩＯの近辺にＰＬＬ（Phase locked Loop）回路を配置することが一般的である。
図１６に、ＤＲＡＭを備える半導体装置９０の構成例を示す。半導体装置９０は、ＳｏＣ（System on Chip）を有する半導体基板（半導体本体）９１と、ＤＲＡＭ（Dynamic Random Access Memory）９５とを備える。半導体基板９１は、ＤＲＡＭ９５と平面上で接続される。図１６の左側に半導体基板９１が有するＳｏＣの詳細を示す。半導体基板９１は、ＰＬＬ回路９２及びメモリコントローラ（MEMC）９３を搭載し、クロック信号線９４が配線される。クロック信号線９４はＰＬＬ回路９２からメモリコントローラ９３へクロック信号を供給する。半導体装置９０は、ＤＲＡＭ９５用のＩＯ（Input/Output）、及びその他のＩＯを半導体基板９１の周辺に配置している。そのため、半導体装置９０は、メモリコントローラ９３やＰＬＬ回路９２をＩＯの配置に応じて半導体基板９１の周囲に配置される。
【０００３】
近年、メモリの広帯域化に伴い、メモリインタフェースとしてワイドインターフェイス（Wide IO）の技術が開発されている。この技術の開発では、シリコン貫通ビア（TSV : Through Silicon Via）技術とマイクロバンプによるダイの積層（ダイスタック）が可能になったことが大きい。
例えば、特許文献１には、メモリチップを積み重ねたメモリモジュールに関し、インターポーザ基板上にＩＯ（Input/Output）チップが積み重ねられ、その上にＤＲＡＭチップが複数積層されている構成が開示されている。特許文献１に開示されている技術では、ＤＲＡＭチップには一方の面から他方の面に電気信号を通すための貫通電極が設けられている。また、ＩＯチップはインターポーザ基板を介して外部から入力される信号に対応してＤＲＡＭチップと信号およびデータの送受信を行う。その際、ＩＯチップはＤＲＡＭチップの貫通電極を介していずれのＤＲＡＭチップともデータの送受信を行う。
【０００４】
加えて、特許文献２には、高性能及び低電力が要求される多様な装置及びシステムを支援できる、マルチチャネルインタフェース方式のワイド入出力を有する半導体メモリ装置及びそれを含む半導体パッケージが開示されている。特許文献２の半導体メモリ装置は、複数のメモリセルアレイを含む半導体ダイからなり、半導体ダイの中央部に形成される入出力バンプパッド部を含む。また、入出力バンプパッド部は、前記それぞれのメモリセルアレイを外部装置と独立的に接続するための複数のチャネルを提供する。
さらに加えて、Ｗｉｄｅ  ＩＯの技術を採用するものではないが、複数のメモリチップを有する半導体メモリに関して、特許文献３には、同じチップ上にＤＲＡＭマクロとロジック・コアを配置する仕様が提供されている。特許文献３のチップは、チップの上部と下部に置かれたマルチバンクＳＤＲＡＭ（同期式ＤＲＡＭ）マクロを含み、チップの中央部の、上下のＳＤＲＡＭマクロの間にロジック・コアが置かれる。また、チップの中央部の片側にはＰＬＬが置かれ、ＰＬＬからのクロックは、チップの中央に導かれ、次にバッファされてからＳＤＲＡＭマクロとロジック・コアとを駆動する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−３０１８６３号公報
【特許文献２】特開２０１１−１６６１４７号公報
【特許文献３】特開平１０−１８９８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
例えば、特許文献２のワイド入出力を有する半導体メモリでは、半導体ダイの中央部に入出力バンプパッド部が配置される。Ｗｉｄｅ  ＩＯの技術では、特許文献２の半導体メモリのように、ＩＯが半導体基板の内側に配置されるため、ＩＯの近辺にメモリコントローラを配置することが好ましい。
しかしながら、特許文献２では、メモリコントローラへクロック信号を供給するＰＬＬ回路の配置にについて着目していない。そこで、例えば図１６または特許文献３のように、ＰＬＬ回路を半導体基板の外周近傍、または、半導体基板の片側に配置すると、クロックレイテンシが長くなる。これは、タイミング設計が困難となるという課題を生じさせる。このため、Ｗｉｄｅ  ＩＯの技術を用いる半導体装置では、ＰＬＬ回路の配置について新たな着想が必要となる。
発明者らは、Ｗｉｄｅ  ＩＯの技術を用いる半導体装置において、クロックツリーを短くする構成を発見した。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施形態によれば、半導体装置は、少なくとも、ＰＬＬ回路と積層された複数のメモリを制御する複数のメモリコントローラとを備え、ＰＬＬ回路は、複数のメモリコントローラが周囲に配置されるように配置される。
【発明の効果】
【０００８】
一実施形態によれば、Ｗｉｄｅ  ＩＯの技術を用いる半導体装置において、クロックツリーを短くする構成を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】一実施形態のＰＬＬ回路とメモリコントローラとの配置例を示すブロック図である。
【図２】実施形態１のＷｉｄｅ  ＩＯ  ＤＲＡＭとＳｏＣのスタック構造例を示す図である。
【図３】実施形態１のＰＬＬ回路、シリコン貫通ビア、及びメモリコントローラの配置例を示す図である。
【図４Ａ】ＰＬＬ回路で生成されるクロック信号が供給される結線の一例を示す図である。
【図４Ｂ】ＰＬＬ回路で生成されるクロック信号が供給される結線の他の一例を示す図である。
【図５】電源の接続関係の一例を示す図である。
【図６】マイクロバンプの配置例を示す図である。
【図７】マイクロバンプの他の配置例を示す図である。
【図８】クロック信号線をＴＳＶアレイの間に配線する場合のレイアウトの一例である。
【図９】ＴＳＶへ割り当てる電源の一例を示す図である。
【図１０】第８層電源の最小構成の一例を示す図である。
【図１１】第８層電源の最小構成の拡大図である。
【図１２】第８層電源の配線の一例を示す図である。
【図１３】第９層電源のダイレクトアクセスのＴＳＶの構成の一例を示す図である。
【図１４】第９層電源の構成の拡大図である。
【図１５】第９層電源の配線の一例を示す図である。
【図１６】関連する半導体装置のＰＬＬ回路の配置例を示す図である。
【発明を実施するための形態】
【００１０】
以下、実施形態について、図面を参照しながら説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。各図面において同一の構成または機能を有する構成要素および相当部分には、同一の符号を付し、その説明は省略する。
【００１１】
図１は、一実施形態のＰＬＬ回路とメモリコントローラとの配置例を示すブロック図である。一実施形態の半導体装置８０は、少なくとも装置内に、ＰＬＬ回路８１及び第１乃至第４メモリコントローラ８３〜８６を有する。加えて、半導体装置８０は、複数の積層されたメモリと接続することができる構成を有することを前提とし、例えば、シリコン貫通ビアによって積層されたメモリと接続することができる。半導体装置８０は、ＰＬＬ回路８１の周囲に第１乃至第４メモリコントローラ８３〜８６が配置される。
ＰＬＬ回路８１は、クロック信号を第１乃至第４メモリコントローラ８３〜８６へ供給する。
第１乃至第４メモリコントローラ８３〜８６は、積層された複数のメモリを制御する。
【００１２】
図１では、複数のメモリコントローラとして、第１乃至第４メモリコントローラ８３〜８６の４つを配置する場合を示しているが、メモリコントローラの数は４つに限られるものではない。半導体装置８０は、積層するメモリの構成に応じて、言い換えると積層するメモリの規格等に応じて、搭載するメモリコントローラの数を変更する。例えば、積層するメモリとして、Ｗｉｄｅ  ＩＯ  ＤＲＡＭを用いる場合には、各メモリを４つのチャネル（領域）に分割して制御する。積層するメモリをチャネル毎に複数のメモリコントローラを用いて制御する場合には、ＰＬＬ回路８１から複数のメモリコントローラまでの距離が、所定の誤差の範囲内で同じとなることが必要である。ここで、所定の誤差の範囲とは、例えば、ＰＬＬ回路から供給されるクロック信号が各メモリコントローラに到達するまでの時間の誤差（遅れ）が調整可能な（遅延調整可能な）範囲、あるいは、許容できる範囲である。誤差の範囲は、例えば、各メモリコントローラがＰＬＬ回路から供給されるクロック信号に基づいて、積層された複数のメモリを同期して制御できる範囲であればよい。言い換えると、複数のメモリコントローラそれぞれの一端からＰＬＬ回路までの距離が同じとなることが好ましい。メモリコントローラの一端は、例えばクロック信号がメモリコントローラに到達する端子（クロックポート）である。
【００１３】
図１は、ＰＬＬ回路８１と第１乃至第４メモリコントローラ８３〜８６との配置以外については示していない。しかし、半導体装置８０は、積層された複数のメモリとＩＯを介して接続される。ＩＯの一例として、貫通ビアを用いる。例えば、Ｗｉｄｅ  ＩＯの技術では、上述したようにシリコン貫通ビア（ＴＳＶ：Through Silicon Via）を用いる。従って、図１の配置例に加え、半導体装置８０は、第１乃至第４メモリコントローラ８３〜８６とＰＬＬ回路８１との間に配置される複数の貫通ビアをさらに有する。言い換えると、複数のメモリコントローラは、複数のＴＳＶアレイそれぞれに付随して配置される。さらに、半導体装置８０は、ＰＬＬ回路８１から複数の貫通ビアが配置される領域を介して第１乃至第４メモリコントローラ８３〜８６へクロック信号を供給するクロック信号線を有する。
【００１４】
図１に示す配置例を用いることにより、クロックツリーを短くするとともに、複数のメモリコントローラに同じタイミングでクロック信号を供給することができる。加えて、積層するメモリの規格等に応じて、ＴＳＶアレイやメモリコントローラの配置を容易に決定・変更することが可能になる。例えば、規格等ではＴＳＶアレイの配置やチャネル数などが決められている。ＰＬＬ回路の周囲にメモリコントローラを配置することから、メモリコントローラの数がチャネル数に応じて増減する場合にも、ＰＬＬ回路の周囲に実質的に等距離になるように配置することができる。
加えて、図１６に示す構成に比べて、ＰＬＬ回路の周囲に複数のメモリコントローラを配置することにより、クロック信号を供給するクロック信号線の長さを短くすること、言い換えるとクロックツリーを短くすることができる。クロックツリーを短くすることにより、クロックレイテンシを短くすること、あるいは、タイミング設計を容易にすることが可能になる。例えば、ＰＬＬ回路をＷｉｄｅ  ＩＯのために配置されるＴＳＶアレイ  ４チャネルの中央に配置することによって、Ｗｉｄｅ  ＩＯ  ４チャネルに付随するメモリコントローラに最短かつ４チャネルに同一配線長でクロックツリーを構成することが容易になる。
【００１５】
以下、図１に示す配置例を適応する半導体装置の具体例について図面を参照して説明する。各実施形態では、積層される複数のメモリとして、Ｗｉｄｅ  ＩＯ  ＤＲＡＭを用いる場合を一例として説明する。しかしながら他の積層可能なメモリを用いる場合にも各実施形態が適用されることは言うまでもない。
【００１６】
実施形態１．
＊  実施形態１の構成
始めに、複数のメモリを積層する半導体装置のスタック構造の構成例を説明する。図２はＷｉｄｅ  Ｉ／Ｏ  ＤＲＡＭを用いる場合のスタック構造の一例を示す図である。半導体装置１００は、基板（パッケージ基板）１０、ＳｏＣ（System on Chip）２０、複数のＷｉｄｅ  ＩＯ  ＤＲＡＭ３１〜３４が積層されたＷｉｄｅ  ＩＯ  ＤＲＡＭ群３０、複数のマイクロバンプ４０、複数のシリコン貫通ビア（ＴＳＶ）５０、及び複数の基板用バンプ６０を備える。ＳｏＣ２０及びＷｉｄｅ  ＩＯ  ＤＲＡＭ群３０は、複数のシリコン貫通ビア（以降適宜「ＴＳＶ」と記載する）５０がシリコン層に形成される。図２では積層構造を模式的に示すものであり、説明を容易にするため、各チップのメタル層を右上がりの斜線、マイクロバンプ４０を網掛け、ＴＳＶ５０を縦方向の線、基板用バンプ６０を格子模様で示す。
【００１７】
ＳｏＣ２０及びＷｉｄｅ  ＩＯ  ＤＲＡＭ３０群は、複数のＴＳＶ５０及びマイクロバンプ４０を介して積層され、スタック構造を形成する。具体的には、基板１０の直上にＳｏＣ２０が複数のマイクロバンプ４０を介して積層される。加えて、ＳｏＣ２０の直上にＷｉｄｅ  ＩＯ  ＤＲＡＭ３１が複数のマイクロバンプ４０を介して積層される。同様に、Ｗｉｄｅ  ＩＯ  ＤＲＡＭ群３０では、複数のＷｉｄｅ  ＩＯ  ＤＲＡＭ３１〜３４は、複数のマイクロバンプ４０を介して積層される。ＳｏＣ２０及びＷｉｄｅ  ＩＯ  ＤＲＡＭ群３０は、複数のＴＳＶ５０及びマイクロバンプ４０を介して、電気的に接続し、信号を入出力し、電源を供給する。
マイクロバンプ４０は、ＳｏＣ２０及びＷｉｄｅ  ＩＯ  ＤＲＡＭ群３０を積層するために用いるバンプである。基板１０の下側に示す基板用バンプ６０は、半導体装置１００の外部と信号を入出力し、電源を供給するためのバンプである。
【００１８】
ＳｏＣ２０は、複数のＷｉｄｅ  ＩＯ  ＤＲＡＭ３１〜３４を制御するメモリコントローラ、ＰＬＬ回路等を有する。
Ｗｉｄｅ  ＩＯ  ＤＲＡＭ群３０は、Ｗｉｄｅ  ＩＯをインタフェースとする複数のＤＲＡＭから構成される。図２では、Ｗｉｄｅ  ＩＯ  ＤＲＡＭ群３０は、４つのＷｉｄｅ  ＩＯ  ＤＲＡＭ３１〜３４が積層される構造を示しているが、これに限らず、１〜３枚のＷｉｄｅ  ＩＯ  ＤＲＡＭが積層される構造であってもよい。Ｗｉｄｅ  ＩＯ  ＤＲＡＭ３１〜３４は、複数のマイクロバンプ４０を介して積層される。以降適宜、「Ｗｉｄｅ  ＩＯ  ＤＲＡＭ」を「ＤＲＡＭ」、「Ｗｉｄｅ  ＩＯ  ＤＲＡＭ群」を「ＤＲＡＭ群」と記載する。
複数のマイクロバンプ４０は、ＳｏＣ２０と複数のＷｉｄｅ  ＩＯ  ＤＲＡＭ３１〜３４との間を複数のＴＳＶ５０を介して接続する。
各ＴＳＶ５０は、複数のＷｉｄｅ  ＩＯ  ＤＲＡＭ３１〜３４へ電源または信号を供給するように働く。
複数の基板用バンプ６０は、基板１０と外部とを電気的に接続する。
なお、図２の半導体装置１００は模式的に示したものであり、マイクロバンプ４０、ＴＳＶ５０、基板用バンプ６０は配置例の一部分を示すものであり、これらの数は実際の装置のバンプの数を反映するものではない。
【００１９】
上述したように、ＳｏＣ２０及びＤＲＡＭ３１〜３４は、各チップ内に形成された各ＴＳＶ５０と接続する複数のマイクロバンプ４０を介して接続される。図２では、各チップに３つのＴＳＶ５０が形成されている態様を示しているが、実際にはＳｏＣ２０からＤＲＡＭ群３０へ供給される信号や電源に応じて多数のＴＳＶ５０がチップ内に形成される。図２では、マイクロバンプ４０とＴＳＶ５０との接続関係の一例を示して説明するものであり、それらの数や配置（形成される位置）については考慮されていない。
ＳｏＣ２０及びＤＲＡＭ群３０はメタル層が下側に配置されるｆａｃｅ  ｄｏｗｎとなる。従って、ＴＳＶ５０が形成されるシリコン基板がメタル層の上側になるように積層されている。ＳｏＣ２０からＤＲＡＭ３１〜３４への信号および電源への供給はＴＳＶを介して行われる。
【００２０】
図２に示す半導体装置１００では、ＤＲＡＭ群３０を構成するＤＲＡＭ３１〜３４それぞれについて、複数の領域に分割して複数のメモリコントローラが制御する。ここでは、半導体装置１００は、各ＤＲＡＭを４つの領域に分割し、一つのメモリコントローラが一つの領域を制御することを前提とする。加えて、複数のメモリコントローラは、ＰＬＬ回路から供給されるクロック信号に基づいて複数のメモリの各領域を制御する。従って、複数のメモリコントローラに供給されるクロック信号が同期することが必要となる。そのため、ＰＬＬ回路から供給されるクロック信号の遅れが同じとなるように構成する。実施形態１では、ＰＬＬ回路を複数のメモリコントローラの中央に配置することが好ましい。言い換えると、ＴＳＶ５０によって形成されるＷｉｄｅ  ＩＯ（ＴＳＶアレイ）の中心にＰＬＬ回路を配置する。複数のメモリコントローラは、ＴＳＶアレイに付随して配置されることから、ＰＬＬ回路を囲むように配置される。これにより、ＰＬＬ回路から複数のメモリコントローラまでの距離を同じ長さ、あるいは許容される誤差の長さの範囲内にすることを可能にする。図３を参照して、ＳｏＣ２０が有するＰＬＬ回路、メモリコントローラ、及びＴＳＶを配置する領域について説明する。
【００２１】
図３は実施形態１のＳｏＣ２０に形成される、ＴＳＶ、メモリコントローラ、及びＰＬＬ回路のレイアウトの位置関係の一例を示す図である。ここでは、ＳｏＣ２０に形成されるＰＬＬ回路２１、４つのメモリコントローラ２２−０〜２２−３、及び４つのＴＳＶアレイ領域２３−０〜２３−３の位置関係を示す。加えて、ＰＬＬ回路２１に隣接してＩＯ回路２４の配置を示している。しかし、ＩＯ回路２４の配置については便宜上示したものであり、特に限定されるものではない。ＩＯ回路２４は、ＰＬＬとの距離が短くなるように配置されることが好ましい。図３では、ＤＲＡＭ群３０を４チャネル（４つの領域）に分割する場合の位置関係の一例を示すが、４つ以外の領域に分割する場合もあり、図３と同様に、ＰＬＬ回路２１と複数のメモリコントローラとの間の距離が同じまたは許容される誤差の範囲内であればよい。以降の説明において、４つのメモリコントローラ２２−０〜２２−３を、ＭＥＭＣ  ＣＨ００、ＭＥＭＣ  ＣＨ０１、ＭＥＭＣ  ＣＨ０１、ＭＥＭＣ  ＣＨ０１と記載することもある。同様に、４つのＴＳＶアレイ領域２３−０〜２３−３を、ＴＳＶＡＲＲＡＹ  ＣＨ００、ＴＳＶＡＲＲＡＹ  ＣＨ０１、ＴＳＶＡＲＲＡＹ  ＣＨ０２、ＴＳＶＡＲＲＡＹ  ＣＨ０３と記載することもある。
【００２２】
ＰＬＬ回路２１は、４つのメモリコントローラ２２−０〜２２−３にクロック信号を供給する。
メモリコントローラ２２−０〜２２−３は、ＤＲＡＭ群３０を制御する。メモリコントローラ２２−０〜２２−３は、ＴＳＶアレイ領域２３−０〜２３−３それぞれに付随して配置される。
ＴＳＶアレイ領域２３−０〜２３−３は、複数のＴＳＶ５０を形成する領域である。ＤＲＡＭ群３０と接続される複数のＴＳＶ５０は、４チャネル分のアレイ（４つの領域毎の配列）として存在し、ほぼチップ中央に形成される。言い換えると、半導体装置１００は、分割されたメモリのチャネル毎に、複数のＴＳＶ５０を配置する領域を有する。
メモリを分割した４チャネルそれぞれは独立の制御可能な構成になっており、チャネル毎に対応するメモリコントローラによって制御される。ＰＬＬ回路２１は複数のＴＳＶアレイ領域２３−０〜２３−３の中央部に形成される。
ＩＯ回路２４は、ＰＬＬ回路２１への電源供給およびリファレンスクロック用の入出力部であり、ＰＬＬ回路２１と隣接して配置される。
図３では、上述した構成要素の配置に加え、クロック信号線２５の配線を示す。クロック信号線２５は、ＴＳＶアレイ領域２３−０〜２３−３の間を通るように配線される。クロック信号線２５は、ＰＬＬ回路２１から各チャネルのメモリコントローラ２２−０〜２２−３に対してＨ型でクロックツリーを構成する。従って、ＰＬＬ回路２１に対して、チャネル間で上下左右対称のクロック配線構造を有する。図３に示す構成はクロックレイテンシを最短かつ等長での設計を容易とする。
【００２３】
次に、図４Ａ、４Ｂを参照して半導体装置１００の結線の状態について説明する。結線の状態を説明することにより、ＰＬＬ回路２１から供給されるリファレンスクロックが複数のメモリコントローラ２２−０〜２２−３からＴＳＶ５０を介してＤＲＡＭ側のバンプへ供給される経路を説明する。
図４Ａは、ＰＬＬ回路２１で生成されるクロック信号及び他の信号が供給される結線の一例を示す図である。図４Ｂは、第１のＰＬＬ回路で生成されるクロック信号及び他の信号が第２のＰＬＬ回路へ供給される結線の一例を示す図である。図４Ａ、４Ｂにおいて、説明を容易にするため、マイクロバンプ４０を、ＳｏＣ側マイクロバンプ４０ＳとＤＲＡＭ側マイクロバンプ４０Ｄとに区別して説明する。ＳｏＣ側マイクロバンプ４０Ｓは、基板１０とＳｏＣ２０との間に配置されるマイクロバンプであり、ＤＲＡＭ側マイクロバンプ４０Ｄは、ＳｏＣ２０とＤＲＡＭ３１との間に配置されるマイクロバンプである。
【００２４】
図４Ａは、ＳｏＣ２０側マイクロバンプ４０Ｓは、リファレンスクロック信号（ＲＥＦ  ＣＬＫ）を外部から受け、Ｉ／Ｏバッファ（Ｉ／Ｏ  ＢＵＦ）へ出力する。Ｉ／Ｏバッファは、リファレンスクロック信号をＰＬＬ回路２１へ出力する。ＰＬＬ回路２１は、入力されたリファレンスクロック信号に基づいて、ＳｏＣ２０で用いるクロック信号を生成し、複数のメモリコントローラ２２−０〜２２−３へ出力する。複数のメモリコントローラ２２−０〜２２−３は、入力したクロック信号に基づいて様々な制御処理を実行する。複数のメモリコントローラ２２−０〜２２−３は、ＤＲＡＭ群３０とクロック（ＣＬＯＣＫ）、データ（ＤＡＴＡ）、各種コマンドやアドレスを含む制御情報（ＣＯＭＭＡＮＤ／ＡＤＤＲＥＳＳ）を入出力する。
複数のメモリコントローラ２２−０〜２２−３は、Ｉ／Ｏバッファ、ＴＳＶアレイ領域２３−０〜２３−３に配置される複数のＴＳＶ５０、及びＤＲＡＭ側マイクロバンプ４０Ｄを介してＤＲＡＭ群３０と接続される。ＤＲＡＭ群３０を構成する各Ｗｉｄｅ  ＩＯ  ＤＲＡＭ３１〜３４は、４つのチャネルに区分されて、それぞれ対応するメモリコントローラ２２−０〜２２−３によって制御される。
【００２５】
このとき、ＤＲＡＭ３１〜３４は各チャネルが同期して制御されることが要求される。このため、複数のメモリコントローラ２２−０〜２２−３が同じ（同期させた）クロック信号に基づいて各ＤＲＡＭ３１〜３４を制御する必要があり、ＰＬＬ回路２１から複数のメモリコントローラ２２−０〜２２−３へクロック信号を供給されるタイミングを同期させる。従って、ＰＬＬ回路２１から各メモリコントローラ２２−０〜２２−３へのクロック信号線の長さが同一、あるいはクロック信号の供給の遅れが許容される範囲あるいは調整可能な範囲内の長さになるように配置を決定することが要求される。
【００２６】
図４Ｂに示す結線では、第１のＰＬＬ回路２１−１で生成されるクロック信号が第２のＰＬＬ回路へ２１−２供給される。このような構成の場合には、第１のＰＬＬ回路２１−１と接続するＳｏＣ側のバンプがあればよく、ＰＬＬ回路２１−２と接続するマイクロバンプは必要ない。
図４Ａ、４Ｂに示すように、半導体装置１００は、複数のメモリコントローラ２２−０〜２２−３がＤＲＡＭ群３０とデータを入出力する経路に加え、ＳｏＣ側マイクロバンプ４０Ｓから複数のメモリコントローラ２２−０〜２２−３を介することなく、ＴＳＶ５０及びＤＲＡＭ側マイクロバンプ４０Ｄを介してＤＲＡＭ群へ電源を供給する、またはＤＲＡＭ群とデータをやり取りするＤＩＲＥＣＴ  ＡＣＣＲＥＳＳの経路も存在する。
【００２７】
＊  実施形態１のメカニズムおよび効果
ＰＬＬ回路２１の位置をＴＳＶアレイ領域２３−０〜２３−３で構成される４チャネルのほぼ中央とすることおよびクロックツリーをＨ型にすることによって４チャネルに対して等長で配線することが可能となる。それによってタイミング設計が容易となる効果が期待できる。
【００２８】
実施形態２．
＊  実施形態２の構成
実施形態２では、複数のマイクロバンプ４０の配置の詳細について説明する。本実施形態でも図２に示す半導体装置１００の構成例、図３に示すＳｏＣ２０の構成例及び図４Ａに示す結線例を参照して説明する。ＳｏＣ側マイクロバンプ４０Ｓは、基板１０から供給される電源及び信号をＳｏＣ２０へ供給する。ＤＲＡＭ側マイクロバンプ４０Ｄは、ＴＳＶ５０と接続し、ＳｏＣ２０からＴＳＶ５０を介して供給される電源や信号をＤＲＡＭ群３０へ供給する。図５は、半導体装置１００の電源の接続関係の一例を示す図である。複数のＳｏＣ側マイクロバンプ４０Ｓは、外部から供給される電源を、ＳｏＣ２０の各構成要素に供給する電源（ＶＤＤＱ、ＶＤＤ、ＡＶＤＤ、ＡＶＣＣＱ、ＡＶＳＳＱ、ＡＶＳＳ、ＶＳＳ）、ＤＲＡＭ群３０に供給する電源（ＶＤＤ２、ＶＤＤＱ、ＶＳＳ、ＶＳＳＱ）に分けて受けるように構成される。電源ＡＶＤＤ、ＡＶＣＣＱ、ＡＶＳＳＱ、ＡＶＳＳは、ＰＬＬ回路２１及びそのＩ／Ｏバッファ（Ｉ／Ｏ  ＢＵＦ）に供給する専用電源である。
【００２９】
電源ＶＤＤ、ＶＳＳは、ＰＬＬ回路２１に加え、メモリコントローラ（ＭＥＭＣ  ＣＨＸ）２２及びそのＩ／Ｏバッファに供給される。図５において、メモリコントローラ（ＭＥＭＣ  ＣＨＸ）２２は、図３に示す４つのメモリコントローラ２２−０〜２２−３を意味する。
電源ＶＤＤ２は、ＤＲＡＭ群のみに供給される電源であり、ＴＳＶ５０及びＤＲＡＭ側マイクロバンプ４０Ｄを介して直接ＤＲＡＭ群へ供給される。一方、電源ＶＤＤＱ，ＶＳＳ，ＶＳＳＱは、ＳｏＣ側のＩ／Ｏバッファに供給されるとともに、ＴＳＶ５０及びＤＲＡＭ側マイクロバンプ４０Ｄを介してＤＲＡＭ群へ供給される。
加えて、図５には、リファレンスクロック（ＲＥＦ  ＣＬＫ）を受けるＳｏＣ側マイクロバンプ４０Ｓを示す。ＰＬＬ回路２１は、ＳｏＣ側マイクロバンプ４０Ｓを介して受けたリファレンスクロックを用いてクロック信号を生成し、メモリコントローラ２２へ供給する。
【００３０】
図６および図７はマイクロバンプの配置例を示す図である。図６，７では、ＰＬＬ回路２１のみへ電源を供給する第１バンプ、複数のメモリへＴＳＶを介して電源を供給、クロック、データ、コマンド、アドレス信号を接続する第２バンプ、ＰＬＬ回路２１へリファレンスクロック信号を供給する第３バンプを示している。第１バンプは、電源ＡＶＤＤ、ＡＶＣＣＱ、ＡＶＳＳＱ、ＡＶＳＳを供給するＳｏＣ側マイクロバンプ４０Ｓから構成される。第２バンプは、電源ＶＤＤ、ＶＤＤ２、ＶＤＤＱ、ＶＳＳ、ＶＳＳＱを供給するＤＲＡＭ側マイクロバンプ４０Ｄから構成される。第３バンプは、リファレンスクロックを供給するＳｏＣ側マイクロバンプ４０Ｓから構成される。
第１バンプは、ＰＬＬ回路２１と、ＴＳＶアレイ領域２３−０〜２３−３との間に配置される。第２バンプは、ＴＳＶ５０が配置されるＴＳＶアレイ領域２３−０〜２３−３の上方（図６）、もしくはＴＳＶアレイ領域２３−０−２３−３に隣接する領域、例えば、複数のメモリコントローラ２２−０〜２２−３が配置される領域（図７）の上方に配置される。第３バンプは、ＰＬＬ回路２１と、ＴＳＶアレイ領域２３−０〜２３−３との間に配置される。ここで、例えば、ＴＳＶアレイ領域２３−０〜２３−３の上方は、図２に示すＳｏＣ２０のＤＲＡＭ３１との間であり、ＳｏＣ２０に形成されるＴＳＶ５０とＤＲＡＭ３１側で接続する位置をいう。
【００３１】
第１及び第３バンプは、ＰＬＬ回路２１用バンプとも言える。ＰＬＬ回路２１用バンプはＴＳＶアレイ４チャネルの中央、より詳細には、４チャネルのＴＳＶアレイ領域２３−０〜２３−３に囲まれた領域に配置される。また、第１バンプは、ＰＬＬ回路２１用電源（ＡＶＤＤ、ＡＶＣＣ）、ＰＬＬ回路２１に接続されるＩＯ用電源（ＡＶＣＣＱ、ＡＶＳＳＱ）とも言える。図６、７では、第１及び第３バンプ（ＳｏＣ側マイクロバンプ４０Ｓ）については、マイクロバンプの用途の名称を示している。
第２バンプの配置については、半導体装置においてバンプを配置可能な領域に応じて図６または図７のように配置する。図６に示すように、ＤＲＡＭ側マイクロバンプ４０ＤをＴＳＶアレイ領域２３−０〜２３−３の上部に配置できる場合には、ＴＳＶ５０との接続の長さを短くすることが可能になる。一方、図７に示すように、ＤＲＡＭ側マイクロバンプ４０ＤをＴＳＶアレイ領域２３−０〜２３−３の上部に配置できない構成である場合には、ＴＳＶ５０とＤＲＡＭ側マイクロバンプ４０Ｄとの配線が長くなる。
【００３２】
＊  実施形態２のメカニズムおよび効果
実施形態１で説明したＳｏＣ２０の配置、具体的には、ＰＬＬ回路２１をＴＳＶアレイ領域２３−０〜２３−３の中央に配置することに加え、電源供給と信号供給を考慮する必要がある。ＰＬＬ回路２１用のバンプについては、必然的にバンプ位置も中央に持ってくる必要が生じる。このような配置にすることによって、電源や信号配線のインピーダンスを下げ、図１６に示すＰＬＬ回路と同様に、ＰＬＬ回路２１の特性、例えばジッタ特性を発揮することが可能となる。
【００３３】
実施形態３．
実施形態３では、Ｗｉｄｅ  ＩＯ  ＤＲＡＭを搭載する半導体装置において、信号線及び電源の配線及び電源供給について説明する。本実施形態でも図２に示す半導体装置１００の構成例、図３に示すＳｏＣ２０の構成例などの上記各実施形態で用いた図面を適宜参照して説明する。以下に、ＴＳＶアレイとクロック信号線の配置、及びＴＳＶアレイと電源供給の詳細について説明する。
【００３４】
図８は、クロック信号線をＴＳＶアレイの間に配線する場合のレイアウトの一例である。図８では、ＤＲＡＭを４つのチャネルに分割して制御する場合であって、チャネル０のＴＳＶアレイ（ＴＳＶ ＣＨ０）及びチャネル３のＴＳＶアレイ（ＴＳＶ ＣＨ３）の一部分を示し、図の右側にＰＬＬ回路２１が配置され、上側にチャネル０のメモリコントローラが配置されていることを前提とする。
ＴＳＶアレイは、図３に示すＴＳＶアレイ領域２３−０〜２３−３に形成される複数のＴＳＶ５０からなる。本実施形態では、ＴＳＶアレイは、電源ＴＳＶ部５０Ｐと信号ＴＳＶ部５０Ｓとから構成される。電源ＴＳＶ部５０Ｐは、電源を供給する貫通ビア（以降適宜「電源貫通ビア」と記載する）であり、電源を供給するＴＳＶとＴＳＶに付随するＥＳＤ（Electro-Static-Discharge）保護部とを含む。信号ＴＳＶ部５０Ｓは、信号を供給する貫通ビア（以降適宜「信号貫通ビア」と記載する）であり、信号を供給する（転送する）ＴＳＶとＴＳＶに付随するＩＯ（入出力）部とを含む。図８ではＴＳＶを白抜きの丸印、ＥＳＤ保護部を右上がりの斜線の矩形、ＩＯ部を縦線の矩形で示している。ＴＳＶアレイは、図２に示すＳｏＣ２０またはＤＲＡＭ３１〜３４のシリコン層に形成される。隣接するＴＳＶの間隔（距離）であるＴＳＶピッチは、例えば、図８に示すように、垂直方向を５０μｍ、水平方向を４０μｍとする。電源ＴＳＶ部５０Ｐ及び信号ＴＳＶ部５０Ｓは、ＴＳＶアレイに対してＩＯ部およびＥＳＤ保護部をＴＳＶの一端（下部または上部など）に隣接させる。これによって垂直方向の信号チャネルを阻害することなくＴＳＶにＩＯ部およびＥＳＤ保護部を形成するＥＳＤ保護素子を接続可能となる。
【００３５】
格子を付した複数の矩形領域は、信号線のリピータを配置可能なリピータ領域７１を示す。
クロック信号線２５は、ＰＬＬ回路２１からチャネル０のＴＳＶアレイとチャネル３のＴＳＶアレイとの間を通過し、リピータ領域７１の一つを通過するように配線される。例えば、図８に示すように、クロック信号線２５は、水平方向はチャネル０とチャネル３とのチャネル間の１２０μｍ間隔領域を通し、垂直方向は５０μｍのＴＳＶピッチ間を通す。例えば、クロック信号線２５は、Ｇｌｏｂａｌ  Ｃｕによるクロックツリーにより構成される。
クロックバッファ７２は、クロック信号線２５に、リピータ領域７１内で配置される。クロック信号線２５は、クロック信号を、図３に示すＰＬＬ回路２１から入力しチャネル０のメモリコントローラ２２−０へ出力する例を示す。クロック信号線２５は、ＴＳＶアレイにより実現するｗｉｄｅ  ＩＯの間、言い換えると電源ＴＳＶ部５０Ｐ及び信号ＴＳＶ部５０Ｓの間を垂直に通過させ、適宜クロックバッファ７２を挿入する。以上のレイアウト構成によってクロックツリーを形成するクロック信号線２５をＴＳＶアレイの間を通過させる構成を可能とする。半導体装置１００は、図３に示すＰＬＬ回路２１とＴＳＶアレイ領域２３−０〜２３−３との間にメモリコントローラ２２−０〜２２−３を配置するスペースがなく、ＰＬＬ回路２１に近い側にメモリコントローラ２２−０〜２２−３を配置することが困難である。そのため、上述した手法により、ＰＬＬ回路２１が生成するクロック信号を供給するクロック信号線をＴＳＶアレイ領域２３−０〜２３−３の間を通過させることが可能となる。
【００３６】
次に、電源の配線について説明する。電源の配線は、低抵抗でＴＳＶに電源を供給すること、及び、上述した信号線を配線する領域を確保することを考慮する必要がある。図９は、ＴＳＶへ割り当てる電源の一例を示す図である。図９では、任意のチャネルのＴＳＶアレイにおいて、電源ＴＳＶ部５０ＰがＤＲＡＭ群３０へ供給する電源の一例を示す。白抜きの丸印はＴＳＶであり、二重の丸印は電源ＴＳＶ部５０Ｐ、一重の丸印は信号ＴＳＶ部５０Ｓである。図９の各電源ＴＳＶ部５０は、ＤＲＡＭ群３０へ供給する電源の種類、例えばＶＤＤ２、ＶＤＤＱを示す。
加えて、図９に示すように、電源ＴＳＶ部５０及び信号ＴＳＶ部５０Ｓを含む信号−電源ＴＳＶアレイ（以降適宜、「混在ビア列」と記載する）と、信号ＴＳＶ５０Ｓのみからなる信号ＴＳＶアレイ（以降適宜、「信号ビア列」と記載する）とが存在する。
【００３７】
図１０から１２は、第８層電源（Ｍ８電源）の配線例を示す図である。図１３から１５は、第９層電源（Ｍ９電源）の配線例を示す図である。電源としてはクロックバッファ７２に供給する電源ＶＳＳ、ＶＤＤだけではなくＤＲＡＭへ供給するＶＤＤＱ、ＶＳＳＱを低抵抗でＴＳＶに接続する必要がある。ＤＲＡＭ群３０に供給する電源を低抵抗でＴＳＶに接続するため、第８層電源と第９層電源とはメッシュ構造（格子状）を形成し、第８層電源と第９層電源との接続ポイントを設けている。図面を参照して詳細を説明する。
【００３８】
図１０は、ＴＳＶアレイに配線する第８層電源の最小構成の一例を示す図である。符号Ａで示す範囲が第８層電源の最小構成の単位である。電源ＴＳＶ部５０Ｐは、図４Ａ、４Ｂに示すダイレクトアクセス（DIRECT ACCESS）のＴＳＶにも同じものを用いる。ダイレクトアクセスは、ＴＳＶ５０がＰＡＤへ直接接続される貫通ビアである。図１０において、電源ＴＳＶ部５０Ｐは、符号Ａに示す電源のうち、当該ＴＳＶが供給する電源と接続する。以降で参照する図面においても図１０と同様に、白抜きで示すＴＳＶは、供給される電源のうち、当該電源ＴＳＶ部５０Ｐが供給する電源と接続することを意味する。
図１１に、電源の構成を拡大した図と電源の種類と線種との対応（凡例）を示す。図１２に第８層電源の配線の一例を示す。図１２に示す符号ＶＤＤ２は、ＤＲＡＭ群へ電源ＶＤＤ２を供給するため、第８層電源に含める（配置する）電源ＶＤＤ２の配線である。電源ＶＤＤ２は、ＴＳＶアレイに含まれる４つの電源ＴＳＶ部５０Ｐが接続できるように配線される。その結果、４つの電源ＴＳＶ部５０Ｐは、電源ＶＤＤ２が供給され、電源ＶＤＤ２をＤＲＡＭ群へ供給する。
【００３９】
図１３は、第９層電源のダイレクトアクセスのＴＳＶの構成の一例を示す図である。ダイレクトアクセスの電源ＴＳＶ部５０Ｄは、ＰＡＤへ直接接続されるＴＳＶであり、ＴＳＶ電源をＤｉｒｅｃｔ  Ａｃｃｅｓｓ  Ｐｉｎへ供給する。また、ダイレクトアクセスの信号ＴＳＶ部５０Ｓは、信号を直接ＤＲＡＭ側のＤｉｒｅｃｔ  Ａｃｃｅｓｓ  Ｐｉｎへ供給する。符号Ｂで示す範囲が第９層電源の最小構成の単位である。符号Ｃで示す範囲がＴＳＶ直上の第９層電源である。図１４に、電源の構成を拡大した図と電源の種類と線種との対応（凡例）を示す。図１４では、図１３の一点破線で囲む部分の拡大図を示す。図１４に示す電源ＶＤＤは、第８層電源と第９層電源とを接続する接続ポイントとなる配線である。ＳｏＣ２０及びＤＲＡＭ群へ供給する電源ＶＤＤＱ，ＶＳＳ，ＶＳＳＱについても、メッシュ構造を形成することにより、各層の電源の配線が交差するポイントを接続ポイントする。これにより、ＤＲＡＭ群３０に供給する電源を低抵抗でＴＳＶに接続することを可能にする。
【００４０】
図１５に第９層電源の配線の一例を示す。図１５において、ＳＩＧ  ＣＨで示す領域２箇所は、信号線を配置する領域である。ＤＡで示す領域はダイレクトアクセスのＴＳＶである。電源が存在しないＴＳＶ列があり、その両脇を信号チャネルとして使用し、クロック信号を供給するクロック信号線を配線する。加えて、ＳＩＧ  ＣＨの領域は、クロック信号以外の信号を供給する他の信号線を配線することも可能である。
図１５に示すように、複数の信号ＴＳＶ部５０Ｓの一部分は、第９層電源の配線方向と同じ方向に配置される信号ＴＳＶアレイ（信号ビア配列）を形成する。信号ＴＳＶアレイは、信号−電源アレイとは異なり、電源ＴＳＶ部５０Ｐを含まない構成である。加えて、信号ＴＳＶアレイは、電源を供給する必要がないため、電源の配線を必要としない。言い換えると、電源供給線は、信号ＴＳＶアレイと隣接する複数の貫通ビアによって形成される配列との間に配線されることがない。そのため、信号ＴＳＶアレイと隣接するＴＳＶアレイとの間に信号線を配線する領域を形成することが可能になる。
信号ＴＳＶアレイが多くなるほど、信号線を配線可能な領域が増えることになる。一方で、電源ＴＳＶ部５０Ｐの配置が規格等により決められている場合には、信号ＴＳＶアレイが形成できるように工夫することが必要となる。
上述したように、本構成によってＶＤＤＱ、ＶＳＳＱを低抵抗とした状態でクロックバッファに電源供給することが可能となる。加えて、信号ＴＳＶアレイができるようにＴＳＶアレイの配置を工夫することにより、信号線を電源供給線の間に配線することが可能になる。言い換えると、信号ＴＳＶアレイに隣接するＴＳＶの配列との間に信号線を配線することが可能になる。その結果、ＰＬＬ回路からメモリコントローラまでの配線長を短くすることが可能になる。
【００４１】
実施形態４．
上記各実施形態では、メモリコントローラがＤＲＡＭ３１〜３４を４つのチャネルに分割して制御する場合を一例として説明した。これに限られることなく、ＤＲＡＭ３１〜３４を２以上の他の分割数に分割して制御する場合であってもよい。一実施形態は、ＰＬＬ回路の周囲に、分割数と同じメモリコントローラが等距離あるいは許容できる誤差の距離の範囲内に配置されればよい。このような配置を採用することにより、複数のメモリコントローラが同期して分割したＤＲＡＭの各メモリ領域を制御することが可能になる。加えて、ＰＬＬ回路の周囲にメモリコントローラを配置することにより、クロック信号線の配線長を、ＰＬＬ回路をＳｏＣの外周の周囲に配置する場合に比べて短くすることが可能になる。
【００４２】
その他の実施形態
上記一実施形態の説明では、複数のメモリを積層する半導体装置として、Ｗｉｄｅ  ＩＯ  ＤＲＡＭを用いて説明したが、これに限られるわけではない。複数のメモリを積層する半導体装置であれば、一実施形態の配置例を用いることが有効である。
加えて、上記各実施形態で説明した半導体装置は、それぞれ組合せて構成することができる。
【００４３】
上記各実施形態で説明したように、一実施形態の半導体装置は、次の特徴を有する。半導体装置は、ＰＬＬ回路をＷｉｄｅ  ＩＯ用ＴＳＶ４チャネルの中央に配置する構成を採用する。加えて、半導体装置は、メモリコントローラにＨツリーでＴＳＶアレイを通過する形でクロック信号を供給する構成を採用する。クロックツリーは、各チャネルに対して上下左右対称なクロックツリー構成をとることが好ましい。
また、半導体装置は、ＰＬＬ用のバンプをＷｉｄｅ  ＩＯ用ＴＳＶ４チャネルの中央に配置する構造を採用することが好ましい。クロックツリーをＷｉｄｅ  ＩＯ用ＴＳＶの間を通過させるために垂直方向の配線チャネルを作成しその部分にクロックバッファを配置する構成をとることが好ましい。
さらに、半導体装置は、クロックバッファに電源を供給するために電源ＶＤＤ、ＶＳＳおよびＤＲＡＭ用ＶＤＤＱ，  ＶＳＳＱで電源メッシュを形成する構成をとることが好ましい。
【００４４】
以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００４５】
１０  基板（パッケージ基板）
２０  ＳｏＣ（System on Chip）
２１  ＰＬＬ回路
２２、２２−０〜２２−３  メモリコントローラ
２３−０〜２３−３  ＴＳＶアレイ領域
３０  ＤＲＡＭ群（Ｗｉｄｅ  ＩＯ  ＤＲＡＭ群）
３１〜３４  ＤＲＡＭ（Ｗｉｄｅ  ＩＯ  ＤＲＡＭ）
４０  複数のマイクロバンプ
４０Ｓ  ＳｏＣ側マイクロバンプ
４０Ｄ  ＤＲＡＭ側マイクロバンプ
５０  複数のシリコン貫通ビア（ＴＳＶ）
５０Ｄ  ダイレクトアクセスのＴＳＶ
５０Ｐ  電源ＴＳＶ部
５０Ｓ  信号ＴＳＶ部
６０  基板用バンプ
７１  リピータ領域
７２  クロックバッファ
８０、１００  半導体装置
８１  ＰＬＬ回路
８３〜８６  第１乃至第４メモリコントローラ
【図１】
2015032090.tif 000003
【図２】
2015032090.tif 000004
【図３】
2015032090.tif 000005
【図４Ａ】
2015032090.tif 000006
【図４Ｂ】
2015032090.tif 000007
【図５】
2015032090.tif 000008
【図６】
2015032090.tif 000009
【図７】
2015032090.tif 000010
【図８】
2015032090.tif 000011
【図９】
2015032090.tif 000012
【図１０】
2015032090.tif 000013
【図１１】
2015032090.tif 000014
【図１２】
2015032090.tif 000015
【図１３】
2015032090.tif 000016
【図１４】
2015032090.tif 000017
【図１５】
2015032090.tif 000018
【図１６】
2015032090.tif 000019