(57)【要約】【課題】素子分離部位の界面リークを低減したＧａＮ系電界効果トランジスタを提供する。【解決手段】ＧａＮ系電界効果トランジスタは、ＧａＮ系チャネル層（２）とＧａＮ系バリア層（３）とを含み、ヘテロ接合を有するＧａＮ系積層体（５）と、このＧａＮ系積層体（５）の活性領域（１０）を分離するための分離領域（３０）と、上記分離領域（３０）上に形成されると共に上記活性領域（１０）を囲んでいる素子分離用電極（３１）とを有する。【選択図】図１
2015090966.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
上記基板上に積層されたＧａＮ系チャネル層と、このＧａＮ系チャネル層の上にヘテロ接合したＧａＮ系バリア層とを含むＧａＮ系積層体と、
上記ＧａＮ系積層体の活性領域上に形成されたゲート電極とソース電極とドレイン電極とを有する素子部と、
上記活性領域を分離するために上記ＧａＮ系バリア層を含まないと共に、上記ＧａＮ系チャネル層の一部を含む分離領域と、
上記分離領域上に形成された素子分離用電極と
を備え、
上記素子分離用電極は、上記活性領域を囲んでいることを特徴とするＧａＮ系電界効果トランジスタ。
【請求項２】
請求項１に記載のＧａＮ系電界効果トランジスタにおいて、
上記素子分離用電極と上記ＧａＮ系チャネル層との間に絶縁膜を設けていることを特徴とするＧａＮ系電界効果トランジスタ。
【請求項３】
請求項２に記載のＧａＮ系電界効果トランジスタにおいて、
上記絶縁膜の材料は、窒化シリコンまたは酸化シリコンのうちの少なくとも１つであることを特徴とするＧａＮ系電界効果トランジスタ。
【請求項４】
請求項１から３のいずれか１つに記載のＧａＮ系電界効果トランジスタにおいて、
上記素子分離用電極は、上記基板裏面または上記素子部のゲート電極に電気的に接続されていることを特徴とするＧａＮ系電界効果トランジスタ。
【請求項５】
請求項１から４のいずれか１つに記載のＧａＮ系電界効果トランジスタと、
このＧａＮ系電界効果トランジスタにカスコード接続されている別の電界効果トランジスタと
を備えることを特徴とする窒化物半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＧａＮ系電界効果トランジスタおよび窒化物半導体装置に関する。
【背景技術】
【０００２】
従来より、Ｓｉ系電界効果トランジスタ（ＦＥＴ）としては、素子分離領域を含むものがある（特許文献１：特開平１１−２６７６７号公報）。
【０００３】
ところで、最近、ヘテロ接合を有するＧａＮ系電界効果トランジスタ（ＧａＮ系ＨＦＥＴ）は、高い耐圧を有し、かつ、高いキャリア移動度を有するため、パワーデバイスなどへの利用が期待されている。
【０００４】
ここで、ＧａＮ系電界効果トランジスタのヘテロ接合とは、下層のＧａＮ系チャネル層に、上層のＧａＮ系バリア層をヘテロ接合して積層した構造である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−２６７６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１のようなＳｉ系ＦＥＴにおいては、界面制御はほぼ実現されているが、ＧａＮ系ＨＦＥＴにおいては、界面制御が難しく、素子分離をしたつもりでも、表面リーク等により、電流がリークしてしまうという問題がある。より詳しくは、ＧａＮ系バリア層をエッチングして、絶縁膜を堆積したのみでは、絶縁膜とエッチング面との界面にキャリアが残存しているため、素子分離が不完全になって、界面を通じて電流リークが生じるという問題がある。
【０００７】
そこで、この発明の課題は、素子分離部位の界面リークを低減したＧａＮ系電界効果トランジスタを提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、この発明のＧａＮ系電界効果トランジスタは、
基板と、
上記基板上に積層されたＧａＮ系チャネル層と、このＧａＮ系チャネル層の上にヘテロ接合したＧａＮ系バリア層とを含むＧａＮ系積層体と、
上記ＧａＮ系積層体の活性領域上に形成されたゲート電極とソース電極とドレイン電極とを有する素子部と、
上記活性領域を分離するために上記ＧａＮ系バリア層を含まないと共に、上記ＧａＮ系チャネル層の一部を含む分離領域と、
上記分離領域上に形成された素子分離用電極と
を備え、
上記素子分離用電極は、上記活性領域を囲んでいることを特徴としている。
【０００９】
また、この発明の窒化物半導体装置は、
上述のＧａＮ系電界効果トランジスタと、
このＧａＮ系電界効果トランジスタにカスコード接続されている別の電界効果トランジスタと
を備えることを特徴としている。
【００１０】
この明細書で、ＧａＮ系とは、ＡｌＸＩｎＹＧａ１−Ｘ−ＹＮ(Ｘ≧０、Ｙ≧０、０≦Ｘ＋Ｙ＜１)で表される物質のことを言い、例えば、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮなどのことを言う。
【発明の効果】
【００１１】
この発明によれば、素子分離領域におけるリーク電流を低減することができる。
【図面の簡単な説明】
【００１２】
【図１】図１はこの発明の第１実施形態のＧａＮ系電界効果トランジスタの模式縦断面図である。
【図２】上記第１実施形態のＧａＮ系電界効果トランジスタの素子部の模式縦断面図である。
【図３】上記ＧａＮ系電界効果トランジスタを用いたこの発明の第２実施形態の窒化物半導体装置の回路図である。
【発明を実施するための形態】
【００１３】
以下、この発明を図示の実施形態により詳細に説明する。
【００１４】
（第１実施形態）
図１に示すように、この第１実施形態のＧａＮ系電界効果トランジスタは、例えばシリコン基板である基板１と、この基板１上に積層されたＧａＮ系チャネル層２と、このＧａＮ系チャネル層２上にヘテロ接合したＧａＮ系バリア層３とを備える。このＧａＮ系チャネル層２とＧａＮ系バリア層３とは、ＧａＮ系積層体５を構成する。上記ＧａＮ系チャネル層２およびＧａＮ系バリア層３は、ＧａＮ系半導体からなる。
【００１５】
この明細書で、ＧａＮ系半導体とは、ＡｌＸＩｎＹＧａ１−Ｘ−ＹＮ(Ｘ≧０、Ｙ≧０、０≦Ｘ＋Ｙ＜１)で表される半導体のことを言い、例えば、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮなどを言う。
【００１６】
上記ＧａＮ系チャネル層２は、この第１実施形態では、アンドープのＧａＮ層である。このＧａＮ系チャネル層２は電子が走行するチャネルとして機能する。このＧａＮ系チャネル層２のＣ濃度は、可能な限り低いほど良く、１×１０１７／ｃｍ３以下が望ましい。Ｃ濃度が高い場合、このＧａＮ系積層体５で、電界効果トランジスタを作製した場合、高電圧動作時のオン抵抗が、低電圧動作時のオン抵抗よりも高くなってしまうコラプス現象が生じやすくなってしまうためである。
【００１７】
上記ＧａＮ系バリア層３は、この第１実施形態では、Ａｌ混晶比１７％程度のＡｌＧａＮ層であり、厚みは３４ｎｍである。上記ＧａＮ系チャネル層２とＧａＮ系バリア層３でヘテロ接合を形成しており、界面のＧａＮ系チャネル層２側に二次元電子ガス（２ＤＥＧ）が発生する。オン状態のときは、２ＤＥＧを伝って電子が流れ、オフ状態のときはゲート電極下に空乏層が生じ、電子が流れない仕組みとなっている。なお、上記ＧａＮ系バリア層３のＡｌ混晶比や厚みは一例であり、ＧａＮ系チャネル層２とＧａＮ系バリア層３との間に２ＤＥＧが発生すれば可である。
【００１８】
上記ＧａＮ系積層体５の活性領域１０に、例えばスイッチング素子部などの素子部２０を設けている。
【００１９】
ここで、上記活性領域１０とは、上記ＧａＮ系チャネル層２およびＧａＮ系バリア層３とのヘテロ接合によって２次元電子ガス（２ＤＥＧ）が発生する領域であり、キャリアを発生させる領域のことである。
【００２０】
上記素子部２０において、図２に示すように、上記ＧａＮ系積層体５に、上記ＧａＮ系バリア層３を貫通してＧａＮ系チャネル層２に達するリセスを形成し、このリセスにドレイン電極２１，２１とソース電極２２とをオーミック電極として形成している。また、上記ＧａＮ系バリア層３の上、かつ、上記ドレイン電極２１とソース電極２２との間に、ゲート電極２３，２３を形成している。このゲート電極２３は、ＧａＮ系バリア層３にショットキー接合するショットキー電極である。尤も、図示しないが、ゲート電極は、ゲート絶縁膜を有する絶縁膜ゲート電極であってもよい。
【００２１】
上記ＧａＮ系チャネル層２とＧａＮ系バリア層３との界面、ＧａＮ系チャネル層２側に２ＤＥＧ２５が発生する。
【００２２】
また、上記ＧａＮ系積層体５上には、図示しないが、絶縁層としての保護膜と、絶縁層としての層間絶縁膜と、配線層を形成している。
【００２３】
一方、図１に示すように、上記活性領域１０を分離するために、ＧａＮ系バリア層３をエッチングにより除去して、分離領域３０を形成している。この分離領域３０は、ＧａＮ系バリア層３を含まない一方、ＧａＮ系チャネル層２の一部を含んでいる。視点を変えると、この分離領域３０では、ＧａＮ系バリア層３が除去されているから、分離領域３０は、バリア層除去領域３０でもある。上記分離領域３０の上には、断面略Ｕ字状の素子分離用電極３１を形成し、この素子分離用電極３１で活性領域１０を囲んでいる。
【００２４】
上記素子分離用電極３１と、分離領域３０のＧａＮ系チャネル層２との間に、絶縁膜３２を設けている。この絶縁膜３２は、素子分離用電極３１の下面に密着しており、好ましくは厚さ４０ｎｍ以下、例えば厚さ２０ｎｍのストイキオメトリの窒化シリコン（ＳｉＮ）膜である。また、上記分離領域３０および活性領域１０の一部を覆う絶縁膜６を設けている。
【００２５】
より詳細に説明すると、図１では、上記素子部２０とチップ端７とを、活性領域１０を囲む素子分離用電極３１で素子分離している。端的に説明するために、図１の左側は活性領域を描いているが、実際は、左端も活性領域とチップ端とを素子分離用電極３１で素子分離を行っている。
【００２６】
また、上記分離領域３０および素子分離用電極３１は、素子部２０とチップ端７との間の素子分離に限るものではなく、素子部２０と図示しない別の素子部との間の素子分離に対しても適用できる。また、素子分離用電極３１は必ずしもＵ字状にする必要は無いが、この第１実施形態では、絶縁膜６の段差によって、絶縁膜３２や素子分離用電極３１が段切れされないように、Ｕ字状のテーパをつけている。
【００２７】
前述の如く、上記分離領域３０は、活性領域１０を分離するために、ＧａＮ系バリア層３をエッチングにより除去したバリア層除去領域３０である。この第１実施形態においては、図１に示すように、分離領域３０において、ＧａＮ系バリア層３を完全に除去するために、オーバエッチングをかけており、ＧａＮ系バリア層３よりも深くＧａＮ系チャネル層２の一部まで削っている。また、図１に示すように、素子分離用電極３１が設置されている以外の面内方向の箇所は、分離領域３０は絶縁膜６で覆われている。
【００２８】
上記素子分離用電極３１の材料は、金属材料では、Ｔｉ、Ｃｏ、Ｗ、Ａｌ、Ｔａ、Ｎｉ、Ｐｔ、Ｐｄを始めとした仕事関数の高い物質、あるいは上記金属材料の合金、あるいは上記金属材料の窒化物、あるいは上記金属のシリサイド化材料、あるいは上記に挙げた材料の積層膜を用いても可である。この第１実施形態では、上記素子分離用電極３１は、下層にＷＮ、上層にＷを用いた積層膜である。
【００２９】
また、上記素子分離用電極３１は、基板１の裏面もしくは素子部２０のゲート電極２３に電気的に接続している。
【００３０】
上記構成のＧａＮ系電界効果トランジスタは、次のように動作する。
【００３１】
今、仮に、素子分離用電極３１が設けられていないと仮定すると、分離領域３０の絶縁膜６がある箇所では、ＧａＮ系バリア層３をエッチングした後の表面状態や、ＧａＮ系バリア層３と絶縁膜６の界面状態によって、活性領域１０と比較すればごく少数ではあるがキャリアが存在する。そのために、ＧａＮ系バリア層３をエッチングしてヘテロ接合させていなくても、無視できない電流リークが生じてしまい、活性領域１０の分離が不完全となってしまうという問題が生じる。
【００３２】
しかし、この第１実施形態のＧａＮ系電界効果トランジスタでは、上記素子分離用電極３１を分離領域３０に設けて、この素子分離用電極３１で活性領域１０を囲んでいるから、素子分離用電極３１の仕事関数の高さが作用することにより、素子分離用電極３１下のキャリアを無くし、リーク電流を低減することが可能となった。
【００３３】
また、この第１実施形態では、素子分離用電極３１と、分離領域３０のＧａＮ系チャネル層２との間に、絶縁膜３２を設けているから、素子分離用電極３１に流れるリーク電流をさらに低減することができる。
【００３４】
しかも、上記素子分離用電極３１の下の絶縁膜３２は、厚さが４０ｎｍ以下の一例である２０ｎｍの薄さであるので、素子分離用電極３１のＧａＮ系チャネル層２に及ぼす仕事関数の作用を妨害することがない。
【００３５】
さらに、上記素子分離用電極３１の下の絶縁膜３２の材料にＳｉＮを用いているから、素子分離用電極３１の下の絶縁膜３２とＧａＮ系チャネル層２との界面のトラップを減少させることが可能である。そのため、素子部２０と分離領域３０との間のリーク電流の低減を一層改善することが可能である。
【００３６】
また、この第１実施形態において、上記素子分離用電極３１を基板１の裏面に接続している場合、素子分離用電極３１とチップ端７との間の電位差はゼロであるから、この間にリーク電流は流れない。したがって、素子部２０から基板１の裏面までのリーク電流を低減することが可能である。
【００３７】
また、上記素子分離用電極３１を素子部２０のゲート電極２３に接続している場合で、素子部２０がノーマリーオフ（ゲート電圧０Ｖで素子がオフする特徴をもつもの）であれば、上記基板１の裏面に接続した場合と同様であるが、ノーマリーオン（ゲート電圧０Ｖで素子がオンする特徴をもつもの）の場合、素子部２０がオフ状態の際にはゲート電圧はマイナスとなっているため、素子分離用電極３１の電圧もマイナスであることから、素子分離用電極３１下にごく少数残ったキャリアを無くすことができ、分離領域３０のリーク電流をさらに低減することが可能である。
【００３８】
また、上記素子分離用電極３１を素子部２０のゲート電極２３に接続している場合で、かつ、素子部２０がノーマリーオンの場合、素子分離用電極３１の下に絶縁膜３２を設けているから、素子分離用電極３１の材料は、仕事関数の高い金属である必要はなく、一般的に用いられるポリシリコン（ｐｏｌｙ−Ｓｉ）でも構わない。
【００３９】
上記第１実施形態では、基板１としてシリコン基板を用いたが、基板１は、窒化物半導体層を積層可能であれば可であり、例えば、サファイア基板、ＧａＮ基板、ＳｉＣ基板、ＡｌＮ基板等を用いてもよい。
【００４０】
また、図示しないが、上記基板１とＧａＮ系チャネル層２との間に耐圧向上のためのバッファ層が形成されていても構わない。バッファ層とは、例えば、Ｃ濃度の高い高抵抗のＧａＮや、また、ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）とＡｌｙＧａ１−ｙＮ（０≦ｙ≦１、ｘ≠ｙ）が連続して積層された超格子構造を用いた層等である。
【００４１】
また、図示しないが、上記ＧａＮ系チャネル層２とＧａＮ系バリア層３との間に２ＤＥＧ２５中のキャリアの移動度向上のためのスペーサ層としてＡｌＮ層が形成されていても構わない。
【００４２】
また、図示しないが、上記ＧａＮ系バリア層３の上にキャップ層としてＧａＮ層が形成されていても構わない。上記キャップ層は、上記ＧａＮ系バリア層３のＡｌＧａＮ中のＡｌの酸化防止や、不純物の取り込み防止のためのものである。また、ＡｌＧａＮからなるＧａＮ系バリア層３を、このＧａＮ層であるキャップ層とＧａＮ系チャネル層２のＧａＮ層とで挟み込むことによって、格子定数の違いによるＧａＮ系バリア層３の歪みを防ぐことが可能である。
【００４３】
また、上記第１実施形態では、ＧａＮ系チャネル層２に達するリセスを形成し、このリセスにドレイン電極２１とソース電極２２をオーミック電極として形成したが、上記リセスを形成しないで、ＧａＮ系チャネル層上のＧａＮ系バリア層上にドレイン電極とソース電極を形成し、ＧａＮ系バリア層の層厚を薄くすることによってドレイン電極とソース電極がオーミック電極になるようにしてもよい。
【００４４】
また、上記第１実施形態では、上記素子分離用電極３１の下の絶縁膜３２として、ストイキオメトリのＳｉＮ膜３２を用いたが、この絶縁膜３２の材料は、絶縁性が高ければ可であり、例えば、酸化シリコン（ＳｉＯ２）等であってもよい。この絶縁膜３２の材料にＳｉＯ２を用いた場合、素子分離用電極３１に流れ込むリーク電流を低減することが可能となる。
【００４５】
また、上記素子分離用電極３１の下の絶縁膜３２は、削除することも可能である。
（第２の実施例）
図３に示すように、この第２実施形態の窒化物半導体装置は、第１実施形態または変形例に記載のＧａＮ系ＨＦＥＴ５１と、このＧａＮ系ＨＦＥＴ５１にカスコード接続されている別の電界効果トランジスタ５２とを備えている。
【００４６】
上記ＧａＮ系ＨＦＥＴ５１および電界効果トランジスタ５２は、ノーマリーオンタイプである。
【００４７】
上記電界効果トランジスタ５２はＧａＮ系ＨＦＥＴ５１のような高耐圧は必要なく、この第２実施形態では、電界効果トランジスタ５２として耐圧４０ＶのＭＯＳトランジスタ５２を用いた。
【００４８】
このＧａＮ系ＨＦＥＴ５１の閾値電圧を−｜Ｖｔｈ｜とすると、オフ動作時のこのＧａＮ系ＨＦＥＴ５１のソース電位は、｜Ｖｔｈ｜ほど電位が上がることとなる。
【００４９】
従来技術では、ソース電位が｜Ｖｔｈ｜、基板裏面は０Ｖであり、ソース−基板裏面間に電位差があるので、このようにカスコード接続していると、リーク電流がさらに生じやすい状態となっている。
【００５０】
しかしながら、上述のＧａＮ系ＨＦＥＴ５１がカスコード接続された場合には、素子領域と分離領域間のリーク電流を、従来技術に比べて顕著に低減することができる。
【００５１】
また、図１に示す素子分離用電極３１が基板１の裏面もしくは素子部２０のゲート電極に電気的に接続している場合には、ソース電位が｜Ｖｔｈ｜ほど上がっていることから、素子分離用電極３１の下は空乏化して、素子部２０と分離領域３０間のリーク電流のさらなる低減の効果がある。
【００５２】
この発明および実施形態を纏めると、次のようになる。
【００５３】
この発明のＧａＮ系電界効果トランジスタは、
基板１と、
上記基板１上に積層されたＧａＮ系チャネル層２と、このＧａＮ系チャネル層２の上にヘテロ接合したＧａＮ系バリア層３とを含むＧａＮ系積層体５と、
上記ＧａＮ系積層体５の活性領域１０上に形成されたゲート電極２３とソース電極２２とドレイン電極２１とを有する素子部２０と、
上記活性領域１０を分離するために上記ＧａＮ系バリア層３を含まないと共に、上記ＧａＮ系チャネル層２の一部を含む分離領域３０と、
上記分離領域３０上に形成された素子分離用電極３１と
を備え、
上記素子分離用電極３１は、上記活性領域１０を囲んでいることを特徴としている。
【００５４】
上記構成のＧａＮ系電界効果トランジスタによれば、上記分離領域３０上に、上記活性領域１０を囲む素子分離用電極３１を設けているので、この素子分離用電極３１の仕事関数が作用して、素子分離用電極３１下のキャリアが無くなって、リーク電流を低減することが可能となる。
【００５５】
１実施形態では、
上記素子分離用電極３１と上記ＧａＮ系チャネル層２との間に絶縁膜３２を設けている。
【００５６】
上記実施形態によれば、上記絶縁膜３２により、上記素子分離用電極３１に流れるリーク電流をさらに低減することが可能となる。
【００５７】
また、１実施形態では、
上記絶縁膜３２の材料は、窒化シリコンまたは酸化シリコンのうちの少なくとも１つである。
【００５８】
上記素子分離用電極３１の下の上記絶縁膜３２の材料が窒化シリコンである場合、上記絶縁膜３２と上記ＧａＮ系チャネル層２との界面におけるキャリアのトラップを減少させることが可能となり、上記活性領域１０と分離領域３０との間のリーク電流を一層低減することが可能である。
【００５９】
上記素子分離用電極３１の下の上記絶縁膜３２の材料が酸化シリコンである場合、上記素子分離用電極３１に流れ込むリーク電流を低減することが可能となる。
【００６０】
また、１実施形態では、
上記素子分離用電極３１は、上記基板１裏面または上記素子部２０のゲート電極２３に電気的に接続されている。
【００６１】
上記素子分離用電極３１が上記基板１裏面に接続されている場合、上記素子分離用電極３１と、上記基板の端、つまり、チップ端７との間の電位差はゼロであり、この間にリーク電流は流れない。したがって、上記基板１裏面へのリーク電流を低減することが可能である。
【００６２】
また、上記素子分離用電極３１が上記素子部２０のゲート電極２３に接続されている場合、上記素子部２０がノーマリーオフ型（ゲート電圧０Ｖで素子がオフする型）であれば、上記基板１裏面に接続した場合と同様であるが、ノーマリーオン型（ゲート電圧０Ｖで素子がオンする型）の場合、素子部２０がオフ状態の際にはゲート電圧２３はマイナスとなっているため、素子分離用電極３１の電圧もマイナスであることから、上記素子分離用電極３１下にごく少数残ったキャリアを無くすことができ、上記分離領域３０からのリーク電流をさらに低減することが可能である。
【００６３】
この発明の窒化物半導体装置は、
上述のＧａＮ系電界効果トランジスタ５１と、
このＧａＮ系電界効果トランジスタ５１にカスコード接続されている別の電界効果トランジスタ５２と
を備えることを特徴としている。
【００６４】
従来技術においては、ＧａＮ系ＨＦＥＴのカスコード接続を行うと、ＧａＮ系ＨＦＥＴのソース電位は、ＧａＮ系ＨＦＥＴの閾値電圧の絶対値ほど上がることとなり、素子部と分離領域間に電位差が生じ、リーク電流はさらに悪化する。
【００６５】
これに対して、この発明の窒化物半導体装置は、この発明のＧａＮ系電界効果トランジスタ５１を用いているので、従来技術に比べて顕著にリーク電流の低減を行える。
【００６６】
第１〜第２実施形態および変形例で述べた構成要素は、適宜、組み合わせてもよく、また、適宜、選択、置換、あるいは、削除してもよいのは、勿論である。
【符号の説明】
【００６７】
１  基板
２  ＧａＮ系チャネル層
３  ＧａＮ系バリア層
５  ＧａＮ系積層体
６，３２  絶縁膜
７  チップ端
１０  活性領域
２０  素子部
２１  ドレイン電極
２２  ソース電極
２３  ゲート電極
２５  ２ＤＥＧ
３０  分離領域
３１  素子分離用電極
５１  ＧａＮ系ＨＦＥＴ
５２  電界効果トランジスタ
【図１】
2015090966.tif 000003
【図２】
2015090966.tif 000004
【図３】
2015090966.tif 000005