(57)【要約】【課題】チャージングダメージを低減することができ、さらに、半導体装置の安価な量産に貢献する半導体装置の製造方法が求められている。【解決手段】半導体装置の製造方法は、スパッタリング用チャンバ内で、基板温度が１５０℃以下のシリコン基板に金属をスパッタリングして金属膜を形成するスパッタリング工程と、前記スパッタリング用チャンバ内で、前記金属膜が形成された前記シリコン基板を３００〜４００℃の範囲でアニールして、前記シリコン基板と前記金属膜の界面をシリサイド化するアニール工程と、を含んでいる。【選択図】図３
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【特許請求の範囲】
【請求項１】
スパッタリング用チャンバ内で、基板温度が１５０℃以下のシリコン基板に金属をスパッタリングして金属膜を形成するスパッタリング工程と、
前記スパッタリング用チャンバ内で、前記金属膜が形成された前記シリコン基板を３００〜４００℃の範囲でアニールして、前記シリコン基板と前記金属膜の界面をシリサイド化するアニール工程と、
を含む、ことを特徴とする半導体装置の製造方法。
【請求項２】
前記スパッタリング終了後ないし前記アニール工程で、前記基板温度が１５０℃以下から３００〜４００℃の範囲のアニール温度に到達するよう、前記シリコン基板を加熱することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記スパッタリング工程では、前記アニール工程よりも、前記シリコン基板を吸着している静電チャックの電圧を低く設定することを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記スパッタリング工程では、前記シリコン基板を保持している静電チャックに静電チャック用ガスを供給せず、前記シリコン基板を低温に維持し、
前記スパッタリング終了後ないし前記アニール工程では、前記シリコン基板に前記静電チャック用ガスを供給して、前記シリコン基板を昇温させる、
ことを特徴とする請求項１〜３のいずれか一記載の製造方法。
【請求項５】
前記シリコン基板は、冷却チャンバ内で基板温度が１００℃以下に冷却された後、前記スパッタリング用チャンバ内に搬入されることを特徴とする請求項１〜４のいずれか一記載の半導体装置の製造方法。
【請求項６】
前記シリコン基板は、３００℃〜４００℃の範囲に設定された前記スパッタリングチャンバ内に搬入されることを特徴とする請求項１〜５のいずれか一記載の半導体装置の製造方法。
【請求項７】
前記シリコン基板を前記スパッタリング用チャンバ内に搬入してから、１５秒以内で前記スパッタリングが終了することを特徴とする請求項１〜６のいずれか一記載の半導体装置の製造方法。
【請求項８】
前記スパッタリング終了後、前記基板温度は１０秒以内でアニール温度に到達することを特徴とする請求項１〜７のいずれか一記載の半導体装置の製造方法。
【請求項９】
基板温度が室温以上から１５０℃以下の範囲の前記シリコン基板が、前記スパッタリング用チャンバ内に搬入されることを特徴とする請求項１〜８のいずれか一記載の半導体装置の製造方法。
【請求項１０】
前記金属はＣｏであることを特徴とする請求項１〜９のいずれか一記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置においては、コンタクト抵抗低減を目的として、シリコン基板とメタルプラグの間に、コバルトシリサイド層を形成する場合がある。
【０００３】
特許文献１には、シリコン基板上にスパッタリングによりＣｏ膜を形成する前に、シリコン基板上にスパッタリングにより薄いチャージングダメージ防止層を形成してチャージングダメージを低減する半導体装置の製造方法が開示されている。
【０００４】
特許文献２には、チャージングダメージ低減のため、下記のような第１および第２の半導体装置の製造方法が開示されている：
（１）第１の製造方法：第１のチャンバ（スパッタリング用チャンバ）内で、シリコン基板上に第１のＣｏ膜を２００℃程度の温度でスパッタリングにより成膜する工程と、第１のＣｏ膜が成膜されたシリコン基板を第１のチャンバから第２のチャンバ（アニール用チャンバ）に搬送する工程と、第２のチャンバ内で、第１のＣｏ膜上に第２のＣｏ膜を３００〜４００℃の温度でスパッタリングによる成膜する工程と、含む；
（２）第２の製造方法：第１のチャンバ（スパッタリング用チャンバ）内で、シリコン基板にＣｏ膜を２００℃程度の温度でスパッタリングにより成膜する工程と、Ｃｏ膜が形成されたシリコン基板を第１のチャンバから第２のチャンバ（アニール用チャンバ）に搬送する工程と、第２のチャンバ内で、Ｃｏ膜が形成されたシリコン基板を３００〜４００℃で熱処理する工程と、含む。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−０９８３７８号公報
【特許文献２】特開２０００−２４３７２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下の分析は、本願発明者により与えられる。
【０００７】
しかしながら、特許文献１又は２の開示されている方法によれば、チャージングダメージは低減されるが、二回ないし二段階のスパッタリングを必要としたり、スパッタリング用とアニール用の二つのチャンバを必要としたりするため、半導体装置を安価に量産することが困難であるという問題がある。
【０００８】
かくして、チャージングダメージを低減することができ、さらに、半導体装置の安価な量産に貢献する半導体装置の製造方法が求められている。
【課題を解決するための手段】
【０００９】
第１の視点において、半導体装置の製造方法は、スパッタリング用チャンバ内で、基板温度が１５０℃以下のシリコン基板に金属をスパッタリングして金属膜を形成するスパッタリング工程と、前記スパッタリング用チャンバ内で、前記金属膜が形成された前記シリコン基板を３００〜４００℃の範囲でアニールして、前記シリコン基板と前記金属膜の界面をシリサイド化するアニール工程と、を含んでいる。
【発明の効果】
【００１０】
本開示によれば、チャージングダメージを低減することができ、さらに、半導体装置の安価な量産に貢献する半導体装置の製造方法が提供される。
【図面の簡単な説明】
【００１１】
【図１】（Ａ）および（Ｂ）は、一実施形態の製造方法が適用できる半導体装置の概略構成を示す断面図であって、（Ａ）は周辺コンタクトホール部分を示し、（Ｂ）はゲート部分を示す。
【図２】評価用半導体装置（ＴＥＧ：Test Element Group）の概略構成を示す断面図である。
【図３】一実施形態の製造方法を説明するためのフローチャートと、使用する製造装置の概略構成を示す図である。
【図４】基板温度を変えて、スパッタリングにより成膜した複数のＣｏ膜の表面組織写真である。
【図５】（Ａ）は実施例の低温スパッタリングにより成膜されるＣｏ膜の性状を説明するための一モデル図であり、（Ｂ）は比較例の高温スパッタリングにより成膜されるＣｏ膜の性状を説明するための一モデル図である。
【図６】実施例の製造方法を説明するためのタイムシーケンス図である。
【図７】実施例と比較例の製造方法による、リーク電流の相違を対比して示すグラフである。
【発明を実施するための形態】
【００１２】
以下、図面を参照しながら一実施形態等を説明する。なお、本開示において図面参照符号を付している場合は、それらは、専ら理解を助けるためのものであり、図示の態様に限定することを意図するものではない。
【００１３】
［実施形態１］
図１（Ａ）および（Ｂ）を参照して、一実施形態に係る製造方法が適用される半導体装置１００の構造の一例を説明する。
【００１４】
図１（Ａ）は、半導体装置１００の周辺コンタクトホール部分において、シリコン基板１と、メタルプラグ１０と、一実施形態に係る製造方法を経て形成されるコバルトダイシリサイド（ＣｏＳｉ２）層９の関係を示した図である。
【００１５】
図１（Ａ）を参照すると、シリコン基板１内には、素子分離領域２が設けられている。シリコン基板１上には、ゲート酸化膜４が設けられている。ゲート酸化膜４上には、ゲート電極５が設けられている。シリコン基板１上には、ゲート電極５を覆うよう、窒化膜で形成されたサイドウォール６が設けられている。
【００１６】
シリコン基板１において、ゲート電極５の両側には、ソース・ドレイン領域３が設けられている。シリコン基板１上には、ゲート電極５等を覆うよう、層間絶縁膜７が設けられている。層間絶縁膜７内には、層間絶縁膜７を貫通して、ソース・ドレイン領域３と接続するコンタクトホール８が設けられている。コンタクトホール８内には、バリアメタル層１０ｂおよびコンタクトプラグ１０ａを含むメタルプラグ１０が埋め込まれている。層間絶縁膜７上には、メタルプラグ１０と接続するメタル配線１１が設けられている。
【００１７】
ソース・ドレイン領域３とメタルプラグ１０の間には、コンタクト抵抗を低抵抗化するため、コバルトダイシリサイド層９が形成される。例えば、ＣｏをスパッタリングによりＣｏ膜を成膜し、アニールによりＣｏとＳｉの界面にジコバルトモノシリサイド（Ｃｏ２Ｓｉ）を形成し、さらに、６００℃以上の熱処理により、コバルトダイシリサイド（ＣｏＳｉ２）層９を形成することができる。
【００１８】
図１（Ｂ）は、半導体装置１００のゲート部分において、ゲート電極５とメタルプラグ１０の関係を示す図である。
【００１９】
図１（Ｂ）を参照すると、ゲート部分において、シリコン基板１内に、素子分離領域２が設けられている。シリコン基板１上には、ゲート酸化膜４が設けられている。ゲート酸化膜４上には、ゲート電極５が設けられている。シリコン基板１上には、ゲート電極５を覆うよう、窒化膜で形成されたサイドウォール６が設けられている。
【００２０】
シリコン基板１において、ゲート電極５の両側には、ソース・ドレイン領域３が設けられている。シリコン基板１上には、ゲート電極５等を覆うよう、層間絶縁膜７が設けられている。層間絶縁膜７内には、層間絶縁膜７を貫通して、ソース・ドレイン領域３と接続するコンタクトホール８が設けられている。コンタクトホール８内には、バリアメタル層１０ｂおよびコンタクトプラグ１０ａを含むメタルプラグ１０が埋め込まれている。層間絶縁膜７上には、メタルプラグ１０と接続するメタル配線１１が設けられている。
【００２１】
ゲート電極５とメタルプラグ１０の間に、コンタクト抵抗を低抵抗化するため、上述したように、コバルトダイシリサイド層を形成してもよい。
【００２２】
一実施形態に係る製造方法は、Ｐ型およびＮ型のソース・ドレイン領域３上並びにＰ型およびＮ型のゲート電極５上における、金属シリサイド層の形成に適用することができる。
【００２３】
次に、一実施形態に係る製造方法を評価するために用いる、評価用半導体装置ＴＥＧ（Test Element Group）の構成を説明する。評価用半導体装置ＴＥＧは、アンテナ比約３．４、コンタクト径約３００ｎｍのコンタクトアンテナＭＯＳである。アンテナ比とは、コンタクトホール８のボトム面積の総和／ゲート酸化膜４の面積の総和の比のことである。
【００２４】
図２を参照すると、シリコン基板１内に、素子分離領域２が設けられている。シリコン基板１上に、ゲート酸化膜４が膜厚約３．７ｎｍで設けられている。ゲート酸化膜４上に、ゲート電極５が設けられている。シリコン基板１上には、ゲート電極５を覆うよう層間絶縁膜７が設けられている。
【００２５】
層間絶縁膜７内には、層間絶縁膜７を貫通して、ソース・ドレイン領域３と接続するコンタクトホール８がコンタクト径約３００ｎｍで設けられている。コンタクトホール８内には、バリアメタル層１０ｂおよびコンタクトプラグ１０ａを含むメタルプラグ１０が埋め込まれている。層間絶縁膜７上には、メタルプラグ１０と接続するメタル配線１１が設けられている。コンタクトホール８内に、メタルプラグ１０を埋め込む前に、図１（Ａ）を参照しながら上述したたように、一実施形態の製造方法を経て、スパッタリングされたＣｏがシリサイド化された層を形成することができる。
【００２６】
この評価用半導体装置ＴＥＧを用いて、シリコン基板１とメタル配線１１間に電圧を印加し、ゲート酸化膜４からのリーク電流を測定することにより、Ｃｏスパッタリング時のチャージングダメージを定量化することができる。
【００２７】
次に、一実施形態の製造方法を説明する。図３は、一実施形態の製造方法によるフローチャートと、使用する製造装置の概略構成を示している。
【００２８】
図３を参照すると、一実施形態の製造方法で使用される半導体装置の製造装置は、冷却用チャンバ２１と、スパッタリング用チャンバ（成膜チャンバ）２２と、を備えている。スパッタリング用チャンバ２２内には、シリコン基板１を保持する静電チャック２３が配置されている。静電チャック２３に供給するＥＳＣ(Electrostatic Chuck)ガスの供給を制御したり、ＥＳＣ電圧を制御したり、或いは不図示のヒータを温度制御したりすることによって、シリコン基板１の基板温度を制御することができる。なお、一連の工程は、全てin-situで実行することができる。
【００２９】
図３のフローチャートを参照すると、一実施形態の製造方法において、ステップＳ１の準備工程では、基板温度が１５０℃以下のシリコン基板１を用意する。例えば、冷却用チャンバ２１内で、シリコン基板１を１５０℃以下、好ましくは１００℃以下に冷却しておく。好ましくは、シリコン基板１をＮ２ガス中で３５０℃に加熱して水分を蒸発させ、Ａｒを流入させた冷却用チャンバ２１内で、シリコン基板１を冷却する。
【００３０】
ステップＳ２のスパッタリング工程では、冷却されたシリコン基板１を、冷却用チャンバ２１からスパッタリング用チャンバ２２内に搬入し、シリコン基板１が昇温しないうちに、シリコン基板１の基板温度を１５０℃以下に制御しながら、シリコン基板１にＣｏをスパッタリングしてＣｏ膜を形成する。スパッタリングは、シリコン基板１がスパッタリング用チャンバ２２内に搬入されてから１５秒以内に終了することが好ましい。
【００３１】
ステップＳ３のアニール工程では、ステップＳ２と同じスパッタリング用チャンバ２２内で、Ｃｏ膜が形成されたシリコン基板１を基板温度３００〜４００℃の範囲まで昇温させ、３００〜４００℃の範囲でアニールし、シリコン基板１とＣｏ膜の界面をシリサイド化する。
【００３２】
ステップＳ２およびＳ３において、シリコン基板１の温度制御は、静電チャック２３に供給するＥＳＣ(Electrostatic Chuck)ガスの供給及びＥＳＣ電圧の少なくとも一方、好ましくは両方を制御することによって、実行できる。
【００３３】
好ましくは、雰囲気温度が３００〜４００℃に設定されたスパッタリング用チャンバ２２に、冷却されたシリコン基板１を搬入する。これによってアニール開始までに要する時間が短縮される。例えば、ステップＳ２のスパッタリング終了後、シリコン基板１の基板温度を１０秒以内でアニール温度（３００〜４００℃の範囲）に到達させることができる。
【００３４】
好ましくは、ステップＳ２のスパッタリング工程では、ＥＳＣガスの供給を停止し、ＥＳＣ電圧をステップＳ３におけるＥＳＣ電圧（通常のＥＳＣ電圧）の２／３以下、好ましくは１／２以下に設定することによって、シリコン基板１の昇温を抑制する。
【００３５】
好ましくは、ステップＳ３のアニール工程では、ＥＳＣガスを供給し、ＥＳＣ電圧を通常の電圧に設定することによって、シリコン基板１を基板温度１５０℃未満の低温からアニール温度（３００〜４００℃）まで速やかに昇温させる。
【００３６】
なお、スパッタリングする金属としては、Ｃｏ、Ａｌ、Ｗ、Ｃｕ、ＴｉおよびＴａが例示され、その他、金属シリサイド層を形成してチャージングダメージを軽減する金属が使用できる。
【００３７】
［実施例によるＣｏ膜と比較例によるＣｏ膜との対比］
シリコン基板の基板温度を変えて、Ｃｏのスパッタリングを行い、スパッタリングの基板温度の相違によるＣｏ膜の性状の違いを検討した。図４に、実施例に係る低温スパッタリングによるＣｏ膜の表面組織を示す電子顕微鏡写真と、比較例に係る高温スパッタリングによるＣｏ膜の表面組織を示す電子顕微鏡写真を示す。Ｃｏ膜の膜厚は、いずれも１０ｎｍである。
【００３８】
図４を参照すると、実施例に係る低温スパッタリング（基板温度が室温又は１００℃）によれば、グレイン（Ｃｏ結晶）が成長せず、表面が平坦なＣｏが形成された。これに対して、比較例に係る高温スパッタリング（基板温度が２５０℃、３００℃又は３５０℃）によれば、Ｃｏがグレイン構造を形成した（Ｃｏ結晶が大きく成長し、明確な結晶粒界が形成した）。
【００３９】
図５（Ａ）は、実施例の低温スパッタリングにより成膜されたＣｏ膜の性状と、スパッタリング時にチャージングされる電荷の挙動を説明するためのモデル図である。図５（Ｂ）は、比較例の高温スパッタリングにより成膜されるＣｏ膜の性状と、スパッタリング時にチャージングされる電荷の挙動を説明するためのモデル図である。
【００４０】
図５（Ａ）および（Ｂ）を参照すると、シリコン基板１上に、ゲート酸化膜４を介して、ゲート電極５が形成されている。ゲート電極５上に、サイドウォール層（図１（Ａ）等のサイドウォール６に相当する層）６を介して、層間絶縁膜７が設けられている。層間絶縁膜７中に、層間絶縁膜７を貫通するコンタクトホール８が設けられている。図５（Ａ）中、ゲート電極５上のコンタクトホール８内の底壁および側壁に形成された実施例に係るＣｏ膜１２は、図４に示した基板温度が１５０℃以下の低温スパッタリングによるＣｏ膜に対応している。図５（Ｂ）中、ゲート電極５上のコンタクトホール８内の底壁および側壁等に形成された比較例に係るＣｏ膜１３は、図４に示した基板温度が２５０℃以上の低温スパッタリングによるＣｏ膜に対応している。
【００４１】
図５（Ａ）の実施例に係るモデルを参照すると、Ｃｏ膜１２は、グレインが成長しておらず、表面が平坦で、連続している。図５（Ｂ）の比較例に係るモデルを参照すると、Ｃｏ膜１３は、グレイン形状となり、グレイン境界（結晶粒界）によって不連続となっている。
【００４２】
したがって、図５（Ａ）に示した実施例の場合には、スパッタリングによってチャージされた電荷（−ｅ）は、連続的なＣｏ膜１２を介して拡散される。
【００４３】
これに対して、図５（Ｂ）に示した比較例の場合には、スパッタリングによってチャージされた電荷（−ｅ）は、不連続なＣｏ膜１３を介しての拡散が困難である（コンタクトホール８側壁に形成されたＣｏ膜１３を通じての拡散が困難である）。このため、電荷（−ｅ）は、ゲート電極５を通過して、ゲート酸化膜４にチャージングダメージを与えてしまうことになる。
【００４４】
［実施例と比較例によるリーク電流の対比（チャージングダメージ抑制効果の対比）］
図３のフローチャートに基づく図４のタイムシーケンスにしたがって、図２の評価用半導体装置ＴＥＧのコンタクトホール８内等にコバルトシリサイド層を形成し、チャージングダメージの抑制効果を評価した。図４中、シリコン基板（半導体基板）温度に関して、太線は実施例の昇温過程を示し、細線は比較例に係る昇温過程を示している。
【００４５】
図４中、シリコン基板１をスパッタリング用チャンバ２２内に搬入してから、スパッタリング（成膜）終了までの過程を「第１昇温過程」と称する。スパッタリング（成膜）終了から一定温度でのアニールが開始されるまでの過程を「第２昇温過程」と称する。
【００４６】
評価用半導体装置ＴＥＧの準備工程では、シリコン基板１をＮ２ガス中で３５０℃に加熱して水分を蒸発させ、Ａｒを流入させた冷却用チャンバ２１内で、シリコン基板１を冷却した。
【００４７】
実施例では、スパッタリング用チャンバ２２内に搬入する際のシリコン基板１の温度を室温に設定し、スパッタリング用チャンバ２２の雰囲気温度を３４０℃（基板温度３５０℃相当）に設定した。第１昇温過程（スパッタリング成膜過程の間）では、ＥＳＣガス（Ａｒガス）のシリコン基板１裏面への供給を停止し、ＥＳＣ電圧を通常よりも低く１５０Ｖに設定した。これによって、図６中、第１昇温過程では、太線で示す実施例の基板温度を参照して、基板温度は１５０℃以下に抑制される。第２昇温過程では、ＥＳＣガスの供給を開始し、ＥＳＣ電圧を通常どおり３１０Ｖに設定した。これによって、基板温度は１５０℃からアニール温度（３５０℃）まで上昇した。
【００４８】
比較例では、パッタリング用チャンバ２２内に搬入する際のシリコン基板１の温度を室温に設定し、スパッタリング用チャンバ２２の雰囲気温度を３４０℃に設定した。第１昇温過程では、ＥＳＣガスを供給し、ＥＳＣ電圧を通常どおり３１０Ｖに設定した。これによって、図６中、細線Ａで示す比較例の昇温過程で、基板温度はスパッタリング中に１５０℃を超え、スパッタリング終了時点で、アニール温度（３５０℃）と同じになり、平均は２５０℃となった。スパッタリング終了後、すぐに、アニールを３５０℃で開始した。
【００４９】
このようにして得られた実施例と比較例に係る評価用半導体装置ＴＥＧ（コンタクトアンテナＭＯＳ評価ＴＥＧ）に、図２に示したように電圧を印加して、リーク電流を測定した。図７中、縦軸が累積確率、横軸がリーク電流、三角のプロットが実施例のデータ、四角のプロットが比較例のデータを示している。
【００５０】
図７を参照すると、実施例の低温スパッタリングによりＣｏ膜を成膜した場合には、リーク電流が少なくなっている。これは、図５（Ａ）に示したとおり、連続的に形成されたＣｏ膜を通じて、スパッタリングによる電荷（−ｅ）が拡散され、ゲート酸化膜４に対するチャージングダメージが大幅に低減されるためであると考えられる。
【００５１】
これに対して、比較例の高温スパッタリングによりＣｏ膜を成膜した場合には、リーク電流が大幅に増加している。これは、図５（Ｂ）に示したとおり、不連続的に形成されたＣｏ膜を通じた、スパッタリングによる電荷（−ｅ）の拡散が困難であるため、ゲート酸化膜４に対するチャージングダメージが大幅に増加するためであると考えられる。
【００５２】
また、実施例によれば、スパッタリング用チャンバ２２の雰囲気温度をシリコン基板１の基板温度よりも、はるかに高温に設定しておくことにより、シリコン基板１をスパッタリング用チャンバ２２内に搬入してから、１５秒以内でスパッタリングを終了させることができる。これによって、Ｃｏ結晶粒子の成長を抑制することができる。
【００５３】
実施例によれば、スパッタリング用チャンバ２２の雰囲気温度をシリコン基板１の基板温度よりも、はるかに高温に設定しておくことにより、スパッタリング終了後、シリコン基板の基板温度を１０秒以内でアニール温度に到達させることができる。例えば、雰囲気温度を第１昇温過程の基板最終目標温度よりも、１５０〜３８０℃以上高く、好ましくは１５０〜２５０℃以上高くすることが好ましい。これによって、工程時間を短縮することができる。
【００５４】
以上より、開示した半導体装置の製造方法は、下記の効果を達成することができる：
（１）シリコン基板（ウェハ）の基板温度が低温である間に、金属をスパッタリングすることによって、金属膜が連続的に形成され、金属膜表面が平坦となる。これによって、スパッタリングに起因するチャージングダメージが大幅に抑制される。
（２）スパッタリング後、アニールを実行することによって、金属／Ｓｉ界面のシリサイド化が促進される。これによって、コンタクト抵抗が低減される。
（３）このように、開示した半導体装置の製造方法によれば、チャージングダメージの抑制と、Ｃｏ／Ｓｉ界面のシリサイド化の促進（コンタクト抵抗の低減）との両方が実現できる。
（４）同じチャンバで、Ｃｏ膜成膜用のスパッタリング工程と、シリサイド化用のアニール工程と、を実行することができる。このため、コンパクトな半導体装置を使用することができる。
（５）シリサイド化をアニール工程で実行することによって、スパッタリングを一回で実行することができる。このため、工程が簡素化される。
（６）よって、開示した半導体装置の製造方法は、半導体装置の安価な量産に貢献する。
【００５５】
以上、本発明者によってなされた発明を一実施形態等に基づき説明したが、本発明は上記実施形態等に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００５６】
（付記）
本開示によれば、下記に示す半導体装置の製造方法が提供される。
【００５７】
［付記１、第２の視点］
同一のチャンバで、シリコン基板の温度（ウェハ実温度）が１５０℃以下の低温のうちに金属を前記シリコン基板にスパッタリングし、その後、前記シリコン基板の温度が３００〜４００℃の範囲に上昇した後で、金属膜が形成された前記シリコン基板をアニールし、金属／Ｓｉ界面をシリサイド化する、ことを特徴とする半導体装置の製造方法。これによって、スパッタリング時のチャージングダメージを抑制し、さらに、金属／Ｓｉ界面をシリサイド化して、コンタクト抵抗を小さくすることができる。
【００５８】
［付記２、第３の視点］
冷却用チャンバで、シリコン基板（ウェハ）を１５０℃以下に冷却する工程と、
１００℃以下に冷却された前記シリコン基板を、３００〜４００℃の範囲に設定されたスパッタリング用チャンバに搬送する工程と、
前記スパッタリング用チャンバで、前記シリコン基板の温度（実温）の上昇を抑制するため、前記シリコン基板を吸着するためのＳＣＲ電圧を通常より弱い電圧（例えば、１５０Ｖ）に設定し、かつ、静電チャック用ガス（静電チャックのステージとシリコン基板の裏面の間に流すＳＣＲガス、例えば、Ａｒガス）を前記シリコン基板の裏面に流さないようにする工程と、
前記シリコン基板の温度が１５０℃を超えて上昇しないうちに、金属を前記シリコン基板にスパッタリングする工程と、
スパッタリング後、前記シリコン基板を早く昇温させるため、前記ＳＣＲ電圧を通常の電圧（例えば、３１０Ｖ）に設定し、かつ、前記ＳＣＲガスを前記シリコン基板の前記裏面に流す工程と、
前記シリコン基板の温度を３００〜４００℃の範囲に保ち、金属／Ｓｉ界面をシリサイド化する工程（アニール工程）と、
を備える、ことを特徴とする半導体装置の製造方法。
【００５９】
第１〜第３の各視点において好ましい構成を以下に例示する。
【００６０】
［付記３］
スパッタリング終了後ないしアニール工程で、シリコン基板の基板温度が１５０℃以下から３００〜４００℃の範囲のアニール温度に到達するよう、前記シリコン基板を加熱する。
［付記４］
スパッタリング工程では、アニール工程よりも、シリコン基板を吸着している静電チャックの電圧を低く設定する。
［付記５］
スパッタリング工程では、シリコン基板を保持している静電チャックに静電チャック用ガスを供給せず、シリコン基板を低温に維持し、
スパッタリング終了後ないしアニール工程では、前記シリコン基板に前記静電チャック用ガスを供給して、前記シリコン基板を昇温させる。
［付記６］
シリコン基板は、冷却チャンバ内で基板温度が１００℃以下に冷却された後、スパッタリング用チャンバ内に搬入される。
［付記７］
シリコン基板は、３００℃〜４００℃の範囲に設定されたスパッタリングチャンバ内に搬入される。
［付記８］
シリコン基板を前記スパッタリング用チャンバ内に搬入してから、１５秒以内で前記スパッタリングが終了する。
［付記９］
スパッタリング終了後、シリコン基板の基板温度は１０秒以内でアニール温度に到達する。
［付記１０］
基板温度が室温以上から１５０℃以下の範囲のシリコン基板が、スパッタリング用チャンバ内に搬入されて、スパッタリングされる。
［付記１１］
スパッタリングする金属はＣｏである。
【００６１】
なお、本発明の全開示（請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。また、本願に記載の数値及び数値範囲については、明記がなくともその任意の中間値、下位数値、及び、小範囲が記載されているものとみなされる。
【符号の説明】
【００６２】
１  シリコン基板（ウェハ、半導体基板）
２  素子分離領域
３  ソース・ドレイン領域
４  ゲート酸化膜
５  ゲート電極
６  サイドウォール（層）
７  層間絶縁膜
８  コンタクトホール
９  コバルトダイシリサイド（ＣｏＳｉ２）層、金属シリサイド層
１０  メタルプラグ
１０ａ  コンタクトプラグ
１０ｂ  バリアメタル層
１１  メタル配線
１２  実施例によるＣｏ膜（金属膜）
１３  比較例によるＣｏ膜（金属膜）
２１  冷却用チャンバ
２２  スパッタリング用チャンバ（成膜用チャンバ）
２３  静電チャック（ＥＳＣ）
１００  半導体装置
ＴＥＧ  評価用半導体装置
【図１】
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【図２】
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【図３】
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【図５】
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【図６】
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【図７】
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【図４】
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