(57)【要約】【課題】ＳＯＩ基板上のＳＲＡＭの書き込み時および読み出し時の動作の安定性を向上させることにより、半導体装置の性能を向上させる。【解決手段】ＳＯＩ基板上のＳＲＡＭを構成する転送用ＭＯＳＦＥＴＱＴ２を構成し、蓄積ノードに接続されたソース・ドレイン領域の直下の半導体基板ＳＢの上面に、高濃度のｐ型不純物が導入された拡散層Ｄ２を形成し、半導体基板ＳＢ内の不純物の分布をゲート電極Ｇ１の直下の領域を軸として非対称にする。これにより、ＳＲＡＭの書き込み時の転送用ＭＯＳＦＥＴＱＴ２のしきい値電圧を低くし、読み出し時のしきい値電圧を高める。【選択図】図３
2015029021.tif 000002
【特許請求の範囲】
【請求項１】
上面近傍の内部に第１領域および第２領域を有する半導体基板と、
前記半導体基板上の第１絶縁膜と、
前記第１絶縁膜上の半導体層と、
前記半導体層上に第２絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の横の半導体層内に第１導電型の不純物が導入されて形成された一対のソース・ドレイン領域と、
を有し、
前記半導体基板、前記第１絶縁膜および前記半導体層は、ＳＯＩ基板を構成し、
前記ゲート電極および前記ソース・ドレイン領域は、電界効果トランジスタを構成し、
前記第１領域および前記第２領域は、前記電界効果トランジスタのゲート長方向において、前記ゲート電極の直下の領域を境界として並んでおり、
前記第１領域の前記第１導電型の不純物濃度と、前記第２領域の前記第１導電型の不純物濃度とが異なる、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１領域は、前記第１導電型の半導体領域であり、
前記第２領域は、前記第１導電型の半導体領域であり、
前記第１領域は、前記第２領域よりも前記第１導電型の不純物濃度が高い、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記半導体基板の上面近傍の前記半導体基板内には、前記第１領域および前記第２領域よりも形成深さが深く、前記第１領域および前記第２領域よりも前記第１導電型の不純物濃度が低い拡散層が形成されている、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第１領域は、前記第１導電型の半導体層であり、
前記第２領域は、前記第１導電型と異なる第２導電型の半導体層である、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
一対の前記ソース・ドレイン領域のうち、一方の直下に前記第１領域が存在し、もう一方の直下に前記第２領域が存在する、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記電界効果トランジスタは、前記電界効果トランジスタを含む回路の動作により、ソース領域とドレイン領域とが入れ替わる素子である、半導体装置。
【請求項７】
請求項６記載の半導体装置において、
駆動用トランジスタ、負荷用トランジスタおよび転送用トランジスタを含むＳＲＡＭを有し、
前記電界効果トランジスタは、前記転送用トランジスタであり、
前記第１領域は、一対の前記ソース・ドレイン領域のうち、互いに隣り合う前記転送用トランジスタおよび前記駆動用トランジスタが共有している前記ソース・ドレイン領域の直下に存在しており、
前記第１領域は、前記第２領域よりも前記第１導電型の不純物濃度が高い、半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第１領域は、前記転送用トランジスタと隣り合う前記駆動用トランジスタの直下に存在している、半導体装置。
【請求項９】
（ａ１）所定の方向において互いに隣接する第１領域および第２領域を上面近傍の内部に有する半導体基板と、前記半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された半導体層とにより構成されるＳＯＩ基板を準備する工程、
（ｂ１）前記第１領域に第１導電型の不純物を打ち込む工程、
（ｃ１）前記半導体層上に第２絶縁膜を介してゲート電極を形成する工程、
（ｄ１）前記ゲート電極の横の前記半導体層に一対のソース・ドレイン領域を形成することで、前記ゲート電極および前記ソース・ドレイン領域を含む電界効果トランジスタを形成する工程、
を有し、
前記電界効果トランジスタのゲート長方向において、前記ゲート電極の直下の領域を境界として並ぶ前記第１領域および前記第２領域の、それぞれの前記第１導電型の不純物濃度が異なる、半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記（ｂ１）工程を、前記（ｃ１）工程の前に行う、半導体装置の製造方法。
【請求項１１】
請求項９記載の半導体装置の製造方法において、
前記（ｂ１）工程を、前記（ｃ１）工程の後、前記（ｄ１）工程の前に行う、半導体装置の製造方法。
【請求項１２】
請求項９記載の半導体装置の製造方法において、
（ａ２）前記第２領域に前記第１導電型の不純物を打ち込む工程をさらに有し、
前記第１領域は、前記第２領域よりも前記第１導電型の不純物濃度が高い、半導体装置の製造方法。
【請求項１３】
請求項９記載の半導体装置の製造方法において、
（ａ３）前記第２領域に、前記第１導電型と異なる第２導電型の不純物を打ち込む工程をさらに有し、
前記第１領域は、前記第２領域よりも前記第１導電型の不純物濃度が高い、半導体装置の製造方法。
【請求項１４】
請求項９記載の半導体装置の製造方法において、
前記電界効果トランジスタは、前記電界効果トランジスタを含む回路の動作により、ソース領域とドレイン領域とが入れ替わる素子である、半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
駆動用トランジスタ、負荷用トランジスタおよび転送用トランジスタを含むＳＲＡＭを有し、
前記電界効果トランジスタは、前記転送用トランジスタであり、
前記第１領域は、一対の前記ソース・ドレイン領域のうち、互いに隣り合う前記転送用トランジスタおよび前記駆動用トランジスタが共有している前記ソース・ドレイン領域の直下に存在しており、
前記第１領域は、前記第２領域よりも前記第１導電型の不純物濃度が高い、半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記第１領域は、前記転送用トランジスタと隣り合う前記駆動用トランジスタの直下に存在している、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ＳＯＩ（Silicon On Insulator）基板を用いた半導体装置およびその製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
短チャネル特性の抑制および、素子ばらつきの抑制が可能な半導体装置として、現在、ＳＯＩ基板を用いた半導体装置が使用されている。ＳＯＩ基板は、高抵抗なＳｉ（シリコン）などからなる支持基板上にＢＯＸ（Buried Oxide）膜（埋め込み酸化膜）が形成され、ＢＯＸ膜上にＳｉ（シリコン）を主に含む薄い層（シリコン層、ＳＯＩ層）が形成された基板である。ＳＯＩ基板上にＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）を形成した場合、チャネル層に不純物をドープすることなく短チャネル特性の抑制が可能である。結果、移動度を向上し、また、不純物ゆらぎによる素子バラツキを改善することが可能になる。このため、ＳＯＩ基板を用いて半導体装置を製造することで、半導体装置の集積密度および動作速度の向上、ばらつき低減による動作マージンの向上が期待できる。
【０００３】
また、転送用トランジスタ、負荷用トランジスタおよび駆動用トランジスタを有する記憶装置であるＳＲＡＭ（Static Random Access Memory）では、転送用トランジスタのしきい値電圧が書き込み時において低い場合、ＳＲＡＭの動作が安定するなどの効果を得ることができることが知られている。また、ＳＲＡＭでは、転送用トランジスタのしきい値電圧が読み出し時において高い場合、ＳＲＡＭの動作が安定するなどの効果を得ることができることが知られている。
【０００４】
特許文献１（特開２０１１−２２８６７７号公報）には、ＳＯＩ構造の基板上のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の下の半導体基板内の不純物濃度を、ゲート長方向において非対称にすることが記載されている。
【０００５】
特許文献２（特開２０００−１９６１０３号公報）には、ＳＯＩ素子であるトランジスタの下の基板内の不純物濃度を、ゲート長方向において非対称にすることが記載されている。
【０００６】
特許文献３（特開２０１２−１８２４７８号公報）には、ＳＯＩ基板上にＳＲＡＭのアクセストランジスタを形成することが記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１１−２２８６７７号公報
【特許文献２】特開２０００−１９６１０３号公報
【特許文献３】特開２０１２−１８２４７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
半導体装置の微細化が進むに連れて、例えばＳＲＡＭでは、記憶情報の非破壊性を向上し、また、駆動電圧の低電圧化を図ることにより、ＳＲＡＭの動作の安定性を向上させることが求められている。
【０００９】
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
一実施の形態である半導体装置は、ＳＯＩ基板上のＳＲＡＭを構成する転送用ＭＯＳＦＥＴを構成し、蓄積ノードに接続されたソース・ドレイン領域の直下の半導体基板の上面に、高濃度のｐ型不純物が導入された拡散層を形成し、半導体基板内の不純物の分布をゲート電極の直下の領域を軸として非対称にした構造を有するものである。
【００１２】
また、一実施の形態である半導体装置の製造方法は、ＳＯＩ基板上のＳＲＡＭを構成する転送用ＭＯＳＦＥＴを構成し、蓄積ノードに接続されたソース・ドレイン領域を形成する領域の直下の半導体基板の上面に、高濃度のｐ型不純物を打ち込んで拡散層を形成し、半導体基板内の不純物の分布をゲート電極の直下の領域を軸として非対称にするものである。
【発明の効果】
【００１３】
本願において開示される一実施の形態によれば、半導体装置の性能を向上させることができる。特に、半導体装置の駆動電圧を低下させることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１である半導体装置を示す等価回路図である。
【図２】本発明の実施の形態１である半導体装置を示す平面レイアウトである。
【図３】本発明の実施の形態１である半導体装置を示す断面図である。
【図４】本発明の実施の形態１である半導体装置の製造方法を示す断面図である。
【図５】図４に続く半導体装置の製造方法を示す断面図である。
【図６】図５に続く半導体装置の製造方法を示す断面図である。
【図７】図６に続く半導体装置の製造方法を示す断面図である。
【図８】図７に続く半導体装置の製造方法を示す断面図である。
【図９】図８に続く半導体装置の製造方法を示す断面図である。
【図１０】図９に続く半導体装置の製造方法を示す断面図である。
【図１１】図１０に続く半導体装置の製造方法を示す断面図である。
【図１２】図１１に続く半導体装置の製造方法を示す断面図である。
【図１３】図１２に続く半導体装置の製造方法を示す断面図である。
【図１４】図１３に続く半導体装置の製造方法を示す断面図である。
【図１５】図１４に続く半導体装置の製造方法を示す断面図である。
【図１６】図１５に続く半導体装置の製造方法を示す断面図である。
【図１７】本発明の実施の形態１の変形例である半導体装置の製造方法を示す断面図である。
【図１８】本発明の実施の形態２である半導体装置の製造方法を示す断面図である。
【図１９】本発明の実施の形態３である半導体装置を示す平面レイアウトである。
【図２０】本発明の実施の形態３である半導体装置を示す断面図である。
【図２１】本発明の実施の形態３である半導体装置の製造方法を示す断面図である。
【図２２】本発明の実施の形態４である半導体装置を示す平面レイアウトである。
【図２３】本発明の実施の形態４である半導体装置を示す断面図である。
【図２４】本発明の実施の形態４である半導体装置の製造方法を示す断面図である。
【図２５】図２４に続く半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００１５】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１６】
（実施の形態１）
本実施の形態では、ＳＯＩ基板上のＳＲＡＭを構成する駆動用トランジスタが、書き込み動作および読み出し動作によってソースとドレインが入れ替わることを利用し、転送用トランジスタを、書き込み時にしきい値電圧が低く、読み出し時にしきい値電圧が高い素子とすることでＳＲＡＭの特性を向上させることについて説明する。具体的な方法としては、転送用トランジスタの下の支持基板内の上部の不純物濃度を、ゲート長方向において非対称にすることで、書き込み時および読み出し時のそれぞれの転送用トランジスタのしきい値電圧を変化させる。
【００１７】
以下では、本実施の形態によるＭＯＳ型電界効果トランジスタ（以下単にＭＯＳＦＥＴと呼ぶ）を複数含むＳＯＩ基板上のＳＲＡＭの構造を、図１〜図３を用いて説明する。図１は、本実施の形態１におけるＳＲＡＭのメモリセルＭＣを示す等価回路図である。図２は、本実施の形態の半導体装置を構成するＳＲＡＭの複数のメモリセルを示す平面レイアウトである。図３は図２のＡ１−Ａ１線における断面図である。
【００１８】
まず、ＳＲＡＭを構成する１個のメモリセルの等価回路について説明する。図１に示すように、このメモリセルＭＣは、一対の相補性データ線であるデータ線ＤＬ１およびデータ線ＤＬ２、つまり一対のビット線と、ワード線ＷＬ１との交差部に配置され、駆動用トランジスタ、負荷用トランジスタおよび転送用トランジスタを含んでいる。つまり、ＳＲＡＭのメモリセルＭＣは一対の駆動用ＭＯＳＦＥＴＱＤ１、ＱＤ２、一対の負荷用ＭＯＳＦＥＴＱＰ１、ＱＰ２および一対の転送用ＭＯＳＦＥＴＱＴ１、ＱＴ２により構成されている。駆動用ＭＯＳＦＥＴＱＤ１、ＱＤ２および転送用ＭＯＳＦＥＴＱＴ１、ＱＴ２はｎチャネル型ＭＯＳＦＥＴにより構成され、負荷用ＭＯＳＦＥＴＱＰ１、ＱＰ２はｐチャネル型ＭＯＳＦＥＴにより構成されている。
【００１９】
メモリセルＭＣを構成する上記６個のＭＯＳＦＥＴのうち、駆動用ＭＯＳＦＥＴＱＤ１および負荷用ＭＯＳＦＥＴＱＰ１は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータＩＮＶ１を構成し、駆動用ＭＯＳＦＥＴＱＤ２および負荷用ＭＯＳＦＥＴＱＰ２は、ＣＭＯＳインバータＩＮＶ２を構成している。これら一対のＣＭＯＳインバータＩＮＶ１、ＩＮＶ２の相互の入出力端子である蓄積ノードＡ、Ｂは、交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。また、このフリップフロップ回路の一方の入出力端子である蓄積ノードＡは、転送用ＭＯＳＦＥＴＱＴ１のソース領域、ドレイン領域の一方に接続され、他方の入出力端子である蓄積ノードＢは、転送用ＭＯＳＦＥＴＱＴ２のソース・ドレイン領域の一方に接続されている。
【００２０】
さらに、転送用ＭＯＳＦＥＴＱＴ１のソース・ドレイン領域の他方はデータ線ＤＬ１に接続され、転送用ＭＯＳＦＥＴＱＴ２のソース・ドレイン領域の他方はデータ線ＤＬ２に接続されている。また、フリップフロップ回路の一端、つまり負荷用ＭＯＳＦＥＴＱＰ１、ＱＰ２の各ソース領域は電源電圧Ｖｄｄに接続され、他端、つまり駆動用ＭＯＳＦＥＴＱＤ１、ＱＤ２の各ソース領域は基準電圧Ｖｓｓに接続されている。
【００２１】
上記回路の動作を説明すると、一方のＣＭＯＳインバータＩＮＶ１の蓄積ノードＡが高電位（Ｈ）であるときには、駆動用ＭＯＳＦＥＴＱＤ２がＯＮになるので、他方のＣＭＯＳインバータＩＮＶ２の蓄積ノードＢが低電位（Ｌ）になる。したがって、駆動用ＭＯＳＦＥＴＱＤ１がＯＦＦになり、蓄積ノードＡの高電位（Ｈ）が保持される。すなわち、一対のＣＭＯＳインバータＩＮＶ１、ＩＮＶ２を交差結合させたラッチ回路によって相互の蓄積ノードＡ、Ｂの状態が保持され、電源電圧が印加されている間、情報が保存される。
【００２２】
転送用ＭＯＳＦＥＴＱＴ１、ＱＴ２のそれぞれのゲート電極にはワード線ＷＬ１が接続され、このワード線ＷＬ１によって転送用ＭＯＳＦＥＴＱＴ１、ＱＴ２の導通、非導通が制御される。すなわち、ワード線ＷＬ１が高電位（Ｈ）であるときには、転送用ＭＯＳＦＥＴＱＴ１、ＱＴ２がＯＮになり、ラッチ回路と相補性データ線（データ線ＤＬ１、ＤＬ２）とが電気的に接続されるので、蓄積ノードＡ、Ｂの電位状態（ＨまたはＬ）がデータ線ＤＬ１、ＤＬ２に現れ、メモリセルＭＣの情報として読み出される。
【００２３】
読み出し動作において、転送用ＭＯＳＦＥＴＱＴ１ではデータ線ＤＬ１から蓄積ノードＡに電流が流れ、転送用ＭＯＳＦＥＴＱＴ２ではデータ線ＤＬ２から蓄積ノードＢに電流が流れる。つまり、読み出し時において、転送用ＭＯＳＦＥＴＱＴ１、ＱＴ２のそれぞれの活性領域は、蓄積ノードＡ、Ｂ側がソース領域となり、データ線ＤＬ１、ＤＬ２側がドレイン領域となる。
【００２４】
メモリセルＭＣに情報を書き込むには、ワード線ＷＬ１を（Ｈ）電位レベル、転送用ＭＯＳＦＥＴＱＴ１、ＱＴ２をＯＮ状態にしてデータ線ＤＬ１、ＤＬ２の情報を蓄積ノードＡ、Ｂに伝達する。この書き込み動作において、転送用ＭＯＳＦＥＴＱＴ１では蓄積ノードＡからデータ線ＤＬ１に電流が流れ、転送用ＭＯＳＦＥＴＱＴ２では蓄積ノードＢからデータ線ＤＬ２に電流が流れる。つまり、書き込み時において、転送用ＭＯＳＦＥＴＱＴ１、ＱＴ２のそれぞれの活性領域は、データ線ＤＬ１、ＤＬ２側がソース領域となり、蓄積ノードＡ、Ｂ側がドレイン領域となる。このように、転送用ＭＯＳＦＥＴＱＴ１、ＱＴ２は、ＳＲＡＭの動作によって電流の流れる向きが変わり、ソース領域およびドレイン領域が入れ替わる素子である。以上のようにして、ＳＲＡＭを動作させることができる。
【００２５】
次に、本実施の形態におけるＳＲＡＭのレイアウト構成について説明する。ＳＲＡＭのメモリセルＭＣは、例えば、図２に示すように、ＳＯＩ基板（図示しない）上に形成された一対の駆動用ＭＯＳＦＥＴＱＤ１、ＱＤ２、一対の負荷用ＭＯＳＦＥＴＱＰ１、ＱＰ２および一対の転送用ＭＯＳＦＥＴＱＴ１、ＱＴ２の６つの電界効果トランジスタから構成されている。図２では、複数のメモリセルＭＣがＳＯＩ基板の主面に沿う方向であるｙ方向（第１方向）およびｙ方向に直交するｘ方向（第２方向）に並ぶ構造を示している。
【００２６】
なお、図を分り易くするため、ここではマトリクス状に並ぶ各メモリセルＭＣの境界を二点鎖線により区切って示している。ｙ方向またはｘ方向において隣り合うメモリセルＭＣ同士は、当該二点鎖線を軸として線対称なレイアウトを有している。
【００２７】
ここで、一対の駆動用ＭＯＳＦＥＴＱＤ１、ＱＤ２および一対の転送用ＭＯＳＦＥＴＱＴ１、ＱＴ２は、ｎチャネル型ＭＯＳＦＥＴにより構成され、一対の負荷用ＭＯＳＦＥＴＱＰ１、ＱＰ２はｐチャネル型ＭＯＳＦＥＴにより構成されている。
【００２８】
ＳＯＩ基板上部の半導体層は、素子分離領域（図示しない）により複数の活性領域ＡＮ１、ＡＮ２、ＡＰ１およびＡＰ２に区画されている。つまり、活性領域ＡＮ１、ＡＮ２、ＡＰ１およびＡＰ２の周囲は素子分離領域により囲まれており、これらの活性領域のレイアウトは素子分離領域により規定されている。ｙ方向に延在する複数の活性領域ＡＮ１、ＡＮ２、ＡＰ１およびＡＰ２は、ｘ方向に並んで配置されている。活性領域ＡＮ１、ＡＮ２、ＡＰ１およびＡＰ２は図３に示すＳＯＩ層ＳＬにより構成されており、支持基板である半導体基板ＳＢ（図３参照）は図２に示す各ＭＯＳＦＥＴの下にＢＯＸ膜ＢＸ（図３参照）を介して形成されている。
【００２９】
図２に示すように、ｎチャネル型ＭＯＳＦＥＴが上部に形成された活性領域ＡＮ１およびＡＮ２では、活性領域ＡＮ１内およびＡＮ２内にＰ（リン）またはＡｓ（ヒ素）などのｎ型不純物を導入することによりソース領域およびドレイン領域が形成されている。そして、ソース領域とドレイン領域との間の活性領域ＡＮ１上およびＡＮ２上にゲート絶縁膜（図示しない）を介してゲート電極Ｇ１が形成されている。
【００３０】
ゲート電極Ｇ１は、活性領域ＡＮ１、ＡＮ２、ＡＰ１およびＡＰ２のそれぞれが延在するｙ方向に交差するｘ方向に延在している。活性領域ＡＮ１上およびＡＮ２上に形成されたゲート電極Ｇ１と、当該ゲート電極Ｇ１を挟むように活性領域ＡＮ１内およびＡＮ２内のそれぞれに形成されたソース・ドレイン領域とによりｎチャネル型ＭＯＳＦＥＴが構成されている。同様に、活性領域ＡＰ１上およびＡＰ２上に形成されたゲート電極Ｇ１と、当該ゲート電極Ｇ１を挟むように活性領域ＡＰ１内およびＡＰ２内のそれぞれに形成されたソース・ドレイン領域によりｐチャネル型ＭＯＳＦＥＴが形成されている。
【００３１】
例えば、ＳＲＡＭのメモリセルＭＣにおいて、活性領域ＡＮ１に形成されているソース領域およびドレイン領域と２本のゲート電極Ｇ１により、駆動用ＭＯＳＦＥＴＱＤ１および転送用ＭＯＳＦＥＴＱＴ１が同一の活性領域ＡＮ１上に形成されている。同様に、活性領域ＡＮ２に形成されているソース領域およびドレイン領域とゲート電極Ｇ１により、駆動用ＭＯＳＦＥＴＱＤ２および転送用ＭＯＳＦＥＴＱＴ２が同一の活性領域ＡＮ２上に形成されている。また、活性領域ＡＰ１に形成されているソース領域およびドレイン領域とゲート電極Ｇ１により、負荷用ＭＯＳＦＥＴＱＰ１が形成されている。同様に、活性領域ＡＰ２に形成されているソース領域およびドレイン領域とゲート電極Ｇ１により、負荷ＭＯＳＦＥＴＱＰ２が形成されている。
【００３２】
ｐチャネル型ＭＯＳＦＥＴである負荷用ＭＯＳＦＥＴＱＰ１、ＱＰ２においては、ゲート電極Ｇ１内にＢ（ホウ素）などのｐ型不純物が導入されており、ｎチャネル型ＭＯＳＦＥＴである転送用ＭＯＳＦＥＴＱＴ１、ＱＴ２、駆動用ＭＯＳＦＥＴＱＤ１およびＱＤ２においては、ゲート電極Ｇ１内にＰ（リン）またはＡｓ（ヒ素）などのｎ型不純物が導入されている。つまり、活性領域ＡＰ１上およびＡＰ２上のゲート電極Ｇ１内にはＢ（ホウ素）などのｐ型不純物が導入されており、活性領域ＡＮ１上およびＡＮ２上のゲート電極Ｇ１内には、Ｐ（リン）またはＡｓ（ヒ素）などのｎ型不純物が導入されている。
【００３３】
ｘ方向において隣り合うメモリセルＭＣは、転送用ＭＯＳＦＥＴＱＴ１またはＱＴ２を構成するゲート電極Ｇ１を共有している。また、ｙ方向において隣り合うメモリセルＭＣは、活性領域ＡＮ１、ＡＮ２を共有しており、さらに活性領域ＡＰ１またはＡＰ２を共有している。なお、活性領域ＡＮ１、ＡＮ２はｘ方向、つまりゲート幅方向において、活性領域ＡＰ１、ＡＰ２よりも広い幅を有している。
【００３４】
活性領域ＡＮ１、ＡＮ２、ＡＰ１、ＡＰ２およびゲート電極Ｇ１にはコンタクトプラグが接続されている。活性領域ＡＰ１、ＡＰ２は、それぞれのｙ方向の両端においてシェアードコンタクトプラグによりゲート電極Ｇ１と電気的に接続されている。シェアードコンタクトプラグは、ゲート電極Ｇ１と活性領域ＡＰ１またはＡＰ２とに跨るコンタクトプラグである。
【００３５】
ここで、本実施の形態の特徴として、図２において破線で示す領域内の支持基板（図示しない）には、ｐ型、つまり第１導電型の不純物が比較的高い濃度で注入されることで、拡散層Ｄ２が形成されている。
【００３６】
支持基板である半導体基板（図示しない）内であって、当該半導体基板の上面近傍に形成された拡散層Ｄ２は、１つのメモリセルＭＣ内において、転送用ＭＯＳＦＥＴＱＴ１を構成する一対のソース・ドレイン領域のうち、一方のソース・ドレイン領域であって、隣り合う駆動用ＭＯＳＦＥＴＱＤ１側のソース・ドレイン領域と平面視において重なる位置に形成されている。また、拡散層Ｄ２は、１つのメモリセルＭＣ内において、転送用ＭＯＳＦＥＴＱＴ２を構成する一対のソース・ドレイン領域のうち、一方のソース・ドレイン領域であって、隣り合う駆動用ＭＯＳＦＥＴＱＤ２側のソース・ドレイン領域と平面視において重なる位置に形成されている。
【００３７】
つまり、拡散層Ｄ２は、転送用ＭＯＳＦＥＴＱＴ１およびＱＴ２のソース・ドレイン領域のうち、蓄積ノードＡまたはＢ（図１参照）に接続されたソース・ドレイン領域の直下に形成されている。拡散層Ｄ２が形成された領域以外の領域、つまり、例えばデータ線ＤＬ１若しくはＤＬ２（図１参照）に接続されている方の転送用ＭＯＳＦＥＴＱＴ１、ＱＴ２のソース・ドレイン領域の直下の領域、または駆動用ＭＯＳＦＥＴＱＤ１、ＱＤ２のソース・ドレイン領域の直下の領域の支持基板の不純物濃度は、拡散層Ｄ２よりも低い。
【００３８】
言い換えれば、転送用ＭＯＳＦＥＴの蓄積ノード側のソース・ドレイン領域の近傍の半導体基板ＳＢ内の拡散層Ｄ２はｐ型不純物濃度が高く、転送用ＭＯＳＦＥＴのデータ線側のソース・ドレイン領域の近傍の半導体基板ＳＢ内の拡散層Ｄ３（図３参照）はｐ型不純物濃度が低い。このように、拡散層Ｄ２は、転送用ＭＯＳＦＥＴＱＴ１またはＱＴ２を構成するゲート電極Ｇ１の直下から、当該転送用ＭＯＳＦＥＴＱＴ１またはＱＴ２と隣り合う駆動用ＭＯＳＦＥＴＱＤ１またはＱＤ２との境界までの領域に亘って、転送用ＭＯＳＦＥＴＱＴ１またはＱＴ２のゲート電極Ｇ１に沿うように形成されている。
【００３９】
高濃度のｐ型不純物を含む拡散層Ｄ２を有する本実施の形態の半導体素子の構造について、以下に図３を用いて説明する。図３には、図２に示すｙ方向に並ぶ転送用ＭＯＳＦＥＴＱＴ２および駆動用ＭＯＳＦＥＴＱＤ２のゲート長方向における断面図を示している。図３では、図の左側から順に２個の転送用ＭＯＳＦＥＴＱＴ２を形成する転送用ＭＯＳＦＥＴ領域１Ａ、および駆動用ＭＯＳＦＥＴＱＤ２を形成する駆動用ＭＯＳＦＥＴ領域１Ｂを示している。なお、図３の右側の図示していない領域にはさらに駆動用ＭＯＳＦＥＴＱＤ２が形成されており、駆動用ＭＯＳＦＥＴＱＤ２も転送用ＭＯＳＦＥＴＱＴ２と同様にｙ方向において２個並んで配置されている。
【００４０】
転送用ＭＯＳＦＥＴ領域１Ａはｙ方向において並ぶ２個の転送用ＭＯＳＦＥＴＱＴ２を含む領域であり、駆動用ＭＯＳＦＥＴ領域１Ｂはｙ方向において並ぶ２個の駆動用ＭＯＳＦＥＴＱＤ２を含む領域である。なお、図３では駆動用ＭＯＳＦＥＴ領域１Ｂに形成された２個の駆動用ＭＯＳＦＥＴＱＤ２のうち１個のみを示している。転送用ＭＯＳＦＥＴ領域１Ａおよび駆動用ＭＯＳＦＥＴ領域１Ｂは、ｙ方向において交互に複数並んで存在している。
【００４１】
図３に示すように、本実施の形態の半導体装置は、支持基板である半導体基板ＳＢ、半導体基板ＳＢ上のＢＯＸ膜ＢＸ、およびＢＯＸ膜上の半導体層であるＳＯＩ層ＳＬからなるＳＯＩ基板を有している。半導体基板ＳＢは例えば５００μｍ〜７００μｍ程度の厚さを有し、例えば７５０Ωｃｍ以上の高い抵抗を有する単結晶シリコン基板である。半導体基板ＳＢは、グランド電位に接続されていてもよい。ＢＯＸ膜ＢＸは例えば酸化シリコン膜からなり、その膜厚は５０ｎｍ以下である。ここでは、ＢＯＸ膜の膜厚は１０ｎｍである。ＳＯＩ層ＳＬは１〜１０Ωｃｍ程度の抵抗を有する単結晶シリコンからなる半導体層である。
【００４２】
ＳＯＩ基板上の転送用ＭＯＳＦＥＴ領域１Ａには転送用ＭＯＳＦＥＴＱＴ２が２個並んで形成されており、駆動用ＭＯＳＦＥＴ領域１Ｂには駆動用ＭＯＳＦＥＴＱＤ２が形成されており、隣り合うＭＯＳＦＥＴ同士はそれぞれのソース・ドレイン領域を共有している。駆動用ＭＯＳＦＥＴＱＤ２および転送用ＭＯＳＦＥＴＱＴ２はいずれもＳＯＩ層ＳＬ上にゲート絶縁膜ＧＦを介して形成されたゲート電極Ｇ１を有している。ゲート絶縁膜ＧＦは例えば酸化シリコン膜からなり、ゲート電極Ｇ１は例えばポリシリコン膜からなる。ゲート電極Ｇ１の側壁は、酸化シリコン膜および窒化シリコン膜の積層構造を有するサイドウォールＳＷにより覆われている。
【００４３】
ゲート電極Ｇ１の直下のＳＯＩ層ＳＬ、つまりシリコン層は各ＭＯＳＦＥＴの駆動時に電流が流れるチャネル領域であり、当該チャネル領域を挟むように、ゲート電極Ｇ１の横のＳＯＩ層ＳＬ内には一対のソース・ドレイン領域が形成されている。一対のソース・ドレイン領域のそれぞれは、ｎ型の半導体層であり比較的不純物濃度が低いエクステンション領域ＥＸと、ｎ型の半導体層でありエクステンション領域ＥＸよりも不純物濃度が高い拡散層Ｄ１とを有している。このようにソース・ドレイン領域は、高濃度および低濃度の不純物拡散領域を含むＬＤＤ（Lightly Doped Drain）構造を有している。
【００４４】
エクステンション領域ＥＸおよび拡散層Ｄ１にはｎ型、つまり第２導電型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））が打ち込まれている。エクステンション領域ＥＸは拡散層Ｄ１よりも上記チャネル領域に近い領域に形成されている。つまり、エクステンション領域ＥＸの形成位置は拡散層Ｄ１の形成位置よりもゲート電極Ｇ１に近い。
【００４５】
ゲート絶縁膜ＧＦ、ゲート電極Ｇ１およびサイドウォールＳＷから露出するＳＯＩ層ＳＬ上、つまり拡散層Ｄ１上には、エピタキシャル成長法により積上げられたエピタキシャル層ＥＰが形成されている。エピタキシャル層ＥＰ内にも、高濃度のｎ型不純物が打ち込まれて拡散層Ｄ１が形成されている。また、エピタキシャル層ＥＰの上面およびゲート電極Ｇ１の上面にはシリサイド層Ｓ１が形成されている。シリサイド層Ｓ１は例えばＣｏＳｉ（コバルトシリサイド）からなる。
【００４６】
駆動用ＭＯＳＦＥＴＱＤ２、転送用ＭＯＳＦＥＴＱＴ２を覆うように、ＳＯＩ基板上には絶縁膜ＥＳおよび層間絶縁膜ＣＬが順に積層されている。また、層間絶縁膜ＣＬおよび絶縁膜ＥＳを貫通するように複数のコンタクトホールが形成され、当該複数のコンタクトホール内には、コンタクトプラグＣＤ、ＣＮまたはＣＰが接続されている。絶縁膜ＥＳは例えば窒化シリコン膜からなり、コンタクトホール形成の際にエッチングストッパ膜として機能する。層間絶縁膜ＣＬは例えば酸化シリコン膜からなり、その上面はコンタクトプラグＣＤ、ＣＮおよびＣＰのそれぞれの上面と同じ高さにおいて平坦化されている。
【００４７】
コンタクトプラグＣＤ、ＣＮおよびＣＰはいずれも同様の構造を有する柱状の導体であり、例えば、コンタクトホール内の側壁および底面を覆うバリア導体膜と、コンタクトホール内に当該バリア導体膜を介して形成され、コンタクトホールを完全に埋め込む主導体膜とからなる。バリア導体膜は例えばＴｉ（チタン）またはＴｉＮ（窒化チタン）を含み、主導体膜は例えばＷ（タングステン）からなる。図３では、コンタクトプラグＣＤ、ＣＮおよびＣＰはいずれもシリサイド層Ｓ１およびエピタキシャル層ＥＰを介して各ＭＯＳＦＥＴのソース・ドレイン領域に接続されている。なお、図２に示すように、他の活性領域のソース・ドレイン領域およびゲート電極Ｇ１にもコンタクトプラグが接続されている。
【００４８】
図３に示すように、ｙ方向において並ぶ転送用ＭＯＳＦＥＴＱＴ２同士が共有するソース・ドレイン領域に接続されたコンタクトプラグＣＤは、図１に示すデータ線ＤＬ２（図１参照）に接続されている。また、ｙ方向において並ぶ転送用ＭＯＳＦＥＴＱＴ２および駆動用ＭＯＳＦＥＴＱＤ２が共有するソース・ドレイン領域に接続されたコンタクトプラグＣＮは、蓄積ノードＢ（図１参照）に接続されている。また、駆動用ＭＯＳＦＥＴＱＤ２のソース・ドレイン領域であって、コンタクトプラグＣＤが接続されていない方のソース・ドレイン領域には、コンタクトプラグＣＰが接続されている。コンタクトプラグＣＰは、図１に示す基準電圧（Ｖｓｓ)に接続されている。
【００４９】
層間絶縁膜ＣＬ、コンタクトプラグＣＤ、ＣＮおよびＣＰの上には、例えばＳｉＯＣからなる層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬには、コンタクトプラグＣＤ、ＣＮおよびＣＰのそれぞれの上面を露出する複数の配線溝が形成されており、各配線溝内には配線Ｍ１が形成されている。配線Ｍ１は例えば配線溝内の側壁および底面を覆うバリア導体膜と、配線溝内に当該バリア導体膜を介して形成され、配線溝を完全に埋め込む主導体膜とからなる。このバリア導体膜は例えばＴａ（タンタル）またはＴａＮ（窒化タンタル）を含み、主導体膜は例えばＣｕ（銅）からなる。配線Ｍ１はコンタクトプラグＣＤ、ＣＮまたはＣＰに接続されている。
【００５０】
半導体基板ＳＢ内であって、半導体基板ＳＢの上面近傍には、比較的低濃度のｐ型不純物（例えばＢ（ホウ素））が打ち込まれた拡散層であるＰウエルＷＬが形成されている。ＰウエルＷＬのｐ型不純物の濃度は、例えば１０１６／ｃｍ３程度である。なお、ここでは転送用ＭＯＳＦＥＴ領域１Ａおよび駆動用ＭＯＳＦＥＴ領域１Ｂに亘って半導体基板ＳＢの上面近傍に一様にＰウエルを形成しているが、転送用ＭＯＳＦＥＴ領域１Ａと駆動用ＭＯＳＦＥＴ領域１ＢとではＰウエルの濃度または不純物の注入深さなどを変えてもよい。
【００５１】
ここで、本実施の形態の半導体装置の特徴として、半導体基板ＳＢ内であって、半導体基板ＳＢの上面近傍には、ｐ型不純物（例えばＢ（ホウ素））が比較的高い濃度で打ち込まれることで、ｐ型の拡散層Ｄ２が形成されている。また、半導体基板ＳＢ内であって、半導体基板ＳＢの上面近傍には、ｐ型不純物（例えばＢ（ホウ素））が比較的低い濃度で打ち込まれることで、ｐ型の拡散層Ｄ３が形成されている。拡散層Ｄ２のｐ型不純物の濃度は例えば１０１８／ｃｍ３以上、１０１９／ｃｍ３以下である。拡散層Ｄ３のｐ型不純物の濃度は例えば１０１７／ｃｍ３以上、１０１８／ｃｍ３未満である。
【００５２】
拡散層Ｄ２、Ｄ３は、ＰウエルＷＬに比べ、半導体基板ＳＢの主面から浅い位置に形成されている。つまり、ＰウエルＷＬは拡散層Ｄ２、Ｄ３よりも形成深さが深い。また、上記のようにＰウエルＷＬのｐ型不純物の濃度は拡散層Ｄ２、Ｄ３よりも低い。また、拡散層Ｄ２のｐ型不純物の濃度は拡散層Ｄ３よりも高い。
【００５３】
拡散層Ｄ２、Ｄ３は転送用ＭＯＳＦＥＴＱＴ２の直下に形成されており、拡散層Ｄ３は駆動用ＭＯＳＦＥＴＱＤ２の直下にも形成されている。転送用ＭＯＳＦＥＴＱＴ２の直下において、ｙ方向における拡散層Ｄ２と拡散層Ｄ３との境界はゲート電極Ｇ１の直下にある。ここでは、ｙ方向におけるゲート電極Ｇ１の中心の直下に拡散層Ｄ２と拡散層Ｄ３との境界が存在している。
【００５４】
つまり、半導体基板ＳＢの上面近傍の半導体基板ＳＢ内には、転送用ＭＯＳＦＥＴＱＴ２のゲート長方向において、ゲート電極Ｇ１の直下の領域を境界として並ぶ第１領域および第２領域が存在し、第１領域には拡散層Ｄ２が形成され、第２領域には拡散層Ｄ３が形成されている。これにより、第１領域および第２領域のそれぞれのｐ型不純物の濃度は異なるものとなっている。つまり、第１領域は比較的高濃度のｐ型半導体領域であり、第２領域は比較的低濃度のｐ型半導体領域である。
【００５５】
拡散層Ｄ２は、転送用ＭＯＳＦＥＴＱＴ２を構成する一対のソース・ドレイン領域のうち、蓄積ノードＢ（図１参照）に接続されたソース・ドレイン領域の直下に形成されており、拡散層Ｄ３は、他方のソース・ドレイン領域であって、データ線ＤＬ２（図１参照）に接続されたソース・ドレイン領域の直下に形成されている。つまり、転送用ＭＯＳＦＥＴＱＴ２のゲート電極Ｇ１の一方のソース・ドレイン領域の直下に拡散層Ｄ２が形成され、当該ソース・ドレイン領域にはコンタクトプラグＣＮが接続されており、他方のソース・ドレイン領域の直下に拡散層Ｄ３が形成され、当該ソース・ドレイン領域にはコンタクトプラグＣＤが接続されている。
【００５６】
このように、転送用ＭＯＳＦＥＴＱＴ２を構成する一対のソース・ドレイン領域の直下の半導体基板ＳＢには、不純物濃度が異なる拡散層Ｄ２、Ｄ３がそれぞれ形成されている。つまり、転送用ＭＯＳＦＥＴＱＴ２の直下の半導体基板ＳＢにはｐ型の半導体層が形成されており、ゲート電極Ｇ１の直下を対称軸として、ゲート長方向における当該ｐ型の半導体層の不純物濃度が非対称となっている。
【００５７】
また、図１に示すように転送用ＭＯＳＦＥＴＱＴ２と対になっている転送用ＭＯＳＦＥＴＱＴ１も、上述した転送用ＭＯＳＦＥＴＱＴ２と同様の構造を有している。つまり、図示は省略するが、転送用ＭＯＳＦＥＴＱＴ１を構成するソース・ドレイン領域のうち、蓄積ノードＡに接続されたソース・ドレイン領域の直下の半導体基板の上面には高い不純物濃度を有するｐ型の拡散層が形成されており、一方のソース・ドレイン領域の直下の半導体基板の上面に形成されたｐ型の拡散層は、当該不純物濃度よりも低い不純物濃度を有している。
【００５８】
また、ここでは、転送用ＭＯＳＦＥＴ領域１Ａおよび駆動用ＭＯＳＦＥＴ領域１Ｂにおいて、転送用ＭＯＳＦＥＴＱＴ２および駆動用ＭＯＳＦＥＴＱＤ２は、ＢＯＸ膜ＢＸを介して半導体基板ＳＢと絶縁されている。つまり、ＢＯＸ膜ＢＸを貫通するプラグなどを介して拡散層Ｄ２と駆動用ＭＯＳＦＥＴＱＴ２とが電気的に接続されるような構成を有していない。すなわち、拡散層Ｄ２は回路を構成しておらず、ＳＯＩ層ＳＬとは絶縁されている。
【００５９】
図１を用いて上述したように、図３に示す転送用ＭＯＳＦＥＴＱＴ２のチャネル領域では、ＳＲＡＭの書き込み動作の際、蓄積ノードＢ（図１参照）側からデータ線ＤＬ２（図１参照）側に向かって電流が流れる。つまり、蓄積ノードＢにコンタクトプラグＣＮを介して接続された活性領域がソース領域となり、データ線ＤＬ２にコンタクトプラグＣＤを介して接続された活性領域がドレイン領域となる。
【００６０】
また、ＳＲＡＭに記憶された情報の読み出し動作において、転送用ＭＯＳＦＥＴＱＴ２のチャネル領域では上記とは逆方向に電流が流れる。すなわち、読み出し動作の際には、データ線ＤＬ２側から蓄積ノードＢ側に向かって電流が流れる。つまり、データ線ＤＬ２にコンタクトプラグＣＤを介して接続された活性領域がソース領域蓄積となり、蓄積ノードＢにコンタクトプラグＣＮを介して接続された活性領域がドレイン領域となる。
【００６１】
ここで、ＳＲＡＭにおいては、装置の微細化および駆動電圧の低電圧化により、ＳＲＡＭに対する情報の書き込みの性能、および読み出し時における記憶情報の非破壊性能の低下が顕著となる問題がある。つまり、駆動電圧が低く過ぎると、書き込み時にＳＲＡＭに情報を書き込むことができない場合がある。また、駆動電圧が低くなり電流が小さくなると、読み出し時に記憶情報が破壊される虞がある。
【００６２】
上記の問題は、ＳＲＡＭを構成する転送用ＭＯＳＦＥＴのしきい値電圧を調整することにより改善することが可能である。すなわち、書き込み動作においては、駆動電圧が低くても、転送用ＭＯＳＦＥＴのしきい値電圧が低ければ、情報の書き込みをより確実に行うことができる。また、読み出し動作においては、駆動電圧が低くても、転送用ＭＯＳＦＥＴのしきい値電圧が高ければ、記憶情報の破壊を回避しつつ、情報を読み出すことができる。このように、駆動電圧を低くすることによる書き込みの失敗、および読み出し時の情報の破壊を防ぐことができれば、ＳＲＡＭの省電力化および微細化が可能となるため、半導体装置の性能を向上させることができる。
【００６３】
本実施の形態では、以下の２点の特性を利用して、書き込み時および読み出し時において転送用ＭＯＳＦＥＴのしきい値電圧の高さを変化させることを可能としている。つまり、書き込みまたは読み出しの動作によって転送用ＭＯＳＦＥＴの電流が流れる向きが入れ替わる点と、ＭＯＳＦＥＴのしきい値電圧がチャネル領域近傍の不純物濃度によって変化し、このしきい値電圧の変化には、ソース領域の近傍の半導体層の不純物濃度が支配的に影響する点とを利用する。なお、しきい値電圧の変化についてソース領域が支配的であるということは、つまり、ドレイン領域の近傍の半導体層の不純物濃度はＭＯＳＦＥＴのしきい値電圧にあまり影響しないということである。
【００６４】
ＳＲＡＭの読み出し時においては、高濃度の拡散層Ｄ２の直上に位置し、蓄積ノードＢに接続された拡散層Ｄ１を含む半導体領域がソース領域となる。この場合、ソース領域の近傍に不純物濃度が高い拡散層Ｄ２が形成されていることにより、転送用ＭＯＳＦＥＴＱＴ２のしきい値電圧が高くなる。これは、チャネルの不純物濃度が高くなるとＭＯＳＦＥＴのしきい値電圧が高くなる特性を利用したものである。
【００６５】
不純物濃度が高い拡散層Ｄ２がＢＯＸ膜ＢＸを介してソース領域の下に存在していたとしても、ＢＯＸ膜ＢＸの膜厚が小さければ、転送用ＭＯＳＦＥＴＱＴ２のしきい値電圧は拡散層Ｄ２の影響を受ける。このため本実施の形態では、拡散層Ｄ２の存在により転送用ＭＯＳＦＥＴＱＴ２のしきい値電圧を高めるため、ＢＯＸ膜ＢＸの膜厚を５０ｎｍ以下としている。
【００６６】
このように、読み出し時の転送用ＭＯＳＦＥＴＱＴ２のしきい値電圧が高くなるため、データ線ＤＬ２に印加される電圧の値が小さくても、ＳＲＡＭが記憶した情報を破壊することなく読み出すことができる。
【００６７】
また、ＳＲＡＭの書き込み時においては、低濃度の拡散層Ｄ３の直上に位置し、データ線ＤＬ２に接続された拡散層Ｄ１を含む半導体領域がソース領域となる。この場合、ソース領域の近傍には拡散層Ｄ２のような不純物濃度が高い拡散層が形成されていないため、転送用ＭＯＳＦＥＴＱＴ２のしきい値電圧は低くなる。
【００６８】
このように、書き込み時の転送用ＭＯＳＦＥＴＱＴ２のしきい値電圧が低くなるため、蓄積ノードＢに印加される電圧、つまり電源電圧Ｖｄｄの値が小さくても、ＳＲＡＭに情報を書き込むことができる。つまり、駆動電圧が低くなり、電流が小さくなることに起因して、ＳＲＡＭに対し情報を書き込みにくくなることを防ぐことができる。
【００６９】
本実施の形態では上記のように、駆動電圧を低くすることによる書き込みの失敗、および読み出し時の情報の破壊を防ぐことができるため、ＳＯＩ基板上に形成したＳＲＡＭの動作を安定させることができ、ＳＲＡＭの省電力化および微細化が可能となる。したがって、半導体装置の性能を向上させることができる。なお、ここでは転送用ＭＯＳＦＥＴＱＴ２について説明したが、図３に示していない転送用ＭＯＳＦＥＴＱＴ１（図１および図２参照）についても同様である。
【００７０】
次に、本実施の形態の半導体装置の製造方法について、図４〜図１６を用いて説明する。図４〜図１６は本実施の形態の半導体装置の製造方法を示す断面図であり、図３と同じ位置の断面を示すものである。
【００７１】
まず、図４に示すように、上方にＢＯＸ膜ＢＸおよびＳＯＩ層ＳＬが順に積層された半導体基板ＳＢを準備する。半導体基板ＳＢはＳｉ（シリコン）からなる支持基板であり、半導体基板ＳＢ上のＢＯＸ膜ＢＸは酸化シリコン膜であり、ＢＯＸ膜ＢＸ上のＳＯＩ層ＳＬは１〜１０Ωｃｍ程度の抵抗を有する単結晶シリコンからなる層である。本実施の形態ではＢＯＸ膜ＢＸの膜厚は５０ｎｍ以下である必要があるため、ここでは例として、当該膜厚を１０ｎｍとしている。
【００７２】
半導体基板ＳＢ、ＢＯＸ膜ＢＸおよびＳＯＩ層ＳＬからなるＳＯＩ基板はＳＩＭＯＸ（Silicon Implanted Oxide）法で形成することができる。つまり、Ｓｉ（シリコン）からなる半導体基板ＳＢの主面に高いエネルギーでＯ２（酸素）をイオン注入し、その後の熱処理でＳｉ（シリコン）と酸素とを結合させ、半導体基板の表面よりも少し深い位置に埋込み酸化膜（ＢＯＸ膜）を形成することで、ＳＯＩ基板を形成することができる。また、ＳＯＩ基板は、表面に酸化膜を形成した半導体基板ＳＢと、もう１枚のＳｉ（シリコン）からなる半導体基板とを高熱および圧力を加えることで接着して貼り合わせた後、片側のシリコン層を研磨して薄膜化することで形成することもできる。
【００７３】
次に、図示していない領域において、周知の方法を用いて素子分離領域を形成する。素子分離領域は、ＳＯＩ基板の上面を開口する溝であって、ＢＯＸ膜ＢＸの上面または半導体基板ＳＢの途中深さまで達する溝内に埋め込まれた絶縁膜からなる。
【００７４】
次に、半導体基板ＳＢにｐ型の不純物（例えばＢ（ホウ素））をイオン注入法により比較的低い濃度で打ち込むことで、半導体基板ＳＢの上面から半導体基板ＳＢの比較的深い領域に亘ってＰウエルＷＬを形成する。なお、図示していないｐチャネル型のＭＯＳＦＥＴである負荷用ＭＯＳＦＥＴの形成領域にはＰウエルを形成せず、ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を低濃度で打ち込んだＮウエルを形成する。ＰウエルＷＬのｐ型不純物（例えばＢ（ホウ素））の濃度は例えば１０１６／ｃｍ３程度である。
【００７５】
次に、図５に示すように、半導体基板ＳＢにｐ型の不純物（例えばＢ（ホウ素））をイオン注入法により比較的低い濃度で打ち込むことで、半導体基板ＳＢの上面から半導体基板ＳＢの比較的浅い領域に亘って拡散層Ｄ３を形成する。拡散層Ｄ３は転送用ＭＯＳＦＥＴ領域１Ａおよび駆動用ＭＯＳＦＥＴ領域１Ｂにおいて、ＰウエルＷＬよりも浅い深さで形成される。拡散層Ｄ３のｐ型不純物の濃度は例えば１０１７／ｃｍ３以上、１０１８／ｃｍ３未満ある。なお、このイオン注入工程は、フォトレジストパターンなどのマスクにより、ｐチャネル型のＭＯＳＦＥＴである負荷用ＭＯＳＦＥＴの形成領域を覆った状態で行う。
【００７６】
次に、図６に示すように、周知のフォトリソグラフィ技術を用いて、ＳＯＩ基板上にフォトレジストパターンＲＰ１を形成を形成する。フォトレジストパターンＲＰ１は、後の工程で形成する転送用ＭＯＳＦＥＴのゲート電極と平面視において重なる領域から、当該ゲート電極と、後の工程で当該転送用ＭＯＳＦＥＴに隣接して形成する駆動用ＭＯＳＦＥＴのゲート電極との中間の領域までの範囲を露出する膜である。すなわち、フォトレジストパターンＲＰ１は、後の工程で転送用ＭＯＳＦＥＴ領域１Ａに形成する２個の転送用ＭＯＳＦＥＴのそれぞれのゲート電極の間の領域を覆い、さらに駆動用ＭＯＳＦＥＴ領域１Ｂ全体を覆う膜である。
【００７７】
言い換えれば、フォトレジストパターンＲＰ１の開口部は、転送用ＭＯＳＦＥＴ領域１Ａにおいて後にゲート電極を形成する領域から、転送用ＭＯＳＦＥＴ領域１Ａと駆動用ＭＯＳＦＥＴ領域１Ｂとの境界までの領域を露出している。つまり、フォトレジストパターンＲＰ１は、後の工程で形成する転送用ＭＯＳＦＥＴのソース・ドレイン領域の一方と平面視において重なる領域を露出するように開口している。フォトレジストパターンＲＰ１の開口部内に露出される領域は、図２に示す破線に囲まれた範囲内である。
【００７８】
続いて、フォトレジストパターンＲＰ１をマスクとして、半導体基板ＳＢにｐ型の不純物（例えばＢ（ホウ素））をイオン注入法により比較的高い濃度で打ち込むことで、半導体基板ＳＢの上面から半導体基板ＳＢの比較的浅い領域に亘って拡散層Ｄ２を形成する。拡散層Ｄ２は転送用ＭＯＳＦＥＴ領域１Ａにおいて、ＰウエルＷＬよりも浅い深さで形成される。拡散層Ｄ２のｐ型不純物の濃度は例えば１０１８／ｃｍ３以上、１０１９／ｃｍ３以下ある。つまり、拡散層Ｄ２は拡散層Ｄ３よりも高い不純物濃度を有している。
【００７９】
次に、図７に示すように、フォトレジストパターンＲＰ１を除去した後、ＳＯＩ層ＳＬ上に熱酸化法またはＣＶＤ（Chemical Vapor Deposition）法などを用いて酸化シリコン膜を形成する。その後、前記酸化シリコン膜上に、ＣＶＤ法などを用いてポリシリコン膜および窒化シリコン（Ｓｉ３Ｎ４）膜を順次形成した後、フォトリソグラフィ技術およびドライエッチング法を用いて窒化シリコン膜をパターニングすることで、窒化シリコン膜からなる絶縁膜ＨＭを形成する。続いて、絶縁膜ＨＭをハードマスクとして用い、ドライエッチング法により前記ポリシリコン膜および前記酸化シリコン膜をパターニングする。これにより、ＳＯＩ層ＳＬ上に、前記酸化シリコン膜からなるゲート絶縁膜ＧＦを形成し、ゲート絶縁膜ＧＦ上に前記ポリシリコン膜からなるゲート電極Ｇ１を形成する。
【００８０】
なお、ゲート電極Ｇ１を構成するポリシリコン膜は、Ｐ（リン）またはＡｓ（ヒ素）などのｎ型の不純物をイオン注入することなどにより、低抵抗のｎ型半導体膜（ドープトポリシリコン膜）とされている。また、前記ポリシリコン膜は、成膜時にはアモルファスシリコン膜であったものを、成膜後（イオン注入後）の熱処理により多結晶シリコン膜に変えることもできる。ここでは、転送用ＭＯＳＦＥＴ領域１Ａでは、ゲート絶縁膜ＧＦ、ゲート電極Ｇ１および絶縁膜ＨＭを、拡散層Ｄ２および拡散層Ｄ３の境界の直上に形成する。
【００８１】
次に、図８に示すように、ＳＯＩ層ＳＬの上面、絶縁膜ＨＭおよびゲート電極Ｇ１を覆うように、例えばＣＶＤ法を用いて酸化シリコン膜Ｏ１および窒化シリコン（Ｓｉ３Ｎ４）膜Ｎ１を順に堆積して積層膜を形成する。その後、ＲＩＥ（Reactive Ion Etching）法などにより異方性エッチングを行うことで酸化シリコン膜Ｏ１および窒化シリコン膜Ｎ１からなる当該積層膜を一部除去し、ＳＯＩ層ＳＬの上面および絶縁膜ＨＭの上面を露出させる。これにより、ゲート電極Ｇ１の側壁には、酸化シリコン膜Ｏ１および窒化シリコン膜Ｎ１からなるサイドウォール状の積層膜が自己整合的に形成される。
【００８２】
ここで、酸化シリコン膜Ｏ１はサイドウォール形成用の絶縁膜であり、窒化シリコン膜Ｎ１は、後の工程でゲート電極から離間した位置にエピタキシャル層、つまり選択成長層を形成するために用いられるダミーサイドウォールを構成する絶縁膜である。つまり、酸化シリコン膜Ｏ１および窒化シリコン膜Ｎ１からなる積層膜はダミーサイドウォールを構成し、完成した半導体装置には、酸化シリコン膜Ｏ１は残るが窒化シリコン膜Ｎ１は残らない。なお、ゲート電極Ｇ１およびそれに隣接するダミーサイドウォールは、それらの直下に形成された拡散層Ｄ２を平面視において完全には覆っていない。
【００８３】
次に、図９に示すように、ゲート電極Ｇ１、酸化シリコン膜Ｏ１および窒化シリコン膜Ｎ１から露出しているＳＯＩ層ＳＬの上面に、エピタキシャル成長法を用いて、主にＳｉ（シリコン）からなるエピタキシャル層ＥＰを形成する。これにより、ゲート電極Ｇ１、酸化シリコン膜Ｏ１および窒化シリコン膜Ｎ１を含む構造体に対するｙ方向における横の領域には、ＳＯＩ層ＳＬよりも上面の高さが高いシリコン層であるエピタキシャル層ＥＰが形成される。エピタキシャル層ＥＰはゲート電極Ｇ１の側壁から離間した位置に、２０〜５０ｎｍの膜厚で形成される。
【００８４】
なお、ゲート電極Ｇ１の横にエピタキシャル層ＥＰを形成するのは、ＳＯＩ層ＳＬの膜厚が極端に薄いことに起因している。つまり、エピタキシャル層ＥＰを形成する理由の一つは、シリサイド層を形成する際に、ソース・ドレイン領域を構成するＳＯＩ層ＳＬ厚を補う必要があるためである。
【００８５】
次に、図１０に示すように、ウェットエッチング法を用いて、ゲート電極Ｇ１の上部の絶縁膜ＨＭおよびダミーサイドウォール形成用の絶縁膜である窒化シリコン膜Ｎ１を除去する。
【００８６】
次に、図１１に示すように、ゲート電極Ｇ１をマスクとして、イオン注入法を用いてｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を比較的低い濃度でＳＯＩ層ＳＬに打ち込むことにより、ゲート電極Ｇ１およびゲート絶縁膜ＧＦの横に露出しているＳＯＩ層ＳＬおよびエピタキシャル層ＥＰの上面にエクステンション領域ＥＸを形成する。エクステンション領域ＥＸはゲート電極Ｇ１の直下のＳＯＩ層ＳＬの上面の一部には形成されない。また、このイオン注入工程で打ち込まれる不純物イオンは膜厚５ｎｍ程度の酸化シリコン膜Ｏ１を透過するため、酸化シリコン膜Ｏ１の直下のＳＯＩ層ＳＬにもエクステンション領域ＥＸは形成される。
【００８７】
次に、図１２に示すように、例えばＣＶＤ法を用いて、ゲート電極Ｇ１、酸化シリコン膜Ｏ１、ＳＯＩ層ＳＬおよびエピタキシャル層ＥＰのそれぞれの露出した表面を覆うように、窒化シリコン膜Ｎ２を形成する。その後、ＲＩＥ法などにより異方性エッチングを行うことで窒化シリコン膜Ｎ２を一部除去し、ゲート電極Ｇ１およびエピタキシャル層ＥＰのそれぞれの上面を露出させる。これにより、ゲート電極Ｇ１の側壁には、酸化シリコン膜Ｏ１を介して窒化シリコン膜Ｎ２が自己整合的に形成され、酸化シリコン膜Ｏ１および窒化シリコン膜Ｎ２からなるサイドウォールＳＷが形成される。
【００８８】
次に、図１３に示すように、ゲート電極Ｇ１およびサイドウォールＳＷをマスクとして、半導体基板ＳＢの上方からｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を比較的高い濃度でイオン注入することにより、ゲート電極Ｇ１、酸化シリコン膜Ｏ１および窒化シリコン膜Ｎ２から露出しているエピタキシャル層ＥＰ内およびＳＯＩ層ＳＬ内に拡散層Ｄ１を形成する。エクステンション領域ＥＸおよび拡散層Ｄ１はソース・ドレイン領域を構成する半導体領域である。前記ソース・ドレイン領域は、不純物が高濃度で導入された拡散層Ｄ１とゲート電極Ｇ１の直下のチャネル領域となるＳＯＩ層ＳＬとの間に、低濃度の不純物を含むエクステンション領域ＥＸが設けられたＬＤＤ構造を有している。つまり、拡散層Ｄ１の不純物濃度は、エクステンション領域ＥＸの不純物濃度よりも高い。
【００８９】
以上により、ゲート電極Ｇ１と、エクステンション領域ＥＸおよび拡散層Ｄ１からなるソース・ドレイン領域とを含むｎチャネル型のＭＯＳＦＥＴである転送用ＭＯＳＦＥＴＱＴ２および駆動用ＭＯＳＦＥＴＱＤ２を形成する。転送用ＭＯＳＦＥＴＱＴ２は転送用ＭＯＳＦＥＴ領域１Ａに形成され、駆動用ＭＯＳＦＥＴＱＤ２は駆動用ＭＯＳＦＥＴ領域１Ｂに形成される。
【００９０】
なお、図示しない他の領域には同様の構造の転送用ＭＯＳＦＥＴＱＴ１および駆動用ＭＯＳＦＥＴＱＤ１（図１および図２参照）が形成される。ｙ方向において隣り合う転送用ＭＯＳＦＥＴＱＴ１および駆動用ＭＯＳＦＥＴＱＤ１は互いのソース・ドレイン領域の一つを共有している。また、図示していない他の領域では、上記のｎチャネル型のＭＯＳＦＥＴと異なる導電型を有するｐチャネル型の負荷用ＭＯＳＦＥＴＱＰ１、ＱＰ２（図１および図２参照）も形成される。
【００９１】
ここで、転送用ＭＯＳＦＥＴＱＴ２の直下の半導体基板ＳＢ内であって、半導体基板ＳＢの上面近傍には、転送用ＭＯＳＦＥＴＱＴ２のゲート電極Ｇ１の直下の領域を境界として、ゲート長方向において拡散層Ｄ２と拡散層Ｄ３とが並んで形成されている。つまり、転送用ＭＯＳＦＥＴＱＴ２の直下の半導体基板ＳＢの上面において、当該転送用ＭＯＳＦＥＴＱＴ２の一対のソース・ドレイン領域のうちの一方の直下に拡散層Ｄ２が形成され、もう一方の直下に拡散層Ｄ３が形成されており、拡散層Ｄ２およびＤ３の境界はゲート電極Ｇ１のゲート長方向における中心の直下にある。
【００９２】
拡散層Ｄ２は、当該転送用ＭＯＳＦＥＴＱＴ２のゲート電極Ｇ１の直下から、ゲート電極Ｇ１と、当該転送用ＭＯＳＦＥＴＱＴ２と隣り合う駆動用ＭＯＳＦＥＴＱＤ２のゲート電極Ｇ１との中間の領域の直下までの範囲に亘って半導体基板ＳＢの上面に形成されている。この構造は転送用ＭＯＳＦＥＴＱＴ１においても同様である。
【００９３】
次に、図１４に示すように、ゲート電極Ｇ１およびエピタキシャル層ＥＰ上に、周知のサリサイド技術を用いてシリサイド層Ｓ１を形成した後、転送用ＭＯＳＦＥＴＱＴ２および駆動用ＭＯＳＦＥＴＱＤ２を絶縁膜ＥＳおよび層間絶縁膜ＣＬにより順次覆う。シリサイド層Ｓ１は例えばＣｏＳｉ（コバルトシリサイド）からなり、例えば窒化シリコン膜からなる絶縁膜ＥＳ、および例えば酸化シリコン膜からなる層間絶縁膜ＣＬはＣＶＤ法などにより形成する。その後、層間絶縁膜ＣＬの上面を例えばＣＭＰ（Chemical Mechanical Polishing）法などにより研磨して平坦化する。
【００９４】
次に、図１５に示すように、絶縁膜ＥＳをエッチングストッパ膜として利用し、フォトリソグラフィ技術およびドライエッチング法を用いて層間絶縁膜ＣＬおよび絶縁膜ＥＳを開口することで、シリサイド層Ｓ１の上面を露出する複数のコンタクトホールを形成する。その後、例えばＴｉ（チタン）またはＴｉＮ（窒化チタン）を含むバリア導体膜と、例えばＷ（タングステン）からなる主導体膜とを、例えばスパッタリング法を用いて順次形成することで、各コンタクトホールを完全に埋め込む。続いて、例えばＣＭＰ法によりバリア導体膜と主導体膜とを研磨して層間絶縁膜ＣＬの上面を露出させることで、複数のコンタクトホール内に埋め込まれたバリア導体膜および主導体膜からなるコンタクトプラグＣＤ、ＣＮおよびＣＰを形成する。
【００９５】
駆動用ＭＯＳＦＥＴＱＤ２の一対のソース・ドレイン領域のうち、転送用ＭＯＳＦＥＴＱＴ２と共有するソース・ドレイン領域にはコンタクトプラグＣＮが接続され、駆動用ＭＯＳＦＥＴＱＤ２の他方のソース・ドレイン領域にはコンタクトプラグＣＰが接続される。また、転送用ＭＯＳＦＥＴＱＴ２の一対のソース・ドレイン領域のうち、コンタクトプラグＣＮが接続されていない方のソース・ドレイン領域には、コンタクトプラグＣＤが接続される。上記の工程により、図２に示すレイアウトが形成される。
【００９６】
次に、図１６に示すように、層間絶縁膜ＣＬ上に層間絶縁膜ＩＬおよび配線Ｍ１を形成する。層間絶縁膜ＩＬは例えばＳｉＯＣからなり、例えばＣＶＤ法により形成される。配線Ｍ１を形成する際には、まず層間絶縁膜ＩＬをフォトリソグラフィ技術およびドライエッチング法を用いて開口することで、コンタクトプラグＣＤ、ＣＮおよびＣＰのそれぞれの上面を露出する複数の配線溝を形成する。
【００９７】
その後、例えばＴａ（タンタル）またはＴａＮ（窒化タンタル）を含むバリア導体膜と、例えばＣｕ（銅）からなる主導体膜とを、例えばスパッタリング法を用いて順次形成することで、各配線溝を完全に埋め込む。その後、例えばＣＭＰ法によりバリア導体膜と主導体膜とを研磨して層間絶縁膜ＩＬの上面を露出させることで、複数の配線溝内に埋め込まれたバリア導体膜および主導体膜からなる配線Ｍ１を形成する。以上の工程により、本実施の形態の半導体装置が完成する。
【００９８】
上記の工程を行うことで、図１および図２に示す転送用ＭＯＳＦＥＴＱＴ１、ＱＴ２、駆動用ＭＯＳＦＥＴＱＤ１、ＱＤ２、負荷用ＭＯＳＦＥＴＱＰ１およびＱＰ２を含むＳＲＡＭを形成する。
【００９９】
本実施の形態の半導体装置は、図１〜図３を用いて説明したように、転送用ＭＯＳＦＥＴの一方のソース・ドレイン領域であって、蓄積ノードに接続された方のソース・ドレイン領域の直下の半導体基板に、ｐ型不純物が高い濃度で注入された拡散層を形成するものである。
【０１００】
上記の構成では、図１６に示すように、ＳＲＡＭの書き込み時において、転送用ＭＯＳＦＥＴＱＴ２のソース領域近傍の半導体基板ＳＢ、つまり拡散層Ｄ３のｐ型不純物濃度が低いため、転送用ＭＯＳＦＥＴＱＴ２のしきい値電圧が低くなる。このため、蓄積ノードＢ（図１参照）に印加される電圧の値が小さくても、ＳＲＡＭに情報を書き込むことができる。つまり、駆動電圧が低くなり、電流が小さくなることに起因して、ＳＲＡＭに対し情報を書き込みにくくなることを防ぐことができる。
【０１０１】
また、ＳＲＡＭの読み出し時においては、転送用ＭＯＳＦＥＴＱＴ２のソース領域近傍の半導体基板ＳＢ、つまり拡散層Ｄ２のｐ型不純物濃度が高いため、転送用ＭＯＳＦＥＴＱＴ２のしきい値電圧が高くなる。このため、データ線ＤＬ２に印加される電圧の値が小さくても、ＳＲＡＭが記憶した情報を破壊することなく読み出すことができる。なお、高濃度の拡散層Ｄ２を当該ソース領域に近い領域に形成するために、ＢＯＸ膜ＢＸの膜厚は５０ｎｍ以下である必要がある。
【０１０２】
本実施の形態では上記のように、駆動電圧を低くすることによる書き込みの失敗、および読み出し時の情報の破壊を防ぐことができるため、ＳＯＩ基板上に形成したＳＲＡＭの省電力化および微細化が可能となる。したがって、半導体装置の性能を向上させることができる。なお、ここでは転送用ＭＯＳＦＥＴＱＴ２について説明したが、図１６に示していない転送用ＭＯＳＦＥＴＱＴ１（図１および図２参照）についても拡散層Ｄ２を設けて転送用ＭＯＳＦＥＴＱＴ１の直下の半導体基板ＳＢのｐ型不純物濃度を非対称にすることで、上記の効果と同様の効果を得ることができる。
【０１０３】
また、ここではＳＯＩ基板の上方からイオン注入法などによりｐ型不純物を打ち込んで拡散層Ｄ２を形成しているが、このイオン注入を行う際にＳＯＩ基板上にパターンが形成されている場合、半導体基板ＳＢの上面に均一にイオン注入を行うことが困難となり、不純物の一部がＳＯＩ領域内に打ち込まれる虞がある。このようにして不純物がＳＯＩ層ＳＬに過度に導入されると、ソース領域およびドレイン領域間のチャネルにおいて電流が流れにくくなり、素子の特性にばらつきが生じる問題が発生する。
【０１０４】
これに対し、本実施の形態の半導体装置の製造工程では、図６を用いて説明した工程において、ＳＯＩ基板上にゲート電極などのパターンが形成されていない状態で、イオン注入法などによりｐ型不純物を打ち込んで拡散層Ｄ２を形成するため、ＳＯＩ層ＳＬに当該ｐ型不純物が打ち込まれることを防ぐことができる。つまり、ここではＳＯＩ基板上にパターンが形成される前に、拡散層Ｄ２、Ｄ３を形成するためのイオン注入を行うので、所定の深さの半導体層、つまり半導体基板ＳＢを対象として、半導体基板ＳＢの上面に均一に不純物を打ち込むことができる。
【０１０５】
次に、本実施の形態の半導体装置の変形例について図１７を用いて説明する。図１７には、本実施の形態の半導体装置の変形例の断面図を示している。図１７では、図３と同じ箇所の断面を示している。
【０１０６】
図１７に示す変形例の半導体装置は、図１〜図１６を用いて上述したＳＲＡＭの構造とほぼ同様の構造を有しているが、拡散層Ｄ３が形成されていない点が異なっている。つまり、変形例の半導体装置の製造工程では図５を用いて説明した拡散層Ｄ３の形成工程を行っていない。このため、半導体装置の製造工程を簡略化することができる。
【０１０７】
本変形例においても、図１〜図１６を用いて上述したＳＲＡＭと同様の効果を得ることができる。すなわち、転送用ＭＯＳＦＥＴＱＴ２のしきい値電圧を、書き込み時において低くし、読み込み時において高くすることで、低い駆動電圧でＳＲＡＭを動作させる場合であっても、その動作を安定させることができる。これは、拡散層Ｄ３を設けなくても、転送用ＭＯＳＦＥＴＱＴ２の書き込み時のソース領域の近傍の半導体基板ＳＢのｐ型不純物の濃度を拡散層Ｄ２に比べて低くすることができ、これにより書き込み時の転送用ＭＯＳＦＥＴＱＴ２のしきい値電圧を低くすることができるためである。
【０１０８】
図１７に示す本変形例では拡散層Ｄ３（図３参照）が形成されていないため、転送用ＭＯＳＦＥＴＱＴ２の直下の半導体基板ＳＢの上面には、ゲート電極Ｇ１の直下を境界として拡散層Ｄ２とＰウエルＷＬとが形成されている。ＰウエルＷＬは拡散層Ｄ２、Ｄ３よりもｐ型不純物の濃度が低い半導体領域である。このように、ゲート電極Ｇ１の直下を境として半導体基板ＳＢのｐ型不純物濃度を非対称とすることで、上記効果を得ることができる。
【０１０９】
（実施の形態２）
本実施の形態の半導体装置は前記実施の形態１において説明した装置と同様の構造を有するものであるが、その製造方法が前記実施の形態１と異なる。具体的には、図３に示す拡散層Ｄ２およびＤ３を形成する工程が、本実施の形態ではゲート電極Ｇ１の形成工程の前ではなく、ゲート電極Ｇ１の形成後に行われ、この点が前記実施の形態１と異なる。以下では、図１８を用いて本実施の形態の半導体装置の製造工程を説明する。
【０１１０】
本実施の形態の半導体装置の製造工程では、まず、図４および図５を用いて説明した工程を行うことにより、ＳＯＩ基板を構成する半導体基板ＳＢの上面にＰウエルＷＬおよび拡散層Ｄ３を形成する。
【０１１１】
次に、図７〜図１０を用いて説明した工程を行うことで、ＳＯＩ基板上にゲート電極Ｇ１、酸化シリコン膜Ｏ１およびエピタキシャル層ＥＰを形成する。つまり、ここでは図６を用いて説明した工程を行なっていないため、図１０を用いて説明した工程を行った時点において、拡散層Ｄ２は形成されていない。次に、図１１を用いて説明した工程を行うことで、エクステンション領域ＥＸを形成する。
【０１１２】
次に、図１８に示すように、周知のフォトリソグラフィ技術を用いて、ＳＯＩ基板上にフォトレジストパターンＲＰ２を形成を形成する。フォトレジストパターンＲＰ２は、後の工程で形成する転送用ＭＯＳＦＥＴのゲート電極Ｇ１と平面視において重なる領域から、当該ゲート電極Ｇ１と、後の工程で当該転送用ＭＯＳＦＥＴに隣接して形成する駆動用ＭＯＳＦＥＴのゲート電極Ｇ１との中間の領域までの範囲を露出する膜である。すなわち、フォトレジストパターンＲＰ２は、転送用ＭＯＳＦＥＴ領域１Ａに形成した２本のゲート電極Ｇ１同士の間の領域を覆い、さらに駆動用ＭＯＳＦＥＴ領域１Ｂ全体を覆う膜である。
【０１１３】
言い換えれば、フォトレジストパターンＲＰ２の開口部は、転送用ＭＯＳＦＥＴ領域１Ａのゲート電極Ｇ１の直上の領域から、転送用ＭＯＳＦＥＴ領域１Ａと駆動用ＭＯＳＦＥＴ領域１Ｂとの境界までの領域を露出している。つまり、フォトレジストパターンＲＰ２は、後の工程で形成する転送用ＭＯＳＦＥＴのソース・ドレイン領域の一方と平面視において重なる領域を露出するように開口している。フォトレジストパターンＲＰ２の開口部内に露出される領域は、図２に示す破線に囲まれた範囲内である。このように、フォトレジストパターンＲＰ２は、図６を用いて示したフォトレジストパターンＲＰ１と同様のレイアウトを有している。
【０１１４】
ここで、転送用ＭＯＳＦＥＴ領域１Ａにおいて隣り合うゲート電極Ｇ１同士の間の領域はフォトレジストパターンＲＰ２から露出している。フォトレジストパターンＲＰ２の両方の端部は、転送用ＭＯＳＦＥＴ領域１Ａの２個のゲート電極Ｇ１のそれぞれのｙ方向における中心の直上において終端している。したがって、転送用ＭＯＳＦＥＴ領域１ＡにおけるフォトレジストパターンＲＰ２の開口部内では、平面視においてゲート電極Ｇ１の一部の上面がフォトレジストパターンＲＰ２から露出している。
【０１１５】
続いて、フォトレジストパターンＲＰ２およびゲート電極Ｇ１をマスクとして、半導体基板ＳＢにｐ型の不純物（例えばＢ（ホウ素））をイオン注入法により比較的高い濃度で打ち込むことで、半導体基板ＳＢの上面から半導体基板ＳＢの比較的浅い領域に亘って拡散層Ｄ２を形成する。拡散層Ｄ２の濃度および形成箇所は図６を用いて説明した態様と同様である。
【０１１６】
このイオン注入工程では、フォトレジストパターンＲＰ２のみならず、フォトレジストパターンＲＰ２から露出するゲート電極Ｇ１もマスクとして利用する。ただし、イオン注入により打ち込まれる不純物の一部はゲート電極Ｇ１、ゲート絶縁膜ＧＦ、ＳＯＩ層ＳＬおよびＢＯＸ膜ＢＸを貫通して半導体基板ＳＢの上面に導入される。また、ゲート電極Ｇ１の横を通過し、ＳＯＩ層ＳＬおよびＢＯＸ膜ＢＸを貫通して半導体基板ＳＢの上面に導入された不純物の一部は、半導体基板ＳＢ内において横方向に拡散するため、結果としてゲート電極Ｇ１の直下の半導体基板ＳＢの上面にも不純物は導入される。したがって、拡散層Ｄ２と拡散層Ｄ３との境界は本実施の形態においても前記実施の形態１と同様にゲート電極Ｇ１の直下に存在する。
【０１１７】
その後、図１２〜図１６を用いて説明した工程と同様の工程を行うことで、図１６に示す構造と同様の構造を有する半導体装置が完成する。このように、本実施の形態において形成された半導体装置は前記実施の形態１において説明した半導体装置と同様の構造を有している。よって、本実施の形態の半導体装置では、図１〜図３を用いて説明した前記実施の形態１の半導体装置と同様の効果を得ることができる。
【０１１８】
また、本実施の形態の半導体装置の製造方法を用いた場合、図１８に示す拡散層Ｄ２およびＤ３を形成し、書き込み時および読み出し時の転送用ＭＯＳＦＥＴＱＴ２のしきい値電圧を調整することで、低電圧での書き込みを可能とし、および読み出し時のデータの破壊を防止することを可能とする効果が得られることは、前記実施の形態１と同様である。
【０１１９】
ここで、本実施の形態の半導体装置の製造方法では、ゲート電極Ｇ１を形成した後に拡散層Ｄ２を形成する。上述したように、拡散層Ｄ２を形成するイオン注入工程では、フォトレジストパターンＲＰ２から露出するゲート電極Ｇ１をマスクとするため、半導体基板ＳＢ内において形成される拡散層Ｄ２の端部の位置は、ゲート電極Ｇ１の形状に対し自己整合的に決まる。このため、転送用ＭＯＳＦＥＴＱＴ２の下の拡散層Ｄ２およびＤ３間の境界の位置が、ゲート電極Ｇ１のパターンに対してずれにくいという効果を得ることができる。
【０１２０】
したがって、本実施の形態の半導体装置の製造方法において、拡散層Ｄ２の形成位置はゲート電極Ｇ１により規定されるのだから、フォトレジストパターンＲＰ２の形成位置にずれが生じたとしても、拡散層Ｄ２の形成位置にずれが生じることを防ぐことができる。よって、ゲート電極Ｇ１に対する拡散層Ｄ２の形成位置にばらつきが生じることを防ぐことができるため、ＭＯＳＦＥＴの特性にばらつきが生じることを防ぐことができる。
【０１２１】
なお、ここではエクステンション領域ＥＸを形成した後に拡散層Ｄ２を形成することについて説明したが、拡散層Ｄ２を、図１０を用いて説明した窒化シリコン膜Ｎ１（図９参照）の除去工程の後であって、図１１を用いて説明したエクステンション領域ＥＸの形成工程の前に形成しても構わない。
【０１２２】
また、前記実施の形態１において図１７を用いて説明したように、本実施の形態の半導体装置においても、拡散層Ｄ３を形成しない構造を採用してもよい。
【０１２３】
（実施の形態３）
以下に、図１９および図２０を用いて、本実施の形態の半導体装置について説明する。図１９は、本実施の形態の半導体装置を構成するＳＲＡＭの複数のメモリセルを示す平面レイアウトである。図２０は図１９のＡ１−Ａ１線における断面図である。
【０１２４】
図１９および図２０に示すように、本実施の形態の半導体装置の構造は前記実施の形態１とほぼ同様であるが、拡散層Ｄ２が転送用ＭＯＳＦＥＴ領域１Ａのみならず駆動用ＭＯＳＦＥＴ領域１Ｂの下部にまで延在している点が前記実施の形態１と異なる。図１９では、破線により拡散層Ｄ２の輪郭を示している。当該破線により示すように、拡散層Ｄ２は転送用ＭＯＳＦＥＴＱＴ１、ＱＴ２のそれぞれのゲート電極Ｇ１の近傍の半導体基板内のみでなく、駆動用ＭＯＳＦＥＴＱＤ１、ＱＤ２の直下の半導体基板内にも形成されている。
【０１２５】
つまり拡散層Ｄ２は、ｙ方向において２個の駆動用ＭＯＳＦＥＴＱＤ２を挟んで隣り合う２個の転送用ＭＯＳＦＥＴＱＴ２のそれぞれを構成する２本のゲート電極Ｇ１間の領域と、平面視において重なる半導体基板内において、半導体基板の上面近傍に形成されている。
【０１２６】
図２０に示すように、転送用ＭＯＳＦＥＴ領域１Ａにおいて、間に駆動用ＭＯＳＦＥＴＱＤ２を挟まずに隣り合う転送用ＭＯＳＦＥＴＱＴ２同士の間では、それぞれの転送用ＭＯＳＦＥＴＱＴ２のゲート電極Ｇ１の直下において終端する拡散層Ｄ３が形成されている。上記の構成は、転送用ＭＯＳＦＥＴＱＴ１および駆動用ＭＯＳＦＥＴＱＤ１が設けられた領域（図１９参照）においても同様である。なお、前記実施の形態１において図１７を用いて説明した変形例のように、拡散層Ｄ３は形成されていなくてもよい。
【０１２７】
本実施の形態の半導体装置では、転送用ＭＯＳＦＥＴＱＴ１、ＱＴ２の直下の半導体基板ＳＢの不純物濃度をゲート長方向において非対称にすることにより、前記実施の形態１の効果と同様の効果が得られる。また、駆動用ＭＯＳＦＥＴＱＤ２の直下の半導体基板ＳＢの上面全体にＰウエルＷＬおよび拡散層Ｄ３よりもｐ型不純物濃度が高い拡散層Ｄ２を形成することで、駆動用ＭＯＳＦＥＴＱＤ１、ＱＤ２のチャネル領域の下のｐ型不純物濃度を高めることができるため、拡散層Ｄ２の直上の駆動用ＭＯＳＦＥＴＱＤ１、ＱＤ２の短チャネル特性を改善することができる。これにより、半導体装置の性能を向上させることが可能である。
【０１２８】
次に、本実施の形態の半導体装置の製造工程を、図２１を用いて説明する。図２１は本実施の形態の半導体装置の製造方法を示す断面図であり、図２０と同じ位置の断面を示すものである。
【０１２９】
本実施の形態の半導体装置の製造工程では、まず、図４および図５を用いて説明した工程を行うことにより、ＳＯＩ基板を構成する半導体基板ＳＢの上面にＰウエルＷＬおよび拡散層Ｄ３を形成する。
【０１３０】
次に、図２１に示すように、周知のフォトリソグラフィ技術を用いて、ＳＯＩ基板上にフォトレジストパターンＲＰ３を形成を形成する。フォトレジストパターンＲＰ３は、後の工程で１つの転送用ＭＯＳＦＥＴ領域１Ａ内に形成する２個の転送用ＭＯＳＦＥＴのそれぞれのゲート電極の間の領域を覆う膜であり、当該転送用ＭＯＳＦＥＴ領域１Ａ内のその他の領域、および駆動用ＭＯＳＦＥＴ領域１ＢはフォトレジストパターンＲＰ３から露出している。
【０１３１】
言い換えれば、フォトレジストパターンＲＰ３の開口部は、ｙ方向において駆動用ＭＯＳＦＥＴ領域１Ｂを挟んで隣り合う２つの転送用ＭＯＳＦＥＴ領域１Ａ間を開口しており、後の工程で形成する転送用ＭＯＳＦＥＴのソース・ドレイン領域のうち、転送用ＭＯＳＦＥＴ領域１Ａ間のｙ方向における端部のソース・ドレイン領域を形成する領域を露出している。フォトレジストパターンＲＰ３の開口部内に露出される領域は、図１９に示す破線に囲まれた範囲内である。
【０１３２】
続いて、フォトレジストパターンＲＰ３をマスクとして、半導体基板ＳＢにｐ型の不純物（例えばＢ（ホウ素））をイオン注入法により比較的高い濃度で打ち込むことで、半導体基板ＳＢの上面から半導体基板ＳＢの比較的浅い領域に亘って拡散層Ｄ２を形成する。転送用ＭＯＳＦＥＴ領域１Ａにおいて、ＰウエルＷＬの形成深さ、ならびに、拡散層Ｄ２、Ｄ３およびＰウエルＷＬのｐ型不純物の濃度は前記実施の形態１と同様である。
【０１３３】
これにより形成された拡散層Ｄ２は、図６を用いて説明した前記実施の形態１と同じ領域に加えて、駆動用ＭＯＳＦＥＴ領域１Ｂにも形成されている。このように、本実施の形態と前記実施の形態１との違いは、拡散層Ｄ２が駆動用ＭＯＳＦＥＴ領域１Ｂの全体に広がって形成されている点にある。
【０１３４】
その後、図７〜図１６を用いて説明した工程を行うことで、図１９および図２０に示す本実施の形態の半導体装置が完成する。
【０１３５】
本実施の形態の半導体装置の製造方法を用いた場合、図１９および図２０を用いて上述したように、前記実施の形態１の効果と同様の効果が得られ、さらに駆動用ＭＯＳＦＥＴＱＤ１、ＱＤ２の短チャネル特性を改善することができる。これにより、半導体装置の性能を向上させることが可能である。
【０１３６】
また、図２１に示すフォトレジストパターンＲＰ３の開口部は、図６に示すフォトレジストパターンＲＰ１の開口部よりも大きい。このように、拡散層Ｄ２を転送用ＭＯＳＦＥＴ領域１Ａのみに形成する場合（図６参照）に比べ、本実施の形態の半導体装置の製造工程では、拡散層Ｄ２を形成するためのフォトレジストパターンＲＰ３の開口部が大きいため、拡散層Ｄ２を形成するイオン注入が容易となる。つまり、フォトマスクの開口部が大きいことにより、イオン注入を行う対象の面に対し、より均一に不純物を打ち込むことができる。したがって、拡散層Ｄ２の不純物濃度がばらつくことを防ぐことができるため、転送用ＭＯＳＦＥＴＱＴ２の特性がばらつくことを防ぐことができる。
【０１３７】
なお、ここでは前記実施の形態１と同様に、ゲート電極Ｇ１の形成前に拡散層Ｄ２を形成する工程を説明したが、前記実施の形態２と同様に、ゲート電極Ｇ１の形成後に拡散層Ｄ２を形成してもよい。
【０１３８】
（実施の形態４）
本実施の形態では、ｐ型に対して逆種の導電型であるｎ型の不純物（例えばＡｓ（ヒ素）またはＰ（リン））を半導体基板に打ち込むことで、転送用ＭＯＳＦＥＴの直下の半導体基板内の不純物の分布を非対称にすることについて説明する。
【０１３９】
まず、本実施の形態の半導体装置を図２２および図２３を用いて説明する。図２２は、本実施の形態の半導体装置を構成するＳＲＡＭの複数のメモリセルを示す平面レイアウトである。図２３は図２２のＡ１−Ａ１線における断面図である。
【０１４０】
図２２および図２３に示すように、本実施の形態の半導体装置の構造は前記実施の形態１とほぼ同様であるが、本実施の形態では拡散層Ｄ２、Ｄ３（図２および図３参照）は形成されていない。ここでは図２２および図２３に示すように、半導体基板ＳＢ内にｎ型の不純物を打ち込まれた半導体層である拡散層Ｄ４と、後述するｐ型の拡散層Ｄ５とが形成されている。
【０１４１】
図２２では、半導体基板（図示しない）内に形成された拡散層Ｄ４の平面視における輪郭を破線により示している。拡散層Ｄ４は、ｙ方向において隣り合う転送用ＭＯＳＦＥＴＱＴ２のそれぞれを構成する２本のゲート電極Ｇ１同士の間の領域と平面視において重なる領域に形成されている。図２２および図２３に示すように、拡散層Ｄ４は、互いに隣り合う２個の転送用ＭＯＳＦＥＴＱＴ２同士が共有するソース・ドレイン領域と平面視において重なるように、半導体基板ＳＢ内において、半導体基板ＳＢの上面近傍に形成されている。拡散層Ｄ４の両端は、上記２個の転送用ＭＯＳＦＥＴＱＴ２のそれぞれのゲート電極Ｇ１のｙ方向における中心の直下において終端している。
【０１４２】
また、図２３に示すように、半導体基板ＳＢ内であって半導体基板ＳＢの上面近傍には、ｐ型不純物（例えばＢ（ホウ素））が比較的高い濃度で導入された拡散層Ｄ５が形成されている。転送用ＭＯＳＦＥＴ領域１Ａおよび駆動用ＭＯＳＦＥＴ領域１Ｂにおいて、拡散層Ｄ５は拡散層Ｄ４が形成された領域以外の半導体基板ＳＢの上面に形成されている。つまり、転送用ＭＯＳＦＥＴ領域１Ａおよび駆動用ＭＯＳＦＥＴ領域１Ｂにおいて拡散層Ｄ５が形成されている領域は、前記実施の形態３において説明した拡散層Ｄ２（図２０参照）と同様である。また、転送用ＭＯＳＦＥＴ領域１Ａおよび駆動用ＭＯＳＦＥＴ領域１Ｂにおいて拡散層Ｄ４が形成されている領域は、前記実施の形態３において説明した拡散層Ｄ３（図２０参照）と同様である。
【０１４３】
拡散層Ｄ５のｐ型不純物の濃度は例えば１０１７／ｃｍ３以上、１０１９／ｃｍ３以下である。拡散層Ｄ４のｎ型不純物の濃度は例えば１０１６／ｃｍ３以上、１０１７／ｃｍ３以下である。なお、ＰウエルＷＬの不純物濃度は前記実施の形態１と同様である。つまり、拡散層Ｄ５のｐ型不純物の濃度はＰウエルＷＬよりも高い。また、拡散層Ｄ４内にはｐ型不純物が分布していることが考えられるが、拡散層Ｄ５内のｐ型不純物の濃度に比べると、拡散層Ｄ４内のｐ型不純物の濃度は低い。また、拡散層Ｄ４、Ｄ５の形成深さは拡散層Ｄ２、Ｄ３（図２および図３参照）と同様であり、ＰウエルＷＬの形成深さより浅い。
【０１４４】
前記実施の形態１は、ｐ型不純物を半導体基板の上面の特定の領域に打ち込むことで、転送用ＭＯＳＦＥＴの下の半導体基板内のｐ型不純物の濃度を非対称にするものであるが、これに対し本実施の形態は、ｎ型不純物を、ｐ型の半導体層が形成された半導体基板の上面の特定の領域に打ち込むことで、転送用ＭＯＳＦＥＴの下の半導体基板内のｐ型不純物の濃度を非対称にするものである。
【０１４５】
ここでは、図２３に示すように、転送用ＭＯＳＦＥＴＱＴ２のソース・ドレイン領域のうち、コンタクトプラグＣＤを介してデータ線に接続されたソース・ドレイン領域の直下の領域にｎ型の半導体層である拡散層Ｄ４を形成しており、半導体基板ＳＢの上面におけるその他の領域には、高濃度のｐ型不純物が打ち込まれた拡散層Ｄ５が形成されている。つまり、コンタクトプラグＣＮを介して蓄積ノードに接続された転送用ＭＯＳＦＥＴＱＴ２のソース・ドレイン領域の直下には拡散層Ｄ５が形成されている。
【０１４６】
ＳＲＡＭの書き込み時の転送用ＭＯＳＦＥＴＱＴ２のソース領域の直下にはｐ型不純物濃度が拡散層Ｄ５よりも低い拡散層Ｄ４が存在しているため、転送用ＭＯＳＦＥＴＱＴ２のしきい値電圧は低くなる。また、ＳＲＡＭの読み出し時の転送用ＭＯＳＦＥＴＱＴ２のソース領域の直下にはｐ型不純物濃度が拡散層Ｄ４よりも高い拡散層Ｄ５が存在しているため、転送用ＭＯＳＦＥＴＱＴ２のしきい値電圧は低くなる。このようにして、書き込み時および読み出し時でソース領域とドレイン領域とが入れ替わる転送用ＭＯＳＦＥＴＱＴ２のしきい値電圧を調整することができる。
【０１４７】
書き込み時の転送用ＭＯＳＦＥＴＱＴ２のしきい値電圧を低くすることで、蓄積ノードＢに印加される電圧の値が小さくても、ＳＲＡＭに情報を書き込むことが可能となる。つまり、駆動電圧が低くなり、電流が小さくなることに起因して、ＳＲＡＭに対し情報を書き込みにくくなることを防ぐことができる。
【０１４８】
また、読み出し時の転送用ＭＯＳＦＥＴＱＴ２のしきい値電圧を高くすることで、データ線ＤＬ２（図１参照）に印加される電圧の値が小さくても、ＳＲＡＭが記憶した情報を破壊することなく読み出すことができる。
【０１４９】
本実施の形態では上記のように、駆動電圧を低くすることによる書き込みの失敗、および読み出し時の情報の破壊を防ぐことができるため、ＳＯＩ基板上に形成したＳＲＡＭの動作を安定させることができ、ＳＲＡＭの省電力化および微細化が可能となる。したがって、半導体装置の性能を向上させることができる。なお、ここでは転送用ＭＯＳＦＥＴＱＴ２について説明したが、図２３に示していない転送用ＭＯＳＦＥＴＱＴ１（図２２参照）も、転送用ＭＯＳＦＥＴＱＴ２と同様の構造を有しており、上記の効果を得ることができる。
【０１５０】
ここでは、ｐ型不純物の非対称構造を実現するために、転送用ＭＯＳＦＥＴＱＴ２の一対のソース・ドレイン領域のそれぞれの直下の半導体基板ＳＢに、異なる濃度でｐ型不純物を打ち込むのではなく、ｐ型の拡散層Ｄ５を形成した半導体基板ＳＢの一部にｎ型不純物を打ち込んだ構造を用いている。したがって、転送用ＭＯＳＦＥＴＱＴ２の下の拡散層Ｄ４、Ｄ５間の不純物濃度の差が大きくなるため、書き込み時と読み出し時の転送用ＭＯＳＦＥＴＱＴ２のしきい値電圧の変化が顕著となる。
【０１５１】
つまり、書き込み時は転送用ＭＯＳＦＥＴＱＴ２のしきい値電圧がより低くなり、読み出し時には転送用ＭＯＳＦＥＴＱＴ２のしきい値電圧がより高くなる。これにより、転送用ＭＯＳＦＥＴＱＴ２の一対のソース・ドレイン領域のそれぞれの直下の半導体基板ＳＢに、異なる濃度でｐ型不純物を打ち込む場合に比べ、より安定して書き込み動作および読み出し動作を行うことが可能である。
【０１５２】
次に、本実施の形態の半導体装置の製造工程を、図２４および図２５を用いて説明する。図２４および図２５は本実施の形態の半導体装置の製造方法を示す断面図であり、図２３と同じ位置の断面を示すものである。
【０１５３】
本実施の形態の半導体装置の製造工程では、まず、図４を用いて説明した工程を行うことにより、ＳＯＩ基板を構成する半導体基板ＳＢの上面にＰウエルＷＬを形成する。
【０１５４】
次に、図２４に示すように、半導体基板ＳＢにｐ型の不純物（例えばＢ（ホウ素））をイオン注入法により比較的高い濃度で打ち込むことで、半導体基板ＳＢの上面から半導体基板ＳＢの比較的浅い領域に亘って拡散層Ｄ５を形成する。拡散層Ｄ５は転送用ＭＯＳＦＥＴ領域１Ａおよび駆動用ＭＯＳＦＥＴ領域１Ｂにおいて、ＰウエルＷＬよりも浅い深さで形成される。拡散層Ｄ５のｐ型不純物の濃度は例えば１０１７／ｃｍ３以上、１０１９／ｃｍ３以下ある。なお、このイオン注入工程は、フォトレジストパターンなどのマスクにより、ｐチャネル型のＭＯＳＦＥＴである負荷用ＭＯＳＦＥＴの形成領域を覆った状態で行う。
【０１５５】
次に、図２５に示すように、周知のフォトリソグラフィ技術を用いて、ＳＯＩ基板上にフォトレジストパターンＲＰ４を形成する。フォトレジストパターンＲＰ４は、後の工程で転送用ＭＯＳＦＥＴ領域１Ａに形成する２個の転送用ＭＯＳＦＥＴのそれぞれのゲート電極の間の領域を露出する膜であり、転送用ＭＯＳＦＥＴ領域１Ａ内のその他の領域、負荷用ＭＯＳＦＥＴを形成する領域、および駆動用ＭＯＳＦＥＴ領域１ＢはフォトレジストパターンＲＰ４により覆われている。
【０１５６】
続いて、フォトレジストパターンＲＰ４をマスクとして、半導体基板ＳＢにｎ型の不純物（例えばＡｓ（ヒ素）またはＰ（リン））をイオン注入法により比較的高い濃度で打ち込むことで、半導体基板ＳＢの上面から半導体基板ＳＢの比較的浅い領域に亘って拡散層Ｄ４を形成する。拡散層Ｄ４は、転送用ＭＯＳＦＥＴ領域１Ａにおいて、図２０を用いて説明した拡散層Ｄ３と同じ領域に形成される。このように、本実施の形態では、図２４を用いて説明した工程によりｐ型不純物濃度の高い拡散層Ｄ５を形成し、図２５を用いて説明した工程によりｐ型不純物濃度の低い拡散層Ｄ４を形成する。ｙ方向における拡散層Ｄ４およびＤ５の境界は、後の工程で形成されるゲート電極Ｇ１の直下の領域に存在する。
【０１５７】
その後、図７〜図１６を用いて説明した工程を行うことで、図２２および図２３に示す本実施の形態の半導体装置が完成する。
【０１５８】
本実施の形態の半導体装置の製造方法を用いた場合、転送用ＭＯＳＦＥＴＱＴ２の直下の半導体基板ＳＢのｐ型不純物濃度を非対称にすることで、図２２および図２３を用いて上述した効果を得ることができる。また、拡散層Ｄ５のｐ型不純物の濃度を例えば１０１８／ｃｍ３以上とした場合には、前記実施の形態２と同様に、駆動用ＭＯＳＦＥＴＱＤ１、ＱＤ２の短チャネル特性を改善することができる。
【０１５９】
なお、図２３に示していない転送用ＭＯＳＦＥＴＱＴ１（図２２参照）についても拡散層Ｄ４、Ｄ５を設けて、転送用ＭＯＳＦＥＴＱＴ１の直下の半導体基板ＳＢのｐ型不純物濃度を非対称にすることで、上記の効果と同様の効果を得ることができる。
【０１６０】
また、ここでは前記実施の形態１のように、ゲート電極Ｇ１の形成前に拡散層Ｄ４を形成する工程を説明したが、前記実施の形態２のように、ゲート電極Ｇ１の形成後に拡散層Ｄ４を形成してもよい。
【０１６１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１６２】
１Ａ    転送用ＭＯＳＦＥＴ領域
１Ｂ    駆動用ＭＯＳＦＥＴ領域
ＡＮ１、ＡＮ２、ＡＰ１、ＡＰ２    活性領域
ＢＸ    ＢＯＸ膜
ＣＤ、ＣＮ、ＣＰ    コンタクトプラグ
ＣＬ    層間絶縁膜
Ｄ１〜Ｄ５    拡散層
ＥＰ    エピタキシャル層
ＥＳ    絶縁膜
ＥＸ    エクステンション領域
Ｇ１    ゲート電極
ＧＦ    ゲート絶縁膜
ＨＭ    絶縁膜
ＩＬ    層間絶縁膜
Ｍ１    配線
Ｏ１    酸化シリコン膜
Ｎ１、Ｎ２    窒化シリコン膜
ＱＤ１、ＱＤ２    駆動用ＭＯＳＦＥＴ
ＱＰ１、ＱＰ２    負荷用ＭＯＳＦＥＴ
ＱＴ１、ＱＴ２    転送用ＭＯＳＦＥＴ
ＲＰ１〜ＲＰ４    フォトレジストパターン
ＳＢ    半導体基板
ＳＬ    ＳＯＩ層（シリコン層）
ＳＷ    サイドウォール
ＷＬ    Ｐウエル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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