(57)【要約】【課題】容量素子が信号ラインから受けるノイズを抑制することが可能な半導体装置を提供すること。【解決手段】一実施の形態によれば、半導体装置１は、Ｍ６層に設けられたＭＯＭ容量１１と、Ｍ６層に配線された信号ライン１５，１６とＭＯＭ容量１１との間に設けられたシールド部１２，１３と、Ｍ６層に隣接するＭ７層に、ＭＯＭ容量１１を覆うように設けられたシールド部１４と、を備える。それにより、半導体装置１は、ＭＯＭ容量１１と信号ライン１５，１６との間に発生するカップリング容量を抑制することができるため、ＭＯＭ容量１１が信号ライン１５，１６から受けるノイズを抑制することができる。【選択図】図１
2015002247.tif 000002
【特許請求の範囲】
【請求項１】
第１層に設けられた容量素子と、
前記第１層に配線された信号ラインと前記容量素子との間に設けられた第１シールド部と、
前記第１層に隣接する第２層に、当該容量素子を覆うように設けられた第２シールド部と、を備えた半導体装置。
【請求項２】
前記容量素子は、互いに近傍に配線された複数のメインラインを有するＭＯＭ容量である、請求項１に記載の半導体装置。
【請求項３】
前記第１シールド部は、
前記複数のメインラインに沿って配線されたシールドラインによって形成される、請求項２に記載の半導体装置。
【請求項４】
前記第１シールド部と前記第２シールド部との間に、前記シールドラインに沿って延在して配置されたビアを備えた、請求項３に記載の半導体装置。
【請求項５】
前記第１シールド部と前記第２シールド部との間に、前記シールドラインに沿って配置された複数のビアをさらに備えた、請求項３に記載の半導体装置。
【請求項６】
前記シールドラインは、前記メインラインの配線幅より太い配線幅を有する、請求項３に記載の半導体装置。
【請求項７】
前記第１シールド部と前記第２シールド部との間に、前記シールドラインに沿って千鳥状に配置された複数のビアをさらに備えた、請求項６に記載の半導体装置。
【請求項８】
前記複数のメインライン、前記シールドライン、及び、前記信号ラインは、互いに平行に配線されている、請求項３に記載の半導体装置。
【請求項９】
前記複数のメインライン、前記シールドライン、及び、前記信号ラインは、等間隔に配線されている、請求項８に記載の半導体装置。
【請求項１０】
前記複数のメインライン、前記シールドライン、及び、前記信号ラインは、何れも略同一の配線幅を有する、請求項９に記載の半導体装置。
【請求項１１】
前記第１シールド部は、
前記複数のメインラインに沿って配線された第１及び第２シールドラインによって形成される、請求項２に記載の半導体装置。
【請求項１２】
前記第１シールド部と前記第２シールド部との間に、前記第１及び前記第２シールドラインに沿って配置された複数のビアをさらに備えた請求項１１に記載の半導体装置。
【請求項１３】
前記第１シールド部と前記第２シールド部との間に、前記第１及び前記第２シールドラインに沿って千鳥状に配置された複数のビアをさらに備えた、請求項１１に記載の半導体装置。
【請求項１４】
前記複数のメインライン、前記第１シールドライン、前記第２シールドライン、及び、前記信号ラインは、互いに平行に配線されている、請求項１１に記載の半導体装置。
【請求項１５】
前記複数のメインライン、前記第１シールドライン、前記第２シールドライン、及び、前記信号ラインは、等間隔に配線されている、請求項１４に記載の半導体装置。
【請求項１６】
前記複数のメインライン、前記第１シールドライン、前記第２シールドライン、及び、前記信号ラインは、何れも略同一の配線幅を有する、請求項１５に記載の半導体装置。
【請求項１７】
請求項２に記載の半導体装置を備えたＡＤコンバータ。
【請求項１８】
前記ＡＤコンバータを備えた請求項１７に記載のＣＭＯＳイメージセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、例えば、容量素子が信号ラインから受けるノイズを低減するのに適した半導体装置に関する。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサのチップの微細化に伴い、当該チップに搭載されたＡＤコンバータには、配線間のカップリング容量を利用したＭＯＭ(Metal Oxide Metal)容量等の規模の小さな容量素子が用いられている。
【０００３】
しかしながら、チップのさらなる微細化に伴い、容量素子と、当該容量素子に近接する信号ライン（例えば、ＭＯＭ容量と同層に配線された信号ライン）と、の間に発生するカップリング容量が無視できなくなってきており、このカップリング容量によって容量素子が受けるノイズは増大している。それにより、ＡＤコンバータやＡＤコンバータを搭載したＣＭＯＳイメージセンサの高性能化が妨げられている。
【０００４】
関連する技術が特許文献１に開示されている。特許文献１に開示された半導体集積回路装置は、基板と、基板の上方に形成されたシールド層と、第１及び第２の電極を有しシールド層の上方に形成されたキャパシタと、入力と出力とを有し、入力が第１又は第２の電極に接続され、出力がシールド層に接続された、シールド層の電位を第１又は第２の電極と同じ電位に制御する電位制御手段と、を備える。それにより、この半導体集積回路装置は、キャパシタの対地寄生容量を削減している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１３０６８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、特許文献１に開示された半導体集積回路装置は、キャパシタと信号ライン（例えば、キャパシタと同層に配線された信号ライン）との間に発生するカップリング容量を抑制することができないため、当該キャパシタが信号ラインから受けるノイズを抑制することができない、という問題があった。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、半導体装置は、第１層に設けられた容量素子と、前記第１層に配線された信号ラインと前記容量素子との間に設けられた第１シールド部と、前記第１層に隣接する第２層に、当該容量素子を覆うように設けられた第２シールド部と、を備える。
【発明の効果】
【０００８】
前記一実施の形態によれば、容量素子が信号ラインから受けるノイズを抑制することが可能な半導体装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１にかかる半導体装置の構成例を示す断面図である。
【図２】図１に示す半導体装置のＭ６層の構成例を示す平面図である。
【図３】図１に示す半導体装置のＭ７層の構成例を示す平面図である。
【図４】図１に示す半導体装置のＭ８層の構成例を示す平面図である。
【図５】図１に示す半導体装置のＴＯＰ層の構成例を示す平面図である。
【図６】実施の形態１にかかる半導体装置の第１変形例を示す断面図である。
【図７】図６に示す半導体装置のＭ５層の構成例を示す平面図である。
【図８】図６に示す半導体装置のＭ６層の構成例を示す平面図である。
【図９】図６に示す半導体装置の適用事例を示す平面図である。
【図１０】実施の形態１にかかる半導体装置の第２変形例を示す断面図である。
【図１１】実施の形態２にかかる半導体装置の構成例を示す断面図である。
【図１２】図１１に示す半導体装置のＭ６層の構成例を示す平面図である。
【図１３】実施の形態２にかかる半導体装置の第１変形例を示す断面図である。
【図１４】図１３に示す半導体装置のＭ５層の構成例を示す平面図である。
【図１５】図１３に示す半導体装置のＭ６層の構成例を示す平面図である。
【図１６】実施の形態２にかかる半導体装置の第２変形例を示す断面図である。
【図１７】実施の形態３にかかる半導体装置のＭ６層の構成例を示す平面図である。
【図１８】実施の形態４にかかる半導体装置のＭ６層の構成例を示す平面図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
【００１１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１２】
さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１３】
＜実施の形態１＞
図１は、実施の形態１にかかる半導体装置１の構成例を示す断面図である。図１に示す半導体装置１は、例えば、ＣＭＯＳイメージセンサのチップに搭載されたＡＤコンバータに用いられる。なお、図１の例では、ＡＤコンバータの一つのカラム内の容量素子及びその周辺構造を示している。また、図１の例では、複数の配線層のうち上位４層（Ｍ６層、Ｍ７層、Ｍ８層及びＴＯＰ層）の構成例のみを示している。Ｍ６層の下には直接基板が設けられていてもよいし、容量素子にノイズを与えない他の配線層が設けられていてもよい。
【００１４】
図１に示す半導体装置１は、ＭＯＭ容量（容量素子）１１と、シールド部（第１シールド部）１２，１３と、シールド部（第２シールド部）１４と、複数のビアＶ１，Ｖ２と、信号ライン１５，１６と、信号ライン１７と、遮光部１８と、を備える。
【００１５】
以下、図１に加え、図２〜図５を参照して、詳細に説明する。図２〜図５は、それぞれ、図１に示す半導体装置１のＭ６層、Ｍ７層、Ｍ８層及びＴＯＰ層の構成例を示す平面図である。なお、図１の断面図は、図２〜図５のＡ−Ａ'断面図に相当する。
【００１６】
まず、図１及び図２を用いて、Ｍ６層（第１層）の構成について説明する。Ｍ６層には、ＭＯＭ容量１１と、シールド部１２，１３と、信号ライン１５，１６と、が設けられている。
【００１７】
ＭＯＭ容量１１は、配線間のカップリング容量を利用した容量素子である。ＭＯＭ容量１１は、電極Ｎ１，Ｎ２と、複数のメインライン１１１，１１２と、を有する。電極Ｎ１は、ＭＯＭ容量１１の一端（図２の紙面の上部）に設けられ、電極Ｎ２は、ＭＯＭ容量１１の他端（図２の紙面の下部）に設けられている。複数のメインライン１１１，１１２は、電極Ｎ１，Ｎ２間を結ぶ線分（図２の紙面の縦方向）に沿って互いに近傍に配線されている。複数のメインライン１１１の一端は、電極Ｎ１に接続され、複数のメインライン１１２の一端は、電極Ｎ２に接続されている。このような構成により、複数のメインライン１１１，１１２間には、カップリング容量（寄生容量）が発生する。
【００１８】
信号ライン１５，１６は、制御信号、データ等の信号が伝搬するラインである。図２の例では、信号ライン１５は、ＭＯＭ容量１１の左隣に配線され、信号ライン１６は、ＭＯＭ容量１１の右隣に配線されている。
【００１９】
シールド部１２は、信号ライン１５とＭＯＭ容量１１との間に設けられている。図２の例では、シールド部１２は、ＭＯＭ容量１１を構成するメインライン１１１，１１２に沿って配線されたシールドライン１２１と、シールドライン１２１の両端からＭＯＭ容量１１の電極Ｎ１，Ｎ２に向けて延在する補助ライン１２１ａ，１２１ｂと、によって形成されている。シールド部１２は、信号ライン１５とＭＯＭ容量１１との間に発生するカップリング容量を抑制することにより、ＭＯＭ容量１１が信号ライン１５から受けるノイズを抑制している。なお、補助ライン１２１ａ，１２１ｂは、必須ではない。
【００２０】
シールド部１３は、信号ライン１６とＭＯＭ容量１１との間に設けられている。図２の例では、シールド部１３は、ＭＯＭ容量１１を構成するメインライン１１１，１１２に沿って配線されたシールドライン１３１と、シールドライン１３１の両端からＭＯＭ容量１１の電極Ｎ１，Ｎ２に向けて延在する補助ライン１３１ａ，１３１ｂと、によって形成されている。即ち、図２の例では、シールド部１２，１３は、ＭＯＭ容量１１を囲うように設けられている。シールド部１３は、信号ライン１６とＭＯＭ容量１１との間に発生するカップリング容量を抑制することにより、ＭＯＭ容量１１が信号ライン１６から受けるノイズを抑制している。なお、補助ライン１３１ａ，１３１ｂは、必須ではない。
【００２１】
なお、複数のメインライン１１１，１１２、シールドライン１２１，１３１、及び、信号ライン１５，１６は、何れも略同一の配線幅を有し、互いに平行に配線されていることが好ましい。さらに、複数のメインライン１１１，１１２、シールドライン１２１，１３１、及び、信号ライン１５，１６は、等間隔に配線されていることが好ましい。それにより、製造ばらつきが抑制される。
【００２２】
次に、図１及び図３を用いて、Ｍ７層（第２層）の構成について説明する。Ｍ７層には、シールド部１４が設けられている。シールド部１４は、水平方向に見てＭＯＭ容量１１を覆うように設けられ、シールド部１２，１３を迂回して信号ライン１５，１６とＭＯＭ容量１１との間に発生するカップリング容量を抑制している。それにより、ＭＯＭ容量１１が信号ライン１５，１６から受けるノイズはさらに抑制される。また、シールド部１４は、後述するＭ８層に配線された信号ライン１７とＭＯＭ容量１１との間に発生するカップリング容量も抑制している。それにより、ＭＯＭ容量１１が信号ライン１７から受けるノイズも抑制される。
【００２３】
さらに、Ｍ６層のシールド部１２と、Ｍ７層のシールド部１４と、の間には、複数のビアＶ１が設けられている。より具体的には、複数のビアＶ１は、シールド部１２を構成するシールドライン１２１と、シールド部１４と、の間に、当該シールドライン１２１に沿って配置されている。Ｍ６層のシールド部１３と、Ｍ７層のシールド部１４と、の間には、複数のビアＶ２が設けられている。より具体的には、複数のビアＶ２は、シールド部１３を構成するシールドライン１３１と、シールド部１４と、の間に、当該シールドライン１３１に沿って配置されている。それにより、シールド部１２，１４間の隙間、及び、シールド１３，１４間の隙間が小さくなるため、信号ライン１５，１６とＭＯＭ容量１１との間に発生するカップリング容量はさらに抑制される。なお、複数のビアＶ１，Ｖ２は、必須ではない。
【００２４】
次に、図１及び図４を用いて、Ｍ８層の構成について説明する。Ｍ８層には、信号ライン１７が設けられている。信号ライン１７は、制御信号、データ等の信号が伝搬するラインである。図１の例では、信号ライン１７は、シールド部１４を挟んでＭＯＭ容量１１の上部に設けられている。
【００２５】
次に、図１及び図５を用いて、ＴＯＰ層の構成について説明する。ＴＯＰ層には、遮光部１８が設けられている。遮光部１８は、半導体装置１の外部からの光が内部に入り込むのを防ぐためのものである。なお、遮光部１８は、ＴＯＰ層に代えてＭ８層に設けられてもよい。遮光部１８がＴＯＰ層又はＭ８層に設けられることにより、その下位層の配線自由度は高くなる。例えば、Ｍ６層の信号ライン１５，１６の配線自由度は高くなる。それにより、効率の良いレイアウトが可能となる。
【００２６】
このように、本実施の形態にかかる半導体装置１は、ＭＯＭ容量１１と、当該ＭＯＭ容量１１と同層に配線された信号ライン１５，１６と、の間に設けられたシールド部１２，１３と、ＭＯＭ容量１１の配置された層と隣接する層に当該ＭＯＭ容量１１を覆うように設けられたシールド部１４と、を備える。それにより、本実施の形態にかかる半導体装置１は、信号ライン１５，１６とＭＯＭ容量１１との間に発生するカップリング容量を抑制することができる。それにより、本実施の形態にかかる半導体装置１は、ＭＯＭ容量１１が信号ライン１５，１６から受けるノイズを抑制することできる。
【００２７】
さらに、本実施の形態にかかる半導体装置１は、シールド部１４を備えることにより、ＭＯＭ容量１１と、当該ＭＯＭ容量１１と異なる層に配線された信号ライン１７と、の間に発生するカップリング容量を抑制することもできる。
【００２８】
特にＡＤコンバータ等の狭ピッチのレイアウト構成では、信号ライン１５，１６をＭＯＭ容量１１から遠ざけて配線することは困難である。このような場合でも、本実施の形態にかかる半導体装置１は、シールド部１２〜１４を備えることにより、信号ライン１５，１６とＭＯＭ容量１１との間に発生するカップリング容量を抑制することができる。
【００２９】
（半導体装置１の第１変形例）
図６は、半導体装置１の第１変形例を半導体装置１ａとして示す断面図である。図６に示す半導体装置１ａは、ＭＯＭ容量１１に代えて２層構造のＭＯＭ容量１１ａを備え、シールド部１２，１３に代えて２層構造のシールド部１２ａ，１３ａを備える。
【００３０】
以下、図６に加え、図７及び図８を参照して、詳細に説明する。図７及び図８は、それぞれ、図６に示す半導体装置１ａのＭ５層、Ｍ６層の構成例を示す平面図である。なお、図６の断面図は、図７及び図８のＡ−Ａ'断面図に相当する。
【００３１】
図６〜図８に示すように、ＭＯＭ容量１１ａでは、複数のメインライン１１１，１１２が２つの層（Ｍ５層、Ｍ６層）に跨って配線されている。また、電極Ｎ１は、Ｍ６層に設けられ、電極Ｎ２は、Ｍ５層に設けられている。さらに、Ｍ６層には、水平方向に見て電極Ｎ２と同じ位置に電極Ｎ１ｘが設けられ、Ｍ５層には、水平方向に見て電極Ｎ１と同じ位置に電極Ｎ２ｘが設けられている。電極Ｎ１，Ｎ１ｘは短絡し、電極Ｎ２，Ｎ２ｘは短絡している。ＭＯＭ容量１１ａのその他の構成については、ＭＯＭ容量１１の場合と同様であるため、その説明を省略する。
【００３２】
なお、電極Ｎ１ｘ，Ｎ２ｘは、他のＭＯＭ容量１１ａとの接続に用いられる。例えば、図９に示すように２つのＭＯＭ容量１１ａを接続して用いる場合、第１のＭＯＭ容量１１ａの電極Ｎ１ｘは、第２のＭＯＭ容量１１ａの電極Ｎ１に接続され、第１のＭＯＭ容量１１ａの電極Ｎ２は、第２のＭＯＭ容量１１ａの電極Ｎ２ｘに接続される。そして、第１のＭＯＭ容量１１ａの電極Ｎ１は、２つのＭＯＭ容量１１ａからなる容量素子の一方の電極として用いられ、第２のＭＯＭ容量１１ａの電極Ｎ２は、２つのＭＯＭ容量１１ａからなる容量素子の他方の電極として用いられる。
【００３３】
シールド部１２ａ，１３ａは、２層構造のＭＯＭ容量１１ａに対応して、同じく２層構造となっている。
【００３４】
シールド部１２ａは、Ｍ６層において、メインライン１１１，１１２に沿って配線されたシールドライン１２１と、シールドライン１２１の両端から電極Ｎ１，Ｎ１ｘに向けて延在する補助ライン１２１ａ，１２１ｂと、を備える。さらに、シールド部１２ａは、Ｍ５層において、メインライン１１１，１１２に沿って配線されたシールドライン１２２と、シールドライン１２２の両端から電極Ｎ２ｘ，Ｎ２に向けて延在する補助ライン１２２ａ，１２２ｂと、を備える。
【００３５】
シールド部１３ａは、Ｍ６層において、メインライン１１１，１１２に沿って配線されたシールドライン１３１と、シールドライン１３１の両端から電極Ｎ１，Ｎ１ｘに向けて延在する補助ライン１３１ａ，１３１ｂと、を備える。さらに、シールド部１３ａは、Ｍ５層において、メインライン１１１，１１２に沿って配線されたシールドライン１３２と、シールドライン１３２の両端から電極Ｎ２ｘ，Ｎ２に向けて延在する補助ライン１３２ａ，１３２ｂと、を備える。
【００３６】
即ち、図７及び図８の例では、シールド部１２ａ，１３ａは、ＭＯＭ容量１１ａを囲うように設けられている。なお、補助ライン１２１ａ，１２１ｂ，１２２ａ，１２２ｂ，１３１ａ，１３１ｂ，１３２ａ，１３２ｂは、必須ではない。シールド部１２ａ，１３ａのその他の構成については、シールド部１２，１３の場合と同様であるため、その説明を省略する。
【００３７】
さらに、Ｍ６層のシールドライン１２１と、Ｍ５層のシールドライン１２２と、の間には、複数のビアＶ３が設けられている。Ｍ６層のシールドライン１３１と、Ｍ５層のシールドライン１３２と、の間には、複数のビアＶ４が設けられている。それにより、シールドライン１２１，１２２間の隙間、及び、シールドライン１３１，１３２間の隙間が小さくなるため、信号ライン１５，１６とＭＯＭ容量１１ａとの間に発生するカップリング容量はさらに抑制される。なお、複数のビアＶ３，Ｖ４は、必須ではない。
【００３８】
このように、本実施の形態にかかる半導体装置１ａは、２層構造のＭＯＭ容量１１ａに対応して２層構造のシールド部１２ａ，１３ａを備えることにより、信号ライン１５，１６とＭＯＭ容量１１ａとの間に発生するカップリング容量を抑制することができる。それにより、本実施の形態にかかる半導体装置１ａは、ＭＯＭ容量１１ａが信号ライン１５，１６から受けるノイズを抑制することができる。
【００３９】
なお、本例では、ＭＯＭ容量１１ａが電極Ｎ１，Ｎ２を互いに異なる層に有する場合を例に説明したが、これに限られない。ＭＯＭ容量１１ａは、電極Ｎ１，Ｎ２を同じ層に有する構成に適宜変更可能である。
【００４０】
（半導体装置１の第２変形例）
図１０は、半導体装置１の第２変形例を半導体装置１ｂとして示す断面図である。図１０に示す半導体装置１ｂは、ＭＯＭ容量１１が配置された層の下層（Ｍ５層；第２層）にシールド部（第２シールド部）１９をさらに備える。
【００４１】
シールド部１９は、水平方向に見てＭＯＭ容量１１を覆うように設けられ、シールド部１２，１３を迂回して信号ライン１５，１６とＭＯＭ容量１１との間に発生するカップリング容量を抑制している。それにより、ＭＯＭ容量１１が信号ライン１５，１６から受けるノイズはさらに抑制される。また、シールド部１９は、例えば、Ｍ４層以下の下層に配線された信号ラインと、ＭＯＭ容量１１と、の間に発生するカップリング容量も抑制することができる。それにより、ＭＯＭ容量１１がその信号ラインから受けるノイズも抑制される。
【００４２】
さらに、Ｍ６層のシールド部１２と、Ｍ５層のシールド部１９と、の間には、複数のビアＶ３が設けられている。より具体的には、複数のビアＶ３は、シールド部１２を構成するシールドライン１２１と、シールド部１９と、の間に、当該シールドライン１２１に沿って配置されている。Ｍ６層のシールド部１３と、Ｍ５層のシールド部１９と、の間には、複数のビアＶ４が設けられている。より具体的には、複数のビアＶ４は、シールド部１３を構成するシールドライン１３１と、シールド部１９と、の間に、当該シールドライン１３１に沿って配置されている。それにより、シールド部１２，１９間の隙間、及び、シールド部１３，１９間の隙間が小さくなるため、信号ライン１５，１６とＭＯＭ容量１１との間に発生するカップリング容量はさらに抑制される。なお、複数のビアＶ３，Ｖ４は、必須ではない。
【００４３】
このように、本実施の形態にかかる半導体装置１ｂは、ＭＯＭ容量１１が配置された層の上層及び下層の何れにも、当該ＭＯＭ容量１１を覆うように形成されたシールド部（１４，１９）を備えることにより、信号ライン１５，１６とのＭＯＭ容量１１との間に発生するカップリング容量をさらに抑制することができる。それにより、本実施の形態にかかる半導体装置１ｂは、ＭＯＭ容量１１が信号ライン１５，１６から受けるノイズをさらに抑制することができる。
【００４４】
＜実施の形態２＞
図１１は、実施の形態２にかかる半導体装置２の構成例を示す断面図である。図１１に示す半導体装置２は、図１に示す半導体装置１と比較して、シールド部１２，１３に代えてシールド部２２，２３を備える。図１１に示す半導体装置２のその他の構成については、図１に示す半導体装置１の場合と同様であるため、その説明を省略する。
【００４５】
以下、図１１に加え、図１２を参照して、詳細に説明する。図１２は、図１１に示す半導体装置２のＭ６層の構成例を示す平面図である。なお、図１１の断面図は、図１２のＢ−Ｂ'断面図に相当する。
【００４６】
シールド部２２は、信号ライン１５とＭＯＭ容量１１との間に設けられている。図１２の例では、シールド部２２は、ＭＯＭ容量１１を構成するメインライン１１１，１１２に沿って配線されたシールドライン（第１シールドライン）２２１及びシールドライン（第２シールドライン）２２２と、シールドライン２２１の両端からＭＯＭ容量１１の電極Ｎ１，Ｎ２に向けて延在する補助ライン２２１ａ，２２１ｂと、によって形成されている。シールド部２２は、信号ライン１５とＭＯＭ容量１１との間に発生するカップリング容量を抑制することにより、ＭＯＭ容量１１が信号ライン１５から受けるノイズを抑制している。なお、補助ライン２２１ａ，２２１ｂは、必須ではない。
【００４７】
シールド部２３は、信号ライン１６とＭＯＭ容量１１との間に設けられている。図１２の例では、シールド部２３は、ＭＯＭ容量１１を構成するメインライン１１１，１１２に沿って配線されたシールドライン（第１シールドライン）２３１及びシールドライン（第２シールドライン）２３２と、シールドライン２３１の両端からＭＯＭ容量１１の電極Ｎ１，Ｎ２に向けて延在する補助ライン２３１ａ，２３１ｂと、によって形成されている。即ち、図１２の例では、シールド部２２，２３は、ＭＯＭ容量１１を囲うように設けられている。シールド部２３は、信号ライン１６とＭＯＭ容量１１との間に発生するカップリング容量を抑制することにより、ＭＯＭ容量１１が信号ライン１６から受けるノイズを抑制している。なお、補助ライン２３１ａ，２３１ｂは、必須ではない。
【００４８】
各シールド部２２，２３は、上記したように２列のシールドラインにより形成されているため、各シールド部１２，１３の場合よりも、信号ライン１５，１６とＭＯＭ容量１１との間に発生するカップリング容量を抑制することができる。それにより、各シールド部２２，２３は、各シールド部１２，１３の場合よりも、ＭＯＭ容量１１が信号ライン１５，１６から受けるノイズを抑制することができる。
【００４９】
なお、複数のメインライン１１１，１１２、シールドライン２２１，２２２，２３１，２３２、及び、信号ライン１５，１６は、何れも略同一の配線幅を有し、互いに平行に配線されていることが好ましい。さらに、複数のメインライン１１１，１１２、シールドライン２２１，２２２，２３１，２３２、及び、信号ライン１５，１６は、等間隔に配線されていることが好ましい。それにより、製造ばらつきが抑制される。
【００５０】
さらに、Ｍ６層のシールド部２２と、Ｍ７層のシールド部１４と、の間には、複数のビアＶ１が設けられている。より具体的には、複数のビアＶ１は、シールド部２２を構成するシールドライン２２１，２２２と、シールド部１４と、の間に、当該シールドライン２２１，２２２に沿って千鳥状に配置されている。Ｍ６層のシールド部２３と、Ｍ７層のシールド部１４と、の間には、複数のビアＶ２が設けられている。より具体的には、複数のビアＶ２は、シールド部２３を構成するシールドライン２３１，２３２と、シールド部１４と、の間に、当該シールドライン２３１，２３２に沿って千鳥状に配置されている。それにより、シールド部２２，１４間の隙間、及び、シールド部２３，１４間の隙間がさらに小さくなるため、信号ライン１５、１６とＭＯＭ容量１１との間に発生するカップリング容量はさらに抑制される。なお、複数のビアＶ１，Ｖ２は、必須ではない。
【００５１】
このように、本実施の形態にかかる半導体装置２は、２列のシールドラインによって形成されたシールド部２２，２３を備えることにより、実施の形態１にかかる半導体装置１の場合よりも、信号ライン１５，１６とＭＯＭ容量１１との間に発生するカップリング容量を抑制することができる。それにより、本実施の形態にかかる半導体装置２は、実施の形態１にかかる半導体装置１の場合よりも、ＭＯＭ容量１１が信号ライン１５，１６から受けるノイズを抑制することできる。
【００５２】
（半導体装置２の第１変形例）
図１３は、半導体装置２の第１変形例を半導体装置２ａとして示す断面図である。図１３に示す半導体装置２ａは、ＭＯＭ容量１１に代えて２層構造のＭＯＭ容量１１ａを備え、シールド部２２，２３に代えて２層構造のシールド部２２ａ，２３ａを備える。
【００５３】
以下、図１３に加え、図１４及び図１５を参照して、詳細に説明する。図１４及び図１５は、それぞれ、図１３に示す半導体装置２ａのＭ５層、Ｍ６層の構成例を示す平面図である。なお、図１３の断面図は、図１４及び図１５のＢ−Ｂ'断面図に相当する。
【００５４】
ＭＯＭ容量１１ａについては、既に説明したとおりである。
【００５５】
シールド部２２ａ，２３ａは、２層構造のＭＯＭ容量１１ａに対応して、同じく２層構造となっている。
【００５６】
シールド部２２ａは、Ｍ６層において、メインライン１１１，１１２に沿って配線されたシールドライン２２１，２２２と、シールドライン２２１の両端から電極Ｎ１，Ｎ１ｘに向けて延在する補助ライン２２１ａ，２２１ｂと、を備える。さらに、シールド部２２ａは、Ｍ５層において、メインライン１１１，１１２に沿って配線されたシールドライン２２３，２２４と、シールドライン２２３の両端から電極Ｎ２ｘ，Ｎ２に向けて延在する補助ライン２２３ａ，２２３ｂと、を備える。
【００５７】
シールド部２３ａは、Ｍ６層において、メインライン１１１，１１２に沿って配線されたシールドライン２３１，２３２と、シールドライン２３１の両端から電極Ｎ１，Ｎ１ｘに向けて延在する補助ライン２３１ａ，２３１ｂと、を備える。さらに、シールド部２３ａは、Ｍ５層において、メインライン１１１，１１２に沿って配線されたシールドライン２３３，２３４と、シールドライン２３３の両端から電極Ｎ２ｘ，Ｎ２に向けて延在する補助ライン２３３ａ，２３３ｂと、を備える。
【００５８】
即ち、図１４及び図１５の例では、シールド部２２ａ，２３ａは、ＭＯＭ容量１１ａを囲うように設けられている。なお、補助ライン２２１ａ，２２１ｂ，２２３ａ，２２３ｂ，２３１ａ，２３１ｂ，２３３ａ，２３３ｂは、必須ではない。シールド部２２ａ，２３ａのその他の構成については、シールド部２２，２３の場合と同様であるため、その説明を省略する。
【００５９】
さらに、Ｍ６層のシールドライン２２１，２２２と、Ｍ５層のシールドライン２２３，２２４と、の間には、複数のビアＶ３が千鳥状に設けられている。Ｍ６層のシールドライン２３１，２３２と、Ｍ５層のシールドライン２３３，２３４と、の間には、複数のビアＶ４が千鳥状に設けられている。それにより、シールドライン２２１，２２２とシールドライン２２３，２２４との間の隙間、及び、シールドライン２３１，２３２とシールドライン２３３，２３４との間の隙間が小さくなるため、信号ライン１５，１６とＭＯＭ容量１１ａとの間に発生するカップリング容量はさらに抑制される。なお、複数のビアＶ３，Ｖ４は、必須ではない。
【００６０】
このように、本実施の形態にかかる半導体装置２ａは、２層構造のＭＯＭ容量１１ａに対応して２層構造のシールド部２２ａ，２３ａを備えることにより、信号ライン１５，１６とＭＯＭ容量１１ａとの間に発生するカップリング容量を抑制することができる。それにより、本実施の形態にかかる半導体装置２ａは、ＭＯＭ容量１１ａが信号ライン１５，１６から受けるノイズを抑制することができる。
【００６１】
（半導体装置２の第２変形例）
図１６は、本実施の形態にかかる半導体装置２の第２変形例を半導体装置２ｂとして示す断面図である。図１６に示す半導体装置２ｂは、ＭＯＭ容量１１が配置された層の下層（Ｍ５層；第２層）にシールド部（第２シールド部）１９をさらに備える。
【００６２】
シールド部１９については、既に説明したとおりである。
【００６３】
さらに、Ｍ６層のシールド部２２と、Ｍ５層のシールド部１９と、の間には、複数のビアＶ３が設けられている。より具体的には、複数のビアＶ３は、シールド部２２を構成するシールドライン２２１，２２２と、シールド部１９と、の間に、当該シールドライン２２１，２２２に沿って千鳥状に配置されている。Ｍ６層のシールド部２３と、Ｍ５層のシールド部１９と、の間には、複数のビアＶ４が設けられている。より具体的には、複数のビアＶ４は、シールド部２３を構成するシールドライン２３１，２３２と、シールド部１９と、の間に、当該シールドライン２３１，２３２に沿って千鳥状に配置されている。それにより、シールド部２２，１９間の隙間、及び、シールド部２３，１９間の隙間が小さくなるため、信号ライン１５，１６とＭＯＭ容量１１との間に発生するカップリング容量はさらに抑制される。なお、複数のビアＶ３，Ｖ４は、必須ではない。
【００６４】
このように、本実施の形態にかかる半導体装置２ｂは、ＭＯＭ容量１１が配置された層の上層及び下層の何れにも、当該ＭＯＭ容量１１を覆うように形成されたシールド部（１４，１９）を備えることにより、信号ライン１５，１６とのＭＯＭ容量１１との間に発生するカップリング容量をさらに抑制することができる。それにより、本実施の形態にかかる半導体装置２ｂは、ＭＯＭ容量１１が信号ライン１５，１６から受けるノイズをさらに抑制することができる。
【００６５】
＜実施の形態３＞
図１７は、実施の形態３にかかる半導体装置３のＭ６層の構成例を示す平面図である。本実施の形態にかかる半導体装置３は、半導体装置１と比較して、シールド部１２，１３に代えて、シールド部３２，３３を備える。
【００６６】
シールド部３２は、ＭＯＭ容量１１を構成するメインライン１１１，１１２に沿って配線されたシールドライン３２１と、シールドライン３２１の両端からＭＯＭ容量１１の電極Ｎ１，Ｎ２に向けて延在する補助ライン３２１ａ，３２１ｂと、によって形成されている。ここで、シールドライン３２１は、メインライン１１１，１１２の配線幅より太い配線幅を有する。本例では、シールドライン３２１は、メインライン１１１，１１２の配線幅の２倍以上の配線幅を有する。シールド部３２は、信号ライン１５とＭＯＭ容量１１との間に発生するカップリング容量を抑制することにより、ＭＯＭ容量１１が信号ライン１５から受けるノイズを抑制している。なお、補助ライン３２１ａ，３２１ｂは、必須ではない。
【００６７】
シールド部３３は、ＭＯＭ容量１１を構成するメインライン１１１，１１２に沿って配線されたシールドライン３３１と、シールドライン３３１の両端からＭＯＭ容量１１の電極Ｎ１，Ｎ２に向けて延在する補助ライン３３１ａ，３３１ｂと、によって形成されている。ここで、シールドライン３３１は、メインライン１１１，１１２の配線幅より太い配線幅を有する。本例では、シールドライン３３１は、メインライン１１１，１１２の配線幅の２倍以上の配線幅を有する。シールド部３３は、信号ライン１６とＭＯＭ容量１１との間に発生するカップリング容量を抑制することにより、ＭＯＭ容量１１が信号ライン１６から受けるノイズを抑制している。なお、補助ライン３３１ａ，３３１ｂは、必須ではない。
【００６８】
各シールド部３２，３３は、上記したように配線幅の太いシールドラインにより形成されているため、各シールド部１２，１３の場合よりも、信号ライン１５，１６とＭＯＭ容量１１との間に発生するカップリング容量を抑制することができる。それにより、各シールド部３２，３３は、各シールド部１２，１３の場合よりも、ＭＯＭ容量１１が信号ライン１５，１６から受けるノイズを抑制することができる。
【００６９】
さらに、Ｍ６層のシールド部３２と、Ｍ７層のシールド部１４と、の間には、複数のビアＶ１が設けられている。より具体的には、複数のビアＶ１は、シールド部３２を構成するシールドライン３２１と、シールド部１４と、の間に、当該シールドライン３２１に沿って千鳥状に配置されている。Ｍ６層のシールド部３３と、Ｍ７層のシールド部１４と、の間には、複数のビアＶ２が設けられている。より具体的には、複数のビアＶ２は、シールド部３３を構成するシールドライン３３１と、シールド部１４と、の間に、当該シールドライン３３１に沿って千鳥状に配置されている。それにより、シールド部３２，１４間の隙間、及び、シールド部３３，１４間の隙間がさらに小さくなるため、信号ライン１５，１６とＭＯＭ容量１１との間に発生するカップリング容量はさらに抑制される。なお、複数のビアＶ１，Ｖ２は、必須ではない。
【００７０】
このように、本実施の形態にかかる半導体装置３は、配線幅の太いシールドラインによって形成されたシールド部３２，３３を備えることにより、実施の形態１にかかる半導体装置１の場合よりも、信号ライン１５，１６とＭＯＭ容量１１との間に発生するカップリング容量を抑制することができる。それにより、本実施の形態にかかる半導体装置３は、実施の形態１にかかる半導体装置１の場合よりも、ＭＯＭ容量１１が信号ライン１５，１６から受けるノイズを抑制することができる。
【００７１】
本実施の形態では、ＭＯＭ容量１１及びシールド部３２，３３が何れも１層構造の場合を例にしたが、これに限られず、他の実施の形態の場合と同様に２層構造以上であってもよい。
【００７２】
＜実施の形態４＞
図１８は、実施の形態４にかかる半導体装置４のＭ６層の構成例を示す平面図である。本実施の形態にかかる半導体装置４は、半導体装置３と比較して、複数のビアＶ１，Ｖ２に代えて、シールドライン３２１，３３１に沿って延在して配置されたビアＶ１ａ，Ｖ２ａを備える。それにより、シールド部３２，１４間の隙間、及び、シールド部３３，１４間の隙間が無くなるため、信号ライン１５，１６とＭＯＭ容量１１との間に発生するカップリング容量はさらに抑制される。半導体装置４のその他の構成については、半導体装置３の場合と同様であるため、その説明を省略する。
【００７３】
以上のように、上記実施の形態１〜４にかかる半導体装置は、ＭＯＭ容量と、当該ＭＯＭ容量と同層に配線された信号ライン（１５，１６）と、の間に設けられたシールド部（１２，１３等）と、ＭＯＭ容量の配置された層と隣接する層に当該ＭＯＭ容量を覆うように設けられたシールド部（１４）と、を備える。それにより、上記実施の形態１〜４にかかる半導体装置は、信号ライン（１５，１６）とＭＯＭ容量との間に発生するカップリング容量を抑制することができる。それにより、上記実施の形態１〜４にかかる半導体装置は、ＭＯＭ容量が信号ライン（１５，１６）から受けるノイズを抑制することできる。
【００７４】
さらに、上記実施の形態１〜４にかかる半導体装置は、ＭＯＭ容量の配置された層と隣接する層に当該ＭＯＭ容量を覆うように設けられたシールド部（１４）を備えることにより、ＭＯＭ容量と、当該ＭＯＭ容量と異なる層に配線された信号ライン（１７）と、の間に発生するカップリング容量を抑制することもできる。
【００７５】
上記実施の形態１〜４では、半導体装置１〜４がＡＤコンバータに用いられた場合を例に説明したが、これに限られず、他の機器に用いられてもよい。
【００７６】
上記実施の形態１〜４では、ＭＯＭ容量と同層に配置されたシールド部（１２，１３等）が１列又は２列のシールドラインによって形成された場合を例に説明したが、これに限られない。このシールド部は、３列以上のシールドラインによって形成されてもよい。
【００７７】
上記実施の形態１〜４では、ＭＯＭ容量が１層構造又は２層構造の場合を例に説明したが、これに限られない。ＭＯＭ容量は３層構造以上であってもよい。その場合、ＭＯＭ容量と同層に配置されるシールド部（１２，１３等）は、ＭＯＭ容量と同様に３層構造以上であることが好ましい。
【００７８】
上記実施の形態１〜４では、ＭＯＭ容量が用いられた場合を例に説明したが、これに限られず、ＭＩＭ(Metal Insulator Metal)容量が用いられてもよい。
【００７９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【００８０】
１，１ａ，１ｂ  半導体装置
２，２ａ，２ｂ  半導体装置
３  半導体装置
４  半導体装置
１１，１１ａ  ＭＯＭ容量
１２，１２ａ  シールド部
１３，１３ａ  シールド部
１４  シールド部
１５〜１７  信号ライン
１８  遮光部
１９  シールド部
２２，２２ａ  シールド部
２３，２３ａ  シールド部
３２  シールド部
３３  シールド部
１１１，１１２  メインライン
１２１，１２２  シールドライン
１２１ａ，１２１ｂ  補助ライン
１２２ａ，１２２ｂ  補助ライン
１３１，１３２  シールドライン
１３１ａ，１３１ｂ  補助ライン
１３２ａ，１３２ｂ  補助ライン
２２１〜２２４  シールドライン
２２１ａ，２２１ｂ  補助ライン
２２３ａ，２２３ｂ  補助ライン
２３１〜２３４  シールドライン
２３１ａ，２３１ｂ  補助ライン
２３３ａ，２３３ｂ  補助ライン
３２１，３３１  シールドライン
３２１ａ，３２１ｂ  補助ライン
３３１ａ，３３１ｂ  補助ライン
Ｖ１〜Ｖ４  ビア
Ｖ１ａ，Ｖ２ａ  ビア
【図１】
2015002247.tif 000003
【図２】
2015002247.tif 000004
【図３】
2015002247.tif 000005
【図４】
2015002247.tif 000006
【図５】
2015002247.tif 000007
【図６】
2015002247.tif 000008
【図７】
2015002247.tif 000009
【図８】
2015002247.tif 000010
【図９】
2015002247.tif 000011
【図１０】
2015002247.tif 000012
【図１１】
2015002247.tif 000013
【図１２】
2015002247.tif 000014
【図１３】
2015002247.tif 000015
【図１４】
2015002247.tif 000016
【図１５】
2015002247.tif 000017
【図１６】
2015002247.tif 000018
【図１７】
2015002247.tif 000019
【図１８】
2015002247.tif 000020