(57)【要約】      （修正有）【課題】パワーゲーティングに基づく半導体装置において、レイアウト面積を縮小し、配線抵抗を削減する。【解決手段】半導体装置は、第１方向に延伸する第１及び第２平行電極部1a,1bと上記第１及び第２平行電極部の各々の一端を連結する第１方向と略直交する第２方向に延伸する第１連結電極部1cとを有する第１ゲート電極1と、第１ゲート電極下のチャネル領域により互いに分離された第１拡散層及び第２拡散層とを含む第１トランジスタと、第１トランジスタの第１拡散層D1と接続される第１出力配線OUTと、第２方向に延伸する第２ゲート電極2を含む第２トランジスタT2と、を備える。ここで、第２トランジスタは、第１トランジスタの第２拡散層S1を、第２ゲート電極下のチャネル領域により互いに分離された２つの拡散層のうちの一方とする。【選択図】図１
2015032651.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に延伸する第１及び第２平行電極部と前記第１及び第２平行電極部の各々の一端を連結する前記第１方向と略直交する第２方向に延伸する第１連結電極部とを有する第１ゲート電極と、前記第１ゲート電極下のチャネル領域により互いに分離された第１拡散層及び第２拡散層とを含む第１トランジスタと、
前記第１トランジスタの前記第１拡散層と接続される第１出力配線と、
前記第２方向に延伸する第２ゲート電極を含む第２トランジスタと、を備え、
前記第２トランジスタは、前記第１トランジスタの前記第２拡散層を、前記第２ゲート電極下のチャネル領域により互いに分離された２つの拡散層のうちの一方とすることを特徴とする半導体装置。
【請求項２】
前記第２トランジスタの前記第２ゲート電極下のチャネル領域により互いに分離された前記２つの拡散層のうちの他方に接続され、第１電源電位を供給する第１配線と、
前記第１トランジスタの前記第２拡散層と接続される第２配線と、を備える請求項１に記載の半導体装置。
【請求項３】
前記第２ゲート電極に電圧を供給して前記第２トランジスタを導通及び非導通のうちの一方に制御する制御部を備え、
前記制御部が前記第２トランジスタを導通するように制御した場合に、前記第１配線の前記第１電源電位が前記第１トランジスタを介して前記第２配線に供給されることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
複数の前記第１トランジスタが、前記第２方向に並んで形成された、ことを特徴とする請求項１乃至３のいずれか一に記載の半導体装置。
【請求項５】
前記第１方向に延伸する第３及び第４平行電極部と前記第３及び第４平行電極部の各々の一端を連結する前記第２方向に延伸する第２連結電極部とを有する第３ゲート電極と、前記第３ゲート電極下のチャネル領域により分離される第３及び第４拡散層とを含む第３トランジスタと、
前記第３トランジスタの前記第３拡散層と接続され、且つ、前記第１トランジスタの前記第１ゲート電極に接続される第１中間配線と、をさらに備え、
前記第２トランジスタは、前記第３トランジスタの前記第４拡散層を、前記第２ゲート電極下のチャネル領域により互いに分離された前記２つの拡散層のうちの他方とする、ことを特徴とする請求項１乃至３のいずれか一に記載の半導体装置。
【請求項６】
複数の前記第１トランジスタ及び複数の前記第３のトランジスタが、夫々前記第２方向に並んで形成された、ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１方向に延伸する第５及び第６平行電極部と、前記第５及び第６平行電極部の各々の一端を連結する前記第２方向に延伸する第３連結電極部と、を有し、前記第５及び第６平行電極部の各々の他端が前記第２ゲート電極と接続された第４ゲート電極を含む第４トランジスタと、
前記第１方向に延伸する第７及び第８平行電極部と、前記第７及び第８平行電極部の各々の一端を連結する前記第２方向に延伸する第４連結電極部と、を有し、前記第７及び第８平行電極部の各々の他端が前記第２ゲート電極と接続された第５ゲート電極を含む第５トランジスタと、をさらに備え、
前記第４トランジスタは、前記第２ゲート電極下のチャネル領域により互いに分離された２つの拡散層の一方を、前記第４ゲート電極下のチャネル領域により互いに分離された２つの拡散層のうちの一方とし、
前記第５トランジスタは、前記第２ゲート電極下のチャネル領域により互いに分離された２つの拡散層の他方を、前記第５ゲート電極下のチャネル領域により互いに分離された２つの拡散層のうちの一方とする、ことを特徴とする請求項１乃至３のいずれか一に記載の半導体装置。
【請求項８】
複数の前記第１トランジスタと複数の前記第４及び第５トランジスタとが前記第２方向に交互に形成された、ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第１方向に延伸する第３及び第４平行電極部と前記第３及び第４平行電極部の各々の一端を連結する前記第２方向に延伸する第２連結電極部とを有する第３ゲート電極と、前記第３ゲート電極下のチャネル領域により分離される第３及び第４拡散層とを含む第３トランジスタと、
前記第３トランジスタの前記第３拡散層と接続され、且つ、前記第１トランジスタの前記第１ゲート電極に接続される第１中間配線と、をさらに備え、
前記第２トランジスタは、前記第３トランジスタの前記第４拡散層を、前記第２ゲート電極下のチャネル領域により互いに分離された前記２つの拡散層のうちの他方とする、ことを特徴とする請求項７に記載の半導体装置。
【請求項１０】
複数の前記第２及び第３トランジスタと複数の前記第４及び第５トランジスタとが前記第２方向に交互に形成された、ことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第１及び第２トランジスタは第１導電型であって、
第１方向に延伸する第９及び第１０平行電極部と前記第９及び第１０平行電極部の各々の一端を連結する前記第２方向に延伸する第５連結電極部とを有する第６ゲート電極と、前記第６ゲート電極下のチャネル領域により互いに分離された第５拡散層及び第６拡散層とを含む第２導電型の第６トランジスタと、
前記第２方向に延伸する第７ゲート電極を含む第２導電型の第７トランジスタと、をさらに備え、
前記第７トランジスタは、前記第６トランジスタの前記第６拡散層を、前記第７ゲート電極下のチャネル領域により互いに分離された２つの拡散層のうちの一方とすることを特徴とする請求項１または７に記載の半導体装置。
【請求項１２】
前記第７トランジスタの前記第７ゲート電極下のチャネル領域により互いに分離された２つの拡散層のうちの他方に接続され、第２電源電位を供給する第３配線と、
前記第６トランジスタの前記第６拡散層と接続される第４配線と、を備えた請求項１１に記載の半導体装置。
【請求項１３】
前記第２及び第７ゲート電極に電圧を供給して前記第２及び第７トランジスタを導通及び非導通のうちの一方に制御する制御部を備え、
前記制御部が前記第２及び第７トランジスタを導通するように制御した場合に、前記第１配線の前記第１電源電位が前記第２トランジスタを介して前記第２配線に供給され、前記第３配線の前記第２電源電位が前記第７トランジスタを介して前記第４配線に供給される、ことを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
複数の前記第１及び第６トランジスタが夫々前記第２方向に並んで形成された、ことを特徴とする請求項１１乃至１３のいずれか一に記載の半導体装置。
【請求項１５】
前記第１方向に延伸する第３及び第４平行電極部と前記第３及び第４平行電極部の各々の一端を連結する前記第２方向に延伸する第２連結電極部とを有する第３ゲート電極と、前記第３ゲート電極下のチャネル領域により分離される第３及び第４拡散層とを含む第３トランジスタと、
前記第６トランジスタの前記第５拡散層、前記第３トランジスタの前記第３拡散層、及び前記第１トランジスタの前記第１ゲート電極に接続される第２中間配線と、
をさらに備え、
前記第２トランジスタは、前記第３トランジスタの前記第４拡散層を、前記第２ゲート電極下のチャネル領域により互いに分離された２つの拡散層のうちの他方とする、ことを特徴とする請求項１１乃至１３のいずれか一に記載の半導体装置。
【請求項１６】
複数の前記第１、第３、及び第６トランジスタが夫々前記第２方向に並んで形成された、ことを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記第２トランジスタの前記第２ゲート電極は、前記第２方向に延伸する第１ゲート部と、四辺を有する環状の第２ゲート部とを含む、ことを特徴とする請求項１乃至３のいずれか一に記載の半導体装置。
【請求項１８】
前記第２トランジスタの前記第２ゲート電極は、前記第２ゲート電極部と一辺を共有し、四辺を有する環状の第３ゲート部とを、をさらに含む、ことを特徴とする請求項１７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、パワーゲーティング素子の回路レイアウトに関する。
【背景技術】
【０００２】
従来、ＣＭＯＳ半導体集積回路はクロックを停止すれば消費電流は流れないと考えられてきたが、サブスレッショルド電流が流れるとクロックを停止しても消費電流は流れる。このため、スタンバイ時のサブスレッショルド電流を削減する技術として、スタンバイ時に保持が必要な出力ノードの電位を保った状態で内部回路の電源の供給を遮断するパワーゲーティング技術が広く用いられるようになってきている。
【０００３】
特許文献１には、パワーゲーティング技術を用いた半導体装置において、電源線及び接地線の高抵抗化を抑制した半導体装置が開示されている。該半導体装置では、複数の回路セルを、主電源線（電位ＶＰＥＲＩ）及び擬似接地線（電位ＶＳＳＺ）を使用する回路セルと、擬似電源線（電位ＶＰＥＲＩＺ）及び主接地線（電位ＶＳＳ）を使用する回路セルとで、回路セル棚を分けて配置している。これにより、各々の回路セル棚に配する電源線及び接地線の配線幅を広げることが可能になり、電源線及び接地線の高抵抗化を抑制している（特許文献１の図３、図５を参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−２１６５９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下の分析は、本発明の観点から与えられる。
【０００６】
しかしながら、特許文献１に記載の半導体装置では、機能回路領域とドライバ領域が分離されている（特許文献１の図３を参照）。そのため、これら素子のレイアウト領域の面積が増大する問題がある。また、ドライバ領域から遠い位置に配置された機能回路領域の回路セルでは、該回路セルとＳＣＲＣ（Ｓｕｂｔｈｒｅｓｈｏｌｄ  Ｃｕｒｒｅｎｔ  Ｒｅｄｕｃｔｉｏｎ  Ｃｉｒｃｕｉｔ）ドライバ間の距離（配線長）が長くなり、配線抵抗を十分に抑制することができないという問題がある。この場合、該回路セルを動作させた時に、配線抵抗に起因して電源線及び接地線の電圧に波形なまりが生じて、半導体装置内部の回路動作の高速化が制約されてしまう。
【課題を解決するための手段】
【０００７】
本発明の第１の視点による半導体装置は、第１方向に延伸する第１及び第２平行電極部と前記第１及び第２平行電極部の各々の一端を連結する前記第１方向と略直交する第２方向に延伸する第１連結電極部とを有する第１ゲート電極と、前記第１ゲート電極下のチャネル領域により互いに分離された第１拡散層及び第２拡散層とを含む第１トランジスタと、前記第１トランジスタの前記第１拡散層と接続される第１出力配線と、前記第２方向に延伸する第２ゲート電極を含む第２トランジスタと、を備える。ここで、前記第２トランジスタは、前記第１トランジスタの前記第２拡散層を、前記第２ゲート電極下のチャネル領域により互いに分離された２つの拡散層のうちの一方とする。
【発明の効果】
【０００８】
本発明によれば、パワーゲーティングに基づく半導体装置において、レイアウト面積を縮小し、配線抵抗を削減することができる。
【図面の簡単な説明】
【０００９】
【図１】一実施形態に係る半導体装置のレイアウトを示す図である。
【図２】図１の等価回路図である。
【図３】第１の実施形態に係る半導体装置の全体構成を示すブロック図である。
【図４】第１の実施形態に係る半導体装置におけるカラムデコーダの概略構成を示す等価回路図である。
【図５】第１の実施形態に係る半導体装置におけるカラムデコーダの詳細構成を示す等価回路図である。
【図６】第１の実施形態に係る半導体装置におけるカラムデコーダの部分的なレイアウトを示す平面図である。
【図７】図６のＡ−Ａ断面図、Ｂ−Ｂ断面図、Ｃ−Ｃ断面図である。
【図８】第１の実施形態に係る半導体装置におけるカラムデコーダのコンタクト及びＭ１配線層を示す図である。
【図９】第１の実施形態に係る半導体装置におけるカラムデコーダの全体レイアウト図である。
【図１０】比較例１に係る半導体装置におけるカラムデコーダの部分的なレイアウトを示す平面図である。
【図１１】比較例１に係る半導体装置のカラムデコーダにおける配線抵抗を説明するための図である。
【図１２】比較例１に係る半導体装置におけるカラムデコーダの全体レイアウト図である。
【図１３】第２の実施形態に係る半導体装置におけるカラムデコーダの部分的なレイアウトを示す平面図である。
【図１４】図１３のＡ−Ａ断面図、Ｂ−Ｂ断面図、Ｃ−Ｃ断面図である。
【図１５】第３の実施形態に係る半導体装置における周辺回路の概略構成を示す等価回路図である。
【図１６】第３の実施形態に係る半導体装置における周辺回路のレイアウトを示す平面図である。
【図１７】図１６のＡ−Ａ断面図、Ｂ−Ｂ断面図である。
【図１８】図１６のＣ−Ｃ断面図である。
【発明を実施するための形態】
【００１０】
まず、本発明の一実施形態の概要について説明する。なお、実施形態の概要の説明において付記した図面参照符号は専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
【００１１】
図１は、一実施形態に係る半導体装置のレイアウトを示す図である。図２は、図１の等価回路図である。
【００１２】
図１に示す半導体装置１０１は、第１方向に延伸する第１及び第２平行電極部（１ａ、１ｂ）と上記第１及び第２平行電極部（１ａ、１ｂ）の各々の一端を連結する第１方向と略直交する第２方向に延伸する第１連結電極部（１ｃ）とを有する第１ゲート電極１と、第１ゲート電極１下のチャネル領域により互いに分離された第１拡散層（ドレインＤ１）及び第２拡散層（ソースＳ１）とを含む第１トランジスタ（図１のＡ１〜３；図２の１１）と、第１トランジスタの第１拡散層（ドレインＤ１）と接続される第１出力配線ＯＵＴと、第２方向に延伸する第２ゲート電極２を含む第２トランジスタＴ２と、を備える。ここで、第２トランジスタＴ２は、第１トランジスタの第２拡散層（ソースＳ１）を、第２ゲート電極２下のチャネル領域により互いに分離された２つの拡散層のうちの一方（図１では、ドレインＤ２）とする。
【００１３】
上記半導体装置１０１の構成によれば、第２トランジスタＴ２と第１トランジスタ１１間で拡散層を共有している（図１では、第２トランジスタのドレインＤ２と第１トランジスタのソースＳ１が共有されている）。これにより、パワーゲーティングに基づく半導体装置１０１において、配線抵抗を削減することが可能になる。また、例えば、２つの平行電極部とそれらを連結する連結電極部とを含むゲート電極構成をした第１トランジスタをインバータ回路の構成素子として使うことができ、また、第２トランジスタをそのインバータ回路のためのＳＣＲＣトランジスタとして使うことできる。さらに、これらの第１及び第２トランジスタは、拡散層を共有した構成になるので、レイアウト面積の縮小に寄与し、レイアウト面積を縮小し、配線抵抗を削減することができる。
【００１４】
また、半導体装置（図１の１０１、図３の１００）において、第２トランジスタＴ２の第２ゲート電極２下のチャネル領域により互いに分離された２つの拡散層のうちの他方（図１では、ソースＳ２）に接続され、第１電源電位ＶＰＥＲＩを供給する第１配線２１と、第１トランジスタ（図１のＡ１〜３；図２の１１）の第２拡散層（ソースＳ１）と接続される第２配線２２と、を備えることが好ましい。
【００１５】
上記半導体装置において、第２ゲート電極ＶＰＧに電圧を供給して第２トランジスタＴ２を導通及び非導通のうちの一方に制御する制御部（図３の１８）を備え、制御部（図３の１８）が第２トランジスタＴ２を導通するように制御した場合に、第１配線２１の第１電源電位ＶＰＥＲＩが第２トランジスタＴ２を介して第２配線２２に供給されるようにしてもよい。
【００１６】
上記半導体装置において、図６に示すように、複数の第１トランジスタ（Ａ１〜３、Ｂ１〜３、Ｃ１〜３等）が、第２方向（図６のＸ方向）に並んで形成されるようにしてもよい。
【００１７】
上記半導体装置において、図６に示すように、第１方向（図６のＹ方向）に延伸する第３及び第４平行電極部と上記第３及び第４平行電極部の各々の一端を連結する第２方向（図６のＸ方向）に延伸する第２連結電極部とを有する第３ゲート電極（３Ａ〜Ｃ）と、第３ゲート電極（３Ａ〜Ｃ）下のチャネル領域により分離される第３及び第４拡散層（ドレインＤ３、ソースＳ３）とを含む第３トランジスタ（図６のＡ’１〜３、Ｂ’１〜３、Ｃ’１〜３等；図４の１３）と、第３トランジスタの第３拡散層（ドレインＤ３）と接続され、且つ、第１トランジスタの第１ゲート電極（１Ａ〜Ｃ）に接続される第１中間配線（図８の７０ａ、７０ｂ）と、をさらに備え、第２トランジスタＴ２は、第３トランジスタの第４拡散層（ソースＳ３）を、第２ゲート電極２下のチャネル領域により互いに分離された２つの拡散層のうちの他方（図６では、ソースＳ２）とするようにしてもよい。
【００１８】
上記半導体装置において、図６に示すように、複数の第１トランジスタ（Ａ１〜３、Ｂ１〜３、Ｃ１〜３等）及び複数の第３のトランジスタ（Ａ’１〜３、Ｂ’１〜３、Ｃ’１〜３等）が、夫々第２方向（図６のＸ方向）に並んで形成されるようにしてもよい。
【００１９】
また、図１３に示す半導体装置において、以下の第４トランジスタ（Ｔ２４〜２６）及び第５トランジスタ（Ｔ２７〜２９）をさらに備えるようにしてもよい。第４のトランジスタ（Ｔ２４〜２６）は、第１方向に延伸する第５及び第６平行電極部（８５ａ、８５ｂ）と、第５及び第６平行電極部（８５ａ、８５ｂ）の各々の一端を連結する第２方向に延伸する第３連結電極部８５ｃと、を有し、第５及び第６平行電極部（８５ａ、８５ｂ）の各々の他端が第２ゲート電極２と接続された第４ゲート電極４を含む。また、第５のトランジスタ（Ｔ２７〜２９）は、第１方向に延伸する第７及び第８平行電極部（８６ａ、８６ｂ）と、第７及び第８平行電極部（８６ａ、８６ｂ）の各々の一端を連結する第２方向に延伸する第４連結電極部８６ｃと、を有し、第７及び第８平行電極部（８６ａ、８６ｂ）の各々の他端が第２ゲート電極２と接続された第５ゲート電極５を含む。ここで、第４トランジスタ（Ｔ２４〜Ｔ２６）は、第２ゲート電極２下のチャネル領域により互いに分離された２つの拡散層の一方（ドレインＤ２）を、第４ゲート電極４下のチャネル領域により互いに分離された２つの拡散層のうちの一方（ドレインＤ４）とし、第５トランジスタ（Ｔ２７〜２９）は、第２ゲート電極２下のチャネル領域により互いに分離された２つの拡散層の他方（ソースＳ２）を、前記第５ゲート電極５下のチャネル領域により互いに分離された２つの拡散層のうちの一方（ソースＳ５）とするようにしてもよい。
【００２０】
上記半導体装置において、図１３に示すように、複数の第１トランジスタ（Ａ１〜３、Ｂ１〜３等）と複数の第４トランジスタ（Ｔ２４〜２６等）及び第５トランジスタ（Ｔ２７〜２９等）とが第２方向に交互に形成されるようにしてもよい。
【００２１】
上記半導体装置において、図１３に示すように、第３トランジスタ（Ａ’１〜３、Ｂ’１〜３等）と、第１中間配線（図８の７０ａ、７０ｂ）と、をさらに備えるようにしてもよい。第３トランジスタの構成及び第１中間配線は前述のとおりである。
【００２２】
上記半導体装置において、図１３に示すように、複数の第２トランジスタ（Ａ１〜３、Ｂ１〜３等）及び複数の第３トランジスタ（Ａ’１〜３、Ｂ’１〜３等）と、複数の第４トランジスタ（Ｔ２４〜２６等）及び複数の第５トランジスタ（Ｔ２７〜２９等）と、が第２方向に交互に形成されるようにしてもよい。
【００２３】
また、図１５、図１６のいずれかに示す半導体装置において、第１トランジスタ１１及び第２トランジスタＴ２は第１導電型であって、第２導電型の第６トランジスタ１４、及び第２導電型の第７トランジスタＴ２ｎをさらに備えるようにしてもよい。第２導電型の第６トランジスタ１４は、第１方向に延伸する第９及び第１０平行電極部と上記第９及び第１０平行電極部の各々の一端を連結する第２方向に延伸する第５連結電極部とを有する第６ゲート電極６ｅと、第６ゲート電極６ｅ下のチャネル領域により互いに分離された第５拡散層（ドレインＤ６）及び第６拡散層（ソースＳ６）とを含む。また、第２導電型の第７トランジスタＴ２ｎは、第２方向に延伸する第７ゲート電極７を含む。また、第２導電型の第７トランジスタＴ２ｎは、第６トランジスタ１４の第６拡散層（ソースＳ６）を、第７ゲート電極７下のチャネル領域により互いに分離された２つの拡散層のうちの一方（ドレインＤ７）とするようにしてもよい。
【００２４】
上記半導体装置において、第７トランジスタＴ２ｎの第７ゲート電極７下のチャネル領域により互いに分離された２つの拡散層のうちの他方（ソースＳ７）に接続され、第２電源電位ＶＳＳを供給する第３配線２３と、第６トランジスタ１４の第６拡散層（ソースＳ６）と接続される第４配線２０と、をさらに備えるようにしてもよい。
【００２５】
上記半導体装置において、第２及び第７ゲート電極（２、７）に電圧を供給して第２及び第７トランジスタ（Ｔ２、Ｔ２ｎ）を導通及び非導通のうちの一方に制御する制御部（図３の１８）を備え、制御部（図３の１８）が第２及び第７トランジスタ（Ｔ２、Ｔ２ｎ）を導通するように制御した場合に、第１配線２１の第１電源電位ＶＰＥＲＩが第２トランジスタＴ２を介して第２配線２２に供給され、第３配線２３の第２電源電位ＶＳＳが第７トランジスタＴ２ｎを介して第４配線２０に供給されるようにしてもよい。
【００２６】
上記半導体装置において、図１６に示すように、複数の第１トランジスタ（図１５の１１に相当）及び複数の第６トランジスタ（図１５の１４に相当）が夫々第２方向（図１６のＸ方向）に並んで形成されるようにしてもよい。
【００２７】
上記半導体装置において、図１５、図１６のいずれかに示すように、第１導電型の第３トランジスタ（図１５の１３に相当）と、第６トランジスタ１４の第５拡散層（ドレインＤ５）、第３トランジスタ１３の第３拡散層（ドレインＤ３）、及び第１トランジスタ１１の第１ゲート電極１に接続される第２中間配線と、をさらに備えるようにしてもよい。第３トランジスタの構成は前述のとおりである。
【００２８】
上記半導体装置において、図１６に示すように、複数の第１トランジスタ（図１５の１１）、複数の第３トランジスタ（図１５の１３）、及び複数の第６トランジスタ（図１５の１４）が夫々第２方向に並んで形成されるようにしてもよい。
【００２９】
上記半導体装置において、図１３に示すように、第２トランジスタ（Ｔ２１からＴ２９）の第２ゲート電極は、第２方向に延伸する第１ゲート部（図１３のＴ２１のゲート等）と、四辺を有する環状の第２ゲート部（図１３の８５ａ、８５ｂ、８５ｃ、Ｔ２２のゲート）とを含んでよい。
【００３０】
上記半導体装置において、図１３に示すように、第２トランジスタ（Ｔ２１からＴ２９）の第２ゲート電極は、前記第２ゲート電極部と一辺を共有し、四辺を有する環状の第３ゲート部（図１３の８６ａ、８６ｂ、８６ｃ、Ｔ２２のゲート）とを、をさらに含んでよい。
【００３１】
以下、本発明の各実施形態について、図面を参照して詳しく説明する。
【００３２】
（第１の実施形態）
第１の実施形態に係る半導体装置１００の構成について、図３〜図９を参照しながら説明する。
【００３３】
図３は、第１の実施形態に係る半導体装置１００の全体構成を示すブロック図である。
【００３４】
図３に示す半導体装置１００はＤＲＡＭ（Dynamic Random Access Memory）であり、外部端子として外部クロック端子ＣＫ、／ＣＫ、コマンド端子／ＲＡＳ、／ＣＡＳ、／ＷＥ、アドレス端子ＡＤＤ、電源端子ＶＤＤ、ＶＳＳ、データ入出力端子ＤＱを備えている。尚、本明細書において信号名の先頭に「／］が付されている信号は、対応する信号の反転信号又はロウアクティブな信号であることを意味している。従って、ＣＫ、／ＣＫは互いに相補の信号である。
【００３５】
クロック入力回路３４は、外部クロック信号ＣＫ、／ＣＫを入力し、内部クロック信号を生成してＦＩＦＯ回路４０等に供給している。
【００３６】
コマンド端子／ＲＡＳ、／ＣＡＳ、／ＷＥには、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥが供給される。これらのコマンド信号は、コマンド入力回路３２を介して、コマンドデコード回路３３に供給される。コマンドデコード回路３３は、各種内部コマンドを生成する。
【００３７】
コマンドデコード回路３３から出力された各種内部コマンドは、ロウデコーダ３７、カラムデコーダ９２ａ〜ｂ、リフレッシュ制御回路３９、モードレジスタ３８、入出力回路４１等に供給される。
【００３８】
モードレジスタ３８は、コマンドデコード回路３３からモード設定コマンドが与えられたとき、内部アドレスバスから供給されたデータをモードレジスタ３８に設定する。モードレジスタ３８はモード信号ＭＯＤＥを入出力回路４１に供給する。
【００３９】
リフレッシュ制御回路３９は、コマンドデコード回路３３からリフレッシュコマンドが与えられたとき、リフレッシュタイミングに応じてロウデコーダ３７からリフレッシュアドレスが発生されるようにロウデコーダ３７を制御する。
【００４０】
アドレス端子ＡＤＤに供給されるアドレス信号ＡＤＤは、アドレス入力回路３０を介して、アドレスラッチ回路３１に供給される。アドレスラッチ回路３１は、内部クロック信号に同期してアドレス信号ＡＤＤをラッチする回路である。
【００４１】
メモリセルアレイ３５は、図３に示すように、複数のメモリ領域（９０ａ〜ｂ等）に分割して配置され、各メモリセル領域に隣接して、カラムデコーダ９２ａ〜ｂ、ＳＡ（センスアンプ）９１が配置されている。
【００４２】
アドレス信号ＡＤＤは、ワード線（不図示）を特定するロウアドレスと、ビット線（不図示）を特定するカラムアドレスとを含んでいる。アドレスラッチ回路３１にラッチされたアドレス信号のうち、ロウアドレスはロウデコーダ３７に供給され、カラムアドレスはカラムデコーダ９２ａ〜ｂに供給される。
【００４３】
ロウデコーダ３７は、複数のワード線のうち、アドレスラッチ回路３１から供給されるロウアドレスに対応するワード線を選択する回路である。
【００４４】
カラムデコーダ９２ａ〜ｂは、複数のビット線のうち、アドレスラッチ回路３１から供給されるカラムアドレスに対応するビット線を選択する回路である。選択されたビット線に接続されたＳＡ（センスアンプ）９１は図示しないデータアンプに電気的に接続され、該データアンプの出力がＦＩＦＯ回路４０に供給される。
【００４５】
データ入出力端子ＤＱは、リードデータＤＱの出力及びライトデータＤＱの入力を行うための端子であり、入出力回路４１に接続されている。入出力回路４１は、ＦＩＦＯ回路４０に接続される。リード動作時には、メモリセルアレイ３５からＦＩＦＯ回路４０にプリフェッチされた複数のリードデータＤＱが、入出力回路４１を介して、データ入出力端子ＤＱからバースト出力される。ライト動作時には、データ入出力端子ＤＱにバースト入力された複数のライトデータＤＱが、入出力回路４１を介してＦＩＦＯ回路４０にプリフェッチされ、メモリセルアレイ３５に同時に書き込まれる。
【００４６】
電源端子ＶＤＤ、ＶＳＳは、それぞれ外部電圧ＶＤＤ及びＶＳＳが供給される端子であり、内部電源発生回路５０と接続されている。内部電源発生回路５０は、外部電圧ＶＤＤ及びＶＳＳから、半導体装置１００内で必要な電源電圧（電圧ＶＰＥＲＩ等）を生成し、各部に供給している。
【００４７】
以上が、第１の実施形態の半導体装置１００の全体構成である。半導体装置１００では、消費電力を削減するため、パワーゲーティングを採用することで、スタンバイ時のサブスレッショルド電流の削減を図っている。第１の実施形態では、図３のカラムデコーダ（ＹＤＥＣ）９２ａ〜ｂにパワーゲーティングを実装しており、以下では、カラムデコーダ（ＹＤＥＣ）９２ａ〜ｂの構成について説明する。
【００４８】
図４は、第１の実施形態に係る半導体装置１００におけるカラムデコーダ９２ａの概略構成を示す等価回路図である。
【００４９】
図４に示すカラムデコーダ９２ａは、４入力１６出力の場合を例示する。但し、カラムデコーダの入力及び出力の信号数は、これに限定されず、任意数に構成することができる。図４において、カラムデコーダ９２ａは、ＳＣＲＣドライバ（第１トランジスタ）Ｔ２、主電源線（第１配線）２１、擬似電源線（第２配線）２２で構成されるパワーゲーティングの電源線構造を有している。
【００５０】
カラムデコーダ９２ａは、１６チャネルのデコード回路を含み、各デコード回路は、図４に示すＮＡＮＤ回路１６、前段インバータ回路２５ａ、最終段インバータ回路２４ａを含んで構成される。即ち、図４は、１６チャネルのデコード回路のうち、１つのチャネルのデコード回路のみを図示している（後述する図５では、３つのチャネルを図示している）。
【００５１】
カラムデコーダ９２ａに対する入力は、前述したカラムアドレスであり、図４では、カラムアドレスが４ビット（各ビットがＡ３、Ａ２、Ａ１、Ａ０）の場合を例示している。各デコード回路のＮＡＮＤ回路１６の４つの入力端子には、Ａ３又は／Ａ３、Ａ２又は／Ａ２、Ａ１又は／Ａ１、及びＡ０又は／Ａ０を組み合わせた１６通りの信号が、夫々入力される。図４に示すチャネルのデコード回路では、Ａ３、Ａ２、Ａ１、Ａ０が入力されている。このチャネルでは、（Ａ３、Ａ２、Ａ１、Ａ０）＝（１、１、１、１）のときに、ＮＡＮＤ回路１６の出力が０（Ｌｏｗレベル）になり、カラム選択信号ＹＳ＿Ａｎが活性化される。別チャネルのデコード回路で、ＮＡＮＤ回路１６の入力端子にＡ３、／Ａ２、Ａ１、／Ａ０が接続されているデコード回路の場合には、（Ａ３、Ａ２、Ａ１、Ａ０）＝（１、０、１、０）のときに、ＮＡＮＤ回路１６の出力が０（Ｌｏｗレベル）になり、カラム選択信号が活性化される。このように４ビットのカラムアドレス信号Ａ３〜０に応じて、１６チャネルのデコーダ回路の出力のうち、１つのカラム選択信号が選択され活性化される。
【００５２】
次に、図４の回路の構成について、より詳細に説明する。
【００５３】
最終段インバータ回路２４ａは、擬似電源線２２と主接地線２３の間に、ＰＭＯＳトランジスタ（第１トランジスタ）１１とＮＭＯＳトランジスタ１２を直列に接続したインバータ回路である。ＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２の接続接点からカラム選択信号ＹＳ＿Ａｎが出力される。
【００５４】
前段インバータ回路２５ａは、主電源線２１とＮＡＮＤ回路１６の出力端子の間に、ＰＭＯＳトランジスタ（第３トランジスタ）１３とＮＭＯＳトランジスタ１４を直列に接続したインバータ回路である。ＰＭＯＳトランジスタ１３とＮＭＯＳトランジスタ１４の接続接点は、最終段インバータ回路２４ａの入力端子（即ち、ＰＭＯＳトランジスタ１１及びＮＭＯＳトランジスタ１２のゲート）と接続される。また、前段インバータ回路２５ａの入力端子（即ち、ＰＭＯＳトランジスタ１３及びＮＭＯＳトランジスタ１４のゲート）には、制御信号ＣｔｒｌＡが入力される。
【００５５】
次に、図４のパワーゲーティングの動作について説明する。
【００５６】
半導体装置１００において、パワーゲーティング制御部（図３の１８）が、通常動作モードとスタンバイモードを切り替える制御を行う。具体的には、パワーゲーティング制御部（図３の１８）は、例えば、クロックイネーブル信号ＣＫＥ（不図示）を受けて、クロックイネーブル信号ＣＫＥがアクティブ状態の場合には通常動作モードに設定し、クロックイネーブル信号ＣＫＥが非アクティブ状態の場合にはスタンバイモードに設定する。このようにすると、半導体装置１００にクロックを供給しない非動作状態にする場合に、パワーゲーティングをスタンバイモードにすることが可能になる。但し、通常動作モードとスタンバイモードを切り替える信号はクロックイネーブル信号ＣＫＥ以外の信号であってもよい。
【００５７】
パワーゲーティング制御部（図３の１８）が通常動作モードを設定する場合には、パワーゲーティング制御部（図３の１８）はＳＣＲＣドライバＴ２の第２ゲート電極の電圧ＶＰＧをＬｏｗレベルに制御し、ＳＣＲＣドライバＴ２を導通状態にする。これにより、主電源線２１の電源電位ＶＰＥＲＩが擬似電源線２２に供給される。即ち、擬似電源線２２の電位ＶＰＥＲＩＺが、電位ＶＰＥＲＩになる。
【００５８】
また、通常動作モードにおいて、制御信号ＣｔｒｌＡをＨｉｇｈレベルにすると、前段インバータ回路２５ａのＮＭＯＳトランジスタ１４がオンし、ＮＡＮＤ回路１６の出力信号がＮＭＯＳトランジスタ１４を介して前段インバータ回路２５ａの出力信号ＹＳ＿Ａｎ−１として出力される。そして、ＮＡＮＤ回路１６の出力信号は、最終段インバータ回路２４ａにより論理反転され、カラムデコーダ９２ａの出力信号ＹＳ＿Ａｎ（カラム選択信号）として出力される。そして、１６チャネルのデコーダ回路のうち、いずれか１つの出力が活性し、対応する信号線が駆動される。
【００５９】
一方、パワーゲーティング制御部（図３の１８）がスタンバイモードを設定する場合には、パワーゲーティング制御部（図３の１８）はＳＣＲＣドライバＴ２の第２ゲート電極の電圧ＶＰＧをＨｉｇｈレベルに制御し、ＳＣＲＣドライバＴ２を非導通状態にする。この場合に、擬似電源線２２は主電源線２１から遮断された状態となり、擬似電源線２２の電位ＶＰＥＲＩＺはフローティング状態となる。このスタンバイモードでは、ＰＭＯＳトランジスタ１１に電源電圧が供給されないため、最終段インバータ回路２４ａにおけるサブスレッショルド電流が抑制される効果が得られる。
【００６０】
また、スタンバイモードにおいて、制御信号ＣｔｒｌＡをＬｏｗレベルに設定すると、前段インバータ回路２５ａの出力信号ＹＳ＿Ａｎ−１は、Ｈｉｇｈレベルに固定される。これにより、最終段インバータ回路２４ａにおいて電位ＶＰＥＲＩＺが供給されていないにも関わらず、ＮＭＯＳトランジスタ１２はオンするので、最終段インバータ回路２４ａの出力ＹＳ＿ＡｎをＬｏｗレベルに保持することができる。このように、図４の構成によれば、スタンバイモードにおいてサブスレッショルド電流を抑制すると共に、出力信号ＹＳ＿ＡｎをＬｏｗレベルに保持することができる。
【００６１】
次に、図５、図６を参照しながら、半導体装置１００のカラムデコーダ９２ａの詳細な構成について説明する。
【００６２】
図５は、第１の実施形態に係る半導体装置１００におけるカラムデコーダ９２ａの詳細構成を示す等価回路図である。図５は、１６チャネルのデコーダ回路のうち、３つのデコーダ回路における最終段インバータ回路２４ａ〜ｃ、及び前段インバータ回路２５ａ〜ｃの詳細を示している。
【００６３】
前段インバータ回路２５ａ〜ｃに入力する制御信号は、夫々ＣｔｒｌＡ、ＣｔｒｌＢ、ＣｔｒｌＣであり、前述したように、通常動作モード時にＨｉｇｈレベル、スタンバイモード時にＬｏｗレベルに設定する。また、前段インバータ回路２５ａ〜ｃの出力信号は、夫々ＹＳ＿Ａｎ−１、ＹＳ＿Ｂｎ−１、ＹＳ＿Ｃｎ−１である。尚、図５において、図４のＮＡＮＤ回路１６の図示を省略している。
【００６４】
また、最終段インバータ回路２４ａ〜ｃは、夫々前段インバータ回路２５ａ〜ｃより信号ＹＳ＿Ａｎ−１、ＹＳ＿Ｂｎ−１、ＹＳ＿Ｃｎ−１を入力し、入力された信号を論理反転して、信号ＹＳ＿Ａｎ、ＹＳ＿Ｂｎ、ＹＳ＿Ｃｎを出力する。前述したように、ＹＳ＿Ａｎ、ＹＳ＿Ｂｎ、ＹＳ＿Ｃｎを含む１６チャネルの出力のうちのいずれか１つが活性化し、対応する信号線が駆動される。
【００６５】
また、図５において、最終段インバータ回路２４ａ〜ｃ、前段インバータ回路２５ａ〜ｃにおいて、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタは、夫々３つのトランジスタの並列接続により構成される。具体的には、最終段インバータ回路２４ａ〜ｃにおけるＰＭＯＳトランジスタは、夫々ＰＭＯＳトランジスタＡ１〜３の並列接続、ＰＭＯＳトランジスタＢ１〜３の並列接続、ＰＭＯＳトランジスタＣ１〜３の並列接続により構成される。また、最終段インバータ回路２４ａ〜ｃにおけるＮＭＯＳトランジスタは、夫々ＮＭＯＳトランジスタＡｎ１〜３の並列接続、ＮＭＯＳトランジスタＢｎ１〜３の並列接続、ＮＭＯＳトランジスタＣｎ１〜３の並列接続により構成される。
【００６６】
また、前段インバータ回路２５ａ〜ｃにおけるＰＭＯＳトランジスタは、夫々ＰＭＯＳトランジスタＡ’１〜３の並列接続、ＰＭＯＳトランジスタＢ’１〜３の並列接続、ＰＭＯＳトランジスタＣ’１〜３の並列接続により構成される。また、前段インバータ回路２５ａ〜ｃにおけるＮＭＯＳトランジスタは、夫々ＮＭＯＳトランジスタＡ’ｎ１〜３の並列接続、ＮＭＯＳトランジスタＢ’ｎ１〜３の並列接続、ＮＭＯＳトランジスタＣ’ｎ１〜３の並列接続により構成される。
【００６７】
図６は、図５に示したカラムデコーダの等価回路の一部のレイアウトを示す平面図である。
【００６８】
具体的には、図６では、図５の等価回路のうち、ＰＭＯＳトランジスタに関するレイアウトを示す。また、図６を図１（実施形態の概要説明で参照した図）と比較すると分かるように、図１は、１チャネルの最終段ＰＭＯＳトランジスタ（ＰＭＯＳトランジスタＡ１〜３）を示すのに対し、図６は、複数チャネルの最終段ＰＭＯＳトランジスタが形成される（ＰＭＯＳトランジスタＡ１〜３、Ｂ１〜３、Ｃ１〜３）点と、複数チャネルの前段ＰＭＯＳトランジスタが形成される（ＰＭＯＳトランジスタＡ’１〜３、Ｂ’１〜３、Ｃ’１〜３）点が相違する。
【００６９】
図６において、ＳＣＲＣドライバＴ２の第２ゲート電極２がＸ方向に延伸して形成される。この第２ゲート電極２下がＳＣＲＣドライバＴ２のチャネル領域となる。また、該チャネル領域を挟んでソース領域Ｓ２とドレイン領域Ｄ２の各々の拡散層（Ｐ＋）が分離して形成される。
【００７０】
次に、最終段ＰＭＯＳトランジスタ（第１トランジスタ）の構成について説明する。最終段ＰＭＯＳトランジスタは、図５の等価回路において示したように、３つのＰＭＯＳトランジスタＡ１〜３の並列接続により構成される。図６において、ＰＭＯＳトランジスタＡ１〜３の各々に対応する領域を破線枠で示す。
【００７１】
図６のＰＭＯＳトランジスタＡ１〜３の第１ゲート電極１Ａは、図１の第１ゲート電極１と同様の構成を有し、Ｕ字型に形成された部分を含んでいる。この第１ゲート電極１ＡのＵ字形状の部分は、図１の第１ゲート電極１と同様に、Ｙ方向に延伸する２つの平行電極部（図１の１ａ〜ｂに相当）と、該平行電極部の各々の一端を連結する連結電極部（図１の１ｃに相当）と、を有する。
【００７２】
図６に示すように、ＳＣＲＣドライバＴ２のドレイン領域Ｄ２とＰＭＯＳトランジスタＡ１〜３のソース領域Ｓ１は共通の拡散層で共有される（図６のＤ２（Ｓ１）の領域）。また、ＰＭＯＳトランジスタＡ１〜３のドレイン領域Ｄ１の拡散層（不図示）は、第１ゲート電極１Ａ下のチャネル領域によりソース領域Ｓ１の拡散層と分離して、第１ゲート電極１Ａの内側に形成される。
【００７３】
上記の構成により、ＰＭＯＳトランジスタＡ１〜３が並列接続して形成される。また、ＰＭＯＳトランジスタＡ１〜３と同じ構成のＰＭＯＳトランジスタＢ１〜３、Ｃ１〜３が、Ｘ方向に繰り返しピッチｐで並んで形成される。図６では、３つの最終段ＰＭＯＳトランジスタ（Ａ１〜３、Ｂ１〜３、Ｃ１〜３）のみを図示しているが、４入力１６出力のカラムデコーダの場合には、１６個の最終段ＰＭＯＳトランジスタがＸ方向に並んで形成される。そして、各々の最終段ＰＭＯＳトランジスタのドレイン領域Ｄ１から、夫々カラム選択信号（図５のＹＳ＿Ａｎ、ＹＳ＿Ｂｎ、ＹＳ＿Ｃｎ等）が出力される。
【００７４】
図６には図示していないが、ＳＣＲＣドライバＴ２のソース領域Ｓ２は、コンタクト等を介して電源電位ＶＰＥＲＩの主電源線２１と接続される。また、ＳＣＲＣドライバＴ２のドレイン領域Ｄ２は、擬似電源線２２と接続される。ここで、擬似電源線２２の電源電位をＶＰＥＲＩＺとする。上記の接続により、図６に示すように、ソース領域Ｓ２に主電源電位ＶＰＥＲＩが供給され、ドレイン領域Ｄ２及びソース領域Ｓ１に擬似電源電位ＶＰＥＲＩＺが供給される。
【００７５】
スタンバイモード時には、ＳＣＲＣドライバＴ２が非導通状態で擬似電源線２２はフローティング状態であり、最終段ＰＭＯＳトランジスタには電源供給が行われない。一方、通常動作モード時には、ＳＣＲＣドライバＴ２が導通し、主電源線２１の電源電位ＶＰＥＲＩが擬似電源線２２に供給される（即ち、擬似電源電位ＶＰＥＲＩＺが主電源電位ＶＰＥＲＩになる）。これにより、最終段ＰＭＯＳトランジスタ（Ａ１〜３、Ｂ１〜３、Ｃ１〜３）のソース領域Ｓ１に（主電源電位ＶＰＥＲＩと等しい）擬似電源電位ＶＰＥＲＩＺが供給される。
【００７６】
図６において、ＳＣＲＣドライバＴ２のドレイン領域Ｄ２と最終段ＰＭＯＳトランジスタ（Ａ１〜３、Ｂ１〜３、Ｃ１〜３）のソース領域Ｓ１とを共通の拡散層で共有することにより、ドレイン領域Ｄ２とソース領域Ｓ１との間の配線をなくすことが可能になる。これにより、ＳＣＲＣドライバＴ２によるパワーゲーティングにおいて、配線抵抗を削減することができる。
【００７７】
次に、図６の前段ＰＭＯＳトランジスタＡ’１〜３の構成について説明する。
【００７８】
前段ＰＭＯＳトランジスタＡ’１〜３の構成は、最終段ＰＭＯＳトランジスタＡ１〜３と同様である。前段ＰＭＯＳトランジスタＡ’１〜３は、最終段ＰＭＯＳトランジスタＡ１〜３と第２ゲート電極２に対してミラー配置される。前段ＰＭＯＳトランジスタＡ’１〜３は、第３ゲート電極３Ａを有する。
【００７９】
図６に示すように、ＳＣＲＣドライバＴ２のソース領域Ｓ２と前段ＰＭＯＳトランジスタＡ’１〜３のソース領域Ｓ３は共通の拡散層で共有される（図６のＳ２（Ｓ３）の領域）。また、前段ＰＭＯＳトランジスタＡ’１〜３のドレイン領域Ｄ３の拡散層は、第３ゲート電極３Ａ下のチャネル領域によりソース領域Ｓ３の拡散層と分離して、第３ゲート電極３Ａの内側に形成される。
【００８０】
また、ＰＭＯＳトランジスタＡ’１〜３と同じ構成のＰＭＯＳトランジスタＢ’１〜３、Ｃ’１〜３が、Ｘ方向に繰り返しピッチｐで並んで形成される。図６では、３つの最終段ＰＭＯＳトランジスタ（Ａ’１〜３、Ｂ’１〜３、Ｃ’１〜３）のみを図示しているが、４入力１６出力のカラムデコーダの場合には、１６個の前段ＰＭＯＳトランジスタがＸ方向に並んで形成される。
【００８１】
図６において、ＳＣＲＣドライバＴ２のソース領域Ｓ２と前段ＰＭＯＳトランジスタ（Ａ’１〜３、Ｂ’１〜３、Ｃ’１〜３）のソース領域Ｓ３とを共通の拡散層で共有することにより、ソース領域Ｓ２とソース領域Ｓ３との間の配線をなくすことが可能になる。これにより、ＳＣＲＣドライバＴ２によるパワーゲーティングにおいて、さらに配線抵抗を削減することができる。
【００８２】
次に、図７を参照しながら図６のＳＣＲＣドライバＴ２、最終段ＰＭＯＳトランジスタ、及び前段ＰＭＯＳトランジスタの構成についてさらに説明する。
【００８３】
図７（Ａ）、（Ｂ）、（Ｃ）は、夫々図６のＡ−Ａ断面図、Ｂ−Ｂ断面図、Ｃ−Ｃ断面図である。図７（Ａ）〜（Ｂ）に示すように、Ｐ型Ｓｉ基板（Ｐ−）５１に、Ｎウェル（Ｎ−）５２を形成し、該Ｎウェル（Ｎ−）５２内に、図６で説明したＳＣＲＣドライバＴ２、最終段ＰＭＯＳトランジスタ、及び前段ＰＭＯＳトランジスタは形成される。図７（Ａ）において、Ｕ字型の第１ゲート電極１Ａ〜Ｃの平行電極部の断面が示されている。図７（Ａ）に示すように、ソース領域Ｓ１とドレイン領域Ｄ１が分離されたチャネル領域５４の上部にゲート絶縁膜５３が形成される。そして、該ゲート絶縁膜５３の上に、ポリシリコン等により第１ゲート電極１Ａ〜Ｃが形成される。
【００８４】
図７（Ｂ）のＢ−Ｂ断面図において、前段ＰＭＯＳトランジスタＢ’１〜３のドレイン領域Ｄ３、第３ゲート電極３Ｂの連結電極部、前段ＰＭＯＳトランジスタＢ’１〜３のソース領域Ｓ３、第２ゲート電極２、最終段ＰＭＯＳトランジスタＢ１〜３のソース領域Ｓ１、第１ゲート電極１Ｂの連結電極部、及び最終段ＰＭＯＳトランジスタＢ１〜３のドレイン領域Ｄ１が示されている。
【００８５】
図７（Ｃ）のＣ−Ｃ断面図において、第３ゲート電極３Ｂの平行電極部、前段ＰＭＯＳトランジスタＢ’１〜３のソース領域Ｓ３、第２ゲート電極２、最終段ＰＭＯＳトランジスタＢ１〜３のソース領域Ｓ１、及び第１ゲート電極１Ｂの平行電極部が示されている。
【００８６】
また、図７（Ｂ）、（Ｃ）に示すように、図６の前段ＰＭＯＳトランジスタの下部、及び最終段ＰＭＯＳトランジスタの上部には、素子分離のための絶縁領域として、ＳＴＩ（Shallow Trench Isolation）６８ａ、６８ｂが夫々設けられている。
【００８７】
次に、図８を参照しながら、図６のＳＣＲＣドライバＴ２、最終段ＰＭＯＳトランジスタ、及び前段ＰＭＯＳトランジスタに対する配線について説明する。
【００８８】
図８は、カラムデコーダ９２ａのコンタクト及びＭ１配線層を示す図である。ＳＣＲＣドライバＴ２、最終段ＰＭＯＳトランジスタ、及び前段ＰＭＯＳトランジスタの各々のソース領域及びドレイン領域は、図８に示すように、コンタクトを介してタングステンで形成されたＭ１配線層と接続される。
【００８９】
また、図５の等価回路に示すように、前段ＰＭＯＳトランジスタの各ドレイン領域Ｄ３と、対応する最終段ＰＭＯＳトランジスタの第１ゲート電極（図６の１Ａ〜Ｃ）とが接続されている。上記の接続は、図８に示すように、コンタクトを介しＭ１配線層で配線されている（図８のＹＳ＿Ａｎ−１配線７０ａ、ＹＳ＿Ｂｎ−１配線７０ｂ；前述した第１中間配線に相当）。
【００９０】
次に、図９を参照しながら、カラムデコーダ９２ａの全体レイアウトについて説明する。
【００９１】
図９は、半導体装置１００におけるカラムデコーダ９２ａの全体レイアウト図である。図９において、上から２番目〜４番目の領域である、最終段ＰＭＯＳトランジスタ、ＳＣＲＣドライバ、前段ＰＭＯＳトランジスタは、図６で説明した領域を示している。この部分の説明は重複するため、省略する。
【００９２】
図９において、上記以外の領域について説明する。図９において、最上部に最終段ＮＭＯＳトランジスタ（図５のＡｎ１〜３、Ｂｎ１〜３、Ｃｎ１〜３）が配置される。尚、最終段ＮＭＯＳトランジスタの領域と最終段ＰＭＯＳトランジスタの領域の間には、前述したように、ＳＴＩ（図７の６８ｂ）が形成される。
【００９３】
また、図９において、前段ＰＭＯＳトランジスタの領域の下部には、前段ＮＭＯＳトランジスタ（図５のＡ’ｎ１〜３、Ｂ’ｎ１〜３、Ｃ’ｎ１〜３）が配置される。尚、前段ＰＭＯＳトランジスタの領域と前段ＮＭＯＳトランジスタの領域の間には、前述したように、ＳＴＩ（図７の６８ａ）が形成される。
【００９４】
また、前段ＮＭＯＳトランジスタの下部には、ＮＡＮＤ回路（図４の１６）が配置される。
【００９５】
最下部にはＳＣＲＣドライバが配置される（Ｒ１で示す）。ここで、最下部のＳＣＲＣドライバは、本実施形態を適用しない場合において、ＳＣＲＣドライバを配置するレイアウト位置Ｒ１である。本実施形態を適用した場合、最下部のＳＣＲＣドライバの領域は、全部のＳＣＲＣドライバを、「図５、図６のＴ２等を配置」と記載のＳＣＲＣドライバのレイアウト位置Ｒ２（最終段ＰＭＯＳトランジスタの領域と前段ＰＭＯＳトランジスタの領域の間）に移動させることができる。
【００９６】
レイアウト設計上、全部のＳＣＲＣドライバを移動することが制約される場合、一部のＳＣＲＣドライバを位置Ｒ１から位置Ｒ２に移動させることができる。この場合、残ったＳＣＲＣドライバは、元の領域Ｒ１に配置しておく。
【００９７】
図９では、上述の一部のＳＣＲＣドライバを移動した場合を示す。図９の破線枠Ｒ３は該ＳＣＲＣドライバの移動を行った部分を示している。即ち、図９において、カラムデコータ９２ａ全体のレイアウト面積が削減される効果が得られる（領域Ｒ３分のレイアウト面積が削減される）。
【００９８】
（比較例１）
次に、第１の実施形態と対比して、関連する比較例１について説明する。
【００９９】
図１０は、比較例１に係る半導体装置におけるカラムデコーダの部分的なレイアウトを示す平面図である。図１０において、最終段ＰＭＯＳトランジスタＰ１と前段ＰＭＯＳトランジスタＰ’１の間に、ＳＴＩ６８ｃが設けられ、互いに電気的に絶縁されている。また、ＳＣＲＣドライバは、最終段ＰＭＯＳトランジスタＰ１及び前段ＰＭＯＳトランジスタＰ’１のソース領域、ドレイン領域の拡散層と共有化されず、別領域に設けられている（図１２を参照）。
【０１００】
次に図１１を参照しながら、比較例１のＳＣＲＣドライバの配線抵抗について説明する。
【０１０１】
図１１は、比較例１に係る半導体装置のカラムデコーダにおける配線抵抗を説明するための図である。図１１（Ａ）は、半導体装置のメモリセルアレイの構成を示している。図１１（Ａ）に示すように、カラムデコーダ８２ａ〜ｂがメモリ領域９０ａ〜ｂに隣接して夫々配置される。
【０１０２】
図１１（Ｂ）は、カラムデコーダ８２ａにおいて半導体基板に構成されるＭＯＳトランジスタと配線層の構成を示している。図１１（Ｂ）において、最終段ＰＭＯＳトランジスタＰ１と前段ＰＭＯＳトランジスタＰ’１が配置されている。ここで、各々のＰＭＯＳトランジスタの記号は、図１１（Ｃ）に示すように、ソース領域Ｓ、ドレイン領域Ｄが、２つのゲート電極Ｇ下のチャネル領域で分離される構成であることを示している。
【０１０３】
図１１（Ｂ）に示すように、ＳＣＲＣドライバＴ’２は最終段ＰＭＯＳトランジスタＰ１及び前段ＰＭＯＳトランジスタＰ’１から離れた位置に形成される。ここで、最終段ＰＭＯＳトランジスタＰ１のソース領域Ｓ２とＳＣＲＣドライバＴ’２のドレイン領域Ｄ１とを電気的に接続するために、Ｍ２配線層の配線が用いられる。
【０１０４】
図１１（Ｂ）において、最終段ＰＭＯＳトランジスタＰ１のソース領域Ｓ１とＳＣＲＣドライバＴ’２のドレイン領域Ｄ２とを接続する配線は、Ｍ２抵抗９４ａ〜ｃを有する。このＭ２抵抗９４ａ〜ｃの配線抵抗が大きくなると、主電源線２１及び擬似電源線２２の電源電位に波形なまりが生じて、動作の高速化が制約されるという問題が発生する。
【０１０５】
次に、図１２を参照しながら、比較例１のカラムデコーダ８２ａの全体レイアウトについて説明する。
【０１０６】
図１２は、比較例１に係るカラムデコーダ（８２ａの全体レイアウト図である。図１２において、上から２番目〜３番目の領域である、最終段ＰＭＯＳトランジスタ、前段ＰＭＯＳトランジスタは、図１０で説明した領域を示している。この部分の説明は重複するため、省略する。
【０１０７】
上記以外の領域で、図１２と図９（第１の実施形態）との間で相違するのは、図１２では、全てのＳＣＲＣドライバが最終段ＰＭＯＳトランジスタ及び前段ＰＭＯＳトランジスタから離れた位置に配置される点である。このため、前述したように、最終段ＰＭＯＳトランジスタＰ１のソース領域Ｓ１とＳＣＲＣドライバＴ’２のドレイン領域Ｄ２との間にＭ２抵抗９４ａ〜ｃが存在する。
【０１０８】
次に、第１の実施形態と比較例１を比較することにより、第１の実施形態の効果について説明する。
【０１０９】
第１の実施形態では、ＳＣＲＣドライバＴ２のドレイン領域Ｄ２と最終段ＰＭＯＳトランジスタ（Ａ１〜３、Ｂ１〜３、Ｃ１〜３）のソース領域Ｓ１とを共通の拡散層で共有することにより、ドレイン領域Ｄ２とソース領域Ｓ１との間の配線をなくすことが可能になる。さらに、第１の実施形態では、ＳＣＲＣドライバＴ２のソース領域Ｓ２と前段ＰＭＯＳトランジスタ（Ａ’１〜３、Ｂ’１〜３、Ｃ’１〜３）のソース領域Ｓ３とを共通の拡散層で共有することにより、ソース領域Ｓ２とソース領域Ｓ３との間の配線をなくすことが可能になる。以上のように、ＳＣＲＣドライバＴ２のソース領域及びドレイン領域と接続される配線をなくすことが可能になり、パワーゲーティングにおいて、配線抵抗を削減することができるという効果が得られる。
【０１１０】
比較例１では、ＳＣＲＣドライバＴ’２と最終段ＰＭＯＳトランジスタＰ１間の配線抵抗（Ｍ２抵抗９４ａ〜ｃなど）に起因して、主電源線２１及び擬似電源線２２の電源電位に波形なまりが生じて動作の高速化が制約されるという問題があるが、第１の実施形態では、配線抵抗が削減されるため、上記の問題が解消される。
【０１１１】
また、特許文献１に記載の半導体装置では、機能回路領域とドライバ領域が分離されている（特許文献１の図３を参照）。そのため、ドライバ領域から遠い位置に配置された機能回路領域の回路セルでは、該回路セルとＳＣＲＣドライバ間の距離が長くなり、配線抵抗を十分に抑制することができない。このため、配線抵抗に起因して電源線及び接地線の電圧に波形なまりが生じて、半導体装置内部の回路動作の高速化が制約されるという問題があるが、第１の実施形態では配線抵抗が削減されるため、上記の問題が解消される。
【０１１２】
また、第１の実施形態では、図９に示すように、ＳＣＲＣドライバを最終段ＰＭＯＳトランジスタと前段ＰＭＯＳトランジスタの間に移動させることでレイアウト面積を小さくすることができる。また、比較例１ではＳＴＩ６８ｃ（図１０）による絶縁領域が必要であったが、第１の実施形態ではその領域にＳＣＲＣドライバＴ２が配置されるのでＳＴＩ６８ｃをなくすことができ、レイアウト面積を小さくすることができる。以上により、カラムデコーダ全体のレイアウト面積を比較例１に対して小さくすることができるという効果が得られる。
【０１１３】
（第２の実施形態）
次に、第２の実施形態について、図１３、図１４を参照しながら説明する。
【０１１４】
図１３は、第２の実施形態に係る半導体装置におけるカラムデコーダのＳＣＲＣドライバＴ２、最終段ＰＭＯＳトランジスタ及び前段ＰＭＯＳトランジスタの部分のレイアウトを示す平面図である。図１３を図６（第１の実施形態）と比較すると分かるように、図１３では、ＳＣＲＣドライバ（第２トランジスタ）Ｔ２に、ＰＭＯＳトランジスタ（第４トランジスタ）Ｔ２４〜２６、及びＰＭＯＳトランジスタ（第５トランジスタ）Ｔ２７〜２９が追加されている。これらのトランジスタのゲートは、図１３に示すように、直線部分（Ｔ２１のゲートやＴ２３のゲート）と、四辺を有する環状の部分（Ｔ２２、Ｔ２４、Ｔ２５、Ｔ２６のゲート）と、Ｔ２２のゲートを共有する四辺を有する環状の部分（Ｔ２２、Ｔ２７、Ｔ２８、Ｔ２９のゲート）とを含む。また、第１の実施形態のＳＣＲＣドライバ（第２トランジスタ）Ｔ２は、３つのＰＭＯＳトランジスタＴ２１〜２３に分割して形成されている。
【０１１５】
このように構成することで、第２の実施形態では第１の実施形態に比べて、最終段ＰＭＯＳトランジスタと前段ＰＭＯＳトランジスタの間に配置されるＳＣＲＣドライバの駆動能力を向上させることができる。即ち、図９において、最下部のＳＣＲＣ領域から移動させるＳＣＲＣドライバの領域を増やすことが可能になる。
【０１１６】
次に、図１３のＰＭＯＳトランジスタ（第４トランジスタ）Ｔ２４〜２６の詳細について説明する。ＰＭＯＳトランジスタＴ２４〜２６の第４ゲート電極４は、第１ゲート電極１Ａ〜Ｃ、第３ゲート電極３Ａ〜Ｃと同様に、２つの平行電極部８５ａ〜ｂと、該平行電極部の各々の一端と接続される連結電極部８５ｃからなるＵ字型の構成をしている。また、２つの平行電極部８５ａ〜ｂの各々の他端は、第２ゲート電極２と接続され一体に形成される。
【０１１７】
また、第４ゲート電極４下のチャネル領域によりソース領域Ｓ４とドレイン領域Ｄ４の各々の拡散層が分離して形成される。ここで、ドレイン領域Ｄ４はドレイン領域Ｄ２及びソース領域Ｓ１と共通の拡散層で共有される（図１３のＤ２（Ｓ１）（Ｄ４）の領域）。一方、ソース領域Ｓ４は、第４ゲート電極４下のチャネル領域によりドレイン領域Ｄ４の拡散層と分離して、第４ゲート電極４の内側に形成される。また、ソース領域Ｓ４には、電源電位ＶＰＥＲＩの主電源線２１が接続される。
【０１１８】
次に、図１３のＰＭＯＳトランジスタ（第５トランジスタ）Ｔ２７〜２９の詳細について説明する。ＰＭＯＳトランジスタＴ２７〜２９の第５ゲート電極５は、第４ゲート電極４と同様に、２つの平行電極部８６ａ〜ｂと、該平行電極部の各々の一端と接続される連結電極部８６ｃからなるＵ字型の構成をしている。また、２つの平行電極部８６ａ〜ｂの各々の他端は、第２ゲート電極２と接続され一体に形成される。
【０１１９】
また、第５ゲート電極５下のチャネル領域によりソース領域Ｓ５とドレイン領域Ｄ５の各々の拡散層が分離して形成される。ここで、ソース領域Ｓ５はソース領域Ｓ２及びソース領域Ｓ３と共通の拡散層で共有される（図１３のＳ２（Ｓ３）（Ｓ５）の領域）。一方、ドレイン領域Ｄ５は、第５ゲート電極５下のチャネル領域によりソース領域Ｓ５の拡散層と分離して、第５ゲート電極５の内側に形成される。また、ドレイン領域Ｄ５には、擬似電源線２２が接続される。
【０１２０】
ＳＣＲＣドライバは、第２トランジスタ（Ｔ２１〜２３）、第４トランジスタ（Ｔ２４〜２５）、及び第５トランジスタ（Ｔ２７〜２９）の９つの領域のＰＭＯＳトランジスタにより構成される。
【０１２１】
図１３では、２つの最終段ＰＭＯＳトランジスタ（Ａ１〜３、Ｂ１〜３）、２つの前段ＰＭＯＳトランジスタ（Ａ’１〜３、Ｂ’１〜３）のみを図示しているが、４入力１６出力のカラムデコーダの場合には、１６個の最終段ＰＭＯＳトランジスタがＸ方向に並んで形成される。そして、各々の最終段ＰＭＯＳトランジスタの間には、ＰＭＯＳトランジスタ（第４トランジスタ）が形成される。また、各々の前段ＰＭＯＳトランジスタの間には、ＰＭＯＳトランジスタ（第５トランジスタ）が形成される。
【０１２２】
次に、図１４を参照しながら図１３のＳＣＲＣドライバ、最終段ＰＭＯＳトランジスタ、及び前段ＰＭＯＳトランジスタの構成についてさらに説明する。
【０１２３】
図１４（Ａ）、（Ｂ）、（Ｃ）は、夫々図１３のＡ−Ａ断面図、Ｂ−Ｂ断面図、Ｃ−Ｃ断面図である。図１４（Ａ）を図７（Ａ）（第１の実施形態）と比較すると分かるように、図１４（Ａ）の中央には、第４ゲート電極４の２つの平行電極部が配置され、該２つの平行電極部の間にはソース領域Ｓ４が配置される点が相違する。
【０１２４】
図１４（Ｂ）のＢ−Ｂ断面図において、前段ＰＭＯＳトランジスタのソース領域Ｓ３、第５ゲート電極５の連結電極部８６ｃ、ＰＭＯＳトランジスタＴ２７〜２９のドレイン領域Ｄ５、第２ゲート電極２、ＰＭＯＳトランジスタＴ２４〜２６のソース領域Ｓ４、第４ゲート電極４の連結電極部８５ｃ、及び最終段ＰＭＯＳトランジスタのソース領域Ｓ１が示されている。
【０１２５】
図１４（Ｃ）のＣ−Ｃ断面図において、前段ＰＭＯＳトランジスタのソース領域Ｓ３、ゲート電極（第５ゲート電極５の平行電極部、第２ゲート電極２、第４ゲート電極４の平行電極部）、最終段ＰＭＯＳトランジスタのソース領域Ｓ１が示されている。
【０１２６】
尚、第２の実施形態においても、図８（第１の実施形態）のように、前段ＰＭＯＳトランジスタの各ドレイン領域Ｄ３と、対応する最終段ＰＭＯＳトランジスタの第１ゲート電極（１Ａ〜Ｂ）とが接続される（前述した第１中間配線に相当）。
【０１２７】
以上説明したように、第２の実施形態では、第１の実施形態の効果に加えて、最終段ＰＭＯＳトランジスタと前段ＰＭＯＳトランジスタの間に配置されるＳＣＲＣドライバの駆動能力を向上させることができるという効果が得られる。
【０１２８】
（第３の実施形態）
次に、第３の実施形態について、図１５〜図１８を参照しながら説明する。第３の実施形態は、パワーゲーティングを半導体装置１００内のカラムデコーダ以外の周辺回路に適用したものである。
【０１２９】
図１５は、該周辺回路の等価回路を示している。図１５を図４（第１の実施形態）と比較すると分かるように、以下の点が相違している。図１５では、擬似接地線２０（電源電位ＶＳＳＺ）が追加され、主接地線２３との間にも、ＳＣＲＣドライバ（ＮＭＯＳトランジスタ；第７トランジスタ）Ｔ２ｎが設けられている。
【０１３０】
パワーゲーティング制御部（図３の１８）が通常動作モードを設定した場合には、パワーゲーティング制御部（図３の１８）はＳＣＲＣドライバＴ２の第２ゲート電極２の電圧ＶＰＧをＬｏｗレベルに制御し、ＳＣＲＣドライバＴ２を導通状態にする。また、パワーゲーティング制御部（図３の１８）はＳＣＲＣドライバＴ２ｎの第７ゲート電極７の電圧ＶＮＧをＨｉｇｈレベルに制御し、ＳＣＲＣドライバＴ２ｎも導通状態にする。これにより、主電源線２１の電源電位ＶＰＥＲＩが擬似電源線２２に供給され、主接地線２３の電源電位ＶＳＳが擬似接地線２０に供給される。即ち、擬似電源線２２の電位ＶＰＥＲＩＺが電位ＶＰＥＲＩになり、擬似接地線２０の電位ＶＳＳＺが電位ＶＳＳになる。
【０１３１】
一方、パワーゲーティング制御部（図３の１８）がスタンバイモードを設定した場合には、パワーゲーティング制御部（図３の１８）はＳＣＲＣドライバＴ２の第２ゲート電極２の電圧ＶＰＧをＨｉｇｈレベルに制御し、ＳＣＲＣドライバＴ２を非導通状態にする。また、パワーゲーティング制御部（図３の１８）はＳＣＲＣドライバＴ２ｎの第７ゲート電極７の電圧ＶＮＧをＬｏｗレベルに制御し、ＳＣＲＣドライバＴ２ｎも非導通状態にする。この場合、擬似電源線２２は主電源線２１から遮断された状態となり、擬似電源線２２の電位ＶＰＥＲＩＺはフローティング状態となる。また、擬似接地線２０は主接地線２３から遮断された状態となり、擬似接地線２０の電位ＶＳＳＺもフローティング状態となる。第２の実施形態のスタンバイモードでは、ＮＭＯＳトランジスタ１４に対しても電源電圧が供給されないため、最終段インバータ回路２４ａだけでなく、前段インバータ回路２５ａのサブスレッショルド電流も抑制される効果が得られる。
【０１３２】
また、スタンバイモードにおいて、入力信号ＩＮをＬｏｗレベルに設定すると、擬似電源線２２及び擬似接地線２０がフローティング状態であるにも関わらず、ＰＭＯＳトランジスタ１３及びＮＭＯＳトランジスタ１２をオンすることができる。即ち、前段インバータ回路２５ａの出力信号（ノードＮ１の電位）は、Ｈｉｇｈレベルに固定され、該Ｈｉｇｈレベルの信号を受けて、最終段インバータ回路２４ａの出力信号ＯＵＴをＬｏｗレベルに保持することができる。このように、図１５の構成によれば、スタンバイモードにおいてサブスレッショルド電流を抑制すると共に、出力信号ＯＵＴをＬｏｗレベルに保持することができる。
【０１３３】
次に、図１６を参照しながら、第３の実施形態に係る半導体装置の周辺回路のレイアウトについて説明する。
【０１３４】
図１６は第３の実施形態に係る半導体装置における周辺回路のレイアウトを示す平面図である。図１６において、Ｐｃｈ領域の部分は図６（第１の実施形態）と同様であるため、重複する説明は省略する。但し、図１６では、複数のゲート電極（図６の１Ａ〜Ｃ、３Ａ〜Ｃ）間を夫々電気的に接続するためのゲート配線部１ｄ、３ｄを設けている。
【０１３５】
図１６において、Ｐｃｈ領域の上部にＮｃｈ領域の最終段ＮＭＯＳトランジスタ１２、Ｐｃｈ領域の下部にＮｃｈ領域の前段ＮＭＯＳトランジスタ１４を配置している。また、最終段ＰＭＯＳトランジスタ１１と最終段ＮＭＯＳトランジスタ１２との間には、素子分離のための絶縁領域として、ＳＴＩ６９ｂが設けられている。同様に、前段ＰＭＯＳトランジスタ１３と前段ＮＭＯＳトランジスタ１４との間には、素子分離のための絶縁領域として、ＳＴＩ６９ａが設けられている。
【０１３６】
次に、最終段ＮＭＯＳトランジスタ１２の構成について説明する。第８ゲート電極８ｅは複数のＵ字型電極をゲート配線部８ｄで接続することにより構成されている。第８ゲート電極８ｅ下のチャネル領域によりソース領域Ｓ８とドレイン領域Ｄ８が分離して形成される。ドレイン領域Ｄ８は第８ゲート電極８ｅの各々のＵ字型電極の内側に形成される。また、ソース領域Ｓ８には主接地線２３（電源電位ＶＳＳ）が接続される。
【０１３７】
次に、前段ＮＭＯＳトランジスタ１４（第６トランジスタ）の構成について説明する。第６ゲート電極６ｅは第８ゲート電極８ｅと同様の構成であり、複数のＵ字型電極をゲート配線部６ｄで接続している。第６ゲート電極６ｅ下のチャネル領域によりソース領域Ｓ６とドレイン領域Ｄ６が分離して形成される。ドレイン領域Ｄ６は第６ゲート電極６ｅの各々のＵ字型電極の内側に形成される。また、ソース領域Ｓ６には擬似接地線２０が接続される。
【０１３８】
次に、ＳＣＲＣドライバ（ＮＭＯＳトランジスタ；第７トランジスタ）Ｔ２ｎの構成について説明する。ＳＣＲＣドライバＴ２ｎは、ＳＣＲＣドライバＴ２と同様の構成で導電型をＮ型にしたものである。図１６に示すように、第７ゲート電極７がＸ方向に延伸して形成され、第７ゲート電極７下のチャネル領域によりソース領域Ｓ７とドレイン領域Ｄ７が分離して形成される。ここで、ソース領域Ｓ７及びドレイン領域Ｄ７の拡散層は共にＮ型（Ｎ＋）である。
【０１３９】
ドレイン領域Ｄ７は、前段ＮＭＯＳトランジスタ（第６トランジスタ）１４のソース領域Ｓ６と共通の拡散層で共有される（図１６のＤ７（Ｓ６）の領域）。また、ソース領域Ｓ７には主接地線２３が接続され、ドレイン領域Ｄ７及びソース領域Ｓ６には擬似接地線２０が接続される。ＳＣＲＣドライバＴ２ｎのドレイン領域Ｄ７と前段ＮＭＯＳトランジスタ１４のソース領域Ｓ６が共有されることにより、ＳＣＲＣドライバＴ２ｎのドレイン領域Ｄ７と前段ＮＭＯＳトランジスタ１４のソース領域Ｓ６との間を接続する配線をなくすことが可能になる。これにより、第３の実施形態では、ＳＣＲＣドライバＴ２ｎによるパワーゲーティングにおいても、配線抵抗を削減することができる。
【０１４０】
尚、第３の実施形態において、前段ＰＭＯＳトランジスタの各ドレイン領域Ｄ３と、対応する最終段ＰＭＯＳトランジスタの第１ゲート電極（１Ａ〜Ｂ等）とが接続され（図８と同様）、さらに、前段ＮＭＯＳトランジスタの各ドレイン領域Ｄ６とも、接続される。上記した接続の配線は、前述した第２中間配線に相当する。
【０１４１】
次に、図１７、図１８を参照しながら、図１６の半導体装置の周辺回路の構成についてさらに説明する。
【０１４２】
図１７（Ａ）、（Ｂ）は、夫々図１６のＡ−Ａ断面図、Ｂ−Ｂ断面図である。図１７（Ａ）、（Ｂ）を図７（Ａ）と比較すると、図７（Ａ）は最終段ＰＭＯＳトランジスタ（第１トランジスタ）１１の部分の断面図であるのに対し、図１７（Ａ）、（Ｂ）は、夫々前段ＰＭＯＳトランジスタ（第３トランジスタ）１３、前段ＮＭＯＳトランジスタ（第６トランジスタ）１４の部分の断面図になっているだけである。
【０１４３】
図１８のＣ−Ｃ断面図において、ＳＣＲＣトランジスタＴ２ｎのソース領域Ｓ７、第７ゲート電極７、前段ＮＭＯＳトランジスタ１４のソース領域Ｓ６、第６ゲート電極６ｅの連結電極部、前段ＮＭＯＳトランジスタ１４のドレイン領域Ｄ６、ＳＴＩ６９ａ内のゲート配線部６ｄ、３ｄ、前段ＰＭＯＳトランジスタ１３のドレイン領域Ｄ３、第３ゲート電極３ｅの連結電極部、前段ＰＭＯＳトランジスタ１３のソース領域Ｓ３、ＳＣＲＣトランジスタＴ２の第２ゲート電極２、最終段ＰＭＯＳトランジスタ１１のソース領域Ｓ１、第１ゲート電極１ｅの連結電極部、最終段ＰＭＯＳトランジスタ１１のドレイン領域Ｄ１、ＳＴＩ６９ｂ内のゲート配線部１ｄ、８ｄ、最終段ＮＭＯＳトランジスタ１２のドレイン領域Ｄ８、第８ゲート電極８ｅの連結電極部、最終段ＮＭＯＳトランジスタ１２のソース領域Ｓ８が示されている。
【０１４４】
尚、第３の実施形態では、第１の実施形態の構成にＳＣＲＣドライバＴ２ｎによるパワーゲーティングを追加する場合について示したがそれに限定されず、第２の実施形態の構成にＳＣＲＣドライバＴ２ｎによるパワーゲーティングを追加するように構成するようにしてもよい。
【０１４５】
以上説明したように、第３の実施形態によれば、第１の実施形態の効果に加えて以下に示す効果が得られる。
【０１４６】
主接地線２３と擬似接地線２０との間にＳＣＲＣドライバＴ２ｎを設けたパワーゲーティングにおいても、ＳＣＲＣドライバＴ２ｎのドレイン領域と接続される配線をなくすことが可能になり、該パワーゲーティングにおいて、配線抵抗を削減することができるという効果が得られる。ＳＣＲＣドライバＴ２ｎと接続される配線抵抗が大きい場合、主接地線２３及び擬似接地線２０の電源電位に波形なまりが生じて動作の高速化が制約されるという問題があるが、第３の実施形態では、配線抵抗が削減されるため、上記の問題が解消される。
【０１４７】
以上のように、第３の実施形態によれば、第１の実施形態における主電源線２１と擬似電源線２２間のパワーゲーティングだけでなく、主接地線２３と擬似接地線２０間のパワーゲーティングにおいても配線抵抗を削減することができる。
【産業上の利用可能性】
【０１４８】
本発明は、パワーゲーティング技術を用いた半導体装置に適用することができる。
【０１４９】
なお、本発明の全開示（請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
【符号の説明】
【０１５０】
１、１Ａ〜Ｃ、１ｅ：第１ゲート電極（ゲート電極）
１ａ〜ｂ、８５ａ〜ｂ、８６ａ〜ｂ：平行電極部
１ｃ、８５ｃ、８６ｃ：連結電極部
１ｄ、３ｄ、６ｄ、８ｄ：ゲート配線部
２：第２ゲート電極（ゲート電極）
３Ａ〜Ｃ、３ｅ：第３ゲート電極（ゲート電極）
４：第４ゲート電極（ゲート電極）
５：第５ゲート電極（ゲート電極）
６ｅ：第６ゲート電極（ゲート電極）
７：第７ゲート電極（ゲート電極）
８ｅ：第８ゲート電極（ゲート電極）
１１：最終段ＰＭＯＳトランジスタ（第１トランジスタ）
１２：最終段ＮＭＯＳトランジスタ
１３：前段ＰＭＯＳトランジスタ（第３トランジスタ）
１４：前段ＮＭＯＳトランジスタ（第６トランジスタ）
１６：ＮＡＮＤ回路
１８：パワーゲーティング制御部（制御部）
２０：擬似接地線（第４配線）
２１：主電源線（第１配線）
２２：擬似電源線（第２配線）
２３：主接地線（第３配線）
２４：最終段インバータ回路群
２４ａ〜ｃ：最終段インバータ回路
２５：前段インバータ回路群
２５ａ〜ｃ：前段インバータ回路
３０：アドレス入力回路
３１：アドレスラッチ回路
３２：コマンド入力回路
３３：コマンドデコード回路
３４：クロック入力回路
３５：メモリセルアレイ
３７：ロウデコーダ
３８：モードレジスタ
３９：リフレッシュ制御回路
４０：ＦＩＦＯ回路
４１：入出力回路
５０：内部電源発生回路
５１：Ｓｉ基板
５２：Ｎウェル
５３：ゲート絶縁膜
５４：チャネル領域
６８ａ〜ｂ、６８ｃ、６９ａ〜ｂ：ＳＴＩ
７０ａ：ＹＳ＿Ａｎ−１配線
７０ｂ：ＹＳ＿Ｂｎ−１配線
８２ａ〜ｂ、９２ａ〜ｂ：カラムデコーダ（ＹＤＥＣ）
９０ａ〜ｂ：メモリ領域
９１：ＳＡ（センスアンプ）
９４ａ〜ｃ：Ｍ２抵抗
１００、１０１：半導体装置
Ａ１〜３、Ｂ１〜３、Ｃ１〜３：最終段ＰＭＯＳトランジスタ（第１トランジスタ）
Ａ’１〜３、Ｂ’１〜３、Ｃ’１〜３：前段ＰＭＯＳトランジスタ（第３トランジスタ）
Ａｎ１〜３、Ｂｎ１〜３、Ｃｎ１〜３：最終段ＮＭＯＳトランジスタ
Ａ’ｎ１〜３、Ｂ’ｎ１〜３、Ｃ’ｎ１〜３：前段ＮＭＯＳトランジスタ（第６トランジスタ）
Ｔ２、Ｔ２１〜Ｔ２９、Ｔ’２：ＳＣＲＣドライバ（ＰＭＯＳトランジスタ）（第２トランジスタ）
Ｔ２ｎ：ＳＣＲＣドライバ（ＮＭＯＳトランジスタ）（第７トランジスタ）
Ｐ１：最終段ＰＭＯＳトランジスタ
Ｐ’１：前段ＰＭＯＳトランジスタ
ＤＱ：入出力端子
ＹＳ＿Ａｎ：カラム選択信号
ＶＰＥＲＩ：主電源電位
ＶＰＥＲＩＺ：擬似電源電位
ＶＳＳＺ：擬似接地電位
ＶＳＳ：主接地電位
ＹＳ＿Ａｎ、ＹＳ＿Ｂｎ、ＹＳ＿Ｃｎ：カラム選択信号
ＹＳ＿Ａｎ−１、ＹＳ＿Ｂｎ−１、ＹＳ＿Ｃｎ−１：前段インバータ回路の出力
ＣｔｒｌＡ、ＣｔｒｌＢ、ＣｔｒｌＣ：制御信号
ｐ、ｐ’：繰り返しピッチ
【図１】
2015032651.tif 000003
【図２】
2015032651.tif 000004
【図３】
2015032651.tif 000005
【図４】
2015032651.tif 000006
【図５】
2015032651.tif 000007
【図６】
2015032651.tif 000008
【図７】
2015032651.tif 000009
【図８】
2015032651.tif 000010
【図９】
2015032651.tif 000011
【図１０】
2015032651.tif 000012
【図１１】
2015032651.tif 000013
【図１２】
2015032651.tif 000014
【図１３】
2015032651.tif 000015
【図１４】
2015032651.tif 000016
【図１５】
2015032651.tif 000017
【図１６】
2015032651.tif 000018
【図１７】
2015032651.tif 000019
【図１８】
2015032651.tif 000020