(57)【要約】【課題】狭額縁化に伴ってユニフォーミティが損なわれるのを低減することの可能な駆動回路ならびにそれを備えた表示装置および電子機器を提供する。【解決手段】駆動回路は、１水平期間ごとに、データパルスを各信号線に出力する信号線駆動回路と、１フレーム期間において、各走査線に選択パルスを順次、出力する走査線駆動回路と、１フレーム期間において、電源線に定電圧を出力し続ける電源回路とを備えている。上記データパルスは、映像信号に対応した信号電圧と、第１固定電圧もしくは第２固定電圧（第１固定電圧＜第２固定電圧）とからなる。【選択図】図９
2015090439.tif 000002
【特許請求の範囲】
【請求項１】
表示パネルと、
前記表示パネルを駆動する駆動回路と
を備え、
前記表示パネルは、
行列状に配置された複数の画素と、
データパルスを各前記画素に供給する信号線と、
各前記画素を行ごとに選択する選択パルスを各前記画素に供給する走査線と、
各前記画素に電力を供給する電源線と
を有し、
前記駆動回路は、
１水平期間ごとに、前記データパルスを各前記信号線に出力する信号線駆動回路と、
１フレーム期間において、各前記走査線に前記選択パルスを順次、出力する走査線駆動回路と、
１フレーム期間において、前記電源線に定電圧を出力し続ける電源回路と
を備え、
前記データパルスは、映像信号に対応した信号電圧と、第１固定電圧もしくは第２固定電圧（前記第１固定電圧＜前記第２固定電圧）とからなる
表示装置。
【請求項２】
各前記画素は、発光素子と、前記発光素子を駆動する駆動回路とを有し、
前記画素回路は、
ゲートが前記走査線に接続されるとともにソースまたはドレインが前記信号線に接続され、前記信号線に印加された電圧をサンプリングする第１トランジスタと、
ソースまたはドレインが前記電源線に接続され、前記第１トランジスタによってサンプリングされた電圧の大きさに応じて前記発光素子に流れる電流を制御する第２トランジスタと、
前記第１トランジスタによってサンプリングされた電圧を保持する保持容量と、
前記保持容量に対して並列接続された第３トランジスタと
を有する
請求項１に記載の表示装置。
【請求項３】
前記走査線駆動回路は、
前記第２トランジスタのゲートに前記信号電圧を書き込む際には、各前記信号線に前記信号電圧が印加されているときに各前記走査線に前記選択パルスを出力し、
前記第２トランジスタのゲート電圧を初期化する際には、各前記信号線に前記第１固定電圧が印加されているときに各前記走査線に前記選択パルスを出力し、
前記第２トランジスタのゲート−ソース間電圧を前記第２トランジスタの閾値電圧に近づける補正を行う際には、各前記信号線に前記第２固定電圧が印加されているときに各前記走査線に前記選択パルスを出力する
請求項２に記載の表示装置。
【請求項４】
前記信号線駆動回路は、前記データパルスとして、前記信号電圧および前記第１固定電圧の２値からなる第１パルスと、前記信号電圧および前記第２固定電圧の２値からなる第２パルスとを経時的に交互に各前記信号線に出力する
請求項２に記載の表示装置。
【請求項５】
前記第２固定電圧が各前記信号線に印加されているときに各前記走査線に印加される前記選択パルスを第１選択パルス、前記信号電圧が各前記信号線に印加されているときに各前記走査線に印加される前記選択パルスを第２選択パルスとすると、
前記走査線駆動回路は、
第１のフレーム期間では、ｎ番目の水平期間における前記第１選択パルスと前記第２選択パルスとの間隔がｎ＋１番目の水平期間における前記第１選択パルスと前記第２選択パルスとの間隔よりも短くなるように、各前記走査線に前記選択パルスを出力し、
前記第１のフレーム期間に続く第２のフレーム期間では、ｎ番目の水平期間における前記第１選択パルスと前記第２選択パルスとの間隔がｎ＋１番目の水平期間における前記第１選択パルスと前記第２選択パルスとの間隔よりも長くなるように、各前記走査線に前記第１選択パルスおよび前記第２選択パルスを出力する
請求項４に記載の表示装置。
【請求項６】
表示装置を備え、
前記表示装置は、
表示パネルと、
前記表示パネルを駆動する駆動回路と
を有し、
前記表示パネルは、
行列状に配置された複数の画素と、
データパルスを各前記画素に供給する信号線と、
各前記画素を行ごとに選択する選択パルスを各前記画素に供給する走査線と、
各前記画素に電力を供給する電源線と
を有し、
前記駆動回路は、
１水平期間ごとに、前記データパルスを各前記信号線に出力する信号線駆動回路と、
１フレーム期間において、各前記走査線に前記選択パルスを順次、出力する走査線駆動回路と、
１フレーム期間において、前記電源線に定電圧を出力し続ける電源回路と
を有し、
前記データパルスは、映像信号に対応した信号電圧と、第１固定電圧もしくは第２固定電圧（前記第１固定電圧＜前記第２固定電圧）とからなる
電子機器。
【請求項７】
表示パネルを駆動する駆動回路であって、
前記表示パネルは、
行列状に配置された複数の画素と、
データパルスを各前記画素に供給する信号線と、
各前記画素を行ごとに選択する選択パルスを各前記画素に供給する走査線と、
各前記画素に電力を供給する電源線と
を備え、
当該駆動回路は、
１水平期間ごとに、前記データパルスを各前記信号線に出力する信号線駆動回路と、
１フレーム期間において、各前記走査線に前記選択パルスを順次、出力する走査線駆動回路と、
１フレーム期間において、前記電源線に定電圧を出力し続ける電源回路と
を備え、
前記データパルスは、映像信号に対応した信号電圧と、第１固定電圧もしくは第２固定電圧（前記第１固定電圧＜前記第２固定電圧）とからなる
駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、タイミングマージンに余裕を持たせた駆動回路ならびにそれを備えた表示装置および電子機器に関する。
【背景技術】
【０００２】
近年、映像表示を行う表示装置の分野では、画素の発光素子として、流れる電流値に応じて発光輝度が変化する電流駆動型の光学素子、例えば有機ＥＬ(electro luminescence)素子を用いた表示装置が開発され、商品化が進められている。有機ＥＬ素子は、液晶素子などと異なり自発光素子である。そのため、有機ＥＬ素子を用いた表示装置（有機ＥＬ表示装置）では、光源（バックライト）が必要ないので、光源を必要とする液晶表示装置と比べて、軽量化、薄型化、高輝度化することができる。さらに、有機ＥＬ素子の応答速度は、数μｓ程度と非常に高速であるので、動画表示時の残像が発生しない。そのため、有機ＥＬ表示装置は、次世代のフラットパネルディスプレイの主流になると期待されている。
【０００３】
有機ＥＬ表示装置では、液晶表示装置と同様、その駆動方式として単純（パッシブ）マトリクス方式とアクティブマトリクス方式とがある。前者は、構造が単純であるものの、大型かつ高精細の表示装置の実現が難しいなどの問題がある。そのため、現在では、アクティブマトリクス方式の開発が盛んに行なわれている。この方式では、画素ごとに配した有機ＥＬ素子に流れる電流が、有機ＥＬ素子ごとに設けた画素回路内の駆動トランジスタによって制御される。
【０００４】
アクティブマトリックス型の有機ＥＬ表示装置においては、１水平期間（１Ｈ）ごとに各走査線が順次走査されると共に、映像信号に対応する信号電圧がサンプリングされ、保持容量に書き込まれる。即ち、１Ｈ周期の線順次走査によって、信号電圧の書込動作が行われる。また、有機ＥＬ表示装置では、駆動トランジスタの閾値電圧や移動度が画素ごとに異なる場合には、有機ＥＬ素子の発光輝度がばらつき、画面の一様性（ユニフォーミティ）が損なわれてしまう。そこで、アクティブマトリックス型の有機ＥＬ表示装置では、駆動トランジスタの閾値電圧や移動度のばらつきに起因する発光輝度のばらつきを低減する補正動作が、１Ｈ周期の線順次走査に併せて行われる。
【０００５】
アクティブマトリックス型の有機ＥＬ表示装置では、電源線から各画素に電力を供給するために、電源線には大電流が流される。しかし、電源線には、通常、有機ＥＬ素子の発光・消光を制御するパルスパワーが印加されるので、電源線駆動回路の規模が非常に大きくなり、電源線駆動回路を格納する表示パネルの額縁も大きくなってしまう。そこで、例えば、特許文献１に記載されているように、電源線を固定電圧とし、信号線に印加するデータパルスを１Ｈ内で３値をとる波形にすることが提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１２−１３７５１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、近年の高解像度化に伴い１Ｈの時間が短くなってきているので、特許文献１に記載の方法では、配線トランジェントに起因して、タイミングマージンが不足し、ユニフォーミティが損なわれるおそれがある。
【０００８】
本技術はかかる問題点に鑑みてなされたものであり、その目的は、狭額縁化に伴ってユニフォーミティが損なわれるのを低減することの可能な駆動回路ならびにそれを備えた表示装置および電子機器を提供することにある。
【課題を解決するための手段】
【０００９】
本技術の駆動回路は、表示パネルを駆動する駆動回路である。ここで、表示パネルは、行列状に配置された複数の画素と、データパルスを各画素に供給する信号線と、各画素を行ごとに選択する選択パルスを各画素に供給する走査線と、各画素に電力を供給する電源線とを備えている。本技術の駆動回路は、１水平期間ごとに、データパルスを各信号線に出力する信号線駆動回路と、１フレーム期間において、各走査線に選択パルスを順次、出力する走査線駆動回路と、１フレーム期間において、電源線に定電圧を出力し続ける電源回路とを備えている。上記データパルスは、映像信号に対応した信号電圧と、第１固定電圧もしくは第２固定電圧（第１固定電圧＜第２固定電圧）とからなる。
【００１０】
本技術の表示装置は、表示パネルと、表示パネルを駆動する駆動回路とを備えている。本技術の表示装置に搭載される表示パネルは、上記の表示パネルと同一の構成要素を有している。本技術の表示装置に搭載される駆動回路は、上記の駆動回路と同一の構成要素を有している。
【００１１】
本技術の電子機器は、上記の表示装置を備えている。
【００１２】
本技術の駆動回路、表示装置および電子機器では、１水平期間ごとに各信号線に出力されるデータパルスが、映像信号に対応した信号電圧と、第１固定電圧もしくは第２固定電圧（第１固定電圧＜第２固定電圧）とからなる。これにより、データパルスが信号電圧、第１固定電圧および第２固定電圧からなる場合と比べて、各電圧が各信号線に出力される期間を長くすることができる。
【発明の効果】
【００１３】
本技術の駆動回路、表示装置および電子機器によれば、データパルスが信号電圧、第１固定電圧および第２固定電圧からなる場合と比べて、各電圧が各信号線に出力される期間が長くなるようにしたので、電源線を定電圧化した際に、タイミングマージンが不足するおそれを低減することができる。従って、狭額縁化に伴ってユニフォーミティが損なわれるのを低減することができる。
【図面の簡単な説明】
【００１４】
【図１】本技術による一実施の形態に係る表示装置の概略構成図である。
【図２】各画素の回路構成の一例を表す図である。
【図３】１つの画素に着目したときのＤＴＬ，ＷＳＬ，ＤＳＬに印加される電圧およびノードの電圧の経時変化の一例を表す波形図である。
【図４】消光から発光までの間の画素の動作の一例を表す図である。
【図５】図４に続く動作の一例を表す図である。
【図６】図５に続く動作の一例を表す図である。
【図７】図６に続く動作の一例を表す図である。
【図８】図７に続く動作の一例を表す図である。
【図９】第１のフレーム期間における、ＤＴＬおよびＷＳＬ１〜ＷＳＬ４に印加される電圧の経時変化の一例を表す波形図である。
【図１０】第２のフレーム期間における、ＤＴＬおよびＷＳＬ１〜ＷＳＬ４に印加される電圧の経時変化の一例を表す波形図である。
【図１１】画素回路の一変形例を表す図である。
【図１２】上記実施の形態の発光装置の適用例１の外観を表す斜視図である。
【図１３Ａ】適用例２の表側から見た外観を表す斜視図である。
【図１３Ｂ】適用例２の裏側から見た外観を表す斜視図である。
【図１４】適用例３の裏側から見た外観を表す斜視図である。
【図１５】適用例４の外観を表す斜視図である。
【図１６Ａ】適用例５の閉じた状態の正面図、左側面図、右側面図、上面図および下面図である。
【図１６Ｂ】適用例５の開いた状態の正面図およびその側面図である。
【図１７】比較例における、ＤＴＬおよびＷＳＬ１〜ＷＳＬ４に印加される電圧の経時変化の一例を表す波形図である。
【発明を実施するための形態】
【００１５】
以下、本技術の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態（表示装置）
２．変形例（表示装置）
３．適用例（電子機器）
【００１６】
＜１．実施の形態＞
[構成]
図１は、本技術の一実施の形態に係る表示装置１の概略構成を表したものである。この表示装置１は、表示パネル１０と、外部から入力された映像信号２０Ａおよび同期信号２０Ｂに基づいて表示パネル１０を駆動する駆動回路２０とを備えている。駆動回路２０は、例えば、タイミング生成回路２１、映像信号処理回路２２、信号線駆動回路２３、走査線駆動回路２４、および電源回路２５を有している。
【００１７】
（表示パネル１０）
表示パネル１０は、複数の画素１１が表示パネル１０の表示領域１０Ａ全面に渡って行列状に配置されたものである。表示パネル１０は、駆動回路２０によって各画素１１がアクティブマトリクス駆動されることにより、外部から入力された映像信号２０Ａに基づく画像を表示するものである。
【００１８】
図２は、画素１１の回路構成の一例を表したものである。各画素１１は、例えば、画素回路１２と、有機ＥＬ素子１３とを有している。有機ＥＬ素子１３は、例えば、アノード電極、有機層およびカソード電極が順に積層された構成を有している。有機ＥＬ素子１３は、素子容量Ｃｅｄを有している。画素回路１２は、有機ＥＬ素子１３の発光・消光を制御するものである。画素回路１２は、後述の書込走査によって各画素１１に書き込んだ電圧を保持する機能を有している。画素回路１２は、例えば、駆動トランジスタＴｒ１、書込トランジスタＴｒ２、カットオフトランジスタＴｒ３および保持容量Ｃｓによって構成されたものであり、３Ｔｒ１Ｃの回路構成となっている。
【００１９】
書込トランジスタＴｒ２は、駆動トランジスタＴｒ１のゲートに対する、映像信号に対応した信号電圧の印加を制御するものである。具体的には、書込トランジスタＴｒ２は、後述の信号線ＤＴＬの電圧をサンプリングするとともに駆動トランジスタＴｒ１のゲートに書き込むものである。駆動トランジスタＴｒ１は、有機ＥＬ素子１３を駆動するものであり、有機ＥＬ素子１３に直列に接続されている。駆動トランジスタＴｒ１は、書込トランジスタＴｒ２によってサンプリングされた電圧の大きさに応じて有機ＥＬ素子１３に流れる電流を制御するものである。カットオフトランジスタＴｒ３は、駆動トランジスタＴｒ１を発光させずに後述の初期化を行うものである。保持容量Ｃｓは、駆動トランジスタＴｒ１のゲート−ソース間に所定の電圧を保持するものである。保持容量Ｃｓは、後述の待機期間中に駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓを一定に保持する役割を有する。なお、画素回路１２は、上述の２Ｔｒ１Ｃの回路に対して各種容量やトランジスタを付加した回路構成となっていてもよいし、上述の２Ｔｒ１Ｃの回路構成とは異なる回路構成となっていてもよい。
【００２０】
駆動トランジスタＴｒ１、書込トランジスタＴｒ２およびカットオフトランジスタＴｒ３は、例えば、ｎチャネルＭＯＳ型の薄膜トランジスタ（ＴＦＴ（Thin Film Transistor））により形成されている。なお、これらのトランジスタは、ｐチャネルＭＯＳ型のＴＦＴにより形成されていてもよい。これらのトランジスタがエンハンスメント型であるものとして、以下の説明がなされているが、これらのトランジスタが、デプレッション型であってもよい。また、これらのトランジスタは、シングルゲート型であってもよいし、デュアルゲート型であってもよい。
【００２１】
表示パネル１０は、行方向に延在する複数の走査線ＷＳＬと、列方向に延在する複数の信号線ＤＴＬと、行方向に延在する複数の電源線ＤＳＬと、行方向に延在する複数のカソード線ＣＴＬを有している。なお、各カソード線ＣＴＬが共通の１枚のシート状の金属層で構成されていてもよい。走査線ＷＳＬは、各画素１１の選択に用いられるものであり、各画素１１を行ごとに選択する選択パルスを各画素１１に供給するものである。信号線ＤＴＬは、映像信号に応じた信号電圧の、各画素１１への供給に用いられるものであり、信号電圧を含むデータパルスを各画素１１に供給するものである。電源線ＤＳＬは、各画素１１に電力を供給するものである。
【００２２】
各信号線ＤＴＬと各走査線ＷＳＬとの交差点近傍には、画素１１が設けられている。各信号線ＤＴＬは、後述の信号線駆動回路２３の出力端（図示せず）と、書込トランジスタＴｒ２のソースまたはドレインとに接続されている。各走査線ＷＳＬは、後述の走査線駆動回路２４の出力端（図示せず）と、書込トランジスタＴｒ２のゲートに接続されている。各電源線ＤＳＬは、固定の電圧を出力する電源の出力端（図示せず）と、駆動トランジスタＴｒ１のソースまたはドレインに接続されている。カソード線ＣＴＬは、例えば、表示領域１０Ａの周囲に設けられた部材であって、かつ基準の電圧となっている部材に接続されている。
【００２３】
書込トランジスタＴｒ２のゲートは、走査線ＷＳＬに接続されている。書込トランジスタＴｒ２のソースまたはドレインが信号線ＤＴＬに接続されている。書込トランジスタＴｒ２のソースおよびドレインのうち信号線ＤＴＬに未接続の端子が駆動トランジスタＴｒ１のゲートに接続されている。駆動トランジスタＴｒ１のソースまたはドレインが電源線ＤＳＬに接続されている。駆動トランジスタＴｒ１のゲート端子が図２のノードＮＤ１を構成している。駆動トランジスタＴｒ１のソース端子（図２では有機ＥＬ素子１３側の端子）が図２のノードＮＤ２を構成している。
【００２４】
駆動トランジスタＴｒ１のソースおよびドレインのうち電源線ＤＳＬに未接続の端子が有機ＥＬ素子１３のアノードに接続されている。保持容量Ｃｓの一端が駆動トランジスタＴｒ１のゲートに接続されている。保持容量Ｃｓの他端が駆動トランジスタＴｒ１のソース（図２では有機ＥＬ素子１３側の端子）に接続されている。つまり、保持容量Ｃｓは、駆動トランジスタＴｒ１のゲート−ソース間に挿入されている。素子容量Ｃｅｄの一端が駆動トランジスタＴｒ１のソース（図２では有機ＥＬ素子１３側の端子）に接続されている。カットオフトランジスタＴｒ３は、保持容量Ｃｓに対して並列接続されている。カットオフトランジスタＴｒ３のゲートが、保持容量Ｃｓのうち、有機ＥＬ素子１３のアノード側の端子に接続されている。つまり、カットオフトランジスタＴｒ３は、ダイオード接続されている。
【００２５】
（駆動回路２０）
次に、駆動回路２０について説明する。駆動回路２０は、上述したように、例えば、タイミング生成回路２１、映像信号処理回路２２、信号線駆動回路２３、走査線駆動回路２４および電源回路２５を有している。タイミング生成回路２１は、駆動回路２０内の各回路が連動して動作するように制御するものである。タイミング生成回路２１は、例えば、外部から入力された同期信号２０Ｂに応じて（同期して）、上述した各回路に対して制御信号２１Ａを出力するようになっている。
【００２６】
映像信号処理回路２２は、例えば、外部から入力されたデジタルの映像信号２０Ａに対して所定の補正を行い、それにより得られた映像信号２２Ａを信号線駆動回路２３に出力するものである。所定の補正としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。
【００２７】
信号線駆動回路２３は、例えば、制御信号２１Ａの入力に応じて（同期して）、映像信号処理回路２２から入力された映像信号２２Ａに対応するアナログの信号電圧Ｖｓｉｇを、各信号線ＤＴＬに印加するものである。信号線駆動回路２３は、例えば、３種類の電圧（Ｖｏｆｓ、Ｖｉｎｉ、Ｖｓｉｇ）を出力可能となっている。具体的には、信号線駆動回路２３は、走査線駆動回路２４により選択された画素１１へ、信号線ＤＴＬを介して３種類の電圧（Ｖｏｆｓ、Ｖｉｎｉ、Ｖｓｉｇ）を供給するようになっている。信号電圧Ｖｓｉｇは、映像信号２０Ａに対応する電圧値となっている。固定電圧Ｖｏｆｓは、映像信号２０Ａとは無関係の一定電圧である。信号電圧Ｖｓｉｇの最小電圧は固定電圧Ｖｏｆｓよりも低い電圧値となっており、信号電圧Ｖｓｉｇの最大電圧は固定電圧Ｖｏｆｓよりも高い電圧値となっている。固定電圧Ｖｉｎｉは、映像信号２０Ａとは無関係の一定電圧である。固定電圧Ｖｉｎｉは、（Ｖｏｆｓ−Ｖｔｈｒ）以下の電圧値である。閾値電圧Ｖｔｈｒは、駆動トランジスタＴｒ１の閾値電圧である。
【００２８】
信号線駆動回路２３は、１水平期間ごとに、信号電圧Ｖｓｉｇを含むデータパルスＰを各信号線ＤＴＬに出力するようになっている。信号線駆動回路２３は、データパルスＰとして、信号電圧Ｖｓｉｇおよび固定電圧Ｖｉｎｉの２値からなる第１パルスＰ１と、信号電圧Ｖｓｉｇおよび固定電圧Ｖｏｆｓの２値からなる第２パルスＰ２とを経時的に交互に各信号線ＤＴＬに出力する（後述）。
【００２９】
走査線駆動回路２４は、１フレーム期間において、各走査線ＷＳＬに選択パルスを順次、出力するようになっている。走査線駆動回路２４は、例えば、制御信号２１Ａの入力に応じて（同期して）、複数の走査線ＷＳＬを所定のシーケンスで選択することにより、初期化や、Ｖｔｈ補正、信号電圧Ｖｓｉｇの書き込み、μ補正、待機および発光を所望の順番で実行させるものである。ここで、初期化とは、駆動トランジスタＴｒ１のゲート電圧を初期化する（具体的にはＶｉｎｉにする）ことを指している。Ｖｔｈ補正とは、駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓを駆動トランジスタＴｒ１の閾値電圧に近づける補正動作を指している。信号電圧Ｖｓｉｇの書き込み（信号書き込み）とは、駆動トランジスタＴｒ１のゲートに対して、信号電圧Ｖｓｉｇを、書込トランジスタＴｒ２を介して書き込む動作を指している。μ補正とは、駆動トランジスタＴｒ１のゲート−ソース間に保持される電圧（ゲート−ソース間電圧Ｖｇｓ）を、駆動トランジスタＴｒ１の移動度μの大きさに応じて補正する動作を指している。信号書き込みと、μ補正とは、互いに別個のタイミングで行われることもある。本実施の形態では、走査線駆動回路２４が、１つの選択パルスを、走査線ＷＳＬへ出力することによって、信号書き込みと、μ補正とを同時に（もしくは間髪空けずに連続して）行うようになっている。待機とは、発光を開始できる状態で待機する（つまり消光状態を維持する）ことを指している。
【００３０】
走査線駆動回路２４は、例えば、２種類の電圧（Ｖｏｎ、Ｖｏｆｆ）を出力可能となっている。具体的には、走査線駆動回路２４は、駆動対象の画素１１へ、走査線ＷＳＬを介して２種類の電圧（Ｖｏｎ、Ｖｏｆｆ）を供給し、書込トランジスタＴｒ２のオンオフ制御を行うようになっている。ここで、Ｖｏｎは、書込トランジスタＴｒ２のオン電圧以上の値となっている。Ｖｏｎは、後述の「初期化期間」や、「Ｖｔｈ補正期間」、「信号書込・μ補正期間」などに走査線駆動回路２４から出力される書込パルスの波高値である。Ｖｏｆｆは、書込トランジスタＴｒ２のオン電圧よりも低い値となっており、かつ、Ｖｏｎよりも低い値となっている。Ｖｏｆｆは、後述の「Ｖｔｈ補正準備期間」や、「Ｖｔｈ補正休止期間」、「待機期間」、「発光期間」などに走査線駆動回路２４から出力される書込パルスの波高値である。
【００３１】
電源回路２５は、各電源線ＤＳＬに対して、定電圧を出力するものであり、具体的には、１フレーム期間において、各電源線ＤＳＬに定電圧（電圧Ｖｃｃ）を出力し続けるようになっている。ここで、Ｖｃｃは、有機ＥＬ素子１３の閾値電圧Ｖｅｌと、有機ＥＬ素子１３のカソード電圧Ｖｃａｔｈとを足し合わせた電圧（Ｖｅｌ＋Ｖｃａｔｈ）以上の電圧値である。
【００３２】
[動作]
次に、図３〜図８を参照して、本実施の形態の表示装置１の動作（消光から発光までの動作）について説明する。本実施の形態では、有機ＥＬ素子１３のＩ−Ｖ特性が経時変化しても、その影響を受けることなく、有機ＥＬ素子１３の発光輝度を一定に保つようにするために、有機ＥＬ素子１３のＩ−Ｖ特性の変動に対する補償動作を組み込んでいる。さらに、本実施の形態では、駆動トランジスタＴｒ１の閾値電圧や移動度が経時変化しても、それらの影響を受けることなく、有機ＥＬ素子１３の発光輝度を一定に保つようにするために、上記閾値電圧や上記移動度の変動に対する補正動作を組み込んでいる。
【００３３】
図３は、１つの画素１１に着目したときの信号線ＤＴＬ、走査線ＷＳＬおよび電源線ＤＳＬに印加される電圧ならびにノードＮＤ１，ＮＤ２の電圧の経時変化の一例を表したものである。なお、ノードＮＤ１の電圧は、駆動トランジスタＴｒ１のゲート電圧である。ノードＮＤ２の電圧は、駆動トランジスタＴｒ１のソース電圧である。図４〜図８は、消光から発光までの間の画素１１の動作の一例を表す図である。
【００３４】
（初期化期間）
まず、駆動回路２０は、駆動トランジスタＴｒ１のゲート電圧の初期化を行う。具体的には、走査線ＷＳＬの電圧がＶｏｆｆ、信号線ＤＴＬの電圧がＶｉｎｉ、電源線ＤＳＬの電圧がＶｃｃとなっている時（図４）に、走査線駆動回路２４は、制御信号２１Ａに応じて走査線ＷＳＬの電圧をＶｏｆｆからＶｏｎに上げる（時刻Ｔ１、図５）。つまり、有機ＥＬ素子１３が発光している時に、走査線駆動回路２４は、制御信号２１Ａに応じて走査線ＷＳＬの電圧をＶｏｆｆからＶｏｎに上げる。すると、カットオフトランジスタＴｒ３がオンし、ノードＮＤ２の電圧が放電される。他方、ノードＮＤ１には、固定電圧Ｖｉｎｉが供給されるため、駆動トランジスタＴｒ２はオフする。駆動トランジスタＴｒ２のオフにより、有機ＥＬ素子１３への電流Ｉｄｓの供給が停止するので、有機ＥＬ素子１３は、非発光状態となる。
【００３５】
その後、ノードＮＤ２の電位の低下は、カットオフトランジスタＴｒ３がオフするまで続き、ノードＮＤ２の電位がＶｉｎｉ＋Ｖｔｈｌになると、トランジスタＴｒ３がオフし、電圧の低下が止まる。Ｖｔｈｌは、カットオフトランジスタＴｒ３の閾値電圧である。ここで、駆動トランジスタＴｒ２のゲート−ソース間電圧Ｖｇｓは、−Ｖｔｈｌ（＝Ｖｉｎｉ−（Ｖｉｎｉ＋Ｖｈｔｌ））である。即ち、駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓは、駆動トランジスタＴｒ１の閾値電圧Ｖｔｈｒより小さくなりカットオフ動作点になる。つまり、駆動トランジスタＴｒ１のドレイン電圧が、有機ＥＬ素子１３を発光できる電圧Ｖｃｃであっても駆動トランジスタＴｒ１に電流は流れず、駆動トランジスタＴｒ１のゲート電圧の初期化が行われる。その結果、第１ノードＮＤ１の電圧は、Ｖｉｎｉとなる。
【００３６】
（Ｖｔｈ補正準備）
次に、駆動回路２０は、駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓを駆動トランジスタＴｒ１の閾値電圧に近づけるＶｔｈ補正の準備を行う。具体的には、駆動回路２０は、制御信号２１Ａに応じて走査線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げたのち（時刻Ｔ２）、制御信号２１Ａに応じて信号線ＤＴＬの電圧をＶｉｎｉからＶｓｉｇに、ＶｓｉｇからＶｏｆｓに切り換える。
【００３７】
（Ｖｔｈ補正期間）
次に、駆動回路２０は、Ｖｔｈ補正を行う。具体的には、信号線ＤＴＬの電圧がＶｏｆｓとなっており、かつ、電源線ＤＳＬの電圧がＶｃｃとなっている間に、走査線駆動回路２４は、制御信号２１Ａに応じて走査線ＷＳＬの電圧をＶｏｆｆからＶｏｎに上げる（時刻Ｔ３、図６）。すると、駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓが一旦、閾値電圧Ｖｔｈｒより大きくなる。これにより、駆動トランジスタＴｒ１がオンし、駆動トランジスタＴｒ１に電流が流れ始める。このとき、Ｖｔｈ補正がまだ完了していない場合には、ゲート−ソース間電圧ＶｇｓがＶｔｈｒになるまで、駆動トランジスタＴｒ１のドレイン−ソース間に電流Ｉｄｓが流れる。これにより、ノードＮＤ１がＶｏｆｓとなり、ノードＮＤ２が上昇し、その結果、保持容量ＣｓがＶｔｈｒ近くの電圧にまで充電され、ゲート−ソース間電圧ＶｇｓがＶｔｈｒに近づく。
【００３８】
（Ｖｔｈ補正休止期間）
次に、駆動回路２０は、次にＶｔｈ補正の実行まで休止する。具体的には、駆動回路２０は、制御信号２１Ａに応じて走査線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げる（時刻Ｔ４）。
【００３９】
（Ｖｔｈ補正期間）
次に、駆動回路２０は、再度、Ｖｔｈ補正を行う。なお、駆動回路２０は、このＶｔｈ補正を、必要に応じて省略することも可能である。具体的には、信号線ＤＴＬの電圧がＶｏｆｓとなっており、かつ、電源線ＤＳＬの電圧がＶｃｃとなっている間に、走査線駆動回路２４は、制御信号２１Ａに応じて走査線ＷＳＬの電圧をＶｏｆｆからＶｏｎに上げる（時刻Ｔ５、図６）。すると、駆動トランジスタＴｒ１が、再び、オンし、駆動トランジスタＴｒ１に電流が流れ始める。その後、ノードＮＤ２が上昇し、保持容量ＣｓがＶｔｈｒにまで充電され、ゲート−ソース間電圧ＶｇｓもＶｔｈとなる。その結果、Ｖｔｈ補正が完了する。その後、駆動回路２０は、制御信号２１Ａに応じて走査線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げる（時刻Ｔ６）。
【００４０】
（信号書込・μ補正期間）
次に、駆動回路２０は、映像信号２０Ａに応じた信号電圧の書き込みと、μ補正を行う。具体的には、駆動回路２０は、まず、信号線ＤＴＬの電圧をＶｏｆｓからＶｓｉｇに変化させる。続いて、駆動回路２０は、電源線ＤＳＬの電圧がＶｃｃとなっている間に、制御信号２１Ａに応じて走査線ＷＳＬの電圧をＶｏｆｆからＶｏｎに上げる（時刻Ｔ７、図７）。すると、駆動トランジスタＴｒ１のゲートが信号線ＤＴＬに接続され、ノードＮＤ１が信号線ＤＴＬの電圧Ｖｓｉｇとなる。このとき、ノードＮＤ２はこの段階ではまだ有機ＥＬ素子１３の閾値電圧Ｖｅｌよりも小さく、有機ＥＬ素子１３はカットオフしている。そのため、電流Ｉｄｓは有機ＥＬ素子１３の素子容量Ｃｅｄに流れ、素子容量Ｃｅｄが充電される。その結果、ノードＮＤ２がΔＶだけ上昇し、やがてゲート−ソース間電圧ＶｇｓがＶｓｉｇ＋Ｖｔｈ−ΔＶとなる。このようにして、書き込みと同時にμ補正が行われる。ここで、駆動トランジスタＴｒ１の移動度μが大きい程、ΔＶも大きくなるので、ゲート−ソース間電圧Ｖｇｓを発光前にΔＶだけ小さくすることにより、画素１１ごとの移動度μのばらつきを取り除くことができる。
【００４１】
（発光期間）
最後に、駆動回路２０は、制御信号２１Ａに応じて走査線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げる（時刻Ｔ８、図８）。すると、駆動トランジスタＴｒ１のドレイン−ソース間に電流Ｉｄｓが流れ、ソース電圧Ｖｓが上昇する。その結果、有機ＥＬ素子１３に閾値電圧Ｖｅｌ以上の電圧が印加され、有機ＥＬ素子１３が所望の輝度で発光する。
【００４２】
図９は、第１のフレーム期間における、ＤＴＬおよびＷＳＬ１〜ＷＳＬ４に印加される電圧の経時変化の一例を表したものである。図１０は、第１のフレーム期間に続く第２のフレーム期間における、ＤＴＬおよびＷＳＬ１〜ＷＳＬ４に印加される電圧の経時変化の一例を表したものである。
【００４３】
本実施の形態では、信号線駆動回路２３は、上述したように、データパルスＰとして、第１パルスＰ１と第２パルスＰ２とを経時的に交互に各信号線ＤＴＬに出力する。このとき、走査線駆動回路２４は、各信号線ＤＴＬに出力されているデータパルスＰの電圧値に応じて、初期化用、Ｖｔｈ補正用、信号書き込み用の選択パルスを出力する。走査線駆動回路２４は、駆動トランジスタＴｒ１のゲート電圧を初期化する際には、各信号線ＤＴＬに固定電圧Ｖｉｎｉが印加されているときに各走査線ＷＳＬに選択パルスを出力する。走査線駆動回路２４は、駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓを駆動トランジスタＴｒ１の閾値電圧に近づけるＶｔｈ補正を行う際には、各信号線ＤＴＬに固定電圧Ｖｏｆｓが印加されているときに各走査線ＷＳＬに選択パルスを出力する。走査線駆動回路２４は、駆動トランジスタＴｒ１のゲートに信号電圧Ｖｓｉｇを書き込む際には、各信号線ＤＴＬに信号電圧Ｖｓｉｇが印加されているときに各走査線ＷＳＬに選択パルスを出力する。
【００４４】
走査線駆動回路２４は、例えば、第１のフレーム期間においては、ｎ行目の画素行（ｎ番目の水平期間）とｎ＋１行目の画素行（ｎ＋１番目の水平期間）に対して、初期化用およびＶｔｈ補正用の選択パルスを同時に出力する。続いて、走査線駆動回路２４は、例えば、ｎ行目の画素行に対して先に信号書き込み用の選択パルスを出力し、１Ｈ遅れて、ｎ＋１行目の画素行に対して信号書き込み用の選択パルスを出力する。このとき、ｎ行目の画素行におけるＶｔｈ補正用の選択パルスと信号書き込み用の選択パルスとの間隔Δｔ１は、ｎ＋１行目の画素行におけるＶｔｈ補正用の選択パルスと信号書き込み用の選択パルスとの間隔Δｔ２よりも短くなっている。
【００４５】
走査線駆動回路２４は、さらに、例えば、第１のフレーム期間に続く第２のフレーム期間においては、ｎ＋１行目の画素行とｎ＋２行目の画素行に対して、初期化用およびＶｔｈ補正用の選択パルスを同時に出力する。続いて、走査線駆動回路２４は、例えば、ｎ＋１行目の画素行に対して先に信号書き込み用の選択パルスを出力し、１Ｈ遅れて、ｎ＋２行目の画素行に対して信号書き込み用の選択パルスを出力する。このとき、ｎ＋１行目の画素行におけるＶｔｈ補正用の選択パルスと信号書き込み用の選択パルスとの間隔Δｔ２は、ｎ＋２行目の画素行におけるＶｔｈ補正用の選択パルスと信号書き込み用の選択パルスとの間隔Δｔ３よりも短くなっている。また、ｎ行目の画素行におけるＶｔｈ補正用の選択パルスと信号書き込み用の選択パルスとの間隔Δｔ１は、ｎ＋１行目の画素行におけるＶｔｈ補正用の選択パルスと信号書き込み用の選択パルスとの間隔Δｔ２よりも長くなっている。
【００４６】
このように、走査線駆動回路２４は、例えば、第１のフレーム期間では、ｎ番目の水平期間における間隔Δｔ１がｎ＋１番目の水平期間における間隔Δｔ２よりも短くなるように、各走査線ＷＳＬに選択パルスを出力する。さらに、走査線駆動回路２４は、例えば、第２のフレーム期間では、ｎ番目の水平期間における間隔Δｔ１がｎ＋１番目の水平期間における間隔Δｔ２よりも長くなるように、各走査線ＷＳＬに選択パルスを出力する。走査線駆動回路２４が、このような走査を行った場合には、ある画素行において、Ｖｔｈ補正用の選択パルスと信号書き込み用の選択パルスとの間隔が、１または複数のフレームごとに短くなったり、長くなったりする。
【００４７】
ここで、Ｖｔｈ補正用の選択パルスと信号書き込み用の選択パルスとの間では、ゲート−ソース間電圧Ｖｇｓを一定（Ｖｔｈｒ）に維持した状態で、発光動作の待機がなされている。発光動作の待機をしている間、駆動トランジスタＴｒ１に電流リークがわずかに生じている場合、ゲート−ソース間電圧Ｖｇｓがわずかに変動してしまう可能性がある。ゲート−ソース間電圧Ｖｇｓがわずかにでも変動すると、発光輝度が変化してししまう。そのため、Ｖｔｈ補正用の選択パルスと信号書き込み用の選択パルスとの間隔が、画素行ごとに異なる場合、表示映像に縞ができてしまうおそれがある。
【００４８】
しかし、上述したように、ある画素行において、Ｖｔｈ補正用の選択パルスと信号書き込み用の選択パルスとの間隔を、１または複数のフレームごとに短くしたり、長くしたりすることで、表示映像に縞ができにくくなる。
【００４９】
[効果] 
次に、本実施の形態の表示装置１における効果について説明する。
【００５０】
一般に、アクティブマトリックス型の有機ＥＬ表示装置では、電源線から各画素に電力を供給するために、電源線には大電流が流される。しかし、電源線には、通常、有機ＥＬ素子の発光・消光を制御するパルスパワーが印加されるので、電源線駆動回路の規模が非常に大きくなり、電源線駆動回路を格納する表示パネルの額縁も大きくなってしまう。そこで、例えば、電源線を固定電圧とし、信号線に印加するデータパルスを１Ｈ内で３値をとる波形にすることが考えられる。しかし、そのようにした場合には、近年の高解像度化に伴い１Ｈの時間が短くなってきているので、配線トランジェントに起因して、タイミングマージンが不足し、ユニフォーミティが損なわれるおそれがある。
【００５１】
一方、本実施の形態では、１水平期間ごとに各信号線ＤＴＬに出力されるデータパルスＰが、映像信号に対応した信号電圧Ｖｓｉｇと、固定電圧Ｖｉｎｉもしくは固定電圧Ｖｏｆｓとからなる。これにより、データパルスＰが信号電圧、固定電圧Ｖｉｎｉおよび固定電圧Ｖｏｆｓからなる場合と比べて、各電圧が各信号線ＤＴＬに出力される期間を長くすることができる。その結果、電源線ＤＳＬを定電圧化した際に、タイミングマージンが不足するおそれを低減することができる。従って、狭額縁化に伴ってユニフォーミティが損なわれるのを低減することができる。
【００５２】
また、本実施の形態において、ある画素行において、Ｖｔｈ補正用の選択パルスと信号書き込み用の選択パルスとの間隔を、１または複数のフレームごとに短くしたり、長くしたりした場合には、表示映像に縞ができにくくすることができる。従って、この場合にも、狭額縁化に伴ってユニフォーミティが損なわれるのを低減することができる。
【００５３】
＜２．変形例＞
以下に、上記実施の形態の表示装置１の種々の変形例について説明する。なお、以下では、上記実施の形態の表示装置１と共通する構成要素に対しては、同一の符号が付与される。さらに、上記実施の形態の表示装置１と共通する構成要素についての説明は、適宜、省略されるものとする。
【００５４】
上記実施の形態では、カットオフトランジスタＴｒ３がダイオード接続となっていたが、例えば、図１１に示したように、カットオフトランジスタＴｒ３のゲートが固定電圧に設定されていてもよい。なお、その固定電圧は、初期化のときだけカットオフトランジスタＴｒ３がオンするような値となっている。本変形例では、上記実施の形態と同様の効果が得られる。また、本変形例では、カットオフトランジスタＴｒ３として、デプレッション型のトランジスタを好適に使用することができる。
【００５５】
＜３．適用例＞
以下、上記実施の形態およびその変形例（以下、「上記実施の形態等」と称する。）で説明した表示装置１の適用例について説明する。上記実施の形態の表示装置１は、テレビジョン装置、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなど、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
【００５６】
（適用例１）
図１２は、上記実施の形態等の表示装置１が適用されるテレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル３１０およびフィルターガラス３２０を含む映像表示画面部３００を有しており、この映像表示画面部３００は、上記実施の形態およびその変形例に係る表示装置１により構成されている。
【００５７】
（適用例２）
図１３は、上記実施の形態等の表示装置１が適用されるデジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部４１０、表示部４２０、メニュースイッチ４３０およびシャッターボタン４４０を有しており、その表示部４２０は、上記実施の形態等に係る表示装置１により構成されている。
【００５８】
（適用例３）
図１４は、上記実施の形態等の表示装置１が適用されるノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体５１０，文字等の入力操作のためのキーボード５２０および画像を表示する表示部５３０を有しており、その表示部５３０は、上記実施の形態等に係る表示装置１により構成されている。
【００５９】
（適用例４）
図１５は、上記実施の形態等の表示装置１が適用されるビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部６１０，この本体部６１０の前方側面に設けられた被写体撮影用のレンズ６２０，撮影時のスタート／ストップスイッチ６３０および表示部６４０を有しており、その表示部６４０は、上記実施の形態等に係る表示装置１により構成されている。
【００６０】
（適用例５）
図１６Ａ、図１６Ｂは、上記実施の形態等の表示装置１が適用される携帯電話機の外観を表したものである。この携帯電話機は、例えば、上側筐体７１０と下側筐体７２０とを連結部（ヒンジ部）７３０で連結したものであり、ディスプレイ７４０，サブディスプレイ７５０，ピクチャーライト７６０およびカメラ７７０を有している。そのディスプレイ７４０またはサブディスプレイ７５０は、上記実施の形態等に係る表示装置１により構成されている。
【００６１】
以上、実施の形態および適用例を挙げて本技術を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形が可能である。
【００６２】
例えば、上記実施の形態等では、アクティブマトリクス駆動のための画素回路１２の構成は、上記各実施の形態で説明したものに限られず、必要に応じて容量素子やトランジスタを追加してもよい。その場合、画素回路１２の変更に応じて、上述した信号線駆動回路２３や、走査線駆動回路２４、電源回路２５などの他に、必要な駆動回路を追加してもよい。
【００６３】
また、上記実施の形態等では、信号線駆動回路２３、走査線駆動回路２４および電源回路２５の駆動をタイミング生成回路２１および映像信号処理回路２２が制御していたが、他の回路がこれらの駆動を制御するようにしてもよい。また、信号線駆動回路２３、走査線駆動回路２４および電源回路２５の制御は、ハードウェア（回路）で行われていてもよいし、ソフトウェア（プログラム）で行われていてもよい。
【００６４】
また、上記実施の形態等では、書込トランジスタＴｒ２のソースおよびドレインや、駆動トランジスタＴｒ１のソースおよびドレイン、カットオフトランジスタＴｒ３のソースおよびドレインが固定されたものとして説明されていた。しかし、いうまでもなく、電流の流れる向きによっては、ソースとドレインの対向関係が上記の説明とは逆になることがある。そのときは、上記実施の形態等において、ソースをドレインと読み替えるとともに、ドレインをソースと読み替えてもよい。
【００６５】
また、上記実施の形態等では、書込トランジスタＴｒ２、駆動トランジスタＴｒ１およびカットオフトランジスタＴｒ３がｎチャネルＭＯＳ型のＴＦＴにより形成されているものとして説明されていた。しかし、これらの少なくとも１つがｐチャネルＭＯＳ型のＴＦＴにより形成されていてもよい。なお、駆動トランジスタＴｒ１がｐチャネルＭＯＳ型のＴＦＴにより形成されている場合には、上記実施の形態等において、有機ＥＬ素子１３のアノードがカソードとなり、有機ＥＬ素子１３のカソードがアノードとなる。また、上記実施の形態等において、書込トランジスタＴｒ２、駆動トランジスタＴｒ１およびカットオフトランジスタＴｒ３は、常に、アモルファスシリコン型のＴＦＴやマイクロシリコン型のＴＦＴである必要はなく、例えば、低温ポリシリコン型のＴＦＴや、酸化物半導体ＴＦＴであってもよい。
【００６６】
また、例えば、本技術は以下のような構成を取ることができる。
（１）
表示パネルと、
前記表示パネルを駆動する駆動回路と
を備え、
前記表示パネルは、
行列状に配置された複数の画素と、
データパルスを各前記画素に供給する信号線と、
各前記画素を行ごとに選択する選択パルスを各前記画素に供給する走査線と、
各前記画素に電力を供給する電源線と
を有し、
前記駆動回路は、
１水平期間ごとに、前記データパルスを各前記信号線に出力する信号線駆動回路と、
１フレーム期間において、各前記走査線に前記選択パルスを順次、出力する走査線駆動回路と、
１フレーム期間において、前記電源線に定電圧を出力し続ける電源線駆動回路と
を備え、
前記データパルスは、映像信号に対応した信号電圧と、第１固定電圧もしくは第２固定電圧（前記第１固定電圧＜前記第２固定電圧）とからなる
表示装置。
（２）
各前記画素は、発光素子と、前記発光素子を駆動する駆動回路とを有し、
前記画素回路は、
ゲートが前記走査線に接続されるとともにソースまたはドレインが前記信号線に接続され、前記信号線に印加された電圧をサンプリングする第１トランジスタと、
ソースまたはドレインが前記電源線に接続され、前記第１トランジスタによってサンプリングされた電圧の大きさに応じて前記発光素子に流れる電流を制御する第２トランジスタと、
前記第１トランジスタによってサンプリングされた電圧を保持する保持容量と、
前記保持容量に対して並列接続された第３トランジスタと
を有する
（１）に記載の表示装置。
（３）
前記走査線駆動回路は、
前記第２トランジスタのゲートに前記信号電圧を書き込む際には、各前記信号線に前記信号電圧が印加されているときに各前記走査線に前記選択パルスを出力し、
前記第２トランジスタのゲート電圧を初期化する際には、各前記信号線に前記第１固定電圧が印加されているときに各前記走査線に前記選択パルスを出力し、
前記第２トランジスタのゲート−ソース間電圧を前記第２トランジスタの閾値電圧に近づける補正を行う際には、各前記信号線に前記第２固定電圧が印加されているときに各前記走査線に前記選択パルスを出力する
（１）または（２）に記載の表示装置。
（４）
前記信号線駆動回路は、前記データパルスとして、前記信号電圧および前記第１固定電圧の２値からなる第１パルスと、前記信号電圧および前記第２固定電圧の２値からなる第２パルスとを経時的に交互に各前記信号線に出力する
（１）ないし（３）のいずれか一項に記載の表示装置。
（５）
前記第２固定電圧が各前記信号線に印加されているときに各前記走査線に印加される前記選択パルスを第１選択パルス、前記信号電圧が各前記信号線に印加されているときに各前記走査線に印加される前記選択パルスを第２選択パルスとすると、
前記走査線駆動回路は、
第１のフレーム期間では、ｎ番目の水平期間における前記第１選択パルスと前記第２選択パルスとの間隔がｎ＋１番目の水平期間における前記第１選択パルスと前記第２選択パルスとの間隔よりも短くなるように、各前記走査線に前記選択パルスを出力し、
前記第１のフレーム期間に続く第２のフレーム期間では、ｎ番目の水平期間における前記第１選択パルスと前記第２選択パルスとの間隔がｎ＋１番目の水平期間における前記第１選択パルスと前記第２選択パルスとの間隔よりも長くなるように、各前記走査線に前記第１選択パルスおよび前記第２選択パルスを出力する
（４）に記載の表示装置。
（６）
表示装置を備え、
前記表示装置は、
表示パネルと、
前記表示パネルを駆動する駆動回路と
を有し、
前記表示パネルは、
行列状に配置された複数の画素と、
データパルスを各前記画素に供給する信号線と、
各前記画素を行ごとに選択する選択パルスを各前記画素に供給する走査線と、
各前記画素に電力を供給する電源線と
を有し、
前記駆動回路は、
１水平期間ごとに、前記データパルスを各前記信号線に出力する信号線駆動回路と、
１フレーム期間において、各前記走査線に前記選択パルスを順次、出力する走査線駆動回路と、
１フレーム期間において、前記電源線に定電圧を出力し続ける電源線駆動回路と
を有し、
前記データパルスは、映像信号に対応した信号電圧と、第１固定電圧もしくは第２固定電圧（前記第１固定電圧＜前記第２固定電圧）とからなる
電子機器。
（７）
表示パネルを駆動する駆動回路であって、
前記表示パネルは、
行列状に配置された複数の画素と、
データパルスを各前記画素に供給する信号線と、
各前記画素を行ごとに選択する選択パルスを各前記画素に供給する走査線と、
各前記画素に電力を供給する電源線と
を備え、
当該駆動回路は、
１水平期間ごとに、前記データパルスを各前記信号線に出力する信号線駆動回路と、
１フレーム期間において、各前記走査線に前記選択パルスを順次、出力する走査線駆動回路と、
１フレーム期間において、前記電源線に定電圧を出力し続ける電源線駆動回路と
を備え、
前記データパルスは、映像信号に対応した信号電圧と、第１固定電圧もしくは第２固定電圧（前記第１固定電圧＜前記第２固定電圧）とからなる
駆動回路。
【符号の説明】
【００６７】
１…表示装置、１０…表示パネル、１０Ａ…表示領域、１１…画素、１２…画素回路、１３…有機ＥＬ素子、２０…駆動回路、２０Ａ…映像信号、２０Ｂ…同期信号、２１…タイミング生成回路、２１Ａ…制御信号、２２…映像信号処理回路、２２Ａ…映像信号、２３…信号線駆動回路、２４…走査線駆動回路、２５…電源回路、３００…映像表示画面部、３１０…フロントパネル、３２０…フィルターガラス、４１０…発光部、４２０，５３０，６４０…表示部、４３０…メニュースイッチ、４４０…シャッターボタン、５１０…本体、５２０…キーボード、６１０…本体部、６２０…レンズ、６３０…スタート／ストップスイッチ、７１０…上側筐体、７２０…下側筐体、７３０…連結部、７４０…ディスプレイ、７５０…サブディスプレイ、７６０…ピクチャーライト、７７０…カメラ、Ｃｓ…保持容量、Ｃｓｕｂ…補助容量、ＣＴＬ…カソード線、ＤＴＬ…信号線、ＤＳＬ…電源線、Ｉｄｓ…電流、ＮＤ１，ＮＤ２…ノード、Ｐ，Ｐ１，Ｐ２…データパルス、Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７，Ｔ８…時刻、Ｔｒ１…駆動トランジスタ、Ｔｒ２…書込トランジスタ、Ｔｒ３…初期化トランジスタ、Ｖｃｃ，Ｖｏｆｆ，Ｖｏｎ…電圧、Ｖｉｎｉ，Ｖｏｆｓ…固定電圧、Ｖｓｉｇ…信号電圧、Ｖｇ…ゲート電圧、Ｖｇｓ…ゲート−ソース間電圧、Ｖｏｌｅｄ…有機ＥＬ素子の電圧、Ｖｓ…ソース電圧、Ｖｔｈｒ，Ｖｔｈｌ…閾値電圧、ＷＳＬ，ＷＳＬ１，ＷＳＬ２，ＷＳＬ３，ＷＳＬ４…走査線、Δｔ１，Δｔ２…間隔。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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