(57)【要約】【課題】複数のＬＶＤＳの出力状態に応じて個別に出力スルーレートを制御して、出力信号の波形品質および出力間のスキューを改善する。【解決手段】複数の入力信号Ｄ１〜Ｄｎおよび複数のスルーレート制御信号ＲＥ１〜ＲＥｎが入力され、入力信号およびスルーレート制御信号毎にスルーレートに関する情報を有する複数の調整信号を生成するスルーレート調整回路１０と、それぞれに複数の調整信号が入力され、該複数の調整信号に基づいて、スルーレートが調整された差動信号ＴＸ１＿Ｍ〜ＴＸｎ＿Ｍ，ＴＸ１＿Ｐ〜ＴＸｎ＿Ｐを生成する差動信号生成部ＬＶ１〜ＬＶｎを有するＬＶＤＳ回路２０と、スルーレート調整回路１０に複数のスルーレート制御信号を出力するレジスタ３０と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のＬＶＤＳレシーバへ伝送線路を介して差動信号を送信するＬＶＤＳドライバであって、
前記差動信号を生成する複数の差動信号生成部を備え、
前記差動信号の出力毎に、該差動信号のスルーレートが個別に制御されていることを特徴とするＬＶＤＳドライバ。
【請求項２】
複数の入力信号および複数のスルーレート制御信号が入力され、前記入力信号および前記スルーレート制御信号毎にスルーレートに関する情報を有する複数の調整信号を生成するスルーレート調整手段と、
それぞれに前記スルーレート調整手段から前記複数の調整信号が入力され、該複数の調整信号に基づいて、スルーレートが調整された前記差動信号を生成する前記差動信号生成部を複数有する差動信号生成手段と、
前記スルーレート調整手段に前記複数のスルーレート制御信号を出力するスルーレート制御信号設定手段と、
を備えることを特徴とする請求項１に記載のＬＶＤＳドライバ。
【請求項３】
前記スルーレート制御信号設定手段は、前記複数のスルーレート制御信号が記憶されたレジスタであることを特徴とする請求項２に記載のＬＶＤＳドライバ。
【請求項４】
前記スルーレート制御信号設定手段は、
前記差動信号を比較して、比較結果に応じた出力信号を出力する比較手段と、
前記比較手段からの前記出力信号および前記入力信号が入力され、前記出力信号および前記入力信号を遅延させた信号に基づいて遅延差を検出して、該遅延差に基づいて前記スルーレート制御信号を生成する制御信号生成手段と、
を備えることを特徴とする請求項２に記載のＬＶＤＳドライバ。
【請求項５】
前記制御信号生成手段は、バッファ回路およびフリップフロップ回路を備え、
前記バッファ回路のバッファサイズ、および／または前記バッファ回路と前記フリップフロップ回路の数により、検出する遅延量の分解能、および／または範囲を設定可能としたことを特徴とする請求項４に記載のＬＶＤＳドライバ。
【請求項６】
前記制御信号生成手段は、前記出力信号のうち最も遅延量の大きい出力信号にその他の出力信号の遅延量を近づける、または前記出力信号のうち最も遅延量の小さい出力信号にその他の出力信号の遅延量を近づけることを特徴とする請求項４に記載のＬＶＤＳドライバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＶＤＳドライバに関する。詳しくは、小振幅信号の高速伝送用のインタフェースであるＬＶＤＳを実現するＬＶＤＳドライバに関する。
【背景技術】
【０００２】
近年、小振幅信号の高速伝送用のインタフェースであるＬＶＤＳ（低電圧（小振幅）差動信号インタフェース、Low  Voltage  Differential  Signals）が採用されている。このＬＶＤＳの基本的な動作原理を、図８を用いて説明する。
【０００３】
送信すべき複数のパルス波形を含む入力信号ａがＬＶＤＳドライバ９０へ入力される。ＬＶＤＳドライバ９０は、この入力信号ａを信号レベルが正（＋）方向と負（―）方向に跨り、かつ振幅が例えば１００ｍＶ以下に低減した差動信号ｂを一対の出力信号線９１ａ、２ｂを介してＬＶＤＳレシーバである受信部９２へ送出する。出力信号線９１ａ、９１ｂは受信部９２内において終端抵抗９３と容量９４の並列回路で終端されている。受信部９２は、終端抵抗９３に流れる差動信号ｂの流れる方向を検出して、この流れる方向に基づいて前記入力信号ａに対応した信号を再生して、受信信号ｃとして出力する。
【０００４】
ＬＶＤＳにおいて、実際に信号の高速伝達を行うためには、誤動作を起こさないように波形品質を良好に保つ必要がある。波形品質を悪化させる要因として、リンキングや伝送反射が知られている。波形品質を悪化させるリンキングや伝送反射は、ＬＶＤＳドライバのＩＯセル、パッケージのリードフレーム、ボンディングワイヤ、ＬＶＤＳドライバとＬＶＤＳレシーバを繋ぐケーブルによるインダクタンス（Ｌ、Ｃ、Ｒ成分）の影響や、実装されているボード類の実装状態による半導体チップ間の寄生インダクタンスの影響や、これら複数条件の組み合わせによって発生する。
【０００５】
リンキングや伝送反射は、伝達速度やスルーレートと密接な関係があるため、波形品質のよい高速伝達を行うためには、最適なスルーレートを選択する必要がある。
【０００６】
これに関し、特許文献１には、入力された制御信号に応じて対応する出力端に電流を流す第１及び第２の各出力トランジスタと、入力されたデジタル信号に応じて該第１の出力トランジスタの駆動制御を行う第１の駆動回路と、入力されたデジタル信号に応じて第２の出力トランジスタの駆動制御を行う第２の駆動回路と、を備え、第１及び第２の各駆動回路は、対応する第１及び第２の各出力トランジスタに対する駆動能力を所望の値に調整する機能をそれぞれ有するドライバ回路を備えたＬＶＤＳ回路が開示されている。
【０００７】
特許文献１では、ＬＶＤＳ出力段の各出力トランジスタを駆動する複数の駆動用トランジスタの負荷駆動能力の比を２のべき乗または同じにし、各駆動用トランジスタの少なくとも１つを、トリミングパッドをトリミングすること、スイッチングトランジスタのスイッチング制御により選択して、各出力トランジスタをそれぞれ駆動して、最適な出力スルーレートを選択できるようにしている。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、複数のＬＶＤＳドライバにより複数のＬＶＤＳレシーバへ伝送線路を介して差動信号を送信する場合、個々の出力状態の違いにより出力間の特性のばらつきが発生してしまう。上記特許文献１では、このような実使用時の複数のＬＶＤＳ出力状態に応じて個別に出力スルーレートを制御することについては、考慮されていなかった。
【０００９】
そこで本発明は、複数のＬＶＤＳの出力状態に応じて個別に出力スルーレートを制御して、出力信号の波形品質および出力間のスキューを改善することができるＬＶＤＳドライバを提供することを目的とする。
【課題を解決するための手段】
【００１０】
かかる目的を達成するため、本発明に係るＬＶＤＳドライバは、複数のＬＶＤＳレシーバへ伝送線路を介して差動信号を送信するＬＶＤＳドライバであって、前記差動信号を生成する複数の差動信号生成部を備え、前記差動信号の出力毎に、該差動信号のスルーレートが個別に制御されているものである。
【発明の効果】
【００１１】
本発明によれば、複数のＬＶＤＳの出力状態に応じて個別に出力スルーレートを制御して、出力信号の波形品質および出力間のスキューを改善することができる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態に係るＬＶＤＳドライバの概略構成を示すブロック図である。
【図２】スルーレート調整回路の回路構成図である。
【図３】ＬＶＤＳ回路の回路構成図である。
【図４】入力信号と、調整信号と、スルーレート調整前後のＬＶＤＳ出力信号と、の関係を示したタイミングチャートである。
【図５】第２の実施形態に係るＬＶＤＳドライバの概略構成を示すブロック図である。
【図６】遅延量検出回路の回路構成図である。
【図７】調整前後のＬＶＤＳ出力信号と、差動コンパレータからの出力信号と、入力信号と、遅延信号と、スルーレート制御信号と、の関係を示したタイミングチャートである。
【図８】ＬＶＤＳの基本的な動作原理の説明図である。
【発明を実施するための形態】
【００１３】
以下、本発明に係る構成を図１から図７に示す実施の形態に基づいて詳細に説明する。
【００１４】
［第１の実施形態］
本実施形態に係るＬＶＤＳドライバは、複数のＬＶＤＳレシーバへ伝送線路を介して差動信号（ＬＶＤＳ出力信号ＴＸ１＿Ｍ〜ＴＸｎ＿Ｍ，ＴＸ１＿Ｐ〜ＴＸｎ＿Ｐ）を送信するＬＶＤＳドライバ（ＬＶＤＳドライバ１）であって、差動信号を生成する複数の差動信号生成部（ＬＶ１〜ＬＶｎ）を備え、差動信号の出力毎に、該差動信号のスルーレートが個別に制御されているものである。なお、括弧内は実施形態での符号、適用例を示す。
【００１５】
（概要）
図１は、本実施形態に係るＬＶＤＳドライバの概略構成を示すブロック図である。ＬＶＤＳドライバ１は、スルーレート調整手段としてのスルーレート調整回路１０、複数の差動信号生成部ＬＶ１〜ＬＶｎ（ｎ＝１，２，・・・，ｎ、以下、同じ）を有する差動信号生成手段としてのＬＶＤＳ回路２０、スルーレート制御信号設定手段としてのレジスタ３０を備えている。
【００１６】
スルーレート調整回路１０には、入力信号Ｄ１〜Ｄｎが入力されるとともに、レジスタ３０からスルーレート制御信号ＲＥ１〜ＲＥｎが入力され、後述する調整信号を生成して、この調整信号をＬＶＤＳ回路２０に出力する。
【００１７】
ＬＶＤＳ回路２０は、各ＬＶＤＳ回路（差動信号生成部）ＬＶ１〜ＬＶｎにより構成されており、各ＬＶＤＳ回路に対して、スルーレート調整回路１０にて生成された調整信号が入力される。ＬＶＤＳ回路２０では、入力された調整信号に基づいて、スルーレートが調整された差動信号であるＬＶＤＳ出力信号ＴＸ１＿Ｍ〜ＴＸｎ＿Ｍと、ＴＸ１＿Ｐ〜ＴＸｎ＿Ｐを生成して、この複数のＬＶＤＳ出力信号を、図示しない複数のＬＶＤＳレシーバに対して出力する。
【００１８】
レジスタ３０は、スルーレート制御信号ＲＥ１〜ＲＥｎが設定、記憶されており、このスルーレート制御信号ＲＥ１〜ＲＥｎをスルーレート調整回路１０に出力する。
【００１９】
第１の実施形態に係るＬＶＤＳドライバ１は、レジスタ３０を用いてＬＶＤＳ出力スルーレートを外部から制御する構成となっている。
【００２０】
このＬＶＤＳドライバ１は、回路の設計前の評価段階において、レジスタ３０の設定を行い、入力信号Ｄ１〜Ｄｎが入力されたスルーレート調整回路１０へレジスタ３０からスルーレート制御信号ＲＥ１〜ＲＥｎを出力して評価を行うようにすれば良い。または、評価結果とＬＶＤＳ回路２０（ＬＶｎ）のＩＯセル、パッケージのリードフレーム又はボンディングワイヤ、ＬＶＤＳドライバとＬＶＤＳレシーバをつなぐケーブルによるインダクタンスＬＣＲの影響を踏まえレジスタ３０の設定を決定し、設計を行うようにすれば良い。
【００２１】
以下、ｎ＝１の場合を例に、本実施形態に係るＬＶＤＳドライバ１の動作について説明する。図２は、スルーレート調整回路１０の回路構成図を示している。また、図３は、ＬＶＤＳ回路２０の回路構成図を示している。なお、図２および図３は、ｎ＝１に係る部分の回路構成を示している。
【００２２】
また、図４は、スルーレート調整回路１０への入力信号Ｄ１と、スルーレート調整回路１０にて生成される調整信号Ｉ１，Ｉ２，Ｉ３とＩ１＿Ｂ，Ｉ２＿Ｂ，Ｉ３＿Ｂと、スルーレート調整前とスルーレートを遅くする調整後のＬＶＤＳ出力信号ＴＸ１＿Ｍ，ＴＸ１＿Ｐと、の関係を示したタイミングチャートを示している。
【００２３】
（スルーレート調整回路）
スルーレート調整回路１０は、図２に示すように、ＰＭＯＳトランジスタＱｐａ１〜Ｑｐａｎと、ＮＭＯＳトランジスタＱｎａ１〜Ｑｎａｎと、ＰＭＯＳトランジスタＱｐｂ１〜Ｑｐｂｎと、ＮＭＯＳトランジスタＱｎｂ１〜Ｑｎｂｎと、電流発生回路１１と、インバータＩＮＶａと、インバータＩＮＶ１〜ＩＮＶｎと、から構成されている。
【００２４】
スルーレート調整回路１０には、入力信号Ｄ１が入力されるとともに、レジスタ３０からスルーレート制御信号ＲＥ１が入力される。
【００２５】
ＰＭＯＳトランジスタＱｐａ１〜Ｑｐａｎのソースはそれぞれ電源電圧ＶＤＤに接続され、ＰＭＯＳトランジスタＱｐａ１〜ＱｐａｎのドレインはそれぞれＰＭＯＳトランジスタＱｐｂ１〜Ｑｐｂｎのソースと接続されている。また、ＮＭＯＳトランジスタＱｎａ１〜Ｑｎａｎのソースはそれぞれ接地電圧に接続され、ＮＭＯＳトランジスタＱｎａ１〜ＱｎａｎのドレインはそれぞれＮＭＯＳトランジスタＱｎｂｎのソースと接続されている。また、ＰＭＯＳトランジスタＱｐａ１〜ＱｐａｎとＮＭＯＳトランジスタＱｎａ１〜Ｑｎａｎのゲートはそれぞれ接続されて入力端をなし、電流発生回路１１に接続されている。
【００２６】
電流発生回路１１は、スルーレート制御信号ＲＥ１によって、この電流発生回路１１から出力されるゲート信号ＰＣ,ＮＣの電圧を制御し、ＰＭＯＳトランジスタＱｐａ１〜Ｑｐａｎと、ＮＭＯＳトランジスタＱｎａ１〜Ｑｎａｎに流れるドレイン−ソース間の電流を調整する回路である。
【００２７】
入力信号Ｄ１は、ＰＭＯＳトランジスタＱｐｂ１〜Ｑｐｂｎ（ｎは奇数）、ＮＭＯＳトランジスタＱｎｂ１〜Ｑｎｂｎ（ｎは奇数）のゲートに入力される。また、入力信号Ｄ１は、インバータＩＮＶａを介して、ＰＭＯＳトランジスタＱｐｂ２〜Ｑｐｂｎ（ｎは偶数）、ＮＭＯＳトランジスタＱｎｂ２〜Ｑｎｂｎ（ｎは偶数）のゲートに入力される。
【００２８】
ＰＭＯＳトランジスタＱｐｂ１〜ＱｐｂｎとＮＭＯＳトランジスタＱｎｂ１〜Ｑｎｂｎのドレインはそれぞれ接続されて出力端をなしている。ＰＭＯＳトランジスタＱｐｂ１およびＮＭＯＳトランジスタＱｎｂ１〜ＰＭＯＳトランジスタＱｐｂｎおよびＮＭＯＳトランジスタＱｎｂｎは、それぞれインバータ（ＣＭＯＳインバータ）として機能し、以下、ＣＭＯＳインバータＣＩ１〜ＣＩｎという。
【００２９】
このＣＭＯＳインバータＣＩ１〜ＣＩｎからの出力は、それぞれインバータＩＮＶ１〜ＩＮＶｎを介し、スルーレートが調整された情報を有する信号である調整信号Ｉ１〜Ｉｎ、Ｉ１＿Ｂ〜Ｉｎ＿Ｂが生成され、出力される。なお、インバータＩＮＶ１〜ＩＮＶｎそれぞれの負荷駆動能力は等しいものとする。
【００３０】
（ＬＶＤＳ回路）
ＬＶＤＳ回路２０（ＬＶ１）は、図３に示すように、ＮＭＯＳトランジスタＱｎｃ１〜Ｑｎｃｎ、Ｑｎｄ１〜Ｑｎｄｎ、Ｑｎｅ１〜Ｑｎｅｎ、Ｑｎｆ１〜Ｑｎｆｎと、ＮＭＯＳトランジスタＱｎｇと、オペアンプＡＭＰと、電流ＤＡＣ（デジタル−アナログ変換回路）Ｄ１と、抵抗Ｒ１，Ｒ２，Ｒ３と、から構成されている。
【００３１】
ＮＭＯＳトランジスタＱｎｃ１〜Ｑｎｃｎ、Ｑｎｆ１〜Ｑｎｆｎのゲートには、それぞれ調整信号Ｉ１〜Ｉｎが入力される。また、ＮＭＯＳトランジスタＱｎｄ１〜Ｑｎｄｎ、Ｑｎｅ１〜Ｑｎｅｎのゲートには、それぞれ調整信号Ｉ１＿Ｂ〜Ｉｎ＿Ｂが入力される。また、オペアンプＡＭＰは、基準電圧２１から定電圧であるコモン電圧Ｖｃｏｍを生成している。なお、基準電圧２１は、バンドギャップ・リファレンス回路などで生成された基準電圧である。
【００３２】
このＬＶＤＳ回路２０は、調整信号に基づいて、スルーレートが調整されたＬＶＤＳ出力信号ＴＸ１＿Ｍ，ＴＸ１＿Ｐを生成して出力する。
【００３３】
（スルーレート制御）
本実施形態に係るＬＶＤＳドライバ１では、図４に示すように調整信号Ｉ１〜Ｉｎ間と調整信号Ｉ１＿Ｂ〜Ｉｎ＿Ｂ間の出力スルーレートが異なるように、ＣＭＯＳインバータＣＩ１〜ＣＩｎの負荷駆動能力が決定される。
【００３４】
ここで、出力スルーレートの関係は、下記の条件（１）、（２）を満たすようにＣＭＯＳインバータＣＩ１〜ＣＩｎの負荷駆動能力を決定する。
（１）Ｉ１＝Ｉ１＿Ｂ，Ｉ２＝Ｉ２＿Ｂ，・・・，Ｉｎ＝Ｉｎ＿Ｂ
（２）Ｉ１＞Ｉ２＞，・・・，＞Ｉｎ
【００３５】
また、この出力スルーレートの違いはＣＭＯＳインバータＣＩ１〜ＣＩｎの負荷駆動能力のみで決定するため、ＣＭＯＳインバータＣＩ１〜ＣＩｎとそれぞれ対応するインバータＩＮＶａ〜ＩＮＶｎとの間の配線は、等長配線としている。
【００３６】
このＬＶＤＳドライバ１では、設計段階において、ＣＭＯＳインバータＣＩ１〜ＣＩｎの負荷駆動能力と寄生容量に基づいて、任意の出力スルーレートをあらかじめ決定して、スルーレート制御信号ＲＥ１により電流を制御して、出力スルーレートの変化量を制御することができる。なお、制御された電流が大きいほどスルーレートは早くなり、小さいほどスルーレートは遅くなる。
【００３７】
また、図３に示すように、異なるスルーレートの調整信号Ｉ１〜Ｉｎ，Ｉ１＿Ｂ〜Ｉｎ＿Ｂにより、ＬＶＤＳ回路２０のＮＭＯＳトランジスタＱｎｃ１〜Ｑｎｃｎ、Ｑｎｄ１〜Ｑｎｄｎ、Ｑｎｅ１〜Ｑｎｅｎ、Ｑｎｆ１〜Ｑｎｆｎが時間差で駆動される。
【００３８】
このように、ＬＶＤＳ回路２０の各ＮＭＯＳトランジスタの駆動する時間の違いによってＬＶＤＳ出力スルーレートをある程度遅くして、電流制御によってＬＶＤＳ出力スルーレートを変化させることができる。
【００３９】
以上説明した本実施形態に係るＬＶＤＳドライバ１によれば、レジスタを用いて複数のＬＶＤＳ出力スルーレートを制御することが可能となるので、出力信号の波形品質および出力間のスキューを改善することができる。
【００４０】
すなわち、個々のＬＶＤＳ回路の出力状態の違いにより出力間の特性のばらつきが発生するが、出力ごとにスルーレートを個別に制御できるため、ばらつきが抑えられ特性を改善し、全ての出力の波形品質が向上することができる。
【００４１】
［第２の実施形態］
以下、本発明に係るＬＶＤＳドライバの他の実施形態について説明する。なお、第１の実施形態と同様の点についての説明は適宜省略する。
【００４２】
図５は、本実施形態に係るＬＶＤＳドライバ２の概略構成を示すブロック図である。ＬＶＤＳドライバ２は、スルーレート調整回路１０、ＬＶＤＳ回路２０、制御信号生成手段としての遅延量検出回路４０、比較手段としての差動コンパレータ５０を備えている。なお、スルーレート調整回路１０およびＬＶＤＳ回路２０の構成は、図１に示した第１の実施形態と同様である。この第２の実施形態のＬＶＤＳドライバ２では、スルーレート制御信号設定手段としてのレジスタ３０に替えて、遅延量検出回路４０を設けるとともに、差動コンパレータ５０を加えた構成となっている。
【００４３】
第２の実施形態に係るＬＶＤＳドライバ２は、入力信号と出力信号の遅延を比較して出力の遅延量を制御する構成となっている。
【００４４】
具体的には、入力信号Ｄ１〜Ｄｎ、ＬＶＤＳ出力信号ＴＸ１＿Ｍ〜ＴＸｎ＿Ｍ、ＴＸ１＿Ｐ〜ＴＸｎ＿Ｐ、を差動コンパレータ５０において比較し、比較結果に応じて、差動コンパレータ５０から出力される信号ＴＸ１〜ＴＸｎの遅延差を、遅延量検出回路４０にて検出している。
【００４５】
そして、遅延量検出回路４０において検出した遅延差に応じて、遅延量検出回路４０においてスルーレート制御信号ＲＥ１〜ＲＥｎを生成し、スルーレート調整回路１０に出力する。これにより、ＬＶＤＳ出力信号ＴＸ１＿Ｍ〜ＴＸｎ＿Ｍと、ＴＸ１＿Ｐ〜ＴＸｎ＿Ｐの出力スルーレートが調整されるものである。
【００４６】
ＬＶＤＳドライバ２では、入力信号Ｄ１〜Ｄｎを基準とするクロックと同期させ、出力スルーレートを調整することにより出力間のスキューを低減することが可能となる。
【００４７】
以下、ｎ＝１の場合を例に、本実施形態に係るＬＶＤＳドライバ２の動作について説明する。また、図６は、遅延量検出回路４０の回路構成図を示している。なお、図６は、ｎ＝１に係る部分の回路構成を示している。
【００４８】
また、図７は、調整前のＬＶＤＳ出力信号ＴＸ１＿Ｍ，ＴＸ１＿Ｐと、差動コンパレータ５０からの出力信号ＴＸ１と、遅延量検出回路４０への入力信号Ｄ１と、遅延量検出回路４０にて生成される遅延信号Ａ，Ｂ，Ｃと、スルーレート制御信号ＲＥ１（ａ，ｂ，ｃ）と、遅延を早く調整した後のＬＶＤＳ出力信号ＴＸ１＿Ｍ，ＴＸ１＿Ｐと、遅延を遅く調整した後のＬＶＤＳ出力信号ＴＸ１＿Ｍ，ＴＸ１＿Ｐと、の関係を示したタイミングチャートを示している。
【００４９】
（遅延量検出回路）
遅延量検出回路４０は、図６に示すように、バッファ（バッファ回路）ＢＵＦ１〜ＢＵＦｎと、フリップフロップ（フリップフロップ回路）ＦＦ１〜ＦＦｎと、から構成され、入力信号Ｄ１と差動コンパレータ５０から出力される信号ＴＸ１が入力される。
【００５０】
バッファＢＵＦ１〜ＢＵＦｎは、入力信号Ｄ１を遅延させて、遅延させた遅延信号Ａ，Ｂ，Ｃ，・・・，ｎを生成している。フリップフロップＦＦ１〜ＦＦｎには、それぞれ差動コンパレータ５０から出力される信号ＴＸ１と、バッファＢＵＦ１〜ＢＵＦｎにて遅延させた遅延信号Ａ，Ｂ，Ｃ，・・・，ｎが入力される。
【００５１】
ここで、バッファの遅延（バッファサイズ）またはバッファとフリップフロップの数、または双方の設定により、検出する遅延量の分解能または範囲、分解能および範囲を設定することが可能となる。すなわち、図７に示されるように、遅延信号Ａ，Ｂ，Ｃ，・・・，ｎと出力信号ＴＸ１を、フリップフロップＦＦ１〜ＦＦｎを用いて遅延量を検出し、検出情報を持つ信号としてスルーレート制御信号ＲＥ１＝ａ，ｂ，ｃ，・・・，ｎを出力するものである。
【００５２】
このように、検出する遅延量の分解能や範囲を設定可能とすることで、出力の遅延検知精度を高くすることが可能となる。
【００５３】
また、出力信号ＴＸ１〜ＴＸｎのうち最も遅延量の大きい出力信号にその他の出力信号の遅延量を近づける、または出力信号ＴＸ１〜ＴＸｎのうち最も遅延量の小さい出力信号にその他の出力信号の遅延量を近づけるようにして、出力間のスキューを調整することが好ましい。これにより、複数の出力の遅延をほぼ同じにすることができ、出力間のスキューを改善することができる。
【００５４】
以上説明した本実施形態に係るＬＶＤＳドライバ２によれば、入力信号と出力信号の比較を行い出力の遅延量を決定する遅延量検出回路を用いて複数のＬＶＤＳ出力スルーレートを制御することが可能となるので、実際の使用時の環境により特性が悪化しても、自動的に制御して、出力信号の波形品質および出力間のスキューを改善することができる。
【００５５】
尚、上述の実施形態は本発明の好適な実施の例ではあるがこれに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々変形実施可能である。
【符号の説明】
【００５６】
１，２  ＬＶＤＳドライバ
１０  スルーレート調整回路
１１  電流発生回路
２０  ＬＶＤＳ回路
２１  基準電圧
３０  レジスタ
４０  遅延量検出回路
５０  差動コンパレータ
【先行技術文献】
【特許文献】
【００５７】
【特許文献１】特開２００４−２８９３５４号公報
【図１】
2015106783.tif 000003
【図２】
2015106783.tif 000004
【図３】
2015106783.tif 000005
【図４】
2015106783.tif 000006
【図５】
2015106783.tif 000007
【図６】
2015106783.tif 000008
【図７】
2015106783.tif 000009
【図８】
2015106783.tif 000010