(57)【要約】【課題】消費電力の低減及び小型化を実現し得る半導体装置及びその製造方法を提供する。【解決手段】第１の領域１２Ａに形成され、第１の電源線ＶＤＤに電気的に接続された第１導電型の第１のウェル１５８ａと、第２の領域１４Ａに形成され、第２の電源線ＶＳＳに電気的に接続された、第１導電型の反対の導電型である第２導電型の第２のウェル１７０ａと、第２の領域に隣接する第３の領域２４Ａに、第２のウェルと一体に形成された第２導電型の第３のウェル１７０ａと、第１の領域に隣接する第４の領域２６Ａに、第１のウェルと一体に形成された第１導電型の第４のウェル１５８ａと、第３の領域に形成された、第３のウェルより浅い第１導電型の第５のウェル１６６と、第４の領域に形成された、第４のウェルより浅い第２導電型の第６のウェル１７８とを有している。【選択図】図５４
2015002231.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第１の領域に形成され、第１の電源線に電気的に接続された第１導電型の第１のウェルと、
前記半導体基板の第２の領域に形成され、第２の電源線に電気的に接続された、前記第１導電型の反対の導電型である第２導電型の第２のウェルと、
前記第２の領域に隣接する前記半導体基板の第３の領域に、前記第２のウェルと一体に形成された前記第２導電型の第３のウェルと、
前記第１の領域に隣接する前記半導体基板の第４の領域に、前記第１のウェルと一体に形成された前記第１導電型の第４のウェルと、
前記第３の領域に形成された、前記第３のウェルより浅い前記第１導電型の第５のウェルと、
前記第４の領域に形成された、前記第４のウェルより浅い前記第２導電型の第６のウェルと
を有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
複数段に接続された複数の相補トランジスタ対を含む論理セルを有し、
前記複数の相補トランジスタ対のうち、前記論理セルの入力端子に電気的に接続されている第１の相補トランジスタ対は、前記第１のウェルに形成された前記第２導電型の第１のトランジスタと、前記第２のウェルに形成された前記第１導電型の第２のトランジスタとを含み、
前記複数の相補トランジスタ対のうち、前記論理セルの出力端子に電気的に接続されている第２の相補トランジスタ対は、ゲートが前記第５のウェルに電気的に接続された前記第２導電型の第３のトランジスタと、ゲートが前記第６のウェルに電気的に接続された前記第１導電型の第４のトランジスタとを含む
ことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記論理セルは、バッファ回路、ＡＮＤ回路、ＯＲ回路、又は、フリップフロップ回路である
ことを特徴とする半導体装置。
【請求項４】
半導体基板の第１の領域に第１導電型の第１のウェルを形成し、前記第１の領域に隣接する前記半導体基板の第２の領域に前記第１導電型の第２のウェルを前記第１のウェルと一体に形成する工程と、
前記半導体基板の第３の領域に前記第１導電型の反対の導電型である第２導電型の第３のウェルを形成し、前記第３の領域に隣接する前記半導体基板の第４の領域に前記第２導電型の第４のウェルを前記第３のウェルと一体に形成する工程と、
前記第２の領域に前記第２導電型の第５のウェルを前記第２のウェルより浅く形成する工程と、
前記第４の領域に前記第１導電型の第６のウェルを前記第４のウェルより浅く形成する工程と、
前記第１のウェルを第１の電源線に接続し、前記第３のウェルを第２の電源線に接続する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記半導体装置は、複数段に接続される複数の相補トランジスタ対を含む論理セルを有し、
前記複数の相補トランジスタ対のうち、前記論理セルの入力端子に接続される第１の相補トランジスタ対の一部となる前記第２導電型の第１のトランジスタを前記第１のウェルに形成し、前記第１の相補トランジスタ対の他の一部となる前記第１導電型の第２のトランジスタを前記第３のウェルに形成し、前記複数の相補トランジスタ対のうち、前記論理セルの出力端子に接続される第２の相補トランジスタ対の一部となる前記第２導電型の第３のトランジスタを前記第６のウェルに形成し、前記第２の相補トランジスタ対の他の一部となる前記第１導電型の第４のトランジスタを前記第５のウェルに形成する工程を更に有し、
前記第１のウェルを前記第１の電源線に接続し、前記第３のウェルを前記第２の電源線に接続する工程では、前記第３のトランジスタのゲートと前記第６のウェルとを更に電気的に接続し、前記第４のトランジスタのゲートと前記第５のウェルとを更に電気的に接続する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＬＳＩ（Large Scale Integration）等の半導体装置の低消費電力化の方策として、より低い電源電圧で半導体装置を動作させることが提案されている。
【０００３】
しかし、電源電圧を単に低く設定した場合には、トランジスタの駆動能力の低下を招く。
【０００４】
トランジスタの駆動能力が低下すると、信号波形の鈍りが大きくなり、動作速度の低下を招く。
【０００５】
電源電圧を低くした場合であっても、トランジスタの駆動能力を確保するための方策として、トランジスタの閾値電圧を低く設定することが提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−８６６８５号公報
【特許文献２】特開２００２−１９８４３９号公報
【特許文献３】特開２００７−４２７３０号公報
【特許文献４】特開２０００−３１２００４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、トランジスタの閾値電圧を単に低く設定した場合には、リーク電流が増加してしまう。リーク電流の増加は、消費電力の増加を招くこととなる。また、半導体装置の更なる小型化も要請されている。
【０００８】
本発明の目的は、消費電力の低減及び小型化を実現し得る半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
実施形態の一観点によれば、半導体基板の第１の領域に形成され、第１の電源線に電気的に接続された第１導電型の第１のウェルと、前記半導体基板の第２の領域に形成され、第２の電源線に電気的に接続された、前記第１導電型の反対の導電型である第２導電型の第２のウェルと、前記第２の領域に隣接する前記半導体基板の第３の領域に、前記第２のウェルと一体に形成された前記第２導電型の第３のウェルと、前記第１の領域に隣接する前記半導体基板の第４の領域に、前記第１のウェルと一体に形成された前記第１導電型の第４のウェルと、前記第３の領域に形成された、前記第３のウェルより浅い前記第１導電型の第５のウェルと、前記第４の領域に形成された、前記第４のウェルより浅い前記第２導電型の第６のウェルとを有することを特徴とする半導体装置が提供される。
【００１０】
実施形態の他の観点によれば、半導体基板の第１の領域に第１導電型の第１のウェルを形成し、前記第１の領域に隣接する前記半導体基板の第２の領域に前記第１導電型の第２のウェルを前記第１のウェルと一体に形成する工程と、前記半導体基板の第３の領域に前記第１導電型の反対の導電型である第２導電型の第３のウェルを形成し、前記第３の領域に隣接する前記半導体基板の第４の領域に前記第２導電型の第４のウェルを前記第３のウェルと一体に形成する工程と、前記第２の領域に前記第２導電型の第５のウェルを前記第２のウェルより浅く形成する工程と、前記第４の領域に前記第１導電型の第６のウェルを前記第４のウェルより浅く形成する工程と、前記第１のウェルを第１の電源線に接続し、前記第３のウェルを第２の電源線に接続する工程とを有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
開示の半導体装置及びその製造方法によれば、ダイナミック閾値電圧ＭＯＳトランジスタではない第２導電型のＭＯＳトランジスタが形成される第１の領域と、第１導電型のダイナミック閾値電圧ＭＯＳトランジスタが形成される第４の領域とが隣接している。また、ダイナミック閾値電圧ＭＯＳトランジスタではない第１導電型のＭＯＳトランジスタが形成される第２の領域と、第２導電型のダイナミック閾値電圧ＭＯＳトランジスタが形成される第３の領域とが隣接している。このため、第１の領域に形成される第１導電型の第１のウェルと第４の領域に形成される第１導電型の第４のウェルとを一体に形成することができる。また、第２の領域に形成される第２導電型の第２のウェルと第３の領域に形成される第２導電型の第３のウェルとを一体に形成することができる。このため、ダイナミック閾値電圧ＭＯＳトランジスタではない第２導電型のＭＯＳトランジスタが形成される素子領域と、第１導電型のダイナミック閾値電圧ＭＯＳトランジスタが形成される素子領域との間の距離を小さくすることができる。また、ダイナミック閾値電圧ＭＯＳトランジスタではない第１導電型のＭＯＳトランジスタが形成される素子領域と、第２導電型のダイナミック閾値電圧ＭＯＳトランジスタが形成される素子領域との間の距離を小さくすることができる。このため、メモリセルの面積を小さくすることができる。ダイナミック閾値電圧ＭＯＳトランジスタを用いることにより消費電力を低減することができ、しかも、メモリセルの面積を小さくすることができるため、消費電力の低い小型の半導体装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、第１実施形態による半導体装置の一部を示すブロック図である。
【図２】図２は、第１実施形態による論理セルの例（その１）を示す回路図である。
【図３】図３は、第１実施形態による論理セルの例（その２）を示す回路図である。
【図４】図４は、第１実施形態による論理セルの例（その３）を示す回路図である。
【図５】図５は、第１実施形態による論理セルの例（その４）を示す回路図である。
【図６】図６は、フリップフロップ回路に用いられるインバータの回路図（その１）である。
【図７】図７は、フリップフロップ回路に用いられるインバータの回路図（その２）である。
【図８】図８は、第１実施形態による半導体装置の論理セルにおけるトランジスタのレイアウトの例を示す平面図である。
【図９】図９は、第１実施形態による半導体装置の一部を示す断面図である。
【図１０】図１０は、シミュレーション（その１）を示す図である。
【図１１】図１１は、シミュレーション（その２）を示す図である
【図１２】図１２は、シミュレーション（その３）を示す図である。
【図１３】図１３は、シミュレーション（その４）を示す図である。
【図１４】図１４は、シミュレーション（その５）を示す図である。
【図１５】図１５は、シミュレーション（その６）を示す図である。
【図１６】図１６は、シミュレーション（その７）を示す図である。
【図１７】図１７は、第１実施形態による半導体装置の製造方法を示す工程図（その１）である。
【図１８】図１７は、第１実施形態による半導体装置の製造方法を示す工程図（その２）である。
【図１９】図１９は、第１実施形態による半導体装置の製造方法を示す工程図（その３）である。
【図２０】図２０は、第１実施形態による半導体装置の製造方法を示す工程図（その４）である。
【図２１】図２１は、第１実施形態による半導体装置の製造方法を示す工程図（その５）である。
【図２２】図２２は、第１実施形態による半導体装置の製造方法を示す工程図（その６）である。
【図２３】図２３は、第１実施形態による半導体装置の製造方法を示す工程図（その７）である。
【図２４】図２４は、第１実施形態による半導体装置の製造方法を示す工程図（その８）である。
【図２５】図２５は、第１実施形態による半導体装置の製造方法を示す工程図（その９）である。
【図２６】図２６は、第１実施形態による半導体装置の製造方法を示す工程図（その１０）である。
【図２７】図２７は、第１実施形態による半導体装置の製造方法を示す工程図（その１１）である。
【図２８】図２８は、第１実施形態による半導体装置の製造方法を示す工程図（その１２）である。
【図２９】図２９は、第１実施形態による半導体装置の製造方法を示す工程図（その１３）である。
【図３０】図３０は、第１実施形態による半導体装置の製造方法を示す工程図（その１４）である。
【図３１】図３１は、第１実施形態による半導体装置の製造方法を示す工程図（その１５）である。
【図３２】図３２は、第１実施形態による半導体装置の製造方法を示す工程図（その１６）である。
【図３３】図３３は、第１実施形態による半導体装置の製造方法を示す工程図（その１７）である。
【図３４】図３４は、第１実施形態による半導体装置の製造方法を示す工程図（その１８）である。
【図３５】図３５は、第１実施形態による半導体装置の製造方法を示す工程図（その１９）である。
【図３６】図３６は、第１実施形態による半導体装置の製造方法を示す工程図（その２０）である。
【図３７】図３７は、第１実施形態による半導体装置の製造方法を示す工程図（その２１）である。
【図３８】図３８は、第１実施形態による半導体装置の製造方法を示す工程図（その２２）である。
【図３９】図３９は、第１実施形態による半導体装置の製造方法を示す工程図（その２３）である。
【図４０】図４０は、第１実施形態による半導体装置の製造方法を示す工程図（その２４）である。
【図４１】図４１は、第１実施形態による半導体装置の製造方法を示す工程図（その２５）である。
【図４２】図４２は、第１実施形態による半導体装置の製造方法を示す工程図（その２６）である。
【図４３】図４３は、第１実施形態による半導体装置の製造方法を示す工程図（その２７）である。
【図４４】図４４は、第１実施形態による半導体装置の製造方法を示す工程図（その２８）である。
【図４５】図４５は、第１実施形態による半導体装置の製造方法を示す工程図（その２９）である。
【図４６】図４６は、第１実施形態による半導体装置の製造方法を示す工程図（その３０）である。
【図４７】図４７は、第１実施形態による半導体装置の製造方法を示す工程図（その３１）である。
【図４８】図４８は、第１実施形態による半導体装置の製造方法を示す工程図（その３２）である。
【図４９】図４９は、第１実施形態による半導体装置の製造方法を示す工程図（その３３）である。
【図５０】図５０は、第１実施形態による半導体装置の製造方法を示す工程図（その３４）である。
【図５１】図５１は、第１実施形態による半導体装置の製造方法を示す工程図（その３５）である。
【図５２】図５２は、第１実施形態による半導体装置の製造方法を示す工程図（その３６）である。
【図５３】図５３は、第２実施形態による半導体装置の論理セルにおけるトランジスタのレイアウトの例を示す平面図である。
【図５４】図５４は、第２実施形態による半導体装置の一部を示す断面図である。
【図５５】図５５は、第２実施形態による半導体装置の製造方法を示す工程図（その１）である。
【図５６】図５６は、第２実施形態による半導体装置の製造方法を示す工程図（その２）である。
【図５７】図５７は、第２実施形態による半導体装置の製造方法を示す工程図（その３）である。
【図５８】図５８は、第２実施形態による半導体装置の製造方法を示す工程図（その４）である。
【図５９】図５９は、第２実施形態による半導体装置の製造方法を示す工程図（その５）である。
【図６０】図６０は、第２実施形態による半導体装置の製造方法を示す工程図（その６）である。
【図６１】図６１は、第２実施形態による半導体装置の製造方法を示す工程図（その７）である。
【図６２】図６２は、第２実施形態による半導体装置の製造方法を示す工程図（その８）である。
【図６３】図６３は、第２実施形態による半導体装置の製造方法を示す工程図（その９）である。
【図６４】図６４は、第２実施形態による半導体装置の製造方法を示す工程図（その１０）である。
【図６５】図６５は、第２実施形態による半導体装置の製造方法を示す工程図（その１１）である。
【図６６】図６６は、第２実施形態による半導体装置の製造方法を示す工程図（その１２）である。
【図６７】図６７は、第２実施形態による半導体装置の製造方法を示す工程図（その１３）である。
【図６８】図６８は、第２実施形態による半導体装置の製造方法を示す工程図（その１４）である。
【図６９】図６９は、第２実施形態による半導体装置の製造方法を示す工程図（その１５）である。
【図７０】図７０は、第２実施形態による半導体装置の製造方法を示す工程図（その１６）である。
【図７１】図７１は、第２実施形態による半導体装置の製造方法を示す工程図（その１７）である。
【図７２】図７２は、第２実施形態による半導体装置の製造方法を示す工程図（その１８）である。
【図７３】図７３は、第２実施形態による半導体装置の製造方法を示す工程図（その１９）である。
【図７４】図７４は、第２実施形態による半導体装置の製造方法を示す工程図（その２０）である。
【図７５】図７５は、第２実施形態による半導体装置の製造方法を示す工程図（その２１）である。
【図７６】図７６は、第２実施形態による半導体装置の製造方法を示す工程図（その２２）である。
【図７７】図７７は、第２実施形態による半導体装置の製造方法を示す工程図（その２３）である。
【図７８】図７８は、第２実施形態による半導体装置の製造方法を示す工程図（その２４）である。
【図７９】図７９は、第２実施形態による半導体装置の製造方法を示す工程図（その２５）である。
【図８０】図８０は、第２実施形態による半導体装置の製造方法を示す工程図（その２６）である。
【図８１】図８１は、参考例による論理セルを示す回路図である。
【発明を実施するための形態】
【００１３】
図８１（ａ）は、参考例（その１）による論理セルを示す回路図である。ここでは、論理セルとして、バッファ回路を例に示している。
【００１４】
論理セル４１０は、ＣＭＯＳインバータ４１６，４１７を複数段に接続することにより形成されている。１段目のＣＭＯＳインバータ４１６は、ＰＭＯＳトランジスタ４１２とＮＭＯＳトランジスタ４１４とにより形成されている。２段目のＣＭＯＳインバータ４２８は、ＰＭＯＳトランジスタ４１３とＮＭＯＳトランジスタ４１５とにより形成されている。入力端子ＩＮには、１段目のＣＭＯＳインバータ４１６が接続されている。１段目のＣＭＯＳインバータ４１６の出力は、２段目のＣＭＯＳインバータ４１７の入力に接続されている。２段目のＣＭＯＳインバータ４１７の出力は、出力端子ＯＵＴに接続されている。ＰＭＯＳトランジスタ４１２，４１３は電源電位ＶＤＤに電気的に接続される。ＮＭＯＳトランジスタ４１４，４１５は、接地電位ＶＳＳに電気的に接続される。
【００１５】
こうして、ＭＯＳトランジスタを用いた論理セル４１０が形成されている。
【００１６】
半導体装置の低消費電力化の方策として、より低い電源電圧で半導体装置を動作させることが提案されている。
【００１７】
しかし、電源電圧を単に低く設定した場合には、ＭＯＳトランジスタ４１２〜４１５の駆動能力の低下を招いてしまう。ＭＯＳトランジスタ４１２〜４１５の駆動能力が低下すると、信号波形の鈍りが大きくなり、動作速度の低下を招いてしまう。
【００１８】
ＭＯＳトランジスタ４１２〜４１５の駆動能力を向上させる方策として、ＭＯＳトランジスタ４１２〜４１５の閾値電圧を低く設定することが考えられる。
【００１９】
しかし、ＭＯＳトランジスタ４１２〜４１５の閾値電圧を単に低く設定した場合には、リーク電流の増加を招く、消費電力を十分に低減し得ない。
【００２０】
図８１（ｂ）は、参考例（その２）による論理セルを示す回路図である。
【００２１】
論理セル５１０は、ＣＭＯＳインバータ５２８，５２９を複数段に接続することにより形成されている。
【００２２】
１段目のＣＭＯＳインバータ５２８は、Ｐチャネル型のダイナミック閾値電圧ＭＯＳトランジスタ（Dynamic Threshold Voltage MOSFET、ＤＴＭＯＳトランジスタ）５２４とＮチャネル型のＤＴＭＯＳトランジスタ５２６とにより形成されている。
【００２３】
ＤＴＭＯＳトランジスタは、当該ＭＯＳトランジスタが形成されているウェルと当該ＭＯＳトランジスタのゲートとが電気的に接続されているものである。ＤＴＭＯＳトランジスタにおいては、ゲートに印加される入力信号が、当該トランジスタが形成されているウェルにも印加されるため、オフ状態においてリーク電流を増大させることなく、オン状態において高い駆動能力が得られる。
【００２４】
２段目のＣＭＯＳインバータ５２９は、Ｐチャネル型のＤＴＭＯＳトランジスタ５２５とＮチャネル型のＤＴＭＯＳトランジスタ５２７とにより形成されている。
【００２５】
入力端子ＩＮには、１段目のＣＭＯＳインバータ５２８が接続されている。１段目のＣＭＯＳインバータ５２８の出力は、２段目のＣＭＯＳインバータ５２９の入力に接続されている。２段目のＣＭＯＳインバータ５２９の出力は、出力端子ＯＵＴに接続されている。ＰＭＯＳトランジスタ５２４，５２５は電源電位ＶＤＤに電気的に接続される。ＮＭＯＳトランジスタ５２６，５２７は、接地電位ＶＳＳに電気的に接続される。
【００２６】
こうして、ＤＴＭＯＳトランジスタ５２４〜５２７を用いた論理セル５１０が形成されている。
【００２７】
このような論理セル５１０においては、ＤＴＭＯＳトランジスタ５２４〜５２７が用いられているため、リーク電流を増大させることなく高速化することが可能である。
【００２８】
しかし、ＤＴＭＯＳトランジスタ５２４〜５２７により形成された論理セルでは入力容量が比較的大きくなるというデメリットがあり、消費電力の増大や動作速度の低下を招く。
【００２９】
［第１実施形態］
第１実施形態による半導体装置を図１乃至図５２を用いて説明する。
【００３０】
（半導体装置）
まず、本実施形態による半導体装置について図１乃至図９を用いて説明する。
【００３１】
図１は、本実施形態による半導体装置の一部を示すブロック図である。
【００３２】
本実施形態による半導体装置は、複数の論理セル（論理ゲート、論理ゲートセル、論理素子）１０を含む論理回路（電子回路）を有している。かかる論理セル１０としては、例えば、ＡＮＤ回路、ＯＲ回路、バッファ回路、フリップフロップ回路等が挙げられる。
【００３３】
一の論理セル１０−１の出力端子は、他の論理セル１０−２の入力端子に電気的に接続されている。他の論理セル１０−２の出力端子は、更に他の論理セル１０−３の入力端子に電気的に接続されている。論理セル１０−３の出力端子は、更に他の論理セル（図示せず）の入力端子に接続されている。
【００３４】
これら複数の論理セル１０は、同じ種類の論理セル１０であってもよいし、異なる種類の論理セル１０であってもよい。
【００３５】
一つの論理セル１０から出力される信号が、複数の論理セル１０に入力される場合もある。
【００３６】
図２は、本実施形態による論理セルの例（その１）を示す回路図である。図２は、論理セル１０の一例であるバッファ回路１０ａを示している。
【００３７】
図２に示すように、バッファ回路１０ａは、Ｐチャネル型のＭＯＳトランジスタ（ＰＭＯＳトランジスタ）１２とＮチャネル型のＭＯＳトランジスタ（ＮＭＯＳトランジスタ）１４とを含むＣＭＯＳインバータ（相補トランジスタ対）１６を有している。これらのＭＯＳトランジスタ１２，１４としては、ＤＴＭＯＳトランジスタではないＭＯＳトランジスタ１２，１４、即ち、閾値電圧が変化しないＭＯＳトランジスタ１２，１４が用いられている。ＭＯＳトランジスタ１２，１４においては、当該ＭＯＳトランジスタ１２，１４が形成されているウェルが電源電位ＶＤＤや接地電位ＶＳＳに電気的に接続される。
【００３８】
ＭＯＳトランジスタ１２，１４においては、駆動能力を確保しつつ、比較的低い電源電圧ＶＤＤで動作させるべく、閾値電圧が比較的低く設定されている。閾値電圧が比較的低く設定されているため、ＭＯＳトランジスタ１２，１４におけるリーク電流は、ＤＴＭＯＳトランジスタ２６，２６におけるリーク電流よりは大きくなる。
【００３９】
バッファ回路１０ａの入力端子ＩＮは、ＣＭＯＳインバータ１６の入力ノード１７に接続されている。即ち、バッファ回路１０ａの入力端子ＩＮは、ＰＭＯＳトランジスタ１２のゲートとＮＭＯＳトランジスタ１４のゲートとに電気的に接続されている。
【００４０】
ＰＭＯＳトランジスタ１２のドレインとＮＭＯＳトランジスタ１４のドレインとは、互いに接続されている。ＰＭＯＳトランジスタ１２のドレインとＮＭＯＳトランジスタ１４のドレインとは、ＣＭＯＳインバータ１６の出力ノード１８に接続されている。
【００４１】
ＰＭＯＳトランジスタ１２のソースと当該ＰＭＯＳトランジスタ１２が形成されているＮ型ウェル１５８（図９参照）とが電気的に接続されている。ＰＭＯＳトランジスタ１２のソースと当該ＰＭＯＳトランジスタ１２が形成されているＮ型ウェル１５８とは、電源電位ＶＤＤに接続される電源線２０に接続されている。
【００４２】
ＮＭＯＳトランジスタ１４のソースと当該ＮＭＯＳトランジスタ１４が形成されているＰ型ウェル１７０（図９参照）とが電気的に接続されている。ＮＭＯＳトランジスタ１４のソースと当該ＮＭＯＳトランジスタ１４が形成されているＰ型ウェル１７０とは、接地電位ＶＳＳに接続される電源線（接地線）２２に接続されている。
【００４３】
バッファ回路１０ａは、更に、Ｐチャネル型のＤＴＭＯＳトランジスタ２４とＮチャネル型のＤＴＭＯＳトランジスタ２６とを含むＣＭＯＳインバータ（相補トランジスタ対）２８を有している。
【００４４】
ＤＴＭＯＳトランジスタ（ダイナミック閾値電圧ＭＯＳトランジスタ）は、当該ＭＯＳトランジスタが形成されているウェルと当該ＭＯＳトランジスタのゲートとが電気的に接続されているものである。このため、ＭＯＳトランジスタのゲートに印加される入力信号が、当該ＭＯＳトランジスタが形成されているウェルにも印加される（ウェルバイアス）。
【００４５】
Ｎチャネル型のＤＴＭＯＳトランジスタ２６では、入力がＨｉｇｈ（Ｈ）レベルのときにはウェルバイアスがＨレベルとなるため閾値電圧が低くなり、入力がＬｏｗ（Ｌ）レベルのときにはウェルバイアスがＬレベルとなるため閾値電圧が低くならない。
【００４６】
Ｐチャネル型のＤＴＭＯＳトランジスタ２４では、入力がＨレベルのときにはウェルバイアスもＨレベルとなるため閾値電圧は低くならず、入力がＬレベルのときにはウェルバイアスもＬレベルになるため閾値電圧が低くなる。
【００４７】
ＤＴＭＯＳトランジスタ２４，２６では、このような動作となるため、オフ状態のリーク電流を増大させることなく、オン状態の際に大きな駆動電流が得られる。
【００４８】
ＭＯＳトランジスタ１２，１４により形成されたＣＭＯＳインバータ１６の出力ノード１８は、ＤＴＭＯＳトランジスタ２４、２６により形成されたＣＭＯＳインバータ２８の入力ノード３０に接続されている。即ち、ＣＭＯＳインバータ１６の出力ノード１８は、Ｐチャネル型ＤＴＭＯＳトランジスタ２４のゲート及びＮチャネル型ＤＴＭＯＳトランジスタ２６のゲートに電気的に接続されている。
【００４９】
Ｐチャネル型ＤＴＭＯＳトランジスタ２４のゲートは、当該ＤＴＭＯＳトランジスタ２４が形成されているＮ型ウェル１６６（図９参照）に電気的に接続されている。Ｎチャネル型ＤＴＭＯＳトランジスタ２６のゲートは、当該ＤＴＭＯＳトランジスタ２６が形成されているＰ型ウェル１７８（図９参照）に電気的に接続されている。
【００５０】
Ｐチャネル型ＤＴＭＯＳトランジスタ２４のソースは、電源電位ＶＤＤに接続される電源線２０に接続されている。Ｎチャネル型ＤＴＭＯＳトランジスタ２６のソースは、接地電位ＶＳＳに接続される電源線（接地線）２２に接続されている。
【００５１】
Ｐチャネル型ＤＴＭＯＳトランジスタ２４のドレインとＮチャネル型ＤＴＭＯＳトランジスタ２６のドレインとは、互いに接続されている。Ｐチャネル型ＤＴＭＯＳトランジスタ２４のドレインとＮチャネル型ＤＴＭＯＳトランジスタ２６のドレインとは、ＣＭＯＳインバータ２８の出力ノード３２に接続されている。ＣＭＯＳインバータ２８の出力ノード３２は、バッファ回路１０ａの出力端子ＯＵＴに接続されている。
【００５２】
このように、本実施形態によるバッファ回路１０ａは、複数段に接続された複数の相補トランジスタ対１６，２８を有している。そして、バッファ回路１０ａの入力端子ＩＮに電気的に接続される相補トランジスタ対１６、即ち、複数の相補トランジスタ対１６，２８のうちの初段の相補トランジスタ対１６には、ＤＴＭＯＳではないＭＯＳトランジスタ１２，１４が用いられている。一方、バッファ回路１０ａの出力端子ＯＵＴに電気的に接続されている相補トランジスタ対２８、即ち、複数の相補トランジスタ対１６，２８のうちの終段の相補トランジスタ対２８には、ＤＴＭＯＳトランジスタ２４，２６が用いられている。
【００５３】
ＤＴＭＯＳトランジスタではないＭＯＳトランジスタ１２，１４は、ＤＴＭＯＳトランジスタと比べて入力容量が小さい。しかし、低い電源電圧でも動作し得るように、閾値電圧を低く設定すると、リーク電流が大きくなってしまう。
【００５４】
一方、ＤＴＭＯＳトランジスタ１２，１４は、リーク電流が大きくなることはないが、入力容量は大きい。
【００５５】
本実施形態によるバッファ回路１０ａによれば、初段の相補トランジスタ対１６に、ＤＴＭＯＳトランジスタではないＭＯＳトランジスタ１２，１４が用いられているため、入力容量の小さいバッファ回路１０ａが得られる。一方、初段以外の相補トランジスタ対２８には、ＤＴＭＯＳトランジスタ２４，２６が用いられているため、リーク電流を増大することなく、高い駆動力を確保することができる。従って、本実施形態によるバッファ回路１０ａによれば、動作速度の低下を防止しつつ、電源電圧を低くすることができ、消費電力の低減を図ることができる。
【００５６】
こうして、本実施形態によるバッファ回路１０ａが形成されている。
【００５７】
図３は、本実施形態による論理セルの例（その２）を示す回路図である。図３は、論理セル１０の一例であるＡＮＤ回路１０ｂを示している。
【００５８】
図３に示すように、本実施形態によるＡＮＤ回路１０ｂは、ＰＭＯＳトランジスタ１２ａ、１２ｂとＮＭＯＳトランジスタ１４ａ，１４ｂとを含むＮＡＮＤ回路４２を有している。ＮＡＮＤ回路４２には、ＤＴＭＯＳトランジスタではないＭＯＳトランジスタ１２ａ，１２ｂ，１４ａ，１４ｂが用いられている。
【００５９】
入力端子ＩＮ１は、ＰＭＯＳトランジスタ１２ａのゲート及びＮＭＯＳトランジスタ１４ａのゲートに電気的に接続されている。換言すれば、ＰＭＯＳトランジスタ１２ａとＮＭＯＳトランジスタ１４ａとを含む相補トランジスタ対１６ａの入力ノード１７ａが、入力端子ＩＮ１に接続されている。
【００６０】
入力端子ＩＮ２は、ＰＭＯＳトランジスタ１２ｂのゲート及びＮＭＯＳトランジスタ１４ｂのゲートに電気的に接続されている。換言すれば、ＰＭＯＳトランジスタ１２ｂとＮＭＯＳトランジスタ１４ｂとを含む相補トランジスタ対１６ｂの入力ノード１７ｂが、入力端子ＩＮ２に接続されている。
【００６１】
ＰＭＯＳトランジスタ１２ａのドレインとＰＭＯＳトランジスタ１２ｂのドレインとＮＭＯＳトランジスタ１４ａのドレインとが、電気的に接続されている。ＰＭＯＳトランジスタのドレイン１２ａとＰＭＯＳトランジスタ１２ｂのドレインとＮＭＯＳトランジスタ１４ａのドレインは、ＮＡＮＤ回路４２の出力ノード１８ａに接続されている。
【００６２】
ＰＭＯＳトランジスタ１２ａのソースと当該ＰＭＯＳトランジスタが形成されているＮ型ウェルとは、電気的に接続されている。ＰＭＯＳトランジスタ１２ａのソースと当該ＰＭＯＳトランジスタ１２ａが形成されているＮ型ウェルとは、電源電位ＶＤＤに接続される電源線２０ａに接続されている。
【００６３】
ＰＭＯＳトランジスタ１２ｂのソースと当該ＰＭＯＳトランジスタ１２ｂが形成されているＮ型ウェルとは、電気的に接続されている。ＰＭＯＳトランジスタ１２ｂのソースと当該ＰＭＯＳトランジスタ１２ｂが形成されているＮ型ウェルとは、電源電位ＶＤＤに接続される電源線２０ａに接続されている。
【００６４】
ＮＭＯＳトランジスタ１４ａのソースと当該ＮＭＯＳトランジスタ１４ａが形成されているＰ型ウェルとは、電気的に接続されている。ＮＭＯＳトランジスタ１４ａのソースと当該ＮＭＯＳトランジスタ１４ａが形成されているＰ型ウェルは、ＮＭＯＳトランジスタ１４ａのドレインに電気的に接続されている。
【００６５】
ＮＭＯＳトランジスタ１４ｂのソースと当該ＮＭＯＳトランジスタ１４ｂが形成されているＰ型ウェルとは、電気的に接続されている。ＮＭＯＳトランジスタ１４ｂのソースと当該ＮＭＯＳトランジスタ１４ｂが形成されているＰ型ウェルは、接地電位ＶＳＳに接続される電源線２２ａに接続されている。
【００６６】
こうして、ＮＡＮＤ回路４２が形成されている。
【００６７】
ＡＮＤ回路１０ｂは、更に、Ｐチャネル型ＤＴＭＯＳトランジスタ２４ａとＮチャネル型ＤＴＭＯＳトランジスタ２６ａとを含むＣＭＯＳインバータ（相補トランジスタ対）２８ａを有している。
【００６８】
ＮＡＮＤ回路４２の出力ノード１８ａは、ＣＭＯＳインバータ２８ａの入力ノード３０ａに接続されている。即ち、ＮＡＮＤ回路４２の出力ノード１８ａは、Ｐチャネル型ＤＴＭＯＳトランジスタ２４ａのゲート及びＮチャネル型ＤＴＭＯＳトランジスタ２６ａのゲートに電気的に接続されている。
【００６９】
Ｐチャネル型ＤＴＭＯＳトランジスタ２４ａのゲートは、当該ＤＴＭＯＳトランジスタが形成されているＮ型ウェルに電気的に接続されている。Ｎチャネル型ＤＴＭＯＳトランジスタ２６ａのゲートは、当該ＤＴＭＯＳトランジスタ２６ａが形成されているＰ型ウェルに電気的に接続されている。
【００７０】
Ｐチャネル型ＤＴＭＯＳトランジスタ２４ａのソースは、電源電位ＶＤＤに接続される電源線２０ａに接続されている。Ｎチャネル型ＤＴＭＯＳトランジスタ２６ａのソースは、接地電位ＶＳＳに接続される電源線２２ａに接続されている。
【００７１】
Ｐチャネル型ＤＴＭＯＳトランジスタ２４ａのドレインとＮチャネル型ＤＴＭＯＳトランジスタ２６ａのドレインとは、互いに接続されている。Ｐチャネル型ＤＴＭＯＳトランジスタ２４ａのドレインとＮチャネル型ＤＴＭＯＳトランジスタ２６ａのドレインとは、ＣＭＯＳインバータ２８ａの出力ノード３２ａに接続されている。ＣＭＯＳインバータ２８ａの出力ノード３２ａは、ＡＮＤ回路１０ｂの出力端子ＯＵＴに接続されている。
【００７２】
このように、本実施形態によるＡＮＤ回路１０ｂも、初段の相補トランジスタ対１６ａ，１６ｂには、ＤＴＭＯＳトランジスタではないＭＯＳトランジスタ１２ａ，１２ｂ，１４ａ，１４ｂが用いられている。一方、終段の相補トランジスタ対２８ａには、ＤＴＭＯＳトランジスタ２４ａ，２６ａが用いられている。このため、本実施形態においても、動作速度の低下を防止しつつ、電源電圧を低くすることができ、消費電力を低減することができる。
【００７３】
こうして、本実施形態によるＡＮＤ回路１０ｂが形成されている。
【００７４】
図４は、本実施形態による論理セルの例（その３）を示す回路図である。図４は、論理セル１０の一例であるＯＲ回路１０ｃを示している。
【００７５】
図４に示すように、本実施形態によるＯＲ回路１０ｃは、ＰＭＯＳトランジスタ１２ｃ，１２ｄとＮＭＯＳトランジスタ１４ｃ，１４ｄとを含むＮＯＲ回路７６を有している。ＮＯＲ回路７６には、ＤＴＭＯＳトランジスタではないＭＯＳトランジスタ１２ｃ，１２ｄ，１４ｃ，１４ｄが用いられている。
【００７６】
入力端子ＩＮ１は、ＰＭＯＳトランジスタ１２ｃのゲート及びＮＭＯＳトランジスタ１４ｃのゲートに電気的に接続されている。換言すれば、ＰＭＯＳトランジスタ１２ｃとＮＭＯＳトランジスタ１４ｃとを含む相補トランジスタ対１６ｃの入力ノード１７ｃが、入力端子ＩＮ１に接続されている。
【００７７】
入力端子ＩＮ２は、ＰＭＯＳトランジスタ１２ｄのゲート及びＮＭＯＳトランジスタ１４ｄのゲートに電気的に接続されている。換言すれば、ＰＭＯＳトランジスタ１２ｄとＮＭＯＳトランジスタ１４ｄとを含む相補トランジスタ対１６ｄの入力ノード１７ｄが、入力端子ＩＮ２に接続されている。
【００７８】
ＰＭＯＳトランジスタ１２ｃのソースと当該ＰＭＯＳトランジスタ１２ｃが形成されているＮ型ウェルとは、電気的に接続されている。ＰＭＯＳトランジスタ１２ｃのソースと当該ＰＭＯＳトランジスタ１２ｃが形成されているＮ型ウェルは、ＰＭＯＳトランジスタ１２ｄのドレインに接続されている。
【００７９】
ＰＭＯＳトランジスタ１２ｄのソースと当該ＰＭＯＳトランジスタ１２ｄが形成されているＮ型ウェルとは、電気的に接続されている。ＰＭＯＳトランジスタ１２ｄのソースと当該ＰＭＯＳトランジスタ１２ｄが形成されているＮ型ウェルは、電源電位ＶＤＤに接続される電源線２０ｂに接続されている。
【００８０】
ＰＭＯＳトランジスタ１２ｃのドレインとＮＭＯＳトランジスタ１４ｃのドレインとＮＭＯＳトランジスタ１４ｄのドレインは、ＮＯＲ回路７６の出力ノード１８ｂに接続されている。
【００８１】
ＮＭＯＳトランジスタ１４ｃのソースと当該ＮＭＯＳトランジスタ１４ｃが形成されているＰ型ウェルとは、電気的に接続されている。ＮＭＯＳトランジスタ１４ｃのソースと当該ＮＭＯＳトランジスタ１４ｃが形成されているＰ型ウェルとは、接地電位ＶＳＳに接続される電源線２２ｂに接続されている。
【００８２】
ＮＭＯＳトランジスタ１４ｄのソースと当該ＮＭＯＳトランジスタ１４ｄが形成されているＰ型ウェルとは、電気的に接続されている。ＮＭＯＳトランジスタ１４ｄのソースと当該ＮＭＯＳトランジスタ１４ｄが形成されているＰ型ウェルとは、接地電位ＶＳＳに接続される電源線２２ｂに接続されている。
【００８３】
こうして、ＮＯＲ回路７６が形成されている。
【００８４】
ＯＲ回路１０ｃは、更に、Ｐチャネル型ＤＴＭＯＳトランジスタ２４ｂとＮチャネル型ＤＴＭＯＳトランジスタ２６ｂとを含むＣＭＯＳインバータ（相補トランジスタ対）２８ｂを有している。
【００８５】
ＮＯＲ回路７６の出力ノード１８ｂは、Ｐチャネル型ＤＴＭＯＳトランジスタ２４ｂとＮチャネル型ＤＴＭＯＳトランジスタ２６ｂとを含むＣＭＯＳインバータ２８ｂの入力ノード３０ｂに接続されている。即ち、ＮＯＲ回路７６の出力ノード１８ｂは、Ｐチャネル型ＤＴＭＯＳトランジスタ２４ｂのゲート及びＮチャネル型ＤＴＭＯＳトランジスタ２６ｂのゲートに電気的に接続されている。
【００８６】
Ｐチャネル型ＤＴＭＯＳトランジスタ２４ｂのゲートは、当該ＤＴＭＯＳトランジスタ２４ｂが形成されているＮ型ウェルに電気的に接続されている。Ｎチャネル型ＤＴＭＯＳトランジスタ２６ｂのゲートは、当該ＤＴＭＯＳトランジスタ２６ｂが形成されているＰ型ウェルに電気的に接続されている。
【００８７】
Ｐチャネル型ＤＴＭＯＳトランジスタ２４ｂのソースは、電源電位ＶＤＤに接続される電源線２０ｂに接続されている。Ｎチャネル型ＤＴＭＯＳトランジスタ２６ｂのソースは、接地電位ＶＳＳに接続される電源線２２ｂに接続されている。
【００８８】
Ｐチャネル型ＤＴＭＯＳトランジスタ２４ｂのドレインとＮチャネル型ＤＴＭＯＳトランジスタ２６ｂのドレインとは、互いに接続されている。Ｐチャネル型ＤＴＭＯＳトランジスタ２４ｂのドレインとＮチャネル型ＤＴＭＯＳトランジスタ２６ｂのドレインとは、ＣＭＯＳインバータ２８ｂの出力ノード３２ｂに接続されている。ＣＭＯＳインバータ２８ｂの出力ノード３２ｂは、ＯＲ回路１０ｃの出力端子ＯＵＴに接続されている。
【００８９】
このように、本実施形態によるＯＲ回路１０ｃも、複数段に接続された複数の相補トランジスタ対１６ｃ，１６ｄ，２８ｂを有している。そして、ＯＲ回路１０ｃの入力端子ＩＮ１、ＩＮ２に電気的に接続される相補トランジスタ対１６ｃ，１６ｄ、即ち、初段の相補トランジスタ対１６ｃ，１６ｄは、ＤＴＭＯＳトランジスタではないＭＯＳトランジスタ１２ｃ，１２ｄ，１４ｃ，１４ｄにより形成されている。一方、ＯＲ回路１０ｃの出力端子ＯＵＴに電気的に接続される相補トランジスタ対２８ｂ、即ち、終段の相補トランジスタ対２８ｂは、ＤＴＭＯＳトランジスタ２４ｂ，２６ｂにより形成されている。
【００９０】
本実施形態においても、入力容量を小さくすることを要する初段の相補トランジスタ対１６ｃ、１６ｄにおいては、ＤＴＭＯＳトランジスタではないＭＯＳトランジスタ１２ｃ，１２ｄ，１４ｃ，１４ｄを用いる。一方、初段以外においては、リーク電流の小さいＤＴＭＯＳトランジスタ２４ｂ，２６ｂを用いて相補トランジスタ対２８ｂを形成する。このため、本実施形態においても、動作速度の低下を防止しつつ、消費電力を低減することができる。
【００９１】
こうして、本実施形態によるＯＲ回路１０ｃが形成されている。
【００９２】
図５は、本実施形態による論理セルの例（その４）を示す回路図である。図５は、論理セル１０の一例であるフリップフロップ回路１０ｄを示している。より具体的には、図５は、クロックドインバータを用いたＤ型フロップフロップ回路１０ｄを示している。
【００９３】
図５に示すように、フリップフロップ回路１０ｄは、複数段に接続されたインバータ１０２ａ〜１０２ｆを有している。
【００９４】
入力端子ＩＮは、クロックドインバータ１０２ａの入力端子に接続されている。クロックドインバータ１０２ａの出力端子は、インバータ１０２ｂの入力端子に接続されている。インバータ１０２ｂの出力端子は、クロックドインバータ１０２ｃの入力端子とクロックドインバータ１０２ｄの入力端子とに接続されている。クロックドインバータ１０２ｃの出力端子は、インバータ１０２ｂの入力端子に接続されている。
【００９５】
クロックドインバータ１０２ｄの出力端子は、インバータ１０２ｅの入力端子に接続されている。インバータ１０２ｅの出力端子は、クロックドインバータ１０２ｆの入力端子に接続されている。クロックドインバータ１０２ｆの出力端子は、インバータ１０２ｅの入力端子に接続されている。インバータ１０２ｅの出力端子は、フリップフロップ回路１０ｄの出力端子ＯＵＴに接続されている。
【００９６】
図６（ａ）は、フリップフロップ回路１０ｄの初段に用いられるクロックドインバータ１０２ａの回路図である。
【００９７】
図６（ａ）に示すように、クロックドインバータ１０２ａは、ＰＭＯＳトランジスタ１２ｅとＰＭＯＳトランジスタ１２ｆとＮＭＯＳトランジスタ１４ｅとＮＭＯＳトランジスタ１４ｆとを有している。これらのＭＯＳトランジスタ１２ｅ，１２ｆ，１４ｅ，１４ｆとしては、ＤＴＭＯＳトランジスタではないＭＯＳトランジスタが用いられている。
【００９８】
入力端子Ｘ１は、ＰＭＯＳトランジスタ１２ｅのゲートとＮＭＯＳトランジスタ１４ｆのゲートとに接続されている。即ち、入力端子Ｘ１は、ＰＭＯＳトランジスタ１２ｅとＮＭＯＳトランジスタ１４ｆとから形成される相補トランジスタ対１６ｅの入力ノード１７ｅに接続されている。
【００９９】
ＰＭＯＳトランジスタ１２ｅのソースは、電源電位ＶＤＤに電気的に接続される電源線２０ｃに接続されている。ＰＭＯＳトランジスタ１２ｅのドレインは、ＰＭＯＳトランジスタ１２ｆのソースに接続されている。ＰＭＯＳトランジスタ１２ｆのドレインは、ＮＭＯＳトランジスタ１４ｅのドレインに接続されている。ＰＭＯＳトランジスタ１２ｆのドレインとＮＭＯＳトランジスタ１４ｅのドレインとは、クロックドインバータ１０２ａの出力ノード１８ｃに接続されている。クロックドインバータ１０２ａの出力ノード１８ｃは、出力端子Ｙ１に接続されている。
【０１００】
ＰＭＯＳトランジスタ１２ｅが形成されているＮ型ウェルとＰＭＯＳトランジスタ１２ｆが形成されているＮ型ウェルは、電源電位ＶＤＤに電気的に接続される電源線２０ｃに接続されている。
【０１０１】
ＮＭＯＳトランジスタ１４ｅのソースは、ＮＭＯＳトランジスタ１４ｆのドレインに接続されている。ＮＭＯＳトランジスタ１４ｆのソースは、接地電位ＶＳＳに接続される電源線２２ｃに接続されている。ＮＭＯＳトランジスタ１４ｅが形成されているＰ型ウェルとＮＭＯＳトランジスタ１４ｆが形成されているＰ型ウェルとは、接地電位ＶＳＳに接続される電源線２２ｃに接続されている。
【０１０２】
ＰＭＯＳトランジスタ１２ｆのゲートには、クロック信号／ＣＬＫが接続されている。ＮＭＯＳトランジスタ１４ｅのゲートには、クロック信号ＣＬＫが接続されている。
【０１０３】
こうして、クロックドインバータ１０２ａが形成されている。
【０１０４】
このように初段のクロックドインバータ１０２ａは、ＰＭＯＳトランジスタ１２ｅとＮＭＯＳトランジスタ１４ｆとを含む相補トランジスタ対１６ｅを有している。かかる相補トランジスタ対１６ｅには、ＤＴＭＯＳトランジスタではないＭＯＳトランジスタ１２ｅ，１４ｆが用いられている。
【０１０５】
図６（ｂ）は、フリップフロップ回路１０ｄの初段以外に用いられるインバータ１０２ｂ、１０２ｅの回路図である。
【０１０６】
図６（ｂ）に示すように、初段以外に用いられるインバータ１０２ｂ、１０２ｅは、Ｐチャネル型ＤＴＭＯＳトランジスタ２４ｃとＮチャネル型ＤＴＭＯＳトランジスタ２６ｃとを含む相補トランジスタ対２８ｃを有している。
【０１０７】
インバータ１０２ｂ、１０２ｅの入力端子Ｘ２は、Ｐチャネル型ＤＴＭＯＳトランジスタ２４ｃとＮチャネル型ＤＴＭＯＳトランジスタ２６ｃとを含むＣＭＯＳインバータ１２４の入力ノード１７ｆに接続されている。即ち、インバータ１０２ｂ、１０２ｅの入力端子Ｘ２は、Ｐチャネル型ＤＴＭＯＳトランジスタ２４ｃのゲート及びＮチャネル型ＤＴＭＯＳトランジスタ２６ｃのゲートに電気的に接続されている。
【０１０８】
Ｐチャネル型ＤＴＭＯＳトランジスタ２４ｃのゲートは、当該ＤＴＭＯＳトランジスタ２４ｃが形成されているＮ型ウェルに電気的に接続されている。Ｎチャネル型ＤＴＭＯＳトランジスタ２６ｃのゲートは、当該ＤＴＭＯＳトランジスタ２６ｃが形成されているＰ型ウェルに電気的に接続されている。
【０１０９】
Ｐチャネル型ＤＴＭＯＳトランジスタ２４ｃのソースは、電源電位ＶＤＤに接続される電源線２０ｄに接続されている。Ｎチャネル型ＤＴＭＯＳトランジスタ２６ｃのソースは、接地電位ＶＳＳに接続される電源線２２ｄに接続されている。
【０１１０】
Ｐチャネル型ＤＴＭＯＳトランジスタ２４ｃのドレインとＮチャネル型ＤＴＭＯＳトランジスタ２６ｃのドレインとは、互いに接続されている。Ｐチャネル型ＤＴＭＯＳトランジスタ２４ｃのドレインとＮチャネル型ＤＴＭＯＳトランジスタ２６ｃのドレインとは、ＣＭＯＳインバータ２８ｃの出力ノード１８ｄに接続されている。ＣＭＯＳインバータ２８ｃの出力ノード１８ｄは、インバータ回路１０２ｂ、１０２ｅの出力端子Ｙ２に接続されている。
【０１１１】
こうして、初段以外に用いられるドインバータ１０２ｂ、１０２ｅが形成されている。
【０１１２】
このように初段以外に用いられるドインバータ１０２ｂ、１０２ｅは、Ｐチャネル型ＤＴＭＯＳトランジスタ２４ｃとＮチャネル型ＤＴＭＯＳトランジスタ２６ｃとを含む相補トランジスタ対２８ｃを有している。
【０１１３】
図７は、フリップフロップ回路１０ｄの初段以外に用いられるクロックドインバータ１０２ｃ、１０２ｄ、１０２ｆの回路図である。
【０１１４】
図７に示すように、クロックドインバータ１０２ｃ、１０２ｄ、１０２ｆは、Ｐチャネル型ＤＴＭＯＳトランジスタ２４ｄ，２４ｅとＮチャネル型ＤＴＭＯＳトランジスタ２６ｄ，２６ｅとを有している。
【０１１５】
入力端子Ｘ３は、Ｐチャネル型ＤＴＭＯＳトランジスタ２４ｄのゲートとＮチャネル型ＤＴＭＯＳトランジスタ２６ｅのゲートとに接続されている。即ち、入力端子Ｘ３は、Ｐチャネル型ＤＴＭＯＳトランジスタ２４ｄとＮチャネル型ＤＴＭＯＳトランジスタ２６ｅとを含む相補トランジスタ対２８ｄの入力ノード１７ｇに接続されている。
【０１１６】
クロック信号／ＣＬＫは、Ｐチャネル型ＤＴＭＯＳトランジスタ２４ｅのゲートに接続されている。クロック信号ＣＬＫは、Ｎチャネル型ＤＴＭＯＳトランジスタ２６ｄのゲートに接続されている。
【０１１７】
Ｐチャネル型ＤＴＭＯＳトランジスタ２４ｄのソースは、電源電位ＶＤＤに電気的に接続される電源線２０ｅに接続されている。
【０１１８】
Ｐチャネル型ＤＴＭＯＳトランジスタ２４ｄのゲートと当該ＤＴＭＯＳトランジスタ２４ｄが形成されているＮ型ウェルとは電気的に接続されている。
【０１１９】
ＰＭＯＳ型ＤＴＭＯＳトランジスタ２４ｄのドレインは、Ｐチャネル型ＤＴＭＯＳトランジスタ２４ｅのソースに接続されている。
【０１２０】
Ｐチャネル型ＤＴＭＯＳトランジスタ２４ｅのゲートと当該ＤＴＭＯＳトランジスタ２４ｅが形成されているＮ型ウェルとは電気的に接続されている。
【０１２１】
Ｐチャネル型ＤＴＭＯＳトランジスタ２４ｅのドレインとＮチャネル型ＤＴＭＯＳトランジスタ２６ｄのドレインとは互いに接続されている。Ｐチャネル型ＤＴＭＯＳトランジスタ２４ｅのドレインとＮチャネル型ＤＴＭＯＳトランジスタ２６ｄのドレインとは、出力ノード１８ｅに接続されている。出力ノード１８ｅは、クロックドインバータ１０２ｃ、１０２ｄ、１０２ｆの出力端子Ｙ３に接続されている。
【０１２２】
Ｎチャネル型ＤＴＭＯＳトランジスタ２６ｄのソースは、Ｎチャネル型ＤＴＭＯＳトランジスタ２６ｅのドレインに接続されている。
【０１２３】
Ｎチャネル型ＤＴＭＯＳトランジスタ２６ｄのゲートと当該ＤＴＭＯＳトランジスタ２６ｄが形成されているＰ型ウェルとは電気的に接続されている。
【０１２４】
Ｎチャネル型ＤＴＭＯＳトランジスタ２６ｅのソースは、接地電位ＶＳＳに電気的に接続される電源線２２ｅに接続されている。
【０１２５】
Ｎチャネル型ＤＴＭＯＳトランジスタ２６ｅのゲートと当該ＤＴＭＯＳトランジスタ２６ｅが形成されているＰ型ウェルとは電気的に接続されている。
【０１２６】
こうして、ＤＴＭＯＳトランジスタ２４ｄ，２４ｅ，２６ｄ，２６ｅを用いたクロックドインバータ１０２ｃ、１０２ｄ、１０２ｆが形成されている。
【０１２７】
こうして、複数段にインバータ１０２ａ〜１０２ｆが接続されたフリップフロップ回路１０ｄが形成されている。
【０１２８】
このように、本実施形態によるフリップフロップ回路１０ｄにおいても、入力端子ＩＮに接続される相補トランジスタ対１６ｅには、ＤＴＭＯＳトランジスタではないＭＯＳトランジスタ１２ｅ，１４ｆが用いられている。一方、初段以外の相補トランジスタ対２８ｃ、２８ｄにおいては、ＤＴＭＯＳトランジスタ２４ｃ，２４ｄ，２６ｃ，２６ｅが用いられている。このため、本実施形態においても、動作速度の低下を防止しつつ、電源電圧を低くすることができ、消費電力を低下させることができる。
【０１２９】
図８は、本実施形態による半導体装置の論理セルにおけるトランジスタのレイアウトの例を示す平面図である。
【０１３０】
なお、ここでは、論理セル１０としてバッファ回路１０ａを例に説明するが、論理セル１０はバッファ回路１０ａに限定されるものではなく、様々な種類の論理セル１０に適用することができる。
【０１３１】
Ｐ型のＭＯＳトランジスタが形成される１２ＡとＮ型のＭＯＳトランジスタが形成される領域１４Ａとは、図８の紙面上下方向おいて隣接するように配されている。図８における紙面上下方向は、ゲート配線２７４，２７６（図５１参照）の長手方向と一致する。
【０１３２】
Ｐ型ＤＴＭＯＳトランジスタが形成される２４ＡとＮ型ＤＴＭＯＳトランジスタが形成される領域２６Ａとは、図８の紙面上下方向において隣接するように配されている。
【０１３３】
ＰＭＯＳトランジスタが形成される領域１２ＡとＰチャネル型ＤＴＭＯＳトランジスタが形成される領域２４Ａとは、図８の紙面左右方向において隣接するように配されている。図８における紙面左右方向は、ゲート配線２７４，２７６の長手方向に対して垂直な方向である。
【０１３４】
ＮＭＯＳトランジスタが形成される領域１４ＡとＮチャネル型ＤＴＭＯＳトランジスタが形成される領域２６Ａとは、図８の紙面左右方向において隣接するように配されている。
【０１３５】
図９は、本実施形態による半導体装置の一部を示す断面図である。図９（ａ）は、図８のＡ−Ａ′線に対応する断面図であり、図９（ｂ）は、図８のＢ−Ｂ線に対応する断面図である。
【０１３６】
図９に示すように、半導体基板１５２には、素子分離領域１５４と、素子分離領域１５４より浅く形成された素子分離領域１５６とが形成されている。半導体基板１５２としては、例えばＰ型のシリコン基板が用いられている。素子分離領域１５４、１５６は、例えばＳＴＩ（Shallow Trench Isolation）法により形成されている。素子分離領域１５４、１５６の材料としては、例えば二酸化シリコンが用いられている。ＰＭＯＳトランジスタ１２が形成される素子領域１５８及びＮＭＯＳトランジスタ１４が形成される素子領域１７０は、素子分離領域１５４により画定されている。
【０１３７】
後述するＮ型ウェル１５８を電源電位ＶＤＤに電気的に接続するためのウェルタップ領域（コンタクト領域）１６０は、素子分離領域１５４により画定されている。後述するＰ型ウェル１６２を接地電位ＶＳＳに電気的に接続するためのウェルタップ領域１６４は、素子分離領域１５４により画定されている。後述するＮ型ウェル１６６をＰチャネル型ＤＴＭＯＳトランジスタ２４のゲートに接続するためのウェルタップ領域２３８は、素子分離領域１５４と素子分離領域１５６とにより画定されている。
【０１３８】
後述するＰ型ウェル１７０を接地電位ＶＳＳに電気的に接続するためのウェルタップ領域１７２は、素子分離領域１５４により画定されている。後述するＮ型ウェル１７４を電源電位ＶＤＤに電気的に接続するためのウェルタップ領域１７６は、素子分離領域１５４により画定されている。後述するＰ型ウェル１７８をＮチャネル型ＤＴＭＯＳトランジスタ２６のゲートに接続するためのウェルタップ領域２４０は、素子分離領域１５４と素子分離領域１５６とにより画定されている。
【０１３９】
図９（ａ）に示すように、ＰＭＯＳトランジスタ１２が形成される素子領域２３０（図３２参照）を含む領域には、Ｎ型ウェル１５８が形成されている。Ｎ型ウェル１５８は、Ｎ型ウェル１５８を電源電位ＶＤＤに電気的に接続するためのウェルタップ領域１６０をも含むように形成されている。
【０１４０】
Ｐチャネル型ＤＴＭＯＳトランジスタ２４が形成される素子領域２３２（図２５参照）を含む領域には、Ｐ型ウェル１６２が形成されている。Ｐ型ウェル１６２は、Ｐ型ウェル１６２を接地電位ＶＳＳに電気的に接続するためのウェルタップ領域１６４をも含むように形成されている。Ｐ型ウェル１６２の下面は、素子分離領域１５４の下面より下方に位置している。
【０１４１】
Ｐチャネル型ＤＴＭＯＳトランジスタ２４が形成される素子領域２３２を含む領域には、Ｎ型ウェル１６６が形成されている。Ｎ型ウェル１６６は、Ｎ型ウェル１６６をＰチャネル型ＤＴＭＯＳトランジスタ２４のゲートに電気的に接続するためのウェルタップ領域２３８をも含むように形成されている。Ｎ型ウェル１６６はＰ型ウェル１６２より浅く形成されている。Ｎ型ウェル１６６の下面は、素子分離領域１５４の下面より上方に位置し、素子分離領域１５６の下面より下方に位置している。
【０１４２】
図９（ｂ）に示すように、ＮＭＯＳトランジスタ１４が形成される素子領域２３４（図２５参照）を含む領域には、Ｐ型ウェル１７０が形成されている。Ｐ型ウェル１７０は、Ｐ型ウェル１７０を電源電位ＶＳＳに電気的に接続するためのウェルタップ領域１７２をも含むように形成されている。
【０１４３】
Ｎチャネル型ＤＴＭＯＳトランジスタ２６が形成される素子領域２３６（図２５参照）を含む領域には、Ｎ型ウェル１７４が形成されている。Ｎ型ウェル１７４は、Ｎ型ウェル１７４を電源電位ＶＤＤに電気的に接続するためのウェルタップ領域１７６をも含むように形成されている。Ｎ型ウェル１７４の下面は、素子分離領域１５４の下面より下方に位置している。
【０１４４】
Ｎチャネル型ＤＴＭＯＳトランジスタ２６が形成される素子領域２３６を含む領域には、Ｐ型ウェル１７８が形成されている。Ｐ型ウェル１７８は、Ｐ型ウェル１７８をＮチャネル型ＤＴＭＯＳトランジスタ２６のゲートに電気的に接続するためのウェルタップ領域２４０をも含むように形成されている。Ｐ型ウェル１７８はＮ型ウェル１７４より浅く形成されている。Ｐ型ウェル１７８の下面は、素子分離領域１５４の下面より上方に位置し、素子分離領域１５６の下面より下方に位置している。
【０１４５】
Ｎ型ウェル１５８の深さとＮ型ウェル１７４の深さとは同じになっている。また、Ｐ型ウェル１６２の深さとＰ型ウェル１７０の深さとは同じになっている。
【０１４６】
Ｎ型ウェル１５８上には、ＰＭＯＳトランジスタ１２のゲート電極１８４がゲート絶縁膜１８２を介して形成されている。
【０１４７】
Ｐ型ウェル１７０上には、ＮＭＯＳトランジスタ１４のゲート電極１８６がゲート絶縁膜１８２を介して形成されている。
【０１４８】
ＰＭＯＳトランジスタ１２のゲート電極１８４とＮＭＯＳトランジスタ１４のゲート電極１８６とは、互いに接続されている。即ち、Ｎ型ウェル１５８上及びＰ型ウェル１７０上に形成されたゲート配線の一部がＰＭＯＳトランジスタ１２のゲート電極１８２となっており、かかるゲート配線の他の一部がＮＭＯＳトランジスタ１４のゲート電極１８６となっている。
【０１４９】
ＰＭＯＳトランジスタ１２のゲート電極１８４の両側の半導体基板１５２内には、エクステンションソース／ドレイン構造の浅い不純物領域を形成するＰ型のエクステンション領域（低濃度不純物領域）１８８が形成されている。
【０１５０】
ゲート電極１８４の側壁部分には、サイドウォール絶縁膜１９０が形成されている。
【０１５１】
サイドウォール絶縁膜１９０が形成されたゲート電極１８４の両側の半導体基板１５２内には、エクステンションソース／ドレイン構造の深い不純物領域を形成するＰ型の高濃度不純物領域１９２が形成されている。
【０１５２】
低濃度不純物領域１８８と高濃度不純物領域１９２とによりエクステンションソース／ドレイン構造のソース／ドレイン領域１９４が形成されている。
【０１５３】
こうして、ゲート電極１８４とソース／ドレイン領域１９４とを有するＰＭＯＳトランジスタ１２が形成されている。
【０１５４】
ＮＭＯＳトランジスタ１４のゲート電極１８６の両側の半導体基板１５２内には、エクステンションソース／ドレイン構造の浅い不純物領域を形成するＮ型のエクステンション領域（低濃度不純物領域）１９６が形成されている。
【０１５５】
ゲート電極１８６の側壁部分には、サイドウォール絶縁膜１９０が形成されている。
【０１５６】
サイドウォール絶縁膜１９０が形成されたゲート電極１８６の両側の半導体基板１５２内には、エクステンションソース／ドレイン構造の深い不純物領域を形成するＮ型の高濃度不純物領域１９８が形成されている。
【０１５７】
低濃度不純物領域１９６と高濃度不純物領域１９８とによりエクステンションソース／ドレイン構造のソース／ドレイン領域２００が形成されている。
【０１５８】
こうして、ゲート電極１８６とソース／ドレイン領域２００とを有するＮＭＯＳトランジスタ１４が形成されている。
【０１５９】
Ｎ型ウェル１６６上には、Ｐチャネル型ＤＴＭＯＳトランジスタ２４のゲート電極２０２がゲート絶縁膜１８２を介して形成されている。
【０１６０】
Ｐ型ウェル１７８上には、Ｎチャネル型ＤＴＭＯＳトランジスタ２６のゲート電極２０４がゲート絶縁膜１８２を介して形成されている。
【０１６１】
Ｐチャネル型ＤＴＭＯＳトランジスタ２４のゲート電極２０２とＮチャネル型ＤＴＭＯＳトランジスタ２６のゲート電極２０４とは、互いに接続されている。即ち、Ｎ型ウェル１６６上及びＰ型ウェル１７８上に形成されたゲート配線の一部がＰチャネル型ＤＴＭＯＳトランジスタ２４のゲート電極２０２やＮチャネル型ＤＴＭＯＳトランジスタ２６のゲート電極２０４となっている。
【０１６２】
Ｐチャネル型ＤＴＭＯＳトランジスタ２４のゲート電極２０２の両側の半導体基板１５２内には、エクステンションソース／ドレイン構造の浅い不純物領域を形成するＰ型のエクステンション領域（低濃度不純物領域）２０６が形成されている。
【０１６３】
ゲート電極２０２の側壁部分には、サイドウォール絶縁膜１９０が形成されている。
【０１６４】
サイドウォール絶縁膜１９０が形成されたゲート電極２０２の両側の半導体基板１５２内には、エクステンションソース／ドレイン構造の深い不純物領域を形成するＰ型の高濃度不純物領域２０８が形成されている。
【０１６５】
低濃度不純物領域２０６と高濃度不純物領域２０８とによりエクステンションソース／ドレイン構造のソース／ドレイン領域２１０が形成されている。
【０１６６】
こうして、ゲート電極２０２とソース／ドレイン領域２１０とを有するＰチャネル型ＤＴＭＯＳトランジスタ２４が形成されている。
【０１６７】
Ｐチャネル型ＤＴＭＯＳトランジスタ２４のゲート電極２０２は、ウェルタップ領域２３８に形成されたＮ型のコンタクト層１６９を介して、Ｎ型ウェル１６６に電気的に接続されている。
【０１６８】
Ｎチャネル型ＤＴＭＯＳトランジスタ２６のゲート電極２０４の両側の半導体基板１５２内には、エクステンションソース／ドレイン構造の浅い不純物領域を形成するＮ型のエクステンション領域（低濃度不純物領域）２１２が形成されている。
【０１６９】
ゲート電極２０４の側壁部分には、サイドウォール絶縁膜１９０が形成されている。
【０１７０】
サイドウォール絶縁膜１９０が形成されたゲート電極２０４の両側の半導体基板１５２内には、エクステンションソース／ドレイン構造の深い不純物領域を形成するＮ型の高濃度不純物領域２１４が形成されている。
【０１７１】
低濃度不純物領域２１２と高濃度不純物領域２１４とによりエクステンションソース／ドレイン構造のソース／ドレイン領域２１６が形成されている。
【０１７２】
こうして、ゲート電極２０４とソース／ドレイン領域２１６とを有するＮチャネル型ＤＴＭＯＳトランジスタ２６が形成されている。
【０１７３】
Ｎチャネル型ＤＴＭＯＳトランジスタ２６のゲート電極２０４は、ウェルタップ領域２４０に形成されたＰ型のコンタクト層１８１を介して、Ｐ型ウェル１７８に電気的に接続されている。
【０１７４】
Ｎ型ウェル１５８は、ウェルタップ領域１６０に形成されたＮ型のコンタクト層１６１及び電源線２０を介して電源電位ＶＤＤに電気的に接続されている。Ｐ型ウェル１６２は、ウェルタップ領域１６４に形成されたＰ型のコンタクト層１６５及び電源線２２を介して接地電位ＶＳＳに電気的に接続されている。
【０１７５】
Ｐ型ウェル１７０は、ウェルタップ領域１７２に形成されたＰ型のコンタクト層１７３及び電源線２２を介して接地電位ＶＳＳに電気的に接続されている。Ｎ型ウェル１７４は、ウェルタップ領域１７６に形成されたＮ型のコンタクト層１７７及び電源線２０を介して電源電位ＶＤＤに電気的に接続されている。
【０１７６】
こうして、本実施形態による半導体装置が形成されている。
【０１７７】
このように、本実施形態による半導体装置では、論理セル１０に含まれる複数段の相補トランジスタ対１６，２８のうちの初段に、ＤＴＭＯＳトランジスタではないＭＯＳトランジスタ１２，１４が用いられている。かかるＭＯＳトランジスタ１２，１４の入力容量は比較的小さいため、入力容量の比較的小さい論理セル１０が得られ、論理セル１０の入力信号の波形が鈍るのを防止し得る。一方、論理セル１０に含まれる複数段の相補トランジスタ対１６，２８のうちの終段には、ＤＴＭＯＳトランジスタ２４，２６が用いられている。ＤＴＭＯＳトランジスタ２４，２６は、リーク電流が小さく、駆動能力が高い。従って、本実施形態によれば、動作速度の低下を防止しつつ、電源電圧を低電圧化することができ、消費電力を低減することができる。
【０１７８】
（評価結果）
本実施形態による半導体装置の評価結果について図１０乃至図１６を用いて説明する。
【０１７９】
図１０乃至図１５に示すシミュレーションにおいては、入力信号をＬレベルからＨレベルに変化させ、測定端子（Ｍｏｎｉｔｏｒ端子）における電位を求めた。Ｌレベルの際における入力信号の電位は０Ｖとし、Ｈレベルの際における入力信号の電位は０．５Ｖとした。入力信号がＬレベルからＨレベルに変化してから、出力端子の電位がＨレベルの電位の５０％に達するまでの時間を、遅延時間とした。Ｈレベルの電位の５０％は、図１０〜図１４において破線を用いて図示した。
【０１８０】
図１０（ａ）は、シミュレーション（その１）に用いた回路を示す図である。図１０（ｂ）は、シミュレーション（その１）の結果を示すグラフである。図１０（ｂ）における横軸は経過時間を示しており、図１０（ｂ）における縦軸は測定端子（Ｍｏｎｉｔｏｒ）の電位を示している。
【０１８１】
図１０（ａ）に示すように、シミュレーション（その１）では、１つのインバータ１ａを設け、インバータ１ａの出力側に負荷容量（可変容量）Ｃｌｏａｄを接続し、インバータ１ａの出力波形を求めた。
【０１８２】
参考例１〜５では、ＤＴＭＭＯＳトランジスタではないＭＯＳトランジスタによりＣＭＯＳインバータ１ａを形成した。
【０１８３】
参考例６〜１０では、ＤＴＭＭＯＳトランジスタによりＣＭＯＳインバータ１ａを形成した。
【０１８４】
参考例１，参考例６では、負荷容量Ｃｌｏａｄを０ｆＦとした。参考例２，参考例７では、負荷容量Ｃｌｏａｄを１ｆＦとした。参考例３，参考例８では、負荷容量Ｃｌｏａｄを２ｆＦとした。参考例４，参考例９では、負荷容量Ｃｌｏａｄを５ｆＦとした。参考例５，参考例１０では、負荷容量Ｃｌｏａｄを１０ｆＦとした。
【０１８５】
図１０（ｂ）から分かるように、ＤＴＭＯＳトランジスタによりＣＭＯＳインバータ１ａを形成した参考例６〜１０の方が、ＤＴＭＯＳトランジスタではないＭＯＳトランジスタによりＣＭＯＳインバータ１ａを形成した参考例１〜５よりも出力波形が急峻である。参考例６〜１０が参考例１〜５よりも出力波形が急峻になるのは、ＤＴＭＯＳトランジスタの方が、ＤＴＭＯＳトランジスタではないＭＯＳトランジスタよりも駆動能力が高いためである。
【０１８６】
また、参考例１〜４と参考例６〜９とをそれぞれ比較して分かるように、参考例１〜４の方が参考例６〜９よりも遅延時間が短い。即ち、負荷容量Ｃｌｏａｄが比較的小さい場合には、ＤＴＭＯＳトランジスタではないＭＯＳトランジスタによりＣＭＯＳインバータ１ａを形成した場合の方が、ＤＴＭＯＳトランジスタによりＣＭＯＳインバータ１ａを形成した場合よりも遅延時間が短い。
【０１８７】
一方、参考例５と参考例１０とを比較して分かるように、参考例１０の方が参考例５よりも遅延時間が短い。即ち、負荷容量Ｃｌｏａｄが比較的大きい場合には、ＤＴＭＯＳトランジスタによりＣＭＯＳインバータ１ａを形成した場合の方が、ＤＴＭＯＳではないＭＯＳトランジスタによりＣＭＯＳインバータ１ａを形成した場合よりも遅延時間が短い。
【０１８８】
図１１（ａ）は、シミュレーション（その２）に用いた回路を示す図である。図１１（ｂ）は、シミュレーション（その２）の結果を示すグラフである。図１１（ｂ）における横軸は経過時間を示しており、図１１（ｂ）における縦軸は測定端子（Ｍｏｎｉｔｏｒ）の電圧を示している。
【０１８９】
図１１（ａ）に示すように、シミュレーション（その２）では、２つのインバータ２ａ、２ｂを直列に接続し、インバータ２ａとインバータ２ｂとの間の配線に負荷容量（可変容量）Ｃｌｏａｄを接続し、インバータ２ａの出力波形を求めた。
【０１９０】
参考例１１〜２０のいずれにおいても、ＤＴＭＯＳトランジスタによりインバータ２ａを形成した。
【０１９１】
また、参考例１１〜１５では、ＤＴＭＭＯＳトランジスタではないＭＯＳトランジスタによりＣＭＯＳインバータ２ｂを形成した。ＤＴＭＭＯＳトランジスタではないＭＯＳトランジスタによりＣＭＯＳインバータ２ｂを形成した場合には、かかるＣＭＯＳインバータ２ｂの入力容量を０．８９ｆＦとした。
【０１９２】
また、参考例１６〜２０では、ＤＴＭＭＯＳトランジスタによりＣＭＯＳインバータ２ｂを形成した。ＤＴＭＭＯＳトランジスタによりＣＭＯＳインバータ２ｂを形成した場合には、かかるＣＭＯＳインバータ２ｂの入力容量を１．７７ｆＦとした。
【０１９３】
参考例１１，参考例１６では、負荷容量Ｃｌｏａｄを０ｆＦとした。参考例１２，参考例１７では、負荷容量Ｃｌｏａｄを１ｆＦとした。参考例１３，参考例１８では、負荷容量Ｃｌｏａｄを２ｆＦとした。参考例１４，参考例１９では、負荷容量Ｃｌｏａｄを５ｆＦとした。参考例１５，参考例２０では、負荷容量Ｃｌｏａｄを１０ｆＦとした。
【０１９４】
参考例１１〜１５と参考例１６〜２０とをそれぞれ比較して分かるように、可変容量Ｃｌｏａｄの値にかかわらず、参考例１６〜２０の方が、参考例１１〜１５よりも遅延時間がそれぞれ長い。即ち、ＤＴＭＯＳトランジスタによりＣＭＯＳインバータ２ｂを形成した場合の方が、ＤＴＭＯＳトランジスタではないＭＯＳトランジスタによりＣＭＯＳインバータ２ｂを形成した場合よりも遅延時間が長い。参考例１６〜２０の方が参考例１１〜１５よりも遅延時間が大きくなるのは、ＤＴＭＯＳトランジスタは、ＤＴＭＯＳトランジスタではないＭＯＳトランジスタよりも入力容量が大きいためである。
【０１９５】
図１２（ａ）は、シミュレーション（その３）に用いた回路を示す図である。図１２（ｂ）は、シミュレーション（その３）の結果を示すグラフである。図１２（ｂ）における横軸は経過時間を示しており、図１２（ｂ）における縦軸は測定端子（Ｍｏｎｉｔｏｒ）の電圧を示している。
【０１９６】
シミュレーション（その３）では、２つのインバータ３ａ、３ｂを直列に接続し、インバータ３ａとインバータ３ｂとの間の配線に負荷容量（固定容量）Ｃｌｏａｄ１を接続し、インバータ３ｂの出力に負荷容量（可変容量）Ｃｌｏａｄ２を接続した。そして、インバータ３ａの出力波形を求めた。
【０１９７】
参考例２１〜３０のいずれにおいても、ＤＴＭＯＳトランジスタによりインバータ３ａを形成した。
【０１９８】
また、参考例２１〜２５では、ＤＴＭＭＯＳトランジスタではないＭＯＳトランジスタによりＣＭＯＳインバータ３ｂを形成した。ＤＴＭＭＯＳトランジスタではないＭＯＳトランジスタによりＣＭＯＳインバータ３ｂを形成した場合には、かかるＣＭＯＳインバータ３ｂの入力容量を０．８９ｆＦとした。
【０１９９】
また、参考例２６〜３０では、ＤＴＭＭＯＳトランジスタによりＣＭＯＳインバータ３ｂを形成した。ＤＴＭＭＯＳトランジスタによりＣＭＯＳインバータ３ｂを形成した場合には、かかるＣＭＯＳインバータ３ｂの入力容量を１．７７ｆＦとした。
【０２００】
固定容量Ｃｌｏａｄ１は５．０ｆＦとした。
【０２０１】
参考例２１，参考例２６では、負荷容量Ｃｌｏａｄ２を０ｆＦとした。参考例２２，参考例２７では、負荷容量Ｃｌｏａｄ２を１ｆＦとした。参考例２３，参考例２８では、負荷容量Ｃｌｏａｄ２を２ｆＦとした。参考例２４，参考例２９では、負荷容量Ｃｌｏａｄを５ｆＦとした。参考例２５，参考例３０では、負荷容量Ｃｌｏａｄ２を１０ｆＦとした。
【０２０２】
参考例２１〜３０のいずれの場合においても、可変容量Ｃｌｏａｄ２の値が大きくなるに伴って遅延時間が大きくなっている。
【０２０３】
また、参考例２１〜２４と参考例２６〜２９とを比較して分かるように、参考例２１〜２４の方が参考例２６〜２９よりも遅延時間が短い。即ち、負荷容量Ｃｌｏａｄが比較的小さい場合には、ＤＴＭＯＳトランジスタではないＭＯＳトランジスタによりＣＭＯＳインバータ３ｂを形成した場合の方が、ＤＴＭＯＳトランジスタによりＣＭＯＳインバータ３ｂを形成した場合よりも遅延時間が短い。これは、ＤＴＭＯＳトランジスタではないＭＯＳトランジスタの方が、ＤＴＭＯＳトランジスタよりも入力容量が小さいためである。
【０２０４】
また、参考例２５と参考例３０とを比較して分かるように、参考例３０の方が参考例２５よりも遅延時間が短い。即ち、負荷容量Ｃｌｏａｄ２が比較的大きい場合には、ＤＴＭＯＳトランジスタによりＣＭＯＳインバータ３ｂを形成した場合の方が、ＤＴＭＯＳトランジスタではないＭＯＳトランジスタによりＣＭＯＳインバータ３ｂを形成した場合よりも遅延時間が短い。これは、ＤＴＭＯＳトランジスタの方が、ＤＴＭＯＳトランジスタではないＣＭＯＳトランジスタよりも駆動能力が高いためである。
【０２０５】
このように、負荷容量Ｃｌｏａｄ２の値が比較的小さい場合には、ＤＴＭＯＳトランジスタではないＭＯＳトランジスタによりＣＭＯＳインバータ３ｂを形成した場合の方が、遅延時間の観点からは有利である。
【０２０６】
一方、負荷容量Ｃｌｏａｄ２の値が比較的大きい場合には、ＤＴＭＯＳトランジスタによりＣＭＯＳインバータ３ｂを形成した場合の方が、遅延時間の観点からは有利である。
【０２０７】
なお、ここでは、１つのインバータ３ａに１つのインバータ３ｂが接続された回路を例に説明したが、インバータ３ａの出力に複数のインバータ３ｂが並列に接続される場合もあり得る。即ち、Ｆａｎｏｕｔの数が２以上の場合もあり得る。Ｆａｎｏｕｔの数が大きくなるほど、インバータ３ｂの入力容量が信号遅延に及ぼす影響は大きくなる。従って、Ｆａｎｏｕｔの数が大きい場合には、ＤＴＭＯＳトランジスタではないＭＯＳトランジスタによりＣＭＯＳインバータ３ｂを形成した場合の方が、遅延時間の観点からは有利であると考えられる。
【０２０８】
図１３（ａ）は、シミュレーション（その４）に用いた回路を示す図である。図１３（ｂ）は、シミュレーション（その４）の結果を示すグラフである。図１３（ｂ）における横軸は経過時間を示しており、図１３（ｂ）における縦軸は測定端子（Ｍｏｎｉｔｏｒ）の電圧を示している。
【０２０９】
シミュレーション（その４）では、２つのインバータ４ａ、４ｂを直列に接続し、インバータ４ａとインバータ４ｂとの間の配線に負荷容量（可変容量）Ｃｌｏａｄ１を接続し、インバータ４ｂの出力に負荷容量（固定容量）Ｃｌｏａｄ２を接続した。そして、インバータ４ａの出力波形を求めた。
【０２１０】
参考例３１〜４０のいずれにおいても、ＤＴＭＯＳトランジスタによりインバータ４ａを形成した。
【０２１１】
また、参考例３１〜３５では、ＤＴＭＭＯＳトランジスタではないＭＯＳトランジスタによりＣＭＯＳインバータ４ｂを形成した。ＤＴＭＭＯＳトランジスタではないＭＯＳトランジスタによりＣＭＯＳインバータ４ｂを形成した場合には、かかるＣＭＯＳインバータ４ｂの入力容量を０．８９ｆＦとした。
【０２１２】
また、参考例３６〜４０では、ＤＴＭＭＯＳトランジスタによりＣＭＯＳインバータ４ｂを形成した。ＤＴＭＭＯＳトランジスタによりＣＭＯＳインバータ４ｂを形成した場合には、かかるＣＭＯＳインバータ４ｂの入力容量を１．７７ｆＦとした。
【０２１３】
固定容量Ｃｌｏａｄ２は５．０ｆＦとした。
【０２１４】
参考例３１，参考例３６では、負荷容量Ｃｌｏａｄ１を０ｆＦとした。参考例３２，参考例３７では、負荷容量Ｃｌｏａｄ１を１ｆＦとした。参考例３３，参考例３８では、負荷容量Ｃｌｏａｄ１を２ｆＦとした。参考例３４，参考例３９では、負荷容量Ｃｌｏａｄ１を５ｆＦとした。参考例３５，参考例４０では、負荷容量Ｃｌｏａｄ１を１０ｆＦとした。
【０２１５】
参考例３１〜３５と参考例３６〜４０とをそれぞれ比較して分かるように、参考例３１〜３５の方が参考例３６〜４０よりも遅延時間が短い。即ち、ＤＴＭＯＳトランジスタではないＭＯＳトランジスタによりＣＭＯＳインバータ４ｂを形成した場合の方が、ＤＴＭＯＳトランジスタによりＣＭＯＳインバータ４ｂを形成した場合よりも遅延時間が短い。この傾向は、負荷容量Ｃｌｏａｄ２の値が小さいほど顕著である。
【０２１６】
図１４（ａ）は、シミュレーション（その５）に用いた回路を示す図である。図１４（ｂ）は、シミュレーション（その５）の結果を示すグラフである。図１４（ｂ）における横軸は経過時間を示しており、図１４（ｂ）における縦軸は測定端子（Ｍｏｎｉｔｏｒ）の電圧を示している。
【０２１７】
シミュレーション（その５）では、３つのインバータ５ａ、５ｂ、５ｃを直列に接続し、インバータ５ａとインバータ５ｂとの間の配線に負荷容量（固定容量）Ｃｌｏａｄ１を接続し、インバータ５ｃの出力に負荷容量（可変容量）Ｃｌｏａｄ２を接続した。そして、インバータ５ｂとインバータ５ｃとにより形成されるバッファ７の出力、即ち、インバータ５ｃの出力の波形を求めた。
【０２１８】
参考例４１〜５０のいずれにおいても、ＤＴＭＯＳトランジスタによりインバータ５ａ、５ｃを形成した。
【０２１９】
また、参考例４１〜４５では、ＤＴＭＭＯＳトランジスタではないＭＯＳトランジスタによりＣＭＯＳインバータ５ｂを形成した。ＤＴＭＭＯＳトランジスタではないＭＯＳトランジスタによりＣＭＯＳインバータ５ｂを形成した場合には、かかるＣＭＯＳインバータ５ｂの入力容量を０．８９ｆＦとした。
【０２２０】
また、参考例４６〜５０では、ＤＴＭＭＯＳトランジスタによりＣＭＯＳインバータ５ｂを形成した。ＤＴＭＭＯＳトランジスタによりＣＭＯＳインバータ５ｂを形成した場合には、かかるＣＭＯＳインバータ５ｂの入力容量を１．７７ｆＦとした。
【０２２１】
固定容量Ｃｌｏａｄ１は５．０ｆＦとした。
【０２２２】
参考例４１，参考例４６では、負荷容量Ｃｌｏａｄ２を０ｆＦとした。参考例４２，参考例４７では、負荷容量Ｃｌｏａｄ２を１ｆＦとした。参考例４３，参考例４８では、負荷容量Ｃｌｏａｄ２を２ｆＦとした。参考例４４，参考例４９では、負荷容量Ｃｌｏａｄ２を５ｆＦとした。参考例４５，参考例５０では、負荷容量Ｃｌｏａｄ２を１０ｆＦとした。
【０２２３】
参考例４３と参考例４８とを比較して分かるように、参考例４３と参考例４８とは遅延時間は同等である。
【０２２４】
参考例４１、４２と参考例４６、４７とをそれぞれ比較して分かるように、参考例４１、４２の方が参考例４６、４７よりも遅延時間が短い。即ち、負荷容量Ｃｌｏａｄが比較的小さい場合には、ＤＴＭＯＳトランジスタではないＭＯＳトランジスタによりＣＭＯＳインバータ５ｂを形成した場合の方が、ＤＴＭＯＳトランジスタによりＣＭＯＳインバータ５ｂを形成した場合よりも遅延時間が短い。
【０２２５】
一方、参考例４４，４５と参考例４９，５０とをそれぞれ比較して分かるように、参考例４９，５０の方が参考例４４，４５よりも遅延時間が短い。即ち、負荷容量Ｃｌｏａｄが比較的大きい場合には、ＤＴＭＯＳトランジスタによりＣＭＯＳインバータ５ｂを形成した場合の方が、ＤＴＭＯＳトランジスタではないＭＯＳトランジスタによりＣＭＯＳインバータ５ｂを形成した場合よりも遅延時間が短い。
【０２２６】
図１５（ａ）は、シミュレーション（その６）に用いた回路を示す図である。図１５（ｂ）は、シミュレーション（その６）の結果を示すグラフである。図１５（ｂ）における横軸はバッファの入力側の負荷容量Ｃｌｏａｄ１の値を示しており、図１５（ｂ）における縦軸はバッファの出力側の負荷容量Ｃｌｏａｄ２の値を示している。
【０２２７】
シミュレーション（その６）では、３つのインバータ６ａ、６ｂ、６ｃを直列に接続し、インバータ６ａとインバータ６ｂとの間の配線に負荷容量（可変容量）Ｃｌｏａｄ１を接続し、インバータ６ｃの出力に負荷容量（可変容量）Ｃｌｏａｄ２を接続した。そして、インバータ６ｂとインバータ６ｃとにより形成されるバッファ８の出力、即ち、インバータ６ｃの出力における遅延時間を求めた。
【０２２８】
ＤＴＭＯＳトランジスタではないＭＯＳトランジスタによりインバータ６ｂが形成されている場合の遅延時間Ｔ１から、ＤＴＭＯＳトランジスタによりインバータ６ｂが形成されている場合の遅延時間Ｔ２を減算した値（Ｔ１−Ｔ２）を図１５（ｂ）に示した。
【０２２９】
図１５（ｂ）において破線で囲んだ部分においては、ＤＴＭＯＳトランジスタではないＭＯＳトランジスタによりインバータ６ｂを形成した場合の方が、ＤＴＭＯＳトランジスタによりインバータ６ｂを形成した場合と比較して、遅延時間の観点では有利である。即ち、バッファ７の入力側の負荷容量Ｃｌｏａｄ１やバッファ７の出力側の負荷容量Ｃｌｏａｄ２が比較的小さい場合には、ＤＴＭＯＳトランジスタではないＭＯＳトランジスタによりインバータ６ｂを形成した場合の方が、遅延時間の観点では有利である。
【０２３０】
一方、図１５（ｂ）において破線で囲んだ部分以外においては、ＤＴＭＯＳトランジスタによりインバータ６ｂを形成した場合の方が、ＤＴＭＯＳトランジスタではないＭＯＳトランジスタによりインバータ６ｂを形成した場合と比較して、有利である。即ち、バッファ７の入力側の負荷容量Ｃｌｏａｄ１やバッファ７の出力側の負荷容量Ｃｌｏａｄ２が比較的大きい場合には、ＤＴＭＯＳトランジスタによりインバータ６ｂを形成した場合の方が、遅延時間の観点からは有利である。
【０２３１】
図１４（ａ）に示す回路のうちのインバータ５ａ、５ｂ及び負荷容量（固定容量）Ｃｌｏａｄ１の部分は、図１２（ａ）におけるインバータ３ａ、３ｂ及び負荷容量（固定容量）Ｃｌｏａｄ１の部分と同等である。図１２を用いて上述したように、インバータ３ｂの負荷容量Ｃｌｏａｄ２が比較的小さい場合には、ＤＴＭＯＳトランジスタではないＣＭＯＳトランジスタによりインバータ３ｂを形成した場合の方が、遅延時間の観点からは有利である。そして、図１４（ａ）に示す回路においては、インバータ５ｂとインバータ５ｃとの間の容量は０ｆＦとなっている。従って、図１４（ａ）に示す回路においても、ＤＴＭＯＳトランジスタではないＣＭＯＳトランジスタによりインバータ５ｂを形成した場合の方が、ＤＴＭＯＳトランジスタによりインバータ５ｂを形成した場合と比較して、遅延時間の観点からは有利であると考えられる。
【０２３２】
また、図１５（ａ）のうちのインバータ６ａ、６ｂ及び負荷容量（可変容量）Ｃｌｏａｄ１の部分は、図１３（ａ）におけるインバータ４ａ、４ｂ及び負荷容量（可変容量）Ｃｌｏａｄ１の部分と同等である。図１３を用いて上述したように、ＤＴＭＯＳトランジスタではないＭＯＳトランジスタによりインバータ４ｂを形成した場合の遅延時間の短縮効果は、負荷容量Ｃｌｏａｄ１が小さいほど顕著である。このことは、図１５（ｂ）に示すシミュレーション結果とも符合する。
【０２３３】
また、図１４（ａ）に示すインバータ５ａの出力に複数のインバータ５ｂが並列接続される場合、即ち、Ｆａｎｏｕｔが２以上の場合には、インバータ５ｂの入力容量が信号遅延に及ぼす影響は大きい。従って、Ｆａｎｏｕｔの数が大きい場合には、ＤＴＭＯＳトランジスタではないＣＭＯＳトランジスタによりインバータ５ｂを形成した場合の方が、遅延時間を短くし得ると考えられる。
【０２３４】
このように、バッファ回路の初段にＤＴＭＯＳトランジスタではないＭＯＳトランジスタを用い、バッファ回路の終段にＤＴＭＯＳトランジスタを用いれば、バッファ回路の全ての段をＤＴＭＯＳトランジスタにより形成する場合と比較して、遅延時間を短くし得る。そして、この傾向は、並列に接続されるバッファ回路の数が多い場合、即ち、Ｆａｎｏｕｔの数が大きい場合により顕著となる。
【０２３５】
図１６（ａ）は、シミュレーション（その７）に用いた回路を示す図である。図１６（ｂ）は、シミュレーション（その７）の結果を示すグラフである。図１６（ｂ）は、立ち上がりの波形を示している。図１６（ｂ）における横軸は経過時間を示しており、図１６（ｂ）における縦軸はバッファ回路の出力端子の電圧を示している。
【０２３６】
図１６（ａ）に示すように、論理セル１０を５段に接続した。論理セル１０としては、バッファ回路を用いた。
【０２３７】
実施例、比較例１，比較例２のいずれにおいても、ＣＭＯＳインバータを２段に接続することによりバッファ回路１０を形成した。また、実施例、比較例１，比較例２のいずれにおいても、１つのバッファ回路１０の出力に、４つのバッファ回路１０を並列に接続した。即ち、Ｆａｎｏｕｔの数を４とした。但し、図１６（ａ）においては、並列に接続されている複数のバッファ回路１０のうちの１つのバッファ回路１０をそれぞれ示している。
【０２３８】
実施例は、本実施形態に対応するものであり、１段目の相補トランジスタ対１６にＤＴＭＯＳトランジスタではないＭＯＳトランジスタ１２，１４を用い、２段目の相補トランジスタ対２８にＤＴＭＯＳトランジスタ２４，２６を用いた。
【０２３９】
比較例１は、１段目の相補トランジスタ対にも２段目の相補トランジスタ対にも、ＤＴＭＭＯＳトランジスタではないＭＯＳトランジスタを用いた。なお、比較例１におけるリーク電流と実施例におけるリーク電流とを同等に設定すべく、比較例１に用いたＭＯＳトランジスタの閾値電圧は、実施例に用いたＭＯＳトランジスタの閾値電圧より高く設定した。
【０２４０】
比較例２は、１段目の相補トランジスタ対にも２段目の相補トランジスタ対にも、ＤＴＭＯＳトランジスタを用いた。
【０２４１】
複数段に接続した論理セル１０の各々の出力、即ち、各々のバッファ回路１０の出力には、負荷容量Ｃｌｏａｄを接続した。各々の負荷容量Ｃｌｏａｄの大きさは、１０ｐＦとした。電源電圧ＶＤＤは、０．５Ｖとした。また、いずれの場合にも、ＬレベルからＨレベルに変化する信号を、１段目の論理セル１０の入力端子に入力した。
【０２４２】
そして、４段目の論理セル１０の出力の波形を観測した（Ｍｏｎｉｔｏｒ）。
【０２４３】
比較例１の場合には、波形の立ち上がり時間は５７ｐｓｅｃであった。
【０２４４】
ここで、波形の立ち上がり時間とは、論理セル１０の出力端子の電圧が、電源電圧の２０％から電源電圧の８０％に達するまでに要する時間のことである。
【０２４５】
比較例１において、波形の立ち上がり時間が比較的長くなるのは、電源電圧の低下に伴い、ＭＯＳトランジスタの駆動能力が低くなっているためである。
【０２４６】
比較例２の場合には、波形の立ち上がり時間は４７．５ｐｓｅｃであった。
【０２４７】
比較例２における波形の立ち上がり時間が比較例１における波形の立ち上がり時間より短くなっているのは、ＤＴＭＯＳトランジスタの駆動能力が、ＤＴＭＯＳトランジスタではないＭＯＳトランジスタの駆動能力より高いためである。
【０２４８】
これに対し、実施例の場合、即ち、本実施形態の場合には、波形の立ち上がり時間は４４．３ｐｓｅｃであった。
【０２４９】
また、上述したように、シミュレーション（その７）は、バッファ回路１０の出力端子に４つのバッファ回路１０が並列に接続されている場合、即ち、Ｆａｎｏｕｔの数が４の場合のものである。上述したように、バッファ回路１０の初段にＤＴＭＯＳトランジスタではないＭＯＳトランジスタを用いることは、遅延時間の大幅な短縮に寄与する。従って、実施例では、比較例１，比較例２と比較して、出力の波形の立ち上がり時間が短くなっている。
【０２５０】
このように、実施例において、波形の立ち上がり時間が短くなっているのは、論理セル１０の入力容量が小さく、且つ、論理セル１０の駆動能力が高いためである。
【０２５１】
これらのことから、本実施形態によれば、電源電圧を低くした場合であっても、動作速度の速い、良好な半導体装置が得られることが分かる。
【０２５２】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法について図１７乃至図５２を用いて説明する。図１７乃至図５２は、本実施形態による半導体装置の製造方法を示す工程図である。図１７、図１９、図２１、図２３、図２５、図２７、図２９、図３１、図３３、図３５、図３７、図３９、図４１、図４３、図４５、図４７、図４９、図５１は、平面図である。図１８、図２０，図２２，図２４、図２６，図２８、図３０、図３２，図３４、図３６，図３８、図４０、図４２、図４４、図４６，図４８、図５０、図５２は、断面図である。図１８、図２０，図２２，図２４、図２６，図２８、図３０、図３２，図３４の（ａ）、（ｂ）、（ｃ）は、図１７、図１９、図２１、図２３、図２５、図２７、図２９、図３１、図３３のＡ−Ａ′断面、Ｂ−Ｂ′断面、Ｃ−Ｃ′断面にそれぞれ対応している。図３６，図３８、図４０、図４２、図４４、図４６，図４８、図５０、図５２の（ａ）、（ｂ）、（ｃ）は、図３５、図３７、図３９、図４１、図４３、図４５、図４７、図４９、図５１のＡ−Ａ′断面、Ｂ−Ｂ′断面、Ｃ−Ｃ′断面にそれぞれ対応している。
【０２５３】
まず、図１７及び図１８に示すように、半導体基板１５２を用意する。半導体基板１５２としては、例えばシリコン基板を用いる。
【０２５４】
次に、全面に、例えば熱酸化法により、例えば膜厚５〜１５ｎｍ程度のシリコン酸化膜２１８を形成する。
【０２５５】
次に、全面に、例えばＣＶＤ（Chemical Vapor Deposition、化学気相堆積）法により、例えば膜厚６０〜１００ｎｍ程度のシリコン窒化膜２２０を形成する。
【０２５６】
次に、全面に、例えばスピンコート法により、フォトレジスト膜２２２を形成する。
【０２５７】
次に、フォトリソグラフィ技術を用いて、フォトレジスト膜２２２を素子領域（活性領域）２３０、２３２，２３４、２３６やウェルタップ領域１６０、１６４，１７０，１７６，２３８，２４０の平面形状にパターニングする。
【０２５８】
次に、フォトレジスト膜２２２をマスクとして、例えばＲＩＥ（Reactive Ion Etching、反応性イオンエッチング）法により、シリコン窒化膜２２０及びシリコン酸化膜２１８をエッチングする。エッチングガスとしては、例えばＣＦＸ系ガスを用いる。
【０２５９】
次に、例えばアッシングにより、フォトレジスト膜２２２を除去する。
【０２６０】
次に、全面に、例えばスピンコート法により、フォトレジスト膜２２４を形成する。
【０２６１】
次に、フォトリソグラフィ技術を用いて、フォトレジスト膜２２４を浅い素子分離領域１５６（図９参照）の平面形状にパターニングする（図１９及び図２０参照）。
【０２６２】
次に、フォトレジスト膜２２４及びシリコン窒化膜２２０をマスクとし、例えばＲＩＥ法により半導体基板１５２をエッチングすることにより、溝２２６を形成する。エッチング量は、例えば１００〜３４０ｎｍ程度とする。エッチングガスとしては、例えばＣｌ系ガスを用いる。
【０２６３】
次に、例えばアッシングにより、フォトレジスト膜２２４を除去する（図２１及び図２２参照）。
【０２６４】
次に、シリコン窒化膜２２０をマスクとし、例えばＲＩＥ法により、半導体基板１５２をエッチングする（図２３及び図２４参照）。エッチング量は、例えば６０〜１５０ｎｍ程度とする。これにより、既に溝２２６が形成されていた箇所においては、溝２２６の深さが深くなる。浅い溝２２８の深さは、例えば６０〜１５０ｎｍ程度とする。深い溝２２６の深さは、例えば２５０〜４００ｎｍ程度とする。
【０２６５】
次に、全面に、シリコン酸化膜を形成する。
【０２６６】
次に、例えばＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、シリコン窒化膜２２０の表面が露出するまでシリコン酸化膜を研磨する。
【０２６７】
この後、シリコン窒化膜２２０及びシリコン酸化膜２１８をエッチング除去する。
【０２６８】
こうして、溝２２６、２２８内に素子分離領域１５４，１５６が形成される。ＰＭＯＳトランジスタ１２が形成される素子領域（活性領域）２３０が素子分離領域１５４により画定される。また、Ｐチャネル型ＤＴＭＯＳトランジスタ２４が形成される素子領域２３２が素子分離領域１５４及び素子分離領域１５６により画定される。また、ＮＭＯＳトランジスタ１４が形成される素子領域２３４が素子分離領域１５４により画定される。また、Ｎチャネル型ＤＴＭＯＳトランジスタ２６が形成される素子領域２３６が素子分離領域１５４及び素子分離領域１５６により画定される。また、コンタクト層１６９（図９参照）を形成するためのウェルタップ領域２３８が、素子分離領域１５４及び素子分離領域１５６により画定される。また、コンタクト層１８１（図９参照）を形成するためのウェルタップ領域２４０が、素子分離領域１５４及び素子分離領域１５６により画定される。また、コンタクト層１６１，１６５、１７３，１７７（図９参照）をそれぞれ形成するためのウェルタップ領域１６０、１６４，１７２，１７６（図９参照）が素子分離領域１５４により画定される（図２５及び図２６参照）。
【０２６９】
次に、全面に、例えばスピンコート法により、フォトレジスト膜２４２を形成する。
【０２７０】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜２４２をパターニングする。これにより、Ｎ型ウェル１５８，１７４が形成される領域を露出する開口部２４４がフォトレジスト膜２４２に形成される。
【０２７１】
次に、フォトレジスト膜２４２をマスクとし、例えばイオン注入法により、Ｎ型のドーパント不純物を半導体基板１５２内に導入する。Ｎ型のドーパント不純物としては、例えばリン（Ｐ）を用いる。加速エネルギーは、例えば３００〜４００ｋｅＶとする。ドーズ量は、例えば１．０×１０１３〜５．０×１０１３ｃｍ−２程度とする。こうして、Ｎ型ウェル１５８，１７４が形成される（図２７及び図２８参照）。
【０２７２】
次に、例えばアッシングにより、フォトレジスト膜２４２を剥離する。
【０２７３】
次に、全面に、例えばスピンコート法により、フォトレジスト膜２４６を形成する。
【０２７４】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜２４６をパターニングする。これにより、Ｐ型ウェル１６２，１７０が形成される領域を露出する開口部２４８がフォトレジスト膜２４６に形成される。
【０２７５】
次に、フォトレジスト膜２４６をマスクとし、例えばイオン注入法により、Ｐ型のドーパント不純物を半導体基板１５２内に導入する。Ｐ型のドーパント不純物としては、例えばボロン（Ｂ）を用いる。加速エネルギーは、例えば１００〜２００ｋｅＶとする。ドーズ量は、例えば１．０×１０１３〜５．０×１０１３ｃｍ−２程度とする。こうして、Ｐ型ウェル１６２，１７０が形成される（図２９及び図３０参照）。
【０２７６】
次に、例えばアッシングにより、フォトレジスト膜２４６を剥離する。
【０２７７】
次に、全面に、例えばスピンコート法により、フォトレジスト膜２５０を形成する。
【０２７８】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜２５０をパターニングする。これにより、Ｐ型ウェル１７８が形成される領域を露出する開口部２５２がフォトレジスト膜２５０に形成される。
【０２７９】
次に、フォトレジスト膜２５０をマスクとし、例えばイオン注入法により、Ｐ型のドーパント不純物を半導体基板１５２内に導入する。Ｐ型のドーパント不純物としては、例えばＢを用いる。加速エネルギーは、例えば３０〜６５ｋｅＶとする。ドーズ量は、例えば５．０×１０１２〜５．０×１０１３ｃｍ−２程度とする。こうして、Ｐ型ウェル（ボディ領域）１７８が形成される（図３１及び図３２参照）。
【０２８０】
次に、例えばアッシングにより、フォトレジスト膜２５０を剥離する。
【０２８１】
次に、全面に、例えばスピンコート法により、フォトレジスト膜２５４を形成する。
【０２８２】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜２５４をパターニングする。これにより、Ｎ型ウェル１６６が形成される領域を露出する開口部２５６がフォトレジスト膜２５４に形成される。
【０２８３】
次に、フォトレジスト膜２５４をマスクとし、例えばイオン注入法により、Ｎ型のドーパント不純物を半導体基板内に導入する。Ｎ型のドーパント不純物としては、例えばＰを用いる。加速エネルギーは、例えば１００〜１６０ｋｅＶとする。ドーズ量は、例えば５．０×１０１２〜５．０×１０１３ｃｍ−２程度とする。こうして、Ｎ型ウェル（ボディ領域）１６６が形成される（図３３及び図３４参照）。
【０２８４】
次に、例えばアッシングにより、フォトレジスト膜２５４を剥離する。
【０２８５】
次に、全面に、例えばスピンコート法により、フォトレジスト膜２５８を形成する。
【０２８６】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜２５８をパターニングする。これにより、ＮＭＯＳトランジスタ１４が形成される素子領域２３４を露出する開口部２６０と、Ｎチャネル型ＤＴＭＯＳトランジスタ２６が形成される素子領域２３６を露出する開口部２６０とが、フォトレジスト膜２５８に形成される。
【０２８７】
次に、フォトレジスト膜２５８をマスクとし、例えばイオン注入法により、Ｐ型のドーパント不純物を半導体基板１５２内に導入する。Ｐ型のドーパント不純物としては、例えばインジウム（Ｉｎ）を用いる。加速エネルギーは、例えば５０〜１００ｋｅＶとする。ドーズ量は、例えば１．５×１０１３ｃｍ−２以下とする。こうして、ＮＭＯＳトランジスタ１４が形成される素子領域２３４にＰ型のチャネルドープ層（チャネル不純物層）２６２が形成される。また、Ｎチャネル型ＤＴＭＯＳトランジスタが形成される素子領域２３６にＰ型のチャネルドープ層２６４が形成される（図３５及び図３６参照）。
【０２８８】
次に、例えばアッシングにより、フォトレジスト膜２５８を剥離する。
【０２８９】
次に、全面に、例えばスピンコート法により、フォトレジスト膜２６６を形成する。
【０２９０】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜２６６をパターニングする。これにより、ＰＭＯＳトランジスタ１２が形成される素子領域２３０を露出する開口部２６８と、Ｐチャネル型ＤＴＭＯＳトランジスタ２４が形成される素子領域２３２を露出する開口部２６８とが、フォトレジスト膜２６６に形成される。
【０２９１】
次に、フォトレジスト膜２６６をマスクとし、例えばイオン注入法により、Ｎ型のドーパント不純物を半導体基板１５２内に導入する。Ｎ型のドーパント不純物としては、例えばＡｓを用いる。加速エネルギーは、例えば５０〜１００ｋｅＶとする。ドーズ量は、例えば０〜１．０×１０１３ｃｍ−２以下とする。こうして、ＰＭＯＳトランジスタ１２が形成される素子領域２３０にＮ型のチャネルドープ層２７０が形成される。また、Ｐチャネル型ＤＴＭＯＳトランジスタ２４が形成される素子領域２３２にＮ型のチャネルドープ層２７２が形成される（図３７及び図３８参照）。
【０２９２】
次に、例えばアッシングにより、フォトレジスト膜２６６を剥離する。
【０２９３】
次に、チャネルドープ層２６２，２６４，２７０、２７２のドーパント不純物を活性化するための熱処理（アニール）を行う。熱処理温度は、例えば９００〜１０００℃程度とする。熱処理時間は、例えば１０秒以下とする。熱処理を行う際の雰囲気は、例えば窒素（Ｎ２）雰囲気とする。
【０２９４】
なお、かかる熱処理は、スパイクアニールであってもよい。
【０２９５】
次に、全面に、例えば熱酸化法により、例えば膜厚１〜５ｎｍ程度のシリコン酸化膜のゲート絶縁膜１８２を形成する。
【０２９６】
次に、全面に、例えばＣＶＤ法により、例えば膜厚７０〜１５０ｎｍ程度のポリシリコン膜を形成する。
【０２９７】
次に、フォトリソグラフィ技術を用い、ポリシリコン膜をパターニングする。これにより、ゲート電極１８４及びゲート電極１８６を含むポリシリコンのゲート配線２７４が形成される。また、ゲート電極２０２及びゲート電極２０４を含むポリシリコンのゲート配線２７６が形成される（図３９及び図４０参照）。
【０２９８】
次に、全面に、例えばスピンコート法により、フォトレジスト膜２７８を形成する。
【０２９９】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜２７８をパターニングする。これにより、ＮＭＯＳトランジスタ１４が形成される素子領域２３４を露出する開口部２８０と、Ｎチャネル型ＤＴＭＯＳトランジスタ２６が形成される素子領域２３６を露出する開口部２８０とが、フォトレジスト膜２７８に形成される。
【０３００】
次に、フォトレジスト膜２７８及びゲート電極１８６、２０４をマスクとし、例えばイオン注入法により、ゲート電極１８６，２０４の両側の半導体基板１５２内にＮ型のドーパント不純物を導入する。Ｎ型のドーパント不純物としては、例えば砒素（Ａｓ）を用いる。加速エネルギーは、例えば１ｋｅＶ〜５ｋｅＶ程度とする。ドーズ量は、例えば１．０×１０１４〜１．５×１０１５ｃｍ−２程度とする。これにより、エクステンションソース／ドレイン構造の浅い領域を形成するＮ型のエクステンション領域（低濃度不純物領域）１９６，２１２が形成される（図４１及び図４２参照）。
【０３０１】
次に、必要に応じて、ポケット領域（Ｈａｌｏ領域）（図示せず）を形成する。ポケット領域を形成する場合には、フォトレジスト膜２７８及びゲート電極１８６，２０４をマスクとし、例えばイオン注入法により、Ｐ型のドーパント不純物を斜め注入する。
【０３０２】
この後、例えばアッシングにより、フォトレジスト膜２７８を除去する。
【０３０３】
次に、全面に、例えばスピンコート法により、フォトレジスト膜２８２を形成する。
【０３０４】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜２８２をパターニングする。これにより、ＰＭＯＳトランジスタ１２が形成される素子領域２３０を露出する開口部２８４と、Ｐチャネル型ＤＴＭＯＳトランジスタ２４が形成される素子領域２３２を露出する開口部２８４とが、フォトレジスト膜２８２に形成される。
【０３０５】
次に、フォトレジスト膜２８２及びゲート電極１８４，２０２をマスクとし、例えばイオン注入法により、ゲート電極１８４，２０２の両側の半導体基板１５２内にＰ型のドーパント不純物を導入する。Ｐ型のドーパント不純物としては、例えばＢを用いる。加速エネルギーは、例えば０．２ｋｅＶ〜１ｋｅＶ程度とする。ドーズ量は、例えば１．０×１０１４〜１．５×１０１５ｃｍ−２程度とする。これにより、エクステンションソース／ドレイン構造の浅い領域を形成するＰ型のエクステンション領域（低濃度不純物領域）１８８，２０６が形成される（図４３及び図４４参照）。
【０３０６】
次に、必要に応じて、ポケット領域（図示せず）を形成する。ポケット領域を形成する場合には、フォトレジスト膜２８２及びゲート電極１８４，２０２をマスクとし、例えばイオン注入法により、Ｎ型のドーパント不純物を斜め注入する。
【０３０７】
この後、例えばアッシングにより、フォトレジスト膜２８２を除去する。
【０３０８】
次に、全面に、例えばＣＶＤ法により、例えば膜厚５０〜１５０ｎｍ程度のシリコン酸化膜を形成する。原料ガスとしては、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）ガス及びＯ３ガスを用いる。成膜温度は、例えば５００〜６００℃程度とする。
【０３０９】
次に、シリコン酸化膜を異方性エッチングすることにより、ゲート電極１８４，１８６，２０２，２０４の側壁部分にシリコン酸化膜のサイドウォールスペーサ１９０を形成する（図４５及び図４６参照）。サイドウォールスペーサ１９０の厚さは、４０〜１００ｎｍ程度とする。
【０３１０】
次に、全面に、例えばスピンコート法により、フォトレジスト膜２８６を形成する。
【０３１１】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜２８６をパターニングする。これにより、ＮＭＯＳトランジスタ１４が形成される素子領域２３４とＮチャネル型ＤＴＭＯＳトランジスタ２６が形成される素子領域２３６とを露出する開口部２８８がフォトレジスト膜２８６に形成される。また、ウェルタップ領域２３８を露出する開口部２８８がフォトレジスト膜２８６に形成される。
【０３１２】
次に、サイドウォールスペーサ１９０が形成されたゲート電極１８６，２０４とフォトレジスト膜２８６とをマスクとし、例えばイオン注入法により、ゲート電極１８６，２０４の両側の半導体基板１５２内にＮ型のドーパント不純物を導入する。Ｎ型のドーパント不純物としては、例えばＰを用いる。加速エネルギーは、例えば５ｋｅＶ〜１０ｋｅＶ程度とする。ドーズ量は、例えば３．０×１０１５〜１．５×１０１６ｃｍ−２程度とする。これにより、エクステンションソース／ドレイン構造の深い領域を形成するＮ型の高濃度不純物領域１９８、２１４が形成される。Ｎ型の低濃度不純物領域１９６とＮ型の高濃度不純物領域１９８とにより、ＮＭＯＳトランジスタ１４のソース／ドレイン領域２００が形成される。Ｎ型の低濃度不純物領域２１２とＮ型の高濃度不純物領域２１４とにより、Ｎチャネル型ＤＴＭＯＳトランジスタ２４のソース／ドレイン領域２１６が形成される。また、ウェルタップ領域２３８には、Ｎ型のコンタクト層１６９が形成される（図４７及び図４８参照）。
【０３１３】
この後、例えばアッシングにより、フォトレジスト膜２８６を除去する。
【０３１４】
次に、全面に、例えばスピンコート法により、フォトレジスト膜２９０を形成する。
【０３１５】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜２９０をパターニングする。これにより、ＰＭＯＳトランジスタ１２が形成される素子領域２３０及びＰチャネル型ＤＴＭＯＳトランジスタ２４が形成される素子領域２３２を露出する開口部２９２がフォトレジスト膜２９０に形成される。また、ウェルタップ領域２４０を露出する開口部２９２がフォトレジスト膜２９０に形成される。
【０３１６】
次に、サイドウォールスペーサ１９０が形成されたゲート電極１８４，２０２とフォトレジスト膜２９０とをマスクとし、例えばイオン注入法により、ゲート電極１８４，２０２の両側の半導体基板１５２内にＰ型のドーパント不純物を導入する。Ｐ型のドーパント不純物としては、例えばＢを用いる。加速エネルギーは、例えば２ｋｅＶ〜６ｋｅＶ程度とする。ドーズ量は、例えば３．０×１０１５〜１．５×１０１６ｃｍ−２程度とする。これにより、エクステンションソース／ドレイン構造の深い領域を形成するＰ型の高濃度不純物領域１９２，１９４が形成される。Ｐ型の低濃度不純物領域１８８とＰ型の高濃度不純物領域１９２とにより、ＰＭＯＳトランジスタ１２のソース／ドレイン領域１９４が形成される。Ｐ型の低濃度不純物領域２０６とＰ型の高濃度不純物領域２０８とにより、Ｐチャネル型ＤＴＭＯＳトランジスタ２４のソース／ドレイン領域２１０が形成される。また、ウェルタップ領域２４０には、Ｐ型のコンタクト層１８１が形成される（図４９及び図５０参照）。
【０３１７】
この後、例えばアッシングにより、フォトレジスト膜２９０を除去する。
【０３１８】
次に、ドーパント不純物を活性化するための熱処理（アニール）を行う。熱処理温度は、例えば９５０〜１０５０℃程度とする。熱処理方法は、例えばスパイクアニールとする。熱処理を行う際の雰囲気は、窒素雰囲気とする。
【０３１９】
次に、全面に、例えばＣＶＤ法により、例えば膜厚２００〜４００ｎｍ程度のシリコン酸化膜の層間絶縁膜２９４を形成する。
【０３２０】
次に、ソース／ドレイン領域１９４，２００，２１０，２１６にそれぞれ達する開口部（コンタクトホール）２９６ａを層間絶縁膜２９４に形成する。また、ゲート配線２７４，２７６にそれぞれ達する開口部２９６ｂを層間絶縁膜２９４に形成する。また、ウェルタップ領域１６０，１６４，１７２、１７６にそれぞれ達する開口部（図示せず）を層間絶縁膜２９４に形成する。また、ゲート電極２０２とウェルタップ領域２３８とを一体的に露出する開口部２９６ｃ、即ち、シェアードコンタクト用の開口部２９６ｃを層間絶縁膜２９４に形成する。また、ゲート電極２０４とウェルタップ領域２４０とを一体的に露出する開口部２９６ｃ、即ち、シェアードコンタクト用の開口部２９６ｃを層間絶縁膜２９４に形成する。
【０３２１】
次に、全面に、例えばスパッタリング法により、例えば膜厚５〜２０ｎｍ程度のＴｉＮのバリアメタル膜を形成する。
【０３２２】
次に、全面に、例えばＣＶＤ法により、例えば膜厚１５０〜３００ｎｍ程度のタングステン膜を形成する。
【０３２３】
次に、例えばＣＭＰ法により、層間絶縁膜２９４の表面が露出するまでタングステン膜及びバリアメタル膜を研磨する。これにより、開口部２９６ａ〜２９６ｃ内にタングステンの導体プラグ（導電体）２９８ａ〜２９８ｃが埋め込まれる。
【０３２４】
次に、全面に、例えばＣＶＤ法により、例えば膜厚３５０〜５００ｎｍ程度の炭素を添加したシリコン酸化膜の層間絶縁膜３００を形成する。
【０３２５】
次に、フォトリソグラフィ技術を用い、配線３０２ａ〜３０２ｄを埋め込むための溝３０４を層間絶縁膜３００に形成する。これにより、導体プラグ２９６ａ〜２９６ｃの上部が溝３０４内に露出される。
【０３２６】
次に、全面に、例えばスパッタリング法により、例えば膜厚２〜５ｎｍ程度のＴａのバリアメタル膜（図示せず）を形成する。
【０３２７】
次に、全面に、例えばスパッタリング法により、例えば膜厚３〜７ｎｍ程度の銅（Ｃｕ）のシード層（図示せず）を形成する。
【０３２８】
次に、全面に、例えば電解めっき法により、例えば膜厚８００ｎｍ〜１μｍ程度のＣｕ膜を形成する。
【０３２９】
次に、例えばＣＭＰ法により、層間絶縁膜３００の表面が露出するまで、Ｃｕ膜及びバリアメタル膜を研磨する。こうして、電源電位ＶＤＤに電気的に接続されるＣｕの配線（電源線）３０２ａが層間絶縁膜３００に埋め込まれる。また、接地電位ＶＳＳに電気的に接続されるＣｕの配線（電源線）３０２ｂが層間絶縁膜３００に埋め込まれる。また、Ｃｕの配線（信号線）３０２ｃが層間絶縁膜３００に埋め込まれる。また、ゲート電極２０２とウェルタップ領域２３８とを接続する導電体２９８ｃ上にもＣｕの導電体３０２ｄが形成される。また、ゲート電極２０４とウェルタップ領域２４０とを接続する導電体２９８ｃ上にもＣｕの導電体３０２ｄが形成される（図５１及び図５２参照）。
【０３３０】
こうして、本実施形態による半導体装置が製造される。
【０３３１】
［第２実施形態］
第２実施形態による半導体装置及びその製造方法を図５３乃至図８０を用いて説明する。図１乃至図５２に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０３３２】
本実施形態による半導体装置は、ＮＭＯＳトランジスタ１４とＰチャネル型ＤＴＭＯＳトランジスタ２４とが隣接して配されており、ＰＭＯＳトランジスタ１２とＮチャネル型ＤＴＭＯＳトランジスタ２６とが隣接して配されているものである。
【０３３３】
図５３は、本実施形態による半導体装置の論理セルにおけるトランジスタのレイアウトの例を示す平面図である。
【０３３４】
図５３に示すように、ＮＭＯＳトランジスタが形成される領域１４ＡとＰＭＯＳトランジスタが形成される領域１２Ａとは、図５３における紙面上下方向に隣接するように配されている。
【０３３５】
Ｐチャネル型ＤＴＭＯＳトランジスタが形成される２４ＡとＮチャネル型ＤＴＭＯＳトランジスタが形成される領域２６Ａとは、図５３における紙面上下方向に隣接するように配されている。
【０３３６】
ＮＭＯＳトランジスタが形成される領域１４ＡとＰチャネル型ＤＴＭＯＳトランジスタが形成される領域２４Ａとは、図５３における紙面左右方向に隣接するように配されている。
【０３３７】
ＰＭＯＳトランジスタが形成される領域１２ＡとＮチャネル型ＤＴＭＯＳトランジスタが形成される領域２６Ａとは、図５３における紙面左右方向に隣接するように配されている。
【０３３８】
図５４は、本実施形態による半導体装置の一部を示す断面図である。図５４（ａ）は、図５３のＤ−Ｄ′線に対応する断面図であり、図５４（ｂ）は、図５３のＥ−Ｅ′線に対応する断面図である。
【０３３９】
図５４に示すように、ＮＭＯＳトランジスタ１４が形成される素子領域２３４とＰチャネル型ＤＴＭＯＳトランジスタ２４が形成される素子領域２３２とが隣接している。ＮＭＯＳトランジスタ１４が形成される素子領域２３４を含む領域に形成されたＰ型ウェル１７０ａと、Ｐチャネル型ＤＴＭＯＳトランジスタ２４が形成される素子領域２３２の下方のＰ型ウェル１７０ａとは、一体に形成されている。ＮＭＯＳトランジスタ１４が形成される素子領域２３４とＰチャネル型ＤＴＭＯＳトランジスタ２４が形成される素子領域２３２との間の距離Ｄ３は、例えば０．１２μｍ程度に設定されている。
【０３４０】
また、ＰＭＯＳトランジスタ１２が形成される素子領域２３０とＮチャネル型ＤＴＭＯＳトランジスタ２６が形成される素子領域２３６とが隣接している。ＰＭＯＳトランジスタ１２が形成される素子領域２３０を含む領域に形成されたＮ型ウェル１５８ａと、Ｎチャネル型ＤＴＭＯＳトランジスタ２６が形成される素子領域２３６の下方のＮ型ウェル１５８ａとは、一体に形成されている。ＰＭＯＳトランジスタ１２が形成される素子領域２３０とＮチャネル型ＤＴＭＯＳトランジスタ２６が形成される素子領域２３６との間の距離Ｄ４は、例えば０．１２μｍ程度に設定されている。
【０３４１】
第１実施形態の場合では、図８及び図９に示すように、ＰＭＯＳトランジスタ１２が形成される素子領域２３０とＰチャネル型ＤＴＭＯＳトランジスタ２４が形成される素子領域２３６とが隣接している。ＰＭＯＳトランジスタ１２が形成される素子領域２３０においてはＮ型ウェル１５８ａが形成され、Ｐチャネル型ＤＴＭＯＳトランジスタ２４が形成される素子領域２３２においてはＰ型ウェル１６２が形成される。Ｎ型ウェル１５８ａに導入されるＮ型のドーパント不純物が、Ｐチャネル型ＤＴＭＯＳトランジスタ２４が形成される素子領域２３２の一部に導入されると、Ｎ型ウェル１５８ａとＮ型ウェル１６６との短絡を招き、正常に動作し得ない虞がある。また、Ｐ型ウェル１６２に導入されるＰ型のドーパント不純物が、ＰＭＯＳトランジスタ１２が形成される素子領域２３０の一部に導入されると、ソース／ドレイン領域１７ｇとＰ型ウェル１６２との短絡を招き、正常に動作し得ない虞がある。このため、ＰＭＯＳトランジスタ１２が形成される素子領域２３０とＰチャネル型ＤＴＭＯＳトランジスタ２４が形成される素子領域２３２との間の距離Ｄ１は、十分に大きく設定される。第１実施形態の場合には、ＰＭＯＳトランジスタ１２が形成される素子領域２３０とＰチャネル型ＤＴＭＯＳトランジスタ２４が形成される素子領域２３２との間の距離Ｄ１は、例えば０．２７μｍ程度とされる。
【０３４２】
また、第１実施形態の場合では、図８及び図９に示すように、ＮＭＯＳトランジスタ１４が形成される素子領域２３４とＮチャネル型ＤＴＭＯＳトランジスタ２６が形成される素子領域２３６とが隣接している。ＮＭＯＳトランジスタ１４が形成される素子領域２３４においてはＰ型ウェル１７０ａが形成され、Ｎチャネル型ＤＴＭＯＳトランジスタ２６形成される素子領域２３６においては、Ｎ型ウェル１７４が形成される。Ｐ型ウェル１７０ａに導入されるＰ型のドーパント不純物が、Ｎチャネル型ＤＴＭＯＳトランジスタ２６が形成される素子領域２３６の一部に導入されると、Ｐ型ウェル１７０ａとＰ型ウェル１７８との短絡を招き、正常に動作し得ない虞がある。また、Ｎ型ウェル１７４に導入されるＮ型のドーパント不純物が、ＮＭＯＳトランジスタ１４が形成される素子領域２３４の一部に導入されると、ソース／ドレイン領域２００とＮ型ウェル１７４との短絡を招き、正常に動作し得ない虞がある。このため、ＮＭＯＳトランジスタ１４が形成される素子領域２３４とＮチャネル型ＤＴＭＯＳトランジスタ２６が形成される素子領域２３６との間の距離Ｄ２は、十分に大きく設定される。第１実施形態の場合には、ＮＭＯＳトランジスタ１４が形成される素子領域２３４とＮチャネル型ＤＴＭＯＳトランジスタ２６が形成される素子領域２３６との間の距離Ｄ２は、例えば０．２７μｍ程度とされる。
【０３４３】
これに対し、本実施形態では、ＮＭＯＳトランジスタ１４が形成される素子領域２３４とＰチャネル型ＤＴＭＯＳトランジスタ２４が形成される素子領域２３２とが隣接している。そして、ＮＭＯＳトランジスタ１４が形成される素子領域２３４に形成されるＰ型ウェル１７０ａとＰチャネル型ＤＴＭＯＳトランジスタ２４が形成される素子領域２３６に形成されるＰ型ウェル１７０ａとは同じ導電型である。また、Ｎ型ウェル１６６に導入されるＮ型のドーパント不純物が、ＮＭＯＳトランジスタ１４が形成される素子領域２３４の一部に導入されても、ドーパント不純物の導電型がＮ型であるため、特段の問題は生じない。このため、本実施形態では、ＮＭＯＳトランジスタ１４が形成される素子領域２３４とＰチャネル型ＤＴＭＯＳトランジスタが形成される素子領域２３２との間の距離Ｄ３の設定には、互いに異なる導電型のウェルを隣接して形成する際の設計基準は適用されない。距離Ｄ３の設定に適用される設計基準は、互いに異なる導電型のソース／ドレイン領域２００，２１０を隣接して形成する際の設計基準である。従って、ＮＭＯＳトランジスタ１４が形成される素子領域２３４とＰチャネル型ＤＴＭＯＳトランジスタ２４が形成される素子領域２３２との間の距離Ｄ３は、例えば０．１２μｍ程度と小さくすることができる。
【０３４４】
また、本実施形態では、ＰＭＯＳトランジスタ１２が形成される素子領域２３０とＮチャネル型ＤＴＭＯＳトランジスタ２６が形成される素子領域２３６とが隣接している。そして、ＰＭＯＳトランジスタ１２が形成される素子領域２３０に形成されるＮ型ウェル１５８ａと、Ｎチャネル型ＤＴＭＯＳトランジスタ２６が形成される素子領域２３６に形成されるＮ型ウェル１５８ａとは、同じ導電型である。また、Ｐ型ウェル１７８に導入されるＰ型のドーパント不純物が、ＰＭＯＳトランジスタ１２が形成される素子領域２３０の一部に導入されても、ドーパント不純物の導電型がＰ型であるため、特段の問題は生じない。このため、本実施形態では、ＰＭＯＳトランジスタ１２が形成される素子領域２３０とＮチャネル型ＤＴＭＯＳトランジスタが形成される素子領域２３６との間の距離Ｄ４の設定には、互いに異なる導電型のウェルを隣接して形成する際の設計基準は適用されない。距離Ｄ４の設定に適用される設計基準は、互いに異なる導電型のソース／ドレイン領域１９４，２１６を隣接して形成する際の設計基準である。従って、ＰＭＯＳトランジスタ１２が形成される素子領域２３０とＮチャネル型ＤＴＭＯＳトランジスタ２６が形成される素子領域２３６との間の距離Ｄ４は、例えば０．１２μｍ程度と小さくすることができる。
【０３４５】
このように、本実施形態によれば、ＮＭＯＳトランジスタ１４が形成される素子領域２３４とＰチャネル型ＤＴＭＯＳトランジスタ２４が形成される素子領域２３２との間の距離Ｄ３を小さくすることができる。また、ＰＭＯＳトランジスタ１２が形成される素子領域２３０とＮチャネル型ＤＴＭＯＳトランジスタ２６が形成される素子領域２３６との間の距離Ｄ４を小さくすることができる。従って、本実施形態によれれば、論理セル１０のサイズを小さくすることが可能となり、半導体装置の小型化に寄与することができる。
【０３４６】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法について図５５乃至８０を用いて説明する。図５５乃至図８０は、本実施形態による半導体装置の製造方法を示す工程図である。図５５、図５７、図５９、図６１、図６３、図６５、図６７、図６９、図７１、図７３、図７５、図７７、図７９は、平面図である。図５６、図５８，図６０，図６２、図６４，図６６、図６８、図７０，図７２、図７４，図７６、図７８、図８０は、断面図である。図５６、図５８，図６０，図６２、図６４，図６６、図６８、図７０，図７２の（ａ）、（ｂ）、（ｃ）は、図５５、図５７、図５９，図６１、図６３、図６５、図６７、図６９、図７１のＡ−Ａ′断面、Ｂ−Ｂ′断面、Ｃ−Ｃ′断面にそれぞれ対応している。図７４、図７６、図７８、図８０の（ａ）、（ｂ）、（ｃ）は、図７３、図７５、図７７、図７９のＡ−Ａ′断面、Ｂ−Ｂ′断面、Ｃ−Ｃ′断面にそれぞれ対応している。
【０３４７】
まず、図１７乃至図２６を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、素子領域２３０，２３２，２３４，２３６を素子分離領域１５４，１５６により画定する。また、コンタクト層１６９，１８１を形成するためのウェルタップ領域２３８，２４０を素子分離領域１５４，１５６により画定する。但し、ＮＭＯＳトランジスタ１４を形成するための素子領域２３４とＰチャネル型ＤＴＭＯＳトランジスタ２４を形成するための素子領域２３２とを、図４３及び図４４における紙面左右方向において隣接させる。また、ＰＭＯＳトランジスタ１２を形成するための素子領域２３０とＮチャネル型ＤＴＭＯＳトランジスタ２６を形成するための素子領域２３６とを、図４３及び図４４における紙面左右方向において隣接させる（図５５及び図５６参照）。
【０３４８】
次に、全面に、例えばスピンコート法により、フォトレジスト膜３０６を形成する。
【０３４９】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜３０６をパターニングする。これにより、Ｎ型ウェル１５８ａが形成される領域を露出する開口部３０８がフォトレジスト膜３０６に形成される。
【０３５０】
次に、フォトレジスト膜３０６をマスクとし、例えばイオン注入法により、Ｎ型のドーパント不純物を半導体基板１５２内に導入する。Ｎ型のドーパント不純物としては、例えばＰを用いる。加速エネルギーは、例えば３００〜４００ｋｅＶとする。ドーズ量は、例えば１．０×１０１３〜５．０×１０１３ｃｍ−２程度とする。こうして、Ｎ型ウェル１５８ａ，１７４が形成される（図５７及び図５８参照）。
【０３５１】
次に、例えばアッシングにより、フォトレジスト膜３０６を剥離する。
【０３５２】
次に、全面に、例えばスピンコート法により、フォトレジスト膜３１０を形成する。
【０３５３】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜３１０をパターニングする。これにより、Ｐ型ウェル１７０ａが形成される領域を露出する開口部３１２がフォトレジスト膜３１０に形成される。
【０３５４】
次に、フォトレジスト膜３１０をマスクとし、例えばイオン注入法により、Ｐ型のドーパント不純物を半導体基板１５２内に導入する。Ｐ型のドーパント不純物としては、例えばＢを用いる。加速エネルギーは、例えば１００〜２００ｋｅＶとする。ドーズ量は、例えば１．０×１０１３〜５．０×１０１３ｃｍ−２程度とする。こうして、Ｐ型ウェル１７０ａが形成される（図５９及び図６０参照）。
【０３５５】
次に、例えばアッシングにより、フォトレジスト膜３１０を剥離する。
【０３５６】
次に、全面に、例えばスピンコート法により、フォトレジスト膜３１４を形成する。
【０３５７】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜３１４をパターニングする。これにより、Ｐ型ウェル１７８が形成される領域を露出する開口部３１６がフォトレジスト膜３１４に形成される。
【０３５８】
次に、フォトレジスト膜３１４をマスクとし、例えばイオン注入法により、Ｐ型のドーパント不純物を半導体基板１５２内に導入する。Ｐ型のドーパント不純物としては、例えばＢを用いる。加速エネルギーは、例えば３０〜６５ｋｅＶとする。ドーズ量は、例えば５．０×１０１２〜５．０×１０１３ｃｍ−２程度とする。こうして、Ｐ型ウェル（ボディ領域）１７８が形成される（図６１及び図６２参照）。
【０３５９】
次に、例えばアッシングにより、フォトレジスト膜３１４を剥離する。
【０３６０】
次に、全面に、例えばスピンコート法により、フォトレジスト膜３１８を形成する。
【０３６１】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜３１８をパターニングする。これにより、Ｎ型ウェル１６６が形成される領域を露出する開口部３２０がフォトレジスト膜３１８に形成される。
【０３６２】
次に、フォトレジスト膜３１８をマスクとし、例えばイオン注入法により、Ｎ型のドーパント不純物を半導体基板内に導入する。Ｎ型のドーパント不純物としては、例えばＰを用いる。加速エネルギーは、例えば１００〜１６０ｋｅＶとする。ドーズ量は、例えば５．０×１０１２〜５．０×１０１３ｃｍ−２程度とする。こうして、Ｎ型ウェル（ボディ領域）１６６が形成される（図６３及び図６４参照）。
【０３６３】
次に、例えばアッシングにより、フォトレジスト膜３１８を剥離する。
【０３６４】
次に、全面に、例えばスピンコート法により、フォトレジスト膜３２２を形成する。
【０３６５】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜３２２をパターニングする。これにより、ＮＭＯＳトランジスタ１４が形成される素子領域２３４を露出する開口部３２４と、Ｎチャネル型ＤＴＭＯＳトランジスタ２６が形成される素子領域２３６を露出する開口部３２４とが、フォトレジスト膜３２２に形成される。
【０３６６】
次に、フォトレジスト膜３２２をマスクとし、例えばイオン注入法により、Ｐ型のドーパント不純物を半導体基板１５２内に導入する。Ｐ型のドーパント不純物としては、例えばＩｎを用いる。加速エネルギーは、例えば５０〜１００ｋｅＶとする。ドーズ量は、例えば１．５×１０１３ｃｍ−２以下とする。こうして、ＮＭＯＳトランジスタ１４が形成される素子領域２３４にＰ型のチャネルドープ層（チャネル不純物層）２６２が形成される。また、Ｎチャネル型ＤＴＭＯＳトランジスタが形成される素子領域２３６にＰ型のチャネルドープ層２６４が形成される（図６５及び図６６参照）。
【０３６７】
次に、例えばアッシングにより、フォトレジスト膜３２２を剥離する。
【０３６８】
次に、全面に、例えばスピンコート法により、フォトレジスト膜３２６を形成する。
【０３６９】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜３２６をパターニングする。これにより、ＰＭＯＳトランジスタ１２が形成される素子領域２３０を露出する開口部３２８と、Ｐチャネル型ＤＴＭＯＳトランジスタ２４が形成される素子領域２３２を露出する開口部３２８とが、フォトレジスト膜３２６に形成される。
【０３７０】
次に、フォトレジスト膜３２６をマスクとし、例えばイオン注入法により、Ｎ型のドーパント不純物を半導体基板１５２内に導入する。Ｎ型のドーパント不純物としては、例えばＡｓを用いる。加速エネルギーは、例えば５０〜１００ｋｅＶとする。ドーズ量は、例えば１．０×１０１３ｃｍ−２以下とする。こうして、ＰＭＯＳトランジスタ１２が形成される素子領域２３０にＮ型のチャネルドープ層２７０が形成される。また、Ｐチャネル型ＤＴＭＯＳトランジスタ２４が形成される素子領域２３２にＮ型のチャネルドープ層２７２が形成される（図６７及び図６８参照）。
【０３７１】
次に、例えばアッシングにより、フォトレジスト膜３２６を剥離する。
【０３７２】
次に、チャネルドープ層２６２，２６４，２７０、２７２のドーパント不純物を活性化するための熱処理を行う。熱処理温度は、例えば９００〜１０００℃程度とする。熱処理時間は、例えば１０秒以下とする。熱処理を行う際の雰囲気は、例えば窒素（Ｎ２）雰囲気とする。
【０３７３】
なお、かかる熱処理は、スパイクアニールであってもよい。
【０３７４】
この後のゲート絶縁膜１８２を形成する工程からゲート配線２７６を形成する工程までは、図３９及び図４０を用いて上述した第１実施形態による半導体装置の製造方法と同様であるため、省略する。
【０３７５】
次に、全面に、例えばスピンコート法により、フォトレジスト膜３３０を形成する。
【０３７６】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜３３０をパターニングする。これにより、ＮＭＯＳトランジスタ１４が形成される素子領域２３４を露出する開口部２８０と、Ｎチャネル型ＤＴＭＯＳトランジスタ２６が形成される素子領域２３６を露出する開口部２８０とが、フォトレジスト膜２７８に形成される。
【０３７７】
次に、フォトレジスト膜２７８及びゲート電極１８６、２０４をマスクとし、例えばイオン注入法により、ゲート電極１８６，２０４の両側の半導体基板１５２内にＮ型のドーパント不純物を導入する。Ｎ型のドーパント不純物としては、例えば砒素（Ａｓ）を用いる。加速エネルギーは、例えば１ｋｅＶ〜５ｋｅＶ程度とする。ドーズ量は、例えば１．０×１０１４〜１．５×１０１５ｃｍ−２程度とする。これにより、エクステンションソース／ドレイン構造の浅い領域を形成するＮ型のエクステンション領域（低濃度不純物領域）１９６，２１２が形成される（図６９及び図７０参照）。
【０３７８】
次に、必要に応じて、ポケット領域（Ｈａｌｏ領域）（図示せず）を形成する。ポケット領域を形成する場合には、フォトレジスト膜３３０及びゲート電極１８６，２０４をマスクとし、例えばイオン注入法により、Ｐ型のドーパント不純物を斜め注入する。
【０３７９】
この後、例えばアッシングにより、フォトレジスト膜３３０を除去する。
【０３８０】
次に、全面に、例えばスピンコート法により、フォトレジスト膜３３４を形成する。
【０３８１】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜３３４をパターニングする。これにより、ＰＭＯＳトランジスタ１２が形成される素子領域２３０を露出する開口部３３６と、Ｐチャネル型ＤＴＭＯＳトランジスタ２４が形成される素子領域２３２を露出する開口部３３６とが、フォトレジスト膜３３４に形成される。
【０３８２】
次に、フォトレジスト膜３３４及びゲート電極１８４，２０２をマスクとし、例えばイオン注入法により、ゲート電極１８４，２０２の両側の半導体基板１５２内にＰ型のドーパント不純物を導入する。Ｐ型のドーパント不純物としては、例えばＢを用いる。加速エネルギーは、例えば０．２ｋｅＶ〜１ｋｅＶ程度とする。ドーズ量は、例えば１．０×１０１４〜１．５×１０１５ｃｍ−２程度とする。これにより、エクステンションソース／ドレイン構造の浅い領域を形成するＰ型のエクステンション領域（低濃度不純物領域）１８８，２０６が形成される（図７１及び図７２参照）。
【０３８３】
次に、必要に応じて、ポケット領域（図示せず）を形成する。ポケット領域を形成する場合には、フォトレジスト膜３３４及びゲート電極１８４，２０２をマスクとし、例えばイオン注入法により、Ｎ型のドーパント不純物を斜め注入する。
【０３８４】
この後、例えばアッシングにより、フォトレジスト膜３３４を除去する。
【０３８５】
この後のサイドウォールスペーサ１９０を形成する工程は、図４５及び図４６を用いて上述した第１実施形態による半導体装置の製造方法と同様であるため省略する。
【０３８６】
次に、全面に、例えばスピンコート法により、フォトレジスト膜３３８を形成する。
【０３８７】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜３３８をパターニングする。これにより、ＮＭＯＳトランジスタ１４が形成される素子領域２３４とウェルタップ領域２３８とを露出する開口部３４０がフォトレジスト膜３３８に形成される。また、Ｎチャネル型ＤＴＭＯＳトランジスタ２６が形成される素子領域２３６を露出する開口部３４０がフォトレジスト膜３３８に形成される。
【０３８８】
次に、サイドウォールスペーサ１９０が形成されたゲート電極１８６，２０４とフォトレジスト膜２８６とをマスクとし、例えばイオン注入法により、ゲート電極１８６，２０４の両側の半導体基板１５２内にＮ型のドーパント不純物を導入する。Ｎ型のドーパント不純物としては、例えばＰを用いる。加速エネルギーは、例えば５ｋｅＶ〜１０ｋｅＶ程度とする。ドーズ量は、例えば３．０×１０１５〜１．５×１０１６ｃｍ−２程度とする。これにより、エクステンションソース／ドレイン構造の深い領域を形成するＮ型の高濃度不純物領域１９８、２１４が形成される。Ｎ型の低濃度不純物領域１９６とＮ型の高濃度不純物領域１９８とにより、ＮＭＯＳトランジスタ１４のソース／ドレイン領域２００が形成される。Ｎ型の低濃度不純物領域２１２とＮ型の高濃度不純物領域２１４とにより、Ｎチャネル型ＤＴＭＯＳトランジスタ２４のソース／ドレイン領域２１６が形成される。また、ウェルタップ領域２３８には、Ｎ型のコンタクト層１６９が形成される（図７３及び図７４参照）。
【０３８９】
この後、例えばアッシングにより、フォトレジスト膜３３８を除去する。
【０３９０】
次に、全面に、例えばスピンコート法により、フォトレジスト膜３４２を形成する。
【０３９１】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜３４２をパターニングする。これにより、ＰＭＯＳトランジスタ１２が形成される素子領域２３０とウェルタップ領域２４０とを露出する開口部３４４がフォトレジスト膜３４２に形成される。また、Ｐチャネル型ＤＴＭＯＳトランジスタ２４が形成される素子領域２３２を露出する開口部３４４がフォトレジスト膜３４２に形成される。
【０３９２】
次に、サイドウォールスペーサ１９０が形成されたゲート電極１８４，２０２とフォトレジスト膜３４２とをマスクとし、例えばイオン注入法により、ゲート電極１８４，２０２の両側の半導体基板１５２内にＰ型のドーパント不純物を導入する。Ｐ型のドーパント不純物としては、例えばＢを用いる。加速エネルギーは、例えば２ｋｅＶ〜６ｋｅＶ程度とする。ドーズ量は、例えば３．０×１０１５〜１．５×１０１６ｃｍ−２程度とする。これにより、エクステンションソース／ドレイン構造の深い領域を形成するＰ型の高濃度不純物領域１９２，１９４が形成される。Ｐ型の低濃度不純物領域１８８とＰ型の高濃度不純物領域１９２とにより、ＰＭＯＳトランジスタ１２のソース／ドレイン領域１９４が形成される。Ｐ型の低濃度不純物領域２０６とＰ型の高濃度不純物領域２０８とにより、Ｐチャネル型ＤＴＭＯＳトランジスタ２４のソース／ドレイン領域２１０が形成される。また、ウェルタップ領域２４０には、Ｐ型のコンタクト層１８１が形成される（図７５及び図７６参照）。
【０３９３】
この後、例えばアッシングにより、フォトレジスト膜３４２を除去する。
【０３９４】
次に、ドーパント不純物を活性化するための熱処理（アニール）を行う。熱処理温度は、例えば９５０〜１０５０℃程度とする。熱処理方法は、例えばスパイクアニールとする。熱処理を行う際の雰囲気は、窒素雰囲気とする。
【０３９５】
この後の層間絶縁膜２９４を形成する工程から層間絶縁膜３００を形成する工程までは、図５１及び図５２を用いて上述した第１実施形態による半導体装置の製造方法と同様であるため省略する。
【０３９６】
次に、フォトリソグラフィ技術を用い、配線３０２ａ〜３０２ｆを埋め込むための溝３０４を層間絶縁膜３００に形成する。これにより、導体プラグ２９６ａ〜２９６ｃの上部が溝３０４内に露出される。
【０３９７】
次に、全面に、例えばスパッタリング法により、例えば膜厚２〜５ｎｍ程度のＴａのバリアメタル膜（図示せず）を形成する。
【０３９８】
次に、全面に、例えばスパッタリング法により、例えば膜厚３〜７ｎｍ程度のＣｕのシード層（図示せず）を形成する。
【０３９９】
次に、全面に、例えば電解めっき法により、例えば膜厚８００ｎｍ〜１μｍ程度のＣｕ膜を形成する。
【０４００】
次に、例えばＣＭＰ法により、層間絶縁膜３００の表面が露出するまで、Ｃｕ膜及びバリアメタル膜を研磨する。こうして、電源電位ＶＤＤに電気的に接続されるＣｕの配線（電源線）３０２ａが層間絶縁膜３００に埋め込まれる。また、接地電位ＶＳＳに電気的に接続されるＣｕの配線（電源線）３０２ｂが層間絶縁膜３００に埋め込まれる。また、Ｃｕの配線（信号線）３０２ｃが層間絶縁膜３００に埋め込まれる。また、ゲート電極２０２とウェルタップ領域２３８とを接続する導電体２９８ｃ上にもＣｕの導電体３０２ｄが形成される。また、ゲート電極２０４とウェルタップ領域２４０とを接続する導電体２９８ｃ上にもＣｕの導電体３０２ｄが形成される。また、Ｐチャネル型ＤＴＭＯＳトランジスタ２４のソース領域２１０に電気的に接続されるＣｕの配線３０２ｅが層間絶縁膜３００に埋め込まれる。また、Ｎチャネル型ＤＴＭＯＳトランジスタ２６のソース領域２１６に電気的に接続されるＣｕの配線３０２ｆが層間絶縁膜３００に埋め込まれる（図７７及び図７８参照）。
【０４０１】
次に、例えばＣＶＤ法により、例えば膜厚３５０〜５００ｎｍ程度の炭素を添加したシリコン酸化膜の層間絶縁膜３４６を形成する。
【０４０２】
次に、フォトリソグラフィ技術を用い、配線３０２ｅ、３０２ｆにそれぞれ達するコンタクトホール３４８を層間絶縁膜３４６に形成する。
【０４０３】
次に、フォトリソグラフィ技術を用い、配線３５０ａ、３５０ｂを埋め込むための溝３５２を層間絶縁膜３４６に形成する。
【０４０４】
次に、次に、全面に、例えばスパッタリング法により、例えば膜厚２〜５ｎｍ程度のＴａのバリアメタル膜（図示せず）を形成する。
【０４０５】
次に、全面に、例えばスパッタリング法により、例えば膜厚３〜７ｎｍ程度のＣｕのシード層（図示せず）を形成する。
【０４０６】
次に、全面に、例えば電解めっき法により、例えば膜厚８００ｎｍ〜１μｍ程度のＣｕ膜を形成する。
【０４０７】
次に、例えばＣＭＰ法により、層間絶縁膜３４６の表面が露出するまで、Ｃｕ膜及びバリア膜を研磨する。こうして、電源電位ＶＤＤに電気的に接続されるＣｕの配線（電源線）３５０ａ及びビア（導体プラグ）３５４が層間絶縁膜３４６に一体的に埋め込まれる。また、接地電位ＶＳＳに電気的に接続されるＣｕの配線（電源線）３５０ｂ及びビア３５４が層間絶縁膜３４６に一体的に埋め込まれる。
【０４０８】
こうして、本実施形態による半導体装置が製造される。
【０４０９】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０４１０】
例えば、上記実施形態では、論理セル１０の例として、バッファ回路１０ａ、ＡＮＤ回路１０ｂ、ＯＲ回路１０ｃ、フリップフロップ回路１０ｄを挙げたが、論理セル１０の種類はこれらに限定されるものではない。様々な種類の論理セル１０に適用することが可能である。
【０４１１】
また、上記実施形態では、ＮＭＯＳトランジスタ１４とＰＭＯＳトランジスタ１２とがインバータ回路を形成し、Ｎチャネル型ＤＴＭＯＳトランジスタ２６とＰチャネル型ＤＴＭＯＳトランジスタ２４とがインバータを形成する場合を例に説明した。しかし、これに限定されるものではない。即ち、ＮＭＯＳトランジスタ１４とＰＭＯＳトランジスタ１２とがインバータ回路を形成しなくてもよい。また、Ｎチャネル型ＤＴＭＯＳトランジスタ２６とＰチャネル型ＤＴＭＯＳトランジスタ２４とがインバータ回路を形成しなくてもよい。ＮＭＯＳトランジスタが形成される領域１４ＡとＰチャネル型ＤＴＭＯＳトランジスタが形成される領域２４Ａとが隣接していればよい。また、ＰＭＯＳトランジスタが形成される領域１２ＡとＮチャネル型ＤＴＭＯＳトランジスタが形成される領域２６Ａとが隣接していればよい。インバータ回路等が形成されなくても、ＮＭＯＳトランジスタが形成される領域１４ＡとＰチャネル型ＤＴＭＯＳトランジスタが形成される領域２４Ａとが隣接していれば、ウェル１７０ａを一体に形成することができ、小型化を実現することができる。また、インバータ回路等が形成されなくても、ＰＭＯＳトランジスタが形成される領域１２ＡとＮチャネル型ＤＴＭＯＳトランジスタが形成される領域２６Ａとが隣接していれば、ウェル１５８ａを一体に形成することができ、小型化を実現することができる。
【符号の説明】
【０４１２】
１ａ…インバータ
２ａ、２ｂ…インバータ
３ａ、３ｂ…インバータ
４ａ、４ｂ…インバータ
５ａ〜５ｃ…インバータ
６ａ〜６ｃ…インバータ
７…バッファ
８…バッファ
１０…論理セル
１０ａ…バッファ回路
１０ｂ…ＡＮＤ回路
１０ｃ…ＯＲ回路
１０ｄ…フリップフロップ回路
１２、１２ａ〜１２ｆ…ＰＭＯＳトランジスタ
１２Ａ…ＰＭＯＳトランジスタが形成される領域
１４、１４ａ〜１４ｆ…ＮＭＯＳトランジスタ
１４Ａ…ＮＭＯＳトランジスタが形成される領域
１６、１６ａ〜１６ｅ…相補トランジスタ対
１７、１７ａ〜１７ｇ…入力ノード
１８、１８ａ〜１８ｅ…出力ノード
２０、２０ａ〜２０ｅ…電源線
２２、２２ａ〜２２ｅ…電源線
２４、２４ａ〜２４ｅ…Ｐチャネル型ＤＴＭＯＳトランジスタ
２４Ａ…Ｐチャネル型ＤＴＭＯＳトランジスタが形成される領域
２６、２６ａ〜２６ｅ…Ｎチャネル型ＤＴＭＯＳトランジスタ
２６Ａ…Ｎチャネル型ＤＴＭＯＳトランジスタが形成される領域
２８、２８ａ〜２８ｄ…ＣＭＯＳインバータ
３０、３０ａ〜３０ｂ…入力ノード
３２、３２ａ〜３２ｂ…出力ノード
４２…ＮＡＮＤ回路
７６…ＮＯＲ回路
１０２ａ、１０２ｃ、１０２ｄ、１０２ｆ…クロックドインバータ
１０２ｂ、１０２ｅ…インバータ
１５２…半導体基板
１５４…素子分離領域
１５６…素子分離領域
１５８…Ｎ型ウェル
１６０…ウェルタップ領域
１６１…コンタクト層
１６２…Ｐ型ウェル
１６４…ウェルタップ領域
１６５…コンタクト層
１６６…Ｎ型ウェル
１６９…コンタクト層
１７０…Ｐ型ウェル
１７２…ウェルタップ領域
１７３…コンタクト層
１７４…Ｎ型ウェル
１７６…ウェルタップ領域
１７７…コンタクト層
１７８…Ｐ型ウェル
１８１…コンタクト層
１８２…ゲート絶縁膜
１８４…ゲート電極
１８６…ゲート電極
１８８…低濃度不純物領域
１９０…サイドウォールスペーサ
１９２…高濃度不純物領域
１９４…ソース／ドレイン領域
１９６…低濃度不純物領域
１９８…高濃度不純物領域
２００…ソース／ドレイン領域
２０２…ゲート電極
２０４…ゲート電極
２０６…低濃度不純物領域
２０８…高濃度不純物領域
２１０…ソース／ドレイン領域
２１２…低濃度不純物領域
２１４…高濃度不純物領域
２１６…ソース／ドレイン領域
２１８…シリコン酸化膜
２２０…シリコン窒化膜
２２２…フォトレジスト膜
２２４…フォトレジスト膜
２２６…溝
２２８…溝
２３０…素子領域
２３２…素子領域
２３４…素子領域
２３６…素子領域
２３８…ウェルタップ領域
２４０…ウェルタップ領域
２４２…フォトレジスト膜
２４４…開口部
２４６…フォトレジスト膜
２４８…開口部
２５０…フォトレジスト膜
２５２…開口部
２５４…フォトレジスト膜
２５６…開口部
２５８…フォトレジスト膜
２６０…開口部
２６２…チャネルドープ層
２６４…チャネルドープ層
２６６…フォトレジスト膜
２６８…開口部
２７０…チャネルドープ層
２７２…チャネルドープ層
２７４…ゲート配線
２７６…ゲート配線
２７８…フォトレジスト膜
２８０…開口部
２８２…フォトレジスト膜
２８４…開口部
２８６…フォトレジスト膜
２８８…開口部
２９０…フォトレジスト膜
２９２…開口部
２９４…層間絶縁膜
２９６ａ〜２９６ｃ…開口部
２９８ａ〜２９８ｃ…導体プラグ
３００…層間絶縁膜
３０２ａ〜３０２ｄ…配線
３０４…溝
３０６…フォトレジスト膜
３０８…開口部
３１０…フォトレジスト膜
３１２…開口部
３１４…フォトレジスト膜
３１６…開口部
３１８…フォトレジスト膜
３２０…開口部
３２２…フォトレジスト膜
３２４…開口部
３２６…フォトレジスト膜
３２８…開口部
３３０…フォトレジスト膜
３３２…開口部
３３４…フォトレジスト膜
３３６…開口部
３３８…フォトレジスト膜
３４０…開口部
３４２…フォトレジスト膜
３４４…開口部
３４６…層間絶縁膜
３４８…コンタクトホール
３５０ａ、３５０ｂ…配線
３５２…溝
３５４…ビア
４１０…論理セル
４１２、４１３…ＰＭＯＳトランジスタ
４１４、４１５…ＮＭＯＳトランジスタ
４１６、４１７…ＣＭＯＳインバータ
５１０…論理セル
５２４，５２５…Ｐチャネル型ＤＴＭＯＳトランジスタ
５２６，５２７…Ｎチャネル型ＤＴＭＯＳトランジスタ
５２８，５２９…ＣＭＯＳインバータ
【図１】
2015002231.tif 000003
【図２】
2015002231.tif 000004
【図３】
2015002231.tif 000005
【図４】
2015002231.tif 000006
【図５】
2015002231.tif 000007
【図６】
2015002231.tif 000008
【図７】
2015002231.tif 000009
【図８】
2015002231.tif 000010
【図９】
2015002231.tif 000011
【図１０】
2015002231.tif 000012
【図１１】
2015002231.tif 000013
【図１２】
2015002231.tif 000014
【図１３】
2015002231.tif 000015
【図１４】
2015002231.tif 000016
【図１５】
2015002231.tif 000017
【図１６】
2015002231.tif 000018
【図１７】
2015002231.tif 000019
【図１８】
2015002231.tif 000020
【図１９】
2015002231.tif 000021
【図２０】
2015002231.tif 000022
【図２１】
2015002231.tif 000023
【図２２】
2015002231.tif 000024
【図２３】
2015002231.tif 000025
【図２４】
2015002231.tif 000026
【図２５】
2015002231.tif 000027
【図２６】
2015002231.tif 000028
【図２７】
2015002231.tif 000029
【図２８】
2015002231.tif 000030
【図２９】
2015002231.tif 000031
【図３０】
2015002231.tif 000032
【図３１】
2015002231.tif 000033
【図３２】
2015002231.tif 000034
【図３３】
2015002231.tif 000035
【図３４】
2015002231.tif 000036
【図３５】
2015002231.tif 000037
【図３６】
2015002231.tif 000038
【図３７】
2015002231.tif 000039
【図３８】
2015002231.tif 000040
【図３９】
2015002231.tif 000041
【図４０】
2015002231.tif 000042
【図４１】
2015002231.tif 000043
【図４２】
2015002231.tif 000044
【図４３】
2015002231.tif 000045
【図４４】
2015002231.tif 000046
【図４５】
2015002231.tif 000047
【図４６】
2015002231.tif 000048
【図４７】
2015002231.tif 000049
【図４８】
2015002231.tif 000050
【図４９】
2015002231.tif 000051
【図５０】
2015002231.tif 000052
【図５１】
2015002231.tif 000053
【図５２】
2015002231.tif 000054
【図５３】
2015002231.tif 000055
【図５４】
2015002231.tif 000056
【図５５】
2015002231.tif 000057
【図５６】
2015002231.tif 000058
【図５７】
2015002231.tif 000059
【図５８】
2015002231.tif 000060
【図５９】
2015002231.tif 000061
【図６０】
2015002231.tif 000062
【図６１】
2015002231.tif 000063
【図６２】
2015002231.tif 000064
【図６３】
2015002231.tif 000065
【図６４】
2015002231.tif 000066
【図６５】
2015002231.tif 000067
【図６６】
2015002231.tif 000068
【図６７】
2015002231.tif 000069
【図６８】
2015002231.tif 000070
【図６９】
2015002231.tif 000071
【図７０】
2015002231.tif 000072
【図７１】
2015002231.tif 000073
【図７２】
2015002231.tif 000074
【図７３】
2015002231.tif 000075
【図７４】
2015002231.tif 000076
【図７５】
2015002231.tif 000077
【図７６】
2015002231.tif 000078
【図７７】
2015002231.tif 000079
【図７８】
2015002231.tif 000080
【図７９】
2015002231.tif 000081
【図８０】
2015002231.tif 000082
【図８１】
2015002231.tif 000083