(57)【要約】【課題】半導体装置の信頼性を向上させる。【解決手段】一実施の形態による半導体装置は、積層された複数の半導体チップ３を有している。また、複数の半導体チップ３の間に配置され、複数の半導体チップ３間を電気的に接続する複数のチップ間接続部材（導電性部材）７には、第１の周波数で電流が流れるチップ間接続部材（導電性部材）７１と、上記第１の周波数よりも高い第２の周波数で信号電流が流れる複数のチップ間接続部材（導電性部材）７２と、が含まれる。また、複数のチップ間接続部材７２は、隣り合って配置されるチップ間接続部材７２の少なくとも一部が互いに接触し、かつ、チップ間接続部材７１とは分離されている。【選択図】図９
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【特許請求の範囲】
【請求項１】
第１主面、前記第１主面に形成された複数の第１主面電極、前記第１主面とは反対側の第１裏面、および前記第１裏面に形成され、かつ前記複数の第１主面電極とそれぞれ電気的に接続された複数の第１裏面電極を有する第１半導体チップと、
第２主面、前記第２主面に形成された複数の第２主面電極、および前記第２主面とは反対側の第２裏面を有し、前記第１半導体チップの前記第１裏面側に搭載された第２半導体チップと、
前記第１半導体チップと前記第２半導体チップとの間に配置され、かつ、前記複数の第１裏面電極と前記複数の第２主面電極をそれぞれ電気的に接続する複数の導電性部材と、
を含み、
前記複数の第１裏面電極は、第１のパルス幅で第１信号電流が流れる第１信号用電極と、前記第１のパルス幅よりも短い第２のパルス幅で第２信号電流が流れる複数の第２信号用電極と、を有し、
前記複数の第２主面電極は、前記第１信号電流が流れる第１信号用電極と、前記第２信号電流が流れる複数の第２信号用電極と、を有し、
前記複数の導電性部材は、前記第１半導体チップの前記第１信号用電極と前記第２半導体チップの前記第１信号用電極とを繋ぐ第１導電性部材と、前記第１半導体チップの前記複数の第２信号用電極と前記第２半導体チップの前記複数の第２信号用電極とを繋ぐ複数の第２導電性部材と、を有し、
前記複数の第２導電性部材は互いに接続しており、かつ、前記第１導電性部材とは分離されている、半導体装置。
【請求項２】
請求項１において、
前記第１半導体チップの前記複数の第２信号用電極は、前記第１半導体チップの前記第１裏面に、互いに隣り合うように形成され、
前記第１半導体チップの前記複数の第２信号用電極の離間距離は、前記第１半導体チップの前記第１信号用電極と前記第１半導体チップの前記複数の第２信号用電極との離間距離よりも小さい、半導体装置。
【請求項３】
請求項２において、
前記複数の第１裏面電極は、前記第２のパルス幅よりも長い第３のパルス幅で第３信号電流が流れる第３信号用電極をさらに含み、
前記複数の第２主面電極は、前記第３信号電流が流れる第３信号用電極をさらに含み、
前記複数の導電性部材は、前記第１半導体チップの前記第３信号用電極と前記第２半導体チップの前記第３信号用電極とを繋ぐ第３導電性部材をさらに含み、
前記第３導電性部材は、前記第１導電性部材および前記第２導電性部材とは互いに分離されている、半導体装置。
【請求項４】
請求項３において、
前記第１半導体チップの前記複数の第２信号用電極の離間距離は、前記第１半導体チップの前記第３信号用電極と前記第１半導体チップの前記第１信号用電極との離間距離、および前記第１半導体チップの前記第３信号用電極と前記第１半導体チップの前記複数の第２信号用電極との離間距離よりも小さい、半導体装置。
【請求項５】
請求項１において、
チップ搭載面および前記チップ搭載面とは反対側の実装面を有する配線基板をさらに備え、
前記第１半導体チップは、前記第１主面が前記配線基板の前記チップ搭載面と対向するように、前記チップ搭載面上に搭載される、半導体装置。
【請求項６】
請求項１において、
前記複数の導電性部材のそれぞれは、半田材を含んでおり、
前記複数の第２導電性部材は、前記半田材が接触し、一体化されている、半導体装置。
【請求項７】
請求項１において、
前記第２半導体チップは、メモリ回路が形成されたメモリチップであって、前記複数の第２信号用電極および前記複数の第２導電性部材は、前記メモリ回路との間でデータ信号の入出力を行う伝送経路を構成する、半導体装置。
【請求項８】
第１主面、前記第１主面に形成された複数の第１主面電極、前記第１主面とは反対側の第１裏面、および前記第１裏面に形成され、かつ前記複数の第１主面電極とそれぞれ電気的に接続された複数の第１裏面電極を有する第１半導体チップと、
第２主面、前記第２主面に形成された複数の第２主面電極、および前記第２主面とは反対側の第２裏面を有し、前記第１半導体チップの前記第１裏面側に搭載された第２半導体チップと、
前記第１半導体チップと前記第２半導体チップとの間に配置され、かつ、前記複数の第１裏面電極と前記複数の第２主面電極をそれぞれ電気的に接続する複数の導電性部材と、
を含み、
前記複数の第１裏面電極は、第１の周波数で第１信号電流が流れる第１信号用電極と、前記第１の周波数よりも高い第２の周波数で第２信号電流が流れる複数の第２信号用電極と、を有し、
前記複数の第２主面電極は、前記第１信号電流が流れる第１信号用電極と、前記第２信号電流が流れる複数の第２信号用電極と、を有し、
前記複数の導電性部材は、前記第１半導体チップの前記第１信号用電極と前記第２半導体チップの前記第１信号用電極とを繋ぐ第１導電性部材と、前記第１半導体チップの前記複数の第２信号用電極と前記第２半導体チップの前記複数の第２信号用電極とを繋ぐ複数の第２導電性部材と、を有し、
前記複数の第２導電性部材は互いに接続しており、かつ、前記第１導電性部材とは分離されている、半導体装置。
【請求項９】
請求項８において、
前記第１半導体チップの前記複数の第２信号用電極は、前記第１半導体チップの前記第１裏面に、互いに隣り合うように形成され、
前記第１半導体チップの前記複数の第２信号用電極の離間距離は、前記第１半導体チップの前記第１信号用電極と前記第１半導体チップの前記複数の第２信号用電極との離間距離よりも小さい、半導体装置。
【請求項１０】
請求項９において、
前記複数の第１裏面電極は、前記第２の周波数よりも低い第３の周波数で第３信号電流が流れる第３信号用電極をさらに含み、
前記複数の第２主面電極は、前記第３信号電流が流れる第３信号用電極をさらに含み、
前記複数の導電性部材は、前記第１半導体チップの前記第３信号用電極と前記第２半導体チップの前記第３信号用電極とを繋ぐ第３導電性部材をさらに含み、
前記第３導電性部材は、前記第１導電性部材および前記第２導電性部材とは互いに分離されている、半導体装置。
【請求項１１】
請求項１０において、
前記第１半導体チップの前記複数の第２信号用電極の離間距離は、前記第１半導体チップの前記第３信号用電極と前記第１半導体チップの前記第１信号用電極との離間距離、および前記第１半導体チップの前記第３信号用電極と前記第１半導体チップの前記複数の第２信号用電極との離間距離よりも小さい、半導体装置。
【請求項１２】
請求項８において、
チップ搭載面および前記チップ搭載面とは反対側の実装面を有する配線基板をさらに備え、
前記第１半導体チップは、前記第１主面が前記配線基板の前記チップ搭載面と対向するように、前記チップ搭載面上に搭載される、半導体装置。
【請求項１３】
請求項８において、
前記複数の導電性部材のそれぞれは、半田材を含んでおり、
前記複数の第２導電性部材は、前記半田材が接触し、一体化されている、半導体装置。
【請求項１４】
請求項８において、
前記第２半導体チップは、メモリ回路が形成されたメモリチップであって、前記複数の第２信号用電極および前記複数の第２導電性部材は、前記メモリ回路との間でデータ信号の入出力を行う伝送経路を構成する、半導体装置。
【請求項１５】
第１主面、前記第１主面に形成された複数の第１主面電極、前記第１主面とは反対側の第１裏面、および前記第１裏面に形成され、かつ前記複数の第１主面電極とそれぞれ電気的に接続された複数の第１裏面電極を有する第１半導体チップと、
第２主面、前記第２主面に形成された複数の第２主面電極、前記第２主面とは反対側の第２裏面、前記第２主面に形成された第１回路、および前記第２主面に形成され前記第１回路よりも高い周波数で信号電流が流れる第２回路を有し、前記第１半導体チップの前記第１裏面側に搭載された第２半導体チップと、
前記第１半導体チップと前記第２半導体チップとの間に配置され、かつ、前記複数の第１裏面電極と前記複数の第２主面電極をそれぞれ電気的に接続する複数の導電性部材と、
を含み
前記複数の第１裏面電極は、前記第１回路と電気的に接続される第１回路用電極と、前記第２回路と電気的に接続される複数の第２回路用電極と、を有し、
前記複数の第２主面電極は、前記第１回路と電気的に接続される第１回路用電極と、前記第２回路と電気的に接続される複数の第２回路用電極と、を有し、
前記複数の導電性部材は、前記第１半導体チップの前記第１回路用電極と前記第２半導体チップの前記第１回路用電極とを繋ぐ第１導電性部材と、前記第１半導体チップの前記複数の第２回路用電極と前記第２半導体チップの前記複数の第２回路用電極とを繋ぐ複数の第２導電性部材と、を有し、
前記複数の第２導電性部材は互いに接続しており、かつ、前記第１導電性部材とは分離されている、半導体装置。
【請求項１６】
第１主面、前記第１主面に形成された複数の第１主面電極、前記第１主面とは反対側の第１裏面、および前記第１裏面に形成され、かつ前記複数の第１主面電極とそれぞれ電気的に接続された複数の第１裏面電極を有する第１半導体チップと、
第２主面、前記第２主面に形成された複数の第２主面電極、および前記第２主面とは反対側の第２裏面を有し、前記第１半導体チップの前記第１裏面側に搭載された第２半導体チップと、
前記第１半導体チップと前記第２半導体チップとの間に配置され、かつ、前記複数の第１裏面電極と前記複数の第２主面電極をそれぞれ電気的に接続する複数の導電性部材と、
を含み、
前記複数の第１裏面電極は、クロックイネーブル信号またはリセット信号が流れる第１信号用電極と、クロック信号またはデータ信号が流れる複数の第２信号用電極と、を有し、
前記複数の第２主面電極は、前記クロックイネーブル信号または前記リセット信号が流れる第１信号用電極と、前記クロック信号または前記データ信号が流れる複数の第２信号用電極と、を有し、
前記複数の導電性部材は、前記第１半導体チップの前記第１信号用電極と前記第２半導体チップの前記第１信号用電極とを繋ぐ第１導電性部材と、前記第１半導体チップの前記複数の第２信号用電極と前記第２半導体チップの前記複数の第２信号用電極とを繋ぐ複数の第２導電性部材と、を有し、
前記複数の第２導電性部材は互いに接続しており、かつ、前記第１導電性部材とは分離されている、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、例えば、半導体チップ上に別の半導体チップを搭載する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２０１１−１８７５７４号公報（特許文献１）には、複数のメモリチップの積層体と配線基板の間に、貫通電極を備える半導体チップが配置された半導体装置が記載されている。
【０００３】
また、特開２０１０−１１８５２２号公報（特許文献２）には、対向配置された電極同士を電気的に接続する半田バンプを有し、上記半田バンプが上記電極のそれぞれの複数箇所に接続されている半導体装置が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１８７５７４号公報
【特許文献２】特開２０１０−１１８５２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本願発明者は、半田材などの導電性部材を介して複数の半導体チップを積層した半導体装置の性能を向上させる技術を検討している。この一環として、複数種の半導体チップ（例えば、メモリチップと、このメモリチップを制御する制御チップ）を１つの半導体装置内に搭載することで、この１つの半導体装置でシステムを構築する、所謂、ＳｉＰ（System In Package）型の半導体装置について検討した。
【０００６】
この結果、データ転送速度を向上させるために高周波信号を伝送する場合、各伝送経路距離を短くすることに加え、各伝送経路のインピーダンスのばらつきを考慮する必要があることが判った。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態による半導体装置は、積層された複数の半導体チップを有している。また、上記複数の半導体チップの間に配置され、上記複数の半導体チップ間を電気的に接続する複数の導電性部材には、第１の周波数で電流が流れる第１導電性部材と、上記第１の周波数よりも高い第２の周波数で信号電流が流れる複数の第２導電性部材と、が含まれる。また、上記複数の第２導電性部材は、隣り合って配置される第２導電性部材が互いに接触し、かつ、上記第１導電性部材とは分離されているものである。
【発明の効果】
【０００９】
上記一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１０】
【図１】一実施の形態である半導体装置を構成する部品の電気的な接続関係を模式的に示す説明図である。
【図２】図１に示すメモリモジュールが備える複数のメモリチップのそれぞれが有する機能ブロックを示す説明図である。
【図３】図２に示すメモリチップが備える複数のチャネルのそれぞれが有する機能ブロックを示す説明図である。
【図４】図１に示す半導体装置の斜視図である。
【図５】図４に示す半導体装置の下面図である。
【図６】図４に示す封止体を取り除いた状態で配線基板上の半導体装置の内部構造を示す透視平面図である。
【図７】図４のＡ−Ａ線に沿った断面図である。
【図８】図７に示すＡ部の拡大断面図である。
【図９】図８に示す半導体チップ間を電気的に接続する接続部の構造を示す拡大断面図である。
【図１０】図９に示す複数の電極と、半田材との平面的な位置関係を示すため、半導体チップが備える多数の電極のうちの一部を拡大して示す説明図である。
【図１１】図７に示すメモリチップの表面側を示す平面図である。
【図１２】図１１に示すメモリチップの裏面側を示す平面図である。
【図１３】図７に示すロジックチップの表面側を示す平面図である。
【図１４】図１３に示すロジックチップの裏面側を示す平面図である。
【図１５】図１〜図８を用いて説明した半導体装置の製造工程の概要を示す説明図である。
【図１６】図１５に示す基板準備工程で準備する配線基板の全体構造を示す平面図である。
【図１７】図１６に示す配線基板の複数のデバイス形成部のそれぞれに接着材を配置した状態を示す拡大平面図である。
【図１８】図８に示す貫通電極を備えた半導体チップの製造工程の概要を模式的に示す説明図である。
【図１９】図１８に続く半導体チップの製造工程の概要を模式的に示す説明図である。
【図２０】図１７に示す配線基板のチップ搭載領域上にロジックチップを搭載した状態を示す拡大平面図である。
【図２１】図２０のＡ−Ａ線に沿った拡大断面図である。
【図２２】図１８に示す半導体チップの裏面およびその周囲に接着材を配置した状態を示す拡大平面図である。
【図２３】図２２のＡ−Ａ線に沿った拡大断面図である。
【図２４】図７に示すメモリチップの積層体の組立工程の概要を模式的に示す説明図である。
【図２５】図２４に続くメモリチップの積層体の組立工程の概要を模式的に示す説明図である。
【図２６】図２２に示すロジックチップの裏面上に積層体を搭載した状態を示す拡大平面図である。
【図２７】図２６のＡ−Ａ線に沿った拡大断面図である。
【図２８】図２７に示す配線基板上に封止体を形成し、積層された複数の半導体チップを封止した状態を示す拡大断面図である。
【図２９】図２８に示す配線基板の複数のランド上に半田ボールを接合した状態を示す拡大断面図である。
【図３０】図２９に示す多数個取りの配線基板を個片化した状態を示す断面図である。
【図３１】図９に対する変形例を示す拡大断面図である。
【図３２】図９に対する他の変形例を示す拡大断面図である。
【図３３】図９に対する他の変形例を示す拡大断面図である。
【図３４】ＪＥＤＥＣ半導体技術協会の標準規格として規定されている、ＤＲＡＭの信号種類とパルス幅の関係を示す説明図である。
【発明を実施するための形態】
【００１１】
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００１２】
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
【００１３】
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００１４】
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００１５】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
【００１６】
＜半導体装置の回路構成例＞
以下で説明する実施の形態では、半導体装置の例として、一つのパッケージ内に、メモリ回路が形成された半導体チップ（メモリチップ）とメモリ回路の動作を制御する制御回路が形成された半導体チップ（ロジックチップ、制御チップとも呼ぶ）が内蔵された半導体パッケージを取り上げて説明する。図１は、本実施の形態の半導体装置を構成する部品の電気的な接続関係を模式的に示す説明図である。また、図２は図１に示すメモリモジュールが備える複数のメモリチップのそれぞれが有する機能ブロックを示す説明図である。また、図３は、図２に示すメモリチップが備える複数のチャネルのそれぞれが有する機能ブロックを示す説明図である。
【００１７】
図１に示すように、本実施の形態の半導体装置１は、複数枚のメモリチップ（半導体チップ）ＭＣが電気的に接続されたメモリモジュールＭＣＭと、メモリモジュールＭＣＭと電気的に接続されたロジックチップ（半導体チップ）ＬＣと、を有している。また、半導体装置１は、ロジックチップＬＣを介してメモリモジュールＭＣＭと電気的に接続される配線基板２を有している。配線基板２は、半導体装置１を図示しない実装基板（例えばマザーボード）に実装する際に端子配列を調整するためのインタポーザ基板であって、半導体装置１が有するロジックチップＬＣおよびメモリモジュールＭＣＭは、配線基板２を介して図示しない外部機器と電気的に接続される。なお、図１では、実装基板と電気的に接続するために配線基板２に設けられた複数の外部端子は図示を省略している。
【００１８】
配線基板２とロジックチップＬＣとの間は、様々な種類の電流が流れる複数の伝送経路（導電経路）を介して電気的に接続されている。図１に示す例では、複数の伝送経路には、ロジックチップＬＣが備えるデータ信号処理回路（図示は省略）との間で、データ信号ＤＡＴの入出力（入力または出力、あるいは入力および出力）を行う複数の伝送経路が含まれる。また、複数の伝送経路には、ロジックチップＬＣが備えるタイミング制御回路（図示は省略）にクロック信号などのタイミング制御系の信号ＣＬＫを入力する複数の伝送経路が含まれる。また、複数の伝送経路には、ロジックチップＬＣが備えるアナログ回路（図示は省略）との間でアナログ信号ＡＬＧの入出力を行う複数の伝送経路が含まれる。また、複数の伝送経路には、ロジックチップＬＣが備える各種回路（図示は省略）との間で上記以外の信号ＳＧＮの入出力を行う複数の伝送経路が含まれる。また、複数の伝送経路には、ロジックチップＬＣおよびメモリモジュールＭＣＭが備える各種回路に、電源電位を供給する複数の伝送経路ＰＷＲが含まれる。また、複数の伝送経路には、ロジックチップＬＣおよびメモリモジュールＭＣＭが備える各種回路に、基準電位を供給する複数の伝送経路ＧＮＤが含まれる。基準電位は、例えば接地電位である。
【００１９】
また、メモリモジュールＭＣＭが有する複数のメモリチップＭＣには、それぞれ、ＤＲＡＭ（Dynamic Random Access Memory）と呼ばれる記憶回路（以下、メモリ回路ＤＲＡＭと記載する）が形成されている。また、メモリモジュールＭＣＭと電気的に接続されるロジックチップＬＣには、メモリチップＭＣのメモリ回路ＤＲＡＭ（図３参照）の動作を制御する制御回路、およびデータ信号に対して演算処理を行う演算処理回路が形成されている。
【００２０】
また、ロジックチップＬＣとメモリモジュールＭＣＭとの間、およびメモリモジュールＭＣＭを構成する複数のメモリチップＭＣの間は、様々な種類の電流が流れる複数の伝送経路（導電経路）を介して電気的に接続されている。図１に示す例では、複数の伝送経路には、クロック信号ＣＫ、クロックイネーブル信号ＣＫＥなどのタイミング制御系信号をメモリモジュールＭＣＭに入力する複数のタイミング系伝送経路が含まれる。また、複数の伝送経路には、チップセレクト信号ＣＳ、ロウアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥなどのコマンド系信号をメモリモジュールＭＣＭに入力する複数の伝送経路が含まれる。また、複数の伝送経路には、アドレス信号Ａ０〜Ａ１３、バンクアドレス信号ＢＡなどのアドレス指定系信号をメモリモジュールＭＣＭに入力する複数のアドレス系伝送経路が含まれる。また、複数の伝送経路には、ロジックチップＬＣとメモリモジュールＭＣＭとの間で、データ信号ＤＱ、データストローブ信号ＤＱＳ、データマスク信号ＤＭなどのデータ系信号の入出力（入力または出力、あるいは入力および出力）を行う複数のデータ系伝送経路が含まれる。また、複数の伝送経路には、リセット信号（非同期リセット信号）ＲＳＴをメモリモジュールＭＣＭに入力する複数のリセット信号伝送経路が含まれる。また、複数の伝送経路には、コア用電源電位Ｖｄｄ１、データ用電源電位ＶｄｄＱ、コア用基準電位Ｖｓｓ１、データ用基準電位ＶｓｓＱなどの電源を、メモリモジュールＭＣＭを構成する各メモリチップＭＣが有する回路に供給する複数の電源系伝送経路が含まれる。
【００２１】
また、図２に示す例では、メモリチップＭＣのそれぞれは、チャネルＣＮａ、ＣＮｂ、ＣＮｃ、ＣＮｄとして示す４つのチャネルＣＮを備えている。複数のチャネルＣＮのそれぞれには、図３に示すようなメモリ回路ＤＲＡＭが形成されている。また、図２および図３に示す例では、チャネルＣＮのデータバスの幅は、それぞれ１２８ビットであって、４つのチャネルＣＮのバス幅を合計すると５１２ビットとなる。
【００２２】
また、図３に示すメモリ回路ＤＲＡＭは、例えば以下のように動作する。まず、上記した電源系伝送経路から、メモリ回路ＤＲＡＭの電源制御回路ＰＳＭ（図３参照）にコア用電源電位Ｖｄｄ１、データ用電源電位ＶｄｄＱ、コア用基準電位Ｖｓｓ１、データ用基準電位ＶｓｓＱなどの電源が供給され、メモリ回路ＤＲＡＭが起動される。コア用電源電位Ｖｄｄ１、コア用基準電位Ｖｓｓ１は、メモリ回路ＤＲＡＭ内の主要回路（例えば、電源制御回路ＰＳＭ、クロック発振回路ＣＫＧ、コマンド制御回路ＣＭＤＣ、アドレスバッファ回路ＡＢＦなど）に主要回路用の駆動電圧を供給する。また、データ用電源電位ＶｄｄＱおよびデータ用基準電位ＶｓｓＱは、データ信号ＤＱの入出力用の電圧を供給する。なお、図示は省略したが、異なる駆動電圧で動作させる複数種類の回路が存在する場合には、コア用電源電位Ｖｄｄ１、コア用基準電位Ｖｓｓ１とは異なる電源電位や基準電位を追加で供給することもできる。
【００２３】
次に、メモリ回路ＤＲＡＭにリセット信号ＲＳＴが入力された後、メモリ回路ＤＲＡＭ内のクロック発振回路ＣＫＧにクロックイネーブル信号ＣＫＥのロウレベル（クロック信号無効）、クロック信号ＣＫ、クロックイネーブル信号ＣＫＥのハイレベル（クロック信号有効）、が順番に入力され、クロックが発信される。クロック信号ＣＫは、メモリ回路ＤＲＡＭの各種電気的動作の基準となるタイミングを決定する信号である。また、クロックイネーブル信号ＣＫＥは、入出力信号に対してクロックが有効か無効かを決定する信号であって、例えば、ロウレベルの場合には、クロック信号無効、ハイレベルの場合にはクロック信号有効になる。信号のハイレベル、ロウレベルの値は、通信規格によって規定されており、入力信号の電圧がある規定値以上の場合にはハイレベルと判定され、入力信号の電圧が別の規定値以下の場合にはロウレベルと判定される。
【００２４】
次に、メモリ回路ＤＲＡＭのコマンド制御回路ＣＭＤＣに上記したコマンド系信号が入力されて、メモリ回路ＤＲＡＭがスタンバイ状態（アイドリング状態とも呼ぶ）になる。コマンド系信号には、チップセレクト信号ＣＳ、ロウアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥが含まれており、これらのコマンド系信号のロウレベル、ハイレベルを組み合わせることにより、予め設定されたコマンドの種類を指定する。ここでは、コマンドの詳細な説明は省略するが、複数のコマンドが順番に入力されることで、メモリ回路ＤＲＡＭがスタンバイ状態になる。
【００２５】
次に、メモリ回路ＤＲＡＭへの書込み動作またはメモリ回路ＤＲＡＭからの読み出し動作を行う前には、メモリ回路ＤＲＡＭのコマンド制御回路ＣＭＤＣに上記した複数のコマンド系信号が入力されて、メモリ回路ＤＲＡＭがアクティブ状態になる。ここでは、コマンドの詳細な説明は省略するが、複数のコマンドが順番に入力されることで、メモリ回路ＤＲＡＭがアクティブ状態になる。
【００２６】
また、メモリ回路ＤＲＡＭへの書込み動作時には、まず、コマンド制御回路ＣＭＤＣに書込みコマンドが入力される。書込みコマンドの入力方法は、上記したスタンバイ状態にする時、あるいはアクティブ状態にする時と同様で、メモリ回路ＤＲＡＭのコマンド制御回路ＣＭＤＣに上記したコマンド系信号が入力される。また、メモリ回路ＤＲＡＭのアドレスバッファ回路ＡＢＦに、アドレス信号Ａ０〜Ａ１３およびバンクアドレス信号ＢＡが入力されることで、書込みアドレスを指定される。続いて、メモリ回路ＤＲＡＭのコマンド制御回路ＣＭＤＣに、ＮＯＰ（NO OPERATION）コマンドが入力され、データ入出力回路ＩＯＢを介してメモリセルＭＣＡのバンクにデータ信号ＤＱが入力される。データ書込み動作のタイミングは、データ入出力回路ＩＯＢから出力されるデータストローブ信号ＤＱＳによって指定される。また、データ入出力回路ＩＯＢには、データマスク信号ＤＭが入力され、データ書込みの可否が制御される。以降、クロック信号ＣＫのパルスに同期した状態で、データ信号ＤＱが繰り返し入力され、書込み動作が行われる。
【００２７】
また、メモリ回路ＤＲＡＭからの読み出し動作時には、まず、コマンド制御回路ＣＭＤＣに読み出しコマンドが入力される。読み出しコマンドの入力方法は、上記した書込みコマンドの入力方法と同様で、メモリ回路ＤＲＡＭのコマンド制御回路ＣＭＤＣに上記した複数のコマンド系信号が入力される。また、メモリ回路ＤＲＡＭのアドレスバッファ回路ＡＢＦに、アドレス信号Ａ０〜Ａ１３およびバンクアドレス信号ＢＡが入力されることで、書込みアドレスを指定される。続いて、メモリ回路ＤＲＡＭのコマンド制御回路ＣＭＤＣに、ＮＯＰ（NO OPERATION）コマンドが入力され、メモリセルＭＣＡのバンクからデータ入出力回路ＩＯＢを介してデータ信号ＤＱが出力される。データ読み出し動作のタイミングは、データ入出力回路ＩＯＢから出力されるデータストローブ信号ＤＱＳによって指定される。以降、クロック信号ＣＫのパルスに同期した状態で、データ信号ＤＱが繰り返し出力され、読み出し動作が行われる。
【００２８】
本願発明者は、半導体装置１の性能を向上させる取り組みの一環として、半導体装置１に内蔵される複数の半導体チップ間の信号伝送速度（すなわち、内部インタフェースの伝送速度）を、例えば２５Ｇｂｐｓ（毎秒２５ギガビット）以上に向上させる技術について検討している。複数の半導体チップ間の伝送速度を向上させる方法として、内部インタフェースのデータバスの幅を大きくして１回に伝送するデータ量を増加させる方法がある（以下、バス幅拡大化と記載する）。また、別の方法として、単位時間当たりの伝送回数を増やす方法がある（以下、高クロック化と記載する）。また、上記したバス幅拡大法とクロック数増加法を組み合わせて適用する方法がある。
【００２９】
図１〜図３に示す半導体装置１は、バス幅拡大化と高クロック化を組み合わせて適用することにより、チャネル毎の内部インタフェースの伝送速度を２５Ｇｂｐｓ以上に向上させた半導体装置である。例えば、半導体装置１は、データ信号ＤＱ用の伝送経路として、チャネル毎に１２８個のデータ用伝送経路を有している。すなわち、半導体装置１は各チャネルが１２８ビットのバス幅を有している。また、データ信号ＤＱ用の伝送経路の動作周波数は、例えば４００ＭＨｚ（４００メガヘルツ）になっている。これにより、各チャンネルの伝送速度は、２５．６Ｇｂｐｓになる。
【００３０】
ここで、上記したように、互いに異なる複数種類の信号を伝送する半導体装置１の場合、複数の伝送経路の全てを最大の周波数で動作させることもできるが、上記した複数の伝送経路のうち、最大の周波数で動作する伝送経路は、一部で良い。例えば、図１〜図３に示す例では、データ信号ＤＱ、データストローブ信号ＤＱＳは、最大周波数（例えば４００ＭＨｚ）で動作させる。一方、データ系以外の信号伝送経路は、最大周波数よりも小さい周波数で動作させることができる。例えば、データの入出力の確定方式が、ＤＤＲ（Double Data Rate）方式の場合には、外部同期クロックの立ち上がりと立ち下り時にデータ入出力を確定するのでクロック信号ＣＫの動作周波数は、最大周波数（すなわち、データ信号ＤＱの動作周波数）の１／２の周波数に設定することができる。言い換えれば、ＤＤＲ方式の場合には、クロック信号ＣＫのパルス幅は、データ信号ＤＱのパルス幅に対して２倍のパルス幅にすることができる。また、クロックイネーブル信号ＣＫＥは、クロック信号ＣＫなどと比較して入力頻度が極めて低いので、クロックイネーブル信号ＣＫＥの動作周波数は、例えば１ＭＨｚ以下に設定することができる。
【００３１】
また、コマンド系信号の入力頻度は、データ信号ＤＱの入力頻度よりも低いので、例えば、コマンド系の入力信号の動作周波数は、データ信号ＤＱの動作周波数の１／４以下の周波数に設定することができる。また、アドレス系信号の入力頻度は、データ信号ＤＱの入力頻度よりも低いので、例えば、アドレス系の入力信号の動作周波数は、データ信号ＤＱの動作周波数の１／４以下の周波数に設定することができる。
【００３２】
本願で記載する周波数とは、単位時間当たりの入力動作または出力動作の回数の意味である。また、本願で記載するパルス幅とは、１回の入力動作または出力動作におけるパルス信号の印加時間である。したがって、周波数とパルス幅との間には、以下の関係が成り立つ。すなわち、動作周波数が大きい信号（言い換えれば高周波動作の信号）は、パルス幅は短くする必要があるが、動作周波数が小さい信号（言い換えれば低周波動作の信号）は、パルス幅は長く、あるいは短くする事ができる。
【００３３】
ただし、クロック信号ＣＫのパルス幅を基準とした信号種類毎のパルス幅は、データの入出力の確定方式に応じて、例えば図３４に例示するように、標準規格として規定されている。図３４は、ＪＥＤＥＣ半導体技術協会の標準規格として規定されている、ＤＲＡＭの信号種類とパルス幅の関係を示す説明図である。ＪＥＤＥＣ半導体技術協会（JEDEC Solid State Technology Association）は、半導体技術の標準化を行う機関の名称である。以下では、単にＪＥＤＥＣと記載する。また、図３４では、行方向に信号種類（FunctionおよびSymbol）を、列方向にデータの入出力の確定方式の種類を示している。また、図３４に示す数値は、データの入出力の確定方式毎に、クロック信号ＣＫのパルス幅を１とした時の各信号のパルス幅の長さを示している。また、「＜１」の表記は、１よりも小さい値であることを示し、「１０ｎ」の表記は、１０以上の値である事を示している。また、「−」の表記は、該当する信号が無いことを意味する。
【００３４】
＜半導体装置の構造＞
次に、図１に示す半導体装置１の構造について説明する。図４は図１に示す半導体装置の斜視図、図５は、図４に示す半導体装置の下面図である。また、図６は、図４に示す封止体を取り除いた状態で配線基板上の半導体装置の内部構造を示す透視平面図である。また、図７は図４のＡ−Ａ線に沿った断面図である。なお、図４〜図７では、見易さのため、端子数を少なくして示しているが、端子（ボンディングリード２ｆ、ランド２ｇ、半田ボール５）の数は、図４〜図７に示す態様には限定されない。また、図６では、ロジックチップＬＣとメモリチップＭＣ３の平面視における位置関係や平面サイズの違いを見易くするため、ロジックチップＬＣの輪郭を、点線により示している。
【００３５】
図７に示すように、配線基板２は、複数の半導体チップ３が搭載された上面（面、チップ搭載面）２ａ、上面２ａとは反対側の下面（面、実装面）２ｂ、および上面２ａと下面２ｂの間に配置された側面２ｃを有し、図５および図６に示すように平面視において四角形の外形形状を成す。図５および図６に示す例では、配線基板２の平面サイズ（平面視における寸法、上面２ａおよび下面２ｂの寸法、外形サイズ）は、例えば一辺の長さが１４ｍｍ程度の四角形を成す。また、配線基板２の厚さ（高さ）、すなわち、図７に示す上面２ａから下面２ｂまでの距離は、例えば０．３ｍｍ〜０．５ｍｍ程度である。
【００３６】
配線基板２は、上面２ａ側に搭載された半導体チップ３と図示しない実装基板を電気的に接続するためのインタポーザであって、上面２ａ側と下面２ｂ側を電気的に接続する複数の配線層（図７に示す例では４層）を有する。各配線層には、複数の配線２ｄおよび複数の配線２ｄ間、および隣り合う配線層間を絶縁する絶縁層２ｅが形成されている。図７に示す配線基板２は、３つの絶縁層２ｅを有しており、真ん中の絶縁層２ｅがコア層（コア材）であるが、コアとなる絶縁層２ｅを有していない、所謂、コアレス基板を用いても良い。また、配線２ｄには、絶縁層２ｅの上面または下面に形成される配線２ｄ１、および絶縁層２ｅを厚さ方向に貫通するように形成されている層間導電路であるビア配線２ｄ２が含まれる。
【００３７】
また、配線基板２の上面２ａには、半導体チップ３と電気的に接続される端子（内部インタフェース端子）である、複数のボンディングリード（端子、チップ搭載面側端子、電極）２ｆが形成されている。一方、配線基板２の下面２ｂには、図示しない実装基板と電気的に接続するための端子、すなわち、半導体装置１の外部接続端子である複数の半田ボール５が接合された、複数のランド２ｇが形成されている。複数のボンディングリード２ｆと複数のランド２ｇは、複数の配線２ｄを介して、それぞれ電気的に接続されている。なお、ボンディングリード２ｆやランド２ｇに接続される配線２ｄは、ボンディングリード２ｆやランド２ｇと一体に形成されるので、図７では、ボンディングリード２ｆおよびランド２ｇを、配線２ｄの一部として示している。
【００３８】
また、配線基板２の上面２ａおよび下面２ｂは、絶縁膜（ソルダレジスト膜）２ｈ、２ｋにより覆われている。配線基板２の上面２ａに形成された配線２ｄは絶縁膜２ｈに覆われている。絶縁膜２ｈには開口部が形成され、この開口部において、複数のボンディングリード２ｆの少なくとも一部（半導体チップ３との接合部、ボンディング領域）が絶縁膜２ｈから露出している。また、配線基板２の下面２ｂに形成された配線２ｄは絶縁膜２ｋに覆われている。絶縁膜２ｋには開口部が形成され、この開口部において、複数のランド２ｇの少なくとも一部（半田ボール５との接合部）が絶縁膜２ｋから露出している。
【００３９】
また、図７に示すように、配線基板２の下面２ｂの複数のランド２ｇに接合される複数の半田ボール（外部端子、電極、外部電極）５は、図５に示すように行列状（アレイ状、マトリクス状）に配置されている。また、図５では図示を省略するが、複数の半田ボール５が接合される複数のランド２ｇ（図７参照）も行列状（マトリクス状）に配置されている。このように、配線基板２の実装面側に、複数の外部端子（半田ボール５、ランド２ｇ）を行列状に配置する半導体装置を、エリアアレイ型の半導体装置と呼ぶ。エリアアレイ型の半導体装置は、配線基板２の実装面（下面２ｂ）側を、外部端子の配置スペースとして有効活用することができるので、外部端子数が増大しても半導体装置の実装面積の増大を抑制することが出来る点で好ましい。つまり、高機能化、高集積化に伴って、外部端子数が増大する半導体装置を省スペースで実装することができる。
【００４０】
また、半導体装置１は、配線基板２上に搭載される複数の半導体チップ３を備えている。複数の半導体チップ３は、配線基板２の上面２ａ上に積層されている。また、複数の半導体チップ３のそれぞれは、表面（主面、上面）３ａ、表面３ａとは反対側の裏面（主面、下面）３ｂ、および、表面３ａと裏面３ｂとの間に位置する側面３ｃを有し、図６に示すように平面視において四角形の外形形状を成す。このように、複数の半導体チップ３を積層することにより、半導体装置１を高機能化させた場合であっても、実装面積を低減することができる。
【００４１】
図６および図７に示す例では、最下段（配線基板２に最も近い位置）に搭載される半導体チップ３は、演算処理回路（図示は省略）が形成されたロジックチップＬＣである。なお、ロジックチップＬＣには、上記した演算処理回路の他、メモリチップＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３の主記憶回路の動作を制御する制御回路が形成されている。
【００４２】
また、ロジックチップＬＣの上段に搭載される複数の半導体チップ３は、ロジックチップＬＣとの間で通信するデータを記憶するメモリ回路（主記憶回路）ＤＲＡＭ（図３参照）が形成された、メモリチップＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３である。図７に示す例では、ロジックチップＬＣの裏面３ｂ上に、４枚のメモリチップＭＣ（図１参照）の積層体である、メモリモジュール（半導体チップ積層体）ＭＣＭが積層された例を示している。
【００４３】
また、図７に示すように、ロジックチップＬＣと配線基板２の間、およびロジックチップＬＣとメモリモジュールＭＣＭとの間には、それぞれ接着材ＮＣＬ（絶縁性接着材）が配置されている。接着材ＮＣＬは、上段側の半導体チップ３の表面３ａと下段側の半導体チップ３の裏面３ｂ（または、配線基板２の上面２ａ）の間の空間を塞ぐように配置されている。この接着材ＮＣＬは、配線基板２上にロジックチップＬＣを接着固定する接着材（絶縁性接着材）ＮＣＬ１、およびロジックチップＬＣ上にメモリモジュールＭＣＭを接着固定する接着材（絶縁性接着材）ＮＣＬ２を含む。また、接着材ＮＣＬ１、ＮＣＬ２は、それぞれ絶縁性（非導電性）の材料（例えば樹脂材料）から成り、ロジックチップＬＣと配線基板２の接合部、およびロジックチップＬＣとメモリモジュールＭＣＭの接合部に接着材ＮＣＬを配置することで、各接合部に設けられている複数の電極間を電気的に絶縁することができる。
【００４４】
また、図７に示す例では、メモリモジュールＭＣＭを構成する複数のメモリチップＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３は、封止体６により封止されている。言い換えれば、メモリモジュールＭＣＭを構成する半導体チップ３の間には、封止体６が表面３ａおよび裏面３ｂと密着するように埋め込まれている。封止体６は、絶縁性（非導電性）の材料（例えば樹脂材料）から成り、メモリチップＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３の電気的接続部分の周囲に封止体６を配置することで、各接続部分に設けられている複数の電極間を電気的に絶縁することができる。ただし、図７に示すようにメモリモジュールＭＣＭのうち、最下段（最もロジックチップＬＣに近い位置）に搭載されるメモリチップＭＣ０の表面３ａは、封止体６から露出している。また、図６および図７に示すように、メモリモジュールＭＣＭのうち、最上段（ロジックチップＬＣから最も遠い位置）に配置されるメモリチップＭＣ３の裏面３ｂは封止体６から露出している。
【００４５】
また、半導体装置１は、複数の半導体チップ３を封止する封止体４を備える。封止体４は、上面（面、表面）４ａ、上面４ａとは反対側に位置する下面（面、裏面）４ｂ（図７参照）、および上面４ａと下面４ｂの間に位置する側面４ｃを有し、平面視において四角形の外形形状を成す。図４に示す例では、封止体４の平面サイズ（上面４ａ側から平面視した時の寸法、上面４ａの外形サイズ）は配線基板２の平面サイズと同じであって、封止体４の側面４ｃは配線基板２の側面２ｃと連なっている。
【００４６】
封止体４は、複数の半導体チップ３を保護する樹脂体であって、複数の半導体チップ３間、および半導体チップ３と配線基板２に密着させて封止体４を形成することで、薄い半導体チップ３の損傷を抑制することができる。また、封止体４は、保護部材としての機能を向上させる観点から例えば以下のような材料で構成される。封止体４には、半導体チップ３および配線基板２に密着させ易く、かつ、封止後には、有る程度の硬さが要求されるので、例えばエポキシ系樹脂などの熱硬化性樹脂が含まれることが好ましい。また、硬化後の封止体４の機能を向上させるため、例えば、シリカ（二酸化珪素；ＳｉＯ２）粒子などのフィラー粒子が樹脂材料中に混合されていることが好ましい。例えば、封止体４を形成した後の熱変形による半導体チップ３の損傷を抑制する観点からは、フィラー粒子の混合割合を調整して、半導体チップ３と封止体４の線膨張係数を近づけることが好ましい。
【００４７】
＜半導体チップの積層構造＞
次に、図７に示すロジックチップＬＣおよびメモリチップＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３の詳細および各半導体チップ３の電気的な接続方法について説明する。図８は図７に示すＡ部の拡大断面図である。
【００４８】
上記したように、本願発明者は、半導体装置の内部インタフェースの信号伝送速度を高速化させる技術について検討を行っており、本実施の形態の半導体装置１は、上記したバス幅拡大法、クロック数増加法を組み合わせて適用することにより、信号伝送速度の高速化を図っている。
【００４９】
例えば図７に示すメモリチップＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３は、それぞれ５１２ビットのデータバスの幅を持つ、所謂、ワイドＩ／Ｏメモリである。また、図１〜図３を用いて説明したように、メモリ回路ＤＲＡＭとの間で、データ信号ＤＱの入出力を行う動作周波数は、例えば４００ＭＨｚになっている。
【００５０】
このように、高クロック化とバス幅拡大化を組み合わせて適用する場合には、多数のデータ信号ＤＱの伝送経路を高速で動作させる必要があるため、ノイズの影響を低減する観点から、データの伝送距離を短縮する必要がある。そこで、図７に示すように、ロジックチップＬＣとメモリチップＭＣ０は、ロジックチップＬＣとメモリチップＭＣ０の間に配置される導電性部材（図８に示すチップ間接続部材７）を介して電気的に接続されている。また、複数のメモリチップＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３は、それぞれ、複数のメモリチップＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３の間に配置される導電性部材（チップ間接続部材７）を介して電気的に接続される。言い換えれば、半導体装置１では、ロジックチップＬＣとメモリチップＭＣ０の間の伝送経路には、配線基板２や図示しないワイヤ（ボンディングワイヤ）が含まれない。また、半導体装置１では、複数のメモリチップＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３間の伝送経路に、配線基板２や図示しないワイヤ（ボンディングワイヤ）が含まれない。
【００５１】
本実施の形態では、複数の半導体チップ３同士を、ワイヤを介さずに直接的に接続する方法として、図８に示すように、半導体チップ３を厚さ方向に貫通する貫通電極３ｔｓｖを形成し、この貫通電極３ｔｓｖを介して積層された半導体チップ３同士を接続する技術を適用している。例えば、配線基板２上に積層される複数の半導体チップ３のうち、ロジックチップＬＣ、メモリチップＭＣ０、ＭＣ１、ＭＣ２のそれぞれは、表面３ａに形成された複数の表面電極（電極、パッド、主面電極）３ａｐ、および裏面３ｂに形成された複数の裏面電極（電極、パッド）３ｂｐを有している。また、ロジックチップＬＣ、メモリチップＭＣ０、ＭＣ１、ＭＣ２のそれぞれは、表面３ａおよび裏面３ｂのうちの一方から他方に向かって貫通するように形成され、かつ、複数の表面電極３ａｐと複数の裏面電極３ｂｐを電気的に接続する複数の貫通電極３ｔｓｖを有している。
【００５２】
半導体チップ３が備える各種回路（半導体素子およびこれに接続される配線）は、半導体チップ３の表面３ａ側に形成される。詳しくは、半導体チップ３は、例えばシリコン（Ｓｉ）からなる半導体基板（図示は省略）を備え、半導体基板の主面（素子形成面）に、例えばトランジスタなどの複数の半導体素子（図示は省略）が形成される。半導体基板の主面上（表面３ａ側）には、複数の配線と複数の配線間を絶縁する絶縁膜を備える配線層（図示は省略）が積層される。配線層の複数の配線は複数の半導体素子とそれぞれ電気的に接続されて、回路を構成する。半導体チップ３の表面３ａ（図７参照）に形成される複数の表面電極３ａｐは、半導体基板と表面３ａの間に設けられている配線層を介して半導体素子と電気的に接続され、回路の一部を構成する。
【００５３】
したがって、図８に示すように、半導体チップ３を厚さ方向に貫通する貫通電極３ｔｓｖを形成し、貫通電極３ｔｓｖを介して表面電極３ａｐと裏面電極３ｂｐを電気的に接続することで、裏面電極３ｂｐと表面３ａ側に形成された半導体チップ３の回路を電気的に接続することができる。例えば図８に示す例では、配線基板２上に積層される複数の半導体チップ３のうち、ロジックチップＬＣ、メモリチップＭＣ０、ＭＣ１、ＭＣ２は、それぞれ複数の貫通電極３ｔｓｖを有している。そして、ロジックチップＬＣ、メモリチップＭＣ０、ＭＣ１、ＭＣ２のそれぞれが有する各種回路と複数の裏面電極３ｂｐとは、複数の貫通電極３ｔｓｖを介して電気的に接続されている。
【００５４】
また、下段側の半導体チップ３の裏面電極３ｂｐと、上段側の半導体チップ３の表面電極とは、チップ間接続部材（突起電極、バンプ電極）７などの導電性部材を介して電気的に接続されている。つまり、下段側の半導体チップ３が有する回路と、上段側の半導体チップ３が有する回路とは、複数の貫通電極３ｔｓｖおよび複数のチップ間接続部材７を介して電気的に接続されている。
【００５５】
このように、本実施の形態では、半導体チップ３を厚さ方向に貫通する貫通電極３ｔｓｖおよび積層された半導体チップ３の間に配置されるチップ間接続部材７を介して、半導体チップ３が有する回路を電気的に接続することで、伝送経路から、配線基板２や図示しないワイヤ（ボンディングワイヤ）を排除することができる。この結果、積層された複数の半導体チップ３の間の伝送経路中のインピーダンス成分を低減し、高クロック化させたことによるノイズの影響を低減することができる。言い換えれば、積層された複数の半導体チップ３の間の信号伝送速度を向上させた場合でも、伝送信頼性を向上させることができる。
【００５６】
なお、図８に示す例では、最上段に搭載されるメモリチップＭＣ３は、メモリチップＭＣ２と接続されれば良いので、複数の表面電極３ａｐは形成されるが、複数の裏面電極３ｂｐおよび複数の貫通電極３ｔｓｖは形成されていない。このように、最上段に搭載されるメモリチップＭＣ３は、複数の裏面電極３ｂｐおよび複数の貫通電極３ｔｓｖを備えない構造を採用することで、メモリチップＭＣ３の製造工程を簡略化することができる。ただし、図示は省略するが、変形例としては、メモリチップＭＣ３についても、メモリチップＭＣ０、ＭＣ１、ＭＣ２と同様に、複数の裏面電極３ｂｐおよび複数の貫通電極３ｔｓｖを備えた構造にすることもできる。この場合、積層される複数のメモリチップＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３を同一の構造にすることで、製造効率を向上させることができる。
【００５７】
また、図８に示すロジックチップＬＣやメモリチップＭＣ０、ＭＣ１、ＭＣ２のように、貫通電極３ｔｓｖを備える半導体チップ３は、厚さ、すなわち、表面３ａと裏面３ｂの離間距離は薄く（小さく）することが好ましい。半導体チップ３の厚さを薄くすれば、貫通電極３ｔｓｖの伝送距離が短縮されるので、インピーダンス成分を低減できる点で好ましい。また、半導体基板の厚さ方向に開口部（貫通孔および貫通しない穴を含む）を形成する場合、孔の深さが深くなるほど加工精度が低下する。言い換えれば、半導体チップ３の厚さを薄くすれば、貫通電極３ｔｓｖを形成するための開口部の加工精度を向上させることができる。このため、複数の貫通電極３ｔｓｖの径（半導体チップ３の厚さ方向に対して直交方向の長さ、幅）を揃えることができるので、複数の伝送経路のインピーダンス成分を制御し易くなる。
【００５８】
図８に示す例では、ロジックチップＬＣの厚さは、ロジックチップＬＣ上に配置される複数のメモリチップＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３のメモリモジュールＭＣＭ（図７参照）の厚さよりも薄い。また、ロジックチップＬＣの厚さは、複数のメモリチップＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３のうち、最上段に搭載され、貫通電極３ｔｓｖが形成されていないメモリチップＭＣ３の厚さよりも薄い。例えば、ロジックチップＬＣの厚さは５０μｍ程度である。これに対し、メモリチップＭＣ３の厚さは８０μｍ〜１００μｍ程度である。また、複数のメモリチップＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３のメモリモジュールＭＣＭ（図７参照）の厚さは２６０μｍ程度である。
【００５９】
上記のように、半導体チップ３を薄型化する場合、半導体チップ３を露出させた状態では、半導体チップ３が損傷する懸念がある。本実施の形態によれば、図７に示すように、複数の半導体チップ３に封止体４を密着させて封止する。このため、封止体４は半導体チップ３の保護部材として機能し、半導体チップ３の損傷を抑制することができる。つまり、本実施の形態によれば、複数の半導体チップ３を樹脂で封止することにより、半導体装置１の信頼性（耐久性）を向上させることができる。
【００６０】
また、貫通電極３ｔｓｖを備える半導体チップ３を積層する半導体装置１の場合、伝送距離短縮の観点から、積層される半導体チップ３間の距離を小さくすることが好ましい。例えば、図８に示す例では、下段側の半導体チップ３の裏面３ｂと上段側の半導体チップ３の表面３ａとの離間距離は、５μｍ〜２０μｍ程度である。また、ロジックチップＬＣの表面３ａと配線基板２の上面２ａの間隔は例えば１０μｍ〜２０μｍ程度である。このように、貫通電極３ｔｓｖを備える半導体チップ３を積層する半導体装置１では、半導体チップ３の厚さおよび離間距離を小さくすることで、伝送距離の短縮を図ることが好ましい。
【００６１】
＜半導体チップ接続部の詳細＞
次に、図８に示す半導体チップ３同士を電気的に接続する接続部の詳細構造について説明する。図９は、図８に示す半導体チップ間を電気的に接続する接続部の構造を示す拡大断面図である。また、図１０は、図９に示す複数の電極と、半田材との平面的な位置関係を示すため、半導体チップが備える多数の電極のうちの一部を拡大して示す説明図である。図１０では、隣り合う半田材同士が接触している構造と隣り合う半田材同士が離間している構造とが混在している状態を示すため、表面電極または裏面電極と、半田材とを重ね合わせた状態で示している。また、図１０では、複数の電極のそれぞれに流れる信号電流の種類を明示する、円形を成す電極の中央に、下線を付して流れる信号種類を示している。例えば、下線付きでＤＱ１、ＤＱ２、ＤＱ３、ＤＱ４、またはＤＱ５と記載される表面電極ＡＰ２、裏面電極ＢＰ２には、図３を用いて説明したデータ信号ＤＱが流れる。また、下線付きでＣＫＥと記載される表面電極ＡＰ１、裏面電極ＢＰ１には、図３を用いて説明したクロックイネーブル信号ＣＫＥが流れる。
【００６２】
図９に示す例では、表面電極３ａｐと裏面電極３ｂｐとは、金属柱ＣＰＬ、金属柱ＣＰＬの先端面に形成された金属膜ＴＭＦ、および金属膜ＴＭＦと裏面電極３ｂｐに接合された半田材ＳＤＢから成るチップ間接続部材７を介して電気的に接続されている。なお、図９では、上段側の半導体チップ３の表面電極３ａｐと下段側の半導体チップ３の裏面電極３ｂｐとを電気的に接続する接続部分（チップ間接続部材７）の構造の一例を示しているが、チップ間接続部材７の構造には種々の変形例がある。
【００６３】
表面電極３ａｐは半導体チップ３の表面３ａ側に形成された金属膜であって、例えば、アルミニウム（Ａｌ）を主体とする金属材料（アルミニウムの他、銅や珪素などの元素が含まれる場合もある）から成る。半導体チップ３の表面３ａは、例えば、窒化珪素（ＳｉＮ）である絶縁膜（保護膜、パッシベーション膜）ＰＦに覆われ、表面電極３ａｐの一部は、絶縁膜ＰＦに形成された開口部において、露出している。
【００６４】
また、金属柱ＣＰＬは、表面電極３ａｐに接合される柱形状の金属部材であって、例えば銅（Ｃｕ）から成る。銅からなる柱状の金属部材はＣｕピラーと呼ばれる。金属柱ＣＰＬを構成する銅は、半田材ＳＤＢよりも融点が高いので、積層される半導体チップ３同士を電気的に接続するリフロー工程において、金属柱ＣＰＬは溶融しない。したがって、積層される半導体チップ３の離間距離を制御し易くなる。また、金属柱ＣＰＬを構成する銅は、半田材ＳＤＢを構成する半田よりも電気伝導率が大きい。このため、表面電極３ａｐと裏面電極３ｂｐとの間に金属柱ＣＰＬを介在させることにより、半田材ＳＤＢの量を低減できれば、伝送経路中のインピーダンスを低減できる。
【００６５】
また、金属柱ＣＰＬの先端面（表面電極３ａｐとの接合面の反対側に位置する面）に形成される金属膜ＴＭＦは、例えばニッケル（Ｎｉ）から成る金属膜である。半田材ＳＤＢとの接合面に、金属膜ＴＭＦを形成することにより、半田材ＳＤＢの濡れ性を向上させることができる。また、金属柱ＣＰＬの半田材ＳＤＢとの接続部分を、ニッケルなどの金属膜ＴＭＦで覆うことにより、接続面の酸化を抑制できる。
【００６６】
また、半田材ＳＤＢは、リフロー処理（加熱処理）を施すことにより溶融し、金属同士を接続する接続部材である。半田材料には種々の変形例があるが、本実施の形態では、半田材ＳＤＢは、鉛（Ｐｂ）を実質的に含まない、所謂、鉛フリー半田から成る。鉛フリー半田と呼ばれる半田材料は、例えば錫（Ｓｎ）のみ、錫−ビスマス（Ｓｎ−Ｂｉ）、または錫−銀−銅（Ｓｎ−Ａｇ−Ｃｕ）などである。ここで、鉛フリー半田とは、鉛（Ｐｂ）の含有量が０．１ｗｔ％以下のものを意味し、この含有量は、ＲｏＨｓ（Restriction of Hazardous Substances）指令の基準として定められている。
【００６７】
また、裏面電極３ｂｐは、半導体チップ３の裏面３ｂ側に形成された金属膜であって、図９に示す例では、銅から成り、貫通電極３ｔｓｖと一体に形成されている。
【００６８】
ここで、図９に示すように本実施の形態では、複数のチップ間接続部材７のうち、一部のチップ間接続部材７は、隣り合って配置されるチップ間接続部材７の半田材ＳＤＢ２同士が接触し、一体化している。このように隣り合う半田材ＳＤＢ２を接触させる理由について以下で説明する。
【００６９】
上記したように、本実施の形態では、バス幅拡大法、クロック数増加法を組み合わせて適用することにより、信号伝送速度の高速化を図っている。このため、積層配置される半導体チップ３同士を、チップ間接続部材７を介して電気的に接続することで、伝送距離を低減し、インピーダンスを低下させている。しかし、複数の半導体チップ３間の通信品質を安定化させる観点からは、単にインピーダンスの絶対値を低下させるのみでなく、複数の伝送経路間のインピーダンスのばらつきを考慮する必要があることが判った。
【００７０】
チップ間接続部材７のように体積が小さい部材で伝送経路を構成する場合、製造上の加工精度などに由来するチップ間接続部材７の形状や体積のばらつきが、複数の伝送経路間のインピーダンスのばらつきに与える影響が大きくなる。
【００７１】
特に、信号伝送経路の動作周波数を大きくすると、パルス幅を短くする必要があるので、所謂、表皮効果と呼ばれる現象を考慮する必要がある。表皮効果は、以下の原理で発生する現象である。すなわち、導体中を電荷が移動すると、電荷の移動に起因して発生する磁界の影響により、導体中に逆起電力が発生する。また、パルス幅が短くなると、導体中における上記逆起電力の分布が不均一になる。この結果、導体の表面の電流密度が導体の中心部と比較して相対的に高くなる。つまり、信号のパルス幅が短くなると、電流が流れる経路が導体の表面に集中する。言い換えれば、信号電流の周波数が大きくなると、電流が流れる経路が導体の表面に集中する。表皮効果を考慮すると、チップ間接続部材７のうち、信号電流が主として流れる部分の体積はチップ間接続部材７全体の体積よりもさらに小さくなるので、チップ間接続部材７の形状や体積のばらつきが、複数の伝送経路間のインピーダンスのばらつきに与える影響が特に大きくなる。
【００７２】
また、チップ間接続部材７のうち、相対的に電気伝導率が小さい金属材料から成る半田材ＳＤＢは、金属柱ＣＰＬや金属膜ＴＭＦと比較して、インピーダンスのばらつきに与える影響が大きい。
【００７３】
そこで、本実施の形態では、図９および図１０に示すように、隣り合って配置されるチップ間接続部材７のうちの一部では、半田材ＳＤＢ２同士が接触し、一体化している。言い換えれば、複数のチップ間接続部材７には、隣のチップ間接続部材７とは分離されているチップ間接続部材７１と、隣り合うチップ間接続部材７同士が接触しているチップ間接続部材７２と、が含まれる。図１０に示すように、隣同士で一体化している半田材ＳＤＢ２の表面積は、隣の半田材ＳＤＢと接触していない半田材ＳＤＢ１の表面積と比較して大きくなる。このため、加工精度などの影響により、複数の半田材ＳＤＢ２の形状や体積にばらつきが生じた場合でも、複数の半田材ＳＤＢ２を経由する複数の伝送経路のインピーダンスのばらつきに与える影響を低減することができる。以下、図９および図１０に示す半田材ＳＤＢ２のように、隣り合って配置されるチップ間接続部材７のうちの少なくとも一部が接触し、一体化した構造のことを隣接半田材一体化構造と記載する。一方、図９および図１０に示す半田材ＳＤＢ１のように、隣り合って配置されるチップ間接続部材７がそれぞれ分離して形成された構造のことを半田材分離構造と記載する。
【００７４】
また、図９および図１０に示すように、本実施の形態では、複数の裏面電極３ｂｐのうち、一体化された半田材ＳＤＢ２に接続される裏面電極ＢＰ２間の距離ＳＬ１は、半田材ＳＤＢ１に接続される裏面電極ＢＰ１と裏面電極ＢＰ２の距離ＳＬ２よりも小さい。また、図１０に示すように、一体化された半田材ＳＤＢ２に接続される裏面電極ＢＰ２間の距離ＳＬ１は、互いに異なる信号が流れる裏面電極ＢＰ２間の距離ＳＬ３や、裏面電極ＢＰ１間の距離ＳＬ４よりも小さい。
【００７５】
また、図９に示すように本実施の形態では、上段側の半導体チップ３の複数の表面電極３ａｐは下段側の半導体チップ３の複数の裏面電極３ｂｐとそれぞれ対向するように配置されている。したがって、上記した裏面電極ＢＰ１、ＢＰ２の位置関係は表面電極ＡＰ１、ＡＰ２も同様である。すなわち、複数の表面電極３ａｐのうち、一体化された半田材ＳＤＢ２に接続される表面電極ＡＰ２間の距離ＳＬ１は、半田材ＳＤＢ１に接続される表面電極ＡＰ１と表面電極ＡＰ２の距離ＳＬ２よりも小さい。また、図１０に示すように、一体化された半田材ＳＤＢ２に接続される表面電極ＡＰ２間の距離ＳＬ１は、互いに異なる信号が流れる表面電極ＡＰ２間の距離ＳＬ３や、表面電極ＡＰ１間の距離ＳＬ４よりも小さい。
【００７６】
例えば図１０に示す例では、距離ＳＬ１は８μｍ程度であるのに対し、距離ＳＬ２、距離ＳＬ３はそれぞれ４０μｍ程度、距離ＳＬ４は２０μｍ程度になっている。半導体チップ３（図９参照）を積層する工程では、半田材ＳＤＢを溶融させることにより接合する。この時、隣り合う電極間の距離が小さければ、隣り合う半田材ＳＤＢ同士が接触し、一体化し易くなる。つまり、隣り合う表面電極ＡＰ２同士および裏面電極ＢＰ２同士の離間距離ＳＬ１を小さくすれば、半田材ＳＤＢ２が接触し一体化し易くなる。一方、異なる信号電流が流れる電極間の距離は、短絡防止の観点から半田材ＳＤＢが接触しない程度に離しておく必要がある。したがって、本実施の形態では、図１０に示すように、距離ＳＬ１が距離ＳＬ２、距離ＳＬ３、および距離ＳＬ４のそれぞれよりも小さくなっている。
【００７７】
また、図９に示す例では、上段側の半導体チップ３の表面電極３ａｐと裏面電極３ｂｐの間の距離ＴＬ１は、１５μｍ〜２０μｍ程度である。つまり、図９に示す例では、距離ＳＬ１が距離ＴＬ１よりも小さくなる程度まで、隣り合う電極間を近づけて配置している。これにより、半田材ＳＤＢ２を一体化させ易くしている。ただし、図９に示す例では、表面電極３ａｐと裏面電極３ｂｐとの間に金属柱ＣＰＬが介在するので、距離ＴＬ１よりも距離ＳＬ１が小さくなっている。しかし、チップ間接続部材７の構造は、図９に示す以外にも種々の変形例がある。したがって、チップ間接続部材７の構造によっては、距離ＴＬ１の方が距離ＳＬ１よりも小さくなる場合もある。
【００７８】
ところで、単にインピーダンスのばらつきを低減する観点からは、全ての伝送経路について、半田材ＳＤＢ２のように、上記した隣接半田材一体化構造にすることも考えられる。しかし、全ての伝送経路に適用した場合には、平面視における電極配置スペースが増大し、パッケージが大型化してしまう。そこで、本実施の形態では、隣り合う半田材ＳＤＢ同士が接触する、隣接半田材一体化構造を適用する優先順位を付けて、一部には隣接半田材一体化構造を適用し、他の一部には、上記した半田材分離構造（図９および図１０に示す半田材ＳＤＢ１のような構造）を適用している。
【００７９】
詳しくは、図３に示すデータ入出力回路ＩＯＢと電気的に接続される伝送経路のうち、データ信号ＤＱを伝送する経路およびデータマスク信号ＤＭを伝送する経路には、上記隣接半田材一体化構造を適用している。なお、図１０では、例示的にデータ信号ＤＱの伝送経路を示しているが、データマスク信号ＤＭの伝送経路も、図１０に示す半田材ＳＤＢ２と同様な構造を成す。データ信号ＤＱを伝送する経路およびデータマスク信号ＤＭを伝送する経路は、図３４に示すデータの入出力の形式のそれぞれにおいて、クロック信号ＣＫに対するパルス幅の比率が、１以下になっている。また、データ信号ＤＱを伝送する経路を伝送する経路は、動作周波数が最大（例えば４００ＭＨｚ）である。したがって、上記した表皮効果が相対的に発生し易い。したがって、隣接半田材一体化構造を適用することにより、インピーダンスのばらつきを抑制する効果が特に大きい。
【００８０】
また、図３に示すクロック発振回路ＣＫＧに接続される伝送経路のうち、クロック信号ＣＫを伝送する経路は、図９および図１０に示す上記隣接半田材一体化構造を適用している。図１０は、多数の電極の一部を拡大した図なので、図３に示すクロック信号ＣＫの伝送経路は図示されていないが、クロック信号ＣＫの伝送経路も、図１０に示す半田材ＳＤＢ２と同様な構造を成す。クロック信号ＣＫのパルス幅は、他の信号のパルス幅との比較対象になっているので図３４に示すように、パルス幅の比例関数（基準値に対する比率）は１である。また、クロック信号ＣＫを伝送する経路は、データ信号ＤＱを伝送する経路の次に周波数が大きい（例えば２００ＭＨｚ）。したがって、隣接半田材一体化構造を適用することにより、インピーダンスのばらつきを抑制する効果が得られ易い。
【００８１】
本実施の形態では、上記した伝送経路以外の伝送経路、例えば、コマンド制御回路ＣＭＤＣに接続される伝送経路や、アドレスバッファ回路ＡＢＦに接続される伝送経路、あるいはクロックイネーブル信号ＣＫＥを伝送する経路には、上記した半田材分離構造を適用している。また、信号伝送経路以外では、図３に示すメモリ回路ＤＲＡＭを駆動するための電源制御回路ＰＳＭに接続され、電源電位や基準電位を供給する伝送経路も、上記した半田材分離構造を適用している。すなわち、隣り合う半田材ＳＤＢ同士が接触していない。図１０は、多数の電極の一部を拡大した図なので、上記した伝送経路のうち、チップセレクト信号ＣＳ、クロックイネーブル信号ＣＫＥ、およびデータ用基準電位ＶｓｓＱを例示的に示している。したがって、以下で説明するデータ信号ＤＱ、データマスク信号ＤＭ、およびクロック信号ＣＫ以外の伝送経路、言い換えれば、本実施の形態において半田材分離構造が適用される伝送経路には、以下の経路が含まれる。すなわち、本実施の形態において、半田材分離構造が適用される伝送経路には、図２に示すクロックイネーブル信号ＣＫＥ、チップセレクト信号ＣＳ、ロウアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥ、アドレス信号Ａ０〜Ａ１３、バンクアドレス信号ＢＡ、およびリセット信号ＲＳＴの伝送経路が含まれる。また、本実施の形態では、データストローブ信号ＤＱＳの信号伝送経路にも、半田材分離構造が適用されている。
【００８２】
データ信号ＤＱ、データマスク信号ＤＭ、およびクロック信号ＣＫ以外の伝送経路は、データ信号ＤＱを伝送する経路、データマスク信号ＤＭを伝送する経路、およびクロック信号ＣＫを伝送する経路と比較してパルス幅が長い。また、データ信号ＤＱ、データマスク信号ＤＭ、およびクロック信号ＣＫ以外の伝送経路は、データ信号ＤＱを伝送する経路と比較して周波数が小さい（例えば１００ＭＨｚ以下）。したがって、本実施の形態では、相対的にパルス幅が長い伝送経路には、半田材分離構造を適用することで、平面視における電極配置スペースの省スペース化を図っている。
【００８３】
次に、積み重ねられた複数の半導体チップ３それぞれの平面視における電極のレイアウトについて説明する。図１１は、図７に示すメモリチップの表面側を示す平面図、図１２は、図１１に示すメモリチップの裏面側を示す平面図である。また、図１３は、図７に示すロジックチップの表面側を示す平面図、図１４は、図１３に示すロジックチップの裏面側を示す平面図である。なお、図１１〜図１４では、見易さのため、電極数を少なくして示しているが、電極（表面電極３ａｐ、裏面電極３ｂｐ、貫通電極３ｔｓｖ）の数は、図１１〜図１４に示す態様には限定されない。また、図１２では、メモリチップＭＣ０、ＭＣ１、ＭＣ２の裏面図を示すが、裏面電極３ｂｐが形成されないメモリチップＭＣ３（図７参照）の裏面の構造は、図６に示されているので、図示は省略する。
【００８４】
図１１に示すように、メモリチップＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３の表面３ａ側（詳しくは、半導体基板の主面上）には、複数のメモリマットＭＭが配列されている。メモリマットＭＭは、図３を用いて説明した複数のメモリセルＭＣＡがアレイ状に配列されたメモリ回路形成領域であって、図１１に示す例では、上記した４チャンネルに対応した四つのメモリマットＭＭが形成されている。
【００８５】
ここで、図１１に示すように、メモリチップＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３が備える複数の表面電極３ａｐは、表面３ａにおいて中央部に集約して配置されている。図１１に示すように、メモリチップＭＣが有する複数の表面電極３ａｐを表面３ａの中央部に集約して配置すれば、表面電極群が配置された領域を囲むように、４チャネル分のメモリマットＭＭを配置することができる。この場合、各メモリマットＭＭから表面電極３ａｐまでの距離を均等化することができる。つまり、図１１のように複数の表面電極３ａｐのそれぞれを表面３ａの中央に寄せて配置すれば、複数のチャネルそれぞれの伝送距離を等長化することができる。したがって、チャネル毎の伝送速度の誤差を低減することができる点で好ましい。
【００８６】
また、図８に示すように、メモリチップＭＣ０、ＭＣ１、ＭＣ２の複数の表面電極３ａｐとメモリチップＭＣ０、ＭＣ１、ＭＣ２の複数の裏面電極３ｂｐは、それぞれが厚さ方向に重なる位置に配置され、複数の貫通電極３ｔｓｖを介して電気的に接続されている。したがって、図１２に示すように、メモリチップＭＣ０、ＭＣ１、ＭＣ２が備える複数の裏面電極３ｂｐは、裏面３ｂにおいて中央部に集約して配置されている。これにより、メモリチップＭＣ０、ＭＣ１、ＭＣ２を貫通する伝送経路の距離を最短にすることができる。
【００８７】
また、図８に示すように、ロジックチップＬＣの複数の裏面電極３ｂｐとメモリチップＭＣ０の複数の表面電極３ａｐとは、それぞれが厚さ方向に重なる位置に配置され、チップ間接続部材７を介して電気的に接続されている。したがって、図１４に示すように、ロジックチップＬＣが備える複数の裏面電極３ｂｐは、裏面３ｂにおいて中央部に集約して配置されている。これにより、メモリチップＭＣ０とロジックチップＬＣとを接続する伝送経路の距離を最短にすることができる。
【００８８】
また、図１３に示すように、ロジックチップＬＣが備える複数の表面電極３ａｐのうちの一部（複数の表面電極３ａｐ１）は、表面３ａにおいて中央部に配置されている。また、ロジックチップＬＣが備える複数の表面電極３ａｐのうちの他の一部（複数の表面電極３ａｐ２）は、表面３ａの周縁部に表面３ａの辺（側面３ｃ）に沿って配置されている。図１３に示す複数の表面電極３ａｐのうち、表面３ａの中央部に配置される複数の表面電極３ａｐ１は、図８に示す貫通電極３ｔｓｖを介して裏面電極３ｂｐと電気的に接続されている。つまり複数の表面電極３ａｐ１は、内部インタフェース用の電極である。
【００８９】
また、ロジックチップＬＣの平面サイズは、メモリチップＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３の平面サイズよりも小さい。また、図６に示すように半導体装置１では、平面視において、ロジックチップＬＣの裏面３ｂの中央部（中央領域）がメモリチップＭＣ３の中心部（中央領域）と重なるように配置されている。つまり、平面視において、メモリチップＭＣ３の四つの側面３ｃは、ロジックチップＬＣの四つの側面３ｃよりも外側に配置される。言い換えれば、複数の半導体チップ３は、メモリチップＭＣ３の四つの側面３ｃが、ロジックチップＬＣの四つの側面３ｃと配線基板２の四つの側面２ｃの間に位置するように、配線基板２上に積層して搭載される。また、図７に示すメモリチップＭＣ０、ＭＣ１、ＭＣ２は平面視において、メモリチップＭＣ３と重なる位置（同じ位置）に配置される。
【００９０】
このため、平面視において、メモリチップＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３の周縁部（表面３ａおよび裏面３ｂの周縁部）は、ロジックチップＬＣの外側の周辺領域と重なる位置に配置される。言い換えれば、メモリチップＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３の周縁部と配線基板２の間には、ロジックチップＬＣが存在しない（例えば図７を参照）。
【００９１】
そこで、図８に示す各半導体チップ３の、内部インタフェース用の表面電極３ａｐと裏面電極３ｂｐを厚さ方向に重なる位置に配置するためには、少なくとも内部インタフェース用の表面電極３ａｐと裏面電極３ｂｐは、ロジックチップＬＣと厚さ方向に重なる位置に配置することが好ましい。また、ロジックチップＬＣの周縁部には、図１３に示すように、外部インタフェース用の複数の表面電極３ａｐ２が配置される。したがって、ロジックチップＬＣの表面３ａにおいて、内部インタフェース用の複数の表面電極３ａｐ１は、表面３ａの中央部に集約して配置することが好ましい。
【００９２】
また、図１３に示す複数の表面電極３ａｐのうち、表面３ａの周縁部に配置される複数の表面電極３ａｐ２は、図７に示す配線基板２を介して図示しない外部機器と電気的に接続されている。詳しくは、表面電極３ａｐ２は、バンプ（電極、外部端子）８を介してボンディングリード２ｆ（図７参照）と電気的に接合されている。つまり複数の表面電極３ａｐ２は、外部インタフェース用の電極である。ロジックチップＬＣと配線基板２（図８参照）を電気的に接続するバンプ８は、例えば柱状（例えば円柱形）に形成した銅（Ｃｕ）を主成分とする部材の先端に、ニッケル（Ｎｉ）膜、半田膜（半田材）を積層した金属部材であって、先端の半田膜を裏面電極３ｂｐに接合させることで、電気的に接続される。
【００９３】
ところで、図１３に示すロジックチップＬＣの表面３ａの中央部に集約される表面電極３ａｐ１を内部インタフェース専用の電極として利用する場合には、表面電極３ａｐ１を図８に示す配線基板２と電気的に接続しなくても機能させることができる。しかし、図８に示すように、表面電極３ａｐ１の一部を配線基板２のボンディングリード２ｆと電気的に接続した場合には、表面電極３ａｐ１の一部を外部インタフェース用の電極として利用できる点で好ましい。
【００９４】
例えば、メモリチップＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３には図３に示すメモリ回路ＤＲＡＭを駆動するための電源制御回路ＰＳＭが形成されるが、この電源制御回路ＰＳＭに電源電位（第１電位）や基準電位（第１電位と異なる第２電位、例えば接地電位）を供給する端子として、図１３に示す表面電極３ａｐ１の一部を利用することが考えられる。言い換えれば、図１３に示す例では、ロジックチップＬＣの表面３ａの中央部に配置される複数の表面電極３ａｐ１には、例えば電源電位が供給される第１電位電極と、第１電位とは異なる第２電位（例えば接地電位）が供給される第２電位電極が含まれる。
【００９５】
信号伝送速度を向上させる場合、瞬間的な電圧降下などによる動作の不安定化を抑制する観点から、電源の供給源と電源を消費する回路間の伝送距離を短くすることが好ましい。そこで、ロジックチップＬＣの表面電極３ａｐ１の一部を配線基板２と電気的に接続し、第１電位（例えば電源電位）や第２電位（例えば接地電位）を供給すれば、電源を消費する回路が形成されたメモリチップＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３の駆動回路までの距離を短縮できる点で好ましい。また、第１電位が供給される第１電位電極と、第１電位とは異なる第２電位が供給される第２電位電極は、図８に示すように表面電極３ａｐと裏面電極３ｂｐが厚さ方向に重なるように配置され、かつ貫通電極３ｔｓｖを介して電気的に接続されていることが好ましい。
【００９６】
＜半導体装置の製造方法＞
次に、図１〜図８を用いて説明した半導体装置１の製造工程について説明する。半導体装置１は、図１５に示すフローに沿って製造される。図１５は、図１〜図８を用いて説明した半導体装置の製造工程の概要を示す説明図である。
【００９７】
＜基板準備工程＞
まず、図１５に示す基板準備工程では、図１６に示す配線基板２０を準備する。図１６は、図１５に示す基板準備工程で準備する配線基板の全体構造を示す平面図である。
【００９８】
図１６に示すように、本工程で準備する配線基板２０は、枠部（外枠）２０ｂの内側に複数のデバイス形成部２０ａを備えている。詳しくは、複数（図１６では２７個）のデバイス形成部２０ａが行列状に配置されている。複数のデバイス形成部２０ａは、それぞれが、図４〜図８に示す配線基板２に相当する。配線基板２０は、複数のデバイス形成部２０ａと、各デバイス形成部２０ａの間にダイシングライン（ダイシング領域）２０ｃを有する、所謂、多数個取り基板である。このように、複数のデバイス形成部２０ａを備える多数個取り基板を用いることで、製造効率を向上させることができる。また、各デバイス形成部２０ａには、図７を用いて説明した配線基板２の構成部材がそれぞれ形成されている。
【００９９】
＜第１接着材配置工程＞
次に、図１５に示す第１接着材配置工程では、図１７および図１８に示すように、配線基板２０の上面２ａのチップ搭載領域２ｐ１上に接着材ＮＣＬ１を配置する。図１７は、図１６に示す配線基板の複数のデバイス形成部のそれぞれに接着材を配置した状態を示す拡大平面図である。なお、図１７ではチップ搭載領域２ｐ１、２ｐ２、デバイス形成部２０ａ、およびダイシングライン２０ｃの位置を示すため、チップ搭載領域２ｐ１、２ｐ２、およびデバイス形成部２０ａの輪郭をそれぞれ２点鎖線で示す。しかし、チップ搭載領域２ｐ１、２ｐ２は、それぞれ、ロジックチップＬＣおよびメモリモジュールＭＣＭ（図７参照）を搭載する予定領域なので、実際に視認可能な境界線が存在する必要はない。また、デバイス形成部２０ａおよびダイシングライン２０ｃについても、実際に視認可能な境界線が存在する必要はない。なお、以下、チップ搭載領域２ｐ１、２ｐ２、デバイス形成部２０ａおよびダイシングライン２０ｃを平面図において図示する場合には、同様に実際に視認可能な境界線が存在する必要はない。
【０１００】
一般に、半導体チップをフェイスダウン実装方式（フリップチップ接続方式）で配線基板上に搭載する場合、半導体チップと配線基板を電気的に接続した後で接続部分を樹脂で封止する方式（後注入方式）が行われる。この場合、半導体チップと配線基板の隙間の近傍に配置したノズルから樹脂を供給し、毛細管現象を利用して樹脂を隙間に埋め込む。
【０１０１】
一方、本実施の形態で説明する例では、後述する第１チップ搭載工程でロジックチップＬＣ（図１３参照）を配線基板２０上に搭載する前に、接着材ＮＣＬ１をチップ搭載領域２ｐ１に配置し、接着材ＮＣＬ１上からロジックチップＬＣを押し付けて配線基板２０と電気的に接続する方式（先塗布方式）で、ロジックチップＬＣを搭載する。
【０１０２】
上記した後注入方式の場合、毛細管現象を利用して樹脂を隙間に埋め込むので、一つのデバイス形成部２０ａに対する処理時間（樹脂を注入する時間）が長くなる。一方、上記した先塗布方式の場合、ロジックチップＬＣの先端（例えば、図８に示すバンプ８）とボンディングリード２ｆの接合部が接触した時点で、既に配線基板２０とロジックチップＬＣの間には、接着材ＮＣＬ１が埋め込まれている。したがって、上記した後注入方式と比較して、一つのデバイス形成部２０ａに対する処理時間を短縮し、製造効率を向上させることができる点で好ましい。
【０１０３】
ただし、本実施の形態に対する変形例としては図１５に示す第１チップ搭載工程と第１接着材配置工程の順番を前後させて、後注入方式を適用することができる。例えば、一括して形成する製品形成領域が少ない場合には、処理時間の差は小さくなるので、後注入方式を用いた場合でも、製造効率の低下を抑制できる。
【０１０４】
また、先塗布方式で使用する接着材ＮＣＬ１は、上記したように、絶縁性（非導電性）の材料（例えば樹脂材料）から成る。
【０１０５】
＜第１チップ準備工程＞
また、図１５に示す第１チップ準備工程では、図１３および図１４に示すロジックチップＬＣを準備する。図１８は、図８に示す貫通電極を備えた半導体チップの製造工程の概要を模式的に示す説明図である。また、図１９は図１８に続く半導体チップの製造工程の概要を模式的に示す説明図である。なお、図１８および図１９では、貫通電極３ｔｓｖおよび貫通電極３ｔｓｖと電気的に接続される裏面電極３ｂｐの製造方法を中心に説明し、貫通電極３ｔｓｖ以外の各種回路の形成工程については図示および説明を省略する。また、図１８および図１９に示す半導体チップの製造方法は、図１３および図１４に示すロジックチップＬＣの他、図１１および図１２に示すメモリチップＭＣ０、ＭＣ１、ＭＣ２の製造方法にも適用することができる。
【０１０６】
まず、ウエハ準備工程として、図１８に示すウエハ（半導体基板）ＷＨを準備する。ウエハＷＨは、例えばシリコン（Ｓｉ）から成る半導体基板であって、平面視において円形を成す。ウエハＷＨは、半導体素子形成面である表面（主面、上面）ＷＨｓおよび表面ＷＨｓの反対側の裏面（主面、下面）ＷＨｂを有する。また、ウエハＷＨの厚さは、図７に示すロジックチップＬＣやメモリチップＭＣ０、ＭＣ１、ＭＣ２の厚さよりも厚く、例えば数百μｍ程度である。
【０１０７】
次に、孔形成工程として、図８に示す貫通電極３ｔｓｖを形成するための孔（穴、開口部）３ｔｓｈを形成する。図１８に示す例では、マスク２５をウエハＷＨの表面ＷＨｓ上に配置して、エッチング処理を施すことにより孔３ｔｓｈを形成する。なお、図８に示すロジックチップＬＣやメモリチップＭＣ０、ＭＣ１、ＭＣ２の半導体素子（半導体回路素子）が構成する各種回路は、例えば本工程の後で、かつ、次の配線層形成工程の前に形成することができる。
【０１０８】
次に、孔３ｔｓｈ内に例えば銅（Ｃｕ）などの金属材料を埋め込んで貫通電極３ｔｓｖを形成する。次に、配線層形成工程として、ウエハＷＨの表面ＷＨｓ上に配線層（チップ配線層）３ｄを形成する。本工程では、図１１や図１３に示す複数の表面電極３ａｐを形成し、複数の貫通電極３ｔｓｖと複数の表面電極３ａｐをそれぞれ電気的に接続する。なお表面電極３ａｐや表面電極３ａｐと一体に形成される最上層の配線層３ｄは、例えばアルミニウム（Ａｌ）から成る金属膜で形成する。
【０１０９】
また、本工程では、図７に示すロジックチップＬＣやメモリチップＭＣ０、ＭＣ１、ＭＣ２の半導体素子と図１１および図１３に示す複数の表面電極３ａｐを、配線層３ｄを介して電気的に接続する。これにより、ロジックチップＬＣやメモリチップＭＣ０、ＭＣ１、ＭＣ２の半導体素子は配線層３ｄを介して電気的に接続される。
【０１１０】
次に、外部端子形成工程として、表面電極３ａｐ（図１１、図１３参照）上にバンプ８を形成する。本工程では、図１８に示すように、ロジックチップＬＣの表面電極３ａｐ上に導体柱８ｂを形成した後、導体柱８ｂの先端に半田材８ａを形成する。あるいは、図９に示すメモリチップＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３の場合には、表面電極３ａｐ上に図９に示す金属柱ＣＰＬ、金属膜ＴＭＦ、半田材ＳＤＢから成るチップ間接続部材７を形成する。この半田材８ａが、図８に示す半導体チップ３を配線基板２、または下層の半導体チップ３上に搭載する際の接合材として機能する。
【０１１１】
次に、図１９に示す裏面研磨工程として、ウエハＷＨの裏面ＷＨｂ（図１８参照）側を研磨し、ウエハＷＨの厚さを薄くする。これにより、図７に示す半導体チップ３の裏面３ｂが露出する。言い換えると、貫通電極３ｔｓｖはウエハＷＨを厚さ方向に貫通する。また、複数の貫通電極３ｔｓｖは、ウエハＷＨの裏面３ｂにおいてウエハＷＨから露出する。図１９に示す例において、裏面研磨工程では、ガラス板などの支持基材２６および表面ＷＨｓ側に形成されたバンプ８を保護する保護層２７によりウエハＷＨを支持した状態で、研磨治具２８を用いて研磨する。
【０１１２】
次に、裏面電極形成工程において、裏面３ｂに複数の裏面電極３ｂｐを形成し、複数の貫通電極３ｔｓｖと電気的に接続する。
【０１１３】
次に個片化工程として、ウエハＷＨをダイシングラインに沿って分割し、複数の半導体チップ３を取得する。その後、必要に応じて検査を行い、図７に示す半導体チップ３（ロジックチップＬＣやメモリチップＭＣ０、ＭＣ１、ＭＣ２）が得られる。
【０１１４】
＜第１チップ搭載工程＞
次に、図１５に示す第１チップ搭載工程では、図２０や図２１に示すように、ロジックチップＬＣを配線基板２０上に搭載する。
【０１１５】
図２０は図１７に示す配線基板のチップ搭載領域上にロジックチップを搭載した状態を示す拡大平面図である。また、図２１は、図２０のＡ−Ａ線に沿った拡大断面図である。
【０１１６】
本工程では、図２１に示すように、ロジックチップＬＣの表面３ａが配線基板２０の上面２ａと対向するように、所謂フェイスダウン実装方式（フリップチップ接続方式）によりロジックチップＬＣを搭載する。また、本工程によりロジックチップＬＣと配線基板２０は電気的に接続される。詳しくは、ロジックチップＬＣの表面３ａに形成された複数の表面電極３ａｐと配線基板２０の上面２ａに形成された複数のボンディングリード２ｆは、バンプ８（図１８に示す導体柱８ｂおよび半田材８ａ）を介して電気的に接続される。
【０１１７】
本工程では、まず、配線基板２０のチップ搭載領域２ｐ１上にロジックチップＬＣ（半導体チップ３）を配置する。ロジックチップＬＣの表面３ａ側にはバンプ８が形成されている。一方、配線基板２０の上面２ａに形成されたボンディングリード２ｆの接合部には、図８に示すバンプ８と電気的に接続するための接合材である半田層（図示は省略）が形成されている。
【０１１８】
次に、図示しない加熱治具をロジックチップＬＣの裏面３ｂ側に押し当て、配線基板２０に向かってロジックチップＬＣを押し付ける。接着材ＮＣＬ１に対して加熱処理を行う前であれば、接着材ＮＣＬ１は柔らかいので、加熱治具によりロジックチップＬＣを押し込むと、ロジックチップＬＣの表面３ａに形成された複数のバンプ８の先端は、ボンディングリード２ｆのボンディング領域（詳しくは図示しない半田層）と接触する。
【０１１９】
次に、図示しない加熱治具にロジックチップＬＣが押し付けられた状態で、加熱治具によりロジックチップＬＣおよび接着材ＮＣＬ１を加熱する。ロジックチップＬＣと配線基板２０の接合部では、半田材８ａ（図１８参照）およびボンディングリード２ｆ上の図示しない半田層がそれぞれ溶融し、一体化する。これにより、図８に示すように、バンプ８とボンディングリード２ｆとは電気的に接続される。
【０１２０】
また、接着材ＮＣＬ１を加熱することで、接着材ＮＣＬ１は硬化する。これにより、ロジックチップＬＣの一部が埋め込まれた状態で硬化した接着材ＮＣＬ１が得られる。また、ロジックチップＬＣの裏面電極３ｂｐは、硬化した接着材ＮＣＬ１から露出する。
【０１２１】
＜第２接着材配置工程＞
次に、図１５に示す第２接着材配置工程では、図２２に示すように、ロジックチップＬＣ（半導体チップ３）の裏面３ｂ上に、接着材ＮＣＬ２を配置する。図２２は図１８に示す半導体チップの裏面およびその周囲に接着材を配置した状態を示す拡大平面図、図２３は図２２のＡ−Ａ線に沿った拡大断面図である。
【０１２２】
図８に示すように、本実施の形態の半導体装置１は、積層される複数の半導体チップ３の内、最下段（例えば第１段目）に搭載されるロジックチップＬＣ、および下段から数えて第２段目に搭載されるメモリチップＭＣ０は、いずれもフェイスダウン実装方式（フリップチップ接続方式）で搭載される。このため、上記した第１接着材配置工程で説明したように、一つのデバイス形成部２０ａ（図２２、図２３参照）に対する処理時間を短縮し、製造効率を向上させることができる点で、上記した先塗布方式を適用することが好ましい。
【０１２３】
また、先塗布方式で使用する接着材ＮＣＬ２は、上記したように、絶縁性（非導電性）の材料（例えば樹脂材料）から成る。また、接着材ＮＣＬ２はエネルギーを加えることで硬さ（硬度）が硬くなる（高くなる）樹脂材料で構成され、本実施の形態では、例えば熱硬化性樹脂を含んでいる。また、硬化前の接着材ＮＣＬ２は図１８に示す導体柱８ｂよりも柔らかく、ロジックチップＬＣを押し付けることにより変形させられる。
【０１２４】
また、硬化前の接着材ＮＣＬ２は、ハンドリング方法の違いから、ＮＣＰと呼ばれるペースト状の樹脂（絶縁材ペースト）と、ＮＣＦと呼ばれる、予めフィルム状に成形された樹脂（絶縁材フィルム）に大別される。本工程で使用する接着材ＮＣＬ２としては、ＮＣＰおよびＮＣＦのいずれか一方を用いることができる。図２２および図２３に示す例では、ＮＣＰをノズル３３（図２３参照）から吐出して、ロジックチップＬＣの裏面３ｂ上に、接着材ＮＣＬ２を配置する。
【０１２５】
なお、ノズル３３からペースト状の接着材ＮＣＬ２を吐出する点に関しては、上記第１接着材配置工程で説明した、後注入方式と共通する。しかし、本実施の形態では、図７に示すメモリチップＭＣ０（メモリモジュールＭＣＭ）を搭載する前に、予め接着材ＮＣＬ２を搭載する。したがって、毛細管現象を利用して樹脂を注入する後注入方式と比較すると、接着材ＮＣＬ２の塗布速度は大幅に向上させることができる。
【０１２６】
接着材ＮＣＬ２は、図１５に示す第２チップ搭載工程でメモリチップＭＣ０（図７参照）とロジックチップＬＣ（図７参照）を接着固定する固定機能を有する。また、接着材ＮＣＬ２は、メモリチップＭＣ０とロジックチップＬＣの接合部を封止することにより保護する封止機能を有する。なお、上記封止機能には、メモリチップＭＣ０とロジックチップＬＣの接合部に伝達される応力を分散させて緩和することにより接合部を保護する、応力緩和機能が含まれる。
【０１２７】
上記封止機能を満たす観点では、メモリチップＭＣ０とロジックチップＬＣの接合部の周囲を包むように接着材ＮＣＬ２を配置すれば良いので、少なくともメモリチップＭＣ０を搭載した時に、図８に示す複数のバンプ８が接着材ＮＣＬ２に封止されていれば良い。
【０１２８】
＜第２チップ準備工程＞
また、図１５に示す第２チップ準備工程では、図７に示すメモリチップＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３のメモリモジュールＭＣＭを準備する。本実施の形態に対する変形例としては、ロジックチップＬＣ上にメモリチップＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３を順次積層することができる。しかし、本実施の形態では、メモリチップＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３を予め積層して、図２５に示すメモリモジュール（メモリチップ積層体、半導体チップ積層体）ＭＣＭを形成する実施態様について説明する。以下で説明するように、メモリチップＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３のメモリモジュールＭＣＭを形成する場合、例えば、図１５に示す第２チップ準備工程以外の工程とは別の場所で、他の工程とは独立して行うことができる。例えば、メモリモジュールＭＣＭは、購入部品として準備することも可能である。このため、図１５に示す組立工程を簡略化し、全体として製造効率を向上させることができる点で有利である。
【０１２９】
図２４は、図７に示すメモリチップの積層体の組立工程の概要を模式的に示す説明図である。また、図２５は図２４に続くメモリチップの積層体の組立工程の概要を模式的に示す説明図である。なお、図２４および図２５に示す複数のメモリチップＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３のそれぞれの製造方法は、図１８および図１９を用いて説明した半導体チップの製造方法を適用して製造することができるので、説明を省略する。
【０１３０】
まず、組立基材準備工程として、図２５に示すメモリモジュールＭＣＭを組み立てるための基材（組立基材）３４を準備する。基材３４は、複数のメモリチップＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３を積層する組立面３４ａを有し、組立面３４ａには、接着層３５が設けられている。
【０１３１】
次にチップ積層工程として、メモリチップＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３を基材３４の組立面３４ａ上に積層する。図２４に示す例では、積層される各半導体チップの裏面３ｂが基材３４の組立面３４ａと対向するように、メモリチップＭＣ３、ＭＣ２、ＭＣ１、ＭＣ０の順で、順次積層される。上段側の半導体チップ３の裏面電極３ｂｐと下段側の半導体チップ３の表面電極３ａｐは、例えばチップ間接続部材７により接合される。詳しくは、表面電極３ａｐに接合された金属柱ＣＰＬの先端部に金属膜ＴＭＦを介して接合された半田材８ａと、上段側の半導体チップ３の裏面電極３ｂｐに形成された半田材８ｃとを加熱し、一体化させることで半田材ＳＤＢを形成し、積層された複数の半導体チップ３間を電気的に接続する。
【０１３２】
本工程では、図９および図１０を用いて説明したように、積層されるメモリチップＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３を電気的に接続する複数のチップ間接続部材７のうち、隣接半田材一体化構造を適用するチップ間接続部材７２については、隣り合う半田材ＳＤＢ２同士が接触し、かつ他の半田材ＳＤＢとは分離されるように半導体チップ３間を電気的に接続する。本実施の形態では、図３に示すデータ信号ＤＱ、データストローブ信号ＤＱＳ、およびクロック信号ＣＫを伝送する複数の伝送経路のそれぞれについて、チップ間接続部材７に隣接半田材一体化構造を適用する。
【０１３３】
次に、図２５に示す積層体封止工程では、積層された複数の半導体チップ３の間に、樹脂（アンダフィル樹脂）を供給し、封止体（チップ積層体用封止体、チップ積層体用樹脂体）６を形成する。この封止体６は、上記第１接着材配置工程で説明した、後注入方式により形成される。すなわち、予め複数の半導体チップ３を積層した後、ノズル３６からアンダフィル樹脂６ａを供給し、積層された複数の半導体チップ３の間に埋め込む。アンダフィル樹脂６ａは図１５に示す封止工程で使用する封止用の樹脂よりも粘度が低く、毛細管現象を利用して複数の半導体チップ３の間に埋め込むことができる。その後、半導体チップ３の間に埋め込まれたアンダフィル樹脂６ａを硬化させて封止体６を得る。
【０１３４】
この後注入方式で封止体６を形成する方法は、所謂、トランスファモールド方式と比較して隙間の埋め込み特性に優れているため、積層された半導体チップ３の間の隙間が狭い場合に適用して有効である。また、図２５に示すようにアンダフィル樹脂６ａを埋め込む隙間が複数段に形成されている場合、複数の隙間に対して一括してアンダフィル樹脂６ａを埋め込むことができる。このため、全体としては処理時間を短縮できる。
【０１３５】
次に、組立基材除去工程では、基材３４および接着層３５を、メモリチップＭＣ３の裏面３ｂから剥離させて取り除く。基材３４と接着層３５を取り除く方法としては、例えば接着層３５に含まれる樹脂成分（例えば紫外線硬化樹脂）を硬化させる方法を適用することができる。以上の工程により、複数のメモリチップＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３が積層され、各メモリチップＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３の接続部が封止体６により封止されたメモリモジュールＭＣＭが得られる。このメモリモジュールＭＣＭは、複数の表面電極３ａｐが形成された表面３ａ（メモリチップＭＣ０の表面３ａ）および表面３ａの反対側に位置する裏面３ｂ（メモリチップＭＣ３の裏面３ｂ）を有する一つのメモリチップと見做すことができる。
【０１３６】
＜第２チップ搭載工程＞
次に、図１５に示す第２チップ搭載工程では、図２６および図２７に示すように、メモリモジュールＭＣＭをロジックチップＬＣの裏面３ｂ上に搭載する。図２６は図２２に示すロジックチップの裏面上に積層体を搭載した状態を示す拡大平面図である。また、図２７は、図２６のＡ−Ａ線に沿った拡大断面図である。
【０１３７】
本工程では、図２７に示すように、メモリモジュールＭＣＭの表面３ａ（図８に示すメモリチップＭＣ０の表面３ａ）がロジックチップＬＣの裏面３ｂと対向するように、所謂フェイスダウン実装方式（フリップチップ接続方式）によりメモリモジュールＭＣＭを搭載する。また、本工程により複数のメモリチップＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３とロジックチップＬＣは電気的に接続される。詳しくは、図８に示すように、メモリモジュールＭＣＭ（メモリチップＭＣ０）の表面３ａに形成された複数の表面電極３ａｐとロジックチップＬＣの裏面３ｂに形成された複数の裏面電極３ｂｐは、チップ間接続部材７を介して電気的に接続される。
【０１３８】
本工程では、ロジックチップＬＣの複数の裏面電極３ｂｐ（図８参照）と、メモリモジュールＭＣＭの表面３ａに形成された複数のチップ間接続部材７（図８参照）が対向配置されるように、ロジックチップＬＣとメモリモジュールＭＣＭの位置合わせを行う。
【０１３９】
次に、図示しない加熱治具をメモリモジュールＭＣＭの裏面３ｂ側に押し当て、ロジックチップＬＣに向かってメモリモジュールＭＣＭを押し付ける。この時、接着材ＮＣＬ２は柔らかい状態なので、メモリモジュールＭＣＭを押し込むと、メモリモジュールＭＣＭの表面３ａに形成された複数のチップ間接続部材７（図８参照）は、接着材ＮＣＬ２を貫通して、ロジックチップＬＣの裏面電極３ｂｐ（図８参照）と接触する。また、メモリモジュールＭＣＭとロジックチップＬＣの間に塗布された接着材ＮＣＬ２は、ロジックチップＬＣの裏面３ｂに沿って広がる。
【０１４０】
次に、図示しない加熱治具（熱源）によりメモリモジュールＭＣＭおよび接着材ＮＣＬ２を加熱する。メモリモジュールＭＣＭとロジックチップＬＣの接合部では、チップ間接続部材７の半田材８ａ（図２４参照）がそれぞれ溶融し、ロジックチップＬＣの裏面電極３ｂｐと接合される。つまり、加熱治具（熱源）によりメモリモジュールＭＣＭを加熱することで、メモリモジュールＭＣＭの複数の表面電極３ａｐ（図８参照）とロジックチップＬＣの複数の裏面電極３ｂｐ（図８参照）は、複数のチップ間接続部材７（図８参照）を介してそれぞれ電気的に接続される。また、接着材ＮＣＬ２を加熱することで、接着材ＮＣＬ２は硬化する。
【０１４１】
本工程では、図９および図１０を用いて説明したように、ロジックチップＬＣの裏面電極３ｂｐとメモリチップＭＣ０の表面電極３ａｐとを電気的に接続する複数のチップ間接続部材７のうち、隣接半田材一体化構造を適用するチップ間接続部材７２については、隣り合う半田材ＳＤＢ２同士が接触し、かつ他の半田材ＳＤＢとは分離されるように半導体チップ３間を電気的に接続する。本実施の形態では、図３に示すデータ信号ＤＱ、データストローブ信号ＤＱＳ、およびクロック信号ＣＫを伝送する複数の伝送経路のそれぞれについて、チップ間接続部材７に隣接半田材一体化構造を適用する。
【０１４２】
＜封止工程＞
次に、図１５に示す封止工程では、図２８に示すように、配線基板２０の上面２ａ、ロジックチップＬＣ、および複数のメモリチップＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３のメモリモジュールＭＣＭを樹脂で封止して、封止体４を形成する。図２８は図２７に示す配線基板上に封止体を形成し、積層された複数の半導体チップを封止した状態を示す拡大断面図である。
【０１４３】
本実施の形態では、複数のデバイス形成部２０ａ（図１６参照）を一括して封止する封止体４を形成する。このような封止体４の形成方法は、一括封止（Block Molding）方式と呼ばれ、この一括封止方式により製造された半導体パッケージをＭＡＰ（Multi Array Package）型の半導体装置と呼ぶ。一括封止方式では、各デバイス形成部２０ａの間隔を小さくすることができるので、１枚の配線基板２０における有効面積が大きくなる。つまり、１枚の配線基板２０から取得できる製品個数が増加する。このように、１枚の配線基板２０における有効面積を大きくすることで、製造工程を効率化することができる。
【０１４４】
また、本実施の形態では、図示しない成形金型内に加熱軟化させた樹脂を圧入して成形した後、樹脂を熱硬化させる、所謂、トランスファモールド方式により形成する。トランスファモールド方式により形成された封止体４は、例えば、図２８に示すメモリモジュールＭＣＭを封止する封止体６のように、液状の樹脂を硬化させたものと比較して、耐久性が高いので、保護部材として好適である。また、例えば、シリカ（二酸化珪素；ＳｉＯ２）粒子などのフィラー粒子を熱硬化性樹脂に混合することで、封止体４の機能（例えば、反り変形に対する耐性）を向上させることができる。
【０１４５】
なお、本実施の形態では、積層される複数の半導体チップ３の接合部（電気的接続部）は、接着材ＮＣＬ１、ＮＣＬ２、および封止体６により封止されている。したがって、変形例としては、封止体４を形成しない実施態様に適用することができる。この場合、本封止体工程は省略することができる。
【０１４６】
＜ボールマウント工程＞
次に、図１５に示すボールマウント工程では、図２９に示すように、配線基板２０の下面２ｂに形成された複数のランド２ｇに、外部端子になる複数の半田ボール５を接合する。図２９は、図２８に示す配線基板の複数のランド上に半田ボールを接合した状態を示す拡大断面図である。
【０１４７】
本工程では、図２９に示すように配線基板２０の上下を反転させた後、配線基板２０の下面２ｂにおいて露出する複数のランド２ｇのそれぞれの上に半田ボール５を配置した後、加熱することで複数の半田ボール５とランド２ｇを接合する。本工程により、複数の半田ボール５は、配線基板２０を介して複数の半導体チップ３（ロジックチップＬＣおよびメモリチップＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３）と電気的に接続される。ただし、本実施の形態で説明する技術は、アレイ状に半田ボール５を接合した、所謂ＢＧＡ（Ball Grid Array）型の半導体装置に限って適用させるものではない。例えば、本実施の形態に対する変形例としては、半田ボール５を形成せず、ランド２ｇを露出させた状態、あるいはランド２ｇに半田ボール５よりも薄く半田ペーストを塗布した状態で出荷する、所謂ＬＧＡ（Land Grid Array）型の半導体装置に適用することができる。ＬＧＡ型の半導体装置の場合には、ボールマウント工程は省略することができる。
【０１４８】
＜個片化工程＞
次に、図１５に示す個片化工程では、図３０に示すように、配線基板２０をデバイス形成部２０ａ毎に分割する。図３０は図２９に示す多数個取りの配線基板を個片化した状態を示す断面図である。
【０１４９】
本工程では、図３０に示すように、ダイシングライン（ダイシング領域）２０ｃに沿って配線基板２０および封止体４を切断し、個片化された複数の半導体装置１（図７参照）を取得する。切断方法は特に限定されないが、図３０に示す例では、ダイシングブレード（回転刃）４０を用いてテープ材（ダイシングテープ）４１に接着固定された配線基板２０および封止体４を、配線基板２０の下面２ｂ側から切削加工して切断する実施態様を示している。ただし、本実施の形態で説明する技術は、複数のデバイス形成部２０ａを備えた、多数個取り基板である配線基板２０を用いる場合に限って適用させるものではない。例えば、半導体装置１個分に相当する配線基板２（図７参照）の上に複数の半導体チップ３を積層した半導体装置に適用することができる。この場合、個片化工程は省略することができる。
【０１５０】
以上の各工程により、次に、図１〜図８を用いて説明した半導体装置１が得られる。その後、外観検査や電気的試験など、必要な検査、試験を行い、出荷、あるいは、図示しない実装基板に実装する。
【０１５１】
（変形例）
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１５２】
＜変形例１＞
例えば上記実施の形態では、図９を用いて説明したように、積層される半導体チップ３の間を電気的に接続するチップ間接続部材７の構造として、Ｃｕピラーなどの金属柱ＣＰＬを介在させる実施態様について説明した。しかし、変形例としては、例えば、図３１に示すように、半田材ＳＤＢと表面電極３ａｐの間に金属柱ＣＰＬ（図９参照）を配置しない構造にすることができる。すなわち、表面電極ＡＰ１に直接、半田材ＳＤＢを接続してもよい。なお、半田材ＳＤＢと表面電極３ａｐとの接続性を向上させたい場合は、図３１（図９に対する変形例を示す拡大断面図）に示すように、表面電極３ａｐの露出面に金属膜ＴＭＦを形成し、この金属膜ＴＭＦを介して半田材ＳＤＢを表面電極３ａｐに接続することが好ましい。図３１に示す例では、金属膜ＴＭＦは、ニッケル（Ｎｉ）膜、パラジウム（Ｐｄ）膜、チタニウム（Ｔｉ）膜の積層膜になっている。
【０１５３】
図３１に示す変形例の場合、図９に示すように金属柱ＣＰＬを設けないことにより、半導体チップ３間の距離をさらに近付けることができる。この場合、上段側の半導体チップ３の表面電極３ａｐと裏面電極３ｂｐの間の距離ＴＬ２は、距離ＳＬ１と同程度、あるいは僅かに小さく、例えば３μｍ〜５μｍ程度である。
【０１５４】
また、図示は省略するが、チップ間接続部材７の周辺構造には種々の変形例があり、例えば、図９や図３１に示す絶縁膜ＰＦの露出面を、さらにポリイミドなどの有機絶縁膜で覆うこともできる。
【０１５５】
＜変形例２＞
また、上記実施の形態では、図３に示す複数の伝送経路のうち、データ信号ＤＱの伝送経路、データマスク信号ＤＭの伝送経路、およびクロック信号ＣＫの伝送経路について、隣り合う半田材ＳＤＢ同士が接触する、隣接半田材一体化構造を適用し、他の伝送経路には、半田材分離構造を適用する実施態様を取り上げて説明した。しかし、隣接半田材一体化構造の適用対象となる伝送経路には上記以外に種々の変形例がある。例えば、データストローブ信号は、図３４に示すＤＤＲ方式で動作する場合には、クロック信号ＣＫに対するパルス幅の比が１以下になっている。また、データストローブ信号ＤＱＳは、入力頻度が相対的に高い。このため、データストローブ信号の周波数は、クロック信号ＣＫまたはデータ信号ＤＱの周波数と同等になる。したがって、半田材一体化構造を適用する優先順位に関しては、上記したデータ信号ＤＱ、データマスク信号ＤＭ、およびクロック信号ＣＫの伝送経路が特に高い優先順位を有し、データストローブ信号ＤＱＳの伝送経路が上記の次に高い優先順位を有する。また、例えば、１００ＭＨｚ程度の周波数であっても、インピーダンスのばらつきを低減させる必要がある場合には、例えば、コマンド制御回路ＣＭＤＣに接続される伝送経路などに隣接半田材一体化構造を適用することができる。
【０１５６】
また、信号伝送経路のノイズ影響を低減する方法として、位相の異なる信号（差動信号）が流れる一対の信号伝送経路（差動対）に信号電流を流して、一対の信号伝送経路間の電位差で信号レベルを規定する技術がある。信号伝送経路を差動化すると、信号伝送経路中のインピーダンスのばらつきによる影響を低減することができる。したがって、例えば図３に示すクロック信号ＣＫを差動信号とした場合、差動化された伝送経路については、半田材分離構造を適用することもできる。
【０１５７】
ただし、差動化された信号伝送経路であっても、上記した隣接半田材一体化構造を適用することにより、インピーダンスのばらつきによる影響をさらに低減することができる。
【０１５８】
＜変形例３＞
また、上記実施の形態では、隣接半田材一体化構造の例として、隣り合って配置される２個の半田材ＳＤＢ同士を一体化させる実施態様について説明した。しかし、変形例としては３個以上の半田材ＳＤＢ同士を一体化させても良い。一体化させる半田材ＳＤＢの数が増加する程、インピーダンスのばらつきを低減させることができる。
【０１５９】
また、３個以上の半田材ＳＤＢ同士を一体化させる場合には、例えば図３２に示す変形例のように、３個以上の半田材ＳＤＢのうちの一部を、信号伝送経路としては機能しない、ダミーの表面電極３ａｐＤおよびダミーの裏面電極３ｂｐＤに接続させることができる。ここで、ダミーの電極とは、半田材ＳＤＢを形成するための電極であって、構成材料や形状は、周囲の電極と同様に形成されるが、半導体チップ３が有する回路とは直接的には接続されていない回路である。ただし、ダミーの電極は、半田材ＳＤＢを介して、半導体チップ３が有する回路に電気的に接続される。つまり、ダミーの電極は、半導体チップ３が備える回路と、電気的には接続されているが、信号伝送経路としては機能しない（信号伝送経路には含まれない）導電性部材である。言い換えれば、ダミーの電極は、半導体チップ３が備える回路と直接的には接続されない（半田材ＳＤＢを介して間接的に接続されている場合は含む）、フローティングの導電性部材である。
【０１６０】
図３２に示す変形例のようにダミーの電極を設ける実施態様の場合、ダミーの電極の配置スペースを確保する分、半導体チップの平面サイズの小型化には不向きである。しかし、ダミーの電極を設ける場合、半導体チップ３の内部配線等を形成する必要がないので、半田材ＳＤＢの表面積を大きくし、かつ、半導体チップ３内の配線の引き回しスペースを確保できる。つまり、図３２に示す変形例は、回路設計のし易さという点では、上記実施の形態よりも好ましい。
【０１６１】
＜変形例４＞
また、上記実施の形態では、ロジックチップＬＣ上にメモリチップＭＣ０（言い換えればメモリモジュールＭＣＭ）を搭載する方法として、メモリチップＭＣ０の表面３ａとロジックチップＬＣの裏面３ｂとを対向させる、フェイスダウン実装方式の例を取り上げて説明した。しかし、変形例としては、下段側の半導体チップ３の裏面３ｂが、上段側の半導体チップ３の裏面３ｂと対向するように搭載されていても良い。この場合、下段側の半導体チップ３（例えばロジックチップＬＣ）の裏面電極３ｂｐと、上段側の半導体チップ３（例えばメモリチップＭＣ０）の裏面電極３ｂｐとを、チップ間接続部材７を介して電気的に接続する。また、メモリモジュールＭＣＭを構成するメモリチップＭＣのうち、最上段に搭載されるメモリチップＭＣ３の表面３ａがメモリモジュールＭＣＭの上面になるので、メモリチップＭＣ３の表面電極３ａは、封止体６から露出させる。
【０１６２】
＜変形例５＞
また、上記実施の形態では、上段側の半導体チップ３の表面電極３ａｐの外形サイズ（言い換えれば平面積）と下段側の半導体チップ３の裏面電極３ｂｐの外形サイズ（言い換えれば平面積）とが、同じである実施態様について説明した。しかし、変形例としては、チップ間接続部材７を介して接続される表面電極３ａｐと裏面電極３ｂｐのうち、どちらか一方の電極の外形サイズが、他方の電極の外形サイズよりも大きくても良い。例えば、図３３に示す変形例では、下段側の半導体チップ３の裏面電極３ｂｐの外形サイズ（平面積）が、上段側の半導体チップ３の表面電極３ａｐの外形サイズ（平面積）よりも大きくなっている。チップ間接続部材７を介して接続される表面電極３ａｐと裏面電極３ｂｐのそれぞれが異なる外形サイズを有していることで、複数の半導体チップ３を搭載（積層）する際に、下段側の半導体チップ３と上段側の半導体チップ３との位置を容易に合わせることができる。
【０１６３】
また、図３３に示すように、隣り合う裏面電極ＢＰ２の離間距離と、隣り合う表面電極ＡＰ２の離間距離と、が異なる場合には、上記実施の形態で説明した距離ＳＬ１と距離ＳＬ２との関係は、距離ＳＬ１が相対的に短くなる方の電極で規定される。すなわち、図３３に示す例では、隣り合う裏面電極ＢＰ２の間の距離ＳＬ１は、裏面電極ＢＰ１と裏面電極ＢＰ２の間の距離ＳＬ２よりも小さくなる。これにより、隣り合う裏面電極ＢＰ２にそれぞれ接続される半田材ＳＤＢ２は接触し易くなる。
【０１６４】
＜変形例６＞
さらに、上記実施の形態で説明した技術思想の要旨を逸脱しない範囲内において、変形例同士を組み合わせて適用することができる。
【０１６５】
その他、実施の形態に記載された内容の一部を以下に記載する。
【０１６６】
（１）以下の工程を有する半導体装置の製造方法：
（ａ）第１主面、前記第１主面に形成された複数の第１主面電極、前記第１主面とは反対側の第１裏面、および前記第１裏面に形成され、かつ前記複数の第１主面電極とそれぞれ電気的に接続された複数の第１裏面電極を有する第１半導体チップを準備する工程；
（ｂ）第２主面、前記第２主面に形成された複数の第２主面電極、および前記第２主面とは反対側の第２裏面を有する第２半導体チップを、前記第１半導体チップの前記第１裏面側に搭載し、前記第１半導体チップと前記第２半導体チップとの間に配置される複数の導電性部材を介して、前記複数の第１裏面電極と前記複数の第２主面電極をそれぞれ電気的に接続する工程；
ここで、
前記複数の第１裏面電極は、第１のパルス幅で第１信号電流が流れる第１信号用電極と、前記第１のパルス幅よりも短い第２のパルス幅で第２信号電流が流れる複数の第２信号用電極と、を有し、
前記複数の第２主面電極は、前記第１信号電流が流れる第１信号用電極と、前記第２信号電流が流れる複数の第２信号用電極と、を有し、
前記複数の導電性部材は、前記第１半導体チップの前記第１信号用電極と前記第２半導体チップの前記第１信号用電極とを繋ぐ第１導電性部材と、前記第１半導体チップの前記複数の第２信号用電極と前記第２半導体チップの前記複数の第２信号用電極とを繋ぐ複数の第２導電性部材と、を有し、
前記（ｂ）工程では、前記複数の第２導電性部材が互いに接触し、かつ、前記第１導電性部材とは分離されるように前記第１半導体チップの前記第１裏面側に前記第２半導体チップを搭載する。
【符号の説明】
【０１６７】
１  半導体装置
２  配線基板
２ａ  上面（面、チップ搭載面）
２ｂ  下面（面、実装面）
２ｃ  側面
２ｄ  配線
２ｄ１  配線
２ｄ２  ビア配線
２ｅ  絶縁層
２ｆ  ボンディングリード（端子、チップ搭載面側端子、電極）
２ｇ  ランド
２ｈ、２ｋ  絶縁膜（ソルダレジスト膜）
２ｐ１、２ｐ２  チップ搭載領域（チップ搭載部）
３  半導体チップ
３ａ  表面（主面、上面）
３ａｐ、３ａｐ１、３ａｐ２、３ａｐＤ  表面電極（電極、パッド、主面側パッド、主面電極）
３ｂ  裏面（主面、下面）
３ｂｐ、３ｂｐＤ  裏面電極（電極、パッド、裏面側パッド）
３ｃ  側面
３ｄ  配線層（チップ配線層）
３ｔｓｈ  孔（穴、開口部）
３ｔｓｖ  貫通電極
４  封止体（樹脂体）
４ａ  上面（面、表面）
４ｂ  下面（面、裏面）
４ｃ  側面
５  半田ボール（外部端子、電極、外部電極）
６  封止体（チップ積層体用封止体、チップ積層体用樹脂体）
６ａ  アンダフィル樹脂
７、７１、７２  チップ間接続部材（突起電極、バンプ電極、導電性部材）
８  バンプ（電極、外部端子、導電性部材）
８ａ、８ｃ  半田材
８ｂ  導体柱
２０  配線基板
２０ａ  デバイス形成部
２０ｂ  枠部（外枠）
２０ｃ  ダイシングライン（ダイシング領域）
２５  マスク
２６  支持基材
２７  保護層
２８  研磨治具
３３  ノズル
３４  基材（組立基材）
３４ａ  組立面
３５  接着層
３６  ノズル
４０  ダイシングブレード（回転刃）
４１  テープ材（ダイシングテープ）
Ａ０〜Ａ１３  アドレス信号
ＡＢＦ  アドレスバッファ回路
ＡＬＧ  アナログ信号
ＡＰ１  表面電極（第１回路用電極、第１信号用電極）
ＡＰ２  表面電極（第２回路用電極、第２信号用電極）
ＢＰ１  裏面電極（第１回路用電極、第１信号用電極）
ＢＰ２  裏面電極（第２回路用電極、第２信号用電極）
ＢＡ  バンクアドレス信号
ＣＡＳ  カラムアドレスストローブ信号
ＣＫ  クロック信号
ＣＫＥ  クロックイネーブル信号
ＣＫＧ  クロック発振回路
ＣＬＫ  タイミング制御系の信号
ＣＭＤＣ  コマンド制御回路
ＣＮ、ＣＮａ、ＣＮｂ、ＣＮｃ、ＣＮｄ  チャネル
ＣＰＬ  金属柱
ＣＳ  チップセレクト信号
ＤＡＴ  データ信号
ＤＭ  データマスク信号
ＤＱ  データ信号
ＤＱＳ  データストローブ信号
ＤＲＡＭ  メモリ回路（主記憶回路）
ＧＮＤ  伝送経路
ＩＯＢ  データ入出力回路
ＬＣ  ロジックチップ（半導体チップ）
ＭＣ、ＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３  メモリチップ（半導体チップ）
ＭＣＡ  メモリセル
ＭＣＭ  メモリモジュール（メモリチップ積層体、半導体チップ積層体）
ＭＭ  メモリマット
ＮＣＬ、ＮＣＬ１、ＮＣＬ２  接着材（絶縁性接着材）
ＰＦ  絶縁膜（保護膜、パッシベーション膜）
ＰＳＭ  電源制御回路
ＰＷＲ  複数の伝送経路
ＲＡＳ  ロウアドレスストローブ信号
ＲＳＴ  リセット信号（非同期リセット信号）
ＳＤＢ、ＳＤＢ１、ＳＤＢ２  半田材
ＳＧＮ  以外の信号
ＳＬ１、ＳＬ２、ＳＬ３、ＳＬ４、ＴＬ１、ＴＬ２  距離
ＴＭＦ  金属膜
Ｖｄｄ１  コア用電源電位
ＶｄｄＱ  データ用電源電位
Ｖｓｓ１  コア用基準電位
ＶｓｓＱ  データ用基準電位
ＷＥ  ライトイネーブル信号
ＷＨ  ウエハ
ＷＨｂ  裏面（主面、下面）
ＷＨｓ  表面（主面、上面）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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