(57)【要約】【課題】接続配線と回路ブロックとの間の干渉を抑制できる、半導体回路装置、発振器、電子機器及び移動体を提供すること。【解決手段】半導体回路装置１は、半導体基板３０と、半導体基板３０に配置された、アナログ回路を構成要素とする第１回路ブロック１０、デジタル回路を構成要素とする第２回路ブロック２０、接続パッドＸ１及び接続パッドＸ１と第１回路ブロック１０とを電気的に接続する接続配線４０と、を含み、接続配線４０は、平面視で、第２回路ブロック２０と重ならないように設けられている。【選択図】図２
2015090973.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に配置された、アナログ回路を構成要素とする第１回路ブロック、デジタル回路を構成要素とする第２回路ブロック、接続パッド及び前記接続パッドと前記第１回路ブロックとを電気的に接続する接続配線と、
を含み、
前記接続配線は、平面視で、前記第２回路ブロックと重ならないように設けられている、半導体回路装置。
【請求項２】
請求項１に記載の半導体回路装置において、
前記接続パッドは、平面視で、前記第１回路ブロックと前記第２回路ブロックとの間に設けられている、半導体回路装置。
【請求項３】
請求項２に記載の半導体回路装置において、
前記接続パッドの少なくとも一部は、平面視で、前記第１回路ブロックにはさまれている領域に配置されている、半導体回路装置。
【請求項４】
請求項１ないし３のいずれか１項に記載の半導体回路装置において、
前記第２回路ブロックは、記憶回路を含む、半導体回路装置。
【請求項５】
請求項１ないし４のいずれか１項に記載の半導体回路装置において、
前記第１回路ブロックは、前記接続配線と電気的に接続された発振回路を含む、半導体回路装置。
【請求項６】
請求項５に記載の半導体回路装置において、
前記接続パッドは、前記発振回路から発振信号が出力される端子と電気的に接続されている、半導体回路装置。
【請求項７】
請求項１ないし６のいずれか１項に記載の半導体回路装置において、
前記接続パッドは、振動子と電気的に接続される電極である、半導体回路装置。
【請求項８】
請求項１ないし７のいずれか１項に記載の半導体回路装置と、
振動子と、
を含む、発振器。
【請求項９】
半導体基板と、
前記半導体基板に配置された、アナログ回路を構成要素とする第１回路ブロック、デジタル回路を構成要素とする第２回路ブロック及び第１接続パッドと、
を含み、
前記第１接続パッドは、平面視で、前記第１回路ブロックと前記第２回路ブロックとの間に設けられている、半導体回路装置。
【請求項１０】
請求項９に記載の半導体回路装置において、
前記第１接続パッドの少なくとも一部は、平面視で、前記第１回路ブロックにはさまれている領域に配置されている、半導体回路装置。
【請求項１１】
請求項９又は１０に記載の半導体回路装置において、
第２接続パッドをさらに含み、
前記第２接続パッドは、平面視で、前記第１回路ブロックと前記第２回路ブロックとの
間に設けられている、半導体回路装置。
【請求項１２】
請求項９又は１０に記載の半導体回路装置において、
前記第２回路ブロックは、前記半導体基板の外周部と前記第１回路ブロックとの間であり、かつ、前記外周部と前記第１接続パッドとの間に設けられている、半導体回路装置。
【請求項１３】
請求項１２に記載の半導体回路装置において、
第２接続パッドをさらに含み、
前記第２回路ブロックは、平面視で、前記外周部と前記第２接続パッドとの間に設けられている、半導体回路装置。
【請求項１４】
請求項９ないし１３のいずれか１項に記載の半導体回路装置において、
前記第２回路ブロックは、記憶回路を含む、半導体回路装置。
【請求項１５】
請求項９ないし１４のいずれか１項に記載の半導体回路装置と、
振動子と、
を含み、
前記第１回路ブロックは、発振回路を含む、発振器。
【請求項１６】
請求項１ないし７及び９ないし１４のいずれか１項に記載の半導体回路装置、又は、請求項８及び１５のいずれか１項に記載の発振器を含む、電子機器。
【請求項１７】
請求項１ないし７及び９ないし１４のいずれか１項に記載の半導体回路装置、又は、請求項８及び１５のいずれか１項に記載の発振器を含む、移動体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路装置、発振器、電子機器及び移動体に関する。
【背景技術】
【０００２】
水晶振動子（圧電振動子）やＭＥＭＳ（Micro Electro Mechanical Systems）振動子などの振動子を用いた発振器が開発されている。発振器においては、発振回路に加えて、種々の設定情報を記憶する記憶回路を含む構成が採用されることも多い。
【０００３】
特許文献１には、アナログ回路ブロック中にあるＤＣ（直流）回路ブロックとＡＣ（交流）回路ブロックとの干渉による位相雑音等の特性劣化を改善するために、アナログ回路ブロックのＤＣ回路ブロックとＡＣ回路ブロックを離間して配置し、間にメモリー等のデジタル回路ブロックを配置する構成が開示されている。
【０００４】
特許文献２には、ＩＣチップ内のレイアウトをアナログ回路領域とデジタル回路領域とに分けることで、デジタル回路とアナログ回路との干渉によって発生するノイズの影響を低減する構成が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−５４２６９号公報
【特許文献２】特開２００３−３７１７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１では、アナログ回路内のＤＣ回路ブロックとＡＣ回路ブロックとの間の干渉を低減することはできるが、アナログ回路とデジタル回路との間の干渉によって、デジタル回路であるメモリー等の誤動作を引き起こすおそれがある。
【０００７】
特許文献２では、接続パッド、及び、接続パッドとアナログ回路領域との配線の配置が考慮されていないので、配線の配置によってはアナログ回路領域とデジタル回路領域との間の干渉が生じる場合がある。また、接続パッドの配置が考慮されていないので、１かたまりの矩形領域を大きくとることが難しくなる場合がある。その結果、例えば、デジタル回路が、一般的には矩形の領域に形成される記憶回路の場合には、所望の記憶容量を確保するためにチップサイズを大きくするか、複数の領域に記憶回路を配置することになる。複数の領域に記憶回路を配置すると、記憶回路の接続及びアドレス指定が複雑になる。
【０００８】
本発明は、以上のような技術的課題のうち少なくとも１つに鑑みてなされたものである。本発明のいくつかの態様によれば、接続配線と回路ブロックとの間の干渉を抑制できる、半導体回路装置、発振器、電子機器及び移動体を提供することができる。
【課題を解決するための手段】
【０００９】
［適用例１］
本適用例に係る半導体回路装置は、半導体基板と、前記半導体基板に配置された、アナログ回路を構成要素とする第１回路ブロック、デジタル回路を構成要素とする第２回路ブロック、接続パッド及び前記接続パッドと前記第１回路ブロックとを電気的に接続する接続配線と、を含み、前記接続配線は、平面視で、前記第２回路ブロックと重ならないように設けられている、半導体回路装置である。
【００１０】
本適用例によれば、アナログ回路を構成要素とする第１回路ブロックと電気的に接続さされている接続配線が、平面視で、デジタル回路を構成要素とする第２回路ブロックと重ならないように設けられているので、接続配線と第２回路ブロックとの間の干渉を抑制できる半導体回路装置を実現できる。
【００１１】
［適用例２］
上述の半導体回路装置において、前記接続パッドは、平面視で、前記第１回路ブロックと前記第２回路ブロックとの間に設けられていることが好ましい。
【００１２】
本適用例によれば、接続パッドと第１回路ブロックとを近接して配置できるので、接続配線を短くできる。したがって、接続配線と第２回路ブロックとの間の干渉をさらに抑制できる半導体回路装置を実現できる。
【００１３】
［適用例３］
上述の半導体回路装置において、前記接続パッドの少なくとも一部は、平面視で、前記第１回路ブロックにはさまれている領域に配置されていることが好ましい。
【００１４】
本適用例によれば、第１回路ブロック内の干渉源となりやすい回路、例えば、発振回路等と接続パッドとをさらに近接して配置できるので、接続配線をさらに短くできる。したがって、半導体基板のサイズを大きくできない場合でも、接続配線と第２回路ブロックとの間の干渉をさらに抑制できる半導体回路装置を実現できる。
【００１５】
［適用例４］
上述の半導体回路装置において、前記第２回路ブロックは、記憶回路を含むことが好ましい。
【００１６】
本適用例によれば、干渉を受けて記憶内容が変わってしまう可能性がある記憶回路と接続配線との間の干渉を抑制できる半導体回路装置を実現できる。
【００１７】
［適用例５］
上述の半導体回路装置において、前記第１回路ブロックは、前記接続配線と電気的に接続された発振回路を含むことが好ましい。
【００１８】
本適用例によれば、干渉源となりやすい発振回路と第２回路ブロックとの間の干渉を抑制できる半導体回路装置を実現できる。
【００１９】
［適用例６］
上述の半導体回路装置において、前記接続パッドは、前記発振回路から発振信号が出力される端子と電気的に接続されていることが好ましい。
【００２０】
本適用例によれば、干渉源となりやすい発振回路の出力端子と第２回路ブロックとの間の干渉を抑制できる半導体回路装置を実現できる。
【００２１】
［適用例７］
上述の半導体回路装置において、前記接続パッドは、振動子と電気的に接続される電極であることが好ましい。
【００２２】
本適用例によれば、干渉源となりやすい振動子と電気的に接続される電極と第２回路ブロックとの間の干渉を抑制できる半導体回路装置を実現できる。
【００２３】
［適用例８］
本適用例に係る発振器は、上述のいずれかの半導体回路装置と、振動子と、を含む、発振器である。
【００２４】
本適用例によれば、接続配線と第２回路ブロックとの間の干渉を抑制できる半導体回路装置を含んでいるので、動作の信頼性の高い発振器を実現できる。
【００２５】
［適用例９］
本適用例に係る半導体回路装置は、半導体基板と、前記半導体基板に配置された、アナログ回路を構成要素とする第１回路ブロック、デジタル回路を構成要素とする第２回路ブロック及び第１接続パッドと、を含み、前記第１接続パッドは、平面視で、前記第１回路ブロックと前記第２回路ブロックとの間に設けられている、半導体回路装置である。
【００２６】
本適用例によれば、第１接続パッドは、平面視で、第１回路ブロックと第２回路ブロックとの間に設けられているので、第２回路ブロック内に１かたまりの矩形領域を大きくとることができる。したがって、半導体基板のサイズを大きくできない場合でも、第２回路ブロック内における１かたまりの矩形領域を大きくして、例えば、１つの機能を有する回路が形成される領域を大きくとることができるため、回路配置の自由度が大きい半導体回路装置を実現できる。
【００２７】
［適用例１０］
上述の半導体回路装置において、前記第１接続パッドの少なくとも一部は、平面視で、前記第１回路ブロックにはさまれている領域に配置されていることが好ましい。
【００２８】
本適用例によれば、第１接続パッドは、平面視で、第１回路ブロックに食い込むように配置されているため、第２回路ブロックの配置領域を大きくとることができるので、第２回路ブロック内に１かたまりの矩形領域をさらに大きくとることができる。したがって、半導体基板のサイズを大きくできない場合でも、第２回路ブロック内における１かたまりの矩形領域を大きくして、例えば、１つの機能を有する回路が形成される領域を大きくとることができるため、回路配置の自由度が大きい半導体回路装置を実現できる。
【００２９】
［適用例１１］
上述の半導体回路装置において、第２接続パッドをさらに含み、前記第２接続パッドは、平面視で、前記第１回路ブロックと前記第２回路ブロックとの間に設けられていることが好ましい。
【００３０】
本適用例によれば、第２接続パッドは、平面視で、第１回路ブロックと第２回路ブロックとの間に設けられているので、第２回路ブロック内に１かたまりの矩形領域をさらに大きくとることができる。したがって、半導体基板のサイズを大きくできない場合でも、第２回路ブロック内における１かたまりの矩形領域をさらに大きくして、例えば、１つの機能を有する回路が形成される領域を大きくとることができるため、回路配置の自由度が大きい半導体回路装置を実現できる。
【００３１】
［適用例１２］
上述の半導体回路装置において、前記第２回路ブロックは、前記半導体基板の外周部と前記第１回路ブロックとの間であり、かつ、前記外周部と前記第１接続パッドとの間に設けられていることが好ましい。
【００３２】
本適用例によれば、第１接続パッドが半導体基板の外周部近傍に設けられている場合に
比べて、半導体基板の外周部側に配置された第２回路ブロック内に１かたまりの矩形領域を大きくとることができる。したがって、半導体基板のサイズを大きくできない場合でも、第２回路ブロック内における１かたまりの矩形領域を大きくして、例えば１つの機能を有する回路が形成される領域を大きくとることができるため、回路配置の自由度が大きい半導体回路装置を実現できる。
【００３３】
［適用例１３］
上述の半導体回路装置において、第２接続パッドをさらに含み、前記第２回路ブロックは、平面視で、前記外周部と前記第２接続パッドとの間に設けられていることが好ましい。
【００３４】
本適用例によれば、半導体基板の外周部側に配置された第２回路ブロック内に１かたまりの矩形領域をさらに大きくとることができる。したがって、半導体基板のサイズを大きくできない場合でも、第２回路ブロック内における１かたまりの矩形領域を大きくして、例えば１つの機能を有する回路が形成される領域を大きくとることができるため、回路配置の自由度が大きい半導体回路装置を実現できる。
【００３５】
［適用例１４］
上述の半導体回路装置において、前記第２回路ブロックは、記憶回路を含むことが好ましい。
【００３６】
本適用例によれば、第２回路ブロック内の１かたまりの矩形領域内に、記憶回路を配置できるので、半導体基板のサイズを大きくできない場合でも、記憶回路の記憶容量を大きくできる半導体回路装置を実現できる。また、記憶回路を１かたまりの矩形領域内に配置できるので、記憶回路を複数の領域に設ける場合に比べて、記憶回路の配線が容易になる。また、記憶回路を複数の領域に設ける場合に比べて、記憶回路のアドレス指定が容易になる。
【００３７】
［適用例１５］
本適用例に係る発振器は、上述のいずれかの半導体回路装置と、振動子と、を含み、前記第１回路ブロックは、発振回路を含む、発振器である。
【００３８】
本適用例によれば、半導体基板のサイズを大きくできない場合でも、第２回路ブロック内における１かたまりの矩形領域を大きくして、例えば１つの機能を有する回路が形成される領域を大きくとることができるため、回路配置の自由度が大きい半導体回路装置を含んでいるので、小型化に適した発振器を実現できる。
【００３９】
［適用例１６］
本適用例に係る電子機器は、上述のいずれかの半導体回路装置、又は、上述のいずれかの発振器を含む、電子機器である。
【００４０】
［適用例１７］
本適用例に係る移動体は、上述のいずれかの半導体回路装置、又は、上述のいずれかの発振器を含む、移動体である。
【００４１】
これらの適用例に係る電子機器及び移動体によれば、回路ブロックと接続配線との間の干渉を抑制できる半導体回路装置を含んでいるので、動作の信頼性の高い電子機器及び移動体を実現できる。また、半導体基板のサイズを大きくできない場合でも、第２回路ブロック内における１かたまりの矩形領域を大きくして、例えば１つの機能を有する回路が形成される領域を大きくとることができるため、回路配置の自由度が大きい半導体回路装置
を含んでいるので、小型化に適した電子機器及び移動体を実現できる。
【図面の簡単な説明】
【００４２】
【図１】本実施形態に係る半導体回路装置１の一例を示す回路図である。
【図２】本実施形態に係る半導体回路装置１のレイアウトを模式的に示す平面図である。
【図３】本実施形態に係る半導体回路装置１ａのレイアウトを模式的に示す平面図である。
【図４】本実施形態に係る半導体回路装置１ｂのレイアウトを模式的に示す平面図である。
【図５】本実施形態に係る半導体回路装置１ｃのレイアウトを模式的に示す平面図である。
【図６】本実施形態に係る半導体回路装置１ｄのレイアウトを模式的に示す平面図である。
【図７】本実施形態に係る半導体回路装置１ｅのレイアウトを模式的に示す平面図である。
【図８】本実施形態に係る半導体回路装置１ｆのレイアウトを模式的に示す平面図である。
【図９】本実施形態に係る発振器１０００を模式的に示す断面図である。
【図１０】変形例に係る発振器１０００ａを模式的に示す断面図である。
【図１１】本実施形態に係る電子機器３００の機能ブロック図である。
【図１２】電子機器３００の一例であるスマートフォンの外観の一例を示す図である。
【図１３】本実施形態に係る移動体４００の一例を示す図（上面図）である。
【発明を実施するための形態】
【００４３】
以下、本発明の好適な実施例について図面を用いて詳細に説明する。用いる図面は説明の便宜上のものである。なお、以下に説明する実施例は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００４４】
１．半導体回路装置
以下では、半導体回路装置の一例として、半導体基板に電圧制御型温度補償型水晶発振器用回路が形成されている場合を例に取り説明するが、本発明に係る半導体回路装置は、これに限らず様々な回路に適用できる。
【００４５】
１−１．第１実施形態
図１は、本実施形態に係る半導体回路装置１の一例を示す回路図である。
【００４６】
本実施形態に係る半導体回路装置１は、アナログ回路を構成要素とする第１回路ブロック１０、デジタル回路を構成要素とする第２回路ブロック２０、接続パッドＶＤＤ、接続パッドＶＳＳ、接続パッドＶＣＮＴ、接続パッドＶＯＵＴ、接続パッドＸ１及び接続パッドＸ２を含んで構成されている。
【００４７】
本実施形態においては、第１回路ブロック１０は、主としてアナログ回路で構成されているが、デジタル回路の一部を含んでいてもよい。図１に示される例では、第１回路ブロック１０は、周波数制御回路１１、発振回路１２、出力回路１３、電源回路１４及び温度補償回路１５を含んで構成されている。
【００４８】
本実施形態においては、第２回路ブロック２０は、主としてデジタル回路で構成されて
いるが、アナログ回路の一部を含んでいてもよい。図１に示される例では、第２回路ブロック２０は、記憶回路２１を含んで構成されている。
【００４９】
周波数制御回路１１は、接続パッドＶＣＮＴから入力される制御信号に基づいて、発振回路１２の周波数を制御する。
【００５０】
発振回路１２は、振動子１００と接続されて発振動作を行う。図１に示される例では、発振回路１２は、接続パッドＸ１及び接続パッドＸ２を介して振動子１００と電気的に接続される。発振回路１２としては、インバーター型発振回路、コルピッツ型発振回路、ハートレー発振回路など、種々の公知の発振回路を採用できる。
【００５１】
出力回路１３は、発振回路１２が出力する発振信号が入力されて、接続パッドＶＯＵＴに出力する。出力回路１３は、例えば、出力バッファー回路であってもよい。
【００５２】
電源回路１４は、接続パッドＶＤＤ及び接続パッドＶＳＳから電力の供給を受け、半導体回路装置１の他の回路に所望の電力を供給する。
【００５３】
温度補償回路１５は、振動子１００の温度特性を補償するための回路である。温度補償回路１５は、記憶回路２１に記憶された情報に基づいて、発振回路１２の周波数を制御してもよい。
【００５４】
記憶回路２１は、種々の情報を記憶する。本実施形態においては、記憶回路２１は、温度補償回路１５が用いる情報を記憶している。記憶回路２１としては、例えば、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）やフラッシュメモリーなどの書き換え可能な不揮発性メモリーや、マスクＲＯＭ（Read-Only Memory）などの書き換え不能な不揮発性メモリー、電気的には書き換え不能だが紫外線を照射することによって消去可能なＦＡＭＯＳ（Floating gate Avalanche injection Metal Oxide Semiconductor）メモリーなど、種々の公知の不揮発性メモリー、及び、ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）など、種々の公知の揮発性メモリーを採用できる。
【００５５】
接続パッドＶＤＤは、外部から電源電位が供給される接続パッドである。接続パッドＶＳＳは、外部から接地電位が供給される接続パッドである。接続パッドＶＣＮＴは、外部から制御信号が供給される接続パッドである。接続パッドＶＯＵＴは、外部に信号を出力する接続パッドである。接続パッドＸ１及び接続パッドＸ２は、振動子１００と電気的に接続される接続パッドである。
【００５６】
図２は、本実施形態に係る半導体回路装置１のレイアウトを模式的に示す平面図である。なお、図２においては、第１回路ブロック１０及び第２回路ブロック２０に含まれる回路の一部については記載を省略している。
【００５７】
本実施形態に係る半導体回路装置１は、半導体基板３０と、半導体基板３０に配置された、アナログ回路を構成要素とする第１回路ブロック１０、デジタル回路を構成要素とする第２回路ブロック２０、接続パッドＸ１及び接続パッドＸ１と第１回路ブロック１０とを電気的に接続する接続配線４０と、を含み、接続配線４０は、平面視で、第２回路ブロック２０と重ならないように設けられている。
【００５８】
半導体基板３０は、例えば、ＳｉやＧａＡｓなど、種々の公知の半導体材料で構成される。図２に示される例では、半導体基板３０には、第１回路ブロック１０、第２回路ブロック２０、接続パッドＶＤＤ、接続パッドＶＳＳ、接続パッドＶＣＮＴ、接続パッドＶＯ
ＵＴ、接続パッドＸ１、接続パッドＸ２、接続配線４０及び接続配線４１が設けられている。
【００５９】
接続配線４０及び接続配線４１は、例えば、Ａｌ、Ｃｕ、ポリシリコン、又はそれらを主成分とする合金など、種々の公知の導電性材料で構成される。図２に示される例では、接続配線４０は、接続パッドＸ１と、第１回路ブロック１０の発振回路１２とを電気的に接続する配線である。また、図２に示される例では、接続配線４１は、接続パッドＸ２と、第１回路ブロック１０の発振回路１２とを電気的に接続する配線である。
【００６０】
本実施形態によれば、アナログ回路を構成要素とする第１回路ブロック１０と電気的に接続さされている接続配線４０が、平面視で、デジタル回路を構成要素とする第２回路ブロック２０と重ならないように設けられているので、接続配線４０と第２回路ブロック２０との間の干渉を抑制できる半導体回路装置１を実現できる。
【００６１】
本実施形態においては、接続パッドＸ１は、平面視で、第１回路ブロック１０と第２回路ブロック２０との間に設けられている。図２に示される例では、接続パッドＸ１は、平面視で、周りを第１回路ブロック１０及び第２回路ブロック２０でほぼ囲まれる位置に設けられている。
【００６２】
本実施形態によれば、接続パッドＸ１と第１回路ブロック１０とを近接して配置できるので、接続配線４０を短くできる。したがって、接続配線４０と第２回路ブロック２０との間の干渉をさらに抑制できる半導体回路装置１を実現できる。
【００６３】
本実施形態においては、半導体回路装置１は、平面視で、第２回路ブロック２０側から遠ざかる方向に第１回路ブロック１０にはさまれている領域１０ａを有し、接続パッドＸ１の少なくとも一部は、第１回路ブロック１０にはさまれている領域１０ａに設けられている。図２に示される例では、第１回路ブロック１０にはさまれている領域１０ａは、接続パッドＸ１及び配線以外の回路要素が形成されていない領域である。また、図２に示される例では、接続パッドＸ１の全部が、平面視で、第１回路ブロック１０にはさまれている領域１０ａに設けられている。
【００６４】
本実施形態によれば、第１回路ブロック１０内の干渉源となりやすい回路、例えば、発振回路１２と接続パッドとをさらに近接して配置できるので、接続配線４０をさらに短くできる。したがって、接続配線４０と第２回路ブロック２０との間の干渉をさらに抑制できる半導体回路装置１を実現できる。また、第２回路ブロック２０内に１かたまりの矩形領域を大きくとることができるため、半導体基板３０のサイズを大きくできない場合でも、第２回路ブロック２０内における回路配置の自由度が大きい半導体回路装置１を実現することもできる。
【００６５】
本実施形態においては、第２回路ブロック２０は、記憶回路２１を含んで構成されている。
【００６６】
本実施形態によれば、干渉を受けて記憶内容が変わってしまう可能性がある記憶回路２１と接続配線４０との間の干渉を抑制できる半導体回路装置１を実現できる。
【００６７】
本実施形態においては、第１回路ブロック１０は、接続配線４０と電気的に接続された発振回路１２を含んで構成されている。
【００６８】
本実施形態によれば、干渉源となりやすい発振回路１２と第２回路ブロック２０との間の干渉を抑制できる半導体回路装置１を実現できる。
【００６９】
本実施形態においては、接続パッドＸ１は、発振回路１２から発振信号が出力される端子と電気的に接続されている。発振回路１２から出力される発信信号は電圧振幅の大きな交流信号であるので、干渉源となりやすい。
【００７０】
本実施形態によれば、干渉源となりやすい発振回路１２の出力端子と第２回路ブロック２０との間の干渉を抑制できる半導体回路装置１を実現できる。
【００７１】
本実施形態においては、接続パッドＸ１は、振動子１００と電気的に接続される電極である。振動子１００と電気的に接続される電極を通る信号は、電圧振幅の大きな交流信号であるので、干渉源となりやすい。
【００７２】
本実施形態によれば、干渉源となりやすい振動子１００と電気的に接続される電極と第２回路ブロック２０との間の干渉を抑制できる半導体回路装置１を実現できる。
【００７３】
本実施形態に係る半導体回路装置１は、上述した技術的意義とは異なる観点でもさらに技術的意義を有している。
【００７４】
本実施形態に係る半導体回路装置１は、半導体基板３０と、半導体基板３０に配置された、アナログ回路を構成要素とする第１回路ブロック１０、デジタル回路を構成要素とする第２回路ブロック２０及び接続パッドＸ１（第１接続パッドの一例）と、を含み、接続パッドＸ１は、平面視で、第１回路ブロック１０と第２回路ブロック２０との間に設けられている。
【００７５】
本実施形態によれば、接続パッドＸ１は、平面視で、第１回路ブロック１０と第２回路ブロック２０との間に設けられているので、第２回路ブロック２０内に１かたまりの矩形領域を大きくとることができる。したがって、半導体基板３０のサイズを大きくできない場合でも、第２回路ブロック２０内における１かたまりの矩形領域を大きくして、例えば、１つの機能を有する回路が形成される領域を大きくとることができるため、回路配置の自由度が大きい半導体回路装置１を実現できる。
【００７６】
本実施形態においては、半導体回路装置１は、平面視で、第２回路ブロック２０側から遠ざかる方向に第１回路ブロック１０にはさまれている領域１０ａを有し、接続パッドＸ１の少なくとも一部は、第１回路ブロック１０にはさまれている領域１０ａに設けられている。
【００７７】
本実施形態によれば、接続パッドＸ１は、平面視で、第１回路ブロック１０に食い込むように配置されているため、第２回路ブロック２０の配置領域を大きくとることができるので、第２回路ブロック２０内に１かたまりの矩形領域をさらに大きくとることができる。したがって、半導体基板３０のサイズを大きくできない場合でも、第２回路ブロック２０内における１かたまりの矩形領域を大きくして、例えば、１つの機能を有する回路が形成される領域を大きくとることができるため、回路配置の自由度が大きい半導体回路装置１を実現できる。
【００７８】
本実施形態においては、第２回路ブロック２０は、半導体基板３０の外周部３１と第１回路ブロック１０との間であり、かつ、外周部３１と接続パッドＸ１との間に設けられている。図２に示される例では、半導体基板３０は、平面視で長方形に構成されており、外周部３１は、平面視での長方形の１辺に相当する。なお、半導体基板３０は、平面視で完全に多角形である必要はなく、平面視で外周に凹凸がある略多角形であってもよい。この場合に、外周部３１は、略多角形の１辺と同視できる部分に相当するものとしてもよい。
【００７９】
本実施形態によれば、接続パッドＸ１が半導体基板３０の外周部３１近傍に設けられている場合に比べて、半導体基板３０の外周部３１側に配置された第２回路ブロック２０内に１かたまりの矩形領域を大きくとることができる。したがって、半導体回路装置１のチップサイズを大きくできない場合でも、第２回路ブロック２０内における１かたまりの矩形領域を大きくして、例えば、１つの機能を有する回路が形成される領域を大きくとることができるため、回路配置の自由度が大きい半導体回路装置１を実現できる。
【００８０】
本実施形態においては、第２回路ブロック２０は、記憶回路２１を含んで構成されている。
【００８１】
本実施形態によれば、第２回路ブロック２０内の１かたまりの矩形領域内に、記憶回路２１を配置できるので、半導体基板３０のサイズを大きくできない場合でも、記憶回路２１の記憶容量を大きくできる半導体回路装置１を実現できる。また、記憶回路２１を１かたまりの矩形領域内に配置できるので、記憶回路２１を複数の領域に設ける場合に比べて、記憶回路２１の配線が容易になる。また、記憶回路２１を複数の領域に設ける場合に比べて、記憶回路２１のアドレス指定が容易になる。
【００８２】
本実施形態においては、第２回路ブロック２０は、半導体基板３０の長辺に沿うように設けられている。これによって、第２回路ブロック２０を半導体基板３０の短辺に沿うように設けられている場合に比べて、第２回路ブロック２０の記憶回路２１と、第１回路ブロック１０に含まれる種々の回路との配線を短くすることができる。
【００８３】
１−２．第２実施形態
図３は、本実施形態に係る半導体回路装置１ａのレイアウトを模式的に示す平面図である。なお、半導体回路装置１ａの回路構成は図１に示される回路構成と同一である。また、図３においては、第１回路ブロック１０及び第２回路ブロック２０に含まれる回路の一部については記載を省略している。
【００８４】
図２に示される例では、半導体基板３０の長辺（外周部３１）に沿うように、順に、接続パッドＶＤＤ、第２回路ブロック２０及び接続パッドＶＣＮＴが設けられていたが、図３に示される例では、半導体基板３０の長辺（外周部３１）に沿うように、順に、接続パッドＶＤＤ、第２回路ブロック２０、第１回路ブロック１０及び接続パッドＶＣＮＴが設けられている。すなわち、図３に示される例では、第１回路ブロック１０の一部が、外周部３１に近接して設けられている。
【００８５】
図３に示される半導体回路装置１ａにおいても、第１実施形態に係る半導体回路装置１と同様の理由により、同様の効果を奏する。
【００８６】
１−３．第３実施形態
図４は、本実施形態に係る半導体回路装置１ｂのレイアウトを模式的に示す平面図である。なお、半導体回路装置１ｂの回路構成は図１に示される回路構成と同一である。また、図４においては、第１回路ブロック１０及び第２回路ブロック２０に含まれる回路の一部については記載を省略している。
【００８７】
本実施形態においては、接続パッドＶＣＮＴ（第２接続パッドの一例である）を含み、第２回路ブロック２０は、平面視で、外周部３１と第１回路ブロック１０との間であるとともに、外周部３１と接続パッドＶＣＮＴ（第２接続パッドの一例）との間に設けられている。また、第２回路ブロック２０は、平面視で、外周部３１と接続パッドＸ１との間に設けられている。
【００８８】
本実施形態によれば、半導体基板３０の外周部３１側に配置された第２回路ブロック２０内に１かたまりの矩形領域を第１実施形態よりもさらに大きくとることができる。したがって、半導体基板３０のサイズを大きくできない場合でも、第２回路ブロック２０内における１かたまりの矩形領域を大きくして、例えば、記憶回路２１が形成される領域を大きくとることができるため、回路配置の自由度が大きい半導体回路装置１を実現できる。
【００８９】
本実施形態においては、半導体回路装置１ｂは、平面視で、第２回路ブロック２０側から遠ざかる方向に第１回路ブロック１０にはさまれている領域１０ｂを有し、接続パッドＶＣＮＴの少なくとも一部は、第１回路ブロック１０にはさまれている領域１０ｂに設けられている。図４に示される例では、第１回路ブロック１０にはさまれている領域１０ｂは、接続パッドＶＣＮＴ及び配線以外の回路要素が形成されていない領域である。また、図４に示される例では、接続パッドＶＣＮＴの全部が、平面視で、第１回路ブロック１０にはさまれている領域１０ｂに設けられている。
【００９０】
本実施形態によれば、第２回路ブロック２０内に１かたまりの矩形領域を第１実施形態よりもさらに大きくとることができる。したがって、半導体基板３０のサイズを大きくできない場合でも、第２回路ブロック２０内における１かたまりの矩形領域を大きくして、例えば、記憶回路２１が形成される領域を大きくとることができるため、回路配置の自由度が大きい半導体回路装置１を実現できる。
【００９１】
また、図４に示される半導体回路装置１ｂにおいても、第１実施形態に係る半導体回路装置１と同様の理由により、同様の効果を奏する。
【００９２】
１−４．第４実施形態
図５は、本実施形態に係る半導体回路装置１ｃのレイアウトを模式的に示す平面図である。なお、半導体回路装置１ｃの回路構成は図１に示される回路構成と同一である。また、図５においては、第１回路ブロック１０及び第２回路ブロック２０に含まれる回路の一部については記載を省略している。
【００９３】
本実施形態においては、接続パッドＶＤＤ（第３接続パッドの一例である）を含み、第２回路ブロック２０は、平面視で、外周部３１と第１回路ブロック１０との間であるとともに、外周部３１と接続パッドＶＤＤとの間に設けられている。また、第２回路ブロック２０は、平面視で、外周部３１と接続パッドＸ１との間に設けられている。また、第２回路ブロック２０は、平面視で、外周部３１と接続パッドＶＣＮＴとの間に設けられている。
【００９４】
本実施形態によれば、半導体基板３０の外周部３１側に配置された第２回路ブロック２０内に１かたまりの矩形領域を第３実施形態よりもさらに大きくとることができる。したがって、半導体基板３０のサイズを大きくできない場合でも、第２回路ブロック２０内における１かたまりの矩形領域を大きくして、例えば、記憶回路２１が形成される領域を大きくとることができるため、回路配置の自由度が大きい半導体回路装置１を実現できる。
【００９５】
本実施形態においては、半導体回路装置１ｃは、平面視で、第２回路ブロック２０側から遠ざかる方向に第１回路ブロック１０にはさまれている領域１０ｃを有し、接続パッドＶＤＤの少なくとも一部は、第１回路ブロック１０にはさまれている領域１０ｃに設けられている。図５に示される例では、第１回路ブロック１０にはさまれている領域１０ｃは、接続パッドＶＤＤ及び配線以外の回路要素が形成されていない領域である。また、図５に示される例では、接続パッドＶＤＤの全部が、平面視で、第１回路ブロック１０にはさまれている領域１０ｃに設けられている。
【００９６】
本実施形態によれば、第２回路ブロック２０内に１かたまりの矩形領域を第３実施形態よりもさらに大きくとることができる。したがって、半導体基板３０のサイズを大きくできない場合でも、第２回路ブロック２０内における１かたまりの矩形領域を大きくして、例えば、記憶回路２１が形成される領域を大きくとることができるため、回路配置の自由度が大きい半導体回路装置１を実現できる。
【００９７】
また、図５に示される半導体回路装置１ｃにおいても、第１実施形態に係る半導体回路装置１と同様の理由により、同様の効果を奏する。
【００９８】
１−５．第５実施形態
図６は、本実施形態に係る半導体回路装置１ｄのレイアウトを模式的に示す平面図である。なお、半導体回路装置１ｄの回路構成は図１に示される回路構成と同一である。また、図６においては、第１回路ブロック１０及び第２回路ブロック２０に含まれる回路の一部については記載を省略している。
【００９９】
本実施形態においては、第２回路ブロック２０は、半導体基板３０の外周部３１と第１回路ブロック１０との間であり、かつ外周部３１と、第１回路ブロック１０、接続パッドＶＤＤ、接続パッドＸ１及び接続パッドＶＣＮＴとの間であるとともに、半導体基板３０の外周部３２と第１回路ブロック１０との間であり、かつ、外周部３２と接続パッドＶＣＮＴとの間に設けられている。半導体基板３０が平面視で多角形に構成されている場合には、外周部３２は、外周部３１とは異なり、外周部３１と隣り合う辺としてもよい。
【０１００】
本実施形態によれば、第２回路ブロック２０の面積を第４実施形態よりもさらに大きくとることができる。したがって、半導体基板３０のサイズを大きくできない場合でも、第２回路ブロック２０内における１かたまりの矩形領域を大きくして、例えば、記憶回路２１が形成される領域を大きくとることができるため、回路配置の自由度が大きい半導体回路装置１を実現できる。
【０１０１】
また、図６に示される半導体回路装置１ｄにおいても、第１実施形態に係る半導体回路装置１と同様の理由により、同様の効果を奏する。
【０１０２】
１−６．第６実施形態
図７は、本実施形態に係る半導体回路装置１ｅのレイアウトを模式的に示す平面図である。なお、半導体回路装置１ｅの回路構成は、記憶回路２２を除いて、図１に示される回路構成と同一である。また、図７においては、第１回路ブロック１０及び第２回路ブロック２０に含まれる回路の一部については記載を省略している。
【０１０３】
本実施形態においては、第２回路ブロック２０は、記憶回路２１に加えて、記憶回路２２を含んで構成されている。他の構成は、図６に示される第５実施形態と同一である。
【０１０４】
図７に示される半導体回路装置１ｅにおいても、第１実施形態に係る半導体回路装置１、及び、第５実施形態に係る半導体回路装置１ｄと同様の理由により、同様の効果を奏する。
【０１０５】
１−７．第７実施形態
図８は、本実施形態に係る半導体回路装置１ｆのレイアウトを模式的に示す平面図である。なお、半導体回路装置１ｆの回路構成は図１に示される回路構成と同一である。また、図８においては、第１回路ブロック１０及び第２回路ブロック２０に含まれる回路の一部については記載を省略している。
【０１０６】
本実施形態においては、第２回路ブロック２０は、半導体基板３０の短辺に沿うように設けられている。このような構成においても、第１実施形態に係る半導体回路装置１と同様の理由により、同様の効果を奏する。
【０１０７】
２．発振器
図９は、本実施形態に係る発振器１０００を模式的に示す断面図である。発振器１０００は、半導体回路装置１、振動子１００を含んで構成されている。上述したように、半導体回路装置１の第１回路ブロック１０は、発振回路１２を含んで構成されている。また、図９に示される例では、発振器１０００は、半導体回路装置１と振動子１００とを同一空間内に収容するパッケージ１１００を含んで構成されている。また、図９に示される例では、発振器１０００は、蓋１２００及び電極１３００を含んで構成されている。図９に示される例では、半導体回路装置１は、１チップで構成されている。また、振動子１００としては、基板材料として水晶を用いた水晶振動子、例えば、ＡＴカットやＳＣカットの水晶振動子や、ＳＡＷ（Surface Acoustic Wave）共振子やＭＥＭＳ（Micro Electro Mechanical Systems）振動子であってもよい。また、振動子１００の基板材料としては、水晶の他、タンタル酸リチウム、ニオブ酸リチウム等の圧電単結晶や、ジルコン酸チタン酸鉛等の圧電セラミックス等の圧電材料、又はシリコン半導体材料等を用いることができる。振動子１００の励振手段としては、圧電効果によるものを用いてもよいし、クーロン力による静電駆動を用いてもよい。
【０１０８】
パッケージ１１００には、凹部が設けられており、蓋１２００で凹部を覆うことによって収容室１４００となる。パッケージ１１００には、半導体回路装置１と振動子１００とを電気的に接続するための配線及び端子が、凹部の表面又はパッケージ１１００の内部に設けられている。また、パッケージ１１００には、少なくとも、半導体回路装置１の接続パッドＶＤＤ、接続パッドＶＳＳ、接続パッドＶＣＮＴ及び接続パッドＶＯＵＴとそれぞれ電気的に接続される電極１３００が設けられている。
【０１０９】
図１０は、変形例に係る発振器１０００ａを模式的に示す断面図である。発振器１０００ａは、半導体回路装置１、振動子１００を含んで構成されている。また、図１０に示される例では、発振器１０００ａは、半導体回路装置１と振動子１００とを異なる空間内に収容するパッケージ１１００ａを含んで構成されている。また、図１０に示される例では、発振器１０００ａは、蓋１２００、電極１３００及び封止部材１５００を含んで構成されている。図１０に示される例では、半導体回路装置１は、１チップで構成されている。また、振動子１００としては、基板材料として水晶を用いた水晶振動子、例えば、ＡＴカットやＳＣカットの水晶振動子や、ＳＡＷ（Surface Acoustic Wave）共振子やＭＥＭＳ（Micro Electro Mechanical Systems）振動子であってもよい。また、振動子１００の基板材料としては、水晶の他、タンタル酸リチウム、ニオブ酸リチウム等の圧電単結晶や、ジルコン酸チタン酸鉛等の圧電セラミックス等の圧電材料、又はシリコン半導体材料等を用いることができる。振動子１００の励振手段としては、圧電効果によるものを用いてもよいし、クーロン力による静電駆動を用いてもよい。
【０１１０】
パッケージ１１００ａには、対向する面に２つの凹部が設けられており、蓋１２００で一方の凹部を覆うことによって収容室１４００ａ、封止部材１５００で他方の凹部を覆うことによって収容室１４００ｂとなる。図１０に示される例では、収容室１４００ａには振動子１００が収容され、収容室１４００ｂには半導体回路装置１が収容されている。パッケージ１１００ａには、半導体回路装置１と振動子１００とを電気的に接続するための配線及び端子が、凹部の表面又はパッケージ１１００ａの内部に設けられている。また、パッケージ１１００ａには、少なくとも、半導体回路装置１の接続パッドＶＤＤ、接続パッドＶＳＳ、接続パッドＶＣＮＴ及び接続パッドＶＯＵＴとそれぞれ電気的に接続される
電極１３００が設けられている。
【０１１１】
本実施形態に係る発振器１０００及び発振器１０００ａによれば、接続配線４０と第２回路ブロック２０との間の干渉を抑制できる半導体回路装置１を含んでいるので、動作の信頼性の高い発振器１０００及び発振器１０００ａを実現できる。また、本実施形態に係る発振器１０００及び発振器１０００ａによれば、半導体基板３０のサイズを大きくできない場合でも、第２回路ブロック２０内における１かたまりの矩形領域を大きくして、例えば、記憶回路２１が形成される領域を大きくとることができるため、回路配置の自由度が大きい半導体回路装置１を含んでいるので、小型化に適した発振器１０００及び発振器１０００ａを実現できる。半導体回路装置１に代えて、半導体回路装置１ａ、半導体回路装置１ｂ、半導体回路装置１ｃ、半導体回路装置１ｄ、半導体回路装置１ｅ又は半導体回路装置１ｆを採用した場合にも、同様の理由により同様の効果を奏する。
【０１１２】
３．電子機器
図１１は、本実施形態に係る電子機器３００の機能ブロック図である。なお、上述された各実施形態と同様の構成には同一の符号を付し、詳細な説明を省略する。
【０１１３】
本実施形態に係る電子機器３００は、半導体回路装置１、半導体回路装置１ａ、半導体回路装置１ｂ、半導体回路装置１ｃ、半導体回路装置１ｄ、半導体回路装置１ｅ、半導体回路装置１ｆ、発振器１０００又は発振器１０００ａを含む電子機器３００である。図１１に示される例では、電子機器３００は、振動子１００、半導体回路装置１、逓倍回路３１０、ＣＰＵ（Central Processing Unit）３２０、操作部３３０、ＲＯＭ（Read Only Memory）３４０、ＲＡＭ（Random Access Memory）３５０、通信部３６０、表示部３７０、音出力部３８０を含んで構成されている。なお、本実施形態に係る電子機器３００は、図１１に示される構成要素（各部）の一部を省略又は変更してもよいし、他の構成要素を付加した構成としてもよい。
【０１１４】
逓倍回路３１０は、クロックパルスをＣＰＵ３２０だけでなく各部に供給する（図示は省略）。クロックパルスは、例えば振動子１００と接続された半導体回路装置１からの発振信号から所望の高調波信号を逓倍回路３１０で取り出した信号であってもよいし、半導体回路装置１からの発振信号を、ＰＬＬシンセサイザーを有する逓倍回路３１０で逓倍した信号であってもよい（図示は省略）。
【０１１５】
ＣＰＵ３２０は、ＲＯＭ３４０等に記憶されているプログラムに従い、逓倍回路３１０が出力するクロックパルスを用いて各種の計算処理や制御処理を行う。具体的には、ＣＰＵ３２０は、操作部３３０からの操作信号に応じた各種の処理、外部とデータ通信を行うために通信部３６０を制御する処理、表示部３７０に各種の情報を表示させるための表示信号を送信する処理、音出力部３８０に各種の音を出力させる処理等を行う。
【０１１６】
操作部３３０は、操作キーやボタンスイッチ等により構成される入力装置であり、ユーザーによる操作に応じた操作信号をＣＰＵ３２０に出力する。
【０１１７】
ＲＯＭ３４０は、ＣＰＵ３２０が各種の計算処理や制御処理を行うためのプログラムやデータ等を記憶している。
【０１１８】
ＲＡＭ３５０は、ＣＰＵ３２０の作業領域として用いられ、ＲＯＭ３４０から読み出されたプログラムやデータ、操作部３３０から入力されたデータ、ＣＰＵ３２０が各種プログラムに従って実行した演算結果等を一時的に記憶する。
【０１１９】
通信部３６０は、ＣＰＵ３２０と外部装置との間のデータ通信を成立させるための各種
制御を行う。
【０１２０】
表示部３７０は、ＬＣＤ（Liquid Crystal Display）や電気泳動ディスプレイ等により構成される表示装置であり、ＣＰＵ３２０から入力される表示信号に基づいて各種の情報を表示する。
【０１２１】
そして、音出力部３８０は、スピーカー等の音を出力する装置である。
【０１２２】
本実施形態に係る電子機器３００によれば、接続配線４０と第２回路ブロック２０との間の干渉を抑制できる半導体回路装置１を含んでいるので、動作の信頼性の高い電子機器３００を実現できる。また、本実施形態に係る電子機器３００によれば、半導体基板３０のサイズを大きくできない場合でも、第２回路ブロック２０内における１かたまりの矩形領域を大きくして、例えば、記憶回路２１が形成される領域を大きくとることができるため、回回路配置の自由度が大きい半導体回路装置１を含んでいるので、小型化に適した電子機器３００を実現できる。半導体回路装置１に代えて、半導体回路装置１ａ、半導体回路装置１ｂ、半導体回路装置１ｃ、半導体回路装置１ｄ、半導体回路装置１ｅ、半導体回路装置１ｆ、発振器１０００又は発振器１０００ａを採用した場合にも、同様の理由により同様の効果を奏する。
【０１２３】
電子機器３００としては種々の電子機器が考えられる。例えば、パーソナルコンピューター（例えば、モバイル型パーソナルコンピューター、ラップトップ型パーソナルコンピューター、タブレット型パーソナルコンピューター）、携帯電話機などの移動体端末、ディジタルスチールカメラ、インクジェット式吐出装置（例えば、インクジェットプリンター）、ルーターやスイッチなどのストレージエリアネットワーク機器、ローカルエリアネットワーク機器、移動体端末基地局用機器、テレビ、ビデオカメラ、ビデオレコーダー、カーナビゲーション装置、ページャー、電子手帳（通信機能付も含む）、電子辞書、電卓、電子ゲーム機器、ゲーム用コントローラー、ワードプロセッサー、ワークステーション、テレビ電話、防犯用テレビモニター、電子双眼鏡、ＰＯＳ（point of sale）端末、医療機器（例えば電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、電子内視鏡）、魚群探知機、各種測定機器、計器類（例えば、車両、航空機、船舶の計器類）、フライトシミュレーター、ヘッドマウントディスプレイ、モーショントレース、モーショントラッキング、モーションコントローラー、ＰＤＲ（歩行者位置方位計測）等が挙げられる。
【０１２４】
図１２は、電子機器３００の一例であるスマートフォンの外観の一例を示す図である。電子機器３００であるスマートフォンは、操作部３３０としてボタンを、表示部３７０としてＬＣＤを備えている。そして、電子機器３００であるスマートフォンは、半導体回路装置１、半導体回路装置１ａ、半導体回路装置１ｂ、半導体回路装置１ｃ、半導体回路装置１ｄ、半導体回路装置１ｅ、半導体回路装置１ｆ、発振器１０００又は発振器１０００ａを含んでいるので、動作の信頼性の高い電子機器３００を実現できる。また、小型化に適した電子機器３００を実現できる。
【０１２５】
４．移動体
図１３は、本実施形態に係る移動体４００の一例を示す図（上面図）である。なお、上述された各実施形態と同様の構成には同一の符号を付し、詳細な説明を省略する。
【０１２６】
本実施形態に係る移動体４００は、半導体回路装置１、半導体回路装置１ａ、半導体回路装置１ｂ、半導体回路装置１ｃ、半導体回路装置１ｄ、半導体回路装置１ｅ、半導体回路装置１ｆ、発振器１０００又は発振器１０００ａを含む移動体４００である。図１３には、発振器１０００を含む移動体４００が示されている。また、図１３に示される例では
、移動体４００は、エンジンシステム、ブレーキシステム、キーレスエントリーシステム等の各種の制御を行うコントローラー４２０、コントローラー４３０、コントローラー４４０、バッテリー４５０及びバックアップ用バッテリー４６０を含んで構成されている。なお、本実施形態に係る移動体４００は、図１３に示される構成要素（各部）の一部を省略又は変更してもよいし、他の構成要素を付加した構成としてもよい。
【０１２７】
本実施形態に係る移動体４００によれば、接続配線４０と第２回路ブロック２０との間の干渉を抑制できる半導体回路装置１を含んだ発振器１０００を含んでいるので、動作の信頼性の高い移動体４００を実現できる。また、本実施形態に係る移動体４００によれば、半導体基板３０のサイズを大きくできない場合でも、第２回路ブロック２０内における１かたまりの矩形領域を大きくして、例えば、記憶回路２１が形成される領域を大きくとることができるため、回回路配置の自由度が大きい半導体回路装置１を含んだ発振器１０００を含んでいるので、小型化に適した移動体４００を実現できる。発振器１０００に代えて、半導体回路装置１、半導体回路装置１ａ、半導体回路装置１ｂ、半導体回路装置１ｃ、半導体回路装置１ｄ、半導体回路装置１ｅ、半導体回路装置１ｆ又は発振器１０００ａを採用した場合にも、同様の理由により同様の効果を奏する。
【０１２８】
このような移動体４００としては種々の移動体が考えられ、例えば、自動車（電気自動車も含む）、ジェット機やヘリコプター等の航空機、船舶、ロケット、人工衛星等が挙げられる。
【０１２９】
以上、本実施形態あるいは変形例について説明したが、本発明はこれら本実施形態あるいは変形例に限られるものではなく、その要旨を逸脱しない範囲において種々の態様で実施することが可能である。
【０１３０】
本発明は、実施形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。
【符号の説明】
【０１３１】
１，１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ…半導体回路装置、１０…第１回路ブロック、１０ａ，１０ｂ，１０ｃ…第１回路ブロック１０にはさまれている領域、１１…周波数制御回路、１２…発振回路、１３…出力回路、１４…電源回路、１５…温度補償回路、２０…第２回路ブロック、２１，２２…記憶回路、３０…半導体基板、３１，３２…外周部、４０…接続配線、４１…接続配線、１００…振動子、３００…電子機器、３１０…逓倍回路、３２０…ＣＰＵ、３３０…操作部、３４０…ＲＯＭ、３５０…ＲＡＭ、３６０…通信部、３７０…表示部、３８０…音声出力部、４００…移動体、４２０…コントローラー、４３０…コントローラー、４４０…コントローラー、４５０…バッテリー、４６０…バックアップ用バッテリー、１０００，１０００ａ…発振器、１１００，１１００ａ…パッケージ、１２００…蓋、１３００…電極、１４００，１４００ａ，１４００ｂ…収容室、１５００…封止部材、ＶＣＮＴ…接続パッド、ＶＤＤ…接続パッド、ＶＯＵＴ…接続パッド、ＶＳＳ…接続パッド、Ｘ１…接続パッド、Ｘ２…接続パッド
【図１】
2015090973.tif 000003
【図２】
2015090973.tif 000004
【図３】
2015090973.tif 000005
【図４】
2015090973.tif 000006
【図５】
2015090973.tif 000007
【図６】
2015090973.tif 000008
【図７】
2015090973.tif 000009
【図８】
2015090973.tif 000010
【図９】
2015090973.tif 000011
【図１０】
2015090973.tif 000012
【図１１】
2015090973.tif 000013
【図１２】
2015090973.tif 000014
【図１３】
2015090973.tif 000015
【手続補正書】
【提出日】平成26年10月30日(2014.10.30)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
特許文献１では、アナログ回路ブロック内のＤＣ回路ブロックとＡＣ回路ブロックとの間の干渉を低減することはできるが、アナログ回路とデジタル回路との間の干渉によって、デジタル回路であるメモリー等の誤動作を引き起こすおそれがある。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正の内容】
【００６０】
本実施形態によれば、アナログ回路を構成要素とする第１回路ブロック１０と電気的に接続されている接続配線４０が、平面視で、デジタル回路を構成要素とする第２回路ブロック２０と重ならないように設けられているので、接続配線４０と第２回路ブロック２０との間の干渉を抑制できる半導体回路装置１を実現できる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００６９
【補正方法】変更
【補正の内容】
【００６９】
本実施形態においては、接続パッドＸ１は、発振回路１２から発振信号が出力される端子と電気的に接続されている。発振回路１２から出力される発振信号は電圧振幅の大きな交流信号であるので、干渉源となりやすい。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００８８
【補正方法】変更
【補正の内容】
【００８８】
本実施形態によれば、半導体基板３０の外周部３１側に配置された第２回路ブロック２０内に１かたまりの矩形領域を第１実施形態よりもさらに大きくとることができる。したがって、半導体基板３０のサイズを大きくできない場合でも、第２回路ブロック２０内における１かたまりの矩形領域を大きくして、例えば、記憶回路２１が形成される領域を大きくとることができるため、回路配置の自由度が大きい半導体回路装置１ｂを実現できる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００９０
【補正方法】変更
【補正の内容】
【００９０】
本実施形態によれば、第２回路ブロック２０内に１かたまりの矩形領域を第１実施形態よりもさらに大きくとることができる。したがって、半導体基板３０のサイズを大きくできない場合でも、第２回路ブロック２０内における１かたまりの矩形領域を大きくして、例えば、記憶回路２１が形成される領域を大きくとることができるため、回路配置の自由度が大きい半導体回路装置１ｂを実現できる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００９３
【補正方法】変更
【補正の内容】
【００９３】
本実施形態においては、接続パッドＶＤＤ（第２接続パッドの一例である）を含み、第２回路ブロック２０は、平面視で、外周部３１と第１回路ブロック１０との間であるとともに、外周部３１と接続パッドＶＤＤとの間に設けられている。また、第２回路ブロック２０は、平面視で、外周部３１と接続パッドＸ１との間に設けられている。また、第２回路ブロック２０は、平面視で、外周部３１と接続パッドＶＣＮＴとの間に設けられている。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００９４
【補正方法】変更
【補正の内容】
【００９４】
本実施形態によれば、半導体基板３０の外周部３１側に配置された第２回路ブロック２０内に１かたまりの矩形領域を第３実施形態よりもさらに大きくとることができる。したがって、半導体基板３０のサイズを大きくできない場合でも、第２回路ブロック２０内における１かたまりの矩形領域を大きくして、例えば、記憶回路２１が形成される領域を大きくとることができるため、回路配置の自由度が大きい半導体回路装置１ｃを実現できる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００９６
【補正方法】変更
【補正の内容】
【００９６】
本実施形態によれば、第２回路ブロック２０内に１かたまりの矩形領域を第３実施形態よりもさらに大きくとることができる。したがって、半導体基板３０のサイズを大きくできない場合でも、第２回路ブロック２０内における１かたまりの矩形領域を大きくして、例えば、記憶回路２１が形成される領域を大きくとることができるため、回路配置の自由度が大きい半導体回路装置１ｃを実現できる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】０１００
【補正方法】変更
【補正の内容】
【０１００】
本実施形態によれば、第２回路ブロック２０の面積を第４実施形態よりもさらに大きくとることができる。したがって、半導体基板３０のサイズを大きくできない場合でも、第２回路ブロック２０内における１かたまりの矩形領域を大きくして、例えば、記憶回路２１が形成される領域を大きくとることができるため、回路配置の自由度が大きい半導体回路装置１ｄを実現できる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】０１２２
【補正方法】変更
【補正の内容】
【０１２２】
本実施形態に係る電子機器３００によれば、接続配線４０と第２回路ブロック２０との間の干渉を抑制できる半導体回路装置１を含んでいるので、動作の信頼性の高い電子機器３００を実現できる。また、本実施形態に係る電子機器３００によれば、半導体基板３０のサイズを大きくできない場合でも、第２回路ブロック２０内における１かたまりの矩形領域を大きくして、例えば、記憶回路２１が形成される領域を大きくとることができるため、回路配置の自由度が大きい半導体回路装置１を含んでいるので、小型化に適した電子機器３００を実現できる。半導体回路装置１に代えて、半導体回路装置１ａ、半導体回路装置１ｂ、半導体回路装置１ｃ、半導体回路装置１ｄ、半導体回路装置１ｅ、半導体回路装置１ｆ、発振器１０００又は発振器１０００ａを採用した場合にも、同様の理由により同様の効果を奏する。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０１２７
【補正方法】変更
【補正の内容】
【０１２７】
本実施形態に係る移動体４００によれば、接続配線４０と第２回路ブロック２０との間の干渉を抑制できる半導体回路装置１を含んだ発振器１０００を含んでいるので、動作の信頼性の高い移動体４００を実現できる。また、本実施形態に係る移動体４００によれば、半導体基板３０のサイズを大きくできない場合でも、第２回路ブロック２０内における１かたまりの矩形領域を大きくして、例えば、記憶回路２１が形成される領域を大きくとることができるため、回路配置の自由度が大きい半導体回路装置１を含んだ発振器１０００を含んでいるので、小型化に適した移動体４００を実現できる。発振器１０００に代え
て、半導体回路装置１、半導体回路装置１ａ、半導体回路装置１ｂ、半導体回路装置１ｃ、半導体回路装置１ｄ、半導体回路装置１ｅ、半導体回路装置１ｆ又は発振器１０００ａを採用した場合にも、同様の理由により同様の効果を奏する。