(57)【要約】【課題】ディスプレイドライバＩＣ、その動作方法、及びそれを含む装置を提供する。【解決手段】ディスプレイドライバＩＣは、複数のピクセルデータブロックを含むラインデータを受信して保存するグラフィックメモリと、グラフィックメモリに伝送されるラインデータの複数のピクセルデータブロックのそれぞれを互いに比較し、該比較の結果に相応する指示子信号を生成する指示子生成回路と、ラインデータに対するリード命令と指示子とに基づいて、グラフィックメモリからラインデータの全部または一部に対するリード動作を行うリードコントローラと、を含む。【選択図】      図２
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【特許請求の範囲】
【請求項１】
複数のピクセルデータブロックを含むラインデータを受信して保存するグラフィックメモリと、
前記グラフィックメモリに伝送される前記ラインデータの前記複数のピクセルデータブロックのそれぞれを互いに比較し、該比較の結果に相応する指示子信号を生成する指示子生成回路と、
前記ラインデータに対するリード命令と前記指示子信号とに基づいて、前記グラフィックメモリから前記ラインデータの全部または一部に対するリード動作を行うリードコントローラと、
を含むディスプレイドライバＩＣ（ＤＤＩ）。
【請求項２】
前記指示子生成回路は、前記複数のピクセルデータブロックのうち、基準ピクセルデータブロックと前記複数のピクセルデータブロックとのうち、残りのピクセルデータブロックのそれぞれを比較する請求項１に記載のＤＤＩ。
【請求項３】
準ピクセルデータブロックは、前記複数のピクセルデータブロックのうち、最初のピクセルデータブロックである請求項２に記載のＤＤＩ。
【請求項４】
前記指示子生成回路は、
前記基準ピクセルデータブロックを受信して保存するバッファ回路と、
保存された前記基準ピクセルデータブロックと前記残りのピクセルデータブロックとをそれぞれ比較し、該比較の結果に相応する前記指示子信号を生成する比較回路と、
を含む請求項２に記載のＤＤＩ。
【請求項５】
前記比較回路は、前記残りのピクセルデータブロックのそれぞれが、いずれも前記基準ピクセルデータブロックと一致する場合に、第１レベルの前記指示子信号を生成し、前記残りのピクセルデータブロックのうち少なくとも何れか１つのピクセルデータブロックが、前記基準ピクセルデータブロックと一致しない場合に、第２レベルの前記指示子を生成する請求項４に記載のＤＤＩ。
【請求項６】
前記基準ピクセルデータブロックは、複数のサブピクセルデータブロックを含む請求項２に記載のＤＤＩ。
【請求項７】
前記比較回路は、前記基準ピクセルデータブロックに含まれた前記複数のサブピクセルデータブロックを交番的に前記残りのピクセルデータブロックのそれぞれと比較する請求項６に記載のＤＤＩ。
【請求項８】
前記指示子生成回路は、
前記ラインデータを受信してバッファリングするバッファ回路と、
前記ラインデータとバッファリングされたラインデータとをピクセルデータブロック単位で比較し、該比較の結果に相応する比較信号を出力する比較回路と、
前記比較信号をカウントし、カウント値と基準値とを比較して、該比較の結果によって、前記指示子信号を生成するカウンタ回路と、
を含む請求項１に記載のＤＤＩ。
【請求項９】
前記指示子信号は、反復されるピクセルデータブロックの開始アドレス及び前記反復されるピクセルデータブロックの個数に関連したデータを含む請求項８に記載のＤＤＩ。
【請求項１０】
前記ＤＤＩは、前記リードコントローラによってリードされた前記ラインデータの前記全部または前記一部を処理するためのイメージプロセッシングユニットをさらに含み、前記イメージプロセッシングユニットは、前記指示子信号に基づいて、前記イメージプロセッシングユニットの一部を非活性化させるためのゲーティング回路を含む請求項１に記載のＤＤＩ。
【請求項１１】
前記ＤＤＩは、前記指示子信号に基づいてデータシフトレジスタのデータシフティング動作有無を制御するソースシフトレジスタコントローラをさらに含む請求項２に記載のＤＤＩ。
【請求項１２】
前記ソースシフトレジスタコントローラは、前記残りのピクセルデータブロックのそれぞれが、いずれも前記基準ピクセルデータブロックと一致する場合、前記データシフティング動作が行われないように、前記データシフトレジスタを制御し、
前記残りのピクセルデータブロックのうち少なくとも何れか１つのピクセルデータブロックが、前記基準ピクセルデータブロックと一致しない場合、前記データシフティング動作が行われるように、前記データシフトレジスタを制御する請求項１１に記載のＤＤＩ。
【請求項１３】
前記比較回路は、前記ラインデータが前記グラフィックメモリに伝送されて保存される間に、前記複数のピクセルデータブロックのそれぞれを互いに比較する請求項１に記載のＤＤＩ。
【請求項１４】
ディスプレイドライバＩＣ（ＤＤＩ）と、
前記ＤＤＩによって駆動されるディスプレイパネルと、を含み、
前記ＤＤＩは、
複数のピクセルデータブロックを含むラインデータを受信して保存するグラフィックメモリと、
前記グラフィックメモリに伝送される前記ラインデータの前記複数のピクセルデータブロックのそれぞれを互いに比較し、該比較の結果に相応する指示子信号を生成する指示子生成回路と、
前記ラインデータに対するリード命令と前記指示子信号とに基づいて、前記グラフィックメモリから前記ラインデータの全部または一部に対するリード動作を行うリードコントローラと、
を含むディスプレイ装置。
【請求項１５】
前記指示子生成回路は、前記複数のピクセルデータブロックのうち、基準ピクセルデータブロックと前記複数のピクセルデータブロックとのうち、残りのピクセルデータブロックのそれぞれを比較する請求項１４に記載のディスプレイ装置。
【請求項１６】
前記指示子生成回路は、
前記基準ピクセルデータブロックを受信して保存するバッファ回路と、
保存された前記基準ピクセルデータブロックと前記残りのピクセルデータブロックとをそれぞれ比較し、該比較の結果に相応する前記指示子信号を生成する比較回路と、
を含む請求項１５に記載のディスプレイ装置。
【請求項１７】
前記指示子生成回路は、
前記ラインデータを受信してバッファリングするバッファ回路と、
前記ラインデータとバッファリングされたラインデータとをピクセルデータブロック単位で比較し、該比較の結果に相応する比較信号を出力する比較回路と、
前記比較信号をカウントし、カウント値と基準値とを比較して、該比較の結果によって、前記指示子信号を生成するカウンタ回路と、
を含む請求項１４に記載のディスプレイ装置。
【請求項１８】
ディスプレイドライバＩＣ（ＤＤＩ）と、
複数のピクセルデータブロックを含むラインデータを前記ＤＤＩに出力するアプリケーションプロセッサ（ＡＰ）と、
前記ＤＤＩによって駆動されるディスプレイパネルと、を含み、
前記ＤＤＩは、
前記ラインデータを受信して保存するグラフィックメモリと、
前記グラフィックメモリに伝送される前記ラインデータの前記複数のピクセルデータブロックのそれぞれを互いに比較し、該比較の結果に相応する指示子信号を生成する指示子生成回路と、
前記ラインデータに対するリード命令と前記指示子とに基づいて、前記グラフィックメモリから前記ラインデータの全部または一部に対するリード動作を行うリードコントローラと、
を含むディスプレイシステム。
【請求項１９】
前記指示子生成回路は、前記複数のピクセルデータブロックのうち、基準ピクセルデータブロックと前記複数のピクセルデータブロックとのうち、残りのピクセルデータブロックのそれぞれを比較する請求項１８に記載のディスプレイシステム。
【請求項２０】
前記指示子生成回路は、
前記基準ピクセルデータブロックを受信して保存するバッファ回路と、
保存された前記基準ピクセルデータブロックと前記残りのピクセルデータブロックとをそれぞれ比較し、該比較の結果に相応する前記指示子信号を生成する比較回路と、
を含む請求項１９に記載のディスプレイシステム。
【請求項２１】
前記指示子生成回路は、
前記ラインデータを受信してバッファリングするバッファ回路と、
前記ラインデータとバッファリングされたラインデータとをピクセルデータブロック単位で比較し、該比較の結果に相応する比較信号を出力する比較回路と、
前記比較信号をカウントし、カウント値と基準値とを比較して、該比較の結果によって、前記指示子信号を生成するカウンタ回路と、
を含む請求項１８に記載のディスプレイシステム。
【請求項２２】
グラフィックメモリに伝送されるラインデータに含まれた複数のピクセルデータブロックのそれぞれを互いに比較し、該比較の結果に相応する指示子信号を生成する段階と、
前記ラインデータに対するリード命令と前記指示子とに基づいて、前記グラフィックメモリから前記ラインデータの全部または一部に対するリード動作を行う段階と、
を含むディスプレイドライバＩＣ（ＤＤＩ）の動作方法。
【請求項２３】
前記指示子信号に基づいて、リードされた前記ラインデータの前記全部または前記一部が、前記ＤＤＩのイメージプロセッシングユニットに入力されることをゲーティングする段階をさらに含む請求項２２に記載のＤＤＩの動作方法。
【請求項２４】
前記指示子信号に基づいて、前記イメージプロセッシングユニットによって処理された前記ラインデータの前記全部または前記一部の出力を選択する段階をさらに含む請求項２３に記載のＤＤＩの動作方法。
【請求項２５】
前記指示子信号に基づいて、前記ＤＤＩのデータシフトレジスタに供給されるクロック信号を選択する段階をさらに含む請求項２４に記載のＤＤＩの動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ディスプレイドライバＩＣ（Ｄｉｓｐｌａｙ  Ｄｒｉｖｅｒ  ＩＣ；ＤＤＩ）に係り、特に、ラインデータに含まれたピクセルデータブロックが重複する場合、ラインデータの一部に対するリード動作を行うＤＤＩ、その動作方法、及びそれを含む装置に関する。
【背景技術】
【０００２】
ディスプレイドライバＩＣ（ＤＤＩ）は、液晶表示装置（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ；ＬＣＤ）、ＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）ディスプレイ、またはＯＬＥＤ（Ｏｒｇａｎｉｃ  ＬＥＤ）ディスプレイなどに具現されるディスプレイモジュールを駆動するための集積回路である。最近、超高解像度ディスプレイモジュール（ｄｉｓｐｌａｙ  ｍｏｄｕｌｅ）がスマートフォン（ｓｍａｒｔ  ｐｈｏｎｅ）またはタブレットＰＣに搭載されることによって、省エネ、及び高性能のＤＤＩが要求されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】韓国公開特許第２００８−０８４１５２号公報
【特許文献２】韓国公開特許第２００８−０８６０６０号公報
【特許文献３】韓国公開特許第２００８−０７１０１４号公報
【特許文献４】米国特許第８１２０５９９号明細書
【特許文献５】米国特許第８０６９３１６号明細書
【特許文献６】米国特許出願公開第２００３／２１０２４７号明細書
【特許文献７】韓国登録特許第０８４０３７９号公報
【特許文献８】韓国公開特許第２００８−１１１６２２号公報
【特許文献９】韓国公開特許第２００６−００４８５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする技術的な課題は、ラインデータに含まれたピクセルデータブロックが重複する場合、ラインデータの一部に対するリード動作を行うディスプレイドライバＩＣ、その動作方法、及びそれを含む装置を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の実施形態によるディスプレイドライバＩＣ（ＤＤＩ）は、複数のピクセルデータブロックを含むラインデータを受信して保存するグラフィックメモリと、前記グラフィックメモリに伝送される前記ラインデータの前記複数のピクセルデータブロックのそれぞれを互いに比較し、該比較の結果に相応する指示子信号を生成する指示子生成回路と、前記ラインデータに対するリード命令と前記指示子信号とに基づいて、前記グラフィックメモリから前記ラインデータの全部または一部に対するリード動作を行うリードコントローラと、を含みうる。
【０００６】
実施形態によって、前記指示子生成回路は、前記複数のピクセルデータブロックのうち、基準ピクセルデータブロックと前記複数のピクセルデータブロックとのうち、残りのピクセルデータブロックのそれぞれを比較することができる。実施形態によって、前記基準ピクセルデータブロックは、前記複数のピクセルデータブロックのうち、最初のピクセルデータブロックであり得る。
実施形態によって、前記指示子生成回路は、前記基準ピクセルデータブロックを受信して保存するバッファ回路と、保存された前記基準ピクセルデータブロックと前記残りのピクセルデータブロックとをそれぞれ比較し、該比較の結果に相応する前記指示子信号を生成する比較回路と、を含みうる。
【０００７】
実施形態によって、前記比較回路は、前記残りのピクセルデータブロックのそれぞれが、いずれも前記基準ピクセルデータブロックと一致する場合に、第１レベルの前記指示子信号を生成し、前記残りのピクセルデータブロックのうち少なくとも何れか１つのピクセルデータブロックが、前記基準ピクセルデータブロックと一致しない場合に、第２レベルの前記指示子信号を生成することができる。
実施形態によって、前記基準ピクセルデータブロックは、複数のサブピクセルデータブロックを含みうる。実施形態によって、前記比較回路は、前記基準ピクセルデータブロックに含まれた前記複数のサブピクセルデータブロックを交番的に前記残りのピクセルデータブロックのそれぞれと比較することができる。
【０００８】
実施形態によって、前記指示子生成回路は、前記ラインデータを受信してバッファリングするバッファ回路と、前記ラインデータとバッファリングされたラインデータとをピクセルデータブロック単位で比較し、該比較の結果に相応する比較信号を出力する比較回路と、前記比較信号をカウントし、カウント値と基準値とを比較して、該比較の結果によって、前記指示子信号を生成するカウンタ回路と、を含みうる。実施形態によって、前記指示子は、反復されるピクセルデータブロックの開始アドレス及び前記反復されるピクセルデータブロックの個数に関連したデータを含みうる。
【０００９】
実施形態によって、前記ＤＤＩは、前記リードコントローラによってリードされた前記ラインデータの前記全部または前記一部を処理するためのイメージプロセッシングユニットをさらに含み、前記イメージプロセッシングユニットは、前記指示子信号に基づいて、前記イメージプロセッシングユニットの一部を非活性化させるためのゲーティング回路を含みうる。実施形態によって、前記ＤＤＩは、前記指示子信号に基づいてデータシフトレジスタのデータシフティング動作の有無を制御するソースシフトレジスタコントローラをさらに含みうる。
【００１０】
実施形態によって、前記ソースシフトレジスタコントローラは、前記残りのピクセルデータブロックのそれぞれが、いずれも前記基準ピクセルデータブロックと一致する場合、前記データシフティング動作が行われないように、前記データシフトレジスタを制御し、前記残りのピクセルデータブロックのうち少なくとも何れか１つのピクセルデータブロックが、前記基準ピクセルデータブロックと一致しない場合、前記データシフティング動作が行われるように、前記データシフトレジスタを制御することができる。
実施形態によって、前記比較回路は、前記ラインデータが前記グラフィックメモリに伝送されて保存される間に、前記複数のピクセルデータブロックのそれぞれを互いに比較することができる。
【００１１】
本発明の実施形態によるディスプレイ装置は、ディスプレイドライバＩＣ（ＤＤＩ）と、前記ＤＤＩによって駆動されるディスプレイパネルと、を含み、前記ＤＤＩは、複数のピクセルデータブロックを含むラインデータを受信して保存するグラフィックメモリと、前記グラフィックメモリに伝送される前記ラインデータの前記複数のピクセルデータブロックのそれぞれを互いに比較し、該比較の結果に相応する指示子信号を生成する指示子生成回路と、前記ラインデータに対するリード命令と前記指示子信号とに基づいて、前記グラフィックメモリから前記ラインデータの全部または一部に対するリード動作を行うリードコントローラと、を含みうる。
【００１２】
実施形態によって、前記指示子生成回路は、前記複数のピクセルデータブロックのうち、基準ピクセルデータブロックと前記複数のピクセルデータブロックとのうち、残りのピクセルデータブロックのそれぞれを比較することができる。実施形態によって、前記指示子生成回路は、前記基準ピクセルデータブロックを受信して保存するバッファ回路と、保存された前記基準ピクセルデータブロックと前記残りのピクセルデータブロックとをそれぞれ比較し、該比較の結果に相応する前記指示子信号を生成する比較回路と、を含みうる。
【００１３】
実施形態によって、前記指示子生成回路は、前記ラインデータを受信してバッファリングするバッファ回路と、前記ラインデータとバッファリングされたラインデータとをピクセルデータブロック単位で比較し、該比較の結果に相応する比較信号を出力する比較回路と、前記比較信号をカウントし、カウント値と基準値とを比較して、該比較の結果によって、前記指示子信号を生成するカウンタ回路と、を含みうる。
【００１４】
本発明の実施形態によるディスプレイシステムは、ディスプレイドライバＩＣ（ＤＤＩ）と、複数のピクセルデータブロックを含むラインデータを前記ＤＤＩに出力するアプリケーションプロセッサ（Ａｐｐｌｉｃａｔｉｏｎ  Ｐｒｏｃｅｓｓｏｒ；ＡＰ）と、前記ＤＤＩによって駆動されるディスプレイパネルと、を含み、前記ＤＤＩは、前記ラインデータを受信して保存するグラフィックメモリと、前記グラフィックメモリに伝送される前記ラインデータの前記複数のピクセルデータブロックのそれぞれを互いに比較し、該比較の結果に相応する指示子信号を生成する指示子生成回路と、前記ラインデータに対するリード命令と前記指示子とに基づいて、前記グラフィックメモリから前記ラインデータの全部または一部に対するリード動作を行うリードコントローラと、を含みうる。
【００１５】
実施形態によって、前記指示子生成回路は、前記複数のピクセルデータブロックのうち、基準ピクセルデータブロックと前記複数のピクセルデータブロックとのうち、残りのピクセルデータブロックのそれぞれを比較することができる。
実施形態によって、前記指示子生成回路は、前記基準ピクセルデータブロックを受信して保存するバッファ回路と、保存された前記基準ピクセルデータブロックと前記残りのピクセルデータブロックとをそれぞれ比較し、該比較の結果に相応する前記指示子信号を生成する比較回路と、を含みうる。
【００１６】
実施形態によって、前記指示子生成回路は、前記ラインデータを受信してバッファリングするバッファ回路と、前記ラインデータとバッファリングされたラインデータとをピクセルデータブロック単位で比較し、該比較の結果に相応する比較信号を出力する比較回路と、前記比較信号をカウントし、カウント値と基準値とを比較して、該比較の結果によって、前記指示子信号を生成するカウンタ回路と、を含みうる。
【００１７】
本発明の実施形態によるディスプレイドライバＩＣ（ＤＤＩ）の動作方法は、グラフィックメモリに伝送されるラインデータに含まれた複数のピクセルデータブロックのそれぞれを互いに比較し、該比較の結果に相応する指示子を生成する段階と、前記ラインデータに対するリード命令と前記指示子とに基づいて、前記グラフィックメモリから前記ラインデータの全部または一部に対するリード動作を行う段階と、を含みうる。
【００１８】
実施形態によって、前記ＤＤＩの動作方法は、前記指示子信号に基づいて、リードされた前記ラインデータの前記全部または前記一部が、前記ＤＤＩのイメージプロセッシングユニットに入力されることをゲーティングする段階をさらに含みうる。実施形態によって、前記ＤＤＩの動作方法は、前記指示子信号に基づいて、前記イメージプロセッシングユニットによって処理された前記ラインデータの前記全部または前記一部の出力を選択する段階をさらに含みうる。実施形態によって、前記ＤＤＩの動作方法は、前記指示子信号に基づいて、前記ＤＤＩのデータシフトレジスタに供給されるクロック信号を選択する段階をさらに含みうる。
【発明の効果】
【００１９】
発明の実施形態による方法と装置は、ラインデータに含まれたピクセルデータブロックが重複する場合、前記ラインデータの一部に対するリード動作を行うことによって、消費電力を減らすことができる。また、ラインデータのピクセルデータブロックが重複する場合、イメージプロセッシングユニットの一部を非活性化させるか、データシフトレジスタのデータシフティング動作を制御することによって、消費電力を減らすことができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施形態によるディスプレイシステムのブロック図。
【図２】図１に示されたディスプレイドライバＩＣ（ＤＤＩ）の一実施形態によるブロック図。
【図３】図２に示された指示子生成回路のブロック図。
【図４】ラインデータに含まれた基準ピクセルデータブロックと残りのピクセルデータブロックとの一実施形態を示す図面。
【図５】図３に示されたパターン検出器の一実施形態によるブロック図。
【図６】図４に示されたラインデータの一実施形態を示す図面。
【図７】図４に示されたラインデータの他の実施形態を示す図面。
【図８】図６と図７のそれぞれに示されたラインデータに相応する指示子信号を示す図面。
【図９】ラインデータに含まれた基準ピクセルデータブロックと残りのピクセルデータブロックとの他の実施形態を示す図面。
【図１０】図９に示されたラインデータの一実施形態を示す図面。
【図１１】図９に示されたラインデータの他の実施形態を示す図面。
【図１２】図１０と図１１のそれぞれに示されたラインデータに相応する指示子信号を示す図面。
【図１３】図３に示されたパターン検出器の他の実施形態によるブロック図。
【図１４】図１３に示されたラインデータとバッファリングされたラインデータとを示す図面。
【図１５】図２に示されたイメージプロセッシングユニットのブロック図。
【図１６】図１５に示された出力制御回路の回路図。
【図１７】図２に示されたシフトレジスタの回路図。
【図１８】本発明の一実施形態によるＤＤＩの動作方法のフローチャート。
【図１９】本発明の他の実施形態によるＤＤＩの動作方法のフローチャート。
【図２０】本発明の一実施形態による電子システムのブロック図。
【発明を実施するための形態】
【００２１】
以下、添付した図面を参照して、本発明を詳しく説明する。
図１は、本発明の一実施形態によるディスプレイシステムのブロック図である。図１を参照すれば、ディスプレイシステム（ｄｉｓｐｌａｙ  ｓｙｓｔｅｍ）２０は、アプリケーションプロセッサ（ＡＰ）４００、ディスプレイドライバＩＣ（ＤＤＩ）５００、及びディスプレイパネル（ｄｉｓｐｌａｙ  ｐａｎｅｌ）７００を含みうる。
【００２２】
実施形態によって、ディスプレイシステム２０は、携帯用電子装置として具現可能である。携帯用電子装置は、携帯電話、スマートフォン（ｓｍａｒｔ  ｐｈｏｎｅ）、タブレット（ｔａｂｌｅｔ）ＰＣ、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）、ＥＤＡ（Ｅｎｔｅｒｐｒｉｓｅ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）、デジタルスチルカメラ（Ｄｉｇｉｔａｌ  Ｓｔｉｌｌ  Ｃａｍｅｒａ）、デジタルビデオカメラ（Ｄｉｇｉｔａｌ  Ｖｉｄｅｏ  Ｃａｍｅｒａ）、ＰＭＰ（Ｐｏｒｔａｂｌｅ  Ｍｕｌｔｉｍｅｄｉａ  Ｐｌａｙｅｒ）、ＰＮＤ（Ｐｅｒｓｏｎａｌ  Ｎａｖｉｇａｔｉｏｎ  ＤｅｖｉｃｅまたはＰｏｒｔａｂｌｅ  Ｎａｖｉｇａｔｉｏｎ  Ｄｅｖｉｃｅ）、携帯用ゲームコンソール（ｈａｎｄｈｅｌｄ  ｇａｍｅ  ｃｏｎｓｏｌｅ）、モバイルインターネット装置（Ｍｏｂｉｌｅ  Ｉｎｔｅｒｎｅｔ  Ｄｅｖｉｃｅ；ＭＩＤ）、インターネットタブレット、または電子ブック（ｅ−ｂｏｏｋ）などとして具現可能である。
【００２３】
他の実施形態によって、ＤＤＩ５００とディスプレイパネル７００は、ＡＰ４００を除いた別途のディスプレイ装置（または、ディスプレイモジュール）としても具現される。
ＡＰ４００は、ディスプレイシステム２０の全般的な動作を制御することができる。実施形態によって、ＡＰ４００は、集積回路、システム・オン・チップ、またはモバイルＡＰとして具現可能である。ＡＰ４００は、ディスプレイしようとするディスプレイデータ（例えば、イメージデータ、動画データ、または静止画像データ）をＤＤＩ５００に伝送しうる。実施形態によって、ディスプレイデータは、ディスプレイパネル７００の水平ラインに相応するラインデータ単位で区分されうる。
【００２４】
ＤＤＩ５００は  ＡＰ４００から伝送されたディスプレイデータを処理し、該処理されたディスプレイデータをディスプレイパネル７００に伝送しうる。
ディスプレイパネル７００は、ＤＤＩ５００によって処理されたディスプレイデータをディスプレイすることができる。実施形態によって、ディスプレイパネル７００は、ＴＦＴ−ＬＣＤ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ−Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）パネル、ＬＥＤディスプレイパネル、ＯＬＥＤディスプレイパネル、ＡＭＯＬＥＤ（Ａｃｔｉｖｅ  Ｍａｔｒｉｘ  ＯＬＥＤ）ディスプレイパネル、またはフレキシブル（ｆｌｅｘｉｂｌｅ）ディスプレイパネルなどとして具現可能である。
【００２５】
図２は、図１に示されたディスプレイドライバＩＣ（ＤＤＩ）の一実施形態によるブロック図である。図１と図２とを参照すれば、ＤＤＩ５００は、インターフェース回路（Ｉｎｔｅｒｆａｃｅ  Ｃｉｒｃｕｉｔ）５１０、グラフィックメモリライトコントローラ（Ｇｒａｐｈｉｃ  Ｍｅｍｏｒｙ  Ｗｒｉｔｅ  Ｃｏｎｔｒｏｌｌｅｒ）５２０、グラフィックメモリ（Ｇｒａｐｈｉｃ  Ｍｅｍｏｒｙ）５３０、タイミングコントローラ（Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ）５４０、指示子生成回路（Ｉｎｄｉｃａｔｏｒ  Ｇｅｎｅｒａｔｉｎｇ  Ｃｉｒｃｕｉｔ）５５０、グラフィックメモリリードコントローラ（Ｇｒａｐｈｉｃ  Ｍｅｍｏｒｙ  Ｒｅａｄ  Ｃｏｎｔｒｏｌｌｅｒ）５６０、イメージプロセッシングユニット（Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）５７０、ソースシフトレジスタコントローラ（Ｓｏｕｒｃｅ  Ｓｈｉｆｔ  Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ）５８０、データシフトレジスタ（Ｄａｔａ  Ｓｈｉｆｔ  Ｒｅｇｉｓｔｅｒ）５９０、データラッチ（Ｄａｔａ  Ｌａｔｃｈ）６００、ソースドライバ（ＳｏｕｒｃｅＤｒｉｖｅｒ）６１０、及びゲートドライバ（Ｇａｔｅ  Ｄｒｉｖｅｒ）６２０を含みうる。
【００２６】
インターフェース回路５１０は、ＡＰ４００とＤＤＩ５００との間で送受信される信号及び／またはデータをインターフェーシング（ｉｎｔｅｒｆａｃｉｎｇ）することができる。インターフェース回路５１０は、ＡＰ４００から伝送されたラインデータ（ｌｉｎｅ  ｄａｔａ）をインターフェーシングして、グラフィックメモリライトコントローラ５２０に伝送しうる。
【００２７】
実施形態によって、インターフェース回路５１０は、ＭＩＰＩ（Ｍｏｂｉｌｅ  Ｉｎｄｕｓｔｒｙ  Ｐｒｏｃｅｓｓｏｒ  Ｉｎｔｅｒｆａｃｅ）、ＭＤＤＩ（Ｍｏｂｉｌｅ  Ｄｉｓｐｌａｙ  Ｄｉｇｉｔａｌ  Ｉｎｔｅｒｆａｃｅ）、ディスプレイポート（ＤｉｓｐｌａｙＰｏｒｔ）、またはエンベデッドディスプレイポート（Ｅｍｂｅｄｄｅｄ  ＤｉｓｐｌａｙＰｏｒｔ；ｅＤＰ）のような直列インターフェース（ｓｅｒｉａｌ  ｉｎｔｅｒｆａｃｅ）に適したインターフェースであり得る。
【００２８】
グラフィックメモリライトコントローラ５２０は、インターフェース回路５１０から伝送されたラインデータを受信し、該受信されたラインデータをグラフィックメモリ５３０にライトするライト動作を制御することができる。グラフィックメモリライトコントローラ５２０は、受信されたラインデータを指示子生成回路５５０に伝送しうる。
グラフィックメモリ５３０は、グラフィックメモリライトコントローラ５２０の制御によって、グラフィックメモリライトコントローラ５２０を通じて入力されたラインデータを保存することができる。グラフィックメモリ５３０は、ＤＤＩ５００内でバッファメモリ（ｂｕｆｆｅｒ  ｍｅｍｏｒｙ）として動作することができる。実施形態によって、グラフィックメモリ５３０は、ＧＲＡＭ（Ｇｒａｐｈｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）として具現可能である。
【００２９】
タイミングコントローラ５４０は、ＤＤＩ５００の各構成要素（例えば、指示子生成回路５５０またはグラフィックメモリリードコントローラ５６０）に同期信号（ｓｙｎｃｈｒｏｎｉｚｉｎｇ  ｓｉｇｎａｌ）及び／またはクロック信号（ｃｌｏｃｋ  ｓｉｇｎａｌ）を供給することができる。また、タイミングコントローラ５４０は、グラフィックメモリ５３０のリード動作を制御するためのリード命令（ｒｅａｄ  ｃｏｍｍａｎｄ）ＲＣＭＤをグラフィックメモリリードコントローラ５６０に伝送しうる。
【００３０】
指示子生成回路５５０は、グラフィックメモリライトコントローラ５２０から伝送されたラインデータのパターンを分析し、該分析の結果によって、指示子ＩＮＤを生成することができる。ここで、指示子ＩＮＤは、指示子信号または指示子データを意味する。指示子生成回路５５０は、指示子ＩＮＤをグラフィックメモリリードコントローラ５６０、イメージプロセッシングユニット５７０、ソースシフトレジスタコントローラ５８０、及びデータシフトレジスタ５９０のそれぞれに伝送しうる。指示子生成回路５５０は、図３から図１４を参照して詳しく説明される。
【００３１】
グラフィックメモリリードコントローラ５６０は、グラフィックメモリ５３０に保存されたラインデータに対してリード動作を行うことができる。実施形態によって、グラフィックメモリリードコントローラ５６０は、ラインデータに対するリード命令ＲＣＭＤと指示子ＩＮＤとに基づいて、グラフィックメモリ５３０に保存されたラインデータの全部または一部に対するリード動作を行うことができる。グラフィックメモリリードコントローラ５６０は、グラフィックメモリ５３０からリードされたラインデータの全部またはラインデータの一部をイメージプロセッシングユニット５７０に伝送しうる。グラフィックメモリライトコントローラ５２０とグラフィックメモリリードコントローラ５６０は、説明の便宜上、図２では分離された形態で示されているが、１つのグラフィックメモリコントローラとして具現可能である。
【００３２】
イメージプロセッシングユニット５７０は、グラフィックメモリリードコントローラ５６０から伝送されたラインデータの全部またはラインデータの一部を処理して、画質（ｉｍａｇｅ  ｑｕａｌｉｔｙ）を改善しうる。イメージプロセッシングユニット５７０は、指示子生成回路５５０から伝送された指示子ＩＮＤに基づいて、イメージプロセッシングユニット５７０の一部を非活性化させることができる。このような動作は、図１５と図１６とを参照して詳しく説明される。
【００３３】
ソースシフトレジスタコントローラ５８０は、データシフトレジスタ５９０の動作を制御することができる。ソースシフトレジスタコントローラ５８０は、指示子生成回路５５０から伝送された指示子ＩＮＤに基づいて、データシフトレジスタ５９０のデータシフティング（ｄａｔａ  ｓｈｉｆｔｉｎｇ）動作を制御することができる。これについては、図１７を参照して詳しく説明される。
【００３４】
データシフトレジスタ５９０は、ソースシフトレジスタコントローラ５８０の制御によって、ソースシフトレジスタコントローラ５８０を介して伝送されたラインデータをシフティングすることができる。データシフトレジスタ５９０は、シフティングされたラインデータを順次にデータラッチ６００に伝送しうる。データシフトレジスタ５９０は、指示子生成回路５５０から伝送された指示子ＩＮＤのレベルによって、互いに異なる動作を行うことができる。これについては、図１７を参照して詳しく説明される。
データラッチ６００は、データシフトレジスタ５９０から順次に伝送されたラインデータを保存し、該保存されたラインデータをディスプレイパネル７００の水平ライン単位でソースドライバ６１０に伝送しうる。
【００３５】
ソースドライバ６１０は、データラッチ６００から伝送されたラインデータをディスプレイパネル７００に伝送しうる。ゲートドライバ６２０は、ディスプレイパネル７００のゲートラインを駆動することができる。すなわち、ソースドライバ６１０とゲートドライバ６２０とによってディスプレイパネル７００に具現されたピクセルの動作が制御されることによって、ＡＰ４００から入力されたディスプレイデータ（または、ディスプレイデータに相応するイメージ）がディスプレイパネル７００でディスプレイされうる。
【００３６】
図３は、図２に示された指示子生成回路のブロック図である。図２と図３とを参照すれば、指示子生成回路５５０は、パターン検出器（Ｐａｔｔｅｒｎ  Ｄｅｔｅｃｔｏｒ）５５２と指示子メモリ（Ｉｎｄｉｃａｔｏｒ  Ｍｅｍｏｒｙ）５５４とを含みうる。
パターン検出器５５２は、グラフィックメモリライトコントローラ５２０から伝送されたラインデータＬＤＡＴＡを受信し、該受信されたラインデータＬＤＡＴＡのパターンを分析することができる。
【００３７】
実施形態によって、パターン検出器５５２は、ラインデータＬＤＡＴＡに含まれた複数のピクセルデータブロックがいずれも一致するパターンを検出することができる。他の実施形態によって、パターン検出器５５２は、ラインデータＬＤＡＴＡに含まれた複数のピクセルデータブロックが有する反復されるパターンを検出することができる。
パターン検出器５５２の具体的な構造及び動作については、図５と図１３とを参照して詳しく説明される。パターン検出器５５２は、ラインデータＬＤＡＴＡのパターンを検出し、該検出されたパターンを指示する指示子ＩＮＤを生成することができる。生成された指示子ＩＮＤは、指示子メモリ５５４に伝送することができる。
【００３８】
指示子メモリ５５４は、パターン検出器５５２から伝送された指示子ＩＮＤを保存することができる。指示子メモリ５５４は、タイミングコントローラ５４０の制御によって、保存された指示子ＩＮＤをグラフィックメモリリードコントローラ５６０、イメージプロセッシングユニット５７０、ソースシフトレジスタコントローラ５８０、及びデータシフトレジスタ５９０のそれぞれに伝送しうる。実施形態によって、タイミングコントローラ５４０の制御によって、指示子メモリ５５４は、グラフィックメモリリードコントローラ５６０のリード動作が行われる以前に指示子ＩＮＤを出力することができる。
【００３９】
図４は、ラインデータに含まれた基準ピクセルデータブロックと残りのピクセルデータブロックとの一実施形態を示す図である。図４を参照すれば、ラインデータＬＤＡＴＡは、複数のピクセルデータブロック（ｐｉｘｅｌ  ｄａｔａ  ｂｌｏｃｋ）ＰＤ１〜ＰＤＮ（Ｎは、自然数）を含みうる。
【００４０】
複数のピクセルデータブロックＰＤ１〜ＰＤＮのそれぞれは、ディスプレイパネル（図１の７００）の単位ピクセルによってディスプレイされる色相（ｃｏｌｏｒ）に相応するデータを意味する。実施形態によって、単位ピクセルは、それぞれが互いに異なる色相を表わすピクセル（例えば、レッド（ｒｅｄ）ピクセル、グリーン（ｇｒｅｅｎ）ピクセル、及びブルー（ｂｌｕｅ）ピクセル）の組合わせでなされうる。実施形態によって、複数のピクセルデータブロックＰＤ１〜ＰＤＮのうちから最初のピクセルデータブロックＰＤ１が比較の基準となる基準ピクセルデータブロックＮＰＤであり得る。この際、残りのピクセルデータブロックＲＰＤは、ラインデータＬＤＡＴＡから基準ピクセルデータブロックＮＰＤを除いた残りのピクセルデータブロックＰＤ２〜ＰＤＮを意味する。
複数のピクセルデータブロックＰＤ１〜ＰＤＮのうちから残りのピクセルデータブロックＲＮＰＤは、基準ピクセルデータブロックＮＰＤと比較されうる。
【００４１】
図５は、図３に示されたパターン検出器の一実施形態によるブロック図である。図３から図５を参照すれば、パターン検出器５５２は、バッファ回路（Ｂｕｆｆｅｒ  Ｃｉｒｃｕｉｔ）５５２−１と比較回路（Ｃｏｍｐａｒｉｓｏｎ  Ｃｉｒｃｕｉｔ）５５２−２とを含みうる。
バッファ回路５５２−１は、グラフィックメモリリードコントローラ５２０から伝送されたラインデータＬＤＡＴＡに含まれた複数のピクセルデータブロックのうちから基準ピクセルデータブロックＮＰＤを受信して保存することができる。複数のピクセルデータブロックのうちから残りのピクセルデータブロックＲＰＤは、バッファ回路５５２−１を経ずに、比較回路５５２−２に直接伝送することができる。バッファ回路５５２−１は、保存された基準ピクセルデータブロックＮＰＤを比較回路５５２−２に伝送しうる。
【００４２】
比較回路５５２−２は、バッファ回路５５２−１から伝送された基準ピクセルデータブロックＮＰＤと残りのピクセルデータブロックＲＰＤとをそれぞれ互いに比較することができる。比較回路５５２−２は、比較の結果によって、比較の結果に相応する指示子ＩＮＤを指示子メモリ５５４に伝送しうる。実施形態によって、比較回路５５２−２は、基準ピクセルデータブロックＮＰＤと残りのピクセルデータブロックＲＰＤとのそれぞれが、いずれも一致する場合、第１レベルの指示子ＩＮＤを出力することができる。しかし、比較回路５５２−２は、残りのピクセルデータブロックＲＰＤのうちの少なくとも１つのピクセルデータブロックが、基準ピクセルデータブロックＮＰＤと一致しない場合、第２レベルの指示子ＩＮＤを出力することができる。
【００４３】
図６は、図４に示されたラインデータの一実施形態を示す図であり、図７は、図４に示されたラインデータの他の実施形態を示す図であり、図８は、図６と図７のそれぞれに示されたラインデータに相応する指示子を示す図である。図５から図８を参照すれば、図６に示された第１ラインデータＬＤＡＴＡ１の場合、第１ラインデータＬＤＡＴＡ１に含まれた複数のピクセルデータブロックのそれぞれは、いずれも“ＦＯ”に相応するカラーを表わすデータを含む。すなわち、残りのピクセルデータブロックＲＰＤのそれぞれは、いずれも基準ピクセルデータブロックＮＰＤと互いに一致するので、比較回路５５２−２は、第１レベル（例えば、データ“１”）を有する指示子ＩＮＤを出力することができる。
【００４４】
図７に示された第２ラインデータＬＤＡＴＡ２の場合、基準ピクセルデータブロックＮＰＤは、“ＦＯ”に相応するカラーを表わすデータを含むが、残りのピクセルデータブロックＲＰＤのうちの少なくとも１つのピクセルデータブロック（例えば、残りのピクセルデータブロックＲＰＤのうちから二番目のピクセルデータブロック）は、“Ａ０”に相応するカラーを表わすデータを含む。この場合、比較回路５５２−２は、第２レベル（例えば、データ“０”）を有する指示子ＩＮＤを出力することができる。
【００４５】
図９は、ラインデータに含まれた基準ピクセルデータブロックと残りのピクセルデータブロックとの他の実施形態を示す図である。図５と図９とを参照すれば、ラインデータＬＤＡＴＡの他の実施形態による基準ピクセルデータブロックＮＰＤ’は、複数のサブピクセルデータブロック（例えば、ＰＤ１とＰＤ２）を含みうる。残りのピクセルデータブロックＲＰＤ’は、ラインデータＬＤＡＴＡから基準ピクセルデータブロックＮＰＤ’を除いた残りのピクセルデータブロックＰＤ３〜ＰＤＮを含みうる。
【００４６】
この場合、比較回路５５２−２は、基準ピクセルデータブロックＮＰＤ’に含まれた複数のサブピクセルデータブロック（例えば、ＰＤ１とＰＤ２）を交番的に（ａｌｔｅｒｎａｔｉｖｅｌｙ）残りのピクセルデータブロックＰＤ３〜ＰＤＮのそれぞれと比較することができる。例えば、比較回路５５２−２は、第１サブピクセルデータブロックＰＤ１と第３ピクセルデータブロックＰＤ３とを互いに比較し、第２サブピクセルデータブロックＰＤ２と第４ピクセルデータブロックＰＤ４とを互いに比較することができる。比較回路５５２−２の比較動作については、図１０から図１２を参照して詳しく説明される。
【００４７】
図１０は、図９に示されたラインデータの一実施形態を示す図であり、図１１は、図９に示されたラインデータの他の実施形態を示す図であり、図１２は、図１０と図１１のそれぞれに示されたラインデータに相応する指示子を示す図である。図５、及び図９から図１０を参照すれば、図１０に示された第３ラインデータＬＤＡＴＡ３の場合、基準ピクセルデータブロックＮＰＤ’は、“Ｆ０”に相応するカラーを表わすデータを含む第１サブピクセルデータブロックＰＤ１と“Ａ０”に相応するカラーを表わすデータを含む第２サブピクセルデータブロックＰＤ２とを含む。
【００４８】
この場合、比較回路５５２−２は、基準ピクセルデータブロックＮＰＤ’に含まれた複数のサブピクセルデータブロック（すなわち、第１サブピクセルデータブロックＰＤ１と第２サブピクセルデータブロックＰＤ２）を交番的に残りのピクセルデータブロックＲＰＤ’のそれぞれと比較することができる。例えば、比較回路５５２−２は、第１サブピクセルデータブロックＰＤ１と第３ピクセルデータブロックＰＤ３とを互いに比較し、第２サブピクセルデータブロックＰＤ２と第４ピクセルデータブロックＰＤ４とを互いに比較することができる。
【００４９】
第３ラインデータＬＤＡＴＡ３の第１サブピクセルデータブロックＰＤ１と第３ピクセルデータブロックＰＤ３のそれぞれは、“Ｆ０”に相応するカラーを表わすデータを含み、互いに一致し、第２サブピクセルデータブロックＰＤ２と第４ピクセルデータブロックＰＤ４のそれぞれは、“Ａ０”に相応するカラーを表わすデータを含み、互いに一致する。すなわち、残りのピクセルデータブロックＮＰＤ’は、基準ピクセルデータブロックＮＰＤ’が反復されるパターンを有するので、比較回路５５２−２は、比較の結果によって、第１レベル（例えば、データ“１”）を有する指示子ＩＮＤを出力することができる。
【００５０】
図１１に示された第４ラインデータＬＤＡＴＡ４の場合、第３ピクセルデータブロックＰＤ３は、“ＦＦ”に相応するカラーを表わすデータを含むが、第１サブピクセルデータブロックＰＤ１は、“ＦＯ”に相応するカラーを表わすデータを含み、互いに一致しない。したがって、比較回路５５２−２は、比較の結果によって、第２レベル（例えば、データ“０”）を有する指示子ＩＮＤを出力することができる。
【００５１】
図１３は、図３に示されたパターン検出器の他の実施形態によるブロック図であり、図１４は、図１３に示されたラインデータとバッファリングされたラインデータを示す図である。図３と第１３とを参照すれば、図３に示されたパターン検出器５５２の他の実施形態によるパターン検出器５５２’は、データバッファ回路（Ｄａｔａ  Ｂｕｆｆｅｒ  Ｃｉｒｃｕｉｔ）５５２’−１、比較回路５５２’−２、アドレスバッファ回路（Ａｄｄｒｅｓｓ  Ｂｕｆｆｅｒ  Ｃｉｒｃｕｉｔ）５５２’−３、及びカウンタ回路（Ｃｏｕｎｔｅｒ  Ｃｉｒｃｕｉｔ）５５２’−４を含みうる。
データバッファ回路５５２’−１は、ラインデータＬＤＡＴＡをバッファリングして、該バッファリングされたラインデータＬＤＡＴＡ’を比較回路５５２’−２に伝送しうる。データバッファ回路５５２’−１は、ラインデータＬＤＡＴＡを１つのピクセルデータブロックに相応するほど遅延されたラインデータＬＤＡＴＡ’を出力することができる。
【００５２】
図１４では、説明の便宜上、ラインデータＬＤＡＴＡが１２個のピクセルデータブロックを含む場合を説明するが、ピクセルデータブロックの個数によって、本発明の技術的範囲が制限解釈されてはならない。比較回路５５２’−２は、ラインデータＬＤＡＴＡとバッファリングされたラインデータＬＤＡＴＡ’とをピクセルデータブロック単位で互いに比較することができる。
バッファリングされたラインデータＬＤＡＴＡ’の最初のピクセルデータブロックは、ラインデータＬＤＡＴＡの二番目のピクセルデータブロックと比較されうる。同様に、バッファリングされたラインデータＬＤＡＴＡ’の二番目のピクセルデータブロックは、ラインデータＬＤＡＴＡの三番目のピクセルデータブロックと比較されうる。すなわち、比較回路５５２’−２は、隣接しているピクセルデータブロックを互いに比較することができる。
【００５３】
比較回路５５２’−２は、比較の結果によって、隣接したピクセルデータブロックが互いに一致する場合、第１レベルを有する比較信号ＣＯＭＰを出力し、隣接したピクセルデータブロックが互いに一致しない場合、第２レベルを有する比較信号ＣＯＭＰを出力することができる。図１４を参照すれば、比較回路５５２’−２は、バッファリングされたラインデータＬＤＡＴＡ’の４番目のピクセルデータブロックから１１番目のピクセルデータブロックのそれぞれに相応する比較の結果であって、第１レベルを有する比較信号ＣＯＭＰを出力することができる。
アドレスバッファ回路５５２’−３は、グラフィックメモリライトコントローラ５２０から伝送されたアドレスＡＤＤを受信して保存することができる。アドレスバッファ回路５５２’−３は、保存されたアドレスＡＤＤをカウンタ回路５５２’−４に伝送しうる。
【００５４】
カウンタ回路５５２’−４は、比較回路５５２’−２から出力された比較信号ＣＯＭＰのうちから第１レベルを有する比較信号ＣＯＭＰ、例えば、隣接したピクセルデータブロックが互いに一致する場合の比較信号ＣＯＭＰをカウントし、カウント値と基準値とを比較することができる。実施形態によって、カウント回路５５２’−４は、カウント値とアドレスバッファ回路５５２’−３から伝送されたアドレスＡＤＤとに基づいて指示子ＩＮＤ’を生成することができる。
この場合、指示子ＩＮＤ’は、反復されるピクセルデータブロックの開始アドレス（例えば、ラインデータＬＤＡＴＡの４番目のピクセルデータブロックのアドレス）と反復されるピクセルデータブロックの個数（例えば、９個）に関連したデータとを含みうる。
【００５５】
図１５は、図２に示されたイメージプロセッシングユニットのブロック図である。図２と図１５とを参照すれば、イメージプロセッシングユニット５７０は、ゲーティング回路（Ｇａｔｉｎｇ  Ｃｉｒｃｕｉｔ）５７２、複数の内部回路（Ｉｎｔｅｒｎａｌ  Ｃｉｒｃｕｉｔｓ）５７４−１〜５７４−Ｍ（Ｍは、自然数）、及び出力制御回路（ＯｕｔｐｕｔＣｏｎｔｒｏｌ  Ｃｉｒｃｕｉｔ）５７６を含みうる。
イメージプロセッシングユニット５７０は、グラフィックメモリリードコントローラ５６０からリードされたラインデータＬＤＡＴＡを並列処理するための複数の内部回路５７４−１〜５７４−Ｍを含みうる。
【００５６】
ゲーティング回路５７２は、指示子ＩＮＤに基づいてラインデータＬＤＡＴＡのうちから反復されるピクセルデータブロックに相応するラインデータ（例えば、ＬＤＡＴＡ［２］〜ＬＤＡＴＡ［Ｍ］）をゲーティング（すなわち、オン（ＯＮ）またはオフ（ＯＦＦ））することができる。すなわち、ゲーティング回路５７２は、指示子ＩＮＤに基づいてイメージプロセッシングユニット５７０の一部（例えば、５７４−２〜５７４−Ｍ）を非活性化させることができる。これを通じて、ゲーティング回路５７２は、イメージプロセッシングユニット５７０で消費電力を減らすことができる。
【００５７】
実施形態によって、図１５では、ラインデータＬＤＡＴＡの並列処理のために、ラインデータＬＤＡＴＡがＬＤＡＴＡ［１］〜ＬＤＡＴＡ［Ｍ］に区分される場合を図示しているが、ラインデータＬＤＡＴＡは、ピクセルデータブロック単位で区分されることもあり、これに限定されるものではない。
出力制御回路５７６は、複数の内部回路５７４−１〜５７４−Ｍのそれぞれによって処理されたラインデータ（ｐｒｏｃｅｓｓｅｄ  ｌｉｎｅ  ｄａｔａ）ＰＬＤＡＴＡ［１］〜ＰＬＤＡＴＡ［Ｍ］を受信し、指示子ＩＮＤに基づいて処理されたラインデータＰＬＤＡＴＡ［１］〜ＰＬＤＡＴＡ［Ｍ］の出力経路を選択し、該選択の結果によって、出力ラインデータＯＰＬＤＡＴＡ［１］〜ＯＰＬＤＡＴＡ［Ｍ］を出力することができる。出力制御回路５７６の構造及び動作については、図１６を参照して詳しく説明される。
【００５８】
図１６は、図１５に示された出力制御回路の回路図である。図１５と図１６とを参照すれば、出力制御回路５７６は、複数の選択器（ｓｅｌｅｃｔｏｒｓ）５７６−１〜５７６−（Ｍ−１）を含みうる。
複数の選択器５７６−１〜５７６−（Ｍ−１）のそれぞれは、指示子生成回路５５０から伝送された指示子ＩＮＤに基づいて出力経路を選択することができる。実施形態によって、複数の選択器５７６−１〜５７６−（Ｍ−１）のそれぞれに、第１レベル（例えば、“１”）を有する指示子ＩＮＤが選択信号として入力される場合、第１処理されたラインデータＰＬＤＡＴＡ［１］は、残りの処理されたラインデータＰＬＤＡＴＡ［２］〜ＰＬＤＡＴＡ［Ｍ］に相応する出力ラインデータＯＰＬＤＡＴＡ［２］〜ＯＰＬＤＡＴＡ［Ｍ］として出力される。他の実施形態によって、複数の選択器５７６−１〜５７６−（Ｍ−１）のそれぞれに、第２レベル（例えば、“０”）を有する指示子ＩＮＤが選択信号として入力される場合、残りの処理されたラインデータＰＬＤＡＴＡ［２］〜ＰＬＤＡＴＡ［Ｍ］が選択されて、出力ラインデータＯＰＬＤＡＴＡ［２］〜ＯＰＬＤＡＴＡ［Ｍ］として出力される。
【００５９】
図１７は、図２に示されたシフトレジスタの回路図である。
図２と図１７とを参照すれば、シフトレジスタ５９０は、複数のラッチ（ｌａｔｃｈｅｓ）５９０−１〜５９０−Ｎ、クロック選択回路（ｃｌｏｃｋ  ｓｅｌｅｃｔｉｎｇ  ｃｉｒｃｕｉｔ）５９２、及び出力選択回路（ｏｕｔｐｕｔ  ｓｅｌｅｃｔｉｎｇ  ｃｉｒｃｕｉｔ）５９４を含みうる。
複数のラッチ５９０−１〜５９０−Ｎは、ソースシフトレジスタコントローラ５８０を介して入力される出力ラインデータＯＰＬＤＡＴＡに対してデータシフティング動作を行うことができる。複数のラッチ５９０−１〜５９０−Ｎは、ソースシフトレジスタコントローラ５８０から伝送されたクロック信号ＣＬＫまたはデフォルト信号（ｄｅｆａｕｌｔｓｉｇｎａｌ）ＤＥＦＡＵＬＴに応答して、データシフティング動作を行うことができる。
【００６０】
クロック選択回路５９２は、選択信号として入力される指示子ＩＮＤに基づいて、ソースシフトレジスタコントローラ５８０から伝送されたクロック信号ＣＬＫまたはデフォルト信号ＤＥＦＡＵＬＴを選択することができる。クロック選択回路５９２は、第１レベル（例えば、“１”）を有する指示子ＩＮＤが入力される場合、デフォルト信号ＤＥＦＡＵＬＴを選択し、第２レベル（例えば、“０”）を有する指示子ＩＮＤが入力される場合、クロック信号ＣＬＫを選択することができる。
【００６１】
デフォルト信号ＤＥＦＡＵＬＴは、複数のラッチ５９０−１〜５９０−Ｎのデータシフティング動作を中断可能にする信号を幅広く意味する。実施形態によって、クロック選択回路５９２は、ソースシフトレジスタコントローラ５８０に含まれることもある。この場合、ソースシフトレジスタコントローラ５８０は、指示子ＩＮＤに基づいて、クロック信号ＣＬＫまたはデフォルト信号ＤＥＦＡＵＬＴを複数のラッチ５９０−１〜５９０−Ｎのそれぞれに直接伝送しうる。
【００６２】
例えば、ソースシフトレジスタコントローラ５８０は、第１レベル（例えば、“１”）を有する指示子ＩＮＤに基づいてデフォルト信号ＤＥＦＡＵＬＴを複数のラッチ５９０−１〜５９０−Ｎのそれぞれに直接伝送し、第２レベル（例えば、“０”）を有する指示子ＩＮＤに基づいてクロック信号ＣＬＫを複数のラッチ５９０−１〜５９０−Ｎのそれぞれに直接伝送しうる。
出力選択回路５９４は、複数の選択器５９４−１〜５９４−Ｎを含みうる。複数の選択器５９４−１〜５９４−Ｎのそれぞれは、指示子生成回路５５０から伝送された指示子ＩＮＤに基づいて出力を選択することができる。
【００６３】
実施形態によって、複数の選択器５９４−１〜５９４−Ｎのそれぞれに、第１レベルを有する指示子ＩＮＤが選択信号として入力される場合、第１出力ラインデータＯＰＬＤＡＴＡ［１］は、並列処理されて残りの出力ラインデータＯＰＬＤＡＴＡ［２］〜ＯＰＬＤＡＴＡ［Ｍ］に相応する出力として選択されうる。他の実施形態によって、複数の選択器５９４−１〜５９４−Ｎのそれぞれに、第２レベルを有する指示子ＩＮＤが選択信号として入力される場合、データシフティング動作結果による出力ラインデータＯＰＬＤＡＴＡが選択されて出力される。すなわち、複数のラッチ５９０−１〜５９０−Ｎのそれぞれの出力が選択されてデータラッチ６００に伝送することができる。
【００６４】
図１８は、本発明の一実施形態によるＤＤＩの動作方法のフローチャートである。図２から図１８を参照すれば、指示子生成回路５５０は、ラインデータＬＤＡＴＡに含まれた複数のピクセルデータブロックＰＤ１〜ＰＤＮのそれぞれを互いに比較することができる（ステップＳ１０）。
実施形態によって、指示子生成回路５５０は、複数のピクセルデータブロックＰＤ１〜ＰＤＮのうちから基準ピクセルデータブロックＮＰＤを残りのピクセルデータブロックＲＰＤのそれぞれと比較することができる。指示子生成回路５５０は、比較の結果に相応する指示子ＩＮＤを生成することができる（ステップＳ１２）。
【００６５】
指示子生成回路５５０は、生成された指示子ＩＮＤをグラフィックメモリリードコントローラ５６０、イメージプロセッシングユニット５７０、ソースシフトレジスタコントローラ５８０、及びデータシフトレジスタ５９０のそれぞれに伝送しうる。グラフィックメモリリードコントローラ５６０は、ラインデータに対するリード命令ＲＣＭＤと指示子ＩＮＤとに基づいて、ラインデータの全部または一部をリードすることができる（ステップＳ１４）。
【００６６】
図１９は、本発明の他の実施形態によるＤＤＩの動作方法のフローチャートである。図２、図３、図１３、図１４、及び図１９を参照すれば、データバッファ回路５５２’−１は、ラインデータＬＤＡＴＡをバッファリングして、該バッファリングされたラインデータＬＤＡＴＡ’を出力することができる（ステップＳ２０）。実施形態によって、データバッファ回路５５２’−１は、ラインデータＬＤＡＴＡを１つのピクセルデータブロックに相応するほど遅延されたラインデータＬＤＡＴＡ’を出力することができる。
【００６７】
比較回路５５２’−２は、ラインデータＬＤＡＴＡとバッファリングされたラインデータＬＤＡＴＡ’とをピクセルデータブロック単位で比較することができる（ステップＳ２２）。カウンタ回路５５２’−４は、比較回路５５２’−２の比較の結果に相応する指示子ＩＮＤ’を生成することができる（ステップＳ２４）。実施形態によって、カウンタ回路５５２’−４は、比較回路５５２’−２から出力された比較信号ＣＯＭＰのうちから隣接したピクセルデータブロックが互いに一致する場合の比較信号ＣＯＭＰをカウントし、カウント値と基準値とを比較することができる。この場合、カウント回路５５２’−４は、前記カウント値とアドレスバッファ回路５５２’−３から伝送されたアドレスＡＤＤとに基づいて指示子ＩＮＤ’を生成することができる。
グラフィックメモリリードコントローラ５６０は、ラインデータに対するリード命令ＲＣＭＤと指示子ＩＮＤ’とに基づいて、ラインデータの全部または一部をリードすることができる（ステップＳ２６）。
【００６８】
図２０は、本発明の一実施形態による電子システムのブロック図である。図１と図２０とを参照すれば、電子システム１０００は、ＭＩＰＩを使用または支援することができるデータ処理装置、例えば、ＰＤＡ、ＰＭＰ、ＩＰＴＶ、スマートフォン、タブレットＰＣ、モバイルインターネット装置、インターネットタブレット、またはウェアラブルコンピュータとして具現可能である。アプリケーションプロセッサ１０１０は、図１のＡＰ４００として具現可能である。
【００６９】
アプリケーションプロセッサ１０１０に具現されたＣＳＩホスト（Ｃａｍｅｒａ  Ｓｅｒｉａｌ  Ｉｎｔｅｒｆａｃｅ（ＣＳＩ）ｈｏｓｔ）１０１２は、カメラシリアルインターフェースを介してイメージセンサー１００のＣＳＩ装置１０４１とシリアル通信することができる。この際、例えば、ＣＳＩホスト１０１２は、デシリアライザ（ｄｅｓｅｒｉａｌｉｚｅｒ）ＤＥＳを含み、ＣＳＩ装置１０４１は、シリアライザ（ｓｅｒｉａｌｉｚｅｒ）ＳＥＲを含みうる。アプリケーションプロセッサ１０１０に具現されたＤＳＩホスト１０１１は、ディスプレイシリアルインターフェース（Ｄｉｓｐｌａｙ  ＳｅｒｉａｌＩｎｔｅｒｆａｃｅ；ＤＳＩ）を通じてディスプレイ１０５０のＤＳＩ装置１０５１とシリアル通信することができる。この際、例えば、ＤＳＩホスト１０１１は、シリアライザＳＥＲを含み、ＤＳＩ装置１０５１は、デシリアライザＤＥＳを含みうる。ディスプレイ１０５０は、図１のＤＤＩ５００とディスプレイパネル７００とを含んで具現されうる。
【００７０】
実施形態によって、電子システム１０００は、アプリケーションプロセッサ１０１０と通信することができるＲＦチップ１０６０をさらに含みうる。アプリケーションプロセッサ１０１０に含まれたＰＨＹ（ＰＨＹｓｉｃａｌ  ｌａｙｅｒ）１０１３とＲＦチップ１０６０に含まれたＰＨＹ１０６１は、ＭＩＰＩ  ＤｉｇＲＦによってデータを送受信することができる。
【００７１】
実施形態によって、電子システム１０００は、ＧＰＳ１０２０受信器、ストレージ（ｓｔｏｒａｇｅ）１０７０、マイクロホン（ｍｉｃｒｏｐｈｏｎｅ；ＭＩＣ）１０８０、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）１０８５、及びスピーカー（ｓｐｅａｋｅｒ）１０９０をさらに含みうる。電子システム１０００は、Ｗｉｍａｘ（Ｗｏｒｌｄ  ｉｎｔｅｒｏｐｅｒａｂｉｌｉｔｙ  ｆｏｒ  ｍｉｃｒｏｗａｖｅ  ａｃｃｅｓｓ）１０３０モジュール、ＷＬＡＮ（Ｗｉｒｅｌｅｓｓ  ＬＡＮ）１１００モジュール、及び／またはＵＷＢ（Ｕｌｔｒａ  Ｗｉｄｅｂａｎｄ）１１１０モジュールなどを用いて通信することができる。
【産業上の利用可能性】
【００７２】
本発明は、ディスプレイドライバＩＣと、それを含むディスプレイ装置に利用されうる。
【符号の説明】
【００７３】
２０：ディスプレイシステム
４００：アプリケーションプロセッサ
５００：ＤＤＩ
５１０：インターフェース回路
５３０：グラフィックメモリ
５５０：指示子生成回路
５７０：イメージプロセッシングユニット
５８０：ソースシフトレジスタコントローラ
５９０：データシフトレジスタ
６００：データラッチ
７００：ディスプレイパネル
１０００：電子システム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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