(57)【要約】      （修正有）【課題】第1導電膜および第2導電膜をパターニングする際のコストを低減できるとともに、従来のような加工ばらつきをも低減し得る半導体装置の製造方法を提供する。【解決手段】第1ポリシリコン膜23および第2ポリシリコン膜13をゲート領域に合わせて微細かつ精度良くパターニングする際、第1ポリシリコン膜23および第2ポリシリコン膜13を同じレジスト層43により同時にパターニングするようにしたことから、微細なパターンを高精度で形成し得るレジスト層43や、レジスト層43に所定パターンを転写するフォトマスクの使用回数が1回で済み、その分、第1ポリシリコン膜23および第2ポリシリコン膜13をパターニングする際のコストを低減できる。また、レジスト層43を用いて1回の加工により、第1ポリシリコン膜23および第2ポリシリコン膜13に1回の加工工程分の加工ばらつきしか生じず、従来のような加工ばらつきをも低減し得る。【選択図】図３
2015002309.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第1領域に第1トランジスタを有し、前記半導体基板の第2領域に第2トランジスタを有する半導体装置の製造方法であって、
前記第2領域にある前記半導体基板の絶縁膜上に第1導電膜を形成し、前記第1領域の前記半導体基板上から、前記第2領域の前記第1導電膜上に亘って、下層絶縁膜と電荷蓄積膜と上層絶縁膜が順に積層された積層膜を形成し、該積層膜上に第2導電膜を形成する第1工程と、
前記第2領域の前記第2導電膜および前記積層膜を除去し、該第2領域に前記第1導電膜を露出させる第2工程と、
前記第1領域に露出している前記第2導電膜上と、前記第2領域に露出させた前記第1導電膜上とにマスク層を形成して、該マスク層をパターニングする第3工程と、
前記マスク層をマスクにして、前記第1導電膜および前記第2導電膜をパターニングし、前記第1領域に形成される前記第1トランジスタのゲート領域に前記第2導電膜を残存させると同時に、前記第2領域に形成される前記第2トランジスタのゲート領域に前記第1導電膜を残存させる第4工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記第1領域はメモリセル形成領域であり、前記第2領域は周辺回路形成領域である
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第4工程で、前記第1導電膜を除去し終えるよりも早く前記第2導電膜を除去し終える
ことを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記第1工程では、前記第2導電膜の膜厚を前記第1導電膜の膜厚よりも薄く形成する
ことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記第1領域および前記第2領域間には境界領域を有し、
前記第4工程では、前記第1導電膜および前記第2導電膜をパターニングする際、前記境界領域にある前記第1導電膜の段差部に前記第2導電膜および前記積層膜が残存する
ことを特徴とする請求項１〜４のうちいずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、例えば不揮発性メモリセルと、当該不揮発性メモリセル以外の他のトランジスタとを同一の半導体基板上に形成する際に適用して好適なものである。
【背景技術】
【０００２】
不揮発性メモリセルと、当該不揮発性メモリセル以外の他のトランジスタとが同一の半導体基板上に形成された半導体装置の製造方法としては、従来、特開２００７‐２３４８６１号公報（特許文献１）が知られている。実際上、この特許文献１では、周辺回路を構成する低耐圧トランジスタおよび高耐圧トランジスタと、複数の不揮発性メモリセルとを同一の半導体基板上に形成する半導体装置の製造方法について開示されている。
【０００３】
この特許文献１に示す半導体装置の製造方法（特許文献１に示す段落[０１２９]〜[０１４１]（実施の形態３））について、図７〜図１０を用いて以下簡単に説明する。特許文献１では、図７に示すように、例えば単結晶シリコンにボロン等のP型不純物を導入した板状の半導体基板2を用意し、当該半導体基板2の表面に複数の素子分離領域7a,7bを形成する。
【０００４】
なお、この素子分離領域7a,7bは、例えばシリコン酸化膜からなり、STI（Shallow Trench Isolation）法やLOCOS（Local Oxidization Of Silicon）等によって形成される。図７では、半導体基板2に形成した溝にシリコン酸化膜を埋め込むSTI法によって形成した素子分離領域7a,7bを示している。
【０００５】
図７に示す半導体基板2では、2つの素子分離領域7a,7bが形成されており、一の素子分離領域7aを境に、不揮発性メモリセル（図示せず）が形成されるメモリセル形成領域ER1と、周辺回路を構成する低耐圧トランジスタ（図示せず）および高耐圧トランジスタ（図示せず）が形成される周辺回路形成領域ER5とに区分けされている。なお、この実施の形態の場合、メモリセル形成領域ER1および周辺回路形成領域ER5間には、境界領域ER2があり、この境界領域ER2に一の素子分離領域7aが配置され得る。
【０００６】
また、半導体基板2の周辺回路形成領域ER5は、当該周辺回路形成領域ER5内に形成された他の素子分離領域7bによって、低耐圧トランジスタが形成される低耐圧トランジスタ形成領域ER3と、高耐圧トランジスタが形成される高耐圧トランジスタ形成領域ER4とに区分けされている。
【０００７】
そして、フォトリソグラフィ技術およびイオン注入法を利用して、メモリセル形成領域ER1にP型ウェル3を形成するとともに、高耐圧トランジスタ形成領域ER4にもP型ウェル5を形成する。P型ウェル3，5は、例えばボロン等のP型不純物を半導体基板2に導入することにより形成し、同一の不純物濃度を有している。
【０００８】
その後、フォトリソグラフィ技術およびイオン注入法を利用して、メモリセル形成領域ER1のP型ウェル3にチャネル形成領域（図示せず）を形成する。チャネル形成領域は、例えばリン（P）や砒素（As）等のN型不純物を導入することにより形成する。同様に、高耐圧トランジスタ形成領域ER4のP型ウェル5にもチャネル形成領域（図示せず）を形成する。高耐圧トランジスタ形成領域ER4のチャネル形成領域は、例えばボロンなどのP型不純物を導入することにより形成する。
【０００９】
低耐圧トランジスタ形成領域ER3内の半導体基板2には、フォトリソグラフィ技術およびイオン注入法により、P型ウェル4を形成する。P型ウェル4には、例えばボロン等のP型不純物が導入され、低耐圧トランジスタの特性に合わせた不純物濃度になっている。ここでは、メモリセル形成領域ER1に形成されるP型ウェル3と高耐圧トランジスタ形成領域ER4に形成されるP型ウェル5は同一の不純物濃度で形成されているが、低耐圧トランジスタ形成領域ER3に形成されるP型ウェル4は、他のP型ウェル3，5とは異なる不純物濃度で形成される。また、この低耐圧トランジスタ形成領域ER3のP型ウェル4の表面にもチャネル形成領域（図示せず）を形成する。このチャネル形成領域は、例えばボロン等のP型不純物を導入することにより形成される。
【００１０】
次いで、例えば熱酸化法を使用して、半導体基板2のP型ウェル3,4,5の表面にシリコン酸化膜からなる絶縁膜40,22,32を形成する。ここで、高耐圧トランジスタ形成領域ER4に形成される絶縁膜32の膜厚は、高電圧に耐え得るように、メモリセル形成領域ER1の絶縁膜40、および低耐圧トランジスタ形成領域ER3の絶縁膜22の各膜厚よりも厚く形成され得る。
【００１１】
次いで、これら絶縁膜40,22,32や素子分離領域7a,7b上に、第1導電膜としての第1ポリシリコン膜23を積層形成する。この第1ポリシリコン膜23は、例えば、シランガスを窒素ガス（N2）中で熱分解させるCVD（Chemical Vapor Deposition）法によって形成する。第1ポリシリコン膜23の成膜時には、リン等の導電型不純物が添加される。
【００１２】
次いで、図８に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、レジスト層41により第1ポリシリコン膜23をパターニングする。パターニングは、メモリセル形成領域ER1の第1ポリシリコン膜23を除去し、周辺回路形成領域ER5（低耐圧トランジスタ形成領域ER3および高耐圧トランジスタ形成領域ER4）から、境界領域ER2内の一部に亘って第1ポリシリコン膜23が残存し得るように行なわれる。
【００１３】
次いで、レジスト層41を除去した後、メモリセル形成領域ER1にあるP型ウェル3上の絶縁膜40も除去し、図９に示すように、メモリセル形成領域ER1のP型ウェル3上から、パターニングした第1ポリシリコン膜23上に亘って、下層絶縁膜10と電荷蓄積膜11と上層絶縁膜12が順に積層されたONO積層膜9を形成する。
【００１４】
ここで、ONO積層膜9は、例えばシランガス（SiH4）と酸素ガス（O2）とを化学反応させるCVD法を使用してシリコン酸化膜からなる下層絶縁膜10を形成した後、シランガス（SiH4）とアンモニアガス（NH3）とを化学反応させるCVD法を使用してシリコン窒化膜からなる電荷蓄積膜11を下層絶縁膜10上に形成し、次いでシランガスと酸素ガスとを化学反応させるCVD法を使用してシリコン酸化膜からなる上層絶縁膜12を電荷蓄積膜11上に形成することにより作製され得る。次いで、第2導電膜としての第2ポリシリコン膜13を例えばCVD法を使用してONO積層膜9の上層絶縁膜12上に形成する。
【００１５】
次いで、図１０Ａに示すように、フォトリソグラフィ技術およびエッチング技術を利用して、先ず始めにレジスト層100により第2ポリシリコン膜13をパターニングする。このパターニングは、レジスト層100をマスクとして、メモリセル形成領域ER1に形成される不揮発性メモリセルのゲート領域に第2ポリシリコン膜13を残存させるように行なわれる。なお、この際、境界領域ER2にある第1ポリシリコン膜23の段差部には、当該段差部の壁部に沿って第2ポリシリコン膜13が残渣部37として残存し得る。
【００１６】
次いで、メモリセル形成領域ER1、境界領域ER2、周辺回路形成領域ER5において外部に露出しているONO積層膜9を除去し、メモリセル形成領域ER1のゲート領域や、残渣部37に覆われた領域に、ONO積層膜9を残存させる。このようにして、従来の製造方法では、先ず始めにメモリセル形成領域ER1における不揮発性メモリセルのゲート領域に、第2ポリシリコン膜13とONO積層膜9とを形成する。
【００１７】
その後、図１０Ｂに示すように、フォトリソグラフィ技術およびエッチング技術を利用して、レジスト層101によって第1ポリシリコン膜23をパターニングする。このパターニングは、レジスト層101をマスクとして、低耐圧トランジスタ形成領域ER3における低耐圧トランジスタのゲート領域と、高耐圧トランジスタ形成領域ER4における高耐圧トランジスタのゲート領域とにそれぞれ第1ポリシリコン膜23が残存するように行なわれる。
【００１８】
このようにして、従来の製造方法では、先ず始めにメモリセル形成領域ER1における不揮発性メモリセルのゲート領域に、第2ポリシリコン膜13を精度良く形成した後、これとは別のレジスト層101を使用して、周辺回路形成領域ER5における低耐圧トランジスタおよび高耐圧トランジスタの各ゲート領域に、それぞれ第1ポリシリコン膜23を精度良く形成する。
【００１９】
その後、レジスト層101の除去や、周辺回路形成領域ER5にてゲート領域以外の領域に露出した絶縁膜22,32の除去、メモリセル形成領域ER1および周辺回路形成領域ER5における拡散領域やソース・ドレイン領域の形成、シリサイド膜の形成等を順に行い、メモリセル形成領域ER1にトランジスタ構成の不揮発性メモリセルを形成するとともに、低耐圧トランジスタ形成領域ER3にトランジスタ構成の低耐圧トランジスタを形成し、さらに高耐圧トランジスタ形成領域ER4にトランジスタ構成の高耐圧トランジスタをそれぞれ形成する。
【００２０】
その後、これら不揮発性メモリセル、低耐圧トランジスタおよび高耐圧トランジスタを覆うように酸化シリコン膜でなる層間絶縁層を形成した後、当該層間絶縁層にコンタクトホールを形成する。次いで、コンタクトプラグをコンタクトホール内に形成するとともに、コンタクトプラグの表面に配線層を形成し、当該コンタクトプラグによって、不揮発性メモリセルのソース・ドレイン領域や、低耐圧トランジスタのソース・ドレイン領域、高耐圧トランジスタのソース・ドレイン領域と、配線層とを電気的に接続させた半導体装置を製造し得る。
【００２１】
ところで、この特許文献１には、メモリセル形成領域ER1の各ゲート領域に合わせた第2ポリシリコン膜13の形成と、周辺回路形成領域ER5の各ゲート領域に合わせた第1ポリシリコン膜23の形成とを、1つのレジスト層を用いて行う他の製造方法についても開示されている（特許文献１に示す段落[０１４２]〜[０１４５]（実施の形態４））。次に、特許文献１に示す、この他の製造方法についても以下簡単に説明する。
【００２２】
この製造方法では、上述した図７、図８および図９に示した工程までは同じ工程であり、図９に示すように、周辺回路形成領域ER5から境界領域ER2の一部に亘って第1ポリシリコン膜23が形成され、メモリセル形成領域ER1の半導体基板2上から周辺回路形成領域ER5の第1ポリシリコン膜23上までONO積層膜9および第2ポリシリコン膜13が積層形成される。
【００２３】
次いで、フォトリソグラフィ技術およびエッチング技術を利用して、図１１Ａに示すように、レジスト層105によって第2ポリシリコン膜13をパターニングする。このパターニングは、レジスト層105をマスクとして、メモリセル形成領域ER1に形成される不揮発性メモリセルのゲート領域と、周辺回路形成領域ER5に形成される低耐圧トランジスタおよび高耐圧トランジスタの各ゲート領域とにそれぞれ第2ポリシリコン膜13が残存するように行なわれる。すなわち、同じレジスト層105を使用してメモリセル形成領域ER1から周辺回路形成領域ER5に亘って第2ポリシリコン膜13が同時にパターニングされ、メモリセル形成領域ER1には、不揮発性メモリセルのゲート領域にゲート電極を構成する第2ポリシリコン膜13が精度良く形成される。
【００２４】
次いで、レジスト層105を除去し、メモリセル形成領域ER1および周辺回路形成領域ER5の各ゲート領域で第2ポリシリコン膜に覆われたONO積層膜9や、残渣部37に覆われたONO積層膜9を残し、他の領域にて露出しているONO積層膜9を除去する。次いで、フォトリソグラフィ技術を利用して、図１１Ｂに示すように、メモリセル形成領域ER1から境界領域ER2に亘ってレジスト層107を形成する。
【００２５】
次いで、周辺回路形成領域ER5の各ゲート領域に残存させた第2ポリシリコン膜13をハードマスクとして用い、周辺回路形成領域ER5にて外部に露出している第1ポリシリコン膜23を除去する。ここで、第2ポリシリコン膜13と、第1ポリシリコン膜23は、いずれもポリシリコンからなり、同じ材料で形成されていることから、周辺回路形成領域ER5にて外部に露出している第1ポリシリコン膜を除去してゆく際、ハードマスクとして用いた第2ポリシリコン膜13も除去されてゆく。これにより、周辺回路形成領域ER5では、ハードマスクにて覆われていた低耐圧トランジスタおよび高耐圧トランジスタの各ゲート領域に、ONO積層膜9が加工残膜として残存するとともに、第1ポリシリコン膜23も残存し得る。
【００２６】
次いで、メモリセル形成領域ER1および境界領域ER2を覆うレジスト層107の除去や、第1ポリシリコン膜23上のONO積層膜9の除去、メモリセル形成領域ER1および周辺回路形成領域ER5における拡散領域およびソース・ドレイン領域の形成、シリサンド膜の形成等を順に行い、メモリセル形成領域ER1にトランジスタ構成の不揮発性メモリセルを形成するとともに、低耐圧トランジスタ形成領域ER3にトランジスタ構成の低耐圧トランジスタを形成し、さらに高耐圧トランジスタ形成領域ER4にトランジスタ構成の高耐圧トランジスタをそれぞれ形成する。
【先行技術文献】
【特許文献】
【００２７】
【特許文献１】特開２００７−２３４８６１号公報
【発明の概要】
【発明が解決しようとする課題】
【００２８】
しかしながら、図１０Ａおよび図１０Ｂに示したように、前者の半導体装置の製造方法では、レジスト層100を使用して、メモリセル形成領域ER1の第2ポリシリコン膜13を精確にパターニングしてゲート領域に第2ポリシリコン膜13を形成した後、これとは別にパターニングしたレジスト層101を使用して、周辺回路形成領域ER5の第1ポリシリコン膜23を精確にパターニングしてゲート領域に第1ポリシリコン膜23を形成しており、微細なパターンを高精度で形成し得る高価なレジスト層100,101や、これらレジスト層100,101に所定パターンを精度良く転写する高価なフォトマスクの使用回数が多くなり、その分、コストが高くなるという問題が生じる。
【００２９】
その一方、後者の半導体装置の製造方法では、図１１Ａおよび図１１Ｂに示したように、レジスト層105を用いて、メモリセル形成領域ER1のゲート領域にゲート電極を構成する第2ポリシリコン膜13を形成するとともに、周辺回路形成領域ER5のゲート領域に、第1ポリシリコン膜23をパターニングするための第2ポリシリコン膜13を同時に形成しており、微細なパターンを高精度で形成し得る高価なレジスト層105や、レジスト層105に所定パターンを精度良く転写する高価なフォトマスクの使用回数も1回で済み、その分、前者の製造方法に比べてコストを低減し得るという利点がある。
【００３０】
しかしながら、後者の半導体装置の製造方法では、レジスト層105によりパターニングした第2ポリシリコン膜13を使用して、さらに第1ポリシリコン膜23をパターニングしているため、第1ポリシリコン膜23を加工する際に2回の加工工程が必要となり、その結果、第2ポリシリコン膜13をレジスト層105にて加工する際の加工ばらつきに加え、さらに第2ポリシリコン膜13にて第1ポリシリコン膜23を別工程で加工する際にも加工ばらつきが生じている。このため、第1ポリシリコン膜23には、第1ポリシリコン膜23自身の加工ばらつきだけでなく、ハードマスクとなる第2ポリシリコン膜13の加工ばらつきも加算されてしまう。このため前者に比べコストを低減し得る代わりに、加工ばらつきが増大するという問題がある。
【００３１】
そこで、本発明は以上の点を考慮してなされたもので、第1導電膜および第2導電膜をパターニングする際のコストを低減できるとともに、従来のような加工ばらつきをも低減し得る半導体装置の製造方法を提案することを目的とする。
【課題を解決するための手段】
【００３２】
かかる課題を解決するため本発明の半導体装置の製造方法は、半導体基板の第1領域に第1トランジスタを有し、前記半導体基板の第2領域に第2トランジスタを有する半導体装置の製造方法であって、前記第2領域にある前記半導体基板の絶縁膜上に第1導電膜を形成し、前記第1領域の前記半導体基板上から、前記第2領域の前記第1導電膜上に亘って、下層絶縁膜と電荷蓄積膜と上層絶縁膜が順に積層された積層膜を形成し、該積層膜上に第2導電膜を形成する第1工程と、前記第2領域の前記第2導電膜および前記積層膜を除去し、該第2領域に前記第1導電膜を露出させる第2工程と、前記第1領域に露出している前記第2導電膜上と、前記第2領域に露出させた前記第1導電膜上とにマスク層を形成して、該マスク層をパターニングする第3工程と、前記マスク層をマスクにして、前記第1導電膜および前記第2導電膜をパターニングし、前記第1領域に形成される前記第1トランジスタのゲート領域に前記第2導電膜を残存させると同時に、前記第2領域に形成される前記第2トランジスタのゲート領域に前記第1導電膜を残存させる第4工程とを備えることを特徴とする。
【発明の効果】
【００３３】
本発明によれば、第1導電膜および第2導電膜をマスク層により微細かつ精度良くパターニングする際、第1導電膜および第2導電膜を同じマスク層により同時にパターニングするようにしたことで、微細なパターンを高精度で形成し得る高コストの加工回数が1回で済み、その分、第1導電膜および第2導電膜をパターニングする際のコストを低減できる。また、マスク層を用いて1回の加工により第1導電膜および第2導電膜をパターニングすることで、第1導電膜および第2導電膜に1回の加工工程分の加工ばらつきしか生じず、従来のような加工ばらつきをも低減し得る。
【図面の簡単な説明】
【００３４】
【図１】本発明の製造方法により製造される半導体装置の構成を示す概略図である。
【図２】本発明の半導体装置の製造方法の説明（１）に供する概略図である。
【図３】本発明の半導体装置の製造方法の説明（２）に供する概略図である。
【図４】本発明の半導体装置の製造方法の説明（３）に供する概略図である。
【図５】本発明の半導体装置の製造方法の説明（４）に供する概略図である。
【図６】本発明の半導体装置の製造方法の説明（５）に供する概略図である。
【図７】従来の半導体装置の製造方法の説明（１）に供する概略図である。
【図８】従来の半導体装置の製造方法の説明（２）に供する概略図である。
【図９】従来の半導体装置の製造方法の説明（３）に供する概略図である。
【図１０】メモリセル形成領域のゲート領域に第2ポリシリコン膜を形成する工程と、周辺回路形成領域のゲート領域に第1ポリシリコン膜を形成する工程とでそれぞれ別のレジスト層を用いた製造方法の説明に供する概略図である。
【図１１】メモリセル形成領域のゲート領域に第2ポリシリコン膜を形成する工程と、周辺回路形成領域のゲート領域に第1ポリシリコン膜を形成する工程を行う際に、高価なレジスト層の使用回数を1回とした製造方法の説明に供する概略図である。
【発明を実施するための形態】
【００３５】
以下図面に基づいて本発明の実施の形態を詳述する。
【００３６】
（１）本発明の製造方法により製造される半導体装置の構成
図１において、1は本発明の製造方法により製造された半導体装置を示し、半導体基板2に素子を分離する素子分離領域7a,7bが形成されており、一の素子分離領域7aによって活性領域がメモリセル形成領域ER1と周辺回路形成領域ER5とに分離され、さらに周辺回路形成領域ER5内の素子分離領域7bによって活性領域が低耐圧トランジスタ形成領域ER3と高耐圧トランジスタ形成領域ER4とに分離されている。また、メモリセル形成領域ER1と周辺回路形成領域ER5との間の素子分離領域7aには境界領域ER2が形成され得る。
【００３７】
メモリセル形成領域ER1、低耐圧トランジスタ形成領域ER3および高耐圧トランジスタ形成領域ER4には、それぞれP型ウェル3,4,5が形成されており、例えばメモリセル形成領域ER1および高耐圧トランジスタ形成領域ER4のP型ウェル3,5は同一工程で形成されて同じ不純物濃度を有し、一方、低耐圧トランジスタ形成領域ER3のP型ウェル4はP型ウェル3,5とは異なる不純物濃度を有している。
【００３８】
ここで、メモリセル形成領域ER1には、MONOS型のトランジスタ構成でなる複数の不揮発性メモリセルMSが形成されている。この場合、メモリセル形成領域ER1に形成される不揮発性メモリセルMSは全て同一構成でなることから、一の不揮発性メモリセルMSにのみ着目して以下説明する。
【００３９】
実際上、メモリセル形成領域ER1の半導体基板2には、下層絶縁膜10、電荷蓄積膜11および上層絶縁膜12の順に積層されたONO積層膜9がP型ウェル3の表面のゲート領域に形成されており、上層絶縁膜12上に第2ポリシリコン膜13が形成されている。また、メモリセル形成領域ER1の半導体基板2には、ゲート領域に形成された第2ポリシリコン膜13上にシリサイド膜14が形成され、これら第2ポリシリコン膜13およびシリサイド膜14からなるメモリゲート電極25aが形成されている。
【００４０】
メモリゲート電極25aの両側の側壁にはLDD（Lightly Doped Drain）構造を形成するため、例えば絶縁膜からなるサイドウォール16が形成されている。半導体基板2内には、半導体領域として、サイドウォール16直下の領域に例えばN型不純物が注入された低濃度不純物拡散領域19が形成され、当該低濃度不純物拡散領域19の側面に接するようにソース・ドレイン領域となる高濃度不純物拡散領域18が形成されている。また、ONO積層膜9の下層絶縁膜10の直下のP型ウェル3内には、N型半導体領域よりなるチャネル形成領域（図示せず）が形成されている。
【００４１】
不揮発性メモリセルMSにおいて、下層絶縁膜10は、例えばシリコン酸化膜より形成されており、トンネル絶縁膜としての機能も有する。例えば、不揮発性メモリセルMSは、半導体基板2から下層絶縁膜10を介して電荷蓄積膜11に電荷を注入したり、電荷蓄積膜11に蓄積した電荷を半導体基板2へ放出したりしてデータの記憶や消去を行なうため、下層絶縁膜10はトンネル絶縁膜として機能する。電荷蓄積膜11は、例えばシリコン窒化膜より形成されており、データ記憶に寄与する電荷を蓄積し得る。
【００４２】
一方、低耐圧トランジスタ形成領域ER3には低耐圧トランジスタLTが形成され得る。この低耐圧トランジスタLTは、半導体基板2内に形成されたP型ウェル4上に絶縁膜22を介してゲート電極25bが形成されている。ゲート領域に形成されたゲート電極25bは、第1ポリシリコン膜23上にシリサイド膜14が形成された構成を有し、当該ゲート電極25bの両側の側壁に、サイドウォール16が形成されている。
【００４３】
半導体基板2内には、半導体領域として、サイドウォール16直下の領域に低濃度不純物拡散領域19が形成され、当該低濃度不純物拡散領域19の側面に接するようにソース・ドレイン領域となる高濃度不純物拡散領域18が形成されている。また、絶縁膜22の直下のP型ウェル4内には、P型半導体領域よりなるチャネル形成領域（図示せず）が形成されている。低耐圧トランジスタLTは、動作時、例えば1.5[V]程度の低い電位差が発生することから、絶縁膜22の膜厚が薄く、例えば4[nm]以下に選定されている。
【００４４】
また、低耐圧トランジスタ形成領域ER3に隣接する高耐圧トランジスタ形成領域ER4には高耐圧トランジスタHTが形成され得る。この高耐圧トランジスタHTは、半導体基板2内に形成されたP型ウェル5上に絶縁膜32を介してゲート電極25cが形成されている。ゲート領域に形成されたゲート電極25cは、第1ポリシリコン膜23上にシリサイド膜14が形成された構成を有し、当該ゲート電極25cの両側の側壁に、サイドウォール16が形成されている。
【００４５】
半導体基板2内には、半導体領域として、サイドウォール16直下の領域に低濃度不純物拡散領域19が形成され、当該低濃度不純物拡散領域19の側面に接するようにソース・ドレイン領域となる高濃度不純物拡散領域18が形成されている。また、絶縁膜32の直下のP型ウェル5内には、P型半導体領域よりなるチャネル形成領域（図示せず）が形成されている。因みに、この実施の形態の場合、高耐圧トランジスタHTは、動作時、低耐圧トランジスタLTよりも高い例えば5[V]程度の電位差が発生することから、低耐圧トランジスタLTに比して、絶縁膜32の膜厚が厚く、またゲート長も長く選定されている。
【００４６】
メモリセル形成領域ER1と周辺回路形成領域ER5との間にある半導体基板2内の素子分離領域7aには境界領域ER2があり、当該境界領域ER2には、本発明の製造方法によりダミーパターン部Rが形成され得る。このダミーパターン部Rは、素子分離領域7a上にONO積層膜の電荷蓄積膜11が断面L字状に残存し、断面L字状の電荷蓄積膜11の上面に沿って上層絶縁膜12が残存するとともに、立設した電荷蓄積膜11の片面に下層絶縁膜10が残存しており、さらに上層絶縁膜12を覆うように第2ポリシリコン膜13が残渣部37として残存している。
【００４７】
また、このダミーパターン部Rには、残渣部37の側壁一部、および立設した下層絶縁膜10の側壁にサイドウォール16が形成されているとともに、残渣部37上にシリサイド膜14が形成されている。これらサイドウォール16およびシリサイド膜14は、メモリセル形成領域ER1の不揮発性メモリセルMSや、周辺回路形成領域ER5の低耐圧トランジスタLTおよび高耐圧トランジスタHTにサイドウォール16やシリサイド膜14を形成した際に、ダミーパターン部Rにも形成されたものである。
【００４８】
不揮発性メモリセルMS、低耐圧トランジスタLT、高耐圧トランジスタHTおよびダミーパターン部R上には、例えばシリコン酸化膜でなる層間絶縁層26が形成されており、当該層間絶縁層26にコンタクトホール26aが形成されている。実際上、層間絶縁層26には、不揮発性メモリセルMS、低耐圧トランジスタLTおよび高耐圧トランジスタHTの高濃度不純物拡散領域18表面に形成されたシリサイド膜14上にコンタクトホール26aが形成され、例えばチタン／窒化チタン膜よりなるバリア膜とタングステン膜から形成されたコンタクトプラグ20が、当該コンタクトホール26a内に埋め込まれている。
【００４９】
コンタクトプラグ20には、層間絶縁層26の表面と面一に形成された表面に、例えばアルミニウム膜またはアルミニウム合金膜からなる配線層21が形成されている。これによりコンタクトプラグ20は、不揮発性メモリセルMS、低耐圧トランジスタLTおよび高耐圧トランジスタHTの各高濃度不純物拡散領域18と配線層21とを電気的に接続し得るようになされている。
【００５０】
このような構成を有する半導体装置1では、不揮発性メモリセルMSのメモリゲート電極25aや、高濃度不純物拡散領域18、P型ウェル3に印加される電圧が調整されることにより、電荷蓄積膜11に電荷を注入（書き込み）、或いは電荷蓄積膜11に保持した電荷の放出（消去）、電荷蓄積膜11内の電荷の有無の判断（読み出し）を行い得るようになされている。なお、この実施の形態の場合、書き込み動作、消去動作、および読み出し動作における各電圧値は、特許文献１に開示された電圧値と同じにすることにより実現できることから、ここではその説明は省略する。
【００５１】
（２）半導体装置の製造方法
次に、上述した半導体装置1に関し、本発明の製造方法について以下説明する。但し、本発明の製造方法でも、上述した図７、図８および図９に示した工程までは同じ工程であることからその説明は省略する。この場合、図９に示したように、周辺回路形成領域ER5から境界領域ER2の一部に亘って第1ポリシリコン膜23を形成し、メモリセル形成領域ER1の半導体基板2上から周辺回路形成領域ER5の第1ポリシリコン膜23上までONO積層膜9および第2ポリシリコン膜13を積層形成する。
【００５２】
なお、図７において、第1ポリシリコン膜23の成膜が終了してから、イオン注入法を使用して第1ポリシリコン膜23に導電型不純物を注入してもよい。また、図８では、周辺回路形成領域ER5がレジスト層41により覆われていることから、メモリセル形成領域ER1における半導体基板2のP型ウェル3に対してだけ不純物を注入することもでき、このようなP型ウェル3に不純物を注入することによって、メモリセル形成領域ER1に形成される不揮発性メモリセルMSの閾値電圧を調整することができる。
【００５３】
また、ここでは図７の段階でP型ウェル3を形成する例を示しているが、図７の段階ではP型ウェル3を形成せずに、図８の段階でP型ウェル3を形成するようにしてもよい。この場合、図８に示す段階で、P型ウェル3を形成する不純物注入を、メモリセル形成領域ER1の半導体基板2に対して行い、これと同時に不揮発性メモリセルMSの閾値電圧を調整する不純物注入を行うことも可能である。
【００５４】
本発明の製造方法では、先ず始めに、図２に示すように、フォトリソグラフィ技術およびエッチング技術を利用し、レジスト層42によって第2ポリシリコン膜13およびONO積層膜9をパターニングする。パターニングは、周辺回路形成領域ER5（低耐圧トランジスタ形成領域ER3および高耐圧トランジスタ形成領域ER4）の第2ポリシリコン膜13およびONO積層膜9を除去し、メモリセル形成領域ER1に第2ポリシリコン膜13およびONO積層膜9を残存させるように行なわれる。
【００５５】
この際、レジスト層42は、メモリセル形成領域ER1を覆うことができればよいことから、精度よく微細にパターニングする必要がなく、その分、製造コストを低減し得る。なお、この実施の形態の場合、レジスト層42は、メモリセル形成領域ER1から、境界領域ER2内の第1ポリシリコン膜23が形成されていない領域までを覆うように形成されている。これにより、境界領域ER2には、第1ポリシリコン膜23の側壁に沿って立設するようにONO積層膜9が残存し得る。
【００５６】
次いで、レジスト層42を除去した後、メモリセル形成領域ER1および境界領域ER2に露出している第2ポリシリコン膜13の表面と、境界領域ER2および周辺回路形成領域ER5に露出している第1ポリシリコン膜23の表面とに新たなレジスト層を積層形成した後、当該レジスト層をパターニングする。
【００５７】
実際上、図３に示すように、レジスト層43は、メモリセル形成領域ER1に形成される不揮発性メモリセルのゲート領域と、周辺回路形成領域ER5に形成される低耐圧トランジスタLTおよび高耐圧トランジスタHTの各ゲート領域とを覆うようにパターニングされる。
【００５８】
次いで、エッチング技術を利用して、このレジスト層43をマスクとし、図４に示すように、第1ポリシリコン膜23と第2ポリシリコン膜13とを同時にパターニングする。これにより、メモリセル形成領域ER1では、レジスト層43をマスクとし第2ポリシリコン膜13が除去されて、不揮発性メモリセルのゲート領域にのみ第2ポリシリコン膜13が残存し、周辺回路形成領域ER5では、同じレジスト層43をマスクとし第1ポリシリコン膜が除去されて、低耐圧トランジスタLTおよび高耐圧トランジスタHTの各ゲート領域にのみ第1ポリシリコン膜23が残存し得る。
【００５９】
このようにして、本発明の製造方法では、微細なパターンを高精度で形成し得る一層のレジスト層43を用いて、一工程で、メモリセル形成領域ER1の第2ポリシリコン膜13と、周辺回路形成領域ER5の第1ポリシリコン膜23とを同時にパターニングすることができる。そのため、図１０に示した従来の製造方法のように、微細なパターンを高精度で形成し得る高価なレジスト層を、第1ポリシリコン膜23のパターニングと、第2ポリシリコン膜13のパターニングとに別々に用いた場合に比して、微細なパターンを高精度で形成し得る高価なレジスト層や、レジスト層に所定パターンを精度良く転写する高価なフォトマスクの使用回数が1回となり、これら高価なレジスト層およびフォトマスクの使用回数を減らすことができる。
【００６０】
また、微細なパターンを高精度で形成し得るレジスト層43によって第1ポリシリコン膜23および第2ポリシリコン膜13を直接パターニングできるので、従来のような加工ばらつきをも低減し得る。特に、本発明の製造方法により製造される半導体装置1は、低耐圧トランジスタ形成領域ER3に形成される低耐圧トランジスタLTのゲート長が、例えばメモリセル形成領域ER1に形成される不揮発性メモリセルのゲート長よりも短く形成する必要があり、その分、低耐圧トランジスタLTのゲート領域に形成される第1ポリシリコン膜23も微細加工が必要となる。
【００６１】
本発明の製造方法では、低耐圧トランジスタLTのゲート長の短いゲート領域に第1ポリシリコン膜23を形成するために用いる、微細な寸法制御が可能な高品質のレジスト層43を、不揮発性メモリセルMSのゲート領域に第2ポリシリコン膜13を形成するマスクとしてもそのまま用いることができる。
【００６２】
ここで、周辺回路形成領域ER5において半導体基板2上に形成されている絶縁膜22,32は、ゲート領域以外の領域の第1ポリシリコン膜23および第2ポリシリコン膜13を除去する際、エッチング加工が半導体基板2にまで行なわれないよう防止する役割りを担っている。実際上、ゲート領域に第1ポリシリコン膜23および第2ポリシリコン膜13を形成するエッチング加工としては、絶縁膜22,32に対して高選択比を実現できるエッチングガスを用いて行い、加工中に半導体基板2が削れるのを防止し得るようになされる。
【００６３】
本発明の製造方法においては、不揮発性メモリセルのゲート領域に形成した第2ポリシリコン膜13と、低耐圧トランジスタLTおよび高耐圧トランジスタHTの各ゲート領域に形成した第1ポリシリコン膜23とが、異なる工程によってそれぞれ成膜されるものであることから、第1ポリシリコン膜23の膜厚と第2ポリシリコン膜13の膜厚とを厳密に揃えることが困難となる。このため、不揮発性メモリセルの第2ポリシリコン膜13と、低耐圧トランジスタLTおよび高耐圧トランジスタHTの第1ポリシリコン膜23とのエッチング加工時間に必ず差が生じる。
【００６４】
そこで、本発明では、不揮発性メモリセルの第2ポリシリコン膜13の膜厚を、低耐圧トランジスタLTおよび高耐圧トランジスタHTの第1ポリシリコン膜23の膜厚よりも薄く形成しており、不揮発性メモリセル側の第2ポリシリコン膜13のエッチング加工が先に終了し得るようにした。
【００６５】
これにより、本発明の製造方法では、周辺回路形成領域ER5における低耐圧トランジスタLTおよび高耐圧トランジスタHTにおける第1ポリシリコン膜23のエッチング加工時間が長くなる分、当該第1ポリシリコン膜23下の絶縁膜22が露出するまで時間を要し、絶縁膜22が薄くても、低耐圧トランジスタ形成領域ER3で半導体基板2が削れてしまうことが防止できる。
【００６６】
次に、メモリセル形成領域ER1においてゲート領域にONO積層膜9を残し、外部に露出しているONO積層膜9を除去する。この場合、ONO積層膜9は、先ず始めに、例えばフッ酸を用いたウェットエッチングにより上層絶縁膜12を除去して電荷蓄積膜11を外部に露出させた後、メモリセル形成領域ER1から周辺回路形成領域ER5に亘ってドライ酸化で1[nm]の酸化膜を成長させる。
【００６７】
ここで、この実施の形態の場合、電荷蓄積膜11が、耐酸化性が高く殆ど酸化されないシリコン窒化膜により形成されていることから、当該電荷蓄積膜11に覆われていない領域に酸化膜が形成され得る。次いで、高温のリン酸を用いたウェットエッチングにより電荷蓄積膜11の除去を行う。このとき、周辺回路形成領域ER5等の酸化膜に覆われている領域では、熱リン酸によって浸食されることはなく、メモリセル形成領域ER1においてゲート領域以外の領域にて露出している電荷蓄積膜11のみを確実に除去し得る。
【００６８】
なお、電荷蓄積膜11は、耐酸化性が無いと電荷蓄積膜11上に酸化膜が形成されてしまい、エッチング選択比がないとエッチング加工による除去ができず、結果として、周辺回路形成領域ER5において低耐圧トランジスタLTおよび高耐圧トランジスタHTの不純物拡散層となる領域の半導体基板2の削れを防止し得ない。従って、電荷蓄積膜11としては、耐酸化性があって、かつ酸化膜に対して、エッチング選択比が取れる材料により形成されることが望ましい。
【００６９】
次いで、メモリセル形成領域ER1においてゲート領域以外の領域に露出している下層絶縁膜10をエッチングにより除去し、メモリセル形成領域ER1においてゲート領域以外の領域に半導体基板2を露出させ得る。なお、このような下層絶縁膜10の除去を行う前に、半導体基板2の表面に対し後述する不純物を注入し、半導体基板2のゲート領域以外の領域に低濃度不純物拡散領域19を形成してもよい。
【００７０】
次いで、図５に示すように、周辺回路形成領域ER5において、第1ポリシリコン膜23で覆われたゲート領域以外の外部に露出した領域の絶縁膜22,32を削除することで、低耐圧トランジスタLTおよび高耐圧トランジスタHTのゲート領域にのみ絶縁膜22,32を形成する。なお、前述の下層絶縁膜10の除去を絶縁膜22，23の除去とまとめて行うことも可能である。
【００７１】
次いで、半導体基板2の表面に対し例えばN型不純物を注入し、図６に示すように、メモリセル形成領域ER1および周辺回路形成領域ER5におけるゲート領域以外の領域に低濃度不純物拡散領域19を形成し、その後、半導体基板の表面に絶縁膜を例えば100[nm]程度堆積させ、エッチバックすることによって、メモリセル形成領域ER1のゲート領域に形成された第2ポリシリコン膜13の側壁と、周辺回路形成領域ER5の各ゲート領域に形成された第1ポリシリコン膜23の側壁とにそれぞれサイドウォール16を形成する。なお、この際、境界領域ER2にも、残渣部37の一方の側壁と、残渣部37の他方の側壁に沿って残存している下層絶縁膜10の側壁とにも、それぞれサイドウォール16が形成される。
【００７２】
次いで、メモリセル形成領域ER1および周辺回路形成領域ER5において、サイドウォール16をハードマスクとして用い、低濃度不純物拡散領域19に例えばN型不純物を注入することにより、高濃度不純物拡散領域18を形成する。これにより、半導体基板2の表面には、メモリセル形成領域ER1および周辺回路形成領域ER5の各サイドウォール16の直下に低濃度不純物拡散領域19が形成され、当該低濃度不純物拡散領域19の側面に接するように高濃度不純物拡散領域18が形成され得る。なお、ここでは不揮発性メモリセルMS、低耐圧トランジスタLTおよび高耐圧トランジスタHTの各低濃度不純物および高濃度不純物が同じ条件で半導体基板2に注入される場合について説明したが、本発明はそれに限定されるものではなく、不揮発性メモリセルMS、低耐圧トランジスタLTおよび高耐圧トランジスタHT毎に、低濃度不純物および高濃度不純物の注入条件をそれぞれ変えて、低濃度不純物拡散領域19および高濃度不純物拡散領域18を形成しても良い。
【００７３】
次いで、半導体基板2の表面に、例えばコバルト（Co）をスパッタリングして500〜800[℃]で熱処理を行うことで、ゲート領域の第1ポリシリコン膜23および第2ポリシリコン膜13や、高濃度不純物拡散領域18の各表面にシリサイド膜14を形成する。これにより、メモリセル形成領域ER1には、シリサイド膜14と第2ポリシリコン膜13からなるメモリゲート電極25aがゲート領域に形成され、メモリゲート電極25aの両側の半導体基板2内に、ソース・ドレイン領域となる高濃度不純物拡散領域18を有した不揮発性メモリセルMSが形成される。
【００７４】
また、周辺回路形成領域ER5の低耐圧トランジスタ形成領域ER3には、シリサイド膜14と第1ポリシリコン膜23からなるゲート電極25bがゲート領域に形成され、ゲート電極25bの両側の半導体基板2内に、ソース・ドレイン領域となる高濃度不純物拡散領域18を有した低耐圧トランジスタLTが形成される。
【００７５】
さらに、周辺回路形成領域ER5の高耐圧トランジスタ形成領域ER4には、シリサイド膜14と第1ポリシリコン膜23からなるゲート電極25cがゲート領域に形成され、ゲート電極25cの両側の半導体基板2内に、ソース・ドレイン領域となる高濃度不純物拡散領域18を有した高耐圧トランジスタHTが形成される。
【００７６】
次いで、図１に示したように、これら不揮発性メモリセルMS、低耐圧トランジスタLT、および高耐圧トランジスタHTを覆うように半導体基板2上に、シリコン酸化膜でなる層間絶縁層26を例えばCVD法により形成し、当該層間絶縁層26の表面をCMP（Chemical Mechanical Polishing）法を使用して平坦化する。次いで、フォトリソグラフィ技術およびエッチング技術を使用して、各高濃度不純物拡散領域18上のシリサイド膜14から外部まで延びるコンタクトホール26aを層間絶縁層26に形成し、当該コンタクトホール26a内にコンタクトプラグ20を形成した後、当該コンタクトプラグ20の表面に配線層21を形成することにより、半導体装置1を製造し得る。
【００７７】
（３）作用および効果
以上の構成において、半導体基板2のメモリセル形成領域ER1に不揮発性メモリセルMSを有し、当該半導体基板2の周辺回路形成領域ER5に低耐圧トランジスタLTおよび高耐圧トランジスタHTを有する半導体装置1を製造する本発明の製造方法では、先ず始めに、周辺回路形成領域ER5にある半導体基板2の絶縁膜22,32上に第1ポリシリコン膜23を形成した後、メモリセル形成領域ER1の半導体基板2上から、周辺回路形成領域ER5の第1ポリシリコン膜23上に亘ってONO積層膜9を積層形成し、当該ONO積層膜9上に第2ポリシリコン膜13を積層形成する（第1工程）。
【００７８】
また、本発明の製造方法では、周辺回路形成領域ER5の第2ポリシリコン膜13およびONO積層膜9を除去し、当該周辺回路形成領域ER5に第1ポリシリコン膜23を露出させた後（第2工程）、メモリセル形成領域ER1に露出している第2ポリシリコン膜13上と、周辺回路形成領域ER5に露出させた第1ポリシリコン膜23上とにレジスト層43を形成して、当該レジスト層43をパターニングする（第3工程）。
【００７９】
さらに、本発明の製造方法では、このレジスト層43をマスクにして、第1ポリシリコン膜23および第2ポリシリコン膜13を同時にパターニングし、メモリセル形成領域ER1に形成される不揮発性メモリセルMSのゲート領域に第2ポリシリコン膜13を残存させるとともに、周辺回路形成領域ER5に形成される低耐圧トランジスタLTおよび高耐圧トランジスタHTの各ゲート領域に第1ポリシリコン膜23を残存させる（第4工程）。
【００８０】
このように本発明の製造方法では、第1ポリシリコン膜23および第2ポリシリコン膜13をゲート領域に合わせて微細かつ精度良くパターニングする際、第1ポリシリコン膜23および第2ポリシリコン膜13を同じレジスト層（マスク層）43により同時にパターニングするようにしたことから、微細なパターンを高精度で形成し得る高価なレジスト層43や、レジスト層43に所定パターンを転写する高価なフォトマスクの使用回数が1回で済み、その分、第1ポリシリコン膜23および第2ポリシリコン膜13をパターニングする際のコストを低減できる。
【００８１】
また、本発明の製造方法では、レジスト層43を用いて第1ポリシリコン膜23および第2ポリシリコン膜13をパターニングし、1回の加工により各ゲート領域に第1ポリシリコン膜23および第2ポリシリコン膜13を残存させるようにしたことで、第1ポリシリコン膜23および第2ポリシリコン膜13に1回の加工工程分の加工ばらつきしか生じず、図１１に示した従来のような工程増加に伴う加工ばらつきを低減し得る。
【００８２】
なお、本発明の製造方法では、上述した第4工程の後に、メモリセル形成領域ER1でゲート領域以外の領域に露出しているONO積層膜9を除去した後（第5工程）、さらに、周辺回路形成領域ER5でゲート領域以外の領域に露出している絶縁膜22,32を除去する（第6工程）。これにより本発明の製造方法では、第5工程によって、メモリセル形成領域ER1において不揮発性メモリセルMSのゲート領域にのみONO積層膜9を残存させることができ、さらに、第6工程によって、周辺回路形成領域ER5において低耐圧トランジスタLTおよび高耐圧トランジスタHTの各ゲート領域にのみ絶縁膜22,32を形成できる。
【００８３】
また、本発明の製造方法では、第4工程において第1ポリシリコン膜23および第2ポリシリコン膜13をレジスト層43によってパターニングすると、メモリセル形成領域ER1と周辺回路形成領域ER5との間に設けた境界領域ER2に、第2ポリシリコン膜13およびONO積層膜9が残存したダミーパターン部Rが形成される。このようにして形成されたダミーパターン部Rは、ONO積層膜9が半導体基板2に対して立設するように残存するものの、境界領域ER2に残存した第2ポリシリコン膜13の側壁に沿ってONO積層膜9が立設しており、薄膜状のONO積層膜9が残渣部37（境界領域ER2に残存した第2ポリシリコン膜13）に支持され、その分、外力によるONO積層膜9の破損を防止し得る。
【００８４】
ところで、図１０に示した従来の製造方法では、周辺回路形成領域ER5のゲート領域に第1ポリシリコン膜23を残存させるマスク工程を行い、その後、このゲート領域に対して位置合わせをしてコンタクトホールを形成するマスク工程を行うとき、コンタクトホール形成に用いるマスク層（レチクル）は、周辺回路形成領域ER5のゲート領域形成に用いるマスク層（レチクル）に対して直接合わせとなる。ここでは、この2つのマスク層の直接合わせを2層間と定義し、層の合わせの関係に別のマスク層がn層分挟まる場合にはn+2層間と定義する。
【００８５】
この場合、図１０に示した従来の製造方法において、メモリセル形成領域ER1のゲート領域に第2ポリシリコン膜13を残存させる際のマスク層（レチクル）は、活性領域を基準に半導体基板に対して合わせるしかなく、周辺回路形成領域ER5のゲート領域形成に用いるマスク層も、活性領域を基準に半導体基板に対して合わせるしかない。その結果、メモリセル形成領域ER1のゲート領域の位置と、周辺回路形成領域ER5のゲート領域の位置の両者の合わせの関係は3層間となる。
【００８６】
図１０に示した従来の製造方法では、例えば周辺回路形成領域ER5に形成されるゲート電極に対するコンタクトホールの位置合わせを2層間としたとき、周辺回路形成領域ER5のゲート電極とは別に形成したメモリセル形成領域ER1のメモリゲート電極に対するコンタクトホールの位置合わせが4層間となるため、メモリゲート電極に対して、メモリセル形成領域ER1のコンタクトホールを近づけ難く、小型化を図れないという問題があった。
【００８７】
これに対して、本発明による製造方法では、メモリセル形成領域ER1のゲート領域における第2ポリシリコン膜13と、周辺回路形成領域ER5のゲート領域における第1ポリシリコン膜23とを同時に形成していることから、メモリセル形成領域ER1におけるメモリゲート電極25aおよび周辺回路形成領域ER5におけるゲート電極25b,25cに対するコンタクトホールの位置合わせをともに2層間で行うことができる。
【００８８】
ここで、本発明の半導体装置1では、上層絶縁膜12、電荷蓄積膜11および下層絶縁膜10からなるONO積層膜9を設けているが、このうち電荷蓄積膜11としてポリシリコン膜を適用することは望ましくない。その理由としては、図４に示したような状態において、電荷蓄積膜11をポリシリコン膜で形成したと仮定した場合、メモリセル形成領域ER1においてゲート領域以外の領域の上層絶縁膜12を除去する際、周辺回路形成領域ER5に露出した絶縁膜22,32も同じエッチレートで除去され得る。
【００８９】
そして、メモリセル形成領域ER1においてゲート領域以外の領域の電荷蓄積膜11を除去する際、電荷蓄積膜11がポリシリコン膜からなると、当該ポリシリコン膜を除去するエッチング条件によって、周辺回路形成領域ER5に露出した絶縁膜22,32、さらには半導体基板2までも同じように除去されてしまう。そのため、電荷蓄積膜11をポリシリコン膜で形成した場合、周辺回路形成領域ER5において特に膜厚が薄い絶縁膜22が形成されている低耐圧トランジスタ形成領域ER3では、電荷蓄積膜を除去した際に、絶縁膜22だけでなく半導体基板2までもが除去されてしまう虞があるという問題が発生する。
【００９０】
これに対して、本発明の製造方法により製造される半導体装置1では、シリコン酸化膜からなる絶縁膜22のエッチング条件とは異なるエッチング条件にて除去可能なシリコン窒化膜等からなる電荷蓄積膜11を適用したことから、低耐圧トランジスタ形成領域ER3において膜厚の薄い絶縁膜22を除去することなく電荷蓄積膜だけを確実に除去し得、低耐圧トランジスタ形成領域ER3において半導体基板2が除去されてしまうことを防止し得る。
【００９１】
以上の構成によれば、第1ポリシリコン膜23および第2ポリシリコン膜13を同じレジスト層43により同時にパターニングするようにしたことで、微細なパターンを高精度で形成し得る高コストの加工回数が1回で済み、その分、第1ポリシリコン膜23および第2ポリシリコン膜13をパターニングする際のコストを低減でき、また、レジスト層43を用いて1回の加工により第1ポリシリコン膜23および第2ポリシリコン膜13をパターニングすることで、第1ポリシリコン膜23および第2ポリシリコン膜13に1回の加工工程分の加工ばらつきしか生じず、従来のような加工ばらつきをも低減し得る。
【００９２】
（４）他の実施の形態
なお、本発明は、本実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能であり、上述した電荷蓄積膜として、シリコン窒化膜からなる電荷蓄積膜11を適用した場合について述べたが、本発明はこれに限らず、例えばシリコン酸窒化膜（SiON）の他、ハフニウムを用いた例えばAlHfOや、アルミニウムを用いた例えばAlN等その他種々の材料を用いても良く、膜厚の薄い絶縁膜22のエッチング条件とは異なるエッチング条件にて除去可能な電荷蓄積膜であればよい。また、電荷蓄積膜11としては、膜中にトラップ準位を含む膜であってもよく、必ずしも連続的な構造である必要はなく、ナノドットのように導電性のある膜を離散的に分布させた構成としてもよい。
【００９３】
また、上述した実施の形態においては、第1工程にて第2ポリシリコン膜13の膜厚を第1ポリシリコン膜23の膜厚よりも薄く形成することで、第4工程にて、第1ポリシリコン膜23を除去し終えるよりも早く第2ポリシリコン膜13を除去し終えるようにしているが、本発明はこれに限らず、例えば第1導電膜と第2導電膜のエッチレートを変えることで、第4工程にて、第1導電膜を除去し終えるよりも早く第2導電膜を除去し終えるようにしてもよい。
【００９４】
さらに、上述した実施の形態においては、ONO積層膜9と第2ポリシリコン膜13とでなるダミーパターン部Rを境界領域ER2に残存させるようにした場合について述べたが、本発明はこれに限らず、第2ポリシリコン膜13を除去し、ONO積層膜9のみからなるダミーパターン部Rを境界領域ER2に残存させるようにしてもよい。
【００９５】
さらに、上述した実施の形態においては、不揮発性メモリセルMS、低耐圧トランジスタLTおよび高耐圧トランジスタHTの順に配置させた半導体装置1について本発明の製造方法を適用した場合について述べたが、本発明はこれに限らず、不揮発性メモリセルMS、高耐圧トランジスタHTおよび低耐圧トランジスタLTの順に配置させた半導体装置について本発明の製造方法について適用してもよい。
【００９６】
さらに、上述した実施の形態においては、半導体基板に形成される第1領域の第1トランジスタとして、メモリセル形成領域ER1に形成される不揮発性メモリセルMSを適用した場合について述べたが、本発明はこれに限らず、第1トランジスタとしてその他種々のトランジスタを適用してもよい。
【００９７】
さらに、上述した実施の形態においては、半導体基板に形成される第2領域の第2トランジスタとして、周辺回路形成領域ER5に低耐圧トランジスタLTおよび高耐圧トランジスタHTを形成した場合について述べたが、本発明はこれに限らず、低耐圧トランジスタ形成領域ER3だけを設け、低耐圧トランジスタLTのみを形成したり、或いは高耐圧トランジスタ形成領域ER4だけを設け、高耐圧トランジスタHTのみを形成するようにしてもよく、第1領域の第1トランジスタと異なる種類のトランジスタであれば、種々のトランジスタを適用してもよい。
【００９８】
さらに、上述した実施の形態において、P型ウェル3,4,5を半導体基板2内に形成する場合について述べたが、本発明はこれに限らず、N型ウェルとしてもよく、またその他の部位の極性についてもP型、N型のどちらとしてもよい。また、第1導電膜として第1ポリシリコン膜23を適用し、第2導電膜として第2ポリシリコン膜13を適用したが、ポリシリコン以外の他の導電部材で形成してもよい。さらに、マスク層としてレジスト層43を適用した場合について述べたが、微細なパターンを高精度で形成し得るマスク層であれば、ハードマスク等その他種々のマスク層を適用してもよい。
【００９９】
さらに、本発明では、マスク層として、レジスト層43に替えて、例えば絶縁膜からなるハードマスク層を用いてもよい。この場合、図３において、先ず始めに、メモリセル形成領域ER1から周辺回路形成領域ER5に亘って、例えば絶縁膜からなるハードマスク層を形成する。次いで、パターニングしたレジスト層をマスクとして用い、当該レジスト層によりハードマスク層をパターニングし、メモリセル形成領域ER1の不揮発性メモリセルのゲート領域と、周辺回路形成領域ER5の低耐圧トランジスタおよび高耐圧トランジスタの各ゲート領域とに、図３に示すレジスト層43と同じような形状のハードマスク層を残存させる。
【０１００】
次いで、このハードマスク層をマスクとして、図４に示すように、第1ポリシリコン膜23と第2ポリシリコン膜13とを同時にパターニングする。これにより、メモリセル形成領域ER1では、ハードマスク層をマスクとし第2ポリシリコン膜13が除去されて、不揮発性メモリセルのゲート領域にのみ第2ポリシリコン膜13が精度良く残存し、周辺回路形成領域ER5では、同じハードマスク層をマスクとし第1ポリシリコン膜が除去されて、低耐圧トランジスタLTおよび高耐圧トランジスタHTの各ゲート領域にのみ第1ポリシリコン膜23が精度良く残存し得る。
【０１０１】
以上の構成において、レジスト層をマスクとしてハードマスク層をパターニングし、当該ハードマスク層を用いて第1ポリシリコン膜23および第2ポリシリコン膜13を同時にパターニングしても、上述した実施の形態と同様に、微細なパターンを高精度で形成し得る高価なレジスト層や、レジスト層に所定パターンを精度良く転写する高価なフォトマスクの使用回数が1回で済み、その分、第1ポリシリコン膜23および第2ポリシリコン膜13をパターニングする際のコストを低減できる。
【０１０２】
また、上述した実施の形態と同様に、微細なパターンを高精度で形成し得るハードマスク層によって第1ポリシリコン膜23および第2ポリシリコン膜13を直接パターニングできることから、従来のようにポリシリコン膜をマスクとして用いた場合に比して加工ばらつきをも低減し得る。
【符号の説明】
【０１０３】
1  半導体装置
2  半導体基板
9  ONO積層膜（積層膜）
10  下層絶縁膜
11  電荷蓄積膜
12  上層絶縁膜
13  第2ポリシリコン膜（第2導電膜）
22,32  絶縁膜
23  第1ポリシリコン膜（第1導電膜）
43  レジスト層（マスク層）
ER1  メモリセル形成領域（第1領域）
MS  不揮発性メモリセル（第1トランジスタ）
ER5  周辺回路形成領域（第2領域）
LT  低耐圧トランジスタ（第2トランジスタ）
HT  高耐圧トランジスタ（第2トランジスタ）
【図１】
2015002309.tif 000003
【図２】
2015002309.tif 000004
【図３】
2015002309.tif 000005
【図４】
2015002309.tif 000006
【図５】
2015002309.tif 000007
【図６】
2015002309.tif 000008
【図７】
2015002309.tif 000009
【図８】
2015002309.tif 000010
【図９】
2015002309.tif 000011
【図１０】
2015002309.tif 000012
【図１１】
2015002309.tif 000013