(57)【要約】【課題】高解像度化に伴う表示映像の品質劣化を低減することの可能な駆動回路ならびにそれを備えた表示装置および電子機器を提供する。【解決手段】駆動回路は、垂直方向に互いに隣接している第１表示領域および第２表示領域に対して、各画素の発光を行う第１垂直走査と、各画素の消光を行う第２垂直走査とを、１フレームにおいて第１表示領域および第２表示領域ごとに行う走査回路を備えている。走査回路は、第２表示領域における、最先走査行のｎ＋１フレーム目の発光開始のタイミングが、第１表示領域における、最終走査行のｎフレーム目の発光終了のタイミングよりも遅くなるように、第１垂直走査および第２垂直走査を行う。【選択図】図４
2015106003.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素が設けられた表示領域のうち、垂直方向に互いに隣接する第１表示領域および第２表示領域に対して、各前記画素の発光を行う第１垂直走査と、各前記画素の消光を行う第２垂直走査とを、１フレームにおいて前記第１表示領域および前記第２表示領域ごとに行う走査回路を備え、
前記走査回路は、前記第２表示領域における、前記第１表示領域に隣接する最先走査行のｎ＋１フレーム目の発光開始のタイミングが、前記第１表示領域における、前記第２表示領域に隣接する最終走査行のｎフレーム目の発光終了のタイミングよりも遅くなるように、前記第１垂直走査および前記第２垂直走査を行う
駆動回路。
【請求項２】
前記走査回路は、前記最終走査行のｎフレーム目の発光期間と、前記最先走査行のｎフレーム目の発光期間とが完全にまたは部分的に互いに重なり合うように、前記第１垂直走査および前記第２垂直走査を行う
請求項１に記載の駆動回路。
【請求項３】
前記走査回路は、前記第１表示領域および前記第２表示領域に対して、映像信号に応じた電圧を各前記画素に書き込む第３垂直走査と、前記第３垂直走査に続いて各前記画素の発光を待機させる第４垂直走査とを、前記第２垂直走査による消光後であって、かつ前記第１垂直走査による発光前の期間に、１フレームにおいて前記第１表示領域および前記第２表示領域ごとに行う
請求項２に記載の駆動回路。
【請求項４】
前記走査回路は、前記第１垂直走査および前記第２垂直走査の遷移速度を、前記第３垂直走査および前記第４垂直走査の遷移速度よりも早くする
請求項３に記載の駆動回路。
【請求項５】
前記表示領域は、前記第１表示領域および前記第２表示領域からなり、
前記走査回路は、前記第１垂直走査および前記第２垂直走査を、前記第３垂直走査および前記第４垂直走査の遷移速度の２倍の遷移速度で行う
請求項４に記載の駆動回路。
【請求項６】
複数の画素が設けられた表示領域を有する表示パネルと、
各前記画素を駆動する駆動回路と
を備え、
前記表示領域は、垂直方向に互いに隣接する第１表示領域および第２表示領域を含み、
前記駆動回路は、前記第１表示領域および前記第２表示領域に対して、各前記画素の発光を行う第１垂直走査と、各前記画素の消光を行う第２垂直走査とを、１フレームにおいて前記第１表示領域および前記第２表示領域ごとに行う走査回路を有し、
前記走査回路は、前記第２表示領域における、前記第１表示領域に隣接する最先走査行のｎ＋１フレーム目の発光開始のタイミングが、前記第１表示領域における、前記第２表示領域に隣接する最終走査行のｎフレーム目の発光終了のタイミングよりも遅くなるように、前記第１垂直走査および前記第２垂直走査を行う
表示装置。
【請求項７】
前記走査回路は、前記第１表示領域および前記第２表示領域に対して、映像信号に応じた電圧を各前記画素に書き込む第３垂直走査と、前記第３垂直走査に続いて各前記画素の発光を待機させる第４垂直走査とを、前記第２垂直走査による消光後であって、かつ前記第１垂直走査による発光前の期間に、１フレームにおいて前記第１表示領域および前記第２表示領域ごとに行う
請求項６に記載の表示装置。
【請求項８】
各前記画素は、発光素子と、前記第３垂直走査によって各前記画素に書き込んだ電圧を保持する画素回路とを有する
請求項７に記載の表示装置。
【請求項９】
表示装置を備え、
前記表示装置は、
複数の画素が設けられた表示領域を有する表示パネルと、
各前記画素を駆動する駆動回路と
を有し、
前記表示領域は、垂直方向に互いに隣接する第１表示領域および第２表示領域を含み、
前記駆動回路は、前記第１表示領域および前記第２表示領域に対して、各前記画素の発光を行う第１垂直走査と、各前記画素の消光を行う第２垂直走査とを、１フレームにおいて前記第１表示領域および前記第２表示領域ごとに行う走査回路を有し、
前記走査回路は、前記第２表示領域における、前記第１表示領域に隣接する最先走査行のｎ＋１フレーム目の発光開始のタイミングが、前記第１表示領域における、前記第２表示領域に隣接する最終走査行のｎフレーム目の発光終了のタイミングよりも遅くなるように、前記第１垂直走査および前記第２垂直走査を行う
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、表示領域を分割して駆動する駆動回路ならびにそれを備えた表示装置および電子機器に関する。
【背景技術】
【０００２】
近年、表示パネルの高精細化が進んでおり、４Ｋ２Ｋなどの高解像度のディスプレイも登場してきている。高解像度化に伴って１Ｈの時間が短くなると、配線トランジェントに起因して、タイミングマージンが不足し、画像不良が生じるおそれがある。この問題に対して、例えば、表示領域を上下２つに分割し、分割した領域ごとに垂直走査をすることで、垂直走査の遷移速度を、表示領域全体を一括して垂直走査したときの垂直走査の遷移速度の半分にすることが考えられる（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−１１４１１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図１３（Ａ）〜（Ｃ）は、表示領域１００Ａを上下２つに分割し、分割した領域（表示領域１００Ｂ，１００Ｃ）ごとに、消光走査Ｓｃ１と発光走査Ｓｃ２を同時に行ったときの様子を表したものである。上側の表示領域１００Ｂと下側の表示領域１００Ｃとの継ぎ目（図１３（Ｃ）の破線部分）が同時に発光するタイミングＴｘにおいて、異なるフレームの映像が表示される。このとき、映像が動画である場合には、上記の継ぎ目において、映像が不連続になってしまい、表示映像の品質が劣化してしまうという問題がある。
【０００５】
本技術はかかる問題点に鑑みてなされたものであり、その目的は、高解像度化に伴う表示映像の品質劣化を低減することの可能な駆動回路ならびにそれを備えた表示装置および電子機器を提供することにある。
【課題を解決するための手段】
【０００６】
本技術の駆動回路は、第１表示領域および第２表示領域に対して、各画素の発光を行う第１垂直走査と、各画素の消光を行う第２垂直走査とを、１フレームにおいて第１表示領域および第２表示領域ごとに行う走査回路を備えている。第１表示領域および第２表示領域は、複数の画素が設けられた表示領域のうち、垂直方向に互いに隣接している。走査回路は、第２表示領域における、最先走査行のｎ＋１フレーム目の発光開始のタイミングが、第１表示領域における、最終走査行のｎフレーム目の発光終了のタイミングよりも遅くなるように、第１垂直走査および第２垂直走査を行う。上記の最先走査行は、第２表示領域において第１表示領域に隣接する画素行である。上記の最終走査行は、第１表示領域において第２表示領域に隣接する画素行である。上記のｎは、正の整数をとる変数である。
【０００７】
本技術の表示装置は、複数の画素が設けられた表示領域を有する表示パネルと、各画素を駆動する駆動回路とを備えている。表示領域は、垂直方向に互いに隣接する第１表示領域および第２表示領域を含んでいる。駆動回路は、上記の駆動回路と同一の構成要素を有している。
【０００８】
本技術の電子機器は、上記の表示装置を備えている。
【０００９】
本技術の駆動回路、表示装置および電子機器では、第２表示領域における、最先走査行のｎ＋１フレーム目の発光開始のタイミングが、第１表示領域における、最終走査行のｎフレーム目の発光終了のタイミングよりも遅くなっている。これにより、第２表示領域における、最先走査行のｎ＋１フレーム目の発光期間と、第１表示領域における、最終走査行のｎフレーム目の発光期間とが互いに重なり合うことがない。
【発明の効果】
【００１０】
本技術の駆動回路、表示装置および電子機器によれば、第２表示領域における、最先走査行のｎ＋１フレーム目の発光開始のタイミングが、第１表示領域における、最終走査行のｎフレーム目の発光終了のタイミングよりも遅くなるようにしたので、継ぎ目における映像の不連続性に起因する表示映像の品質劣化を低減することができる。従って、高解像度化に伴う表示映像の品質劣化を低減することができる。
【図面の簡単な説明】
【００１１】
【図１】本技術による一実施の形態に係る表示装置の概略構成図である。
【図２】各画素の回路構成の一例を表す図である。
【図３】１つの画素に着目したときのＷＳＬ，ＤＳＬ，ＤＴＬに印加される電圧、ゲート電圧、およびソース電圧の経時変化の一例を表す波形図である。
【図４】表示領域を上下２つに分割したときの、上側の表示領域と下側の表示領域での映像表示の一例を表す図である。
【図５】表示領域を上下２つに分割したときの、上側の表示領域での、ＷＳＬ１〜ＷＳＬ４，ＤＳＬ１〜４、およびＤＴＬに印加される電圧の経時変化の一例を表す波形図である。
【図６】表示領域を上下２つに分割したときの、上側の表示領域と下側の表示領域での映像表示の一変形例を表す図である。
【図７】各画素の回路構成の一変形例を表す図である。
【図８】上記実施の形態の発光装置の適用例１の外観を表す斜視図である。
【図９Ａ】適用例２の表側から見た外観を表す斜視図である。
【図９Ｂ】適用例２の裏側から見た外観を表す斜視図である。
【図１０】適用例３の裏側から見た外観を表す斜視図である。
【図１１】適用例４の外観を表す斜視図である。
【図１２Ａ】適用例５の閉じた状態の正面図、左側面図、右側面図、上面図および下面図である。
【図１２Ｂ】適用例５の開いた状態の正面図および側面図である。
【図１３】表示領域を上下２つの分割したときの、上側の表示領域と下側の表示領域での映像表示の一比較例を表す図である。
【発明を実施するための形態】
【００１２】
以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態（表示装置）
２．変形例（表示装置）
３．適用例（電子機器）
【００１３】
＜１．実施の形態＞
[構成]
図１は、本技術の一実施の形態に係る表示装置１の概略構成を表したものである。この表示装置１は、表示パネル１０と、外部から入力された映像信号２０Ａおよび同期信号２０Ｂに基づいて表示パネル１０を駆動する駆動回路２０とを備えている。駆動回路２０は、例えば、タイミング生成回路２１、映像信号処理回路２２、信号線駆動回路２３、走査線駆動回路２４、および電源線駆動回路２５を有している。
【００１４】
（表示パネル１０）
表示パネル１０は、複数の画素１１が表示パネル１０の表示領域１０Ａ全面に渡ってマトリクス状に配置されたものである。表示パネル１０は、駆動回路２０によって各画素１１がアクティブマトリクス駆動されることにより、外部から入力された映像信号２０Ａに基づく画像を表示するものである。
【００１５】
図２は、画素１１の回路構成の一例を表したものである。各画素１１は、例えば、画素回路１２と、有機ＥＬ素子１３とを有している。有機ＥＬ素子１３は、例えば、アノード電極、有機層およびカソード電極が順に積層された構成を有している。有機ＥＬ素子１３は、素子容量Ｃｏｌｅｄ（図示せず）を有している。画素回路１２は、有機ＥＬ素子１３の発光・消光を制御するものである。画素回路１２は、後述の書込走査Ｓ３によって各画素１１に書き込んだ電圧を保持する機能を有している。画素回路１２は、例えば、駆動トランジスタＴｒ１、書込トランジスタＴｒ２、保持容量Ｃｓおよび補助容量Ｃｓｕｂによって構成されたものであり、２Ｔｒ２Ｃの回路構成となっている。
【００１６】
書込トランジスタＴｒ２は、駆動トランジスタＴｒ１のゲートに対する、映像信号に対応した信号電圧の印加を制御するものである。具体的には、書込トランジスタＴｒ２は、後述の信号線ＤＴＬの電圧をサンプリングするとともに駆動トランジスタＴｒ１のゲートに書き込むものである。駆動トランジスタＴｒ１は、有機ＥＬ素子１３を駆動するものであり、有機ＥＬ素子１３に直列に接続されている。駆動トランジスタＴｒ１は、書込トランジスタＴｒ２によって書き込まれた電圧の大きさに応じて有機ＥＬ素子１３に流れる電流を制御するものである。保持容量Ｃｓは、駆動トランジスタＴｒ１のゲート−ソース間に所定の電圧を保持するものである。保持容量Ｃｓは、後述の待機期間中に駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓを一定に保持する役割を有する。補助容量Ｃｓｕｂは、駆動トランジスタＴｒ１から供給される電流の一部を流し込むものである。なお、画素回路１２は、上述の２Ｔｒ２Ｃの回路に対して各種容量やトランジスタを付加した回路構成となっていてもよいし、上述の２Ｔｒ２Ｃの回路構成とは異なる回路構成となっていてもよい。
【００１７】
駆動トランジスタＴｒ１および書込トランジスタＴｒ２は、例えば、ｎチャネルＭＯＳ型の薄膜トランジスタ（ＴＦＴ（Thin Film Transistor））により形成されている。なお、ＴＦＴの種類は特に限定されるものではなく、例えば、逆スタガー構造（いわゆるボトムゲート型）であってもよいし、スタガー構造（トップゲート型）であってもよい。また、駆動トランジスタＴｒ１および書込トランジスタＴｒ２は、ｐチャネルＭＯＳ型のＴＦＴにより形成されていてもよい。
【００１８】
表示パネル１０は、行方向に延在する複数の走査線ＷＳＬと、列方向に延在する複数の信号線ＤＴＬと、行方向に延在する複数の電源線ＤＳＬと、行方向に延在する複数のカソード線ＣＴＬを有している。なお、各カソード線ＣＴＬが共通の１枚のシート状の金属層で構成されていてもよい。走査線ＷＳＬは、各画素１１の選択に用いられるものである。信号線ＤＴＬは、映像信号に応じた信号電圧の、各画素１１への供給に用いられるものである。電源線ＤＳＬは、各画素１１への駆動電流の供給に用いられるものである。
【００１９】
各信号線ＤＴＬと各走査線ＷＳＬとの交差点近傍には、画素１１が設けられている。各信号線ＤＴＬは、後述の信号線駆動回路２３の出力端（図示せず）と、書込トランジスタＴｒ２のソースまたはドレインとに接続されている。各走査線ＷＳＬは、後述の走査線駆動回路２４の出力端（図示せず）と、書込トランジスタＴｒ２のゲートに接続されている。各電源線ＤＳＬは、固定の電圧を出力する電源の出力端（図示せず）と、駆動トランジスタＴｒ１のソースまたはドレインに接続されている。カソード線ＣＴＬは、例えば、表示領域１０Ａの周囲に設けられた部材であって、かつ基準の電圧となっている部材に接続されている。
【００２０】
書込トランジスタＴｒ２のゲートは、走査線ＷＳＬに接続されている。書込トランジスタＴｒ２のソースまたはドレインが信号線ＤＴＬに接続されている。書込トランジスタＴｒ２のソースおよびドレインのうち信号線ＤＴＬに未接続の端子が駆動トランジスタＴｒ１のゲートに接続されている。駆動トランジスタＴｒ１のソースまたはドレインが電源線ＤＳＬに接続されている。駆動トランジスタＴｒ１のソースおよびドレインのうち電源線ＤＳＬに未接続の端子が有機ＥＬ素子１３のアノードに接続されている。保持容量Ｃｓの一端が駆動トランジスタＴｒ１のゲートに接続されている。保持容量Ｃｓの他端が駆動トランジスタＴｒ１のソース（図２では有機ＥＬ素子１３側の端子）に接続されている。つまり、保持容量Ｃｓは、駆動トランジスタＴｒ１のゲート−ソース間に挿入されている。補助容量Ｃｓｕｂの一端が駆動トランジスタＴｒ１のソース（図２では有機ＥＬ素子１３側の端子）に接続されている。補助容量Ｃｓｕｂの他端がカソード線ＣＴＬに接続されている。
【００２１】
（駆動回路２０）
次に、駆動回路２０について説明する。駆動回路２０は、上述したように、例えば、タイミング生成回路２１、映像信号処理回路２２、信号線駆動回路２３、走査線駆動回路２４および電源線駆動回路２５を有している。タイミング生成回路２１は、駆動回路２０内の各回路が連動して動作するように制御するものである。タイミング生成回路２１は、例えば、外部から入力された同期信号２０Ｂに応じて（同期して）、上述した各回路に対して制御信号２１Ａを出力するようになっている。
【００２２】
映像信号処理回路２２は、例えば、外部から入力されたデジタルの映像信号２０Ａに対して所定の補正を行い、それにより得られた映像信号２２Ａを信号線駆動回路２３に出力するものである。所定の補正としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。
【００２３】
信号線駆動回路２３は、例えば、制御信号２１Ａの入力に応じて（同期して）、映像信号処理回路２２から入力された映像信号２２Ａに対応するアナログの信号電圧を、各信号線ＤＴＬに印加するものである。信号線駆動回路２３は、例えば、２種類の電圧（Ｖｏｆｓ、Ｖｓｉｇ）を出力可能となっている。具体的には、信号線駆動回路２３は、走査線駆動回路２４により選択された画素１１へ、信号線ＤＴＬを介して２種類の電圧（Ｖｏｆｓ、Ｖｓｉｇ）を供給するようになっている。Ｖｓｉｇは、映像信号２０Ａに対応する電圧値となっている。Ｖｏｆｓは、映像信号２０Ａとは無関係の一定電圧である。Ｖｓｉｇの最小電圧はＶｏｆｓよりも低い電圧値となっており、Ｖｓｉｇの最大電圧はＶｏｆｓよりも高い電圧値となっている。
【００２４】
走査線駆動回路２４は、例えば、制御信号２１Ａの入力に応じて（同期して）、複数の走査線ＷＳＬを所定のシーケンスで選択することにより、Ｖｔｈ補正や、信号電圧Ｖｓｉｇの書き込み、μ補正および待機を所望の順番で実行させるものである。ここで、Ｖｔｈ補正とは、駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓを駆動トランジスタＴｒ１の閾値電圧に近づける補正動作を指している。信号電圧Ｖｓｉｇの書き込み（信号書き込み）とは、駆動トランジスタＴｒ１のゲートに対して、信号電圧Ｖｓｉｇを、書込トランジスタＴｒ２を介して書き込む動作を指している。μ補正とは、駆動トランジスタＴｒ１のゲート−ソース間に保持される電圧（ゲート−ソース間電圧Ｖｇｓ）を、駆動トランジスタＴｒ１の移動度μの大きさに応じて補正する動作を指している。信号書き込みと、μ補正とは、互いに別個のタイミングで行われることもある。本実施の形態では、走査線駆動回路２４が、１つの選択パルスを、走査線ＷＳＬへ出力することによって、信号書き込みと、μ補正とを同時に（もしくは間髪空けずに連続して）行うようになっている。待機とは、発光を開始できる状態で待機する（つまり消光状態を維持する）ことを指している。
【００２５】
走査線駆動回路２４は、例えば、２種類の電圧（Ｖｏｎ、Ｖｏｆｆ）を出力可能となっている。具体的には、走査線駆動回路２４は、駆動対象の画素１１へ、走査線ＷＳＬを介して２種類の電圧（Ｖｏｎ、Ｖｏｆｆ）を供給し、書込トランジスタＴｒ２のオンオフ制御を行うようになっている。ここで、Ｖｏｎは、書込トランジスタＴｒ２のオン電圧以上の値となっている。Ｖｏｎは、後述の「Ｖｔｈ補正準備期間の後半部分」や、「Ｖｔｈ補正期間」、「信号書込・μ補正期間」などに走査線駆動回路２４から出力される書込パルスの波高値である。Ｖｏｆｆは、書込トランジスタＴｒ２のオン電圧よりも低い値となっており、かつ、Ｖｏｎよりも低い値となっている。Ｖｏｆｆは、後述の「Ｖｔｈ補正準備期間の前半部分」や、「Ｖｔｈ補正休止期間」、「待機期間」、「発光期間」などに走査線駆動回路２４から出力される書込パルスの波高値である。
【００２６】
電源線駆動回路２５は、例えば、制御信号２１Ａの入力に応じて（同期して）、複数の電源線ＤＳＬを所定の単位ごとに順次選択するものである。電源線駆動回路２５は、例えば、２種類の電圧（Ｖｃｃ、Ｖｓｓ）を出力可能となっている。電源線駆動回路２５は、走査線駆動回路２４により選択された画素１１へ、電源線ＤＳＬを介して２種類の電圧（Ｖｃｃ、Ｖｓｓ）を供給するようになっている。ここで、Ｖｓｓは、有機ＥＬ素子１３の閾値電圧Ｖｅｌと、有機ＥＬ素子１３のカソード電圧Ｖｃａｔｈとを足し合わせた電圧（Ｖｅｌ＋Ｖｃａｔｈ）よりも低い電圧値である。Ｖｃｃは、電圧（Ｖｅｌ＋Ｖｃａｔｈ）以上の電圧値である。
【００２７】
[動作]
次に、本実施の形態の表示装置１の動作（消光から発光までの動作）について説明する。本実施の形態では、有機ＥＬ素子１３のＩ−Ｖ特性が経時変化しても、その影響を受けることなく、有機ＥＬ素子１３の発光輝度を一定に保つようにするために、有機ＥＬ素子１３のＩ−Ｖ特性の変動に対する補償動作を組み込んでいる。さらに、本実施の形態では、駆動トランジスタＴｒ１の閾値電圧や移動度が経時変化しても、それらの影響を受けることなく、有機ＥＬ素子１３の発光輝度を一定に保つようにするために、上記閾値電圧や上記移動度の変動に対する補正動作を組み込んでいる。
【００２８】
図３は、１つの画素１１に着目したときの走査線ＷＳＬ、電源線ＤＳＬおよび信号線ＤＴＬに印加される電圧、ゲート電圧Ｖｇ、およびソース電圧Ｖｓの経時変化の一例を表したものである。
【００２９】
（Ｖｔｈ補正準備期間）
まず、駆動回路２０は、駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓを駆動トランジスタＴｒ１の閾値電圧に近づけるＶｔｈ補正の準備を行う。具体的には、走査線ＷＳＬの電圧がＶｏｆｆ、信号線ＤＴＬの電圧がＶｏｆｓ、電源線ＤＳＬの電圧がＶｃｃとなっている時に、電源線駆動回路２５は、制御信号２１Ａに応じて電源線ＤＳＬの電圧をＶｃｃからＶｓｓに下げる（時刻Ｔ１）。つまり、有機ＥＬ素子１３が発光している時に、電源線駆動回路２５は、制御信号２１Ａに応じて電源線ＤＳＬの電圧をＶｃｃからＶｓｓに下げる。すると、ソース電圧ＶｓがＶｓｓまで下がり、有機ＥＬ素子１３が消光する。このとき、保持容量Ｃｓを介したカップリングによりゲート電圧Ｖｇも下がる。
【００３０】
次に、電源線ＤＳＬの電圧がＶｓｓとなっており、かつ信号線ＤＴＬの電圧がＶｏｆｓとなっている間に、走査線駆動回路２４は、制御信号２１Ａに応じて走査線ＷＳＬの電圧をＶｏｆｆからＶｏｎに上げる（時刻Ｔ２）。すると、ゲート電圧ＶｇがＶｏｆｓまで下がる。このとき、ゲート電圧Ｖｇとソース電圧Ｖｓとの電位差（ゲート−ソース間電圧Ｖｇｓ）が駆動トランジスタＴｒ１の閾値電圧よりも小さくなっていてもよいし、それと等しいか、またはそれよりも大きくなっていてもよい。
【００３１】
（Ｖｔｈ補正期間）
次に、駆動回路２０は、Ｖｔｈの補正を行う。具体的には、信号線ＤＴＬの電圧がＶｏｆｓとなっており、かつ、走査線ＷＳＬの電圧がＶｏｎとなっている間に、電源線駆動回路２５は、制御信号２１Ａに応じて電源線ＤＳＬの電圧をＶｓｓからＶｃｃに上げる（時刻Ｔ３）。すると、駆動トランジスタＴｒ１のドレイン−ソース間に電流Ｉｄｓが流れ、ソース電圧Ｖｓが上昇する。このとき、ソース電圧ＶｓがＶｏｆｓ−Ｖｔｈよりも低い場合には、駆動トランジスタＴｒ１がカットオフするまで、駆動トランジスタＴｒ１のドレイン−ソース間に電流Ｉｄｓが流れる。つまり、Ｖｔｈ補正がまだ完了していない場合には、ゲート−ソース間電圧ＶｇｓがＶｔｈになるまで、駆動トランジスタＴｒ１のドレイン−ソース間に電流Ｉｄｓが流れる。これにより、ゲート電圧ＶｇがＶｏｆｓとなり、ソース電圧Ｖｓが上昇し、その結果、保持容量ＣｓがＶｔｈに充電され、ゲート−ソース間電圧ＶｇｓがＶｔｈとなる。
【００３２】
その後、信号線駆動回路２３は、制御信号２１Ａに応じて信号線ＤＴＬの電圧をＶｏｆｓからＶｓｉｇに切り替える前に、走査線駆動回路２４が制御信号２１Ａに応じて走査線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げる（時刻Ｔ４）。すると、駆動トランジスタＴｒ１のゲートがフローティングとなるので、ゲート−ソース間電圧Ｖｇｓを信号線ＤＴＬの電圧の大きさに拘わらずＶｔｈのままで維持することができる。このように、ゲート−ソース間電圧ＶｇｓをＶｔｈに設定することにより、駆動トランジスタＴｒ１の閾値電圧Ｖｔｈが画素回路１２ごとにばらついた場合であっても、有機ＥＬ素子１３の発光輝度のばらつきをなくすことができる。
【００３３】
（Ｖｔｈ補正休止期間）
その後、Ｖｔｈ補正の休止期間中に、信号線駆動回路２３は、信号線ＤＴＬの電圧をＶｏｆｓからＶｓｉｇに切り替える。
【００３４】
（信号書込・μ補正期間）
Ｖｔｈ補正休止期間が終了した後（つまりＶｔｈ補正が完了した後）、駆動回路２０は、映像信号２０Ａに応じた信号電圧の書き込みと、μ補正を行う。具体的には、信号線ＤＴＬの電圧がＶｓｉｇとなっており、かつ電源線ＤＳＬの電圧がＶｃｃとなっている間に、走査線駆動回路２４は、制御信号２１Ａに応じて走査線ＷＳＬの電圧をＶｏｆｆからＶｏｎに上げる（時刻Ｔ５）。すると、駆動トランジスタＴｒ１のゲートが信号線ＤＴＬに接続され、駆動トランジスタＴｒ１のゲート電圧Ｖｇが信号線ＤＴＬの電圧Ｖｓｉｇとなる。このとき、有機ＥＬ素子１３のアノード電圧はこの段階ではまだ有機ＥＬ素子１３の閾値電圧Ｖｅｌよりも小さく、有機ＥＬ素子１３はカットオフしている。そのため、電流Ｉｄｓは有機ＥＬ素子１３の素子容量Ｃｏｌｅｄおよび補助容量Ｃｓｕｂに流れ、素子容量Ｃｏｌｅｄおよび補助容量Ｃｓｕｂが充電される。その結果、ソース電圧ＶｓがΔＶｓだけ上昇し、やがてゲート−ソース間電圧ＶｇｓがＶｓｉｇ＋Ｖｔｈ−ΔＶｓとなる。このようにして、書き込みと同時にμ補正が行われる。ここで、駆動トランジスタＴｒ１の移動度μが大きい程、ΔＶｓも大きくなるので、ゲートソース間電圧Ｖｇｓを発光前にΔＶだけ小さくすることにより、画素１１ごとの移動度μのばらつきを取り除くことができる。
【００３５】
（待機期間）
次に、駆動回路２０は、待機を行う。具体的には、走査線駆動回路２４が、制御信号２１Ａに応じて走査線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げるとともに、電源線駆動回路２５が、制御信号２１Ａに応じて電源線ＤＳＬの電圧をＶｃｃからＶｓｓに下げる（時刻Ｔ６）。なお、電源線ＤＳＬの電圧をＶｃｃからＶｓｓに下げる時が、走査線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げる時と同時であってもよいし、走査線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げる時よりも若干、遅れた時であってもよい。すると、駆動トランジスタＴｒ１のゲートがフローティングとなるが、電源線ＤＳＬの電圧がＶｓｓに下がるので、有機ＥＬ素子１３に閾値電圧Ｖｅｌ以上の電圧が印加されず、有機ＥＬ素子１３は発光しない。このとき、ゲート−ソース間電圧Ｖｇｓは、Ｖｓｉｇ＋Ｖｔｈ−ΔＶｓとなったままである。
【００３６】
（発光期間）
最後に、電源線駆動回路２５が、制御信号２１Ａに応じて電源線ＤＳＬの電圧をＶｓｓからＶｃｃに上げる（時刻Ｔ７）。すると、駆動トランジスタＴｒ１のドレイン−ソース間に電流Ｉｄｓが流れ、ソース電圧Ｖｓが上昇する。その結果、有機ＥＬ素子１３に閾値電圧Ｖｅｌ以上の電圧が印加され、有機ＥＬ素子１３が所望の輝度で発光する。
【００３７】
図４は、表示領域１０Ａを上下２つに分割したときの、上側の表示領域（第１表示領域１０Ｂ）と下側の表示領域（第２表示領域１０Ｃ）での映像表示の一例を表したものである。図５は、第１表示領域１０Ｂでの、ＷＳＬ１〜ＷＳＬ４，ＤＳＬ１〜４、およびＤＴＬに印加される電圧の経時変化の一例を表す波形図である。
【００３８】
本実施の形態では、表示領域１０Ａが、垂直方向に互いに隣接する第１表示領域１０Ｂおよび第２表示領域１０Ｃに分割されている。表示領域１０Ａは、Ｍ行の画素行を有している。第１表示領域１０Ｂおよび第２表示領域１０Ｃは、それぞれ、Ｍ／２行の画素行を有している。第１表示領域１０Ｂでは、１行目の画素行が表示領域１０Ａの１行目の画素行となっている。さらに、第１表示領域１０Ｂでは、最後の画素行（つまり、第２表示領域１０Ｃに隣接する画素行）が表示領域１０ＡのＭ／２画素行となっている。第２表示領域１０Ｃでは、１行目の画素行（つまり、第１表示領域１０Ｂに隣接する画素行）が表示領域１０ＡのＭ／２＋１画素行となっている。さらに、第２表示領域１０Ｃでは、最後の画素行が表示領域１０Ａの最後の画素行（つまり、Ｍ画素行）となっている。
【００３９】
駆動回路２０は、第１表示領域１０Ｂを１画素行からＭ／２画素行に向かって垂直走査を行い、第２表示領域１０ＣをＭ／２＋１画素行からＭ画素行に向かって垂直走査を行う。駆動回路２０は、第１表示領域１０Ｂおよび第２表示領域１０Ｃに対して、下記の（１）〜（５）の各種垂直走査を、１フレームにおいて第１表示領域１０Ｂおよび第２表示領域１０Ｃごとに行う。
（１）各画素１１の消光を行う消光走査Ｓ１（第２垂直走査）
（２）Ｖｔｈ補正を行うＶｔｈ補正走査Ｓ２
（３）映像信号に応じた電圧を各画素１１に書き込むとともにμ補正を行う書込走査Ｓ３（第３垂直走査）
（４）書込走査Ｓｃ１に続いて各画素１１の発光を待機させる待機走査Ｓ４（第４垂直走査）
（５）各画素１１の発光を行う発光走査Ｓ５（第１垂直走査）
【００４０】
駆動回路２０は、第２表示領域１０Ｃにおける最先走査行（Ｍ／２＋１画素行）のｎ＋１フレーム目の発光開始のタイミングが、第１表示領域１０Ｂにおける最終走査行（Ｍ／２画素行）のｎフレーム目の発光終了のタイミングよりも遅くなるように、発光走査Ｓ５および消光走査Ｓ１を行う。上記のｎは、正の整数をとる変数である。これにより、第２表示領域１０Ｃにおける、最先走査行（Ｍ／２＋１画素行）のｎ＋１フレーム目の発光期間と、第１表示領域１０Ｂにおける、最終走査行（Ｍ／２画素行）のｎフレーム目の発光期間とが互いに重なり合うことがない。
【００４１】
さらに、駆動回路２０は、第１表示領域１０Ｂの最終走査行のｎフレーム目の発光期間と、第２表示領域１０Ｃの最先走査行のｎフレーム目の発光期間とが完全にまたは部分的に互いに重なり合うように、発光走査Ｓ５および消光走査Ｓ１を行う。第１表示領域１０Ｂの最終走査行がＭ／２画素行であり、第２表示領域１０Ｃの最先走査行がＭ／２＋１画素行である。駆動回路２０は、例えば、図４（Ａ)、図４（Ｂ）に示したように、第１表示領域１０Ｂおよび第２表示領域１０Ｃに渡って連続して、発光走査Ｓ５および消光走査Ｓ１を行う。このようにした場合には、１フレームにおける表示領域１０Ａ中の発光領域が、１行目の画素行から最後の画素行に渡って連続かつ滑らかに遷移する。
【００４２】
駆動回路２０は、第１表示領域１０Ｂおよび第２表示領域１０Ｃにおいて、発光走査Ｓ５および消光走査Ｓ１の遷移速度を、Ｖｔｈ補正走査Ｓ２、書込走査Ｓ３および待機走査Ｓ４の遷移速度よりも早くする。言い換えると、駆動回路２０は、第１表示領域１０Ｂおよび第２表示領域１０Ｃにおいて、Ｖｔｈ補正走査Ｓ２、書込走査Ｓ３および待機走査Ｓ４の遷移速度を、発光走査Ｓ５および消光走査Ｓ１の遷移速度よりも遅くする。駆動回路２０は、第１表示領域１０Ｂおよび第２表示領域１０Ｃにおいて、発光走査Ｓ５および消光走査Ｓ１の遷移を、Ｖｔｈ補正走査Ｓ２、書込走査Ｓ３および待機走査Ｓ４の遷移速度の２倍の遷移速度で行う。言い換えると、駆動回路２０は、第１表示領域１０Ｂおよび第２表示領域１０Ｃにおいて、Ｖｔｈ補正走査Ｓ２、書込走査Ｓ３および待機走査Ｓ４の遷移を、発光走査Ｓ５および消光走査Ｓ１の遷移速度の１／２倍の遷移速度で行う。駆動回路２０は、例えば、図４（Ａ)、図４（Ｂ）、図５（Ａ）〜（Ｉ）に示したように、発光走査Ｓ５および消光走査Ｓ１を１／２Ｈ周期で行うとともに、Ｖｔｈ補正走査Ｓ２、書込走査Ｓ３および待機走査Ｓ４を１Ｈ周期で行う。このようにした場合、Ｖｔｈ補正走査Ｓ２、書込走査Ｓ３および待機走査Ｓ４の遷移速度が、表示領域１０Ａを分割せずに行うときの遷移速度の半分の遷移速度となる。
【００４３】
このとき、待機期間は、図５（Ａ）〜（Ｉ）に示したように、１画素行からＭ／２画素行に向かうにつれてΔｔ１、Δｔ２、Δｔ３、Δｔ４…と、短くなっている。同様に、待機期間は、Ｍ／２＋１画素行からＭ画素行に向かうにつれて短くなっている。このように、待機時間を設定したり、画素行ごとに変えたりすることを可能にしているのは、駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓが待機期間中、保持容量Ｃｓによって一定に保たれているからである。
【００４４】
駆動回路２０が上述のような走査をした結果、例えば、図４（Ａ)、図４（Ｂ）に記載の時刻Ｔｘでの映像が、図４（Ｃ）のようになる。具体的には、時刻Ｔｘでは、第１表示領域１０Ｂの最終走査行にはｎフレーム目の映像が表示されており、第２表示領域１０Ｃの最先走査行にはｎフレーム目の映像が表示されている。表示領域１０Ａが第１表示領域１０Ｂおよび第２表示領域１０Ｃによって分割された境界（分割ラインＬ）で、第１表示領域１０Ｂに表示されたｎフレーム目の映像と、第２表示領域１０Ｃに表示されたｎフレーム目の映像とが連続して表示されている。
【００４５】
[効果] 
次に、本実施の形態の表示装置１における効果について説明する。
【００４６】
図１３（Ａ）〜（Ｃ）は、比較例にかかる表示装置の表示領域１００Ａを上下２つに分割したときの、上側の表示領域（表示領域１００Ｂ）と下側の表示領域（表示領域１００Ｃ）での映像表示の一例を表したものである。上側の表示領域１００Ｂと下側の表示領域１００Ｃとの継ぎ目（図１３（Ｃ）の破線部分）が同時に発光するタイミングＴｘにおいて、異なるフレームの映像が表示される。このとき、映像が動画である場合には、上記の継ぎ目において、映像が不連続になってしまい、表示映像の品質が劣化してしまう。
【００４７】
一方、本実施の形態では、第２表示領域１０Ｃにおける、最先走査行のｎ＋１フレーム目の発光開始のタイミングが、第１表示領域１０Ｂにおける、最終走査行のｎフレーム目の発光終了のタイミングよりも遅くなっている。これにより、分割ラインＬにおける映像の不連続性に起因する表示映像の品質劣化を低減することができる。従って、高解像度化に伴う表示映像の品質劣化を低減することができる。
【００４８】
また、本実施の形態では、第１表示領域１０Ｂおよび第２表示領域１０Ｃにおいて、Ｖｔｈ補正走査Ｓ２、書込走査Ｓ３および待機走査Ｓ４の遷移速度を、発光走査Ｓ５および消光走査Ｓ１の遷移速度よりも遅くすることができる。これにより、高精細化や、大画面化に伴って、１Ｈが短くなった場合であっても、Ｖｔｈ補正時間を確保することができる。
【００４９】
＜２．変形例＞
以下に、上記実施の形態の表示装置１の種々の変形例について説明する。なお、以下では、上記実施の形態の表示装置１と共通する構成要素に対しては、同一の符号が付与される。さらに、上記実施の形態の表示装置１と共通する構成要素についての説明は、適宜、省略されるものとする。
【００５０】
［変形例１］
図６は、表示領域１０Ａを上下２つに分割したときの、上側の表示領域（第１表示領域１０Ｂ）と下側の表示領域（第２表示領域１０Ｃ）での映像表示の一変形例を表したものである。本変形例では、駆動回路２０は、第１表示領域１０Ｂおよび第２表示領域１０Ｃにおいて、Ｖｔｈ補正走査Ｓ２、書込走査Ｓ３および待機走査Ｓ４の遷移を、発光走査Ｓ５および消光走査Ｓ１の遷移速度と同じ遷移速度で行う。Ｖｔｈ補正時間を確保することができるのであれば、このような駆動方法を採ることも可能である。
【００５１】
［変形例２］
上記実施の形態において、駆動トランジスタＴｒ１と、電源線ＤＳＬとの間に、スイッチングトランジスタＴｒ３が挿入されていてもよい（図７参照）。スイッチングトランジスタＴｒ３のゲートには、スイッチング線ＳＷＬが接続されている。
【００５２】
本変形例では、走査線駆動回路２４が、スイッチング線ＳＷＬを介して、スイッチングトランジスタＴｒ３をオン、オフ制御するようになっている。電源線駆動回路２５は、例えば、各電源線ＤＳＬに対して所定の電圧を印加するものであり、例えば、Ｖｃｃを出力可能となっている。上記実施の形態において電源線ＤＳＬにＶｓｓが印加される期間に、走査線駆動回路２４は、スイッチング線ＳＷＬをオンするようになっている。
【００５３】
［変形例３］
上記実施の形態および変形例１，２では、表示領域１０Ａが２つの領域（第１表示領域１０Ｂ，第２表示領域１０Ｃ）に分割されていたが、３つ以上の領域に分割されていてもよい。この場合、駆動回路２０が、垂直方向に互いに隣接する２つの領域に対して、上記実施の形態および変形例１，２に記載の方法で垂直走査を行えばよい。
【００５４】
［変形例４］
上記実施の形態および変形例１〜３において、有機ＥＬ素子１３の代わりに、無機ＥＬ素子、ＬＥＤ、または半導体レーザなどが設けられていてもよい。
【００５５】
＜３．適用例＞
以下、上記実施の形態およびその変形例（以下、「上記実施の形態等」と称する。）で説明した表示装置１の適用例について説明する。上記実施の形態の表示装置１は、テレビジョン装置、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなど、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
【００５６】
（適用例１）
図８は、上記実施の形態等の表示装置１が適用されるテレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル３１０およびフィルターガラス３２０を含む映像表示画面部３００を有しており、この映像表示画面部３００は、上記実施の形態およびその変形例に係る表示装置１により構成されている。
【００５７】
（適用例２）
図９は、上記実施の形態等の表示装置１が適用されるデジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部４１０、表示部４２０、メニュースイッチ４３０およびシャッターボタン４４０を有しており、その表示部４２０は、上記実施の形態等に係る表示装置１により構成されている。
【００５８】
（適用例３）
図１０は、上記実施の形態等の表示装置１が適用されるノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体５１０，文字等の入力操作のためのキーボード５２０および画像を表示する表示部５３０を有しており、その表示部５３０は、上記実施の形態等に係る表示装置１により構成されている。
【００５９】
（適用例４）
図１１は、上記実施の形態等の表示装置１が適用されるビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部６１０，この本体部６１０の前方側面に設けられた被写体撮影用のレンズ６２０，撮影時のスタート／ストップスイッチ６３０および表示部６４０を有しており、その表示部６４０は、上記実施の形態等に係る表示装置１により構成されている。
【００６０】
（適用例５）
図１２は、上記実施の形態等の表示装置１が適用される携帯電話機の外観を表したものである。この携帯電話機は、例えば、上側筐体７１０と下側筐体７２０とを連結部（ヒンジ部）７３０で連結したものであり、ディスプレイ７４０，サブディスプレイ７５０，ピクチャーライト７６０およびカメラ７７０を有している。そのディスプレイ７４０またはサブディスプレイ７５０は、上記実施の形態等に係る表示装置１により構成されている。
【００６１】
以上、実施の形態および適用例を挙げて本技術を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形が可能である。
【００６２】
例えば、上記実施の形態等では、アクティブマトリクス駆動のための画素回路１２の構成は、上記各実施の形態で説明したものに限られず、必要に応じて容量素子やトランジスタを追加してもよい。その場合、画素回路１２の変更に応じて、上述した信号線駆動回路２３や、走査線駆動回路２４、電源線駆動回路２５などの他に、必要な駆動回路を追加してもよい。
【００６３】
また、上記実施の形態等では、信号線駆動回路２３、走査線駆動回路２４および電源線駆動回路２５の駆動をタイミング生成回路２１および映像信号処理回路２２が制御していたが、他の回路がこれらの駆動を制御するようにしてもよい。また、信号線駆動回路２３、走査線駆動回路２４および電源線駆動回路２５の制御は、ハードウェア（回路）で行われていてもよいし、ソフトウェア（プログラム）で行われていてもよい。
【００６４】
また、上記実施の形態等では、書込トランジスタＴｒ２のソースおよびドレインや、駆動トランジスタＴｒ１のソースおよびドレインが固定されたものとして説明されていたが、いうまでもなく、電流の流れる向きによっては、ソースとドレインの対向関係が上記の説明とは逆になることがある。そのときは、上記実施の形態等において、ソースをドレインと読み替えるとともに、ドレインをソースと読み替えてもよい。
【００６５】
また、上記実施の形態等では、書込トランジスタＴｒ２および駆動トランジスタＴｒ１がｎチャネルＭＯＳ型のＴＦＴにより形成されているものとして説明されていたが、書込トランジスタＴｒ２および駆動トランジスタＴｒ１の少なくとも一方がｐチャネルＭＯＳ型のＴＦＴにより形成されていてもよい。なお、駆動トランジスタＴｒ１がｐチャネルＭＯＳ型のＴＦＴにより形成されている場合には、上記実施の形態等において、有機ＥＬ素子１３のアノードがカソードとなり、有機ＥＬ素子１３のカソードがアノードとなる。また、上記実施の形態等において、書込トランジスタＴｒ２および駆動トランジスタＴｒ１は、常に、アモルファスシリコン型のＴＦＴやマイクロシリコン型のＴＦＴである必要はなく、例えば、低温ポリシリコン型のＴＦＴや、酸化物半導体ＴＦＴであってもよい。
【００６６】
また、例えば、本技術は以下のような構成を取ることができる。
（１）
複数の画素が設けられた表示領域のうち、垂直方向に互いに隣接する第１表示領域および第２表示領域に対して、各前記画素の発光を行う第１垂直走査と、各前記画素の消光を行う第２垂直走査とを、１フレームにおいて前記第１表示領域および前記第２表示領域ごとに行う走査回路を備え、
前記走査回路は、前記第２表示領域における、前記第１表示領域に隣接する最先走査行のｎ＋１フレーム目の発光開始のタイミングが、前記第１表示領域における、前記第２表示領域に隣接する最終走査行のｎフレーム目の発光終了のタイミングよりも遅くなるように、前記第１垂直走査および前記第２垂直走査を行う
駆動回路。
（２）
前記走査回路は、前記最終走査行のｎフレーム目の発光期間と、前記最先走査行のｎフレーム目の発光期間とが完全にまたは部分的に互いに重なり合うように、前記第１垂直走査および前記第２垂直走査を行う
（１）に記載の駆動回路。
（３）
前記走査回路は、前記第１表示領域および前記第２表示領域に対して、映像信号に応じた電圧を各前記画素に書き込む第３垂直走査と、前記第３垂直走査に続いて各前記画素の発光を待機させる第４垂直走査とを、前記第２垂直走査による消光後であって、かつ前記第１垂直走査による発光前の期間に、１フレームにおいて前記第１表示領域および前記第２表示領域ごとに行う
（１）または（２）に記載の駆動回路。
（４）
前記走査回路は、前記第１垂直走査および前記第２垂直走査の遷移速度を、前記第３垂直走査および前記第４垂直走査の遷移速度よりも早くする
（３）に記載の駆動回路。
（５）
前記表示領域は、前記第１表示領域および前記第２表示領域からなり、
前記走査回路は、前記第１垂直走査および前記第２垂直走査を、前記第３垂直走査および前記第４垂直走査の遷移速度の２倍の遷移速度で行う
（４）に記載の駆動回路。
（６）
複数の画素が設けられた表示領域を有する表示パネルと、
各前記画素を駆動する駆動回路と
を備え、
前記表示領域は、垂直方向に互いに隣接する第１表示領域および第２表示領域を含み、
前記駆動回路は、前記第１表示領域および前記第２表示領域に対して、各前記画素の発光を行う第１垂直走査と、各前記画素の消光を行う第２垂直走査とを、１フレームにおいて前記第１表示領域および前記第２表示領域ごとに行う走査回路を有し、
前記走査回路は、前記第２表示領域における、前記第１表示領域に隣接する最先走査行のｎ＋１フレーム目の発光開始のタイミングが、前記第１表示領域における、前記第２表示領域に隣接する最終走査行のｎフレーム目の発光終了のタイミングよりも遅くなるように、前記第１垂直走査および前記第２垂直走査を行う
表示装置。
（７）
前記走査回路は、前記第１表示領域および前記第２表示領域に対して、映像信号に応じた電圧を各前記画素に書き込む第３垂直走査と、前記第３垂直走査に続いて各前記画素の発光を待機させる第４垂直走査とを、前記第２垂直走査による消光後であって、かつ前記第１垂直走査による発光前の期間に、１フレームにおいて前記第１表示領域および前記第２表示領域ごとに行う
（６）に記載の表示装置。
（８）
各前記画素は、発光素子と、前記第３垂直走査によって各前記画素に書き込んだ電圧を保持する画素回路とを有する
（７）に記載の表示装置。
（９）
表示装置を備え、
前記表示装置は、
複数の画素が設けられた表示領域を有する表示パネルと、
各前記画素を駆動する駆動回路と
を有し、
前記表示領域は、垂直方向に互いに隣接する第１表示領域および第２表示領域を含み、
前記駆動回路は、前記第１表示領域および前記第２表示領域に対して、各前記画素の発光を行う第１垂直走査と、各前記画素の消光を行う第２垂直走査とを、１フレームにおいて前記第１表示領域および前記第２表示領域ごとに行う走査回路を有し、
前記走査回路は、前記第２表示領域における、前記第１表示領域に隣接する最先走査行のｎ＋１フレーム目の発光開始のタイミングが、前記第１表示領域における、前記第２表示領域に隣接する最終走査行のｎフレーム目の発光終了のタイミングよりも遅くなるように、前記第１垂直走査および前記第２垂直走査を行う
電子機器。
【符号の説明】
【００６７】
１…表示装置、１０…表示パネル、１０Ａ…表示領域、１０Ｂ…第１表示領域、１０Ｃ…第２表示領域、１１…画素、１２…画素回路、１３…有機ＥＬ素子、１４…ＬＥＤ、２０…駆動回路、２０Ａ…映像信号、２０Ｂ…同期信号、２１…タイミング生成回路、２１Ａ…制御信号、２２…映像信号処理回路、２２Ａ…映像信号、２３…信号線駆動回路、２４…走査線駆動回路、２５…電源線駆動回路、３００…映像表示画面部、３１０…フロントパネル、３２０…フィルターガラス、４１０…発光部、４２０，５３０，６４０…表示部、４３０…メニュースイッチ、４４０…シャッターボタン、５１０…本体、５２０…キーボード、６１０…本体部、６２０…レンズ、６３０…スタート／ストップスイッチ、７１０…上側筐体、７２０…下側筐体、７３０…連結部、７４０…ディスプレイ、７５０…サブディスプレイ、７６０…ピクチャーライト、７７０…カメラ、Ｃｓ…保持容量、ＣＴＬ…グラウンド線、ＤＴＬ…信号線、ＤＳＬ，ＤＳＬ１，ＤＳＬ２，ＤＳＬ３，ＤＳＬ４…電源線、Ｉｄｓ…電流、Ｓ１…消光走査、Ｓ２…閾値補正走査、Ｓ３…書き込み走査、Ｓ４…待機走査、Ｓ５…発光走査、Ｓａ１，Ｓａ２…消光走査、Ｓｂ１，Ｓｂ２…閾値補正走査、Ｓｃ１，Ｓｃ２…書き込み走査、Ｓｄ１，Ｓｄ２…待機走査、Ｓｅ１，Ｓｅ２…発光走査、Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７，Ｔｘ…時刻、Ｔｒ１…駆動トランジスタ、Ｔｒ２…書込トランジスタ、Ｔｒ３…スイッチングトランジスタ、Ｖｃｃ，Ｖｏｆｓ，Ｖｏｆｆ，Ｖｏｎ，Ｖｓｉｇ，Ｖｓｓ…電圧、Ｖｇ…ゲート電圧、Ｖｇｓ…ゲート−ソース間電圧、Ｖｏｌｅｄ…有機ＥＬ素子の電圧、Ｖｓ…ソース電圧、Ｖｔｈ…閾値電圧、ＷＳＬ，ＷＳＬ１，ＷＳＬ２，ＷＳＬ３，ＷＳＬ４…走査線、Δｔ…差分、Δｔ１，Δｔ２，Δｔ３，Δｔ４…待機時間。
【図１】
2015106003.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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