(57)【要約】【課題】貫通電極を有する半導体ＬＳＩをＰＣＢへ接続する場合、動作温度が上昇すると、ＬＳＩとＰＣＢの界面で熱膨張係数差に起因する大きな歪が発生する。かかる歪は半導体ＬＳＩのチップサイズが大きくなると顕著になり、半導体ＬＳＩとＰＣＢとの電気接続が破壊されるため、電気接続信頼性を高める技術の開発が必須である。【解決手段】半導体基板に配置された貫通電極と、前記半導体基板の第１の主面に形成され、かつ、前記貫通電極に電気接続されたランド状の第１の電極と、前記第一の電極に接続された配線パターンと、前記配線パターンの上部に形成されたボール状の第２の電極とを備えた半導体デバイスを、（１）前記第１の電極を含む領域、および、前記配線パターンを、前記第１の主面に配置された歪吸収層の上部に配置し、（２）前記第一の電極と前記配線パターンを、シードメタル層と導電層で構成する。【選択図】図１
2015090891.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の一方の面である第２の主面側に配置された導体に電気接続された貫通電極と、前記半導体基板の他の面である第１の主面に形成され、かつ、前記貫通電極に電気接続されたランド状の第１の電極と、前記第１の電極に接続された配線パターンと、前記第１の主面の前記第１の電極が配置されていない領域において前記配線パターンの上部に形成されたボール状の第２の電極とを備えた半導体デバイスにおいて、
前記第１の電極を含む領域、および、前記配線パターンは、前記第一の主面に配置された歪吸収層の上部に配置され、
前記第１の電極と前記配線パターンの両方が、シードメタル層と、該シードメタル層の表面に配置された導電層とから構成され、
前記歪吸収層を感光性樹脂組成物で構成し、
該感光性樹脂組成物の硬化後のヤング率が０．５ＧＰａを超えない値である
ことを特徴とする半導体デバイス。
【請求項２】
前記歪吸収層を、環状イミド結合とダイマー酸に由来する２価の炭化水素基とを有するビスマレイミド化合物、光重合開始剤、及びケイ素原子に結合したアルコキシ基を４個以上有するケイ素化合物を含有する感光性樹脂組成物で構成し、
該感光性樹脂組成物の硬化後のヤング率が０．５ＧＰａを越えない値である
ことを特徴とする請求項１に記載の半導体デバイス。
【請求項３】
半導体デバイスを構成する半導体基板に貫通電極用の貫通孔を配置する工程と、
前記半導体基板の第１の主面に歪吸収層を配置する工程と、
前記貫通孔に導電体層を充填あるいは該貫通孔の内壁に導電体層を付着させて貫通電極とする工程と、
前記貫通電極に接続され、かつ、前記歪吸収層の表面に配置されるランド状の第１の電極を形成する工程と、
該歪吸収層の表面に該第１の電極に接続された配線パターンを形成する工程と、
該配線パターンの表面であって前記第１の電極が配置されていない領域にボール状の第２の電極を配置する工程とを含む
ことを特徴とする半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ＬＳＩの３次元積層実装に関するデバイス構造、実装構造、及び、その製造方法に関するものである。 
【背景技術】
【０００２】
半導体工業技術の進歩を背景として、半導体ＬＳＩへの高集積化の要求は留まることがない。高集積化を推進するために、単位素子（トランジスタ）の寸法を微小化したり、チップサイズを大きくする手法がある。しかしながら、微小化に伴う製造技術の新規開発は膨大なリソースを必要とする。チップサイズ増大に伴う大規模回路の設計や検査も複雑化している。さらに、チップサイズが大きいと信号伝達線路の長さが長大となり、高速化の限界が発生する。
【０００３】
これらの欠点を排除するため、複数のチップを高さ方向に積み上げた構造、即ち、３次元化構造が提案されている。この構造ではチップの表裏面を電気接続する貫通電極（Ｔｈｒｏｕｇｈ  Ｖｉａ）（シリコン基板の場合はＴＳＶ、Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａと称される）が利用される。本段落ではチップサイズパッケージ（ＣＳＰ）を例として貫通電極の構造を概説する。（１）半導体ＬＳＩの回路が配置されていない主面側から、前記回路を構成する電極（例えば、ボンディングパッド）に向けて「貫通孔」を形成し、（２）この孔の側壁領域に絶縁層を形成し、（３）この孔に導電体を充填、あるいは、孔の側壁に導電体を付着させ、貫通電極を形成し、（４）前記主面側に前記貫通電極と電気接続された電極パターンを形成し、（５）前記電極パターンと接続した導電性ボール（例えば、はんだボール）を形成する  といったプロセスで構造が実現できる。この例では、完成したＣＳＰをプリント基板（ＰＣＢ）（「配線基板」である）などへ、前記導電性ボールを介して直接実装することができ、システムの小型化、低価格化も併せて達成することが可能である。
【０００４】
前段落により半導体ＬＳＩを直接加工して３次元積層に適したデバイスが作製される。一方、半導体ＬＳＩに「インターポーザ」と呼ばれる「中間基板」を積層する手法もある。かかるインターポーザはシリコン基板などで構成され、一般的にはその両面に配線パターン（「再配線パターン」とも称される）が形成され、この基板の表裏面を電気接続する貫通電極が配置されている。インターポーザと半導体ＬＳＩとは積層化され、インターポーザ側をＰＣＢへ実装する。
【０００５】
上記段落で概説した２つの構成例は実用化されつつあるが、熱履歴で接続信頼性が劣化することが知られている。これは、半導体ＬＳＩ（あるいはインターポーザ）とＰＣＢとでは熱膨張係数が異なり、熱履歴（例えば、高温雰囲気と低温雰囲気が繰返される）で横方向に発生した応力が接続部を破壊するためである。
【０００６】
かかる接続信頼性劣化を防止するため、図１１に示す構造が提案されている。同図は下記引用特許文献１の図４（Ｃ）に掲載されている図である。同図において、電極（１２）から引き出された配線パターン（クローム層１６）の一部と、銅層（２０）と、台座（２４）と、ハンダボール（２６）は、樹脂層（１４）の上部に配置されている。この樹脂層はポリイミドなどで構成され「応力緩和層」として機能し、前記した横方向の応力による接続部破壊を防止するとされている。図１２は下記引用特許文献１の図５に掲載されている図である。同図において、電極（１２）からの配線（３）は外部電極（５）（ハンダボール２６に対応）へ接続されているが、配線（３）の途中から（同図では丸印で追加表示してある部分）応力緩和層（７）（樹脂層（１４）と同一）の上部に配置されていることが示されている。かかる構成では接続部破壊を防止できる可能性はあるが、電極（１２）の領域は前記応力に対して対策されていないため、極度に大きな前記応力に対しては、電極（１２）の周辺で破壊が誘起される欠点がある。
【０００７】
配線パターンなどの領域に配置される感光性樹脂組成物については、例えば、下記引用特許文献２に開示されている。同文献２の請求項１では、「前記感光性樹脂組成物は、（１）環状イミド結合とダイマー酸に由来する２価の炭化水素基とを有するビスマレイミド化合物、（２）光重合開始剤、及び、（３）ケイ素原子に結合したアルコキシ基を４個以上有するケイ素化合物とを含有する」とされている。この樹脂組成物は硬化後のヤング率（引張弾性率）が２ＧＰａ以下と小さな値である。また、比較的低露光量で微細パターンの形成が可能で、熱硬化のための温度も比較的低いことが特徴とされている。かかる感光性樹脂組成物は本発明にとって好例である。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】日本国特許第４８９５０５４号明細書
【特許文献２】日本国特許出願公開第２０１３／０８３９５８号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００９】
前記したように、貫通電極を有する半導体ＬＳＩをＰＣＢへ接続する場合には、これらの熱膨張係数差を考慮し、高い接続信頼性を確保する技術の開発が必要になる。かかる熱膨張係数に差がある場合には、動作温度が上昇すると、半導体ＬＳＩとＰＣＢの界面で横方向の応力が発生し、前記界面で大きな歪が発生する。かかる歪は半導体ＬＳＩのチップサイズが大きくなると顕著になり、半導体ＬＳＩとＰＣＢとの電気接続が破壊される。なお、インターポーザを積層した構成においても同様な現象が発生する。一例として熱膨張係数を挙げるならば、
シリコン：２．６×１０−６  ＰＣＢ：１４×１０−６
である。半導体ＬＳＩのチップサイズを５ｍｍ□、１００℃の温度上昇を仮定すると、昇温時には５．７μｍもの歪（半導体ＬＳＩを伸長させる方向）が発生する。一方、ヤング率（弾性率）は
シリコン：１３０ＧＰａ
銅（配線の素材と仮定）：１２９．８ＧＰａ      ハンダボール：約３０ＧＰａ
ＰＣＢ：約２８ＧＰａ
であるので、歪はハンダボールに集中して発生することになる。この結果、ハンダボールにクラックが発生し電気接続性が破壊される。さらに、前記配線パターンは数１０μｍ幅程度と細いため、前記歪により配線パターンが断線する危険もある。特に、配線パターンが半導体ＬＳＩ表面の凹凸領域を「乗り越える」ような形状である場合には、配線パターンの「肩」の部分（一般的には厚さが局部的に薄くなり機械的強度が低下することが知られている）で断線する。図１２において丸印を付加した領域が「肩」の部分に対応している。
【００１０】
半導体ＬＳＩのチップサイズは微小化の一途を辿っているが、イメージセンサでは光感度と解像度のため微小化には限界がある。現在、スマートフォンなどの機器用として２ｍｍ□〜３ｍｍ□もの小さいイメージセンサは実用化されている。しかしながら、高感度と高解像度を得るためにはチップサイズを大きくせざるを得ず、高級一眼レフ型のデジタルカメラでは２４×３６ｍｍもの大型チップが採用されている。チップサイズの大型化に伴い、前記した歪による影響が大きくなり、一辺の長さが約５ｍｍを超えるチップサイズのイメージセンサについては歪吸収の構造が必須となっている。
【００１１】
イメージセンサ以外の応用分野においても、半導体ＬＳＩを積層化することは多い。例えば、大面積の半導体ＬＳＩの上側表面に複数個のＬＳＩを平面的に配置（２次元面内で配置）して積層化し、この積層構造体を「一つのシステム」にする場合である。かかる構造では、最下段の半導体ＬＳＩのチップサイズが大きいため、この構造体をＰＣＢへ搭載する際に、上記したような歪吸収の構造が必須となる。さらに、歪吸収構造を導入したとしても、この構造の製造容易性や機械的強度（例えば半導体デバイスとの局部的な密着性を維持する）も重要な開発課題となっている。
【００１２】
前段落までに記載したように、半導体ＬＳＩ（あるいはインターポーザ）とＰＣＢとの熱膨張係数差に起因する歪を低減し、ハンダボールおよび配線パターンで電気接続性が破壊されることを回避する技術開発が強く要求されている。
【課題を解決するための手段】
【００１３】
半導体基板の一方の面である第２の主面側に配置された導体に電気接続された貫通電極と、前記半導体基板の他の面である第１の主面に形成され、かつ、前記貫通電極に電気接続されたランド状の第１の電極と、前記第１の電極に接続された配線パターンと、前記第１の主面の前記第１の電極が配置されていない領域において前記配線パターンの上部に形成されたボール状の第２の電極とを備えた半導体デバイスにおいて、（１）前記第１の電極を含む領域、および、前記配線パターンを、前記第一の主面に配置された歪吸収層の上部に配置し、（２）前記第１の電極と前記配線パターンの両方を、シードメタル層と、該シードメタル層の表面に配置された導電層とから構成し、（３）前記歪吸収層を感光性樹脂組成物で構成し、（４）該感光性樹脂組成物の硬化後のヤング率が０．５ＧＰａを超えない値であるようにする。
【００１４】
なお、本明細書で用いる「半導体デバイス」は、前記したＣＳＰ構成（半導体ＬＳＩを直接加工してＰＣＢ上に搭載できる）と、インターポーザの構成の両者を含んでいる。また、前記ＣＳＰ構成の場合、イメージセンサに限ることはなく、信号処理ＬＳＩ、記憶装置、通信用ＬＳＩなどであっても良い。また、前記半導体デバイスのチップの一辺のサイズが約５ｍｍを超える場合であっても構わない。
【００１５】
なお、前々段落に記載した「ランド状の第１の電極」と「配線パターン」との「接続」には、「機械的に両者が接続され、結果として電気的に両者が接続される」ような「接続」を含んでいる。例えば、前記ランド状の第１の電極と前記配線パターンが同一平面内でそれぞれの端部が接している状態、また、前者の上部に後者が配置されている状態などがある。さらに、両者が共通の構成要素を構成していて、単に領域で区分けされて、それぞれの名称が付与されていることもある。さらに、両者の製造工程では、異なる工程で製造されても良く、同一の工程で製造されても良い。
【００１６】
なお、上記した手段では、歪吸収層の上部に、前記第１の電極、前記配線パターン、前記第２の電極（厳密に記載するならば、前記配線パターンを挟んだ状態である）が全て配置されていることが特徴である。すなわち、前記配線パターンはほぼ平坦な面に沿って配置されており、凹凸形状の「肩」部を乗り越えることはない。
【００１７】
なお、本段落では前記した歪吸収層について記載する。本発明の発明者等は引用特許文献２に記載された感光性樹脂組成物を使って、熱履歴による電気接続信頼性を評価した。ここで使用した該組成物のヤング率は０．１〜０．５ＧＰａのグレードである。その結果、この樹脂組成物を使用しない構成と比較して、高い電気接続信頼性を得ることができた。具体的には−３０℃と＋８０℃の間で温度サイクル試験を行った結果、
樹脂組成物を使用しない場合：１５００サイクルで断線が発生
樹脂組成物（厚さ１０μｍ以上）：４０００サイクル以上でも電気接続性の劣化なし
であった。
【００１８】
なお、本段落では前記した「シードメタル層と導電層」と「ボール形状の第２の電極」について記載する。シードメタル層は、前記導電層と下地との密着強度を増大させる機能を有しており、チタンなどをスパッタなどの周知の手法により成膜され、その厚さは数１００ｎｍを越えない値である。シードメタル層はチタン、白金、プラチナなどから構成された多層構成であっても構わない。また、導電層は該シードメタル層の表面に配置され、電解メッキ、無電解メッキ、蒸着、ＣＶＤ、印刷などの周知の手法により形成され、その厚さは１００μｍを越えない値である。導電層は銅、アルミなどの金属、多結晶シリコンなどの導電性半導体、あるいはこれらから成る多層構成であっても構わない。「ボール形状の第２の電極」は、スクリーン印刷などの周知の手法により形成されたハンダペーストなどを熱処理することによりボール形状に加工される。
【００１９】
前記した歪吸収層を、（１）環状イミド結合とダイマー酸に由来する２価の炭化水素基とを有するビスマレイミド化合物、（２）光重合開始剤、及び、（３）ケイ素原子に結合したアルコキシ基を４個以上有するケイ素化合物を含有する感光性樹脂組成物で構成し、該感光性樹脂組成物の硬化後のヤング率を０．５ＧＰａを越えない値とする。
【００２０】
なお、前段落に記載した感光性樹脂組成物は、前記した引用特許文献２の請求項１に記載されている組成物と同等である。同文献２においては、効果後のヤング率を「２ＧＰａ以下」としている。前記したように、発明者等による実験では「０．１〜０．５ＧＰａ」のグレード品を使用したので前段落では「０．５ＧＰａを越えない値」としている。
【００２１】
（１）半導体デバイスを構成する半導体基板に貫通電極用の貫通孔を配置する工程と、（２）前記半導体基板の第１の主面に歪吸収層を配置する工程と、（３）前記貫通孔に導電体層を充填、あるいは、該貫通孔の内壁に導電体層を付着して貫通電極とする工程と、（４）前記貫通電極に接続され、かつ、前記歪吸収層の表面に配置されるランド状の第１の電極を形成する工程と、（５）該歪吸収層の表面に該第１の電極に接続された配線パターンを形成する工程と、（６）該配線パターンの表面であって前記第１の電極が配置されていない領域にボール状の第２の電極を配置する工程とを含む工程で半導体デバイスを製造する。
【００２２】
なお、前段落に記載した製造方法において、前記（３）乃至前記（５）とが単一の工程であっても構わない。例えば、前記第１の主面側に導電体層を配置する工程で、（１）前記貫通孔に導電体層が配置され貫通電極となり、同時に、（２）該導電体層が前記ランド状の第１の電極と前記配線パターンを形成する例である。また、前記導電体層はシードメタル層と導電層から成っている。
【００２３】
なお、前々段落の（３）は、「貫通孔に導電性を付与して貫通電極とする」ことである。一般には貫通孔を導電体層で充填することが多いが、該貫通孔の内壁にのみ導電体層を付着させた「中空構造」であっても良い。
【発明の効果】
【００２４】
本発明により、熱膨張係数差に起因する電気接続性の劣化がなく、チップサイズが大きい半導体ＬＳＩでも信頼性の高い実装が可能であり、配線パターンが半導体デバイス表面の凹凸領域を乗り越えることもなく、かつ、密着性の高い配線パターンを有する半導体デバイスが得られた。
【図面の簡単な説明】
【００２５】
【図１】半導体デバイスの構成を示す図である。＜実施例１＞
【図２】半導体デバイス（半導体ＬＳＩ）をＰＣＢへ実装した構成を示す図である。＜実施例２＞
【図３】電気接続信頼性の評価結果を示す図である。
【図４】半導体デバイス（インターポーザ）をＰＣＢへ実装した構成を示す図である。＜実施例３＞
【図５】半導体デバイスの製造法を示す図である。＜実施例４＞
【図６】半導体デバイスの改良された製造法を示す図である。＜実施例５＞
【図７】半導体デバイスの改良された製造法を示す図である。＜実施例６＞
【図８】半導体デバイスの改良された製造法を示す図である。＜実施例７＞
【図９】半導体デバイスを実装した時の他の構成を示す図である。＜実施例８＞
【図１０】半導体デバイスを実装した時の他の構成を示す図である。＜実施例９＞
【図１１】従来例を示す図である。
【図１２】従来例を示す図である。
【発明を実施するための最良の形態】
【００２６】
以下、図面を参照して本発明による半導体デバイスを詳細に説明する。
【実施例１】
【００２７】
図１は本発明の第１の実施例である半導体デバイスの構成例である。同図1（ａ）は断面図、同図１（ｂ）は上面から見た平面図である。同図では、基本的な構成要素のみが表示されており、半導体デバイスを概念的に示している。図において、１０１はシリコンなどで構成される半導体の基板であり、一方の主面（図では下側の主面であり、これを「第２の主面」とする）は酸化膜などで構成される絶縁層１０２で被覆されている。基板１０１にはトランジスタ１０３などが配置されている。また、絶縁層１０２の内部にはポリシリコン、金属などの導電体で構成された導体１０４、１０５が配置されている。図では、当該１０４が前記トランジスタのゲート電極に対応している。また、当該１０５は「第２の主面側に配置された導体」であり、より具体的には信号を授受する導体（例えば、ボンディングパッド）に対応している。当該１０５は貫通電極１０６により、前記基板の他の主面である「第１の主面」（図では上側の主面である）へ引き出され、「ランド状の第１の電極」１０７に接続されている。貫通電極の周囲と第１の主面側に配置された１０８は電気絶縁のための絶縁層である。当該１０７は配線パターン１０９に接続されている。この「接続」は、１０７と１０９が一体化（同一の製造プロセスで同時に作製される）されており、領域毎にそれぞれの名称が付与されている。さらに、当該配線パターン１０９には、当該１０７が配置されていない領域において当該１０７の上部に形成された「ボール状の第２の電極」１１０が配置されている。かかる構成により、前記基板の第２の主面側に配置された導体１０５は、当該１１０と電気接続されることになる。
【００２８】
前段落に記載した貫通電極（１０６）、「第1の電極」（１０７）と「配線パターン」（１０９）は、チタンなどで構成されたシードメタル層と銅などから成る導電層とで構成された２層以上の多層構造である。シードメタル層はチタンなどをスパッタなどの周知の手法により成膜され、その厚さは数１００ｎｍを越えない値である。シードメタル層はチタン、白金、プラチナなどから構成された多層構成であっても構わない。また、導電層は当該シードメタル層の表面に配置され、電解メッキ、無電解メッキ、蒸着、ＣＶＤ、印刷などの周知の手法により形成され、その厚さは１００μｍを越えない値である。導電層は銅、アルミなどの金属、多結晶シリコンなどの導電性半導体、あるいはこれらから成る多層構成であっても構わない。「第２の電極」（１１０）は錫・銀・銅の混合物などであるハンダで構成されている。当該１１０はスクリーン印刷などの周知の手法により形成されたハンダペーストなどを熱処理することによりボール形状に加工される。この熱処理工程で当該１１０が広がらずに「ボール状」に成形させるため、ソルダレジスト層１１１が配置されている。
【００２９】
図１において、１１２は歪吸収層であり、例えば、引用特許文献２に記載された感光性樹脂組成物から構成されている。同図の構成では、当該１０７、１０９、１１０の全てが当該１１２の上部に配置されている。なお、当該１１０に関しては、配線パターン１０９を介して、１１２の上方に配置されている。
【００３０】
図１では半導体デバイスが「半導体ＬＳＩ」である場合が示されている。しかしながら、当該半導体デバイスが「インターポーザ」であっても構わない。かかる場合においては、基板１０１にトランジスタ１０３（１０４も含む）などが集積化されていない。一方、導体１０５は当該インターポーザの表裏面を電気接続するために配置されていることが多い。
【実施例２】
【００３１】
図２は本発明の第２の実施例であり、前段落までに記載した半導体デバイスをＰＣＢへ実装した構成を示す図である。同図において、図１と同一番号は同一構成要素を示している。また、同図では、前記「第２の電極」が２個の場合が例示されている。図において、１２０は前記した半導体デバイス（半導体ＬＳＩ）であり、図１とは上下反転して表示されている。１２１はＦＲ−４などのＰＣＢであり、その表面には銅箔などで形成されたパターン１２２が配置されており、当該１２０に設けられた「ボール状の第２の電極」１１０と対抗した位置に配置されている。当該１２０は１２１との相対位置が調整された後、周知の熱処理工程で１１０を溶融させることにより、１２２と電気接続される。１２３は当該電気接続を強固にするために流し込まれたアンダーフィル層である。
【００３２】
図２の構成では、動作温度が上昇すると、１２０と１２１の熱膨張係数差により、横方向（図面上）に応力が発生する。温度上昇の場合には、ＰＣＢの横方向への伸長が大きいため、１２０が凹状に歪曲する。「ボール状の第２の電極」１１０がハンダなどの材料であり、そのヤング率が基板１０１（シリコンで構成）および配線パターン１０９（銅で構成）のヤング率よりも小さいことを考慮すると、歪は当該１１０に集中することになる。かかる歪は当該１１０にクラックを発生させ、電気接続が破壊されることになる。実装工程直後においては破壊の可能性は低いかもしれないが、熱履歴を経るに従い破壊の可能性が大きくなる。
【００３３】
しかしながら、図２の構成では歪吸収層１１２が存在し、そのヤング率は０．５ＧＰａを越えない小さな値であるため、上記した歪を軽減させることが可能となる。すなわち、前記した熱膨張係数差に起因する横方向の伸長／収縮は、当該１１２が厚さ方向に変形（恐らくは厚さが小さくなる）ことにより、歪が吸収される。この結果、１１０の歪は極度に軽減され、かつ、１２０が歪曲することもなくなり、熱履歴を繰り返しても電気接続が破壊されることがなくなる。
【００３４】
図３は発明者等が実測した電気接続信頼性の評価結果である。評価対象は、図２に例示した実装状態のサンプルで、半導体デバイス１２０には「ボール状の第２の電極」が０．５ｍｍのピッチで２次元的に１０×９個配置され、ＰＣＢとの間でデイジーチェーンを形成している。当該半導体デバイスのチップサイズは５．６ｍｍ×４．９ｍｍである。評価に使用した歪吸収層の素材は引用特許文献２に記載された感光性樹脂組成物であり、該特許の出願人である新日鉄住金化学株式会社より入手した。使用した感光性樹脂組成物はヤング率０．１〜０．５ＧＰａのグレード品である。図３（ａ）において、横軸は熱履歴（−３０℃〜＋８０℃）のサイクル数、縦軸はデイジーチェーンの総抵抗値である。同図（ａ）において、パラメータ「ｔ」は歪吸収層１１２の厚さであり、「ｔ＝０μｍ」は歪吸収層が無い場合である。同図から明らかなように、歪吸収層が無い場合には、１５００回の熱履歴で総抵抗値が大きくなり、電気接続が破壊されている。かかる状態での、「ボール状の第２の電極」の断面図が同図（ｂ）に示されている。同図（ｂ）において、上側が半導体デバイス、下側がＰＣＢであり、半導体デバイス側でクラックが発生していることが示されている。一方、同図（ａ）に示すように、歪吸収層の厚さが大きくなるほど、熱履歴サイクルが多くなっても接続信頼性が確保されている。４０００回の熱履歴を目標とするならば、少なくとも１０μｍ、より好ましくは１５μｍを超える厚さが必要であることが分かる。かかる評価結果により、本発明の効果が定量的に明らかにされた。
【実施例３】
【００３５】
図４は本発明の実施例３であり、半導体デバイスが「インターポーザ」である場合のＰＣＢへの実装構成を示す図である。図において、図１および図２と同一番号は同一構成要素を示している。図４では、前記「第２の電極」（１１０）が２個の場合が例示されている。図において、１５０はインターポーザであり、図２と同様に上下反転して表示されている。１５１は半導体ＬＳＩであり、接続端子１５２を介して１５０の「第２の主面」（図では１５０の上側の面である）に配置された配線群（図示せず）と電気接続されている。すなわち、半導体ＬＳＩ（１５１）にインターポーザ１５０が積層された構成となっている。１２１はＦＲ−４などのＰＣＢであり、その表面には銅箔などで形成されたパターン１２２が配置されており、当該１５０に設けられた「ボール状の第２の電極」１１０と対抗した位置に配置されている。当該１２０は１２１との相対位置が調整された後、周知の熱処理工程で１１０を溶融させることにより、１２２と電気接続される。１２３は当該電気接続を強固にするために流し込まれたアンダーフィル層である。
【００３６】
図４に例示した実施例３においても、歪吸収層１３２が存在するため、ＰＣＢ１２１とインターポーザ１５０の熱膨張係数差に起因する歪が影響を避けることが可能である。
【実施例４】
【００３７】
図５は本発明の実施例４であり、半導体デバイス（半導体ＬＳＩ）の製造法を示す図である。同図において、図１と同一番号は同一構成要素を示している。同図（ａ）に示す構造体を用いて製造法を詳細に記載する。同図（ａ）では、基板の第２の主面側の絶縁層１０２には導体１０５が埋め込まれて配置されている。同図（ｂ）において、基板の第１の主面側にフォトレジスト（ＰＲ）を塗布し、貫通電極形成のためのパターニングを行う。１３０は貫通電極が形成される領域に開口を有するパターニングされたＰＲ層である。同図（ｃ）では、１３０をマスクとして反応性イオンエッチング（ＲＩＥ）などの周知の手法により貫通孔１３１が形成される。ＲＩＥの雰囲気ガスを切り替えることにより、基板１０１と絶縁層１０２のエッチングを行い、導体１０５の前記第１の主面側を露出させる。同図（ｄ）では、ＰＲ層１３０を除去してから、化学的気相成長（ＣＶＤ）などの周知の手法により、絶縁層１０８（一般的には酸化シリコン層である）を堆積させる。当該１０８の堆積は貫通孔１３１の内壁と、前記第１の主面に電気的な絶縁性を付与することが目的である。ＣＶＤ固有の特性により、前記第１の主面（図では上側の表面）での堆積厚さは、貫通孔の内壁での堆積厚さよりも大きくなる。また、この堆積工程では、導体１０５の表面（貫通孔の底になる）にも絶縁層が堆積されるので、前記したＲＩＥなどの手法により、この部分の絶縁層のみを除去する。
【００３８】
同図（ｅ）では、前記基板の第１の主面側に歪吸収層を堆積させ、パターニングを行う。この堆積は、前記感光性樹脂組成物（液体）を塗布し、ＰＲ工程によりパターニングを行う。１３２はパターニングされた歪吸収層である。当該パターニングにより、前記した「ランド状の第１の電極」と「配線パターン」が配置される領域を含む領域に歪吸収層が形成される（詳細は後述）。同図（ｆ）では、貫通孔の内壁を含む前記第１の主面側に導電体層１３３を形成する。一例と挙げるならば、第１段階としてチタンなどのシードメタル層を堆積させる（第１主面側の全面に堆積される）。この厚さについては格別な制限はないが、一般的には数１００ｎｍを越えない厚さであり、スパッタなどの周知の手法により堆積される。続いて、ドライフィルムなどの感光性フィルムを１３２の表面に貼りパターニングを行う。このパターニングは以後の工程で導電層を選択的に形成するためである。続いて、銅などの金属から成る導電層を無電解メッキ、電解メッキ、蒸着、印刷などで形成する。前記したドライフィルムなどの感光性フィルムを除去してから、露出しているシードメタル層をエッチングで除去して導電体層を形成する。本実施例では、「導電体層」は「シードメタル層」と「導電層」の２層構造（一般には多層構造）になっている。同図（ｆ）には「貫通孔が導電体層で充填」されている事例が示されているが、これに限ることはない。貫通孔の底と側壁に導電体層が形成され「中空状態」であっても構わない。銅などの金属から成る導電層の厚さについても格段の制限はないが、一般的には１００μｍを越えない値である。この導電体層（シードメタル層＋導電層）が形成された段階（同図（ｆ））では、前記した「ランド状の第１の電極」（１０７）と「配線パターン」（１０９）が同一工程で同時に形成されていることになる。なお、同図（ｆ）において導電体層１３３が形成された貫通孔１３１は前記した貫通電極１０６と同一構成要素になる。
【００３９】
同図（ｇ）では、配線パターン１０９の一部の領域（次の工程で「ボール状の第２の電極」が配置される領域である）を除いた領域を、パターニングされたソルダレジスト１３４で被覆する。同図（ｈ）では、スクリーン印刷などの周知の手法により形成されたハンダペーストなどを熱処理することによりボール状の第２の電極１１０が形成される。
【００４０】
図５では半導体デバイスが半導体ＬＳＩである場合が例示されている。半導体デバイスがインターポーザである場合も同様に作製される。
【００４１】
図５に示した製造法を要約すると、（１）半導体デバイスを構成する半導体基板に貫通電極用の貫通孔（１３１）を配置する工程と、（２）前記半導体基板の第１の主面に歪吸収層（１３２）を配置する工程と、（３）前記貫通孔に導電性を付与して貫通電極（１０６）とする工程と、（４）前記貫通電極に接続され、かつ、前記歪吸収層の表面に配置されるランド状の第１の電極（１０７）を形成する工程と、（５）該歪吸収層の表面に該第１の電極に接続された配線パターン（１０９）を形成する工程と、（６）該配線パターンの表面であって前記第１の電極が配置されていない領域にボール状の第２の電極（１１０）を配置する工程とを含む工程で半導体デバイスを製造することが可能となった。
【００４２】
なお、本実施例では、前段落に記載した（３）乃至（５）の工程は単一の同一工程である。これらの工程をそれぞれ異なる工程で半導体デバイスを作製しても構わない。
【００４３】
図５に示した実施例４では、貫通孔１３１の形成と歪吸収層１３２の形成は異なるパターニング工程（ここでは「２工程））が用いられている。これらのパターニングにはマスクを用いた露光工程が利用されるが、目合わせのマージンが必要となる。即ち、図５（ｅ）の１３６の丸印で示すように、歪吸収層の開口サイズ（２回目のパターニング工程）は貫通孔のサイズ（１回目のパターニング工程）よりも大きくなる。この目合わせマージンは貫通孔のピッチを制限するため、複数の導体１０５が密接して配置されているような場合には、これらの複数の導体の全てに貫通孔を配置することができない欠点がある。なお、前記した目合わせマージンがあっても構わない場合には、本実施例は有効であり、後述する改良された製造法よりもプロセスが簡便である利点がある。
【実施例５】
【００４４】
図６は本発明の実施例５であり、半導体デバイスの改良された製造法を示す図である。本実施例では、前段落に記載した実施例４の欠点（目合わせマージン）を排除する製造法が示される。図において、図１乃至図５と同一番号は同一構成要素を示している。同図（ａ）において１８０は半導体デバイスである。同図（ｂ）において、１８０の上面（第１の主面）に歪吸収層１８２が形成され、貫通孔部に開口ができるようパターニングを行う。この開口からＲＩＥなどで貫通孔１３１を形成し、当該１３１の底部に導体１０５を露出させる。同図（ｄ）では、貫通孔の側壁と前記歪吸収層１８２の表面に絶縁層１０８を形成する。この形成工程では、貫通孔の底部にも絶縁層が付着するので、周知の手法により除去する。
【００４５】
図６（ｅ）では、絶縁層１０８の一部を残し、後述するボール状の第２の電極が配置される領域の当該１０８をエッチング除去する。同図（ｆ）では、貫通孔内部に導電体層１３３を埋めこむ（貫通電極１０６となる）と同時に前記歪吸収層の表面にも当該導電体層を形成する。なお、該導電体層は前記したような「シードメタル層＋導電層」の２層構造である。また、同図（ｆ）はパターニングされた導電体層が示されている。この結果、前記歪吸収層の表面の導電体層１３３は、「ランド状の第１の電極１０７」と「配線パターン１０９」を構成していることになる。同図（ｇ）ではパターニングされたソルダレジスト層１３４が形成され、同図（ｈ）ではボール状の第２の電極１１０が形成される。
【００４６】
しかしながら、図６の実施例では、配線パターン１０９と基板１０１との間には、歪吸収層のみが存在しているため、当該歪吸収層の電気絶縁性が課題となる場合もある。例えば、基板が接地電位で、かつ、配線パターンに高電圧の信号が流れる場合である。かかる電気絶縁性は当該高電圧の値と歪吸収層の導電性に依存するが、図６の実施例が適用されない事例もあり得る。
【実施例６】
【００４７】
図７は本発明の実施例６であり、前段落に記載した電気絶縁性を改良した構造とその製造法を示す図である。図において、図１乃至図６と同一番号は同一構成要素を示している。図７（ａ）から（ｄ）は、図６の（ａ）から（ｄ）と同一である。同図（ｅ）では、歪吸収層の上面の全面に渡って配置された絶縁層１０８の上に導電体層１３３が形成され、「ランド状の第１の電極１０７」と「ボール状の第２の電極１０９」が形成される。同図（ｆ）と（ｇ）は、それぞれ、図６（ｇ）と（ｈ）と同様である。
【００４８】
本実施例では、導電体層と基板１０１との間には、歪吸収層１８２と絶縁層１０８とが存在するため、前記したような電気絶縁性に起因する課題は発生しない。
【００４９】
本段落では、かかる構成の場合について考察する。図７に示した構成での各素材のヤング率は、
シリコン：１３０ＧＰａ    ＳｉＯ２（１０８の素材と仮定）：７３ＧＰａ
銅（配線の素材と仮定）：１２９．８ＧＰａ    ハンダボール：約３０ＧＰａ
ＰＣＢ：約２８ＧＰａ
である。これらの数値を勘案すると、「配線パターン」と「ボール状の第２の電極の領域」では、当該配線パターンの直下に「少し柔らかい（＝ヤング率が小さい）」ＳｉＯ２（酸化シリコン）があり、さらにその下に「柔らかい」歪吸収層が配置されていることになる。このため、歪吸収のメカニズムはＳｉＯ２の存在に影響されにくいことになる。また、例え、歪によりＳｉＯ２層が破断（クラックの発生が多い）したとしても、配線パターンの導電性に影響を与えることはない。
【実施例７】
【００５０】
図８は本発明の実施例７であり、電気絶縁性を改善した半導体デバイスの他の製造法を示す図である。図において、図１乃至図６と同一番号は同一構成要素を示している。同図（ａ）において、半導体デバイス（１８０）の表面には「下地の絶縁層１９０」が配置されている。同図（ｂ）は歪吸収層１９２が配置され、パターニングされた状態である。同図（ｃ）において、歪吸収層に設けられた開口から、ＩＲＥなどで貫通孔１３１が開けられる。同図（ｄ）では、貫通孔１３１の側壁と歪吸収層１９２の表面に絶縁層１９４が形成される。同図（ｅ）では、絶縁層１９４の一部を残し、後述するボール状の第２の電極が配置される領域の当該１９４をエッチング除去する。
【００５１】
図８（ｆ）では、貫通孔内部に導電体層１３３を埋めこむ（貫通電極１０６となる）と同時に前記歪吸収層の表面にも当該導電体層を形成する。なお、該導電体層は前記したような「シードメタル層＋導電層」の２層構造である。また、同図（ｆ）はパターニングされた導電体層が示されている。この結果、前記歪吸収層の表面の導電体層１３３は、「ランド状の第１の電極１０７」と「配線パターン１０９」を構成していることになる。同図（ｇ）ではパターニングされたソルダレジスト層１３４が形成され、同図（ｈ）ではボール状の第２の電極１１０が形成される。
【００５２】
図８に示した実施例では、配線パターン１０９の下部には「下地の絶縁層１９０」が配置されているので、前記したような電気絶縁性に起因する課題は発生しない。
【００５３】
図５から図８に例示した実施例は、半導体デバイスの設計要因として考慮することになる。即ち、これらの実施例の中から、製造プロセスの容易性、配線パターンを流れる電圧の大きさ、貫通孔のピッチなどを考慮して、適宜選択されて良い。
【実施例８】
【００５４】
図９は本発明の実施例８であり、半導体デバイスを実装した時の他の構成を示す図である。図において、図１および図２と同一番号は同一構成要素を示している。同図（ａ）は歪吸収層１1２を有する半導体デバイス１７０（一部のみを表示）であり、図１（ａ）と同一構成であるが上下が反転表示されている。同図（ｂ）はＰＣＢ１７１であり、上側の面にはパターン１２２が形成され、さらに、当該面に歪吸収層１７２が設けられている。同図（ｃ）には半導体デバイス１７０とＰＣＢ１７１を積層した構造が示されている。同図（ｃ）では、積層の結果、ソルダレジスト層１１１と歪吸収層１７２とが接触し、両者が一体化されている。この結果、半導体デバイスとＰＣＢの熱膨張係数差に起因する歪が、２つの歪吸収層（１１２と１７２）で効率的に吸収されるので、熱履歴に対する耐性が増大する利点がある。
【実施例９】
【００５５】
図１０は本発明の実施例９であり、半導体デバイスを実装した時の他の構成を示す図である。図において、図９と同一番号は同一構成要素を示している。本実施例と前段落に記載した実施例８との差異は図１０（ｂ）のＰＣＢの構成にある。即ち、本実施例では、ＰＣＢ（１７１）の上側表面には、歪吸収層１７２が配置され、当該１７２の上側表面にパターン１２２が形成されている。かかる構成によれば、半導体デバイス１７０とＰＣＢ１７１との熱膨張係数差により発生した歪を、１７０側と１７１側の両方で吸収することができるため、効果は大きい。
【００５６】
本発明について図面を参照しながら説明した。本発明は多くの異なる態様で実施することが可能である。例えば、貫通電極を有せず半導体基板の片面にのみ電子回路や配線パターンが形成されたボールグリッドアレイ構造の半導体ＬＳＩやチップサイズパッケージ構造の半導体ＬＳＩなどにも適用され得る。本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は記載内容に限定して解釈されるものではない。
【産業上の利用可能性】
【００５７】
本発明により、半導体ＬＳＩやインターポーザといった半導体デバイスをＰＣＢへ接続する時の熱膨張係数差に起因する電気接続の破壊を低減し、高い接続信頼性を確保する技術が開発された。本発明は、比較的大きなチップサイズ（例えば一辺の長さが５ｍｍを超えるチップサイズ）のイメージセンサや各種のＬＳＩに適用すると効果が顕著である。一例として挙げるならば、大面積の半導体ＬＳＩの上側表面に複数個のＬＳＩを平面的に配置して積層化し、この積層構造体を「一つのシステム」にする場合にも顕著な効果が得られる。
【符号の説明】
【００５８】
１０１        基板
１０２、１０８、１９０、１９４        絶縁層
１０３        トランジスタ
１０４、１０５        導体
１０６        貫通電極
１０７        ランド状の第１の電極
１０９        配線パターン
１１０        ボール状の第２の電極
１１１、１３４        ソルダレジスト
１１２、１３２、１７２、１８２、１９２        歪吸収層
１２０、１７０、１８０        半導体デバイス
１２１、１７１        プリント基板（ＰＣＢ）
１２２        パターン
１２３        アンダーフィル層
１３０        フォトレジスト（ＰＲ）層
１３１        貫通孔
１３３        導電体層
１３６        目合わせマージンを示す丸印
１５０        インターポーザ
１５１        半導体ＬＳＩ
１５２        接続端子
【図１１】
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【図１２】
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【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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