(57)【要約】      （修正有）【課題】チップ面積を低減できる半導体装置及びデジタル−アナログ変換装置を提供する。【解決手段】半導体装置２は、Ｎウェル層２０１が形成された基板２００と、基板２００上に形成された下部電極層１０１と、誘電体層１０３を介して下部電極層１０１に対向して配置される上部電極層１０２とを有し、Ｎウェル層２０１上に形成された複数のコンデンサ１０と、コンデンサ１０のそれぞれに電圧を印加する入力配線１２と上部電極層１０２とを接続する第１の電極２１と、複数のコンデンサ１０から電圧が出力される出力配線１３と下部電極層１０１とを接続する第２の電極２２とを備える。【選択図】図２
2015106675.tif 000002
【特許請求の範囲】
【請求項１】
Ｎウェル層が形成された基板と、
前記基板上に形成された下部電極層と、誘電体層を介して前記下部電極層に対向して配置される上部電極層とを有し、前記Ｎウェル層上に形成された複数のコンデンサと、
前記複数のコンデンサのそれぞれに電圧を印加する入力配線と前記上部電極層とを接続する第１の電極と、
前記複数のコンデンサから電圧が出力される出力配線と前記下部電極層とを接続する第２の電極と、
を備える、
半導体装置。
【請求項２】
前記第２の電極と同電位になるように前記入力配線と前記Ｎウェル層とを接続するガード電極をさらに備える、
請求項１に記載の半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置を備えるデジタル−アナログ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びデジタル−アナログ変換装置に関する。
【背景技術】
【０００２】
従来、容量型デジタル−アナログ変換装置において、コンデンサの寄生容量の影響を低減するために種々の提案がなされている。例えば、コンデンサの入力電極に接続する入力用金属配線をコンデンサの出力電極を囲うように配置し、寄生容量を各コンデンサ毎に補正したデジタル−アナログ変換器が提案されている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２７２８００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、従来のデジタル−アナログ変換器によれば、各コンデンサ毎に寄生容量を補正しなければならず、特にビット数の大きなデジタル−アナログ変換器に適用する場合には、デジタル−アナログ変換器が有する半導体装置のチップ面積が増大することが問題であった。
【０００５】
そのため、本発明の目的は、半導体装置、特にデジタル−アナログ変換装置のチップ面積を低減することができる半導体装置及びデジタル−アナログ変換装置を提供することにある。
【課題を解決するための手段】
【０００６】
［１］Ｎウェル層が形成された基板と、前記基板上に形成された下部電極層と、誘電体層を介して前記下部電極層に対向して配置される上部電極層とを有し、前記Ｎウェル層上に形成された複数のコンデンサと、前記複数のコンデンサのそれぞれに電圧を印加する入力配線と前記上部電極層とを接続する第１の電極と、前記複数のコンデンサから電圧が出力される出力配線と前記下部電極層とを接続する第２の電極と、を備える、半導体装置。
［２］前記第２の電極と同電位になるように前記入力配線と前記Ｎウェル層とを接続するガード電極をさらに備える、前記［１］に記載の半導体装置。
［３］前記［１］又は［２］に記載の半導体装置を備えるデジタル−アナログ変換装置。
【発明の効果】
【０００７】
本発明によれば、半導体装置、特にデジタル−アナログ変換装置のチップ面積を低減することができる。
【図面の簡単な説明】
【０００８】
【図１】図１は、本発明の実施の形態に係る８ｂｉｔ構成のデジタル−アナログ変換装置の回路の一例を示す図である。
【図２】図２は、半導体装置の断面図である。
【図３】図３は、半導体装置の上面図である。
【図４】図４は、比較例に係る半導体装置の断面図である。
【図５】図５は、比較例に係る半導体装置のコンデンサが有する容量と寄生容量とを示す図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について図面を参照して説明する。なお、各図中、実質的に同一の機能を有する構成要素については、同一の符号を付してその重複した説明を省略する。
【００１０】
［実施の形態］
図１は、本発明の実施の形態に係る８ｂｉｔ構成のデジタル−アナログ変換装置の回路の一例を示す図である。なお、図１において、Ｃ、２Ｃ、４Ｃ、８Ｃ、１６Ｃ、３２Ｃ、６４Ｃ、１２８Ｃは、それぞれ１個、２個、４個、８個、１６個、３２個、６４個、１２８個のコンデンサによりキャパシタアレイが構成されていることを示す。
【００１１】
このデジタル−アナログ変換装置１は、複数のコンデンサ１０が形成された半導体装置２と、１つ又は複数のコンデンサ１０に対応するスイッチ１１と、コンデンサ１０に基準電圧ＶＲＥＦを印加する入力配線１２と、コンデンサ１０からアナログ信号としての出力電圧が出力される出力配線１３と、スイッチ１１をデジタル信号（Ｄ８・・・、Ｄ２、Ｄ１）に基づいて切替えるスイッチコントローラ１４と、コンデンサ１０に蓄積した電荷を放電してリセットするリセットスイッチ１５と、半導体装置２から出力されたアナログ信号をインピーダンス変換して出力するボルテージフォロア１６とを備える。
【００１２】
半導体装置２は、複数のコンデンサ１０が配置されたキャパシタアレイを有する。このキャパシタアレイには、デジタル−アナログ変換装置１の分解能が８ｂｉｔである場合は、合計２５６個のコンデンサ１０が形成される。なお、デジタル−アナログ変換装置１の分解能は、８ｂｉｔ以上でも、８ｂｉｔ以下であってもよい。
【００１３】
入力配線１２は、１つのスイッチ１１と当該スイッチ１１に対応する１又は複数のコンデンサ１０とを接続する。出力配線１３は、それぞれのコンデンサ１０とボルテージフォロア１６とを接続する。
【００１４】
スイッチ１１及びリセットスイッチ１５には、ＭＯＳＦＥＴ（金属酸化膜絶縁ゲート電界効果トランジスタ）等で形成された半導体スイッチが用いられる。スイッチ１１は、１つ又は複数のコンデンサ１０に入力配線１２を介して接続する入力端子１１ａと、図示しない電源から基準電圧ＶＲＥＦが印加される基準電圧端子１１ｂと、デジタル−アナログ変換装置１のグランドＧＮＤに接続するグランド端子１１ｃとを有する。リセットスイッチ１５は、グランドＧＮＤと出力配線１３との間に設けられる。
【００１５】
（半導体装置）
半導体装置２の構成について説明する。図２は、半導体装置２の断面図である。図３は、半導体装置の上面図である。なお、図３において破線は、後述する比較例の半導体装置のチップ面積を示す。
【００１６】
半導体装置２には、単結晶シリコン等で形成される基板２００の表面近傍にＮウェル層２０１が形成されている。このＮウェル層２０１には、酸化膜２０３を介して分解能のビット数に応じた数（容量）のコンデンサ１０が形成されている。このコンデンサ１０は、酸化膜２０３上に形成された下部電極層１０１と、誘電体層１０３を介して下部電極層１０１に対向して配置される上部電極層１０２とを有し、共通のＮウェル層２０１上に複数形成されている。なお、半導体装置２に複数のＮウェル層２０１を形成し、それぞれのＮウェル層２０１上に複数のコンデンサ１０を形成してもよい。
【００１７】
半導体装置２には、さらに酸化膜２０３の表面及びコンデンサ１０を封止する封止層３００と、入力配線１２と上部電極層１０２とをビア２４を介して接続する第１の電極２１と、出力配線１３と下部電極層１０１とをビア２４を介して接続する第２の電極２２と、第２の電極２２と同電位になるように出力配線１３とＮウェル層２０１とを接続するガード電極２３とが形成されている。
【００１８】
コンデンサ１０の上部電極層１０２及び下部電極層１０１は、多結晶シリコンやＡｌ、Ｃｕ、Ａｕ等の金属等の導電体で形成される。誘電体層１０３は、ＳｉＯ２等の誘電体で形成される。複数のコンデンサ１０は、図３に示すように、それぞれが上面から見て矩形を有し、基板２００上に２次元的に配置されてキャパシタアレイを形成している。なお、上部電極層１０２と下部電極層１０１は、それぞれ別の材料で形成しても、それぞれ別の特性を有するようにしてもよい。また、コンデンサ１０の上面から見た形状は、矩形でなくてもよい。
【００１９】
Ｎウェル層２０１は、基板２００にＰやＡｓ等の元素のドーパントが注入されたｎ型半導体が形成された領域である。Ｎウェル層２０１には、Ｎウェル層２０１にさらにドーパントが注入されたＮ＋ウェル層２０２がＮウェル層２０１の表面近傍に１つ形成されている。このＮ＋ウェル層２０２は、ビア２４を介してガード電極２３に接続される。なお、Ｎ＋ウェル層２０２及びガード電極２３を半導体装置２に複数形成してもよい。また、Ｎウェル層２０１は、Ｎ＋ウェル層２０２を有しない構成としてもよい。
【００２０】
第１の電極２１、第２の電極２２及びガード電極２３は、Ａｌ、ＣｕやＡｕ等の金属等の導電性を有する材料で形成され、それぞれのコンデンサ１０に対応して封止層３００から露出するように設けられる。
【００２１】
（デジタル−アナログ変換装置１の動作）
デジタル−アナログ変換装置１の動作の一例について説明する。
【００２２】
図示しない外部装置等からデジタル−アナログ変換装置１にデジタル信号が入力されると、スイッチコントローラ１４は、スイッチ１１及びリセットスイッチ１５を制御し、全てのスイッチ１１の入力端子１１ａとグランド端子１１ｃとを接続するとともに、リセットスイッチ１５をオンにして全てのコンデンサ１０に充電された電荷を放電する。
【００２３】
次に、スイッチコントローラ１４は、スイッチ１１を制御し、入力されたデジタル信号に応じて入力端子１１ａと基準電圧端子１１ｂとを接続する。これにより、デジタル信号に応じて基準電圧端子１１ｂと接続されたコンデンサ１０が図示しない電源から印加された基準電圧ＶＲＥＦにより充電される。
【００２４】
すなわち、スイッチコントローラ１４は、入力されたデジタル信号のＬＳＢ（最下位ビット）が１であれば、１つのコンデンサ１０に電気的に接続するスイッチ１１の入力端子１１ａと基準電圧端子１１ｂとを接続してコンデンサ１０を充電する。また、ＭＳＢ（最上位ビット）が１であれば、１２８個のコンデンサ１０に電気的に接続するスイッチ１１を入力端子１１ａと基準電圧端子１１ｂとを接続してコンデンサを充電する。スイッチコントローラ１４は、ＬＳＢ及びＭＳＢが１である場合と同様に、入力されたデジタル信号の他のビットが１である場合に当該ビットに対応するスイッチ１１を制御してコンデンサ１０を充電する。
【００２５】
次に、スイッチコントローラ１４がリセットスイッチ１５をオフすると、充電されたコンデンサ１０は、充電した電荷を放電して出力配線１３にアナログ信号としての出力電圧を出力配線１２に出力する。
【００２６】
すなわち、スイッチコントローラ１４に入力されたデジタル信号（Ｄ８・・・、Ｄ２、Ｄ１）に応じた個数のコンデンサ１０が基準電圧ＶＲＥＦにより充電され、充電されたコンデンサの個数に応じて、下記の数式で表される出力電圧Ｖｏｕｔがアナログ信号として出力配線１３に出力される。なお、以下の数式において、分母は、デジタル信号に応じて充電されたコンデンサ１０の数Ｃｓｅｔと充電されていないコンデンサ１０の数Ｃｂの和を表す。分子の括弧内は、デジタル信号に応じて充電されたコンデンサ１０の数を表す。
Ｖｏｕｔ＝（Ｄ０・Ｃ＋Ｄ１・２Ｃ＋Ｄ３・４Ｃ…＋Ｄ８・１２８Ｃ）・ＶＲＥＦ／（Ｃｓｅｔ＋Ｃｂ）
【００２７】
ボルテージフォロア１６は、コンデンサ１０から出力されたアナログ信号としての出力電圧をインピーダンス変換して外部に出力する。
【００２８】
（半導体装置の製造方法）
半導体装置２の製造方法の一例について説明する。以下に示す（ａ）〜（ｇ）の各工程により半導体装置２の製造を行う。
【００２９】
（ａ）単結晶シリコンで形成された基板２００を準備する。次に、イオン注入装置等を用いて基板２００にＰやＡｓ等の元素のドーパントを注入し、基板２００の表面近傍にＮウェル層２０１を形成する。次に、Ｎウェル層２０１にさらにＰやＡｓ等の元素のドーパントを注入してＮ＋ウェル層２０２を形成する。
【００３０】
（ｂ）基板２００に高温酸化処理等を施してＮウェル層２０１及びＮ＋ウェル層２０２を含む基板２００の表面にＳｉＯ２からなる酸化膜２０３を形成する。
【００３１】
（ｃ）酸化膜２０３上にマスクパターンを形成し、熱ＣＶＤ（Chemical Vapor Deposition）装置等を用いて酸化膜２０３上に多結晶シリコンを成長させて下部電極層１０１を形成する。次に、ウエットエッチング等により酸化膜２０３に形成したマスクパターンを除去する。
【００３２】
（ｄ）基板２００に高温酸化処理等を施して下部電極層１０１上にＳｉＯ２で形成された誘電体層１０３を形成する。下部電極層１０１を形成するのと同様に、誘電体層１０３上に上部電極層１０２を形成する。
【００３３】
（ｅ）熱ＣＶＤ装置等を用いて基板２００上及びコンデンサ１０上にＢＰＳＧ（Boron Phosphorus Silicon Glass）等の封止層３００を成形して基板２００の表面及びコンデンサ１０を封止する。
【００３４】
（ｆ）ウエットエッチングやプラズマエッチング等によりビア２４を形成するためのビアホールを開ける。次に、スパッタリング装置等を用いてビアホールにビア２４を形成する。
【００３５】
（ｇ）スパッタリング装置等を用いて封止層３００の表面に第１の電極２１、第２の電極２２及びガード電極２３を形成し、これらの電極と入力配線１２又は出力配線１３とを接続する。
【００３６】
（比較例）
次に、比較例の半導体装置２Ａについて説明する。図４は、比較例に係る半導体装置２Ａの断面図である。図５は、比較例の半導体装置２Ａに係るコンデンサが有する容量と寄生容量とを示す図である。
【００３７】
比較例の半導体装置２Ａは、コンデンサ１０の上部電極層１０２が第１の電極２１を介して出力配線１３に接続し、コンデンサ１０の下部電極１０１が第２の電極２２を介して入力配線１２に接続している。半導体装置２Ａは、Ｎウェル層２０１をコンデンサ１０毎に分断するとともに、それぞれのコンデンサ１０に対応して形成されたＮ＋ウェル層２０２とガード電極２３を接続することにより、下部電極層１０１とＮウェル層２０１との間に発生する寄生容量Ｃ２を抑制している。
【００３８】
すなわち、半導体装置２Ａでは、コンデンサ１０の下部電極に基準電圧が入力されることから、入力配線１２から下部電極層１０１に入力した基準電圧がＮウェル層２０１を介して他のコンデンサ１０の下部電極層２０１に流入しないように、Ｎウェル層２０１をコンデンサ１０毎に分断している。
【００３９】
（実施の形態の効果）
実施の形態によれば、以下の効果を奏する。
【００４０】
（ア）半導体装置２は、コンデンサ１０の上部電極層１０２と入力配線１２とを接続し、コンデンサ１０の下部電極層１０１と出力配線１３とを接続することにより、複数のコンデンサ１０を同一のＮウェル層２０１上に形成している。これにより、入力配線１２を上部電極層１０２により分離できるため、入力配線１２同士を短絡させずにコンデンサ１０に基準電圧ＶＲＥＦを印加することができる。
【００４１】
この構成により、Ｎウェル層２０１を分断することなく複数のコンデンサ１０を共通のＮウェル層２０１上に配置することができるので、図３の破線に示すように、本構成を採用しない場合と比べて半導体装置２のチップ面積を低減することができる。
【００４２】
（イ）半導体装置２のチップ面積を低減できるため、デジタル−アナログ変換装置１の分解能のビット数を向上させることによってコンデンサ１０の数が増加しても、半導体装置２のチップ面積の増加を抑制することができる。特に、分解能のビット数が大きいデジタル−アナログ変換装置においては有利である。
【００４３】
（ウ）半導体装置２に出力配線１３とＮウェル層２０１とを接続するガード電極２３を設けることにより、下部電極層１０１とＮウェル層２０１とを等電位にすることができる。これにより、下部電極層１０１とＮウェル層２０１との間に寄生容量Ｃ２の発生を抑制することができる。
【００４４】
（エ）Ｎウェル層２０１を分断する必要が無いことから、コンデンサ１０同士を隣接して配置することができるので、コンデンサ１０間のペア精度を向上させることができる。コンデンサ１０間のペア精度が向上することにより、微分直線性誤差を改善することができる。
【００４５】
（オ）比較例のようにＮウェル層２０１を分断して形成する必要がなく、また、コンデンサ１０毎にＮ＋ウェル層２０２及びガード電極２３を形成する必要がないため、本構成を採用しない場合と比べて容易に半導体装置２を製造することができる。
【００４６】
［変形例］
なお、本発明の実施の形態は、上記各実施の形態に限定されるものではなく、本発明の要旨を変更しない範囲内で種々に変形、実施が可能である。
【００４７】
また、上記実施の形態の製造方法は、本発明の要旨を変更しない範囲で工程の付加、削除、入替、置換等が可能である。
【符号の説明】
【００４８】
１…デジタル−アナログ変換装置、２、２Ａ…半導体装置、１０…コンデンサ、１１…スイッチ、１１ａ…入力端子、１１ｂ…基準電圧端子、１１ｃ…グランド端子、１２…入力配線、１３…出力配線、１４…スイッチコントローラ、１５…リセットスイッチ、１６…ボルテージフォロア、２１…第１の電極、２２…第２の電極、２３…ガード電極、２４…ビア、１０１…下部電極層、１０２…上部電極層、１０３…誘電体層、２００…基板、２０１…Ｎウェル層、２０２…Ｎ＋ウェル層、２０３…酸化膜、３００…封止層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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