(57)【要約】【課題】アライメント精度を画素レベルよりも緩和することの可能な撮像素子およびそれを備えた電子機器、ならびに撮像素子の製造方法を提供する。【解決手段】撮像素子は、絶縁層を介して互いに貼り合わされた第１半導体層および第２半導体層を備える。第２半導体層のうち、複数の画素が形成された画素領域の周辺の領域は、各画素から出力された画素信号に対して所定の処理を行う信号処理回路を有する。１つの画素は、第１半導体層に、ＰＤ、ＦＤ部および転送Ｔｒとを有し、第２半導体層に、増幅Ｔｒを有する。１つの画素は、さらに、絶縁層の上面を貫通してＦＤ部と増幅Ｔｒとを互いに電気的に接続する単層の柱状金属部を有する。転送Ｔｒのゲート電極は、第１半導体層の表面のうち、絶縁層側の表面に形成されている。増幅Ｔｒのゲート電極は、第２半導体層の表面のうち、絶縁層側とは反対側の表面に形成されている。【選択図】図３
2015032687.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層を介して互いに貼り合わされた第１半導体層および第２半導体層を備え、
前記第１半導体層、前記絶縁層および前記第２半導体層を含む積層体は、複数の画素が設けられた画素領域を有し、
前記第２半導体層のうち、前記画素領域の周辺の領域は、各前記画素から出力された前記画素信号に対して所定の処理を行う信号処理回路を有し、
１つの前記画素は、
前記第１半導体層に、光電変換を行って受光量に応じた電荷を発生するフォトダイオードと、前記フォトダイオードで発生した電荷を蓄積するフローティングディフュージョン部と、前記フォトダイオードで発生した電荷を前記フローティングディフュージョン部に転送する転送トランジスタとを有し、
前記第２半導体層に、前記フローティングディフュージョン部に蓄積された電荷のレベルに応じた電圧の画素信号を出力する増幅トランジスタを有し、
前記絶縁層の上面を貫通して前記フローティングディフュージョン部と前記増幅トランジスタとを互いに電気的に接続する単層の柱状金属部を有し、
前記転送トランジスタのゲート電極は、前記第１半導体層の、前記絶縁層側の表面に形成され、
前記増幅トランジスタのゲート電極は、前記第２半導体層の、前記絶縁層側とは反対側の表面に形成されている
撮像素子。
【請求項２】
前記増幅トランジスタおよび前記柱状金属部は、前記第１半導体層および前記第２半導体層が絶縁層を介して互いに貼り合わされた後に形成されたものである
請求項１に記載の撮像素子。
【請求項３】
前記第１半導体層および前記第２半導体層は、ともに、前記絶縁層に接している
請求項１に記載の撮像素子。
【請求項４】
前記絶縁層は、第１絶縁層と第２絶縁層とからなり、
前記第１絶縁層および前記第２絶縁層に接するとともに前記第１絶縁層および前記第２絶縁層を互いに貼り合せる金属層をさらに備え、
前記柱状金属部は、前記金属層とは絶縁分離されている
請求項１に記載の撮像素子。
【請求項５】
絶縁層を介して互いに貼り合わされた第１半導体層および第２半導体層と、
導電性の接合材料を介して前記第２半導体層に貼り合わされた第３半導体層と
を備え、
前記第１半導体層、前記絶縁層および前記第２半導体層を含む積層体は、複数の画素が設けられた画素領域を有し、
１つの前記画素は、
前記第１半導体層に、光電変換を行って受光量に応じた電荷を発生するフォトダイオードと、前記フォトダイオードで発生した電荷を蓄積するフローティングディフュージョン部と、前記フォトダイオードで発生した電荷を前記フローティングディフュージョン部に転送する転送トランジスタとを有し、
前記第２半導体層に、前記フローティングディフュージョン部に蓄積された電荷のレベルに応じた電圧の画素信号を出力する増幅トランジスタを有し、
前記絶縁層の上面を貫通して前記フローティングディフュージョン部と前記増幅トランジスタとを互いに電気的に接続する単層の柱状金属部を有し、
前記転送トランジスタのゲート電極は、前記第１半導体層の、前記絶縁層側の表面に形成され、
前記増幅トランジスタのゲート電極は、前記第２半導体層の、前記絶縁層側とは反対側の表面に形成され、
前記画素領域は、当該画素領域に含まれる複数の増幅トランジスタの出力端と、２以上の数ごとに共通に電気的に接続された複数の配線を有し、
前記第３半導体層は、前記接合材料を介して前記複数の配線と電気的に接続され、かつ各前記配線から出力された前記画素信号に対して所定の処理を行う信号処理回路を有する
撮像素子。
【請求項６】
前記増幅トランジスタおよび前記柱状金属部は、前記第１半導体層および前記第２半導体層が絶縁層を介して互いに貼り合わされた後に形成されたものである
請求項５に記載の撮像素子。
【請求項７】
前記第１半導体層および前記第２半導体層は、ともに、前記絶縁層に接している
請求項５に記載の撮像素子。
【請求項８】
前記絶縁層は、第１絶縁層と第２絶縁層とからなり、
前記第１絶縁層および前記第２絶縁層に接するとともに前記第１絶縁層および前記第２絶縁層を互いに貼り合せる金属層をさらに備え、
前記柱状金属部は、前記金属層とは絶縁分離されている
請求項５に記載の撮像素子。
【請求項９】
撮像素子と、
前記撮像素子から出力された画素信号から得られた画像データに対して画像処理を行う画像処理回路と
を備え、
前記撮像素子は、絶縁層を介して互いに貼り合わされた第１半導体層および第２半導体層を有し、
前記第１半導体層、前記絶縁層および前記第２半導体層を含む積層体は、複数の画素が設けられた画素領域を有し、
前記第２半導体層のうち、前記画素領域の周辺の領域は、各前記画素から出力された前記画素信号に対して所定の処理を行う信号処理回路を有し、
１つの前記画素は、
前記第１半導体層に、光電変換を行って受光量に応じた電荷を発生するフォトダイオードと、前記フォトダイオードで発生した電荷を蓄積するフローティングディフュージョン部と、前記フォトダイオードで発生した電荷を前記フローティングディフュージョン部に転送する転送トランジスタとを有し、
前記第２半導体層に、前記フローティングディフュージョン部に蓄積された電荷のレベルに応じた電圧の画素信号を出力する増幅トランジスタを有し、
前記絶縁層の上面を貫通して前記フローティングディフュージョン部と前記増幅トランジスタとを互いに電気的に接続する単層の柱状金属部を有し、
前記転送トランジスタのゲート電極は、前記第１半導体層の、前記絶縁層側の表面に形成され、
前記増幅トランジスタのゲート電極は、前記第２半導体層の、前記絶縁層側とは反対側の表面に形成されている
電子機器。
【請求項１０】
撮像素子と、
前記撮像素子から出力された画素信号から得られた画像データに対して画像処理を行う画像処理回路と
を備え、
前記撮像素子は、
絶縁層を介して互いに貼り合わされた第１半導体層および第２半導体層と、
導電性の接合材料を介して前記第２半導体層に貼り合わされた第３半導体層と
を有し、
前記第１半導体層、前記絶縁層および前記第２半導体層を含む積層体は、複数の画素が設けられた画素領域を有し、
１つの前記画素は、
前記第１半導体層に、光電変換を行って受光量に応じた電荷を発生するフォトダイオードと、前記フォトダイオードで発生した電荷を蓄積するフローティングディフュージョン部と、前記フォトダイオードで発生した電荷を前記フローティングディフュージョン部に転送する転送トランジスタとを有し、
前記第２半導体層に、前記フローティングディフュージョン部に蓄積された電荷のレベルに応じた電圧の画素信号を出力する増幅トランジスタを有し、
前記絶縁層の上面を貫通して前記フローティングディフュージョン部と前記増幅トランジスタとを互いに電気的に接続する単層の柱状金属部を有し、
前記転送トランジスタのゲート電極は、前記第１半導体層の、前記絶縁層側の表面に形成され、
前記増幅トランジスタのゲート電極は、前記第２半導体層の、前記絶縁層側とは反対側の表面に形成され、
前記画素領域は、当該画素領域に含まれる複数の増幅トランジスタの出力端と、２以上の数ごとに共通に電気的に接続された複数の配線を有し、
前記第３半導体層は、前記接合材料を介して前記複数の配線と電気的に接続され、かつ各前記配線から出力された前記画素信号に対して所定の処理を行う信号処理回路を有する
電子機器。
【請求項１１】
第１シリコン層の上面に、光電変換を行って受光量に応じた電荷を発生するフォトダイオードと、前記フォトダイオードで発生した電荷を蓄積するフローティングディフュージョン部と、前記フォトダイオードで発生した電荷を前記フローティングディフュージョン部に転送する転送トランジスタとを形成したのち、前記転送トランジスタのゲート電極を含む表面を平坦化する絶縁層を形成することと、
ＳＯＩ(Silicon on Insulator)基板を、当該ＳＯＩ基板のＳＯＩ層を前記絶縁層に向けて、前記第１シリコン層に貼り合せた後、前記ＳＯＩ基板のうち前記ＳＯＩ層以外の部分を除去することと、
前記ＳＯＩ層の上面のうち、前記フォトダイオード、前記フローティングディフュージョン部および前記転送トランジスタを含む領域と対向する第１領域に、前記フローティングディフュージョン部に蓄積された電荷のレベルに応じた電圧の画素信号を出力する増幅トランジスタを形成すると共に、前記絶縁層の上面を貫通する単層の柱状金属部を形成した後、前記柱状金属部を介して、前記フローティングディフュージョン部と前記増幅トランジスタとを互いに電気的に接続することと、
前記ＳＯＩ層の上面のうち、前記第１領域の周辺の領域に、各前記増幅トランジスタから出力された前記画素信号に対して所定の処理を行う信号処理回路を形成することと
を含む
撮像素子の製造方法。
【請求項１２】
第１シリコン層の上面に、光電変換を行って受光量に応じた電荷を発生する複数のフォトダイオードと、前記フォトダイオードで発生した電荷を蓄積する複数のフローティングディフュージョン部と、前記フォトダイオードで発生した電荷を前記フローティングディフュージョン部に転送する複数の転送トランジスタとを形成したのち、前記転送トランジスタのゲート電極を含む表面を平坦化する絶縁層を形成することと、
ＳＯＩ(Silicon on Insulator)基板を、当該ＳＯＩ基板のＳＯＩ層を前記絶縁層に向けて、前記第１シリコン層に貼り合せた後、前記ＳＯＩ基板のうち前記ＳＯＩ層以外の部分を除去することと、
前記ＳＯＩ層の上面のうち、前記フォトダイオード、前記フローティングディフュージョン部および前記転送トランジスタを含む領域と対向する第１領域に、前記フローティングディフュージョン部に蓄積された電荷のレベルに応じた電圧の画素信号を出力する複数の増幅トランジスタを形成すると共に、前記絶縁層の上面を貫通する単層の柱状金属部を形成した後、前記柱状金属部を介して、前記フローティングディフュージョン部と前記増幅トランジスタとを互いに電気的に接続すると共に、前記第１領域に含まれる複数の増幅トランジスタの出力端と、２以上の数ごとに共通に電気的に接続された複数の配線を形成することと、
各前記配線から出力された前記画素信号に対して所定の処理を行う信号処理回路を有する第２シリコン層を、前記信号処理回路と前記複数の配線とを互いに電気的に接続する導電性の接合材料を介して前記ＳＯＩ層に貼り合せることと
を含む
撮像素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、撮像素子およびそれを備えた電子機器、ならびに撮像素子の製造方法に関する。
【背景技術】
【０００２】
従来のＣＭＯＳイメージセンサでは、画素サイズの微細化に伴って、フォトダイオード開口率を大きくすることが困難となっていた。そこで、開口率を大きくするために、例えば、フォトダイオードと、画素の駆動に必要なトランジスタとを、別々の基板に形成して互いに重ね合わせる技術が提案されている（特許文献１，２参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−１９１０８１号公報
【特許文献２】特表２００８−５３６３３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記特許文献１，２に記載の発明では、互いに重ね合わされた基板同士は、画素内に設けられたパッドを介して電気的に接続されている。そのため、基板同士を貼り合せる際に画素レベルのアライメント精度が要求されるという問題があった。
【０００５】
本技術はかかる問題点に鑑みてなされたものであり、その目的は、アライメント精度を画素レベルよりも緩和することの可能な撮像素子およびそれを備えた電子機器、ならびに撮像素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本技術の第１の撮像素子は、絶縁層を介して互いに貼り合わされた第１半導体層および第２半導体層を備えている。第１半導体層、絶縁層および第２半導体層を含む積層体は、複数の画素が設けられた画素領域を有している。第２半導体層のうち、画素領域の周辺の領域は、各画素から出力された画素信号に対して所定の処理を行う信号処理回路を有している。１つの画素は、第１半導体層に、フォトダイオード、フローティングディフュージョン部および転送トランジスタを有しており、第２半導体層に、増幅トランジスタを有している。なお、以下では、フォトダイオードをＰＤと称し、フローティングディフュージョン部をＦＤ部と称するものとする。さらに、転送トランジスタを転送Ｔｒと称し、増幅トランジスタを増幅Ｔｒと称するものとする。１つの画素は、さらに、絶縁層の上面を貫通してＦＤ部と増幅Ｔｒとを互いに電気的に接続する単層の柱状金属部を有している。転送Ｔｒのゲート電極は、第１半導体層の、絶縁層側の表面に形成されている。増幅Ｔｒのゲート電極は、第２半導体層の、絶縁層側とは反対側の表面に形成されている。
【０００７】
本技術の第１の電子機器は、上記の第１の撮像素子と、上記の第１の撮像素子から出力された画素信号から得られた画像データに対して画像処理を行う画像処理回路とを備えている。
【０００８】
本技術の第１の撮像素子および第１の電子機器では、転送Ｔｒのゲート電極が、第１半導体層の、絶縁層側の表面に形成されている。増幅Ｔｒのゲート電極が、第２半導体層の、絶縁層側とは反対側の表面に形成されている。さらに、絶縁層の上面を貫通してＦＤ部と増幅Ｔｒとを互いに電気的に接続する単層の柱状金属部が設けられている。これらのことから、増幅Ｔｒおよび柱状金属部は、第１半導体層および第２半導体層が絶縁層を介して互いに貼り合わされた後に形成されたものであることがわかる。従って、第１半導体層および第２半導体層を貼り合せる際に、画素レベルのアライメント精度が必要ない。
【０００９】
本技術の第２の撮像素子は、絶縁層を介して互いに貼り合わされた第１半導体層および第２半導体層と、導電性の接合材料を介して第２半導体層に貼り合わされた第３半導体層とを備えている。第１半導体層、絶縁層および第２半導体層を含む積層体は、複数の画素が設けられた画素領域を有している。１つの画素は、第１半導体層に、ＰＤ、ＦＤ部および転送Ｔｒを有しており、第２半導体層に、増幅Ｔｒを有している。１つの画素は、さらに、絶縁層の上面を貫通してＦＤ部と増幅Ｔｒとを互いに電気的に接続する単層の柱状金属部を有している。転送Ｔｒのゲート電極は、第１半導体層の、絶縁層側の表面に形成されている。増幅Ｔｒのゲート電極は、第２半導体層の、絶縁層側とは反対側の表面に形成されている。画素領域は、当該画素領域に含まれる複数の増幅Ｔｒの出力端と、２以上の数ごとに共通に電気的に接続された複数の配線を有している。第３半導体層は、各配線から出力された画素信号に対して所定の処理を行う信号処理回路を有している。信号処理回路は、接合材料を介して複数の配線と電気的に接続されている。
【００１０】
本技術の第２の電子機器は、上記の第２の撮像素子と、上記の第２の撮像素子から出力された画素信号から得られた画像データに対して画像処理を行う画像処理回路とを備えている。
【００１１】
本技術の第２の撮像素子および第２の電子機器では、転送Ｔｒのゲート電極が、第１半導体層の、絶縁層側の表面に形成されている。増幅Ｔｒのゲート電極が、第２半導体層の、絶縁層側とは反対側の表面に形成されている。さらに、絶縁層の上面を貫通してＦＤ部と増幅Ｔｒとを互いに電気的に接続する単層の柱状金属部が設けられている。これらのことから、増幅Ｔｒおよび柱状金属部は、第１半導体層および第２半導体層が絶縁層を介して互いに貼り合わされた後に形成されたものであることがわかる。従って、第１半導体層および第２半導体層を貼り合せる際に、画素レベルのアライメント精度が必要ない。さらに、本技術では、画素領域に含まれる複数の増幅Ｔｒの出力端と、２以上の数ごとに共通に電気的に接続された複数の配線と、信号処理回路とが、接合材料を介して電気的に接続されている。従って、第２半導体層および第３半導体層を貼り合せる際に、画素レベルのアライメント精度が必要ない。
【００１２】
本技術の第１の撮像素子の製造方法は、以下の４つの手順を含んでいる。
（Ａ１）第１シリコン層の上面に、ＰＤ、ＦＤ部および転送Ｔｒを形成したのち、転送Ｔｒのゲート電極を含む表面を平坦化する絶縁層を形成すること
（Ａ２）ＳＯＩ(Silicon on Insulator)基板を、当該ＳＯＩ基板のＳＯＩ層を絶縁層に向けて、第１シリコン層に貼り合せた後、ＳＯＩ基板のうちＳＯＩ層以外の部分を除去すること
（Ａ３）ＳＯＩ層の上面のうち、ＰＤ、ＦＤ部および転送Ｔｒを含む領域と対向する第１領域に増幅Ｔｒを形成すると共に、絶縁層の上面を貫通する単層の柱状金属部を形成した後、柱状金属部を介して、ＦＤ部と増幅Ｔｒとを互いに電気的に接続すること
（Ａ４）ＳＯＩ層の上面のうち、第１領域の周辺の領域に、各増幅Ｔｒから出力された画素信号に対して所定の処理を行う信号処理回路を形成すること
【００１３】
本技術の第１の撮像素子の製造方法では、増幅Ｔｒおよび柱状金属部が、第１シリコン層およびＳＯＩ層が絶縁層を介して互いに貼り合わされた後に形成される。従って、第１シリコン層およびＳＯＩ層を貼り合せる際に、画素レベルのアライメント精度が必要ない。
【００１４】
本技術の第２の撮像素子の製造方法は、以下の４つの手順を含んでいる。
（Ｂ１）第１シリコン層の上面に、複数のＰＤ、複数のＦＤ部および複数の転送Ｔｒを形成したのち、転送Ｔｒのゲート電極を含む表面を平坦化する絶縁層を形成すること
（Ｂ２）ＳＯＩ基板を、当該ＳＯＩ基板のＳＯＩ層を絶縁層に向けて、第１シリコン層に貼り合せた後、ＳＯＩ基板のうちＳＯＩ層以外の部分を除去すること
（Ｂ３）ＳＯＩ層の上面のうち、ＰＤ、ＦＤ部および転送Ｔｒを含む領域と対向する第１領域に、複数の増幅Ｔｒを形成すると共に、絶縁層の上面を貫通する単層の柱状金属部を形成した後、柱状金属部を介して、ＦＤ部と増幅Ｔｒとを互いに電気的に接続すると共に、第１領域に含まれる複数の増幅Ｔｒの出力端と、２以上の数ごとに共通に電気的に接続された複数の配線を形成すること
（Ｂ４）各配線から出力された画素信号に対して所定の処理を行う信号処理回路を有する第２シリコン層を、信号処理回路と複数の配線とを互いに電気的に接続する導電性の接合材料を介してＳＯＩ層に貼り合せること
【００１５】
本技術の第２の撮像素子の製造方法では、増幅Ｔｒおよび柱状金属部が、第１シリコン層および第２シリコン層が絶縁層を介して互いに貼り合わされた後に形成される。従って、第１シリコン層および第２シリコン層を貼り合せる際に、画素レベルのアライメント精度が必要ない。さらに、本技術では、複数の増幅Ｔｒの出力端と、２以上の数ごとに共通に電気的に接続された複数の配線と、信号処理回路とが、接合材料を介して電気的に接続される。従って、第２半導体層および第３半導体層を貼り合せる際に、画素レベルのアライメント精度が必要ない。
【発明の効果】
【００１６】
本技術の第１の撮像素子および第１の電子機器によれば、第１半導体層および第２半導体層の貼り合せにおいて画素レベルのアライメント精度が必要無いようにしたので、アライメント精度を画素レベルよりも緩和することができる。
【００１７】
本技術の第２の撮像素子および第２の電子機器によれば、第１半導体層および第２半導体層の貼り合せと、第２半導体層および第３半導体層の貼り合せにおいて画素レベルのアライメント精度が必要無いようにしたので、アライメント精度を画素レベルよりも緩和することができる。
【００１８】
本技術の第１の撮像素子の製造方法によれば、第１シリコン層およびＳＯＩ層の貼り合せにおいて画素レベルのアライメント精度が必要無いようにしたので、アライメント精度を画素レベルよりも緩和することができる。
【００１９】
本技術の第２の撮像素子の製造方法によれば、第１半導体層およびＳＯＩ層の貼り合せと、ＳＯＩ層および第２シリコン層の貼り合せにおいて画素レベルのアライメント精度が必要無いようにしたので、アライメント精度を画素レベルよりも緩和することができる。
【図面の簡単な説明】
【００２０】
【図１】本技術の第１の実施の形態に係る撮像素子の概略構成の一例を表す図である。
【図２】図１の画素の回路構成の一例を表す図である。
【図３】図１の画素領域および周辺領域の断面構成の一例を表す図である。
【図４】図１の撮像素子の製造工程の一例を表す図である。
【図５】図４に続く製造工程の一例を表す図である。
【図６】図５に続く製造工程の一例を表す図である。
【図７】図６に続く製造工程の一例を表す図である。
【図８】図７に続く製造工程の一例を表す図である。
【図９】図８に続く製造工程の一例を表す図である。
【図１０】第１変形例に係る撮像素子における画素領域および周辺領域の断面構成の一例を表す図である。
【図１１】図１０の撮像素子の製造工程の一例を表す図である。
【図１２】図１１に続く製造工程の一例を表す図である。
【図１３】図１２に続く製造工程の一例を表す図である。
【図１４】図１３に続く製造工程の一例を表す図である。
【図１５】図１４に続く製造工程の一例を表す図である。
【図１６】第２変形例に係る撮像素子における画素領域および周辺領域の断面構成の一例を表す図である。
【図１７】図１６の撮像素子の製造工程の一例を表す図である。
【図１８】第３変形例に係る撮像素子における画素領域および周辺領域の断面構成の一例を表す図である。
【図１９】図１８の撮像素子の製造工程の一例を表す図である。
【図２０】第４変形例に係る撮像素子における接合構造の断面構成の一例を表す図である。
【図２１】本技術の第２の実施の形態に係る撮像モジュールの概略構成の一例を表す図である。
【図２２】本技術の第３の実施の形態に係る電子機器の概略構成の一例を表す図である。
【発明を実施するための形態】
【００２１】
以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（撮像素子）
ダイレクトボンディングにより積層されたＳＯＩ層に
画素Ｔｒを形成した例
２．変形例（撮像素子）
２．１  第１変形例
金属融着により積層されたＳＯＩ層に画素Ｔｒを形成した例
２．２  第２変形例
第１の実施の形態において、信号処理回路の形成された半導体層を、
画素回路の形成された半導体層に積層した例
２．３  第３変形例
第１変形例において、信号処理回路の形成された半導体層を、
画素回路の形成された半導体層に積層した例
２．４  第４変形例
接合構造において、凹電極、凸電極を組み合わせた例
３．第２の実施の形態（撮像モジュール）
４．第３の実施の形態（電子機器）
【００２２】
＜１．第１の実施の形態＞
[構成]
図１は、本技術の第１の実施の形態に係る撮像素子１の概略構成の一例を表したものである。撮像素子１は、ＣＭＯＳ型固体撮像素子である。撮像素子１は、複数の画素１３が行列状に配置された画素領域１１と、画素領域１１の周辺の領域（周辺領域１２）に配置された信号処理回路とを備えている。信号処理回路は、画素１３から出力された画素信号に対して所定の処理を行うものである。撮像素子１は、信号処理回路として、例えば、垂直駆動回路１４、カラム処理回路１５、水平駆動回路１６、出力回路１７および駆動制御回路１８を備えている。
【００２３】
垂直駆動回路１４は、例えば、複数の行信号線Ｌ１を介して、複数の画素１３を行単位で順に選択するものである。カラム処理回路１５は、例えば、垂直駆動回路１４によって選択された行の各画素１３から出力される画素信号に対して、相関二重サンプリング（Correlated Double Sampling：ＣＤＳ）処理を施すものである。カラム処理回路１５は、例えば、複数の列信号線Ｌ２を介して得られる画素信号に対して、ＣＤＳ処理を施すものである。カラム処理回路１５は、例えば、ＣＤＳ処理を施すことにより、画素信号の信号レベルを抽出し、各画素１３の受光量に応じた画素データを保持するものである。水平駆動回路１６は、例えば、カラム処理回路１５に保持されている画素データを順次、出力回路１７に出力させるものである。出力回路１７は、例えば、入力された画素データを増幅して、外部の画像処理回路に出力するものである。駆動制御回路１８は、例えば、信号処理回路内の各ブロック（垂直駆動回路１４、カラム処理回路１５、水平駆動回路１６および出力回路１７）の駆動を制御するものである。
【００２４】
図２は、画素１３の回路構成の一例を表したものである。１つの画素１３は、例えば、フォトダイオードＰＤと、転送トランジスタＴｒ１と、フローティングディフュージョン部ＦＤと、読み出し回路１３Ａとを有している。なお、読み出し回路１３Ａは、複数の画素１３で共有されていてもよい。読み出し回路１３Ａは、例えば、リセットトランジスタＴｒ２と、選択トランジスタＴｒ３と、増幅トランジスタＴｒ４とを含んで構成されている。フォトダイオードＰＤは、光電変換を行って受光量に応じた電荷を発生するものである。フローティングディフュージョン部ＦＤは、フォトダイオードＰＤで発生した電荷を蓄積するものである。転送トランジスタＴｒ１、リセットトランジスタＴｒ２、選択トランジスタＴｒ３および増幅トランジスタＴｒ４は、ＣＭＯＳトランジスタである。
【００２５】
フォトダイオードＰＤのカソードが転送トランジスタＴｒ１のソースに接続されており、フォトダイオードＰＤのアノードが基準電位線（例えばグラウンド）に接続されている。転送トランジスタＴｒ１のドレインがフローティングディフュージョン部ＦＤに接続され、転送トランジスタＴｒ１のゲートは行信号線Ｌ１に接続されている。行信号線Ｌ１は、垂直駆動回路１４の出力端に接続されている。リセットトランジスタＴｒ２のソースがフローティングディフュージョン部ＦＤに接続されており、リセットトランジスタＴｒ２のドレインが電源線ＶＤＤおよび増幅トランジスタＴｒ４のドレインに接続されている。リセットトランジスタＴｒ２のゲートは行信号線Ｌ１に接続されている。選択トランジスタＴｒ３のドレインが増幅トランジスタＴｒ４のソースに接続されており、選択トランジスタＴｒ３のソースがカラム処理回路１５に接続されている。選択トランジスタＴｒ３のゲートは行信号線Ｌ１に接続されている。増幅トランジスタＴｒ４のゲートがフローティングディフュージョン部ＦＤに接続されている。
【００２６】
リセットトランジスタＴｒ２は、リセットトランジスタＴｒ２がオン状態となると、フローティングディフュージョン部ＦＤの電位を電源線ＶＤＤの電位にリセットするものである。選択トランジスタＴｒ３は、読み出し回路１３Ａから画素信号を出力するタイミングを制御するものである。増幅トランジスタＴｒ４は、フォトダイオードＰＤで発生した電荷のレベルに応じた電圧の画素信号を出力するものである。増幅トランジスタＴｒ４は、選択トランジスタＴｒ３がオン状態となると、フローティングディフュージョン部ＦＤの電位を増幅して、その電位に応じた電圧をカラム処理回路１５に出力するものである。
【００２７】
図３は、撮像素子１における画素領域１１および周辺領域１２の断面構成の一例を表したものである。撮像素子１は、画素領域１１および周辺領域１２において、半導体層２１を備えており、さらに、半導体層２１の一方の面（上面）に、絶縁層２２、ＳＯＩ（Silicon on Insulator)層２３および絶縁層２４をこの順に備えている。半導体層２１が、本技術の「第１半導体層」、「第１シリコン層」の一具体例に相当する。ＳＯＩ層２３が、本技術の「第２半導体層」、「第２シリコン層」の一具体例に相当する。絶縁層２２が、本技術の「絶縁層」の一具体例に相当する。
【００２８】
半導体層２１およびＳＯＩ層２３は、絶縁層２２を介して互いに貼り合わされている。半導体層２１およびＳＯＩ層２３は、ともに、絶縁層２２に接している。半導体層２１、絶縁層２２およびＳＯＩ層２３を含む積層体１０（図１参照）は、複数の画素１３が設けられた画素領域１１を有しており、画素領域１１の周辺の領域に周辺領域１２を有している。本実施の形態では、信号処理回路が周辺領域１２に配置されている。半導体層２１は、例えば、シリコン基板の一部、または、ＳＯＩ基板から分離されたＳＯＩ層である。ＳＯＩ層２３は、ＳＯＩ基板から分離されたＳＯＩ層である。絶縁層２２，２４は、例えば、酸化シリコン、ＳｉＯＦまたはＳｉＯＣを含んで構成されている。
【００２９】
１つの画素１３は、半導体層２１に、フォトダイオードＰＤと、転送トランジスタＴｒ１と、フローティングディフュージョン部ＦＤとを有している。フォトダイオードＰＤ、転送トランジスタＴｒ１およびフローティングディフュージョン部ＦＤは、画素領域１１に形成されている。フォトダイオードＰＤおよびフローティングディフュージョン部ＦＤは、半導体層２１のうち、半導体層２１の上面（絶縁層２２側の表面）およびその近傍に形成されている。転送トランジスタＴｒ１のゲート電極２１Ｇは、半導体層２１の上面（絶縁層２２側の表面）に接して形成されており、絶縁層２２に埋め込まれている。転送トランジスタＴｒ１のドレインは、例えば、フローティングディフュージョン部ＦＤと共通化されている。転送トランジスタＴｒ１のソースは、例えば、フォトダイオードＰＤのカソードと共通化されている。
【００３０】
フォトダイオードＰＤは、例えば、半導体層２１への不純物注入により形成された不純物拡散領域である。フォトダイオードＰＤは、半導体層２１とは異なる導電型の半導体によって構成されている。半導体層２１の導電型がｐ型となっている場合、フォトダイオードＰＤの導電型は、ｎ型となっている。フローティングディフュージョン部ＦＤは、例えば、半導体層２１への不純物注入により形成された不純物拡散領域である。フローティングディフュージョン部ＦＤは、半導体層２１とは異なる導電型の半導体によって構成されている。半導体層２１の導電型がｐ型となっている場合、フローティングディフュージョン部ＦＤの導電型は、ｎ型となっている。転送トランジスタＴｒ１のゲート電極２１Ｇは、例えば、ポリシリコン電極となっている。
【００３１】
１つの画素１３は、さらに、ＳＯＩ層２３に、リセットトランジスタＴｒ２、選択トランジスタＴｒ３および増幅トランジスタＴｒ４を有している。リセットトランジスタＴｒ２、選択トランジスタＴｒ３および増幅トランジスタＴｒ４は、画素領域１１に形成されている。リセットトランジスタＴｒ２、選択トランジスタＴｒ３および増幅トランジスタＴｒ４のゲート電極２２Ｇ，２３Ｇ，２４Ｇは、ＳＯＩ層２３の上面（絶縁層２２とは反対側の表面）に接して形成されており、絶縁層２４に埋め込まれている。リセットトランジスタＴｒ２、選択トランジスタＴｒ３および増幅トランジスタＴｒ４のソース領域２２Ｓ，２３Ｓ，２４Ｓは、ＳＯＩ層２３のうち、ＳＯＩ層２３の上面（絶縁層２２とは反対側の表面）およびその近傍に形成されている。リセットトランジスタＴｒ２、選択トランジスタＴｒ３および増幅トランジスタＴｒ４のドレイン領域２２Ｄ，２３Ｄ，２４Ｄは、ＳＯＩ層２３のうち、ＳＯＩ層２３の上面（絶縁層２２とは反対側の表面）およびその近傍に形成されている。
【００３２】
リセットトランジスタＴｒ２、選択トランジスタＴｒ３および増幅トランジスタＴｒ４のゲート電極２２Ｇ，２３Ｇ，２４Ｇは、それぞれ、例えば、ポリシリコン電極となっている。リセットトランジスタＴｒ２、選択トランジスタＴｒ３および増幅トランジスタＴｒ４のソース領域２２Ｓ，２３Ｓ，２４Ｓは、例えば、ＳＯＩ層２３への不純物注入により形成された不純物拡散領域である。リセットトランジスタＴｒ２、選択トランジスタＴｒ３および増幅トランジスタＴｒ４のドレイン領域２２Ｄ，２３Ｄ，２４Ｄも、例えば、ＳＯＩ層２３への不純物注入により形成された不純物拡散領域である。ソース領域２２Ｓ，２３Ｓ，２４Ｓおよびドレイン領域２２Ｄ，２３Ｄ，２４Ｄは、ＳＯＩ層２３とは異なる導電型の半導体によって構成されている。ＳＯＩ層２３の導電型がｐ型となっている場合、ソース領域２２Ｓ，２３Ｓ，２４Ｓおよびドレイン領域２２Ｄ，２３Ｄ，２４Ｄの導電型は、ｎ型となっている。
【００３３】
１つの画素１３は、フローティングディフュージョン部ＦＤと読み出し回路１３Ａとを互いに電気的に接続する配線を画素領域１１に有している。その配線は、例えば、柱状金属部２５，２６，２７および接続部２８を含んで構成されている。柱状金属部２５，２６，２７は、画素領域１１の厚さ方向に延在する柱形状となっており、単層の金属で構成されている。柱状金属部２５は、絶縁層２２の上面（ここでは絶縁層２２とＳＯＩ層２３との界面）を貫通している。具体的には、柱状金属部２５は、絶縁層２２およびＳＯＩ層２３を貫通しており、さらに絶縁層２４の下面側から絶縁層２４の中途まで延在している。柱状金属部２６，２７は、絶縁層２４の下面側から絶縁層２４の中途まで延在している。接続部２８は、絶縁層２４の層内を、絶縁層２４の下面と平行な方向に延在している。柱状金属部２５では、一端がフローティングディフュージョン部ＦＤに接しており、他端が接続部２８に接している。柱状金属部２６では、一端がリセットトランジスタＴｒ２のソース領域２３Ｓに接しており、他端が接続部２８に接している。柱状金属部２７では、一端が増幅トランジスタＴｒ４のゲート電極２４Ｇに接しており、他端が接続部２８に接している。従って、柱状金属部２５は、絶縁層２２の上面を貫通してフローティングディフュージョン部ＦＤと増幅トランジスタＴｒ４とを互いに電気的に接続する単層の柱状金属部である。なお、フローティングディフュージョン部ＦＤの上面に接する金属部が設けられ、この金属部が、柱状金属部２５の一端と接していてもよい。
【００３４】
撮像素子１は、周辺領域１２に信号処理回路を備えている。信号処理回路は、増幅トランジスタＴｒ４から出力された画素信号に対して所定の処理を行う回路である。信号処理回路は、ＳＯＩ層２３内およびＳＯＩ層２３の上面（絶縁層２２とは反対側の表面）に設けられたトランジスタＴｒ５を含んで構成されている。トランジスタＴｒ５は、ＣＭＯＳトランジスタである。トランジスタＴｒ５のゲート電極２５Ｇは、ＳＯＩ層２３の上面（絶縁層２２とは反対側の表面）に接して形成されており、絶縁層２４に埋め込まれている。トランジスタＴｒ５のソース領域２５Ｓおよびドレイン領域２５Ｄは、ＳＯＩ層２３のうち、ＳＯＩ層２３の上面（絶縁層２２とは反対側の表面）およびその近傍に形成されている。
【００３５】
トランジスタＴｒ５のゲート電極２５Ｇは、例えば、ポリシリコン電極となっている。トランジスタＴｒ５のソース領域２５Ｓおよびドレイン領域２５Ｄは、例えば、ＳＯＩ層２３への不純物注入により形成された不純物拡散領域である。ソース領域２５Ｓおよびドレイン領域２５Ｄは、ＳＯＩ層２３とは異なる導電型の半導体によって構成されている。ＳＯＩ層２３の導電型がｐ型となっている場合、ソース領域２５Ｓおよびドレイン領域２５Ｄの導電型は、ｎ型となっている。
【００３６】
撮像素子１は、例えば、画素領域１１において、半導体層２１の他方の面（裏面）に、遮光膜３１、平坦化層３２、カラーフィルタ層３３およびオンチップレンズ３４を備えている。オンチップレンズ３４は、画素１３ごとに、入射光をフォトダイオードＰＤに集光するものである。カラーフィルタ層３３は、例えば、画素１３ごとに特定の色（例えば、赤色、緑色および青色のいずれか一色）の波長域の光を透過するものである。カラーフィルタ層３３は、有機材料を含んで構成されている。遮光膜３１は、ある画素１３に入射した光の一部が隣りの画素１３に入射するのを遮るものである。平坦化層３２は、カラーフィルタ層３３およびオンチップレンズ３４を平坦な面上に形成するために、遮光膜３１によって形成された裏面の凹凸を平坦化するものである。
【００３７】
[製造方法] 
次に、撮像素子１の製造方法の一例について説明する。図４〜図９は、撮像素子１の製造過程を順番に示したものである。図４〜図９は、撮像素子１の製造工程の一例を、図３の断面に対応する箇所の断面で表したものである。
【００３８】
まず、ＳＯＩ基板５０を用意する（図４参照）。ＳＯＩ基板５０は、例えば、半導体層５１上に絶縁層５２および半導体層２１がこの順に配置された基板である。このような基板としては、典型的には、半導体層２１，５１がシリコン層からなり、絶縁層５２が酸化シリコン層となっているＳＯＩ基板が挙げられる。なお、ＳＯＩ基板５０の代わりに、バルクのシリコン基板を用いてもよい。次に、ＳＯＩ基板５０における半導体層２１内およびその上面であって、かつ画素領域１１に、フォトダイオードＰＤ、転送トランジスタＴｒ１およびフローティングディフュージョン部ＦＤを形成する。その後、さらに、ゲート電極２１Ｇを含む表面全体に、ゲート電極２１Ｇを含む表面を平坦化する絶縁層２２を形成する（図４）。
【００３９】
次に、ＳＯＩ基板６０を、当該ＳＯＩ基板６０のＳＯＩ層２３を絶縁層２２に向けて、ＳＯＩ基板５０に貼り合せる（図５、図６）。ＳＯＩ基板６０は、例えば、半導体層６１上に絶縁層６２およびＳＯＩ層２３がこの順に配置された基板である。このときの貼り合わせには、例えば、ダイレクトボンディングを用いる。次に、例えば、ドライエッチング（またはウェットエッチング）法を用いて、ＳＯＩ基板６０の裏面（半導体層６１）をエッチングして、ＳＯＩ基板６０を所定の厚さにまで薄くする。このとき、少なくとも絶縁層６２がなくなるまでＳＯＩ基板６０をエッチングして、ＳＯＩ基板６０のうちＳＯＩ層２３以外の部分を除去する（図７）。
【００４０】
次に、ＳＯＩ層２３の上面のうち、画素領域１１に、リセットトランジスタＴｒ２、選択トランジスタＴｒ３および増幅トランジスタＴｒ４を形成すると共に、周辺領域１２に、トランジスタＴｒ５を含む信号処理回路を形成する（図８）。つまり、増幅トランジスタＴｒ４は、半導体層２１およびＳＯＩ層２３が絶縁層２２を介して互いに貼り合わされた後に形成されたものである。その後、さらに、ゲート電極２４Ｇなどを含む表面全体に、ゲート電極２４Ｇなどを含む表面を平坦化する絶縁層２４Ａを形成する（図８）。
【００４１】
次に、絶縁層２４Ａ、ＳＯＩ層２３および絶縁層２２を貫通する開口５３を形成し、開口５３の底面にフローティングディフュージョン部ＦＤを露出させる。なお、フローティングディフュージョン部ＦＤの上面に接する金属層をあらかじめ形成した場合には、開口５３を形成し、開口５３の底面に上記の金属層を露出させる。また、絶縁層２４Ａを貫通する開口５４，５５を形成し、開口５４の底面にソース領域２３Ｓを露出させ、開口５５の底面にゲート２４Ｇを露出させる（図９）。次に、開口５３〜５５を単層の柱状金属部２５〜２７で埋め込む（図９）。つまり、柱状金属部２５〜２７は、半導体層２１およびＳＯＩ層２３が絶縁層２２を介して互いに貼り合わされた後に形成されたものである。続いて、柱状金属部２５〜２７に接する接続部２８を形成したのち、接続部２８を含む表面全体を平坦化する絶縁層２４を形成する（図３参照）。その後は、遮光膜３１、平坦化膜３２、カラーフィルタ層３３およびオンチップレンズ３４などを形成する（図３参照）。このようにして、撮像素子１が製造される。
【００４２】
［動作］
次に、撮像素子１の動作の一例について説明する。撮像素子１では、まず、リセットトランジスタＴｒ２および転送トランジスタＴｒ１がオン状態となる。すると、フローティングディフュージョン部ＦＤの電位が電源線ＶＤＤの電位にリセットされるとともに、フォトダイオードＰＤに所定の電圧が印加される。その後、所定の期間、リセットトランジスタＴｒ２がオフ状態となり、転送トランジスタＴｒ１がオン状態となる。その間に、例えば、レンズなどの光学部品を介して、外部の光が画素領域１１に入射すると、入射光の一部が、フォトダイオードＰＤで光電変換され、入射光の強度に応じた量の電荷が画素１３ごとに蓄積される。蓄積された電荷は、画素１３に印加された電圧によって発生した電界によって、転送トランジスタＴｒ１側に収集され、フローティングディフュージョン部ＦＤで一時的に蓄積される。その後、所定のタイミングで、転送トランジスタＴｒ１がオフ状態となるとともに選択トランジスタＴｒ３がオン状態となると、フローティングディフュージョン部ＦＤの電位が増幅されて、その電位に応じた電圧がカラム処理回路１５に出力される。
【００４３】
［効果］
次に、撮像素子１の効果について説明する。本実施の形態では、転送トランジスタＴｒ１のゲート電極２１Ｇが、半導体層２１の表面のうち、絶縁層２２側の表面に形成されている。増幅トランジスタＴｒ４のゲート電極２４Ｇが、ＳＯＩ層２３の表面のうち、絶縁層２２側とは反対側の表面に形成されている。半導体層２１およびＳＯＩ層２３は、ともに、絶縁層２２に接している。絶縁層２２の上面を貫通してフローティングディフュージョン部ＦＤと増幅トランジスタＴｒ４とを互いに電気的に接続する単層の柱状金属部２５が設けられている。これらのことから、増幅トランジスタＴｒ４および柱状金属部２５を含む読み出し回路１３Ａは、半導体層２１およびＳＯＩ層２３が絶縁層２２を介して互いに貼り合わされた後に形成されたものであることがわかる。実際、本実施の形態では、製造工程において、半導体層２１およびＳＯＩ層２３が、絶縁層２２の上面を貼り合わせ面として互いに貼り合わされた後に、ＳＯＩ層２３に読み出し回路１３Ａが形成される。従って、半導体層２１およびＳＯＩ層２３を貼り合せる際に、画素レベルのアライメント精度が必要ない。その結果、アライメント精度を画素レベルよりも緩和することができる。
【００４４】
また、本実施の形態では、増幅トランジスタＴｒ４を含む読み出し回路１３ＡがＳＯＩ層２３を絶縁層２２に貼り合わせた後にＳＯＩ層２３に形成される。これにより、読み出し回路１３Ａは、ＳＯＩ層２３を絶縁層２２に貼り合わせる際に発生する熱の影響を受けないので、読み出し回路１３Ａにおいてゲート絶縁膜の材料として熱耐久性のあるＨｉｇｈ−ｋ材料（高誘電率材料）を使う必要がなくなる。従って、読み出し回路１３Ａにおいてゲート絶縁膜の材料としてＨｉｇｈ−ｋ材料を使わずに、例えば、酸化シリコンを用いた場合には、Ｈｉｇｈ−ｋ材料に起因するノイズの増加をなくすことができる。
【００４５】
また、本実施の形態では、読み出し回路１３Ａが半導体層２１とは異なる層（ＳＯＩ層２３）に形成されているので、読み出し回路１３Ａが半導体層２１と同一の層に形成されている場合と比べて、フォトダイオードＰＤの面積を大きくすることができる。その結果、高い変換効率を得ることができる。
【００４６】
＜２．変形例＞
次に、上記実施の形態の撮像素子１の変形例について説明する。
【００４７】
＜２．１  第１変形例＞
[構成]
図１０は、第１変形例に係る撮像素子１における画素領域１１および周辺領域１２の断面構成の一例を表したものである。本変形例では、撮像素子１は、絶縁層２２とＳＯＩ層２３との間に、絶縁層３６および金属層３７を備えている点で、上記実施の形態の撮像素子１の構成と相違する。以下では、上記実施の形態との相違点について主に説明し、上記実施の形態との共通点についての説明を適宜、省略するものとする。絶縁層２２が、本技術の「第１絶縁層」の一具体例に相当する。絶縁層３６が、本技術の「第２絶縁層」の一具体例に相当する。金属層３７が、本技術の「金属層」の一具体例に相当する。
【００４８】
絶縁層３６は、ＳＯＩ層２３と金属層３７との間に形成されると共に、ＳＯＩ層２３および金属層３７に接して形成されている。絶縁層３６は、金属層３７とＳＯＩ層２３とを互いに電気的に分離するものである。絶縁層３６は、例えば、酸化シリコン、ＳｉＯＦまたはＳｉＯＣを含んで構成されている。金属層３７は、製造過程においてＳＯＩ層２３を絶縁層２２に貼り合わせる際に密着層として機能するものである。金属層３７は、絶縁層２２および絶縁層３６に接するとともに絶縁層２２および絶縁層３６を互いに貼り合せるものである。金属層３７は、例えば、アルミニウム、金、銀、銅、ニッケル、チタン、酸化インジウム錫、酸化亜鉛、または酸化錫などを含んで構成されている。柱状金属部２５は、金属層３７とは絶縁分離されている。
【００４９】
[製造方法] 
次に、本変形例に係る撮像素子１の製造方法の一例について説明する。図１１〜図１５は、本変形例に係る撮像素子１の製造過程を順番に示したものである。図１１〜図１５は、本変形例に係る撮像素子１の製造工程の一例を、図１０の断面に対応する箇所の断面で表したものである。
【００５０】
まず、ＳＯＩ基板５０の上面に絶縁層２２および金属層３７Ｂをこの順に積層したものを用意する（図１１参照）。さらに、ＳＯＩ基板６０の上面（例えば後述のＳＯＩ層２３の上面）に絶縁層３６および金属層３７Ａをこの順に積層したものも用意する（図１１参照）。ＳＯＩ基板６０は、例えば、半導体層６１上に絶縁層６２およびＳＯＩ層２３がこの順に配置された基板である。金属層３７Ａ，３７Ｂは、金属層３７と同一の材料で構成されている。次に、ＳＯＩ基板６０を、金属層３７Ａと金属層３７Ｂとが互いに向き合うようにして、ＳＯＩ基板５０に貼り合せる（図１２）。このときの貼り合わせには、例えば、金属層３７Ａ，３７Ｂを溶融させることにより接合する溶融接合法を用いる。次に、例えば、ドライエッチング（またはウェットエッチング）法を用いて、ＳＯＩ基板６０の裏面（半導体層６１）をエッチングして、ＳＯＩ基板６０を所定の厚さにまで薄くする。このとき、少なくとも絶縁層６２がなくなるまでＳＯＩ基板６０をエッチングして、ＳＯＩ基板６０のうちＳＯＩ層２３以外の部分を除去する（図１３）。
【００５１】
次に、ＳＯＩ層２３の上面のうち、画素領域１１に、リセットトランジスタＴｒ２、選択トランジスタＴｒ３および増幅トランジスタＴｒ４を形成すると共に、周辺領域１２に、トランジスタＴｒ５を含む信号処理回路を形成する（図１４）。その後、さらに、ゲート電極２４Ｇなどを含む表面全体に、ゲート電極２４Ｇなどを含む表面を平坦化する絶縁層２４Ａを形成する（図１４）。
【００５２】
次に、絶縁層２４Ａ、ＳＯＩ層２３、金属層３７および絶縁層２２を貫通する開口５３を形成し、開口５３の底面にフローティングディフュージョン部ＦＤを露出させる。なお、フローティングディフュージョン部ＦＤの上面に接する金属層（図示せず）をあらかじめ形成した場合には、開口５３を形成し、開口５３の底面に上記の金属層を露出させる。また、絶縁層２４Ａを貫通する開口５４，５５を形成し、開口５４の底面にソース領域２３Ｓを露出させ、開口５５の底面にゲート２４Ｇを露出させる（図１５）。次に、開口５３〜５５を単層の柱状金属部２５〜２７で埋め込む（図１５）。続いて、柱状金属部２５〜２７に接する接続部２８を形成したのち、接続部２８を含む表面全体を平坦化する絶縁層２４を形成する（図１０参照）。その後は、遮光膜３１、平坦化膜３２、カラーフィルタ層３３およびオンチップレンズ３４などを形成する（図１０参照）。このようにして、本変形例に係る撮像素子１が製造される。
【００５３】
［効果］
次に、本変形例に係る撮像素子１の効果について説明する。本変形例では、製造工程において、半導体層２１およびＳＯＩ層２３が、金属層３７Ａおよび金属層３７Ｂによる溶融接合により互いに貼り合わされた後に、ＳＯＩ層２３に読み出し回路１３Ａが形成される。従って、半導体層２１およびＳＯＩ層２３を貼り合せる際に、画素レベルのアライメント精度が必要ない。その結果、アライメント精度を画素レベルよりも緩和することができる。
【００５４】
また、本変形例では、読み出し回路１３Ａが半導体層２１とは異なる層（ＳＯＩ層２３）に形成されているので、読み出し回路１３Ａが半導体層２１と同一の層に形成されている場合と比べて、フォトダイオードＰＤの面積を大きくすることができる。その結果、高い変換効率を得ることができる。
【００５５】
＜２．２  第２変形例＞
[構成]
図１６は、第２変形例に係る撮像素子１における画素領域１１および周辺領域１２の断面構成の一例を表したものである。本変形例では、撮像素子１は、信号処理回路を、ＳＯＩ層２３に形成せずに、ＳＯＩ層２３とは異なる半導体層４１に形成した点で、上記実施の形態に係る撮像素子１の構成と相違する。以下では、上記実施の形態との相違点について主に説明し、上記実施の形態との共通点についての説明を適宜、省略するものとする。半導体層４１が、本技術の「第３半導体層」の一具体例に相当する。
【００５６】
本変形例では、トランジスタＴｒ５を含む信号処理回路が、ＳＯＩ層２３とは異なる半導体層４１に形成されている。つまり、半導体層４１は、トランジスタＴｒ５を含む信号処理回路を有している。半導体層４１は、積層体８０内に設けられている。本変形例に係る撮像素子１は、積層体８０（半導体層４１）が半田バンプ４５を介して積層体７０（ＳＯＩ層２３）に貼り合わされものである。積層体７０は、上記第１の実施の形態の撮像素子１において信号処理回路が省略されたものである。積層体７０は、絶縁層２４内に、複数の読み出し回路１３Ａに電気的に接続された複数の配線層２９を備え、各配線層２９に電気的に接続されたパッド電極３０を絶縁層２４の上面に備えている。
【００５７】
積層体８０は、半導体層４１上に絶縁層４２が形成されたものである。半導体層４１が、半田バンプ４５を介してＳＯＩ層２３に貼り合わされている。半導体層４１およびＳＯＩ層２３が絶縁層４２を介して互いに貼り合わされている。積層体８０は、半導体層４１内および半導体層４１の上面（絶縁層４２側の表面）に、トランジスタＴｒ５を含む信号処理回路を有している。積層体８０は、信号処理回路に電気的に接続された複数の配線層４３を備え、各配線層４３に電気的に接続されたパッド電極４４を絶縁層４２の上面（半導体層４１側とは反対側の表面）に備えている。パッド電極４４は、パッド電極３０と対向する位置に配置されている。従って、パッド電極４４の数は、パッド電極３０の数と一致する。積層体８０は、さらに、パッド電極４４の上面に、導電性の接合材料で構成された半田バンプ４５を備えている。トランジスタＴｒ５を含む信号処理回路は、パッド電極４４、半田バンプ４５およびパッド電極３０を介して複数の配線層２９と電気的に接続されており、各配線層２９から出力された画素信号に対して所定の処理を行うようになっている。
【００５８】
画素領域１１は、当該画素領域１１に含まれる複数の増幅トランジスタＴｒ４の出力端と、２以上の数ごとに共通に電気的に接続された複数の配線（配線層２９）を有している。従って、パッド電極３０の数は、画素領域１１に含まれる画素１３の数よりも少なくなっている。各配線層２９が、当該画素領域１１に含まれる複数の増幅トランジスタＴｒ４の出力端と、列ごとに共通に電気的に接続されている場合、パッド電極３０の数は、画素領域１１における画素列の数と等しくなる。このとき、パッド電極４４の数も、画素領域１１における画素列の数と等しくなる。パッド電極３０，４４の、行方向および列方向の少なくとも一方の幅は、画素１３のサイズよりも大きくなっている。つまり、パッド電極３０，４４のサイズが画素１３のサイズ以下に制限されることがない。
【００５９】
[製造方法] 
次に、本変形例に係る撮像素子１の製造方法の一例について説明する。図１７は、本変形例に係る撮像素子１の製造過程の一例を、図１６の断面に対応する箇所の断面で表したものである。まず、積層体７０，８０を用意する（図１７参照）。次に、パッド電極３０とパッド電極４４とを互いに対向させて、積層体８０（半導体層４１）を、半田バンプ４５およびパッド電極３０，４４を介して積層体７０（ＳＯＩ層２３）に貼り合わせる（図１７）。このようにして、本変形例に係る撮像素子１が製造される。
【００６０】
［効果］
次に、本変形例に係る撮像素子１の効果について説明する。本変形例では、パッド電極３０，４４の、行方向および列方向の少なくとも一方の幅が、画素１３のサイズよりも大きくなっている。これにより、積層体７０と積層体８０とを互いに貼り合わせる際に、画素レベルのアライメント精度が必要ない。その結果、アライメント精度を画素レベルよりも緩和することができる。
【００６１】
また、本変形例では、読み出し回路１３Ａが半導体層２１とは異なる層（ＳＯＩ層２３）に形成されているので、読み出し回路１３Ａが半導体層２１と同一の層に形成されている場合と比べて、フォトダイオードＰＤの面積を大きくすることができる。その結果、高い変換効率を得ることができる。
【００６２】
また、本変形例において、信号処理回路が、半導体層４１のうち、画素領域１１に対応する箇所に形成されている場合には、周辺領域１２を省略することができる。その結果、撮像素子１のチップサイズを小さくすることができる。
【００６３】
＜２．３  第３変形例＞
[構成]
図１８は、第３変形例に係る撮像素子１における画素領域１１および周辺領域１２の断面構成の一例を表したものである。本変形例では、撮像素子１は、信号処理回路を、ＳＯＩ層２３に形成せずに、ＳＯＩ層２３とは異なる半導体層４１に形成した点で、上記第１変形例に係る撮像素子１の構成と相違する。以下では、上記第１変形例との相違点について主に説明し、上記第１変形例との共通点についての説明を適宜、省略するものとする。
【００６４】
本変形例では、トランジスタＴｒ５を含む信号処理回路が、ＳＯＩ層２３とは異なる半導体層４１に形成されている。半導体層４１は、積層体８０内に設けられている。本変形例に係る撮像素子１は、積層体８０（半導体層４１）が半田バンプ４５を介して積層体９０（ＳＯＩ層２３）に貼り合わされものである。積層体９０は、上記第１変形例に係る撮像素子１において信号処理回路が省略されたものである。積層体９０は、絶縁層２４内に、複数の読み出し回路１３Ａに電気的に接続された複数の配線層２９を備え、各配線層２９に電気的に接続されたパッド電極３０を絶縁層２４の上面に備えている。積層体８０は、上記第２変形例に記載の積層体８０と同一である。
【００６５】
画素領域１１は、当該画素領域１１に含まれる複数の増幅トランジスタＴｒ４の出力端と、２以上の数ごとに共通に電気的に接続された複数の配線（配線層２９）を有している。従って、パッド電極３０の数は、画素領域１１に含まれる画素１３の数よりも少なくなっている。各配線層２９が、当該画素領域１１に含まれる複数の増幅トランジスタＴｒ４の出力端と、列ごとに共通に電気的に接続されている場合、パッド電極３０の数は、画素領域１１における画素列の数と等しくなる。このとき、パッド電極４４の数も、画素領域１１における画素列の数と等しくなる。パッド電極３０，４４の、行方向および列方向の少なくとも一方の幅は、画素１３のサイズよりも大きくなっている。つまり、パッド電極３０，４４のサイズが画素１３のサイズ以下に制限されることがない。
【００６６】
[製造方法] 
次に、本変形例に係る撮像素子１の製造方法の一例について説明する。図１９は、本変形例に係る撮像素子１の製造過程の一例を、図１８の断面に対応する箇所の断面で表したものである。まず、積層体９０，８０を用意する（図１９参照）。次に、パッド電極３０とパッド電極４４とを互いに対向させて、積層体８０（半導体層４１）を、半田バンプ４５およびパッド電極３０，４４を介して積層体９０（ＳＯＩ層２３）に貼り合わせる（図１９）。このようにして、本変形例に係る撮像素子１が製造される。
【００６７】
［効果］
次に、本変形例に係る撮像素子１の効果について説明する。本変形例では、パッド電極３０，４４の、行方向および列方向の少なくとも一方の幅が、画素１３のサイズよりも大きくなっている。これにより、積層体９０と積層体８０とを互いに貼り合わせる際に、画素レベルのアライメント精度が必要ない。その結果、アライメント精度を画素レベルよりも緩和することができる。
【００６８】
また、本変形例では、読み出し回路１３Ａが半導体層２１とは異なる層（ＳＯＩ層２３）に形成されているので、読み出し回路１３Ａが半導体層２１と同一の層に形成されている場合と比べて、フォトダイオードＰＤの面積を大きくすることができる。その結果、高い変換効率を得ることができる。
【００６９】
また、本変形例において、信号処理回路が、半導体層４１のうち、画素領域１１に対応する箇所に形成されている場合には、周辺領域１２を省略することができる。その結果、撮像素子１のチップサイズを小さくすることができる。
【００７０】
＜２．４  第４変形例＞
上記第２変形例および上記第３変形例において、例えば、図２０に示したように、半田バンプ４５を省略し、パッド電極４４を凸電極４６に置き換え、パッド電極３０を凹電極４７に置き換えてもよい。このようにした場合には、凸電極４６が凹電極４７に嵌り込むので、高精度かつ簡易にアライメントを行うことができる。従って、この場合には、アライメント精度を画素レベルよりも緩和しつつ、さらに、アライメントプロセスを簡素化することができる。なお、凸電極４６の凸部分が、半田バンプで構成されていてもよいし、金などのバンプで構成されていてもよい。
【００７１】
＜３．第２の実施の形態＞
図２１は、本技術の第２の実施の形態に係る撮像モジュール２の概略構成を表したものである。撮像モジュール２は、上記実施の形態およびその変形例に係る撮像素子１と、撮像素子１から出力された画素信号から得られた画像データに対して画像処理を行う画像処理回路７１とを備えている。撮像素子１および画像処理回路７１は、例えば、１つの配線基板上に実装されている。画像処理回路７１は、例えば、ＤＳＰ(Digital Signal Processor)で構成されている。
【００７２】
本実施の形態では、上記実施の形態およびその変形例に係る撮像素子１が搭載されている。これにより、製造コストの低い撮像モジュール２を提供することができる。
【００７３】
＜４．第３の実施の形態＞
図２２は、本技術の第３の実施の形態に係る電子機器３の概略構成を表したものである。電子機器３は、上記第２の実施の形態に係る撮像モジュール２と、撮像モジュール２内の撮像素子１に外光を入射させるレンズ７２と、撮像モジュール２の出力を映像として表示する表示装置７３と、撮像モジュール２の出力を記憶する記憶装置７４とを備えている。なお、電子機器３は、記憶装置７４を備えていなくてもよい。この場合に、電子機器３は、外部記憶装置に情報を書き込む書き込み装置を備えていてもよい。
【００７４】
本実施の形態では、上記第２の実施の形態に係る撮像モジュール２が搭載されている。これにより、製造コストの低い電子機器３を提供することができる。
【００７５】
以上、実施の形態およびその変形例を挙げて本技術を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形が可能である。
【００７６】
また、例えば、本技術は以下のような構成を取ることができる。
（１）
絶縁層を介して互いに貼り合わされた第１半導体層および第２半導体層を備え、
前記第１半導体層、前記絶縁層および前記第２半導体層を含む積層体は、複数の画素が設けられた画素領域を有し、
前記第２半導体層のうち、前記画素領域の周辺の領域は、各前記画素から出力された前記画素信号に対して所定の処理を行う信号処理回路を有し、
１つの前記画素は、
前記第１半導体層に、光電変換を行って受光量に応じた電荷を発生するフォトダイオードと、前記フォトダイオードで発生した電荷を蓄積するフローティングディフュージョン部と、前記フォトダイオードで発生した電荷を前記フローティングディフュージョン部に転送する転送トランジスタとを有し、
前記第２半導体層に、前記フローティングディフュージョン部に蓄積された電荷のレベルに応じた電圧の画素信号を出力する増幅トランジスタを有し、
前記絶縁層の上面を貫通して前記フローティングディフュージョン部と前記増幅トランジスタとを互いに電気的に接続する単層の柱状金属部を有し、
前記転送トランジスタのゲート電極は、前記第１半導体層の、前記絶縁層側の表面に形成され、
前記増幅トランジスタのゲート電極は、前記第２半導体層の、前記絶縁層側とは反対側の表面に形成されている
撮像素子。
（２）
前記増幅トランジスタおよび前記柱状金属部は、前記第１半導体層および前記第２半導体層が絶縁層を介して互いに貼り合わされた後に形成されたものである
（１）に記載の撮像素子。
（３）
前記第１半導体層および前記第２半導体層は、ともに、前記絶縁層に接している
（１）または（２）に記載の撮像素子。
（４）
前記絶縁層は、第１絶縁層と第２絶縁層とからなり、
前記第１絶縁層および前記第２絶縁層に接するとともに前記第１絶縁層および前記第２絶縁層を互いに貼り合せる金属層をさらに備え、
前記柱状金属部は、前記金属層とは絶縁分離されている
（１）または（２）に記載の撮像素子。
（５）
絶縁層を介して互いに貼り合わされた第１半導体層および第２半導体層と、
導電性の接合材料を介して前記第２半導体層に貼り合わされた第３半導体層と
を備え、
前記第１半導体層、前記絶縁層および前記第２半導体層を含む積層体は、複数の画素が設けられた画素領域を有し、
１つの前記画素は、
前記第１半導体層に、光電変換を行って受光量に応じた電荷を発生するフォトダイオードと、前記フォトダイオードで発生した電荷を蓄積するフローティングディフュージョン部と、前記フォトダイオードで発生した電荷を前記フローティングディフュージョン部に転送する転送トランジスタとを有し、
前記第２半導体層に、前記フローティングディフュージョン部に蓄積された電荷のレベルに応じた電圧の画素信号を出力する増幅トランジスタを有し、
前記絶縁層の上面を貫通して前記フローティングディフュージョン部と前記増幅トランジスタとを互いに電気的に接続する単層の柱状金属部を有し、
前記転送トランジスタのゲート電極は、前記第１半導体層の、前記絶縁層側の表面に形成され、
前記増幅トランジスタのゲート電極は、前記第２半導体層の、前記絶縁層側とは反対側の表面に形成され、
前記画素領域は、当該画素領域に含まれる複数の増幅トランジスタの出力端と、２以上の数ごとに共通に電気的に接続された複数の配線を有し、
前記第３半導体層は、前記接合材料を介して前記複数の配線と電気的に接続され、かつ各前記配線から出力された前記画素信号に対して所定の処理を行う信号処理回路を有する
撮像素子。
（６）
前記増幅トランジスタおよび前記柱状金属部は、前記第１半導体層および前記第２半導体層が絶縁層を介して互いに貼り合わされた後に形成されたものである
（５）に記載の撮像素子。
（７）
前記第１半導体層および前記第２半導体層は、ともに、前記絶縁層に接している
（５）または（６）に記載の撮像素子。
（８）
前記絶縁層は、第１絶縁層と第２絶縁層とからなり、
前記第１絶縁層および前記第２絶縁層に接するとともに前記第１絶縁層および前記第２絶縁層を互いに貼り合せる金属層をさらに備え、
前記柱状金属部は、前記金属層とは絶縁分離されている
（５）または（６）に記載の撮像素子。
（９）
撮像素子と、
前記撮像素子から出力された画素信号から得られた画像データに対して画像処理を行う画像処理回路と
を備え、
前記撮像素子は、絶縁層を介して互いに貼り合わされた第１半導体層および第２半導体層を有し、
前記第１半導体層、前記絶縁層および前記第２半導体層を含む積層体は、複数の画素が設けられた画素領域を有し、
前記第２半導体層のうち、前記画素領域の周辺の領域は、各前記画素から出力された前記画素信号に対して所定の処理を行う信号処理回路を有し、
１つの前記画素は、
前記第１半導体層に、光電変換を行って受光量に応じた電荷を発生するフォトダイオードと、前記フォトダイオードで発生した電荷を蓄積するフローティングディフュージョン部と、前記フォトダイオードで発生した電荷を前記フローティングディフュージョン部に転送する転送トランジスタとを有し、
前記第２半導体層に、前記フローティングディフュージョン部に蓄積された電荷のレベルに応じた電圧の画素信号を出力する増幅トランジスタを有し、
前記絶縁層の上面を貫通して前記フローティングディフュージョン部と前記増幅トランジスタとを互いに電気的に接続する単層の柱状金属部を有し、
前記転送トランジスタのゲート電極は、前記第１半導体層の、前記絶縁層側の表面に形成され、
前記増幅トランジスタのゲート電極は、前記第２半導体層の、前記絶縁層側とは反対側の表面に形成されている
電子機器。
（１０）
撮像素子と、
前記撮像素子から出力された画素信号から得られた画像データに対して画像処理を行う画像処理回路と
を備え、
前記撮像素子は、
絶縁層を介して互いに貼り合わされた第１半導体層および第２半導体層と、
導電性の接合材料を介して前記第２半導体層に貼り合わされた第３半導体層と
を有し、
前記第１半導体層、前記絶縁層および前記第２半導体層を含む積層体は、複数の画素が設けられた画素領域を有し、
１つの前記画素は、
前記第１半導体層に、光電変換を行って受光量に応じた電荷を発生するフォトダイオードと、前記フォトダイオードで発生した電荷を蓄積するフローティングディフュージョン部と、前記フォトダイオードで発生した電荷を前記フローティングディフュージョン部に転送する転送トランジスタとを有し、
前記第２半導体層に、前記フローティングディフュージョン部に蓄積された電荷のレベルに応じた電圧の画素信号を出力する増幅トランジスタを有し、
前記絶縁層の上面を貫通して前記フローティングディフュージョン部と前記増幅トランジスタとを互いに電気的に接続する単層の柱状金属部を有し、
前記転送トランジスタのゲート電極は、前記第１半導体層の、前記絶縁層側の表面に形成され、
前記増幅トランジスタのゲート電極は、前記第２半導体層の、前記絶縁層側とは反対側の表面に形成され、
前記画素領域は、当該画素領域に含まれる複数の増幅トランジスタの出力端と、２以上の数ごとに共通に電気的に接続された複数の配線を有し、
前記第３半導体層は、前記接合材料を介して前記複数の配線と電気的に接続され、かつ各前記配線から出力された前記画素信号に対して所定の処理を行う信号処理回路を有する
電子機器。
（１１）
第１シリコン層の上面に、光電変換を行って受光量に応じた電荷を発生するフォトダイオードと、前記フォトダイオードで発生した電荷を蓄積するフローティングディフュージョン部と、前記フォトダイオードで発生した電荷を前記フローティングディフュージョン部に転送する転送トランジスタとを形成したのち、前記転送トランジスタのゲート電極を含む表面を平坦化する絶縁層を形成することと、
ＳＯＩ(Silicon on Insulator)基板を、当該ＳＯＩ基板のＳＯＩ層を前記絶縁層に向けて、前記第１シリコン層に貼り合せた後、前記ＳＯＩ基板のうち前記ＳＯＩ層以外の部分を除去することと、
前記ＳＯＩ層の上面のうち、前記フォトダイオード、前記フローティングディフュージョン部および前記転送トランジスタを含む領域と対向する第１領域に、前記フローティングディフュージョン部に蓄積された電荷のレベルに応じた電圧の画素信号を出力する増幅トランジスタを形成すると共に、前記絶縁層の上面を貫通する単層の柱状金属部を形成した後、前記柱状金属部を介して、前記フローティングディフュージョン部と前記増幅トランジスタとを互いに電気的に接続することと、
前記ＳＯＩ層の上面のうち、前記第１領域の周辺の領域に、各前記増幅トランジスタから出力された前記画素信号に対して所定の処理を行う信号処理回路を形成することと
を含む
撮像素子の製造方法。
（１２）
第１シリコン層の上面に、光電変換を行って受光量に応じた電荷を発生する複数のフォトダイオードと、前記フォトダイオードで発生した電荷を蓄積する複数のフローティングディフュージョン部と、前記フォトダイオードで発生した電荷を前記フローティングディフュージョン部に転送する複数の転送トランジスタとを形成したのち、前記転送トランジスタのゲート電極を含む表面を平坦化する絶縁層を形成することと、
ＳＯＩ(Silicon on Insulator)基板を、当該ＳＯＩ基板のＳＯＩ層を前記絶縁層に向けて、前記第１シリコン層に貼り合せた後、前記ＳＯＩ基板のうち前記ＳＯＩ層以外の部分を除去することと、
前記ＳＯＩ層の上面のうち、前記フォトダイオード、前記フローティングディフュージョン部および前記転送トランジスタを含む領域と対向する第１領域に、前記フローティングディフュージョン部に蓄積された電荷のレベルに応じた電圧の画素信号を出力する複数の増幅トランジスタを形成すると共に、前記絶縁層の上面を貫通する単層の柱状金属部を形成した後、前記柱状金属部を介して、前記フローティングディフュージョン部と前記増幅トランジスタとを互いに電気的に接続すると共に、前記第１領域に含まれる複数の増幅トランジスタの出力端と、２以上の数ごとに共通に電気的に接続された複数の配線を形成することと、
各前記配線から出力された前記画素信号に対して所定の処理を行う信号処理回路を有する第２シリコン層を、前記信号処理回路と前記複数の配線とを互いに電気的に接続する導電性の接合材料を介して前記ＳＯＩ層に貼り合せることと
を含む
撮像素子の製造方法。
【符号の説明】
【００７７】
１…撮像素子、２…撮像モジュール、３…電子機器、１０，７０，８０，９０…積層体、１１…画素領域、１２…周辺領域、１３…画素、１３Ａ…読出し回路、１４…垂直駆動回路、１５…カラム処理回路、１６…水平駆動回路、１７…出力回路、１８…駆動制御回路、２１，４１，５１，６１…半導体層、２１Ｇ，２２Ｇ，２３Ｇ，２４Ｇ，２５Ｇ…ゲート電極、２２，２４，２４Ａ，３６，４２，５２，６２…絶縁層、２２Ｄ，２３Ｄ，２４Ｄ，２５Ｄ…ドレイン領域、２２Ｓ，２３Ｓ，２４Ｓ，２５Ｓ…ソース領域、２３…ＳＯＩ層、２５，２６，２７…柱状金属部、２８…接続部、２９，４３…配線層、３０，４４…パッド電極、３１…遮光膜、３２…平坦化層、３３…カラーフィルタ層、３４…オンチップレンズ、３７，３７Ａ，３７Ｂ…金属層、４５…半田バンプ、４６…凸電極、４７…凹電極、５０，６０…ＳＯＩ基板、５３，５４，５５…開口、７１…画像処理回路、７２…レンズ、７３…表示装置、７４…記憶装置、ＦＤ…フローティングディフュージョン部、Ｌ１…行信号線、Ｌ２…列信号線、ＰＤ…フォトダイオード、Ｔｒ１…転送トランジスタ、Ｔｒ２…リセットトランジスタ、Ｔｒ３…選択トランジスタ、Ｔｒ４…増幅トランジスタ。
【図１】
2015032687.tif 000003
【図２】
2015032687.tif 000004
【図３】
2015032687.tif 000005
【図４】
2015032687.tif 000006
【図５】
2015032687.tif 000007
【図６】
2015032687.tif 000008
【図７】
2015032687.tif 000009
【図８】
2015032687.tif 000010
【図９】
2015032687.tif 000011
【図１０】
2015032687.tif 000012
【図１１】
2015032687.tif 000013
【図１２】
2015032687.tif 000014
【図１３】
2015032687.tif 000015
【図１４】
2015032687.tif 000016
【図１５】
2015032687.tif 000017
【図１６】
2015032687.tif 000018
【図１７】
2015032687.tif 000019
【図１８】
2015032687.tif 000020
【図１９】
2015032687.tif 000021
【図２０】
2015032687.tif 000022
【図２１】
2015032687.tif 000023
【図２２】
2015032687.tif 000024