(57)【要約】【課題】異なる２つの電圧入力を受け、選択信号により接続状態を制御されるスイッチを経由して、２つの電圧入力のうち一方のみの電圧を出力するスイッチ回路おいて、２つの電圧が短絡されることがなく電位衝突が発生せず、他のブロック回路に正しい電圧を供給できるスイッチ回路を提供する。を提供する。【解決手段】選択信号がそれぞれ遅延回路を介してスイッチに接続し、各々の遅延回路は一方のスイッチが切断されてから他方のスイッチを接続する遅延時間を有することを特徴とする。【選択図】図５
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【特許請求の範囲】
【請求項１】
異なる２つの電圧入力を受け、選択信号により接続状態を制御されるスイッチを経由して、２つの電圧入力のうち一方のみの電圧を出力するスイッチ回路において、
選択信号がそれぞれ遅延回路を介してスイッチに接続し、各々の遅延回路は一方のスイッチが切断されてから他方のスイッチを接続する遅延時間を有することを特徴とするスイッチ回路。
【請求項２】
遅延回路は、
Ｐチャンネルトランジスタと、抵抗と容量とを並列接続した並列回路と、インバータとで構成され、
Ｐチャンネルトランジスタのゲートに選択信号が入力され、ソースに電源電圧が接続され、ドレインに、一端が接地された並列回路の他端が接続され、さらにインバータが接続されて出力電圧とし、
インバータが奇数接続された遅延回路と、偶数接続された遅延回路とで遅延時間を構成されたことを特徴とする請求項１に記載のスイッチ回路。
【請求項３】
スイッチがＮチャンネルトランジスタで構成され、それぞれ遅延回路の出力がＮチャンネルトランジスタのゲートに接続されていることを特徴とする請求項１又は２に記載のスイッチ回路。
【請求項４】
スイッチがＮチャンネルトランジスタとＰチャンネルトランジスタとを並列接続したトランスファゲートで構成され、それぞれ遅延回路の出力がＮチャンネルトランジスタのゲートに接続され、遅延回路の出力がインバータを経由してＰチャンネルトランジスタに接続されたことを特徴とする請求項１〜３のいずれかに記載のスイッチ回路。
【請求項５】
スイッチの出力に、接地された容量と、電圧ホロワとが接続されたことを特徴とする請求項１〜４のいずれかに記載のスイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、選択して異なる電圧を出力するスイッチ回路に関する。
【背景技術】
【０００２】
半導体集積回路では、一つのチップ上で異なるバイアス電圧を利用することが多い。代表的な集積回路としては、半導体メモリが挙げられる。これは、メモリ素子にデータを書き込み／消去するときと、読み出すときとでは、必要とされる電圧値が異なる。書き込み消去するときの必要な電圧値が高く、このため、一般的には、二つの値の電源電圧を用意しておき、必要に応じスイッチ回路で切り替えて使用する。
【０００３】
このように、２つの電圧入力、Ｖｉｎ１とＶｉｎ２（Ｖｉｎ１＞Ｖｉｎ２）のうちいずれか１つの電圧を他ブロックに供給する場合、図１、図２の回路構成を例示できる。図１、図２は２電圧入力の選択を行うスイッチ回路、およびスイッチのタイミングチャートの説明図で、図１のスイッチＳＷ１、ＳＷ２はＮＭＯＳで構成されており、図２のスイッチＳＷ１、ＳＷ２はＣＭＯＳで構成されている。選択信号Ａ＿ＩＮおよびその反転信号Ａ＿ＯＵＴでスイッチＳＷ１、ＳＷ２の接続、切断（以下ＯＮ、ＯＦＦと記載）の制御を行い、２つの電圧入力、Ｖｉｎ１、Ｖｉｎ２のいずれかを選択し、出力信号ＣＯＭとして出力する。図では、選択信号が高電圧（Ｈ）でスイッチＳＷ１、ＳＷ２がそれぞれＯＦＦ、ＯＮとなり、出力信号ＣＯＭとしてＶｉｎ２が選択され、選択信号が低電圧（Ｌ）で、Ｖｉｎ１が選択される。
【０００４】
この回路構成は、回路構成が簡単であり、Ｔｒ数も少ないためチップ上のレイアウト面積も少ないというメリットがある。また、図では２つの電圧入力、Ｖｉｎ１とＶｉｎ２を、基準電圧Ｖｒｅｆに対し一定の電圧αを加電圧したもの、および減電圧したものとして例示しているが、このような設定をして利用することが多い。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−０７４７７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図１、２のスイッチ回路は基本的な例であるが、図３に示すように“インバータの段数分”と“配線遅延”により、Ａ＿ＩＮとＡ＿ＯＵＴの信号にＤｅｌａｙ差が生じる。図３、図４は、図１のスイッチ回路のディレイ発生による問題点の説明図である。
【０００７】
はじめに、選択信号Ａ＿ＩＮが入力されていない（電圧０）場合（タイミング（１））、スイッチＳＷ１、ＳＷ２はそれぞれＯＮ、ＯＦＦとなっており、出力信号ＣＯＭとしてはＶｉｎ１が出力されている。
【０００８】
次に、選択信号Ａ＿ＩＮが立ち上がり、高電圧となる場合（タイミング（２））、反転信号が低電圧となり、スイッチＳＷ１、ＳＷ２はＯＦＦ、ＯＮとなるように変化する。しかし、ＳＷ２は直接Ａ＿ＩＮが入力し、ほとんど遅延がなくＯＮとなるが、反転信号Ａ＿ＯＵＴは、Ａ＿ＩＮがインバータを経由してＡ＿ＯＵＴとして出力するため、インバータと配線による遅延が発生する。したがってこの遅延時間に対応して、ＳＷ１はＯＮ状態が持続することになる。この間、スイッチＳＷ１、ＳＷ２が共にＯＮ状態となる。
【０００９】
この遅延時間経過後、スイッチＳＷ１はＯＦＦとなり、スイッチＳＷ１、ＳＷ２がＯＦＦ、ＯＮとなる状態が継続し、出力信号ＣＯＭはＶｉｎ２が出力されている（タイミング（３））。
【００１０】
この後、再び選択信号Ａ＿ＩＮが立ち下がり、低電圧（０電圧）となる場合（タイミング（４））、反転信号が高電圧となり、スイッチＳＷ１、ＳＷ２はＯＮ、ＯＦＦとなるように変化する。しかし、ＳＷ２は直接Ａ＿ＩＮが入力し、ほとんど遅延がなくＯＦＦとなるが、反転信号Ａ＿ＯＵＴは、Ａ＿ＩＮがインバータを経由してＡ＿ＯＵＴとして出力するため、インバータと配線による遅延が発生する。したがってこの遅延時間に対応して、ＳＷ１はＯＦＦ状態が持続することになる。スイッチＳＷ１、ＳＷ２が共にＯＦＦ状態となる。この場合、出力が接続される他ブロック回路で電流が流れない限り、出力信号ＣＯＭはＶｉｎ２が持続される。
【００１１】
この遅延時間経過後、スイッチＳＷ１はＯＮとなり、スイッチＳＷ１、ＳＷ２はＯＮ、ＯＦＦが継続し、出力信号ＣＯＭはＶｉｎ１が出力されている（タイミング（５））。
【００１２】
以上の回路動作から明らかなように、選択信号の遅延時間の発生により、スイッチＳＷ１、ＳＷ２が同時にＯＮとなるタイミングが発生してしまう(上記のタイミング(２))。このため、２つの電圧Ｖｉｎ１、Ｖｉｎ２が短絡されることにより電位衝突が発生する。この結果として、図４に示すように、出力信号ＣＯＭとして電圧Ｖｉｎ１より下がり、Ｖｉｎ２より上昇した中間電圧が出力され、他のブロック回路に正しい電圧を供給できなくなり、不具合の要因となる。
【００１３】
本発明のスイッチ回路は、異なる２つの電圧入力を受け、選択信号により接続状態を制御されるスイッチを経由して、２つの電圧入力のうち一方のみの電圧を出力するスイッチ回路おいて、２つの電圧が短絡されることがなく電位衝突が発生せず、他のブロック回路に正しい電圧を供給できるスイッチ回路を提供することを課題とする。
【課題を解決するための手段】
【００１４】
本発明は係る課題に鑑みなされたものであり、請求項１の発明は、
異なる２つの電圧入力を受け、選択信号により接続状態を制御されるスイッチを経由して、２つの電圧入力のうち一方のみの電圧を出力するスイッチ回路において、
選択信号がそれぞれ遅延回路を介してスイッチに接続し、各々の遅延回路は一方のスイッチが切断されてから他方のスイッチを接続する遅延時間を有することを特徴とするスイッチ回路としたものである。
【００１５】
本発明の請求項２の発明は、
遅延回路は、
Ｐチャンネルトランジスタと、抵抗と容量とを並列接続した並列回路と、インバータとで構成され、
Ｐチャンネルトランジスタのゲートに選択信号が入力され、ソースに電源電圧が接続され、ドレインに、一端が接地された並列回路の他端が接続され、さらにインバータが接続されて出力電圧とし、
インバータが奇数接続された遅延回路と、偶数接続された遅延回路とで遅延時間を構成されたことを特徴とする請求項１に記載のスイッチ回路としたものである。
【００１６】
本発明の請求項３の発明は、
スイッチがＮチャンネルトランジスタで構成され、それぞれ遅延回路の出力がＮチャンネルトランジスタのゲートに接続されていることを特徴とする請求項１又は２に記載のスイ
ッチ回路としたものである。
【００１７】
本発明の請求項４の発明は、
スイッチがＮチャンネルトランジスタとＰチャンネルトランジスタとを並列接続したトランスファゲートで構成され、それぞれ遅延回路の出力がＮチャンネルトランジスタのゲートに接続され、遅延回路の出力がインバータを経由してＰチャンネルトランジスタに接続されたことを特徴とする請求項１〜３のいずれかに記載のスイッチ回路としたものである。
【００１８】
本発明の請求項５発明は、
スイッチの出力に、接地された容量と、電圧ホロワとが接続されたことを特徴とする請求項１〜４のいずれかに記載のスイッチ回路としたものである。
【発明の効果】
【００１９】
本発明のスイッチ回路は、このような構成であるので、２つの電圧が短絡されることがなく電位衝突が発生せず、他のブロック回路に正しい電圧を供給できるスイッチ回路とすることができる。
【図面の簡単な説明】
【００２０】
【図１】従来の２電圧入力の選択を行うスイッチ回路、およびスイッチのタイミングチャートの一例の説明図である。
【図２】従来の２電圧入力の選択を行うスイッチ回路、およびスイッチのタイミングチャートの他の例の説明図である。
【図３】図１のスイッチ回路のディレイ発生による回路動作の説明図である。
【図４】図１のスイッチ回路のディレイ発生によるスイッチの説明図である。
【図５】本発明のスイッチ回路の第一の実施形態を示す説明図である。
【図６】本発明のスイッチ回路の第一の実施形態に係る遅延回路の例を示す説明図である。
【図７】図５のスイッチを、トランスファゲートに代えたスイッチ回路である。
【図８】図７の回路の動作を、タイミングチャートと各トランジスタの動作で示した説明図である。
【図９】本発明のスイッチ回路の第二の実施形態の説明図である。
【図１０】図９の回路のタイミングチャートと、各トランジスタの動作をＯＦＦとＯＮで示した説明図である。
【図１１】本発明のスイッチ回路の第三の実施形態の説明図である。
【図１２】図１１の回路で、スイッチがＯＮしている場合に流れる電流の説明図である。
【図１３】本発明のスイッチ回路の第四の実施形態の説明図である。
【図１４】スイッチ切り替え時、負荷電流が流れる回路の動作を示した説明図である。
【図１５】本発明のスイッチ回路の第五の実施形態の説明図である。
【発明を実施するための形態】
【００２１】
以下本発明を実施するための形態につき説明する。
【００２２】
図５は、本発明のスイッチ回路の第一の実施形態を示す説明図である。
本スイッチ回路は、異なる２つの電圧入力Ｖｉｎ１、Ｖｉｎ２を受け、選択信号Ａ＿ＩＮにより接続状態を制御されるスイッチＳＷ１、ＳＷ２を経由して、２つの電圧入力Ｖｉｎ１、Ｖｉｎ２のうち一方のみの電圧を出力することを前提とする。そして本スイッチ回路は、選択信号Ａ＿ＩＮがそれぞれ遅延回路（Ｄｅｌａｙ回路Ａ、Ｄｅｌａｙ回路Ｂ）を介してスイッチＳＷ１、ＳＷ２に接続し、各々の遅延回路は一方のスイッチが切断（ＯＦＦ）されてから他方のスイッチを接続（ＯＮ）する遅延時間を有する。
【００２３】
なお、図では、スイッチとして、Ｎチャンネルトランジスタを例示している。遅延回路では、立ち上がり時間に遅延時間を有し、一方のスイッチがＯＦＦになった場合、他方のスイッチはＯＮとなるまで、ＯＦＦの状態が保たれる。スイッチとして、Ｐチャンネルトランジスタを利用してもよいが、このときは立ち下がり時間に、このような遅延時間を有するようにすることになる。
【００２４】
このような遅延回路を有するから、スイッチＳＷ１は、ＳＷ２が切断（ＯＦＦ）されてから接続（ＯＮ）され、スイッチＳＷ２は、ＳＷ１が切断（ＯＦＦ）されてから接続（ＯＮ）される。すなわち、図５では、選択信号Ａ＿ＩＮが立ち上がり、反転信号Ｂ＿ＯＵＴが立ち下がる場合、スイッチＳＷ１は、ＳＷ２が切断（ＯＦＦ）されてから接続（ＯＮ）される（タイミング２）。また、選択信号Ａ＿ＩＮが立ち下がり、反転信号Ｂ＿ＯＵＴが立ち上がる場合、スイッチＳＷ２は、ＳＷ１が切断（ＯＦＦ）されてから接続（ＯＮ）される(タイミング４)。この動作の結果、タイミング２、４では、両スイッチＳＷ１、ＳＷ２が切断（ＯＦＦ）されるので、２つの電圧Ｖｉｎ１、Ｖｉｎ２が短絡されることがなく電位衝突が発生せず、他のブロック回路に正しい電圧ＣＯＭを供給できるスイッチ回路とすることができる。なお表に、各タイミングでのスイッチＳＷ１、ＳＷ２のＯＮ、ＯＦＦ動作状態を示した。
【００２５】
このような遅延回路（Ｄｅｌａｙ回路Ａ、Ｄｅｌａｙ回路Ｂ）を、具体的な回路として図６に例示する。図で、遅延回路（Ｄｅｌａｙ回路Ａ、Ｄｅｌａｙ回路Ｂ）は、Ｐチャンネルトランジスタと、抵抗Ｒと容量Ｃとを並列接続したＲＣ並列回路と、インバータＩＮＶとで構成されている。Ｐチャンネルトランジスタのゲートに選択信号Ａ＿ＩＮが入力され、ソースが電源電圧ＶＤＤに接続され、ドレインに、一端が接地ＶＳＳされたＲＣ並列回路の他端に接続されている。さらにドレインにインバータＩＮＶが接続されて遅延回路の出力電圧としている。遅延回路は、インバータＩＮＶが奇数接続された遅延回路（Ｄｅｌａｙ回路Ｂ）と、偶数接続された遅延回路（Ｄｅｌａｙ回路Ａ）とで遅延時間を構成している。遅延回路はこのような構成であるので、例えば、後段のインバータＩＮＶの特性を異なる設定とすることで、立ち上がり時間を遅らせ、一方のスイッチが切断（ＯＦＦ）されてから、接続（ＯＮ）させることができる。
【００２６】
この遅延させる設定は、従来の手法を用いてできる。すなわち、たとえば、ＣＭＯＳインバータの立ち上がりは、閾値電圧を低くすることで遅延させることができる。
【００２７】
インバータの閾値電圧は、最終段のＣＭＯＳインバータを構成するＰチャンネルトランジスタの幅Ｗとチャンネル長Ｌの比にゲート容量と移動度をかけた値をβＰ、Ｎチャンネ
ルトランジスタの幅Ｗとチャンネル長Ｌ比にゲート容量と移動度をかけた値をβｎとすると、両トランジスタが飽和状態になることから、次のように導ける。
Ｖｔｈ（ｉｎｖ）＝Ｖｔｎ＋（ＶＤＤ＋Ｖｔｐ−Ｖｔｎ）／（１＋（βｎ／βＰ）１／２）
Ｖｔｎ、Ｖｔｐ：Ｎチャンネルトランジスタ、Ｐチャンネルトランジスタの閾値電圧。これからβｎ／βＰを大きくすることで閾値電圧を低くできる。したがって、最終インバータの入力が高電圧Ｈから低電圧Ｌに変化し、出力が立ち上がる場合、閾値電圧が低いため、入力がＨからＬに変化して閾値電圧になるまでの時間が増加し、遅延することになる。
【００２８】
あるいは、最終ＣＭＯＳインバータを構成するＰチャンネルの幅Ｗとチャンネル長Ｌの比を小さくすることで、立ち上がり時の電流を減少し、遅延できる。
【００２９】
図６のＰチャンネルトランジスタと、抵抗Ｒと容量Ｃと、はなるべく同一の特性とし、インバータの特性のみで遅延時間を設定したほうが好ましい。しかし、Ｐチャンネルトランジスタと、抵抗Ｒと容量Ｃとも特性を異なる設定としてもよい。Ｄｅｌａｙ回路Ａの場合、前段のインバータの特性を、後段の立ち上がりの遅延の要因として設定することもできる。
【００３０】
次に、本発明のスイッチ回路のスイッチとして、ＮチャンネルトランジスタとＰチャンネルトランジスタとを並列接続したトランスファゲートで構成する回路を示す。
【００３１】
図７は、図５の第一の実施形態のスイッチを、トランスファゲートに代えたスイッチ回路である。そして、それぞれ遅延回路（Ｄｅｌａｙ回路Ａ、Ｄｅｌａｙ回路Ｂ）の出力（Ａ＿ＯＵＴ、Ｂ＿ＯＵＴ）がスイッチ（ＳＷ１、ＳＷ２）を構成するＮチャンネルトランジスタ（ＮＭＯＳ１、ＮＭＯＳ２）のゲートに接続され、それぞれ他方の遅延回路（Ｄｅｌａｙ回路Ｂ、Ｄｅｌａｙ回路Ａ）の出力（Ｂ＿ＯＵＴ、Ａ＿ＯＵＴ）がＰチャンネルトランジスタ（ＰＭＯＳ１、ＰＭＯＳ２）に接続されている。さらに、求められる動作を示すタイミングチャートも例示している。しかしこのような回路では、２つの電圧入力Ｖｉｎ１、Ｖｉｎ２の短絡されるタイミングが生じ、電位衝突が発生してしまい、このようなタイミングチャートのようには、動作しない。
【００３２】
図８は、このような回路の動作をタイミングチャートと各トランジスタの動作で示した説明図である。選択信号Ａ＿ＩＮの値が変化して回路が安定した状態（タイミング１、３、５）では、２つの電圧入力Ｖｉｎ１、Ｖｉｎ２のいずれかが出力され、問題はない。しかし、選択信号Ａ＿ＩＮが立ち上がり（タイミング２）、または立下り（タイミング４）の状態では、ＮチャンネルトランジスタＮＭＯＳ１、ＮＭＯＳ２はＯＦＦとなるが、ＰチャンネルトランジスタＰＭＯＳ１、ＰＭＯＳ２は、ＯＮとなっている。
【００３３】
選択信号Ａ＿ＩＮの立ち上がり（タイミング２）では回路動作は次のとおりである。スイッチＳＷ１については、遅延回路の出力Ａ＿ＯＵＴは立ち下がり、ＮＭＯＳ１は直ちにＯＦＦとなる。しかしＰＭＯＳ１は、遅延回路の出力Ｂ＿ＯＵＴは立ち上がりで遅延し、スイッチＳＷ１のＰＭＯＳ１は変化が遅延してＯＮの状態である。スイッチＳＷ２については、遅延回路の出力Ｂ＿ＯＵＴは立ち上がり、スイッチＳＷ２のＮＭＯＳ２は変化が立ち上がりであるので、遅延してＯＦＦの状態である。しかしＰＭＯＳ２は、遅延回路の出力Ａ＿ＯＵＴは立ち下がり、スイッチＳＷ２のＰＭＯＳ２は直ちにＯＮの状態となる。このように、選択信号Ａ＿ＩＮの立ち上がり（タイミング２）ではＮＭＯＳトランジスタはＯＦＦとなるが、ＰＭＯＳトランジスタはＯＮの状態である。
【００３４】
選択信号Ａ＿ＩＮの立ち下がり（タイミング４）では、選択信号Ａ＿ＩＮの立ち上がり
（タイミング２）と同様に、Ａ＿ＯＵＴ、Ｂ＿ＯＵＴの立ち上がり（遅延時間を有する）、立下りでの回路動作から、ＮＭＯＳトランジスタはＯＦＦとなるが、ＰＭＯＳトランジスタはＯＮの状態となる。このように、トランスファゲートをスイッチとして構成した場合、遅延回路のみでは、対応できない。
【００３５】
図９は、本発明のスイッチ回路の第二の実施形態の説明図で、スイッチをトランスファゲートで構成している。図１０は、回路動作を示したタイミングチャートとスイッチＳＷ１、ＳＷ２の動作状態を示した説明図である。
【００３６】
第二の実施形態では、図７と同様に、スイッチＳＷ１、ＳＷ２がＮチャンネルトランジスタＮＭＯＳ１、ＮＭＯＳ２とＰチャンネルトランジスタＰＭＯＳ１、ＰＭＯＳ２とを並列接続したトランスファゲートで構成されている。しかし、それぞれ遅延回路（Ｄｅｌａｙ回路Ａ、Ｄｅｌａｙ回路Ｂ）の出力Ａ＿ＯＵＴ１、Ｂ＿ＯＵＴ１がＮチャンネルトランジスタＮＭＯＳ１、ＮＭＯＳ２のゲートに接続され、遅延回路（Ｄｅｌａｙ回路Ａ、Ｄｅｌａｙ回路Ｂ）の出力Ａ＿ＯＵＴ１、Ｂ＿ＯＵＴ１が各々インバータを経由して、インバータの出力Ｂ＿ＯＵＴ２、Ａ＿ＯＵＴ２がそれぞれＰチャンネルトランジスタＰＭＯＳ１、ＰＭＯＳ２に接続されている。
【００３７】
すなわち、各トランスファゲートのＮチャンネルトランジスタにゲート入力している信号を直接反転した信号が、Ｐチャンネルトランジスタにゲート入力している。したがって、Ｎチャンネルトランジスタを接続（ＯＮ）するタイミングでＰチャンネルトランジスタも接続（ＯＮ）することになる。この結果、一方のスイッチが切断（ＯＦＦ）されてから他方のスイッチを接続（ＯＮ）する遅延時間を有することになり、同時にスイッチが接続することがない。図１０に、この回路のタイミングチャートと、各トランジスタの動作を切断（ＯＦＦ）と接続（ＯＮ）で示した。
【００３８】
図１１は、本発明のスイッチ回路の第三の実施形態の説明図で、スイッチをトランスファゲートで構成している。図で、各スイッチのＮチャンネルトランジスタのゲートには、図９と同様に、遅延回路の出力Ａ＿ＯＵＴ１、Ｂ＿ＯＵＴ１が入力されている。Ｐチャンネルスイッチのゲート入力は、同様に遅延回路の出力Ａ＿ＯＵＴ１、Ｂ＿ＯＵＴ１の反転出力信号Ｂ＿ＯＵＴ２、Ａ＿ＯＵＴ２が入力されている。以下に、回路の動作を説明する。
【００３９】
スイッチＳＷ１について、Ｐチャンネルスイッチのゲート入力について説明する。本ゲートにはプルアップ抵抗Ｒｂと、ＮチャンネルトランジスタＮＭＯＳ４の一端とが接続され、ＮＭＯＳ４の他端はＢ＿ＯＵＴ１に接続されている。ＮＭＯＳ４のゲートには、Ａ＿ＯＵＴ１とＢ＿ＯＵＴ１との論理和のＯＲゲートが入力している。
【００４０】
このような構成から、Ａ＿ＯＵＴ１が活性化（高電圧Ｈ。以下Ｈ）し、Ｂ＿ＯＵＴ１が非活性化（高電圧Ｌ。以下Ｌ）している場合、ＮＭＯＳ４の他端はＬにバイアスされ、ゲートにはＯＲゲートからＡ＿ＯＵＴ１（Ｈ）が入力している。したがって、Ａ＿ＯＵＴ１（Ｈ）の反転信号（Ｌ）がＳＷ１のＰチャンネルにゲート入力する。Ａ＿ＯＵＴ１がＬ、Ｂ＿ＯＵＴ１がＨの場合、ＮＭＯＳ４の他端はＨにバイアスされ、ゲートにはＯＲゲートからＢ＿ＯＵＴ１（Ｈ）が入力している。したがってＮＭＯＳ４はＯＮとなり、Ａ＿ＯＵＴ１（Ｌ）の反転信号（Ｈ）がＳＷ１のＰチャンネルにゲート入力する。
【００４１】
スイッチＳＷ２について、Ｐチャンネルスイッチのゲート入力について説明する。本ゲートにはプルアップ抵抗Ｒａと、ＮチャンネルトランジスタＮＭＯＳ３の一端とが接続され、ＮＭＯＳ３の他端はＡ＿ＯＵＴ１に接続されている。ＮＭＯＳ３のゲートにはＡ＿ＯＵＴ１とＢ＿ＯＵＴ１との論理和のＯＲゲートが入力している。
【００４２】
このような構成から、Ａ＿ＯＵＴ１が活性化（Ｈ）し、Ｂ＿ＯＵＴ１が非活性化（Ｌ）している場合、ＮＭＯＳ３の他端はＨにバイアスされ、ゲートにはＯＲゲートからＡ＿ＯＵＴ１（Ｈ）が入力している。したがって、Ｂ＿ＯＵＴ１（Ｌ）の反転信号（Ｈ）がＳＷ２のＰチャンネルにゲート入力する。Ａ＿ＯＵＴ１がＬ、Ｂ＿ＯＵＴ１がＨの場合、ＮＭＯＳ３の他端はＬにバイアスされ、ゲートにはＯＲゲートからＢ＿ＯＵＴ１（Ｈ）が入力している。したがってＮＭＯＳ３はＯＮとなり、Ｂ＿ＯＵＴ１（Ｈ）の反転信号（Ｌ）がＳＷ２のＰチャンネルにゲート入力する。このようにして本発明の第二の実施形態では、トランスファゲートのＰチャンネルトランジスタは、Ｎチャンネルトランジスタの反転信号が入力されるので、Ｎチャンネルトランジスタと同様にＯＮ、ＯＦＦ動作をする。
【００４３】
しかし第三の実施形態では、図１２に示すように、スイッチＳＷ１が接続（ＯＮ）している場合、ＶＤＤ−Ｒｂ−ＮＭＯＳ４−ＶＳＳのルート（図のルート（２））で電流が流れる。スイッチＳＷ２が接続（ＯＮ）している場合、ＶＤＤ−Ｒａ−ＮＭＯＳ３−ＶＳＳのルート（図のルート（１））で電流が流れる。このための消費電力が発生してしまう。
【００４４】
図１３は、本発明のスイッチ回路の第四の実施形態で、これを改善したスイッチ回路である。これは、抵抗の代わりにＰチャンネルトランジスタを用いた構成で、プルアップ状態が必要な場合のみ活性化するようにした回路である。
【００４５】
以上のような本発明のスイッチ回路の実施形態で、他のブロック回路として、スイッチにより２つの電圧入力の切替時に、負荷電流を必要とする回路がある。図１４は、このような回路と、回路の動作をタイミングチャートと、スイッチを構成する各トランジスタの動作状態とを示した説明図である。この場合、タイミング２やタイミング４では、両スイッチがＯＦＦ状態であるので、電圧が変化（減圧）してしまう。
【００４６】
図１５は、本発明のスイッチ回路の第五の実施形態である。本実施形態では、実施形態一から四のスイッチ回路で、スイッチの出力に、接地された容量と、電圧ホロワとを接続している。このように構成することで、他ブロック回路への電流は電圧ホロワより供給され、電圧ホロワの入力インピーダンスを大きく構成できるので出力スイッチの出力電圧を一定に保てるスイッチ回路とすることができる。
【符号の説明】
【００４７】
ＳＷ１、ＳＷ２・・・スイッチ
Ｖｉｎ１、Ｖｉｎ２・・・入力電圧
Ａ＿ＩＮ・・・選択信号
ＣＯＭ・・・出力信号
ＶＤＤ・・・電源電圧
ＶＳＳ・・・接地
Ｖｒｅｆ・・・基準電圧
ＩＮＶ・・・インバータ
Ｒａ、Ｒｂ・・・抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2015002507.tif 000007
【図６】
2015002507.tif 000008
【図７】
2015002507.tif 000009
【図８】
2015002507.tif 000010
【図９】
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【図１０】
2015002507.tif 000012
【図１１】
2015002507.tif 000013
【図１２】
2015002507.tif 000014
【図１３】
2015002507.tif 000015
【図１４】
2015002507.tif 000016
【図１５】
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