(57)【要約】【課題】ゲート電極の低抵抗化と半導体基板へのホウ素拡散抑制との両立ができなかった。【解決手段】溝が設けられた半導体基板と、前記溝の表面に沿って設けられたゲート絶縁膜と、前記溝内の前記ゲート絶縁膜の表面に沿って設けられるとともにホウ素の透過を抑制するバリア膜と、前記溝内の前記バリア膜の表面に沿って設けられるとともにホウ素を含有する金属結晶核膜と、前記金属結晶核膜上にて前記溝内に埋め込まれた金属膜と、を備える。【選択図】図１
2015231025.tif 000002
【特許請求の範囲】
【請求項１】
溝が設けられた半導体基板と、
前記溝の表面に沿って設けられたゲート絶縁膜と、
前記溝内の前記ゲート絶縁膜の表面に沿って設けられるとともにホウ素の透過を抑制するバリア膜と、
前記溝内の前記バリア膜の表面に沿って設けられるとともにホウ素を含有する金属結晶核膜と、
前記金属結晶核膜上にて前記溝内に埋め込まれた金属膜と、
を備えることを特徴とする半導体装置。
【請求項２】
前記バリア膜は、少なくともホウ素の拡散のルートとなる結晶粒界が存在しないアモルファス状になった材料よりなることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記バリア膜は、ＴｉＳｉＮよりなることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記ＴｉＳｉＮ中に含有されるＳｉ濃度は、５ｗｔ％以上かつ３０ｗｔ％以下であることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記バリア膜の膜厚は、３ｎｍ以上かつ５ｎｍ以下であることを特徴とする請求項１乃至４のいずれか一に記載の半導体装置。
【請求項６】
前記金属結晶核膜は、ホウ素を含有するタングステンよりなる結晶核膜であることを特徴とする請求項１乃至５のいずれか一に記載の半導体装置。
【請求項７】
前記バリア膜中のホウ素濃度は、前記金属結晶核膜中のホウ素濃度よりも高いことを特徴とする請求項１乃至６のいずれか一に記載の半導体装置。
【請求項８】
半導体基板に溝を形成する工程と、
前記溝の表面に沿ってゲート絶縁膜を形成する工程と、
前記溝内の前記ゲート絶縁膜の表面に沿って、ホウ素の透過を抑制するバリア膜を形成する工程と、
前記溝内の前記バリア膜の表面に沿って、ホウ素を含有する金属結晶核膜を形成する工程と、
前記金属結晶核膜上にて前記溝内に埋め込まれた金属膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項９】
前記バリア膜を形成する工程では、ＴｉＣｌ４とＮＨ３を用いてＴｉＮを成膜するステップと、ＮＨ３を用いて前記ＴｉＮ中のＣｌを抜くステップと、ＳｉＨ２Ｃｌ２を前記ＴｉＮに照射するステップと、ＮＨ３を用いて前記ＳｉＨ２Ｃｌ２が照射された前記ＴｉＮを窒化するステップと、を繰り返してＴｉＳｉＮよりなる前記バリア膜を形成することを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記金属結晶核膜を形成する工程では、ＷＦ６とＢ２Ｈ６をパージしながら交互にガスフローを繰り返してホウ素を含有するタングステンよりなる前記金属結晶核膜を形成することを特徴とする請求項８又は９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の高集積化、高機能化に伴い、半導体装置に備えられるトランジスタの微細化が進められており、半導体装置において埋め込みゲート型のトランジスタが採用されたものがある（例えば、特許文献１、２、３参照）。埋め込みゲート型のトランジスタには、シリコン基板をエッチングして形成したトレンチにタングステンを埋め込んだ構造を有するものがある。このような構造によれば、微細化されてもチャネル長を確保してトランジスタ特定の劣化を抑制することができるというメリットがある。
【０００３】
埋め込みゲート型のトランジスタの形成方法は、例えば、まず、シリコン基板に素子分離領域を形成し、その後、シリコン基板にソース・ドレインとなる不純物拡散層を形成する。次に、不純物拡散層を含むシリコン基板上にマスク絶縁膜を成膜し、その後、マスク絶縁膜をパターニングし、その後、マスク絶縁膜をマスクとして不純物拡散層を含むシリコン基板をドライエッチングすることにより、ゲート電極用の溝部を形成する。次に、溝部の表面を覆うようにゲート絶縁膜を形成する。次に、ゲート絶縁膜を含む基板全面上に溝部を埋め込まないようにバリア膜を成膜し、その後、バリア膜上にて溝部を埋め込むようにゲート電極膜を成膜する。次に、マスク絶縁膜の表面及び溝上部のゲート電極膜、バリア膜をエッチバックで除去する。その後、溝上部を含む基板全面上に溝部を埋め込むようにキャップ絶縁膜を成膜し、その後、マスク絶縁膜の表面のキャップ絶縁膜をエッチバックで除去することによりキャップ絶縁膜を形成する。これにより、埋め込みゲート型のトランジスタを形成することができる。なお、バリア膜及びゲート電極膜の成膜では、例えば、ＴｉＣｌ４とＮＨ３ガスを用いた熱ＣＶＤ（chemical vapor deposition）法でバリア膜となるＴｉＮ膜を成膜し、その後、ＷＦ６フローとＳｉＨ４フローを交互にパージしながらゲート電極膜となるタングステンの結晶核膜を成膜し、その後、ＣＶＤ法でゲート電極膜となるタングステンを成膜する。
【０００４】
以上のような埋め込みゲート型のトランジスタは、さらなる微細化に伴い、ゲート電極膜（タングステン）のバルク抵抗（体積抵抗）の低減が要求されている。タングステンの結晶核膜の成膜の際に用いる還元ガスをＳｉＨ４からＢ２Ｈ６に変更することでバルク抵抗を低減することができ、また、結晶核膜の成膜ステップとメインの成膜ステップとの間にソークアニール（一定時間のみ熱付加）を行うことでバルク抵抗をさらに低減することができる（特許文献４参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２８０５５号公報
【特許文献２】特開２０１１−１９２８００号公報
【特許文献３】特開２０１３−１８２９２６号公報
【特許文献４】特開２０１２−１５１４３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下の分析は、本願発明者により与えられる。
【０００７】
しかしながら、還元ガスにＢ２Ｈ６を用いてタングステン結晶核膜を成膜する場合、ソークアニールの有無にかかわらず、タングステン結晶核膜に含まれるホウ素が、後工程の熱付加で、バリア膜となるＴｉＮ、及びゲート絶縁膜を通過してシリコン基板へ拡散してしまい、トランジスタの閾値電圧が変動し、歩留まりが低下する。つまり、ゲート電極の低抵抗化とシリコン基板へのホウ素拡散抑制との両立ができなくなるという問題がある。特に、埋め込みゲート型のトランジスタの場合、シリコン基板とタングステン結晶核膜とが対向する面が大きくなるので、このような問題が顕著になる。
【課題を解決するための手段】
【０００８】
本発明の第１の視点においては、半導体装置において、溝が設けられた半導体基板と、前記溝の表面に沿って設けられたゲート絶縁膜と、前記溝内の前記ゲート絶縁膜の表面に沿って設けられるとともにホウ素の透過を抑制するバリア膜と、前記溝内の前記バリア膜の表面に沿って設けられるとともにホウ素を含有する金属結晶核膜と、前記金属結晶核膜上にて前記溝内に埋め込まれた金属膜と、を備えることを特徴とする。
【０００９】
本発明の第２の視点においては、半導体装置の製造方法において、半導体基板に溝を形成する工程と、前記溝の表面に沿ってゲート絶縁膜を形成する工程と、前記溝内の前記ゲート絶縁膜の表面に沿って、ホウ素の透過を抑制するバリア膜を形成する工程と、前記溝内の前記バリア膜の表面に沿って、ホウ素を含有する金属結晶核膜を形成する工程と、前記金属結晶核膜上にて前記溝内に埋め込まれた金属膜を形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、ゲート電極の低抵抗化と半導体基板へのホウ素拡散抑制との両立が可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施形態に係る半導体装置の構成を模式的に示した図２のＸ−Ｘ´間の断面図である。
【図２】本発明の一実施形態に係る半導体装置の構成を模式的に示し平面図である。
【図３】本発明の一実施形態に係る半導体装置の構成を模式的に示した図１の領域Ａの拡大図である。
【図４】本発明の一実施形態に係る半導体装置の製造方法を模式的に示した図２のＸ−Ｘ´間に相当する部分の工程断面図である。
【図５】本発明の一実施形態に係る半導体装置の製造方法を模式的に示した図４に続く工程断面図である。
【図６】本発明の一実施形態に係る半導体装置の製造方法を模式的に示した図５に続く工程断面図である。
【図７】本発明の一実施形態に係る半導体装置の製造方法を模式的に示した図６に続く工程断面図である。
【図８】本発明の一実施形態に係る半導体装置の製造方法を模式的に示した図７に続く工程断面図である。
【図９】本発明の一実施形態に係る半導体装置の製造方法を模式的に示した図８に続く工程断面図である。
【図１０】本発明の一実施形態に係る半導体装置の製造方法を模式的に示した図９に続く工程断面図である。
【図１１】本発明の一実施形態に係る半導体装置の製造方法を模式的に示した図１０に続く工程断面図である。
【図１２】本発明の一実施形態に係る半導体装置の製造方法を模式的に示した図１１に続く断面図である。
【図１３】本発明の一実施形態に係る半導体装置の製造方法を模式的に示した図１２に続く断面図である。
【図１４】本発明の一実施形態に係る半導体装置の製造方法を模式的に示した図１３に続く断面図である。
【図１５】本発明の一実施形態に係る半導体装置の製造方法を模式的に示した図１４に続く断面図である。
【図１６】本発明の一実施形態に係る半導体装置の製造方法を模式的に示した図１５に続く断面図である。
【図１７】本発明の一実施形態に係る半導体装置の製造方法を模式的に示した図１６に続く断面図である。
【図１８】本発明の一実施形態に係る半導体装置における図３の点線Ｌに沿った部分のホウ素濃度の変化を示した図である。
【発明を実施するための形態】
【００１２】
本発明の一実施形態に係る半導体装置について図面を用いて説明する。図１は、本発明の一実施形態に係る半導体装置の構成を模式的に示した図２のＸ−Ｘ´間の断面図である。図２は、本発明の一実施形態に係る半導体装置の構成を模式的に示し平面図である。図３は、本発明の一実施形態に係る半導体装置の構成を模式的に示した図１の領域Ａの拡大図である。
【００１３】
本実施形態では、ｎ型ＭＯＳＦＥＴ構造で構成されるメモリセルトランジスタを備えたＤＲＡＭ（Dynamic Random Access Memory）に、本発明を適用した半導体装置１を例に説明する。半導体装置１は、ＤＲＡＭのメモリセル領域において、埋込ゲート型ＭＯＳトランジスタ２、キャパシタ３が形成された積層構造体である。半導体装置１は、メモリセル領域の半導体基板１０（例えば、Ｐ型シリコン基板）上において、図２に示すような素子分離領域１１に囲まれて区画された複数の活性領域１０ａを有する。
【００１４】
素子分離領域１１は、半導体基板（図１の１０）上に形成された溝（トレンチ）に絶縁体等が埋め込まれたＳＴＩ（Shallow Trench Isolation）構造となっている。素子分離領域１１は、隣り合う活性領域１０ａ間を電気的に分離する。活性領域１０ａは、メモリセルトランジスタを活性化することが可能な領域である。活性領域１０ａは、所定方向に所定間隔をおいて並んで形成されている。
【００１５】
また、メモリセル領域においては、活性領域１０ａ上を縦断（立体交差）するように、ワード線用の埋込ゲート電極２０Ａ、及び、素子分離用の埋込ゲート電極２０Ｂが、所定方向（図２では縦方向）に所定の間隔をおいて形成されている（図２参照）。
【００１６】
さらに、メモリセル領域においては、埋込ゲート電極２０Ａ、２０Ｂと直交する方向（図２では横方向）に、ビット線（図２では省略；図１の３０に相当）が所定間隔をおいて複数形成されている。埋込ゲート電極２０Ａと活性領域１０ａとが立体交差する各領域には、メモリセルが形成されることになる。各メモリセルは、埋込ゲート型ＭＯＳトランジスタ（図１の２）及びキャパシタ（図１の３）を有する。
【００１７】
半導体基板１０には、溝１６（トレンチ）が所定方向（図２の縦方向に相当）に所定の間隔をおいて形成されている。溝１６の内部には、ゲート絶縁膜１７（例えば、シリコン酸化膜）を介して、埋込ゲート電極２０Ａ、２０Ｂが、溝１６を満たさないように埋め込まれている。埋込ゲート電極２０Ａ、２０Ｂの上面は、拡散領域１３、２５の上面よりも低くなるように設定されている。埋込ゲート電極２０Ａは、ワード線の一部であり、メモリセルのゲート電極として用いられる。埋込ゲート電極２０Ｂは、活性領域（図２の１０ａ）を複数の素子領域に分離し、埋込ゲート電極２０Ｂに所定の電位（例えば、負電位）をかけておく（寄生トランジスタをオフ状態にしておく）ことで、隣り合う埋込ゲート型ＭＯＳトランジスタ２間を電気的に分離する。埋込ゲート電極２０Ａ、２０Ｂ上（ゲート絶縁膜１７の上部を含む）には、キャップ絶縁膜２４（例えば、シリコン窒化膜）が形成されている。
【００１８】
ここで、埋込ゲート電極２０Ａ、２０Ｂは、ゲート絶縁膜１７側から順に、バリア膜２１、金属結晶核膜２２、金属膜２３が積層した構造となっている。
【００１９】
バリア膜２１は、金属結晶核膜２２及び金属膜２３中の金属成分の半導体基板１０への拡散を抑制する膜である。バリア膜２１は、金属結晶核膜２２中に含まれる金属成分以外の少なくともホウ素の半導体基板１０中への拡散を抑制する機能を有する。バリア膜２１には、少なくともホウ素の拡散のルートとなる結晶粒界が存在しないアモルファス状になった材料を用いることができ、例えば、ＴｉＳｉＮを用いることができる。バリア膜２１は、ＴｉＳｉＮの場合、例えば、ＴｉＣｌ４ガスとＮＨ３ガスとＳｉＨ２Ｃｌ２を用いた熱ＣＶＤ法で成膜することができる。バリア膜２１は、溝１６の壁面（底面を含む）上に形成されたゲート絶縁膜１７の表面に沿って形成されている。バリア膜２１の膜厚は、ＴｉＳｉＮの場合、３ｎｍ以上かつ５ｎｍ以下であり、好ましくは３ｎｍ以上かつ４ｎｍ以下である。３ｎｍ未満では少なくともホウ素を透過してしまう可能性があり、５ｎｍを超えると溝１６の内側で金属膜２３の埋め込み性がよくなくなる可能性がある。３ｎｍ以上かつ４ｎｍ以下とすれば、バリア膜２１の抵抗を抑えつつ、少なくともホウ素を透過させないようにすることができる。バリア膜２１は、金属結晶核膜２２を形成した後の工程で熱付加がかかったときに金属結晶核膜２２中のホウ素を吸収し、金属結晶核膜２２中のホウ素濃度よりも高いホウ素濃度となることがある。
【００２０】
金属結晶核膜２２は、金属膜２３を成膜する際の金属結晶核を有する膜である。金属結晶核膜２２は、バリア膜２１の表面に沿って形成されている。金属結晶核膜２２は、原料ガス由来の少なくともホウ素を含有する。金属結晶核膜２２には、バリア膜２１よりも抵抗が低い金属が用いられ、金属膜２３と同種の金属を用いることができ、例えば、タングステンを用いることができる。金属結晶核膜２２は、タングステンの場合、例えば、ＷＦ６とＢ２Ｈ６を用いたＣＶＤ法で成膜することができる。なお、金属結晶核膜２２は、原料ガス中にホウ素を含んだ他の金属（タングステン以外の金属）が存在するものであれば、他の金属としてもよい。
【００２１】
金属膜２３は、金属よりなる膜である。金属膜２３は、溝１６における金属結晶核膜２２の内側に充填されている。金属膜２３には、バリア膜２１よりも抵抗が低い金属が用いられ、金属結晶核膜２２と同種の金属を用いることができ、例えば、タングステンを用いることができる。金属膜２３は、タングステンの場合、例えば、ＷＦ６とＨ２を用いたＣＶＤ法で成膜することができる。
【００２２】
ここで、埋込ゲート電極２０Ａ、２０Ｂの断面の寸法について、例えば、溝１６の幅を２８ｎｍとした場合、ゲート絶縁膜１７の膜厚が２ｎｍとすると溝１６の幅が４ｎｍ減り（片側２ｎｍずつ減少）、ゲート絶縁膜１７の内側の空間の幅は２４ｎｍとなり、ゲート絶縁膜１７の内側で、バリア膜２１の膜厚を３ｎｍ以上、金属結晶核膜２２及び金属膜２３の合計の膜厚が９ｎｍ以下となる（図３参照）。
【００２３】
半導体基板１０における活性領域（図２の１０ａ）の溝１６間の上層部には、拡散領域１３、２５が形成されている。拡散領域１３、２５は、半導体基板１０に不純物イオンを注入することによって形成される。拡散領域１３は、コンタクトプラグ３７及びコンタクトパッド４０を介してキャパシタ３の下部電極４４と電気的に接続されるソース・ドレイン電極となる。拡散領域１３は、隣り合う埋込ゲート電極２０Ａと埋込ゲート電極２０Ｂとの間に配される。拡散領域２５は、ビット線３０と電気的に接続されるソース・ドレイン電極となる。拡散領域２５は、隣り合う埋込ゲート電極２０Ａ間に配される。
【００２４】
拡散領域２５上には、ビット線３０が形成されている。ビット線３０は、キャップ絶縁膜２４（図１０の保護絶縁膜１４を含む）に形成されたコンタクトホール（図１０（Ｂ）の２６）を通じて拡散領域２５上に形成される。ビット線３０は、コンタクトホール２６の周縁のキャップ絶縁膜２４（図１０（Ｂ）の保護絶縁膜１４を含む）上にも形成される。ビット線３０は、拡散領域２５側から順に、ポリシリコン膜３１とＷＮ／Ｗ膜３２（下層；窒化タングステン／上層；タングステンの積層膜）が積層した構造となっている。ビット線３０を含むキャップ絶縁膜２４（図１１（Ａ）の保護絶縁膜１４を含む）上には、保護絶縁膜３３（例えば、シリコン窒化膜）が形成されている。保護絶縁膜３３上には、層間絶縁膜３４（例えば、ＢＰＳＧ（Boron Phosphorus Silicon Glass）膜）が形成されている。
【００２５】
層間絶縁膜３４、保護絶縁膜３３、及び、キャップ絶縁膜２４（図１１（Ｂ）の保護絶縁膜１４を含む）には、拡散領域１３に通ずるコンタクトホール３６が形成されている。コンタクトホール３６内には、コンタクトプラグ３７（例えば、ポリシリコン）が埋め込まれている。コンタクトプラグ３７を含む層間絶縁膜３４上の所定の位置には、対応するコンタクトプラグ３７と接続されるコンタクトパッド４０（例えば、下層；窒化タングステン／上層；タングステンの積層膜）が形成されている。コンタクトパッド４０は、図１に示すように、それぞれが重ならないように、メモリセル領域内に所定の間隔をおいて配置されている。コンタクトパッド４０を含む層間絶縁膜３４上には、保護絶縁膜４１（例えば、シリコン窒化膜）が形成されている。保護絶縁膜４１上には、層間絶縁膜４２（例えば、シリコン酸化膜）が形成されている。
【００２６】
層間絶縁膜４２及び保護絶縁膜４１には、コンタクトパッド４０に通ずるコンタクトホール４３が形成されている。層間絶縁膜４２及び保護絶縁膜４１の側壁面、乃至、コンタクトパッド４０の上面には、キャパシタ３の下部電極４４（例えば、ＴｉＮ）が形成されている。下部電極４４を含む層間絶縁膜４２上の所定の位置には、キャパシタ３の容量絶縁膜４５（例えば、ＺｒＯ２）が形成されている。容量絶縁膜４５上には、キャパシタ３の上部電極４６（例えば、ＴｉＮ）が形成されている。上部電極４６は、コンタクトホール４３内の容量絶縁膜４５上に充填されている。なお、本実施形態のキャパシタ３は、下部電極４４の内壁面（底面を含む）のみを電極として利用するシリンダ型を一例として記載しているが、これに限定されるものではなく、例えば、下部電極の内壁及び外壁を電極として利用するクラウン型キャパシタに変更することも可能である。
【００２７】
上部電極４６及び容量絶縁膜４５を含む層間絶縁膜４２上には、層間絶縁膜５０（例えば、シリコン酸化膜）が形成されている。層間絶縁膜５０上の所定の位置には、配線５１（例えば、Ａｌ）が形成されている。配線５１を含む層間絶縁膜５０上には、保護絶縁膜５２（例えば、シリコン酸化膜）が形成されている。なお、本実施形態では、キャパシタ３より上の配線層が配線５１の１層となっているが、これに限定されるものではなく、例えば、複数の配線層及び層間絶縁膜が交互に積層した多層配線構造としてもよい。
【００２８】
次に、本発明の一実施形態に係る半導体装置の製造方法について図面を用いて説明する。図４〜図１７は、本発明の一実施形態に係る半導体装置の製造方法を模式的に示した図２のＸ−Ｘ´間に相当する部分の工程断面図である。
【００２９】
まず、半導体基板１０（例えば、Ｐ型シリコン基板）の表面に、活性領域（図２の１０ａ）を分離するための素子分離領域（図２の１１）を形成する（ステップＡ１；図２参照）。
【００３０】
ここで、素子分離領域１１は、例えば、以下のようにして形成することができる。まず、半導体基板１０上に、シリコン酸化膜（ＳｉＯ２；図示せず）とマスク用のシリコン窒化膜（Ｓｉ３Ｎ４；図示せず）とを順次堆積する。その後、フォトリソグラフィ技術およびドライエッチング技術を用いて、これらシリコン窒化膜、シリコン酸化膜、及び、半導体基板１０のパターニングを順次行ない、半導体基板１０に活性領域１０ａを区画するための溝（トレンチ；図示せず）を形成する。このとき、半導体基板１０の活性領域１０ａの表面は、シリコン酸化膜を介してマスク用のシリコン窒化膜で覆われている。その後、溝（トレンチ）の壁面（底面を含む）を熱酸化によりシリコン酸化膜を形成する。その後、溝を埋め込むように絶縁膜（例えば、ＨＤＰ−ＣＶＤによる酸化膜、又は、ＳＯＤ（Spin On Dielectric）等の塗布材料）を成膜する。その後、ＣＭＰ（Chemical Mechanical Polishing；化学機械研磨）によって、半導体基板１０が表れるまで、溝に埋め込まれていない部分の余分な絶縁膜、マスク用のシリコン窒化膜、及び、シリコン酸化膜を除去し、表面を平坦化する。このようにして、ＳＴＩ（Shallow Trench Isolation）型の素子分離領域１１を形成することができる。
【００３１】
次に、活性領域（図２の１０ａ）にて露出する半導体基板１０の表面にシリコン酸化膜１２を成膜する（ステップＡ２；図４（Ａ）参照）。ここで、シリコン酸化膜１２は、例えば、熱酸化により、シリコン酸化膜１２を、１０ｎｍ程度の膜厚で成膜する。
【００３２】
次に、半導体基板１０にリン等のｎ型の不純物を注入・拡散させることにより、半導体基板１０に拡散領域１３を形成する（ステップＡ３；図４（Ｂ）参照）。ここで、拡散領域１３は、例えば、以下のようにして形成することができる。まず、半導体基板１０の活性領域（図２の１０ａ）に、シリコン酸化膜１２を通じて、例えば、リン等のｎ型不純物を、１×１０１３／ｃｍ３程度の濃度で、２０ｋｅＶの加速エネルギーでイオン注入する。その後、窒素雰囲気中で９８０℃、１０秒の熱処理を行うことにより、ｎ型不純物が拡散された拡散領域１３を形成する。この拡散領域１３は、埋込ゲート型ＭＯＳトランジスタ２のソース・ドレイン領域の一部として機能する。
【００３３】
次に、シリコン酸化膜１２上に保護絶縁膜１４（例えば、シリコン窒化膜、膜厚１５０ｎｍ程度）を形成する（ステップＡ４；図５（Ａ）参照）。
【００３４】
次に、リソグラフィ技術を用い、保護絶縁膜１４上に、開口部１５ａ（例えば、開口幅４０ｎｍ程度、９０ｎｍピッチ程度）を有するレジスト１５を形成する（ステップＡ５；図５（Ｂ）参照）。
【００３５】
次に、ドライエッチング技術を用いて、レジスト（図５（Ｂ）の１５）をマスクとして、開口部（図５（Ｂ）の１５ａ）から露出する保護絶縁膜１４を異方性エッチングし、その後、レジスト（図５（Ｂ）の１５）を除去し、その後、保護絶縁膜１４をマスクとして、異方性エッチングによって、露出するシリコン酸化膜１２を除去し、その後、保護絶縁膜１４及びシリコン酸化膜１２をマスクとして、ＣＦ４とＡｒの混合ガスにＨ２を添加したガスを用いた異方性ドライエッチングによって、露出する拡散領域１３及び半導体基板１０をエッチングすることにより、所定の深さ（例えば、１４０ｎｍ程度）の溝１６を形成する（ステップＡ６；図６（Ａ）参照）。この時、溝１６の下にある素子分離領域１１の一部も所定の深さにエッチングする。なお、溝１６は、活性領域１０ａと交差する所定の方向（例えば、図１の縦方向）に延在するライン状のパターンとして形成される。
【００３６】
次に、溝１６の壁面（底面を含む）を覆うように、ゲート絶縁膜１７（例えば、膜厚４ｎｍ程度）を形成する（ステップＡ７；図６（Ｂ）参照）。ここで、ゲート絶縁膜１７は、例えば、溝１６の壁面（底面を含む）を、ＩＳＳＧ（in-situ steam generation）によって熱酸化することによって形成することができる。
【００３７】
次に、溝１６内のゲート絶縁膜１７を含む保護絶縁膜１４上に、これらの表面に沿ってバリア膜２１（例えば、ＴｉＳｉＮ）を成膜する（ステップＡ８；図７（Ａ）参照）。ここで、バリア膜２１は、例えば、以下のようにして成膜することができる。まず、反応室（チャンバ）内を温度６００〜６５０℃、圧力５ｔｏｒｒとし、原料ガスＴｉＣｌ４とＮＨ３を用いて０．５ｎｍずつＴｉＮを成膜するステップと、ＮＨ３を用いてＴｉＮ中のＣｌを抜くステップと、ＳｉＨ２Ｃｌ２をＴｉＮに照射するステップと、ＮＨ３を用いてＳｉＨ２Ｃｌ２が照射されたＴｉＮを窒化するステップと、を繰り返して３〜５ｎｍのＴｉＳｉＮを成膜する。これにより、バリア膜２１となるＴｉＳｉＮが成膜できる。なお、ＴｉＳｉＮの成膜には、既存のＴｉＮを成膜するＣＶＤ装置を用いることができる。また、ＴｉＳｉＮ中に含有されるＳｉ濃度は５〜３０ｗｔ％程度である。
【００３８】
次に、バリア膜２１上にバリア膜２１の表面に沿って金属結晶核膜２２（例えば、タングステン）を成膜する（ステップＡ９；図７（Ｂ）参照）。ここで、金属結晶核膜２２は、例えば、以下のようにして成膜することができる。まず、反応室（チャンバ）内を温度３００℃、圧力１０００Ｐａとし、原料ガスＷＦ６とＢ２Ｈ６をパージしながら交互にガスフローを４回ずつ繰り返してホウ素を含有するタングステンの結晶核膜を成膜する。これにより、金属結晶核膜２２となるタングステンの結晶核膜が成膜できる。なお、パージは、不活性ガスを流したり、高真空引きしてもよい。なお、ステップＡ９とステップＡ１０との間にソークアニールを行ってもよい。
【００３９】
次に、金属結晶核膜２２上に溝１６内が充填されるまで金属膜２３（例えば、タングステン）を成膜する（ステップＡ１０；図８（Ａ）参照）。ここで、金属膜２３は、例えば、以下のようにして成膜することができる。まず、金属結晶核膜２２を形成した反応室と同一の反応室（チャンバ）内で温度３９０℃、圧力１０６６６Ｐａとし、原料ガスＷＦ６とＨ２を用いてタングステン膜を成膜する。これにより、金属膜２３となるタングステン膜を成膜できる。
【００４０】
次に、保護絶縁膜１４をマスクとして、バリア膜２１、金属結晶核膜２２、及び、金属膜２３の積層膜の一部を、ドライエッチング等の方法でエッチバックして除去することにより、当該積層膜の上面が拡散領域１３の上面よりも低くなるように、当該積層膜を形成する（ステップＡ１１；図８（Ｂ）参照）。これにより、埋込ゲート電極２０Ａ、２０Ｂが形成される。これにより、埋め込みゲート型のトランジスタを形成することができる。
【００４１】
次に、埋込ゲート電極２０Ａ、２０Ｂ及びゲート絶縁膜１７を含む保護絶縁膜１４上に、溝１６内が充填されるまでキャップ絶縁膜２４（例えば、シリコン窒化膜）を成膜し、その後、保護絶縁膜１４をマスクとして、ＣＭＰによってキャップ絶縁膜２４を研磨除去する（ステップＡ１２；図９（Ａ）参照）。
【００４２】
次に、リソグラフィ及びドライエッチング技術を用いて、隣り合う埋込ゲート電極２０Ａ間の領域の拡散領域１３上に配された保護絶縁膜１４及びシリコン酸化膜１２を選択的に除去することにより、ビット線（図１の３０）と接続するためのコンタクトホール２６を形成する（ステップＡ１３；図９（Ｂ）参照）。
【００４３】
ここで、コンタクトホール２６は、隣り合う埋込ゲート電極２０Ａ間の領域の拡散領域１３に通じている。また、コンタクトホール２６は、例えば、図２に示すように、ワード線として設けられる埋込ゲート電極２０Ａと同一の方向（図２の縦方向）に延在するライン状の開口パターンとして形成する。また、コンタクトホール２６の開口パターンと活性領域１０ａとが交差する部分では、コンタクトホール２６から半導体基板１０が露出する。
【００４４】
次に、保護絶縁膜１４及びキャップ絶縁膜２４をマスクとして、コンタクトホール２６から露出した拡散領域（図９（Ｂ）の１３）を通じて半導体基板１０にリン等のｎ型の不純物を注入・拡散することにより、ビット線側の拡散領域２５（コンタクトホール２６から露出する拡散領域（図９（Ｂ）の１３）の領域が拡大したもの）を形成する（ステップＡ１４；図１０（Ａ）参照）。
【００４５】
ここで、拡散領域２５は、コンタクトホール２６から露出した拡散領域（図９（Ｂ）の１３）を通じて半導体基板１０に、２．０×１０１５／ｃｍ３の濃度のリンを、５ｋｅＶの加速エネルギーでイオン注入した後、７００℃以上かつ１１００℃以下で１０秒の熱処理を行うことにより形成することができる。
【００４６】
次に、拡散領域２５に接続されるビット線３０を形成する（ステップＡ１５；図１０（Ｂ）参照）。ここで、ビット線３０は、例えば、以下のようにして形成することができる。まず、拡散領域２５を含む保護絶縁膜１４及びキャップ絶縁膜２４上に、コンタクトホール２６内を充填したポリシリコン膜３１（リンが１×１０２０／ｃｍ３程度の濃度でドープされた膜厚８０ｎｍ程度のポリシリコン）を成膜する。その後、ポリシリコン膜３１の上に、窒化タングステン（ＷＮ、膜厚５ｎｍ程度）と、タングステン（Ｗ、膜厚７０ｎｍ程度）とを順次堆積させることにより、ＷＮ／Ｗ膜３２を形成する。その後、リソグラフィ及びドライエッチング技術を用いて、ＷＮ／Ｗ膜３２およびポリシリコン膜３１からなる積層膜をライン形状にパターニングする。これにより、ビット線３０を形成することができる。
【００４７】
次に、ビット線３０を含む保護絶縁膜１４及びキャップ絶縁膜２４上に保護絶縁膜３３（例えば、シリコン窒化膜、膜厚１０ｎｍ程度）を成膜する（ステップＡ１６；図１１（Ａ）参照）。
【００４８】
次に、保護絶縁膜３３上に層間絶縁膜３４を成膜する（ステップＡ１７；図１１（Ｂ）参照）。ここで、層間絶縁膜３４は、例えば、ＣＶＤ法を用いて、保護絶縁膜３３上を覆うように、Ｂ（ホウ素）及びＰ（リン）を含有するＳｉＯ２膜、即ち、ＢＰＳＧ（Boron Phosphor Silicate Glass）膜を４００ｎｍ程度の膜厚で堆積し、その後、７５０℃で３０分程度のリフロー処理を行うことにより成膜することができる。
【００４９】
次に、リソグラフィ技術を用いて、コンタクトホール３６形成用の開口部３５ａを有するレジスト３５を形成し、レジスト３５をマスクとして、異方性ドライエッチングによって、開口部３５ａから露出する層間絶縁膜３４、保護絶縁膜３３、保護絶縁膜（図１１（Ｂ）の１４）、及び、シリコン酸化膜（図１１（Ｂ）の１２）を順次エッチングすることにより、拡散領域１３に通ずるコンタクトホール３６を形成する（ステップＡ１８；図１２参照）。
【００５０】
次に、拡散領域１３上のコンタクトホール３６内を充填したコンタクトプラグ３７を形成する（ステップＡ１９；図１３参照）。ここで、コンタクトプラグ３７は、例えば、コンタクトプラグ３７内を含む層間絶縁膜３４上に、ＬＰ−ＣＶＤ法を用いて、リンを１×１０２０／ｃｍ３の濃度でドープしたポリシリコンを、コンタクトホール３６を埋め込むように厚さ８０ｎm程度で堆積させ、その後、層間絶縁膜３４が表れるまでＣＭＰ法によって当該ポリシリコンを研磨除去することにより形成することができる。
【００５１】
次に、コンタクトプラグ３７を含む層間絶縁膜３４の所定の位置に、コンタクトプラグ３７と接続されたコンタクトパッド４０を形成する（ステップＡ２０；図１４参照）。ここで、コンタクトパッド４０は、例えば、コンタクトプラグ３７を含む層間絶縁膜３４上に窒化タングステン（ＷＮ）及びタングステン（Ｗ）を順次堆積して積層膜を成膜し、その後、リソグラフィ及びドライエッチング技術を用いて、この積層膜をパターニングすることによって形成することができる。
【００５２】
次に、コンタクトパッド４０を含む層間絶縁膜３４上に、保護絶縁膜４１（例えば、シリコン窒化膜）を成膜し、その後、保護絶縁膜４１上に層間絶縁膜４２（例えば、シリコン酸化膜）を成膜する（ステップＡ２１；図１５参照）。
【００５３】
次に、層間絶縁膜４２及び保護絶縁膜４１に、コンタクトパッド４０に通ずるコンタクトホール４３を形成し、その後、コンタクトホール４３の壁面と、コンタクトパッド４０の上面とを覆う下部電極４４（例えば、窒化チタン）を形成する（ステップＡ２２；図１６参照）。これにより、下部電極４４の底面は、コンタクトパッド４０の上面と接続される。
【００５４】
次に、下部電極４４を含む層間絶縁膜４２の上に、容量絶縁膜４５を成膜し、その後、容量絶縁膜４５上に、コンタクトホール４３内を充填するように上部電極４６（例えば、窒化チタン）を成膜し、その後、リソグラフィ及びドライエッチング技術を用いて、上部電極４６及び容量絶縁膜４５をパターニングする（ステップＡ２３；図１７参照）。これにより、キャパシタ３を形成することができる。ここで、容量絶縁膜４５には、例えば、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）及びこれらの積層膜を用いることができる。
【００５５】
次に、上部電極４６及び容量絶縁膜４５を含む層間絶縁膜４２上に層間絶縁膜５０（例えば、シリコン酸化膜）を成膜し、その後、層間絶縁膜５０上の所定の位置に配線５１（例えば、アルミニウム、銅）を形成し、その後、配線５１を含む層間絶縁膜５０上に保護絶縁膜５２（例えば、シリコン酸化膜）を成膜する（ステップＡ２４；図１参照）。これにより、ＤＲＡＭのメモリセルを有する半導体装置１が完成する。
【００５６】
その後、メモリセルの周囲に形成された周辺回路（図示せず）のゲート電極（図示せず）を形成する際のアニールで温度７００〜１０００℃の熱付加がかかるが、Ｂ２Ｈ６で還元した抵抗の低い金属結晶核膜２２（タングステン）とホウ素の透過を抑制するバリア膜２１（ＴｉＳｉＮ）とを組み合わせたプロセスを適用することで、周辺回路のゲート電極形成時の半導体基板１０へのホウ素の拡散を抑制できる。
【００５７】
ここで、バリア膜２１に関してＴｉＳｉＮはＴｉＮと比べると抵抗が高くなるが、金属結晶核膜２２に関してＢ２Ｈ６で還元するとＳｉＨ４で還元するよりも抵抗を低くすることができるため、トータルで埋込ゲート電極２０Ａ、２０Ｂの抵抗値の上昇を防ぐことができる。なお、ＴｉＮの抵抗値は１５０Ω／１００ｎｍ２であり、ＴｉＳｉＮの抵抗値は１０００Ω／１００ｎｍ２である。また、Ｂ２Ｈ６で還元したタングステンのバルク抵抗は、ＳｉＨ４で還元したタングステンのバルク抵抗よりも約３０％低減でき、金属結晶核膜２２の成膜工程（ステップＡ９）と金属膜２３の成膜工程（ステップＡ１０）との間でソークアニールを行うことで、ＳｉＨ４で還元したタングステンのバルク抵抗よりも約５０％低減できる。なお、ホウ素を含有するＴｉＳｉＮの抵抗値は、ホウ素を含有しないＴｉＳｉＮの抵抗値よりも、程度は不明だが、低いものと推定される。
【００５８】
本実施形態によれば、Ｂ２Ｈ６で還元した抵抗の低い金属結晶核膜２２を形成した後の工程で熱付加がかかった場合でも、金属結晶核膜２２と半導体基板１０との間に、ホウ素の透過を抑制するバリア膜２１を有するので、金属結晶核膜２２中のホウ素をバリア膜２１内に留めることが可能となり（図１８参照）、半導体基板１０へのホウ素の拡散を抑制することができる。これにより、埋込ゲート型ＭＯＳトランジスタ２の電荷保持特性の劣化を抑制することができ、閾値電圧の変動を抑制することができる。
【００５９】
なお、本出願において図面参照符号を付している場合は、それらは、専ら理解を助けるためのものであり、図示の態様に限定することを意図するものではない。
【００６０】
（付記）
本発明の第１の視点においては、半導体装置において、溝が設けられた半導体基板と、前記溝の表面に沿って設けられたゲート絶縁膜と、前記溝内の前記ゲート絶縁膜の表面に沿って設けられるとともにホウ素の透過を抑制するバリア膜と、前記溝内の前記バリア膜の表面に沿って設けられるとともにホウ素を含有する金属結晶核膜と、前記金属結晶核膜上にて前記溝内に埋め込まれた金属膜と、を備えることを特徴とする。
【００６１】
本発明の前記半導体装置において、前記バリア膜は、少なくともホウ素の拡散のルートとなる結晶粒界が存在しないアモルファス状になった材料よりなることが好ましい。
【００６２】
本発明の前記半導体装置において、前記バリア膜は、ＴｉＳｉＮよりなることが好ましい。
【００６３】
本発明の前記半導体装置において、前記ＴｉＳｉＮ中に含有されるＳｉ濃度は、５ｗｔ％以上かつ３０ｗｔ％以下であることが好ましい。
【００６４】
本発明の前記半導体装置において、前記バリア膜の膜厚は、３ｎｍ以上かつ５ｎｍ以下であることが好ましい。
【００６５】
本発明の前記半導体装置において、前記金属結晶核膜は、ホウ素を含有するタングステンよりなる結晶核膜であることが好ましい。
【００６６】
本発明の前記半導体装置において、前記バリア膜中のホウ素濃度は、前記金属結晶核膜中のホウ素濃度よりも高いことが好ましい。
【００６７】
本発明の第２の視点においては、半導体装置の製造方法において、半導体基板に溝を形成する工程と、前記溝の表面に沿ってゲート絶縁膜を形成する工程と、前記溝内の前記ゲート絶縁膜の表面に沿って、ホウ素の透過を抑制するバリア膜を形成する工程と、前記溝内の前記バリア膜の表面に沿って、ホウ素を含有する金属結晶核膜を形成する工程と、前記金属結晶核膜上にて前記溝内に埋め込まれた金属膜を形成する工程と、を含むことを特徴とする。
【００６８】
本発明の前記半導体装置の製造方法において、前記バリア膜を形成する工程では、ＴｉＣｌ４とＮＨ３を用いてＴｉＮを成膜するステップと、ＮＨ３を用いて前記ＴｉＮ中のＣｌを抜くステップと、ＳｉＨ２Ｃｌ２を前記ＴｉＮに照射するステップと、ＮＨ３を用いて前記ＳｉＨ２Ｃｌ２が照射された前記ＴｉＮを窒化するステップと、を繰り返してＴｉＳｉＮよりなる前記バリア膜を形成することが好ましい。
【００６９】
本発明の前記半導体装置の製造方法において、前記金属結晶核膜を形成する工程では、ＷＦ６とＢ２Ｈ６をパージしながら交互にガスフローを繰り返してホウ素を含有するタングステンよりなる前記金属結晶核膜を形成することが好ましい。
【００７０】
なお、本発明の全開示（特許請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の全開示の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。また、本願に記載の数値及び数値範囲については、明記がなくともその任意の中間値、下位数値、及び、小範囲が記載されているものとみなされる。
【符号の説明】
【００７１】
１  半導体装置
２  埋込ゲート型ＭＯＳトランジスタ
３  キャパシタ
１０  半導体基板
１０ａ  活性領域
１１  素子分離領域
１２  シリコン酸化膜
１３  拡散領域（キャパシタ側）
１４  保護絶縁膜
１５  レジスト
１５ａ  開口部
１６  溝（トレンチ）
１７  ゲート絶縁膜
２０Ａ  埋込ゲート電極（ワード線用）
２０Ｂ  埋込ゲート電極（素子分離用）
２１  バリア膜（ＴｉＳｉＮ）
２２  金属結晶核膜（Ｗ；Ｂ含有）
２３  金属膜（Ｗ）
２４  キャップ絶縁膜
２５  拡散領域（ビット線側）
２６  コンタクトホール
３０  ビット線
３１  ポリシリコン膜
３２  ＷＮ／Ｗ膜
３３  保護絶縁膜
３４  層間絶縁膜
３５  レジスト
３５ａ  開口部
３６  コンタクトホール
３７  コンタクトプラグ
４０  コンタクトパッド
４１  保護絶縁膜
４２  層間絶縁膜
４３  コンタクトホール
４４  下部電極
４５  容量絶縁膜
４６  上部電極
５０  層間絶縁膜
５１  配線
５２  保護絶縁膜
【図１】
2015231025.tif 000003
【図２】
2015231025.tif 000004
【図３】
2015231025.tif 000005
【図４】
2015231025.tif 000006
【図５】
2015231025.tif 000007
【図６】
2015231025.tif 000008
【図７】
2015231025.tif 000009
【図８】
2015231025.tif 000010
【図９】
2015231025.tif 000011
【図１０】
2015231025.tif 000012
【図１１】
2015231025.tif 000013
【図１２】
2015231025.tif 000014
【図１３】
2015231025.tif 000015
【図１４】
2015231025.tif 000016
【図１５】
2015231025.tif 000017
【図１６】
2015231025.tif 000018
【図１７】
2015231025.tif 000019
【図１８】
2015231025.tif 000020