(57)【要約】【課題】本発明は、基板内蔵用積層セラミック電子部品及びその製造方法並びに積層セラミック電子部品内蔵型印刷回路基板に関する。【解決手段】本発明の一実施形態によると、誘電体層を含み、厚さ方向に相対する第１、第２主面及び長さ方向に相対する第１、第２端面を有するセラミック本体と、上記セラミック本体内において上記誘電体層上に形成され、上記第１端面に露出して第１リードを有する第１内部電極と、上記誘電体層を介して上記第１内部電極に対向配置され、上記第２端面に露出して第２リード部を有する第２内部電極と、上記セラミック本体の第１端面から第１、第２主面にまで延びて形成された第１外部電極と、上記セラミック本体の第２端面から第１、第２主面にまで延びて形成された第２外部電極と、上記第１外部電極及び第２外部電極の表面に形成されたシランコーティング層と、を含む基板内蔵用積層セラミック電子部品を提供することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
誘電体層を含み、厚さ方向に相対する第１主面、及び第２主面及び長さ方向に相対する第１端面、及び第２端面を有するセラミック本体と、
前記セラミック本体内において前記誘電体層上に形成され、前記第１端面に露出する第１内部電極と、
前記誘電体層を介して前記第１内部電極に対向配置され、前記第２端面に露出する第２内部電極と、
前記セラミック本体の前記第１端面から前記第１主面、及び前記第２主面にまで延びて形成された第１外部電極と、
前記セラミック本体の前記第２端面から前記第１主面、及び前記第２主面にまで延びて形成された第２外部電極と、
前記第１外部電極及び前記第２外部電極の表面に形成されたシランコーティング層と、を含む、積層セラミック電子部品。
【請求項２】
前記第１主面の面積をａ、前記第１外部電極及び前記第２外部電極が前記第１主面に延びた領域の面積の和をｂとするとき、ｂ／ａは０．５以上である、請求項１に記載の積層セラミック電子部品。
【請求項３】
前記第１外部電極は、第１電極層、及び前記第１電極層上に形成された第１金属層を含み、前記第２外部電極は、第２電極層、及び前記第２電極層上に形成された第２金属層を含む、請求項１または２に記載の積層セラミック電子部品。
【請求項４】
前記第１外部電極は、第１電極層、及び前記第１電極層上に形成された第１金属層を含み、前記第２外部電極は、第２電極層、及び前記第２電極層上に形成された第２金属層を含み、前記第１金属層及び前記第２金属層の厚さは５μｍ以上である、請求項１または２に記載の積層セラミック電子部品。
【請求項５】
前記セラミック本体の厚さは、２５０μｍ以下である、請求項１から４の何れか１項に記載の積層セラミック電子部品。
【請求項６】
前記シランコーティング層は、エポキシ基を有するシランを含む、請求項１から５の何れか１項に記載の積層セラミック電子部品。
【請求項７】
前記シランコーティング層は、アルコキシ基を有するシランを含む、請求項１から６の何れか１項に記載の積層セラミック電子部品。
【請求項８】
誘電体層及び内部電極を含むセラミック本体を設ける段階と、
前記内部電極と電気的に連結される外部電極を設ける段階と、
シラン溶液を用いて前記外部電極の表面にシランコーティング層を形成する段階と、を含む、積層セラミック電子部品の製造方法。
【請求項９】
前記シラン溶液に含まれたシランの濃度は、０．１ｗｔ％〜５ｗｔ％である、請求項８に記載の積層セラミック電子部品の製造方法。
【請求項１０】
前記シランコーティング層を形成する段階は、２０℃〜８０℃において行われる、請求項８または９に記載の積層セラミック電子部品の製造方法。
【請求項１１】
前記シランコーティング層を形成する段階は、前記外部電極を前記シラン溶液に２分〜３００分間入れて行われる、請求項８から１０の何れか１項に記載の積層セラミック電子部品の製造方法。
【請求項１２】
絶縁基板と、
前記絶縁基板に内蔵される、請求項１から７の何れか１項に記載の積層セラミック電子部品と、を含む、積層セラミック電子部品内蔵型印刷回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板内蔵用積層セラミック電子部品及びその製造方法並びに積層セラミック電子部品内蔵型印刷回路基板に関する。
【背景技術】
【０００２】
電子回路の高密度化及び高集積化に伴う印刷回路基板に実装される受動素子の実装空間の不足を解決すべく、基板に内蔵される部品、即ち、埋め込み素子（ｅｍｂｅｄｄｅｄ  ｄｅｖｉｃｅ）を具現するための取り組みが行われている。特に、容量性部品として用いられる積層セラミック電子部品を基板内部に内蔵する方案が多様に提示されている。
【０００３】
基板内に積層セラミック電子部品を内蔵する方案としては、基板材料そのものを積層セラミック電子部品用誘電体材料として使用し、銅配線などを積層セラミック電子部品用電極として使用する方法が挙げられる。また、基板内蔵用積層セラミック電子部品を具現するための他の方案としては、高誘電率の高分子シートまたは薄膜の誘電体を基板内部に形成して基板内蔵用積層セラミック電子部品を形成する方法や積層セラミック電子部品を基板内に内蔵する方法などが挙げられる。
【０００４】
一般に、積層セラミック電子部品は、セラミック材質で形成された複数個の誘電体層と、上記複数個の誘電体層の間に挿入された内部電極と、を備える。このような積層セラミック電子部品を基板内部に配置させることで、高い静電容量を有する基板内蔵用積層セラミック電子部品を具現することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】韓国公開特許第２００６−００９８７７１号公報
【特許文献２】韓国公開特許第２００６−０１３４２７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、基板内蔵用積層セラミック電子部品及びその製造方法並びに積層セラミック電子部品内蔵型印刷回路基板を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一実施形態によると、誘電体層を含み、厚さ方向に相対する第１、第２主面及び長さ方向に相対する第１、第２端面を有するセラミック本体と、上記セラミック本体内において上記誘電体層上に形成され、上記第１端面に露出する第１内部電極と、上記誘電体層を介して上記第１内部電極に対向配置され、上記第２端面に露出する第２内部電極と、上記セラミック本体の第１端面から第１、第２主面にまで延びて形成された第１外部電極と、上記セラミック本体の第２端面から第１、第２主面にまで延びて形成された第２外部電極と、上記第１外部電極及び第２外部電極の表面に形成されたシランコーティング層と、を含む基板内蔵用積層セラミック電子部品を提供することができる。
【０００８】
上記第１主面の面積をａ、上記第１外部電極及び第２外部電極が上記第１主面にまで延びて形成された領域の面積の和をｂとするとき、ｂ／ａは０．５以上であることができる。
【０００９】
上記第１外部電極は、第１電極層、及び上記第１電極層上に形成された第１金属層を含むことができ、上記第２外部電極は、第２電極層、及び上記第２電極層上に形成された第２金属層を含むことができる。
【００１０】
上記第１外部電極は、第１電極層、及び上記第１電極層上に形成された第１金属層を含むことができ、上記第２外部電極は、第２電極層、及び上記第２電極層上に形成された第２金属層を含むことができる。また、上記第１及び第２金属層の厚さは５μｍ以上であることができる。
【００１１】
上記セラミック本体の厚さは、２５０μｍ以下であることができる。
【００１２】
上記シランコーティング層は、エポキシ基を有するシランを含むことができる。
【００１３】
上記シランコーティング層は、アルコキシ基を有するシランを含むことができる。
【００１４】
本発明の他の一実施形態は、誘電体層及び内部電極を含むセラミック本体を設ける段階と、上記内部電極と電気的に連結される外部電極を設ける段階と、シラン溶液を用いて上記外部電極の表面にシランコーティング層を形成する段階と、を含む基板内蔵用積層セラミック電子部品の製造方法を提供することができる。
【００１５】
上記シラン溶液に含まれたシランの濃度は、０．１ｗｔ％〜５ｗｔ％であることができる。
【００１６】
上記シランコーティング層を形成する段階は、２０℃〜８０℃において行われることができる。
【００１７】
上記シランコーティング層を形成する段階は、上記外部電極を上記シラン溶液に２〜３００分間入れて行われることができる。
【００１８】
本発明のさらに他の一実施形態は、絶縁基板と、誘電体層を含み、厚さ方向に相対する第１、第２主面及び長さ方向に相対する第１、第２端面を有するセラミック本体、上記セラミック本体内において上記誘電体層上に形成され、上記第１端面に露出する第１内部電極、上記誘電体層を介して上記第１内部電極に対向配置され、上記第２端面に露出する第２内部電極、上記セラミック本体の第１端面から第１、第２主面にまで延びて形成された第１外部電極、上記セラミック本体の第２端面から第１、第２主面にまで延びて形成された第２外部電極、及び上記第１外部電極及び第２外部電極の表面に形成されたシランコーティング層を含み、上記絶縁基板に内蔵される積層セラミック電子部品と、を含む積層セラミック電子部品内蔵型印刷回路基板を提供することができる。
【００１９】
上記第１主面の面積をａ、上記第１外部電極及び第２外部電極が上記第１主面にまで延びて形成された領域の面積の和をｂとするとき、ｂ／ａは０．５以上であることができる。
【００２０】
上記シランコーティング層は、エポキシ基を有するシランを含むことができる。
【００２１】
上記シランコーティング層は、アルコキシ基を有するシランを含むことができる。
【発明の効果】
【００２２】
本発明の実施形態によると、積層セラミック電子部品と基板との剥離現象を改善できる接着特性が向上した基板内蔵用積層セラミック電子部品及びその製造方法並びに積層セラミック電子部品内蔵型印刷回路基板を提供することができるようになる。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施形態による基板内蔵用積層セラミック電子部品を概略的に示した斜視図である。
【図２】図１のＡ−Ａ'線に沿った断面図である。
【図３】図２のＰ領域の拡大図である。
【図４】本発明の一実施形態による基板内蔵用積層セラミック電子部品の製造方法を示した順序図である。
【図５】本発明の他の一実施形態による積層セラミック電子部品の内蔵型回路基板を示した断面図である。
【発明を実施するための形態】
【００２４】
図１は本発明の一実施形態による基板内蔵用積層セラミック電子部品を概略的に示した斜視図であり、図２は図１のＡ−Ａ'線に沿った断面図である。
【００２５】
図１及び図２を参照すると、本発明の一実施形態による積層セラミック電子部品は、誘電体層１１を含み、厚さ方向に相対する第１、第２主面及び長さ方向に相対する第１、第２端面を有するセラミック本体１０と、上記セラミック本体内において上記誘電体層上に形成され、上記第１端面に露出して第１リード部を有する第１内部電極２１と、上記誘電体層を介して上記第１内部電極に対向配置され、上記第２端面に露出して第２リード部を有する第２内部電極２２と、上記セラミック本体の第１端面から第１、第２主面にまで延びて形成された第１外部電極３１と、上記セラミック本体の第２端面から第１、第２主面にまで延びて形成された第２外部電極３２と、上記第１外部電極及び第２外部電極の表面に形成されたシランコーティング層４０と、を含むことができる。
【００２６】
本発明の一実施形態による積層セラミック電子部品は、絶縁基板に内蔵される形態で用いられる基板内蔵用積層セラミック電子部品であることができる。
【００２７】
以下では、本発明の一実施形態による基板内蔵用積層セラミック電子部品、特に、基板内蔵用積層セラミックキャパシタを例に挙げて説明するが、本発明はこれに限定されない。
【００２８】
本発明の一実施形態による積層セラミックキャパシタ１において、「長さ方向」は図１の「Ｌ」方向、「幅方向」は「Ｗ」方向、「厚さ方向」は「Ｔ」方向と定義する。ここで、「厚さ方向」は、誘電体層を積み上げる方向、即ち、「積層方向」と同一の概念で用いられることができる。
【００２９】
本発明の一実施形態において、セラミック本体１０の形状は、特に制限されないが、図面に示されているように、六面体状であることができる。
【００３０】
本発明の一実施形態において、セラミック本体１０は、厚さ方向に相対する第１、第２主面、幅方向に相対する第１、第２側面、及び長さ方向に相対する第１、第２端面を有することができる。また、上記第１及び第２主面は、上記セラミック本体１０の上面及び下面で示されることもできる。
【００３１】
上記セラミック本体１０の厚さは、２５０μｍ以下であることができる。
【００３２】
上記のように、セラミック本体１０の厚さを２５０μｍ以下にすると、基板内蔵用に適した積層セラミックキャパシタを製作することができる。
【００３３】
また、上記セラミック本体１０の厚さは、上記第１主面と第２主面の距離であることもできる。
【００３４】
本発明の一実施形態によると、上記誘電体層１１を形成する原料は、十分な静電容量が得られるものであれば、特に制限されない。例えば、チタン酸バリウム（ＢａＴｉＯ３）粉末であってもよい。
【００３５】
上記誘電体層１１を形成する材料としては、チタン酸バリウム（ＢａＴｉＯ３）などのパウダーに、本発明の目的に応じて多様なセラミック添加剤、有機溶剤、可塑剤、結合剤、分散剤などが添加されたものを用いることができる。
【００３６】
上記誘電体層１１の形成に用いられるセラミック粉末の平均粒径は、特に制限されず、本発明の目的を達成するために調節されることができる。例えば、４００ｎｍ以下に調節されることができる。
【００３７】
このようなセラミック本体１０は、キャパシタの容量形成に寄与する部分である活性層と、上下マージン部として活性層の上下部にそれぞれ形成された上部及び下部カバー層と、を含むことができる。
【００３８】
上記活性層は、誘電体層１１を介して複数の第１及び第２内部電極２１、２２を繰り返し積層して形成されることができる。
【００３９】
上記上部及び下部カバー層は、内部電極を含まないことを除いては、誘電体層１１と同一の材質及び構成を有することができる。
【００４０】
上記上部及び下部カバー層は、単一または二つ以上の誘電体層を活性層の上下面にそれぞれ上下方向に積層して形成することができ、基本的に物理的または化学的ストレスによる内部電極の損傷を防止する役割をすることができる。
【００４１】
例えば、外部電極上に銅（Ｃｕ）めっき層を別に形成する場合、めっき液の浸透によって内部電極が損傷される可能性があるが、上部及び下部カバー層の厚さを厚く形成することにより、上記めっき液の浸透による内部電極の損傷を防ぐことができる。
【００４２】
一方、上記第１及び第２内部電極２１、２２は、異なる極性を有する一対の電極であり、誘電体層１１上に所定の厚さで導電性金属を含む導電性ペーストを印刷して形成されることができる。
【００４３】
また、上記第１及び第２内部電極２１、２２は、誘電体層１１の積層方向に沿って両端面に交互に露出するように形成されることができ、その間に配置された誘電体層１１によって電気的に絶縁されることができる。
【００４４】
即ち、第１及び第２内部電極２１、２２は、セラミック本体１０の両端面に交互に露出する部分によって第１及び第２外部電極３１、３２とそれぞれ電気的に連結されることができる。
【００４５】
これにより、第１及び第２外部電極３１、３２に電圧が印加されると、対向する第１及び第２内部電極２１、２２の間に電荷が蓄積され、このとき、積層セラミックキャパシタの静電容量は第１及び第２内部電極２１、２２の重畳する領域の面積に比例するようになる。
【００４６】
また、上記第１及び第２内部電極２１、２２を形成する導電性ペーストに含まれる導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）またはこれらの合金であることができるが、本発明はこれに限定されない。
【００４７】
なお、上記導電性ペーストの印刷方法としては、スクリーン印刷法やグラビア印刷法などを用いることができるが、本発明はこれに限定されない。
【００４８】
本発明の一実施形態によると、上記セラミック本体１０の両側端部には第１及び第２外部電極３１、３２が形成されることができる。
【００４９】
上記第１外部電極は、上記セラミック本体の第１端面から第１、第２主面にまで延びて形成されることができ、上記第２外部電極は、上記セラミック本体の第２端面から第１、第２主面にまで延びて形成されることができる。
【００５０】
または、上記第１外部電極は、上記セラミック本体の第１端面から第１、第２主面及び第１、第２側面にまで延びて形成されることができ、上記第２外部電極は、第２端面から第１、第２主面及び第１、第２側面にまで延びて形成されることができる。
【００５１】
図３は図２のＰ領域の拡大図である。以下では、図３を参照して本発明の一実施形態による積層セラミックキャパシタの外部電極についてより詳細に説明する。
【００５２】
本発明の一実施形態によると、上記第１外部電極３１は、上記第１内部電極２１と電気的に連結される第１電極層３１ａと、上記第１電極層３１ａ上に形成される第１金属層３１ｂと、を含むことができる。また、上記第２外部電極３２は、上記第２内部電極２２と電気的に連結される第２電極層３２ａと、上記第２電極層３２ａ上に形成される第２金属層３２ｂと、を含むことができる。
【００５３】
上記第１及び第２電極層３１ａ、３２ａは、第１導電性金属及びガラスを含むことができる。
【００５４】
また、静電容量を形成するためには、上記第１及び第２外部電極３１、３２が上記セラミック本体１０の両端面に形成されることができ、上記第１及び第２外部電極３１、３２に含まれる上記第１及び第２電極層３１ａ、３２ａは上記第１及び第２内部電極２１、２２と電気的に連結されることができる。
【００５５】
上記第１及び第２電極層３１ａ、３２ａは、上記第１及び第２内部電極２１、２２と同一材質の導電性物質で形成されることができるが、これに制限されない。例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）及びこれらの合金からなる群より選択された一つ以上である導電性金属で形成されることができる。
【００５６】
上記第１及び第２電極層３１ａ、３２ａは、上記導電性金属粉末にガラスフリットを添加して設けられた導電性ペーストを塗布してから焼成することで形成されることができる。
【００５７】
本発明の一実施形態によると、上記第１及び第２外部電極３１、３２は、上記第１及び第２電極層３１ａ、３２ａ上に形成される第１及び第２金属層３１ｂ、３２ｂを含むことができる。
【００５８】
上記第１及び第２金属層３１ｂ、３２ｂは、銅（Ｃｕ）で形成されることができる。
【００５９】
一般に、積層セラミックキャパシタは、印刷回路基板上に実装されるため、外部電極の最外側にはニッケル／スズめっき層を形成する。
【００６０】
しかし、本発明の一実施形態による積層セラミックキャパシタは、印刷回路基板内蔵用であるため基板上に実装されず、上記積層セラミックキャパシタの上記第１外部電極３１及び第２外部電極３２と基板の回路とが銅（Ｃｕ）材質であるビア（ｖｉａ）を通じて電気的に連結される。
【００６１】
これにより、本発明の一実施形態によると、上記第１及び第２金属層３１ｂ、３２ｂは、上記基板内のビアの材質である銅（Ｃｕ）との電気的連結性がよい銅（Ｃｕ）からなることができる。
【００６２】
一方、上記第１電極層３１ａ及び第２電極層３２ａも、銅（Ｃｕ）を主成分とするが、ガラス（ｇｌａｓｓ）が含まれていることから、基板内のビア（ｖｉａ）形成に用いられるレーザー加工時に上記ガラスに含まれている成分が上記レーザーを吸収するため、ビアの加工深さを調節できないという問題がある。
【００６３】
上記のような理由から、基板内蔵用積層セラミック電子部品の上記第１及び第２金属層３１ｂ、３２ｂは、銅（Ｃｕ）からなる銅金属層であることができる。
【００６４】
上記第１及び第２金属層３１ｂ、３２ｂを形成する方法は、特に制限されないが、例えば、めっきによって形成されることができる。
【００６５】
したがって、焼成後の上記第１及び第２金属層３１ｂ、３２ｂは、銅（Ｃｕ）のみからなり、ガラスフリットを含まないことから、基板内のビア（ｖｉａ）形成に用いられるレーザー加工時に上記ガラスに含まれている成分が上記レーザーを吸収してビアの加工深さを調節できないという問題が発生しない。
【００６６】
本発明の一実施形態によると、上記第１及び第２金属層３１ｂ、３２ｂの厚さをｔｐとするとき、ｔｐ≧５μｍを満たすことができる。
【００６７】
上記第１及び第２金属層３１ｂ、３２ｂの厚さｔｐは、ｔｐ≧５μｍを満たすことができるが、これに制限されず、１５μｍ以下であることができる。
【００６８】
上記のように、第１及び第２金属層３１ｂ、３２ｂの厚さｔｐがｔｐ≧５μｍを満たし、１５μｍ以下になるように調節することにより、基板内のビア加工及び信頼性に優れた積層セラミックキャパシタを具現することができる。
【００６９】
第１及び第２金属層３１ｂ、３２ｂの厚さｔｐが５μｍ未満の場合は、後述の通り、積層セラミック電子部品を印刷回路基板へ内蔵するとき、導電性ビアホールの加工時にセラミック本体１０まで導電性ビアホールが連結される不良が発生するという問題点がある。
【００７０】
また、第１及び第２金属層３１ｂ、３２ｂの厚さｔｐが１５μｍを超過すると、第１及び第２金属層３１ｂ、３２ｂの応力によってセラミック本体１０にクラックが発生する可能性がある。
【００７１】
一方、本発明の一実施形態によると、上記第１外部電極３１及び第２外部電極３２の表面にシランコーティング層４０が形成されることができる。
【００７２】
また、本発明の一実施形態によると、上記シランコーティング層４０は、シラン（ｓｉｌａｎｅ）からなることができる。
【００７３】
上記シラン（ｓｉｌａｎｅ）は、水素化ケイ素（ＳｉｎＨ２ｎ＋２）、及び水素化ケイ素の水素原子が異なる作用基で置換された有機化合物を含むという意味で用いられることができる。ここで、上記ｎは１〜６であることができる。
【００７４】
基板内蔵用積層セラミックキャパシタの場合、樹脂組成物に積層セラミックキャパシタを埋め込ませた後、上記樹脂組成物を硬化させて基板に内蔵させることができる。
【００７５】
積層セラミックキャパシタが基板に内蔵された場合、キャパシタと基板は密着されなければならない。もし、積層セラミックキャパシタと基板が密着されずに積層セラミックキャパシタと基板との間に微細な空間が形成される剥離不良が発生すると、積層セラミックキャパシタの外部電極と導電性ビアが分離されたり、基板内部の配線間接続不良または短絡（ｓｈｏｒｔ）が発生する可能性がある。特に、主成分が金属である外部電極の場合、絶縁物質である基板との接着力が弱いため、外部電極の面積が増加すると、積層セラミックキャパシタと基板との間にデラミネーションが発生する剥離不良がさらに容易に発生するおそれがある。
【００７６】
しかし、本発明の一実施形態のように上記外部電極３１、３２の表面にシランコーティング層４０を形成する場合、積層セラミック電子部品と基板との接触性及び密着力を向上させて剥離不良の発生を減少させることができる。
【００７７】
本発明の一実施形態によると、上記シランは、エポキシ（ｅｐｏｘｙ）基を含むことができる。例えば、水素化ケイ素（ＳｉｎＨ２ｎ＋２）に含まれた水素のうち一つ以上の水素がエポキシ基で置換されたシランであることができる。
【００７８】
エポキシ基が含まれるシランでシランコーティング層を形成する場合、エポキシ系の基板と積層セラミック電子部品との結合力を向上させることができる。
【００７９】
本発明の一実施形態によると、上記シランは、アルコキシ（Ａｌｋｏｘｙ）基を含むことができる。例えば、水素化ケイ素（ＳｉｎＨ２ｎ＋２）に含まれた水素のうち一つ以上の水素がアルコキシ基で置換されたシランであることができる。
【００８０】
本発明の一実施形態によると、上記シランは、エポキシ基及びアルコキシ基を含むことができる。上記シランは、例えば、ＳｉＨ４に含まれた水素のうち一つの水素がエポキシ基で置換され、３つの水素がアルコキシ基で置換されることができる。
【００８１】
例えば、上記シランは、３−Ｇｌｙｃｉｄｏｘｙｐｒｏｐｙｌｔｒｉｅｔｈｏｘｙｓｉｌａｎｅ、３−Ｇｌｙｃｉｄｏｘｙｐｒｏｐｙｌｔｒｉｍｅｔｈｏｘｙｓｉｌａｎｅ及び［３−（Ｔｒｉｍｅｔｈｏｘｙｓｉｌｙｌ）ｐｒｏｐｙｌ］−ｅｔｈｙｌｅｎｅｄｉａｍｉｎｅのうち一つ以上であることができる。
【００８２】
本発明の一実施形態によると、上記シランコーティング層の厚さｔｓは、１００ｎｍ以下であることができる。より好ましくは、上記シランコーティング層の厚さは０．５ｎｍ〜２０ｎｍであることができる。
【００８３】
本発明の一実施形態によると、上記第１主面の面積をａ、上記第１外部電極及び第２外部電極が上記第１主面にまで延びて形成された領域の面積の和をｂとするとき、ｂ／ａは０．５以上であることができる。
【００８４】
換言すると、上記第１主面の面積をａ、上記第１主面において第１外部電極が形成されている領域の面積と第２外部電極が形成されている領域の面積の和をｂとするとき、ｂ／ａは０．５以上であることができる。
【００８５】
積層セラミックキャパシタの基板内蔵時にセラミック本体の第１及び第２主面に形成された外部電極と導電性ビアとの連結により、積層セラミックキャパシタと基板の配線パターンが電気的に連結されることができる。本発明の一実施形態によると、上記ｂ／ａが０．５以上になるように外部電極を形成することにより、積層セラミックキャパシタの基板内蔵時にビアと接触することができる外部電極の面積が十分に確保されて積層セラミックキャパシタの外部電極とビアとの接触性を向上させることができる。
【００８６】
即ち、積層セラミックキャパシタの外部電極がビアと電気的に連結されない接触不良の発生を減少させることができる。
【００８７】
また、ｂ／ａが０．５以上になるように外部電極３１、３２を形成する場合、外部電極と基板との接触面積が増加して外部電極に形成されたシランコーティング層４０による接着力向上の効果が増えるため、積層セラミックキャパシタと基板との間に発生する剥離不良をさらに改善させることができる。
【００８８】
また、本発明の一実施形態によると、第１及び第２外部電極は、セラミック本体の第１主面にまで延びて形成された分だけセラミック本体の第２主面、第１側面及び第２側面にまで延びて形成されることができる。この場合、セラミック本体の第１、第２主面及び第１、第２側面の面積をｃ、セラミック本体の第１、第２主面及び第１、第２側面において外部電極が形成された領域の面積をｄとするとき、ｄ／ｃ≧０．５であることができる。
【００８９】
以下では、本発明の一実施形態による積層セラミック電子部品の製造方法について説明するが、本発明はこれに限定されない。
【００９０】
図４は本発明の一実施形態による基板内蔵用積層セラミック電子部品の製造方法を示した順序図である。
【００９１】
図４に示されているように、本発明の一実施形態による積層セラミック電子部品の製造方法は、誘電体層及び内部電極を含むセラミック本体を設ける段階Ｓ１と、上記内部電極と電気的に連結される外部電極を設ける段階Ｓ２と、シラン溶液を用いて上記外部電極の表面にシランコーティング層を形成する段階Ｓ３と、を含むことができる。
【００９２】
本発明の一実施形態による基板内蔵用積層セラミック電子部品の製造方法について説明すると、まず、チタン酸バリウム（ＢａＴｉＯ３）などのパウダーを含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ  ｆｉｌｍ）上に塗布及び乾燥することで複数個のセラミックグリーンシートを設ける。これにより、誘電体層を形成することができる。
【００９３】
上記セラミックグリーンシートは、セラミック粉末、バインダー及び溶剤を混合してスラリーを製造し、上記スラリーをドクターブレード法で数μｍの厚さを有するシート（ｓｈｅｅｔ）状に製作して形成されることができる。
【００９４】
次に、ニッケル粒子の平均サイズが０．１〜０．２μｍであり、４０〜５０重量部のニッケル粉末を含む内部電極用導電性ペーストを設ける。
【００９５】
その後、上記グリーンシート上に上記内部電極用導電性ペーストをスクリーン印刷工法で塗布して内部電極を形成した後、４００〜５００層積層してセラミック本体１０を製作することができる。
【００９６】
本発明の一実施形態による積層セラミックキャパシタにおいて、上記第１及び第２内部電極２１、２２は、上記セラミック本体１０の両端面にそれぞれ露出するように形成されることができる。
【００９７】
続いて、上記セラミック本体１０の端部に第１導電性金属及びガラスを含む第１及び第２電極層を形成することができる。
【００９８】
上記第１導電性金属は、特に制限されないが、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）及びこれらの合金からなる群より選択された一つ以上であることができる。
【００９９】
上記ガラスは、特に制限されないが、一般的な積層セラミックキャパシタの外部電極の製作に用いられるガラスと同一組成の物質が使用されることができる。
【０１００】
上記第１及び第２電極層は、上記セラミック本体の端部に形成されることにより、上記第１及び第２内部電極とそれぞれ電気的に連結されることができ、上記セラミック本体の第１、第２主面にまで延びて形成されることができる。
【０１０１】
次いで、上記第１及び第２電極層上に第２導電性金属からなるめっき層を形成することができる。
【０１０２】
上記第２導電性金属は、特に制限されないが、連結性の向上のために導電性ビアと同一金属を用いることができ、例えば、銅（Ｃｕ）であることができる。
【０１０３】
上記めっき層は、第１及び第２金属層で形成されることができる。
【０１０４】
次に、上記第１及び第２外部電極の表面にシランコーティング層を形成することができる。例えば、上記第１及び第２外部電極の最外層が第１及び第２金属層である場合、上記金属層の表面にシランコーティング層が形成されることができる。
【０１０５】
上記シランコーティング層は、０．１ｗｔ％〜５ｗｔ％のシラン溶液を用いたコーティング工程によって形成されることができる。上記シラン溶液に含まれたシランは、エポキシ基を含むシランであることができる。例えば、３−Ｇｌｙｃｉｄｏｘｙｐｒｏｐｙｌｔｒｉｅｔｈｏｘｙｓｉｌａｎｅ、３−Ｇｌｙｃｉｄｏｘｙｐｒｏｐｙｌｔｒｉｍｅｔｈｏｘｙｓｉｌａｎｅ及び［３−（Ｔｒｉｍｅｔｈｏｘｙｓｉｌｙｌ）ｐｒｏｐｙｌ］−ｅｔｈｙｌｅｎｅｄｉａｍｉｎｅのうち一つ以上を含むことができる。
【０１０６】
上記シラン溶液の溶媒は、これに制限されないが、エタノール、メタノール及び純水のうち一つ以上を含むことができる。
【０１０７】
その後、２０℃〜８０℃のシラン溶液に２分から３００分間積層セラミックキャパシタの外部電極を入れて積層セラミックキャパシタの外部電極の表面にシランコーティング層を形成する。
【０１０８】
換言すると、シランコーティング層の形成時に用いられるシラン溶液のシラン濃度は０．１ｗｔ％〜５ｗｔ％、温度は２０℃〜８０℃、コーティング時間は２分から３００分であることが好ましい。
【０１０９】
シラン濃度が０．１ｗｔ％未満のシラン溶液を用いてシランコーティング層を形成する場合、シランコーティング層によって積層セラミックキャパシタの外部電極と基板との接着強度が増加する効果がわずかであるため剥離不良が発生する可能性がある。また、上記シラン濃度が５ｗｔ％を超過すると、複数の積層セラミックキャパシタの加工過程において積層セラミックキャパシタ同士がくっつく現象、即ち、チップくっつき不良が発生するおそれがある。
【０１１０】
シランコーティング層の形成時にシランコーティング温度が２０℃未満であるか、コーティング時間が２分未満の場合、外部電極と基板との接着強度が確保できないため剥離不良が発生する可能性がある。また、シランコーティング温度が８０℃を超過したり、コーティング時間が３００分を超過すると、チップくっつき不良が発生するおそれがある。
【０１１１】
本発明の一実施形態によると、シランコーティング層を形成した後、積層セラミックキャパシタを洗浄及び乾燥する段階をさらに含むことができる。
【０１１２】
その他、上述した本発明の一実施形態による基板内蔵用積層セラミック電子部品の特徴と同一の部分に対しては、ここでは省略する。
【０１１３】
以下では、実験例を挙げて本発明をより詳細に説明するが、本発明はこれに制限されない。
【０１１４】
実験例１）
【０１１５】
本実験例１では、本発明の一実施形態に基づいて基板内蔵用積層セラミック電子部品の外部電極にシランコーティング層を形成するとき、シランコーティング液の濃度、コーティング温度及びコーティング時間による積層セラミック電子部品と基板との接着強度及び積層セラミック電子部品間のチップくっつき不良を調べた。
【０１１６】
下記表１は、積層セラミックキャパシタの外部電極にシランコーティング層を形成するときにシラン溶液に含まれたシランの濃度を異ならせてシランコーティング層が形成された積層セラミックキャパシタに対し、積層セラミックキャパシタと基板との接着強度及び積層セラミックキャパシタ間のチップくっつき不良の発生率を調べた結果を示したものである。表１の実験例は、シランコーティング時間を２０分、コーティング温度を６０℃にして行われた。また、シラン溶液は、シランとしては３−Ｇｌｙｃｉｄｏｘｙｐｒｏｐｙｌｔｒｉｍｅｔｈｏｘｙｓｉｌａｎｅ、溶媒としては純水（Ｈ２Ｏ）を用いた。
【０１１７】
【表１】
2015106705.tif 000003
2015106705.tif 000004
◎：非常に良好
○：良好
×：不良
【０１１８】
上記表１に示されているように、シラン溶液内のシラン濃度が０．１ｗｔ％未満の場合、積層セラミック電子部品と基板との接着強度が確保できないため剥離不良が発生するという問題があり、シラン溶液内のシラン濃度が５ｗｔ％を超過すると、積層セラミック電子部品間のチップくっつき不良が発生するという問題があり得る。
【０１１９】
下記表２及び表３は、積層セラミックキャパシタの外部電極にシランコーティング層を形成するときにシランコーティング温度またはシランコーティング時間を異ならせてシランコーティング層が形成された積層セラミックキャパシタに対し、積層セラミックキャパシタと基板との接着強度及び積層セラミックキャパシタ間のチップくっつき不良の発生率を調べた結果を示したものである。
【０１２０】
下記表２の実験例で用いられたシラン溶液は、シランとして３−Ｇｌｙｃｉｄｏｘｙｐｒｏｐｙｌｔｒｉｍｅｔｈｏｘｙｓｉｌａｎｅ、溶媒として純水を含み、シラン溶液内のシラン濃度は２ｗｔ％、シランコーティング時間は２０分にした。また、実験は、積層セラミックキャパシタの外部電極にシランコーティング層を形成してから特性を評価する方式で行われた。
【０１２１】
【表２】
2015106705.tif 000005
◎：非常に良好
○：良好
×：不良
（サンプル５２及び５３は、チップくっつき不良過多につき接着強度を評価しない）
【０１２２】
下記表３の実験例で用いられたシラン溶液は、シランとして３−Ｇｌｙｃｉｄｏｘｙｐｒｏｐｙｌｔｒｉｍｅｔｈｏｘｙｓｉｌａｎｅ、溶媒として純水を含み、シラン溶液内のシラン濃度は２ｗｔ％、シランコーティング温度は６０℃にした。また、実験は、積層セラミックキャパシタの外部電極にシランコーティング層を形成してから特性を評価する方式で行われた。
【０１２３】
【表３】
2015106705.tif 000006
◎：非常に良好
○：良好
×：不良
（サンプル７１及び７２は、チップくっつき不良過多につき接着強度を評価しない）
【０１２４】
上記表２及び表３に示されているように、コーティング温度が２０℃未満であるか、またはコーティング時間が２分未満の場合、接着強度が確保できないため剥離不良が発生する可能性があり、コーティング温度が８０℃を超過したり、コーティング時間が３００分を超過すると、チップくっつき不良が発生するおそれがある。
【０１２５】
実験例２）
【０１２６】
本実験例２では、本発明の一実施形態に基づいて外部電極の表面にシランコーティング層が形成された基板内蔵用積層セラミックキャパシタのセラミック本体における外部電極が占める面積比による積層セラミックキャパシタと基板との接着力を評価し、その結果を下記表４に示した。
【０１２７】
具体的には、下記表４は、セラミック本体の第１、第２主面及び第１、第２側面の面積に対する第１、第２主面及び第１、第２側面に第１及び第２外部電極が形成された面積の比（以下、外部電極の面積比）による積層セラミックキャパシタと基板との接着力を調べて評価したデータである。
【０１２８】
表４の実験例では、第１及び第２外部電極がセラミック本体の第１、第２主面及び第１、第２側面に同一長さ及び面積を有するように延びているため、上記外部電極の面積比は、セラミック本体の第１主面の面積をａ、上記第１外部電極及び第２外部電極が上記第１主面に延びた領域の面積の和をｂとするとき、ｂ／ａとみなすことができる。
【０１２９】
【表４】
2015106705.tif 000007
○：良好
×：不良
【０１３０】
上記表４に示されているように、セラミック本体の第１、第２主面及び第１、第２側面における外部電極の面積比ｂ／ａが０．５未満の場合、外部電極に形成されたシランコーティング層による接着力向上の影響力がわずかであるため接着力が低く、剥離不良が発生するという問題があるが、セラミック本体の第１、第２主面及び第１、第２側面における外部電極の面積比ｂ／ａが０．５以上の場合、外部電極に形成されたシランコーティング層によって接着力が向上し、剥離不良の発生を減少させることができる。
【０１３１】
積層セラミック電子部品内蔵型印刷回路基板
【０１３２】
図５は本発明の他の一実施形態による積層セラミック電子部品の内蔵型回路基板を示した断面図である。
【０１３３】
図５を参照すると、本発明の一実施形態による積層セラミック電子部品の内蔵型印刷回路基板１００は、絶縁基板１１０と、誘電体層１１を含み、厚さ方向に相対する第１、第２主面及び長さ方向に相対する第１、第２端面を有するセラミック本体１０、上記セラミック本体内において上記誘電体層上に形成され、上記第１端面に露出する第１内部電極２１、上記誘電体層を介して上記第１内部電極に対向配置され、上記第２端面に露出する第２内部電極２２、上記セラミック本体の第１端面から第１、第２主面にまで延びて形成された第１外部電極３１、上記セラミック本体の第２端面から第１、第２主面にまで延びて形成された第２外部電極３２、及び上記第１外部電極及び第２外部電極の表面に形成されたシランコーティング層４０を含み、上記絶縁基板に内蔵される積層セラミック電子部品と、を含むことができる。
【０１３４】
上記絶縁基板１１０は、積層セラミックキャパシタを内蔵することができる絶縁層１２０が含まれた構造で形成され、必要に応じて、図５に示されているように、多様な形態の層間回路を構成する導電性パターン１３０及び導電性ビア１４０を含むことができる。このような絶縁基板１１０は、内部に積層セラミック電子部品を含む印刷回路基板１００であることができる。
【０１３５】
上記積層セラミック電子部品は、印刷回路基板１００に挿入された後、印刷回路基板１００の熱処理などのような後工程において多様な過酷な環境を同様に経験する。
【０１３６】
特に、熱処理工程における印刷回路基板１００の収縮及び膨張は、印刷回路基板１００の内部に挿入された積層セラミック電子部品に直接伝達されて積層セラミック電子部品と印刷回路基板１００との接着面にストレスを加える。
【０１３７】
積層セラミック電子部品と印刷回路基板１００との接着面に印加されたストレスが接着強度より高い場合、接着面が剥離する剥離不良が発生する。
【０１３８】
しかし、本発明の一実施形態によると、外部電極上に形成されたシランコーティング層により、積層セラミック電子部品と印刷回路基板との接着力が強くなって剥離不良の発生を減少させることができるようになる。
【０１３９】
その他の特徴は、上述した本発明の一実施形態による積層セラミック電子部品内蔵型印刷回路基板の特徴と同一であるため、ここでは省略する。
【０１４０】
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有するものには明らかである。
【符号の説明】
【０１４１】
１  積層セラミックキャパシタ
１０  セラミック本体
１１  誘電体層
２１、２２  第１及び第２内部電極
３１、３２  第１及び第２外部電極
３１ａ、３２ａ  第１、第２電極層
３１ｂ、３２ｂ  第１、第２金属層
４０  シランコーティング層
１００  印刷回路基板
１１０  絶縁基板
１２０  絶縁層
１３０  導電性パターン
１４０  導電性ビア
【図１】
2015106705.tif 000008
【図２】
2015106705.tif 000009
【図３】
2015106705.tif 000010
【図４】
2015106705.tif 000011
【図５】
2015106705.tif 000012