(57)【要約】【課題】電源の電圧の変化に起因する比較器の遅延によるクロックの周波数の変化を抑制することができない。【解決手段】発振回路は、第１容量素子及び第２容量素子と、前記第１容量素子及び前記第２容量素子に交互に電荷をチャージするチャージ切替部と、前記第１容量素子及び前記第２容量素子の電荷に応じた電圧を交互に出力する出力切替部と、前記出力切替部からの電圧と基準電圧とを比較する比較器と、を備え、前記出力切替部は、前記第１容量素子の電荷に応じた電圧を出力する第１導電型及び第２導電型の第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタと、前記第２容量素子の電荷に応じた電圧を出力し、バルク端子に電源電圧に応じた電圧が印加される前記第１導電型の第３ＭＯＳトランジスタと、を有する。【選択図】図１
2015106809.tif 000002
【特許請求の範囲】
【請求項１】
第１容量素子及び第２容量素子と、
前記第１容量素子及び前記第２容量素子に交互に電荷をチャージするチャージ切替部と、
前記第１容量素子及び前記第２容量素子の電荷に応じた電圧を交互に出力する出力切替部と、
前記出力切替部からの電圧と基準電圧とを比較する比較器と、
を備え、
前記出力切替部は、
前記第１容量素子の電荷に応じた電圧を出力する第１導電型及び第２導電型の第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタと、
前記第２容量素子の電荷に応じた電圧を出力し、バルク端子に電源電圧に応じた電圧が印加される前記第１導電型の第３ＭＯＳトランジスタと、
を有する発振回路。
【請求項２】
前記比較器からの出力に基づき前記チャージ切替部及び前記出力切替部を制御する制御部を更に備えることを特徴とする請求項１に記載の発振回路。
【請求項３】
前記チャージ切替部は、前記第１容量素子に並列接続された第１スイッチと、前記第２容量素子に並列接続された第２スイッチとを有し、
前記制御部は、前記第１スイッチ及び前記第２スイッチの一方をオンにして他方をオフにすることにより、前記第１容量素子及び前記第２容量素子を交互にチャージさせる
請求項２に記載の発振回路。
【請求項４】
前記制御部は、前記第１スイッチ及び前記第２スイッチの一方をオンからオフに切り替えるタイミングに対して、他方をオフからオンに切り替えるタイミングを遅延させる
請求項３に記載の発振回路。
【請求項５】
前記制御部は、前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタと、前記第３ＭＯＳトランジスタとのうち、一方をオンにして他方をオフにすることにより、前記第１容量素子及び前記第２容量素子の電荷に応じた電圧を交互に出力させる
請求項２から４のいずれか１項に記載の発振回路。
【請求項６】
前記制御部は、前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタと、前記第３ＭＯＳトランジスタとのうち、一方をオンからオフに切り替えるタイミングに対して、他方をオフからオンに切り替えるタイミングを遅延させる
請求項４に記載の発振回路。
【請求項７】
前記比較器への入力をリセットするリセット部を更に備える
請求項２から６のいずれか１項に記載の発振回路。
【請求項８】
前記制御部は、遅延させるタイミングに合わせて前記比較器の入力を前記リセット部にリセットさせる
請求項７に記載の発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振回路に関する。
【背景技術】
【０００２】
クロックを出力する発振回路が知られている（例えば、特許文献１参照）。
特許文献１  特開２０１３−１２８２６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
しかしながら、上述の発振回路の技術では、電源電圧の変化に起因する比較器の遅延による出力クロック信号の周波数の変化を抑制することができないといった課題がある。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、第１容量素子及び第２容量素子と、前記第１容量素子及び前記第２容量素子に交互に電荷をチャージするチャージ切替部と、前記第１容量素子及び前記第２容量素子の電荷に応じた電圧を交互に出力する出力切替部と、前記出力切替部からの電圧と基準電圧とを比較する比較器と、を備え、前記出力切替部は、前記第１容量素子の電荷に応じた電圧を出力する第１導電型及び第２導電型の第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタと、前記第２容量素子の電荷に応じた電圧を出力し、バルク端子に電源電圧に応じた電圧が印加される前記第１導電型の第３ＭＯＳトランジスタと、を有する発振回路を提供する。
【０００５】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００６】
【図１】実施形態による発振回路１０の全体構成図である。
【図２】比較形態による発振回路１００の全体構成図である。
【図３】電源電圧ＶＤＤが低電圧の場合における比較形態による発振回路１００のタイミングチャートである。
【図４】電源電圧ＶＤＤが高電圧の場合における比較形態による発振回路１００のタイミングチャートである。
【図５】電源電圧ＶＤＤが低電圧の場合における実施形態による発振回路１０のタイミングチャートである。
【図６】電源電圧ＶＤＤが高電圧の場合における実施形態による発振回路１０のタイミングチャートである。
【発明を実施するための形態】
【０００７】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【０００８】
図１は、実施形態による発振回路１０の全体構成図である。発振回路１０は、出力するクロック信号の周波数の電源電圧依存性を低減する。発振回路１０は、容量素子へのチャージ及び放電を繰り返すことにより周期的な電気信号をクロック信号として発生させる弛張型である。
【０００９】
発振回路１０は、定電流源１２と、カレントミラー部１４と、第１容量素子１６と、第２容量素子１８と、第１スイッチの一例である第１チャージ切替部２０と、第２スイッチの一例である第２チャージ切替部２２と、出力切替部２４と、比較器２６と、リセット部２８と、出力部３０と、制御部３２と備える。
【００１０】
定電流源１２は、電源電圧ＶＤＤ及びカレントミラー部１４と、接地電位ＧＮＤとの間に接続されている。定電流源１２は、電源電圧ＶＤＤから接地電位ＧＮＤとの間で、カレントミラー部１４の参照電流となる定電流Ｉｄを供給する。
【００１１】
カレントミラー部１４は、電源電圧ＶＤＤと、定電流源１２、第１容量素子１６及び第２容量素子１８との間に接続されている。カレントミラー部１４は、第１トランジスタ４０と、第２トランジスタ４２と、第３トランジスタ４４とを有する。第１トランジスタ４０、第２トランジスタ４２、及び、第３トランジスタ４４は、一例として、ｐＭＯＳトランジスタである。第１トランジスタ４０、第２トランジスタ４２、及び、第３トランジスタ４４のゲートは、互いに接続されている。
【００１２】
第１トランジスタ４０のソース及びドレインは、電源電圧ＶＤＤと、定電流源１２との間で接続されている。第１トランジスタ４０は、電源電圧ＶＤＤと定電流源１２との間に定電流Ｉｄが流れるようにゲート電圧を調整する。
【００１３】
第２トランジスタ４２のソース及びドレインは、電源電圧ＶＤＤと、第１容量素子１６との間に接続されている。第２トランジスタ４２は、第１トランジスタ４０と並列接続されている。第２トランジスタ４２は、第１トランジスタ４０と同じゲート電圧を受け取ることにより、定電流源１２を流れる定電流Ｉｄと同じ電流を流すカレントミラーとして動作する。これにより、第２トランジスタ４２は、定電流源１２に流れる定電流Ｉｄを第１容量素子１６へと供給する。
【００１４】
第３トランジスタ４４のソース及びドレインは、電源電圧ＶＤＤと、第２容量素子１８との間に接続されている。第３トランジスタ４４は、第１トランジスタ４０及び第２トランジスタ４２と並列接続されている。第３トランジスタ４４は、第１トランジスタ４０及び第２トランジスタ４２と同じゲート電圧を受け取ることにより、定電流源１２を流れる定電流Ｉｄと同じ電流を流すカレントミラーとして動作する。これにより、第３トランジスタ４４は、定電流源１２に流れる定電流Ｉｄを第２容量素子１８へと供給する。
【００１５】
第１容量素子１６は、第２トランジスタ４２と接地電位ＧＮＤとの間に接続されている。第１容量素子１６は、第２トランジスタ４２を介して電源電圧ＶＤＤから供給される定電流Ｉｄによって電荷をチャージする。
【００１６】
第２容量素子１８は、第３トランジスタ４４と接地電位ＧＮＤとの間に接続されている。第２容量素子１８は、第３トランジスタ４４を介して電源電圧ＶＤＤから供給される定電流Ｉｄによって電荷をチャージする。
【００１７】
第１チャージ切替部２０は、一例として、ｎＭＯＳトランジスタである。第１チャージ切替部２０のソース及びドレインは、第１容量素子１６の両電極と接続されることにより、第１容量素子１６と並列接続されている。第１チャージ切替部２０のゲートには制御部３２から第１制御信号ｐｈ１が入力される。オン状態の第１チャージ切替部２０は、第１容量素子１６の両電極を接地電位ＧＮＤと接続する。これにより、第１チャージ切替部２０は、第１容量素子１６の電荷を放電させる。オフ状態の第１チャージ切替部２０は、第１容量素子１６の一方の電極を接地電位ＧＮＤから遮断する。これにより、第１チャージ切替部２０は、定電流Ｉｄによって、第２容量素子１８に電荷をチャージさせる。
【００１８】
第２チャージ切替部２２は、一例として、ｎＭＯＳトランジスタである。第２チャージ切替部２２のソース及びドレインは、第２容量素子１８の両電極と接続されることにより、第２容量素子１８と並列接続されている。第２チャージ切替部２２のゲートには制御部３２から第２制御信号ｐｈ２が入力される。オン状態の第２チャージ切替部２２は、第２容量素子１８の両電極を接地電位ＧＮＤと接続する。これにより、第２チャージ切替部２２は、第２容量素子１８の電荷を放電させる。オフ状態の第２チャージ切替部２２は、第２容量素子１８の一方の電極を接地電位から遮断する。これにより、第２チャージ切替部２２は、定電流Ｉｄによって、第２容量素子１８に電荷をチャージさせる。
【００１９】
ここで、第１チャージ切替部２０及び第２チャージ切替部２２は、制御部３２によって、いずれか一方がオン状態となる。これにより、第１チャージ切替部２０及び第２チャージ切替部２２は、第１容量素子１６及び第２容量素子１８に交互に電荷をチャージするチャージ切替部として機能する。
【００２０】
出力切替部２４は、第１容量素子１６及び第２容量素子１８と、比較器２６との間に接続されている。出力切替部２４は、第１ＭＯＳトランジスタ４６と、第２ＭＯＳトランジスタ４８と、第３ＭＯＳトランジスタ５０とを有する。
【００２１】
第１ＭＯＳトランジスタ４６は、第１導電型の一例であるｐ型のｐＭＯＳトランジスタである。第１ＭＯＳトランジスタ４６のソース及びドレインは、第２トランジスタ４２のドレイン及び第１容量素子１６の一端と、比較器２６の入力端子との間に接続されている。これにより、第１ＭＯＳトランジスタ４６は、第１容量素子１６の電荷に応じた電圧を比較器２６へと出力する。第１ＭＯＳトランジスタ４６のゲートには、第１制御信号ｐｈ１が入力される。従って、第１ＭＯＳトランジスタ４６は、第１制御信号ｐｈ１によってオン・オフが切り替えられる。具体的には、第１ＭＯＳトランジスタ４６は、第１制御信号ｐｈ１がＨの場合、オフ状態となる。第１ＭＯＳトランジスタ４６は、第１制御信号ｐｈ１がＬの場合、オン状態となる。
【００２２】
第２ＭＯＳトランジスタ４８は、第２導電型の一例であるｎ型のｎＭＯＳトランジスタである。尚、第１導電型及び第２導電型は、それぞれｎ型及びｐ型であってもよい。第２ＭＯＳトランジスタ４８のソース及びドレインは、第２トランジスタ４２のドレイン及び第１容量素子１６の一端と、比較器２６の入力端子との間に接続されている。即ち、第１ＭＯＳトランジスタ４６及び第２ＭＯＳトランジスタ４８は、並列接続されている。これにより、第２ＭＯＳトランジスタ４８は、第１容量素子１６の電荷に応じた電圧を比較器２６へと出力する。第２ＭＯＳトランジスタ４８のゲートには、第２制御信号ｐｈ２が入力される。従って、第２ＭＯＳトランジスタ４８は、第２制御信号ｐｈ２によってオン・オフが切り替えられる。具体的には、第２ＭＯＳトランジスタ４８は、第２制御信号ｐｈ２がＨの場合、オン状態となる。第２ＭＯＳトランジスタ４８は、第２制御信号ｐｈ２がＬの場合、オフ状態となる。
【００２３】
第３ＭＯＳトランジスタ５０は、一例として、ｐＭＯＳトランジスタである。第３ＭＯＳトランジスタ５０は、ソース、ドレイン、ゲート及びバルク端子を有する４端子型である。第３ＭＯＳトランジスタ５０のソース及びドレインは、第３トランジスタ４４のドレイン及び第２容量素子１８の一端と、比較器２６の入力端子との間に接続されている。これにより、第３ＭＯＳトランジスタ５０は、第２容量素子１８の電荷に応じた電圧を比較器２６へと出力する。第３ＭＯＳトランジスタ５０のゲートは、第２ＭＯＳトランジスタ４８のゲートと接続されている。第３ＭＯＳトランジスタ５０のゲートには、第２制御信号ｐｈ２が入力される。従って、第３ＭＯＳトランジスタ５０は、第２制御信号ｐｈ２によってオン・オフが切り替えられる。具体的には、第３ＭＯＳトランジスタ５０は、第２制御信号ｐｈ２がＨの場合、オン状態となる。第３ＭＯＳトランジスタ５０は、第２制御信号ｐｈ２がＬの場合、オフ状態となる。
【００２４】
第３ＭＯＳトランジスタ５０のバルク端子は、電源電圧ＶＤＤと接続されている。従って、第３ＭＯＳトランジスタ５０のバルク端子には、電源電圧ＶＤＤが印加される。尚、第３ＭＯＳトランジスタ５０のバルク端子には、電源電圧ＶＤＤではなく、電源電圧に応じた電圧、例えば、電源電圧ＶＤＤに重みづけされた電圧を印加してもよい。これにより、第３ＭＯＳトランジスタ５０のオン用閾値電圧Ｖｔｈは、電源電圧ＶＤＤに応じて、変化する。具体的には、第３ＭＯＳトランジスタ５０のオン用閾値電圧Ｖｔｈは、電源電圧ＶＤＤが高くなるにつれて、高くなる。
【００２５】
出力切替部２４では、第１ＭＯＳトランジスタ４６及び第２ＭＯＳトランジスタ４８がオン状態の場合、第３ＭＯＳトランジスタ５０はオフ状態となる。この場合、第１容量素子１６にチャージされた電荷に応じた電圧が、比較器２６の入力端子に入力される。一方、第３ＭＯＳトランジスタ５０がオン状態の場合、第１ＭＯＳトランジスタ４６及び第２ＭＯＳトランジスタ４８はオフ状態となる。この場合、第２容量素子１８にチャージされた電荷に応じた電圧が、比較器２６の入力端子に入力される。換言すれば、出力切替部２４は、第１容量素子１６及び第２容量素子１８にチャージされた電荷に応じた電圧を比較器２６へ交互に出力する。
【００２６】
比較器２６は、出力切替部２４と、参照電圧Ｖｒｅｆとに接続されている。比較器２６は、第１容量素子１６及び第２容量素子１８にチャージされた電荷に応じた電圧を比較対象電圧ｉｎｎとして出力切替部２４から取得する。参照電圧Ｖｒｅｆの一例は、シリコンのバンドギャップ電圧の約１．２５Ｖである。比較器２６は、比較対象電圧ｉｎｎと、参照電圧Ｖｒｅｆとを比較して、比較の結果である比較結果Ｃｍｐｏｕｔを出力する。具体的には、比較器２６は、比較対象電圧ｉｎｎが参照電圧Ｖｒｅｆ以上と判定すると、比較結果ＣｍｐｏｕｔとしてＬを出力する。一方、比較器２６は、比較対象電圧ｉｎｎが参照電圧Ｖｒｅｆ未満と判定すると、比較結果ＣｍｐｏｕｔとしてＨを出力する。
【００２７】
リセット部２８は、比較器２６の入力端子と、接地電位ＧＮＤとの間に接続されている。リセット部２８は、比較器２６への入力をリセットする。例えば、リセット部２８は、第１容量素子１６のチャージと第２容量素子１８のチャージの切り替えのタイミングで比較器２６の接地電位ＧＮＤに接続することにより、比較器２６への入力をリセットする。リセット部２８は、一例として、ＮＯＲ回路５２と、リセット用ＭＯＳトランジスタ５４とを有する。ＮＯＲ回路５２には、制御部３２から第１制御信号ｐｈ１及び第２制御信号ｐｈ２が入力される。リセット用ＭＯＳトランジスタ５４は、一例として、ｎＭＯＳトランジスタである。リセット用ＭＯＳトランジスタ５４のソース及びドレインは、比較器２６の入力端子と、接地電位ＧＮＤとの間に接続されている。リセット用ＭＯＳトランジスタ５４のゲートには、ＮＯＲ回路５２の出力が入力される。従って、リセット用ＭＯＳトランジスタ５４のゲートには、第１制御信号ｐｈ１及び第２制御信号ｐｈ２の両方がＬになるタイミングで、ＮＯＲ回路５２からＨが入力される。これにより、リセット用ＭＯＳトランジスタ５４は、比較器２６の入力と接地電位ＧＮＤとを接続して、リセットする。
【００２８】
出力部３０は、比較器２６の出力端と接続されている。出力部３０は、比較器２６から比較結果Ｃｍｐｏｕｔを取得する。出力部３０は、比較結果Ｃｍｐｏｕｔに応じて、出力クロック信号Ｃｌｋｏｕｔを出力する。ここで、出力部３０は、一例として、Ｄ型フリップフロップである。出力部３０のＣＫ入力端子には、比較器２６の出力端子が接続されて、比較結果Ｃｍｐｏｕｔが入力される。ＱＢ出力端子（Ｑ出力端子の反転端子）とＤ入力端子とが互いに接続されている。これにより、出力部３０は、ＣＫ入力端子に入力された比較結果Ｃｍｐｏｕｔの２倍の周波数の出力クロック信号ＣｌｋｏｕｔをＱ出力端子から出力する。これにより、出力部３０は、分周器として機能する。
【００２９】
制御部３２は、比較器２６の出力端子と接続されている。制御部３２には、比較器２６の比較結果Ｃｍｐｏｕｔが入力される。制御部３２は、比較器２６の比較結果Ｃｍｐｏｕｔに基づいて、第１制御信号ｐｈ１及び第２制御信号ｐｈ２を出力する。具体的には、制御部３２は、比較器２６の比較結果ＣｍｐｏｕｔがＬからＨに切り替わると、第１制御信号ｐｈ１をＬからＨに切り替えとして、第２制御信号ｐｈ２をＨからＬに切り替える。制御部３２は、比較器２６の出力がＨからＬに切り替わると、第１制御信号ｐｈ１をＨからＬに切り替え、第２制御信号ｐｈ２をＬからＨに切り替える。
【００３０】
これにより、制御部３２は、比較結果Ｃｍｐｏｕｔに基づいて、第１チャージ切替部２０及び第２チャージ切替部２２と、出力切替部２４とを制御する。制御部３２は、第１チャージ切替部２０及び第２チャージ切替部２２の一方をオンにして他方をオフにすることにより、第１容量素子１６及び第２容量素子１８を交互にチャージさせる。また、制御部３２は、第１ＭＯＳトランジスタ４６及び第２ＭＯＳトランジスタ４８と、第３ＭＯＳトランジスタ５０との一方をオンにして他方をオフにすることにより、第１容量素子１６及び第２容量素子１８の電荷に応じた電圧を交互に出力させる。
【００３１】
但し、制御部３２は、ＨからＬに切り替える場合にタイミングに対して、ＬからＨに切り替えるタイミングを遅延させる。具体的には、制御部３２は、比較器２６の出力がＬからＨに変化すると、第１制御信号ｐｈ１をＨからＬに切り替えるタイミングに対して、第２制御信号ｐｈ２をＬからＨに切り替えるタイミングをリセット時間Ｒｔだけ遅延させる。また、制御部３２は、比較器２６の出力がＨからＬに変化すると、第２制御信号ｐｈ２をＨからＬに切り替えるタイミングに対して、第１制御信号ｐｈ１をＬからＨに切り替えるタイミングをリセット時間Ｒｔだけ遅延させる。これにより、制御部３２は、制御信号を切り替えるときに、第１制御信号ｐｈ１及び第２制御信号ｐｈ２をともにＬとする。
【００３２】
この結果、制御部３２は、第１ＭＯＳトランジスタ４６及び第２ＭＯＳトランジスタ４８と、第３ＭＯＳトランジスタ５０とのうち、一方をオンからオフに切り替えるタイミングに対して、他方をオフからオンに切り替えるタイミングを遅延させる。また、制御部３２は、第１チャージ切替部２０及び第２チャージ切替部２２の一方をオンからオフに切り替えるタイミングに対して、他方をオフからオンに切り替えるタイミングを遅延させる。更に、制御部３２は、遅延させるタイミングに合わせて比較器２６の入力をリセット部２８にリセットさせる。
【００３３】
次に、上述した実施形態と比較するための比較形態について説明する。
【００３４】
図２は、比較形態による発振回路１００の全体構成図である。比較形態による発振回路１００は、実施形態による発振回路１０に対して、出力切替部１２４が異なる。
【００３５】
発振回路１００の出力切替部１２４は、第１ＭＯＳトランジスタ４６と、第２ＭＯＳトランジスタ４８と、第３ＭＯＳトランジスタ５０と、第４ＭＯＳトランジスタ５６とを有する。
【００３６】
第３ＭＯＳトランジスタ５０は、ｐＭＯＳトランジスタである。第３ＭＯＳトランジスタ５０は、ソース、ドレイン、及び、ゲート端子のみの３端子型である。第４ＭＯＳトランジスタ５６は、ｎＭＯＳトランジスタである。第４ＭＯＳトランジスタ５６は、３端子型である。
【００３７】
次に、比較形態の発振回路１００の動作を説明する。
【００３８】
図３は、電源電圧ＶＤＤが低電圧の場合における比較形態による発振回路１００のタイミングチャートである。図４は、電源電圧ＶＤＤが高電圧の場合における比較形態による発振回路１００のタイミングチャートである。
【００３９】
図３及び図４において、最上段は、比較器２６の入力する比較対象電圧ｉｎｎを示す。換言すれば、最上段は、出力切替部１２４が出力する信号である。上から２段目は、制御部３２が出力する第１制御信号ｐｈ１である。上から３段目は、制御部３２が出力する第２制御信号ｐｈ２である。最下段は、出力部３０が出力する出力クロック信号Ｃｌｋｏｕｔである。
【００４０】
図３に示すように、カレントミラー部１４が、定電流源１２に流れる定電流Ｉｄと同じ定電流Ｉｄを第１容量素子１６及び第２容量素子１８へと供給する。初期状態では、制御部３２は、第１制御信号ｐｈ１をＨとして、第２制御信号ｐｈ２をＬとして出力する。これにより、出力部３０では、第１ＭＯＳトランジスタ４６及び第２ＭＯＳトランジスタ４８がオフ状態となり、第３ＭＯＳトランジスタ５０及び第４ＭＯＳトランジスタ５６がオン状態となる。
【００４１】
従って、比較器２６に入力する比較対象電圧ｉｎｎは、第２容量素子１８の電圧となる。また、第１制御信号ｐｈ１がＨなので、第１チャージ切替部２０がオン状態となり、第１容量素子１６は放電状態となる。一方、第２制御信号ｐｈ２はＬなので、第２チャージ切替部２２はオフ状態となり、第２容量素子１８は電荷を徐々にチャージする。これにより、比較対象電圧ｉｎｎとなる第２容量素子１８の電圧が徐々に上昇する。
【００４２】
この後、比較器２６は、比較対象電圧ｉｎｎが参照電圧Ｖｒｅｆ以上となったと判定すると（時刻Ｔ１１参照）、出力している比較結果ＣｍｐｏｕｔをＨからＬへと切り替える。ここで、比較器２６は、判定に遅延時間Ｄｔ１を要する。従って、比較器２６が出力する比較結果Ｃｍｐｏｕｔは、比較対象電圧ｉｎｎが参照電圧Ｖｒｅｆ以上となってから遅延時間Ｄｔ１後に、ＨからＬに切り替わる。これにより、制御部３２は、時刻Ｔ１１から遅延時間Ｄｔ１後の時刻Ｔ１２に、第１制御信号ｐｈ１をＨからＬに切り替える。
【００４３】
更に、制御部３２は、時刻Ｔ１２からリセット時間Ｒｔ後の時刻Ｔ１３に、第２制御信号ｐｈ２をＬからＨに切り替える。従って、時刻Ｔ１２から時刻Ｔ１３までのリセット時間Ｒｔの間は、第１制御信号ｐｈ１及び第２制御信号ｐｈ２は、ともにＬとなる。これにより、リセット部２８のＮＯＲ回路５２は、Ｈのリセット信号を出力するので、リセット用ＭＯＳトランジスタ５４はオン状態となる。同様に、第１ＭＯＳトランジスタ４６及び第３ＭＯＳトランジスタ５０は、オン状態となる。この結果、第１容量素子１６及び第２容量素子１８の両電極が出力部３０及びリセット部２８によって接地電位ＧＮＤに接続されるので、第２容量素子１８は、電荷を放電して、比較対象電圧ｉｎｎが徐々に低くなる。これにより、比較器２６への入力である比較対象電圧ｉｎｎがリセットされる。
【００４４】
比較器２６は、比較対象電圧ｉｎｎが参照電圧Ｖｒｅｆ未満になったと判定すると、出力している比較結果ＣｍｐｏｕｔをＬからＨへと切り替える。上述したように比較器２６は、判定に遅延時間Ｄｔ１を要するので、比較対象電圧ｉｎｎが参照電圧Ｖｒｅｆ未満になってから遅延時間Ｄｔ１後の時刻Ｔ１４に比較結果ＣｍｐｏｕｔをＬからＨに切り替える。
【００４５】
制御部３２は、時刻Ｔ１３の後は、第１制御信号ｐｈ１をＬとして、第２制御信号ｐｈ２をＨとして出力する。これにより、出力部３０では、第１ＭＯＳトランジスタ４６及び第２ＭＯＳトランジスタ４８がオン状態となり、第３ＭＯＳトランジスタ５０及び第４ＭＯＳトランジスタ５６がオフ状態となる。
【００４６】
従って、比較器２６に入力する比較対象電圧ｉｎｎは、第１容量素子１６の電圧となる。また、第２制御信号ｐｈ２がＨなので、第２チャージ切替部２２がオン状態となり、第２容量素子１８は放電状態となる。一方、第１制御信号ｐｈ１はＬなので、第１チャージ切替部２０はオフ状態となり、第１容量素子１６は電荷を徐々にチャージする。これにより、比較対象電圧ｉｎｎとなる第１容量素子１６の電圧が徐々に上昇する。
【００４７】
上述したように、比較器２６は、時刻Ｔ１４に比較結果ＣｍｐｏｕｔをＬからＨに切り替えるので、制御部３２は、時刻Ｔ１４に第２制御信号ｐｈ２をＨからＬに切り替える。これにより、第３ＭＯＳトランジスタ５０はオン状態となり、第２チャージ切替部２２及び第２ＭＯＳトランジスタ４８はオフ状態となる。時刻Ｔ１４からリセット時間Ｒｔの間、制御部３２は、第１制御信号ｐｈ１及び第２制御信号ｐｈ２の両方をＬに維持する。これにより、第１容量素子１６及び第２容量素子１８はともに放電状態となり、第１容量素子１６は、電荷を放電する。この後、制御部３２は、時刻Ｔ１４からリセット時間Ｒｔ後の時刻Ｔ１５に第１制御信号ｐｈ１をＬからＨに切り替える。これにより、第２容量素子１８が、電荷をチャージする。
【００４８】
また、出力部３０は、分周器として機能するので、比較器２６から出力される比較結果Ｃｍｐｏｕｔを２分周して出力する。従って、出力部３０は、第１制御信号ｐｈ１のＨ及びＬを合わせたＨまたはＬとした出力クロック信号Ｃｌｋｏｕｔを出力する。これにより、出力部３０は、Ｄｕｔｙ比を一定とすることができる。ここで、出力部３０が出力する出力クロック信号Ｃｌｋｏｕｔは次の式（１）で表すことができる。尚、式（１）において、比較器２６の容量Ｃ＿ｃｍｐ、定電流Ｉｄ、参照電圧Ｖｒｅｆ、比較器２６のゲート・ソース間電圧Ｖｇｓ＿ｃｍｐは、電源電圧依存性が低い。
【数１】
2015106809.tif 000003
【００４９】
次に、電源電圧ＶＤＤが、図３に比べて高い場合の比較形態の発振回路１００の動作について、図４を参照して説明する。尚、図３と同様の動作については説明を省略する。
【００５０】
図４に示すように、初期状態では、制御部３２は、第１制御信号ｐｈ１をＨとして、第２制御信号ｐｈ２をＬとして出力する。この後、第２容量素子１８に電荷がチャージされて、第２容量素子１８の電圧である比較対象電圧ｉｎｎが徐々に上昇する。
【００５１】
比較器２６は、比較対象電圧ｉｎｎが参照電圧Ｖｒｅｆ以上と判定すると、比較結果ＣｍｐｏｕｔをＨからＬに切り替える。比較器２６は、判定に遅延時間Ｄｔ２を要する。従って、比較器２６は、比較対象電圧ｉｎｎが参照電圧Ｖｒｅｆ以上となった時刻Ｔ２１から、遅延時間Ｄｔ２後の時刻Ｔ２２に、比較結果ＣｍｐｏｕｔをＨからＬに切り替える。
【００５２】
ここで、比較器２６の入力は、ｎＭＯＳトランジスタの差動段構成となっている。従って、比較器２６は、電源電圧ＶＤＤが上昇するにつれて、相互コンダクタンスｇｍが大きくなる。これにより、電源電圧ＶＤＤが高い場合の遅延時間Ｄｔ２は、式１に示すように、電源電圧ＶＤＤが低い場合の遅延時間Ｄｔ１よりも短くなる。この結果、電源電圧ＶＤＤが上昇するにつれて、比較器２６が出力する比較結果Ｃｍｐｏｕｔの周期が短くなり、出力部３０が出力する出力クロック信号Ｃｌｋｏｕｔの周波数が高くなる。尚、電源電圧ＶＤＤが上昇するにつれて、出力クロック信号Ｃｌｋｏｕｔの周波数が高くなることは、式（１）からもわかる。
【００５３】
図５は、電源電圧ＶＤＤが低電圧の場合における実施形態による発振回路１０のタイミングチャートである。図６は、電源電圧ＶＤＤが高電圧の場合における実施形態による発振回路１０のタイミングチャートである。図５及び図６における各段のタイミングチャートは、図３及び図４における同じ段のタイミングチャートに対応する。
【００５４】
図５に示すように、初期状態では、制御部３２は、第１制御信号ｐｈ１をＨとして、第２制御信号ｐｈ２をＬとして出力する。これにより、第１ＭＯＳトランジスタ４６及び第２ＭＯＳトランジスタ４８は、オフ状態となる。一方、第３ＭＯＳトランジスタ５０には、ゲートにＬの第２制御信号ｐｈ２が入力されるが、ゲートとソース間電圧Ｖｇｓがオン用閾値Ｖｔｈ１以上に達する時刻Ｔ３０まで、第３ＭＯＳトランジスタ５０はオフ状態を維持する。
【００５５】
ここで、第２チャージ切替部２２は、第２制御信号ｐｈ２が入力されるので、オン状態となる。これにより、第２容量素子１８は、徐々に電荷をチャージする。この後、第２容量素子１８の電圧が徐々に上昇することにより、第３ＭＯＳトランジスタ５０の電圧Ｖｇｓがオン用閾値電圧Ｖｔｈ１以上となり、第３ＭＯＳトランジスタ５０は時刻Ｔ３０にオン状態となる。尚、第２容量素子１８の電圧が、電源電圧ＶＤＤが低い場合において、チャージ開始からオン用閾値電圧Ｖｔｈ１となるまでのチャージ時間をＣＴ２Ｌとする。
【００５６】
この結果、比較器２６には、第２容量素子１８の電圧が比較対象電圧ｉｎｎとして入力される。この後、第２容量素子１８の電圧が更に上昇して、時刻Ｔ３１に比較対象電圧ｉｎｎが参照電圧Ｖｒｅｆ以上になる。
【００５７】
比較器２６は、比較対象電圧ｉｎｎが参照電圧Ｖｒｅｆ以上になったと判定して、時刻Ｔ３１から遅延時間Ｄｔ３後の時刻Ｔ３２に比較結果ＣｍｐｏｕｔをＨからＬに切り替える。遅延時間Ｄｔ３は、比較器２６が判定に要する時間である。これにより、制御部３２は、時刻Ｔ３２に第１制御信号ｐｈ１をＨからＬに切り替える。更に、制御部３２は、時刻Ｔ３２からリセット時間Ｒｔ後の時刻Ｔ３３に第２制御信号ｐｈ２をＬからＨに切り替える。
【００５８】
また、比較器２６は、比較対象電圧ｉｎｎが参照電圧Ｖｒｅｆ未満になったと判定してから遅延時間Ｄｔ３後の時刻Ｔ３４に比較結果ＣｍｐｏｕｔをＬからＨに切り替える。これにより、制御部３２は、時刻Ｔ３４に第２制御信号ｐｈ２をＨからＬに切り替える。更に、制御部３２は、時刻Ｔ３４からリセット時間Ｒｔ後の時刻Ｔ３５に第１制御信号ｐｈ１をＬからＨに切り替える。
【００５９】
次に、電源電圧ＶＤＤが、図５に比べて高い場合の実施形態の発振回路１０の動作について、図６を参照して説明する。
【００６０】
初期状態では、制御部３２は、第１制御信号ｐｈ１をＨとして、第２制御信号ｐｈ２をＬとして出力する。これにより、第１ＭＯＳトランジスタ４６及び第２ＭＯＳトランジスタ４８は、オフ状態となる。
【００６１】
一方、第３ＭＯＳトランジスタ５０には、ゲートにＬの第２制御信号ｐｈ２が入力されるが、ゲートとソース間電圧Ｖｇｓがオン用閾値Ｖｔｈ２以上に達する時刻Ｔ４０まで、第３ＭＯＳトランジスタ５０はオフ状態を維持する。
【００６２】
第２チャージ切替部２２はオン状態となり、第２容量素子１８の電圧が徐々に上昇する。これにより、第３ＭＯＳトランジスタ５０の電圧Ｖｇｓがオン用閾値電圧Ｖｔｈ２以上となり、ゲートにＬの第２制御信号ｐｈ２が入力されている第３ＭＯＳトランジスタ５０は時刻Ｔ４０にオン状態となる。この結果、比較器２６には、第２容量素子１８の電圧が比較対象電圧ｉｎｎとして入力される。この後、第２容量素子１８の電圧が更に上昇して、時刻Ｔ４１に比較対象電圧ｉｎｎが参照電圧Ｖｒｅｆ以上になる。これにより、比較器２６は、時刻Ｔ４１から遅延時間Ｄｔ４後の時刻Ｔ４２に比較結果ＣｍｐｏｕｔをＨからＬに切り替える。発振回路１０は、時刻Ｔ４１以降、図５と略同様のタイミングで動作する。
【００６３】
ここで、第３ＭＯＳトランジスタ５０のオン用閾値Ｖｔｈ２は、バックゲート効果によって電源電圧依存性を有する。従って、電源電圧ＶＤＤが高い場合のオン用閾値Ｖｔｈ２は、式（１）に示すように、電源電圧ＶＤＤが低い場合のオン用閾値Ｖｔｈ１よりも高くなる。これにより、電源電圧ＶＤＤが高い場合において、第２容量素子１８の電圧がオン用閾値Ｖｔｈ２となるのに必要なチャージ開始からのチャージ時間ＣＴ２Ｈは、オン用閾値Ｖｔｈ１となるまでのチャージ時間ＣＴ２Ｌよりも長くなる。
【００６４】
一方、比較器２６が判定に要する遅延時間Ｄｔ４は、電源電圧ＶＤＤが高くなるにつれて、短くなる。これにより、電源電圧ＶＤＤが高くなるにつれて長くなる第２容量素子１８のチャージ時間が、電源電圧ＶＤＤが高くなるにつれて短くなる比較器２６の遅延時間の短縮分を吸収する。遅延時間とチャージ時間との和が、電源電圧ＶＤＤに関わらず略一定となり、次の関係式となる。
ＣＴ２Ｌ＋Ｄｔ３≒ＣＴ２Ｈ＋Ｄｔ４
【００６５】
これにより、発振回路１０は、出力クロック信号Ｃｌｋｏｕｔの周波数の電源電圧依存性を低減できる。
【００６６】
また、発振回路１０は、第３ＭＯＳトランジスタ５０のバルク端子を電源電圧ＶＤＤに接続することによって、電源電圧依存性を低減している。これにより、発振回路１０は、比較形態に比べて、第４ＭＯＳトランジスタ５６を省略することができるので、構成の簡略化及び小型化を実現することができる。
【００６７】
発振回路１０では、制御部３２が各トランジスタのオン・オフを切り替えるときに、リセット部２８によって比較器２６に入力される比較対象電圧ｉｎｎをリセットしている。これにより、発振回路１０は、第１容量素子１６及び第２容量素子１８に残った電荷によって、出力クロック信号Ｃｌｋｏｕｔの周波数がずれることを低減できる。
【００６８】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００６９】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００７０】
１０  発振回路
１２  定電流源
１４  カレントミラー部
１６  第１容量素子
１８  第２容量素子
２０  第１チャージ切替部
２２  第２チャージ切替部
２４  出力切替部
２６  比較器
２８  リセット部
３０  出力部
３２  制御部
４０  第１トランジスタ
４２  第２トランジスタ
４４  第３トランジスタ
４６  第１ＭＯＳトランジスタ
４８  第２ＭＯＳトランジスタ
５０  第３ＭＯＳトランジスタ
５２  ＮＯＲ回路
５４  リセット用ＭＯＳトランジスタ
５６  第４ＭＯＳトランジスタ
１００  発振回路
１２４  出力切替部
【図１】
2015106809.tif 000004
【図２】
2015106809.tif 000005
【図３】
2015106809.tif 000006
【図４】
2015106809.tif 000007
【図５】
2015106809.tif 000008
【図６】
2015106809.tif 000009