(57)【要約】      （修正有）【課題】不揮発性メモリと論理トランジスタとの一体化による不具合を低減する製造方法を提供する。【解決手段】基板１２のメモリ領域１１上にスプリットゲートのメモリゲート構造３０，３２を形成すること、メモリ領域１１の上、および、論理領域１３の上に保護層を堆積することによってスプリットゲートのメモリゲート構造３０，３２を保護することを含む。保護層は、金属の拡散に対するバリアを形成する材料を含み、論理ゲート４６が形成されている間、メモリ領域１１の上で維持される。論理ゲート４６は高ｋ絶縁体層４０および金属層４２を含む。メモリゲート構造３０，３２および論理ゲート４６上にスペーサが形成される。論理ゲート４６上のスペーサ６０，６２、８４、８６はスペーサ材料から形成され、メモリゲート構造３０，３２上のスペーサ５２、５４，５６，５８は保護層のうちの１つを用いて形成される。【選択図】図１９
2015032825.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスを作成する方法であって、
基板のメモリ領域上の不揮発性メモリゲート構造の上に保護層を堆積することであって、前記保護層は、第１の酸化物層、該第１の酸化物層の上の窒化物層、および該窒化物層の上の第２の酸化物層を含む、前記保護層を堆積すること、
前記保護層の上、および、前記基板の論理領域の上に高ｋ絶縁体層を堆積すること、
前記メモリ領域内および前記論理領域内の前記高ｋ絶縁体層の上に金属ゲート層を堆積すること、
前記メモリ領域内および論理領域内の前記金属ゲート層の上に第１のポリシリコン層を堆積すること、
前記メモリ領域および論理領域をパターニングおよびエッチングして、前記論理領域内に論理ゲートを形成し、前記論理領域内の前記保護層を除去することであって、前記保護層は該エッチング後、前記メモリ領域内にあるままである、前記保護層を除去すること、
前記メモリ領域および論理領域の上に第１のスペーサ材料層を堆積すること、
前記メモリ領域から前記第１のスペーサ材料層、前記窒化物層、および前記第２の酸化物層を除去すること、
前記第１のスペーサ材料層とともに前記第１の酸化物層をエッチングして、前記不揮発性メモリゲート構造および前記論理ゲート上に第１のスペーサを形成することを備える、方法。
【請求項２】
前記不揮発性メモリゲート構造を形成することであって、
選択ゲートを形成すること、
前記メモリ領域内の前記選択ゲートの上、および、前記論理領域の上に電荷蓄積層を形成すること、
前記電荷蓄積層の上に第２のポリシリコン層を堆積すること、
前記第２のポリシリコン層をエッチングして、前記選択ゲートの上部および側壁の一部分の上に制御ゲートを形成すること、
前記メモリ領域における前記制御ゲートの下になっていない領域から、および、前記論理領域から前記電荷蓄積層を除去することを含む前記不揮発性メモリゲートを形成することをさらに備える、請求項１に記載の方法。
【請求項３】
前記電荷蓄積層は絶縁体材料層の間にナノ結晶を含む、請求項２に記載の方法。
【請求項４】
前記第２のポリシリコン層は前記メモリ領域内および前記論理領域内に堆積される、請求項２に記載の方法。
【請求項５】
前記保護層が堆積された後まで、前記第２のポリシリコン層が前記論理領域内にあるままである、請求項２に記載の方法。
【請求項６】
前記第１のスペーサが形成された後、前記基板内に前記不揮発性メモリゲート構造および前記論理ゲートに対するハロインプラントを作成することをさらに備える、請求項１に記載の方法。
【請求項７】
前記ハロインプラントが形成された後、
前記不揮発性メモリゲート構造および前記論理ゲートの前記第１のスペーサ上に第２のスペーサを形成すること、
前記論理ゲートおよび不揮発性メモリゲート構造のためのソースおよびドレイン領域を形成すること、
前記ソースおよびドレイン領域の露出部分上に自己整合ケイ化物領域を形成することをさらに備える、請求項６に記載の方法。
【請求項８】
前記メモリ領域内とともに前記論理領域内に前記保護層を堆積すること、
前記論理領域および前記メモリ領域の上に前記高ｋ絶縁体層を堆積する前に、前記論理領域から前記保護層を除去することをさらに備える、請求項１に記載の方法。
【請求項９】
半導体デバイスを作成する方法であって、
基板のメモリ領域上にスプリットゲートのメモリゲート構造を形成すること、
前記スプリットゲートのメモリゲート構造を含む前記メモリ領域の上、および、前記基板の論理領域の上に保護層を堆積することによって前記スプリットゲートのメモリゲート構造を保護することであって、前記保護層は、金属の拡散に対するバリアを形成する材料を含む、前記スプリットゲートのメモリゲート構造を保護すること、
前記論理領域内に論理ゲートを形成しながら、前記メモリ領域の上の前記保護層を維持することであって、前記論理ゲートは高ｋ絶縁体層および金属層を含む、前記保護層を維持すること、
前記論理ゲートの上にスペーサ材料を堆積すること、
前記スプリットゲートのメモリゲート構造上のスペーサおよび前記論理ゲート上のスペーサを形成することであって、前記論理ゲート上の前記スペーサは前記スペーサ材料から形成され、前記スプリットゲートのメモリゲート構造上のスペーサは、前記保護層のうちの１つを用いて形成される、前記スペーサを形成することを備える、方法。
【請求項１０】
前記保護層を堆積することは、前記メモリ領域の上に前記保護層を前記堆積するとともに、前記論理領域の上に前記保護層を堆積することを含む、請求項９に記載の方法。
【請求項１１】
前記保護層は、第１の酸化物層と、金属の拡散に対するバリアを形成する前記材料と、第２の酸化物層とを含み、
前記第１の酸化物層は、前記スプリットゲートのメモリゲート構造上の前記スペーサのうちの１つを形成するのに使用される、請求項９に記載の方法。
【請求項１２】
前記スプリットゲートのメモリゲート構造を形成することは、
選択ゲートを形成すること、
前記選択ゲートの上に電荷蓄積層を形成することであって、
前記選択ゲートの上に底部絶縁体層を堆積すること、
前記底部絶縁体層の上にナノ結晶を堆積すること、
前記ナノ結晶の上に上部絶縁体層を堆積することを含む前記電荷蓄積層を形成すること、
前記電荷蓄積層の上に制御ゲートを形成することを含む、請求項９に記載の方法。
【請求項１３】
前記制御ゲートを形成することは、
前記メモリ領域および前記論理領域の上にポリシリコン層を堆積するとともに、前記論理領域内の前記ポリシリコン層は維持しながら、前記メモリ領域内の前記ポリシリコン層をエッチングすることを含む、請求項１２に記載の方法。
【請求項１４】
前記論理領域内の前記ポリシリコン層の上に前記保護層を堆積すること、
前記論理ゲートを形成する前に前記論理領域内の前記保護層および前記ポリシリコン層を除去することをさらに備える、請求項１３に記載の方法。
【請求項１５】
前記スペーサを形成する前に、
前記論理ゲートの上に前記スペーサ材料を堆積しながら前記メモリ領域および前記論理領域内の前記保護層の上に前記スペーサ材料を堆積すること、
前記論理領域の上にフォトレジストを堆積すること、
前記メモリ領域内で、前記スペーサ材料、および、少なくとも、金属の拡散に対するバリアを形成する前記材料を除去することをさらに備える、請求項９に記載の方法。
【請求項１６】
前記スペーサが形成された後、前記基板内に前記スプリットゲートのメモリゲート構造および前記論理ゲートに対するハロインプラントを同時に作成することをさらに備える、請求項９に記載の方法。
【請求項１７】
前記ハロインプラントが形成された後、
前記スプリットゲートのメモリゲート構造および前記論理ゲートの前記スペーサ上に第２のスペーサを形成すること、
前記論理ゲートおよび前記スプリットゲートのメモリゲート構造のためのソースおよびドレイン領域を同時に形成すること、
前記ソースおよびドレイン領域の露出部分上に自己整合ケイ化物領域を同時に形成することをさらに備える、請求項１６に記載の方法。
【請求項１８】
半導体デバイスを作成する方法であって、
基板のメモリ領域内に不揮発性メモリゲート構造を形成することであって、
前記基板の前記メモリ領域および論理領域の上にポリシリコンを堆積すること、
前記論理領域内および前記メモリ領域の部分内の前記ポリシリコンをマスクすること、
前記ポリシリコンのマスクされていない部分をエッチングして、前記不揮発性メモリゲート構造の制御ゲートを形成することを含む前記不揮発性メモリゲート構造を形成すること、
前記メモリ領域および前記論理領域の上に第１のスペーサ材料を堆積すること、
前記メモリ領域内および前記論理領域内の前記第１のスペーサ材料の上に金属拡散バリア層を堆積すること、
前記メモリ領域をマスクすること、
前記論理領域から前記第１のスペーサ材料および前記金属拡散バリア層を除去すること、
前記メモリ領域内の前記第１のスペーサ材料および前記金属拡散バリア層を維持しながら、前記メモリ領域から前記マスクを除去すること、
前記論理領域内および前記メモリ領域内の前記金属拡散バリア層の上に金属層を堆積すること、
前記論理領域内の前記金属層から金属ゲートを形成することであって、前記メモリ領域から前記金属層を除去することを含む前記金属ゲートを形成すること、
前記論理領域内に第２のスペーサ材料を堆積すること、
前記メモリ領域内の前記金属層および保護層を除去すること、
前記第２のスペーサ材料をエッチングして前記金属ゲート上にスペーサを形成しながら、前記第１のスペーサ材料をエッチングして、前記不揮発性メモリゲート構造上にスペーサを形成することを備える、方法。
【請求項１９】
前記金属層を堆積する前に前記論理領域および前記メモリ領域内に高ｋ絶縁体層を堆積すること、
前記メモリ領域内の前記金属層および前記保護層を除去しながら、前記メモリ領域内の前記高ｋ絶縁体層を除去することをさらに備える、請求項１８に記載の方法。
【請求項２０】
前記不揮発性メモリゲート構造を形成することは、
前記ポリシリコンを堆積する前に、
選択ゲートを形成すること、
前記選択ゲートの上に電荷蓄積層を形成することであって、
前記選択ゲートの上に底部絶縁体層を堆積すること、
前記底部絶縁体層の上にナノ結晶を堆積すること、
前記ナノ結晶の上に上部絶縁体層を堆積することを含む前記電荷蓄積層を形成することを備える、請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概して不揮発性メモリ（ＮＶＭ）および論理トランジスタに関し、より詳細には、ＮＶＭを、ゲートファースト方法を使用して高ｋゲート絶縁体および金属ゲートを有する論理トランジスタと一体化することに関する。
【背景技術】
【０００２】
不揮発性メモリ（non-volatile memories :ＮＶＭ）と論理トランジスタとの一体化は、電荷を蓄積するＮＶＭトランジスタ、および、一般的に高速動作向けに意図されている論理トランジスタに対して要件が異なることに起因して、常に問題であった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第５６１４７４６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
電荷を蓄積する必要性は、ほとんどがフローティングゲートを使用することによって対処されてきたが、ナノ結晶または窒化物も用いられる。これらの場合のいずれにおいても、この特有の層が必要であることによって、ＮＶＭトランジスタと論理トランジスタとの一体化が困難になっている。特定のタイプの電荷蓄積層は、一体化を達成するのに利用可能である選択肢に大きな影響を及ぼすこともある。
【０００５】
したがって、上記で提起された問題のうちの１つ以上を改善する一体化を可能にすることが必要とされている。
【課題を解決するための手段】
【０００６】
本発明の一側面は、半導体デバイスを作成する方法であって、基板のメモリ領域上の不揮発性メモリゲート構造の上に保護層を堆積することであって、前記保護層は、第１の酸化物層、該第１の酸化物層の上の窒化物層、および該窒化物層の上の第２の酸化物層を含む、前記保護層を堆積すること、前記保護層の上、および、前記基板の論理領域の上に高ｋ絶縁体層を堆積すること、前記メモリ領域内および前記論理領域内の前記高ｋ絶縁体層の上に金属ゲート層を堆積すること、前記メモリ領域内および論理領域内の前記金属ゲート層の上に第１のポリシリコン層を堆積すること、前記メモリ領域および論理領域をパターニングおよびエッチングして、前記論理領域内に論理ゲートを形成し、前記論理領域内の前記保護層を除去することであって、前記保護層は該エッチング後、前記メモリ領域内にあるままである、前記保護層を除去すること、前記メモリ領域および論理領域の上に第１のスペーサ材料層を堆積すること、前記メモリ領域から前記第１のスペーサ材料層、前記窒化物層、および前記第２の酸化物層を除去すること、前記第１のスペーサ材料層とともに前記第１の酸化物層をエッチングして、前記不揮発性メモリゲート構造および前記論理ゲート上に第１のスペーサを形成することを備える。
【０００７】
本発明の一側面は、半導体デバイスを作成する方法であって、基板のメモリ領域上にスプリットゲートのメモリゲート構造を形成すること、前記スプリットゲートのメモリゲート構造を含む前記メモリ領域の上、および、前記基板の論理領域の上に保護層を堆積することによって前記スプリットゲートのメモリゲート構造を保護することであって、前記保護層は、金属の拡散に対するバリアを形成する材料を含む、前記スプリットゲートのメモリゲート構造を保護すること、前記論理領域内に論理ゲートを形成しながら、前記メモリ領域の上の前記保護層を維持することであって、前記論理ゲートは高ｋ絶縁体層および金属層を含む、前記保護層を維持すること、前記論理ゲートの上にスペーサ材料を堆積すること、前記スプリットゲートのメモリゲート構造上のスペーサおよび前記論理ゲート上のスペーサを形成することであって、前記論理ゲート上の前記スペーサは前記スペーサ材料から形成され、前記スプリット・ゲート・メモリ構造上のスペーサは、前記保護層のうちの１つを用いて形成される、前記スペーサを形成することを備える。
【０００８】
本発明の一側面は、半導体デバイスを作成する方法であって、基板のメモリ領域内に不揮発性メモリゲート構造を形成することであって、前記基板の前記メモリ領域および論理領域の上にポリシリコンを堆積すること、前記論理領域内および前記メモリ領域の部分内の前記ポリシリコンをマスクすること、前記ポリシリコンのマスクされていない部分をエッチングして、前記不揮発性メモリゲート構造の制御ゲートを形成することを含む前記メモリゲート構造を形成すること、前記メモリ領域および前記論理領域の上に第１のスペーサ材料を堆積すること、前記メモリ領域内および前記論理領域内の前記第１のスペーサ材料の上に金属拡散バリア層を堆積すること、前記メモリ領域をマスクすること、前記論理領域から前記第１のスペーサ材料および前記金属拡散バリア層を除去すること、前記メモリ領域内の前記第１のスペーサ材料および前記金属拡散バリア層を維持しながら、前記メモリ領域から前記マスクを除去すること、前記論理領域内および前記メモリ領域内の前記金属拡散バリア層の上に金属層を堆積すること、前記論理領域内の前記金属層から金属ゲートを形成することであって、前記メモリ領域から前記金属層を除去することを含む前記金属ゲートを形成すること、前記論理領域内に第２のスペーサ材料を堆積すること、
前記メモリ領域内の前記金属層および前記保護層を除去すること、前記第２のスペーサ材料をエッチングして前記金属ゲート上にスペーサを形成しながら、前記第１のスペーサ材料をエッチングして、前記不揮発性メモリゲート構造上にスペーサを形成することを備える。
【図面の簡単な説明】
【０００９】
【図１】一実施形態に応じた処理の一段階における不揮発性メモリ（ＮＶＭ）構造および論理トランジスタ構造を有する半導体構造の断面図。
【図２】処理の後続の段階における図１の半導体構造の断面図。
【図３】処理の後続の段階における図２の半導体構造の断面図。
【図４】処理の後続の段階における図３の半導体構造の断面図。
【図５】処理の後続の段階における図４の半導体構造の断面図。
【図６】処理の後続の段階における図５の半導体構造の断面図。
【図７】第２の実施形態に応じた処理の一段階における半導体構造の断面図。
【図８】処理の後続の段階における図７の半導体構造の断面図。
【図９】処理の後続の段階における図８の半導体構造の断面図。
【図１０】処理の後続の段階における図９の半導体構造の断面図。
【図１１】処理の後続の段階における図１０の半導体構造の断面図。
【図１２】処理の後続の段階における図１１の半導体構造の断面図。
【図１３】処理の後続の段階における図１２の半導体構造の断面図。
【図１４】処理の後続の段階における図１３の半導体構造の断面図。
【図１５】処理の後続の段階における図１４の半導体構造の断面図。
【図１６】処理の後続の段階における図１５の半導体構造の断面図。
【図１７】処理の後続の段階における図１６の半導体構造の断面図。
【図１８】処理の後続の段階における図１７の半導体構造の断面図。
【図１９】処理の後続の段階における図１８の半導体構造の断面図。
【発明を実施するための形態】
【００１０】
本発明は例として示されており、添付の図面によって限定されない。図面において、同様の参照符号は類似の要素を示す。図面内の要素は簡潔かつ明瞭にするために示されており、必ずしも原寸に比例して描かれてはいない。
【００１１】
一態様において、集積回路の不揮発性メモリ（ＮＶＭ）部分におけるＮＶＭセルと、集積回路の論理部分における論理トランジスタとの一体化は、論理部分をマスクしながら、電荷蓄積層を含む、ＮＶＭ部分におけるＮＶＭセルのゲート構造を形成することを含む。論理ゲートは、後にＮＶＭ部分における側壁スペーサを形成するのに使用されるハードマスクを用いてＮＶＭ部分をマスクしながら形成される。ソース／ドレインインプラントが同時にＮＶＭ部分および論理部分内で実行される。このことは、図面および以下の記載を参照することによって、より良く理解される。
【００１２】
本明細書において記載される半導体基板は、ガリウムヒ素、シリコンゲルマニウム、シリコン・オン・インシュレータ（ＳＯＩ）、シリコン、単結晶シリコンなど、および上記の組み合わせのような、任意の半導体材料または材料の組み合わせであることができる。酸化物層とは、別途指摘しない限り、酸化ケイ素層を指す。同様に、窒化物層とは、別途指摘しない限り、窒化ケイ素層を指す。
【００１３】
図１には、ＮＶＭ部分１１および論理部分１３を有する集積回路の半導体構造１０が示されている。半導体構造１０は、基板１２と、論理部分１３をＮＶＭ部分１１から分離する分離領域１５と、分離領域１５とともに、ＮＶＭ部分１１内の活性領域の境界を画定する、ＮＶＭ部分１１における分離領域１７と、基板１２の表面から延在するＮＶＭ部分における基板１２内のＰ型ウェル１４と、基板１２の表面から延在する論理部分１３におけるＰ型ウェル１８と、論理トランジスタのためのノイズ遮断をもたらすのを補助するための、Ｐ型ウェル１８の下のＮ型領域１６と、ＮＶＭ部分１１および論理部分１３における基板１２の上面上の酸化物層２０とを有する。酸化物層２０は、品質を高めるために、堆積されるのではなく成長された熱酸化物である。酸化物層２０および分離領域１５，１７の上には、インプラントによってまたはｉｎ  ｓｉｔｕ（その場）でドープされてもよいポリシリコン層２２がある。Ｐチャネルトランジスタを形成するために、論理部分１３の他の部分中に図示されていないＮ型ウェルも形成される。
【００１４】
図２には、選択ゲート構造を形成するためにＮＶＭ部分１１におけるポリシリコン層２２および酸化物層２０をパターニングした後の半導体構造１０が示されている。パターニングは一般的に、パターン化フォトレジストを使用して達成される。
【００１５】
図３には、ナノ結晶２６のようなナノ結晶を有する電荷蓄積層２４を形成した後の半導体構造１０が示されている。ナノ結晶は、好ましくは、最初に、基板１２の露出した上面上、および、ポリシリコン層２２の露出した上面上に熱酸化物層を成長させることによって形成される。基板１２の上面上に成長されるこの酸化物は、この酸化物がプログラムおよび消去の期間において電荷が通過することになる場所であるため、特に重要である。成長した酸化物上にナノ結晶が形成され、ナノ結晶上およびその周囲に堆積酸化物が形成される。
【００１６】
図４には、ナノ結晶層２４上にポリシリコン層２８が堆積された後の半導体構造１０が示されている。このポリシリコン層は、ｉｎ  ｓｉｔｕでまたはインプラントによるものであってもよいドーピングによって導電性にされる。
【００１７】
図５には、酸化物層２９がポリシリコン層２８上に形成され、パターン化フォトレジスト層が酸化物層２９上に形成され、ポリシリコン層２８のパターン化エッチングが実行されて、結果としてＮＶＭゲート構造３０，３２が提供された後の半導体構造１０が示されている。ＮＶＭゲート構造３０について、ポリシリコン層２２の部分は選択ゲートであり、ポリシリコン層２８の部分は制御ゲートであり、制御ゲートの一部分は選択ゲートの一部分の上、および、ＮＶＭゲート構造３２に面する選択ゲートの側面に隣接する基板の一部分の上にある。ＮＶＭゲート構造３２について、ポリシリコン層２２の部分は選択ゲートであり、ポリシリコン層２８の部分は制御ゲートであり、選択ゲートの一部分は制御ゲートの一部分の上、および、ＮＶＭゲート構造３０に面する選択ゲートの側面に隣接する基板の一部分の上にある。ＮＶＭゲート構造３０の選択ゲートと制御ゲートとの間、および、ＮＶＭゲート構造３２の選択ゲートと制御ゲートとの間に電荷蓄積層２４がある。
【００１８】
図６には、基板１２および論理部分１３の上から電荷蓄積層２４が除去され、制御ゲートの下および選択ゲートと制御ゲートとの間に電荷蓄積層が残された後の半導体構造１０が示されている。
【００１９】
図７には、酸化物層３４、酸化物層３４上の窒化物層３６、および窒化物層３６上の酸化物層３８が堆積された後の半導体構造１０が示されている。酸化物層３４は、ポリシリコンを窒化物層３６から保護することを可能にする。
【００２０】
図８には、論理部分１３から酸化物層３４、窒化物層３６、および酸化物層３８が除去された後の半導体構造１０が示されている。ＮＶＭ部分の上の酸化物層３４、窒化物層３６、および酸化物層３８の残りの部分は、ハードマスクとして機能する。
【００２１】
図９には、高ｋ絶縁体の層４０が、論理部分１３における基板１２上、および、ＮＶＭ部分１１における酸化物層３４、窒化物層３６、および酸化物層３８のハードマスクの上に形成された後の半導体構造１０が示されている。高ｋ絶縁体４０が形成された後、Ｐチャネルトランジスタの仕事関数を設定するために、論理部分１３におけるＮ型ウェルの上に仕事関数金属が形成される。この仕事関数金属は、Ｐ型ウェル１８のようなＰ型ウェルから、およびＮＶＭ部分１１からは除去される。
【００２２】
図１０には、バリア金属、Ｐ型ウェル１８のようなＰ型ウェルのための仕事関数金属（work function metal）として機能し、ＮチャネルトランジスタおよびＰチャネルトランジスタの両方に導電性の高いゲート導体を提供するための金属４２が堆積された後の半導体構造１０が示されている。
【００２３】
図１１には、金属４２の上にポリシリコン層４４が堆積された後の半導体構造１０が示されている。
図１２には、論理部分１３内に論理ゲート４６を残すために論理部分１３におけるポリシリコン層４４、金属４２、および高ｋ絶縁体４０を選択的にエッチングした後の半導体構造１０が示されている。ポリシリコン層４４、金属４２、および高ｋ絶縁体４０がＮＶＭ部分１１から除去されるのに加えて、酸化物層３８もＮＶＭ部分１１から除去される。金属４２のエッチングには、金属がＮＶＭ部分１１と接触することになるという影響があり、このことは、特に電荷蓄積層２４がナノ結晶を有するため、電荷蓄積層２４に対する不純物（contaminant）となる可能性がある。酸化物層３４および窒化物層３６によって形成されるハードマスクが、これが発生するのを防止する。酸化物層３８は、金属４２のエッチングに使用されるエッチャントによって除去される。
【００２４】
図１３には、窒化物層４８、および窒化物層４８上の酸化物層５０が堆積された後の半導体構造１０が示されている。ＮＶＭ部分１１において、窒化物層４８は窒化物層３６の上にある。このとき、ＮＶＭ部分１１内には、酸化物層３４、窒化物層３６，４８、および酸化物層５０から成る酸化物−窒化物−酸化物層（oxide-nitride-oxide layer）がある。論理部分１３内では、窒化物層４８は基板１２上にあるが、基板１２と窒化物層４８との間、および論理ゲート構造４６上に薄い自然酸化物層があってもよい。酸化物層５０は窒化物層４８上にある。酸化物層３４，５０および窒化物層３６，４８は共形である。
【００２５】
図１４には、ＮＶＭ部分１１から酸化物層５０を除去し、論理部分１３内には酸化物層５０を残すために酸化物層５０を選択的にエッチングした後の半導体構造１０が示されている。
【００２６】
図１５には、酸化物層５０をハードマスクとして使用して窒化物層３６，４８を選択的にエッチングした後の半導体構造１０が示されている。これによって、窒化物層３６，４８はＮＶＭ部分１１から除去され、窒化物層４８は論理部分１３内に維持される。酸化物層５０をハードマスクとして使用することによって、フォトレジストを使用したマスク工程を必要とすることなく酸化物層５０のこの選択的エッチングを達成することが可能になる。
【００２７】
図１６には、酸化物の異方性エッチング、およびその後に窒化物エッチングを実行して、結果として酸化物層３４が側壁スペーサ５２，５４，５６，５８になり、酸化物層５０が側壁スペーサ６０になり、窒化物層４８が側壁スペーサ６２になった後の半導体構造１０が示されている。側壁スペーサ５２はＮＶＭゲート構造３０のより低い部分の周囲にあり、そのため、一側面において選択ゲートに隣接し、他方の側面において制御ゲートに隣接しており、側壁スペーサ５４はＮＶＭゲート構造３０の上側部分を取り囲み、そのため、制御ゲートの上側部分に隣接しており、側壁スペーサ５６はＮＶＭゲート構造３２の下側部分の周囲にあり、そのため、一側面において選択ゲートに隣接し、他方の側面において制御ゲートに隣接しており、側壁スペーサ５８はＮＶＭゲート構造３２の上側部分を取り囲み、そのため、制御ゲートの上側部分に隣接しており、側壁スペーサ６０は論理ゲート構造４６の周囲にある。窒化物層４８のエッチングによって、基板１２の上、および、論理ゲート構造４６の水平上面の上から窒化物層４８が除去される。その結果、側壁スペーサ６０の下にライナ（liner）とも称される場合がある窒化物の側壁スペーサ６２が論理ゲート構造４６の周囲に提供される。
【００２８】
図１７には、基板１２内のＮＶＭ部分１１におけるソース／ドレイン領域６６，６８，７０、および論理部分におけるソース／ドレイン領域７２，７４を形成するソース／ドレインインプラント６４を受けている半導体構造１０が示されている。特に、ソース／ドレイン領域６６はＮＶＭゲート構造３０の選択ゲートにほぼ整列したウェル１４内にあり、ソース／ドレイン領域６８はＮＶＭゲート構造３０，３２の制御ゲートにほぼ整列したＰ型ウェル１４内にあり、ソース／ドレイン領域７０はＰ型ウェル１４内にあり、ＮＶＭゲート構造３２の選択ゲートにほぼ整列している。インプラントは、処理が完了した後にチャネル長を規定するソース／ドレイン領域を形成する６４である。ソース／ドレイン領域７２および７４は、論理ゲート構造４６の対向する両側面にほぼ整列している。側壁スペーサ６２が存在する結果として、ソース／ドレイン領域７２，７４は、ソース／ドレイン領域６６，６８，７０がＮＶＭゲート構造３０および３２の選択ゲートおよび制御ゲートに対する整列から離れているよりも、さらに論理ゲート構造４６の側面に対する整列から離れることになる。図示されているソース／ドレイン領域はＮ型である。
【００２９】
図１８には、側壁スペーサ５２，５４，５６，５８，６０の周囲に酸化物の側壁スペーサ７６，７８，８０，８２，８４がそれぞれ形成された後の半導体構造１０が示されている。
【００３０】
図１９には、側壁スペーサ７６，７８，８０，８２，８４に起因してゲート端部からさらに離間されており、結果として、いくぶんより深く、ソース／ドレイン領域６６，６８，７０，７２，７４の部分がより高いドーピング濃度をそれぞれ有し、したがってより高い導電性を有するようにする、より高濃度にドープされたソース／ドレイン領域８８，９０，９２，９４，９６，９８をもたらすインプラント８６を受けている半導体構造１０が示されている。これによって、ＮＶＭセルおよび論理トランジスタを形成するための工程が完了する。これらのより高濃度にドープされた領域は、その後好ましくは、低抵抗コンタクトを作成するためにシリサイド化（silicided）される。後続の処理によって、インプラントされるものとしてのソース／ドレインが拡張する。
【００３１】
したがって、たとえＮＶＭセルがナノ結晶を使用するとしても、ＮＶＭセルの存在下で金属ゲートトランジスタを作成することができること、およびさらに、金属エッチングの期間において使用されるハードマスクを引き続きインプラントマスクとして使用される側壁スペーサの形成にも使用することができることが示された。
【００３２】
これまでで、半導体デバイスを作成する方法が提供されたことを諒解されたい。方法は、基板のメモリ領域上の不揮発性メモリゲート構造の上に保護層を堆積することを含み、保護層は、第１の酸化物層、第１の酸化物層の上の窒化物層、および窒化物層の上の第２の酸化物層を含む。方法は、保護層の上、および、基板の論理領域の上に高ｋ絶縁体層を堆積することをさらに含む。方法は、メモリ領域内および論理領域内の高ｋ絶縁体層の上に金属ゲート層を堆積することをさらに含む。方法は、メモリ領域内および論理領域内の金属ゲート層の上に第１のポリシリコン層を堆積することをさらに含む。方法は、メモリ領域および論理領域をパターニングおよびエッチングして、論理領域内に論理ゲートを形成し、論理領域内の保護層を除去することをさらに含み、保護層はエッチング後、メモリ領域内にあるままである。方法は、メモリ領域および論理領域の上に第１のスペーサ材料層を堆積することをさらに含む。方法は、メモリ領域から第１のスペーサ材料層、窒化物層、および第２の酸化物層を除去することをさらに含む。方法は、第１のスペーサ材料層とともに第１の酸化物層をエッチングして、不揮発性メモリゲート構造および論理ゲート上に第１のスペーサを形成することをさらに含む。方法は、選択ゲートを形成すること、メモリ領域内の選択ゲートの上、および、論理領域の上に電荷蓄積層を形成すること、電荷蓄積層の上に第２のポリシリコン層を堆積することを含む、不揮発性メモリゲート構造を形成することをさらに含んでもよい。方法は、第２のポリシリコン層をエッチングして、選択ゲートの上部および側壁の一部分の上に制御ゲートを形成すること、メモリ領域における制御ゲートの下になっていない領域から、および、論理領域から電荷蓄積層を除去することをさらに特徴としてもよい。方法は、電荷蓄積層が絶縁体材料層の間にナノ結晶を含むことをさらに特徴としてもよい。方法は、第２のポリシリコン層がメモリ領域および論理領域内に堆積されることをさらに特徴としてもよい。方法は、保護層が堆積された後まで、第２のポリシリコン層が論理領域内にあるままであることをさらに特徴としてもよい。方法は、第１のスペーサが形成された後、基板内に不揮発性メモリゲート構造および論理ゲートに対するハロインプラントを作成することをさらに含んでもよい。方法は、ハロインプラントが形成された後、不揮発性メモリゲート構造および論理ゲートの第１のスペーサ上に第２のスペーサを形成すること、論理ゲートおよび不揮発性メモリゲート構造のためのソースおよびドレイン領域を形成すること、ソースおよびドレイン領域の露出部分上に自己整合ケイ化物領域を形成することをさらに含んでもよい。方法は、メモリ領域とともに論理領域の中に保護層を堆積すること、論理領域およびメモリ領域の上に高ｋ絶縁体層を堆積する前に、論理領域から保護層を除去することをさらに含んでもよい。
【００３３】
基板のメモリ領域上にスプリットゲートのメモリゲート構造（split gate memory gate structure）を形成することを含む半導体デバイスを作成する方法も記載されている。方法は、メモリゲート構造を含むメモリ領域の上、および、基板の論理領域の上に保護層を堆積することによってスプリットゲートのメモリゲート構造を保護することをさらに含み、保護層は、金属の拡散に対するバリアを形成する材料を含む。方法は、論理領域内に論理ゲートを形成しながら、メモリ領域の上の保護層を維持することをさらに含み、論理ゲートは高ｋ絶縁体層および金属層を含む。方法は、論理ゲートの上にスペーサ材料を堆積することをさらに含む。方法は、メモリゲート構造および論理ゲート上にスペーサを形成することをさらに含み、論理ゲート上のスペーサはスペーサ材料から形成され、メモリゲート構造上のスペーサは、保護層のうちの１つを用いて形成される。方法は、保護層を堆積することが、メモリ領域の上に保護層を堆積するとともに、論理領域の上に保護層を堆積することを含むことをさらに特徴としてもよい。方法は、保護層が、第１の酸化物層と、金属の拡散に対するバリア（barrier）を形成する材料と、第２の酸化物層とを含み、第１の酸化物層はメモリゲート構造上のスペーサのうちの１つを形成するのに使用されることをさらに特徴としてもよい。方法は、スプリットゲートのメモリゲート構造を形成することが、選択ゲートを形成すること、選択ゲートの上に電荷蓄積層を形成することであって、選択ゲートの上に底部絶縁体層を堆積すること、底部絶縁体層の上にナノ結晶を堆積すること、ナノ結晶の上に上部絶縁体層を堆積することを含む前記電荷蓄積層を形成すること、電荷蓄積層の上に制御ゲートを形成することを含むことをさらに特徴としてもよい。方法は、制御ゲートを形成することが、メモリ領域および論理領域の上にポリシリコン層を堆積するとともに、論理領域内のポリシリコン層は維持しながら、メモリ領域内のポリシリコン層をエッチングすることを含むことをさらに特徴としてもよい。方法は、論理領域内のポリシリコン層の上に保護層を堆積すること、論理ゲートを形成する前に論理領域内の保護層およびポリシリコン層を除去することをさらに含んでもよい。方法は、スペーサを形成する前に、論理ゲートの上にスペーサ材料を堆積しながらメモリ領域および論理領域内の保護層の上にスペーサ材料を堆積すること、論理領域の上にフォトレジストを堆積すること、メモリ領域内で、スペーサ材料、および、少なくとも、金属の拡散に対するバリアを形成する材料を除去することをさらに含んでもよい。方法は、スペーサが形成された後、基板内に不揮発性メモリゲート構造および論理ゲートに対するハロインプラント（halo implant）を同時に作成することをさらに含んでもよい。方法は、ハロインプラントが形成された後、不揮発性メモリゲート構造および論理ゲートのスペーサ上に第２のスペーサを形成すること、論理ゲートおよび不揮発性メモリゲート構造のためのソースおよびドレイン領域を同時に形成すること、ソースおよびドレイン領域の露出部分上に自己整合ケイ化物領域を同時に形成することをさらに含んでもよい。
【００３４】
基板のメモリ領域内に不揮発性メモリゲート構造を形成することを含む、半導体デバイスを作成する方法も記載されている。メモリゲート構造を形成することは、基板のメモリ領域および論理領域の上にポリシリコンを堆積すること、論理領域の中およびメモリ領域の部分の中のポリシリコンをマスクすること、ならびに、ポリシリコンのマスクされていない部分をエッチングして、メモリゲート構造の制御ゲートを形成することを含む。方法は、メモリ領域および論理領域の上に第１のスペーサ材料を堆積することをさらに含む。方法は、メモリ領域内および論理領域内の第１のスペーサ材料の上に金属拡散バリア層を堆積することをさらに含む。方法は、論理領域から第１のスペーサ材料および金属拡散バリア層を除去することをさらに含む。方法は、論理領域の中、および、メモリ領域内の金属拡散バリア層の上に金属層を堆積することをさらに含む。方法は、メモリ領域から金属層を除去することを含む、論理領域内の金属層から金属ゲートを形成することをさらに含む。方法は、論理領域内に第２のスペーサ材料を形成することをさらに含む。方法はメモリ領域から金属層および金属拡散バリア層を除去することをさらに含む。方法は、第２のスペーサ材料をエッチングして金属ゲート上にスペーサを形成しながら、第１のスペーサ材料をエッチングして、メモリゲート構造上にスペーサを形成することをさらに含む。方法は、金属層を堆積する前に論理領域内およびメモリ領域内に高ｋ絶縁体層を堆積すること、メモリ領域から金属層を除去した後に、メモリ領域内の高ｋ絶縁体層を除去することをさらに含んでもよい。方法は、ポリシリコンを堆積する前に、選択ゲートを形成すること、選択ゲートの上に電荷蓄積層を形成することをさらに特徴としてもよく、電荷蓄積層を形成することは、選択ゲートの上に底部絶縁体層を堆積すること、底部絶縁体層の上にナノ結晶を堆積すること、ナノ結晶の上に上部絶縁体層を堆積することを含む。
【００３５】
その上、本明細書および特許請求の範囲における「正面」、「裏」、「上部」、「底」、「上」、「下」などの用語は、存在する場合、説明を目的として使用されており、必ずしも永久的な相対位置を記述するために使用されてはいない。このように使用される用語は、本明細書に記載されている本発明の実施形態がたとえば、本明細書において例示または他の様態で記載されている以外の方向で動作することが可能であるように、適切な状況下で置き換え可能であることが理解される。
【００３６】
本明細書において、具体的な実施形態を参照して本発明を説明したが、添付の特許請求の範囲に明記されているような本発明の範囲から逸脱することなくさまざまな改変および変更を為すことができる。たとえば、記載されているものとは異なる材料が有効であることが見出だされる場合がある。したがって、本明細書および図面は限定的な意味ではなく例示とみなされるべきであり、すべてのこのような改変が本発明の範囲内に含まれることが意図されている。本明細書において具体的な実施形態に関して記載されているいかなる利益、利点、または問題に対する解決策も、任意のまたはすべての請求項の重要な、必要とされる、または基本的な特徴または要素として解釈されるようには意図されていない。
【００３７】
本明細書において使用される場合、「結合されている」という用語は、直接結合または機械的結合に限定されるようには意図されていない。
さらに、本明細書において使用される場合、「１つ」という用語は、１つまたは２つ以上として定義される。さらに、特許請求の範囲における「少なくとも１つの」および「１つ以上」のような前置きの語句の使用は、不定冠詞「１つの」による別の請求項要素の導入が、このように導入された請求項要素を含む任意の特定の請求項を、たとえ同じ請求項が前置きの語句「１つ以上」または「少なくとも１つの」および「１つの」のような不定冠詞を含む場合であっても、１つだけのこのような要素を含む発明に限定することを暗示するように解釈されるべきではない。同じことが、定冠詞の使用についても当てはまる。
【００３８】
別途記載されない限り、「第１の」および「第２の」のような用語は、そのような用語が説明する要素間で適宜区別するように使用される。したがって、これらの用語は必ずしも、このような要素の時間的なまたは他の優先順位付けを示すようには意図されていない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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