(57)【要約】【課題】寄生キャパシタの影響を最小化することができるキャパシタを含む駆動回路を提供する。【解決手段】本発明の実施形態にかかるキャパシタは、トランジスタのゲート電極に連結されている。前記キャパシタは、前記トランジスタのゲート電極に連結されている第１ゲート電極と、前記第１ゲート電極上に形成されているゲート絶縁層と、前記ゲート絶縁層上に形成されている上部電極とを含む。前記上部電極は、前記第１ゲート電極と前記上部電極との重なる領域を覆うように形成されている。前記キャパシタは、発光駆動回路およびスキャン駆動回路のうちの少なくとも１つに適用可能であり、前記発光駆動回路およびスキャン駆動回路のうちの少なくとも１つは、表示装置に含まれる。【選択図】図１
2015002347.tif 000002
【特許請求の範囲】
【請求項１】
複数の発光制御信号を生成する発光駆動回路において、
前記複数の発光制御信号それぞれを生成する複数の単位発光駆動回路を含み、
前記複数の単位発光駆動回路のうちの１つは、対応する発光制御信号に連結された第１トランジスタのゲートに一端が連結された第１キャパシタを含み、
前記第１キャパシタの他端に連結された第１発光クロックによって前記第１トランジスタをスイッチングし、前記対応する発光制御信号を第１レベルに変更させ、
前記第１キャパシタは、
第１上部電極と、
第１下部電極と、
を含み、
前記第１上部電極は、前記第１下部電極と前記第１上部電極との重なる領域を覆うように形成されたことを特徴とする、発光駆動回路。
【請求項２】
前記単位発光駆動回路は、
前記第１トランジスタのゲートに電気的に連結された一端と、第１発光初期化信号が入力される他端とを含む第２トランジスタと、
前記第２トランジスタのゲートと前記第２トランジスタの一端との間に連結されている第２キャパシタと、
をさらに含み、
前記第２キャパシタは、
第２上部電極と、
第２下部電極と、
を含み、
前記第２上部電極は、前記第２下部電極と前記第２上部電極との重なる領域を覆うように形成されたことを特徴とする、請求項１に記載の発光駆動回路。
【請求項３】
前記単位発光駆動回路は、
前記第１発光クロックに連結された一端および前記第１発光クロックが所定期間シフトされた第２発光クロックに同期して第１ＳＲ出力が伝達されるゲートを含む第３トランジスタと、
前記第３トランジスタのゲートと前記第３トランジスタの他端との間に連結されている第３キャパシタと、
をさらに含み、
前記第３キャパシタは、
第３上部電極と、
第３下部電極と、
を含み、
前記第３上部電極は、前記第３下部電極と前記第３上部電極との重なる領域を覆うように形成され、
前記第１ＳＲ出力は、前記複数の発光駆動回路のうち、前記単位発光駆動回路の次のステージに位置した単位発光駆動回路であることを特徴とする、請求項１に記載の発光駆動回路。
【請求項４】
複数の発光制御信号を生成する発光駆動回路において、
前記複数の発光制御信号それぞれを生成する複数の単位発光駆動回路を含み、
前記複数の単位発光駆動回路のうちの１つは、
前記複数の単位発光駆動回路のうち、前記単位発光駆動回路の次のステージに位置した単位発光駆動回路の第１ＳＲ出力が第２発光クロックに同期して伝達されるゲート電極および前記第２発光クロックが所定期間シフトされた第１発光クロックが伝達される一端を含む第３トランジスタと、
前記第３トランジスタのゲートと前記第３トランジスタの他端との間に連結されている第３キャパシタと、
を含み、
前記第３キャパシタは、
第３上部電極と、
第３下部電極と、
を含み、
前記第３上部電極は、前記第３下部電極と前記第３上部電極との重なる領域を覆うように形成されたことを特徴とする、発光駆動回路。
【請求項５】
前記第３トランジスタの他端は、前記単位発光駆動回路の第２ＳＲ出力が発生するノードに連結されていることを特徴とする、請求項４に記載の発光駆動回路。
【請求項６】
前記単位発光駆動回路は、
前記発光制御信号に連結された第１トランジスタのゲートに電気的に連結された一端および第１発光初期化信号が入力される他端を含む第２トランジスタと、
前記第２トランジスタのゲートと前記第２トランジスタの一端との間に連結されている第２キャパシタと、
をさらに含み、
前記第２キャパシタは、
第２上部電極と、
第２下部電極と、
を含み、
前記第２上部電極は、前記第２下部電極と前記第２上部電極との重なる領域を覆うように形成されたことを特徴とする、請求項４に記載の発光駆動回路。
【請求項７】
複数の発光制御信号を生成する発光駆動回路において、
前記複数の発光制御信号それぞれを生成する複数の単位発光駆動回路を含み、
前記複数の単位発光駆動回路のうちの１つは、
対応する発光制御信号に連結された一端を含む第１トランジスタと、
前記第１トランジスタのゲートに電気的に連結された一端及び第１発光初期化信号が入力される他端を含む第２トランジスタと、
前記第２トランジスタのゲートと前記第２トランジスタの一端との間に連結されている第２キャパシタと、
をさらに含み、
前記第２キャパシタは、
第２上部電極と、
第２下部電極と、
を含み、
前記第２上部電極は、前記第２下部電極と前記第２上部電極との重なる領域を覆うように形成されたことを特徴とする、発光駆動回路。
【請求項８】
複数のスキャン信号を生成するスキャン駆動回路において、
前記複数のスキャン信号を生成する複数の単位スキャン駆動回路を含み、
前記複数の単位スキャン駆動回路のうちの１つは、
第１クロックに同期して第１ＳＳＲ出力が伝達されるゲートおよび前記第１クロックが所定期間シフトされた第２クロックが伝達される一端を含む第１トランジスタと、
前記第１トランジスタのゲートと前記第１トランジスタの他端との間に連結されている第１出力キャパシタと、
を含み、
前記第１出力キャパシタは、
第４上部電極と、
第４下部電極と、
を含み、
前記第４上部電極は、前記第４下部電極と前記第４上部電極との重なる領域を覆うように形成され、
前記第１ＳＳＲ出力は、前記複数の単位スキャン駆動回路のうち、前記単位スキャン駆動回路に隣接した単位スキャン駆動回路から出力されることを特徴とする、スキャン駆動回路。
【請求項９】
前記第１トランジスタの他端は、前記単位スキャン駆動回路の第２ＳＳＲ出力が生成されるノードに連結されていることを特徴とする、請求項８に記載のスキャン駆動回路。
【請求項１０】
前記単位スキャン駆動回路は、
前記第２クロックに同期して前記第２ＳＳＲ出力が伝達されるゲートおよび前記第１クロックが伝達される一端を含む第２トランジスタと、
前記第２トランジスタのゲートと前記第２トランジスタの他端との間に連結されている第２出力キャパシタと、
を含み、
前記第２出力キャパシタは、
第５上部電極と、
第５下部電極と、
を含み、
前記第５上部電極は、前記第５下部電極と前記第５上部電極との重なる領域を覆うように形成されることを特徴とする、請求項９に記載のスキャン駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタを含む駆動回路に関するものである。
【背景技術】
【０００２】
表示装置は、複数のスキャン信号または発光制御信号を生成する駆動回路を含む。表示装置は、複数の画素を含み、各画素は、発光素子を含む。
【０００３】
複数の画素それぞれの階調を制御するための階調電圧を書き込むために、駆動回路は、ゲートオンレベルを有する複数のスキャン信号を生成する。階調電圧の書き込みが完了した後、駆動回路は、ゲートオンレベルを有する複数の発光制御信号を生成する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】大韓民国公開特許第１０−２００５−００３７６５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
駆動回路は、ゲートとソースとの間にキャパシタが連結されたトランジスタを含む。キャパシタの構造によって寄生キャパシタが発生することがある。すると、トランジスタのゲートに供給される電圧が寄生キャパシタによって歪むことがある。
【０００６】
トランジスタのゲート電圧が歪むと、トランジスタの動作領域が元の設計と異なることがある。これによって、駆動回路の出力であるスキャン信号のゲートオンレベルまたは発光制御信号のゲートオンレベルと目標電圧との間に差が発生することがある。
【０００７】
表示装置に入力された映像信号によって映像が表示される時、このような電圧誤差は深刻な画質の低下をもたらすことがある。
【０００８】
そこで、本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、寄生キャパシタの影響を最小化することができる、新規かつ改良されたキャパシタを含む駆動回路を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一特徴による複数の発光制御信号を生成する発光駆動回路は、前記複数の発光制御信号それぞれを生成する複数の単位発光駆動回路を含み、前記複数の単位発光駆動回路のうちの１つは、対応する発光制御信号に連結された第１トランジスタのゲートに一端が連結された第１キャパシタを含み、前記第１キャパシタの他端に連結された第１発光クロックによって前記第１トランジスタをスイッチングし、前記対応する発光制御信号を第１レベルに変更させ、前記第１キャパシタは、第１上部電極と、第１下部電極とを含み、前記第１上部電極は、前記第１下部電極と前記第１上部電極との重なる領域を覆うように形成されている。
【００１０】
前記単位発光駆動回路は、前記第１トランジスタのゲートに電気的に連結された一端および第１発光初期化信号が入力される他端を含む第２トランジスタと、前記第２トランジスタのゲートと前記第２トランジスタの一端との間に連結されている第２キャパシタとをさらに含み、前記第２キャパシタは、第２上部電極と、第２下部電極とを含み、前記第２上部電極は、前記第２下部電極と前記第２上部電極との重なる領域を覆うように形成されている。
【００１１】
前記単位発光駆動回路は、前記第１発光クロックに連結された一端および前記第１発光クロックが所定期間シフトされた第２発光クロックに同期して第１ＳＲ出力が伝達されるゲートを含む第３トランジスタと、前記第３トランジスタのゲートと前記第３トランジスタの他端との間に連結されている第３キャパシタとをさらに含み、前記第３キャパシタは、第３上部電極と、第３下部電極とを含み、前記第３上部電極は、前記第３下部電極と前記第３上部電極との重なる領域を覆うように形成され、前記第１ＳＲ出力は、前記複数の発光駆動回路のうち、前記単位発光駆動回路の次のステージに位置した単位発光駆動回路である。
【００１２】
本発明の他の特徴による複数の発光制御信号を生成する発光駆動回路は、前記複数の発光制御信号それぞれを生成する複数の単位発光駆動回路を含み、前記複数の単位発光駆動回路のうちの１つは、前記複数の単位発光駆動回路のうち、前記単位発光駆動回路の次のステージに位置した単位発光駆動回路の第１ＳＲ出力が第２発光クロックに同期して伝達されるゲート電極および前記第２発光クロックが所定期間シフトされた第１発光クロックが伝達される一端を含む第３トランジスタと、前記第３トランジスタのゲートと前記第３トランジスタの他端との間に連結されている第３キャパシタとを含み、前記第３キャパシタは、第３上部電極と、第３下部電極とを含み、前記第３上部電極は、前記第３下部電極と前記第３上部電極との重なる領域を覆うように形成されている。
【００１３】
前記第３トランジスタの他端は、前記単位発光駆動回路の第２ＳＲ出力が発生するノードに連結されている。
【００１４】
前記単位発光駆動回路は、前記発光制御信号に連結された第１トランジスタのゲートに電気的に連結された一端および第１発光初期化信号が入力される他端を含む第２トランジスタと、前記第２トランジスタのゲートと前記第２トランジスタの一端との間に連結されている第２キャパシタとをさらに含み、前記第２キャパシタは、第２上部電極と、第２下部電極とを含み、前記第２上部電極は、前記第２下部電極と前記第２上部電極との重なる領域を覆うように形成されている。
【００１５】
本発明のさらに他の特徴による複数の発光制御信号を生成する発光駆動回路は、前記複数の発光制御信号それぞれを生成する複数の単位発光駆動回路を含み、前記複数の単位発光駆動回路のうちの１つは、対応する発光制御信号に連結された一端を含む第１トランジスタと、前記第１トランジスタのゲートに電気的に連結された一端および第１発光初期化信号が入力される他端とを含む第２トランジスタ、前記第２トランジスタのゲートと前記第２トランジスタの一端との間に連結されている第２キャパシタと、をさらに含み、前記第２キャパシタは、第２上部電極と、第２下部電極とを含み、前記第２上部電極は、前記第２下部電極と前記第２上部電極との重なる領域を覆うように形成されている。
【００１６】
本発明のさらに他の特徴による複数のスキャン信号を生成するスキャン駆動回路は、前記複数のスキャン信号を生成する複数の単位スキャン駆動回路を含み、前記複数の単位スキャン駆動回路のうちの１つは、第１クロックに同期して第１ＳＳＲ出力が伝達されるゲートおよび前記第１クロックが所定期間シフトされた第２クロックが伝達される一端を含む第１トランジスタと、前記第１トランジスタのゲートと前記第１トランジスタの他端との間に連結されている第１出力キャパシタと、を含み、前記第１出力キャパシタは、第４上部電極と、第４下部電極とを含み、前記第４上部電極は、前記第４下部電極と前記第４上部電極との重なる領域を覆うように形成されている。前記第１ＳＳＲ出力は、前記複数の単位スキャン駆動回路のうち、前記単位スキャン駆動回路に隣接した単位スキャン駆動回路から出力される。
【００１７】
前記第１トランジスタの他端は、前記単位スキャン駆動回路の第２ＳＳＲ出力が生成されるノードに連結されている。
【００１８】
前記単位スキャン駆動回路は、前記第２クロックに同期して前記第２ＳＳＲ出力が伝達されるゲートおよび前記第１クロックが伝達される一端を含む第２トランジスタと、前記第２トランジスタのゲートと前記第２トランジスタの他端との間に連結されている第２出力キャパシタと、を含み、前記第２出力キャパシタは、第５上部電極と、第５下部電極とを含み、前記第５上部電極は、前記第５下部電極と前記第５上部電極との重なる領域を覆うように形成されている。
【発明の効果】
【００１９】
以上説明したように本発明によれば、寄生キャパシタの影響を最小化することができる、新規かつ改良されたキャパシタを含む駆動回路を提供できる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施形態にかかる発光駆動回路の１ステージを示した図である。
【図２】本発明の実施形態にかかる単位発光駆動回路の入力、出力およびノードの電圧を示した波形図である。
【図３】本発明の実施形態にかかる単位発光駆動回路の平面レイアウトである。
【図４】図３に示されているラインＡ１−Ａ１’に沿って形成された層構造を示した断面図である。
【図５】図３に示されているラインＡ２−Ａ２’に沿って形成された積層構造を示した断面図である。
【図６】図３に示されているラインＡ３−Ａ３’に沿って形成された積層構造を示した断面図である。
【図７】本発明の他の実施形態にかかるスキャン駆動回路の１ステージを示した図である。
【図８】本発明の他の実施形態にかかる単位スキャン駆動回路の入力、出力およびノードの電圧を示した波形図である。
【図９】本発明の他の実施形態にかかる単位スキャン駆動回路の平面レイアウトである。
【図１０】図９に示されているラインＡ４−Ａ４’に沿って形成された積層構造を示した断面図である。
【図１１】図９に示されているラインＡ５−Ａ５’に沿って形成された積層構造を示した断面図である。
【図１２】本発明の実施形態にかかる表示装置を示した図である。
【図１３】本発明の実施形態にかかる複数の画素のうちの１画素の一例を示した図である。
【図１４】図１３に示された画素の動作を説明するための駆動タイミングを示した図である。
【発明を実施するための形態】
【００２１】
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００２２】
しかし、本発明は、様々な異なる形態で実現可能であり、ここで説明する実施形態に限定されない。そして、図面において、本発明を明確に説明するために説明上不必要な部分は省略し、明細書全体にわたって類似の部分については類似の図面符号を付した。
【００２３】
明細書全体において、ある部分が他の部分に「連結」されているとする時、これは、「直接的に連結」されている場合のみならず、その中間に別の素子を挟んで「電気的に連結」されている場合も含む。また、ある部分がある構成要素を「含む」とする時、これは、特に反対となる記載がない限り、他の構成要素を除くのではなく、他の構成要素をさらに包含できることを意味する。
【００２４】
以下、図面を参照して、本発明の実施形態にかかる発光駆動回路およびこれを含む表示装置を説明する。発明の詳細な説明において、序数的表現は、記載される順序に従った記載に過ぎず、当該構成に対する固有の序数ではない。
【００２５】
以下、発光クロック、クロック、発光初期化信号、ＳＲ出力、およびＳＳＲ出力は、所定の周期を有するパルス波形である。
【００２６】
図１は、本発明の実施形態にかかる発光駆動回路の１ステージを示した図である。
【００２７】
発光駆動回路は、連続配列されている複数のステージを含み、各ステージ（例えば、ｎ番目のステージ）は、隣接した２つのステージ（例えば、ｎ−１番目のステージおよびｎ＋１番目のステージ）のＳＲ出力（例えば、ＳＲ［ｎ−１］、ＳＲ［ｎ＋１］）が入力され、ＳＲ出力（例えば、ＳＲ［ｎ］）を出力し、ＳＲ出力に応じて発光制御信号（例えば、ＥＭ［ｎ］）を出力する。図１に示されたステージの出力は、表示装置で画素のデューティーを制御したり、所定期間発光を遮断したりする発光制御信号として使用できる。
【００２８】
以下、発光駆動回路を構成する複数のステージを単位発光駆動回路とする。
【００２９】
図１に示されているように、単位発光駆動回路ＥＤ＿ｎは、複数のトランジスタＴ１−Ｔ１４と、５個のキャパシタＣＳＲ、ＣＨＯＬＤ、ＣＯＵＴ、ＣＬＯＷ、ＣＨＩＧＨと、を含む。
【００３０】
複数のトランジスタＴ１−Ｔ１４は、すべてＰチャネルトランジスタで実現されており、複数のトランジスタＴ１−Ｔ１４は、制御電極のゲートに入力される信号によってスイッチング動作し、ゲート入力がローレベルの場合にターンオンされ、ゲート入力がハイレベルの場合にターンオフされる。しかし、本発明の実施形態が、すべてＰチャネルトランジスタで実現されるものに限定されるものではない。
【００３１】
トランジスタＴ１は、直前のステージの単位発光駆動回路（図示せず）のＳＲ出力ＳＲ［ｎ−１］が入力される一端と、第１方向制御信号ＢＩＣＴＬＢが入力されるゲートと、ノードＮ１に連結されている他端とを含む。
【００３２】
単位発光駆動回路ＥＤ＿ｎが１番目のステージであれば、直前のステージの単位発光駆動回路のＳＲ出力の代わりに発光開始信号ＥＭ＿ＦＬＭを利用する。
【００３３】
トランジスタＴ２は、次のステージの単位発光駆動回路（図示せず）のＳＲ出力ＳＲ［ｎ＋１］が入力される一端と、第２方向制御信号ＢＩＣＴＬが入力されるゲートと、ノードＮ１に連結されている他端とを含む。
【００３４】
例えば、第１方向制御信号ＢＩＣＴＬＢがゲートオンレベルの場合、第２方向制御信号ＢＩＣＴＬはゲートオフレベルである。その逆の、第１方向制御信号ＢＩＣＴＬＢがゲートオフレベルの場合、第２方向制御信号ＢＩＣＴＬはゲートオンレベルである。
【００３５】
トランジスタＴ３は、ノードＮ１に連結されている一端と、第２発光クロックＥＭ＿ＣＬＫ２が入力されるゲートと、ノードＮ２に連結されている他端とを含む。トランジスタＴ４は、ノードＮ１に連結されている一端と、第２発光クロックＥＭ＿ＣＬＫ２が入力されるゲートと、ノードＮ３に連結されている他端とを含む。
【００３６】
トランジスタＴ５は、第１電源電圧ＶＧＨに連結されている一端と、ノードＮ４に連結されているゲートと、ノードＮ５に連結されている他端とを含む。出力キャパシタＣＯＵＴは、ノードＮ４と第１電源電圧ＶＧＨとの間に連結されている。
【００３７】
トランジスタＴ６は、第１発光クロックＥＭ＿ＣＬＫ１が入力される一端と、ノードＮ３に連結されているゲートと、ノードＮ５に連結されている他端とを含み、ＳＲキャパシタＣＳＲは、トランジスタＴ６のゲートと他端との間に連結されている。トランジスタＴ６のオン期間の間、第１発光クロックＥＭ＿ＣＬＫ１がＳＲ出力ＳＲ［ｎ］に出力され、トランジスタＴ５のオン期間の間、第１電源電圧ＶＧＨがＳＲ出力ＳＲ［ｎ］に出力される。
【００３８】
トランジスタＴ７は、ノードＮ２に連結されている一端と、発光遮断信号ＥＳＲが入力されるゲートと、第２電源電圧ＶＧＬに連結されている他端とを含む。トランジスタＴ８は、第１電源電圧ＶＧＨに連結されている一端と、ノードＮ２に連結されているゲートと、ノードＮ６に連結されている他端とを含む。
【００３９】
トランジスタＴ９は、第２発光クロックＥＭ＿ＣＬＫ２が入力される一端と、ノードＮ２に連結されているゲートと、ノードＮ７に連結されている他端とを含む。トランジスタＴ１０は、ノードＮ７に連結されている一端と、第２発光クロックＥＭ＿ＣＬＫ２が入力されるゲートと、第２電源電圧ＶＧＬに連結されている他端とを含む。
【００４０】
トランジスタＴ１１は、ノードＮ６に連結されている一端と、第１発光初期化信号ＥＭ＿ＩＮＴ１が入力されるゲートと、ノードＮ８に連結されている他端とを含む。
【００４１】
トランジスタＴ１２は、ノードＮ８に連結されている一端と、ノードＮ７に連結されているゲートと、第１発光初期化信号ＥＭ＿ＩＮＴ１が入力される他端とを含む。ホールドキャパシタＣＨＯＬＤは、トランジスタＴ１２のゲートと一端との間に連結されている。
【００４２】
トランジスタＴ１３は、第１電源電圧ＶＧＨが入力される一端と、ノードＮ２に連結されているゲートと、ノードＮ４に連結されている他端とを含む。ハイキャパシタＣＨＩＧＨは、第１電源電圧ＶＧＨとノードＮ２との間に連結されている。
【００４３】
トランジスタＴ１４は、ノードＮ４に連結されている一端と、ノードＮ６に連結されているゲートと、第２電源電圧ＶＧＬに連結されている他端とを含む。ローキャパシタＣＬＯＷは、ノードＮ６に連結されている一端と、第１発光クロックＥＭ＿ＣＬＫ１が入力される他端とを含む。
【００４４】
図１に示された単位発光駆動回路ＥＤ＿ｎの直前または次のステージの単位発光駆動回路は、図１に示された連結関係とは異なる連結関係を有することができる。
【００４５】
例えば、直前（または次）のステージの単位発光駆動回路において、トランジスタＴ６に対応するトランジスタには、ＥＭ＿ＣＬＫ１の代わりにＥＭ＿ＣＬＫ２が連結されてもよく、トランジスタＴ１２に対応するトランジスタには、ＥＭ＿ＩＮＴ１の代わりにＥＭ＿ＩＮＴ２が連結されてもよく、ローキャパシタＣＬＯＷは、ＥＭ＿ＣＬＫ１の代わりにＥＭ＿ＣＬＫ２が連結されてもよい。
【００４６】
以下、図２を参照して、本発明の実施形態にかかる単位発光駆動回路ＥＤ＿ｎの動作を説明する。
【００４７】
先に説明した図１に示された単位発光駆動回路ＥＤ＿ｎのすべてのスイッチング素子はｐチャネルトランジスタであるので、スイッチング素子をターンオンさせるイネーブルレベルはローレベルであり、スイッチング素子をターンオフさせるディセーブルレベルはハイレベルである。
【００４８】
図２は、本発明の実施形態にかかる単位発光駆動回路の入力、出力およびノードの電圧を示した波形図である。
【００４９】
ノードＮ５の電圧がＳＲ出力ＳＲ［ｎ］であり、ノードＮ４の電圧が発光制御信号ＥＭ［ｎ］である。ノードＮ２の電圧をＥＭ＿ＱＢ、ノードＮ３の電圧をＳＲ＿Ｑ、ノードＮ６の電圧をＥＭ＿Ｑ、ノードＮ７の電圧をＩＮＴ＿Ｑ、ノードＮ８の電圧をＩＮＴ＿ＱＢとする。
【００５０】
第１方向制御信号ＢＩＣＴＬＢがローレベルであり、第２方向制御信号ＢＩＣＴＬはハイレベルであると仮定する。第１方向制御信号ＢＩＣＴＬＢによってトランジスタＴ１はターンオン状態であり、第２方向制御信号ＢＩＣＴＬによってトランジスタＴ２はターンオフ状態である。
【００５１】
時点Ｐ１において、ＳＲ出力ＳＲ［ｎ−１］および第２発光クロックＥＭ＿ＣＬＫ２がローレベルに立ち下がり、トランジスタＴ３、Ｔ４がターンオンされ、ＥＭ＿ＱＢおよびＳＲ＿Ｑがローレベルに立ち下がる。ＥＭ＿ＱＢがローレベルであるため、トランジスタＴ８およびトランジスタＴ１３がターンオンされ、ＥＭ＿Ｑおよび発光制御信号ＥＭ［ｎ］がハイレベルに立ち上がる。
【００５２】
時点Ｐ２において、第２発光クロックＥＭ＿ＣＬＫ２がハイレベルに立ち上がり、トランジスタＴ３、Ｔ４がターンオフされる。期間Ｐ１−Ｐ２の間、ノードＮ２にはローレベルのＳＲ出力ＳＲ［ｎ−１］が供給され、ノードＮ２にはハイキャパシタＣＨＩＧＨが連結されているため、次の第２発光クロックＥＭ＿ＣＬＫ２がローレベルに立ち下がる時点Ｐ７まで、ＥＭ＿ＱＢはローレベルに維持される。
【００５３】
期間Ｐ１−Ｐ２の間、第２発光クロックＥＭ＿ＣＬＫ２によってトランジスタＴ１０がターンオンされ、ＩＮＴ＿Ｑはローレベルであり、第２発光クロックＥＭ＿ＣＬＫ２がハイレベルとなり、トランジスタＴ１０がターンオフされた後（時点Ｐ２以降）、ＥＭ＿ＱＢによってオン状態のトランジスタＴ９を介して第２発光クロックＥＭ＿ＣＬＫ２がノードＮ７に連結されるため、ＩＮＴ＿Ｑはハイレベルに立ち上がる。
【００５４】
期間Ｐ１−Ｐ２の間、ローレベルのＩＮＴ＿ＱによってトランジスタＴ１２がターンオンされ、第１発光初期化信号ＥＭ＿ＩＮＴ１がノードＮ８に連結されるため、ＩＮＴ＿ＱＢはハイレベルである。トランジスタＴ１０がターンオフされた後（時点Ｐ２以降）、ＩＮＴ＿Ｑはハイレベルに立ち上がり、トランジスタＴ１２はターンオフされる。期間Ｐ２−Ｐ７の間、トランジスタＴ９はローレベルのＥＭ＿ＱＢによってターンオン状態であるため、ＩＮＴ＿Ｑはハイレベルに維持され、トランジスタＴ１２はターンオフ状態である。
【００５５】
時点Ｐ３において、第１発光初期化信号ＥＭ＿ＩＮＴ１がローレベルに立ち下がり、トランジスタＴ１１がターンオンされ、ＩＮＴ＿ＱＢは第１電源電圧ＶＧＨに連結されてハイレベルに維持される。時点Ｐ４において、第１発光初期化信号ＥＭ＿ＩＮＴ１がハイレベルに立ち上がり、トランジスタＴ１１がターンオフされ、ＩＮＴ＿ＱＢはホールドキャパシタＣＨＯＬＤによってハイレベルに維持される。
【００５６】
時点Ｐ５において、第１発光クロックＥＭ＿ＣＬＫ１がローレベルに立ち下がり、ＳＲ出力ＳＲ［ｎ］はローレベルに立ち下がり、ノードＮ５にＳＲキャパシタＣＳＲを介してカップリングされているノードＮ３の電圧も立ち下がる。したがって、ＳＲ＿Ｑが図示のように時点Ｐ５で立ち下がる。
【００５７】
時点Ｐ６において、第１発光クロックＥＭ＿ＣＬＫ１がハイレベルに立ち上がり、ＳＲ出力ＳＲ［ｎ］はハイレベルに立ち上がり、ノードＮ５にＳＲキャパシタＣＳＲを介してカップリングされているノードＮ３の電圧も立ち上がる。したがって、ＳＲ＿Ｑが図示のように時点Ｐ６で立ち上がる。
【００５８】
時点Ｐ７において、第２発光クロックＥＭ＿ＣＬＫ２がローレベルに立ち下がり、トランジスタＴ３およびトランジスタＴ４がターンオンされ、時点Ｐ７でＳＲ出力ＳＲ［ｎ−１］はハイレベルであるため、ＥＭ＿ＱＢおよびＳＲ＿Ｑがハイレベルに立ち上がる。すると、トランジスタＴ６、Ｔ８、Ｔ１３がターンオフされる。
【００５９】
時点Ｐ７以降、（トランジスタＴ６はオフ状態であるが）ＳＲキャパシタＣＳＲの一端はハイレベルのＳＲ出力ＳＲ［ｎ−１］に連結されているため、ＳＲ出力ＳＲ［ｎ］はハイレベルに維持される。また、ノードＮ６は、ローキャパシタＣＬＯＷを介して第１発光クロックＥＭ＿ＣＬＫ１にカップリングされており、第１発光クロックＥＭ＿ＣＬＫ１が時点Ｐ７でハイレベルに維持されているため、ＥＭ＿Ｑもハイレベルに維持される。
【００６０】
時点Ｐ７において、第２発光クロックＥＭ＿ＣＬＫ２によってトランジスタＴ１０がターンオンされるため、ＩＮＴ＿Ｑはローレベルに立ち下がり、トランジスタＴ１２がターンオンされる。時点Ｐ７で第１発光初期化信号ＥＭ＿ＩＮＴ１はハイレベルであるため、ＩＮＴ＿ＱＢはハイレベルである。
【００６１】
時点Ｐ８において、第２発光クロックＥＭ＿ＣＬＫ２がハイレベルに立ち上がり、トランジスタＴ３、Ｔ４がターンオフされ、時点Ｐ７での状態が時点Ｐ８以降も維持される。
【００６２】
時点Ｐ９において、第１発光初期化信号ＥＭ＿ＩＮＴ１がローレベルに立ち下がり、トランジスタＴ１１がターンオンされる。時点Ｐ９でトランジスタＴ１２はターンオン状態であるため、ＩＮＴ＿ＱＢはローレベルに立ち下がり、ＩＮＴ＿ＱはホールドキャパシタＣＨＯＬＤのカップリングによって立ち下がる。
【００６３】
ターンオンされたトランジスタＴ１１を介してノードＮ６が第１発光初期化信号ＥＭ＿ＩＮＴ１に連結されるため、ＥＭ＿Ｑも立ち下がる。すると、トランジスタＴ１４のゲートにローレベルが入力され、トランジスタＴ１４がターンオンされる。ただし、時点Ｐ９でトランジスタＴ１４は完全にターンオンされず、発光制御信号ＥＭ［ｎ］は第２電源電圧ＶＧＬより高いＶＧＬ’に立ち下がる。
【００６４】
時点Ｐ１０において、第１発光初期化信号ＥＭ＿ＩＮＴ１がハイレベルに立ち上がり、トランジスタＴ１１がターンオフされる。時点Ｐ１０でトランジスタＴ１２はターンオン状態であるため、ＩＮＴ＿ＱＢはハイレベルに立ち上がり、ＩＮＴ＿ＱはホールドキャパシタＣＨＯＬＤのカップリングによって立ち上がる。
【００６５】
ＥＭ＿ＱはローキャパシタＣＬＯＷによってローレベルに維持され、発光制御信号ＥＭ［ｎ］は同様にＶＧＬ’に維持される。
【００６６】
時点Ｐ１１において、第１発光クロックＥＭ＿ＣＬＫ１がローレベルに立ち下がり、ローキャパシタＣＬＯＷを介して第１発光クロックＥＭ＿ＣＬＫ１とカップリングされているＥＭ＿Ｑも立ち下がる。すると、ＥＭ＿Ｑが十分に低い電圧、つまり、トランジスタＴ１４を十分にターンオンさせることができるレベルとなる。
【００６７】
したがって、時点Ｐ１１において、発光制御信号ＥＭ［ｎ］は第２電源電圧ＶＧＬレベルに立ち下がる。
【００６８】
以下、図３を参照して、本発明の実施形態にかかる単位発光駆動回路のレイアウトを説明する。
【００６９】
図３は、本発明の実施形態にかかる単位発光駆動回路の平面レイアウトである。図３に示されているように、複数のトランジスタＴ１−Ｔ１４が形成された領域を図３に点線で表示し、図面符号Ｔ１−Ｔ１４を共に併記した。図３において、□の中に×を入れている箇所は、コンタクトホールを示したものである。
【００７０】
第１電源電圧ＶＧＨは配線２を介して供給され、直前のＳＲ出力ＳＲ［ｎ−１］は配線２３および電極２４を介して配線２１に供給され、第２方向制御信号ＢＩＣＴＬは配線３を介して供給され、第１方向制御信号ＢＩＣＴＬＢは配線４を介して供給される。
【００７１】
単位発光駆動回路ＥＤ＿ｎの現在のＳＲ出力ＳＲ［ｎ］は配線２２に供給され、次の単位発光駆動回路（図示せず）のＳＲ出力ＳＲ［ｎ＋１］は配線２３に供給される。
【００７２】
第１発光クロックＥＭ＿ＣＬＫ１は配線５、第２発光クロックＥＭ＿ＣＬＫ２は配線６、発光遮断信号ＥＳＲは配線７、第２電源電圧ＶＧＬは配線８、および第１発光初期化信号ＥＭ＿ＩＮＴ１は配線９を介して供給される。
【００７３】
トランジスタＴ６のゲート電極１１は、コンタクトホールを介して電極２４に連結されており、トランジスタＴ６の電極３４（例えば、ドレイン電極）は、コンタクトホールを介して電極３５に連結されており、電極３５は、コンタクトホールを介して第１発光クロックＥＭ＿ＣＬＫ１が供給される配線５に連結されている。
【００７４】
電極２４は、コンタクトホールを介してゲート電極１２に連結されており、トランジスタＴ４の他端は、コンタクトホールを介して電極２４に連結されている。
【００７５】
トランジスタＴ５の他端およびトランジスタＴ６の一端に連結された電極２５は、コンタクトホールを介して電極２６に連結されており、配線２２は、コンタクトホールを介して電極２６に連結されている。配線２２を介して単位発光駆動回路ＥＤ＿ｎのＳＲ出力が出力される。図１に示されたノードＮ５は電極２５、２６から形成されており、トランジスタＴ５の他端はドレイン、トランジスタＴ６の一端はソースであり得る。
【００７６】
ＳＲキャパシタＣＳＲは、下部電極としてゲート電極１２と、上部電極として電極１０とを含む。電極１０は、コンタクトホールを介して配線２２に連結されている。ゲート電極１１とゲート電極１２は同一層に形成されるとよい。
【００７７】
以下、図４を参照して、本発明の実施形態にかかるＳＲキャパシタＣＳＲの断面を説明する。
【００７８】
図４は、図３に示されているラインＡ１−Ａ１’に沿って形成された層構造を示した断面図である。
【００７９】
図４に示されているように、ガラス基板ＧＬ上にバッファー層ＢＬが形成されており、バッファー層ＢＬ上にゲート絶縁層ＧＩ１が形成されている。下部電極のゲート電極１２はゲート絶縁層ＧＩ１上に形成されており、ゲート絶縁層ＧＩ２はゲート絶縁層ＧＩ１およびゲート電極１２の上に形成されている。上部電極の電極１０はゲート絶縁層ＧＩ２上に形成されている。
【００８０】
電極１０およびゲート絶縁層ＧＩ２の上に層間絶縁膜ＩＬＤが形成されており、配線２２は、コンタクトホールＣＨ１を介して電極１０に連結されており、電極２４は、コンタクトホールＣＨ２を介してゲート電極１２に連結されている。配線２１および配線４と電極２４は層間絶縁膜ＩＬＤ上に形成されている。保護膜ＰＩは、層間絶縁膜ＩＬＤおよび配線４、２１、２２、２４の上に形成されており、有機膜で形成されるとよい。画素の透明電極または発光素子のカソード電極が保護膜ＰＩ上に形成される。図４において、「ＥＲ」は画素のピクセル電極またはカソード電極であり得る。
【００８１】
図４に示されているように、ＳＲキャパシタＣＳＲは、電極１０とゲート電極１２との重なる領域に形成される。図３および図４に示されているように、上部電極の電極１０は、ゲート電極１２と電極１０との重なる領域よりも大きいサイズに形成される。図３および図４に示されたＳＲキャパシタＣＳＲの形状は、寄生キャパシタを減少させることができる構造の一例示である。
【００８２】
本発明の実施形態が図３および図４に示された内容に限定されるものではなく、ＳＲキャパシタＣＳＲの上部電極が、上部電極と下部電極との重なる領域よりも大きいサイズに形成される多様な変形例が可能である。
【００８３】
再び図３を参照すれば、ホールドキャパシタＣＨＯＬＤは、下部電極のゲート電極１３と、上部電極の電極１４とを含む。ゲート電極１３は、コンタクトホールを介して電極３７に連結されており、トランジスタＴ１２のゲートを形成する。電極２５は、コンタクトホールを介してトランジスタＴ１０のソースに連結されており、他のコンタクトホールを介してトランジスタＴ９の他端に連結されており、コンタクトホールＣＨ３を介してゲート電極１３に連結されている。図１に示されたノードＮ７は電極３７から形成されており、トランジスタＴ１０の一端はソースである。
【００８４】
上部電極の電極１４は、コンタクトホールを介して電極２６に連結されている。電極２６は、コンタクトホールを介してトランジスタＴ１２の一端に連結されており、他のコンタクトホールを介してトランジスタＴ１１の他端に連結されている。図１に示されたノードＮ８は電極２６から形成されている。
【００８５】
以下、図５を参照して、本発明の実施形態にかかるホールドキャパシタＣＨＯＬＤの断面を説明する。
【００８６】
図５は、図３に示されているラインＡ２−Ａ２’に沿って形成された積層構造を示した断面図である。
【００８７】
図５に示されているように、ガラス基板ＧＬ上にバッファー層ＢＬが形成されており、バッファー層ＢＬ上にゲート絶縁層ＧＩ１および半導体層Ｓｉが形成されている。下部電極のゲート電極１３はゲート絶縁層ＧＩ１上に形成されており、ゲート絶縁層ＧＩ２はゲート絶縁層ＧＩ１およびゲート電極１３の上に形成されている。上部電極の電極１４はゲート絶縁層ＧＩ２上に形成されている。
【００８８】
電極１４およびゲート絶縁層ＧＩ２の上に層間絶縁膜ＩＬＤが形成されており、電極２５は、コンタクトホールＣＨ３を介してゲート電極１３に連結されており、電極３６は、コンタクトホールＣＨ４を介して電極１４に連結されている。配線８、配線９、および電極３６は層間絶縁膜ＩＬＤ上に形成されている。保護膜ＰＩは、層間絶縁膜ＩＬＤおよび電極８、９、２５、３６の上に形成されており、有機膜で形成されるとよい。画素の透明電極または発光素子のカソード電極が保護膜ＰＩ上に形成される。図５において、「ＥＲ」は画素のピクセル電極またはカソード電極であり得る。
【００８９】
図５に示されているように、ホールドキャパシタＣＨＯＬＤは、ゲート電極１３と電極１４との重なる領域に形成される。図３および図５に示されているように、上部電極の電極１４は、下部電極のゲート電極１３と電極１４との重なる領域よりも大きいサイズに形成される。図３および図５に示されたホールドキャパシタＣＨＯＬＤの形状は、寄生キャパシタを減少させることができる構造の一例示である。
【００９０】
本発明の実施形態が図３および図５に示された内容に限定されるものではなく、ホールドキャパシタＣＨＯＬＤの上部電極が、上部電極と下部電極との重なる領域よりも大きいサイズに形成される多様な変形例が可能である。
【００９１】
ローキャパシタＣＬＯＷは、下部電極のゲート電極１５と、上部電極の電極１６とを含む。ゲート電極１５は、コンタクトホールを介して電極２８に連結されており、トランジスタＴ１４のゲートを形成する。電極２８は、コンタクトホールを介してトランジスタＴ８のドレインに連結されている。図１に示されたノードＮ６は電極２８から形成されており、トランジスタＴ８の他端はドレインである。
【００９２】
電極１６は、コンタクトホールＣＨ５を介して電極２９に連結されている。電極２９は、コンタクトホールを介して電極３０に連結されており、電極３０は、他のコンタクトホールを介して配線５に連結されている。配線５を介して第１発光クロックＥＭ＿ＣＬＫ１が供給されるため、ホールドキャパシタＣＨＯＬＤの上部電極１６には第１発光クロックＥＭ＿ＣＬＫ１が供給される。トランジスタＴ１４のドレイン電極３１は、コンタクトホールを介してゲート電極３２に連結されており、ゲート電極３２は、コンタクトホールを介して配線８に連結されている。
【００９３】
図６は、図３に示されているラインＡ３−Ａ３’に沿って形成された積層構造を示した断面図である。
【００９４】
図６に示されているように、ガラス基板ＧＬ上にバッファー層ＢＬが形成されており、バッファー層ＢＬ上にゲート絶縁層ＧＩ１が形成されている。下部電極のゲート電極１５はゲート絶縁層ＧＩ１上に形成されており、ゲート絶縁層ＧＩ２はゲート絶縁層ＧＩ１およびゲート電極１５の上に形成されている。上部電極の電極１６はゲート絶縁層ＧＩ２上に形成されている。
【００９５】
電極１６およびゲート絶縁層ＧＩ２の上に層間絶縁膜ＩＬＤが形成されており、電極２９は、コンタクトホールＣＨ５を介して電極１６に連結されている。電極３１は層間絶縁膜ＩＬＤ上に形成されている。保護膜ＰＩは、層間絶縁膜ＩＬＤおよび電極２９、３１の上に形成されており、有機膜で形成されるとよい。画素の透明電極または発光素子のカソード電極が保護膜ＰＩ上に形成される。図６において、「ＥＲ」は画素のピクセル電極またはカソード電極であり得る。
【００９６】
図６に示されているように、ローキャパシタＣＬＯＷは、ゲート電極１５と電極１６との重なる領域に形成される。図３および図６に示されているように、上部電極の電極１６は、下部電極のゲート電極１５と電極１６との重なる領域よりも大きいサイズに形成される。図３および図６に示されたローキャパシタＣＬＯＷの形状は、寄生キャパシタを減少させることができる構造の一例示である。
【００９７】
本発明の実施形態が図３および図６に示された内容に限定されるものではなく、ローキャパシタＣＬＯＷの上部電極が、上部電極と下部電極との重なる領域よりも大きいサイズに形成される多様な変形例が可能である。
【００９８】
このように、ＳＲキャパシタＣＳＲ、ホールドキャパシタＣＨＯＬＤ、およびローキャパシタＣＬＯＷは、ブースティングによって印加される電圧が可変する上部電極１０、１４、１６が、下部電極のゲート電極１２、１３、１５を最大限覆うように形成されている。すると、下部電極のゲート電極１２、１３、１５とその上に位置した他の電極層（図４〜図６中の電極ＥＲ層）との間の寄生容量が最小化された条件でブースティング動作が行われる。
【００９９】
すると、ＳＲ出力、発光制御信号の出力が設計によって生成できる。例えば、ＳＲ出力および発光制御信号がＰチャネルトランジスタのゲート電極に入力される条件で、本発明の実施形態では、ＳＲ出力および発光制御信号が設計によって十分に低いローレベルとして生成される。
【０１００】
具体的には、ＳＲキャパシタＣＳＲは、図２に示されているように、第１発光クロックＥＭ＿ＣＬＫ１が立ち下がる時点Ｐ５でＳＲ出力ＳＲ［ｎ］をより低い電圧にブースティングさせる。この時、第１発光クロックＥＭ＿ＣＬＫ１の電圧変化が寄生キャパシタによって分散して、ＳＲ出力ＳＲ［ｎ］のブースティング幅が設計より小さくなるのを防止するために、ＳＲキャパシタＣＳＲの上部電極１０は、最大限ゲート電極１２を覆うように形成される。
【０１０１】
また、例えば、ホールドキャパシタＣＨＯＬＤは、図２に示されているように、第１発光初期化信号ＥＭ＿ＩＮＴ１が立ち下がる時点Ｐ９でＩＮＴ＿ＱＢをより低い電圧にブースティングさせる。この時、第１発光初期化信号ＥＭ＿ＩＮＴ１の電圧変化が寄生キャパシタによって分散して、ＩＮＴ＿ＱＢのブースティング幅が設計より小さくなるのを防止するために、ホールドキャパシタＣＨＯＬＤの上部電極１４は、最大限ゲート電極１３を覆うように形成される。ＩＮＴ＿ＱＢが十分に低くなってはじめて、トランジスタＴ１４を十分にターンオンさせることができる。したがって、ホールドキャパシタＣＨＯＬＤのブースティング動作は、発光制御信号のレベルに関与する。
【０１０２】
同時に、ローキャパシタＣＬＯＷは、図２に示されているように、第１発光クロックＥＭ＿ＣＬＫ１が立ち下がる時点Ｐ１１で発光制御信号ＥＭ［ｎ］をより低い電圧にブースティングさせる。この時、第１発光クロックＥＭ＿ＣＬＫ１の電圧変化が寄生キャパシタによって分散して、発光制御信号ＥＭ［ｎ］のブースティング幅が設計より小さくなるのを防止するために、ローキャパシタＣＬＯＷの上部電極１６は、最大限ゲート電極１５を覆うように形成される。
【０１０３】
本発明の実施形態にかかるＳＲキャパシタ、ホールドキャパシタ、およびローキャパシタそれぞれの上部電極は、下部電極を最大限覆うために、２つの電極の重なり領域より大きいサイズに上部電極を設計する。
【０１０４】
同時に、図３に示されているように、ハイキャパシタＣＨＩＧＨの上部電極のゲート電極１７は、下部電極の電極１８を覆うように形成されている。つまり、ゲート電極１７と電極１８との重なる領域より大きく形成されている。出力キャパシタＣＯＵＴの上部電極のゲート電極２０は、下部電極の電極１９とゲート電極２０との重なる領域を覆うように形成されている。
【０１０５】
このように、本発明の実施形態は、寄生キャパシタによる影響を最少化するために、キャパシタを構成する上部電極が、上部電極と下部電極との間の重なり領域を覆うように形成されたキャパシタを含む。
【０１０６】
以下、図７〜図１０を参照して、本発明の他の実施形態にかかる駆動回路を説明する。
【０１０７】
図７は、本発明の他の実施形態にかかるスキャン駆動回路の１ステージを示した図である。
【０１０８】
スキャン駆動回路は、連続配列されている複数のステージを含み、各ステージ（例えば、ｎ番目のステージ）は、隣接した２つのステージ（例えば、ｎ−１番目のステージおよびｎ＋１番目のステージ）のＳＲ出力（例えば、ＳＳＲ［ｎ−１］、ＳＳＲ［ｎ＋１］）が入力され、ＳＲ出力（例えば、ＳＳＲ［ｎ］）を出力し、ＳＲ出力に応じてスキャン信号（例えば、Ｓ［ｎ］）を出力する。図７に示されたステージの出力は、表示装置で画素にデータ信号を書き込むためのスキャン信号として使用できる。
【０１０９】
以下、スキャン駆動回路を構成する複数のステージを単位スキャン駆動回路とする。
【０１１０】
図７に示されているように、単位スキャン駆動回路ＳＤ＿ｎは、複数のトランジスタＳ１−Ｓ１４と、４個のキャパシタＣＨＯＬＤ１、ＣＨＯＬＤ２、ＣＯＵＴ１、ＣＯＵＴ２と、を含む。
【０１１１】
図７では、上述した実施形態と同一の構成については同一の図面符号を用いる。
【０１１２】
複数のトランジスタＳ１−Ｓ１４は、すべてＰチャネルトランジスタで実現されており、複数のトランジスタＳ１−Ｓ１４は、制御電極のゲートに入力される信号によってスイッチング動作し、ゲート入力がローレベルの場合にターンオンされ、ゲート入力がハイレベルの場合にターンオフされる。しかし、本発明の実施形態がすべてＰチャネルトランジスタで実現されるものに限定されるものではない。
【０１１３】
トランジスタＳ１は、直前のステージの単位スキャン駆動回路（図示せず）のＳＲ出力ＳＳＲ［ｎ−１］が入力される一端と、第１方向制御信号ＢＩＣＴＬＢが入力されるゲートと、ノードＮ１１に連結されている他端とを含む。
【０１１４】
トランジスタＳ２は、次の単位スキャン駆動回路（図示せず）のＳＲ出力ＳＳＲ［ｎ＋１］が入力される一端と、第２方向制御信号ＢＩＣＴＬが入力されるゲートと、ノードＮ１１に連結されている他端とを含む。
【０１１５】
例えば、第１方向制御信号ＢＩＣＴＬＢがゲートオンレベルの場合、第２方向制御信号ＢＩＣＴＬはゲートオフレベルである。その逆の、第１方向制御信号ＢＩＣＴＬＢがゲートオフレベルの場合、第２方向制御信号ＢＩＣＴＬはゲートオンレベルである。
【０１１６】
トランジスタＳ３は、ノードＮ１１に連結されている一端と、第１クロックＣＬＫ１が入力されるゲートと、ノードＮ１２に連結されている他端とを含む。トランジスタＳ４は、ダブルゲート構造で形成されており、第１電源電圧ＶＧＨに連結されているソースと、ノードＮ１３に連結されているダブルゲートと、ノードＮ１２に連結されているドレインとを含む。
【０１１７】
トランジスタＳ５は、第１電源電圧ＶＧＨに連結されているソースと、ノードＮ１１に連結されているゲートと、ノードＮ１３に連結されているドレインとを含む。トランジスタＳ６は、第１初期化信号ＩＮＴ１が入力されるゲートと、ノードＮ１３に連結されているソースと、第２電源電圧ＶＧＬに連結されているドレインとを含む。
【０１１８】
トランジスタＳ７は、ノードＮ１３に連結されているゲートと、第１電源電圧ＶＧＨに連結されているソースと、ノードＮ１４に連結されているドレインとを含む。ホールドキャパシタＣＨＯＬＤ１は、トランジスタＳ７のゲートと第１電源電圧ＶＧＨとの間に連結されている。
【０１１９】
トランジスタＳ８は、ノードＮ１２に連結されているゲートと、ノードＮ１４に連結されている一端と、第２クロックＣＬＫ２が入力される他端とを含む。出力キャパシタＣＯＵＴ１は、トランジスタＳ８のゲートとノードＮ１４との間に連結されている。
【０１２０】
ノードＮ１４の電圧は単位スキャン駆動回路ＳＤ＿ｎのＳＲ出力ＳＳＲ［ｎ］であり、ノードＮ１３の電圧をＱ１、ノードＮ１２の電圧はＱＢ１とする。ＳＲ出力ＳＳＲ［ｎ］は、直前のステージの単位スキャン駆動回路および次のステージの単位スキャン駆動回路に伝達される。トランジスタＳ７がターンオンされる時、ＳＲ出力ＳＳＲ［ｎ］はハイレベルとなり、トランジスタＳ８がターンオンされる時、ＳＲ出力ＳＳＲ［ｎ］は第２クロックＣＬＫ２である。
【０１２１】
トランジスタＳ９は、ＳＲ出力ＳＳＲ［ｎ］が入力される一端と、第２クロックＣＬＫ２が入力されるゲートと、ノードＮ１５に連結されている他端とを含む。
【０１２２】
トランジスタＳ１０は、ダブルゲート構造で形成されており、第１電源電圧ＶＧＨに連結されているソースと、ノードＮ１６に連結されているダブルゲートと、ノードＮ１５に連結されているドレインとを含む。
【０１２３】
トランジスタＳ１１は、第１電源電圧ＶＧＨに連結されているソースと、ノードＮ１４に連結されているゲートと、ノードＮ１６に連結されているドレインとを含む。トランジスタＳ１２は、第２初期化信号ＩＮＴ２が入力されるゲートと、ノードＮ１６に連結されているソースと、第２電源電圧ＶＧＬに連結されているドレインとを含む。
【０１２４】
トランジスタＳ１３は、ノードＮ１６に連結されているゲートと、第１電源電圧ＶＧＨに連結されているソースと、ノードＮ１７に連結されているドレインとを含む。ホールドキャパシタＣＨＯＬＤ２は、トランジスタＳ１３のゲートと第１電源電圧ＶＧＨとの間に連結されている。
【０１２５】
トランジスタＳ１４は、ノードＮ１５に連結されているゲートと、ノードＮ１７に連結されている一端と、第１クロックＣＬＫ１が入力される他端とを含む。出力キャパシタＣＯＵＴ２は、トランジスタＳ１４のゲートとノードＮ１７との間に連結されている。
【０１２６】
ノードＮ１７の電圧は単位スキャン駆動回路ＳＤ＿ｎのスキャン出力Ｓ［ｎ］であり、ノードＮ１６の電圧をＱ２、ノードＮ１５の電圧はＱＢ２とする。トランジスタＳ１３がターンオンされる時、スキャン出力Ｓ［ｎ］はハイレベルとなり、トランジスタＳ１４がターンオンされる時、スキャン出力Ｓ［ｎ］は第２クロックＣＬＫ２である。
【０１２７】
以下、図８を参照して、本発明の他の実施形態にかかる単位スキャン駆動回路ＳＤ＿ｎの動作を説明する。
【０１２８】
先に説明した図７に示された単位スキャン駆動回路ＳＤ＿ｎのすべてのスイッチング素子はｐチャネルトランジスタであるので、スイッチング素子をターンオンさせるイネーブルレベルはローレベルであり、スイッチング素子をターンオフさせるディセーブルレベルはハイレベルである。
【０１２９】
図７に示された単位スキャン駆動回路ＳＤ＿ｎの直前または次のステージの単位スキャン駆動回路は、図７に示された連結関係とは異なる連結関係を有することができる。
【０１３０】
例えば、直前（または次）のステージの単位スキャン駆動回路において、トランジスタＳ６に対応するトランジスタには、ＩＮＴ１の代わりにＩＮＴ２が連結されてもよく、トランジスタＳ８に対応するトランジスタには、ＣＬＫ２の代わりにＣＬＫ１が連結されてもよく、トランジスタＳ１２に対応するトランジスタには、ＩＮＴ２の代わりにＩＮＴ１が連結されてもよく、トランジスタＳ１４に対応するトランジスタには、ＣＬＫ１の代わりにＣＬＫ２が連結されてもよい。同時に、トランジスタＳ３に対応するトランジスタには、ＣＬＫ１の代わりにＣＬＫ２が連結されてもよく、トランジスタＳ９に対応するトランジスタには、ＣＬＫ２の代わりにＣＬＫ１が連結されてもよい。
【０１３１】
図８は、本発明の他の実施形態にかかる単位スキャン駆動回路の入力、出力およびノードの電圧を示した波形図である。
【０１３２】
図８では、第１方向制御信号ＢＩＣＴＬＢがローレベルであり、第２方向制御信号ＢＩＣＴＬがハイレベルであると仮定する。
【０１３３】
第１方向制御信号ＢＩＣＴＬＢによってトランジスタＳ１はターンオン状態であり、第２方向制御信号ＢＩＣＴＬによってトランジスタＳ２はターンオフ状態である。
【０１３４】
時点Ｐ２１において、ＳＲ出力ＳＳＲ［ｎ−１］および第１クロックＣＬＫ１がローレベルに立ち下がり、トランジスタＳ３、Ｓ５がターンオンされ、ＱＢ１はローレベルに立ち下がり、Ｑ１はハイレベルに立ち上がる。すると、トランジスタＳ８はターンオンされ、トランジスタＳ７はターンオフされる。
【０１３５】
時点Ｐ２２において、第１クロックＣＬＫ１がハイレベルに立ち上がり、トランジスタＳ３がターンオフされ、ＳＲ出力ＳＳＲ［ｎ−１］がハイレベルに立ち上がり、トランジスタＳ５がターンオフされる。期間Ｐ２１−Ｐ２２の間、ノードＮ１３にはハイレベルの第１電源電圧ＶＧＨが供給され、Ｑ１はハイレベルであり、この期間Ｐ２１−Ｐ２２以降も、Ｑ１はホールドキャパシタＣＨＯＬＤ１によって維持される。
【０１３６】
期間Ｐ２１−Ｐ２２の間、ノードＮ１２にはローレベルのＳＲ出力ＳＳＲ［ｎ−１］が供給され、ＱＢ１はローレベルであり、この期間Ｐ２１−Ｐ２２以降も、ＱＢ１は出力キャパシタＣＯＵＴ１によって維持され、トランジスタＳ８がターンオン状態に維持され、ＳＲ出力ＳＳＲ［ｎ］は第２クロックＣＬＫ２である。
【０１３７】
時点Ｐ２３において、第２クロックＣＬＫ２がローレベルに立ち下がり、ＳＲ出力ＳＳＲ［ｎ］はローレベルに立ち下がり、ノードＮ１４に出力キャパシタＣＯＵＴ１を介してカップリングされているノードＮ１３の電圧も立ち下がる。したがって、ＱＢ１が図示のように時点Ｐ２３で立ち下がる。
【０１３８】
時点Ｐ２３において、第２クロックＣＬＫ２のローレベルによってトランジスタＳ９がターンオンされ、ＳＲ出力ＳＳＲ［ｎ］によってトランジスタＳ９、Ｓ１１がターンオンされ、ＱＢ２はローレベルに立ち下がり、Ｑ２はハイレベルに立ち上がる。すると、トランジスタＳ１４はターンオンされ、トランジスタＳ１３はターンオフされる。
【０１３９】
時点Ｐ２４において、第２クロックＣＬＫ２がハイレベルに立ち上がり、ＳＲ出力ＳＳＲ［ｎ］はハイレベルに立ち上がり、ノードＮ１４に出力キャパシタＣＯＵＴ１を介してカップリングされているノードＮ１２の電圧も立ち上がる。したがって、ＱＢ１が図示のように時点Ｐ２４で立ち上がる。
【０１４０】
時点Ｐ２４において、第２クロックＣＬＫ２およびＳＲ出力ＳＳＲ［ｎ］がハイレベルに立ち上がり、トランジスタＳ９、Ｓ１１がターンオフされる。期間Ｐ２３−Ｐ２４の間、ノードＮ１６にはハイレベルの第１電源電圧ＶＧＨが供給され、Ｑ２はハイレベルであり、この期間Ｐ２３−Ｐ２４以降も、Ｑ２はホールドキャパシタＣＨＯＬＤ２によって維持される。
【０１４１】
期間Ｐ２３−Ｐ２４の間、ノードＮ１５にはローレベルのＳＲ出力ＳＳＲ［ｎ］が供給され、この期間Ｐ２３−Ｐ２４以降も、ＱＢ２は出力キャパシタＣＯＵＴ２によって維持され、トランジスタＳ１４のターンオンが維持され、スキャン出力Ｓ［ｎ］は第１クロックＣＬＫ１である。
【０１４２】
時点Ｐ２５において、第１初期化信号ＩＮＴ１がローレベルに立ち下がり、トランジスタＳ６がターンオンされる。すると、第２電源電圧ＶＧＬがノードＮ１３に連結され、Ｑ１はローレベルに立ち下がり、トランジスタＳ４がターンオンされ、ノードＮ１２は第１電源電圧ＶＧＨに連結され、ＱＢ１はハイレベルに立ち上がる。
【０１４３】
時点Ｐ２６において、第１クロックＣＬＫ１がローレベルに立ち下がり、スキャン出力Ｓ［ｎ］はローレベルに立ち下がり、ノードＮ１７に出力キャパシタＣＯＵＴ２を介してカップリングされているノードＮ１５の電圧も立ち下がる。したがって、ＱＢ２が図示のように時点Ｐ２６で立ち下がる。
【０１４４】
時点Ｐ２７において、第１クロックＣＬＫ１がハイレベルに立ち上がり、スキャン出力Ｓ［ｎ］はハイレベルに立ち上がり、ノードＮ１７に出力キャパシタＣＯＵＴ２を介してカップリングされているノードＮ１５の電圧も立ち上がる。したがって、ＱＢ２が図示のように時点Ｐ２７で立ち上がる。
【０１４５】
時点Ｐ２８において、第２初期化信号ＩＮＴ２がローレベルに立ち下がり、トランジスタＳ１２がターンオンされる。すると、第２電源電圧ＶＧＬがノードＮ１６に連結され、Ｑ２はローレベルに立ち下がり、トランジスタＳ１０がターンオンされ、ノードＮ１５は第１電源電圧ＶＧＨに連結され、ＱＢ２はハイレベルに立ち上がる。
【０１４６】
以下、図９を参照して、本発明の他の実施形態にかかる単位スキャン駆動回路のレイアウトを説明する。
【０１４７】
図９は、本発明の他の実施形態にかかる単位スキャン駆動回路の平面レイアウトである。
【０１４８】
図９に示されているように、複数のトランジスタＳ１−Ｓ１４が形成された領域を図９に点線で表示し、図面符号Ｓ１−Ｓ１４を共に併記した。図９において、□の中に×を入れている箇所は、コンタクトホールを示したものである。
【０１４９】
同時に、説明の便宜のために、図９では、第１電源電圧ＶＧＨ、第２電源電圧ＶＧＬ、第１方向制御信号ＢＩＣＴＬＢ、第２方向制御信号ＢＩＣＴＬ、直前のＳＲ出力ＳＳＲ［ｎ−１］、次のＳＲ出力ＳＳＲ［ｎ＋１］、第１初期化信号ＩＮＴ１、および第２初期化信号ＩＮＴ２が伝達される配線は、別の図面符号なしに対応する信号を表示して示した。
【０１５０】
本発明の他の実施形態にかかる出力キャパシタＣＯＵＴ１は、上部電極として電極５１と、下部電極としてゲート電極５２とを含む。電極５１は、ゲート電極５２と電極５１との重なる領域を覆うように設計されている。電極５１は、コンタクトホールを介して電極４２に連結されており、電極４２は、コンタクトホールを介してトランジスタＳ８の一端およびトランジスタＳ７のドレインに連結されている。ゲート電極５２はトランジスタＳ８のゲート電極であり、コンタクトホールを介して電極４１に連結されている。電極４１は、コンタクトホールを介してトランジスタＳ３の他端およびトランジスタＳ４のドレインに連結されている。
【０１５１】
図１０は、図９に示されているラインＡ４−Ａ４’に沿って形成された積層構造を示した断面図である。
【０１５２】
図１０に示されているように、ガラス基板ＧＬ上にバッファー層ＢＬが形成されており、バッファー層ＢＬ上にゲート絶縁層ＧＩ１が形成されている。下部電極のゲート電極５２はゲート絶縁層ＧＩ１上に形成されており、ゲート絶縁層ＧＩ２はゲート絶縁層ＧＩ１およびゲート電極５２の上に形成されている。上部電極の電極５１はゲート絶縁層ＧＩ２上に形成されている。
【０１５３】
電極５１およびゲート絶縁層ＧＩ２の上に層間絶縁膜ＩＬＤが形成されており、電極４１は、コンタクトホールＣＨ６を介してゲート電極５２に連結されている。電極４２は層間絶縁膜ＩＬＤ上に形成されており、コンタクトホールＣＨ７を介して電極５１に連結されている。保護膜ＰＩは、層間絶縁膜ＩＬＤおよび電極４１、４２の上に形成されており、有機膜で形成されるとよい。画素の透明電極または発光素子のカソード電極が保護膜ＰＩ上に形成される。図１０において、「ＥＲ」は画素のピクセル電極またはカソード電極であり得る。
【０１５４】
出力キャパシタＣＯＵＴ１は、図１０に示されているゲート電極５２と電極５１との重なる領域に形成される。図１０に示されているように、上部電極の電極５１は、下部電極のゲート電極５２と電極５１との重なる領域よりも大きいサイズに形成される。図１０に示された出力キャパシタＣＯＵＴ１の形状は、寄生キャパシタを減少させることができる構造の一例示である。
【０１５５】
本発明の他の実施形態にかかる出力キャパシタＣＯＵＴ２は、上部電極として電極５４と、下部電極としてゲート電極５３とを含む。電極５４は、ゲート電極５３と電極５４との重なる領域を覆うように設計されている。電極５４は、コンタクトホールを介して電極４４に連結されており、電極４４は、コンタクトホールを介してトランジスタＳ１３のドレインに連結されている。ゲート電極５３は、トランジスタＳ１４のゲート電極であり、コンタクトホールを介して電極４３に連結されている。電極４３は、コンタクトホールを介してトランジスタＳ９の他端およびトランジスタＳ１０のドレインに連結されている。
【０１５６】
図１１は、図９に示されているラインＡ５−Ａ５’に沿って形成された積層構造を示した断面図である。
【０１５７】
図１１に示されているように、ガラス基板ＧＬ上にバッファー層ＢＬが形成されており、バッファー層ＢＬ上にゲート絶縁層ＧＩ１が形成されている。下部電極のゲート電極５３はゲート絶縁層ＧＩ１上に形成されており、ゲート絶縁層ＧＩ２はゲート絶縁層ＧＩ１およびゲート電極５３の上に形成されている。上部電極の電極５４はゲート絶縁層ＧＩ２上に形成されている。
【０１５８】
電極５４およびゲート絶縁層ＧＩ２の上に層間絶縁膜ＩＬＤが形成されており、電極４４は、コンタクトホールＣＨ８を介して電極５４に連結されている。保護膜ＰＩは電極４４上に形成されており、有機膜で形成されるとよい。画素の透明電極または発光素子のカソード電極が保護膜ＰＩ上に形成される。図１１において、「ＥＲ」は画素のピクセル電極またはカソード電極であり得る。
【０１５９】
出力キャパシタＣＯＵＴ２は、図１１に示されているゲート電極５３と電極５４との重なる領域に形成される。上部電極の電極５４は、下部電極のゲート電極５３と電極５４との重なる領域よりも大きいサイズに形成される。図１１に示された出力キャパシタＣＯＵＴ２の形状は、寄生キャパシタを減少させることができる構造の一例示である。
【０１６０】
所定の可変入力とトランジスタのゲートとの間に連結されているブーストキャパシタは、可変入力によってトランジスタのゲート電圧が十分にブースティングされるようにする。しかし、従来、ブーストキャパシタに連結された寄生キャパシタによってブースティング効果が十分に発生できない問題点があった。
【０１６１】
本発明の実施形態によれば、ブーストキャパシタに連結された寄生キャパシタを最少化するために、上部電極が、上部電極と下部電極との重なる領域を覆うことができるように形成される。
【０１６２】
以下、図１２を参照して、本発明の実施形態にかかる表示装置を説明する。
【０１６３】
図１２は、本発明の実施形態にかかる表示装置を示した図である。
【０１６４】
図１２に示されているように、本発明の実施形態にかかる表示装置１は、制御部１００と、スキャン駆動回路２００と、データ駆動部３００と、発光駆動回路４００と、表示部５００とを含む。
【０１６５】
制御部１００は、入力映像信号Ｒ、Ｇ、Ｂおよびその表示を制御する入力制御信号を受信する。入力映像信号Ｒ、Ｇ、Ｂは、各画素ＰＸの輝度（ｌｕｍｉｎａｎｃｅ）情報を含んでおり、輝度情報は、定められた数、例えば、１０２４（＝２１０）、２５６（＝２８）または６４（＝２６）個の階調（ｇｒａｙ）のうち、当該画素の階調を指示するデータを含む。入力制御信号は、垂直同期信号Ｖｓｙｎｃと水平同期信号Ｈｓｙｎｃ、メインクロックＭＣＬＫなどがある。
【０１６６】
制御部１００は、入力映像信号Ｒ、Ｇ、Ｂを、表示部５００およびデータ駆動部３００の動作条件に合わせて処理して映像データ信号ＤＲ、ＤＧ、ＤＢを生成し、入力制御信号によって発光制御信号ＣＯＮＴ３、スキャン制御信号ＣＯＮＴ２、データ制御信号ＣＯＮＴ１を生成する。
【０１６７】
制御部１００は、垂直同期信号Ｖｓｙｎｃに同期してフレーム単位で入力映像信号Ｒ、Ｇ、Ｂを区分し、水平同期信号Ｈｓｙｎｃに同期して行単位で入力映像信号Ｒ、Ｇ、Ｂを区分することで、映像データ信号ＤＲ、ＤＧ、ＤＢを配列することができる。制御部１００は、スキャン制御信号ＣＯＮＴ２をスキャン駆動回路２００に伝達し、データ制御信号ＣＯＮＴ１および映像データ信号ＤＲ、ＤＧ、ＤＢをデータ駆動部３００に伝達する。
【０１６８】
スキャン駆動回路２００は、スキャン制御信号ＣＯＮＴ２によって複数のスキャン線Ｇｉ１〜Ｇｉｋ、Ｇｗ１〜Ｇｗｋにそれぞれ複数のスキャン信号を伝達する。スキャン制御信号ＣＯＮＴ２は、上述した実施形態で言及されたＢＩＣＴＬ、ＢＩＣＴＬＢ、ＣＬＫ１、ＣＬＫ２、ＩＮＴ１、ＩＮＴ２、およびスキャン開始信号などを含むことができる。
【０１６９】
データ駆動部３００は、映像データ信号ＤＲ、ＤＧ、ＤＢに対応する複数のデータ信号を生成し、データ制御信号ＣＯＮＴ１によって複数のデータ線Ｄ１〜Ｄｍにそれぞれ伝達する。
【０１７０】
発光駆動回路４００は、発光制御信号ＣＯＮＴ３によって複数の発光制御線ＥＭ１〜ＥＭｋに複数の発光信号を伝達する。発光制御信号ＣＯＮＴ３は、ＢＩＣＴＬ、ＢＩＣＴＬＢ、ＥＭ＿ＩＮＴ１、ＥＭ＿ＩＮＴ２、ＥＭ＿ＣＬＫ１、ＥＭ＿ＣＬＫ２、および発光開始信号などを含むことができる。
【０１７１】
表示部５００は、列方向にのびている複数のデータ線Ｄ１〜Ｄｍと、行方向にのびている複数のスキャン線Ｇｉ１〜Ｇｉｋ、Ｇｗ１〜Ｇｗｋと、複数の発光制御線ＥＭ１〜ＥＭｋと、複数の画素ＰＸとを含む。複数のデータ線Ｄ１〜Ｄｍ、複数のスキャン線Ｇｉ１〜Ｇｉｋ、Ｇｗ１〜Ｇｗｋ、および発光制御線ＥＭ１〜ＥＭｋは、複数の画素ＰＸに連結される。
【０１７２】
複数の画素ＰＸはそれぞれ、赤色Ｒ、緑色Ｇおよび青色Ｂのうちのいずれか１つの色を表示することができる。複数のデータ線Ｄ１〜Ｄｍを介して、映像データ信号ＤＲ、ＤＧ、ＤＢに対応する複数のデータ電圧が複数の画素ＰＸに伝達される。複数のスキャン線Ｇｉ１〜Ｇｉｋ、Ｇｗ１〜Ｇｗｋを介して、行単位の複数の画素ＰＸを選択するための複数のスキャン信号が複数の画素ＰＸに伝達される。複数の発光制御線ＥＭ１〜ＥＭｋを介して、行単位の複数の画素ＰＸの発光を制御する複数の発光信号が複数の画素ＰＸに伝達される。
【０１７３】
図１３は、本発明の実施形態にかかる複数の画素のうちの１画素の一例を示した図である。
【０１７４】
図１３を参照すれば、本発明の実施形態にかかる１画素ＰＸは、ｎ番目のスキャン線Ｇｉｎ、Ｇｗｎ、ｎ番目の発光制御線ＥＭｎ、およびｍ番目のデータ線Ｄｍに連結されている。
【０１７５】
画素ＰＸは、スイッチングトランジスタＭｓと、駆動トランジスタＭｄと、複数のトランジスタＭ１〜Ｍ４と、キャパシタＣ１と、有機発光ダイオードＯＬＥＤとを含む。図１３では、トランジスタＭｓ、Ｍｄ、Ｍ１〜Ｍ４を、ｐチャネルタイプのトランジスタであるＰＭＯＳ（ｐ−ｃｈａｎｎｅｌ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタとして示したが、ＰＭＯＳトランジスタの代わりに類似の機能を果たす他のトランジスタが用いられてもよい。
【０１７６】
スイッチングトランジスタＭｓは、スキャン線Ｇｗｎに連結されているゲートと、データ線Ｄｍに連結されている一端と、駆動トランジスタＭｄのソースに連結されている他端とを含む。スイッチングトランジスタＭｓは、スキャン線Ｇｗｎに印加されるスキャン信号によってターンオンされ、データ線Ｄｍに印加されるデータ電圧を駆動トランジスタＭｄのソースに伝達する。
【０１７７】
駆動トランジスタＭｄは、スイッチングトランジスタＭｓがターンオンされている期間の間、データ電圧が伝達されるソースと、キャパシタＣ１の一電極に連結されているゲートと、トランジスタＭ４のソースに連結されているドレインとを含む。キャパシタＣ１の他電極は、電源電圧ＥＬＶＤＤを印加する電源線に連結されている。
【０１７８】
トランジスタＭ１は、スキャン線Ｇｗｎに連結されているゲートと、駆動トランジスタＭｄのゲート電極に連結されている一端と、駆動トランジスタＭｄのドレイン電極に連結されている他端とを含む。トランジスタＭ１は、スキャン線Ｇｗｎに印加されるスキャン信号によってターンオンされ、駆動トランジスタＭｄをダイオード連結する。
【０１７９】
トランジスタＭ２は、スキャン線Ｇｉｎに連結されているゲートと、初期化電圧ＶＩＮＴに連結されている一端と、駆動トランジスタＭｄのゲートに連結されている他端とを含む。
【０１８０】
トランジスタＭ３は、発光制御線ＥＭｎに連結されているゲートと、電圧ＥＬＶＤＤを供給する電源線に連結されているソースと、駆動トランジスタＭｄのソースに連結されているドレインとを含む。
【０１８１】
トランジスタＭ４は、発光制御線ＥＭｎに連結されているゲートと、駆動トランジスタＭｄのドレイン電極に連結されている一端と、有機発光ダイオードＯＬＥＤのアノード電極に連結されている他端とを含む。有機発光ダイオードＯＬＥＤのカソード電極は、電圧ＥＬＶＳＳを供給する電源線に連結されている。有機発光ダイオードＯＬＥＤは、発光信号によってトランジスタＭ３、Ｍ４がターンオンされる時、駆動トランジスタＭｄを介して流れる電流に応じて発光する。
【０１８２】
図１４は、図１３に示された画素の動作を説明するための駆動タイミングを示した図である。
【０１８３】
図１４に示されているように、期間Ｐ３１において、スキャン線Ｇｉｎにローレベルのスキャン信号が印加される。すると、トランジスタＭ２がターンオンされ、駆動トランジスタＭｄのゲート電極には初期化電圧ＶＩＮＴが印加され、キャパシタＣ１は（ＥＬＶＤＤ−ＶＩＮＴ）電圧に充電される。
【０１８４】
次に、期間Ｐ３２において、スキャン線Ｇｗｎにローレベルのスキャン信号が印加される。すると、スイッチングトランジスタＭｓおよびトランジスタＭ１がターンオンされる。まず、トランジスタＭ１がターンオンされると、駆動トランジスタＭｄはダイオード連結状態となる。したがって、トランジスタＭｄのゲート−ソース間の電圧はトランジスタＭｄのしきい電圧となる。
【０１８５】
そして、ターンオンされたスイッチングトランジスタＭｓを介して、データ線Ｄｍからデータ電圧が駆動トランジスタＭｄのソースに印加される。データ線Ｄｍからのデータ電圧がＶｄａｔａであり、駆動トランジスタＭｄのしきい電圧がＶｔｈ（負の電圧）であるとすれば、駆動トランジスタＭｄのゲート電圧はＶｄａｔａ＋Ｖｔｈとなる。すると、キャパシタＣ１は（ＥＬＶＤＤ−（Ｖｄａｔａ＋Ｖｔｈ））に充電される。
【０１８６】
次に、期間Ｐ３３において、発光制御線ＥＭｎにローレベルの発光信号が印加される。すると、トランジスタＭ３、Ｍ４がターンオンされ、駆動トランジスタＭｄのゲート−ソース間の電圧差（Ｖｇｓ＝（Ｖｄａｔａ＋Ｖｔｈ）−ＥＬＶＤＤ））に応じて流れる駆動電流が有機発光ダイオードＯＬＥＤに伝達される。この時、駆動電流は数式１の通りである。
【０１８７】
【数１】
2015002347.tif 000003
【０１８８】
ここで、ＩＯＬＥＤは駆動トランジスタＭｄを介して有機発光ダイオードＯＬＥＤに流れる電流であり、βは定数値である。
【０１８９】
一般に、製造工程の不均一性によって、画素ＰＸごとに薄膜トランジスタのしきい電圧Ｖｔｈに偏差が発生し、有機発光ダイオードＯＬＥＤに供給される電流の量が変化して発光輝度が変化する。しかし、本発明の実施形態では、数式１から分かるように、各画素ＰＸに位置する駆動トランジスタＭｄのしきい電圧が互いに異なっても、このしきい電圧の影響を排除させることができるため、有機発光ダイオードＯＬＥＤに一定の電流を供給することができる。これによって、画素ＰＸの位置に応じた輝度不均衡の問題を解決することができる。
【０１９０】
発光駆動回路４００は、複数の単位発光駆動回路ＥＤ＿ｎ（図１参照）を含むことができる。同時に、スキャン駆動回路２００は、複数の単位スキャン駆動回路ＳＤ＿ｎを含むことができる。複数のスキャン線Ｇｉ１〜Ｇｉｎに伝達される複数のスキャン信号それぞれは、ＳＳＲ［ｎ］に対応する信号であるか、直前の単位スキャン駆動回路の出力であり得る。複数のスキャン線Ｇｗ１〜Ｇｗｎに伝達される複数のスキャン信号それぞれは、Ｓ［ｎ］に対応する信号であり得る。
【０１９１】
これまで寄生キャパシタを減少させることができる構造を有するキャパシタがブースティングトランジスタに連結され、ブースティングを保障することができる発光駆動回路およびスキャン駆動回路、そして、これらを含む表示装置を説明した。
【０１９２】
図１２〜図１４では、発光駆動回路とスキャン駆動回路をすべて含む表示装置およびその画素について説明したが、本発明の実施形態がこれに限定されるものではない。つまり、本発明の実施形態にかかる発光駆動回路およびスキャン駆動回路のうちのいずれか１つだけを含む表示装置も可能である。同時に、画素も、発光制御信号によってスイッチング動作するトランジスタを含んでいるが、当該トランジスタを含まなくてもよい。
【０１９３】
発明の詳細な説明に開示された内容は、技術思想を説明するための実施形態である。以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されるものではなく、以下の請求の範囲で定義している本発明の基本概念を利用した当業者の様々な変形および改良形態も本発明の権利範囲に属する。
【０１９４】
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
【符号の説明】
【０１９５】
ＥＤ＿ｎ：単位発光駆動回路
ＳＤ＿ｎ：単位スキャン駆動回路
ＣＳＲ：ＳＲキャパシタ
ＣＨＯＬＤ、ＣＨＯＬＤ１、ＣＨＯＬＤ２：ホールドキャパシタ
ＣＯＵＴ、ＣＯＵＴ１、ＣＯＵＴ２：出力キャパシタ
ＣＬＯＷ：ローキャパシタ
ＣＨＩＧＨ：ハイキャパシタ
Ｔ１−Ｔ１４、Ｓ１−Ｓ１４、Ｍ１−Ｍ４：トランジスタ
Ｍｓ：スイッチングトランジスタ
Ｍｄ：駆動トランジスタ
２、３、４、５、６、７、８、９、２１、２２、２３：配線
１１、１２、１３、１５、１７、２０、３２、５２、５３：ゲート電極
１０、１４、１６、１８、２２、２３、２４、２５、２６、３４、３５、４１、４２、４３、４４、５１、５４：電極
ＧＩ１：第１ゲート絶縁層
ＧＩ２：第２ゲート絶縁層
ＩＬＤ：層間絶縁膜
ＰＩ：保護膜
ＣＨ１−ＣＨ８：コンタクトホール
１：表示装置
１００：制御部
２００：スキャン駆動回路
３００：データ駆動部
４００：発光駆動回路
５００：表示部
ＰＸ：画素
Ｃ１：キャパシタ
ＯＬＥＤ：有機発光ダイオード
Ｄ１〜Ｄｍ：データ線
Ｇｉ１〜Ｇｉｋ、Ｇｗ１〜Ｇｗｋ：スキャン線
ＥＭ１〜ＥＭｋ：発光制御線
【図１】
2015002347.tif 000004
【図２】
2015002347.tif 000005
【図３】
2015002347.tif 000006
【図４】
2015002347.tif 000007
【図５】
2015002347.tif 000008
【図６】
2015002347.tif 000009
【図７】
2015002347.tif 000010
【図８】
2015002347.tif 000011
【図９】
2015002347.tif 000012
【図１０】
2015002347.tif 000013
【図１１】
2015002347.tif 000014
【図１２】
2015002347.tif 000015
【図１３】
2015002347.tif 000016
【図１４】
2015002347.tif 000017