(57)【要約】      （修正有）【課題】高速リードアクセスを伴うメモリ素子、それらメモリセルを含むメモリ構成、及び、それらメモリ素子を読み出し書き込むバイアススキームを提供する。【解決手段】データを格納するデータストレージセルは、第１のアンカーに固定された第１の移動自在ビーム１０１と、第１のコントロールゲート及び第２のコントロールゲートと、第１の移動自在ビームが対向して配置され得る第１のアウトプットノードとを含む、第１のナノ電気機械スイッチを含む。第２のアンカーに固定された第２の移動自在ビームと、第３のコントロールゲート及び第４のコントロールゲートとを含む。第２の移動自在ビームは第１のアウトプットノードに対向して配置される。第１のナノ電気機械スイッチ及び第２のナノ電気機械スイッチは、データストレージセルの第１の状態若しくは第２の状態を選択するように構成される。【選択図】図１
2015164086.tif 000002
【特許請求の範囲】
【請求項１】
データを格納するためのデータストレージセルであって、
第１のアンカーに固定された第１の移動自在ビーム１０１と、第１のコントロールゲート及び第２のコントロールゲートと、第１の移動自在ビームが対向して配置され得る第１のアウトプットノードとを含む、第１のナノ電気機械スイッチと、並びに
第２のアンカーに固定された第２の移動自在ビームと、第３のコントロールゲート及び第４のコントロールゲートとを含み、第２の移動自在ビームも第１のアウトプットノードに対向して配置され得る、第２のナノ電気機械スイッチと
を含み、
第１のナノ電気機械スイッチ及び第２のナノ電気機械スイッチは、データストレージセルの第１の状態若しくは第２の状態を選択するように構成され、更にそれら移動自在ビームを、第１のアウトプットノードに対して相補に位置させるように構成されている
データストレージセル。
【請求項２】
ナノ電気機械スイッチの一つ若しくは両方が、鉛直方向のナノ電気機械スイッチであり、ビームはスイッチの両方のコントロールゲートを通して平均平面に対して、垂直方向に方向付けされている
請求項１に記載のデータストレージセル。
【請求項３】
前記データストレージセルが更に、少なくとも一つの第１のリードセレクタを含み、
前記第１のリードセレクタが、第１、第２、及び第３のセレクタターミナルを含み、
前記第１のセレクタターミナルは第１のアウトプットノード（Ｑ）と接続し、
前記第２のセレクタターミナルはリードビットライン（ＲＢＬ）と接続し、並びに、
前記第３のセレクタターミナルはＤＣバイアス若しくは第２のデータライン（ＲＶＳＳ）と接続する
請求項１又は２に記載のデータストレージセル。
【請求項４】
リードセレクタがＭＯＳＦＥＴである
請求項３に記載のデータストレージセル。
【請求項５】
第１と第２のナノ電気機械スイッチが、それらの移動自在ビームが対向して配置され得る共通の第２のノードを含む、又は、第１と第２のナノ電気機械スイッチの各々が、それらの移動自在ビームが対向して配置され得る独立の第２のノードを含む
請求項１〜４のうちのいずれか一に記載のデータストレージセル。
【請求項６】
第２のノードは、フロートノード若しくは第２のアウトプットノードである
請求項５に記載のデータストレージセル。
【請求項７】
前記データストレージセルが二つのリードセレクタを含み、
第１のリードセレクタは第１のアウトプットノードに接続し、第２のリードセレクタは第２のアウトプットノードに接続し、
第２のリードセレクタは第１のリードセレクタから相補のリードを提供する
請求項５又は６に記載のデータストレージセル。
【請求項８】
第１と第２のアンカーは、格納されるデータをデータストレージセルに提供するデータラインと接続し、
第１と第２のコントロールゲートと、第３と第４のコントロールゲートとの、夫々は、ライトラインと接続し、前記アンカーに提供されるデータに従って、第１の移動自在ビームと、第２の移動自在ビームとの、夫々の、移動を可能にするように構成されている
請求項１〜７のうちのいずれか一に記載のデータストレージセル。
【請求項９】
第１のアンカーと第２のアンカーの夫々が、第１の移動自在ビームと第２の移動自在ビームとの、夫々の、移動を可能にするようにワードライン（ＷＬ、ＷＬＧ）と接続し、
第１と第２のコントロールゲートと、第３と第４のコントロールゲートとの、夫々は、格納するデータをデータストレージセルに提供するために、データラインに接続する
請求項１〜７のうちのいずれか一に記載のデータストレージセル。
【請求項１０】
複数のデータストレージセルを含み、一つ以上のデータストレージセルは請求項１〜９のうちのいずれか一に記載のデータストレージセルである
メモリ構成。
【請求項１１】
データストレージセルが二つのナノ電気機械（ＮＥＭ）スイッチを含み、二つのナノ電気機械スイッチが夫々、第１のアンカー、第１のコントロールゲート、第２のコントロールゲート、第２のアンカー、第３のコントロールゲート、及び第４のコントロールゲートを含む、データストレージセルにデータを書き込む方法であって、
第１の移動自在ビームと第２の移動自在ビームのうちの一つがデータストレージセルの第１のアウトプットノードに接触し、他方の移動自在ビームがデータストレージセルの別のノードに接触するように、第１の移動自在ビームと第２の移動自在ビームとの夫々の、移動自在ビームをコントロールするステップと、
電気信号を、第１と第２のアンカーに、更に、第１、第２、第３及び第４のコントロールゲートに提供することにより、データストレージセルにデータを書き込むステップと
を含む、方法。
【請求項１２】
コントロールゲートに加えられる電気信号によりビームの移動が可能になり、アンカーに加えられる電気信号により書かれるべきデータが判別される
請求項１１に記載の方法。
【請求項１３】
アンカーに加えられる電気信号によりビームの移動が可能になり、コントロールゲートに加えられる電気信号により書かれるべきデータが判別される
請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセル及びメモリ構成の分野に関する。特に、本発明は、ナノ電気機械スイッチに基づく不揮発性メモリセル及びそれらのメモリ構成に関する。
【背景技術】
【０００２】
Ｌ１、Ｌ２、Ｌ３キャッシュ、スクラッチパッドメモリ、ＧＰＵメモリにて用いられるデータキャッシュ及び他のメモリ操作に対して、今日頻繁に用いられるメモリは、静的ランダムアクセスメモリＳＲＡＭである。それらは、論理チップ内部にメインメモリタイプを形成する。
【０００３】
ＳＲＡＭメモリセルは多くの問題を抱える。それらには、動的なエネルギ消費の観点と漏れエネルギの観点との両方から、エネルギ不足の問題がある。最新技術により待機漏れは軽減し得るものとなっているが、ＳＲＡＭによる活動時の漏れはなお問題である。更に、リード及びライトの両方のオペレーションに対して、メモリ階層内のメモリの位置に依存するスピードで、データは通常供給され得る。例えば、Ｌ３キャッシュでは、１０サイクルまでが用いられ得る。ＳＲＡＭメモリセルに対しては、通常、スピード、エリア、及びエネルギ消費の間で、トレードオフが為される。ＳＲＡＭメモリセルは揮発性でもあり、このことは、パワーオフ状態ではそれらはデータを失うことを意味する。更に、とりわけＳＲＡＭメモリセルはビット毎に大きいエリアを要求するので、ＳＲＡＭは通常、基板の大きいエリアを使い尽くす。
【０００４】
近年、多数のＳＲＡＭに代わる選択肢が研究されてきた。
【０００５】
考察された解決策の一つのグループは、ＳＴＴ−ＭＲＡＭやＲＲＡＭなどの、不揮発性メモリを登場させることに基づくものである。‘Energy Efficient Many-core Processor for Recognition and Mining using Spin-based Memory’ , ( IEEE Int'l Symp. on Nanoscale Architectures, June 2011, pp.122-128)（非特許文献１）では、R.Venkatesan et al.は、スピン移動トルク磁気ＲＡＭ（ＳＴＴ−ＭＲＡＭ）に基づくメモリを有する特定プロセッサを記載する。‘Relaxing Non-Volatility for Fast and Energy-Efficient STT-RAM Cache’(Smullen et al, IEEE Int'l Symp. on HPCA, Feb. 2011, pp.50-61) （非特許文献２）では、キャッシュメモリに対して不揮発性メモリ（ＮＶＭ）のみを用いる設計が記載されているが、その不揮発性メモリはＳＴＴ−ＲＡＭである。最適化パフォーマンスのために、特に、不揮発性条件を緩和することにより、ＳＴＴ−ＲＡＭの特性が調整される。不揮発性を保持するためにリフレッシュポリシが必要とされ得る。論文‘Resistive Computation: Avoiding the Power Wall with Low-Leakage, STT-MRAM Based Computing' (Xiaochen Guo et al., ISCA, 2010, pp371-382) （非特許文献３）は、大抵の機能がＣＭＯＳからＳＴＴ−ＭＲＡＭへ移動されたプロセッサアーキテクチャを示す。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】‘Energy Efficient Many-core Processor for Recognition and Mining using Spin-based Memory’ , (R.Venkatesan et al, IEEE Int’l Symp. on Nanoscale Architectures, June 2011, pp.122-128)
【非特許文献２】‘Relaxing Non-Volatility for Fast and Energy-Efficient STT-RAM Cache’ (Smullen et al, IEEE Int’l Symp. on HPCA, Feb. 2011, pp.50-61)
【非特許文献３】‘Resistive Computation: Avoiding the Power Wall with Low-Leakage, STT-MRAM Based Computing’ (Xiaochen Guo et al., ISCA, 2010, pp371-382)
【発明の概要】
【発明が解決しようとする課題】
【０００７】
概略、現在知られるコンパクトな不揮発性メモリセルは、高パフォーマンスのリードが可能になるように、メモリ素子を介して流れるリード電流を有する。電流は、セル状態の外乱を回避するのに十分低くなければならない。更に、リード及びライトの両方のオペレーションが適合し得るように、メモリ素子の抵抗レベルが選択されなければならず、そのことはリードパフォーマンスを向上させる選択肢を制限することになる。メモリ素子を介するこの電流を回避するセルは通常、コンパクトから程遠く、トランジスタの変形に対して強固でないことが多い。
【０００８】
ＩＭＥＣ名義の本願と同時係属出願の欧州特許出願「ナノ電気機械ベースメモリ」では、不揮発性ＮＥＭスイッチを用いる、メモリセルに基づくＳＲＡＭ置換が提示されている。それにもかかわらず、リード電流はＮＥＭスイッチを介して流れ、このことにより、遅いリードステップとなってしまうことがある。
【０００９】
結果として、良好なＳＲＡＭ置換メモリセル及び対応するメモリ構成に対する、更なる要求がある。
【００１０】
高速リードアクセスを伴うメモリ素子、それらメモリセルを含むメモリ構成、及び、それらメモリ素子を読み出し書き込むバイアススキームを提供することが、本発明の目的である。
【００１１】
前述の目的は、本発明に係る方法及びデバイスにより達成される。
【課題を解決するための手段】
【００１２】
本発明はデータを格納するためのデータストレージセルに関し、データストレージセルは、
第１のアンカーに固定された第１の移動自在ビームと、第１のコントロールゲート及び第２のコントロールゲートと、第１の移動自在ビームが対向して配置され得る第１のアウトプットノードとを含む、第１のナノ電気機械スイッチと、並びに
第２のアンカーに固定された第２の移動自在ビーム１０１と、第３のコントロールゲート及び第４のコントロールゲートとを含み、第２の移動自在ビームも第１のアウトプットノードに対向して配置され得る、第２のナノ電気機械スイッチと
を含み、
第１のナノ電気機械スイッチ及び第２のナノ電気機械スイッチは、データストレージセルの第１の状態若しくは第２の状態を選択するように構成され、更にそれら移動自在ビームを、第１のアウトプットノードに対して相補に位置させるように構成されている。
【００１３】
相補的に配置して、第１の移動自在ビームが第１のアウトプットノードに対向して配置されるならば第２の移動自在ビームが第１のアウトプットノードに対向して配置されない、という状況が参照される。不揮発性の且つ低電力のメモリアーキテクチャが設けられ得ることが、本発明の実施形態の利点である。漏れが好適にも低く更にはゼロであり得ることが、本発明の実施形態の利点である。
【００１４】
ナノ電気機械スイッチの一つ若しくは両方が、鉛直方向のナノ電気機械スイッチであり、ビームはＮＥＭスイッチの両方のコントロールゲートを通して平均平面に対して、垂直方向に方向付けされている。メモリ設置面積が小さいデータストレージセルが得られ得ることが、本発明の実施形態の利点である。
【００１５】
前記データストレージセルが更に、少なくとも一つの第１のリードセレクタを含み、
前記第１のリードセレクタが、第１、第２、及び第３のセレクタターミナルを含み、
前記第１のセレクタターミナルは第１のアウトプットノード（Ｑ）と接続し、
前記第２のセレクタターミナルはリードビットライン（ＲＢＬ）と接続し、並びに、
前記第３のセレクタターミナルはＤＣバイアス若しくは第２のデータライン（ＲＶＳＳ）と接続する。リードアウト能力が高速であるデータストレージセルが得られ得ることが、本発明の実施形態の利点である。
【００１６】
第１のリードセレクタは、電界効果トランジスタ素子でもよい。それはＮＭＯＳ素子でもよい。リード電流が単体のＦＥＴを介して経路付けされ得ることが、本発明の実施形態の利点である。
【００１７】
第１及び／又は第２のリードセレクタがＭＯＳＦＥＴであってもよい。
【００１８】
第１と第２のナノ電気機械スイッチが、それらの移動自在ビームが対向して配置され得る共通の第２のノードを含む、又は、第１と第２のナノ電気機械スイッチの各々が、それらの移動自在ビームが対向して配置され得る独立の第２のノードを含んでもよい。
【００１９】
第２のノードは、フロートノード若しくは第２のアウトプットノードであってもよい。
【００２０】
前記データストレージセルが二つのリードセレクタを含み、
第１のリードセレクタは第１のアウトプットノードに接続し、第２のリードセレクタは第２のアウトプットノードに接続し、
第２のリードセレクタは第１のリードセレクタから相補のリードを提供してもよい。相補のリードセレクタ及びリードビットラインを提供することにより、リードパフォーマンスを向上させることが容易である、ということが本発明の実施形態の利点である。
【００２１】
第２のリードセレクタは、電界効果トランジスタ素子でもよい。それはＮＭＯＳ素子でもよい。リード電流が単体のＦＥＴを介して経路付けされ得ることが、本発明の実施形態の利点である。第２のリードセレクタは、ＭＯＳＦＥＴでもよい。
【００２２】
第１と第２のアンカーは、格納されるデータをデータストレージセルに提供するデータラインと接続し、
第１と第２のコントロールゲートと、第３と第４のコントロールゲートとの、夫々は、ライトラインと接続し、前記アンカーに提供されるデータに従って、第１の移動自在ビームと、第２の移動自在ビームとの、夫々の、移動を可能にするように構成されていてもよい。
【００２３】
第１のアンカーと第２のアンカーの夫々が、第１の移動自在ビームと第２の移動自在ビームとの、夫々の、移動を可能にするようにワードライン（ＷＬ、ＷＬＧ）と接続し、
第１と第２のコントロールゲートと、第３と第４のコントロールゲートとの、夫々は、格納するデータをデータストレージセルに提供するために、データラインに接続してもよい。
【００２４】
本発明は、複数のデータストレージセルを含み、一つ以上のデータストレージセルが前述のデータストレージセルであり得る、メモリ構成にも関する。
【００２５】
本発明は、データストレージセルにデータを書き込む方法にも関し、該方法は、データストレージセルが二つのナノ電気機械（ＮＥＭ）スイッチを含み、二つのナノ電気機械スイッチが夫々、第１のアンカー、第１のコントロールゲート、第２のコントロールゲート、第２のアンカー、第３のコントロールゲート、及び第４のコントロールゲートを含む、データストレージセルにデータを書き込む方法であって、
第１の移動自在ビームと第２の移動自在ビームのうちの一つがデータストレージセルの第１のアウトプットノードに接触し、他方の移動自在ビームがデータストレージセルの別のノードに接触するように、第１の移動自在ビームと第２の移動自在ビームとの夫々の、移動自在ビームをコントロールするステップと、
電気信号を、第１と第２のアンカーに、更に、第１、第２、第３及び第４のコントロールゲートに提供することにより、データストレージセルにデータを書き込むステップと
を含む。
【００２６】
前記コントロールするステップ、並びに、前記書き込むステップは、第１のＮＥＭスイッチのライトコントロールゲート及び第２のＮＥＭスイッチの相補の／ライトコントロールゲートにて、第１のデジタル状態を提供し、第２のＮＥＭスイッチのライトコントロールゲート及び第１のＮＥＭスイッチの相補の／ライトコントロールゲートにて、第２のデジタル状態、第１のデジタル状態の相補を提供し、よって、移動自在ビームの配置をコントロールして格納されるデータを提供することを、含む。
【００２７】
コントロールゲートに加えられる電気信号によりビームの移動が可能になり、アンカーに加えられる電気信号により書かれるべきデータが判別され得る。
【００２８】
一方で、アンカーに加えられる電気信号によりビームの移動が可能になり、コントロールゲートに加えられる電気信号により書かれるべきデータが判別され得る。
【００２９】
本発明の特定の及び好適な形態を、添付の独立及び従属の請求項にて提示する。従属請求項の特徴は、独立請求項の特徴と及び他の従属請求項の特徴と適宜組み合わされ得るのであり、請求項にあからさまに提示されるものに過ぎないわけではない。
【００３０】
本発明に係るこれらの及び他の形態は、以下に記載する実施形態から明白であり更にそれら実施形態を参照して解明されるであろう。
【発明の効果】
【００３１】
コンパクトなメモリ素子を提供することが、本発明の少なくとも幾つかの実施形態の利点である。漏れが低いメモリ素子を提供することが、本発明の幾つかの実施形態の利点である。
【００３２】
アクティブ時のリード及びライトのエネルギが低いメモリ構成を提供することが、本発明の幾つかの実施形態の利点である。
【００３３】
静的ライト電流が無いメモリ素子を提供することが、本発明の幾つかの実施形態の利点である。
【００３４】
メモリセルのエネルギ消費が実質的にＳＲＡＭメモリセルに対するものよりも低くなり得ることが、本発明の少なくとも幾つかの実施形態の利点である。
【００３５】
水平ビーム及び垂直ビームのＮＥＭスイッチに基づき得ることが、本発明に係る少なくとも複数の実施形態の利点である。垂直ビームのＮＥＭスイッチの利用により、非常にコンパクトなメモリセルとなり、更に高密度メモリ構成となり得る。
【図面の簡単な説明】
【００３６】
【図１】図１及び図２は、本発明の実施形態に係る、夫々、セル状態値０、セル状態値１に対する、二つの相補ＮＥＭスイッチを伴う、データストレージセルの略図である。
【図２】図１及び図２は、本発明の実施形態に係る、夫々、セル状態値０、セル状態値１に対する、二つの相補ＮＥＭスイッチを伴う、データストレージセルの略図である。
【図３】図３、図４及び図５は、本発明の実施形態に係る、値０（図３）、値１（図４）を書き込む例示の方法、及び、書き込みの間にデータラインを半ば選択した素子を乱さない（図５）例示の方法を、示す。
【図４】図３、図４及び図５は、本発明の実施形態に係る、値０（図３）、値１（図４）を書き込む例示の方法、及び、書き込みの間にデータラインを半ば選択した素子を乱さない（図５）例示の方法を、示す。
【図５】図３、図４及び図５は、本発明の実施形態に係る、値０（図３）、値１（図４）を書き込む例示の方法、及び、書き込みの間にデータラインを半ば選択した素子を乱さない（図５）例示の方法を、示す。
【図６】図６、図７、図８、及び図９は、本発明の実施形態に係る、値０（図６）、値１（図７）を書き込む例示の方法、ＷＤＬを半ば選択した素子を乱さない（図８）例示の方法、及び、ＷＬを半ば選択した素子を乱さない（図９）例示の方法を、示す。
【図７】図６、図７、図８、及び図９は、本発明の実施形態に係る、値０（図６）、値１（図７）を書き込む例示の方法、ＷＤＬを半ば選択した素子を乱さない（図８）例示の方法、及び、ＷＬを半ば選択した素子を乱さない（図９）例示の方法を、示す。
【図８】図６、図７、図８、及び図９は、本発明の実施形態に係る、値０（図６）、値１（図７）を書き込む例示の方法、ＷＤＬを半ば選択した素子を乱さない（図８）例示の方法、及び、ＷＬを半ば選択した素子を乱さない（図９）例示の方法を、示す。
【図９】図６、図７、図８、及び図９は、本発明の実施形態に係る、値０（図６）、値１（図７）を書き込む例示の方法、ＷＤＬを半ば選択した素子を乱さない（図８）例示の方法、及び、ＷＬを半ば選択した素子を乱さない（図９）例示の方法を、示す。
【図１０】図１０及び図１１は、本発明の実施形態に係る、夫々、セル状態値０、セル状態値１に対する、単体のＮＭＯＳトランジスタを伴う二つの相補ＮＥＭスイッチを更に伴うセルのメモリセル略図を示す。
【図１１】図１０及び図１１は、本発明の実施形態に係る、夫々、セル状態値０、セル状態値１に対する、単体のＮＭＯＳトランジスタを伴う二つの相補ＮＥＭスイッチを更に伴うセルのメモリセル略図を示す。
【図１２】図１２は、本発明の実施形態に係るメモリアレイ機構を示す。
【図１３】図１３及び図１４は、本発明の実施形態に係る、夫々、セル状態値０、セル状態値１に対する、高パフォーマンスリードＳＲＡＭのデータストレージセルを示す。
【図１４】図１３及び図１４は、本発明の実施形態に係る、夫々、セル状態値０、セル状態値１に対する、高パフォーマンスリードＳＲＡＭのデータストレージセルを示す。
【図１５】図１５は、本発明の実施形態に係る、リードバイアスのメモリアレイ機構を示す。
【図１６】図１６は、本発明の実施形態に係る、ライトバイアスのメモリアレイ機構を示す。
【図１７】図１７は、本発明の実施形態に係る、メモリセルのための３次元レイアウトを示す。
【図１８】図１８及び図１９は、本発明の実施形態に係る、夫々、セル状態値０、セル状態値１に対する、相補リードを伴う二つの相補ＮＥＭスイッチを更に伴うセルのメモリセル略図を示す。
【図１９】図１８及び図１９は、本発明の実施形態に係る、夫々、セル状態値０、セル状態値１に対する、相補リードを伴う二つの相補ＮＥＭスイッチを更に伴うセルのメモリセル略図を示す。
【図２０】図２０は、本発明の実施形態に係る、相補リードを伴うメモリセルのための３次元レイアウトを示す。
【００３７】
図面は、略図に過ぎず非限定的である。図面では、例示の目的のために、要素のサイズが誇張されスケールに従っては描かれていないものもある。請求項内の符号は、請求の範囲を限定するように解釈されるべきものでは無い。異なる図面において、同じ符号は、同じ若しくは類似の要素に言及するものである。
【発明を実施するための形態】
【００３８】
特定の実施形態に関して複数図面を参照して、本発明を説明するが、特許請求の範囲以外、それらによって本発明は限定されない。描いた図面は略図に過ぎず非限定的である。図面では、例示の目的のために、要素のサイズが誇張されスケールに従っては描かれていないものもある。寸法及び相対寸法は、発明を実施するための実際の縮小に対応しない。
【００３９】
更に、明細書及び特許請求の範囲における第１、第２などの用語は、類似の要素間で区別を行うために用いられるものであり、時間的にも、空間的にも、ランク付けでも、他のどのやり方でも、必ずしも順序を記載するものではない。当然ながら、このように用いる用語は適宜の条件下で相互に交換可能であり、本明細書に記載の発明の実施形態は、本明細書に記載するもの若しくは例示するもの以外の順序で、動作することが可能である。
【００４０】
更に、明細書及び特許請求の範囲における上、下などの用語は、記載目的のために用いられるものであり、必ずしも相対位置を記載するものではない。当然ながら、このように用いる用語は適宜の条件下で相互に交換可能であり、本明細書に記載の発明の実施形態は、本明細書に記載するもの若しくは例示するもの以外の向きで、動作することが可能である。
【００４１】
請求項で用いられる「含む」の用語は、以下列記の手段に限定して解釈されるべきものではない。それは他の要素やステップを排除しない。記載の特徴、整数、ステップ、若しくは参照されるコンポーネントの存在を特定するものとして解釈されるべきであるが、一つ以上の他の特徴、整数、ステップ若しくはコンポーネント、又はそれらのグループの、存在又は追加を排除しない。よって、「手段Ａ及びＢを含むデバイス」の表現の範囲は、コンポーネントＡ及びＢのみから成るデバイスに限定されるべきでは無い。本発明に関しては、デバイスの最適の関連するコンポーネントがＡ及びＢである、という意味である。
【００４２】
本明細書全体を通して、「一つの実施形態」や「ある実施形態」との言及は、実施形態に関連して記載される特定の特徴、構造若しくは特性は、本発明の少なくとも一つの実施形態に含まれることを意味する。よって、本明細書全体を通して種々の箇所にある「一つの実施形態」や「ある実施形態」との表現は、必ずしも全てが同じ実施形態に言及するものではないが、その可能性もある。更に、本開示から当業者には明らかなように、一つ以上の実施形態にて、適宜のやり方で特定の特徴、構造若しくは特性が組み合わされ得る。
【００４３】
同様に、当然のことながら、本発明の例示の実施形態の記載において、本発明の種々の特徴は、本開示を簡素化し一つ以上の種々の発明形態の理解を助長するために単体の実施形態、図面若しくはそれらの記載の中に共にグループ化されることがある。しかしながら、請求項に係る発明は各々の請求項に表記されるよりも多くの特徴を要求する、という意図を反映するように、本開示の方法は解釈されるべきではない。寧ろ、添付の請求項が反映するように、発明形態は、単体の前述の開示の実施形態における特徴の全てよりも少ない。よって、発明の詳細な説明に続く特許請求の範囲は、この発明の詳細な説明に明示的に組み込まれ、個々の請求項は本発明の独立の実施形態としてそれ自身に依拠するものである。
【００４４】
更に、本明細書に記載の複数の実施形態は、他の実施形態に含まれる複数の、但し他には無い特徴を含むが、当業者に理解されるように、様々の実施形態における特徴の組み合わせは本発明の範囲内にあり、様々な実施形態を形成することを意図する。例えば、添付の請求項にて、請求項に係る実施形態のどれもが、どの組み合わせでも用いられ得る。
【００４５】
本明細書に示される記載では、多数の具体的な詳細が明記される。しかしながら、当然のことながら、本発明の実施形態は、これら具体的な詳細無しで実施され得る。この記載の理解を曖昧にしないために、他の例では、周知の方法、構造、及び技術は詳細には示されていない。
【００４６】
第１の形態では、本発明の実施形態は、データを格納するデータストレージセルに関する。データストレージセルは、本発明の実施形態で利用するＳＲＡＭ置換回路コンポーネントとして、例えば、キャッシュメモリ、ＧＰＵメモリ若しくはスクラッチパッドメモリなどの埋め込みメモリシステム内の基本素子として、有利に用いられ得る。ＮＥＭスイッチに基づくこれらのデータストレージセルにより、不揮発性且つ低電力メモリアーキテクチャが可能となる。ＮＥＭスイッチは、例えば、垂直スイッチとして実装可能であり、更に、設置面積の少ないデータストレージセルとなり、よって結果として高密度メモリ構成となり得る。
【００４７】
本発明の実施形態によると、データストレージセルは、第１と第２のナノ電気機械スイッチを含む。第１のナノ電気機械スイッチは、第１のアンカーに固定される第１の移動自在ビーム、第１のコントロールゲート及び第２のコントロールゲート、第１の移動自在ビームに対向して配置され得る第１のアウトプットノードを、含む。第２のナノ電気機械スイッチは、第２のアンカーに固定される第２の移動自在ビーム、第３のコントロールゲート及び第４のコントロールゲートを含み、第２の移動自在ビームも、第１のアウトプットノードに対向して配置され得る。本発明の実施形態の実施形態によると、第１のナノ電気機械スイッチ及び第２のナノ電気機械スイッチは、データストレージセルの第１の若しくは第２の状態を作動するように、構成される。更に、それらは、移動自在ビームを第１のアウトプットノードに対して相補的に配置するように、構成される。ここで相補的な配置とは、第１の移動自在ビームが第１のアウトプットノードに対向して配置されるときには第２の移動自在ビームは第１のアウトプットノードに対向して配置されない、という状況を示す。不揮発性且つ低電力のメモリ構成が提供され得ることは、本発明の実施形態の利点である。
【００４８】
好適な実施形態では、データストレージセルは更に、第１、第２及び第３のターミナルを含む、少なくとも第１のリードセレクタを含む。従って第１のセレクタターミナルは、第１のアウトプットノード（Ｑ）に接続する。従ってアウトプットノードは、ＮＥＭスイッチの内側部である。第２のセレクタターミナルは通常、リードビットライン（ＲＢＬ）に接続する。第３のセレクタターミナルは通常、ＤＣバイアス若しくは第２のデータライン（ＲＶＳＳ）に接続している。リードセレクタは、ある例では、電界効果トランジスタ素子、例えば、ＭＯＳＦＥＴであればよいが、実施形態はそれに限定されない。他の実施形態では、ＮＥＭスイッチは相補的リードアウトを出力する第２のアウトプットノードとして構成される第２のノードも含み、セルは第２のアウトプットノードと接続する第２のリードセレクタを含む。以下により詳細に説明するが、データストレージセルは、様々のリードアウト若しくはライトスキームに適合し得る。一つの実施形態では、第１と第２のアンカーは、格納されるデータをデータストレージセルに提供するデータラインに接続し、コントロールゲートは、ライトワードラインと接続して、移動自在ビームの移動をコントロールするように構成される。別の実施形態では、第１と第２のアンカーは、移動自在ビームの移動をコントロールするライトワードラインに接続し、コントロールゲートは、格納されるデータをデータストレージセルに提供するデータラインに接続する。
【００４９】
例示として、本発明の実施形態は限定されるものでは無く、本発明の少なくとも幾つかの実施形態の更なる標準的及び選択的特徴は、多数の例示により、以下更に説明される。
【００５０】
一つの形態では、本発明は、不揮発性メモリ構成にも関する。そのメモリ構成は、データストレージセルのうち、好適には全てが、但し少なくとも一つ以上が、第１の形態で説明した一つの実施形態に係るデータストレージセルである。従って、第１の形態で説明した特徴及び利点は、メモリ構成のレベルにて利用され得る。一つの実施形態では、メモリ構成はアレイで構成された複数のデータストレージセルを含み、例示にて更に示すように、データストレージセルは転移された同一のコピーとして設けられ、リードビットライン間のクロストークを有効に減少させる。別の特定の例では、リードビットライン及びサプライラインは、近接するライン上での擾乱をキャンセルするように、ツイストされてもよい。当業者に秀知の構成を考慮して、他の特定の構成が設けられてもよい。
【００５１】
更に別の形態では、本発明の実施形態は、データを格納する、若しくは、回路の動作をコントロールする、メモリ構成内の、データストレージセルの利用に関する。そのようなメモリ構成は、例えば、構成自在のルーティング若しくは構成自在のロジックを利用する利用例、又は、コンテンツアドレス可能メモリとしてなど、様々な利用例でもちいられ得る。
【００５２】
更に別の形態では、本発明の実施形態は、データストレージセルを書き込み且つ読み出す方法に関する。本発明の実施形態によると、例えば、二つのナノ電気機械（ＮＥＭ）スイッチを含むデータストレージセルにデータを書き込む方法が、記載される。この方法は、移動自在ビームの一つがデータストレージセルの第１のアウトプットノードに接触し移動自在ビームのもう一つがデータストレージセルの別のノードに接触するように、第１と第２のＮＥＭスイッチ夫々の、移動自在ビームをコントロールするステップを含む。方法は、電気信号を第１と第２のアンカーに、並びに、第１、第２、第３、及び第４のコントロールゲートに供給することでデータをデータストレージセルに書き込むステップを含む。特定のライトスキームを以下の例でより詳細に議論する。例えば、一つの実施形態では、コントロールゲートに加えられる電気信号によりビームの移動が可能になり、アンカーに加えられる電気信号により、書き込まれるデータが判別される。このように書き込まれるデータは、セルの第１と第２の夫々のアンカーに接触する二つのデータラインを介して、与えられる。従ってビームは、ライト及び／ライトコントロールラインにより、書き込みに対して敏感となり、書き込みされる状態はデータラインによりコントロールされる。別の例では、アンカーに加えられる電気信号により、ビームの移動が可能になり、コントロールゲートに加えられる電気信号により、書き込まれるデータが判別される。言い換えれば、この場合、書き込むプロセスは、移動自在ビームのアンカーを介して移動自在ビームの移動をコントロールするコントロールデータを提供するステップと、格納されるデータをデータストレージセルに提供するためにＥＭスイッチのコントロールゲートを介してデータ従属コントロール信号を提供するステップを、含む。他の実施形態では、方法は、データストレージセルに関して読み出すステップを含む。方法は、移動自在ビームの一つがデータストレージセルの第１のアウトプットノードに接触し移動自在ビームのもう一つがデータストレージセルの別ノードに接触するように第１と第２のＮＥＭスイッチ夫々の移動自在ビームをコントロールするステップと、データストレージセルの第１のアウトプットノードから信号を読み出すように少なくとも一つのリードセレクタをコントロールする電気制御信号を提供するステップとを、通常含み得る。リードセレクタは、ＦＥＴ、例えば、ＭＯＳＦＥＴでよい。
【００５３】
以下では、データストレージセルに関する複数の特定例、及び、それらセルのためのライト及びリードスキームを説明する。特定例は、本発明に係る実施形態の標準的及び選択的特徴を示す。
【００５４】
図１及び図２は、第１の例示のデータストレージセルを概略示す。この回路は、一対のナノ電気機械（ＮＥＭ）スイッチを含む。一対のＮＥＭスイッチは、図１及び図２の夫々に示すように、セル状態０及びセル状態１の、二つの状態のいずれかにて回路をスイッチするように作動し得る。
【００５５】
一つのＮＥＭスイッチ、例えば、第１のＮＥＭスイッチ１０２の状態でデータビットを格納するのでは無く、データビット状態は、二つの相補的ＮＥＭスイッチ、例えば、第１のＮＥＭスイッチ１０２及び第２のＮＥＭスイッチ１０３で、格納される。第１のＮＥＭスイッチ１０２は、ライト信号（ライト及びその相補／ライト）を第１と第２のコントロールゲートの夫々に加えることにより、作動され得る移動自在ビーム１０１を含む。よって、移動自在ビーム１０１がスイッチされる状態に依存して、第１のアンカー／ソースターミナルを介して加えられる電気信号ｗＡは、第１のアウトプットノードＱと電気的に接続されたり非接続されたりし得る。第２のＮＥＭスイッチ１０３は、ライト信号（／ライト）及びその相補（ライト）を第１と第２のコントロールゲートの夫々に加えることにより、作動され得る移動自在ビーム１０４も含む。よって、移動自在ビーム１０４がスイッチされる状態に依存して、第２のアンカー／ソースターミナルを介して加えられる電気信号ｗＢは、第１のアウトプットノードＱと電気的に接続されたり非接続されたりし得る。移動自在ビーム１０１により電気信号ｗＡが第１のアウトプットノードＱへ流れ得る場合、第２の移動自在ビーム１０４によって第１のアウトプットノードＱへの電気信号ｗＢの導通が不能となり、逆の場合も同様となる、という意味において、二つのＮＥＭスイッチ１０２、１０３は相補的である。よって、アウトプットノードＱは、ｗＡ若しくはｗＢの何れかに接続する。移動自在ビーム１０１、１０４がアウトプットノードＱに接続しないとき、ビーム１０１、１０４は電気的フロートノードに接続し得る。このフロートノードは、図１及び図２に示されるように、移動自在ビーム１０１及び移動自在ビーム１０４のための独立ノードでもよく、移動自在ビーム１０１及び移動自在ビーム１０４のためのマージノードでもよい。しかしながら、本発明の別の実施形態では、アウトプットノードＱに接続しないとき、移動自在ビーム１０１、１０４は第２のアウトプットノードＱｂａｒに接続してもよく、このとき該第２のアウトプットノードＱｂａｒは相補アウトプットを提供する。
【００５６】
図１及び図２に示す二つの相補的ＮＥＭスイッチによるストレージセルにデータを書き込む第１の方法は、図３〜図５に示される。この第１の方法は、直接的バイアススキームに対応し、該スキームでは格納されるデータは電気信号ＷＡ及びＷＢを介して提供され、ライト信号（ライト）及びその相補（／ライト）はビームを感知するのに、例えば、供給されたデータのライトイベントをインポーズするのに、用いられる。
【００５７】
図３は、デジタル０状態のライトイベントのためのこの第１の方法に係る、回路の動作を示す。デジタル０状態、例えば、低若しくはゼロ電圧状態を表す信号は、電気信号ｗＡｗＢとして供給される。デジタル１状態、例えば、高電圧状態は、ライトコントロールゲートにて提供され、相補的デジタル０状態は／ライトコントロールゲートにて提供される。よって、セルは、ｗＡラインが第１のアウトプットノードＱに接続する０状態に、スイッチする。図４は、デジタル１状態のライトイベントのための動作を示す。電気信号ｗＡ及びｗＢは、デジタル０状態に対応するように供給される。デジタル１状態は、ライトコントロールゲートにて提供され、相補的デジタル０状態は／ライトコントロールゲートにて提供される。よって、セルは、ｗＢラインが第１のアウトプットノードＱに接続する１状態に、スイッチする。図５は、作動するｗＡ及びｗＢラインに接続するがアクティブのライトラインには接続しないセル（半ば選択されたセル）が状態損失を被らないことを、示す。非アクティブライトラインに対して、ライト及び／ライトは同じ電位、例えば、０に置かれる。半ば選択されたセルは状態損失を被らない。個々のビームに対して、二つのコントロールゲートの静電作用力は実質的に相互にキャンセルし合うからである。
【００５８】
図１及び図２に示す二つの相補的ＮＥＭスイッチによるストレージセルにデータを書き込む第２の方法は、図６〜図８に示される。この第２の方法では、格納されるデータ及びその相補は、夫々、ライト信号（ライト、／ライト）を介して提供され、電気信号ＷＡ及びＷＢは、ライトイベントのためのビームを感知するのに用いられる。この方法は、第１の方法よりも複雑であるが、メモリアレイアーキテクチャ内に十分に統合され得る、例えば、ビットライン及びワードラインアドレッシングを効率的に処理し得る。
【００５９】
図６は、デジタル０状態のライトイベントのためのこの第２の方法に係る回路の動作を示す。正状態＋、例えば、正電圧状態を表す信号は、ＷＤＬコントロールゲートを介して供給される。相補的な負状態−、例えば、負電圧状態は、／ＷＤＬコントロールゲートを介して供給される。更に、電気信号ＷＬＡ及びＷＬＢは、ライトのためのビームを感知するための正＋状態として供給される。よって、セルは、ＷＬＡラインが第１のアウトプットノードＱに接続する０状態に、スイッチする。このスキームに続いて、半ば選択された、アレイ内のセルが存在する。それらのコントロールゲートは、＋１／−１か−１／＋１のいずれかであるＷＤＬ及び／ＷＤＬに接続する。これらの半ば選択されたセルは、それらの状態を維持しなければならない。このことは、それらのアンカー／ビームを０に保つことにより達成されるが、このことにより両サイドへの静電力は相互にキャンセルされる。書き込まれるワード内では、アンカービームを＋１として書き込むためにセルが感知され、よって、−１コントロールゲートサイドへの静電力を大きくし、もう一方のコントロールゲートに向かう力を小さく若しくは０にする。
【００６０】
図７は、デジタル１状態のライトイベントを示す。負状態−に対応する信号はライトコントロールゲートを介して供給され、相補的な正状態＋は／ライトゲートを介して供給される。ここでも、電気信号ＷＬＡ及びＷＬＢは、ライトイベントを開始する正＋状態に対応する。よって、セルは、ＷＬＢラインが第１のアウトプットノードＱに接続する１状態に、スイッチする。
【００６１】
図８は、半ば選択されたセルのライトデータの外乱を回避する状態を示す。非選択のワード内のセルは、書き込みされるワード内のセルとして同じＷＤＬ及び／ＷＤＬにエクスポーズされる。ＷＬＡ及びＷＬＢを０に等しくすることにより、正味の静電力はビームにより検知されない。
【００６２】
図９は、半ば選択されたセルのライトデータの外乱を回避する状態を示す。電気信号ＷＬＡは状態Ａ、例えば、−若しくは＋に対応し、電気信号ＷＬＢは状態Ｂ、例えば、Ａと等価若しくは相補である、例えば、−若しくは＋に対応する。ニュートラル信号は、ライト及び／ライトコントロールゲートの両方に、例えば、グラウンド電圧状態に、正状態＋電位と負状態−電位の意味として、提供される。よって、セルはその現在の状態を維持し、この現在の状態に拠って信号ＷＬＡ若しくはＷＬＢが第１のアウトプットノードＱに供給される。
【００６３】
図１０及び図１１は、本発明の実施形態で用いるための、例えば、ＳＲＡＭ置換回路コンポーネントなどの、データストレージセルを含む、デバイスを概略示す。この回路は、一対のナノ電気機械（ＮＥＭ）スイッチ、及び電界効果トランジスタ素子、例えば、金属酸化膜電界効果トランジスタ（ＭＯＳＦＥＴ）を含む。前述のように、データストレージセルは、図１０及び図１１に夫々示すように、二つの状態、セル状態０とセル状態１のうちの、何れか一つで回路をスイッチするように作動し得る一対のＮＥＭスイッチを含む。しかしながら、シングルエンドのリードにむけて調整されたセル内では、第１のアウトプットノードＱは、電界効果トランジスタ素子１０７、例えば、ＮＭＯＳ素子のゲートターミナルに接続する。このトランジスタ１０７は、リードビットラインＲＢＬを電圧源ラインＲＶＳＳに接続し、例えば、これにより一つの例ではＲＶＳＳは０Ｖとなるが他の電圧も選択もされ得る。よって、リード電流は、単体のトランジスタ素子を通過し得、このことは、他のシングルエンドのセルと比較して、有意に高速のビットライン放電を提供する。ビットラインのプレチャージレベルは、従来の６ＴのＳＲＡＭセルの場合（この場合、低いＢＬプレチャージ電圧（＜Ｖｄｄ−Ｖｔｈｒｅｓｈｏｌｄ，ＮＭＯＳ）が結局、リード外乱となってしまう）とは異なり、自由に選択可能である。更に、ＳＲＡＭと比較して低エネルギ消費が達成され得る。第１のアンカーターミナル及び第２のアンカーターミナルは、夫々、第１のワードラインＷＬ及び第２のワードラインＷＬＧに接続し、ライトデータラインＷＤＬは、第１のＮＥＭスイッチ１０２の第１のコントロールゲート及び第２のＮＥＭスイッチ１０３の第２のコントロールゲートの夫々に接続し、相補のライトデジットライン／ＷＤＬは、第１のＮＥＭスイッチ１０２の第２のコントロールゲート及び第２のＮＥＭスイッチ１０３の第１のコントロールゲートの夫々に接続する。この第２のデータストレージセルのための対応するアレイ機構は、概略図１２に示される。
【００６４】
状態０のセル及び状態１のセルの各々に対して、デバイスの例示の読み出しが図１３及び図１４に示される。前述のように、セルデータコンテントは、相補的ＮＥＭスイッチ１０２及び１０３に格納される。読み出し前に、全ての非アクティワードラインＷＬ及びＷＬＧはデジタル０レベルにセットされ得る。その後、リードビットラインＲＢＬはある電圧Ｖｐｒｅｃｈ、例えば正の供給電圧Ｖｄｄ即ち０．２Ｖにプリチャージされ、選択されたワードラインＷＬ、例えば、アクティブワードラインは、デジタル０レベルにセットされる。その後、セル状態に依存して、リードビットラインＲＢＬは、例えば、図１３に示すように状態０のセルのためにデジタル０信号を提供し、若しくは、図１４に示すように状態１のセルのためにデジタル１信号を提供して、放電し、若しくは放電しない。よって、リードビットラインＲＢＬに亘って供給された、格納された値は、従来のＳＲＡＭ内として、例えば、センスアンプにより、読み出しされ得る。
【００６５】
実施形態に係るこの構成は、複数の利点を有し得る。例えば、ＲＲＡＭ／ＳＴＴ−ＭＲＡＭに匹敵する、６Ｔ  ＳＲＡＭより小さい、例えば、メモリチップが製造され得る。更に、有利なことに漏れは低く、実質的にゼロでもあり得る。リード電流は、直列の二つＦＥＴに代わる単体の電界効果トランジスタを介してルート付けされ得る。よって、高速ビットライン放電が、従来のＳＲＡＭ技術の２倍の速さで、達成され得る。実施形態に係る開示されたメモリセルは更に、静的ライト電流を要求しなくてもよい。メモリセルは更に、自由に選択され得るビットラインプレチャージ電圧に関して適用可能であり、例えば、低Ｖｐｒｅｃｈが、低エネルギ消費を達成するのに選択され得る。
【００６６】
図１５は、本発明の実施形態に係るリードバイアススキームを示す。読み出しの間、ライトデジタルラインＷＤＬ及び／ＷＤＬは、アレイ内の全てのセルに対してデジタル０に設定される。選択されたデータストレージセル１１０に対して、第１のワードラインＷＬはデジタル０にセットされ、第２のワードラインＷＬＧはデジタル０にセットされる。セルが状態０であるならば、第１のアウトプットノードＱは第１のワードラインＷＬに接続され、よってデジタル０状態にセットもされる。従って、プリチャージされたビットラインＢＬは、ビットライン電流ＩＢＬにより放電される。一方で、セルが状態１ならば、アクティブセルの第１のアウトプットノードＱは第２のワードラインＷＬＧに接続し、よってデジタル０にセットされる。従って、プリチャージされたビットラインＢＬは放電されず、例えば、ビットライン電流ＩＢＬ＝０である。
【００６７】
半ば選択されたビットラインのセルに対して、第１のワードラインＷＬ及び第２のワードラインＷＬＧは、両方デジタル０にセットされる。セルが状態０にあるならば、第１のアウトプットノードＱは第１のワードラインＷＬに接続され、セルが状態１にあるならば、第１のアウトプットノードＱは第２のワードラインＷＬＧに接続される。何れの場合も、第１のアウトプットノードＱはデジタル０にセットされる。従って、放電電流ＩＢＬはＦＥＴ素子を介して流れることは無く、例えば、ビットラインＢＬは、ＦＥＴの高インピーダンスパスを介して分離された、半ば選択されたビットラインのセル内にある。
【００６８】
一つのワードラインＷＬが一つ以上のワードのセルと接続する場合、半ば選択されたワードライン（ＷＬＨＳ）のセルもある。これらのセルに対して、第１のワードラインＷＬはデジタル１にセットされ、選択されたセルに関しては第２のワードラインＷＬＧはデジタル０にセットされる。セルが状態０であるならば、第１のアウトプットノードＱは第１のワードラインＷＬに接続され、よってデジタル１状態にもセットされる。従って、ビットラインＢＬは、もしプレチャージされていれば、放電されるのであるが、そのことはエネルギを消費することである。従来の６Ｔ  ＳＲＡＭに比較した利点は、選択されたセルを含まないＢＬにプリチャージしないことが可能であることであり、このようにしてもセル状態の外乱のリスクを冒すことは無い。
【００６９】
対称的静電作動により、従来のメモリ技術に生じ得るリード外乱問題は生じない、ということに留意されたい。また、通常の動作では、全てのセルが現下書き込まれ、よってそれらのビームが相補状態にあることで、通常の状況下ではワードラインＷＬとＷＬＧの間の静電流は流れ得ない。
【００７０】
図１６は、本発明の実施形態に係るライトバイアススキームを示す。アンカーラインは第１のワードラインＷＬと平行で無ければならないので、このライトバイアススキームは通常のセル構成に比較して非定型である。より一般的なバイアスのオプションでは、非選択ワードラインＷＬ及びＷＬＧは、ライトデジタルラインＷＤＬ及びその相補／ＷＤＬのために用いられる作動値から、等しい距離にてバイアスされ得る。それにもかかわらず、ＮＥＭスイッチが多少の部分的な正味のライト電圧を経験するとしてもＮＥＭスイッチがその状態を保持するのに十分なヒステリシスを有するならば、このルールからの幾分かの偏差が提供され得る。ライトの間、第１のワードラインＷＬ及び第２のワードラインＷＬＧは、セルを介する静電流を回避するために、実質的に等しい電位であるべきである。
【００７１】
デジタル１ライトイベントの間、ライトデジタルラインＷＤＬは正＋状態にセットされ、相補のライトデジタルライン／ＷＤＬは負−状態に、例えば、対向電圧Ｖｗ以外に等しく、セットされる。デジタル０ライトイベントの間、ライトデジタルラインＷＤＬは負−状態にセットされ、相補のライトデジタルライン／ＷＤＬは正＋状態にセットされる。選択されたデータストレージセル１１０に対して、第１のワードラインＷＬと第２のワードラインＷＬＧの両方は、デジタル１にセットされる。デジタル１ライトイベントに対して、頂部のビームが第１のアウトプットノードＱに向かって移動するように、例えば、第１のワードラインＷＬが第１のアウトプットノードＱに接続するように、頂部のビーム、例えば、第１のＮＥＭスイッチのビームが電位２Ｖを経験する。底部のビームが第１のアウトプットノードＱから離れて移動するように、例えば、第２のワードラインＷＬＧが第１のアウトプットノードＱから接続を絶つように、底部のビーム、例えば、第２のＮＥＭスイッチのビームが第１のＮＥＭスイッチに対して逆の方向で電位２Ｖを経験する。同様に、デジタル０ライトイベントに対して、頂部のビームが第１のアウトプットノードＱから離れて移動するように、例えば、第１のワードラインＷＬが第１のアウトプットノードＱから接続を絶つように、頂部のビームが電位２Ｖを経験する。底部のビームが第１のアウトプットノードＱに向かって移動するように、例えば、第２のワードラインＷＬＧが第１のアウトプットノードＱと接続するように、底部のビームが第１のＮＥＭスイッチに対して逆の方向で電位２Ｖを経験する。
【００７２】
半ば選択されたビットライン（ＢＬＨＳ）のセルに対して、第１のワードラインＷＬ及び第２のワードラインＷＬＧは、両方デジタル０にセットされる。アクティブセルに関して、ライトデジタルラインＷＤＬ及び相補のライトデジタルライン／ＷＤＬは、両方逆の状態にセットされる。よって、頂部のビームと底部のビームの両方は、実質的にゼロである合力を経験する。言い換えれば、ビームは等しい力で両方のコントロールゲートに引かれ、よって力は相殺する、即ち、相互にバランスする。後者は以下のように理解され得る。コントロールゲート１にて電圧Ｖ１としコントロールゲート２にて電圧Ｖ２とし、ビームは（Ｖ１＋Ｖ２）／２として、一次式を想定する。コントロールゲート１に向かうビームに係る力は、結果として以下のようになる。
【数１】
2015164086.tif 000003
コントロールゲート２に向かうビームに係る力は、結果として以下のようになる。
【数２】
2015164086.tif 000004
これらの力は等しいので、実際にそれらは相殺し合う。よって、頂部のビームは、その二つのコントロールゲートに向かう対向する実質的に等しい力を経験し、結果として実質的にゼロの合力となる。同じことが底部のビームにも言える。
【００７３】
ライトオペレーションの間、ＷＬＨＳセルは、以下のバイアス条件を経験する。第１のワードラインＷＬ及び第２のワードラインＷＬＧは、１Ｖにセットされる。ＷＤＬ及び／ＷＤＬは、同じ電圧、例えば、０Ｖにセットされる。頂部のビームと底部のビームの両方は、アウトプットノードに向かう電位１Ｖ−ｘと、アウトプットノードから離れる電位１Ｖ＋ｘとを、経験し、再び、何れのビームにも合力が掛からない。
【００７４】
図１７は、本発明の実施形態に係るメモリセルの例示のレイアウトを示す。セルは、アレイ状で、例えば、鉛直方向に平行な方向にそって眺めたときに長方形格子で、例えば、セルの実装を促進するように、鉛直構成で配置され得る。簡素化のために、二つのみのセルが示されている。
【００７５】
セルはミラー状の構成で示されているが、セルはメモリセル内で平行移動された同一のコピーとしても設けられ得る。後者は、例えば、近接するセルのリードビットラインＲＢＬ間のクロストークを減少させるという利点を有し得る。リードビットラインＲＢＬを放電する電圧源ＲＶＳＳが多数のビットカラム間で共有されない構成では、ＲＶＳＳラインは、追加の信号ラインとして用いられ得る。更に、リードビットラインＲＢＬ及び電圧源ラインＲＶＳＳは、隣接するライン間でクロストークを相殺するようにツイストされてもよい。
【００７６】
図１８及び図１９は、本発明の実施形態で用いるための、データストレージセル、例えば、ＳＲＡＭ置換回路コンポーネントを含むデバイスの別の例を概略示す。この回路は、一対のナノ電気機械（ＮＥＭ）スイッチ、及び、一対の電界効果トランジスタ素子、例えば、金属酸化膜電界効果トランジスタ（ＭＯＳＦＥＴ）を含む。この第３のデータストレージセルは、前述の第１のデータストレージセルに対応し、よって、図１８及び図１９に夫々示すように、二つの状態、セル状態０とセル状態１のうちの、何れか一つで回路をスイッチするように作動し得る一対のＮＥＭスイッチを含む。しかしながら、相補の読み出し（リードアウト）にむけて調整されたセル内では、第１のアウトプットノードＱは、第１の電界効果トランジスタ素子１０７、例えば、ＮＭＯＳ素子のゲートターミナルに接続する。このトランジスタ１０７は、リードビットラインＲＢＬを電圧源ラインＲＶＳＳに接続し、これにより一つの例ではＲＶＳＳは０Ｖとなるが他の電圧も選択もされ得る。しかしながら、この第３の例示のメモリセルでは、アウトプットノードＱに接続しないとき、移動自在ビーム１０１、１０４は、フロート状態にスイッチせず、その代わりに第２のアウトプットノード／Ｑに接続し、よって、相補のアウトプット、例えば、第１のアウトプットノードＱの相補であるアウトプット／Ｑを提供する。第２のアウトプットノード／Ｑは、第２の電界効果トランジスタ素子１１２、例えば、ＮＭＯＳ素子の、ゲートターミナルに接続する。このトランジスタ１１７は、相補のリードビットライン／ＲＢＬを電圧源ラインＲＶＳＳに接続する。
【００７７】
前述の第２のデータストレージセルと同様に、第１のアンカー／ソースターミナル及び第２のアンカー／ソースターミナルは、夫々、第１のワードラインＷＬ及び第２のワードラインＷＬＧに接続し、ライトデジタルラインＷＤＬは、第１のＮＥＭスイッチ１０２の第１のコントロールゲート及び第２のＮＥＭスイッチ１０３の第２のコントロールゲートの、夫々に、接続し、相補のライトデジタルライン／ＷＤＬは、第１のＮＥＭスイッチ１０２の第２のコントロールゲート及び第２のＮＥＭスイッチ１０３の第１のコントロールゲートの、夫々に、接続する。
【００７８】
本発明の実施形態に係るこの第３のデータストレージセルにより提示される相補の読み出し（リードアウト）は、読み出し（リードアウト）信号の、冗長の、相補のコピーを好適に提供する。更に、リードビットラインＲＢＬ及び相補のリードビットライン／ＲＢＬ上の電圧は、アウトプットビット状態を判別するために直接比較し得るので、独立の参照電圧に対する要求も回避し得る。
【００７９】
図２０は、本発明の実施形態に係るこの第３のメモリセルを含むメモリアレイのための例示のレイアウトを示す。セルは、アレイ状で、例えば、鉛直方向に平行な方向にそって眺めたときに長方形格子で、例えば、セルの実装を促進するように、鉛直構成で配置され得る。簡素化のために、二つのみのセルが示されている。
【符号の説明】
【００８０】
１０１、１０４・・・移動自在ビーム、１０２、１０３・・・ＮＥＭスイッチ、１０７・・・電界効果トランジスタ素子、１１０・・・データストレージセル。
【図１】
2015164086.tif 000005
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１８】
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【図１９】
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【図１７】
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【図２０】
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【外国語明細書】
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