(57)【要約】【課題】共通データバス上の複数のＤＳＰはリード及びライトを同時に行えず、外部メモリへのデータ転送を高速化できない。【解決手段】一実施形態によれば、共通データバス１１および内部データバス１２、１４、１６に接続されたバスインターフェース１７と、それぞれバスインターフェース１７にバス接続されたＤＭＡコントローラ１８、内部メモリ１９及び他のＤＭＡコントローラ２０を有するＮ個のＤＳＰ２１と、各内部メモリ１９へのデータ、プログラムおよびＮ個のＤＳＰ２１による演算結果を格納する外部メモリ２２と、外部メモリ２２にバス接続され各他のＤＭＡコントローラ２０にバス接続されたバイパス部２３と、を備え、このバイパス部２３は、ＤＳＰ２１が外部メモリ２２からのリード処理の間、このＤＳＰ２１の演算結果を外部メモリ２２へ転送するディジタルシグナルプロセッサによるメモリ転送装置が提供される。【選択図】図１
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【特許請求の範囲】
【請求項１】
共通データバスおよび複数の内部データバスに接続されたバスインターフェースと、
それぞれこのバスインターフェースに前記共通データバスによって接続されたＤＭＡコントローラ、内部メモリおよび他のＤＭＡコントローラを有する複数のＤＳＰと、
これらのＤＳＰの前記内部メモリへのデータ、プログラムおよび前記複数のＤＳＰによる演算結果を格納する第１の内部データバスに接続された外部メモリと、
この外部メモリに前記バスインターフェースおよび第２の内部データバスを介して接続され各ＤＳＰの前記他のＤＭＡコントローラに第３の内部データバスにより接続されたバイパス部と、を備え、
このバイパス部は、前記ＤＳＰが前記外部メモリからのリード処理の間、このＤＳＰによる過去の前記演算結果を前記外部メモリへ転送するディジタルシグナルプロセッサによるメモリ転送装置。
【請求項２】
前記バイパス部は、
それぞれ前記第３の内部データバスにより前記他のＤＭＡコントローラから受信した前記演算結果を前記リード処理の期間内に前記外部メモリに転送する受信装置を備えた請求項１記載のディジタルシグナルプロセッサによるメモリ転送装置。
【請求項３】
それぞれ共通データバスに接続された複数のＤＳＰが、この共通データバスに接続されたバスインターフェースを介して外部メモリから、データおよびプログラムをそれぞれリード処理期間にリードし、
前記複数のＤＳＰが前記データおよび前記プログラムにより実行した演算結果をそれぞれの内部メモリに記憶し、
前記複数のＤＳＰが各演算結果を前記複数のＤＳＰに接続されたバイパス部を介して前記外部メモリへ前記リード処理期間内に転送するディジタルシグナルプロセッサによるメモリ転送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
一実施形態はディジタルシグナルプロセッサ（ＤＳＰ）によるメモリ転送装置およびディジタルシグナルプロセッサによるメモリ転送方法に関する。
【背景技術】
【０００２】
ＤＳＰは信号処理に特化した様々な機能を有しているため、従来ハードウェアで構成されていた多くの信号処理機能をソフトウェア化している。通常、ＤＳＰが使用可能なメモリ資源はＣＰＵのそれと比べて乏しいため、ＤＳＰは、ＣＰＵのように基本ソフトウェア（以下、ＯＳと呼ぶ）を利用することや、複雑な処理を実行することができない。このため、ＤＳＰが行う信号処理は、ディジタルフィルタ処理やＦＦＴ処理などの固定した信号処理を各ＤＳＰに割付け、ＤＳＰ間は専用の高速通信を用いて接続する分散方式のＤＳＰ構成や、巡回的並列処理又はラウンドロビン方式のＤＳＰ構成を取って行われている（例えば特許文献１参照［図１４、図１５］）。巡回的並列処理またはラウンドロビン方式のＤＳＰ構成は各ＤＳＰが互いに外部メモリをアクセスする時間をずらすことでデータバスの衝突を回避している。
【０００３】
ＣＰＵはＯＳを用いてデータバスの排他制御を行いデータの平均転送性能の向上を実現するのに対して（例えば特許文献２、３参照）、ＤＳＰは使用できるメモリの容量が小さくＯＳを使用することができないという制約を有することから、ＤＳＰ単体は単純で固定的な処理を割当て、複数個のＤＳＰをまとめたＤＳＰカードという単位で、必要な処理を実現させている（上記特許文献１参照）。従ってＤＳＰの内部メモリ容量にあわせて、処理データサイズが決定されており、外部メモリはワーク領域として使用されている。
【０００４】
現在は、半導体技術の進歩により、ＤＳＰが使用できる内部メモリの容量が増え、より複雑な処理を実行できるようになったことから、従来ＣＰＵが行ってきた処理をＤＳＰで置き換えるものも出てきており、それに伴い、信号処理を行う対象のデータサイズは従来内部メモリに格納可能なサイズであったが、そのサイズが外部メモリに格納可能なサイズへと変化してきている。ＤＳＰは内部メモリに保存されたデータを処理するときの性能が最も高い。このため、外部メモリ上のデータを高速に転送すること、固定の遅延時間を設けること、かつ効率的に転送することが重要となっている。
【０００５】
信号処理システムは、使用するＤＳＰの制約により、外部メモリに保存されるデータを一旦内部メモリに取込んだ後に演算処理を行う。このため、ＤＳＰカードは、データバスを高負荷で使用する傾向がある。ＤＳＰは、自ＩＣ内にＤＭＡコントローラを持つ。しかし複数のＤＳＰが存在する場合、ＤＳＰがデータバス上の排他制御を行いながら、さらに高速転送性能を維持することはＯＳが用いられない点から非常に困難である。ＤＳＰが適用される技術分野の拡大に伴い、ＤＳＰが処理対象のデータサイズが大きくなり、データバスの使用率が高くなってきたことから、外部メモリとＤＳＰとの連携を考慮する必要が出てきた。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−０２０５７３号公報
【特許文献２】特開平８−１６５３５号公報
【特許文献３】特開２００７−２８０１２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、ＤＳＰカード上に複数のＤＳＰが１つの共通データバスを共有するという接続関係では、各ＤＳＰが外部メモリからデータをリードすることと信号処理による演算結果を外部メモリへライトすることとを同時には行えず、外部メモリへのデータ転送を高速化できない。１個のＤＳＰによって共通データバスは占有される。外部メモリからのリード時間及び外部メモリへのライト時間、共通データバスは占有される。ＤＳＰカードが例えば３個のＤＳＰを有する場合、共通データバスは各ＤＳＰによる外部メモリからのリード及び外部メモリへのライトの間、占有され続ける。
【課題を解決するための手段】
【０００８】
このような課題を解決するため、一実施形態によれば、共通データバスおよび複数の内部データバスに接続されたバスインターフェースと、それぞれこのバスインターフェースに前記共通データバスによって接続されたＤＭＡコントローラ、内部メモリおよび他のＤＭＡコントローラを有する複数のＤＳＰと、これらのＤＳＰの前記内部メモリへのデータ、プログラムおよび前記複数のＤＳＰによる演算結果を格納する第１の内部データバスに接続された外部メモリと、この外部メモリに前記バスインターフェースおよび第２の内部データバスを介して接続され各ＤＳＰの前記他のＤＭＡコントローラに第３の内部データバスにより接続されたバイパス部と、を備え、このバイパス部は、前記ＤＳＰが前記外部メモリからのリード処理の間、このＤＳＰによる過去の前記演算結果を前記外部メモリへ転送するディジタルシグナルプロセッサによるメモリ転送装置が提供される。
【図面の簡単な説明】
【０００９】
【図１】一実施形態に係るディジタルシグナルプロセッサによるメモリ転送装置のブロック図である。
【図２】一実施形態に係るディジタルシグナルプロセッサによるメモリ転送装置の動作を説明するためのフローチャートである。
【図３】従来のＤＳＰ構成を持つメモリ転送装置によるメモリデータのリードライト処理のタイミングチャートである。
【図４】一実施形態に係るディジタルシグナルプロセッサによるメモリ転送装置によるメモリデータのリードライト処理のタイミングチャートである。
【発明を実施するための形態】
【００１０】
以下、実施の形態に係るディジタルシグナルプロセッサによるメモリ転送装置およびディジタルシグナルプロセッサによるメモリ転送方法について、図１乃至図４を参照しながら説明する。尚、各図において同一箇所については同一の符号を付すとともに、重複した説明は省略する。
【００１１】
図１は実施の形態に係るディジタルシグナルプロセッサによるメモリ転送装置のブロック図である。本実施形態に係るＤＳＰによるメモリ転送装置は、一枚目のＤＳＰカード１０上に、共通データバス１１、内部データバス１２、１３、１４、１５、１６、データバス２４、２５に接続されたバスプロトコル変換機能部１７（バスインターフェース）と、それぞれこのバスプロトコル変換機能部１７に共通データバス１１によって接続されたＤＭＡコントローラ１８、内部メモリ１９およびリンクＤＭＡコントローラ２０（他のＤＭＡコントローラ）を有するＮ個のＤＳＰ２１とを備えている。更にメモリ転送装置１０はこれらのＤＳＰ２１の内部メモリ１９へのデータ、プログラムおよびＮ個のＤＳＰ２１による演算結果を格納し第１の内部データバス１２に接続された外部メモリ２２と、この外部メモリ２２にバスプロトコル変換機能部１７および第２の内部データバス１４、１６を介して接続され各ＤＳＰ２１のリンクＤＭＡコントローラ２０に第３の内部データバス１３、…、１５により接続されたバイパス部２３とを備えている。このバイパス部２３は各ＤＳＰ２１が外部メモリ２２からのリード処理の間、これらのＤＳＰ２１の各演算結果を外部メモリ２２へ転送するようにしている。
【００１２】
共通データバス１１はＮ個のＤＳＰ２１間で共用されるバスであり、内部データバス１２、内部データバス１４、１６及び内部データバス１３、１５は何れも複数本のバスラインを持つ高速データバスである。
【００１３】
バスプロトコル変換機能部１７はバス幅やデータ転送単位が異なる共通データバス１１、内部データバス１２、１４、１６およびデータバス２４及び２５（以下、データバス１１、１２、１４、１６、２４、２５と呼ぶことがある）間で、これらのバスのプロトコルに応じてデータをプロトコル変換してから転送するバスブリッジである。バスプロトコル変換機能部１７はＤＭＡ転送を行うＤＭＡコントローラ２６を有する。これらのデータバス１１、１２、１４、１６、２４、２５間において外部メモリ２２に対する同時複数アクセスを許している。
【００１４】
データバス２４はフラッシュＲＯＭ２７に保持された起動プログラムを各内部メモリ１９へ転送するためのバスである。データバス２５には送受信割込みを発生させる高速シリアル通信装置２８と、ＰＣＩ−ＶＭＥブリッジ装置２９とが接続されており、バスプロトコル変換機能部１７はこの内部データバス２５によりＶＭＥバス３０及びＤＳＰカード１０間でのデータ転送をインターフェースする。
【００１５】
Ｎ個のＤＳＰ２１は何れも高速シリアル通信装置２８からの信号処理対象データに対して信号処理演算を実行する。ＤＳＰ２１のＤＭＡコントローラ１８はフラッシュＲＯＭ２７から実行ファイルを取込み実行する。内部メモリ１９は小容量のメモリ領域にプログラム及びデータを格納する。リンクＤＭＡコントローラ２０は演算結果データを外部メモリ２２へＤＭＡ転送する。リンクとはＤＳＰ ＩＣが持つプロセッサ間通信機能を指す。外部メモリ２２は揮発性の外部記憶装置であり、ページメモリのような大容量のメモリ領域を有する。
【００１６】
バイパス部２３は、それぞれリンクＤＭＡコントローラ２０に接続されたＮ経路分の内部データバス１３、…、１５に対応し、リンクＤＭＡコントローラ２０から受信した演算結果をリード処理の期間内に外部メモリ２２に転送する２つのリンク受信装置３２（受信装置）を備えている。リンク受信装置３２はプロセッサ間通信（リンク）によりＤＳＰ２１から出力されるデータを受信しそれをバスプロトコル変換機能部１７へ送る。
【００１７】
また、ＤＳＰ２１によるメモリ転送方法は、Ｎ個のＤＳＰ２１がバスプロトコル変換機能部１７を介して外部メモリ２２からデータおよびプログラムをそれぞれリード処理期間にリードし、これらのＤＳＰ２１がデータおよびプログラムにより実行した演算結果をそれぞれの内部メモリ１９に記憶し、各演算結果をバイパス部２３を介して外部メモリ２２へリード処理期間内に転送する方法である。
【００１８】
また、ＤＳＰカード１０は回路パターンを形成されたカード状のプリント基板であり、ＶＭＥバス３０を介してＣＰＵカード３４内のＣＰＵ３３から制御信号、及びデータファイルを受信し、ＣＰＵ３３へ試験結果を送る。このＤＳＰカード１０は、複数Ｎ個のＤＳＰ２１から構成されていることから、ブート対象のＤＳＰ２１は１個または複数個存在する。２枚目からＭ枚目の各ＤＳＰカード１０の構成は一枚目のＤＳＰカード１０の構成と同じである。複数枚のＤＳＰカード１０は信号処理システムを構成する。
【００１９】
この信号処理システムは、基本周期毎にレーダ波の受信信号を出力する図示しないレーダ装置と、このレーダ装置からの受信信号をアナログｔｏディジタル変換する図示しないＡ／Ｄ変換器と、このＡ／Ｄ変換器からの受信ディジタル信号に対しそれぞれＤＳＰプログラムによって信号処理演算を行うＭ枚のＤＳＰカード１０と、ＶＭＥバス３０を介してこれらのＤＳＰカード１０の動作を制御するＣＰＵカード３４とを備えている。構造的には、信号処理システムはシャーシと、このシャーシ内面上にＶＭＥバス３０を布線したバックプレーンと、それぞれこのバックプレーン上に列設された複数個のスロットのうちの一つに差込まれＣＰＵ３３を搭載した一枚のＣＰＵカード３４と、それぞれ別スロットに差込まれたＭ枚のＤＳＰカード１０とを備えている。
【００２０】
上述の構成のメモリ転送装置を含む信号処理システムへはレーダ装置から例えば５０μｓｅｃ〜１０ｍｓｅｃの基本周期毎に繰返して受信信号が出力され、ＡＤ変換された高速かつ大量のシリアルビット列が高速シリアル通信装置２８へ入力される。複数枚のＤＳＰカード１０はカード毎に基本周期に応じて計算時間を割当てられており、各計算時間内にそれぞれの信号処理演算を完了させる。
【００２１】
図２は本実施形態によるメモリ転送装置の動作を説明するためのフローチャートである。このステップＡ１においてＮ個のＤＳＰ２１はフラッシュＲＯＭ２７からの起動プログラムにより起動し、各内部メモリ１９の演算結果を格納する全メモリ領域を２つの領域に分割する。例えば一方を前回過去の演算結果の格納領域とし、他方を今回これから演算する結果の格納領域とするように領域分割を行う。各ＤＳＰ２１はステップＡ２において受信割込みの発生により高速シリアル通信装置２８から外部メモリ２２に転送された受信データをリードし、同時にステップＡ４において各ＤＳＰ２１のリンクＤＭＡコントローラ２０は前回の演算結果データをバイパス部２３へ送り、バイパス部２３は演算結果データを外部メモリ２２へライトする。ステップＡ３において、各ＤＳＰ２１はディジタルフィルタ処理やＦＦＴ処理等の信号処理を開始する。このステップＡ３では、各ＤＳＰ２１は演算結果を内部メモリ１９に記憶する。
【００２２】
図１の１枚のＤＳＰカード１０上で各ＤＳＰ２１と共通データバス１１とマルチプロセッサを構成している。このため、ある時点において共通データバス１１は１個のＤＳＰ２１によってのみ占有される。
【００２３】
図３は従来例によるメモリ転送装置によるメモリデータのリードライト処理のタイミングチャートであり、共通データバスのみを各ＤＳＰ２１が使う場合の例を示している。従来例に係るメモリ転送装置ではバイパス部２３を設けておらず、各ＤＳＰ２１にリンクＤＭＡコントローラ２０を設けていない。それ以外の図１の例と同様の構成を従来例に係るメモリ転送装置は有するとする。各ＤＳＰ２１は演算結果を共通データバス１１、バスプロトコル変換機能部１７を介して外部メモリ２２へライトするものとする。このメモリ転送装置では、同じＤＳＰカード１０上の第１のＤＳＰ２１（ＤＳＰ＿１）、第２のＤＳＰ２１（ＤＳＰ＿２）、…、第ＮのＤＳＰ２１（ＤＳＰ＿Ｎ）の間で一つの共通データバス１１のみが使用されている。これらのＮ個のＤＳＰ２１によるリード処理とライト処理とに共通データバス１１のみが使用されている。
【００２４】
図３（ａ）に示す第１のＤＳＰ２１は時点ｔ１に外部メモリ２２（メモリと表記されている）から内部メモリ１９へ処理すべきデータのリードを開始する。時点ｔ２においてこの第１のＤＳＰ２１は演算を開始し時点ｔ３までに演算処理を終えて演算結果を内部メモリ１９に保持する。図３（ｂ）では第２のＤＳＰ２１が時点ｔ４に外部メモリ２２から内部メモリ１９へリードを開始し、時点ｔ５から演算を開始し時点ｔ６までに演算結果を内部メモリ１９に保持する。図３（ｃ）の第ＮのＤＳＰ２１の例も図３（ａ）、図３（ｂ）と同様に時点ｔ９までに演算結果を内部メモリ１９に保持する。図３（ａ）において引き続き第１のＤＳＰ２１は時点ｔ１０からｔ１１の間、演算結果を内部メモリ１９から外部メモリ２２へライトする。図３（ｂ）において第２のＤＳＰ２１は時点ｔ１２からｔ１３の間、演算結果を外部メモリ２２へライトし、同様に図３（ｃ）において第ＮのＤＳＰ２１は時点ｔ１４からｔ１５の間、演算結果を外部メモリ２２へライトする。共通データバス１１上の「同時アクセス可能なＤＳＰ数は一つ」の原則によって、時点ｔ１、ｔ２間、時点ｔ４、ｔ５間、時点ｔ７、ｔ８間、時点ｔ１０、ｔ１１間、時点ｔ１２、ｔ１３間、時点ｔ１４、ｔ１５間、及び時点ｔ１６、ｔ１７間のそれぞれは時間軸上で密に詰まっている。これらの使用時間の間で、共通データバス１１上でのデータ衝突が起こらないようにデータ転送時間が割当てられている。
【００２５】
図４は本実施形態に係るメモリ転送装置によるメモリデータのリードライト処理のタイミングチャートであり、ＤＳＰカード１０上の複数個のＤＳＰ２１間で共通データバス１１と内部データバス１３及び１５とを併用した場合のタイミングチャートが示されている。同図中、時点ｔ１等は図４の例と実質同じタイミングを示す。
【００２６】
図４（ａ）に示す第１のＤＳＰ２１は時点ｔ１、ｔ２間で外部メモリ２２からデータをリードする。この時点ｔ１、ｔ２間で第１のＤＳＰ２１はバイパス部２３経由で時点ｔ１以前に計算した演算結果を外部メモリ２２へライトする。共通データバス１１を迂回して演算結果が外部メモリ２２へ転送される。時点ｔ２では第１のＤＳＰ２１は演算を開始し時点ｔ３までに演算処理を終えて演算結果を内部メモリ１９に保持する。図４（ｂ）では第２のＤＳＰ２１が時点ｔ４、ｔ５間で外部メモリ２２からデータをリードするとともにバイパス部２３経由で時点ｔ４以前に計算した演算結果を外部メモリ２２へライトする。図４（ｃ）の第ＮのＤＳＰ２１の例も同様に時点ｔ７、ｔ８間で外部メモリ２２からデータをリードするとともにバイパス部２３経由で時点ｔ７以前に計算した演算結果を外部メモリ２２へライトする。引き続き、図４（ａ）において第１のＤＳＰ２１は時点ｔ１０、ｔ１１間でリードを行うとともに過去の時点ｔ２、ｔ３間での演算結果をライトする。その後第１のＤＳＰ２１はリードしたデータにより次の演算処理を実行する。図４（ｂ）の第２のＤＳＰ２１は時点ｔ１２、ｔ１３間で外部メモリ２２からのデータのリードを行うとともに外部メモリ２２への演算結果のライトをバイパス部２３経由で行う。図４（ｃ）の第３のＤＳＰ２１の例も図４（ａ）、図４（ｂ）の例と同様である。３個のＤＳＰ２１による共通データバス１１の使用時間は、時点ｔ１、ｔ２間、時点ｔ４、ｔ５間及び時点ｔ７、ｔ８間の総和であり、この使用時間は、図３の共通データバス１１の使用時間に比べて大幅に短縮されている。
【００２７】
例えば、図１に示す共通データバス１１についてそのデータ幅を６４ｂｉｔ（＝８バイト）、バスクロックを１００ＭＨｚとし、ＤＳＰ２１の内部メモリサイズを２５６ｋＢｙｔｅｓとし、ＤＳＰ個数を３とする。ＤＳＰ１個当たりのデータの転送時間は、２５６ｋＢｙｔｅｓ／（８バイト＊１００＊１０６）＝３３０μｓｅｃが必要となる。ここでの転送時間とは一つのＤＳＰ２１が共通データバス１１によるリード一方向に要する時間である。
【００２８】
従来例に係るメモリ転送装置は、図３のように、各ＤＳＰは外部記憶装置に対して入力と出力とを行うことから、共通データバスの使用時間として３３０μｓｅｃ×２回×３ＤＳＰ＝２ｍｓｅｃ必要である。このため、従来例では全ＤＳＰを使用した１回当たりの処理時間は、２ｍｓｅｃ以下にすることができない。
【００２９】
一方、本実施形態によるメモリ転送装置は、図４のように、共通データバス１１を各ＤＳＰ２１は外部メモリ２２から入力する時に使用するのみであり、出力のライト時には共通データバス１１を使用しない。共通データバス１１の使用時間として３３０μｓｅｃ×１回×３ＤＳＰ＝１ｍｓｅｃ必要である。以上から、本実施形態によるメモリ転送装置では、全体の処理時間を２ｍｓｅｃ以下にすることができる。本実施形態によるメモリ転送装置により、共通データバス１１の使用率を低減させることができる。この点から、ＤＳＰ２１毎に１回当たりの共通データバス１１の使用時間を短くすることができ、より多くの信号処理を実行できるようになる。例えば外部メモリ２２に１００回×３個ＤＳＰ２１用のサイズを持つデータを取り込んだ場合、メモリ転送装置は共通データバス１１を１００回使用することから、本実施形態によるメモリ転送装置は有効に機能する。
【００３０】
以上のように本実施形態に係るＤＳＰによるメモリ転送装置およびＤＳＰによるメモリ転送方法によれば、外部メモリ２２と複数のＤＳＰ２１とが共通データバス１１と独立なデータバス１３、１４、１５、１６にて接続されたため、メモリ転送の高速化を行うことができる。
【００３１】
従来、リードとライトとを同時にできなかったが、共通データバス１１によるリードと、迂回路であるバイパス部２３によるライトとを同時に行えるようになったので、第１のＤＳＰ２１、第２のＤＳＰ２１はライトのための時間待ちをする必要がなくなった。共通データバス１１を使用する時間が大幅に短縮されるようになったため、その短縮された時間分だけ各ＤＳＰ２１は演算処理に使えるようになり、より複雑な処理の演算を実行できるようになった。同じ演算量で従来例と本実施例とを比べると、時間短縮分の演算量が増加するため、ＤＳＰ２１の数を減らすことができ、ＤＳＰカード１０の枚数を減らすこともできるようになる。
【００３２】
従来、外部メモリ２２からのメモリデータのコピーに要する時間を短縮することができず、ボトルネックとなっていた。
【００３３】
図３では共通データバスの使用時間はｔ１からｔ１６で決まる時間長であるのに対して、図４では共通データバス１１の使用時間はｔ１からｔ１０で決まる時間長に短縮される。本実施形態によるメモリ転送装置によれば、ライト処理をリード期間中に完了することができ、処理に要する時間を最短にすることができ、共通データバス１１をより効率的に使用することができる。
【００３４】
尚、上記の実施形態は実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。バイパス部２３の機能はＦＰＧＡにより実現される。
【００３５】
実施の形態に係るメモリ転送装置は図４のように、一つのＤＳＰ２１による外部メモリ２２から内部メモリ１９へのデータのリード時間と、内部メモリ１９から外部メモリ２２への演算結果のライト時間とを同じにしている。これはＤＳＰ２１から見たデータ入出力のＩ/Ｏ時間比がほぼ１．０倍になるように予め割付け設計されるからである。また、リード時間及びライト時間はデータサイズやバス転送容量に応じて変動するものである。バス転送容量が同じである場合、データサイズが大きければより長いリード時間が必要となり、リード時間をライト時間に等しくするためにＩ/Ｏ時間はリード時間の２倍になるものである。一方信号処理システムでは一基本周期の受信期間内に受信シリアルデータ列に対する演算を実行し演算結果を出力完了しなければならず、この信号処理システムは一受信期間内での受信データ列のビット数及び演算内容によってこの受信期間内でのトータルの演算規模が決まる。上記共通データバス１１のＩ/Ｏ時間は、このトータルの演算規模、ＤＳＰカード１０の枚数、及びＤＳＰ２１の個数によって決められる。図４のデータ処理期間を部分的に変更して実施したに過ぎない実施品に対しても本実施形態に係るディジタルシグナルプロセッサによるメモリ転送装置の優位性は何ら損なわれるものではない。
【００３６】
いくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００３７】
１０…ＤＳＰカード、１１…共通データバス、１２…内部データバス（第１の内部データバス）、１３，１５…内部データバス（第３の内部データバス）、１４，１６…内部データバス（第２の内部データバス）、１７…バスプロトコル変換機能部（バスインターフェース）、１８…ＤＭＡコントローラ、１９…内部メモリ、２０…リンクＤＭＡコントローラ（他のＤＭＡコントローラ）、２１…ＤＳＰ、２２…外部メモリ、２３…バイパス部、２４，２５…データバス、２６…ＤＭＡコントローラ、２７…フラッシュＲＯＭ、２８…高速シリアル通信装置、２９…ＰＣＩ−ＶＭＥブリッジ装置、３０…ＶＭＥバス、３２…リンク受信装置（受信装置）、３３…ＣＰＵ、３４…ＣＰＵカード。
【図１】
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【図２】
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【図３】
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【図４】
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