(57)【要約】【課題】  横方向リーク源となり得る２次元キャリアガスの発生の抑制された半導体積層基板を提供する。【解決手段】  半導体積層基板は、窒化物半導体の第１、第２、第３及び第４半導体層を備え、第２半導体層が第１半導体層の上方に、第３半導体層が第２半導体層の上面上に、第４半導体層が第１半導体層の上面上且つ第２半導体層の下方に、夫々配置され、第２及び第４半導体層のバンドギャップが夫々第１半導体層より小さく、第３半導体層のバンドギャップが第２半導体層より大きく、第２及び第３半導体層が、ヘテロ接合し、第２及び第３半導体層間の界面の下層側に第１の２次元キャリアガス層が発生可能に構成され、第２半導体層から第４半導体層にかけてバンドギャップが実質的に同じで、第１及び第４半導体層がヘテロ接合し、第４半導体層に、第１の２次元キャリアガス層を形成するキャリアと同じ導電型の不純物が存在する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
窒化物半導体の第１、第２、第３及び第４半導体層を備え、
前記第２半導体層が前記第１半導体層の上方に配置され、
前記第３半導体層が前記第２半導体層の上面上に配置され、
前記第４半導体層が前記第１半導体層の上面上、且つ、前記第２半導体層の下方に配置され、
前記第２半導体層及び前記第４半導体層のバンドギャップが夫々前記第１半導体層より小さく、
前記第３半導体層のバンドギャップが前記第２半導体層より大きく、
前記第２半導体層と前記第３半導体層が、ヘテロ接合し、前記第２及び第３半導体層間の界面の前記第２半導体層側に第１の２次元キャリアガス層が発生可能に構成され、
前記第２半導体層の下面側界面、及び、前記第４半導体層の上面側界面において、他方側の半導体層との間のバンドギャップ差が、無いか、若しくは、前記第１の２次元キャリアガス層とは逆導電型の第２の２次元キャリアガス層が発生し得ない程度に微小であり、
前記第１半導体層と前記第４半導体層がヘテロ接合し、
前記第４半導体層に、前記第１の２次元キャリアガス層を形成するキャリアと同じ導電型の不純物が存在することを特徴とする半導体積層基板。
【請求項２】
前記不純物は、前記第４半導体層の形成過程において添加された不純物を含むことを特徴とする請求項１に記載の半導体積層基板。
【請求項３】
前記第４半導体層の上面上、且つ、前記第２半導体層の下方に形成され、バンドギャップが前記第１半導体層より小さく、前記第２半導体層より炭素濃度の高い窒化物半導体の第５半導体層を、更に備えることを特徴とする請求項１または２に記載の半導体積層基板。
【請求項４】
前記第４半導体層が、不純物濃度と不純物の元素の少なくとも何れか一方が相互に異なる複数層で構成されていることを特徴とする請求項１〜３の何れか１項に記載の半導体積層基板。
【請求項５】
前記第１の２次元キャリアガス層が２次元電子ガス層であり、前記第２の２次元キャリアガス層が２次元正孔ガス層であり、前記第１半導体層と前記第４半導体層の界面の前記第４半導体層側に存在する不純物がｎ型の不純物であることを特徴とする請求項１〜４の何れか１項に記載の半導体積層基板。
【発明の詳細な説明】
【技術分野】
【０００１】
発明は、ＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）等に代表される半導体スイッチング素子に用いられる半導体積層基板に関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）に代表されるIII−Ｖ族化合物半導体である窒化物半導体は、近年、パワーデバイス等のスイッチング素子への応用が期待されている。これは、窒化物半導体が、従来のシリコン（Ｓｉ）を用いた半導体に比べ、バンドギャップが３．４ｅＶ程度と大きく、絶縁破壊電界が約１０倍と高く、電子飽和速度が約２．５倍大きい等、パワーデバイスに好適な特性を有しているためである。
【０００３】
例えば、炭化珪素（ＳｉＣ）、サファイア（Ａｌ２Ｏ３）、シリコン（Ｓｉ）等の基板上に、ＧａＮ／ＡｌＧａＮのヘテロ構造を設けたスイッチング素子が提案されている。当該パワーデバイスでは、ＧａＮの結晶構造（ウルツ鉱型）のＣ軸方向における非対称性構造に起因する自発分極に加え、ＡｌＧａＮ及びＧａＮの格子不整合に起因するピエゾ効果による分極により、１×１０１２ｃｍ−２から１×１０１３ｃｍ−２程度の高い電子密度の２次元電子ガス層が生じる。当該スイッチング素子は、当該２次元電子ガス層の電子密度を制御することによって、所定の電極間が電気的に接続される状態（オン状態）と、所定の電極間が電気的に接続されない状態（オフ状態）と、を切り替える。
【０００４】
上記スイッチング素子の断面構造の一例を図９に示す。図９に示す従来構造のスイッチング素子１００は、基板１０１、基板１０１の上面に形成されるバッファ層１０２、バッファ層１０２の上面に形成される意図的に不純物がドープされていないノンドープのＧａＮからなる電子走行層１０３、及び、電子走行層１０３の上面に形成されるＡｌＧａＮからなる電子供給層１０４で構成される半導体結晶基板１０５と、電子供給層１０４の上面に形成されるソース電極１０６及びドレイン電極１０７と、ソース電極１０６及びドレイン電極１０７間に形成されるゲート電極１０８を備える。ゲートリーク電流抑制等のために、ゲート電極１０８が電子供給層１０４の上面にゲート絶縁膜１０９を介して形成される場合もあり、図９に例示する構造が該当する。
【０００５】
上記スイッチング素子１００は、ノーマリオン型の素子であり、ゲート電極１０８の電位がソース電極１０６と同電位（両電極間の電圧が０Ｖ）の場合であっても、またゲート電極１０８が電圧の印加されていないフローティング状態の場合であっても、電子走行層１０３の電子供給層１０４と接する界面に２次元電子ガス層１１０が生じ、オン状態となる。ドレイン電極１０７の電位をソース電極１０６より高くすることで、ドレイン電極１０７とソース電極１０６の間に電流が流れる。
【０００６】
一方で、ゲート電極１０８の電位をソース電極１０６の電位を基準として閾値電圧よりも低電位の負電位にすると、ゲート電極１０８の下方において、電子走行層１０３の電子供給層１０４と接する界面に２次元電子ガス層１１０が生じず、オフ状態となる。この状態では、ドレイン電極１０７とソース電極１０６の間に電流は流れない。
【０００７】
図１０に示すように、電子走行層１０３とバッファ層１０２の間に、必要に応じて、電子走行層１０３よりも炭素濃度の高い耐圧層１１１が挿入される場合がある（例えば、特許文献１等参照）。耐圧層１１１を設けることにより、スイッチング素子の縦方向及び横方向の耐圧が改善され、リーク電流が抑制されることが期待されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１０−２４５５０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記の半導体積層基板を用いたスイッチング素子においては下記のような問題が懸念される。
【００１０】
バッファ層１０２は、Ａｌ組成の異なる膜を２種類以上組み合わせて周期的に数十層積層した超格子層からなる場合と、上層に行くほどＡｌ組成が低くなるように組成の異なる層を数層積層した傾斜バッファ層からなる場合と、その両者を組み合わせた場合がある。共通して言えるのは、バッファ層１０２は電子走行層１０３に比べ、Ａｌ組成が大きく、バンドギャップが大きいことである。
【００１１】
このため、電子走行層１０３の電子供給層１０４と接する界面で２次元電子ガス層１１０が発生するのと同様に、電子走行層１０３のバッファ層１０２と接する界面で２次元正孔ガス層１１２が発生する（図１１（Ａ）参照）。特許文献１に記載の耐圧層１１１を有する構造の場合（図１０参照）、電子走行層１０３と耐圧層１１１のバンドギャップが同じか略同じ場合には、耐圧層１１１とバッファ層１０２の間がバンドギャップ差の大きなヘテロ接合界面となり、当該ヘテロ接合界面の耐圧層１１１側で２次元正孔ガス層１１２が発生する（図１２参照）。
【００１２】
この２次元正孔ガス層１１２は、スイッチング素子がオフ状態であっても、ゲート電極１０８の下方に形成される空乏層１１３により排斥されることがない（図１１（Ｂ）参照）。従って、当該２次元正孔ガス層１１２が、ソース電極１０６とドレイン電極１０７の間での横方向リークの原因となる可能性がある。
【００１３】
特許文献１に記載のように、炭素を多く含む耐圧層を有する半導体積層基板を使用している場合、炭素原子は窒素原子に原子半径が近いため、耐圧層内の窒素欠陥を埋めるよう炭素原子に入り込んでいることが多く、当該炭素原子によって正孔が供給され得る。そのため、２次元正孔ガス層１１２の正孔密度がより高くなり、横方向リークが悪化する可能性がある。
【００１４】
尚、電子走行層１０３の電子供給層１０４と接する界面に発生する２次元キャリアガス層が、２次元電子ガス層ではなく２次元正孔ガス層となる場合にも、電子走行層１０３或いは耐圧層１１１のバッファ層１０２と接する界面に、スイッチング素子がオフ状態であっても空乏層１１３により排斥されない２次元電子ガス層が発生し得るため、上記と同様に、横方向リークの原因となる可能性がある。
【００１５】
本発明は、上記の問題点に鑑み、横方向リーク源となり得る２次元キャリアガスの発生の抑制された半導体積層基板を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するため、本発明は、窒化物半導体の第１、第２、第３及び第４半導体層を備え、前記第２半導体層が前記第１半導体層の上方に配置され、前記第３半導体層が前記第２半導体層の上面上に配置され、前記第４半導体層が前記第１半導体層の上面上、且つ、前記第２半導体層の下方に配置され、前記第２半導体層及び前記第４半導体層のバンドギャップが夫々前記第１半導体層より小さく、前記第３半導体層のバンドギャップが前記第２半導体層より大きく、前記第２半導体層と前記第３半導体層が、ヘテロ接合し、前記第２及び第３半導体層間の界面の前記第２半導体層側に第１の２次元キャリアガス層が発生可能に構成され、前記第２半導体層の下面側界面、及び、前記第４半導体層の上面側界面において、他方側の半導体層との間のバンドギャップ差が、無いか、若しくは、前記第１の２次元キャリアガス層とは逆導電型の第２の２次元キャリアガス層が発生し得ない程度に微小であり、前記第１半導体層と前記第４半導体層がヘテロ接合し、前記第４半導体層に、前記第１の２次元キャリアガス層を形成するキャリアと同じ導電型の不純物が存在することを特徴とする半導体積層基板を提供する。
【００１７】
上記特徴の半導体積層基板では、第１半導体層の上面上、且つ、第２半導体層の下方に第４半導体層が挿入されたことで、第１半導体層と第２半導体層が直接ヘテロ接合した場合に、その界面の第２半導体層側近傍において発生する可能性のあった、第２及び第３半導体層間の界面の第２半導体層側に発生する第１の２次元キャリアガス層と逆導電型の第２の２次元キャリアガス層は、第２半導体層の下面側界面、及び、第４半導体層の上面側界面では発生せず、第１及び第４半導体層間の界面の第４半導体層側に移動して発生する可能性がある。しかし、当該第２の２次元キャリアガス層が発生する可能性のある箇所に、第１の２次元キャリアガス層を形成するキャリアと同じ導電型の不純物が存在することで、当該不純物によって生成されるキャリアと第２の２次元キャリアガス層のキャリアが互いに逆導電性であるので打ち消し合い、第２の２次元キャリアガス層中のキャリア密度が低下し、当該第２の２次元キャリアガス層の電気伝導度が大幅に低下する。従って、上記特徴の半導体積層基板を使用することで、当該第２の２次元キャリアガス層に起因する横方向リークが抑制される。
【００１８】
尚、第１の２次元キャリアガス層が、例えば、２次元電子ガス層の場合は、第２の２次元キャリアガス層は２次元正孔ガス層であり、第１及び第４半導体層間の界面の第４半導体層側に存在する不純物はｎ型の不純物である。
【００１９】
更に好ましくは、上記特徴の半導体積層基板は、前記不純物は、前記第４半導体層の形成過程において添加された不純物を含む。
【００２０】
具体的には、当該不純物は、第４半導体層への意図的なドープ等によって存在することになるので、当該不純物の濃度を、第２の２次元キャリアガス層のキャリア密度に応じて適正に調整することができる。
【００２１】
更に好ましくは、上記特徴の半導体積層基板は、前記第４半導体層の上面上、且つ、前記第２半導体層の下方に形成され、バンドギャップが前記第１半導体層より小さく、前記第２半導体層より炭素濃度の高い窒化物半導体の第５半導体層を、更に備える。
【００２２】
第５半導体層を備えることで、本半導体積層基板を使用したスイッチング素子において、縦方向及び横方向の耐圧が改善され、リーク電流が抑制されることが期待される。しかし、第２の２次元キャリアガス層が２次元正孔ガス層の場合は、上述の如く、第５半導体層から２次元正孔ガス層への正孔供給が発生し得るため、２次元正孔ガス層の正孔密度が上昇する可能性がある。しかし、本半導体積層基板では、２次元正孔ガス層が発生する可能性のある箇所に、第２の２次元キャリアガス層（２次元正孔ガス層）のキャリアと逆導電型の不純物（ｎ型の不純物）が存在することで、２次元正孔ガス層の正孔密度の上昇を抑え、更に、低下させることが可能となる。これにより、第５半導体層を備えることで被る不利益を排除して、第５半導体層を備えることによる利益を享受することができる。
【００２３】
更に好ましくは、上記特徴の半導体積層基板は、前記第４半導体層が、不純物濃度と不純物の元素の少なくとも何れか一方が相互に異なる複数層で構成されている。
【００２４】
このように、第４半導体層を複数層で構成することで、後述するように、縦方向の耐圧の向上や、第４半導体層の上側の半導体層の結晶性悪化の防止等を図ることができる。
【００２５】
ここで、第４半導体層を不純物濃度の異なる複数層で構成する場合、不純物濃度の高い層ほど、第１半導体層に近く配置するのが好ましい。また、第４半導体層を不純物元素の異なる複数層で構成する場合、置換される原子と原子半径の近い不純物ほど、第１半導体層に近く配置するのが好ましい。
【００２６】
更に好ましくは、上記特徴の半導体積層基板は、前記第１の２次元キャリアガス層が２次元電子ガス層であり、前記第２の２次元キャリアガス層が２次元正孔ガス層であり、前記第１半導体層と前記第４半導体層の界面の前記第４半導体層側に存在する不純物がｎ型の不純物である。
【００２７】
更に好ましくは、上記特徴の半導体積層基板は、前記第４半導体層が、前記ｎ型の不純物としてＳｉ、Ｇｅ、Ｓｎ、Ｓ、Ｔｅ、Ｏ、Ｓｅの内の１種類または２種類以上の元素を含む。
【００２８】
更に、上記特徴の半導体積層基板は、前記第４半導体層内に存在する多数キャリアである電子が、前記第４半導体層の第１半導体層との接合界面に発生する２次元正孔ガス層の正孔と再結合することで、前記２次元正孔ガス層の正孔密度が低減されていることを特徴とする。
【００２９】
本発明は、更に、上記何れかの特徴の半導体積層基板と、前記半導体積層基板の前記第３半導体層の上面上に形成されたソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極の間の前記第３半導体層の上面上または上方に形成されたゲート電極と、を備えてなることを特徴とする半導体スイッチング素子を提供する。
【発明の効果】
【００３０】
以上より、上記特徴の半導体積層基板を使用することにより、横方向リークの抑制されや半導体スイッチング素子を提供することができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の第１実施形態に係る半導体積層基板の構成を示す構造断面図
【図２】本発明の第２実施形態に係る半導体積層基板の構成を示す構造断面図
【図３】本発明の第３実施形態に係る半導体積層基板の構成を示す構造断面図
【図４】本発明の第４実施形態に係る半導体積層基板の構成を示す構造断面図
【図５】本発明に係る半導体積層基板を使用したスイッチング素子の第１の構成例を示す構造断面図
【図６】本発明に係る半導体積層基板を使用したスイッチング素子の第２の構成例を示す構造断面図
【図７】本発明に係る半導体積層基板を使用したスイッチング素子の第３の構成例を示す構造断面図
【図８】本発明に係る半導体積層基板を使用したスイッチング素子の第４の構成例を示す構造断面図
【図９】従来の半導体積層基板を使用したスイッチング素子の一構成例を示す構造断面図
【図１０】従来の半導体積層基板を使用したスイッチング素子の他の構成例を示す構造断面図
【図１１】図９に示す従来の半導体積層基板を使用したスイッチング素子の問題点を示す構造断面図
【図１２】図１０に示す従来の半導体積層基板を使用したスイッチング素子の問題点を示す構造断面図
【発明を実施するための形態】
【００３２】
以下に、本発明に係る半導体積層基板（以降、適宜「本積層基板」と称する）の実施形態について、図面を参照して説明する。尚、以下の各実施形態では、説明の理解を容易にするために、各図において同一の構成要素には同一の符号を付して説明する。また、各図の構造断面図では、適宜、要部が強調して示されており、図面上の各構成要素の寸法比と実際の寸法比とは必ずしも一致するものではない。
【００３３】
〈第１実施形態〉
第１実施形態に係る本積層基板１の構成例を、図１の構造断面図に示す。図１に示すように、本積層基板１は、基板１１、基板１１の上面上に形成されたバッファ層１２、バッファ層１２の上方に形成された電子走行層１３、電子走行層１３の上面上に形成された電子供給層１４、バッファ層１２の上面上、且つ、電子走行層１３の下方に形成されたｎ型層１５を備える。バッファ層１２、電子走行層１３、電子供給層１４、及び、ｎ型層１５は、夫々順番に、第１、第２、第３及び第４半導体層に相当し、何れも、周知の気相エピタキシャル成長法（例えば、ＭＯＣＶＤ（有機金属化学的気相成長法）、ＭＢＥ（分子線エピタキシ法）等）によって形成されるIII族窒化物半導体である。
【００３４】
基板１１は、例えば、シリコン（Ｓｉ）、炭化珪素（ＳｉＣ）、サファイア（Ａｌ２Ｏ３）、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、酸化亜鉛（ＺｎＯ）、ガリウム砒素（ＧａＡｓ）等から選択される。バッファ層１２は、例えば、ＡｌＷＧａ１−ＷＮ（但し、０≦Ｗ≦１）からなる。バッファ層１２は、ＡｌＮ（Ｗ＝１の場合）、及び、ＧａＮ（Ｗ＝０の場合）を含む。尚、基板１１は、バッファ層１２と同じ窒化物半導体を使用しても良い。また、基板１１及びバッファ層１２は、本積層基板１の反りやクラックが抑制されている限り、上記例示のものに限定されず、どのようなものを選択しても良い。
【００３５】
電子走行層１３は、例えば、厚さが１μｍ以上５μｍ以下のノンドープのＩｎＸＧａ１−ＸＮ（但し、０≦Ｘ≦１）からなる。電子走行層１３は、Ｘ＝１の場合にＩｎＮ、Ｘ＝０の場合にＧａＮとなる。電子走行層１３は結晶性が良いことが要求されるため、炭素濃度は１×１０１８ｃｍ−３以下が望ましく、更には、１×１０１６ｃｍ−３以下であることがより望ましい。尚、Ｉｎ組成比Ｘは０以上１以下の範囲を取り得るが、電子走行層１３のバンドギャップは、バッファ層１２のバンドギャップより小さいため、バッファ層１２がＧａＮ（Ｗ＝０）の場合には、Ｉｎ組成比Ｘは０より大きく設定する。
【００３６】
電子供給層１４は、例えば、厚さが１０ｎｍ以上１００ｎｍ以下のノンドープＡｌＺＧａ１−ＺＮ（但し、０＜Ｚ≦１）からなる。０．１≦Ｚ≦０．３がより好ましい。尚、電子供給層１４は、ＩｎＹＡｌＺＧａ１−Ｙ−ＺＮ（但し、０≦Ｙ≦１、０＜Ｚ≦１）の４元窒化物半導体であっても良い。但し、電子供給層１４のバンドギャップは、電子走行層１３のバンドギャップよりも大きく、電子走行層１３と電子供給層１４はヘテロ接合している。このヘテロ接合界面の電子走行層１３側近傍に、２次元電子ガス層１６（第１の２次元キャリアガス層に相当）が生じる。尚、電子供給層１４は、ｎ型にドープされていても良く、この場合の不純物濃度としては、１×１０１６ｃｍ−３〜１×１０１９ｃｍ−３程度が好ましい。
【００３７】
ｎ型層１５は、例えば、厚さが１ｎｍ以上１００ｎｍ以下のＩｎＸＧａ１−ＸＮ（但し、０≦Ｘ≦１）からなる。本実施形態では、ｎ型層１５のＩｎ組成比Ｘは、電子走行層１３のＩｎ組成比Ｘと同じで、両層１３，１５のバンドギャップは同じである。尚、両層１３，１５のＩｎ組成比Ｘは必ずしも同じでなくても構わないが、その差は、ｎ型層１５と電子走行層１３の界面近傍に、２次元正孔ガス層（第２の２次元キャリアガス層に相当）が発生しない程度に微小であれば良い（例えば、バンドギャップ差にして０．２ｅＶ以下）。また、ｎ型層１５内の正孔発生源となり得る炭素の濃度は、１×１０１８ｃｍ−３以下が望ましく、更には、１×１０１６ｃｍ−３以下であることがより望ましい。
【００３８】
本実施形態では、ｎ型層１５には、Ｓｉ、Ｇｅ、Ｓｎ、Ｓ、Ｔｅ、Ｏ、Ｓｅ等の内の１種類または２種類以上のｎ型の不純物が存在し、ｎ型の導電性を呈する場合を想定する。上記ｎ型の不純物の一つである酸素は、意図的にドープしなくても、例えば、装置部材である石英等から放出される酸素や、ウェハの搬入出や部材交換でチャンバーが大気に開放されたときに入った酸素が残って膜中に取り込まれる等の理由より、ｎ型層１５内に、１×１０１４ｃｍ−３〜１×１０１８ｃｍ−３程度の濃度範囲で含まれる可能性があり、ｎ型層１５は、意図的に上記ｎ型の不純物をドープしなくてもｎ型の導電性を呈し得る。尚、上記理由より、意図的にドープしない場合におけるｎ型層１５中の酸素濃度は、真空度の高いＭＢＥよりＭＯＣＶＤで成膜した場合の方が高くなる傾向がある。
【００３９】
従って、上述のｎ型の不純物をｎ型層１５内に意図的にドープしない場合にｎ型層１５内に存在する酸素の濃度が、バッファ層１２とｎ型層１５間のヘテロ接合界面のｎ型層１５側に発生し得る２次元正孔ガス層の、ｎ型層１５内の多数キャリアである電子と再結合して低下する前の正孔密度（体積密度換算）に対して、同程度（例えば、０．１〜１倍程度）の密度となる多数キャリアである電子を供給し得る場合は、ｎ型層１５は、意図的に上記ｎ型の不純物がドープされていないノンドープ層であっても良い。
【００４０】
しかし、上記２次元正孔ガス層の低下前の正孔密度（体積密度換算）が、上記酸素濃度に比して高い場合は、バッファ層１２とｎ型層１５間のヘテロ接合界面のｎ型層１５側に高い正孔密度で２次元正孔ガス層が発生するため、ｎ型層１５内にｎ型の不純物を意図的にドープして、当該２次元正孔ガス層の正孔密度を積極的に低下させ、当該２次元正孔ガス層の発生を抑制する。
【００４１】
一例として、電子走行層１３と電子供給層１４間のヘテロ接合界面に発生する２次元電子ガス層１６の電子密度（面密度）が１×１０１３ｃｍ−２程度と特に高い場合等において、バッファ層１２とｎ型層１５間のヘテロ接合界面に発生する２次元正孔ガス層の正孔密度（面密度）も１×１０１２ｃｍ−２を大きく越えてくる場合に、体積密度に換算して、ノンドープのｎ型層１５内の酸素濃度（１×１０１４ｃｍ−３〜１×１０１８ｃｍ−３程度）を大きく超えるため、当該ノンドープのｎ型層１５内の電子では、当該２次元正孔ガス層の正孔を相殺しきれないため、ｎ型層１５内にｎ型の不純物を意図的にドープする。また、上記２次元正孔ガス層の正孔密度（面密度）が１×１０１２ｃｍ−２を大きく越えていない場合でも、それに比して、ノンドープのｎ型層１５内の酸素濃度が低い場合は、ｎ型層１５内にｎ型の不純物を意図的にドープする。
【００４２】
ここで、ｎ型層１５内にｎ型の不純物を意図的にドープする場合、過剰にドープすると、上記２次元正孔ガス層の正孔と相殺後も電子が多数残存することになり、当該残存する電子が、当該２次元正孔ガス層に代わって横方向のリーク源となり得るため、ｎ型の不純物を意図的にドープするドープ層の厚みは、５ｎｍ以下、好ましくは３ｎｍ以下に制限するのが好ましい。つまり、当該２次元正孔ガス層が発生し得る可能性のある領域に限定してｎ型の不純物を意図的にドープするのが好ましい。これにより、当該２次元正孔ガス層の正孔と相殺後に残存する電子が新たな横方向のリーク源となるのを抑制できる。
【００４３】
更に、ドープ層の厚みを制限するのに代えて或いは追加して、ｎ型不純物の高濃度領域を、横方向成長し難い条件（ＭＯＣＶＤの場合では、通常の成長条件に対して、一例として、低温、低圧、有機金属ガス流量大、アンモニア流量小、ＳｉＨ４やＧｅＣｌ４等の不純物ガス流量大、とする等）を用いて、バッファ層１２の上面上において横方向（基板１１の上面に平行な方向であって、本積層基板１を使用する半導体スイッチング素子のドレイン電極とソース電極間の電流が流れる方向。）に複数に離散させて形成し、その上側に、ノンドープ或いはｎ型の低濃度ドープ層を全面に形成して、ｎ型層１５を形成するのも好ましい。これにより、当該２次元正孔ガス層の正孔と相殺後に残存する電子が新たな横方向のリーク源となるのを抑制できる。
【００４４】
以上の結果、バッファ層１２とｎ型層１５間のヘテロ接合界面のｎ型層１５側に発生し得る２次元正孔ガス層の正孔密度に応じた不純物濃度となるようにｎ型の不純物を有するｎ型層１５を形成することで、ｎ型層１５内の電子が当該２次元正孔ガス層の正孔と相殺し、当該２次元正孔ガス層の正孔密度が低下し、電気伝導度が大幅に低下するため、本積層基板１の横方向リークを大幅に低減できる。
【００４５】
〈第２実施形態〉
第２実施形態に係る本積層基板２の構成例を、図２の構造断面図に示す。図２に示すように、本積層基板２は、基板１１、基板１１の上面上に形成されたバッファ層１２、バッファ層１２の上方に形成された電子走行層１３、電子走行層１３の上面上に形成された電子供給層１４、バッファ層１２の上面上、且つ、電子走行層１３の下方に形成されたｎ型層１５、ｎ型層１５の上面上、且つ、電子走行層１３の下方に形成された耐圧層１７を備える。バッファ層１２、電子走行層１３、電子供給層１４、ｎ型層１５、及び、耐圧層１７は、夫々順番に、第１、第２、第３、第４及び第５半導体層に相当し、何れも、周知の気相エピタキシャル成長法（例えば、ＭＯＣＶＤ（有機金属化学的気相成長法）、ＭＢＥ（分子線エピタキシ法）等）によって形成されるIII族窒化物半導体である。
【００４６】
本積層基板２と第１実施形態の本積層基板１の相違点は、本積層基板２では、ｎ型層１５と電子走行層１３の間に耐圧層１７を備えている点であり、基板１１、バッファ層１２、電子走行層１３、電子供給層１４、及び、ｎ型層１５については、第１実施形態の本積層基板１と同じであり、重複する説明は割愛する。
【００４７】
耐圧層１７は、例えば、厚さが１０ｎｍ以上５μｍ以下の炭素濃度が１×１０１８ｃｍ−３以上のノンドープのＩｎＸＧａ１−ＸＮ（但し、０≦Ｘ≦１）からなる。耐圧層１７は、Ｘ＝１の場合にＩｎＮ、Ｘ＝０の場合にＧａＮとなる。本実施形態では、耐圧層１７のＩｎ組成比Ｘは、電子走行層１３及びｎ型層１５のＩｎ組成比Ｘと同じで、各層１３，１５，１７のバンドギャップは同じである。尚、各層１３，１５，１７のＩｎ組成比Ｘは必ずしも同じでなくても構わないが、その差は、耐圧層１７と電子走行層１３の界面近傍、及び、ｎ型層１５と耐圧層１７の界面近傍に、２次元正孔ガス層（第２の２次元キャリアガス層に相当）が発生しない程度に微小（実質的に０）であれば良い（例えば、バンドギャップ差にして０．２ｅＶ以下）。
【００４８】
本実施形態では、炭素濃度が１×１０１８ｃｍ−３以上の耐圧層１７がｎ型層１５の上面上に存在するために、本積層基板２の縦方向の耐圧改善効果が見込まれる。しかしながら、耐圧層１７中の炭素原子が窒素原子と原子半径が近いため、耐圧層１７内の窒素欠陥を埋めるように炭素原子が入り込んでいることが多く、その場合、バッファ層１２とｎ型層１５間のヘテロ接合界面のｎ型層１５側に発生し得る２次元正孔ガス層に対して、正孔を供給し得る。従って、耐圧層１７を備えていない第１実施形態の本積層基板１と比べて、当該２次元正孔ガス層の正孔密度がより高くなる可能性がある。
【００４９】
第１実施形態において上述した通り、ｎ型層１５は、意図的にｎ型の不純物をドープしなくても、ｎ型の不純物の一つである酸素が、１×１０１４ｃｍ−３〜１×１０１８ｃｍ−３程度の濃度範囲で含まれている可能性があり、ｎ型の導電性を呈し得る。従って、耐圧層１７から上記２次元正孔ガス層へ正孔が供給される場合であっても、ｎ型層１５内の電子と再結合して低下する前の当該２次元正孔ガス層の正孔密度（体積密度換算）に対して、ｎ型層１５が、同程度（例えば、０．１〜１倍程度）の濃度となる電子を供給し得る場合は、ｎ型層１５内に意図的にｎ型の不純物をドープしないノンドープ層であっても良い。
【００５０】
しかし、電子走行層１３と電子供給層１４間のヘテロ接合界面に発生する２次元電子ガス層１６の電子密度（面密度）が１×１０１３ｃｍ−２程度と特に高い場合以外にも、耐圧層１７の炭素濃度が１×１０１９ｃｍ−３程度と特に高い場合にも、バッファ層１２とｎ型層１５間のヘテロ接合界面に発生する２次元正孔ガス層の正孔密度（面密度）が１×１０１２ｃｍ−２を大きく越えてくる場合がある。斯かる場合には、体積密度に換算して、ノンドープのｎ型層１５内の酸素濃度（１×１０１４ｃｍ−３〜１×１０１８ｃｍ−３程度）を大きく超えるため、ｎ型層１５内の電子では、当該２次元正孔ガス層の正孔を相殺しきれないため、ｎ型層１５内にｎ型の不純物を意図的にドープする。また、上記２次元正孔ガス層の正孔密度（面密度）が１×１０１２ｃｍ−２を大きく越えていない場合でも、それに比して、ノンドープのｎ型層１５内の酸素濃度が低い場合は、ｎ型層１５内にｎ型の不純物を意図的にドープする。
【００５１】
ｎ型の不純物を意図的にドープしたｎ型層１５についての好適な製造条件等については、第１実施形態で上述したものと同じであるので、重複する割愛する。
【００５２】
以上の結果、バッファ層１２とｎ型層１５間のヘテロ接合界面のｎ型層１５側に発生し得る２次元正孔ガス層の正孔密度に応じた不純物濃度となるようにｎ型の不純物を有するｎ型層１５を形成することで、ｎ型層１５の上面上に炭素濃度の高い耐圧層１７を備える場合であっても、ｎ型層１５内の電子が当該２次元正孔ガス層の正孔と相殺し、当該２次元正孔ガス層の正孔密度が低下し、電気伝導度が大幅に低下するため、本積層基板２の横方向リークを大幅に低減できる。
【００５３】
〈第３実施形態〉
第３実施形態に係る本積層基板３の構成例を、図３の構造断面図に示す。図３に示すように、本積層基板３は、基板１１、基板１１の上面上に形成されたバッファ層１２、バッファ層１２の上方に形成された電子走行層１３、電子走行層１３の上面上に形成された電子供給層１４、バッファ層１２の上面上、且つ、電子走行層１３の下方に形成されたｎ型層１５を備える。バッファ層１２、電子走行層１３、電子供給層１４、及び、ｎ型層１５は、夫々順番に、第１、第２、第３及び第４半導体層に相当し、何れも、周知の気相エピタキシャル成長法（例えば、ＭＯＣＶＤ（有機金属化学的気相成長法）、ＭＢＥ（分子線エピタキシ法）等）によって形成されるIII族窒化物半導体である。
【００５４】
本積層基板３と第１実施形態の本積層基板１の相違点は、本積層基板３では、ｎ型層１５が単一層ではなく、ｎ型の不純物の不純物濃度が互いに異なる２層以上のｎ型層１５ａ，１５ｂで構成されている点であり、基板１１、バッファ層１２、電子走行層１３、及び、電子供給層１４については、第１実施形態の本積層基板１と同じであり、重複する説明は割愛する。
【００５５】
尚、図３の断面構造では、ｎ型層１５は、２層のｎ型層１５ａ，１５ｂで構成される場合を例示しているが、ｎ型層１５を構成する層数は３以上であっても良い。
【００５６】
更に、図３に例示する断面構造では、ｎ型層１５の上面上には、電子走行層１３が配置されているが、第２実施形態と同様に、ｎ型層１５と電子走行層１３の間に耐圧層１７を設けても良い。尚、耐圧層１７は、第２実施形態の本積層基板２と同じであり、重複する説明は割愛する。
【００５７】
上述の第１及び第２実施形態の本積層基板１，２において、単一層で形成されたｎ型層１５が、ｎ型の不純物を高濃度でドープした高濃度ドープ層である場合に、ｎ型層１５内の内部電界が高くなり、ノンドープ層の場合及びｎ型の不純物が低濃度である場合に比べて縦方向の耐圧が低下する。
【００５８】
そこで、本実施形態では、ｎ型層１５を２層以上のｎ型層１５ａ，１５ｂに分割して、ｎ型の不純物の不純物濃度を下層側ほど高く、上層に向けて低下するように構成する。かかる多層構造とすることで、その中に低濃度層が含まれることで、縦方向の耐圧が改善される。ここで、下層側ほど不純物濃度を高くするのは、２次元正孔ガス層が下側のバッファ層１２との界面近傍で発生するので、当該２次元正孔ガス層の正孔と相殺する電子の供給量の大きい不純物濃度の高い層を、２次元正孔ガス層の発生箇所近くに配置するためである。
【００５９】
多層構造のｎ型層１５の最上層は、ｎ型の不純物を意図的にドープしないが、酸素が１×１０１４ｃｍ−３〜１×１０１８ｃｍ−３程度の濃度範囲で含まれるｎ型ノンドープ層であっても良い。この場合は、上記耐圧の改善が特に期待される。
【００６０】
多層構造のｎ型層１５の各層の厚さ及び不純物濃度は、ｎ型層１５内の電子と相殺される前の当該２次元正孔ガス層の正孔密度に応じて決めれば良い。一例として、ｎ型層１５をｎ型層１５ａ，１５ｂの２層で構成する場合、上層のｎ型層１５ｂをノンドープ層とし、下層のｎ型層１５ａをドープ層として、ｎ型層１５ａの不純物濃度を、当該２次元正孔ガス層の正孔密度に応じて、上層のｎ型層１５ｂから供給される電子で相殺しきれない正孔を相殺できるように設定する。この場合、下層のｎ型層１５ａの厚さを、例えば、１ｎｍ以上、５ｎｍ以下より好ましくは３ｎｍ以下とし、ｎ型層１５全体の厚さを、例えば、１００ｎｍ以下とするのが好ましい。
【００６１】
以上の結果、バッファ層１２とｎ型層１５間のヘテロ接合界面のｎ型層１５側に発生し得る２次元正孔ガス層の正孔密度に応じた不純物濃度となるようにｎ型の不純物を意図的にドープしてｎ型層１５を形成する場合に、当該ｎ型の不純物が高濃度となり、縦方向の耐圧の低下が懸念される場合においても、ｎ型層１５を多層構造とし、不純物濃度を下層側ほど高く設定することで、当該耐圧の低下を抑制しつつ、ｎ型層１５内の電子が当該２次元正孔ガス層の正孔と相殺し、当該２次元正孔ガス層の正孔密度が低下し、電気伝導度が大幅に低下するため、本積層基板３の横方向リークを大幅に低減できる。
【００６２】
〈第４実施形態〉
第４実施形態に係る本積層基板４の構成例を、図４の構造断面図に示す。図４に示すように、本積層基板４は、基板１１、基板１１の上面上に形成されたバッファ層１２、バッファ層１２の上方に形成された電子走行層１３、電子走行層１３の上面上に形成された電子供給層１４、バッファ層１２の上面上、且つ、電子走行層１３の下方に形成されたｎ型層１５を備える。バッファ層１２、電子走行層１３、電子供給層１４、及び、ｎ型層１５は、夫々順番に、第１、第２、第３及び第４半導体層に相当し、何れも、周知の気相エピタキシャル成長法（例えば、ＭＯＣＶＤ（有機金属化学的気相成長法）、ＭＢＥ（分子線エピタキシ法）等）によって形成されるIII族窒化物半導体である。
【００６３】
本積層基板４と第１実施形態の本積層基板１の相違点は、本積層基板４では、ｎ型層１５が単一層ではなく、ｎ型の不純物となる元素が互いに異なる２層以上のｎ型層１５ｃ，１５ｄで構成されている点であり、基板１１、バッファ層１２、電子走行層１３、及び、電子供給層１４については、第１実施形態の本積層基板１と同じであり、重複する説明は割愛する。
【００６４】
尚、図４の断面構造では、ｎ型層１５は、２層のｎ型層１５ｃ，１５ｄで構成される場合を例示しているが、ｎ型層１５を構成する層数は３以上であっても良い。
【００６５】
更に、図４に例示する断面構造では、ｎ型層１５の上面上には、電子走行層１３が配置されているが、第２実施形態と同様に、ｎ型層１５と電子走行層１３の間に耐圧層１７を設けても良い。尚、耐圧層１７は、第２実施形態の本積層基板２と同じであり、重複する説明は割愛する。
【００６６】
上述の第１及び第２実施形態の本積層基板１，２において、単一層で形成されたｎ型層１５（Ｉｎ組成比Ｘ≠１の場合、一例としてＧａＮの場合）が、ｎ型の不純物としてＳｉを用いて意図的にドープされたドープ層である場合に、Ｓｉは置換されるIII族原子のＧａとは原子半径に差があるため、１×１０１９ｃｍ−３以上の高濃度のドープを行うと膜の３次元成長による表面荒れを引き起こし、上側の配置された電子走行層１３或いは耐圧層１７の結晶性を悪化させる。このため、バッファ層１２とｎ型層１５間のヘテロ接合界面のｎ型層１５側に発生し得る２次元正孔ガス層の正孔密度に応じて、ｎ型層１５を高不純物濃度とすることが困難となる。また、格子不整合による当該ｎ型層１５内での引っ張り応力により膜成長中にウェハが反ってしまう傾向がある。
【００６７】
一方、Ｇｅは、置換されるIII族原子のＧａとは原子半径が近いため、ｎ型の不純物としてＳｉを用いた場合の上記弊害が無く、３×１０２０ｃｍ−３以上の高濃度のドープが可能であり、上記２次元正孔ガス層の正孔密度に応じた広範囲での不純物濃度の設定が可能となる。
【００６８】
そこで、本実施形態では、ｎ型層１５を２層以上のｎ型層１５ｃ，１５ｄに分割して、下層側のｎ型層１５ｃのｎ型の不純物としてＧｅを用い、上層側のｎ型層１５ｄのｎ型の不純物としてＳｉを用いる。この場合、上記２次元正孔ガス層は、バッファ層１２と下層側のｎ型層１５ｃ間のヘテロ接合界面のｎ型層１５ｃ側に発生するので、下層側のｎ型層１５ｃの不純物濃度を、当該２次元正孔ガス層の正孔密度に応じて広範囲に設定することが可能となる。上層側のｎ型層１５ｄ内の電子でも当該２次元正孔ガス層内の正孔を相殺することができ、更に、ｎ型層１５の上側の半導体層において圧縮応力が発生する場合には、上層側のｎ型層１５ｄで生じる引っ張り応力と当該上側の半導体層において生じる圧縮応力が打ち消し合って、膜成長中にウェハが反って割れてしまうのを抑制できる。具体的には、ｎ型層１５の上面上に耐圧層１７が設けられている場合、その耐圧層１７が圧縮応力を発生する上記半導体層に該当する。
【００６９】
以上の結果、バッファ層１２とｎ型層１５間のヘテロ接合界面のｎ型層１５側に発生し得る２次元正孔ガス層の正孔密度に応じた不純物濃度となるようにｎ型の不純物を意図的にドープしてｎ型層１５を形成する場合に、ｎ型層１５を多層構造とし、バッファ層１２と接する下層側のｎ型層１５ｃの不純物を、置換される原子と原子半径の近い不純物（例えば、置換される原子がIII族のＧａの場合には、Ｇｅ）とすることで、当該２次元正孔ガス層が発生する領域近傍の不純物濃度を、正孔密度に応じて高濃度にしても、３次元成長による表面荒れを引き起こすこと、並びに、上側の配置された電子走行層１３或いは耐圧層１７の結晶性を悪化させることが回避できる。更に、ｎ型層１５ｄの上面上に形成される半導体層に圧縮応力が生じる場合に、上層側のｎ型層１５ｄに、引っ張り応力の生じる不純物をドープしたドープ層として、２種類の応力を打ち消し合うことで、当該応力によるウェハの反り及び割れ等を回避できる。更に、第３実施形態において上述したように、不純物濃度を下層側ほど高く設定することも可能であり、縦方向の耐圧の低下を抑制しつつ、本積層基板４の横方向リークを大幅に低減できる。
【００７０】
〈第５実施形態〉
次に、第１乃至第４実施形態で説明した本積層基板１〜４を用いて構成される半導体スイッチング素子（以降、適宜「本スイッチング素子」と称する）の構成例を、図５〜図８の構造断面図に示す。尚、図５〜図８では、第１実施形態の本積層基板１を用いる場合を一例として示すが、使用する本積層基板は、第２乃至第４実施形態で説明した本積層基板２〜４であっても良く、また、本積層基板１〜４を基礎として変形されたものであっても良い。
【００７１】
図５に示す本スイッチング素子５は、図１に示す本積層基板１と、本積層基板１の電子供給層１４の上面上に形成されたソース電極１８及びドレイン電極１９と、ソース電極１８とドレイン電極１９の間の電子供給層１４の上方に、ゲート絶縁膜２０を介して形成されたゲート電極２１を備えて構成される。
【００７２】
図６に示す本スイッチング素子６は、図１に示す本積層基板１と、本積層基板１の電子供給層１４の上面上に形成されたソース電極１８及びドレイン電極１９と、ソース電極１８とドレイン電極１９の間の電子供給層１４の上面上に形成された、電子供給層１４とショットキ接合するゲート電極２２を備えて構成される。
【００７３】
図７に示す本スイッチング素子７は、図１に示す本積層基板１と、本積層基板１の電子供給層１４の上面上に形成されたソース電極１８及びドレイン電極１９と、ソース電極１８とドレイン電極１９の間の電子供給層１４の上方に、ｐ型層２３を介して形成されたゲート電極２４を備えて構成される。
【００７４】
図８に示す本スイッチング素子８は、図１に示す本積層基板１と、本積層基板１の電子供給層１４の上面上に形成されたソース電極１８及びドレイン電極１９と、ソース電極１８とドレイン電極１９の間の電子供給層１４のエッチングにより薄膜化された部分の上に形成された、電子供給層１４とショットキ接合するゲート電極２５を備えて構成される。
【００７５】
本スイッチング素子５〜８のソース電極１８とドレイン電極１９は、電子供給層１４とオーミック接合する周知の単層または多層構造の金属材料で形成されている。当該電極１８，１９の金属材料としては、例えば、Ｔｉ、Ｎｉ、Ａｌ、Ｃｕ、Ａｕ、Ｐｔ、Ｗ、Ｔａ、Ｒｕ、Ｉｒ、Ｐｄ、Ｈｆ等が使用でき、更に、これらの何れか１以上を含む合金または窒化物等も使用できる。更に、多層構造の場合は、Ｔｉ／Ａｌ／ＴｉＮ、Ｔｉ／Ａｕ、Ｔｉ／Ａｌ／Ｎｉ／Ａｕ等が使用できる。
【００７６】
本スイッチング素子５のゲート電極２１は周知の単層または多層構造の金属材料で形成されている。ゲート絶縁膜２０は周知の絶縁材料（例えば、ＳｉＯＸ、ＡｌＯＸ、ＨｆＯＸ、ＬａＯＸ、ＺｒＯＸ、ＹＯＸ、ＳｉＮ、ＡｌＮ等）で形成されている。本スイッチング素子６のゲート電極２２は電子供給層１４とショットキ接合する周知の単層または多層構造の金属材料で形成されている。本スイッチング素子７のゲート電極２４は周知の単層または多層構造の金属材料で形成されている。ｐ型層２３は、ｐ型の不純物（例えば、Ｍｇ等）がドープされたIII族窒化物半導体（例えば、電子供給層１４と同じＡｌ組成比のＡｌＧａＮ等）からなる。本スイッチング素子８のゲート電極２５は電子供給層１４とショットキ接合する周知の単層または多層構造の金属材料で形成されている。各ゲート電極２１，２２，２４，２５の金属材料としては、例えば、Ｔｉ、Ｎｉ、Ａｌ、Ｃｕ、Ａｕ、Ｐｔ、Ｗ、Ｔａ、Ｒｕ、Ｉｒ、Ｐｄ、Ｈｆ等が使用でき、更に、これらの何れか１以上を含む合金または窒化物等も使用できる。更に、多層構造の場合は、Ｗ／ＴｉＮ、Ｗ／ＷＮ、Ｎｉ／Ａｕ、Ｐｄ／Ａｕ等が使用できる。尚、ゲート電極２１はゲート絶縁膜２０上に形成されるため、電子供給層１４とショットキ接合する必要がなく、材料選択に係る制約は少ない。また、ゲート電極２４では、Ｎｉを含む場合が多い。
【００７７】
図７及び図８に図示するように、本スイッチング素子７，８は、ゲート電極２４，２５の電位がソース電極１８と同電位、或いは、ゲート電極２４，２５がフローティング状態の場合に、ゲート電極２４，２５の直下の電子走行層１３と電子供給層１４の界面下方のチャンネルが空乏化して２次元電子ガス層１６が消滅するノーマリーオフ型の素子である。一方、図５及び図６に示す本スイッチング素子５，６は、図９に示す従来のスイッチング素子と同様に、ノーマリオン型の素子である。
【００７８】
尚、図５〜図８に例示する本スイッチング素子５〜８の各素子構造（特に各電極周辺の構造等）は一例であり、本積層基板１〜４は、上記素子構造以外の半導体スイッチング素子にも適用することができる。
【００７９】
〈別実施形態〉
以下に、本発明回路の別実施形態につき説明する。
【００８０】
上記各実施形態では、本積層基板及び本積層基板を用いた本スイッチング素子の好適な実施形態の一例を詳細に説明した。本積層基板及び本スイッチング素子の構成は、上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形実施が可能である。
【００８１】
〈１〉  上記第１〜第４実施形態では、電子走行層１３と電子供給層１４間のヘテロ接合界面に発生する第１の２次元キャリアガス層が２次元電子ガス層１６である場合を想定したが、本発明は、第１の２次元キャリアガス層が２次元電子ガス層１６である場合に限られるものではなく、第１の２次元キャリアガス層が逆の導電型の２次元ホールガス層である場合にも、本積層基板１〜４のｎ型層１５の導電型をｎ型からｐ型に置き換えｐ型層とすることで、本発明を適用できる。但し、ｐ型層の場合には、ｐ型の不純物のドープを意図的に行う必要がある。尚、窒化物半導体にあっては、ホールよりも電子の移動度が大きいため、第１の２次元キャリアガス層を構成するキャリアが電子の場合（２次元電子ガス層）が好ましい。
【００８２】
〈２〉  上記第２実施形態では、耐圧層１７をｎ型層１５の上面上、且つ、電子走行層１３の下方に形成する場合を想定したが、耐圧層１７とｎ型層１５を、夫々、バッファ層１２の上面上、且つ、電子走行層１３の下方の本積層基板２の厚み方向における同じ領域に重ねて形成するようにしても良い。つまり、上記第１実施形態の本積層基板１のｎ型層１５内に炭素濃度が１×１０１８ｃｍ−３以上の領域を含む場合と同等となる。この場合も、上記第１及び第２実施形態の本積層基板１，２と同様に、炭素濃度の高い耐圧層１７を備える場合であっても、ｎ型層１５内の電子が当該２次元正孔ガス層の正孔と相殺し、当該２次元正孔ガス層の正孔密度が低下し、電気伝導度が大幅に低下するため、本積層基板１の横方向リークを大幅に低減できる。
【００８３】
〈３〉  上記第３実施形態では、本積層基板３のｎ型層１５内のｎ型の不純物の不純物濃度を下層側ほど高く、上層に向けて、複数層に分割して段階的に低下する場合を想定したが、当該不純物濃度を、ｎ型層１５全体、或いは、分割された一部の層において、下層側から上層に向けて連続的に低下する不純物濃度分布にしても良い。
【００８４】
〈４〉  上記第４実施形態では、図４に例示する一例では、本積層基板４のｎ型層１５をｎ型層１５ｃ，１５ｄの２層に分割して、下層側のｎ型層１５ｃのｎ型の不純物としてＧｅを用い、上層側のｎ型層１５ｄのｎ型の不純物としてＳｉを用い、更に、下層側のｎ型層１５ｃの不純物濃度を、上層側のｎ型層１５ｄより高く設定した場合を説明したが、ｎ型の不純物となる元素が互いに異なる２層以上のｎ型層１５ｃ，１５ｄの不純物濃度は必ずしも、上記第３実施形態のように、下層側ほど高く、上層に向けて低下する濃度分布に設定しなくても良く、各ｎ型層の濃度分布を同じにしても良い。
【００８５】
〈５〉  更に、上記第４実施形態では、ｎ型の不純物となる元素が互いに異なる２層以上のｎ型層１５ｃ，１５ｄは、何れも、各層のｎ型の不純物が意図的にドープされている場合を想定したが、当該２層以上のｎ型層の最上層は、ｎ型の不純物を意図的にドープしないが、酸素が１×１０１４ｃｍ−３〜１×１０１８ｃｍ−３程度の濃度範囲で含まれるｎ型ノンドープ層であっても良い。
【産業上の利用可能性】
【００８６】
本発明に係る半導体積層基板は、半導体スイッチング素子に利用可能であり、特に、パワーデバイスに適用される半導体スイッチング素子において好適に利用可能である。
【符号の説明】
【００８７】
１〜４：          半導体積層基板
５〜８：          半導体スイッチング素子
１１，１０１：    基板
１２，１０２：    バッファ層（第１半導体層）
１３，１０３：    電子走行層（第２半導体層）
１４，１０４：    電子供給層（第３半導体層）
１５：            ｎ型層（第４半導体層）
１５ａ，１５ｂ：  不純物濃度の異なるｎ型層
１５ｃ，１５ｄ：  不純物元素の異なるｎ型層
１６，１１０：    ２次元電子ガス層（第１の２次元キャリアガス層）
１７，１１１：    耐圧層
１８，１０６：    ソース電極
１９，１０７：    ドレイン電極
２０，１０９：    ゲート絶縁膜
２１，２２，２４，２５，１０８：  ゲート電極
２３：            ｐ型層
１００：          従来の半導体スイッチング素子
１０５：          従来の半導体積層基板
１１２：          ２次元正孔ガス層（第２の２次元キャリアガス層）
１１３：          空乏層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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