(57)【要約】 【課題】  接続端子で基板同士を接合する際に、基板の反りを抑制して接続不良を低減する。【解決手段】  第１基板上の第１導体と、第２基板上の第２導体のいずれか一方に接合用の金属層を形成し、前記第１導体と前記第２導体の間に、前記金属層の融点よりも低い焼結温度を有する金属粒子を配置して、前記第１導体と前記第２導体を重ね合わせ、前記金属層の融点よりも低い第１温度で加熱して前記金属粒子を焼結させて前記第１導体と前記第２導体を仮固定し、前記仮固定の後に、前記金属層の融点以上の第２温度で加熱して前記第１導体と前記第２導体を接合する。【選択図】図２
2015106654.tif 000002
【特許請求の範囲】
【請求項１】
第１基板上の第１導体と、第２基板上の第２導体のいずれか一方に接合用の金属層を形成し、
前記第１導体と前記第２導体の間に、前記金属層の融点よりも低い焼結温度を有する金属粒子を配置して、前記第１導体と前記第２導体を重ね合わせ、
前記金属層の融点よりも低い第１温度で加熱して前記金属粒子を焼結させて前記第１導体と前記第２導体を仮固定し、
前記仮固定の後に、前記金属層の融点以上の第２温度で加熱して前記第１導体と前記第２導体を接合する、
ことを特徴とする接合方法。
【請求項２】
前記仮固定は、前記第１温度での加熱の後に降温することを特徴とする請求項１に記載の接合方法。
【請求項３】
半導体素子の接続端子の先端に接合用の金属層を形成し、
前記接続端子と回路基板上の電極の間に、前記金属層の融点よりも低い焼結温度を有する金属粒子を配置して、前記半導体素子と前記回路基板を重ね合わせ、
前記金属層の融点よりも低い第１温度で加熱して前記金属粒子を焼結させて前記接続端子を前記電極に仮固定し、
前記仮固定の後に、前記金属層の融点以上の第２温度で加熱して、前記接続端子と前記電極を接合する
ことを特徴とする半導体装置の製造方法。
【請求項４】
前記仮固定は、前記第１温度での加熱の後に降温することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記重ね合わせと前記仮固定は、前記回路基板を前記第１温度で加熱しながら前記半導体素子を前記回路基板上に配置することによって同時に行うことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項６】
前記回路基板上に複数の前記半導体素子を前記金属粒子を間に介在させて積層し、
前記第１温度で前記金属粒子を焼結させて、複数の前記半導体素子を積層状態で仮固定し、
前記積層状態で仮固定した後に、前記第２温度での加熱を行って接合することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項７】
第１電極を有する基板と、
第２電極を有し、前記基板に実装される半導体素子と、
前記第１電極と前記第２電極の間に位置する接合部と、
を有し、
前記接合部は、前記第１電極との界面領域に、金属粒子の焼結体を含む中間層を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、接合方法、半導体装置の製造方法、及び半導体装置に関する。
【背景技術】
【０００２】
電子機器には、小型化と低消費電力化が求められる一方で、高速、大容量化が求められている。演算処理速度の向上と消費電力の低減を実現するためには、クロック速度を増加させるよりも、並列で処理するコアの数を増大させるメニーコアプロセッサ構成が有効である。２次元平面上での接続構造（2.5次元実装を含む）で、１チップ内に入れるコアの数を増やすと、チップサイズが増大しチップ内配線長が長くなるため、特性向上との両立が難しい。そこで、従来は平面で接続されていたＬＳＩ（Large Scale Integrated circuit）チップをシリコン貫通電極（ＴＳＶ：Through Si Via）で接続して基板と垂直方向に積層する３次元実装（３Ｄ−ＬＳＩ）が開発されている。
【０００３】
３次元に積層されるＬＳＩチップは、上述のようにＴＳＶと呼ばれる貫通電極で接続されるが、貫通電極のサイズとして１０μｍ以下の径が検討されている。このような小径のＴＳＶを形成するには、アスペクト比の制限があり、チップはより薄くなる傾向がある。他方で、サーバやスーパーコンピュータなどのＨＰＣ（High Performance Computer）に用いられるＬＳＩチップのサイズは、年々大きくなる傾向にある。
【０００４】
図１（Ａ）に示すように、基板１１０上に半導体チップ１２０を搭載する場合、一般に基板１１０上の電極１１２にフラックス（不図示）を塗布し、フリップチップボンダで半導体チップ１２０を仮搭載した後、リフロー炉で加熱して接続する。半導体チップ１２０は、銅（Ｃｕ）ピラー１２２の先端にはんだ１２５が形成された接続端子１２６を有し、はんだ１２５を溶融、凝固させて、接続端子１２６を基板１１０上の電極１１２に接続する。積層を続ける場合は、搭載した半導体チップ１２０の背面の電極（不図示）にフラックスを塗布して、順次半導体チップを搭載する。
【０００５】
先端にはんだ１２５が形成された接続端子１２６を用いてフリップチップ接続を行う場合、半導体チップ１２０を加熱する際に発生する反りを、溶融するはんだ１２５で吸収して接続する。逆にいうと、はんだ１２５が半導体チップ１２０の反りを吸収するマージンとなる。はんだ１２５の量を多くすることでチップ反りのマージンは大きくなるが、溶融したはんだ１２５による隣接端子間のショートが問題となり、接続端子１２６に形成されるはんだ１２５の量には限界がある。また、接合部の微細化によって、形成されるはんだ１２５も微細化されることから、接続端子１２６に形成できるはんだ１２５の厚さは減少する傾向にある。
【０００６】
接続端子１２６の微細化にともなって反りの許容量が減少し、図１(Ｂ)に示すように、半導体チップ１２０の接続端子１２６と基板１１０の電極１１２との間に接続不良が多発する懸念がある。この問題は、チップサイズが大きくなるほど顕在化すると考えられる。
【０００７】
最近では、電子部品の接着用に金属ナノ粒子や金属ナノペーストが開発されている。回路基板電極の表面とチップ電極の表面にそれぞれ低融点金属層を形成した後、低融点金属層上に金属粉末を配置し、低融点金属層が溶融する温度で加熱加圧して、低融点金属層をチップ電極、回路基板電極、及び金属粉末に固液拡散させて接合する方法が提案されている（たとえば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−１９３６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
接続端子で基板同士を接合する際に、基板の反りを抑制し、接続不良を低減することのできる接合方法と、これを利用した半導体装置の製造を提供する。
【課題を解決するための手段】
【００１０】
ひとつの態様では、接合方法を提供する。この接合方法において、
第１基板上の第１導体と、第２基板上の第２導体のいずれか一方に接合用の金属層を形成し、
前記第１導体と前記第２導体の間に、前記金属層の融点よりも低い焼結温度を有する金属粒子を配置して、前記第１導体と前記第２導体を重ね合わせ、
前記金属層の融点よりも低い第１温度で加熱して前記金属粒子を焼結させて前記第１導体と前記第２導体を仮固定し、
前記仮固定の後に、前記金属層の融点以上の第２温度で加熱して前記第１導体と前記第２導体を接合する。
【発明の効果】
【００１１】
接続端子で基板同士を接合する際に基板の反りを抑制し、接続不良を低減することができる。その結果、製品の接続信頼性が向上する。
【図面の簡単な説明】
【００１２】
【図１】従来のチップ実装に生じる問題点を示す図である。
【図２】実施形態の接合方法を示す図である。
【図３】実施形態の半導体装置の製造工程図である。
【図４】実施形態の方法で作製された半導体装置の接合部の構成を示す図である。
【図５】実施形態の効果を示す図である。
【図６】３次元実装された半導体装置の構成例を示す図である。
【発明を実施するための形態】
【００１３】
図２は、実施形態の接合方法を示す図である。図２の例では、基板６０に形成された導体６２と、基板７０に形成された導体７２を、接合用の金属層２５と、金属粒子３０を用いて接合する。
【００１４】
図２（Ａ）に示すように、たとえば、導体６２と導体７２のいずれか一方の側に金属層２５を形成し、他方の側に金属粒子３０を配置し、導体６２と導体７２を位置合わせする。金属層２５は、たとえば接合用のはんだバンプであり、Ｓｎ-Ｃｕ、Ｓｎ-Ａｇ、Ｓｎ-Ａｇ-Ｃｕ、Ｓｎ-Ｃｕ-Ｃｏ、Ｓｎ-Ｃｕ-Ｎｉ-Ｇｅ、Ｓｎ-Ａｇ-Ｃｕ-Ｎｉ-Ｇｅなど、２元合金、３元合金、４元合金、あるいはそれ以上の元素を主成分として含む。金属層２５は、金属粒子３０と合金を形成することのできる任意の材料で形成される。
【００１５】
金属粒子３０は、粉末状の粒子であってもよいし、溶剤中に金属粒子が分散されたペースト状のものであってもよい。金属粒子３０の径が１μ未満の場合は「金属ナノ粒子」と呼ばれる。実施形態では、金属粒子３０の焼結温度が金属層２５の融点よりも低いという条件を満たす限り、金属粒子３０のサイズは問わない。
【００１６】
金属粒子３０として、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）の単体、あるいはこれらの１種類以上を含む混合物を用いることができる。金属粒子３０のサイズがナノオーダーになるとその金属の本来の融点よりも低い温度で焼結可能になる。したがって、接合用の金属層２５の材料との関係で、１μｍ未満の径を有するナノ粒子を用いるのが望ましい場合もある。
【００１７】
一例として、金属層２５に錫-銀（Ｓｎ−Ａｇ）合金２５を用い、金属粒子３０として、銀（Ａｇ）ナノ粒子３０または銀（Ａｇ）ナノペースト３０を用いる。
【００１８】
次に、図２（Ｂ）に示すように、金属層２５の融点よりも低い第１温度で加熱を行い、金属粒子３０の焼結体３１を形成して、導体７２と導体６２を仮固定する。焼結は、金属粒子３０自体の融点よりも低い温度で加熱することで、金属粒子３０同士が表面で接着するとともに、全体的に収縮して粒子間の隙間が小さくなって緻密化する現象である。金属粒子３０としてナノ粒子を用いる場合は、バルク材に比べて融点が低くなることが知られており、比較的低温で焼結させることができる。これは、粒径が小さくなることで単位重量当たりの総表面積が増大して表面エネルギーの寄与が大きくなり、溶解に必要な熱エネルギーが低減するためであると説明されている。焼結温度は金属ナノ粒子の粒径と相関すると考えられ、接合用の金属層２５の融点に応じて、適切なサイズの金属ナノ粒子を用いることができる。
【００１９】
接合用の金属層２５をＳｎ−3.5Ａｇや、Ｓｎ−3.0Ａgで形成した場合、固相線での融点は２２１℃である。この場合、Ａｇナノ粒子（またはＡｇナノペースト）３０をそのサイズに応じて１２０℃〜２００℃で焼結させることができる。Ａｇナノペーストを用いる場合は、焼結の過程で溶剤が揮発し、Ａｇ粒子表面を覆う保護剤（分散剤）が分解されて、粒子同士の表面接合が進行する。
【００２０】
焼結後に降温して焼結体３１を安定化させる。この段階では、接合用の金属層２５は溶融しておらず、導体７２と金属層２５は焼結体３１を介して導体６２上に仮に固定されている。
【００２１】
次に、図２（ｃ）に示すように、金属層２５の融点以上の第２温度でリフロー加熱を行い、導体７２を導体６２に最終的に接合する。リフロー加熱により、金属層２５が溶融して焼結体３１と合金を構成して、リフロー後の冷却により強固な接合が実現する。また、溶融した金属層２５は、焼結体３１の隙間に入り込んで、導体６２とも合金を形成する。このようにして、接合後は導体７２と導体６２の間に、焼結体３１と合金層２７とを含む接合部３３が形成される。
【００２２】
リフロー温度での加熱工程で、従来は基板６０と基板７０の熱膨張係数の相違等に起因して反りが発生していた。導体７２のパターンが微細な場合は、金属層２５のリフローによっても基板７０の反りを吸収することができなかった。これに対し、図２の方法によると、焼結体３１によって導体７２と導体６２が仮固定されているため、リフロー時に基板７０の反りを抑制することができる。焼成による仮固定は、最終的な接合強度は有していないが、応力による反りを抑制できるだけの固定力を有するからである。これによって、接続の信頼性が向上する。
【００２３】
図３は、図２の接合方法を用いた半導体装置の製造工程図である。図３（Ａ）で、回路基板１０上の電極１２に、半導体チップ２０の接続端子２６を位置合わせする。半導体チップ２０は、たとえば１３ｍｍ角、厚さが５０μｍのシリコン（Ｓｉ）ウェハの主面に、銅（Ｃｕ）ピラー２２を有する接続端子２６を有する。Ｃｕピラー２２は、たとえばフォトリソグラフィと電解めっきにより、半導体チップ２０の所定の電極（不図示）上に形成される。Ｃｕピラー２２のサイズは、たとえば、直径３０μｍ、ピッチ５０μｍ、高さ１５μｍである。Ｃｕピラー２２の先端に、Ｓｎ-3.5Ａｇはんだ材料で厚さ１０μｍの金属層２５を形成する。これにより、半導体チップ２０の接続端子２６が形成される。
【００２４】
回路基板１０は、たとえば２０ｍｍ角のチップであり、別のＬＳＩチップ１０であってもよい。回路基板１０上には、半導体チップ２０の接続端子２６と相対する位置に、銅（Ｃｕ）電極１２が形成されている。Ｃｕ電極１２の径は３０μｍ、基板表面からの高さは５μｍである。Ｃｕ電極１２上にＡｇナノペースト３０を供給した後、フリップチップボンダで、上側の半導体チップ２０を回路基板１０に対して位置合わせし、仮搭載する。Ａｇナノペースト３０は、粒子径が数ｎｍ〜数百ｎｍのＡｇナノ粒子を主成分として含み、たとえばインクジェット法やスクリーン印刷で塗布することができる。
【００２５】
次に、図３（Ｂ）で、１５０℃、６０分で第１加熱を行い、Ａｇナノペースト３０を焼結させて仮固定を行う。フリップチップボンダで回路基板１０への半導体チップ２０の仮搭載を行なう場合は、金属層（はんだ）２５の融点より低い加熱温度で加熱しながら半導体チップ２０を搭載してもよい。この場合は、位置合わせ及び仮搭載と、仮固定を一体的に行なうことができる。図３（Ｂ）の段階では、Ａｇナノペースト３０は焼結して焼結体３１を構成するが、半導体チップ２０の接続端子２６の金属層２５に変化はなく、接続端子２６が焼結体３１を介して電極１２に仮に固定されている。
【００２６】
次に、図３（Ｃ）で、コンベア式窒素リフロー炉で第２加熱を行い、リフロー処理を行なう。金属層２５にＳｎ-3．5Ａｇはんだ２５を用いる場合は、２２１℃以上の温度で、ピーク温度２５０℃、６０秒の条件で加熱する。第２加熱のプロファイルにより、金属層２５が溶融、凝固して、半導体チップ２０のＣｕピラー２２と回路基板１０の電極１２の間に、接合部３３が形成される。接合部３３は、リフロー後のはんだ層２７と焼結体３１を含む。これにより、半導体チップ２０は回路基板１０に強固に接合され、半導体装置１Ａが完成する。
【００２７】
図４は、仮固定後にリフロー接合した場合の接合部３３の構成を、１度の加熱処理で接合部を形成したときと比較して示す図である。
【００２８】
図４（Ａ）では、回路基板１０の電極１２上にＡｇナノペーストを配置し、１回のリフロー加熱でＣｕピラー２２先端の金属層（はんだ）２５とＡｇナノペーストを溶融して接合する。接合部１３３とＣｕ電極１２の界面領域Ａの拡大図で示すように、Ａｇ粒子２８はリフロー後のはんだ（Ｓｎ-3.5Ａｇ）の中に均一に分散してＡｇ3Ｓｎの合金層２９を構成する。また、Ｃｕ電極１２と合金層２９の界面には、Ｃｕ-Ｓｎ合金層２１が形成されている。
【００２９】
これに対し、図４（Ｂ）では実施形態の方法にしたがって、第１温度での焼結と、第２温度でのリフローという２回の加熱を行っている。界面領域Ｂの拡大図で示すように、リフロー後のはんだ層２７とＣｕ電極１２の界面に、Ａｇナノ粒子の焼結体３１とＡｇリッチな合金層３２を含む中間層３５が存在する。Ａｇナノ粒子の焼結体３１は、リフロー工程後も焼結形状を維持してＣｕ電極１２との界面に溶着している。リフロー後のはんだ層２７へのＡｇ粒子２８の拡散は微量であり、焼結体３１の近傍にＡｇ濃度が高いＳｎＡｇ合金層３２が形成される。焼結体３１は粒子同士が接着して緻密性が高くなっているが、内部に隙間（ボイド）が存在する。焼結体３１の隙間を通過したＳｎは、Ｃｕ電極１２の銅と反応してＣｕ-Ｓｎ合金層２１を形成する。
【００３０】
このように、実施形態の方法で製造された半導体装置１Ａの接合部３３は、回路基板１０上のＣｕ電極１２とリフロー後のはんだ層２７の間に、金属粒子の焼結体３１とＡｇリッチな合金層３２を含む中間層３５を有する点で、一回のリフローで製造された半導体装置の接合部１３３とは異なる構成を有する。
【００３１】
リフロー溶解した金属層（はんだ）２５と金属粒子３０の焼結体３１が合金化することで、接合部３３が強固になり、応力による破断に対しても耐性を有する。
【００３２】
図５は、実施形態の方法及び構成の効果を示す図である。半導体チップ２０の接続端子２６の先端の金属層２５を形成するはんだ材料と、金属粒子３０の材料を変えて、焼結による仮固定の後にリフローを行った場合と、仮固定を行わないで１回のリフロー加熱を行った場合の導通試験の結果を比較する。
【００３３】
導通試験では、異なるサンプル１〜６を１０個ずつ作製し、導通を得ることができなかったサンプルの割合を導通チェック結果として示している。サンプルの寸法はすべて、図３と関連して述べた半導体チップ２０のサイズ、Ｃｕピラー２２のサイズとピッチ、回路基板１０のサイズとＣｕ電極１２サイズで統一されている。
【００３４】
サンプル１では、Ｃｕピラー２２の先端にSn-3.5Agで金属層２５を形成し、仮固定用の金属ペーストとしてＡｇペーストを用いている。１５０℃で第１加熱を行ってＡｇペーストを焼結させ、その後、ピーク温度２６０℃で第２加熱（リフロー加熱）を行って接合した。サンプル１の導通チェック結果は、１０個のサンプルのすべてで導通をとることができ、不良の発生はゼロである。
【００３５】
サンプル２では、金属層２５のはんだ材料はサンプル１と同じであるが、仮固定用の金属ペーストを塗布せず、仮固定なしでリフロー加熱のみを行っている。サンプル２の導通チェック結果は、１０個中６個の不良が発生している。これは、半田材料のリフローだけではチップ１０の反りを吸収することができず、接触不良が発生したためと考えられる。
【００３６】
サンプル３では、Ｃｕピラー２２の先端にSn-3Ag-0.5Cuで金属層２５を形成し、仮固定用の金属ペーストとしてＡｕペーストを用いている。２００℃で第１加熱を行ってＡｕペーストを焼結させ、その後、ピーク温度２６０℃で第２加熱（リフロー加熱）を行って接合した。サンプル３の導通チェック結果は、１０個のサンプルすべてで導通をとることができ、不良の発生はゼロである。
【００３７】
サンプル４では、金属層２５のはんだ材料はサンプル３と同じであるが、仮固定用の金属ペーストを塗布せず、仮固定のための焼結なしで、リフロー加熱のみを行っている。サンプル４の導通チェック結果は、１０個中５個の不良が発生している。
【００３８】
サンプル５では、Ｃｕピラー２２の先端にSn-0.75Cuで金属層２５を形成し、仮固定用の金属ペーストとしてＣｕペーストを用いている。２００℃で第１加熱を行ってＣｕペーストを焼結させ、その後、ピーク温度２６５℃で第２加熱（リフロー加熱）を行って接合した。サンプル５の導通チェック結果は、１０個のサンプルすべてで導通をとることができ、不良の発生はゼロである。
【００３９】
サンプル６では、金属層２５のはんだ材料はサンプル５と同じであるが、仮固定用の金属ペーストを塗布せず、仮固定のための焼結なしで、リフロー加熱のみを行っている。サンプル６の導通チェック結果は、１０個中６個の不良が発生している。
【００４０】
この試験結果からわかるように、基板同士を表面に形成された導体で接合する場合に、金属粒子を焼結させて基板同士を仮固定した後に、リフロー加熱を行うことによって、基板の反りを抑制して、導体間の接合を確実にすることができる。
【００４１】
図５では、特定のはんだ材料と金属ペーストの試験結果が示されているが、３元合金、４元合金、それ以上の元素を主成分とする合金を金属層２５に用いた場合でも、金属層２５の融点よりも低い温度で焼結する金属粒子あるいは金属ペーストを用いて仮固定した後にリフローすることで、同様の効果が得られる。
【００４２】
図６は、図２及び図３に示す方法を、３次元実装の半導体装置１Ｂに適用した図である。半導体装置１Ｂでは、回路基板５１上に複数のチップ６０、４０ａ〜４０ｄが積層されている。この例では、回路基板５１上にロジックチップ６０を配置し、ロジックチップ６０上にメモリチップ４０ａ〜４０ｄを積層する。ロジックチップ６０とメモリチップ４０ａ〜４０ｂは、シリコン貫通ビア（ＴＳＶ）４７により垂直配線で接続されている。ロジックチップ６０とメモリチップ４０ａ〜４０ｄを合わせて、「チップ４０」と総称する。
【００４３】
３次元実装は、個々の半導体チップが有する機能を変えることなく並列処理を可能にして、処理速度を上げることができる。また、チップ間の配線距離を短くできるので消費電力を低減することができる。チップ占有面積を増やさずに積層することで、実装面積当たりの性能を向上することができる。
【００４４】
３次元実装を行うために、チップ４０iの背面（積層方向に上側の面）に、ＴＳＶ４７と接続する電極４１が形成され、電極４１上に金属粒子（あるいは金属ペースト）３０が配置される。チップ４０i上に配置されるチップ４０i+1の素子面（積層方向に下側の面）に接続端子４６が形成されている。接続端子４６は、ピラー電極４２の先端に接合用の金属層４５を有する。金属粒子３０を、金属層４５の融点よりも低い温度で焼結させることで、接続端子４６を下側のチップ４０iの電極４１に仮固定する。積層を継続する場合は、上側のチップ４０i+1の背面の電極（不図示）に金属粒子３０を配置して、同様の方法で仮固定を行う。
【００４５】
積層されるすべてのチップ４０の仮固定を行った後に、一回のリフローで接合する。焼結温度に加熱しながらフリップチップボンダでチップを積み重ねる場合は、下側のチップ４０iに上側のチップ４０i+1を配置すると同時に仮固定を行うことができる。この方法は、垂直配線に高い位置合わせ精度が求められる３次元実装に有利である。また、積層全体が仮固定された状態で、一括してリフロー接合することができるので、製造工程が複雑化しない。
【００４６】
実施形態の方法と構成は、３次元実装に限らず、平面配線により回路基板上に混載された異種チップを接続する2.5次元実装にも適用可能である。従来の接合方法では、回路基板上に配置される各チップに局所的な反りが生じていたが、実施形態の方法と構成によると、各チップの反りを抑制して、接合を確実にすることができる。この場合も、回路基板上の所定の位置に各チップ４０iを配置して、焼結による仮固定を行い、その後、一括してリフローすることで、工程の簡易さと接合の確実性を実現することができる。リフローに先立って金属粒子あるいは金属ペーストを焼結させて仮固定を行うことで、リフロー工程ではんだが溶融するまでの間に発生するチップの反りが抑制され、接続不良が低減する。特に薄型の積層チップや、端子が微細化した大面積チップを搭載する場合に、リフロー加熱時のそりを抑制して接続不良を低減することができる。
【００４７】
以上の説明に対し、以下の付記を提示する。
（付記１）
第１基板上の第１導体と、第２基板上の第２導体のいずれか一方に接合用の金属層を形成し、
前記第１導体と前記第２導体の間に、前記金属層の融点よりも低い焼結温度を有する金属粒子を配置して、前記第１導体と前記第２導体を重ね合わせ、
前記金属層の融点よりも低い第１温度で加熱して前記金属粒子を焼結させて前記第１導体と前記第２導体を仮固定し、
前記仮固定の後に、前記金属層の融点以上の第２温度で加熱して前記第１導体と前記第２導体を接合する、
ことを特徴とする接合方法。
（付記２）
前記仮固定は、前記第１温度での加熱の後に降温することを特徴とする付記１に記載の接合方法。
（付記３）
前記金属粒子の粒径は１μｍ未満であることを特徴とする付記１に記載の接合方法。
（付記４）
前記金属粒子は、Ｃｕ，Ｎｉ，Ａｇ，Ａｕの単体、またはこれらの二種以上の組合せであることを特徴とする付記１に記載の接合方法。
（付記５）
半導体素子の接続端子の先端に接合用の金属層を形成し、
前記接続端子と回路基板上の電極の間に、前記金属層の融点よりも低い焼結温度を有する金属粒子を配置して、前記半導体素子と前記回路基板を重ね合わせ、
前記金属層の融点よりも低い第１温度で加熱して前記金属粒子を焼結させて前記接続端子を前記電極に仮固定し、
前記仮固定の後に、前記金属層の融点以上の第２温度で加熱して、前記接続端子と前記電極を接合する
ことを特徴とする半導体装置の製造方法。
（付記６）
前記仮固定は、前記第１温度での加熱の後に降温することを特徴とする付記５に記載の半導体装置の製造方法。
（付記７）
前記重ね合わせと前記仮固定は、前記回路基板を前記第１温度で加熱しながら前記半導体素子を前記回路基板上に配置することによって同時に行うことを特徴とする付記５に記載の半導体装置の製造方法。
（付記８）
前記回路基板上に複数の前記半導体素子を前記金属粒子を間に介在させて積層し、
前記第１温度で前記金属粒子を焼結させて、複数の前記半導体素子を積層状態で仮固定し、
前記積層状態で仮固定した後に、前記第２温度での加熱を行って接合することを特徴とする付記５に記載の半導体装置の製造方法。
（付記９）
前記積層状態での仮固定は、一層積層するごとに、上層の半導体素子を下層の半導体素子に仮固定することを特徴とする付記８に記載の半導体装置の製造方法。
（付記１０）
第１電極を有する基板と、
第２電極を有し、前記基板に実装される半導体素子と、
前記第１電極と前記第２電極の間に位置する接合部と、
を有し、
前記接合部は、前記第１電極との界面領域に、金属粒子の焼結体を含む中間層を有することを特徴とする半導体装置。
（付記１１）
前記中間層は、前記焼結体の近傍に前記金属粒子を構成する元素の濃度が前記接合部の他の領域よりも高い合金層を有することを特徴とする付記１０に記載の半導体装置。
（付記１２）
前記基板は、前記半導体素子の下層に配置される別の半導体素子であることを特徴とする付記１１に記載の半導体装置。
（付記１３）
前記基板は、絶縁性の回路基板であることを特徴とする付記１１に記載の半導体装置。
【符号の説明】
【００４８】
１Ａ、１Ｂ  半導体装置
１０、５１  回路基板
１２  基板側電極（Ｃｕ電極）
２０，４０  半導体チップ（半導体素子）
２２  素子側電極（Ｃｕピラー）
２５  接合用金属層
２６  接続端子
３０  金属粒子
３１  金属粒子の焼結体
３２  合金層
３３  接合部
【図１】
2015106654.tif 000003
【図２】
2015106654.tif 000004
【図３】
2015106654.tif 000005
【図４】
2015106654.tif 000006
【図５】
2015106654.tif 000007
【図６】
2015106654.tif 000008