(57)【要約】【課題】サイズを大きくすることなく、高耐圧化することができるワイドバンドギャップ半導体装置を提供する。【解決手段】主面（上部表面Ｐ２）を有し、ワイドバンドギャップ半導体からなる半導体基板（エピタキシャル基板２０）を備え、半導体基板２０は、半導体基板２０に形成されたデバイス領域２０Ｅと、デバイス領域２０Ｅを囲むように形成された周辺領域２０Ｔとを含む。周辺領域２０Ｔにおいて、半導体基板２０は、第１の導電型を有する第１の半導体領域（ドリフト層２１）と、第１の半導体領域（ドリフト層２１）上に形成され、主面Ｐ２を有し、第１の導電型と異なる第２の導電型を有する第２の半導体領域（電界緩和領域２５）とを含む。周辺領域２０Ｔの最外周において、半導体基板２０は、デバイス領域２０Ｅを環状に囲む複数の段差部７１を有しており、第２の半導体領域は、段差部７１に沿うように形成されている。【選択図】図１
2015032665.tif 000002
【特許請求の範囲】
【請求項１】
主面を有し、ワイドバンドギャップ半導体からなる半導体基板と、
前記半導体基板に形成されたデバイス領域と、
前記デバイス領域を囲むように形成された周辺領域とを備え、
前記周辺領域において、前記半導体基板は、第１の導電型を有する第１の半導体領域と、前記第１の半導体領域上に形成され、前記主面を有し、前記第１の導電型と異なる第２の導電型を有する第２の半導体領域とを含み、
前記周辺領域において、前記半導体基板は、前記デバイス領域を環状に囲む段差部を有しており、
前記第２の半導体領域は、前記段差部に沿うように形成されている、ワイドバンドギャップ半導体装置。
【請求項２】
前記段差部は、前記主面に沿った方向に延びる上面と、前記主面に対する傾斜面とを有し、
前記第２の半導体領域の前記上面における厚みは、前記第２の半導体領域の前記傾斜面における厚みよりも厚い、請求項１に記載のワイドバンドギャップ半導体装置。
【請求項３】
前記段差部は複数形成されており、
複数の前記段差部は、前記周辺領域の外周側に向かうほど前記主面と垂直な方向における深さが深くなる、階段状に形成されている、請求項１または請求項２に記載のワイドバンドギャップ半導体装置。
【請求項４】
前記段差部上には誘電体層が形成されており、
前記第２の半導体領域は、前記段差部において、前記第１の半導体領域と前記誘電体層とに挟まれるように形成されている、請求項１〜請求項３のいずれか１項に記載のワイドバンドギャップ半導体装置。
【請求項５】
前記誘電体層を構成する材料は、二酸化珪素、ポリイミド、および窒化珪素からなる群から選択される少なくとも１つである、請求項４に記載のワイドバンドギャップ半導体装置。
【請求項６】
前記周辺領域において、前記段差部よりも内側に位置する前記第２の半導体領域の前記主面には、前記デバイス領域を環状に囲む複数の周辺領域用溝が形成されている、請求項１〜請求項５のいずれか１項に記載のワイドバンドギャップ半導体装置。
【請求項７】
前記周辺領域用溝の底部は、前記第１の半導体領域と前記第２の半導体領域との界面より、前記第２の半導体領域側に位置する、請求項６に記載のワイドバンドギャップ半導体装置。
【請求項８】
前記周辺領域用溝の底部は、前記第１の半導体領域と前記第２の半導体領域との界面より、前記第１の半導体領域側に位置する、請求項６に記載のワイドバンドギャップ半導体装置。
【請求項９】
前記デバイス領域において、前記半導体基板の前記主面には、デバイス用溝が設けられており、
前記周辺領域用溝の延びる方向に対して垂直な方向における前記主面での前記周辺領域用溝の幅は、前記デバイス用溝の延びる方向に対して垂直な方向における前記主面での前記デバイス用溝の幅より小さく、
前記主面と垂直な方向における前記周辺領域用溝の深さは、前記主面と垂直な方向における前記デバイス用溝の深さよりも小さい、請求項６〜請求項８のいずれか１項に記載のワイドバンドギャップ半導体装置。
【請求項１０】
前記デバイス領域において、前記半導体基板は、前記第１の導電型を有する第１の不純物領域と、前記主面において間隔を隔てて対向し、前記第２の導電型を有する１組の第３の半導体領域と、前記１組の第３の半導体領域中にそれぞれ前記第１の導電型を有する第４の半導体領域とを含み、
前記周辺領域用溝の延びる方向に対して垂直な方向における前記主面での前記周辺領域用溝の幅は、前記主面において、前記第１の半導体領域を挟んで対向する前記第３の半導体領域の間隔よりも小さく、
前記主面と垂直な方向における前記周辺領域用溝の深さは、前記第３の半導体領域の底部の前記主面からの深さよりも小さい、請求項６〜請求項８のいずれか１項に記載のワイドバンドギャップ半導体装置。
【請求項１１】
前記周辺領域用溝の側壁は、前記主面に対して傾斜している、請求項６〜請求項１０のいずれか１項に記載のワイドバンドギャップ半導体装置。
【請求項１２】
前記第１の導電型はｎ型であり、前記第２の導電型はｐ型である、請求項１〜請求項１１のいずれか１項に記載のワイドバンドギャップ半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ワイドバンドギャップ半導体装置に関し、特に周辺領域を有するワイドバンドギャップ半導体装置に関する。
【背景技術】
【０００２】
近年、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）などの半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
【０００３】
また、半導体装置を高耐圧化する１つの方法として、複数のガードリングを素子領域を囲うように同心円状に設け、外側のガードリング領域ほど不純物濃度が低くなるように形成することが知られている。
【０００４】
特開２０１１−４４６８８号公報には、活性領域から間隔を開けてｐ型のガードリングが複数形成された周辺領域（終端領域）を有する半導体装置が記載されている。各ガードリングは、エピタキシャル層の表層部に形成されたフローティングガードリングであり、ゲート絶縁膜および層間絶縁膜により覆われている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−４４６８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特開２０１１−４４６８８号公報に記載のガードリング構造を用いて、半導体装置のさらなる高耐圧化を実現するためには、ガードリングが形成される周辺領域（終端領域）を広く設ける必要がある。このとき、半導体素子領域（デバイス領域）の広さを維持するためには、半導体装置自体のサイズを大きくする必要がある。しかし、このような半導体装置の大型化は、半導体装置の製造コストの増大につながる。
【０００７】
本発明は、上記のような課題を解決するためになされたものである。本発明の主たる目的は、サイズを大きくすることなく、高耐圧化することができるワイドバンドギャップ半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明に係るワイドバンドギャップ半導体装置は、主面を有し、ワイドバンドギャップ半導体からなる半導体基板と、半導体基板に形成されたデバイス領域と、デバイス領域を囲むように形成された周辺領域とを備え、周辺領域において、半導体基板は、第１の導電型を有する第１の半導体領域と、第１の半導体領域上に形成され、主面を有し、第１の導電型と異なる導電型を有する第２の半導体領域とを含み、周辺領域の最外周において、半導体基板は、デバイス領域を環状に囲む複数の段差部を有しており、第２の半導体領域は、段差部に沿うように形成されている。
【発明の効果】
【０００９】
本発明によれば、サイズを大きくすることなく、高耐圧化することができるワイドバンドギャップ半導体装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１に係るワイドバンドギャップ半導体装置の断面図である。
【図２】実施の形態１に係るワイドバンドギャップ半導体装置の製造方法を説明するための断面図である。
【図３】実施の形態１に係るワイドバンドギャップ半導体装置の製造方法を説明するための断面図である。
【図４】実施の形態１に係るワイドバンドギャップ半導体装置の製造方法を説明するための断面図である。
【図５】実施の形態１に係るワイドバンドギャップ半導体装置の製造方法を説明するための断面図である。
【図６】実施の形態１に係るワイドバンドギャップ半導体装置の製造方法を説明するための断面図である。
【図７】実施の形態１に係るワイドバンドギャップ半導体装置の製造方法を説明するための断面図である。
【図８】参考例１に係るワイドバンドギャップ半導体装置の断面図である。
【図９】参考例１に係るワイドバンドギャップ半導体装置の製造方法を説明するための断面図である。
【図１０】参考例１に係るワイドバンドギャップ半導体装置の製造方法を説明するための断面図である。
【図１１】参考例１に係るワイドバンドギャップ半導体装置の製造方法を説明するための断面図である。
【図１２】参考例１に係るワイドバンドギャップ半導体装置の製造方法を説明するための断面図である。
【図１３】参考例１に係るワイドバンドギャップ半導体装置の製造方法を説明するための断面図である。
【図１４】参考例１に係るワイドバンドギャップ半導体装置の製造方法を説明するための断面図である。
【図１５】参考例２に係るワイドバンドギャップ半導体装置の断面図である。
【図１６】実施の形態１に係るワイドバンドギャップ半導体装置の変形例の断面図である。
【図１７】参考例１に係るワイドバンドギャップ半導体装置の変形例の断面図である。
【発明を実施するための形態】
【００１１】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また、負の指数については、結晶学上、”−”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。また角度の記載には、全方位角を３６０度とする系を用いている。
【００１２】
[本願発明の実施形態の説明]
はじめに、本発明の実施の形態の概要について説明する。
【００１３】
（１）本実施の形態に係るワイドバンドギャップ半導体装置は、主面（上部表面Ｐ２）を有し、ワイドバンドギャップ半導体からなる半導体基板（エピタキシャル基板２０）を備え、半導体基板２０は、半導体基板２０に形成されたデバイス領域２０Ｅと、デバイス領域２０Ｅを囲むように形成された周辺領域２０Ｔとを含む。周辺領域２０Ｔにおいて、半導体基板２０は、第１の導電型を有する第１の半導体領域（ドリフト層２１）と、第１の半導体領域（ドリフト層２１）上に形成され、主面Ｐ２を有し、第１の導電型と異なる第２の導電型を有する第２の半導体領域（電界緩和領域２５）とを含む。周辺領域２０Ｔの最外周において、半導体基板２０は、デバイス領域２０Ｅを環状に囲む段差部７１を有しており、第２の半導体領域は、段差部７１に沿うように形成されている。
【００１４】
このようにすれば、周辺領域２０Ｔにはデバイス領域２０Ｅを環状に囲む複数の段差部７１が形成されているため、デバイス領域２０Ｅからワイドバンドギャップ半導体装置の外周端部に至る方向において、主面（上部表面Ｐ２）の沿面距離を長くすることができる。つまり、周辺領域２０Ｔの空間距離（デバイス領域２０Ｅからワイドバンドギャップ半導体装置の外周端部までの最短直線距離）を長くすることなく、周辺領域２０Ｔにおける主面Ｐ２の沿面距離を長くすることができる。また、ワイドバンドギャップ半導体装置に高電圧を印加したときには、周辺領域２０Ｔにおいて、第１の半導体領域と第２の半導体領域との界面には空乏層が形成される。この結果、本実施の形態に係るワイドバンドギャップ半導体装置は、サイズを大きくすることなく、高耐圧化を実現することができる。
【００１５】
（２）本実施の形態に係るワイドバンドギャップ半導体装置において、段差部７１は、主面（上部表面Ｐ２）に沿った方向に延びる上面（テラス面７１ａ）と、主面（上部表面Ｐ２）に対しする傾斜面（ステップ面７１ｃ）とを有し、第２の半導体領域の傾斜面７１ｃにおける厚みＴ１（図１参照）は、第２の半導体領域（電界緩和領域２５）の傾斜面７１ｃにおける厚みＴ２（図１参照）よりも厚くてもよい。
【００１６】
このようにすれば、第１の半導体領域（ドリフト層２１）と第２の半導体領域（電界緩和領域２５）との界面において、空乏層を主面（上部表面Ｐ２）と垂直な方向に拡げやすくすることができる。そのため、第１の半導体領域２１と、第１の半導体領域２１上に複数の段差部７１に沿うように形成された第２の半導体領域２５との界面に形成される空乏層が、主面（上部表面Ｐ２）と平行な方向においても互いにつながることができ、周辺領域２０Ｔにおいて主面（上部表面Ｐ２）に平行な方向および垂直な方向のいずれの方向においても空乏層を広く形成することができる。その結果、ワイドバンドギャップ半導体装置の耐圧をより効果的に向上することができる。
【００１７】
（３）本実施の形態に係るワイドバンドギャップ半導体装置において、段差部（７１）は複数形成されており、複数の段差部（７１）は、周辺領域（２０Ｔ）の外周側に向かうほど主面（上部表面Ｐ２）と垂直な方向における深さが深くなる、階段状に形成されていてもよい。このようにしても、周辺領域２０Ｔの空間距離（デバイス領域２０Ｅからワイドバンドギャップ半導体装置の外周端部までの最短直線距離）を長くすることなく、周辺領域２０Ｔにおける主面Ｐ２の沿面距離を長くすることができる。また、ワイドバンドギャップ半導体装置に高電圧を印加したときには、周辺領域２０Ｔにおいて、第１の半導体領域と第２の半導体領域との界面には空乏層が形成される。この結果、本実施の形態に係るワイドバンドギャップ半導体装置は、サイズを大きくすることなく、高耐圧化を実現することができる。
【００１８】
（４）本実施の形態に係るワイドバンドギャップ半導体装置において、段差部７１上には誘電体層６１が形成されており、第２の半導体領域（電界緩和領域２５）は、段差部７１において、第１の半導体領域（ドリフト層２１）と誘電体層６１とに挟まれるように形成されていてもよい。
【００１９】
このようにすれば、誘電体層６１は、第２の半導体領域（電界緩和領域２５）を保護することができるとともに、周辺領域２０Ｔにおいて半導体基板２０内および半導体基板２０と誘電体層６１との界面における電界集中をより効果的に緩和することができる。また、上述のように、段差部７１が階段状に複数形成されている場合、つまり、複数の段差部７１が外周側に行くにしたがい下部表面Ｐ１に近づくように形成されている場合には、第２の半導体領域２５においてワイドバンドギャップ半導体装置の外周側に位置する端部（第２の半導体領域２５の最外周端）は、第２の半導体領域２５における他の部分よりも主面（上部表面Ｐ２）の反対側に位置する下部表面Ｐ１に最も近い位置に形成されている。このとき、段差部７１を埋め込むように誘電体層６１が形成されることにより、第２の半導体領域２５においてデバイス領域２０Ｅ側に位置する端部（第２の半導体領域２５の最内周端）上から第２の半導体領域２５の最外周端上にかけて、誘電体層６１は厚く形成される。そのため、本実施の形態に係るワイドバンドギャップ半導体装置は、ガードリング構造を有する一般的な半導体装置において高電圧印加時に電界集中の起こりやすい周辺領域２０Ｔの外周側において電界集中を緩和することができる。また、周辺領域２０Ｔの外周側に向かうほど誘電体層６１は厚く形成されているため、周辺領域２０Ｔの外周側における誘電体層６１の表面上の電位を下げることができる。その結果、本実施の形態に係るワイドバンドギャップ半導体装置は、誘電体層６１上での放電発生リスクを低減することができる。
【００２０】
（５）本実施の形態に係るワイドバンドギャップ半導体装置において、誘電体層６１を構成する材料は、二酸化珪素、ポリイミド、および窒化珪素からなる群から選択される少なくとも１つを含んでもよい。このようにしても、第１の半導体領域（ドリフト層２１）と第２の半導体領域（電界緩和領域２５）との界面から空乏層は拡がりやすくなるため、半導体基板２０内および半導体基板２０と誘電体層６１との界面において電界集中を緩和することができ、ワイドバンドギャップ半導体装置の耐圧を向上することができる。
【００２１】
（６）本実施の形態に係るワイドバンドギャップ半導体装置の周辺領域２０Ｔにおいて、段差部（７１）よりも内側に位置する第２の半導体領域（２５）の主面（上部表面Ｐ２）には、デバイス領域（２０Ｅ）を環状に囲む複数の周辺領域用溝（７０）が形成されていてもよい。
【００２２】
このようにすれば、周辺領域用溝７０が複数形成されているため、デバイス領域２０Ｅからワイドバンドギャップ半導体装置の外周端部に至る方向において、周辺領域２０Ｔの空間距離（デバイス領域２０Ｅからワイドバンドギャップ半導体装置の外周端部までの最短直線距離）を長くすることなく、主面（上部表面Ｐ２）の沿面距離をさらに長くすることができる。この結果、本実施の形態に係るワイドバンドギャップ半導体装置は、サイズを大きくすることなく高耐圧化することができる。
【００２３】
（７）本実施の形態に係るワイドバンドギャップ半導体装置において、周辺領域用溝７０は、第２の半導体領域（電界緩和領域２５）内に形成されていてもよい。つまり、第２の半導体領域（電界緩和領域２５）は周辺領域用溝７０によって分断されることなく設けられている。そのため、第１の半導体領域（ドリフト層２１）と第２の半導体領域２５との界面が延びる方向、つまり主面Ｐ２と平行な方向において空乏層が拡がりやすい。その結果、デバイス領域２０Ｅ近傍および周辺領域２０Ｔにおける電界集中を効果的に緩和することができ、ワイドバンドギャップ半導体装置の耐圧を向上することができる。また、第２の半導体領域２５は、周辺領域用溝７０によって分断されることなく設けられているため、たとえば第２の半導体領域２５をデバイス領域２０Ｅ側においてソース領域２３と接続させることにより、第２の半導体領域２５全体（図８中ＪＴＥ領域２６およびガードリング領域２７）をソース接地することができる。この結果、たとえばソースドレイン間に電圧が印加されて第１の半導体領域２１と第２の半導体領域２５との界面が空乏化した後、該電圧の印加を中断したときにも、第２の半導体領域２５の伝導イオン（キャリア）をすばやく回復させることができる。そのため、第２の半導体領域２５の伝導イオンが確実に回復している状態で、ワイドバンドギャップ半導体装置をＯＮ動作させることができ、ＯＮ動作時の特性変動を抑制することができる。
【００２４】
（８）本実施の形態に係るワイドバンドギャップ半導体装置において、周辺領域用溝７０の側壁は、第２の半導体領域（電界緩和領域２５）から第１の半導体領域（ドリフト層２１）にまで延びていてもよい。
【００２５】
このようにしても、周辺領域用溝７０が複数形成されているため、デバイス領域２０Ｅからワイドバンドギャップ半導体装置の外周端部に至る方向において、周辺領域２０Ｔの空間距離（デバイス領域２０Ｅからワイドバンドギャップ半導体装置の外周端部までの最短直線距離）を長くすることなく、主面（上部表面Ｐ２）の沿面距離を長くすることができる。この結果、本実施の形態に係るワイドバンドギャップ半導体装置は、サイズを大きくすることなく高耐圧化することができる。
【００２６】
（９）本実施の形態に係るワイドバンドギャップ半導体装置のデバイス領域において、半導体基板（２０）の主面（上部表面Ｐ２）にはデバイス用溝ＴＲが設けられており、周辺領域用溝７０の延びる方向に対して垂直な方向における周辺領域用溝７０の幅は、デバイス用溝ＴＲの延びる方向に対して垂直な方向における主面（Ｐ２）でのデバイス用溝ＴＲの幅より小さく、主面（上部表面Ｐ２）と垂直な方向における周辺領域用溝７０の深さは、主面（上部表面Ｐ２）と垂直な方向におけるデバイス用溝ＴＲの深さよりも小さくてもよい。
【００２７】
つまり、デバイス領域２０Ｅにデバイス用溝ＴＲが形成されているトレンチ型ワイドバンドギャップ半導体装置においては、周辺領域用溝７０の延びる方向に対して垂直な方向における周辺領域用溝７０の幅は、デバイス用溝ＴＲの延びる方向におけるデバイス用溝ＴＲの幅より小さくしてもよい。また、主面（上部表面Ｐ２）と垂直な方向における周辺領域用溝７０の深さは、主面と垂直な方向におけるデバイス用溝ＴＲの深さよりも小さくてもよい。このようにすれば、周辺領域用溝７０の幅が十分に狭いため、周辺領域用溝７０を挟んで対向する第２の半導体領域（電界緩和領域２５）から第１の半導体領域（ドリフト層２１）側に拡がる空乏層同士の周辺領域用溝７０が延びる方向に対して垂直な方向における間隔を狭めることができ、あるいは空乏層同士を周辺領域用溝７０を跨いで連なるように拡げることができる。この結果、デバイス領域２０Ｅ近傍および周辺領域２０Ｔにおける電界集中を緩和することができ、ワイドバンドギャップ半導体装置の耐圧を向上することができる。
【００２８】
（１０）本実施の形態に係るワイドバンドギャップ半導体装置のデバイス領域において、半導体基板は、主面（上部表面Ｐ２）を有する第１の半導体領域（ドリフト層２１）と、主面Ｐ２において間隔を隔てて対向し、第２の導電型を有する１組の第３の半導体領域（ボディ領域２２）と、１組の第３の半導体領域（ボディ領域２２）中にそれぞれ第１の導電型を有する第４の半導体領域とを含み、周辺領域用溝７０の延びる方向に対して垂直な方向における主面（Ｐ２）での周辺領域用溝７０の幅は、主面（Ｐ２）において、第１の半導体領域を挟んで対向する第３の半導体領域（ｐボディ領域２２）の間隔よりも小さく、主面と垂直な方向における周辺領域用溝７０の深さは、第３の半導体領域（ｐボディ領域２２）の底部の主面からの深さよりも小さくてもよい。
【００２９】
つまり、プレナー型ワイドバンドギャップ半導体装置においては、周辺領域用溝７０の延びる方向に対して垂直な方向における周辺領域用溝７０の幅は、第１の半導体領域を挟んで対向する１組の第３の半導体領域（ｐボディ領域２２）の間隔よりも小さくしてもよい。また、主面（上部表面Ｐ２）と垂直な方向における周辺領域用溝７０の深さは、第３の半導体領域２２の底部の主面からの深さよりも小さくしてもよい。このようにすれば、周辺領域用溝７０の幅が十分に狭いため、周辺領域用溝７０を挟んで対向する第２の半導体領域（電界緩和領域２５）から第１の半導体領域（ドリフト層２１）側に拡がる空乏層同士の周辺領域用溝７０が延びる方向に対して垂直な方向における間隔を狭めることができ、あるいは空乏層同士を周辺領域用溝７０を跨いで連なるように拡がりやすくすることができる。この結果、デバイス領域２０Ｅ近傍および周辺領域２０Ｔにおける電界集中を緩和することができ、ワイドバンドギャップ半導体装置の耐圧を向上することができる。
【００３０】
（１１）本実施の形態に係るワイドバンドギャップ半導体装置において、周辺領域用溝７０の側壁は、主面（上部表面Ｐ２）に対して傾斜していてもよい。この場合、第２の半導体領域（電界緩和領域２５）は、主面Ｐ２側よりも第１の半導体領域（ドリフト層２１）との界面側において、厚肉部２７ａ同士の間隔を狭めることができる。これにより、特に第２の半導体領域（電界緩和領域２５）が周辺領域用溝７０によって複数に分断されている場合において、各厚肉部２７ａと第１の半導体領域２１との界面から延びる空乏層同士が、周辺領域用溝７０を跨いで連なるように拡がりやすくすることができる。また、主面Ｐ２に対して傾斜している側壁を有する周辺領域用溝７０は、たとえばドライエッチングすることにより主面Ｐ２に対して垂直な側壁を有する溝を形成した後、ドライエッチングにより生じた加工ダメージ層をウエットエッチング等により除去することによって、形成することができる。これにより、第２の半導体領域２５に加工ダメージ層が形成されることによって空乏層の拡がり方等に変動が生じることを抑制することができる。
【００３１】
（１２）本実施の形態に係るワイドバンドギャップ半導体装置において、第１の導電型はｎ型であり、第２の導電型はｐ型であってもよい。このようにしても、第１の導電型を有する第１の半導体領域（ドリフト層２１）と第２の導電型を有する第２の半導体領域（電界緩和領域２５）との界面にはｐｎ接合面が形成されている。そのため、周辺領域２０Ｔにおいて空乏層を形成することができ、ワイドバンドギャップ半導体装置の耐圧を向上することができる。
【００３２】
なお、本実施の形態に係るワイドバンドギャップ半導体装置において、半導体基板は、単結晶基板などのベース基板上にエピタキシャル層が形成されたエピタキシャル基板であってもよいし、エピタキシャル基板からベース基板が除去されたエピタキシャル層であってもよい。
【００３３】
[本願発明の実施形態の詳細]
次に、本発明の実施の形態についてより詳細に説明する。
【００３４】
（実施の形態１）
次に、図１を参照して、実施の形態１に係るワイドバンドギャップ半導体装置について説明する。実施の形態１に係るワイドバンドギャップ半導体装置の一例としてのＭＯＳＦＥＴ１０１はトレンチゲート型トランジスタである。ＭＯＳＦＥＴ１０１は、エピタキシャル基板２０（半導体基板）と、ゲート酸化膜３１（ゲート絶縁膜）と、ゲート電極３２と、ドレイン電極層４０（第１の電極層）と、ソース電極層５０（第２の電極層）と、層間絶縁膜６０とを有する。
【００３５】
ＭＯＳＦＥＴ１０１は、ドレイン電極層４０およびソース電極層５０の間でスイッチングを行う電力用半導体装置である。具体的には、ＭＯＳＦＥＴ１０１はドレイン電極層４０およびソース電極層５０の間に電圧を６００Ｖ以上印加可能に構成されていることが好ましく、１２００Ｖ以上印加可能に構成されていることがより好ましく、３３００Ｖ以上印加可能に構成されていることがさらに好ましい。
【００３６】
エピタキシャル基板２０はワイドバンドギャップ半導体から作られている。ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウムまたはダイヤモンドから作られていることが好ましい。実施の形態１においては、エピタキシャル基板２０を構成するワイドバンドギャップ半導体材料は炭化珪素であり、結晶構造は六方晶を有している。エピタキシャル基板２０は、上部表面Ｐ２と、下部表面Ｐ１と、下部表面Ｐ１および上部表面Ｐ２をつなぐ基板側面ＰＳとを有する。エピタキシャル基板２０は、デバイス領域２０Ｅと、平面視したときにデバイス領域２０Ｅの外側に位置する周辺領域２０Ｔとを有する。
【００３７】
エピタキシャル基板２０は、デバイス領域２０Ｅにおいて、単結晶基板２９と、ｎ型を有するドリフト層２１と、ｐ型を有するボディ領域２２と、ｎ型を有するソース領域２３と、ｐ型を有するコンタクト領域２４とを含む。単結晶基板２９の一方面は下部表面Ｐ１を構成している。単結晶基板２９の下部表面Ｐ１と反対の面上にはドリフト層２１が設けられている。ボディ領域２２はドリフト層２１に接している。ボディ領域２２はドリフト層２１によって下部表面Ｐ１から隔てられている。ボディ領域２２の不純Ａ物濃度は、５×１０１７／ｃｍ３程度以上３×１０１８／ｃｍ３程度以下が好ましく、たとえば１×１０１８／ｃｍ３程度である。ソース領域２３はボディ領域２２に接している。ソース領域２３は上部表面Ｐ２を部分的に構成している。コンタクト領域２４はボディ領域２２に接している。コンタクト領域２４は上部表面Ｐ２を部分的に構成している。コンタクト領域２４はボディ領域２２の不純物濃度よりも高い不純物濃度を有する。
【００３８】
ソース電極層５０はエピタキシャル基板２０の上部表面Ｐ２上においてデバイス領域２０Ｅ上に設けられている。ソース電極層５０はオーミック部５１および配線部５２を有する。オーミック部５１は、エピタキシャル基板２０の上部表面Ｐ２にオーミックに接続されている。具体的にはオーミック部５１はソース領域２３およびコンタクト領域２４にオーミックに接続されている。
【００３９】
デバイス領域２０Ｅにおいて、エピタキシャル基板２０の上部表面Ｐ２にはトレンチＴＲが設けられている。トレンチＴＲは側壁面ＳＷおよび底面ＢＴを有する。側壁面ＳＷはソース領域２３およびボディ領域２２を貫通してドリフト層２１に至っている。これによりボディ領域２２は上部表面Ｐ２のうち側壁面ＳＷの部分を構成している。側壁面ＳＷはボディ領域２２上において、ＭＯＳＦＥＴ１０１のチャネル面を含む。トレンチＴＲの側壁面ＳＷは、面方位｛０−３３−８｝を有し、好ましくは面方位（０−３３−８）を有する所定の面を含んでいてもよい。
【００４０】
ゲート酸化膜３１は、トレンチＴＲの側壁面ＳＷおよび底面ＢＴを覆っている。つまり、ゲート酸化膜３１は側壁面ＳＷ上においてボディ領域２２を被覆している。ゲート電極３２はゲート酸化膜３１上に設けられている。
【００４１】
エピタキシャル基板２０は、周辺領域２０Ｔにおいて、単結晶基板２９と、ｎ型を有するドリフト層２１と、電界緩和領域２５と、フィールドストップ領域２８とを含む。電界緩和領域２５は、ＪＴＥ（Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｅｘｔｅｎｓｉｏｎ）領域２６と、ガードリング領域２７とを有している。エピタキシャル基板２０は、周辺領域２０Ｔにおいて、複数の段差部７１を有している。複数の段差部７１は、上部表面Ｐ２に対して傾斜しているステップ面７１ｃと、該ステップ面７１ｃと交差する底面７０ａとを有している。段差部７１のステップ面７１ｃと、トレンチＴＲの側壁面ＳＷとは、平行に設けられていてもよい。段差部７１は、デバイス領域２０Ｅの外周を環状に囲むように形成されており、好ましくはデバイス領域２０Ｅの外周に沿う方向に延びている。電界緩和領域２５およびフィールドストップ領域２８は、上部表面Ｐ２を含み、複数の段差部７１に沿うように形成されている。なお、本実施の形態において、段差部７１は階段状に複数形成されているが、これに限られるものではない。段差部７１は、１段以上構成されていれば、周辺領域２０Ｔにおいて上部表面ＰＳ２の沿面距離を長くすることができる。
【００４２】
ＪＴＥ領域２６は、ｐ型を有し、ボディ領域２２と接続されている。ＪＴＥ領域２６の不純物濃度は、１×１０１６ｃｍ−３以上１×１０１９ｃｍ−３以下程度であり、好ましくは１×１０１７ｃｍ−３以上１×１０１８ｃｍ−３以下程度である。ＪＴＥ領域２６の少なくとも一部は、ゲート酸化膜３１により覆われていてもよい。このとき、ＪＴＥ領域２６は、デバイス領域２０Ｅにおけるボディ領域２２の外側に位置するように形成されており、上部表面Ｐ２を含んでいる。
【００４３】
ガードリング領域２７は、ｐ型を有し、ＪＴＥ領域２６と接続されている。つまり、ガードリング領域２７は、ＪＴＥ領域２６を介してボディ領域２２と接続されている。ガードリング領域２７は、上述のように、ドリフト層２１に形成されている複数の段差部７１に沿って、かつ上部表面Ｐ２を含むように形成されている。つまり、ガードリング領域２７は、周辺領域２０Ｔにおいて、ＪＴＥ領域２６と接続されてかつ上部表面Ｐ２を含む位置から、フィールドストップ領域２８と接して誘電体層６１の表面から最も離れた位置（下部表面Ｐ１に最も近い位置）まで、上部表面Ｐ２を含むように形成されている。本実施の形態において、ガードリング領域２７の不純物濃度は、ＪＴＥ領域２６の不純物濃度と等しく、１×１０１６ｃｍ−３以上１×１０１９ｃｍ−３以下程度であり、好ましくは１×１０１７ｃｍ−３以上１×１０１８ｃｍ−３以下程度である。
【００４４】
段差部７１のテラス面７１ａ上に形成されているガードリング領域２７の厚みＴ１は、段差部７１のステップ面７１ｃ上に形成されているガードリング領域２７の厚みＴ２よりも厚く形成されている。
【００４５】
段差部７１のステップ面７１ｃは、上部表面Ｐ２に対して任意の角度を有する傾斜面であってもよく、上部表面Ｐ２に対して垂直に形成されていてもよい。好ましくは、ステップ面７１ｃは、熱エッチング等により自己形成される面である。この場合、後述するように、トレンチＴＲと同様の方法により段差部７１を形成することができ、これにより加工によるダメージ層がステップ面７１ｃに生じることを抑制することができる。
【００４６】
フィールドストップ領域２８は、ｎ型を有し、ドリフト層２１の不純物濃度よりも高い不純物濃度を有する。フィールドストップ領域２８はエピタキシャル基板２０の上部表面Ｐ２上においてガードリング領域２７を囲むようにＭＯＳＦＥＴ１０１の外周側に形成されている。つまり、フィールドストップ領域２８は、周辺領域２０Ｔにおいて、誘電体層６１の表面から最も離れた位置に、上部表面Ｐ２を含むように形成されている。
【００４７】
ドレイン電極層４０はエピタキシャル基板２０の下部表面Ｐ１上に設けられている。ドレイン電極層４０はエピタキシャル基板２０の下部表面Ｐ１にオーミックに接続されている。
【００４８】
層間絶縁膜６０はエピタキシャル基板２０の上部表面Ｐ２上に設けられており、ゲート電極３２を覆っている。ゲート酸化膜３１および層間絶縁膜６０は、上部表面Ｐ２上においてソース領域２３およびコンタクト領域２４の各々を露出する開口部を有する。この開口部においてソース電極層５０のオーミック部５１はソース領域２３およびコンタクト領域２４の各々にオーミックに接触している。
【００４９】
誘電体層６１は、周辺領域２０Ｔにおいて、上部表面Ｐ２上に形成されて段差部７１を埋め込むように形成されている。つまり、周辺領域２０Ｔは、誘電体層６１によって平坦化されている。異なる観点から言えば、誘電体層６１は、周辺領域２０Ｔにおいて、デバイス領域２０Ｅ側よりも外周側において厚く形成されている。誘電体層６１は、層間絶縁膜６０と一体として形成されていてもよいし、別体として形成されていてもよい。誘電体層６１を構成する材料は、たとえば二酸化珪素、（ＳｉＯ２）、ポリイミド、窒化珪素（ＳｉＮ）、および酸化ハフニウム（ＨｆＯ２）からなる群から選択される少なくとも１つを含んでいればよい。本実施の形態においては、誘電体層６１は層間絶縁膜６０と一体として形成されており、二酸化珪素により構成されている。
【００５０】
次に、図１〜図７を参照して、実施の形態１に係るワイドバンドギャップ半導体装置の製造方法について説明する。
【００５１】
まず、下部表面Ｐ１を有する単結晶基板２９を準備する。次に、下部表面Ｐ１と反対の面上におけるエピタキシャル成長によって、ドリフト層２１が形成される。このエピタキシャル成長はＣＶＤ（Chemical  Vapor  Deposition）法により行われ得る。この際、キャリアガスとして水素ガスを用い得る。原料ガスとしては、たとえば、シラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い得る。この際、不純物として、たとえば窒素（Ｎ）やリン（Ｐ）を導入することが好ましい。
【００５２】
次に、ドリフト層２１上に、ボディ領域２２、ソース領域２３、コンタクト領域２４、電界緩和領域２５を形成する。これらの形成はイオン注入によって行い得る。次に、イオン注入によって導入された不純物を活性化するための活性化アニール処理が行われる。たとえばアルゴン（Ａｒ）ガスの雰囲気中での１７００℃程度の温度での３０分間の加熱が行われる。
【００５３】
次に、電界緩和領域２５上に開口部を有するマスク層９０をたとえばフォトリソグラフィ法を用いて形成する。マスク層９０には、たとえば二酸化珪素やシリコン酸化膜などを用いることができる。
【００５４】
次に、マスク層９０を用いたエッチングによってエピタキシャル基板２０にトレンチＴＲが形成される。このエッチングとしては熱エッチングが好ましい。熱エッチングは、たとえば、少なくとも１種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中での加熱によって行い得る。少なくとも１種類以上のハロゲン原子は、塩素（Ｃｌ）原子およびフッ素（Ｆ）原子の少なくともいずれかを含む。この雰囲気は、たとえば、Ｃｌ2、ＢＣｌ3、ＳＦ6、またはＣＦ4である。たとえば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を、たとえば７００℃程度以上１０００℃程度以下として、熱エッチングが行われる。なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素（Ｎ2）ガス、アルゴンガス、ヘリウムガスなどを用いることができる。これにより、エピタキシャル基板２０において、上部表面Ｐ２に対して傾斜した側壁面ＳＷを有するトレンチＴＲが形成される。このようにして形成されたトレンチＴＲの側壁面ＳＷは、面方位｛０−３３−８｝を有する所定の面を含んでいる。トレンチＴＲの形成後、マスク層９０はエッチングなど任意の方法により除去される。このようにして、図２に示す構造を得る。
【００５５】
次に、複数の段差部７１を形成する。具体的には、まず、電界緩和領域２５上に開口部を有するマスク層８１をたとえばフォトリソグラフィ法を用いて形成する。マスク層８１には、たとえば二酸化珪素やシリコン酸化膜などを用いることができる。
【００５６】
次に、マスク層８１を用いたエッチングによって、エピタキシャル基板２０に１段の段差部７１を形成する。このエッチングとしては熱エッチングが好ましい。熱エッチングは、たとえば、少なくとも１種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中での加熱によって行い得る。少なくとも１種類以上のハロゲン原子は、塩素（Ｃｌ）原子およびフッ素（Ｆ）原子の少なくともいずれかを含む。この雰囲気は、たとえば、Ｃｌ2、ＢＣｌ3、ＳＦ6、またはＣＦ4である。たとえば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を、たとえば７００℃程度以上１０００℃程度以下として、熱エッチングが行われる。なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素（Ｎ2）ガス、アルゴンガス、ヘリウムガスなどを用いることができる。これにより、図３を参照して、電界緩和領域２５において、上部表面Ｐ２に対して傾斜したステップ面７１ｃを有する１段の段差部７１が形成される。このとき、段差部７１のステップ面７１ｃは、面方位｛０−３３−８｝を有する所定の面を含んでいる。
【００５７】
次に、電界緩和領域２５上に開口部を有するマスク層８２を形成する。マスク層８２は、マスク層８１を加工することにより、あるいは新たにフォトリソグラフィ法を用いて形成される。このとき、マスク層８２の開口部は、マスク層８１の開口部と比べて、デバイス領域２０Ｅ側に広く形成されるのが好ましい。このようにして、図４を参照して、周辺領域２０Ｔに２段の段差部７１が形成される。同様の工程を繰り返すことにより、所定の数の段差部７１を形成することができる。
【００５８】
次に、図５を参照して、周辺領域２０Ｔに形成された複数の段差部７１上に、ガードリング領域２７およびフィールドストップ部を形成する。これらの形成はデバイス領域２０Ｅをイオン注入マスク（図示しない）で覆った後、イオン注入によって行い得る。次に、イオン注入によって導入された不純物を活性化するための活性化アニール処理が行われる。たとえばアルゴン（Ａｒ）ガスの雰囲気中での１７００℃程度の温度での３０分間の加熱が行われる。このようにして、図５に示す構造を得る。
【００５９】
次に、図６を参照して、トレンチＴＲの側壁面ＳＷおよび底面ＢＴの各々を覆うゲート酸化膜３１を形成する。ゲート酸化膜３１は、たとえば、エピタキシャル基板２０の熱酸化により形成され得る。ゲート酸化膜３１は、周辺領域２０Ｔにおいて、たとえばＪＴＥ領域２６上の少なくとも一部上にまで形成されていてもよいし、周辺領域用溝７０の側壁面および底面の各々を覆うように形成されていてもよい。
【００６０】
次に、ゲート酸化膜３１上にゲート電極３２を形成する。具体的には、トレンチＴＲの内部の領域（側壁面ＳＷおよび底面ＢＴで囲われた領域）をゲート酸化膜３１を介して埋めるようにゲート電極３２を形成する。まず、ゲート酸化膜３１上においてゲート電極３２となるべき導電体膜を、スパッタリング法などを用いて形成する。導電体膜の材料としては導電性を有する材料であれば金属など任意の材料を用いることができる。その後、エッチバックあるいはＣＭＰ法など任意の方法を用いて、トレンチＴＲの内部以外の領域に形成された導電体膜の部分を除去する。このようにして、図６に示す構造を得る。
【００６１】
次に、図７を参照して、ゲート酸化膜３１およびゲート電極３２上に層間絶縁膜６０を、ＪＴＥ領域２６、ガードリング領域２７、およびフィールドストップ領域２８の上に誘電体層６１を形成する。層間絶縁膜６０と誘電体層６１とは、一体として形成されてもよいし、別体として形成されてもよい。
【００６２】
次に、ソース電極層５０を形成する。具体的には、まずゲート酸化膜３１および層間絶縁膜６０に開口部が形成されるようにエッチングを行う。この開口部により上部表面Ｐ２上においてソース領域２３およびコンタクト領域２４の各々が露出される。次に上部表面Ｐ２上においてソース領域２３およびｎコンタクト領域２４の各々に接するオーミック部５１を形成する。次に、配線部５２が形成される。このようにして、図１に示すＭＯＳＦＥＴ１０１が得られる。
【００６３】
なお、上述した実施の形態１に係るＭＯＳＦＥＴ１０１の製造方法において、トレンチＴＲの形成の後に段差部７１を形成したが、トレンチＴＲを形成する前に段差部７１を形成しても構わない。
【００６４】
次に、実施の形態１に係るＭＯＳＦＥＴ１０１の作用効果について説明する。実施の形態１に係るＭＯＳＦＥＴ１０１は、周辺領域２０Ｔにはデバイス領域２０Ｅを環状に囲む段差部７１が複数形成されているため、デバイス領域２０Ｅからワイドバンドギャップ半導体装置の外周端部に至る方向において、上部表面Ｐ２の沿面距離を長くすることができる。つまり、周辺領域２０Ｔの空間距離（デバイス領域２０Ｅからワイドバンドギャップ半導体装置の外周端部までの最短直線距離）を長くすることなく、周辺領域２０Ｔにおける主面Ｐ２の沿面距離を長くすることができる。この結果、実施の形態１に係るＭＯＳＦＥＴ１０１は、サイズを大きくすることなく、高耐圧化を実現することができる。
【００６５】
さらに、実施の形態１に係るＭＯＳＦＥＴ１０１において、電界緩和領域２５のテラス面７１ａ上における厚みＴ１は、電界緩和領域２５のステップ面７１ｃ上における厚みＴ２よりも厚い。そのため、ドリフト層２１と電界緩和領域２５との界面において、空乏層を上部表面Ｐ２と垂直な方向に拡げやすくすることができる。そのため、ドリフト層２１と、ドリフト層２１上に複数の段差部７１に沿うように形成された電界緩和領域２５との界面に形成される空乏層が、上部表面Ｐ２と平行な方向においても互いにつながることができ、周辺領域２０Ｔにおいて上部表面Ｐ２に平行な方向および垂直な方向のいずれの方向においても空乏層を広く形成することができる。その結果、実施の形態１に係るＭＯＳＦＥＴ１０１は、耐圧をさらに向上することができる。
【００６６】
さらに、段差部７１上には誘電体層６１が形成されており、電界緩和領域２５は、段差部７１において、ドリフト層２１と誘電体層６１とに挟まれるように形成されている。そのため、誘電体層６１は、電界緩和領域２５を保護することができるとともに、周辺領域２０Ｔにおいて半導体基板２０内および半導体基板２０と誘電体層６１との界面（上部表面Ｐ２）における電界集中をより効果的に緩和することができる。
【００６７】
さらに、実施の形態１に係るＭＯＳＦＥＴ１０１において、複数の段差部７１は、外周側に行くにしたがい下部表面Ｐ１に近づくように階段状に形成されている。つまり、電界緩和領域２５においてワイドバンドギャップ半導体装置の外周側に位置する端部（フィールドストップ領域２８と接している部分）は、電界緩和領域２５における他の部分よりも下部表面Ｐ１に最も近い位置に形成されている。このとき、誘電体層６１が、段差部７１を埋め込むように形成されているため、電界緩和領域２５においてデバイス領域２０Ｅ側に位置する端部（ＪＴＥ領域２６）上から電界緩和領域２５の最外周端上にかけて、誘電体層６１は厚く形成されている。そのため、実施の形態１に係るＭＯＳＦＥＴ１０１は、ガードリング構造を有する一般的な半導体装置において高電圧印加時に電界集中の起こりやすい周辺領域２０Ｔの外周側において電界集中を緩和することができるとともに、周辺領域２０Ｔの外周側に位置する誘電体層６１の表面の電位を下げることができる。その結果、実施の形態１に係るＭＯＳＦＥＴ１０１は、誘電体層６１上での放電発生リスクを低減することができる。
【００６８】
（参考例１）
図８を参照して、参考例１に係るワイドバンドギャップ半導体装置について説明する。参考例１におけるワイドバンドギャップ半導体装置の一例としてのＭＯＳＦＥＴ１０２はトレンチゲート型トランジスタである。ＭＯＳＦＥＴ１０２は、エピタキシャル基板２０（半導体基板）と、ゲート酸化膜３１（ゲート絶縁膜）と、ゲート電極３２と、ドレイン電極層４０（第１の電極層）と、ソース電極層５０（第２の電極層）と、層間絶縁膜６０とを有する。
【００６９】
ＭＯＳＦＥＴ１０２は、ドレイン電極層４０およびソース電極層５０の間でスイッチングを行う電力用半導体装置である。具体的には、ＭＯＳＦＥＴ１０２はドレイン電極層４０およびソース電極層５０の間に電圧を６００Ｖ以上印加可能に構成されていることが好ましく、１２００Ｖ以上印加可能に構成されていることがより好ましく、３３００Ｖ以上印加可能に構成されていることがさらに好ましい。
【００７０】
エピタキシャル基板２０はワイドバンドギャップ半導体から作られている。ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウムまたはダイヤモンドから作られていることが好ましい。実施の形態１においては、エピタキシャル基板２０を構成するワイドバンドギャップ半導体材料は炭化珪素であり、結晶構造は六方晶を有している。エピタキシャル基板２０は、上部表面Ｐ２と、下面２０Ｂと、下面２０Ｂおよび上部表面Ｐ２をつなぐ基板側面ＰＳとを有する。エピタキシャル基板２０は、デバイス領域２０Ｅと、平面視したときにデバイス領域２０Ｅの外側に位置する周辺領域２０Ｔとを有する。
【００７１】
エピタキシャル基板２０は、デバイス領域２０Ｅにおいて、単結晶基板２９と、ｎ型を有するドリフト層２１と、ｐ型を有するボディ領域２２と、ｎ型を有するソース領域２３と、ｐ型を有するコンタクト領域２４とを含む。単結晶基板２９の一方面は下面２０Ｂを構成している。単結晶基板２９の下面２０Ｂと反対の面上にはドリフト層２１が設けられている。ボディ領域２２はドリフト層２１に接している。ボディ領域２２はドリフト層２１によって下面２０Ｂから隔てられている。ボディ領域２２の不純物濃度は、５×１０１７／ｃｍ３程度以上３×１０１８／ｃｍ３程度以下が好ましく、たとえば１×１０１８／ｃｍ３程度である。ソース領域２３はボディ領域２２に接している。ソース領域２３は上部表面Ｐ２を部分的に構成している。コンタクト領域２４はボディ領域２２に接している。コンタクト領域２４は上部表面Ｐ２を部分的に構成している。コンタクト領域２４はボディ領域２２の不純物濃度よりも高い不純物濃度を有する。
【００７２】
ソース電極層５０はエピタキシャル基板２０の上部表面Ｐ２上においてデバイス領域２０Ｅ上に設けられている。ソース電極層５０はオーミック部５１および配線部５２を有する。オーミック部５１は、エピタキシャル基板２０の上部表面Ｐ２にオーミックに接続されている。具体的にはオーミック部５１はソース領域２３およびコンタクト領域２４にオーミックに接続されている。
【００７３】
デバイス領域２０Ｅにおいて、エピタキシャル基板２０の上部表面Ｐ２にはトレンチＴＲが設けられている。トレンチＴＲは側壁面ＳＷおよび底面ＢＴを有する。側壁面ＳＷはソース領域２３およびボディ領域２２を貫通してドリフト層２１に至っている。これによりボディ領域２２は上部表面Ｐ２のうち側壁面ＳＷの部分を構成している。側壁面ＳＷはボディ領域２２上において、ＭＯＳＦＥＴ１０２のチャネル面を含む。トレンチＴＲの側壁面ＳＷは、面方位｛０−３３−８｝を有し、好ましくは面方位（０−３３−８）を有する所定の面を含んでいてもよい。
【００７４】
ゲート酸化膜３１は、トレンチＴＲの側壁面ＳＷおよび底面ＢＴを覆っている。つまり、ゲート酸化膜３１は側壁面ＳＷ上においてボディ領域２２を被覆している。ゲート電極３２はゲート酸化膜３１上に設けられている。
【００７５】
エピタキシャル基板２０は、周辺領域２０Ｔにおいて、単結晶基板２９と、ｎ型を有するドリフト層２１と、電界緩和領域２５と、フィールドストップ領域２８とを含む。電界緩和領域２５は、ＪＴＥ領域２６と、ガードリング領域２７とを有する。電界緩和領域２５には、複数の周辺領域用溝７０が形成されている。具体的には、複数の周辺領域用溝７０は、デバイス領域２０Ｅの外周を囲むように形成されており、好ましくはデバイス領域２０Ｅの外周に沿う方向に延びている。各々の周辺領域用溝７０の延びる方向に垂直な方向において、各周辺領域用溝７０同士の間隔は、一定に設けられていてもよい。
【００７６】
周辺領域用溝７０は、電界緩和領域２５内に底面７０ａと側壁面７０ｃとを有している。これにより、電界緩和領域２５には、周辺領域用溝７０の側壁面７０ｃにより規定されている厚肉部２７ａと、周辺領域用溝７０の底面７０ａにより規定されている薄肉部２７ｂとを有するガードリング領域２７が形成されている。本実施の形態において、ガードリング領域２７の不純物濃度は、ＪＴＥ領域２６の不純物濃度と等しく、１×１０１６ｃｍ−３以上１×１０１９ｃｍ−３以下程度であり、好ましくは１×１０１７ｃｍ−３以上１×１０１８ｃｍ−３以下程度である。
【００７７】
周辺領域用溝７０の側壁面７０ｃは、上部表面Ｐ２に対して垂直に形成されていてもよいし、任意の角度を有する傾斜面であってもよい。周辺領域用溝７０の側壁面７０ｃが、上部表面Ｐ２に対して垂直もしくは略垂直に形成されている場合には、周辺領域用溝７０によって周辺領域２０Ｔにおける上部表面Ｐ２の沿面距離を効果的に長く伸ばすことができる。一方、周辺領域用溝７０の側壁面７０ｃがトレンチＴＲの側壁面ＳＷと同等程度に上部表面Ｐ２に対して傾斜して形成されている場合には、後述するように、トレンチＴＲと同様の方法により周辺領域用溝７０を形成することができ、これにより側壁面７０ｃに加工によるダメージ層が生じることを抑制することができる。
【００７８】
周辺領域用溝７０の延びる方向に対して垂直な方向における周辺領域用溝７０の幅（Ｗ１：図８）は、トレンチＴＲの延びる方向に対し垂直な方向における幅（Ｗ２：図８）より狭い。また、上部表面Ｐ２と垂直な方向における周辺領域用溝７０の深さ（Ｄ１：図８）は、上部表面Ｐ２と垂直な方向におけるトレンチＴＲの深さ（Ｄ２：図８）よりも浅い。各々の周辺領域用溝７０の幅Ｗ１および深さＤ１は、それぞれ同一であってもよいし、異なっていてもよい。
【００７９】
ＪＴＥ領域２６は、ｐ型を有し、ボディ領域２２と接続されている。ＪＴＥ領域２６の不純物濃度は、１×１０１６ｃｍ−３以上１×１０１９ｃｍ−３以下程度であり、好ましくは１×１０１７ｃｍ−３以上１×１０１８ｃｍ−３以下程度である。ＪＴＥ領域２６の少なくとも一部は、ゲート酸化膜３１により覆われていてもよい。このとき、ＪＴＥ領域２６は、デバイス領域２０Ｅにおけるボディ領域２２の外側に位置するように形成されている。
【００８０】
ガードリング領域２７は、ｐ型を有し、ＪＴＥ領域２６と接続されている。つまり、ガードリング領域２７は、ＪＴＥ領域２６を介してボディ領域２２と接続されている。ガードリング領域２７は、ＪＴＥ領域２６を囲むようにＭＯＳＦＥＴ１０１の外周側に形成されている。
【００８１】
フィールドストップ領域２８は、ｎ型を有し、ドリフト層２１の不純物濃度よりも高い不純物濃度を有する。フィールドストップ領域２８はエピタキシャル基板２０の上部表面Ｐ２上においてガードリング領域２７よりも外側に配置されている。フィールドストップ領域２８は、ガードリング領域２７を囲むようにＭＯＳＦＥＴ１０１の外周側に形成されている。
【００８２】
ドレイン電極層４０はエピタキシャル基板２０の下面２０Ｂ上に設けられている。ドレイン電極層４０はエピタキシャル基板２０の下面２０Ｂにオーミックに接続されている。
【００８３】
層間絶縁膜６０はエピタキシャル基板２０の上部表面Ｐ２上に設けられており、ゲート電極３２を覆っている。ゲート酸化膜３１および層間絶縁膜６０は、上部表面Ｐ２上においてソース領域２３およびコンタクト領域２４の各々を露出する開口部を有する。この開口部においてソース電極層５０のオーミック部５１はソース領域２３およびコンタクト領域２４の各々にオーミックに接触している。
【００８４】
誘電体層６１は、周辺領域２０Ｔにおいて、上部表面Ｐ２上に形成されて周辺領域用溝７０を覆っている。このとき、誘電体層６１は、周辺領域用溝７０を平坦化するように形成されている。異なる観点から言えば、誘電体層６１は、厚肉部２７ａ上においては膜厚が薄く、薄肉部２７ｂ上においては厚く形成されている。誘電体層６１は、層間絶縁膜６０と一体として形成されていてもよいし、別体として形成されていてもよい。誘電体層６１を構成する材料は、たとえば二酸化珪素、（ＳｉＯ２）、ポリイミド、窒化珪素（ＳｉＮ）、および酸化ハフニウム（ＨｆＯ２）からなる群から選択される少なくとも１つを含んでいればよい。本実施の形態においては、誘電体層６１は層間絶縁膜６０と一体として形成されており、二酸化珪素により構成されている。
【００８５】
次に、図９〜図１４を参照して、参考例１に係るワイドバンドギャップ半導体装置の製造方法について説明する。
【００８６】
図９を参照して、まず、下部表面Ｐ１を有する単結晶基板２９を準備する。次に、下部表面Ｐ１と反対の面上におけるエピタキシャル成長によって、ドリフト層２１が形成される。このエピタキシャル成長はＣＶＤ法により行われ得る。この際、キャリアガスとして水素ガスを用い得る。原料ガスとしては、たとえば、シラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い得る。この際、不純物として、たとえば窒素（Ｎ）やリン（Ｐ）を導入することが好ましい。
【００８７】
次に、ドリフト層２１上に、ボディ領域２２、ソース領域２３、コンタクト領域２４、電界緩和領域２５およびフィールドストップ領域２８を形成する。これらの形成はイオン注入によって行い得る。次に、イオン注入によって導入された不純物を活性化するための活性化アニール処理が行われる。たとえばアルゴン（Ａｒ）ガスの雰囲気中での１７００℃程度の温度での３０分間の加熱が行われる。
【００８８】
次に、図１０を参照して、電界緩和領域２５上に開口部を有するマスク層８０をたとえばフォトリソグラフィ法を用いて形成する。マスク層８０には、たとえば二酸化珪素やシリコン酸化膜などを用いることができる。
【００８９】
次に、マスク層８０を用いたエッチングによってエピタキシャル基板２０に周辺領域用溝７０が形成される。このエッチングとしては熱エッチングが好ましい。熱エッチングは、たとえば、少なくとも１種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中での加熱によって行い得る。少なくとも１種類以上のハロゲン原子は、塩素（Ｃｌ）原子およびフッ素（Ｆ）原子の少なくともいずれかを含む。この雰囲気は、たとえば、Ｃｌ2、ＢＣｌ3、ＳＦ6、またはＣＦ4である。たとえば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を、たとえば７００℃程度以上１０００℃程度以下として、熱エッチングが行われる。なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素（Ｎ2）ガス、アルゴンガス、ヘリウムガスなどを用いることができる。これにより、電界緩和領域２５において、上部表面Ｐ２に対して傾斜した側壁面７０ｃを有する周辺領域用溝７０が形成される。周辺領域用溝７０が形成されることにより、電界緩和領域２５において、ボディ領域２２と接しているＪＴＥ領域２６と、該ＪＴＥ領域２６と接続されている厚肉部２７ａと薄肉部２７ｂとが形成される。このとき、周辺領域用溝７０の側壁面７０ｃは、面方位｛０−３３−８｝を有する所定の面を含んでいる。周辺領域用溝７０の形成後、マスク層８０はエッチングなど任意の方法により除去される。
【００９０】
次に、図１１を参照して、電界緩和領域２５上に開口部を有するマスク層９０をたとえばフォトリソグラフィ法を用いて形成する。マスク層９０には、たとえば二酸化珪素やシリコン酸化膜などを用いることができる。
【００９１】
次に、マスク層９０を用いたエッチングによってエピタキシャル基板２０にトレンチＴＲが形成される。このエッチングとしては熱エッチングが好ましい。熱エッチングは、たとえば、少なくとも１種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中での加熱によって行い得る。少なくとも１種類以上のハロゲン原子は、塩素（Ｃｌ）原子およびフッ素（Ｆ）原子の少なくともいずれかを含む。この雰囲気は、たとえば、Ｃｌ2、ＢＣｌ3、ＳＦ6、またはＣＦ4である。たとえば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を、たとえば７００℃程度以上１０００℃程度以下として、熱エッチングが行われる。なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素（Ｎ2）ガス、アルゴンガス、ヘリウムガスなどを用いることができる。これにより、エピタキシャル基板２０において、上部表面Ｐ２に対して傾斜した側壁面ＳＷを有するトレンチＴＲが形成される。このようにして形成されたトレンチＴＲの側壁面ＳＷは、面方位｛０−３３−８｝を有する所定の面を含んでいる。トレンチＴＲの形成後、マスク層９０はエッチングなど任意の方法により除去される。
【００９２】
次に、図１２を参照して、トレンチＴＲの側壁面ＳＷおよび底面ＢＴの各々を覆うゲート酸化膜３１を形成する。ゲート酸化膜３１は、たとえば、エピタキシャル基板２０の熱酸化により形成され得る。ゲート酸化膜３１は、周辺領域２０Ｔにおいて、たとえばＪＴＥ領域２６上の少なくとも一部上にまで形成されていてもよいし、周辺領域用溝７０の側壁面および底面の各々を覆うように形成されていてもよい。
【００９３】
次に、ゲート酸化膜３１上にゲート電極３２を形成する。具体的には、トレンチＴＲの内部の領域（側壁面ＳＷおよび底面ＢＴで囲われた領域）をゲート酸化膜３１を介して埋めるようにゲート電極３２を形成する。まず、ゲート酸化膜３１上においてゲート電極３２となるべき導電体膜を、スパッタリング法などを用いて形成する。導電体膜の材料としては導電性を有する材料であれば金属など任意の材料を用いることができる。その後、エッチバックあるいはＣＭＰ法など任意の方法を用いて、トレンチＴＲの内部以外の領域に形成された導電体膜の部分を除去する。このようにして、図１２に示す構造を得る。
【００９４】
次に、図１３を参照して、ゲート酸化膜３１およびゲート電極３２上に層間絶縁膜６０を、ＪＴＥ領域２６、ガードリング領域２７、およびフィールドストップ領域２８の上に誘電体層６１を形成する。層間絶縁膜６０と誘電体層６１とは、一体として形成されてもよいし、別体として形成されてもよい。
【００９５】
次に、図１４を参照して、ソース電極層５０を形成する。具体的には、まずゲート酸化膜３１および層間絶縁膜６０に開口部が形成されるようにエッチングを行う。この開口部により上部表面Ｐ２上においてソース領域２３およびコンタクト領域２４の各々が露出される。次に上部表面Ｐ２上においてソース領域２３およびｎコンタクト領域２４の各々に接するオーミック部５１を形成する。次に、配線部５２が形成される。このようにして、ＭＯＳＦＥＴ１０２が得られる。
【００９６】
なお、上述した参考例１に係るＭＯＳＦＥＴ１０２の製造方法において、トレンチＴＲの形成に先だって周辺領域用溝７０を形成したが、トレンチＴＲを形成した後に周辺領域用溝７０を形成しても構わない。
【００９７】
次に、参考例１に係るＭＯＳＦＥＴ１０２の作用効果について説明する。参考例１に係るＭＯＳＦＥＴ１０２は、周辺領域用溝７０が複数形成されているため、デバイス領域２０Ｅからワイドバンドギャップ半導体装置の外周端部に至る方向において、上部表面Ｐ２の沿面距離を長くすることができる。さらに、電界緩和領域２５は周辺領域用溝７０によって分断されることなく設けられている。そのため、ドリフト層２１と電界緩和領域２５との界面において空乏層が拡がりやすく、特に上部表面Ｐ２と平行な方向において空乏層が拡がりやすい。その結果、デバイス領域２０Ｅ近傍および周辺領域２０Ｔにおける電界集中を効果的に緩和することができ、ワイドバンドギャップ半導体装置の耐圧を向上することができる。
【００９８】
また、電界緩和領域２５は、周辺領域用溝７０によって分断されることなく設けられているため、電界緩和領域２５の全体を同電位とすることができる。これにより、たとえば電界緩和領域２５をデバイス領域２０Ｅ側においてソース領域２３と接続させることにより、電界緩和領域２５全体（ＪＴＥ領域２６およびガードリング領域２７）をソース領域２３と同電位とすることができる。この結果、たとえばソースドレイン間に電圧が印加されてドリフト層２１と電界緩和領域２５との界面が空乏化した後、該電圧の印加を中断したときにも、電界緩和領域２５の伝導イオン（キャリア）をすばやく回復させることができる。そのため、電界緩和領域２５の伝導イオンが確実に回復している状態で、ワイドバンドギャップ半導体装置をＯＮ動作させることができ、ＯＮ動作時の特性変動を抑制することができる。
【００９９】
（参考例２）
次に、図１５を参照して、参考例２に係るワイドバンドギャップ半導体装置について説明する。参考例２に係るワイドバンドギャップ半導体装置は、基本的には実施の形態１に係るワイドバンドギャップ半導体装置と同様の構成を備えるが、周辺領域用溝７０の側壁面７０ｃが電界緩和領域２５からドリフト層２１にまで延びている点で異なる。このとき、周辺領域用溝７０の底面７０ａは、ドリフト層２１内に形成されている。つまり、参考例２に係るワイドバンドギャップ半導体装置において、薄肉部２７ｂは形成されていない。この場合、ガードリング領域２７の厚肉部２７ａは、周辺領域用溝７０の側壁面７０ｃに規定されて複数形成されているが、互いに接続されていないいわゆるフローティングガードリング構造を有している。
【０１００】
このようにしても、周辺領域用溝７０が複数形成されているため、デバイス領域２０Ｅからワイドバンドギャップ半導体装置の外周端部に至る方向において、周辺領域２０Ｔの空間距離（デバイス領域２０Ｅからワイドバンドギャップ半導体装置の外周端部までの最短直線距離）を長くすることなく、上部表面Ｐ２の沿面距離を長くすることができる。この結果、参考例２に係るワイドバンドギャップ半導体装置は、参考例１に係るワイドバンドギャップ半導体装置と同様に、サイズを大きくすることなく高耐圧化することができる。
【０１０１】
また、図１６を参照して、実施の形態１に係るＭＯＳＦＥＴ１０１は、電界緩和領域２５において、周辺領域用溝７０をさらに備えていてもよい。この場合、複数の段差部７１よりもデバイス領域２０Ｅ側に位置する電界緩和領域２５に周辺領域用溝７０が形成されているのが好ましい。図１６に示す例では、周辺領域用溝７０は電界緩和領域２５内に形成されているが、周辺領域用溝７０の側壁面７０ｃが電界緩和領域２５からドリフト層２１にまで延びて、底面７０ａがドリフト層２１内に形成されていてもよい。このようにすることで、上述した参考例１および２に係るＭＯＳＦＥＴ１０２、１０３と同様の効果をさらに奏することができる。
【０１０２】
なお、実施の形態１ならびに参考例１および２に係るＭＯＳＦＥＴ１０１，１０２，１０３は、トレンチゲート型として形成されているが、プレナー型として形成されていてもよい。図１７、参考例１に係るプレナー型のＭＯＳＦＥＴ１０２を示す。ワイドバンドギャップ半導体装置がプレナー型のＭＯＳＦＥＴ１０２として形成されている場合には、周辺領域用溝７０の延びる方向に垂直な方向における周辺領域用溝７０の幅Ｗ１は、ＪＦＥＴ領域（ドリフト層２１においてボディ領域２２間に位置する領域）を挟んで対向するボディ領域２２間の間隔Ｗ３よりも狭く形成されているのが好ましい。また、上部表面Ｐ２と垂直な方向における周辺領域用溝７０の深さＤ１は、ボディ領域２２の底部の上部表面Ｐ２からの深さＤ３よりも浅く形成されているのが好ましい。このようにしても、周辺領域用溝７０の幅が十分に狭いため、周辺領域用溝７０を挟んで対向する電界緩和領域２５からドリフト層２１側に拡がる空乏層同士の周辺領域用溝７０が延びる方向に対して垂直な方向における間隔を狭めることができ、あるいは空乏層同士を周辺領域用溝７０を跨いで連なるように拡がりやすくすることができる。この結果、デバイス領域２０Ｅ近傍および周辺領域２０Ｔにおける電界集中を緩和することができ、ワイドバンドギャップ半導体装置の耐圧を向上することができる。
【０１０３】
また、実施の形態１ならびに参考例１および２に係るワイドバンドギャップ半導体装置の製造方法において、周辺領域２０Ｔにおいて周辺領域用溝７０や段差部７１を形成する工程と、デバイス領域２０Ｅにおいてデバイス構造を形成する各工程との順序は、上述した順序に限られず、適宜選択することができる。
【０１０４】
以上のように本発明の実施の形態について説明を行ったが、上述の実施の形態を様々に変形することも可能である。また、本発明の範囲は上述の実施の形態に限定されるものではない。本発明の範囲は、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更を含むことが意図される。
【０１０５】
［付記］
上述した実施の形態１ならびに参考例１および２に係るワイドバンドギャップ半導体装置は、任意の半導体材料からなる半導体装置にも適用可能である。
【０１０６】
（２−１）本実施の形態に係る半導体装置は、主面（上部表面Ｐ２）を有し、珪素（Ｓｉ）またはワイドバンドギャップ半導体からなる半導体基板（エピタキシャル基板２０）を備え、半導体基板２０は、半導体基板２０に形成されたデバイス領域２０Ｅと、デバイス領域２０Ｅを囲むように形成された周辺領域２０Ｔとを含む。周辺領域２０Ｔにおいて、半導体基板２０は、第１の導電型を有する第１の半導体領域（ドリフト層２１）と、第１の半導体領域（ドリフト層２１）上に形成され、主面Ｐ２を有し、第１の導電型と異なる第２の導電型を有する第２の半導体領域（電界緩和領域２５）とを含み、周辺領域２０Ｔの最外周において、半導体基板２０は、デバイス領域２０Ｅを環状に囲む段差部７１を有しており、第２の半導体領域は、段差部７１に沿うように形成されている。
【０１０７】
（２−２）本実施の形態に係る半導体装置において、段差部７１は、主面（上部表面Ｐ２）と平行な上面（テラス面７１ａ）と、主面（上部表面Ｐ２）に対しする傾斜面（ステップ面７１ｃ）とを有し、第２の半導体領域の傾斜面７１ｃ上における厚みＴ１（図１参照）は、第２の半導体領域（電界緩和領域２５）の傾斜面７１ｃ上における厚みＴ２（図１参照）よりも厚くてもよい。
【０１０８】
（２−３）本実施の形態に係るワイドバンドギャップ半導体装置において、段差部（７１）は複数形成されており、複数の段差部（７１）は、周辺領域（２０Ｔ）の外周側に向かうほど主面（Ｐ２）と垂直な方向における深さが深くなる、階段状に形成されていてもよい。
【０１０９】
（２−４）本実施の形態に係る半導体装置において、段差部７１上には誘電体層６１が形成されており、第２の半導体領域（電界緩和領域２５）は、段差部７１において、第１の半導体領域（ドリフト層２１）と誘電体層６１とに挟まれるように形成されていてもよい。
【０１１０】
（２−５）本実施の形態に係る半導体装置において、誘電体層を構成する材料は、二酸化珪素、ポリイミド、および窒化珪素からなる群から選択される少なくとも１つを含んでもよい。
【０１１１】
（２−６）本実施の形態に係る半導体装置では、周辺領域（２０Ｔ）において、段差部（７１）よりも内側に位置する第２の半導体領域（２５）の主面（Ｐ２）には、デバイス領域（２０Ｅ）を環状に囲む複数の周辺領域用溝（７０）が形成されていてもよい。
【０１１２】
（２−７）本実施の形態に係る半導体装置において、周辺領域用溝（７０）の底部（７０ａ）は、第１の半導体領域（２１）と第２の半導体領域（２５）との界面より、第２の半導体領域（２５）側に位置してもよい。
【０１１３】
（２−８）本実施の形態に係る半導体装置において、周辺領域用溝（７０）の底部（７０ａ）は、第１の半導体領域（２１）と第２の半導体領域（２５）との界面より、第１の半導体領域（２１）側に位置してもよい。
【０１１４】
（２−９）本実施の形態に係る半導体装置のデバイス領域において、半導体基板の主面（Ｐ２)にはデバイス用溝ＴＲが設けられており、周辺領域用溝７０の延びる方向に対して垂直な方向における主面（Ｐ２)での周辺領域用溝７０の幅は、デバイス用溝ＴＲの延びる方向に対して垂直な方向における主面（Ｐ２)でのデバイス用溝ＴＲの幅より小さく、主面（上部表面Ｐ２）と垂直な方向における周辺領域用溝７０の深さは、主面（上部表面Ｐ２）と垂直な方向におけるデバイス用溝ＴＲの深さよりも小さくてもよい。
【０１１５】
（２−１０）本実施の形態に係る半導体装置のデバイス領域において、半導体基板は、主面（上部表面Ｐ２）を有する第１の半導体領域（ドリフト層２１）と、主面Ｐ２において間隔を隔てて対向し、第２の導電型を有する１組の第３の半導体領域（ボディ領域２２）と、１組の第３の半導体領域（ボディ領域２２）中にそれぞれ第１の導電型を有する第４の半導体領域とを含み、周辺領域用溝７０の延びる方向に対して垂直な方向における主面（Ｐ２)での周辺領域用溝７０の幅は、主面Ｐ２において、第１の半導体領域を挟んで対向する第３の半導体領域（ｐボディ領域２２）の間隔よりも小さく、主面と垂直な方向における周辺領域用溝７０の深さは、第３の半導体領域（ｐボディ領域２２）の底部の主面からの深さよりも小さくてもよい。
【０１１６】
（２−１１）本実施の形態に係る半導体装置において、周辺領域用溝７０の側壁は、主面Ｐ２に対して傾斜していてもよい。
【０１１７】
（２−１２）本実施の形態に係る半導体装置において、第１の導電型はｎ型であり、第２の導電型はｐ型であってもよい。
【産業上の利用可能性】
【０１１８】
本発明は、高耐圧が要求される半導体装置に特に有利に適用される。
【符号の説明】
【０１１９】
２０  半導体基板、
２０Ｅ  デバイス領域、
２０Ｔ  周辺領域、
２１  ドリフト層（第１の半導体領域）、
２２  ボディ領域（第３の半導体領域）、
２３  ソース領域（第４の半導体領域）、
２４  コンタクト領域、
２５  電界緩和領域（第２の半導体領域）、
２７  ガードリング領域、
２７ａ  厚肉部、
２７ｂ  薄肉部、
２８  フィールドストップ領域、
２９  単結晶基板、
３１  ゲート酸化膜、
３２  ゲート電極、
４０  ドレイン電極層、
５０  ソース電極層、
５１  オーミック部、
５２  配線部、
６０  層間絶縁膜、
６１  誘電体層、
７０  周辺領域用溝、
７０ａ  底面、
７０ｃ  側壁面、
７１  段差部、
７１ａ  テラス面、
７１ｃ  ステップ面、
８０，８１，８２，９０  マスク層、
１０１，１０２，１０３  ＭＯＳＦＥＴ、
ＴＲ  トレンチ、
ＢＴ  底面、
ＳＷ  側壁面、
Ｐ１  下部表面、
Ｐ２  上部表面（主面）、
ＰＳ  基板側面。
【図１】
2015032665.tif 000003
【図２】
2015032665.tif 000004
【図３】
2015032665.tif 000005
【図４】
2015032665.tif 000006
【図５】
2015032665.tif 000007
【図６】
2015032665.tif 000008
【図７】
2015032665.tif 000009
【図８】
2015032665.tif 000010
【図９】
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【図１０】
2015032665.tif 000012
【図１１】
2015032665.tif 000013
【図１２】
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【図１３】
2015032665.tif 000015
【図１４】
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【図１５】
2015032665.tif 000017
【図１６】
2015032665.tif 000018
【図１７】
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