(57)【要約】【課題】消費電力が低く出力トランジスタにＮＭＯＳトランジスタを用いたボルテージレギュレータを提供する。【解決手段】デプレッション型ＮＭＯＳトランジスタとそのゲート及びバックゲートとソースの間に設けられた抵抗からなる定電流回路と、容量と、の間に、ゲートとバックゲートがグラウンド端子に接続されたデプレッション型ＮＭＯＳトランジスタを備えて構成した遅延回路。【選択図】図１
2015029257.tif 000002
【特許請求の範囲】
【請求項１】
ソースがグラウンド端子に接続され、ゲートに入力信号が入力される第一のＮＭＯＳトランジスタと、
前記第一のＮＭＯＳトランジスタのドレインとグラウンド端子の間に接続された容量と、
前記容量に電流を流す定電流回路と、
入力が前記定電流回路の出力端子に接続された第一のインバータと、
入力が前記第一のインバータの出力端子に接続された第二のインバータと、
ゲートとバックゲートがグラウンド端子に接続され、ソースが前記第一のＮＭＯＳトランジスタのドレインに接続された第一のデプレッション型ＮＭＯＳトランジスタと、
ソースがグラウンド端子に接続され、ドレインが前記定電流回路の出力端子に接続され、ゲートに前記入力信号が入力される第二のＮＭＯＳトランジスタと、
ゲートが前記第一のインバータの出力端子に接続され、ソース及びバックゲートが前記第一のデプレッション型ＮＭＯＳトランジスタのドレインに接続され、ドレインが前記定電流回路の出力端子に接続された第三のＮＭＯＳトランジスタと、
ソースがグラウンド端子に接続され、ゲートが前記第二のインバータの出力端子に接続され、ドレインが前記第一のＮＭＯＳトランジスタのドレインに接続された第四のＮＭＯＳトランジスタと、を備え、
前記定電流回路は、第二のデプレッション型ＮＭＯＳトランジスタと、前記第二のデプレッション型ＮＭＯＳトランジスタのゲート及びバックゲートとソースの間に接続された抵抗と、を備えたことを特徴とする遅延回路。
【請求項２】
請求項１に記載の遅延回路と、
前記遅延回路の出力する信号によって制御される回路と、
を備えることを特徴とする半導体装置。
【請求項３】
入力端子と第一出力端子と第二出力端子を備えた遅延回路であって、
前記遅延回路は、
入力端子が電源端子に接続され、出力端子が前記第一出力端子に接続された定電流回路と、
ゲートとバックゲートがグラウンド端子に接続され、ドレインが前記定電流回路の出力端子に接続された第一のデプレッション型ＮＭＯＳトランジスタと、
前記第一のデプレッション型ＮＭＯＳトランジスタのソース及び前記第二出力端子とグラウンド端子の間に接続された容量と、
前記入力端子がゲートに接続さ、ドレインが前記定電流回路の出力端子に接続された第一のＮＭＯＳトランジスタと、
前記入力端子がゲートに接続され、ドレインが前記第一のＮＭＯＳトランジスタのソースに接続され、ソースがグラウンド端子に接続された第二のＮＭＯＳトランジスタと、を備え、
前記定電流回路は、
第二のデプレッション型ＮＭＯＳトランジスタと、
前記第二のデプレッション型ＮＭＯＳトランジスタのゲート及びバックゲートとソースの間に接続された抵抗と、
を備えたことを特徴とする遅延回路。
【請求項４】
請求項３に記載の遅延回路と、
前記遅延回路の第一出力端子と第二出力端子から出力される出力信号を受けて、前記遅延回路を制御する信号を前記遅延回路の入力端子に出力する論理回路と、
を備えた発振回路。
【請求項５】
請求項４に記載の発振回路を備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延回路、その遅延回路を備えた発振回路及び半導体装置に関する。
【背景技術】
【０００２】
従来の遅延回路について説明する。図４は、従来の遅延回路を示す回路図である。
従来の遅延回路は、インバータ６１１、６１７、６１８と、ＮＭＯＳトランジスタ６１２と、ＰＭＯＳトランジスタ６１５、６１６と、容量６１３と、定電流回路６１４と、入力端子ＶＩＮと、出力端子ＶＯＵＴと、電源端子１０１と、グラウンド端子１００を備えている。
【０００３】
図５は、従来の遅延回路の動作を説明したタイミングチャートである。
電源端子１０１の電源電圧ＶＤＤを立ち上げ後、入力端子ＶＩＮの電圧がＬｏのときは、ノード６３１の電圧はＨｉｇｈとなってＮＭＯＳトランジスタ６１２がオンされ、ＰＭＯＳトランジスタ６１６はオフされる。ＮＭＯＳトランジスタ６１２がオンされることで容量６１３は放電され、ノード６３２はＬｏとなる。このとき、インバータ６１７の反転出力はＨｉｇｈであるので、ノード６３３の電圧はＨｉｇｈとなる。よって、ＰＭＯＳトランジスタ６１５はオフされており、出力端子ＶＯＵＴの電圧はＬｏとなる。
【０００４】
入力端子ＶＩＮの電圧がＨｉｇｈに変化すると、ノード６３１の電圧はＬｏとなってＮＭＯＳトランジスタ６１２はオフされ、ＰＭＯＳトランジスタ６１６はオンされる。ＮＭＯＳトランジスタ６１２がオフされることで容量６１３は充電を開始しノード６３２は上昇する。そして、ノード６３２の電圧がインバータ６１７の検知電圧ＶＲ１を超えると、ノード６３３の電圧はＬｏルとなってＰＭＯＳトランジスタ６１５がオンされ、出力端子ＶＯＵＴの電圧はＨｉｇｈに変化する。このようにして、入力端子ＶＩＮの電圧がＬｏからＨｉｇｈに変化した時点からノード６３２の電圧が検知電圧ＶＲ１を超えるまでの時間（Ｔｄ）を遅延して、出力端子ＶＯＵＴの電圧がＬｏからＨｉｇｈに変化する（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−２６０７３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の遅延回路は、ノード６３２の電圧が検知電圧ＶＲ１を超えるまでの時間（Ｔｄ）がばらつき、入力端子ＶＩＮの電圧がＬｏからＨｉｇｈに変化してから出力端子ＶＯＵＴの電圧がＬｏからＨｉｇｈに変化するまでの遅延時間を正確に設定する事が困難という課題があった。
本発明は、上記課題に鑑みてなされ、入力端子ＶＩＮの電圧が変化してから出力端子ＶＯＵＴの電圧が変化するまでの遅延時間を正確に設定することができる遅延回路を提供する。
【課題を解決するための手段】
【０００７】
従来の課題を解決するため、本発明の遅延回路及び半導体装置は以下のような構成とした。
デプレッション型ＮＭＯＳトランジスタとそのゲート及びバックゲートとソースの間に設けられた抵抗からなる定電流回路と、容量と、の間に、ゲートとバックゲートがグラウンド端子に接続されたデプレッション型ＮＭＯＳトランジスタを備えて構成した遅延回路。
【発明の効果】
【０００８】
本発明の遅延回路は、定電流回路と容量の間に、ゲートとバックゲートがグラウンド端子に接続されたデプレッション型ＮＭＯＳトランジスタを備えたので、定電流回路の抵抗と容量のみで正確に遅延時間を設定することができる。
【図面の簡単な説明】
【０００９】
【図１】本実施形態の遅延回路を示す回路図である。
【図２】本実施形態の遅延回路の動作を示すタイミングチャートである。
【図３】本実施形態の遅延回路を用いた半導体装置の一例を示す回路図である。
【図４】従来の遅延回路を示す回路図である。
【図５】従来の遅延回路の動作を示すタイミングチャートである。
【図６】本実施形態の遅延回路を用いた発振回路の一例を示す回路図である。
【図７】図６の発振回路の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１０】
図１は、本実施形態の遅延回路を示す回路図である。
本実施形態の遅延回路は、インバータ１１１、１１９、１２０と、ＮＭＯＳトランジスタ１１２、１１８、１１４、１２１と、デプレッション型ＮＭＯＳトランジスタ１１３、１１６と、容量１１７と、抵抗１１５と、入力端子ＶＩＮと、出力端子ＶＯＵＴと、電源端子１０１と、グラウンド端子１００で構成されている。
【００１１】
次に、本実施形態の遅延回路の接続について説明する。
インバータ１１１は、入力は入力端子ＶＩＮに接続され、出力はノード１３１を介しＮＭＯＳトランジスタ１１２のゲートおよびＮＭＯＳトランジスタ１２１のゲートに接続される。ＮＭＯＳトランジスタ１１２は、ドレインはノード１３２に接続され、ソースはグラウンド端子１００に接続される。ＮＭＯＳトランジスタ１２１は、ドレインはノード１３３に接続され、ソースはグラウンド端子１００に接続される。容量１１７は、一方の端子はノード１３２に接続され、他方の端子はグラウンド端子１００に接続される。デプレッション型ＮＭＯＳトランジスタ１１３は、ゲートおよびバックゲートはグラウンド端子１００に接続され、ドレインはＮＭＯＳトランジスタ１１４のソース及びバックゲートに接続され、ソースはノード１３２に接続される。ＮＭＯＳトランジスタ１１８は、ゲートは出力端子ＶＯＵＴに接続され、ドレインはノード１３２に接続され、ソースはグラウンド端子１００に接続される。ＮＭＯＳトランジスタ１１４は、ゲートはインバータ１１９の出力に接続され、ドレインはノード１３３に接続される。抵抗１１５はデプレッション型ＮＭＯＳトランジスタ１１６のソースとノード１３３の間に接続される。デプレッション型ＮＭＯＳトランジスタ１１６は、ゲート及びバックゲートはノード１３３及びインバータ１１９の入力に接続され、ドレインは電源端子１０１に接続される。インバータ１２０は、入力はインバータ１１９の出力に接続され、出力は出力端子ＶＯＵＴに接続される。
【００１２】
次に、本実施形態の遅延回路の動作について説明する。図２は、本実施形態の遅延回路の動作を示すタイミングチャートである。
デプレッション型ＮＭＯＳトランジスタ１１６と抵抗１１５で定電流回路を構成している。電源端子１０１の電源電圧ＶＤＤを立ち上げ後入力端子ＶＩＮの電圧がＬｏのときは、ノード１３１の電圧はＨｉｇｈとなってＮＭＯＳトランジスタ１１２がオンされることで容量１１７は放電され、ノード１３２はＬｏとなる。ＮＭＯＳトランジスタ１２１もオンされノード１３３はＬｏとなり、インバータ１１９はノード１３３の電圧を受けてＨｉｇｈを出力しＮＭＯＳトランジスタ１１４をオンさせる。インバータ１２０はインバータ１１９からの信号を受けてＬｏを出力し、出力端子ＶＯＵＴの電圧はＬｏになる。
【００１３】
入力端子ＶＩＮの電圧がＨｉｇｈに変化すると、ノード１３１の電圧はＬｏとなってＮＭＯＳトランジスタ１１２、１２１はオフされる。ＮＭＯＳトランジスタ１１２、１２１がオフされることで容量１１７は充電を開始しノード１３２およびノード１３３の電圧が上昇する。デプレッション型ＮＭＯＳトランジスタ１１６のゲートソース間電圧をＶＧＳ１とすると、ノード１３２の電圧が上昇しＶＧＳ１を上回るとデプレッション型ＮＭＯＳトランジスタ１１３がオフしノード１３３の電圧がＨｉｇｈとなる。インバータ１１９はノード１３３の電圧を受けてＬｏの信号を出力しＮＭＯＳトランジスタ１１４をオフさせる。インバータ１２０はインバータ１１９の信号を受けてＨｉｇｈの信号を出力し、出力端子ＶＯＵＴの電圧をＨｉｇｈにさせる。そして、ＮＭＯＳトランジスタ１１８をオンさせ、ノード１３２の電圧をＬｏにさせる。このようにして、入力端子ＶＩＮの電圧がＬｏからＨｉｇｈに変化した時点からデプレッション型ＮＭＯＳトランジスタ１１６のゲートソース間電圧を超えるまでの時間（Ｔｄ）を遅延して、出力端子ＶＯＵＴの電圧がＬｏからＨｉｇｈに変化する。
【００１４】
抵抗１１５の抵抗値をＲｄｌｙ、容量１１７の容量値をＣｄｌｙとすると、容量１１７を充電する充電電流Ｉｃｈｇは
【００１５】
【数１】
2015029257.tif 000003
【００１６】
と表される。遅延時間Ｔｄは
【００１７】
【数２】
2015029257.tif 000004
【００１８】
と表され、式１から
【００１９】
【数３】
2015029257.tif 000005
【００２０】
と表される。遅延時間Ｔｄを決めるパラメータは、式３から容量１１７の容量値と抵抗１１５の抵抗値のみとなる。従って、遅延時間は、容量１１７と抵抗１１５を調整する事で高精度に設定することができる。
【００２１】
その後、入力端子ＶＩＮの電圧がＬｏに変化し遅延回路の動作が解除されると、ノード１３１の電圧はＨｉｇｈとなりＮＭＯＳトランジスタ１１２、１２１をオンさせる。そして、ノード１３３の電圧がＬｏとなり出力端子ＶＯＵＴの電圧がＬｏに変化する。
【００２２】
以上説明したように、本実施形態の遅延回路は、遅延時間を決めるパラメータを容量１１７と抵抗１１５のみにすることができるため、容量１１７と抵抗１１５のみを調整する事で高精度な遅延時間を得ることができる。
なお、インバータ１１１、１１９、１２０は、所望の論理が満たされていれば、その有無や接続関係はこの回路に限定されるものではない。
【００２３】
図３は、本実施形態の遅延回路を用いた半導体装置の一例を示す回路図である。図３に示した半導体装置は、電源５０１と、電源５０１によって駆動されるマイコン５０２と、遅延回路５０３と、を備えている。
【００２４】
次に、本実施形態の遅延回路を用いた半導体装置の動作について説明する。
マイコン５０２は、電源５０１を立ち上げ後に内部回路がすぐに動作を開始できない様な構成であると、電源電圧が入力されているだけであると、正常に動作を開始することが出来ず、暴走する可能性がある。遅延回路５０３は、出力端子が例えばマイコン５０２のリセット端子に接続されている。遅延回路５０３は、図２で示したように動作する。すなわち、入力端子ＶＩＮの電圧がＨｉｇｈに変化すると、所定の遅延時間の後に出力端子ＶＯＵＴの電圧がＬｏからＨｉｇｈに変化する。マイコン５０２は、リセット端子の電圧がＨｉｇｈになると、リセットが解除される。所定の遅延時間をマイコン５０２が安定して動作を開始することが出来る時間に設定しておくと、マイコン５０２は正常に動作を開始することが出来る。
【００２５】
以上説明したように、図３に示した半導体装置は、電源５０１を立ち上げ後、遅延回路５０３で発生する遅延信号を受けてマイコン５０２が動作を開始する構成としたので、安定して動作を開始することが可能となり、誤動作を防止できる。
なお、図３では、マイコンを用いた半導体装置を例に説明したが、電源立ち上げ後に動作開始までに遅延時間を必要とする回路であれば、マイコンに限定されるものではない。
【００２６】
図６は、本実施形態の遅延回路を用いた発振回路の一例を示す回路図である。図６に示した発振回路は、遅延回路７０１と、コンパレータ７０２と、論理回路７０３と、出力端子ＯＳＣＯＵＴと、を備えている。
【００２７】
発振回路に用いる遅延回路７０１は、図１の遅延回路からインバータ１１１、１１９、１２０と、ＮＭＯＳトランジスタ１１２、１１４と、を削除してある。そして、端子は、入力端子ＩＮと、出力端子ＶＯ１、ＶＯ２と、電源端子１０１と、グラウンド端子１００を備えている。ＮＭＯＳトランジスタ１２１は、接続関係が異なるものの、機能が同じであるので同じ符号を付してある。
【００２８】
遅延回路７０１は、ノード１３３が出力端子ＶＯ１に接続され、ノード１３２が出力端子ＶＯ２に接続され、入力端子ＩＮがＮＭＯＳトランジスタ１１８、１２１のゲートに接続される。遅延回路７０１の出力端子ＶＯ１、ＶＯ２はコンパレータ７０２の入力端子に接続される。コンパレータの出力端子は論理回路７０３の入力端子に接続される。論理回路７０３は、発振信号が出力される出力端子が発振回路の出力端子に接続され、制御信号が出力される出力端子が遅延回路７０１の入力端子ＩＮに接続される。
【００２９】
ここで、コンパレータ７０２は、出力端子ＶＯ１が接続される第一入力端子にオフセットを設けてあり、出力端子ＶＯ２が接続される第二入力端子の電圧よりオフセット電圧ＶＯＦ分だけ高くなったときに出力信号が反転する。また、論理回路７０３は、コンパレータ７０２の出力信号が反転したときに制御信号が所望のパルス幅を得られるように構成されていて、コンパレータ７０２の出力信号を分周して所望の周波数の発振信号が出力端子ＯＳＣＯＵＴに出力されるように構成されている。
【００３０】
図７は、図６の発振回路の動作を示すタイミングチャートである。
発振回路が起動すると、遅延回路７０１の入力端子ＩＮにＨｉｇｈが入力され、遅延回路７０１は初期化される。ノード１３２、１３３の電圧はＬｏになるので、出力端子ＶＯ１、ＶＯ２の電圧はＬｏになる。コンパレータ７０２は、第一入力端子にオフセットを設けてあり、例えば出力端子はＬｏが出力される。コンパレータ７０２の出力信号と論理回路７０３の制御信号は同じ論理であるとすると、遅延回路７０１は入力端子ＩＮにＬｏが入力され、容量１１７への充電を開始する。
【００３１】
抵抗１１５の両端の電圧をＶＧＳ１とすると、電圧ＶＧＳ１まではノード１３２、１３３の電圧は同じ電圧で上昇する。そして、ノード１３２の電圧が電圧ＶＧＳ１に達すると、ノード１３３の電圧は急激に上昇する。ノード１３２とノード１３３の電圧の差がオフセット電圧ＶＯＦ以上になると、コンパレータ７０２は、出力端子の出力信号が反転する。このとき、論理回路７０３は、コンパレータ７０２の出力信号がＬｏになったときに所望のパルス幅を確保してから制御信号をＬｏにする。発振回路は、以上の動作を繰り返すことによって、論理回路７０３がコンパレータ７０２の出力信号を分周して所望の周波数を発振信号が出力する。
【００３２】
以上説明したように、本実施形態の発振回路は、高精度な遅延時間を得ることができる遅延回路を備えているので、簡便な構成でありながら、精度の良い発振回路を提供することができる。
【００３３】
なお、本実施形態の発振回路は、図６のように構成したが、遅延回路７０１の出力電圧を上述のように検出して制御する回路であれば、コンパレータ７０２と論理回路７０３の構成に限定されるものではない。
【符号の説明】
【００３４】
１００  グラウンド端子
１０１  電源端子
１０３  出力端子
１１９、１２０  インバータ
５０１  電源
５０２  マイコン
５０３  遅延回路
７０２  コンパレータ
７０３  論理回路
【図１】
2015029257.tif 000006
【図２】
2015029257.tif 000007
【図３】
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【図４】
2015029257.tif 000009
【図５】
2015029257.tif 000010
【図６】
2015029257.tif 000011
【図７】
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