(57)【要約】【課題】トンネル絶縁膜の電流−電界特性を急峻にすることが可能な半導体記憶装置を提供する。【解決手段】実施形態によれば、半導体記憶装置は、半導体チャネルと、電極層と、電荷蓄積膜と、シリコン、酸素および窒素を含むトンネル絶縁膜と、第１の絶縁膜と、を備えている。トンネル絶縁膜は、少なくとも、半導体チャネル側に設けられた第１のトンネル絶縁膜と、電荷蓄積膜側に設けられた第２のトンネル絶縁膜とを有する。第１の絶縁膜は、第１のトンネル絶縁膜における半導体チャネル側の面の反対側の面に設けられ、第１のトンネル絶縁膜よりも酸素原子の面密度が小さく、且つ窒化シリコンよりも誘電率が高い。【選択図】図２
2015002195.tif 000002
【特許請求の範囲】
【請求項１】
半導体チャネルと、
電極層と、
前記半導体チャネルと前記電極層との間に設けられた電荷蓄積膜と、
前記半導体チャネルと前記電荷蓄積膜との間に設けられ、シリコン、酸素および窒素を含むトンネル絶縁膜であって、少なくとも、前記半導体チャネル側に設けられた第１のトンネル絶縁膜と、前記電荷蓄積膜側に設けられた第２のトンネル絶縁膜とを有するトンネル絶縁膜と、
前記第１のトンネル絶縁膜における前記半導体チャネル側の面の反対側の面に設けられ、前記第１のトンネル絶縁膜よりも酸素原子の面密度が小さく、且つ窒化シリコンよりも誘電率の高い第１の絶縁膜と、
を備えた半導体記憶装置。
【請求項２】
前記第１のトンネル絶縁膜と、前記半導体チャネルとの間に設けられ、前記第１のトンネル絶縁膜よりも酸素原子の面密度が小さく、且つ窒化シリコンよりも誘電率の高い第２の絶縁膜をさらに備えた請求項１記載の半導体記憶装置。
【請求項３】
前記第２のトンネル絶縁膜における前記電荷蓄積膜側の面の反対側の面に設けられ、前記第２のトンネル絶縁膜よりも酸素原子の面密度が大きく、且つ窒化シリコンよりも誘電率の高い第３の絶縁膜をさらに備えた請求項１または２に記載の半導体記憶装置。
【請求項４】
前記第２のトンネル絶縁膜と、前記電荷蓄積膜との間に設けられ、前記第２のトンネル絶縁膜よりも酸素原子の面密度が大きく、且つ窒化シリコンよりも誘電率の高い第４の絶縁膜をさらに備えた請求項１〜３のいずれか１つに記載の半導体記憶装置。
【請求項５】
半導体チャネルと、
電極層と、
前記半導体チャネルと前記電極層との間に設けられた電荷蓄積膜と、
前記半導体チャネルと前記電荷蓄積膜との間に設けられ、シリコン、酸素および窒素を含むトンネル絶縁膜であって、少なくとも、前記半導体チャネル側に設けられた第１のトンネル絶縁膜と、前記電荷蓄積膜側に設けられた第２のトンネル絶縁膜とを有するトンネル絶縁膜と、
前記第２のトンネル絶縁膜における前記電荷蓄積膜側の面の反対側の面に設けられ、前記第２のトンネル絶縁膜よりも酸素原子の面密度が大きく、且つ窒化シリコンよりも誘電率の高い第１の絶縁膜と、
を備えた半導体記憶装置。
【請求項６】
前記第２のトンネル絶縁膜と、前記電荷蓄積膜との間に設けられ、前記第２のトンネル絶縁膜よりも酸素原子の面密度が大きく、且つ窒化シリコンよりも誘電率の高い第２の絶縁膜をさらに備えた請求項５記載の半導体記憶装置。
【請求項７】
前記第１のトンネル絶縁膜及び前記第２のトンネル絶縁膜は、酸化シリコンまたは酸窒化シリコンを含み、
前記トンネル絶縁膜は、
前記第１のトンネル絶縁膜と前記第２のトンネル絶縁膜との間に設けられ、前記第１のトンネル絶縁膜及び前記第２のトンネル絶縁膜よりも窒素濃度が高い第３のトンネル絶縁膜をさらに有する請求項１〜６のいずれか１つに記載の半導体記憶装置。
【請求項８】
前記電荷蓄積膜、前記トンネル絶縁膜及び前記半導体チャネルは、複数層の前記電極層が積層された積層体を貫通し、
前記電極層は、前記電荷蓄積膜及び前記トンネル絶縁膜を介して、前記半導体チャネルを囲んでいる請求項１〜７のいずれか１つに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置において、トンネル絶縁膜と半導体領域との間、またはトンネル絶縁膜と電荷蓄積膜との間にhigh-k絶縁膜を設け、メモリセル特性の改善を図る提案がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−２４８６９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、トンネル絶縁膜の電流−電界特性を急峻にすることが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、半導体記憶装置は、半導体チャネルと、電極層と、前記半導体チャネルと前記電極層との間に設けられた電荷蓄積膜と、前記半導体チャネルと前記電荷蓄積膜との間に設けられ、シリコン、酸素および窒素を含むトンネル絶縁膜と、第１の絶縁膜と、を備えている。前記トンネル絶縁膜は、少なくとも、前記半導体チャネル側に設けられた第１のトンネル絶縁膜と、前記電荷蓄積膜側に設けられた第２のトンネル絶縁膜とを有する。前記第１の絶縁膜は、前記第１のトンネル絶縁膜における前記半導体チャネル側の面の反対側の面に設けられ、前記第１のトンネル絶縁膜よりも酸素原子の面密度が小さく、且つ窒化シリコンよりも誘電率が高い。
【図面の簡単な説明】
【０００６】
【図１】実施形態の半導体記憶装置のメモリセルアレイの模式斜視図。
【図２】（ａ）は第１実施形態の半導体記憶装置のメモリセルの模式断面図であり、（ｂ）は第１実施形態の半導体記憶装置のメモリセルのトンネル絶縁膜に対する電界印加時のバンドダイアグラム。
【図３】第１実施形態の半導体記憶装置のメモリセルのトンネル絶縁膜の電流−電界特性図。
【図４】（ａ）は第２実施形態の半導体記憶装置のメモリセルの模式断面図であり、（ｂ）は第２実施形態の半導体記憶装置のメモリセルのトンネル絶縁膜に対する電界印加時のバンドダイアグラム。
【図５】第２実施形態の半導体記憶装置のメモリセルのトンネル絶縁膜の電流−電界特性図。
【図６】（ａ）は第３実施形態の半導体記憶装置のメモリセルの模式断面図であり、（ｂ）は第３実施形態の半導体記憶装置のメモリセルのトンネル絶縁膜に対する電界印加時のバンドダイアグラム。
【図７】第３実施形態の半導体記憶装置のメモリセルのトンネル絶縁膜の電流−電界特性図。
【図８】（ａ）は第４実施形態の半導体記憶装置のメモリセルの模式断面図であり、（ｂ）は第４実施形態の半導体記憶装置のメモリセルのトンネル絶縁膜に対する電界印加時のバンドダイアグラム。
【図９】第４実施形態の半導体記憶装置のメモリセルのトンネル絶縁膜の電流−電界特性図。
【図１０】第５実施形態の半導体記憶装置のメモリセルの模式断面図。
【図１１】第５実施形態の半導体記憶装置のメモリセルの模式断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００８】
図１は、実施形態の半導体記憶装置のメモリセルアレイ１の模式斜視図である。なお、図１においては、図を見易くするために、電極層ＷＬ間の絶縁層、積層体を複数のブロックに分離する絶縁分離膜などの図示については省略している。
【０００９】
図１において、基板１０の主面に対して平行な方向であって相互に直交する２方向をＹ方向（第１の方向）及びＸ方向（第２の方向）とし、これらＹ方向及びＸ方向の双方に対して直交する方向をＺ方向（第３の方向または積層方向）とする。
【００１０】
実施形態のメモリセルアレイ１は、電極層ＷＬと絶縁層とがそれぞれ１層ずつ交互に複数層積層された積層体を有する。この積層体は、下部ゲート層としてのバックゲートＢＧ上に設けられている。なお、図に示す電極層ＷＬの層数は一例であって、電極層ＷＬの層数は任意である。
【００１１】
バックゲートＢＧは、基板１０上に絶縁層を介して設けられている。バックゲートＢＧ及び電極層ＷＬは、導電層であり、例えば不純物が添加されたシリコン層である。
【００１２】
メモリセルアレイ１は複数のメモリストリングＭＳを有する。１つのメモリストリングＭＳは、Ｚ方向に延びる一対の柱状部ＣＬと、一対の柱状部ＣＬのそれぞれの下端を連結する連結部ＪＰとを有するＵ字状に形成されている。柱状部ＣＬは、例えば円柱状に形成され、積層体を貫通している。
【００１３】
Ｕ字状のメモリストリングＭＳにおける一対の柱状部ＣＬの一方の上端部にはドレイン側選択ゲートＳＧＤが設けられ、他方の上端部にはソース側選択ゲートＳＧＳが設けられている。上部選択ゲートとしてのドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、最上層の電極層ＷＬ上に絶縁層を介して設けられている。
【００１４】
ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、例えば、不純物が添加されたシリコン層である。
【００１５】
ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとは、絶縁分離膜によって、Ｙ方向に分離されている。ドレイン側選択ゲートＳＧＤの下の積層体と、ソース側選択ゲートＳＧＳの下の積層体も、絶縁分離膜によってＹ方向に分離されている。すなわち、メモリストリングＭＳの一対の柱状部ＣＬ間の積層体は、絶縁分離膜によってＹ方向に分離されている。
【００１６】
ソース側選択ゲートＳＧＳ上には、絶縁層を介して、ソース線（例えば金属膜）ＳＬが設けられている。ドレイン側選択ゲートＳＧＤ上及びソース線ＳＬ上には、絶縁層を介して、複数本のビット線（例えば金属膜）ＢＬが設けられている。各ビット線ＢＬはＹ方向に延在している。
【００１７】
図２（ａ）は、第１実施形態の半導体記憶装置におけるメモリセルの模式断面図である。図２（ａ）は、メモリストリングＭＳの柱状部ＣＬの直径方向に沿った断面を表す。
【００１８】
柱状部ＣＬは、バックゲートＢＧ、複数層の電極層ＷＬ及び電極層間絶縁層を含む積層体に形成されたＵ字状のメモリホール内に設けられる。
【００１９】
Ｕ字状のメモリホール内に、半導体チャネルとしてのチャネルボディ２０が設けられている。チャネルボディ２０は、例えばシリコン膜である。チャネルボディ２０の不純物濃度は、電極層ＷＬの不純物濃度よりも低い。
【００２０】
メモリホールの内壁とチャネルボディ２０との間には、メモリ膜が設けられている。メモリ膜は、ブロック膜３１と電荷蓄積膜３２とトンネル絶縁膜４０とを有する。電極層ＷＬとチャネルボディ２０との間に、電極層ＷＬ側から順にブロック膜３１、電荷蓄積膜３２、およびトンネル絶縁膜４０が設けられている。
【００２１】
チャネルボディ２０は筒状に設けられ、そのチャネルボディ２０の外周面を囲むように筒状のメモリ膜が設けられている。電極層ＷＬはメモリ膜を介してチャネルボディ２０の周囲を囲んでいる。また、チャネルボディ２０の内側には、コア絶縁膜９０が設けられている。コア絶縁膜９０は、例えばシリコン酸化膜である。
【００２２】
ブロック膜３１は電極層ＷＬに接し、トンネル絶縁膜４０はチャネルボディ２０に接し、ブロック膜３１とトンネル絶縁膜４０との間に電荷蓄積膜３２が設けられている。
【００２３】
チャネルボディ２０はメモリセルにおけるチャネルとして機能し、電極層ＷＬはメモリセルのコントロールゲートとして機能する。電荷蓄積膜３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ２０と各電極層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
【００２４】
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００２５】
メモリセルは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、電荷を捕獲するトラップサイトを多数有し、例えば、シリコン窒化膜である。
【００２６】
ブロック膜３１は、例えば、シリコン酸化膜、シリコン窒化膜、またはそれらの積層膜であり、電荷蓄積膜３２に蓄積された電荷が、電極層ＷＬへ拡散するのを防止する。
【００２７】
トンネル絶縁膜４０は、電荷蓄積膜３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。トンネル絶縁膜４０は、後述するように、複数の膜の積層膜である。
【００２８】
図１に示すように、Ｕ字状のメモリストリングＭＳにおける一対の柱状部ＣＬの一方の上端部にはドレイン側選択トランジスタＳＴＤが設けられ、他方の上端部にはソース側選択トランジスタＳＴＳが設けられている。
【００２９】
メモリセル、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳは、Ｚ方向に電流が流れる縦型トランジスタである。
【００３０】
ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極（コントロールゲート）として機能する。ドレイン側選択ゲートＳＧＤとチャネルボディ２０との間には、ドレイン側選択トランジスタＳＴＤのゲート絶縁膜として機能する絶縁膜（図示せず）が設けられている。ドレイン側選択トランジスタＳＴＤのチャネルボディは、ドレイン側選択ゲートＳＧＤの上方で、ビット線ＢＬと接続されている。
【００３１】
ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極（コントロールゲート）として機能する。ソース側選択ゲートＳＧＳとチャネルボディ２０との間には、ソース側選択トランジスタＳＴＳのゲート絶縁膜として機能する絶縁膜（図示せず）が設けられている。ソース側選択トランジスタＳＴＳのチャネルボディは、ソース側選択ゲートＳＧＳの上方で、ソース線ＳＬと接続されている。
【００３２】
メモリストリングＭＳの連結部ＪＰには、バックゲートトランジスタＢＧＴが設けられている。バックゲートＢＧは、バックゲートトランジスタＢＧＴのゲート電極（コントロールゲート）として機能する。バックゲートＢＧ内に設けられたメモリ膜は、バックゲートトランジスタＢＧＴのゲート絶縁膜として機能する。
【００３３】
ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、各層の電極層ＷＬをコントロールゲートとする複数のメモリセルが設けられている。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、各層の電極層ＷＬをコントロールゲートとする複数のメモリセルが設けられている。
【００３４】
それら複数のメモリセル、ドレイン側選択トランジスタＳＴＤ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ２０を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。このメモリストリングＭＳがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
【００３５】
トンネル絶縁膜４０は、チャネルボディ２０と電荷蓄積膜３２との間に設けられ、シリコン、酸素および窒素を含む。
【００３６】
トンネル絶縁膜４０は、第１のトンネル絶縁膜４１と、第２のトンネル絶縁膜４３と、第３のトンネル絶縁膜４２とを有する。このような複数の膜の積層膜からなるトンネル絶縁膜４０は、例えば消去特性などに優れる。
【００３７】
第１のトンネル絶縁膜４１は、チャネルボディ２０の周囲に筒状に設けられている。第１のトンネル絶縁膜４１は、例えばシリコン酸化膜である。
【００３８】
第２のトンネル絶縁膜４３は、電荷蓄積膜３２の内周面に筒状に設けられている。第２のトンネル絶縁膜４３は、例えばシリコン酸化膜である。
【００３９】
第３のトンネル絶縁膜４２は、第１のトンネル絶縁膜４１と第２のトンネル絶縁膜４３との間に筒状に設けられている。第３のトンネル絶縁膜４２は、第１のトンネル絶縁膜４１及び第２のトンネル絶縁膜４３よりも窒素濃度が高く、例えばシリコン窒化膜またはシリコン酸窒化膜である。ここでの窒素濃度とは、窒素の体積密度（単位体積あたりの窒素原子の数）をいう。
【００４０】
ここで、high-k絶縁膜とシリコン酸化膜（ＳｉＯ２膜）との積層膜について考察する。high-k絶縁膜の方がＳｉＯ２膜よりも酸素原子の面密度が小さい場合、ＳｉＯ２膜とhigh-k絶縁膜との界面で酸素の数が一致しない。酸素の数を一致させる方向、すなわちＳｉＯ２膜側からhigh-k絶縁膜側へ酸素が輸送されることで界面は安定化し、界面にダイポールが形成される。すなわち、high-k絶縁膜内には負電荷を持った酸素原子、ＳｉＯ２膜内には正電荷を持った酸素空孔が生成し、high-k絶縁膜側が負に帯電する界面ダイポールが生成する。
【００４１】
また、high-k絶縁膜の方がＳｉＯ２膜よりも酸素原子の面密度が大きい場合には、酸素の数を一致させる方向、すなわちhigh-k絶縁膜側からＳｉＯ２膜へ酸素が輸送される。すなわち、high-k絶縁膜内には正電荷を持った酸素空孔、ＳｉＯ２膜内には負電荷を持った酸素原子が生成し、high-k絶縁膜側が正に帯電する界面ダイポールが生成する。
【００４２】
このようなhigh-k絶縁膜とＳｉＯ２膜との界面におけるダイポールの生成は、それら積層膜をゲート絶縁膜（トンネル絶縁膜）として有するトランジスタの閾値電圧シフトを引き起こすとともに、絶縁膜のバンドプロファイルの変調によってトランジスタの書き込み／消去特性にも影響を与える。
【００４３】
複数の膜の積層膜からなるトンネル絶縁膜は、単層のトンネル絶縁膜と比べて、各層の界面にhigh-k絶縁膜を配置してバリアハイトを変調できる自由度が大きい。そこで、発明者は、複数の膜の積層膜からなるトンネル絶縁膜の各層の界面にどのようなhigh-k絶縁膜を配置すれば急峻な電流−電界特性が得られるかを鋭意検討し、以下に説明する結果が得られた。
【００４４】
なお、本明細書において、high-k絶縁膜とは、シリコン窒化膜よりも誘電率が高い絶縁膜であって、例えば、金属の酸化物、窒化物、酸窒物、シリケート、アルミネート、窒化シリケート、窒化アルミネートなどのことを表す。
【００４５】
また、本明細書において、絶縁膜のバリアハイトもしくは伝導帯バリアハイトというのは、シリコンの伝導帯端のエネルギーを基準にした値のことを表す。
【００４６】
（第１実施形態）
図２（ａ）は、第１実施形態の半導体記憶装置におけるメモリセルの模式断面図である。図２（ｂ）は、第１実施形態の半導体記憶装置のメモリセルのトンネル絶縁膜に対する電界印加時のバンドダイアグラムである。
【００４７】
第１実施形態によれば、第１のトンネル絶縁膜４１におけるチャネルボディ２０側の内周面にhigh-k絶縁膜５２が設けられている。すなわち、high-k絶縁膜５２は、チャネルボディ２０と第１のトンネル絶縁膜４１との間に設けられている。
【００４８】
また、第１のトンネル絶縁膜４１における第３のトンネル絶縁膜４２側の外周面にhigh-k絶縁膜５１が設けられている。すなわち、high-k絶縁膜５１は、第１のトンネル絶縁膜４１と第３のトンネル絶縁膜４２との間に設けられている。
【００４９】
第１のトンネル絶縁膜４１は、high-k絶縁膜５２とhigh-k絶縁膜５１に挟まれている。high-k絶縁膜５２及びhigh-k絶縁膜５１は、第１のトンネル絶縁膜４１よりも酸素原子の面密度が小さく、且つ窒化シリコンよりも誘電率が高い。
【００５０】
第１のトンネル絶縁膜４１は、例えばシリコン酸化膜（ＳｉＯ２膜）である。high-k絶縁膜５２及びhigh-k絶縁膜５１は、例えば、ランタン（Ｌａ）、イットリウム（Ｙ）、ストロンチウム（Ｓｒ）およびルテチウム（Ｌｕ）のうち少なくとも１つを含む金属化合物膜である。
【００５１】
図３は、第１実施形態と第１比較例におけるトンネル絶縁膜の電流−電界特性図である。横軸は、チャネル界面のトンネル絶縁膜電界（ＭＶ／ｃｍ）を、縦軸は、トンネル電流密度（Ａ／ｃｍ２）を表す。
【００５２】
図３の特性が得られた第１実施形態において、メモリホールの直径（柱状部ＣＬの直径）は、５６ｎｍである。また、ブロック膜３１は、電極層ＷＬ側から順に設けられたＳｉ３Ｎ４膜（膜厚１．４ｎｍ）と、ＳｉＯ２膜（膜厚３．１ｎｍ）と、Ｓｉ３Ｎ４膜（膜厚２．０ｎｍ）と、ＳｉＯ２膜（膜厚３．５ｎｍ）とを有する積層膜である。電荷蓄積膜３２は、Ｓｉ３Ｎ４膜（膜厚３．０ｎｍ）である。
【００５３】
また、第１のトンネル絶縁膜４１はＳｉＯ２膜（膜厚１．２ｎｍ）であり、第２のトンネル絶縁膜４３はＳｉＯ２膜（膜厚４．０ｎｍ）であり、第３のトンネル絶縁膜４２はＳｉ３Ｎ４膜（膜厚１．０ｎｍ）である。
【００５４】
high-k絶縁膜５２及びhigh-k絶縁膜５１は、それぞれ、Ｌａ２Ｏ３膜（膜厚０．３ｎｍ）である。
【００５５】
第１比較例は、上記第１実施形態においてhigh-k絶縁膜５２及びhigh-k絶縁膜５１がない構造である。
【００５６】
第１実施形態によれば、チャネルボディ２０側の第１のトンネル絶縁膜４１の両面（内周面及び外周面）に、第１のトンネル絶縁膜（ＳｉＯ２膜）４１よりも酸素原子の面密度が小さいhigh-k絶縁膜（Ｌａ２Ｏ３膜）５２、５１を設けている。
【００５７】
このため、第１のトンネル絶縁膜４１の伝導帯バリアハイトを低下させる向きのダイポールを、第１のトンネル絶縁膜４１とhigh-k絶縁膜５２との界面および第１のトンネル絶縁膜４１とhigh-k絶縁膜５１との界面に形成できる。したがって、第１のトンネル絶縁膜４１の誘電率を変えずに、第１のトンネル絶縁膜４１の伝導帯バリアハイトを０．３ｅＶ低下させることができた。
【００５８】
チャネル側の第１のトンネル絶縁膜４１の伝導帯バリアハイトの低下により、高電界領域のトンネル電流密度が増加する。すなわち、図３に示すように、第１実施形態では、high-k絶縁膜５２、５１が無い第１比較例と比べて、高電界領域でトンネル電流の増大が見られた。すなわち、トンネル絶縁膜の電流−電界特性を急峻にすることができた。
【００５９】
ここで、本明細書において、トンネル絶縁膜の電界に関して「高電界領域」というのは、ＳｉＯ２換算電界で概ね１０（ＭＶ／ｃｍ）以上の電界領域を言う。また、「中電界領域」というのは、ＳｉＯ２換算電界で概ね５（ＭＶ／ｃｍ）以上１０（ＭＶ／ｃｍ）未満の電界領域を言う。
【００６０】
高電界領域は、メモリセルへのデータ書き込み時にトンネル絶縁膜にかかる電界領域に相当する。したがって、高電界領域でのトンネル電流の増大（電子注入効率の向上）により、書き込み速度（書き込み効率）を向上できる。
【００６１】
（第２実施形態）
図４（ａ）は、第２実施形態の半導体記憶装置におけるメモリセルの模式断面図である。図４（ａ）は、メモリストリングの柱状部ＣＬの直径方向に沿った断面を表す。  
図４（ｂ）は、第２実施形態の半導体記憶装置のメモリセルのトンネル絶縁膜に対する電界印加時のバンドダイアグラムである。
【００６２】
第２実施形態によれば、第１実施形態と同様、第１のトンネル絶縁膜４１におけるチャネルボディ２０側の内周面にhigh-k絶縁膜５２が設けられている。すなわち、high-k絶縁膜５２は、チャネルボディ２０と第１のトンネル絶縁膜４１との間に設けられている。
【００６３】
また、第１のトンネル絶縁膜４１における第３のトンネル絶縁膜４２側の外周面にhigh-k絶縁膜５１が設けられている。すなわち、high-k絶縁膜５１は、第１のトンネル絶縁膜４１と第３のトンネル絶縁膜４２との間に設けられている。
【００６４】
第１のトンネル絶縁膜４１は、high-k絶縁膜５２とhigh-k絶縁膜５１に挟まれている。high-k絶縁膜５２及びhigh-k絶縁膜５１は、第１のトンネル絶縁膜４１よりも酸素原子の面密度が小さく、且つ窒化シリコンよりも誘電率が高い。
【００６５】
さらに、第２実施形態によれば、第２のトンネル絶縁膜４３における第３のトンネル絶縁膜４２側の内周面にhigh-k絶縁膜５３が設けられている。すなわち、high-k絶縁膜５３は、第２のトンネル絶縁膜４３と第３のトンネル絶縁膜４２との間に設けられている。
【００６６】
また、第２のトンネル絶縁膜４３における電荷蓄積膜３２側の外周面にhigh-k絶縁膜５４が設けられている。すなわち、high-k絶縁膜５４は、電荷蓄積膜３２と第２のトンネル絶縁膜４３との間に設けられている。
【００６７】
第２のトンネル絶縁膜４３は、high-k絶縁膜５３とhigh-k絶縁膜５４に挟まれている。high-k絶縁膜５３及びhigh-k絶縁膜５４は、第２のトンネル絶縁膜４３よりも酸素原子の面密度が大きく、且つ窒化シリコンよりも誘電率が高い。
【００６８】
第２のトンネル絶縁膜４３は、例えばシリコン酸窒化膜（ＳｉＯＮ膜）である。high-k絶縁膜５３及びhigh-k絶縁膜５４は、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）、マグネシウム（Ｍｇ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）およびスカンジウム（Ｓｃ）のうち少なくとも１つを含む金属化合物膜である。
【００６９】
図５は、第２実施形態と第２比較例におけるトンネル絶縁膜の電流−電界特性図である。横軸は、チャネル界面のトンネル絶縁膜電界（ＭＶ／ｃｍ）を、縦軸は、トンネル電流密度（Ａ／ｃｍ２）を表す。
【００７０】
図５の特性が得られた第２実施形態において、メモリホールの直径（柱状部ＣＬの直径）は、５６ｎｍである。また、ブロック膜３１は、電極層ＷＬ側から順に設けられたＳｉ３Ｎ４膜（膜厚１．４ｎｍ）と、ＳｉＯ２膜（膜厚３．１ｎｍ）と、Ｓｉ３Ｎ４膜（膜厚２．０ｎｍ）と、ＳｉＯ２膜（膜厚３．５ｎｍ）とを有する積層膜である。電荷蓄積膜３２は、Ｓｉ３Ｎ４膜（膜厚３．０ｎｍ）である。
【００７１】
また、第１のトンネル絶縁膜４１はＳｉＯ２膜（膜厚１．２ｎｍ）であり、第２のトンネル絶縁膜４３はＳｉＯＮ膜（膜厚４．０ｎｍ）であり、第３のトンネル絶縁膜４２はＳｉ３Ｎ４膜（膜厚１．０ｎｍ）である。
【００７２】
high-k絶縁膜５３及びhigh-k絶縁膜５４は、それぞれ、Ａｌ２Ｏ３膜（膜厚０．３ｎｍ）である。
【００７３】
第２比較例は、上記第２実施形態においてhigh-k絶縁膜５１〜５４がない構造である。
【００７４】
第２実施形態によれば、チャネルボディ２０側の第１のトンネル絶縁膜４１の両面（内周面及び外周面）に、第１のトンネル絶縁膜（ＳｉＯ２膜）４１よりも酸素原子の面密度が小さいhigh-k絶縁膜（Ｌａ２Ｏ３膜）５２、５１を設けている。
【００７５】
このため、第１のトンネル絶縁膜４１の伝導帯バリアハイトを低下させる向きのダイポールを、第１のトンネル絶縁膜４１とhigh-k絶縁膜５２との界面および第１のトンネル絶縁膜４１とhigh-k絶縁膜５１との界面に形成できる。したがって、第１のトンネル絶縁膜４１の誘電率を変えずに、第１のトンネル絶縁膜４１の伝導帯バリアハイトを０．３ｅＶ低下させることができた。
【００７６】
チャネル側の第１のトンネル絶縁膜４１の伝導帯バリアハイトの低下により、高電界領域のトンネル電流密度が増加する。すなわち、図５に示すように、第２実施形態では、high-k絶縁膜５２、５１が無い第２比較例と比べて、高電界領域でトンネル電流の増大が見られた。
【００７７】
また、第２実施形態によれば、電荷蓄積膜３２側の第２のトンネル絶縁膜４３の両面（内周面及び外周面）に、第２のトンネル絶縁膜（ＳｉＯＮ膜）４３よりも酸素原子の面密度が大きいhigh-k絶縁膜（Ａｌ２Ｏ３膜）５３、５４を設けている。
【００７８】
このため、第２のトンネル絶縁膜４３の伝導帯バリアハイトを増大させる向きのダイポールを、第２のトンネル絶縁膜４３とhigh-k絶縁膜５３との界面および第２のトンネル絶縁膜４３とhigh-k絶縁膜５４との界面に形成できる。したがって、第２のトンネル絶縁膜４３の誘電率を変えずに、第２のトンネル絶縁膜４３の伝導帯バリアハイトを０．５５ｅＶ増大させることができた。
【００７９】
電荷蓄積膜３２側の第２のトンネル絶縁膜４３の伝導帯バリアハイトの増大により、中電界領域のトンネル電流密度が減少する。すなわち、図５に示すように、第２実施形態では、high-k絶縁膜５３、５４が無い第２比較例と比べて、中電界領域でトンネル電流の減少が見られた。
【００８０】
中電界領域は、メモリセルのデータ読み出し時にトンネル絶縁膜にかかる電界領域に相当する。したがって、読み出し時の電荷注入（リーク電流）を抑制することができ、メモリセルのリードディスターブ耐性を向上できる。
【００８１】
すなわち、第２実施形態によれば、トンネル絶縁膜の高電界領域における電流増大と、中電界領域におけるリーク電流抑制とを同時に実現でき、急峻な電流−電界特性(Ｊ−Ｅ特性)を持つトンネル絶縁膜が得られる。
【００８２】
したがって、メモリセルのリードディスターブ耐性を向上させつつ、同時に書き込み効率を上げることができ、メモリセル動作時の閾値電圧ウィンドウの拡大を可能にする。
【００８３】
なお、第１のトンネル絶縁膜４１としてはシリコン酸化膜（ＳｉＯ２膜）以外にも、若干の窒素を添加したシリコン酸窒化膜（ＳｉＯＮ膜）を用いても同様の効果が得られる。この場合にも第１のトンネル絶縁膜４１の両面（内周面及び外周面）に、第１のトンネル絶縁膜４１よりも酸素原子の面密度が小さいhigh-k絶縁膜が設けられる。
【００８４】
また、第２のトンネル絶縁膜４３の両面（内周面及び外周面）に、第２のトンネル絶縁膜４３の伝導帯バリアハイトを増大させる効果が非常に大きいhigh-k絶縁膜を設けると、中電界領域だけでなく高電界領域の電流密度も影響を受け、高電界領域のトンネル電流増大の効果が僅少となる場合が起こりうる。
【００８５】
その場合には、第２のトンネル絶縁膜４３にＳｉＯＮ膜を用いることでバリアハイト増大を緩和し、高電界領域の電流増大と中電界領域の電流減少のバランスを取ることができる。すなわち、高電界領域で電流密度が大きく中電界領域で電流密度が小さい電流−電界特性が得られる。
【００８６】
（第３実施形態）
図６（ａ）は、第３実施形態の半導体記憶装置におけるメモリセルの模式断面図である。図６（ａ）は、メモリストリングの柱状部ＣＬの直径方向に沿った断面を表す。  
図６（ｂ）は、第３実施形態の半導体記憶装置のメモリセルのトンネル絶縁膜に対する電界印加時のバンドダイアグラムである。
【００８７】
第３実施形態によれば、チャネルボディ２０と電荷蓄積膜３２との間に、２層からなるトンネル絶縁膜６０が設けられている。トンネル絶縁膜６０は、シリコン、酸素および窒素を含む。
【００８８】
トンネル絶縁膜６０は、第１のトンネル絶縁膜６１と、第２のトンネル絶縁膜６２とを有する。
【００８９】
第１のトンネル絶縁膜６１は、チャネルボディ２０の周囲に筒状に設けられている。第１のトンネル絶縁膜６１は、例えばシリコン酸窒化膜である。
【００９０】
第２のトンネル絶縁膜６２は、電荷蓄積膜３２の内周面に筒状に設けられている。第２のトンネル絶縁膜６２は、例えばシリコン酸化膜である。
【００９１】
また、第３実施形態によれば、上記実施形態と同様、第１のトンネル絶縁膜６１におけるチャネルボディ２０側の内周面にhigh-k絶縁膜５２が設けられている。すなわち、high-k絶縁膜５２は、チャネルボディ２０と第１のトンネル絶縁膜６１との間に設けられている。
【００９２】
また、第１のトンネル絶縁膜６１における第２のトンネル絶縁膜６２側の外周面にhigh-k絶縁膜５１が設けられている。すなわち、high-k絶縁膜５１は、第１のトンネル絶縁膜６１と第２のトンネル絶縁膜６２との間に設けられている。
【００９３】
第１のトンネル絶縁膜６１は、high-k絶縁膜５２とhigh-k絶縁膜５１に挟まれている。high-k絶縁膜５２及びhigh-k絶縁膜５１は、第１のトンネル絶縁膜６１よりも酸素原子の面密度が小さく、且つ窒化シリコンよりも誘電率が高い。
【００９４】
図７は、第３実施形態と第３比較例におけるトンネル絶縁膜の電流−電界特性図である。横軸は、チャネル界面のトンネル絶縁膜電界（ＭＶ／ｃｍ）を、縦軸は、トンネル電流密度（Ａ／ｃｍ２）を表す。なお、横軸の電界はＳｉＯ２電界に換算した値である。
【００９５】
図７の特性が得られた第３実施形態において、メモリホールの直径（柱状部ＣＬの直径）は、５６ｎｍである。また、ブロック膜３１は、電極層ＷＬ側から順に設けられたＳｉ３Ｎ４膜（膜厚１．４ｎｍ）と、ＳｉＯ２膜（膜厚３．１ｎｍ）と、Ｓｉ３Ｎ４膜（膜厚２．０ｎｍ）と、ＳｉＯ２膜（膜厚３．５ｎｍ）とを有する積層膜である。電荷蓄積膜３２は、Ｓｉ３Ｎ４膜（膜厚３．０ｎｍ）である。
【００９６】
また、第１のトンネル絶縁膜６１はＳｉＯＮ膜（膜厚２．２ｎｍ）であり、第２のトンネル絶縁膜６２はＳｉＯ２膜（膜厚４．０ｎｍ）である。
【００９７】
high-k絶縁膜５２及びhigh-k絶縁膜５１は、それぞれ、Ｌａ２Ｏ３膜（膜厚０．３ｎｍ）である。
【００９８】
第３比較例は、上記第３実施形態においてhigh-k絶縁膜５２及びhigh-k絶縁膜５１がない構造である。
【００９９】
第３実施形態によれば、チャネルボディ２０側の第１のトンネル絶縁膜６１の両面（内周面及び外周面）に、第１のトンネル絶縁膜（ＳｉＯＮ膜）６１よりも酸素原子の面密度が小さいhigh-k絶縁膜（Ｌａ２Ｏ３膜）５２、５１を設けている。
【０１００】
このため、第１のトンネル絶縁膜６１の伝導帯バリアハイトを低下させる向きのダイポールを、第１のトンネル絶縁膜６１とhigh-k絶縁膜５２との界面および第１のトンネル絶縁膜６１とhigh-k絶縁膜５１との界面に形成できる。したがって、第１のトンネル絶縁膜６１の誘電率を変えずに、第１のトンネル絶縁膜６１の伝導帯バリアハイトを０．３ｅＶ低下させることができた。
【０１０１】
チャネル側の第１のトンネル絶縁膜６１の伝導帯バリアハイトの低下により、高電界領域のトンネル電流密度が増加する。すなわち、図７に示すように、第３実施形態では、high-k絶縁膜５２、５１が無い第３比較例と比べて、高電界領域でトンネル電流の増大が見られた。すなわち、トンネル絶縁膜の電流−電界特性を急峻にすることができた。したがって、高電界領域でのトンネル電流の増大（電子注入効率の向上）により、書き込み速度（書き込み効率）を向上できる。
【０１０２】
（第４実施形態）
図８（ａ）は、第４実施形態の半導体記憶装置におけるメモリセルの模式断面図である。図８（ａ）は、メモリストリングの柱状部ＣＬの直径方向に沿った断面を表す。  
図８（ｂ）は、第４実施形態の半導体記憶装置のメモリセルのトンネル絶縁膜に対する電界印加時のバンドダイアグラムである。
【０１０３】
第４実施形態のメモリセルは、第３実施形態と同様、２層の積層膜からなるトンネル絶縁膜６０を有する。
【０１０４】
第４実施形態によれば、第３実施形態と同様、第１のトンネル絶縁膜６１におけるチャネルボディ２０側の内周面にhigh-k絶縁膜５２が設けられている。すなわち、high-k絶縁膜５２は、チャネルボディ２０と第１のトンネル絶縁膜６１との間に設けられている。
【０１０５】
また、第１のトンネル絶縁膜６１における第２のトンネル絶縁膜６２側の外周面にhigh-k絶縁膜５１が設けられている。すなわち、high-k絶縁膜５１は、第１のトンネル絶縁膜６１と第２のトンネル絶縁膜６２との間に設けられている。
【０１０６】
第１のトンネル絶縁膜６１は、high-k絶縁膜５２とhigh-k絶縁膜５１に挟まれている。high-k絶縁膜５２及びhigh-k絶縁膜５１は、第１のトンネル絶縁膜６１よりも酸素原子の面密度が小さく、且つ窒化シリコンよりも誘電率が高い。
【０１０７】
さらに、第４実施形態によれば、第２のトンネル絶縁膜６２における第１のトンネル絶縁膜６１側の内周面にhigh-k絶縁膜５３が設けられている。high-k絶縁膜５３は、high-k絶縁膜５１に接している。すなわち、high-k絶縁膜５３は、第２のトンネル絶縁膜６２とhigh-k絶縁膜５１との間に設けられている。
【０１０８】
また、第２のトンネル絶縁膜６２における電荷蓄積膜３２側の外周面にhigh-k絶縁膜５４が設けられている。すなわち、high-k絶縁膜５４は、電荷蓄積膜３２と第２のトンネル絶縁膜６２との間に設けられている。
【０１０９】
第２のトンネル絶縁膜６２は、high-k絶縁膜５３とhigh-k絶縁膜５４に挟まれている。high-k絶縁膜５３及びhigh-k絶縁膜５４は、第２のトンネル絶縁膜６２よりも酸素原子の面密度が大きく、且つ窒化シリコンよりも誘電率が高い。
【０１１０】
図９は、第４実施形態と第４比較例におけるトンネル絶縁膜の電流−電界特性図である。横軸は、チャネル界面のトンネル絶縁膜電界（ＭＶ／ｃｍ）を、縦軸は、トンネル電流密度（Ａ／ｃｍ２）を表す。なお、横軸の電界はＳｉＯ２電界に換算した値である。
【０１１１】
図９の特性が得られた第４実施形態において、メモリホールの直径（柱状部ＣＬの直径）は、５６ｎｍである。また、ブロック膜３１は、電極層ＷＬ側から順に設けられたＳｉ３Ｎ４膜（膜厚１．４ｎｍ）と、ＳｉＯ２膜（膜厚３．１ｎｍ）と、Ｓｉ３Ｎ４膜（膜厚２．０ｎｍ）と、ＳｉＯ２膜（膜厚３．５ｎｍ）とを有する積層膜である。電荷蓄積膜３２は、Ｓｉ３Ｎ４膜（膜厚３．０ｎｍ）である。
【０１１２】
また、第１のトンネル絶縁膜６１はＳｉＯＮ膜（膜厚２．２ｎｍ）であり、第２のトンネル絶縁膜６２はＳｉＯＮ膜（膜厚４．０ｎｍ）である。
【０１１３】
high-k絶縁膜５３及びhigh-k絶縁膜５４は、それぞれ、Ａｌ２Ｏ３膜（膜厚０．３ｎｍ）である。
【０１１４】
第４比較例は、上記第４実施形態においてhigh-k絶縁膜５１〜５４がない構造である。
【０１１５】
第４実施形態によれば、チャネルボディ２０側の第１のトンネル絶縁膜６１の両面（内周面及び外周面）に、第１のトンネル絶縁膜（ＳｉＯＮ膜）６１よりも酸素原子の面密度が小さいhigh-k絶縁膜（Ｌａ２Ｏ３膜）５２、５１を設けている。
【０１１６】
このため、第１のトンネル絶縁膜６１の伝導帯バリアハイトを低下させる向きのダイポールを、第１のトンネル絶縁膜６１とhigh-k絶縁膜５２との界面および第１のトンネル絶縁膜６１とhigh-k絶縁膜５１との界面に形成できる。したがって、第１のトンネル絶縁膜６１の誘電率を変えずに、第１のトンネル絶縁膜６１の伝導帯バリアハイトを０．３ｅＶ低下させることができた。
【０１１７】
チャネル側の第１のトンネル絶縁膜６１の伝導帯バリアハイトの低下により、高電界領域のトンネル電流密度が増加する。すなわち、図９に示すように、第４実施形態では、high-k絶縁膜５２、５１が無い第４比較例と比べて、高電界領域でトンネル電流の増大が見られた。
【０１１８】
また、第４実施形態によれば、電荷蓄積膜３２側の第２のトンネル絶縁膜６２の両面（内周面及び外周面）に、第２のトンネル絶縁膜（ＳｉＯＮ膜）６２よりも酸素原子の面密度が大きいhigh-k絶縁膜（Ａｌ２Ｏ３膜）５３、５４を設けている。
【０１１９】
このため、第２のトンネル絶縁膜６２の伝導帯バリアハイトを増大させる向きのダイポールを、第２のトンネル絶縁膜６２とhigh-k絶縁膜５３との界面および第２のトンネル絶縁膜６２とhigh-k絶縁膜５４との界面に形成できる。したがって、第２のトンネル絶縁膜６２の誘電率を変えずに、第２のトンネル絶縁膜６２の伝導帯バリアハイトを０．５５ｅＶ増大させることができた。
【０１２０】
電荷蓄積膜３２側の第２のトンネル絶縁膜６２の伝導帯バリアハイトの増大により、中電界領域のトンネル電流密度が減少する。すなわち、図９に示すように、第４実施形態では、high-k絶縁膜５３、５４が無い第４比較例と比べて、中電界領域でトンネル電流の減少が見られた。
【０１２１】
すなわち、第４実施形態によれば、トンネル絶縁膜の高電界領域における電流増大と、中電界領域におけるリーク電流抑制とを同時に実現でき、急峻な電流−電界特性(Ｊ−Ｅ特性)を持つトンネル絶縁膜が得られる。
【０１２２】
したがって、メモリセルのリードディスターブ耐性を向上させつつ、同時に書き込み効率を上げることができ、メモリセル動作時の閾値電圧ウィンドウの拡大を可能にする。
【０１２３】
なお、high-k絶縁膜（Ｌａ２Ｏ３膜）５１とhigh-k絶縁膜（Ａｌ２Ｏ３膜）５３との間に、１モノレイヤー程度のシリコン窒化膜を設けると、メモリセル形成時の熱工程での、Ｌａ２Ｏ３膜とＡｌ２Ｏ３膜とのミキシングを防ぐことができる。
【０１２４】
以上説明した実施形態では、下部ゲート層であるバックゲートＢＧ内で一対の柱状部の下端がつながったＵ字状のメモリストリングについて説明した。しかしながら、メモリストリングは、下部ゲート層（下部選択ゲート）、その上に積層された複数層の電極層を含む積層体、およびその積層体上に設けられた上部ゲート層（上部選択ゲート）を貫通するＩ字形状のストレート構造であってもよい。
【０１２５】
また、前述した実施形態のトンネル絶縁膜及びhigh-k絶縁膜の積層膜構造は、平面型のメモリセルにも適用することができる。
【０１２６】
（第５実施形態）
図１０は、第５実施形態の半導体記憶装置のメモリセルの模式断面図である。
【０１２７】
半導体基板７１の表面もしくは半導体基板７１の表面に形成されたウェル層の表面には、半導体チャネルとしてのアクティブ領域７１ａが形成されている。アクティブ領域７１ａは、図１０において紙面を貫く方向に延びている。
【０１２８】
複数のアクティブ領域７１ａがフィン状に設けられ、隣り合うアクティブ領域７１ａ間には絶縁膜７６が埋め込まれている。
【０１２９】
アクティブ領域７１ａの上面上には、トンネル絶縁膜８０が設けられている。トンネル絶縁膜８０上には、電荷蓄積膜７３が設けられている。電荷蓄積膜７３は、例えば、浮遊ゲート電極、トラップ絶縁膜、または、これらの積層膜である。
【０１３０】
電荷蓄積膜７３の上には、中間絶縁膜７４が設けられている。また、中間絶縁膜７４は、電荷蓄積膜７３の側面にも設けられている。中間絶縁膜７４上には、電極層として制御ゲート７５が設けられている。
【０１３１】
基板７１を図１０における上方から見た平面視にて、アクティブ領域７１ａと制御ゲート７５とは交差（例えば直交）し、それらの交差部に電荷蓄積膜７３が位置する。すなわち、基板７１上に、複数のメモリセルがマトリクス状にレイアウトされ、１つのメモリセルは、そのまわりを絶縁体で囲まれた１つの電荷蓄積膜７３を含む。
【０１３２】
電荷蓄積膜７３は、絶縁体で覆われ、電気的にどこにも接続されていない。そのため、電源を切っても、電荷蓄積膜７３内に蓄積された電子は電荷蓄積膜７３から漏れ出さず、また新たに入ることもない。すなわち、図１０に示す半導体記憶装置は、電源を供給することなくデータを保持することができる不揮発性半導体記憶装置である。
【０１３３】
図１１（ａ）は、図１０に示すメモリセルにおけるトンネル絶縁膜の一例を示す模式断面図である。
【０１３４】
トンネル絶縁膜は、アクティブ領域７１ａ側に設けられた第１のトンネル絶縁膜８１と、電荷蓄積膜７３側に設けられた第２のトンネル絶縁膜８３と、第１のトンネル絶縁膜８１と第２のトンネル絶縁膜８３との間に設けられた第３のトンネル絶縁膜８２とを有する。
【０１３５】
第１のトンネル絶縁膜８１及び第２のトンネル絶縁膜８３は、シリコン酸化膜またはシリコン酸窒化膜である。第３のトンネル絶縁膜８２は、第１のトンネル絶縁膜８１及び第２のトンネル絶縁膜８３よりも窒素濃度が高く、例えばシリコン窒化膜またはシリコン酸窒化膜である。ここでの窒素濃度とは、窒素の体積密度（単位体積あたりの窒素原子の数）をいう。
【０１３６】
また、第１のトンネル絶縁膜８１におけるアクティブ領域７１ａ側の下面にhigh-k絶縁膜８４が設けられている。すなわち、high-k絶縁膜８４は、アクティブ領域７１ａと第１のトンネル絶縁膜８１との間に設けられている。
【０１３７】
また、第１のトンネル絶縁膜８１における第３のトンネル絶縁膜８２側の上面にhigh-k絶縁膜８５が設けられている。すなわち、high-k絶縁膜８５は、第１のトンネル絶縁膜８１と第３のトンネル絶縁膜８２との間に設けられている。
【０１３８】
第１のトンネル絶縁膜８１は、high-k絶縁膜８４とhigh-k絶縁膜８５に挟まれている。high-k絶縁膜８４及びhigh-k絶縁膜８５は、第１のトンネル絶縁膜８１よりも酸素原子の面密度が小さく、且つ窒化シリコンよりも誘電率が高い。
【０１３９】
high-k絶縁膜８４及びhigh-k絶縁膜８５は、例えば、ランタン（Ｌａ）、イットリウム（Ｙ）、ストロンチウム（Ｓｒ）およびルテチウム（Ｌｕ）のうち少なくとも１つを含む金属化合物膜である。
【０１４０】
さらに、第２のトンネル絶縁膜８３における第３のトンネル絶縁膜８２側の下面にhigh-k絶縁膜８６が設けられている。すなわち、high-k絶縁膜８６は、第２のトンネル絶縁膜８３と第３のトンネル絶縁膜８２との間に設けられている。
【０１４１】
また、第２のトンネル絶縁膜８３における電荷蓄積膜７３側の上面にhigh-k絶縁膜８７が設けられている。すなわち、high-k絶縁膜８７は、電荷蓄積膜７３と第２のトンネル絶縁膜８３との間に設けられている。
【０１４２】
第２のトンネル絶縁膜８３は、high-k絶縁膜８６とhigh-k絶縁膜８７に挟まれている。high-k絶縁膜８６及びhigh-k絶縁膜８７は、第２のトンネル絶縁膜８３よりも酸素原子の面密度が大きく、且つ窒化シリコンよりも誘電率が高い。
【０１４３】
high-k絶縁膜８６及びhigh-k絶縁膜８７は、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）、マグネシウム（Ｍｇ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）およびスカンジウム（Ｓｃ）のうち少なくとも１つを含む金属化合物膜である。
【０１４４】
第５実施形態によれば、アクティブ領域（チャネル）７１ａ側の第１のトンネル絶縁膜８１の両面（下面及び上面）に、第１のトンネル絶縁膜８１よりも酸素原子の面密度が小さいhigh-k絶縁膜８４、８５を設けている。
【０１４５】
このため、第１のトンネル絶縁膜８１の伝導帯バリアハイトを低下させる向きのダイポールを、第１のトンネル絶縁膜８１とhigh-k絶縁膜８４との界面および第１のトンネル絶縁膜８１とhigh-k絶縁膜８５との界面に形成できる。したがって、第１のトンネル絶縁膜８１の誘電率を変えずに、第１のトンネル絶縁膜８１の伝導帯バリアハイトを低下させることができる。
【０１４６】
チャネル側の第１のトンネル絶縁膜８１の伝導帯バリアハイトの低下により、高電界領域のトンネル電流密度が増加する。
【０１４７】
また、第５実施形態によれば、電荷蓄積膜７３側の第２のトンネル絶縁膜８３の両面（下面及び上面）に、第２のトンネル絶縁膜８３よりも酸素原子の面密度が大きいhigh-k絶縁膜８６、８７を設けている。
【０１４８】
このため、第２のトンネル絶縁膜８３の伝導帯バリアハイトを増大させる向きのダイポールを、第２のトンネル絶縁膜８３とhigh-k絶縁膜８６との界面および第２のトンネル絶縁膜８３とhigh-k絶縁膜８７との界面に形成できる。したがって、第２のトンネル絶縁膜８３の誘電率を変えずに、第２のトンネル絶縁膜８３の伝導帯バリアハイトを増大させることができる。
【０１４９】
電荷蓄積膜７３側の第２のトンネル絶縁膜８３の伝導帯バリアハイトの増大により、中電界領域のトンネル電流密度が減少する。
【０１５０】
すなわち、第５実施形態によれば、トンネル絶縁膜の高電界領域における電流増大と、中電界領域におけるリーク電流抑制とを同時に実現でき、急峻な電流−電界特性(Ｊ−Ｅ特性)を持つトンネル絶縁膜が得られる。
【０１５１】
したがって、メモリセルのリードディスターブ耐性を向上させつつ、同時に書き込み効率を上げることができ、メモリセル動作時の閾値電圧ウィンドウの拡大を可能にする。
【０１５２】
図１１（ｂ）は、図１０に示すメモリセルにおけるトンネル絶縁膜の他の構成を示す模式断面図である。
【０１５３】
図１１（ｂ）の構造において、トンネル絶縁膜は、アクティブ領域７１ａ側に設けられた第１のトンネル絶縁膜８８と、電荷蓄積膜７３側に設けられた第２のトンネル絶縁膜８９とを有する。
【０１５４】
第１のトンネル絶縁膜８８は、例えばシリコン酸窒化膜である。第２のトンネル絶縁膜８９は、例えば、シリコン酸化膜またはシリコン酸窒化膜である。
【０１５５】
また、第１のトンネル絶縁膜８８におけるアクティブ領域７１ａ側の下面にhigh-k絶縁膜８４が設けられている。すなわち、high-k絶縁膜８４は、アクティブ領域７１ａと第１のトンネル絶縁膜８８との間に設けられている。
【０１５６】
また、第１のトンネル絶縁膜８８における第２のトンネル絶縁膜８９側の上面にhigh-k絶縁膜８５が設けられている。
【０１５７】
第１のトンネル絶縁膜８８は、high-k絶縁膜８４とhigh-k絶縁膜８５に挟まれている。high-k絶縁膜８４及びhigh-k絶縁膜８５は、第１のトンネル絶縁膜８８よりも酸素原子の面密度が小さく、且つ窒化シリコンよりも誘電率が高い。
【０１５８】
さらに、第２のトンネル絶縁膜８９における第１のトンネル絶縁膜８８側の下面にhigh-k絶縁膜８６が設けられている。high-k絶縁膜８６は、high-k絶縁膜８５に接している。すなわち、high-k絶縁膜８６は、high-k絶縁膜８５と第２のトンネル絶縁膜８９との間に設けられている。
【０１５９】
また、第２のトンネル絶縁膜８９における電荷蓄積膜７３側の上面にhigh-k絶縁膜８７が設けられている。すなわち、high-k絶縁膜８７は、電荷蓄積膜７３と第２のトンネル絶縁膜８９との間に設けられている。
【０１６０】
第２のトンネル絶縁膜８９は、high-k絶縁膜８６とhigh-k絶縁膜８７に挟まれている。high-k絶縁膜８６及びhigh-k絶縁膜８７は、第２のトンネル絶縁膜８９よりも酸素原子の面密度が大きく、且つ窒化シリコンよりも誘電率が高い。
【０１６１】
図１１（ｂ）の構造においても、アクティブ領域（チャネル）７１ａ側の第１のトンネル絶縁膜８８の両面（下面及び上面）に、第１のトンネル絶縁膜８８よりも酸素原子の面密度が小さいhigh-k絶縁膜８４、８５を設けている。
【０１６２】
このため、第１のトンネル絶縁膜８８の伝導帯バリアハイトを低下させる向きのダイポールを、第１のトンネル絶縁膜８８とhigh-k絶縁膜８４との界面および第１のトンネル絶縁膜８８とhigh-k絶縁膜８５との界面に形成できる。したがって、第１のトンネル絶縁膜８８の誘電率を変えずに、第１のトンネル絶縁膜８８の伝導帯バリアハイトを低下させることができる。
【０１６３】
チャネル側の第１のトンネル絶縁膜８８の伝導帯バリアハイトの低下により、高電界領域のトンネル電流密度が増加する。
【０１６４】
また、電荷蓄積膜７３側の第２のトンネル絶縁膜８９の両面（下面及び上面）に、第２のトンネル絶縁膜８９よりも酸素原子の面密度が大きいhigh-k絶縁膜８６、８７を設けている。
【０１６５】
このため、第２のトンネル絶縁膜８９の伝導帯バリアハイトを増大させる向きのダイポールを、第２のトンネル絶縁膜８９とhigh-k絶縁膜８６との界面および第２のトンネル絶縁膜８９とhigh-k絶縁膜８７との界面に形成できる。したがって、第２のトンネル絶縁膜８９の誘電率を変えずに、第２のトンネル絶縁膜８９の伝導帯バリアハイトを増大させることができる。
【０１６６】
電荷蓄積膜７３側の第２のトンネル絶縁膜８９の伝導帯バリアハイトの増大により、中電界領域のトンネル電流密度が減少する。
【０１６７】
すなわち、図１１（ｂ）の構造においても、トンネル絶縁膜の高電界領域における電流増大と、中電界領域におけるリーク電流抑制とを同時に実現でき、急峻な電流−電界特性(Ｊ−Ｅ特性)を持つトンネル絶縁膜が得られる。
【０１６８】
したがって、メモリセルのリードディスターブ耐性を向上させつつ、同時に書き込み効率を上げることができ、メモリセル動作時の閾値電圧ウィンドウの拡大を可能にする。
【０１６９】
なお、high-k絶縁膜８５とhigh-k絶縁膜８６との間に、１モノレイヤー程度のシリコン窒化膜を設けると、メモリセル形成時の熱工程での、high-k絶縁膜８５に含まれるとhigh-k絶縁膜８６とのミキシングを防ぐことができる。
【０１７０】
以上説明した実施形態によれば、トンネル絶縁膜の各層の誘電率は変えずに、バリアハイトだけを変えて、トンネル絶縁膜の電流−電界特性を急峻化する。多層トンネル絶縁膜におけるチャネル側の膜をＳｉＯ２からＳｉＯＮに変えてもバリアハイトの低減効果は得られるが、誘電率も変調するために、電流−電界特性は急峻にならず、本発明の実施形態のようにhigh-k絶縁膜の導入が必要である。
【０１７１】
なお、チャネルの不純物濃度を変えたり、制御ゲート電極の仕事関数を変えたりしてメモリセルの中性閾値電圧を上げれば、外部から印加する電圧という観点からは、高電界領域の電流密度が大きくなり中電界領域の電流密度が小さくなるのと似た状態を作り出すことは可能である。
【０１７２】
しかし、選択セルの閾値電圧との兼ね合いなどから、メモリセルの中性閾値電圧を変えることに制約がある場合がある。これに対して、本実施形態では、メモリセルの中性閾値電圧を変えることなく、トンネル絶縁膜の電流−電界特性を急峻にできる。
【０１７３】
なお、チャネル側の第１のトンネル絶縁膜の一方の面だけ、または電荷蓄積膜側の第２のトンネル絶縁膜の一方の面だけにhigh-k絶縁膜を設けても、上記実施形態と定性的には同様の効果が得られる。ただし、第１のトンネル絶縁膜の両面、または第２のトンネル絶縁膜の両面にhigh-k絶縁膜を設けると、high-k絶縁膜とＳｉＯ２間のダイポールが一方向だけしか存在しないことによるメモリセルの中性閾値電圧のずれを抑制できる。
【０１７４】
上記high-k絶縁膜の厚さは、金属元素の面密度(厚さ方向に積算した密度)換算で１×１０１２（ｃｍ−２）から１×１０１６（ｃｍ−２）までの範囲内であればよい。また、high-k絶縁膜の厚さは、１モノレイヤーよりも小さくてもよい。
【０１７５】
例えば、ＳｉＯ２膜よりも酸素原子の面密度が小さいhigh-k絶縁膜としては、Ｌａ２Ｏ３膜、Ｙ２Ｏ３膜、ＳｒＯ膜、Ｌｕ２Ｏ３膜などが挙げられる。
【０１７６】
また、ＳｉＯ２膜よりも酸素原子の面密度が大きいhigh-k絶縁膜としては、Ａｌ２Ｏ３膜、ＴｉＯ２膜、Ｔａ２Ｏ５膜、ＭｇＯ膜、ＨｆＯ２膜、ＺｒＯ２膜、Ｓｃ２Ｏ３膜などが挙げられる。
【０１７７】
また、high-k絶縁膜は、金属酸化物に限らず、金属の酸窒物、シリケート、アルミネート、窒化シリケート、窒化アルミネートなどであっても構わない。
【０１７８】
high-k絶縁膜の酸素原子の面密度は、文献（K.Kita and A.Toriumi, Appl.Phys.Lett.94,132902(2009)）に記載された方法で求めることができる。
【０１７９】
すなわち、各酸化物の単位構造として酸素１原子を含む構造（Ｓｉ１／２Ｏ、Ａｌ２／３Ｏ、Ｈｆ１／２Ｏ、Ｙ２／３Ｏ、Ｌａ２／３Ｏ）を考える。その式量をＷｕとすれば、この単位構造の体積Ｖｕは、Ｗｕ／ρ／ＮＡ(ＮＡ：アボガドロ数)で与えられる。この単位構造の体積を用いれば、面積あたりの酸素原子の面密度σはＶｕ−２／３で決定することができる。
【０１８０】
この方法によれば、任意の金属元素の酸化物、窒化物、酸窒物、シリケート、アルミネート、窒化シリケート、窒化アルミネート等に対しても、酸素原子の面密度を決定できる。
【０１８１】
さらに、トンネル絶縁膜がＳｉＯ２ではなく、ＳｉＯＮである場合も、その組成を(ＳｉＯ２)ｘ(Ｓｉ３Ｎ４)１−ｘと表し、上記Kitaらの文献に記載の方法を適用すれば、酸素原子の面密度を決定することができる。
【０１８２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１８３】
２０…チャネルボディ、３１…ブロック膜、３２…電荷蓄積膜、４０，６０，８０…トンネル絶縁膜、４１，６１，８１，８８…第１のトンネル絶縁膜、４３，６２，８３，８９…第２のトンネル絶縁膜、４２，８２…第３のトンネル絶縁膜、５１〜５４，８４〜８７…絶縁膜、ＷＬ…電極層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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