(57)【要約】【課題】本発明は、パラレルバスの接続状態を正確に検出する。【解決手段】画像処理装置１のパラレルバス部４０は、制御基板１０に、プログラムを記憶するＲＯＭ１２とＣＰＵ１１が搭載され、パラレルバス１４で接続されている。制御基板１０にＦＦＣ３０で接続されているデバイス基板２０に、パラレルバス２２が形成されて、該パラレルバス２２に接続されているＡＳＩＣ２１ａ〜２１ｃが搭載されている。ＣＰＵ１１は、起動時においてパラレルバス１４を通してＲＯＭ１２からプログラムを読み込んだ後に、該プログラムに基づいてパラレルバス１４、２２、ＦＦＣ３０の接続検出処理を行うが、パラレルバス１４、２２、ＦＦＣ３０は、チップセレクト信号CS1_N〜CS3_Nの隣の信号線として、少なくとも、ＣＰＵ１１がプログラムを読み込む間は、ネゲート（Ｈレベル出力）となるライトイネーブル信号WR_N用の信号線Ｌ５が配置されている。【選択図】          図２
2015032109.tif 000002
【特許請求の範囲】
【請求項１】
プログラムを記憶する不揮発性記憶手段と、
前記不揮発性記憶手段とパラレルバスで接続され、該不揮発性記憶手段を選択するチップセレクト信号を、該パラレルバスに流して、該不揮発性記憶手段から前記プログラムを読み込む制御手段と、
前記パラレルバスに接続され、前記制御手段から該パラレルバスに流されるチップセレクト信号によって選択されるデバイスと、
を備え、
前記制御手段は、
起動時において前記パラレルバスを通して前記不揮発性記憶手段から前記プログラムを読み込んだ後に、該プログラムに基づいて前記パラレルバスの接続状態を検出し、
前記パラレルバスは、
前記制御手段が前記デバイスを選択するチップセレクト信号が流れる信号線の隣の信号線として、少なくとも、該制御手段が前記プログラムを読み込む間は、該デバイスが非セレクト状態であることを示す信号状態となるガード信号の流れるガード信号線が配置されていることを特徴とするパラレルバス装置。
【請求項２】
前記不揮発性記憶手段と前記制御手段は、
同じ制御基板上に搭載され、
前記デバイスは、
前記制御基板とは異なるデバイス基板上に搭載され、
前記パラレルバスは、
前記制御基板上に形成されて前記不揮発性記憶手段と前記制御手段とを接続する制御パラレルバスと、前記デバイス基板上に形成されて前記デバイスに接続するデバイスパラレルバスと、該制御パラレルバスと該デバイスパラレルバスとを接続するパラレルケーブル手段と、を備え、少なくとも該パラレルケーブル手段において、該制御手段が該デバイスを選択するチップセレクト信号が流れる信号線の隣の信号線として、前記ガード信号線が配置されていることを特徴とする請求項１記載のパラレルバス装置。
【請求項３】
前記ガード信号線は、
前記ガード信号として、ライトイネーブル信号が流れるライトイネーブル信号線であることを特徴とする請求項１または請求項２記載のパラレルバス装置。
【請求項４】
前記ガード信号線は、
前記ガード信号として、前記制御手段による前記プログラムの読み込みが完了した後に、該制御手段または前記デバイスが電圧レベルを変化可能な制御信号が流れる信号線であることを特徴とする請求項１または請求項２記載のパラレルバス装置。
【請求項５】
前記デバイスは、
複数搭載され、
前記パラレルバスは、
全ての前記デバイスのチップセレクト信号線が隣接して配線され、複数の該チップセレクト信号線のうち、データ信号線、アドレス信号線、あるいは、リードイネーブル信号線に最も近い該チップセレクト信号線との間に、前記ガード信号線が配置されていることを特徴とする請求項１から請求項４のいずれかに記載のパラレルバス装置。
【請求項６】
プログラムを記憶する不揮発性記憶手段と、該プログラムを読み込んで制御する制御手段と、該制御手段の制御下で処理を行うデバイスと、をパラレルバスで接続するパラレルバス部を備えている電気機器であって、
前記パラレルバス部として、請求項１から請求項５のいずれかに記載のパラレルバス装置を備えていることを特徴とする電気機器。
【請求項７】
前記電気機器は、
前記制御手段が前記不揮発性記憶手段の前記プログラムに基づいて前記デバイスの動作を制御して画像処理を行う画像処理装置であることを特徴とする請求項６記載の電気機器。
【請求項８】
プログラムを記憶する不揮発性記憶手段とパラレルバスによって接続されている制御手段が該不揮発性記憶手段を選択するチップセレクト信号を、該パラレルバスに流して、該不揮発性記憶手段から該プログラムを読み取るプログラム読取処理ステップと、
前記パラレルバスに接続されているデバイスを、前記制御手段が該パラレルバスを通して該デバイスを選択するチップセレクト信号を流して動作対象とするデバイス選択処理ステップと、
前記制御手段が、起動時において前記プログラム読取処理で前記不揮発性記憶手段から前記プログラムを読み込んだ後に、前記パラレルバスの接続状態を検出する接続検出処理ステップと、
前記制御手段が前記デバイスを選択するチップセレクト信号が流れる信号線の隣の信号線に、少なくとも、前記プログラム読取処理ステップで前記プログラムの読み込みが行われている間は、該デバイスが非セレクト状態であることを示す信号状態となるガード信号を流すガード信号処理ステップと、
を有することを特徴とする配線制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パラレルバス装置、電気機器及び配線制御方法に関し、詳細には、パラレルバスの接続状態を正確に検出するパラレルバス装置、電気機器及び配線制御方法に関する。
【背景技術】
【０００２】
複写装置、ファクシミリ装置、プリンタ装置等の画像形成装置やスキャナ装置等の画像読取装置を含む画像処理装置及びコンピュータやその他の電気製品等の電気機器においては、小型化に伴って内部の基板間をＦＦＣ（Flexible Flat Cable：フレキシブルフラットケーブル）を用いて接続することが多くなってきている。ＦＦＣは、現在の小型化された電気機器において、その薄さと耐屈曲性が機器の小型化に大きく貢献している。
【０００３】
例えば、複合装置は、ＣＰＵ（Central Processing Unit）と他の機能を有するデバイスが、異なる基板に配置されている。
【０００４】
例えば、複合装置は、通常、ＣＰＵとプログラムを格納するＲＯＭ（Read Only Memory）等が同じ基板上に搭載され、その他の機能を有するＡＳＩＣ（Application Specific Integrated Circuit）等のデバイスが他の基板上に搭載されている。そして、複合装置は、ＣＰＵとＲＯＭ及び他のデバイスが、パラレルバスで接続され、基板間において、パラレルバスＩ／ＦとしてＦＦＣを用いてパラレスバスが接続されている（特許文献１等参照）。
【０００５】
電気機器は、基板間のパラレルバスを接続するＦＦＣに断線やショートが発生していると、誤動作したり故障の原因となる。
【０００６】
すなわち、一般的に、図７に示すように、パラレルバス装置１００は、マスタとなるデバイス（以下、単に、マスタという。）１０１とスレーブとなるデバイス（以下、単に、スレーブという。）１０２が、パラレルバス１０３によって接続されている。パラレルバス１０３は、アドレスバス１０３ａ、データバス１０３ｂ及び制御信号用の信号線として、チップセレクト信号CS1_N用の信号線１０３ｃ、リードイネーブル信号RD_N用の信号線１０３ｄ、ライトイネーブル信号WR_N用の信号線１０３ｅが順次並んで配線されている。なお、図７では、マスタ１０１として、ＣＰＵが用いられ、スレーブ１０２として、ＡＳＩＣが用いられている場合が示されている。
【０００７】
このようなパラレルバス装置１００においては、マスタ１０１が、スレーブ１０２に対して、パラレルバス１０３を介して必要な時にデータのリードあるいはライトを行なう。アドレスバス１０３ａ及びデータバス１０３ｂは、接続するデバイスの領域を指定するアドレスADDRESS0〜ADDRESS15とデータDATA0〜DATA15を流す線であり、各デバイスのアドレス領域とデータ幅の数だけの配線数がある。信号線１０３ｄは、マスタがデータのリードを行うためのリードイネーブル信号RD_Nを流す信号線であり、マスタがデータリードするタイミングでアサート（Ｌレベル出力）して、リードイネーブル信号RD_Nを受けたスレーブがデータを出す。信号線１０３ｅは、マスタがデータのライトを行うためのライトイネーブル信号WR_Nを流す信号線であり、マスタがライトするタイミングでアサート（Ｌレベル出力）して、ライトイネーブル信号WR_Nを受けたスレーブがデータを内部に書き込む。
【０００８】
そして、このようなパラレルバス装置１００は、アドレスバス１０３ａ、データバス１０３ｂ及びリードイネーブル信号RD_N用の信号線１０３ｄ、ライトイネーブル信号WR_N用の信号線１０３ｅが、全てのデバイスにワイヤードオアで接続されるため、スレーブとして複数のデバイスが存在する場合、どのスレーブ（デバイス）に対してのアクセスであるかを識別することができない。そこで、パラレルバス装置１００は、マスタが、チップセレクト信号CS1_Nをパラレルバス１０３の制御用の信号線１０３ｃに流して、通信を行うスレーブ（デバイス）を選択し、同時に２つ以上のスレーブ（デバイス）と通信しないように制御を行なう。
【０００９】
そして、パラレルバス装置１００は、上述のように、スレーブが、ＲＯＭのようにマスタであるＣＰＵと同じ基板上に搭載されているデバイスと、ＡＳＩＣ等のように、異なる基板に搭載されているデバイスとがある。
【００１０】
マスタとスレーブが異なる基板に搭載されている場合、パラレルバス装置１００は、図８に示すように、マスタ側のパラレルバス１００ａと、スレーブ側のパラレルバス１００ｂとが、パラレルバスＩ／Ｆ（インターフェイス）としてＦＦＣ１００ｃを用いて接続されている。
【００１１】
ＦＦＣ１００ｃは、電気機器の可動部分に搭載された基板にスレーブが搭載されている等の場合、電気機器の動作に伴って、断線や隣接配線間の短絡等が発生することがある。
【００１２】
ところが、図８に示すように、従来、パラレルバス装置１００は、一般的に、アドレスバス１０３ａ、データバス１０３ｂ、チップセレクト信号CS1_N〜CS3_N用の信号線１０３ｃ、リードイネーブル信号RD_N用の信号線１０３ｄ及びライトイネーブル信号WR_N用の信号線１０３ｅが順番に並んだ状態で配線されている。なお、図８は、マスタの搭載されている基板とは異なる基板に搭載されているスレーブが３つである場合が示されている。
【００１３】
このような配線構造となっているパラレルバス装置１００は、例えば、ＦＦＣ１００ｃの図８にＣで示す配線位置、すなわち、データバス１０３ｂとチップセレクト信号CS1_N〜CS3_N用の信号線１０３ｃとが相隣接する配線位置において短絡が発生していると、例えば、マスタであるＣＰＵが、図９に示すように、スレーブとしてのＲＯＭをセレクトするチップセレクト信号CSROM_Nをアサート（Ｌレベル出力）しても、チップセレクト時に、チップセレクト信号CS1_N〜CS3_N用の信号線１０３ｃに短絡しているデータバス１０３ｂのデータ値の影響を受け、データバス１０３ｂと短絡しているチップセレクト信号CS1_N〜CS3_Nが、チップセレクト状態を示すアサート（Ｌレベル出力）となることがある。図９では、チップセレクト信号CS1_Nが、データ信号の影響を受けて、アサート（Ｌレベル出力）となっている。したがって、短絡しているチップセレクト信号CS1_N用の信号線１０３ｃの繋がっているスレーブが、本来、セレクト対象ではないにも関わらず、図９に両矢印で示す期間において、セレクトされた状態となり、２つのスレーブがセレクト状態となって、適切なリード／ライトを行うことができない状態となる。なお、上記においては、図８の配線位置Ｃで短絡が発生している場合について説明したが、配線位置Ｄにおいて短絡が発生していても、同様である。すなわち、リードイネーブル信号RD_N用の信号線１０３ｄと隣接するチップセレクト信号CS1_N〜CS3_N用の信号線１０３ｃとの間で短絡が発生しても、リードイネーブル信号RD_Nが、チップセレクトを行う間、Ｌレベルとなるため、短絡しているチップセレクト信号CS1_N〜CS3_N（図８では、チップセレクト信号CS３_N）がアサート（Ｌレベル出力）となる。
【００１４】
そこで、従来から、複合装置等の電気機器においては、起動時にＦＦＣの接続状態を検出する接続検出処理を実施し、誤動作等の発生を防止している。そして、従来、一般的に、電気機器は、接続検出処理を行うプログラムが、ＲＯＭ等の不揮発性メモリに格納されている。そして、ＣＰＵが、パラレルバスを通して、ＲＯＭからプログラムを読み出し、接続検出処理を行っている。
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかしながら、上記従来技術にあっては、ＣＰＵが起動時にＲＯＭからプログラムを読み出して接続検出処理を行っている。したがって、例えば、図８に示したように、プログラムを読み出す時点において、Ｌレベルとなるバスとチップセレクト信号用の信号線が短絡する不具合が発生していると、ＲＯＭとともに他のスレーブもセレクト状態となる。その結果、ＣＰＵが正確にプログラムを読み込んで、正確にパラレルバスの接続検出処理を行うことができないという問題があった。
【００１６】
そこで、本発明は、パラレルバスにおける接続検出処理を確実に実施し、正確な故障判断を行うことを目的としている。
【課題を解決するための手段】
【００１７】
上記目的を達成するために、請求項１記載のパラレルバス装置は、プログラムを記憶する不揮発性記憶手段と、前記不揮発性記憶手段とパラレルバスで接続され、該不揮発性記憶手段を選択するチップセレクト信号を、該パラレルバスに流して、該不揮発性記憶手段から前記プログラムを読み込む制御手段と、前記パラレルバスに接続され、前記制御手段から該パラレルバスに流されるチップセレクト信号によって選択されるデバイスと、を備え、前記制御手段は、起動時において前記パラレルバスを通して前記不揮発性記憶手段から前記プログラムを読み込んだ後に、該プログラムに基づいて前記パラレルバスの接続検出処理を行い、前記パラレルバスは、前記制御手段が前記デバイスを選択するチップセレクト信号が流れる信号線の隣の信号線として、少なくとも、該制御手段が前記プログラムを読み込む間は、該デバイスが非セレクト状態であることを示す信号状態となるガード信号の流れるガード信号線が配置されていることを特徴としている。
【発明の効果】
【００１８】
本発明によれば、パラレルバスにおける接続検出処理を確実に実施し、正確な故障判断を行うことができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施例を適用した画像処理装置の要部概略構成図。
【図２】パラレルバス配線を示した画像処理装置の要部概略構成図。
【図３】接続検出処理を伴う起動制御処理を示すフローチャート。
【図４】プログラム読込時の各信号のシーケンス図。
【図５】他のパラレルバス配線を有する画像処理装置の要部概略構成図。
【図６】ＡＳＩＣ＿ＷＡＫＥ信号処理を示すフローチャート。
【図７】パラレルバス装置の一例を示す図。
【図８】従来のパラレルバスとＦＦＣの配線構成図。
【図９】チップセレクト信号が隣接するデータバスと短絡している場合の信号状態を示す図。
【発明を実施するための形態】
【００２０】
以下、本発明の好適な実施例を添付図面に基づいて詳細に説明する。なお、以下に述べる実施例は、本発明の好適な実施例であるので、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明によって不当に限定されるものではなく、また、本実施の形態で説明される構成の全てが本発明の必須の構成要件ではない。
【実施例１】
【００２１】
図１〜図６は、本発明のパラレルバス装置、電気機器及び配線制御方法の一実施例を示す図であり、図１は、本発明のパラレルバス装置、電気機器及び配線制御方法の一実施例を適用した画像処理装置１の要部概略構成図である。
【００２２】
図１において、電気機器としての画像処理装置１は、制御基板１０、デバイス基板２０及びその他の画像処理を行うのに必要な各部を備えており、制御基板１０とデバイス基板２０は、ＦＦＣ３０によって接続されている。画像処理装置１は、例えば、複合装置、プリンタ装置、複写装置、ファクシミリ装置、プロジェクタ装置等であり、複合装置の場合、さらに、画像形成部、画像読取部、通信部、操作表示部等の複合機能を実行するための各部を備えている。なお、本実施例においては、電気機器として、画像処理装置１に適用した場合について説明するが、電気機器としては、画像処理装置１に限るものではなく、例えば、コンピュータ等のパラレルバスを利用する電気機器一般に適用することができる。
【００２３】
制御基板１０は、ＣＰＵ１１、ＲＯＭ１２、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory ）１３等を搭載しており、パラレルバス１４とシリアルバス１５が形成されているとともに、ＦＦＣコネクタ１６が配設されている。
【００２４】
ＲＯＭ（不揮発性記憶手段）１２は、画像処理装置１の基本プログラムや接続検出プログラム等のプログラム及び必要なシステムデータ等を格納しており、パラレルバス１４に接続されている。なお、本実施例においては、接続検出プログラムは、基本プログラム、特に、画像処理装置１の起動に必要なプログラムに組み込まれた状態で、ＲＯＭ１２内に格納されているものとする。
【００２５】
ＣＰＵ（制御手段）１１は、ＲＡＭ（Random Access Memory）、パラレルバス１４及びシリアルバス１５と通信を行う通信制御を行う通信制御部等の複数のモジュールを備えており、パラレルバス１４に接続されているとともに、シリアルバス１５に接続されている。
【００２６】
ＣＰＵ１１は、パラレルバス１４にＲＯＭ１２を選択するチップセレクト信号を流して、ＲＯＭ１２内のプログラムを読み出し（リードし）、内部ＲＡＭを利用して画像処理装置１の各部を制御して、画像処理装置１としての基本処理を実行する。また、ＣＰＵ１１は、パラレルバス１４にＲＯＭ１２を選択するチップセレクト信号を流して、ＲＯＭ１２内の接続検出プログラムを起動プログラムとともに読み込む。ＣＰＵ１１は、読み込んだ接続検出プログラムに基づいて、後述するパラレルバス全体の接続検出処理を行う。
【００２７】
すなわち、画像処理装置１は、ＲＯＭ、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory ）、ＥＰＲＯＭ、フラッシュメモリ、フレキシブルディスク、ＣＤ−ＲＯＭ（Compact Disc Read Only Memory ）、ＣＤ−ＲＷ（Compact Disc Rewritable ）、ＤＶＤ（Digital Versatile Disk）、ＳＤ（Secure Digital）カード、ＭＯ（Magneto-Optical Disc）等のコンピュータが読み取り可能な記録媒体に記録されている本発明の配線制御方法を伴う接続検出方法を実行する接続検出プログラムを読み込んでＲＯＭ１２に導入することで、後述するパラレルバスの接続検出を正確に実行する画像処理装置として構築されている。この接続検出プログラムは、アセンブラ、Ｃ、Ｃ＋＋、Ｃ＃、Ｊａｖａ（登録商標）等のレガシープログラミング言語やオブジェクト指向ブログラミング言語等で記述されたコンピュータ実行可能なプログラムであり、上記記録媒体に格納して頒布することができる。
【００２８】
ＥＥＰＲＯＭ１３は、ＣＰＵ１１とシリアルバス１５で接続されており、ＣＰＵ１１によって必要なデータが書き込まれ、また、読み出される。
【００２９】
デバイス基板２０は、複数（本実施例では、３つ）のデバイスであるＡＳＩＣ２１ａ、ＡＳＩＣ２１ｂ、ＡＳＩＣ２１ｃを搭載しており、パラレルバス２２が形成されているとともに、ＦＦＣコネクタ２３が配設されている。デバイス基板２０は、例えば、モータやセンサ等のＩ／Ｏを制御する基板、画像データに対して各種画像処理を行う基板、用紙Ｐに画像形成する画像形成制御を行う基板、スキャナ部に原稿の画像を読み取らせるスキャナ制御を行う基板のいずれか、または、それらの基板のうち、複数の機能を備えた基板である。したがって、デバイス基板２０は、搭載するＡＳＩＣ２１ａ〜２１ｃが、その機能を実行するのに必要な処理を行うＡＳＩＣである。
【００３０】
ＡＳＩＣ２１ａ〜２１ｃは、パラレルバス２２に接続されており、パラレルバス２２は、ＦＦＣコネクタ２３に接続されている。
【００３１】
制御基板１０のＦＦＣコネクタ１６とデバイス基板２０のＦＦＣコネクタ２３には、それぞれパラレルケーブル手段としてのＦＦＣ３０が接続されている。すなわち、制御基板１０のパラレルバス１４とデバイス基板２０のパラレルバス２２は、ＦＦＣ３０によって接続されている。このＦＦＣ３０は、多数の信号線を有する場合に、小型化、軽量化するために用いられる高密度配線のケーブルである。
【００３２】
すなわち、画像処理装置１は、パラレルバス１４、ＦＦＣコネクタ１６、パラレルバス２２、ＦＦＣコネクタ２３及びＦＦＣ３０からなるパラレルバス部（パラレルバス装置）４０を備えている。
【００３３】
そして、画像処理装置１は、そのパラレルバス部４０における配線が、図２に示すように、図２において上側からリードイネーブル信号線RD_N用の信号線Ｌ１、アドレスADDRESS0〜ADDRESSn（図２では、ADDR0〜ADDRnと記載。）用の信号線（アドレスバス）Ｌ2、データDATA0〜DATAn用の信号線（データバス）Ｌ３、ライトイネーブル信号WR_N用の信号線Ｌ4、デバイス用チップセレクト信号CS1_N〜CS3_N用の信号線Ｌ５及びＲＯＭ用チップセレクト信号CSROM_N用の信号線Ｌ６の各配線が、順番に並んだ状態で配設されている。なお、図１及び図２では、ＣＰＵ１１に接続される他の基板上のデバイスがＡＳＩＣ２１ａ〜２１ｃの３つである場合を例として取り上げているため、チップセレクト信号CS1_N〜CS3_N用の信号線Ｌ５が、３本の信号線となっている。したがって、デバイスの数が増えると、チップセレクト信号用の信号線の数もデバイスの数だけ増える。また、図２においては、ライトイネーブル信号WR_N用の信号線Ｌ４を他のバス配線と区別して明示にするために、波線で示されているが、仮想の配線等ではなく他の配線と同じである。
【００３４】
リードイネーブル信号RD_N用の信号線Ｌ１は、マスタであるＣＰＵ１１がデータのリードを行うためのリードイネーブル信号RD_Nを流す信号線である。リードイネーブル信号RD_Nは、マスタであるＣＰＵ１１がデータリードするタイミングでアサート（Ｌレベル出力）して、リードイネーブル信号RD_Nを受けたスレーブであるＲＯＭ１２、ＡＳＩＣ２１ａ〜２１ｃがデータを出す。ライトイネーブル信号WR_N用の信号線Ｌ４は、マスタであるＣＰＵ１１がデータのライトを行うためのライトイネーブル信号WR_Nを流すバスである。ライトイネーブル信号WR_Nは、マスタであるＣＰＵ１１がライトするタイミングでアサート（Ｌレベル出力）して、ライトイネーブル信号WR_Nを受けたスレーブであるＲＯＭ１２、ＡＳＩＣ２１ａ〜２１ｃがデータを内部に書き込む。アドレスバスＬ２は、データを読み書きする場合のアドレスを指定するアドレスADDRESS0〜ADDRESSnを流すバスであり、データバスＬ３は、実際にデータDATA0〜DATAnが流れるバスである。
【００３５】
画像処理装置１は、マスタであるＣＰＵ１１からのアドレスバスＬ２、データバスＬ３、リードイネーブル信号RD_N用の信号線Ｌ１及びライトイネーブル信号WR_N用の信号線Ｌ４が、全てのデバイスであるＲＯＭ１２、ＡＳＩＣ２１ａ〜２１ｃにワイヤードオアで接続される。したがって、ＣＰＵ１１は、スレーブとしてのＲＯＭ１２、ＡＳＩＣ２１ａ〜２１ｃのうち、どのスレーブ（デバイス）に対してのアクセスであるかを識別する必要がある。そこで、マスタであるＣＰＵ１１は、チップセレクト用の信号線Ｌ５、Ｌ６を通してチップセレクト信号CSROM_N、CS1_N〜CS３_Nを流して、通信を行うスレーブ（デバイス）を選択し、同時に２つ以上のスレーブ（デバイス）と通信しないように制御を行なう。
【００３６】
そして、パラレルバス部４０は、チップセレクト信号CS1_N〜CS３_N用の信号線Ｌ５の上側に隣接する配線、すなわち、チップセレクト信号CS1_N用の信号線Ｌ５に隣接する配線が、ライトイネーブル信号WR_N用の信号線（ガード信号線）Ｌ４である。信号線Ｌ４を流れるライトイネーブル信号WR_Nは、ＲＯＭ１２やＡＳＩＣ２１ａ〜２１ｃへデータを書き込むとき以外は、Ｈレベルの信号であり、ガード信号として機能する。すなわち、ライトイネーブル信号WR_N用の信号線Ｌ４は、通常、画像処理装置１の起動時において、Ｈレベルのライトイネーブル信号WR_Nを流す。また、チップセレクト信号CS1_N〜CS３_N用の信号線Ｌ５は、下側に隣接する配線、すなわち、チップセレクト信号CS３_Nの流れる信号線Ｌ５に隣接する配線が、存在しない、特に、ＦＦＣ３０とそのコネクタ１６、２３においては、存在しない。チップセレクト信号CS３_Nの流れる信号線Ｌ５に短絡が発生するとすれば、隣接する上側のチップセレクト信号CS２_Nの流れる信号線Ｌ５との間においてのみ発生する。そして、画像処理装置１の起動時のＣＰＵ１１がＲＯＭ１２からプログラムを読み込む間においては、信号線Ｌ５を流れるチップセレクト信号CS1_N〜CS３_Nは、通常、Ｈレベルである。
【００３７】
次に、本実施例の作用について説明する。本実施例の画像処理装置１は、そのパラレルバス部４０における接続検出処理を正確に行う。
【００３８】
画像処理装置１は、パラレルバス部４０を利用してパラレル通信を行うＣＰＵ１１、ＲＯＭ１２及びＡＳＩＣ２１ａ〜２１ｃのうち、ＡＳＩＣ２１ａ〜２１ｃがＣＰＵ１１の搭載されている制御基板１０とは異なるデバイス基板２０に接続されている。そして、パラレルバス部４０は、制御基板１０上のパラレルバス１４とデバイス基板２０上のパラレルバス２２とが、制御基板１０のＦＦＣコネクタ１６とデバイス基板２０のＦＦＣコネクタ２３を繋ぐＦＦＣ３０によって接続されている。
【００３９】
このＦＦＣ３０は、デバイス基板２０が、画像処理装置１の可動部分に搭載された基板である場合等において、画像処理装置１の動作に伴って、断線や隣接配線間における短絡等が発生することがある。
【００４０】
そこで、ＣＰＵ１１は、電源が投入されたとき等の起動時や再起動時において、ＲＯＭ１２から起動プログラムを読み取って起動する際に、該起動プログラムとともに、または、該起動プログラムの一部として組み込まれている接続検出プログラムを読み取る。ＣＰＵ１１は、起動処理とともに接続検出プログラムを実行することで、パラレルバス部４０の接続状態、特に、ＦＦＣ３０の接続状態の検知処理を実行する。
【００４１】
すなわち、画像処理装置１は、図３に示すように、接続検出処理を伴う起動制御処理を行う。画像処理装置１は、電源がオンされるか、リセットがかけられると、図３に示すように、各基板１０、２０への電源電力の供給を開始（電源オン）する（ステップＳ１０１）。次に、画像処理装置１は、ＣＰＵ１１、ＲＯＭ１１２、ＥＥＰＲＯＭ１３、ＡＳＩＣ２１ａ〜２１ｃ等の各デバイスのリセットを行う（ステップＳ１０２）。
【００４２】
画像処理装置１は、各デバイスのリセットが完了すると、ＣＰＵ１１及びＲＯＭ１２のリセットを解除し（ステップＳ１０３）、ＣＰＵ１１が、ＲＯＭ１２からプログラムを読み出す（ステップＳ１０４）。
【００４３】
ＣＰＵ１１は、ＲＯＭ１２からプログラムを読み出す場合、まず、ＲＯＭ１２にアクセスするために、図４に示すように、ＲＯＭチップセレクト用の信号線Ｌ６を流れるチップセレクト信号CSROM_Nをアサート（Ｌレベル出力）する。次に、ＣＰＵ１１は、信号線Ｌ１のリードイネーブル信号RD_Nを、アサート（Ｌレベル出力）する。ＣＰＵ１１は、その他の制御バス（信号線Ｌ４、信号線Ｌ５）の信号（ライトイネーブル信号WR_N、チップセレクト信号CS1_N〜CS３_N）については、ネゲート（Ｈレベル出力）とする。
【００４４】
この状態で、アドレスバスＬ２のアドレスADDRESS0〜ADDRESSnを指定して、ＲＯＭ１２から接続検出プログラムを含むプログラムを読み出して、プログラム読み込みに失敗したかチェックする（ステップＳ１０５）。
【００４５】
ＣＰＵ１１は、プログラムの読み込みに失敗すると、ＣＰＵエラーを、画像処理装置１の操作表示部のディスプレイに表示出力する等の表示を行うエラー処理を行って、起動制御処理を終了する（ステップＳ１０６）。
【００４６】
ＣＰＵ１１は、ステップＳ１０５で、プログラムの読み込みに成功すると、該プログラムに基づいてＣＰＵ１１内部の初期設定、例えば、他のデバイスに対するバスタイミングの設定やシリアル通信モジュールの設定等を行い、周辺デバイスへの通信準備を行う。
【００４７】
ＣＰＵ１１は、初期設定を完了すると、読み込んだ接続検出プログラムを実行して、パラレルバスの接続状態、特に、ＦＦＣ３０の接続状態を検出する接続検出処理を行い（ステップＳ１０８）、接続エラーがあるかチェックする（ステップＳ１０９）。
【００４８】
ＣＰＵ１１は、接続検出プログラムを実行することで、パラレルバス部４０における断線、ショートの発生等のような不具合の有無を検知するが、特に、ＦＦＣ３０における不具合の有無の検知を行う。
【００４９】
そして、いま、画像処理装置１は、そのパラレルバス部４０が、上述のように、チップセレクト信号CS1_N〜CS3_N用の信号線Ｌ５に隣接するバス配線として、ライトイネーブル信号WR_N用の信号線Ｌ４が配置されている。この信号線Ｌ４を流れるライトイネーブル信号WR_Nは、図４に示したように、ＣＰＵ１１がＲＯＭ１２からプログラムを読み込む間は、ネゲート（Ｈレベル出力）となっている。したがって、たとえ、ライトイネーブル信号WR_N用の信号線Ｌ４と隣接するチップセレクト信号CS1_Nの流れる信号線Ｌ５との間にショートが発生していても、信号線Ｌ５を流れるチップセレクト信号CS1_Nは、Ｈレベル出力となる。したがって、図９に示した従来のように、チップセレクト信号CS1_N〜CS3_Nが、隣接するバス配線とショートすることによって、該バス配線の信号によってＬレベル出力となることを防止することができる。その結果、ＣＰＵ１１は、例えば、図２にＡで示すＦＦＣ３０の配線位置でショートが発生していても、図４に示すように、ＲＯＭ１２へのチップセレクト信号CSROM_NとＡＳＩＣ２１ａ〜２１ｃへのチップセレクト信号CS1_N〜CS3_Nが同時にアサート（Ｌレベル出力）となることが無い。その結果、ＲＯＭ１２から接続検出プログラムを含むプログラムを正確に読み込むことができる。また、パラレルバス部４０のチップセレクト信号CS1_N〜CS3_N用の信号線Ｌ５同士、例えば、図４のＢで示す位置でショートが発生しても、プログラム読み込み時には、ＡＳＩＣ２１ａ〜２１ｃに対するチップセレクト信号CS1_N〜CS3_Nが、ネゲート（Ｈレベル出力）であり、アサート（Ｌレベル出力）となることはない。したがって、ＣＰＵ１１は、ＲＯＭ１２から正確にプログラムを読み込むことができる。
【００５０】
したがって、ＣＰＵ１１は、読み込んだ接続検出プログラムを実行することで、パラレルバス部４０にショートや断線等の不具合が発生しているか否かを正確に検知することができる。
【００５１】
ＣＰＵ１１は、接続検出処理を行って、ステップＳ１０９で、接続エラーがないときには、そのまま起動制御処理を終了する。
【００５２】
ＣＰＵ１１は、ステップＳ１０９で、接続エラーがあるときには、ＦＦＣ接続エラー（パラレルバス接続エラー）が発生している旨を画像処理装置１のディスプレイに表示する等の方法で報知出力して、起動制御処理を終了する（ステップＳ１１０）。
【００５３】
したがって、ＣＰＵ１１は、上記ステップＳ１０５において、プログラムの読み込みに失敗したときには、パラレルバス部４０における不具合が原因ではなく、ＣＰＵ１１自身の動作上の問題であると判断して、ＣＰＵエラー処理を行うことができる（ステップＳ１０６）。
【００５４】
なお、上記説明においては、チップセレクト信号CS1_N〜CS3_N用の信号線Ｌ５とデータバＬ３との間に、ガード信号線として、ライトイネーブル信号WR_N用の信号線Ｌ４を配置しているが、ライトイネーブル信号WR_N用の信号線Ｌ５に限るものではない。すなわち、チップセレクト信号CS1_N〜CS3_N用の信号線Ｌ５に隣接するバス配線としては、少なくとも、起動時や再起動時に、ＣＰＵ１１がＲＯＭ１２からプログラムを読み込む間においてネゲート（Ｈレベル出力）である信号が流れるバス配線であればどのような信号線であってもよい。このようなバス配線としては、例えば、図５に示すように、ＡＳＩＣ＿ＷＡＫＥ信号（制御信号）が流れるＷＡＫＥ信号線（制御信号線）Ｌ７であってもよい。なお、図５は、上記画像処理装置１と同様の画像処理装置に適用したものであり、同様の構成部分には、同一の符号を付して、その説明を省略、または、簡略化する。また、図５では、ＡＳＩＣ＿ＷＡＫＥ信号を、ＡＳＩＣ＿Ｗと記載している。
【００５５】
すなわち、図５では、画像処理装置５０は、制御基板６０とデバイス基板７０がＦＦＣ８０によって接続されている。制御基板６０は、ＣＰＵ１１、ＲＯＭ１２及び図示しないＥＥＰＲＯＭ１３等が搭載され、パラレルバス６１とＦＦＣコネクタ６２が形成されているとともに、プルアップ抵抗Ｒｐに所定の電圧が印加されている。デバイス基板７０は、ＡＳＩＣ２１ａが搭載されているとともに、パラレルバス７１とＦＦＣコネクタ７２が形成されている。図５では、デバイスとして、１つのＡＳＩＣ２１ａのみが搭載されている場合が示されているが、デバイスは、１つに限るものではなく、例えば、図１及び図２に示したように、３つのＡＳＩＣ、あるいは、その他のデバイスが搭載されていてもよい。
【００５６】
制御基板６０のＦＦＣコネクタ６２とデバイス基板７０のＦＦＣコネクタ７２が、ＦＦＣ８０によって接続されている。上記パラレルバス６１、ＦＦＣコネクタ６２、パラレルバス７１、ＦＦＣコネクタ７２及びＦＦＣ８０は、全体として、パラレルバス部（パラレルバス装置）９０として構築されている。
【００５７】
パラレルバス部９０は、図５において、その上側からリードイネーブル信号RD_N用の信号線Ｌ１、アドレスADDRESS0〜ADDRESSn（図５では、ADDR0〜ADDRnと記載。）用のアドレスバスＬ２、データDATA0〜DATAn用のデータバスＬ３、ＷＡＫＥ信号線Ｌ７、チップセレクト信号CS1_N用の信号線Ｌ５、ライトイネーブル信号WR_N用の信号線Ｌ４及びＲＯＭ用チップセレクト信号CSROM_N用の信号線Ｌ６の各配線が、順番に並んだ状態で配設されている。すなわち、ＡＳＩＣ２１ａをセレクトするチップセレクト信号CS1_Nが流れる信号線Ｌ５と、データバスＬ３との間に、ＷＡＫＥ信号線Ｌ７が配置されている。なお、図５では、ＷＡＫＥ信号線Ｌ７を明示するために、波線で示されている。
【００５８】
このＷＡＫＥ信号線Ｌ７は、プルアップ抵抗Ｒｐを介して所定電圧にプルアップされており、ＡＳＩＣ２１ａが、例えば、Ｉ／Ｏ（Input／Output）制御を行うＡＳＩＣである場合、正常時には、ＨレベルのＡＳＩＣ１＿ＷＡＫＥ信号（ハードリセット信号）がＣＰＵ１１に入力される。そして、ＡＳＩＣ２１ａは、図６に示すように、ＡＳＩＣ１＿ＷＡＫＥ信号処理を行う。すなわち、ＡＳＩＣ２１ａは、Ｉ／Ｏ制御を開始すると（ステップＳ２０１）、Ｉ／Ｏ制御が正常であるかチェックする（ステップＳ２０２）。ＡＳＩＣ２１ａは、Ｉ／Ｏ制御が正常であると、ＨレベルのＡＳＩＣ１＿ＷＡＫＥ信号がＣＰＵ１１に入力されるように動作する。そして、ステップＳ２０２で、Ｉ／Ｏ制御に異常が発生すると、ＡＳＩＣ２１ａは、リセットが発生して（ステップＳ２０３）、ＣＰＵ１１へのＡＳＩＣ１＿ＷＡＫＥ信号をネゲート（Ｌレベル出力）する（ステップＳ２０４）。ＣＰＵ１１は、ＬレベルのＡＳＩＣ１＿ＷＡＫＥ信号を受け取ると、リセットする（ステップＳ２０５）。
【００５９】
したがって、ＷＡＫＥ信号線Ｌ７を流れるＡＳＩＣ１＿ＷＡＫＥ信号は、通常、起動時や再起動時にＣＰＵ１１がＲＯＭ１２からプログラムを読み出す期間においては、Ｈレベルとなっている信号である。
【００６０】
その結果、チップセレクト信号CS1_Nが流れる信号線Ｌ５とＷＡＫＥ信号線Ｌ７との間にショートが発生していても、ＲＯＭ１２へのチップセレクト信号CSROM_NとＡＳＩＣ２１ａへのチップセレクト信号CS1_Nが同時にアサート（Ｌレベル出力）となることが無い。したがって、ＲＯＭ１２から接続検出プログラムを含むプログラムを正確に読み込むことができる。
【００６１】
このように、本実施例の画像処理装置１、５０は、そのパラレルバス部４０、９０が、プログラムを記憶するＲＯＭ（不揮発性記憶手段）１２と、ＲＯＭ１２とパラレルバス１４、６１で接続され、ＲＯＭ１２を選択するチップセレクト信号CSROM_Nを、該パラレルバス１４、６１に流して、ＲＯＭ１２から前記プログラムを読み込むＣＰＵ（制御手段）１１と、パラレルバス２２、７１に接続され、ＣＰＵ１１から該パラレルバス２２、７１に流されるチップセレクト信号CS1_N〜CS3_Nによって選択されるＡＳＩＣ（デバイス）２１ａ〜２１ｃと、を備え、ＣＰＵ１１は、起動時においてパラレルバス１４、６１を通してＲＯＭ１２から前記プログラムを読み込んだ後に、該プログラムに基づいてパラレルバス１４、２２、ＦＦＣ３０またはパラレルバス６１、７１、ＦＦＣ８０の接続検出処理を行い、パラレルバス１４、２２、ＦＦＣ３０またはパラレルバス６１、７１、ＦＦＣ８０は、ＣＰＵ１１がＡＳＩＣ２１ａ〜２１ｃを選択するチップセレクト信号CS1_N〜CS3_Nが流れる信号線Ｌ５の隣の信号線として、少なくとも、該ＣＰＵ１１が前記プログラムを読み込む間は、該ＡＳＩＣ２１ａ〜２１ｃが非セレクト状態であることを示す信号状態（ネゲート（Ｈレベル出力））となるガード信号の流れるガード信号線（ライトイネーブル信号WR_N用の信号線Ｌ５、ＡＳＩＣ１＿ＷＡＫＥ信号用のＷＡＫＥ信号線Ｌ７）が配置されている。
【００６２】
したがって、たとえ、ライトイネーブル信号WR_N用の信号線Ｌ４またはＷＡＫＥ信号線Ｌ７と隣接するチップセレクト信号CS1_N〜CS３_Nの流れる信号線Ｌ５との間にショートが発生していても、信号線Ｌ５を流れるチップセレクト信号CS1_N〜CS３_Nは、Ｈレベル出力となる。その結果、接続検出プログラムを含むプログラムを正確に読み込むことができ、パラレルバスにおける接続検出処理を正確に行うことができる。
【００６３】
また、本実施例の画像処理装置１、５０は、その備えているパラレルバス部４０、９０が、プログラムを記憶するＲＯＭ（不揮発性記憶手段）１２とパラレルバス１４、６１によって接続されているＣＰＵ（制御手段）１１が該ＲＯＭ１２を選択するチップセレクト信号CSROM_Nを、該パラレルバス１４、６１に流して、該ＲＯＭ１２から該プログラムを読み取るプログラム読取処理ステップと、パラレルバス２２、７１に接続されているＡＳＩＣ（デバイス）２１ａ〜２１ｃを、ＣＰＵ１１がパラレルバス１４、２２、ＦＦＣ３０またはパラレルバス６１、７１、ＦＦＣ８０を通してＡＳＩＣ２１ａ〜２１ｃを選択するチップセレクト信号CS1_N〜CS3_Nを流して動作対象とするデバイス選択処理ステップと、ＣＰＵ１１が、起動時において前記プログラム読取処理でＲＯＭ１２から前記プログラムを読み込んだ後に、パラレルバス１４、２２、ＦＦＣ３０またはパラレルバス６１、７１、ＦＦＣ８０の接続検出処理を行う接続検出処理ステップと、ＣＰＵ１１がＡＳＩＣ２１ａ〜２１ｃを選択するチップセレクト信号CS1_N〜CS３_Nが流れる信号線Ｌ５の隣の信号線に、少なくとも、前記プログラム読取処理ステップで前記プログラムの読み込みが行われている間は、該ＡＳＩＣ２１ａ〜２１ｃが非セレクト状態であることを示す信号状態（ネゲート（Ｈレベル出力））となるガード信号を流すガード信号処理ステップと、を有する配線制御方法を実行している。
【００６４】
したがって、たとえ、ライトイネーブル信号WR_N用の信号線Ｌ４またはＷＡＫＥ信号線Ｌ７と隣接するチップセレクト信号CS1_N〜CS３_N用の信号線Ｌ５との間にショートが発生していても、チップセレクト信号CS1_N〜CS３_Nは、Ｈレベル出力となる。その結果、接続検出プログラムを含むプログラムを正確に読み込むことができ、パラレルバスにおける接続検出処理を正確に行うことができる。
【００６５】
さらに、本実施例の画像処理装置１、５０の備えているパラレルバス部４０、９０は、ＲＯＭ１２とＣＰＵ１１が、同じ制御基板１０、６０上に搭載され、ＡＳＩＣ（デバイス）２１ａ〜２１ｃが、制御基板１０、６０とは異なるデバイス基板２０、７０上に搭載され、パラレルバスが、制御基板１０、６０上に形成されてＲＯＭ１２とＣＰＵ１１とを接続する制御パラレルバス１４、６１と、デバイス基板２０、７０上に形成されてＡＳＩＣ２１ａ〜２１ｃに接続するデバイスパラレルバス２２、７１と、制御パラレルバス１４、６１とデバイスパラレルバス２２、７１とを接続するＦＦＣ（パラレルケーブル手段）３０、８０と、を備え、少なくとも該ＦＦＣ３０、８０において、ＣＰＵ１１がＡＳＩＣ２１ａ〜２１ｃを選択するチップセレクト信号CS1_N〜CS３_Nが流れる信号線Ｌ５の隣の信号線として、前記ガード信号線が配置されている。
【００６６】
したがって、たとえ、ＦＦＣ３０、８０において、ライトイネーブル信号WR_N用の信号線Ｌ４またはＷＡＫＥ信号線Ｌ７と隣接するチップセレクト信号CS1_N〜CS３_N用の信号線Ｌ５との間にショートが発生していても、チップセレクト信号CS1_N〜CS３_Nは、Ｈレベル出力となる。その結果、接続検出プログラムを含むプログラムを正確に読み込むことができ、パラレルバスにおける接続検出処理を正確に行うことができる。
【００６７】
また、本実施例の画像処理装置１、５０の備えているパラレルバス部４０は、前記ガード信号線が、前記ガード信号として、ライトイネーブル信号WR_Nが流れる信号線（ライトイネーブル信号線）Ｌ４である。
【００６８】
したがって、既存の信号線であるライトイネーブル信号WR_Nが流れる信号線Ｌ４を用いて、チップセレクト信号CS1_N〜CS３_Nを、少なくともＣＰＵ１１がＲＯＭ１２からプログラムを読み込む間は、非セレクト状態であるネゲート（Ｈレベル出力）状態とすることができる。その結果、配線数を増やすことなく、簡素にかつ効率的に、接続検出プログラムを含むプログラムを正確に読み込むことができ、パラレルバスにおける接続検出処理を正確にかつ安価に行うことができる。
【００６９】
さらに、本実施例の画像処理装置５０の備えているパラレルバス部９０は、前記ガード信号線が、前記ガード信号線として、ＣＰＵ１１による前記プログラムの読み込みが完了した後に、該ＣＰＵ１１またはＡＳＩＣ２１ａ〜２１ｃが電圧レベルを変化可能なＡＳＩＣ＿ＷＡＫＥ信号（制御信号）が流れるＷＡＫＥ信号線（制御信号線）Ｌ７である。
【００７０】
したがって、チップセレクト信号CS1_Nの流れる信号線Ｌ５とＷＡＫＥ信号線Ｌ７との間にショートが発生していても、ＲＯＭ１２へのチップセレクト信号CSROM_NとＡＳＩＣ２１ａへのチップセレクト信号CS1_Nが同時にアサート（Ｌレベル出力）となることが無い。したがって、ＲＯＭ１２から接続検出プログラムを含むプログラムを正確に読み込むことができる。
【００７１】
また、本実施例の画像処理装置１、５０の備えているパラレルバス部４０、９０は、デバイスとしてのＡＳＩＣ２１ａ〜２１ｃが、複数搭載され、パラレルバスが、全てのＡＳＩＣ２１ａ〜２１ｃのチップセレクト信号CS1_N〜CS３_N用の信号線Ｌ５が隣接して配線され、複数の該チップセレクト信号CS1_N〜CS３_N用の信号線Ｌ５のうち、データバス（データ信号線）Ｌ３、アドレスバス（アドレス信号線）Ｌ２、あるいは、リードイネーブル信号RD_N用の信号線Ｌ１に最も近い該信号線Ｌ５との間に、前記ガード信号線が配置されている。
【００７２】
したがって、複数のデバイスに対するチップセレクト信号CS1_N〜CS３_N用の信号線Ｌ５を備えている場合にも、少なくともＣＰＵ１１がＲＯＭ１２からプログラムを読み込む間は、全てのチップセレクト信号CS1_N〜CS３_Nを、Ｈレベル出力することができる。その結果、接続検出プログラムを含むプログラムを正確に読み込むことができ、パラレルバスにおける接続検出処理を正確に行うことができる。
【００７３】
以上、本発明者によってなされた発明を好適な実施例に基づき具体的に説明したが、本発明は上記実施例で説明したものに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００７４】
１  画像処理装置
１０  制御基板
１１  ＣＰＵ
１２  ＲＯＭ
１３  ＥＥＰＲＯＭ
１４  パラレルバス
１５  シリアルバス
１６  ＦＦＣコネクタ
２０  デバイス基板
２１ａ、２１ｂ、２１ｃ  ＡＳＩＣ
２２  パラレルバス
２３  ＦＦＣコネクタ
３０  ＦＦＣ
４０  パラレルバス部
Ｌ１〜Ｌ６  信号線
５０  画像処理装置
６０  制御基板
６１  パラレルバス
６２  ＦＦＣコネクタ
７０  デバイス基板
７１  パラレルバス
７２  ＦＦＣコネクタ
８０  ＦＦＣ
９０  パラレルバス部
Ｌ７  ＷＡＫＥ信号線
【先行技術文献】
【特許文献】
【００７５】
【特許文献１】特開２０００−２８４６２４号公報
【図１】
2015032109.tif 000003
【図２】
2015032109.tif 000004
【図３】
2015032109.tif 000005
【図４】
2015032109.tif 000006
【図５】
2015032109.tif 000007
【図６】
2015032109.tif 000008
【図７】
2015032109.tif 000009
【図８】
2015032109.tif 000010
【図９】
2015032109.tif 000011